ETC JM4013E

　北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
JM4013E特性
有系统特征的现场可编程门阵列
- Select-RAM™ (选择随机存储器)：片内超快速RAM，
包括同步写选项和双端口RAM选项
- 大量的触发器
- 灵活的函数发生器
- 专门的快速进位逻辑
- 四周带有宽边解码器
- 层次化的互连线
- 内部三态总线功能
- 八条全局低斜率时钟/信号分布网络
灵活的阵列体系结构
低功耗分段布线结构
面向系统的特性
- 支持IEEE1149.1规范的边界扫描逻辑
- 单独可编程的输出斜率
- 可编程输入上拉或下拉电阻
- 12mA输出电流
由加载二进制文件来配置
- 无限次的重编程能力
回读功能
- 编程验证
- 内部节点可观测性
开发系统可运行于最普通的计算机平台
- 大众化的设计环境的接口
- 全自动的映射，布局和布线
- 为设计最优化提供交互式的设计编辑器
简介
JM4013E是高性能,高容量的FPGA，它提供了定制的CMOS VLSI的优点,又避免了初期成本、长开发
周期和传统掩模门阵列的固有风险。它具有结构上的多功能性,边沿触发和双端口模式的片内
Select-RAM储存器,更高的速度，更丰富的布线资源, 和灵活的软件，可完全自动化实现复杂的高密
度、高性能的设计。
最大典型门范围的数值包括被当作RAM使用的 20-30% 的 CLB 。
表1 JM4013E现场可编程门阵列资源列表
器件
B4013E
逻辑
最大
单元
逻辑门
1368
13,000
最大
RAM位数
（bit）
18,432
典型门
范围
10,000 30,000
CLB阵列
CLB总和
24 x 24
576
触发
最大用户
器数
I/O数
1536
192
概述
电话：０１０５９０１９１９８　５９０１９０７０　５９０１９２１２　网址：ｗｗｗ．ｂｅｉｄｏｕｇｐｓ．ｎｅｔ
第 1 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
JM4013E采用规则的、灵活的、可编程的CLB结构（即配置逻辑功能块CLB（Configurable Logic
Block））,由高效分层的通用布线资源互相连接, 并被一圈可编程输入/输出功能块IOB（Input/Output
Block）所围绕。它们有大量的布线资源以适应最复杂的互连模式。
器件通过载入配置数到内部存储单元来实现定制。 FPGA 的配置数据既能由外部的串行或并行
PROM读出(主模式)，也能从外部器件写入(从模式)。
JM4013E型FPGA由高效灵活的软件支持,包含设计的每个方面，从电路图（原理图）或行为输入、
布图规划（底层规划）、仿真、自动模块的布局和互连布线,到配置码流的生成、下载和回读。
由于FPGA能被重新编程无限次，因此可用于要求硬件动态改变或适应不同的使用程序的新型设
计。FPGA能缩短设计和开发周期，为每月5000个以上系统的生产率以提供有成本效益的解决方案。为
使大体积单位成本最低,可先在JM4013E上实现设计，再移植到兼容的硬线掩模编程器件上。
利用再配置
FPGA 器件能在系统内再配置改变逻辑功能。这一能力给系统设计者一个新自由度而不用其他类
型的逻辑。
改变硬件就像软件一样容易。设计更新或修改变得容易,而且现场就能制成产品。甚至在不同时
间，动态地再同一块FPGA能使其实现不同的功能。
可再配置的逻辑能用来实现系统自诊断,产生能被不同的环境或操作再配置的系统,或实现指定
程序的多用途硬件。额外的好处是,用再配置的 FPGA 器件能简化硬件设计和调试并且缩短产品的面
市时间。
详细的功能描述
JM4013E支持高达80MHz系统时钟频率和超过50MHz的内部性能。提供了片内的边沿触发的和双端口
RAM, 输入／输出触发器上的时钟使能,和宽边译码器。适用于更多的应用,尤其那些需要RAM的工程。
由于结合了更强大的布线资源和更灵活的软件，设计过程加快了。
基本构成功能块
用户可编程门阵列包括2个主要的可配置元素：可配置逻辑功能块(CLB)和输入/输出功能块
(IOB)。
* CLB 提供功能单元以构成用户逻辑。
* IOB 提供封装引脚和内部信号线之间的接口。
还提供三种其他类型的电路:
* 3态的缓冲器(TBUF)驱动的水平长线连接到每个CLB。
* 宽边译码器围绕在器件周围。
* 提供一个片内的振荡器。
可编程互连资源提供布线通道将这些可配置单元的输入和输出连接到适当的网络。
通过对内在的静态存储单元的配置，电路块的功能被设定。储存在这些存储单元中的数值决定
FPGA中实现的逻辑功能和互联结构。本节逐个介绍这些电路。
可配置逻辑功能块(CLB)
在FPGA中可配置逻辑功能块实现大部份的逻辑。图 1为CLB单元示意图。两个4 输入函数发生器
第 2 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
(F 和 G)提供灵活可变的逻辑功能。大多数的组合逻辑函数需要四位或较少的输入。同时还有第三个
函数发生器(H)。H函数发生器有三个输入，包括F和G的输出，另一个输入来自CLB外。因此CLB可实现
某些高达9个变量的函数。
每 CLB 包含2个存储单元，它们能用来储存函数发生器的输出。而且,存储单元和函数发生器也
能独立使用。在 B4013E里这些存储单元能配置成触发器; DIN可直接输入到2个存储单元或其中之一。
H1能通过H函数发生器驱动另一个。函数发生器输出也能驱动另外2个输出，与存储单元的输出分开。
这多种变化增加了逻辑容量且简化了布线。CLB的13个输入和4个输出提供到函数发生器和存储单元的
连接。这些输入和输出可连接到功能块之外的互连资源上。
函数发生器
两个函数发生器 (F1- F4 和 G1-G4)中分别都有4个独立的输入. 这些输出标有 F'和 G'的函数
发生器, 每一个都能实现任意定义的4输入布尔函数。函数发生器由存储器查找表来实现，所以实现
的函数无传输延迟。
标H'的第三个函数发生器能实现任意的3输入布尔函数。其中2个输入可以选用 F'和 G'函数发生
器的输出。否则,两者之一或全部来自 CLB 外(H2,H0). 第3个输入必来自在功能块外部(H1).
来自函数发生器的信号可从2个端口输出。F'或 H'可连接到 X 输出端。G'或H'可连接到 Y 输出
端。
CLB 能实现下列任意一种函数:
* 最多4个输入变量的任意函数
* 任意5输入变量的单个函数
* 任意4输入变量的函数再加上某些6输入变量的函数
* 部分高达9输入变量的函数。
在单个功能块内实现宽函数，可减少必需的功能块数目和信号通道上的延迟,从而增加了系统的
容量和速度。
触发器
CLB 能将组合逻辑的输出传输到互连线网络上,同样也能把组合逻辑的输出或其他的外来数据储
存到一个或两个触发器中,并将这两个触发器的输出连接到互连网络。2个边沿触发的D触发器有共同
的时钟(K)和时钟使能(EC)。存储单元的功能在表 2 中列出。
时钟输入
每个触发器都能被时钟上升或下降沿触发。时钟引脚由两个存储单元共享。不过，时钟对每个存
储单元都独立翻转。时钟输入上任何翻转都会自动地传入 CLB。
时钟使能
时钟使能信号(EC)是高有效。EC引脚由二存储单元共享。如果某一个存储单元未接时钟使能，则
默认为有效状态。EC 在 CLB 内不发生翻转。
注:（1）当产生三个独立的函数的时候,其中一个函数输出必须进入 CLB 内的一个触发器中。只
有2个不寄存的函数发生器输出可导出CLB。
第 3 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
图 1: 简化的 JM4013E CLB 的方框图 (RAM和进位逻辑功能未画出)
表 2: CLB 存储单元功能(所示为上升沿有效)
模式
K
EC
SR
D
Q
加电或GSR
X
X
X
X
SR
X
X
1
X
SR
__/
1*
0*
D
D
0
X
0*
X
Q
X
0
0*
X
Q
触发器
X
无关项
__/
上升沿
SR
置位或复位值。默认为复位。
0*
输入是低或者不连接(默认值)
1*
输入是高或者不连接(默认值)
使用 FPGA 触发器和锁存器
JM4013E大量的触发器促成流水线设计。这是一个逐渐增加性能的高效方法，通过把函数划分为较
小的子函数且平行的运行它们,在触发器通道内传输结果。在任何流量比等待时间更重要的场合，都
应该认真考虑这种方法。放置适当的库符号以包含 CLB 触发器。
在JM4013E中，触发器能被当作寄存器或移位寄存器使用，而不用不打断函数发生器正执行的也
许无关的任务。这一能力增加了器件的功能。
第 4 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
CLB 器件建立时间由函数发生器输入和时钟输入 K之间来决定. 因此, 特定的CLB 触发器建立
时间包括经过函数发生器的延迟。
函数发生器用作RAM
CLB 的可选模式使得F'和 G' 函数发生器里的存储器查找表可用作读/写存储器单元阵列。可用
的模式有电平触发，边沿触发，和双端口边沿触发。根据选定的模式，单个CLB 能被配置为一个16 x2 ，
32 x1 或 16 x1 位阵列。边沿触发的 RAM 简化了系统时序。双端口RAM使FIFO 应用程序的有效流量
加倍。
片内边沿触发RAM的优点：
片内RAM的速度极快。读取访问时间与逻辑延迟相同。写入访问时间稍慢。因为避免I/O延迟，两
者的访问时间比片外的方案快很多。
快速的进位逻辑
每块CLB的 F 和 G 函数发生器都包含专门的算术逻辑以快速生成进位和借位信号。附加的输出
被传送到邻近CLB的函数发生器中，进位链独立于正常的布线资源。
专门的进位逻辑大幅地增加了一些器件的效率和性能，如加法器、减法器、累加器、比较器理器
或图形系统和计数器。它也打开了通往很多新的应用的门，包括算术操作，而前几代的FPGA在这方面
不够快速和有效。微处的高速地址偏移量的计算，以及数字信号处理中的高速加法是两种典型的应用。
输入/输出功能块 (IOB)
用户可配置输入/输出功能块 (IOB) 提供外部的封装引脚和内部逻辑之间的接口。每 IOB 控制
一个封装引脚而且可以配置为输入，输出或双向信号。
图 2 显示一个简化的 B4013E IOB方框图。
第 5 页 共 15 页
图 2: 简化的 B4013E IOB 的方框图
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
输出斜率
当交换非临界信号时，每个输出缓冲器的斜率都会默认地减少，以将功率总线暂态减到最少。对
临界信号，将输出缓冲器或触发器连一个FAST属性。对于 B4013E, 在相同方向上的同时快速模式下
开关时，每个电源/地引脚对之间的所有封装引脚的最大总电容负载为是200 pF。
由于斜率限制的输出，此总数是2倍大小400 pF。这最大的电容负载不应被超过,否则会造成振幅
大于1.5V，时间超过 5 ns的。这种接地振颤电平可能引起输出上或内部逻辑里不期望的暂态行为。
这种限制对所有的高速数字IC是共同的，对B4013E也不例外。
JM4013E有一个叫做"软启动"的功能，设计在配置结束后所有的输出同时打开时减少接地振颤。当
配置程序完成且器件启动时，输出的第一反应是自动斜率限制。紧接着I/O的第一反应，单个的输出
斜率由每个IOB单个的配置选择项决定。
全局三态
一个单独的全局 3态线驱使所有 FPGA 输出高阻态。除非边界扫描使能而且正在运行EXTEST指
令。这一个全局网络(GTS)不同其他的布线资源竞争；它使用一个专门分配的网络。
GTS能从任何的用户可编程引脚作为全局 3态输入被驱动。要使用这个全局网络, 在示意图或HDL
码中放置一个输入脚和输入缓冲器，驱动符号STARTUP的 GTS 引脚。就像用其他的用户可编程的脚一
样，用一个 LOC 属性，可指定一个特定的引脚位置给这个输入。一反相器能任意地插入到输入缓冲
器之后以反转全局的 3态信号。或者， GTS 能从任何的内部节点驱动。
其他的 IOB 功能
在JM4013E IOB中有若干的其他可编程的功能。
上拉和拉下电阻
可编程的上拉和下拉电阻可用来把不用引脚连接到 Vcc 以最小化功耗且减少噪声灵敏度。可配
置上电阻器是接到 Vcc 的 p沟道的晶体管。可配置拉下电阻是一个接地的n沟道的晶体管。这些电阻
的值是50kΩ - 100kΩ。这个高数值使它们不适合做线与上拉电阻器。配置过程中，多数用户可编程
IOB的上拉电阻是有效的。
在配置之后，连接的或未连接的不用的引脚的电压值,必须为有效的逻辑电平，减少噪声灵敏度
和避免过量电流。因此,将不用的脚的内部上拉电阻默认地配置为有效。或者，通过拉下电阻，它们
能分别地配置为被驱动的输出, 或是被外部的源驱动。要启动内部的上拉电阻,把 PULLUP 库单元接
到连引脚的网络上。要启动外部的下拉电阻,把 PULLDOWN 库单元接到连引脚的网络上。
独立的时钟
输入和输出触发器都有分开时钟信号。在 IOB 里，时钟能为每个触发器独立地反转,产生上升沿
或下降沿触发的触发器。每个 IOB 的时钟输入是独立的。
全局置位/复位
由于和 CLB 寄存器一起使用, 全局置位/复位信号(GSR)能靠 INIT 的数值来设定或清除输入和
输出寄存器。在配置完成后，2个触发器能个别地设置成置位、清零或复位。除了全局GSR网络之外,
没有用户控制的置位/复位信号可传到输入／输出触发器。置位或清零的选择适用于触发器的开始状
态和全局置位/复位脉冲的响应。关于如何使用 GSR 的介绍见" 全局置位/复位"。
JTAG 支持
附到IOB上的植入逻辑包含测试结构，它兼容用于边界扫描测试的 IEEE 标准 1149.1，允许芯片
和板极的测试，更多的信息详见" 边界扫描 " 。
第 6 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
三态的缓冲器
一对 3态的缓冲器与阵列中的每个CLB都有关联。。这些 3个状态的缓冲器能用来将信号驱动到
CLB上面和下面最近的水平长线上。 它们因此能在水平长线上实现多路或双向的总线以节省逻辑资
源。附在这些长线上的可编程上拉电阻帮助实现宽的线与功能。
缓冲器的使能是高有效的3态 (也就是低有效使能),另一相似路径的3态的缓冲器位于靠近沿
阵列的左右两边的每个I/O块
。
被3态缓冲器驱动的水平长线每端都有一个弱的保持电路，这一个电路阻止不明确的浮控电平。
然而，它被任何驱动器驱策,甚至是一个上拉电阻。绕阵列的一周的专用长线能用来线与来自邻近IOB
和内部长线的信号。这些内部长线组成宽边解码器，在“宽边解码”一节中有介绍。
可编程的互连
所有的内部连接都由金属线段组成，它们通过可编程的开关点和开关矩阵来实现需要的布线。结
构化,层次化的布线资源阵列可实现有效率的自动化的布线。
这一个节描述在JM4013E中不同的布线资源。实现软件根据设计的密度和时序要求自动地分配适当
的资源。
互连资源概述
有几种类型的互连资源。
* CLB的布线与CLB的每行和列都相连。
* IOB的布线在 CLB 阵列的外面形成一个环。它把输入／输出内部的逻辑功能块连接起来。
* 由专门的网络组成全局布线，此设计主要用于在器件各处分配时钟且使延迟和相位差最小化。
全局布线也能用于其他的高扇出信号。
线段根据长度的不同分为3种互连类型：单长线,双长线，长线。
额外的布线被包含在 IOB 引脚环中。
JM4013E包括2种类型的全局缓冲器。这些全局缓冲器有不同的特性,和不同的用途。
全局网络和缓冲器
JM4013E有专用的全局网络。这些网络用于在器件内以最小的相位差分配时钟和其它的高扇出控制
信号。全局缓冲器在下列的章节中有详细的介绍。
在 JM4013E中,放置一个名为 BUFG的库符号可让软件根据设计时序的需要选择适当的时钟缓冲
器。这部分的详细信息只作为参考。
每个 CLB 列的四条垂直的长线被特别的全局缓冲器专门驱动。这些长线是除了用作标准互连的
垂直长线之外的。四条全局线能被两种全局缓冲器中的任一种驱动。每个 CLB 和 IOB 的时钟引脚也
可由局部的互连资源来驱动。
JM4013E里有两种不同类型的时钟缓冲器:
* 主要全局缓冲器 (BUFGP)
* 次要全局缓冲器 (BUFGS)
第 7 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
功率分布
FPGA 的功率通过一个网格栅来分布以达到高抗噪性和逻辑与I/O之间的隔离。在 FPGA 里,一个
专门的 Vcc 和GND 的环围绕逻辑阵列给I/O驱动器提供电源,如图 3 所示。 一个独立的 Vcc和GND
线矩阵给器件的内部逻辑供电。
图3: B4013E功率分布
引脚介绍
JM4013E有三种类型的引脚:
* 永久专用的引脚
* 有特定功能的用户I/O引脚
* 无限制的用户可编程的I/O引脚。
在配置之前和之中,所有配置程序不用到的输出都为3态，具有50kΩ- 100kΩ的上拉电阻。在配
置之后，不用的IOB被配置为带有50kΩ- 100kΩ上拉电阻的输入。
JM4013E没有专门的复位输入端。任何的用户I/O都能配置用来驱动全局置位/复位网络,GSR。"全
局置位/复位"。GTS使所有的输出为3态,但不把器件放在低电源模式。关于 GSR 的更多内容请见"IOB
输出信号"。
JM4013E的器件引脚在表 2中有介绍。
表2: 引脚概述
引脚名称
输入/输
输入/输
出
出
（I/O）
（I/O）
配置中
配置后
第 8 页 共 15 页
引脚介绍
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
永久专用的引脚
VCC
I
I
8个或更多(依赖封装)连接到名义上的+5 V 电源电压(低压器件为
+3.3 V)。全部要相连接,且每个必须由一0.01- 0.1uF电容器接地。
GND
I
I
8个或更多(依赖封装形式)接地。全部必须相连接
在配置的时候，配置时钟 (CCLK) 是主动模式或异步外设模式的一
个输出,但在从动模式和同步的外设模式中是一个输入。在配置之
CCLK
I or O
I
后，CCLK 有一弱的上拉电阻而且能被选择当做回读时钟。对于
B4013E没有 CCLK High或Low的时间上的限制,除非在回读期间。见
到 "对于回读时钟违反最大的High和Low的时间规范"对于这种异
常情况的解释。
DONE是一个带可选择的内部上拉电阻的双向性信号端。 作为输出,
DONE
I/O
O
它指出配置程序的完成。 作为输入, DONE 上的低电平可被配置来
延迟全局逻辑初始化和输出使能。可选的上拉电阻器被选择为XACT
步骤程序的一个选择项，该程序产生配置码流。电阻默认地被包括
在内。
PROGRAM是一低电平有效输入，强制 FPGA 清除它的配置存储器。
PROGRAM
I
I
它用来开始一个配置周期。当PROGRAM为高电平时,FPGA
完成当前的清除周期并运行另一个完整的清除周期,然后进入一个
等待状态并释放 INIT 。PROGRAM 引脚有一长备的弱上拉, 因此它
需要不外部上拉到 Vcc。
可以有特定功能的用户I/O引脚
在外设模式配置的时候，此引脚指示适当的时间往 FPGA 之内写一
个字节数据。如果被选择的器件执行读操作，在异步的外设模式中，
RDY/BUSY
O
I/O
相同的状态对D7端也是同样有效。在配置之后，RDY/BUSY 是一个
用户可编程的I/O引脚。在INIT 变为高电平之前RDY/BUSY 由一个
高阻抗上拉电阻接高。
在主动平行配置时, A0- A17 的输出上的每个变化都被在 RCLK 上
RCLK
O
I/O
的上升沿提前, RCLK是多余的输出信号。RCLK是对于带时钟的PROM
有用。它很少用在配置期间。在配置之后,RCLK 是用户可编程的I/O
引脚。
作为模式输入端, 这些引脚在 INIT 变为高之后被取样以决定使
用的配置模式。在配置之后，M0 和 M2能作为输入, M1 能被当作
M0, M1,
M2
I (M0),
I
O (M1),
I (M2)
一个 3态的输出使用。这三个引脚没有相应的输入或输出寄存器。
在配置的时候，这些引脚有弱的上拉电阻。对于最常用的配置模式,
从动连续,模式引脚因此可不连接。三模式输入能分别地配置为带
或不带弱的上拉或拉下电阻。推荐的拉下电阻值为4.7 kΩ　。
当被特别的示意图调用的时候，这些引脚才能被当作输入或输出使
用。为了使用这些引脚,放置库单元 MD0，MD1和MD2取代平常的脚
符号。输入或输出缓冲器仍然必须被用到。
引脚名称 输入/输
第 9 页 共 15 页
输入/输
引脚介绍
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
出
出
（I/O）
（I/O）
配置中
配置后
如果用边界扫描，此为测试数据输出端。如果不用边界扫描,在配置被
TDO
O
O
完成之后，这个引脚是不带寄存器的3态的输出。只有当被特别的示意
图调用的时候，此引脚才可能是用户输出端。要使用这一个引脚,放置
库单元 TDO以代替平常的脚符号。仍然必须用输出缓冲器。
如果使用边界扫描,这些引脚分别是测试数据输入,检验时钟,和检验模
TDI,
TCK,
I/O
I
or I
(JTAG)
TMS
式选择。 它们直接地来自管脚,旁路IOB。在配置完成后，这些引脚也
可用作对 CLB 逻辑的输入。
如果 BSCAN 符号没有放在设计之内, 一旦配置完成，所有的边界扫描
功能被禁止，这些引脚成为用户可编程的I/O。在这种情况下，它们必
须被特别示意图定义调用。要使用这些引脚,放置库单元 TDI，TCK 和
TMS 代替平常的脚符号。仍然必须使用输入或输出缓冲器。
HDC
LDC
HDC 被驱动为高电平直到 I/O 变为有效。它可以用作控制输出端，指
O
示配置还未完成。在配置之后,HDC 是用户可编程I/O引脚。
O
I/O
在配置的时候被驱动为低，直到I/O变为有效。它可用作控制输出，指
示配置还未完成。在配置之后,LDC 是一个用户可编程的I/O引脚。
在配置之前和之中，INIT 是双向性信号。推荐1 kΩ- 10 kΩ的外部上
拉电阻。
作为低有效开-漏极的输出，INIT 在配置存储器的内部清除和电源稳定
INIT
I/O
I/O
期间保持为低。作为低有效输入，它能在配置的开始之前使FPGA保持内
部等待状态。在 INIT变为高电平后，主模式器件有30 到 300ns 时间
保持在等待状态中。
在配置的时候，在输出上的一个低电平表明发生了一个配置数据误差。
在I/O变有效之后,INIT 是一个用户可编程的I/O引脚。
四个主要的全局输入每个以短的延迟和最小的斜率驱动一个专门的内
PGCK1 PGCK4
弱上拉
I or I/O
部全局网络。如果不用来驱动全局缓冲器,这些引脚都是用户可编程的
I/O。
PGCK1- PGCK4 引脚驱动四个主要的全局缓冲器。任何直接连接到 BUFGP
符号输入端的输入管脚符号都自动地被放置在这些引脚之一上。
四个次要的全局输入每个以短的延迟和最小的斜率驱动一个专门的内
部全局网络。这些内部的全局网络也能从内部的逻辑被驱动。如果不用
SGCK1 SGCK4
弱上拉
I or I/O
来驱动全局缓冲器,这些引脚都是用户可编程的I/O。
SGCK1- SGCK4 的引脚提供最短的通路到四个次要的全局缓冲器。任何
直接连接到 BUFGP 符号输入端的输入管脚符号都自动地被放置在这些
引脚之一上。
CS0,
CS1,
这四个输入被用于非同步的外设模式。当 CS0 为低且 CS1 是高的时
I
I/O
WS, RS
候，芯片被选择。当选择芯片时,在写闸门(WS)上的一个低电平加载在
D0 - D7上的数据进入内部的数据缓冲器。读闸门上的一个低电平将D7
换成状态输出-就绪则为高，忙碌则为低-并将D0- D6驱动为高。
A0 - A17
O
I/O
在主动平行配置的时候, 这18个输出引脚寻址配置EPROM。在配置之后，
它们是用户可编程的I/O引脚。
第 10 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
D0 - D7
I
I/O
在主动平行和周边的配置时候，这八个输入引脚接收配置数据。 在配
置之后，它们是用户可编程的I/O引脚。
DIN
I
I/O
在从动连续或主动连续配置时,DIN是连续的配置数据输入，在CCLK 的
上升沿接收数据。在平行的配置时候，DIN是D0 输入。 在配置之后，
DIN是一个用户可编程的I/O引脚。
引脚名称
输入/输
输入/输
出
出
（I/O）
（I/O）
配置中
配置后
引脚介绍
在除快速模式之外的任何模式配置的时候，中了明确的， DOUT 是连续
DOUT
O
I/O
的配置数据输出端，能驱动菊花链从属 FPGA 的DIN输入。 DOUT 数据
在 CCLK 的下降沿变化,并在它被DIN输入端收到的一个半 CCLK 周期
后。
无限制用户可编程I/O引脚
I/O
弱上拉
I/O
在配置被完成之后，这些引脚能配置成是输入及/或输出。在配置完成
之前,这些引脚有一个内部的高数值上拉电阻(25 k　- 100 k　)，其逻
辑电平定义为高。
边界扫描
“钉床”法是测试电子装置的传统方法。由于引脚间距更接近了，封装方法（如表面安装技术和
多层电路板）更加灵活了，这种方式已经变得不太适用。电器和电子工程师协会发展了边界扫描标准
1149.1，以促进电子装置的板级测试。设计和测试工程师可在它们的器件中插入一个标准的测试逻辑
结构从而实现了I/O和内部的逻辑的高故障覆盖率。通过一个4引脚的接口，这种结构可容易地在任何
的兼容边界扫描的集成电路中实现。满足IEEE1149.1的器件可以是串行的菊花链连接,并行连接,或二
者的一个组合。
JM4013E 可 实 现 IEEE1149.1 规 定 的 边 界 扫 描 指 令 ： “ 旁 路 （ BYPASS ） ” , “ 预 加 载 / 抽 样
（PRELOAD/SAMPLE）”和“外测试（EXTEST）”。当选择边界扫描的选项时,三个正常的用户I/O引脚
变成这些函数的专门输入端，另一个用户输出引脚变成专门的边界扫描输出。这一节将详细介绍该如
何使用这一电路。
通过这些输入信号，用户能将指令和数据串行地加载进这些器件之内以控制它们的输出驱动及检
查它们的输入。这一方法与钉床测试相比是一个进步。它避免了对过驱动器件输出的需要，而且它将
用户接口减少到四个引脚。可选的第五个引脚,是用于对控制逻辑复位,它在标准中被描述，但未在器
件中实现。
数据寄存器
主要的数据寄存器是边界扫描寄存器。对FPGA的每个IOB 引脚，绑定的或者未绑定的,它包括三
位，输入,输出和 3态控制。非IOB引脚有适当的部份的比特位，仅仅是输入或输出。PROGRAM，CCLK
和DONE不包含在边界扫描寄存器之中。每个输出测试捕获数据寄存器状态（EXTEST CAPTURE-DR state）
捕获所有的输入,输出,和3态的引脚的信息。
数据寄存器也包括下列的非引脚位: TDO.T,和TDO.O,分别为数据寄存器的第0位和第 1位,还有
BSCANT.UPD,总是数据寄存器的最后一位。这三个边界扫描位是特殊用途的测试信号。
第 11 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
另一个标准的数据寄存器是单触发旁路BYPASS寄存器。它在数据经过 FPGA 到下个边界扫描器件
过程中将数据同步化。
指令集
JM4013E边界扫描指令集还包括配置器件和回读配置数据指令。
位顺序
在每个 IOB 里面的位顺序是: In, Out，3态。仅用于输入的M0和M2模式引脚只提供输入位到边
界扫描I/O数据寄存器，而仅用于输出的 M1引脚输出所有的三个位。
I/O 数 据 寄 存 器 的 前 面 2 个 比 特 是 TDO.T 和 TDO.O ， 能 用 于 内 部 信 号 的 捕 获 。 最 后 一 位 是
BSCANT.UPD, 能用于驱动一个内部的网络。这些位置主要被XILINX用作内部测试。
从芯片的右上角开始看芯片的俯视图(如XDE或Epic所示)。B4013E的器件特定引脚输出表包括每
个IOB引脚的边界扫描的位置。
配置
配置是载入特定设计的程序数据到一个或更多的 FPGA以定义内部的功能块和它们的连接关系的
过程。这有点像加载可编程的外围芯片的指令寄存器。JM4013E每个CLB 和它的相关互连资源需要用到
数百位的配置数据。每个配置位定义静态的存储单元的状态，它控制一个函数查找表位、一个多路数
据选择器输入、 或者一个互连传输管。XACT开发系统将设计转化成一个网表文件。它自动地对逻辑
划分、布局布线并以PROM的格式产生配置数据。
专用的引脚
三个配置模式引脚 (M2，M1,M0) 在配置之前被采样以决定配置模式。在配置之后，这些引脚能
被当作辅助的连接使用。 M2和M0能被当作输入，M1能被当作输出使用。XACT 开发系统不使用这些资
源，除非在设计项目中明确地指定。放置专用的引脚符号 MD2，MD1 或 MD0代替输入或输出管脚符号
即可使用这3个引脚。
在JM4013E中，模式引脚在配置期间有弱的上拉电阻。如果所有的三个模式引脚都为高电平，选择
为从串模式，这是最常用的配置模式。因此，对于最常用的配置模式，模式引脚可以悬空不连接。(注
意，内部者上拉电阻器数值可高达100kΩ)在配置之后，这些引脚能根据设计者的指定个别地保持弱
的上拉或下拉电阻。下拉电阻推荐值4.7 kΩ。
配置模式
JM4013E器件有六个配置模式 。这些模式由M2，M1 和 M0 3 位输入码选择。包括三个自行加载的
主模式，2个外设模式, 和一个主要被用于菊花链器件串行从模式。模式选择码如表 3 中显示。
表3：配置模式
模式
M2
M1
M0
CCLK
数据
串行主模式
0
0
0
output
位串行
串行从模式
1
1
1
input
位串行
向上并行
1
0
0
output
字节宽,从
主模式
向下并行
主模式
第 12 页 共 15 页
00000增加
1
1
0
output
字节宽,从
3FFFF减少
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
0
1
1
input
字节宽
1
0
1
output
字节宽
保留
0
1
0
—
—
保留
0
0
1
—
—
外设同步模式
外设异步模式
每个配置模式的详细时序信息在后面的章节有介绍。
主模式
三个主模式使用一个内部的振荡器产生配置时钟(CCLK)，驱动潜在的从属器件。它们也为外部的
包含配置数据的PROM产生地址和时序信息。
并行主模式产生CCLK信号和PROM地址且接收并行字节数据。数据是在内部转化为串行 FPGA 数据
帧格式。串行主模式产生CCLK且以串行的形式从串行配置PROM接收配置数据。
CCLK速度可选择1 MHz(默认)或8MHz。配置总是以默认的慢频率启动,然后在第一帧能转变为较高
的频率。频率容差是-50%到+25%。
外设模式
两种外设模式从总线接受字节宽度的数据。RDY/BUSY状态可作为一个握手信号。在异步的外设模
式中，内部振荡器产生由CCLK触发的信号，将字节宽的数据串行化。CCLK也能驱动从器件。在同步模
式中，一个外部提供的时钟输入到CCLK端，串行化数据。
串行从模式
在串行从模式中，FPGA在CCLK的上升沿接收串行的配置数据，在加载配置数据之后，传出附带数
据，在CCLK的下个下降沿重新同步。进行同一配置的多个从器件可由平行的DIN输入。这样多个器件
能被同时地配置。
串行菊花链
不同配置的多个器件能连接成一个"菊花链"形式，一个组合的码流用来配置这些器件。
要配置一个器件的菊花链，需将所有器件的CCLK 引脚并联。连结每个器件的 DOUT 到下一个的
DIN。主FPGA和其后的从器件传递来自同一源的重新同步的配置数据。包括长度计数的报头数据在每
个FPGA中传递，当FPGA识别出 0010 预兆码时捕获它。在长度-计数数据之后，每个 FPGA在 DOUT 上
输出高电平直到它收到了所要求数量的数据帧。
在FPGA收到它的配置数据之后，它将额外的帧启动比特和配置数据传递到DOUT上。当存储器初始
化后所加的配置时钟的总数等于24位的长度计数时，这些FPGA开始启动，一起进入运行状态。菊花链
码流不只是单个码流一个级联。必须用PROM文件格式程序来组合菊花链配置的码流。
配置顺序
JM4013E的上电配置顺序有四步。
* 配置存储器清除
* 初始化
* 配置
* 启动
通过边界扫描引脚进行配置
第 13 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
JM4013E能通过边界扫描引脚进行配置。基本的程序如下:
* 在保持INIT为低电平的情况下给 FPGA上电，(保持INIT为低电平的情况下给PROGRAM 加超过
300 ns的低电平脉冲)。保持INIT为低电平，允许有充足的时间发送配置指令到FPGA。如果用一个电
阻来保持INIT为低值，引脚在配置后能当作I/O使用。
* 对TMS输入发送配置指令
* 等候INIT变为高电平
* 边界扫描测试接入端口依次进入SHIFT-DR状态
* TCK触发时钟数据进入TDI引脚。
用户必须计算在INIT变高电平后的所有TCK时钟周期，因为所有的这些周期影响长度计数比较。
回读
用户能回读配置存储器的内容和几个特定内部的节点电平且不妨碍器件的正常操作。
回读不只报告载入的配置位，而且也能包括器件现在的状态，这些状态通过CLB和IOB里的所有触
发器和锁存器的内容以及用作RAM的函数发生器的内容来表现。
JM4013E回读不使用任何的专门引脚，但使用四个内部的网线(RDBK.TRIG，RDBK.DATA, RDBK.RIP
和 RDBK.CLK)，它们连接到任何的IOB。
配置时序
此节详细介绍7种配置模式，包括时序规范。
串行从模式
在串行从模式中，一个外部信号驱动FPGA的CCLK输入。在每个CCLK上升沿前的一小段建立时间，
串行配置码流必须到达首个FPGA 的DIN输入端。
领头的FPGA提供预兆码数据和所有的经过领头的器件的数据到它的 DOUT 引脚上。有一个0.5
CCLK周期的内部延迟，代表DOUT在CCLK的下降沿发生改变，菊花链的下个FPGA在随后的CCLK上升沿接
受数据。
串行主模式
在串行主模式中，领头FPGA的CCLK输出驱动一个串行PROM，它连进FPGA DIN输入端。CCLK输出的
每个上升沿都使串行PROM内部的地址计数器递增。下一个数据位出现在SPROM 数据输出端，连接到
FPGA DIN引脚。领头 FPGA在下一个的CCLK上升沿上接受这一个数据。
领头 FPGA 提供预兆码数据和所有的经过领头器件的数据到它的DOUT引脚上。
有1.5个CCLK 周期的内部流水延迟，意味着DOUT在CCLK的下降沿上改变，菊花链的下个 FPGA在
随后的CCLK上升沿接受数据。
并行主模式
在两个并行主模式中，领头FPGA直接寻址工业标准字节宽的EPROM，在地址输出增加或减少之前
接受八个数据位。
第 14 页 共 15 页
北京蓝通精电科技有限公司　ＪＭ４０１３Ｅ产品说明书
八个数据位串行输入领先FPGA，领先FPGA提供预兆码数据和所有的经过它的数据到DOUT引脚上。
从接受到一个字节的数据(并改变EPROM地址)的CCLK上升沿后到这一字节的最低位(D0)出现在 DOUT
时的下降沿时，有1.5个CCLK的延迟，这意味着DOUT在CCLK的下降沿发生变化，菊花链中下个 FPGA
在后来的CCLK上升沿接受数据。
同步外设模式
同步的外设模式也可看作并行从模式。一个外部信号驱动FPGA CCLK输入。在领头FPGA的数据输
入端，并行配置数据的第一个字节必须在CCLK上升沿之前的一个短的建立时间内达到有效。后来的数
据字节，在每第八个连续的CCLK上升沿被锁入。
与接受数据相同的CCLK时钟沿，也导致RDY/BUSY在一个CCLK周期输出高电平。引脚名字是一个误
称。在同步外设模式中它实际是一个确认信号。同步的操作不需要这一个响应，但对于测试它是一个
有意义的信号。注意在INIT变高之前RDY/BUSY 被高阻抗上拉变高。
异步的外设模式
写入 FPGA
异步的外设模式利用WS和CS0为低和RS及CS1为高的逻辑与的后沿从微处理机的总线接收字节宽
的数据，在领头FPGA中，这个数据被载入到双缓冲的类似UART的并串转换器，串行移入内部逻辑中。
状态读取
CS0，CS1和RS的逻辑与条件把器件状态输入到数据总线上。
* D7 高表示就绪
* D7 低表示忙
* D0--D6 无条件地高
整个启动序列，从开始到完成输入都是一个字节宽是强制性的。否则，作为写控制或 片选的引
脚可能变成有效的用户输出，干扰最后字节的传递。如果最后的字节没有传递出去，启动顺序不能完
成。在这情况下，最坏的结果是不释放内部的复位。最好情况，回读和边界扫描被禁止。由XACT软件
产生的长度计数值确保这些问题不会发生。
虽然RDY/BUSY作为一个独立的信号输出，但微处理机能更容易地在一个数据线上读出这个信息。
为此，当RS为低，WS为高，两个芯片的选择线都有效时，D7代表RDY/BUSY的状态。
第 15 页 共 15 页