Aug. 2012 LatticeXP2 データシート LatticeXP2 ファミリ・データシート DS1009J Version 01.8b, August 2012 © 2012 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice. DISCLAIMER: Translation of Lattice materials into languages other than English is intended as a convenience for our non-English reading customers. Although we attempt to provide accurate translations of our materials into languages other than English, Lattice does not warrant the accuracy or completeness of information that has been translated from English. Any use of a translation is at the risk of the user and Lattice expressly disclaims any warranty with respect to the information provided in translation. Customers are encouraged to review the English language version of the materials for accurate and complete information. （日本語版は日本語での理解のため一助として用意しています。その作成にあたっては可能な限り正確を期しておりますが、原文英語版との 不一致や不適切な訳文がある場合を含み、英語版が正（有効）です。特に電気的特性・仕様値については最新版の英語版を必ず参照するよう にお願い致します。） DS1009J_ver1.8b LatticeXP2 データシート Aug. 2012 LatticeXP2ファミリデータシート イントロダクション 機能 □ 自由度の高いI/Oバッファ sysIOTM • LVCMOS 33/25/18/15/12、LVTTL • SSTL 33/25/18 クラスI, II • HSTL15 クラスI, HSTL18 クラスI, II • PCI • LVDS, Bus-LVDS, MLVDS, LVPECL, RSDS □ flexiFLASHTM アーキテクチャ • インスタントオン • コンフィグレーション回数は制限なし • シングルチップ • FlashBAKTM テクノロジ • Serial TAGメモリ • デザインのセキュリティ □ ライブアップデート・テクノロジ • TransFRTM テクノロジ • 128ビットAESで安全なアップデート • 外部SPIフラッシュでのデュアルブート □ 作り込まれたソースシンクロナスI/O • 200MHzまでのDDR/DDR2インターフェイス • ディスプレイ用途の7:1 LVDSインターフェイ ス • XGMII □ デバイス規模とパッケージオプション • 5k～40k LUT、I/Oは86～540 □ sysDSPTMブロック • csBGA, TQFP, PQFP, ftBGA, fpBGA • 3～8ブロックで高性能の乗算・積和演算 • パッケージ・マイグレーション （18x18演算で12～32） • ブロック当たり1個の36×36乗算器、4個の18× □ 自由度の高いデバイス・コンフィグレーション • SPI（マスタ、スレーブ）ブートフラッシュ・ 18乗算器、または8個の9×9乗算器に構成可能 インターフェイス □ 組み込みブロックメモリと分散メモリ TM • デュアルブート・イメージをサポート • 最大885kbのsysMEM EBR • ソフトエラー検出(SED)ハードマクロ • 最大83Kbitの分散RAM □ システムレベル・サポート □ sysCLOCKTM (アナログ)PLL • IEEE1149.1 / 1532 準拠 • デバイスあたり最大4個のPLL • 初期化と汎用用途のオンチップ・オシレータ • クロックのてい倍、分周と位相シフト • 1.2V供給電源 表 1-1 LatticeXP2ファミリ・セレクションガイド デバイス LUT サイズ (K) XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 5 8 17 29 40 分散 RAM (Kbits) 10 18 35 56 83 EBR SRAM (Kbits) 166 221 276 387 885 EBR SRAMブロック数 9 12 15 21 48 sysDSP ブロック 3 4 5 7 8 18x18 乗算器 12 16 20 28 32 Vcc 供給電圧 1.2 1.2 1.2 1.2 1.2 GPLL 数 2 2 4 4 4 最大I/O数 172 201 358 472 540 132-pin csBGA (8 x 8 mm) 86 86 144-pin TQFP (20 x 20 mm) 100 100 208-ball PQFP (28 x 28 mm) 146 146 146 256-ball ftBGA (17 x 17 mm) 172 201 201 201 358 363 363 472 540 パッケージとI/O数 484-ball fpBGA (23 x 23 mm) 672-ball fpBGA (27 x 27 mm) DS1009J_ver1.8b 1-1 Aug. 2012 LatticeXP2 データシート イントロダクション LatticeXP2デバイスはルックアップ・テーブル(LUT)ベースのFPGAファブリックに、flexiFLASHと呼んでい るアーキテクチャの不揮発性フラッシュセルを統合しています。 FlexiFLASHアプローチはインスタントオン、回数制限のない再コンフィグレーション、FlashBAK組込みブ ロックメモリとSerial TAGメモリのオンチップ記憶、およびデザイン・セキュリティを含む恩恵を提供しま す。また、TransFRによるライブアップデート・テクノロジ、128ビットAES暗号化、およびデュアルブー ト・テクノロジをサポートします。 LatticeXP2 FPGAファブリックは、着手時から高性能と低コストを念頭において、こうした新技術のために 最適化されました。LatticeXP2デバイスはLUTベースのロジック、分散メモリと組み込みメモリ、位相ロッ クループ(PLL)、組み込みソースシンクロナスI/Oサポート、および機能アップしたsysDSPブロックを含んで います。 ラティスのLattice Diamond®デザインソフトウェアはLatticeXP2ファミリFPGAデバイスにデザインを効率 良く実装することが可能です。広く普及している論理合成ツール用のライブラリをサポートしています。 Diamondはデザインを配置配線するために、論理合成ツール出力をフロアプランニング・ツールからの制約 と共に用います。Diamondツールは、タイミング検証のために、配線からタイミング情報を抽出して、デザ インにバック・アノテートします。 ラティスは予め設計された多くのIP(Intellectual Property) LatticeCORETMモジュールをLatticeXP2ファミリ のために提供します。標準化されたブロックとしてこれらのIPを用いることによって、設計者は自らの設計 独自な部分に集中することができ、生産性を上げることができます。 DS1009J_ver1.8b 1-2 Aug. 2012 LatticeXP2 データシート LatticeXP2ファミリデータシート アーキテクチャ アーキテクチャ概要 LatticeXP2デバイスはプログラマブルI/Oセル(PIC)によって囲まれた論理ブロックのアレイを含んでいます。 図2-1に示す論理ブロックの間にあるのは、sysMEMTM 組み込みブロックRAM(EBR)とsysDSPTM 信号処理ブ ロックの列です。 プログラマブル・ファンクション・ユニット(PFU)アレイの左右辺には不揮発性メモリブロックがあります。 コンフィグレーション・モードでは不揮発性メモリはIEEE 1149.1 TAPポート、またはsysCONFIGTM ペリ フェラルポートを介してプログラムされます。パワーアップすると、コンフィグレーション・データは不揮 発性メモリブロックからコンフィグレーションSRAMに転送されます。このテクノロジにより、高価な外付 けコンフィグレーション・メモリは不要になり、デザインは不正なリードバックからも安全になります。こ のデータ転送は数ミリ秒で完了し、多数のアプリケーションで容易なインターフェイスを可能にする ―イン スタントオン‖ 機能を提供します。また、LatticeXP2デバイスはsysMEM EBRブロックから不揮発性メモリ ブロックに、ユーザ要求でデータを移すことができます。 論理ブロックには2種類あり、PFUとRAM/ROMなしのPFU(PFF)です。PFUはロジック、演算、RAM、ROM、 およびレジスタ機能のためのビルディング・ブロックを含みます。PFFブロックはロジック、演算、および ROM機能のためのビルディング・ブロックを含んでいます。PFUとPFFブロックは共に、複雑なデザインを 迅速にかつ効率的に実装できるように柔軟性が最適化されています。論理ブロックは2次元配列でアレンジ されており、1つのタイプのブロックだけが列単位で用いられます。 LatticeXP2デバイスは一列かそれ以上のsysMEM EBRブロックを含んでいます。sysMEM EBRはサイズが 18kbitのメモリ専用ブロックです。各sysMEMブロックはデータ幅や深さを指定可能なRAMやROMに構成で きます。加えてLatticeXP2デバイスは2列までのsysDSPブロックを含んでいます。各DSPブロックには乗算 器と加算器・アキュミュレータがあり、これらは複雑なデジタル信号処理のビルディングブロックとなりま す。 各PICブロックはsysIOバッファの2PIO(PIOペア)より成ります。LatticeXP2のsysIOバッファは8バンクにア レンジされており、種々I/O規格の実装を可能にします。デバイスの左右辺にあるPIOペアはLVDSトランシ ーバ/レシーバ・ペアとして構成することができます。PICはまた、ディスプレイ用途で広く採用されている 7:1 LVDSインターフェイスや、DDR/DDR2メモリインターフェイスを含む高速同期インターフェイスを実装 する為のサポートロジックが作り込まれています。 これ以外のブロックとしては、PLLとコンフィグレーション機能があります。LatticeXP2アーキテクチャに はデバイスあたり4つの汎用(General)PLL(GPLL)があり、デバイスの各コーナーに配置されています。 コンフィグレーション・ブロックは暗号化されたビットストリームの復号化、トランスペアレント・アップ デート、デュアルブートなどの機能をサポートし、バンク2と3の間に配置されています。デバイスのシリア ル・コンフィグレーションをサポートするsysCONFIGTMポートはLatticeXP2ファミリの全デバイスが備え ており、バンク7のI/Oと多重化されています。JTAGポートはバンク2と3の間にあります。 加えてファミリの全デバイスはオンチップオシレータも備えています。LatticeXP2はコア部供給電圧として 1.2Vを用います。 DS1009J_ver1.8b 2-1 Aug. 2012 LatticeXP2 データシート 図2-1 LatticeXP2-17の簡略ブロック図(トップレベル) PFUブロック LatticeXP2デバイスのコアは2種類のPFUブロックから成り、これらはPFUとPFFと呼ばれます。PFUはロジ ック、演算、分散RAM、および分散ROM機能を実行するようにプログラムすることができます。PFFブロッ クはロジック、演算、およびROM機能を実行するようにプログラムすることができます。特に明記する場合 を除いて、データシートの残りでは、PFUとPFFブロックの両方を示すのに用語PFUを用います。 それぞれのPFUブロックは、図2-2で示されるように0～3と番号付けられた4つの相互接続されたスライスか ら成ります。PFUブロックに出入りするすべての相互接続は配線（領域）から来ています。それぞれのPFU ブロックに関連する50本の入力と23本の出力があります。 図2-2 PFUダイヤグラム DS1009J_ver1.8b 2-2 Aug. 2012 LatticeXP2 データシート スライス スライス0からスライス2は、2つのレジスタと、これに接続される2つの4入力ルックアップ・テーブル（LUT4） よりなり、スライス3にはレジスタがありません。PFUの場合、スライス0と2は分散メモリに構成でき、PFF では構成できません。表2-1はPFFとPFU両ブロック内のスライスの動作モードと機能を示します。各PFUに はLUTを組み合わせてLUT5や、LUT6、LUT7またはLUT8などの機能を実行できるようにする関連ロジック を含んでいます。また、セット/リセット機能(同期か非同期としてプログラム)、クロック選択、チップセレ クト、そしてRAM/ROM機能を実行するための制御ロジックがあります。図2-3はスライスの内部ロジックの 概要を示します。スライス内のレジスタ用クロックは、立ち上がり/立ち下がりエッジ、或いは正または負レ ベルを有効とするように構成できます。 表2-1 スライスごとのリソースとモード PFUブロック スライス リソース スライス0 LUT4とレジスタ各2 スライス1 LUT4とレジスタ各2 スライス2 LUT4とレジスタ各2 スライス3 LUT4が2つ PFFブロック モード リソース モード ロジック、リップル、RAM 、 LUT4とレジスタ各2 ロジック、リップル、ROM ROM ロジック、リップル、ROM LUT4とレジスタ各2 ロジック、リップル、ROM ロジック、リップル、RAM 、 LUT4とレジスタ各2 ロジック、リップル、ROM ROM ロジック 、ROM LUT4が2つ ロジック、ROM スライス0/1/2には14の入力信号があり、これは配線からの13本の信号と、キャリチェインからの1本(隣接し ているスライスかPFUから)です。また7本の出力があり、これは配線への6本と(隣接しているPFUへの)キャ リ・チェーンの1本です。スライス3には配線からの13信号入力と配線への4信号出力があります。表2-2はス ライス0から2に関連する信号をリストアップします。 図2-3 スライス・ダイヤグラム DS1009J_ver1.8b 2-3 LatticeXP2 データシート Aug. 2012 表2-2 スライス信号記述 機能 タイプ 信号名 入力 入力 入力 入力 入力 入力 入力 入力 入力 入力 出力 出力 出力 出力 出力 データ信号 データ信号 複数用途 複数用途 制御信号 制御信号 制御信号 PFU間信号 スライス間信号 スライス間信号 データ信号 データ信号 データ信号 データ信号 PFU間信号 A0, B0, C0, D0 A1, B1, C1, D1 M0 M1 CE LSR CLK FCI FXA FXB F0, F1 Q0, Q1 OFX0 OFX1 FCO 記述 LUT4入力 LUT4入力 複数用途入力 複数用途入力 クロック・イネーブル ローカル・セット/リセット システム・クロック 高速キャリ入力1 LUT6、LUT7を構成するための中間信号 LUT6、LUT7を構成するための中間信号 LUT4出力レジスタ・バイパス信号 レジスタ出力 LUT5 MUX出力 LUT6, LUT7, LUT82 MUX 出力、スライスに依存 各PFUのスライス2からの高速キャリチェイン出力1 1. 接続の詳細については図2-3を参照. 2. 2 PFUが必要. 動作モード それぞれのスライスには4動作モードがあり、それらはロジック、リップル、RAM、およびROMです。 ロジックモード このモードで、各スライスにおけるLUTは、4入力の組み合わせルックアップ・テーブルとして構成されます。 LUT4は16の可能な入力組み合わせを持つことができます。このルックアップ・テーブルをプログラムする ことによって、4入力があるどのようなロジック機能も生成することができます。1スライスあたり2個の LUT4があるので、1スライスでLUT5を組み立てることができます。他のスライスを連結することによって、 LUT6や、LUT7、LUT8などのより大きいルックアップ・テーブルを構成することができます。LUT8では4 スライス以上が必要であることに留意してください。 リップルモード リップルモードは小さな演算機能の効率的な実装ができます。リップルモードでは、各スライスは以下の機 能を実装することができます。 • 2ビット加算 • 2ビット減算 • 動的な制御での2ビット加算・減算 • 2ビット・アップ/ダウンカウンタ • 非同期クリア付きアップ/ダウン・カウンタ • プリロード（同期）付きアップ/ダウン・カウンタ • リップルモード乗算器ビルディング・ブロック • 乗算器サポート • 入力AとBのコンパレータ機能 - AはBより等しいか大きい - AはBに等しくない - AはBより等しいか小さい DS1009J_ver1.8b 2-4 LatticeXP2 データシート Aug. 2012 2本のキャリ信号、FCIとFCO、はこのモードでスライス単位で生成され、スライスを連結することによって 高速演算機能が構成できます。 RAMモード このモードでは、スライス0のLUTブロック2つを用いることで16x4ビットの分散シングルポートRAM(SPR) として、スライス2では16x1ビットのメモリを構成することができます。スライス1はメモリアドレスと制御 信号のために使用されます。16×2ビット疑似デュアルポートRAMは、スライス一つををリードライトポー トとして用い、もう一つのスライスをリードオンリポートとして使用して生成されます。 ラティスのデザインツールは種々異なるサイズのメモリ作成をサポートします。適切な場合、PFUの機能を 示す分散メモリ・プリミティブを用いることで、ソフトウェアはこれらを構成します。表2-3は異なる分散メ モリ(RAM)プリミティブを実装するのに必要なスライスの数を示します。LatticeXP2でRAMを用いる詳しい 情報に関しては、テクニカルノートTN1137（LatticeXP2 Memory Usage Guide）を参照してください。 表2-3 分散RAMの実装に必要なスライスの数 スライス数 SPR16x4 PDPR16x4 3 3 注: SPR = Single Port RAM, PDPR = Pseudo Dual Port RAM ROMモード ROMモードはLUTロジックによりますので、スライス0から3が用いられます。プリロードはコンフィグレー ションの間、プログラミング・インターフェイスを通して達成されます。 配線 単独信号かバス信号として関連する制御信号と共に配線するための多くのリソースがLatticeXP2デバイスに 用意されています。配線リソースはスイッチング回路、バッファ、およびメタル・インターコネクト(配線) セグメントから成ります。 PFU相互の接続は(2PFUにまたがる)x1ライン、(3PFUにまたがる)x2ライン、および(7PFUにまたがる)x6ラ インで行われます。x1とx2接続は速くて効率の良い接続を横方向と縦方向に提供します。x2とx6リソースは バッファリングされ、PFU間に短い接続と長い接続配線を可能にします。 LatticeXP2ファミリはコンパクトな設計を実現する配線アーキテクチャを持っています。Diamondデザイン ツールは、論理合成ツールの出力を取り込んで、デザインを配置配線します。デザインを最適化するために 対話的な配線エディタが利用できますが、一般に配置配線ツールは完全に自動です。 sysCLOCK位相同期ループ(PLL) sysCLOCK PLLはクロック周波数を合成する機能を提供します。LatticeXP2ファミリの全デバイスがフル機 能をもつGPLL（汎用PLL）を2～4つ搭載しています。GPLLのアーキテクチャを図2-4に示します。 CLKIはPLLの基準周波数入力で外部ピンか配線から加えられます。CLKIは入力クロック分周器ブロックへ与 えられます。CLKFBはフィードバック信号で、CLKOPあるいはユーザクロック・ピン/ロジックから与えら れます。この信号はフィードバック分周器へ与えられます。フィードバック分周器は、基準周波数をてい倍 するために用いられます。 入力信号とフィードバック信号がVCOブロックに入ります。VCOの周波数と位相はこの入力信号とフィード バック信号で決定されます。LOCK信号は、VCOが入力クロック信号にロックした事を示すために生成され ます。 VCO出力はポストスケーラ分周器CLKOPに入ります。CLKOP分周器出力はデューティトリム・ブロックで 微調整できます。VCOをCLKOPより高い周波数で動作させることにより、GPLLの動作周波数範囲を広げる DS1009J_ver1.8b 2-5 LatticeXP2 データシート Aug. 2012 ことが可能です。CLKOP分周器の出力はさらに（第二の）CLKOK分周器を通すことにより、低い周波数の CLKOK出力を得ます。さらに低い周波数のクロックが必要な用途のために、CLKOP信号は3分周回路を通り、 CLKOK2として出力されます。CLKOK2はソースシンクロナス・ロジックを用いるアプリケーション用に用 意されています。位相/デューティ比/デューティトリム・ブロックは、CLKOS信号を生成するためにCLKOP 分周器の位相とデューティ比を調整します。位相/デューティ比設定はコンフィグ時にプログラムするか、ま たはダイナミックに調整することができます。 GPLLからのCLKOP、CLKOK、CLKOK2、およびCLKOSはクロック分配ネットワークに供給されます。GPLL の詳細に関してはTN1126 (LatticeXP2 sysCLOCK PLL Design and Usage Guide)を参照してください。表 2-4はGPLLブロックの信号記述です。 図2-4 GPLLブロック図 表2-4 GPLL信号記述 信号 I CLKFB I RST RSTK DPHASE[3:0] DDDUTY[3:0] WRDEL CLKOS CLKOP CLKOK CLKOK2 LOCK I I I I I O O O O O DS1009J_ver1.8b 記述 I/O CLKI クロック入力。外部ピンもしくは配線から PLLフィードバック入力。CLKOP(PLL内部)、クロックネット(CLKOP)、またはユ ーザクロック（外部ピンかロジック）から。 ―1‖ でPLLカウンタ、VCO、チャージポンプ、M分周器をリセット ―1‖ でＫ分周器をリセット DPA位相調整入力 DPAデューティサイクル選択入力 DPA遅延微調整入力 PLL出力クロック。クロックツリーへ（位相シフト、デューティ比可変） PLL出力クロック。クロックツリーへ（位相シフトなし） PLL出力。クロック分周器を介してクロックツリーへ PLL出力クロック。クロックツリーへ（CLKOPを3分周） ―1‖ でPLLがCLKIにロックを示す 2-6 Aug. 2012 LatticeXP2 データシート クロック分周器 LatticeXP2はデバイスの左右辺に2つのクロック分周器を持っています。これらは高速のエッジクロックから、 より低速のシステムクロックを生成することを意図しています。本ブロックは、÷2、÷4または÷8モード で動作し、リセット信号のリリースに基づいて分周クロックと高速クロックを既知の位相関係に維持します。 クロック分周器には、GPLLからのCLKOP出力、またはエッジクロック(ECLK)から供給できます。クロック 分周器出力はプライマリクロック・ソースとして使用され、クロック分配ネットワークへ供給されます。リ セット制御信号(RST)は、入力をリセットし、また全出力をLowにします。RELEASE信号は入力クロックに 対して出力をリリースします。クロック分周器の詳細に関しては、テクニカルノートTN1126を参照してく ださい。図2-5はクロック分周器の接続を示します。 図2-5 クロック分周器の接続 DS1009J_ver1.8b 2-7 Aug. 2012 LatticeXP2 データシート クロック分配ネットワーク LatticeXP2デバイスには8本のプライマリクロックがクワドラント毎にあり、自由度の高いセカンダリクロッ ク/制御信号がリージョン毎に6～8本あります。高性能エッジクロックがデバイス各辺に2本づつあり、高速 インターフェイスをサポートします。クロック入力は外部I/O、sysCLOCK PLL、および配線から選択されま す。これらクロック入力はプライマリクロック/セカンダリクロック/エッジクロック各分配システムを介し てチップ内部に供給されます。 プライマリクロックのソース LatticeXP2デバイスは4つのソースからクロックを得ます。すなわちPLL出力、CLKDIV出力、クロック入力 専用ピン、そして配線です。LatticeXP2は2～4個のsysCLOCK PLLを持っており、デバイスの四隅に配置さ れています。クロック専用入力ピンは8本あり、デバイス各辺に2本づつあります。図2-6はプライマリクロ ック・ソースを示します。 図2-6 LatticeXP2-17のプライマリクロック・ソース DS1009J_ver1.8b 2-8 Aug. 2012 LatticeXP2 データシート セカンダリクロック / 制御信号のソース LatticeXP2はセカンダリクロック（SC0～SC7）を8本のクロック専用入力ピン、および配線より得ます。図 2-7はセカンダリクロック・ソースを示します。 図2-7 セカンダリクロック・ソース エッジクロック・ソース エッジクロック・リソースは同一辺にある種々ソースからドライブすることができます。図2-8で示すように、 隣接するエッジクロックPIO、プライマリクロックPIO、PLL、およびクロック分周器からエッジクロック・ リソースをドライブできます。 DS1009J_ver1.8b 2-9 Aug. 2012 LatticeXP2 データシート 図2-8 エッジクロック・ソース プライマリクロック配線 LatticeXP2におけるクロック配線構造は、クワドラントごとに8本あるプライマリクロック線（CLK0～CLK7） から成ります。各クワドラントのプライマリクロックはそれぞれデバイスの中央に位置するマルチプレクサ から生成されます。全てのソースはこれらマルチプレクサに接続されます。図2-9は各クワドラントのクロッ ク配線を示します。各クワドラントのマルチプレクサは同一で、もし必要な場合はグローバルに（チップ全 体に）分配もできます。 図2-9 クワドラントあたりのプライマリ・クロック選択 DS1009J_ver1.8b 2-10 Aug. 2012 LatticeXP2 データシート ダイナミック・クロックセレクト(DCS) DCSはプライマリクロック配線で使用できる洗練されたマルチプレクサで、グリッチや細ったパルスを出す 事なしに2本の独立したクロックソースを切り替えます。これは選択信号がいつトグルするかに係わらず達 成できます。クワドラント内に2つのDCSブロックがあり、デバイスに合計8つあります。DCSブロックの入 力はデバイス中央のマルチプレクサから得られます。DCS出力はプライマリクロックのCKL6とCLK7に接続 されます（図2-9）。 図2-10はデフォルト動作モード時のDCSのタイミング波形を示します。DCSは他の動作モードにも設定でき ます。より詳しい情報に関しては、テクニカルノートTN1126を参照してください。 図2-10 DCS波形 セカンダリクロック / 制御の配線 LatticeXP2のセカンダリクロックはリージョンベースのリソースで、その利点はプライマリクロックに対し て注入遅延(Injection delay)が小さいことと、リージョン内のスキューが比較的小さいことです。その区切り はEBR/DSPブロックの列と、特別な縦の配線チャネルです。この特別の配線チャネルは中央のDSPブロック の左端、或いはDSP列の中央に合わされています。図2-11はLatticeXP2-40の例で、縦に走るこの特別の配線 チャネルと8つのリージョンを示します。LatticeXP2-30とそれ以下の規模のデバイスには6つのリージョンが あります。LatticeXP2はリージョンごとに4本のセカンダリクロック・リソース(SC0からSC3)があります。 セカンダリクロックのマルチプレクサはデバイスの中央に位置しています。図2-12がその構造を示します。 SC0からSC3は高ファンアウトの制御線に使用され、SC4からSC7はクロック信号に使用されます。 DS1009J_ver1.8b 2-11 Aug. 2012 LatticeXP2 データシート 図2-11 XP2-50のセカンダリクロック・リージョン 図2-12 リージョンごとのセカンダリクロックの選択 スライスクロックの選択 図2-13はクロック選択を、図2-14はスライス0から2の制御信号の選択を示します。すべてのプライマリクロ ックとセカンダリクロックの4本はこのクロック選択マルチプレクサに接続されます。配線を使用する他の 信号はクロックとしてスライスに入力もできます。スライスの制御信号はセカンダリクロックか、配線から 接続される信号により生成されます。 DS1009J_ver1.8b 2-12 Aug. 2012 LatticeXP2 データシート もしこれらクロック・制御選択のマルチプレクサで共に何も選択されない場合はマルチプレクサ出力は1で す。スライス3にはレジスタがないので、これらマルチプレクサがありません。 図2-13 スライス0から2のクロック選択 図2-14 スライス0から2の制御選択 エッジクロックの配線 LatticeXP2デバイスには、高速インターフェイスの実装でPIOと共に使用することを意図する、何本かの高 速エッジクロックがあります。エッジ（辺）あたり2本、デバイスとして8本のエッジクロックがあります。 図2-15はこれらクロック選択のマルチプレクサを示します。 DS1009J_ver1.8b 2-13 Aug. 2012 LatticeXP2 データシート 図2-15 エッジクロック・マルチプレクサの接続 sysMEMメモリ LatticeXP2ファミリのデバイスは多くのsysMEM組み込みブロックRAM(EBR)を持っています。EBRは専用 の入出力レジスタがある18kビットのRAMから成ります。 sysMEMメモリブロック sysMEMブロックはシングルポート、デュアルポートまたは疑似デュアルポート・メモリを実装することが できます。表2-5に示されるようにさまざまな深さと幅で各ブロックを用いることができます。PFUでサポー トロジックを構成してFIFOとしてsysMEM EBRを実装することも可能です。またEBRはパリティチェック 機能の実装を容易にし、さらに18ビット或いは36ビットデータ幅構成ではバイトイネーブル信号もサポート します。 DS1009J_ver1.8b 2-14 LatticeXP2 データシート Aug. 2012 表2-5 sysMEMブロックのコンフィグレーション メモリ・モード シングルポート 真のデュアルポート 擬似デュアルポート 構成 16,384 x 1 8,192 x 2 4,096 x 4 2,048 x 9 1,024 x 18 512 x 36 16,384 x 1 8,192 x 2 4,096 x 4 2,048 x 9 1,024 x 18 16,384 x 1 8,192 x 2 4,096 x 4 2,048 x 9 1,024 x 18 512 x 36 バスサイズ・マッチング マルチポートメモリ・モードのすべてがそれぞれの異なるポート幅をサポートします。RAMビットはWord0 のLSBからMSBへ、Word1のLSBからMSBへというように配置されます。ワード長とワード数はポートごと に異なりますが、このマッピング体系は各ポートに適用されます。 FlashBAK EBR内データの保存 LatticeXP2のすべてのEBRメモリはフラッシュメモリがシャドーになっています。オプションとして、ラテ ィスLattice Diamondツールを用いることでメモリブロックで初期値を定義することができます。初期値はプ ログラム時にフラッシュメモリにロードされ、またデバイスのパワーアップ時やデバイスが再コンフィグレ ーションされるときは常にSRAMへロードされます。この機能はルックアップテーブルやマイクロプロセッ サ・コードなど、さまざまな情報の記憶に理想的です。また、EBRメモリの現在の内容をフラッシュメモリ に書き出すことも可能です。この機能はエラーコードや較正情報などのデータの格納に有用です。FlashBAK の情報に関してはTN1137 (LatticeXP2 Memory Usage Guide)を参照してください。 図2-16 FlashBAKテクノロジ DS1009J_ver1.8b 2-15 Aug. 2012 LatticeXP2 データシート メモリの連結 EBR sysMEMブロックを用いることで、より大きくて、より深いRAMブロックを作成することができます。 通常、ラティス・デザインツールは特定の設計への入力に基づいて透過的に（暗黙に）メモリを連結します。 シングルポート / デュアルポート / 擬似デュアルポート・モード 全てのsysMEM RAMモードで、ポートへの入力データとアドレスにはメモリアレイの入力にレジスタがあり ます。メモリの出力データへのレジスタはオプションです。 EBRメモリはシングルポートかデュアルポート動作のための書き込みの振舞いとして2つの形態をサポート します。 1. 標準；出力データはリード・サイクルの間だけ現れます。ライト・サイクルの間、現在のアドレスのデ ータは出力に現れません。すべてのデータビット幅がサポートされます。 2. ライトスルー；ライト・サイクルの間、入力データのコピーが同じポートの出力に現れます。すべての データビット幅がサポートされます。 メモリコア・リセット EBRのメモリアレイはA出力とB出力ポートのラッチを利用します。これらのラッチを非同期か同期でリセッ トすることができます。RSTAとRSTBはローカルの信号で、出力ラッチをリセットし、それぞれPort AとPort Bに関連します。Global Reset(GSRN)信号は両ポートをリセットします。両ポートのための出力データラッ チと関連するリセットが図2-17で示されます。より詳細についてはテクニカルノートTN1137(LatticeXP2 Memory Usage Guide)を参照してください。 図2-17 メモリコア・リセット DS1009J_ver1.8b 2-16 Aug. 2012 LatticeXP2 データシート EBR非同期リセット 図2-18に示すように、クロックイネーブルがリセットのアサート前とネゲート後にクロック1周期（以上） Low（非アクティブ）の場合にのみ、EBRの非同期リセットもしくはGSR（使用されていれば）は与えるこ とができます。EBRへのGSR入力は常に非同期です。 図2-18 EBR非同期リセットのタイミング図（GSRを含む） もし全てのクロックイネーブルが有効のままの場合、非同期リセットもしくはGSRはリード/ライト・クロッ ク入力が安定状態になった後、最小1/fMAX(EBRクロック)の期間、加えられなければなりません。またリセッ トのリリースタイミングは、次のアクティブなリード/ライト・クロックエッジに対して、同期リセットとし てのセットアップ時間を満たすようにしなければなりません。 EBR初期値がコンフィグレーション時にプリロードされる場合、GSR入力がディセーブルされるか、或いは デバイスのウェイクアップ時にI/Oの解放される前にGSRがリリースされるようにしなければなりません。 これらの要件は全てのEBR RAMとROMに適用されます。 EBRで同期リセットのみが用いられ、またEBRのGSR入力もディセーブルされていればリセットに関する制 約はありません。 sysDSPTM ブロック LatticeXP2ファミリはsysDSPブロックを提供し、これにより低コストで高性能のデジタル信号処理(DSP)ア プリケーションに理想的に適しています。これらのアプリケーションで用いられる典型的な機能は有限イン パルス応答 (FIR)フィルタ、高速フーリエ変換(FFT)機能、相関器、リードソロモン/ターボ/たたみ込み符号 器、および復号器などです。これらの複雑な信号処理機能は、加算器と乗算器やアキュムレータと乗算器の ように類似のビルディング・ブロックを用います。 sysDSPブロック・アプローチと汎用DSPとの比較 従来の汎用DSPチップは固定データ幅のMAC(乗算とアキュミュレート)ユニットを通常1～4個含んでいま す。これは限られた並列度と限られたスループットに通じます。それらのスループットは、より高いクロッ クスピードによって増加されます。他方LatticeXP2には、異なったデータ幅をサポートする多くのDSPブロ ックがあります。これで、設計者はDSP機能の非常に並列度のある実装ができます。設計者は、適切なレベ ルの並列度を選ぶことによって、エリアに対するDSP性能を最適化することができます。図2-19はシリアル 実装と並列実装を比較します。 DS1009J_ver1.8b 2-17 LatticeXP2 データシート Aug. 2012 図2-19 汎用DSPとLatticeXP2アプローチの比較 sysDSPブロックの機能 LatticeXP2ファミリにおけるsysDSPブロックは、4個の機能要素を9、18と36の3種のデータパス幅でサポー トします。ユーザは機能要素をDSPブロック用に選択して、次にオペランドの幅とタイプ(符号あり/なし)を 選びます。LatticeXP2ファミリsysDSPブロックにおけるオペランドは、符号ありか符号なしですが、機能要 素の中で混在できません。同様に、オペランド幅もブロックの中で混在できません。LatticeXP2ファミリで はDSP要素を従属接続できます。 各sysDSPブロックにおけるリソースは以下の4つの要素をサポートするために構成することができます。 • • • • MULT MAC MULTADDSUB MULTADDSUBSUM 乗算 積和（乗算とアキュミュレート（累積）） 乗算、加算/減算 乗算、加算/減算、アキュミュレート 各ブロックで利用できる要素の数は、x9、x18、およびx36の3つのオプションからの選択に依存します。こ れらの多くの要素はDSP機能の並列度の高い実装のために連結できます。表2-6はブロックの機能を示しま す。 表2-6 ブロックにおける最大の要素数 乗算器幅 (-->) MULT MAC MULTADDSUB MULTADDSUBSUM x9 8 2 4 2 x18 4 2 2 1 x36 1 — — — 4つの要素ではいくつかのオプションが利用できます。すべての要素の入力レジスタには、直接ロードする DS1009J_ver1.8b 2-18 Aug. 2012 LatticeXP2 データシート か、または直前のオペランドのシフトレジスタからロードできます。‖ダイナミック動作‖ を選択することで 以下の操作が可能になります。 ・‖Signed/Unsigned‖ オプションでオペランドを各サイクルごとに符号あり・符号なしを切り換える ・‖Add/Sub‖ オプションでアキュミュレータを各サイクルごとに加算と減算で切り換える ・オペランドのロード方法をパラレルとシリアルで切り替える MULT sysDSP要素 この乗算器要素は加算/アキュムレータ・ノードなしで乗算します。二つのオペランド(AとB)は、乗算され、 そして、結果が出力に出てきます。ユーザは入力/出力/パイプライン各レジスタをイネーブルすることがで きます。図2-20はMULT sysDSP要素を示します。 図2-20 MULT sysDSP要素 DS1009J_ver1.8b 2-19 Aug. 2012 LatticeXP2 データシート MAC sysDSP 要素 この場合、二つのオペランド(AとB)は乗算されて、結果はアキュミュレート（累積）された直前の値に加え られます（積和動作）。このアキュミュレート値は出力で利用できます。ユーザは入力とパイプライン・レ ジスタをイネーブルすることができますが、出力レジスタは常にイネーブルされます。出力レジスタは、ア キュミュレートされた値を保持するために用いられます。LatticeXP2のDSPブロックはアキュミュレータを 動的に初期化できます。また、レジスタのあるオーバフロー信号も利用できます。本ドキュメントの後では オーバフロー条件を示します。図2-21はMAC sysDSP要素を示します。 図2-21 MAC sysDSP要素 DS1009J_ver1.8b 2-20 Aug. 2012 LatticeXP2 データシート MULTADDSUB sysDSP要素 オペランドのA0とB0は乗算されて、その結果は、オペランドA1とA2の乗算の結果に加算されるか、または 引き算されます。ユーザは入力/出力/パイプライン各レジスタをイネーブルすることができます。図2-22は MULTADDSUB sysDSP要素を示します。 図2-22 MULTADDSUB要素 DS1009J_ver1.8b 2-21 Aug. 2012 LatticeXP2 データシート MULTADDSUBSUM sysDSP要素 オペランドのA0とB0は乗算されて、その結果は、オペランドA1とB1の乗算の結果に加えられるか、または 引き算されます。オペランドのA2とB2は乗算されて、その結果は、オペランドのA3とB3の乗算の結果にさ らに加えられるか、または引き算されます。加算/減算の結果は共に総和（加算）ブロックで加えられます。 ユ ー ザ は 入 力 / 出 力 / パ イ プ ラ イ ン 各 レ ジ ス タ を イ ネ ー ブ ル す る こ と が で き ま す 。 図 2-23 は MULTADDSUBSUM sysDSP要素を示します。 図2-23 MULTADDSUBSUM要素 クロック、クロックイネーブル、およびリセット・リソース 配線からのグローバル・クロック、クロックイネーブル(CE)とリセット(RST)信号は全てのDSPブロックで 使用できます。4つのクロック・ソース(CLK0、CLK1、CLK2、CLK3)から、1つのクロックがそれぞれの入 力レジスタ、パイプライン・レジスタ、および出力レジスタ用に選択されます。同様に、CEとRSTは各4つ のソース(CE0、CE1、CE2、CE3とRST0、RST1、RST2、RST3)から入力/パイプライン/出力レジスタでそ れぞれ選択されます。 DS1009J_ver1.8b 2-22 LatticeXP2 データシート Aug. 2012 異なる幅での符号あり・符号なし DSPブロックはx9、x18、およびx36ビット幅以外に、符号あり・符号なしで乗算器の異なる幅をサポートし ます。符号なしオペランドにおいて、未使用の上位データビットは、有効なx9、x18またはx36オペランドを 作成するために拡張されなければなりません。符号あり2の補数オペランドにおいて、x9、x18またはx36幅 に達するまで、最上位ビット(MSB)の符号拡張は実行されるべきです。表2-7はこの例を示します。 表2-7 符号拡張に関する例 値 符号なし 符号なし 9-bit 符号なし 18-bit 符号あり 2の補数 符号あり 9-bit 2の補数 符号あり 18-bit +5 -6 0101 N/A 000000101 N/A 000000000000000101 N/A 0101 1010 000000101 111111010 000000000000000101 111111111111111010 MACからのOVERFLOWフラグ sysDSPブロックは、アキュムレータがオーバフローしたことを示すための出力を提供します。2つの符号な し数が加えられて、結果がそれらより小さい数になった時、アキュムレータ・ロールオーバが起こったと言 い、オーバフロー信号が示されます。2つの正数が加算されその和が負であるとき、または2つの負数が加算 され和が正数の場合、アキュムレータ・ロールオーバが起こったと言い、そしてオーバフロー信号が示され ます。オーバフロー・フラグは1サイクルだけの間存在していますので、オーバフローがいつ起こるかに注 意する必要があります。FPGAロジックでこれらのオーバフロー・パルスを数えることによって、より大き いアキュムレータを構成することができます。符号ありおよび符号なしオペランドでのオーバフロー状態は 図2-24でリストアップされています。 図2-24 アキュミュレータ・オーバフロー/アンダフロー条件 DS1009J_ver1.8b 2-23 LatticeXP2 データシート Aug. 2012 IPexpressTM ユーザは、それぞれのDSPモジュール(または、モジュールのグループ)を構成するオプションを持っている Lattice IPexpressツールか、或いは直接HDLインスタンス化を通してsysDSPブロックにアクセスすることが できます。さらにラティスは、グラフィカルなシミュレーション環境であるSimulink®ツール内のインスタ ンス化をサポートするMathWorks®社とパートナになっています。SimulinkはDiamondと共に動作して、ラ ティスFPGAでのDSP設計サイクルを劇的に短くします。 最適化されたDSP機能 ラティスは最適化されたDSP IP機能のライブラリを提供します。LatticeXP2用に用意されるIPは、ビット相 関器、高速フーリエ変換、有限インパルス応答 (FIR)フィルタ、リードソロモン符号器/復号器、ターボ符号 器/復号器、および畳み込み符号器/復号器などです。利用できるDSP IPコアの最新のリスト/ステータスにつ いてはラティスまでお問い合わせください。 LatticeXP2ファミリで利用できるリソース 表2-8はLatticeXP2ファミリの各メンバーの最大乗算器数を示します。表2-9はそれぞれのLatticeXP2ファミ リ・デバイスにおいて利用できる最大EBR RAMブロックを示します。EBRブロックは、分散RAMと共に、 高速DSP動作のために変数を局所的に格納するために用いることができます。 表2-8 LatticeXP2ファミリのDSPブロック数 デバイス DSP ブロック 9x9 乗算器 18x18乗算器 36x36乗算器 XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 3 4 5 7 8 24 32 40 56 64 12 16 20 28 32 3 4 5 7 8 表2-9 LatticeXP2ファミリの組み込みSRAM / TAGメモリ 総 EBR SRAM (Kbits) TAG メモリ ブロック数 9 12 15 21 48 166 221 276 387 885 632 768 2184 2640 3384 EBR SRAM デバイス XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 (Bits) LatticeXP2ファミリDSPの性能 表2-10はLatticeXP2ファミリ各メンバーの最大性能を百万MAC毎秒(MMAC)の単位でリストしています。 表2-10 LatticeECPファミリのDSPブロック性能 DS1009J_ver1.8b デバイス DSP ブロック DSP性能 (MMAC) XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 3 4 5 7 8 3900 5200 6500 9100 10400 2-24 Aug. 2012 LatticeXP2 データシート sysDSPの詳しい情報に関しては、テクニカルノートTN1140（LatticeXP2 sysDSP Usage Guide）を参照し てください。 プログラマブルI/Oセル(PIC) 各PICは図2-25に示されるように2PIOを含んでおり、これはそれぞれのsysIOバッファにそしてパッドに接 続されています。PIOブロックは出力データ(DO)とトライステート制御信号(TO)をsysIOバッファに提供し、 バッファから入力を受け取ります。表2-11にPIO信号リストがまとめられています。 図2-25 PICダイヤグラム 図2-25に示されるように差動I/Oペアを提供するために隣接している2 PIOを組み合わせることができます。 パッドは2 PIOを区別するために ―T‖ と ―C" と表記されています。デバイスの左・右辺の約50％のPIOペア がLVDSドライバに構成できます。全I/Oペアが入力として動作できます。 DS1009J_ver1.8b 2-25 LatticeXP2 データシート Aug. 2012 表2-11 PIO信号リスト 名称 CE CLK ECLK1, ECLK2 LSR GSRN INCK 2 DQS INDD INFF IPOS0, IPOS1 QPOS0 1, QPOS1 1 QNEG0 1, QNEG1 1 OPOS0, ONEG0, OPOS2, ONEG2 OPOS1, ONEG1 DEL[3:0] TD DDRCLKPOL DQSXFER タイプ 記述 コアからの制御 コアからの制御 コアからの制御 コアからの制御 配線からの制御 コアへの入力 PIOへの入力 コアへの入力 コアへの入力 コアへの入力 コアへの入力 コアへの入力 クロックイネーブル。入出力ブロックのFF用 システムクロック。入出力ブロック用 高速エッジクロック ローカル・セット/リセット グロ－バル・セット/リセットt (Lowアクティブ). プライマリ・クロック・ネットへの入力、またはPLL基準入力 DQS信号。ロジック(配線)からPIOへ. レジスタされないデータ入力 クロック(CLK0)の立ち上がりでレジスタされる入力 DDRとしてレジスタされる入力 コアのギアボックス（速度変換）パイプライン入力 コアのギアボックス（速度変換）パイプライン入力 コアからのデータ出力 コアからのSDRとDDR動作用出力信号 コアからのトライステ ート制御 コアからの制御 コアからのトライステ ート制御 クロック極性バスから の制御 コアからの制御 DDR動作用トライステート・レジスタブロックへの出力 ダイナミック遅延制御入力 SDR動作用.トライステート信号 DDR入力ブロックに与えられるクロック (CLK0)の極性を制御 出力ブロックへの制御信号 1, デバイスの左右下辺のバンクのみ。上辺バンクはなし。 2, 特定のI/Oのみ PIO PIOは4ブロックを含んでいます。入力レジスタブロック、出力レジスタブロック、トライステート・レジス タブロック、および制御論理ブロックです。これらのブロックは、必要なクロックと選択ロジックと共に、 種々モードで動作するためのレジスタを含んでいます。 入力レジスタブロック PIOの入力レジスタブロックは遅延素子とレジスタを含んでおり、DDRメモリインターフェイスやソースシ ンクロナスなどの高速インターフェイス信号がデバイスコアに渡される前に信号を整えるために用いること ができます。図2-26は入力レジスタブロックのダイヤグラムです。 入力信号は(信号DIとして)sysIOバッファから入力レジスタブロックに加えられます。必要により、入力信号 はレジスタと遅延素子をバイパスして、直接組み合わせ信号(INDD)、クロック（INCK）、或いは選択された ブロックのDQS遅延ブロックへの入力として用いることができます。入力遅延が必要な場合、設計者は固定 遅延かダイナミック遅延DEL[3:0]を選択できます。遅延が選択されてグローバルクロックが用いられる場合、 入力レジスタのホールド時間要件を緩和します。 入力ブロックは3動作モードを許容します。シングル・データレート(SDR)では、データはSDR同期レジスタ・ ブロック内のレジスタの1つによってシステムクロックでサンプルされます。DDRモードでは、2つのレジス タが用いられ、DQS信号の正と負のエッジでデータをサンプルして、2本のデータストリーム、D0およびD2 を作ります。これらの2つのデータストリーム（D0とD2）はコアに入る前にシステムクロックと同期化され ます。より詳細は本データシートの ‖DDRメモリサポート‖ 節を参照してください。 コンプリメンタリなPIOを結合し、出力ブロックからのレジスタをいくつか用いることでギアボックス（速 度 変 換 ） 機 能 が 実 装 で き ま す 。 こ れ は PIOA に 加 え ら れ た 信 号 を 4 本 の ス ト リ ー ム 、 DS1009J_ver1.8b 2-26 Aug. 2012 LatticeXP2 データシート IPOS0A/IPOS1A/IPOS0B/IPOS1B、に分割します。図2-26はこのギアボックス機能を示します。このトピッ クについてのより詳細に関しては、TN1138 (LatticeXP2 High Speed I/O Interface)を参照してください。 信号DDRCLKPOLが同機レジスタに使用されるクロックの極性を制御します。これにより、データがDAQド メインからシステムクロックドメインに転送されるときの適切なタイミングを確保します。より詳細の議論 については本データシートのDDR章を参照下さい。 図2-26 入力レジスタブロック 出力レジスタブロック 出力レジスタブロックでは、信号がデバイスのコアからsysIOバッファに渡される前にサンプルすることが できます。本ブロックでデバイスの左右辺と下辺にあるPIOはSDR動作のためのレジスタを含んでおり、DDR 動作のためのラッチと組み合わせられます。図2-27は出力レジスタブロックのダイヤグラムを示します。 SDRモードでは、ONEG0はフリップフロップの1つに与えられ、それが出力につながります。フリップフロ ップは、D-FFかラッチとして構成できます。DDRモードでは、ONEG0とOPOS0がクロックの正のエッジで レジスタに与えられ、そして次のサイクルでがOPOS0がラッチされます。同じクロックで動作するマルチプ レクサが、出力(D0)に信号を与える正しいレジスタを選択します。 DS1009J_ver1.8b 2-27 Aug. 2012 図2-27 出力/トライステート・ブロック DS1009J_ver1.8b 2-28 LatticeXP2 データシート Aug. 2012 LatticeXP2 データシート コンプリメンタリなPIOを結合し、出力ブロックからのレジスタをいくつか用いることでギアボックス（速 度変換）機能が実装できます。これは4本のストリーム、ONEG0A/ONEG1A/ONEG0B/ONEG1B、を取り込 みます。図2-27はこの動作について示しています。より詳細に関しては、TN1138を参照してください トライステート・レジスタブロック トライステート・レジスタブロックでは、信号がデバイスのコアからsysIOバッファに渡される前にサンプ ルすることができます。このブロックはSDR動作のためのレジスタと、DDR動作のための追加ラッチを含ん でいます。図2-27はトライステート・レジスタブロックのダイヤグラムを出力ブロックと共に示します。 SDRモードでは、ONEG1がフリップフロップの1つに与えられ、それが出力につながります。フリップフロ ップは、D-FFかラッチとして構成できます。DDRモードでは、ONEG1とOPOS1がクロックの正のエッジで レジスタに与えられ、そして次のクロックでOPOS1がラッチされます。同じクロックで動作するマルチプレ クサが、出力(D0)に信号を与える正しいレジスタを選択します。 制御ロジックブロック 制御ロジックブロックは、PIOブロック内で使用される制御信号の選択と変更を可能にします。クロックは、 汎用の配線から提供されたクロック信号か、エッジクロックの一方（ECLK1/ECLK2）、或いはプログラマ ブルDQSピンから提供されたDQS信号の1つから選択されて入力レジスタブロックに与えます。クロックを 反転するオプションがあります。 DDRメモリサポート PICには高速のソースシンクロナスやDDRメモリインターフェイスの実装を可能にする回路が付加されてい ます。 PICにはDDRメモリ・インターフェイスをサポートするためのレジスタ素子があります。左右辺のインター フェイスは16ビットデータをサポートするメモリ用に設計されており、これに対して上下辺では18ビットデ ータのメモリをサポートします。16本のPIO毎に1つ（左右辺）、或いは18本のPIO毎に1つ（上下辺）DQS 信号の生成を容易にする遅延素子を含んでいます。DQS信号は16/18 PIOにまたがるDQSバスに与えられま す。図2-28と図2-29は各組に配置されるDQSピンの対応を示します。 正確なDQSピン位置については、本データシートのPinout Information内で ―Logic Signal Connection‖ 表内 に ‖Dual Function‖ として与えられています（注；オリジナルの英語版データシートを参照。日本語版には ありません）。バスからのDQS信号はメモリからのDDRデータを入力レジスタブロックに取り込むストロー ブとして用いられます。DDRメモリサポートを使用する場合の記述はTN1138を参照願います。 DS1009J_ver1.8b 2-29 Aug. 2012 図2-28 左右辺I/OのDQS入力配線 図2-29 上下辺 I/OのDQS入力配線 DS1009J_ver1.8b 2-30 LatticeXP2 データシート Aug. 2012 LatticeXP2 データシート DLLにより較正されるDQS遅延ブロック 一般に、ソースシンクロナス・インターフェイスは、入力レジスタで正しくデータをキャプチャするために 入力クロックが調整されることを必要とします。殆んどのインターフェイスにおいてはPLLがこの調整に用 いられますが、DDRメモリではクロック(DQSと呼ばれる)は、フリーランしていませんので、このアプロー チを用いることができません。DQS遅延ブロックは必要なクロック・アライメントをDDRメモリ・インター フェイスに提供します。 DQS信号(特定のPIOのみ。図2-30参照)はパッドからDQS遅延素子を介して専用のDQS配線リソースに加え れられます。DQS信号はまた、クロック極性制御ロジックにも与えられ、これは入力レジスタ・ブロック内 の同期化レジスタへのクロックの極性を制御します。図2-30と図2-31はDQS転送信号がPIOにどのように配 線されるかを示します。 DQS遅延ブロックの温度、電圧、およびプロセス変動は、互いにデバイスの反対側に位置する2個の専用DLL （DDR_DLL）から与えられる1組の較正信号(6ビットのバス)によって補償されます。各DLLは図2-30に示さ れるようにデバイスの半分でDQS遅延を補償します。DLLは、システムクロックとフィードバック・ループ によって温度、電圧、およびプロセス変動が補償されます。 図2-30 エッジクロック、DLL較正(calibration)バスとDQSローカルバスによる分配 DS1009J_ver1.8b 2-31 Aug. 2012 LatticeXP2 データシート 図2-31 DQSローカル・バス 極性制御ロジック 典型的なDDRメモリ・インターフェイスの設計では、入力される遅れたDQSストローブと内部のシステムク ロック(リードサイクルの間)との位相関係は未知です。LatticeXP2ファミリはこれらドメイン間のデータ転 送のための専用回路を含んでいます。ドメイン転送のときにシステムクロックに対するセットアップ/ホール ド時間違反を防ぐため、クロック極性セレクタが使用されます。これはデータが入力レジスタブロック内の 同期レジスタでサンプルされるエッジを変えますが、正しいクロック極性のためにはそれぞれのリードサイ クルの始めでのタイミング評価を必要とします。 DDRメモリの読み出し動作の前に、DQSは(終端抵抗が接続された)トライステート状態にあります。DDRメ モリデバイスはプリアンブル・ステートの始めでDQSをLowにドライブします。専用回路がプリアンブル・ ステートのあとの最初のDQS遷移を検出し、検出信号は同期レジスタへのクロック極性制御に用いられます。 DQSXFER LatticeXP2は、90°シフトされたDQSストローブが必要なDDRメモリのため、出力バッファにDQSXFER信 号を提供します。これはDQSDELブロックで生成され、DQSスパンのデータバスで使用できます。 DS1009J_ver1.8b 2-32 Aug. 2012 LatticeXP2 データシート sysIOバッファ それぞれのI/OはsysIOバッファと呼ばれるフレキシブルなバッファです。これらのバッファは、デバイスの 周囲にバンクと呼ばれるグループで配置されています。sysIOバッファは、ユーザはLVCMOS、SSTL、HSTL、 LVDS、およびLVPECLを含む、今日のシステムで見られる広範な規格の実装を可能にします。 sysIOバッファバンク LatticeXP2デバイスには、8つのsysIOバッファバンクがあり、各辺に2バンクあります。それぞれのバンク が複数のI/O規格をサポートすることができます。各sysIOバンクにはそれ自身のI/O電源電圧(VCCIO)があり、 加えて2本の参照電圧VREF1、VREF2のリソースがあることで、それぞれのバンクを互いに完全に独立させるこ とができます。図2-32は8つのバンクとそれらに関連する電源電圧を示します。 LatticeXP2デバイスでは、シングルエンド出力バッファとレシオ入力バッファ(LVTTL、LVCMOS、および PCI)は、VCCIO を用いて電源が与えられます。また、VCCIO の如何にかかわらず、LVTTL、LVCMOS33、 LVCMOS25、およびLVCMOS12入力には固定スレッショルドを設定することができます。 各バンクは、基準電圧を参照する入力バッファにスレッショルドを設定するVREF電圧を2つ（VREF1とVREF2） 別々にサポートすることができます。LatticeXP2デバイスでは、いくつかの決まったI/Oピンをバンクにおけ る参照電圧ピンになるように構成することができます。それぞれのI/Oはバンクへの電源電圧と参照電圧に基 づいて個別に構成可能です。 図2-32 LatticeXP2のバンク DS1009J_ver1.8b 2-33 Aug. 2012 LatticeXP2 データシート LatticeXP2デバイスは2つのタイプのsysIOバッファペアを含んでいます。 1. 上下辺（バンク0 / 1 / 4 / 5）のsysIOバッファペア(シングルエンド出力のみ) デバイスの上下辺バンクにおけるsysIOバッファペアは、2シングルエンド出力ドライバと2組のシングル エンド入力バッファ(レシオ型と参照電圧使用型共に)から成ります。参照電圧ありの入力バッファは差動 入力として構成することもできます。 ペアとなる2個のパッドは ‖True" と ―Comp" として記述されます。Trueパッドが差動入力バッファの 正側（信号）を表し、Comp(コンプリメンタリ)パッドが差動入力バッファの反転側（信号）を表します。 上下辺バンクのI/OはプログラマブルPCIクランプがあります。 2. 左右辺（バンク2 / 3 / 6 / 7）のsysIOバッファペア(50%が差動出力、及び100%のシングルエンド出力) デバイスの左右辺バンクにおけるsysIOバッファペアは、2シングルエンド出力ドライバと2組のシングル エンド入力バッファ(レシオ型と参照電圧使用型共に)、および差動出力ドライバ1つから成ります。参照 電圧ありの入力バッファの一方は差動入力として構成することもできます。 ペアとなる2個のパッドは ―True" と ―Comp" として記述されます。Trueパッドが差動I/Oの正側(信号) を表し、Comp(コンプリメンタリ)パッドが差動のI/Oの反転側(信号) を表します。 左右辺バンクの50％にのみ、真のLVDSの差動出力ドライバがあります。 典型的な電源投入時のI/Oの振る舞い 内部パワーオンリセット（POR）信号は、VCCとVCCAUXが所定のレベルに達すると解除されます。その後FPGA コアロジックが動作を開始します。アプリケーションにとって非常に重要な全I/Oバンクの出力ポートのレベ ルを適切に制御するために、入力ポートのレベルが有効であるのを確実にすることは、設計者の責任で行う 必要があります。パワーアップ時の出力ロジック制御と有効入力レベルの詳細については、テクニカルノー トTN1136（LatticeXP2 sysIO Usage Guide）を参照してください。 VCCとVCCAUXはFPGAコアファブリックに、またVCCIOはI/Oバッファに電源を供給します。常に一貫して予測 できるI/Oの振舞いを確保しつつも、システム設計を簡易化するためには、FPGAコアファブリックよりも先 にI/Oバッファに電源が供給されることを推奨します。即ち、VCCIOをVCCやVCCAUXよりも早く供給するか、或 いは同時に供給するべきです。 サポートするsysIO規格 LatticeXP2 sysIOバッファは、シングルエンドと差動の規格を共にサポートします。シングルエンド規格は さ ら に LVCMOS 、 LVTTL 、 お よ び 他 の 規 格 に 細 分 す る こ と が で き ま す 。 バ ッ フ ァ は LVTTL 、 LVCMOS1.2V/1.5V/1.8V/2.5V/3.3V規格をサポートします。LVCMOSとLVTTLモードでは、バッファはドラ イブ強度、バスメンテナンス(弱いプルアップ、弱いプルダウン、またはバスキーパ・ラッチ)、およびオー プンドレインとして個別に構成可能なオプションがあります。サポートする他のシングルエンド規格には SSTLとHSTLを含みます。サポートされる差動の規格にはLVDS、MLVDS、BLVDS、LVPECL、RSDS、差 動SSTL、および差動HSTLが含まれます。表2-12と表2-13は、LatticeXP2デバイスでサポートされるI/O規格 を、それらの電源電圧と参照電圧と共に示します。sysIOバッファを利用する種々規格のサポートの詳細に ついては、テクニカルノートTN1136を参照してください。 DS1009J_ver1.8b 2-34 LatticeXP2 データシート Aug. 2012 表2-12 サポートする入力規格 入力規格 VREF (公称値) VCCIO1 (公称値) — — — — — — — 1.8 — 1.5 — — シングルエンド・インターフェイス LVTTL LVCMOS33 LVCMOS25 LVCMOS18 LVCMOS15 LVCMOS12 PCI33 HSTL18 クラス I, II HSTL15 クラス I SSTL33 クラス I, II SSTL25 クラス I, II SSTL18 クラス I, II — — 0.9 — 0.75 — 1.5 — 1.25 — 0.9 — — — — — — — — — — — — — 差動インターフェイス 差動 SSTL18 クラス I, II 差動 SSTL25 クラス I, II 差動 SSTL33 クラス I, II 差動 HSTL15 クラス I 差動 HSTL18 クラス I, II LVDS, MLVDS, LVPECL, BLVDS, RSDS 1. 特に明記しない場合 VCCIO は有効な動作範囲内のどの値にも設定可能（ページ3-1） DS1009J_ver1.8b 2-35 LatticeXP2 データシート Aug. 2012 表2-13 サポートする出力規格 出力規格 シングルエンド・インターフェイス LVTTL LVCMOS33 LVCMOS25 LVCMOS18 LVCMOS15 LVCMOS12 LVCMOS33, オープンドレイン LVCMOS25, オープンドレイン LVCMOS18, オープンドレイン LVCMOS15, オープンドレイン LVCMOS12, オープンドレイン PCI33 HSTL18 クラス I, II HSTL15 クラス I SSTL33 クラス I, II SSTL25 クラス I, II SSTL18 クラス I, II ドライブ VCCIO (公称値) 4mA, 8mA, 12mA, 16mA, 20mA 3.3 3.3 2.5 1.8 1.5 1.2 — — — — — 3.3 1.8 1.5 3.3 2.5 1.8 4mA, 8mA, 12mA 16mA, 20mA 4mA, 8mA, 12mA, 16mA, 20mA 4mA, 8mA, 12mA, 16mA 4mA, 8mA 2mA, 6mA 4mA, 8mA, 12mA 16mA, 20mA 4mA, 8mA, 12mA 16mA, 20mA 4mA, 8mA, 12mA 16mA 4mA, 8mA 2mA, 6mA N/A N/A N/A N/A N/A N/A 差動インターフェイス 差動 SSTL33, クラス I, II 差動 SSTL25, クラス I, II 差動 SSTL18, クラス I, II 差動 HSTL18, クラス I, II 差動 HSTL15, クラス I LVDS 1 2 MLVDS 1 BLVDS 1 LVPECL 1 RSDS 1 LVCMOS33D 1 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 3.3 2.5 1.8 1.8 1.5 2.5 2.5 2.5 3.3 2.5 3.3 4mA, 8mA, 12mA 16mA, 20mA 1. 外部抵抗でエミュレート。TN1138を参照して下さい。 2. 左右辺では50%のI/Oで専用差動LVDSドライバがサポートされます。これは外部抵抗が不要です。 ホット・ソケッティング(活線挿抜) パワーアップやパワーダウンの間、確実に予測できる振舞いをするようにLatticeXP2デバイスは入念に設計 されました。電源投入は順不同にすることができます。パワーアップとパワーダウン・シーケンスの間、電 源電圧が信頼できる動作を確実にすることができるくらい高くなるまで、I/Oはトライステートのままです。 さらに、I/Oピンへのリークは仕様範囲内に制御されますので、これによりシステムの他部分とのインテグレ ーションが容易にできます。この機能でLatticeXP2を多くの複数電源やホットスワップのアプリケーション に理想的です。 DS1009J_ver1.8b 2-36 Aug. 2012 LatticeXP2 データシート IEEEの1149.1準拠のバウンダリスキャン・テスタビリティ すべてのLatticeXP2デバイスには、IEEE1149.1準拠のテストアクセス・ポート(TAP)を通してアクセスされ るバウンダリスキャン・セルがあります。これは、すべての重要なロジックノードにアクセスすることがで きるシリアル・スキャンパスを通して、デバイスが搭載される回路基板の機能的なテストを可能にします。 内部レジスタはリンクされており、テストデータがシフトインされて直接テストノードにロードされるか、 または検証のためにテストデータをキャプチャしてシフトアウトすることができます。テストアクセス・ポ ートはTDI、TDO、TCK、およびTMSの専用I/Oから成ります。テストアクセス・ポートは、それ自身の電源 電圧VCCJを持っていて、LVCMOS3.3/2.5/1.8/1.5/1.2の規格で動作することができます。詳細はテクニカルノ ートTN1141（LatticeXP2 sysCONFIG Usage Guide）を参照してください。 flexiFLASHデバイス・コンフィグレーション LatticeXP2デバイスは、デバイスのプログラミングとコンフィグレーションにおける柔軟性をユーザに提供 するために、フラッシュメモリとSRAMを共に集積しています。図2-33はデバイス内でのフラッシュメモリ とSRAMコンフィグレーション・セルのアレンジメントの概観を示します。このセクションの残りはこれら の機能の概要を記述します。より詳細な記述に関してはTN1141(LatticeXP2 sysCONFIG Usage Guide)を参 照してください。 図2-33 LatticeXP2デバイスのフラッシュメモリとSRAMコンフィグレーション・セルの概要 パワーアップ時や、ユーザコマンドで、オンチップ・フラッシュメモリからデバイスの動作を制御するSRAM コンフィグレーション・セルにデータが転送されます。膨大な幅のパラレルバスによって、供給電源が有効 レベルに達してから数ミリ秒以内に動作することを可能にします。この機能はインスタントオンと呼ばれて います。 オンチップ・フラッシュは外付けブートメモリの必要性を排除するシングルチップ・ソリューションを可能 にします。デバイスのJTAGかスレーブSPIポートを通してこのフラッシュをプログラムすることができます。 また、JTAGとマスターSPIポートを通してSRAMコンフィグレーション・スペースを何度でも再コンフィグ レーションすることができます。JTAGポートはIEEE1149.1とIEEE1532に準拠します。 データシートのEBRセクションで説明されるように、FlashBAK機能はデバイス・コンフィグレーションを 消去するとかプログラミングを変えることなく、EBRブロックの内容をフラッシュ格納領域に書き出すこと を可能にします。またシリアルTAGメモリも、較正係数やエラーコードなど少量のデータを格納するために 使用できます。 DS1009J_ver1.8b 2-37 Aug. 2012 LatticeXP2 データシート セキュリティが重要であるアプリケーションにとっては、デバイス外部にビットストリームが露出しないの で、SRAMのみのFPGAより本質的に安全です。これはデバイスをロックすることによって、より機能アッ プされます。デバイスは3つのモードのいづれかにあります。 1.アンロック状態 2.キーロックされた状態； プログラミング・インターフェイスを通してキーを提示することが、デバイス のアンロックを可能にします。 3.永久にロックされた状態； デバイスは永久にロックされます。 さらにデバイスセキュリティの補足となるように、ワンタイム・プログラマブル(OTP)モードが利用できま す。デバイスがこのモードに一度設定されると、デバイスのフラッシュ部分の消去や再プログラムは不可能 です。 Serial TAGメモリ LatticeXP2デバイスはSerial TAGメモリとして0.6kbitから3.3kbitのフラッシュメモリを提供します。TAGメ モリは電子IDコード、バージョンコード、日付スタンプ、資産ID、および較正設定などを含む不揮発格納領 域として用いることができるオンチップ・フラッシュです。TAGメモリのブロック図は図2-34で示されます。 TAGメモリは外部SPIフラッシュと同様にアクセスされ、JTAG、外部スレーブSPIポート、または直接FPGA ロジックから読み出しやプログラムが可能です。TAGメモリを読むためには、スタートアドレスを指定する ことで、全TAGメモリの内容がファーストイン・ファーストアウト方法でシリアルに出力されます。TAGメ モリはデバイス・コンフィグレーションに用いられるフラッシュから独立していて、デバイスのセキュリテ ィ設定にかかわらず、汎用格納機能の用途としていつでもアクセスできます。より詳細に関してはTN1137 (LatticeXP2 Memory Usage Guide)、およびTN1141 (LatticeXP2 sysCONFIG Usage Guide)を参照してくだ さい。 図2-34 シリアル・タグメモリブロック図 DS1009J_ver1.8b 2-38 Aug. 2012 LatticeXP2 データシート ライブアップデート・テクノロジ 多くのアプリケーションがFPGAのフィールド・アップデートを必要とします。LatticeXP2デバイスは、シ ステム稼働への影響を最小にしながら、安全かつフェールセイフを確保した方法で、そのコンフィグレーシ ョンを可能にする3つの機能を提供します 1. 暗号化の対応 LatticeXP2デバイスは、128ビットでAESコード化されたビットストリームを復号化するキーの格納用 にオンチップ不揮発メモリを提供するため、デザインを安全にし、著作権侵害を思いとどまらせます。 2. TransFR (Transparent Field Reconfiguration；トランスペアレントなフィールド再構成) TransFR I/O(TFR)はユニークなラティス・テクノロジで、ユーザがただ一つのispVMコマンドを用いる ことで、システムの稼働を中断することなくフィールドでそのロジックを更新するものです。TransFR I/Oでは、デバイス・コンフィグレーションの間、I/Oステートをフリーズすることができます。これは、 最小のシステム中断・休止時間でデバイスをフィールドで更新することを可能にします。より詳細に関 してはTN1143(LatticeXP2 TransFR I/O)を参照してください 3. デュアルブート・イメージの対応 デュアルブート・イメージは、システムFPGAのコンフィギュレーション・データをより信頼できるリ モート・アップデートを必要とするアプリケーションのためにサポートされます。システムが基本コン フィグレーションで動作している時に、新しいブートイメージをリモート・ダウンロードして、コンフ ィグレーション記憶デバイスの別の領域に格納することができます。アップデートの後にいつでも、こ の新しいコンフィグレーション・ファイルからLatticeXP2をリブートすることができます。新しいブー トイメージが、ダウンロード時にエラーが混入したデータとなったり、誤ったバージョン番号であるな どの問題があれば、LatticeXP2デバイスはオリジナルのバックアップ・コンフィグレーションに戻って、 再試行することができます。これはシステムの電源をオフして続いてオンすること(サイクリング)なく 可能です。より詳細に関してはTN1220 (LatticeXP2 Dual Boot Feature)を参照してください。 デバイス・コンフィグレーションの詳しい情報に関しては、TN1141を参照してください。 ソフトエラー検出（SED）サポート LatticeXP2デバイスにはCRCチェックを実行する専用ロジックがあります。コンフィグレーション中、CRC ブロックでコンフィギュレーション・データ・ビットストリームをチェックすることができます。さらにコ ンフィグレーションSRAMのソフトエラーをチェックする（SED）ようにLatticeXP2デバイスを設定するこ とができます。このSED機能はユーザ回路が非動作中に実行できます。ユーザモード（通常動作）の間ソフ トエラーが起こった場合、既知の問題ないブートイメージを（内部フラッシュか外部SPIメモリから）再ロ ードするか、または外部にエラー信号を通知することができます。 ソフトエラー検出(SED)サポートの詳しい情報に関しては、テクニカルノートTN1130（LatticeXP2 Soft Error Detection Usage Guide）を参照してください。 オンチップ・オシレータ 全LatticeXP2デバイスが、コンフィグレーション用のマスタクロックCCLKを得るために用いられる内部 CMOSオシレータを持っています。オシレータとCCLKは連続して動作し、コンフィグレーションが終了後 ユーザロジックで使用できます。表2-14は利用できる周波数を記載します。デザインの過程で異なるCCLK 周波数が選択されるとき、以下のシーケンスが行われます。 1. デバイスはデフォルト(2.5MHz)CCLK周波数で立ち上がります 2. コンフィグレーション時、ユーザは異なるマスタシリアル・クロック周波数を選択します DS1009J_ver1.8b 2-39 Aug. 2012 LatticeXP2 データシート 3. クロックのコンフィグレーション用ビットが入力されるとCCLK周波数が選択された周波数に変化しま す 内部CMOSオシレータはユーザが使用でき、クロックツリーへの入力ソースとして使用できます。コンフィ グレーション用オシレータの詳しい情報に関しては、テクニカルノートTN1141を参照してください。 表2-14 選択可能なコンフィグレーション時のCCLKとユーザモードでのオシレータ周波数 CCLK・オシレータ (MHz) 2.5 1 3.1 2 4.3 5.4 6.9 8.1 9.2 10 13 15 20 26 32 40 54 80 3 163 3 1. ソフトウェアがデフォルトにするオシレータ周波数 2. ソフトウェアがデフォルトにするCCLK周波数 3. CCLKには設定できない周波数 ロジック集積度の移行（マイグレーション） 異なるロジック集積度のデバイスでも同じパッ ケージで同一ピン配置であることを保証するように LatticeXP2ファミリは設計されています。さらにアーキテクチャは、小さいロジック集積度のデバイスから より大きいロジック集積度のデバイスに設計のマイグレーションを行うときに、 高い成功率を確実にします。 また多くの場合、高密度デバイスの低い使用効率の設計を、小さいロジック集積度のデバイスにターゲット を移行させることも可能です。しかしながら、最終的なリソース使用効率の正確な詳細は、それぞれのケー スで成功の確からしさに影響を与えるでしょう。 DS1009J_ver1.8b 2-40 LatticeXP2 データシート Aug. 2012 LatticeXP2ファミリデータシート DCおよびスイッチング特性 絶対最大定格1 2 3 供給電源 VCC ........................................................ -0.5 ～ 1.32V 供給電源 VCCAUX ................................................... -0.5 ～ 3.75V 供給電源 VCCJ ....................................................... -0.5 ～ 3.75V 供給電源 VCCPLL 4 ............................................... -0.5 ～ 3.75V 出力供給電源 VCCIO ............................................. -0.5 ～ 3.75V 入力又はトライステートI/Oに加えられる電圧5 ... -0.5 ～ 3.75V 保存温度(周囲) ...................................................... -65 ～ 150℃ バイアス下ジャンクション温度(Tj)................................... 125℃ 1. "絶対最大定格" で記載された以上のストレスはデバイスに永久的な損傷を引き起こすかもしれません。これら条件下で、 或いはこれら仕様項目の推奨動作条件セクションで示される以外のいかなる他の条件下でも、デバイスの機能的な動作を暗 示するものではありません。 2. ラティス “Thermal Management”（熱管理）ドキュメントに従うことが必要です。 3. 全ての電圧はGND基準です。 4. VCCPLL があるのはcsBGA, PQFP, TQFP各パッケージのみ。 5. -2V ～(VIHMAX + 2)Vまでのオーバシュートとアンダシュートは<20nsの期間は許容されます。 推奨動作条件 シンボル パラメータ VCC コア電源電圧 4 VCCAUX 補助(Auxiliary)電源電圧 VCCPLL 1 PLL電源電圧 2, 3, 4 VCCIO I/Oドライバ電源電圧 2 VCCJ IEEE1149.1テスト・アクセス・ポート電源電圧 tJCOM ジャンクション温度、コマーシャル動作 tJIND ジャンクション温度、インダストリアル動作 1. VCCPLL があるのはcsBGA, PQFP, TQFP各パッケージのみ Min. Max. 単位 1.14 1.26 V 3.135 3.465 V 3.135 3.465 V 1.14 3.465 V 1.14 3.465 V 0 +85 ℃ -40 100 ℃ 2. VCCIO やVCCJ が1.2Vに設定される場合、それらはVCC と同じ電源に接続のこと。またVCCIO やVCCJ が3.3Vに設定される場合、 それらはVCCAUX と同じ電源に接続のこと。 3. 後述の表で示すI/O規格毎の推奨電圧を参照のこと。 4. 予期せぬI/Oの振る舞いを避けるためにVCCIOはVCCAUX と同時か先にオフすること。 5. fpBGAおよびftBGAパッケージでは、PLLはVCCAUX に接続され、その電源としています。 オンチップ・フラッシュメモリ仕様 シンボル パラメータ Max tRETENTIONフラッシュメモリのプログラミング・サイクル NPROGCYC フラッシュメモリ機能のプログラミング・サイクル 1. 最小データリテンションtRETENTION は20年です。 DS1009J_ver1.8b 3-1 1 10,000 100,000 単位 サイクル LatticeXP2 データシート Aug. 2012 ホット・ソケッティング（活線挿抜）仕様 シンボル IDK 1234 パラメータ 条件 Min. Typ. 単位 Max 入力、I/Oのリーク電流 0 ≦ VIN ≦ VIH (MAX) — — +/-1 mA 1. VCC、VCCAUX 及び VCCIO のシーケンスは順不同。ただし、いずれも単調増加・降下レートであることを仮定 2. 0 ≦ VCC ≦ VCC (MAX)、0 ≦ VCCIO ≦ VCCIO (MAX)、または 0 ≦ VCCAUX ≦ VCCAUX (MAX) 3. IDK は IPU 、IPW 、または IBH に加算される 4. LVCMOSとLVTTLのみ ESD性能 ESD性能を含む信頼性データに関しては、別途提供されているサマリレポートLatticeXP2 Product Falimy Qualification Summaryをご参照ください。 DC電気的特性 推奨動作条件にわたって シンボル パラメータ Min. Typ. Max. 単位 0 ≦ VIN ≦ VCCIO 条件 — — 10 uA VCCIO ≦ VIN ≦ VIH (MAX) — — 150 uA IIL, IIH1 入力、又はI/Oのリーク電流 IPU IPD IBHLS IBHHS I/Oアクティブ・プルアップ電流 0 ≦ VIN ≦ 0.7 VCCIO -30 — -150 uA I/Oアクティブ・プルダウン電流 VIL (MAX) ≦ VIN ≦ VCCIO 30 — 210 uA バスホールドLow維持電流 VIN = VIL (MAX) 30 — — uA バスホールドHigh維持電流 VIN = 0.7VCCIO -30 — — uA IBHLO バスホールドLowオーバドライブ電 流 0 ≦ VIN ≦ VCCIO — — 210 uA IBHHO バスホールドHighオーバドライブ電 流 0 ≦ VIN ≦ VCCIO — — -150 uA VBHT バスホールド・トリップ・ポイント VIL (MAX) — VIH (MIN) V C1 I/O容量 — 8 — pf VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V, VCC = 1.2V, VIO = 0 to VIH (MAX) 3 VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V, — 6 — pf VCC = 1.2V, VIO = 0 to VIH (MAX) 1. 入力やI/Oのリーク電流は、出力ドライバをトライステートにし、ピンは入力として、またはI/Oとして構成して測定される。 出力ドライバがアクティブな状態では測定されない。バスメンテナンス回路はディセーブルされる。 2. TA 25℃、f = 1.0MHz C2 専用入力の容量 DS1009J_ver1.8b 2 3-2 LatticeXP2 データシート Aug. 2012 供給電流(スタンバイ時)1 2 3 4 推奨動作条件にわたって シンボル ICC ICCAUX ICCPLL ICCIO ICCJ パラメータ デバイス XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 コア電源電流 補助(Auxiliary)電源電流 PLL電源電流（PLLあたり） バンクあたり電源電流 VCCJ 電源電流 Typ. 5 単位 14 18 24 35 45 15 15 15 16 16 0.1 2 0.25 mA mA mA mA mA mA mA mA mA mA mA mA mA 1. 供給電流についてのさらなる情報については、TN1139 (Power Estimation and Management for LatticeXP2 Devices)を参照のこと。 2. 全出力はトライステート、全入力はLVCMOSに構成されてVCCIOまたはGNDに固定されていると仮定。 3. 周波数 0MHz. 4. パターンはブランク。 5. Tj=25℃、電源電圧は標準値 6. fpBGA, ftBGAパッケージではPLLにはVCCAUX から電源を供給。従ってこれらパッケージではICCAUX値はICCAUXと ICCPLLとの和。csBGA, PQFP, TQFPパッケージではPLLはVCCAUX から独立して電源を供給。 DS1009J_ver1.8b 3-3 LatticeXP2 データシート Aug. 2012 初期化供給電流 12345 推奨動作条件にわたって シンボル ICC ICCAUX ICCPLL ICCIO ICCJ パラメータ コア電源電流 補助(Auxiliary)電源電流 条件 XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 PLL電源電流（PLLあたり） バンクあたり電源電流 VCCJ 電源電流 Typ. (25℃, Max. Supply) 6 20 21 44 58 62 67 74 112 124 130 1.8 6.4 1.2 単位 mA mA mA mA mA mA mA mA mA mA mA mA mA 1. 供給電流についてのさらなる情報については、TN1139 (Power Estimation and Management for LatticeXP2 Devices) を参照のこと。 2. 全出力はトライステート、全入力はLVCMOSに構成されてVCCIOまたはGNDに固定されていると仮定。 3. 周波数 0MHz。 4．各供給電源のバイパス/デカップリング・コンデンサの充電電流は含まない。 5. デバイスサイズに基づいて特定のパターンを採用。PFUを75%、EBRを50%、I/Oを25%使用。 6. Tj=25℃、電源電圧は標準値。 7. fpBGA, ftBGAパッケージではPLLにはVCCAUX から電源を供給。従ってこれらパッケージではICCAUX値はICCAUXとICCPLL との和。csBGA, PQFP, TQFPパッケージではPLLはVCCAUX から独立して電源を供給。 DS1009J_ver1.8b 3-4 LatticeXP2 データシート Aug. 2012 フラッシュメモリ、プログラミング / 消去時電流 12345 推奨動作条件にわたって シンボル ICC ICCAUX ICCPLL ICCIO ICCJ パラメータ 条件 コア電源電流 補助(Auxiliary)電源電流 7 XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 XP2-5 XP2-8 XP2-17 XP2-30 XP2-40 PLL電源電流（PLLあたり） バンクあたり電源電流 VCCJ 電源電流 8 Typ. (25℃, Max. Supply) 6 17 21 28 36 50 64 66 83 87 88 0.1 5 14 単位 mA mA mA mA mA mA mA mA mA mA mA mA mA 1. 供給電流についてのさらなる情報については、TN1139 (Power Estimation and Management for LatticeXP2 Devices) を参照のこと。 2. 全出力はトライステート、全入力はLVCMOSに構成されてVCCIOまたはGNDに固定されていると仮定。 3. 周波数 0MHz（FPGA動作のためのダイナミック電流を除く）。 4. デバイスサイズに基づいて特定のパターンを採用。PFUを75%、EBRを50%、I/Oを25%使用。 5. 各供給電源のバイパス/デカップリング・コンデンサの充電電流は含まない。 6. Tj=25℃、電源電圧は標準値。 7. fpBGA, ftBGAパッケージではPLLにはVCCAUX から電源を供給。従ってこれらパッケージではICCAUX値はICCAUXとICCPLL との和。csBGA, PQFP, TQFPパッケージではPLLはVCCAUX から独立して電源を供給。 8. JTAGからのプログラミング時。 DS1009J_ver1.8b 3-5 LatticeXP2 データシート Aug. 2012 sysIO推奨動作条件 推奨動作条件にわたって 規 格 LVCMOS33 2 LVCMOS25 2 LVCMOS18 LVCMOS15 LVCMOS12 2 LVTTL33 2 PCI33 SSTL18_I 2 , SSTL18_II 2 SSTL25_I 2 , SSTL25_II 2 SSTL33_I 2 , SSTL33_II 2 HSTL15_I HSTL18_I 2, HSTL18_II 2 LVDS25 2 MLVDS251 LVPECL33 1, 2 BLVDS25 1, 2 RSDS 1, 2 SSTL18D_I 2, SSTL18D_II 2 SSTL25D_I 2, SSTL25D_II 2 SSTL33D_I 2, SSTL33D_II 2 HSTL15D_I 2 HSTL18D_I 2, HSTL18D_II 2 VCCIO VREF (V) Min. Typ. Max. Min. Typ. Max. 3.135 3.3 3.465 — — — 2.375 2.5 2.625 — — — 1.71 1.8 1.89 — — — 1.425 1.5 1.575 — — — 1.14 1.2 1.26 — — — 3.135 3.3 3.465 — — — 3.135 3.3 3.465 — — — 1.71 1.8 1.89 0.833 0.90 0.969 2.375 2.5 2.625 1.15 1.25 1.35 3.135 3.3 3.465 1.3 1.5 1.7 1.425 1.5 1.575 0.68 0.75 0.9 1.71 1.8 1.89 0.816 0.9 1.08 2.375 2.5 2.625 — — — 2.375 2.5 2.625 — — — 3.135 3.3 3.465 — — — 2.375 2.5 2.625 — — — 2.375 2.5 2.625 — — — 1.71 1.8 1.89 — — — 2.375 2.5 2.625 — — — 3.135 3.3 3.465 — — — 1.425 1.5 1.575 — — — 1.71 1.8 1.89 — — — 1 チップに対する入力。出力は外部抵抗を加えて実装する 2 これら入力規格の場合Vccioの値に依存しない DS1009J_ver1.8b 3-6 LatticeXP2 データシート Aug. 2012 シングルエンドsysIO DC電気的特性 推奨動作条件にわたって VIL I/O規格 VIH Min. (V) Max. (V) Min. (V) -0.3 0.8 2.0 LVCMOS33 LVTTL33 LVCMOS25 -0.3 -0.3 0.8 0.7 2.0 1.7 VOH Min. (V) IOL1 (mA) IOH1 (mA) 0.4 VCCIO - 0.4 20, 16, 12, 8, 4 -20, -16, -12, -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 0.4 VCCIO - 0.4 20, 16, 12, 8, 4 -20, -16, -12, -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 0.4 VCCIO - 0.4 20, 16, 12, 8, 4 -20, -16, -12, -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 0.4 VCCIO - 0.4 16, 12, 8, 4 -16, -12, -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 0.4 VCCIO - 0.4 8, 4 -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 0.4 VCCIO - 0.4 6, 2 -6, -2 VOL Max. (V) Max. (V) 3.6 3.6 3.6 LVCMOS18 -0.3 0.35VCCIO 0.65VCCIO 3.6 LVCMOS15 -0.3 0.35VCCIO 0.65VCCIO 3.6 LVCMOS12 -0.3 0.35VCC 0.65VCC 3.6 0.2 VCCIO - 0.2 0.1 -0.1 PCI33 -0.3 0.3VCCIO 0.5VCCIO 3.6 0.1VCCIO 0.9VCCIO 1.5 -0.5 SSTL33_I -0.3 VREF - 0.2 VREF + 0.2 3.6 0.7 VCCIO - 1.1 8 -8 SSTL33_II -0.3 VREF - 0.2 VREF + 0.2 3.6 0.5 VCCIO - 0.9 16 -16 SSTL25_I -0.3 VREF - 0.18 VREF + 0.18 3.6 0.54 VCCIO - 0.62 7.6 -7.6 SSTL25_II -0.3 VREF - 0.18 VREF + 0.18 3.6 0.35 VCCIO - 0.43 SSTL18_I -0.3 VREF - 0.125 VREF + 0.125 3.6 0.4 VCCIO - 0.4 SSTL18_II -0.3 VREF - 0.125 VREF + 0.125 3.6 0.28 VCCIO – 0.28 HSTL15_I -0.3 VREF - 0.1 VREF + 0.1 3.6 0.4 VCCIO - 0.4 HSTL18_I -0.3 VREF - 0.1 VREF + 0.1 3.6 0.4 VCCIO - 0.4 HSTL18_II -0.3 VREF - 0.1 VREF + 0.1 3.6 0.4 VCCIO - 0.4 12 -12 15.2 -15.2 20 -20 6.7 -6.7 8 -8 11 -11 4 -4 8 -8 8 -8 12 -12 16 -16 1. ロジック信号接続表で示されるように、I/OによってGND接続の間、あるいはのI/Oバンクの端の最後のGNDと I/Oバンク間を流れる平均DC電流は、n*8mAを超えないものとします。ここでnはバンクGND接続か、バンクの最 後のGNDとバンク端の間のI/O数です。 （The average DC current drawn by I/Os between GND connections, or between the last GND in an I/O bank and the end of an I/O bank, as shown in the logic signal connections table shall not exceed n * 8mA. Where n is the number of I/Os between bank GND connections or between the last GND in a bank and the end of a bank.） DS1009J_ver1.8b 3-7 LatticeXP2 データシート Aug. 2012 差動sysIO電気的特性 LVDS 推奨動作条件にわたって シンボル パラメータ記述 テスト条件 VINP, VINM 入力電圧 VCM 入力コモンモード電圧 2入力の和の半分 VTHD 差動の入力スレッショルド 2入力の差 IIN 入力電流 パワーオン、またはオフ VOH VOPかVOMの出力High電圧 VOL VOPかVOMの出力Low電圧 VOD 出力差動電圧 VOD HighとLow間のVODの変化 VOS 出力電圧オフセット VOS HとLの間のVOS VOSの変化 ISA 出力短絡電流 ISAB 出力短絡電流 Min. Typ. Max. 単位 0 — 2.4 V 0.05 — 2.35 V +/-100 — — mV — — +/-10 uA RT = 100Ω — 1.38 1.60 V RT = 100Ω 0.9 1.03 — V (VOP - VOM), RT = 100Ω 250 350 450 mV — — 50 mV 1.125 1.20 1.375 V — — 50 mV VOD = 0V 、ドライバ出力を GNDにショート — — 24 mA VOD = 0V 、ドライバ出力を相 互にショート — — 12 mA (VOP + VOM)/2, RT = 100Ω 差動のHSTLとSSTL 差動のHSTLとSSTL出力は1組のコンプリメンタリなシングルエンド出力として実装されます。すべての許 容できるシングルエンド出力クラス(クラスIとクラスII)がこのモードでサポートされます。 DS1009J_ver1.8b 3-8 LatticeXP2 データシート Aug. 2012 LVDS25E LatticeXP2デバイスの上下辺I/Oバンクは、コンプリメンタリなLVCMOS出力を外部抵抗とともに用いること で、エミュレートLVDSをサポートします。図3-1で示すのはポイント・ツー・ポイント接続時の一つの構成 例です。 図3-1 LVDS25E出力終端の例 表3-1 LVDS25EのDC条件 パラメータ VCCIO ZOUT RS RP RT VOH VOL VOD VCM ZBACK IDC 記述 標準値 出力ドライバ電源（+/-5%） ドライバインピーダンス ドライバ直列抵抗（+/-1%） ドライバ並列抵抗（+/-1%） レシーバ終端抵抗（+/-1%） 出力High電圧 出力Low電圧 出力差動電圧 出力コモンモード電圧 バック・インピーダンス DC出力電流 2.50 20 158 140 100 1.43 1.07 0.35 1.25 100.5 6.03 単位 V Ω Ω Ω Ω V V V V Ω mA LVCMOS33D 全I/OバンクでLVCMOS33D I/Oタイプを用いたエミュレート差動I/Oをサポートします。本オプションは、外 部抵抗と共に用いることでVCCIOが3.3Vバンクに差動出力を配置する自由度をシステム設計者に提供します。 デフォルトのドライブ電流は12mAで、オプションとして4mA, 8mA, 16mA, 20mAに指定可能です。 LVCMOS33DのDC特性はLVCMOS33に準じます。 DS1009J_ver1.8b 3-9 LatticeXP2 データシート Aug. 2012 BLVDS LatticeXP2デバイスは、BLVDS標準をサポートします。この標準は、ドライバ出力間のパラレル外部抵抗と 共にコンプリメンタリなLVCMOS出力を用いることでエミュレートされます。BLVDSはマルチドロップで 双方向のマルチポイント差動シグナリングが必要な時に用いられることを意図しています。図3-2で示される スキームは、双方向のマルチポイント差動信号のための1つの可能なソリューションです。 図3-2 BLVDSマルチポイント出力の例 表3-2 BLVDS直流条件1 推奨動作条件にわたって パラメータ VCCIO ZOUT RS RTL RTR VOH VOL VOD VCM IDC Typical 記述 出力ドライバ電源（+/-5%） 出力インピーダンス ドライバ直列抵抗（+/-1%） 左端の終端 右端の終端 出力High電圧 出力Low電圧 出力差動電圧 出力コモンモード電圧 DC出力電流 Zo = 45 Zo = 90 2.50 10.0 90.0 45.0 45.0 1.38 1.12 0.25 1.25 11.24 2.50 10.0 90.0 90.0 90.0 1.48 1.02 0.46 1.25 10.20 1. 入力バッファに関しては、LVDS表を参照してください DS1009J_ver1.8b 3-10 単位 V Ω Ω Ω Ω V V V V mA LatticeXP2 データシート Aug. 2012 LVPECL LatticeXP2デバイスは、差動LVPECL標準をサポートします。この標準は、ドライバ出力間のパラレル外部 抵抗と共にコンプリメンタリなLVCMOS出力を用いることでエミュレートされます。LVPECL入力はLVDS 差動入力バッファでサポートされます。図3-3で示されるスキームは、ポイント・ツー・ポイント信号のため の1つの可能なソリューションです。 図3-3 差動LVPECL 表3-3 LVPECL直流条件1 推奨動作条件にわたって パラメータ VCCIO ZOUT RS RP RT VOH VOL VOD VCM ZBACK IDC 1. DS1009J_ver1.8b 記述 Typical 単位 出力ドライバ電源（+/-5%） 出力インピーダンス ドライバ直列抵抗（+/-1%） ドライバ並列抵抗（+/-1%） レシーバ終端抵抗（+/-1%） 出力High電圧 出力Low電圧 出力差動電圧 出力コモンモード電圧 バック・インピーダンス DC出力電流 3.30 10 93 196 100 2.05 1.25 0.80 1.65 100.5 12.11 V 入力バッファに関しては、LVDS表を参照してください。 3-11 Ω Ω Ω Ω V V V V Ω mA LatticeXP2 データシート Aug. 2012 RSDS LatticeXP2デバイスは、差動RSDS標準をサポートします。この標準は、ドライバ出力間のパラレル外部抵 抗と共にコンプリメンタリなLVCMOS出力を用いることでエミュレートされます。RSDS入力はLVDS差動 入力バッファでサポートされます。図3-4に示されたスキームはRSDS標準の実装のための1つの可能なソリ ューションです。図3-4における抵抗値は1%偏差の業界標準値です。 図3-4 RSDS (Reduced Swing Differential Standard) 表3-4 RSDS DC条件 1 推奨動作条件にわたって パラメータ VCCIO ZOUT RS RP RT VOH VOL VOD VCM ZBACK IDC 1. DS1009J_ver1.8b 記述 出力ドライバ電源（+/-5%） 出力インピーダンス ドライバ直列抵抗（+/-1%） ドライバ並列抵抗（+/-1%） レシーバ終端抵抗（+/-1%） 出力High電圧 出力Low電圧 出力差動電圧 出力コモンモード電圧 バック・インピーダンス DC出力電流 Typical 単位 2.50 20 294 121 100 1.35 1.15 0.20 1.25 101.5 3.66 V 入力バッファに関しては、LVDS表を参照してください。 3-12 Ω Ω ohm ohm V V V V ohm mA LatticeXP2 データシート Aug. 2012 MLVDS LatticeXP2デバイスは、差動MLVDS標準をサポートします。この標準は、ドライバ出力間のパラレル外部抵 抗と共にコンプリメンタリなLVCMOS出力を用いることでエミュレートされます。MLVDS入力は差動LVDS 入力バッファでサポートされます。図3-5で示されるスキームは、双方向のマルチポイント差動信号のための 1つの可能なソリューションです。図3-5における抵抗値は1%偏差の業界標準値です。 図3-5 MLVDS（Reduced Swing Differential Standard） 表3-5 MLVDS直流条件1 推奨動作条件にわたって パラメータ VCCIO ZOUT RS RTL RTR VOH VOL VOD VCM IDC Typical 記述 出力ドライバ電源（+/-5%） 出力インピーダンス ドライバ直列抵抗（+/-1%） ドライバ並列抵抗（+/-1%） レシーバ終端抵抗（+/-1%） 出力High電圧 出力Low電圧 出力差動電圧 出力コモンモード電圧 DC出力電流 Zo = 45 Zo = 70 2.50 10.0 35.0 50.0 50.0 1.52 0.98 0.54 1.25 21.74 2.50 10.0 35.0 70.0 70.0 1.60 0.90 0.70 1.25 20.00 1. 入力バッファに関しては、LVDS表を参照してください DS1009J_ver1.8b 3-13 単位 V Ω Ω Ω Ω V V V V mA LatticeXP2 データシート Aug. 2012 典型的なビルディング・ブロック機能パフォーマンス 1 ピン・ピン間のパフォーマンス(LVCMOS25 12mAドライブ) -7 タイミング 機能 単位 基本機能 16ビット・デコーダ 32ビット・デコーダ 64ビット・デコーダ 4:1 MUX 8:1 MUX 16:1 MUX 32:1 MUX 4.4 5.2 5.6 3.7 3.9 4.3 4.5 ns ns ns ns ns ns ns レジスタ・レジスタ間パフォーマンス 機 能 -7 タイミング 単位 16ビット・デコーダ 32ビット・デコーダ 64ビット・デコーダ 4:1 MUX 8:1 MUX 16:1 MUX 32:1 MUX 8 ビット加算器 16 ビット加算器 64 ビット加算器 16 ビット・カウンタ 32 ビット・カウンタ 64 ビット・カウンタ 64 ビット・アキュムレータ 521 537 484 744 678 616 529 570 507 293 541 440 321 261 MHz 組み込みメモリ機能 512×36 シングルポート RAM、EBR 出力レジスタ 315 MHz 315 MHz 231 MHz 760 455 351 MHz 342 342 330 218 292 MHz 基本機能 1024×18 真のデュアルポート RAM（ライトスルーかノーマ ルモード、EBR 出力レジスタ） 1024×18 真のデュアルポート RAM（ライトスルーかノーマ ルモード、PLC 出力レジスタ） MHz MHz MHz MHz MHz MHz MHz MHz MHz MHz MHz MHz MHz 分散メモリ機能 16×4 擬似デュアルポート RAM（PFU 一つ） 32×2 擬似デュアルポート RAM 64×1 擬似デュアルポート RAM MHz MHz DSP機能 18×18 乗算器（全レジスタ） 9×9 乗算器（全レジスタ） 36×36 乗算器（全レジスタ） 18×18 乗算/アキュミュレート（入力/出力レジスタ） 18×18 乗算-加減算-総和（全レジスタ） DS1009J_ver1.8b 3-14 MHz MHz MHz MHz LatticeXP2 データシート Aug. 2012 DSP IP機能 16 タップ全並列 FIR フィルタ 1024 点、基底 4、DIF FFT 8x8 マトリクス乗算 198 MHz 221 MHz 196 MHz 1.これらのタイミング値はispLEVERデザインツールを用いて生成Zされました。正確な性能はデバイス、 デザイン、およびツール・バージョンで異なるかもしれません。ツールはキャラクタライズされた内部 パラメータを用いていますが、全デバイスでテストされているわけではありません。 Timing v.A 0.12 ディレーティング・タイミング表 データシートの以下のセクションとDiamondデザインツールに提供されるロジック・タイミングは、動作範 囲の最悪値です。ベストケース・プロセスの公称温度と電圧における実際の遅延は、表で与えられた値より はるかに良い場合があります。Diamondデザインツールが特定のジャンクション温度と電圧に対するロジッ ク・タイミング値を与えます。 DS1009J_ver1.8b 3-15 LatticeXP2 データシート Aug. 2012 LatticeXP2外部スイッチング特性 推奨動作条件にわたって パラメータ 記述 デバイス -7 Min. -6 Max. -5 Min. Max. Min. Max. 単位 汎用I/Oピン・パラメータ(PLLなしでプライマリ・クロックを用いる)1 tCO tSU tH tSU_DEL tH_DEL fMAX_IO XP2-5 — 3.80 — 4.20 — 4.60 ns XP2-8 — 3.80 — 4.20 — 4.60 ns クロック対出力 - PIO出力レジスタ XP2-17 — 3.80 — 4.20 — 4.60 ns XP2-30 — 4.00 — 4.40 — 4.90 ns XP2-40 — 4.00 — 4.40 — 4.90 ns XP2-5 0.00 — 0.00 — 0.00 — ns XP2-8 クロック対データ・セットアップ、 XP2-17 PIO入力レジスタ XP2-30 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns XP2-40 0.00 — 0.00 — 0.00 — ns XP2-5 1.40 — 1.70 — 1.90 — ns XP2-8 クロック対データ・ホールド、PIO入 XP2-17 力レジスタ XP2-30 1.40 — 1.70 — 1.90 — ns 1.40 — 1.70 — 1.90 — ns 1.40 — 1.70 — 1.90 — ns XP2-40 1.40 — 1.70 — 1.90 — ns XP2-5 1.40 — 1.70 — 1.90 — ns クロック対データ・セットアップ、 XP2-8 1.40 — 1.70 — 1.90 — ns データ入力遅延あり。PIO入力レジス XP2-17 タ XP2-30 1.40 — 1.70 — 1.90 — ns 1.40 — 1.70 — 1.90 — ns XP2-40 1.40 — 1.70 — 1.90 — ns XP2-5 0.00 — 0.00 — 0.00 — ns XP2-8 クロック対データ・ホールド - 入力 XP2-17 データ遅延あり。PIO入力レジスタ XP2-30 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns XP2-40 0.00 — 0.00 — 0.00 — ns — 420 — 357 — 311 MHz I/OとPFUレジスタのクロック周波 XP2 数 汎用I/Oピン・パラメータ（PLLなしでエッジクロックを用いる）1 tCOE tSUE XP2-5 — 3.20 — 3.60 — 3.90 ns XP2-8 — 3.20 — 3.60 — 3.90 ns クロック対出力 - PIO出力レジスタ XP2-17 — 3.20 — 3.60 — 3.90 ns XP2-30 — 3.20 — 3.60 — 3.90 ns XP2-40 — 3.20 — 3.60 — 3.90 ns XP2-5 0.00 — 0.00 — 0.00 — ns XP2-8 クロック対データ・セットアップ、 XP2-17 PIO入力レジスタ XP2-30 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns XP2-40 0.00 — 0.00 — 0.00 — ns DS1009J_ver1.8b 3-16 LatticeXP2 データシート Aug. 2012 1.00 — 1.30 — 1.60 — ns XP2-8 クロック対データ・ホールド、PIO入 XP2-17 力レジスタ XP2-30 1.00 — 1.30 — 1.60 — ns 1.00 — 1.30 — 1.60 — ns 1.20 — 1.60 — 1.90 — ns XP2-40 1.20 — 1.60 — 1.90 — ns XP2-5 1.00 — 1.30 — 1.60 — ns クロック対データ・セットアップ、 XP2-8 1.00 — 1.30 — 1.60 — ns データ入力遅延あり。PIO入力レジス XP2-17 タ XP2-30 1.00 — 1.30 — 1.60 — ns 1.20 — 1.60 — 1.90 — ns XP2-40 1.20 — 1.60 — 1.90 — ns XP2-5 0.00 — 0.00 — 0.00 — ns XP2-8 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns — 420 — 357 — 311 MHz XP2-5 tHE tSU_DELE tH_DEL クロック対データ・ホールド、入力 XP2-17 データ遅延あり。PIO入力レジスタ XP2-30 XP2-40 fMAX_IOE I/OとPFUレジスタのクロック周波 XP2 数 汎用I/Oピン・パラメータ（PLLありでプライマリクロックを用いる）1 tCOPLL tSUPLL tHPLL tSU_DELPLL tH_DELPLL XP2-5 — 3.00 — 3.30 — 3.70 ns XP2-8 — 3.00 — 3.30 — 3.70 ns クロック対出力 - PIO出力レジスタ XP2-17 — 3.00 — 3.30 — 3.70 ns XP2-30 — 3.00 — 3.30 — 3.70 ns XP2-40 — 3.00 — 3.30 — 3.70 ns XP2-5 1.00 — 1.20 — 1.40 — ns XP2-8 クロック対データ・セットアップ、 XP2-17 PIO入力レジスタ XP2-30 1.00 — 1.20 — 1.40 — ns 1.00 — 1.20 — 1.40 — ns 1.00 — 1.20 — 1.40 — ns XP2-40 1.00 — 1.20 — 1.40 — ns XP2-5 0.90 — 1.10 — 1.30 — ns XP2-8 0.90 — 1.10 — 1.30 — ns 0.90 — 1.10 — 1.30 — ns 1.00 — 1.20 — 1.40 — ns XP2-40 1.00 — 1.20 — 1.40 — ns XP2-5 1.90 — 2.10 — 2.30 — ns クロック対データ・セットアップ、 XP2-8 1.90 — 2.10 — 2.30 — ns データ入力遅延あり。PIO入力レジス XP2-17 タ XP2-30 1.90 — 2.10 — 2.30 — ns 2.00 — 2.20 — 2.40 — ns XP2-40 2.00 — 2.20 — 2.40 — ns XP2-5 0.00 — 0.00 — 0.00 — ns XP2-8 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns 0.00 — 0.00 — 0.00 — ns クロック対データ・ホールド、PIO入 XP2-17 力レジスタ XP2-30 クロック対データ・ホールド、入力 XP2-17 データ遅延あり。PIO入力レジスタ XP2-30 XP2-40 DS1009J_ver1.8b 3-17 LatticeXP2 データシート Aug. 2012 DDR, DDR2 I/Oピン・パラメータ 2 DQS 後の有効データ(DDR リード) XP2 tDVADQ tDVEDQ DQS 後のデータ・ホールド(DDR リ XP2 ード) DQS 前の有効データ（DDR ライト）XP2 tDQVBS DQS 前の有効データ（DDR ライト）XP2 tDQVAS DDR クロック周波数 fMAX_DDR XP2 DDR クロック周波数 fMAX_DDR2 XP2 プライマリクロック プライマリ・クロックツリー周波数 XP2 fMAX_PRI プライマリクロック・パルス幅 tW_PRI XP2 tSKEW_PRI — 0.29 — 0.29 — 0.29 UI 0.71 — 0.71 — 0.71 — UI 0.25 — 0.25 — 0.25 — UI 0.25 — 0.25 — 0.25 — UI 95 200 95 166 95 133 MHz 133 200 133 200 133 166 MHz — 420 — 357 — 311 MHz 1 — 1 — 1 — ns — 160 — 160 — 160 ps I/O バ ン ク 内 の プ ラ イ マ リ ク ロ ッ XP2 ク・スキュー エッジクロック fMAX_EDGE エッジクロック周波数 XP2 — 420 — 357 — 311 MHz tW_EDGE エッジクロック・パルス幅 XP2 1 — 1 — 1 — ns — 130 — 130 ps 同一辺内のエッジクロック・スキュ tSKEW_EDGE XP2 — 130 ー 1. 一般のタイミング値はLVCMOS2.5V、12mA、容量負荷0pFに基づく 2. DDRタイミング値はSSTL25に基づく 3. DDR2タイミング値はSSTL18に基づく Timing v.A 0.12 DS1009J_ver1.8b 3-18 LatticeXP2 データシート Aug. 2012 LatticeXP2 内部スイッチング特性 1 推奨動作条件にわたって パラメータ 記述 -7 -6 -5 単位 Min. Max. Min. Max. Min. Max. — 0.216 — 0.238 — 0.260 ns — 0.304 — 0.399 — 0.494 ns — 0.720 — 0.769 — 0.818 ns 0.154 — 0.151 — 0.148 — ns 入力ホールド時間、クロック対Mux(M0、M1) -0.061 — -0.057 — -0.053 — ns 入力セットアップ時間、クロック対D入力 0.061 — 0.077 — 0.093 — ns ホールド時間、クロック対D入力 0.002 — 0.003 — 0.003 — ns — 0.342 — 0.363 — 0.383 ns tRSTREC_PFU PFUロジック用非同期リセットのリカバリ時間 — 0.520 — 0.634 — 0.748 ns tRST_PFU — 0.720 — 0.769 — 0.818 ns PFU/PFFロジック・モード・タイミング tLUT4_PFU tLUT6_PFU tLSR_PFU tSUM_PFU tHM_PFU tSUD_PFU tHD_PFU tCK2Q_PFU LUT4遅延(A～D入力からF出力) LUT6遅延(A～D入力からOFX出力) セット/リセット対PFU出力 入力セットアップ時間、クロック対 Mux(M0、M1) クロック対Q遅延、D-タイプ・レジスタ・コンフ ィグレーション PFUロジック用非同期リセット時間 PFUデュアルポート・メモリモード・タイミング tCORAM_PFU tSUDATA_PFU tHDATA_PFU tSUADDR_PFU tHADDR_PFU tSUWREN_PFU tHWREN_PFU クロック対出力 データ・セットアップ時間 — 1.082 — 1.267 — 1.452 ns -0.206 — -0.240 — -0.274 — ns データ・ホールド時間 0.239 — 0.275 — 0.312 — ns アドレス・セットアップ時間 -0.294 — -0.333 — -0.371 — ns アドレス・ホールド時間 0.295 — 0.333 — 0.371 — ns リード/ライト・イネーブル・セットアップ時間 -0.146 リード/ライト・イネーブル・ホールド時間 0.158 — -0.169 — -0.193 — ns — 0.182 — 0.207 — ns — 0.858 — 0.766 — 0.674 ns — 1.561 — 1.403 — 1.246 ns 0.583 — 0.893 — 1.201 — ns 0.062 — 0.322 — 0.482 — ns — 0.608 — 0.661 — 0.715 ns 0.032 — 0.037 — 0.041 — ns -0.022 — -0.025 — -0.028 — ns 0.184 — 0.201 — 0.217 — ns -0.080 — -0.086 — -0.093 — ns 0.228 — 0.247 — 0.266 — ns — 0.386 — 0.419 — 0.452 ns 0.035 0.035 0.035 0.035 0.035 0.035 ns PIO 入力/出力バッファ・タイミング tIN_PIO tOUT_PIO 入力バッファ遅延(LVCMOS25) 出力バッファ遅延(LVCMOS25) IOロジック 入力/出力バッファ・タイミング tSUI_PIO tHI_PIO tCOO_PIO tSUCE_PIO tHCE_PIO tSULSR_PIO tHLSR_PIO tRSTREC_PIO tRST_PIO tDEL 入力レジスタ・セットアップ時間(クロック 前のデータ) 入力レジスタ・ホールド時間(クロック後の データ) 出力遅延、対出力レジスタ・クロック セットアップ時間、入力レジスタ・クロッ クイネーブル ホールド時間、入力レジスタ・クロックイ ネーブル セット/リセット・セットアップ時間 セット/リセット・ホールド時間 IOロジック用非同期リセットのリカバリ時間 IOロジック用非同期リセット時間 ダイナミック遅延ステップサイズ DS1009J_ver1.8b 3-19 LatticeXP2 データシート Aug. 2012 EBRタイミング tCO_EBR クロック対出力、アドレスまたはデータか — ら クロック対出力、EBR出力レジスタから — セットアップ、データ対EBRメモリ -0.167 ホールド、データ対EBRメモリ 0.194 セットアップ、アドレス対EBRメモリ -0.117 ホールド、アドレス対EBRメモリ 0.157 ライト/リード・イネーブル・セットアップ、 -0.135 対PFUメモリ ライト/リード・イネーブルホールド、対PFU 0.158 メモリ クロックイネーブル・セットアップ時間、 0.144 対EBR出力レジスタ クロックイネーブル・ホールド時間、対EBR -0.097 出力レジスタ 出力遅延時間、リセットからEBR出力レジ — スタ バイトイネーブル・セットアップ時間、対 -0.117 EBR出力レジスタ バイトイネーブル・ホールド時間、対EBR 0.157 出力レジスタ 3.510 0.408 — 0.456 ns — -0.229 — ns 0.231 — 0.267 — ns — -0.137 — -0.157 — ns — 0.182 — 0.207 — ns — -0.159 — -0.182 — ns — 0.186 — 0.214 — ns — 0.160 — 0.176 — ns — -0.113 — -0.129 — ns 1.156 — 1.341 — 1.526 ns — -0.137 — -0.157 — ns — 0.182 — 0.207 — ns 0.233 — 0.291 — 0.347 — ns — 1.156 — 1.341 — 1.526 ns — 1.000 — 1.000 — ns — 1.000 — 1.000 — ns — 0.151 — 0.166 — ns — -0.006 — -0.031 — ns — 2.784 — 3.064 — ns — -0.890 — -0.994 — ns — 5.413 — 5.931 — ns — -1.604 — -1.770 — ns 4.513 — 4.947 — 5.382 ns 2.153 — 2.272 — 2.391 ns 0.569 — 0.600 — 0.631 ns — -0.298 — -0.327 — ns 0338 — 1 内部パラメータはキャラクタライズされているが、全デバイスはテストしていない 2 RSTはPLL内のVCOと全カウンタをリセット 3 これらパラメータはパスにある加減算ブロックを含む Timing v.A 0.12 — 0.371 — ns tSUWREN_EBR tHWREN_EBR tSUCE_EBR tHCE_EBR tRSTO_EBR tSUBE_EBR tHBE_EBR tRSTREC_EBR EBR非同期リセットのリカバリ時間 EBR非同期リセット時間 tRST_EBR 3.142 0.360 — — -0.198 — ns — tCOO_EBR tSUDATA_EBR tHDATA_EBR tSUADDR_EBR tHADDR_EBR — 2.774 PLLパラメータ tRSTKREC_PLL tRSTREC_PLL RSTKデアサート後、次クロックエッジがK 1.000 分周器をトグルできるリカバリ時間 RSTデアサート後、次クロックエッジがM分 周器をトグルできるリカバリ時間(M分周器 1.000 のみに適用2) DSPブロック・タイミング tSUI_DSP tHI_DSP tSUP_DSP tHP_DSP tSUO_DSP tHO_DSP tCOI_DSP 3 tCOP_DSP 3 tCOO_DSP 3 tSUADSUB tHADSUB 入力レジスタ・セットアップ時間 0.135 入力レジスタ・ホールド時間 0.021 パイプラインレジスタ・セットアップ時間 2.505 パイプラインレジスタ・ホールド時間 -0.787 出力レジスタ・セットアップ時間 4.869 出力レジスタ・ホールド時間 -1.439 入力レジスタ・クロック対出力時間 — パイプラインレジスタ・クロック対出力時 — 間 出力レジスタ、クロック対出力時間 — AddSubセットアップ時間 -0.270 AddSubホールド時間 0.306 DS1009J_ver1.8b 3-20 Aug. 2012 LatticeXP2 データシート EBRメモリ・タイミング図 図3-6 リード/ライトモード(ノーマル) 注: 入力データとアドレスはクロックの正のエッジでレジスタされ、出力データはクロックの正のエッジの後 に現れます。 図3-7 入出力レジスタ有りリード/ライトモード DS1009J_ver1.8b 3-21 Aug. 2012 LatticeXP2 データシート 図3-8 ライトスルー (ポートAでSPリード / ライト、入力レジスタのみ) 注: 入力データとアドレスはクロックの正のエッジでレジスタされ、出力データはクロックの正のエッジの後に現れます。 DS1009J_ver1.8b 3-22 LatticeXP2 データシート Aug. 2012 LatticeXP2ファミリ タイミングの加算値1 2 3 推奨動作条件にわたって バッファ・タイプ 記述 -7 -6 -5 単位 入力アジャスタ(Adjuster) LVDS25 LVDS -0.26 -0.11 0.04 ns BLVDS25 BLVDS -0.26 -0.11 0.04 ns MLVDS LVDS -0.26 -0.11 0.04 ns RSDS RSDS -0.26 -0.11 0.04 ns LVPECL33 LVPECL -0.26 -0.11 0.04 ns HSTL18_I HSTL_18 クラス I -0.23 -0.08 0.07 ns HSTL18_II HSTL 18 クラス II -0.23 -0.08 0.07 ns HSTL18D_I 差動HSTL 18 クラス I -0.28 -0.13 0.02 ns HSTL18D_II 差動HSTL 18 クラス II -0.28 -0.13 0.02 ns HSTL15_I HSTL_15 クラス I -0.23 -0.09 0.06 ns HSTL15D_I 差動HSTL 15 クラス I -0.28 -0.13 0.01 ns SSTL33_I SSTL_3 クラス I -0.20 -0.04 0.12 ns SSTL33_II SSTL_3 クラス II -0.20 -0.04 0.12 ns SSTL33D_I 差動SSTL_3 クラス I -0.27 -0.11 0.04 ns SSTL33D_II 差動SSTL_3 クラス II -0.27 -0.11 0.04 ns SSTL25_I SSTL_2 クラス I -0.21 -0.06 0.10 ns SSTL25_II SSTL_2 クラス II -0.21 -0.06 0.10 ns SSTL25D_I 差動SSTL_2 クラス I -0.27 -0.12 0.03 ns SSTL25D_II 差動SSTL_2 クラス II -0.27 -0.12 0.03 ns SSTL18_I SSTL_18 クラス I -0.23 -0.08 0.07 ns SSTL18_II SSTL_18 クラス II -0.23 -0.08 0.07 ns SSTL18D_I 差動SSTL_18 クラス I -0.28 -0.13 0.02 ns SSTL18D_II 差動SSTL_18 クラス II -0.28 -0.13 0.02 ns LVTTL33 LVTTL -0.09 0.05 0.18 ns LVCMOS33 LVCMOS 3.3 -0.09 0.05 0.18 ns LVCMOS25 LVCMOS 2.5 0.00 0.00 0.00 ns LVCMOS18 LVCMOS 1.8 -0.23 -0.07 0.09 ns LVCMOS15 LVCMOS 1.5 -0.20 -0.02 0.16 ns LVCMOS12 LVCMOS 1.2 -0.35 -0.20 -0.04 ns PCI33 3.3V PCI -0.09 0.05 0.18 ns LVDS25E LVDS 2.5 E 4 -0.25 0.02 0.30 ns LVDS25 LVDS 2.5 -0.25 0.02 0.30 ns BLVDS25 BLVDS 2.5 -0.28 0.00 0.28 ns MLVDS MLVDS 2.5 4 -0.28 0.00 0.28 ns 出力アジャスタ(Adjuster) 4 RSDS RSDS 2.5 -0.25 0.02 0.30 ns LVPECL33 LVPECL 3.3 4 -0.37 -0.10 0.18 ns HSTL18_I HSTL_18 クラス I, 8mAドライブ HSTL_18 クラス II -0.17 0.13 0.43 ns -0.29 0.00 0.29 ns HSTL18_II DS1009J_ver1.8b 3-23 LatticeXP2 データシート Aug. 2012 HSTL18D_I 差動HSTL 18 クラス I, 8mAドライブ -0.17 0.13 0.43 ns HSTL18D_II 差動HSTL 18 クラス II -0.29 0.00 0.29 ns HSTL15_I HSTL_15 クラス I, 4mAドライブ 0.32 0.69 1.06 ns HSTL15D_I 差動HSTL 15 クラス I, 4mAドライブ 0.32 0.69 1.06 ns SSTL33_I SSTL_3 クラス I -0.25 0.05 0.35 ns SSTL33_II SSTL_3 クラス II -0.31 -0.02 0.27 ns SSTL33D_I 差動SSTL_3 クラス I -0.25 0.05 0.35 ns SSTL33D_II 差動SSTL_3 クラス II -0.31 -0.02 0.27 ns SSTL25_I SSTL_2 クラス I, 8mAドライブ -0.25 0.02 0.30 ns SSTL25_II SSTL_2 クラス II, 16mAドライブ -0.28 0.00 0.28 ns SSTL25D_I 差動SSTL_2 クラス I, 8mAドライブ -0.25 0.02 0.30 ns SSTL25D_II 差動SSTL_2 クラス II, 16mAドライブ -0.28 0.00 0.28 ns SSTL18_I SSTL_1.8 クラス I -0.17 0.13 0.43 ns SSTL18_II SSTL_1.8 クラス II, 8mAドライブ -0.18 0.12 0.42 ns SSTL18D_I -0.17 0.13 0.43 ns -0.18 0.12 0.42 ns LVTTL33_4mA 差動SSTL_1.8 クラス I 差動SSTL_1.8 クラス II, 8mAドライ ブ LVTTL 4mA ドライブ -0.37 -0.05 0.26 ns LVTTL33_8mA LVTTL 8mA ドライブ -0.45 -0.18 0.10 ns LVTTL33_12mA LVTTL 12mA ドライブ -0.52 -0.24 0.04 ns LVTTL33_16mA LVTTL 16mA ドライブ -0.43 -0.14 0.14 ns LVTTL33_20mA LVTTL 20mA ドライブ -0.46 -0.18 0.09 ns LVCMOS33_4mA LVCMOS 3.3 4mA ドライブ, fast -0.37 -0.05 0.26 ns LVCMOS33_8mA LVCMOS 3.3 8mA ドライブ, fast -0.45 -0.18 0.10 ns LVCMOS33_12mA LVCMOS 3.3 12mA ドライブ, fast -0.52 -0.24 0.04 ns LVCMOS33_16mA LVCMOS 3.3 16mA ドライブ, fast -0.43 -0.14 0.14 ns LVCMOS33_20mA LVCMOS 3.3 20mA ドライブ, fast -0.46 -0.18 0.09 ns LVCMOS25_4mA LVCMOS 2.5 4mA ドライブ , fast -0.42 -0.15 0.13 ns LVCMOS25_8mA LVCMOS 2.5 8mA ドライブ, fast -0.48 -0.21 0.05 ns LVCMOS25_12mA LVCMOS 2.5 12mA ドライブ, fast 0.00 0.00 0.00 ns LVCMOS25_16mA LVCMOS 2.5 16mA ドライブ, fast -0.45 -0.18 0.08 ns LVCMOS25_20mA LVCMOS 2.5 20mA ドライブ, fast -0.49 -0.22 0.04 ns LVCMOS18_4mA LVCMOS 1.8 4mA ドライブ, fast -0.46 -0.18 0.10 ns LVCMOS18_8mA LVCMOS 1.8 8mA ドライブ, fast -0.52 -0.25 0.02 ns LVCMOS18_12mA LVCMOS 1.8 12mA ドライブ, fast -0.56 -0.30 -0.03 ns LVCMOS18_16mA LVCMOS 1.8 16mA ドライブ, fast -0.50 -0.24 0.03 ns LVCMOS15_4mA LVCMOS 1.5 4mA ドライブ, fast -0.45 -0.17 0.11 ns LVCMOS15_8mA LVCMOS 1.5 8mA ドライブ, fast -0.53 -0.26 0.00 ns LVCMOS12_2mA LVCMOS 1.2 2mA ドライブ, fast -0.46 -0.19 0.08 ns LVCMOS12_6mA LVCMOS 1.2 6mA ドライブ, fast -0.55 -0.29 -0.02 ns LVCMOS33_4mA LVCMOS 3.3 4mA ドライブ, slow 0.98 1.41 1.84 ns LVCMOS33_8mA LVCMOS 3.3 8mA ドライブ, slow 0.74 1.16 1.58 ns LVCMOS33_12mA LVCMOS 3.3 12mA ドライブ, slow 0.56 0.97 1.38 ns LVCMOS33_16mA LVCMOS 3.3 16mA ドライブ, slow LVCMOS 3.3 20mA ドライブ, slow 0.77 1.19 1.61 ns 0.57 0.98 1.40 ns SSTL18D_II LVCMOS33_20mA DS1009J_ver1.8b 3-24 LatticeXP2 データシート Aug. 2012 LVCMOS25_4mA LVCMOS 2.5 4mA ドライブ , slow 1.05 1.43 1.81 ns LVCMOS25_8mA LVCMOS 2.5 8mA ドライブ, slow 0.78 1.15 1.52 ns LVCMOS25_12mA LVCMOS 2.5 12mA ドライブ, slow 0.59 0.96 1.33 ns LVCMOS25_16mA LVCMOS 2.5 16mA ドライブ, slow 0.81 1.18 1.55 ns LVCMOS25_20mA LVCMOS 2.5 20mA ドライブ, slow 0.61 0.98 1.35 ns LVCMOS18_4mA LVCMOS 1.8 4mA ドライブ, slow 1.01 1.38 1.75 ns LVCMOS18_8mA LVCMOS 1.8 8mA ドライブ, slow 0.72 1.08 1.45 ns LVCMOS18_12mA LVCMOS 1.8 12mA ドライブ, slow 0.53 0.90 1.26 ns LVCMOS18_16mA LVCMOS 1.8 16mA ドライブ, slow 0.74 1.11 1.48 ns LVCMOS15_4mA LVCMOS 1.5 4mA ドライブ, slow 0.96 1.33 1.71 ns LVCMOS15_8mA LVCMOS 1.5 8mA ドライブ, slow -0.53 -0.26 0.00 ns LVCMOS12_2mA LVCMOS 1.2 2mA ドライブ, slow 0.90 1.27 1.65 ns LVCMOS12_6mA LVCMOS 1.2 6mA ドライブ, slow -0.55 -0.29 -0.02 ns PCI33 3.3V PCI -0.29 -0.01 1 タイミング加算値はキャラクタライズされているが、全デバイスはテストしていない 2 LVCMOS タイミングは“スイッチングテスト条件”表に規定される負荷条件にて測定 3 他の全ての標準はそれぞれの適切な仕様による 4 これらタイミング加算値は推奨抵抗値で測定 Timing v.A 0.12 0.26 ns DS1009J_ver1.8b 3-25 LatticeXP2 データシート Aug. 2012 sysCLOCK PLLタイミング 推奨動作条件にわたって Min. Typ. Max. 単位 fIN fOUT パラメータ 入力クロック周波数(CLKI、CLKFB) 記述 条件 10 — 435 MHz 出力クロック周波数(CLKOP、CLKOS) 10 — 435 MHz fOUT2 K分周器出力周波数 CLKOK 0.078 — 217.5 MHz CLKOK2 3.3 — 145 MHz fVCO fPFD PLL VCO周波数 435 — 870 MHz 位相検出器入力周波数 10 — 435 MHz 45 50 55 % AC特性 選択されるデフォルト・デュ ーティサイクル 3 tDT 出力クロック・デューティサイクル tCPA tPH4 Coarse位相調整 -5 0 +5 % 出力位相精度 -5 0 +5 % fOUT ＞ 400MHz — — +/-50 ps 100MHz < fOUT <400MHz — — +/-125 ps fOUT < 100MHz — — 0.025 UIPP — — +/-240 ps 90%または10%で 1 — — ns 25M ～ 435MHz — — 50 us 10M ～ 25MHz tOPJIT 1 tSK tW 出力クロック周期ジッタ 入力クロック対ク出力ロック・スキュー N/M = 整数 出力クロック・パルス幅 tLOCK 2 PLLロックイン時間 — — 100 us tIPJIT tFBKDLY tHI tLO tR / tR tRSTKW tRSTW 入力クロック周期ジッタ — — +/-200 ps 外部フィードバック遅延 — — 10 ns 入力クロックHigh時間 90% ～ 90% 0.5 — — ns 入力クロックLow時間 10% ～ 10% 0.5 — — ns 入力クロックRise/Fall時間 10% ～ 90% — — 1 ns 10 — — ns RST信号パルス幅(RESET) 500 — 1. ジッタサンプル数は 10,000, プライマリ出力をクリーンな基準クロックで取り込んだ場合 2. PLLリセットとダイナミックな遅延調整では、出力クロックはtLOCKの後に有効 3. LVDS バッファを使用 4. CLKOP に対して Timing v.A 0.12 — ns RST信号パルス幅(RESETK) DS1009J_ver1.8b 3-26 LatticeXP2 データシート Aug. 2012 LatticeXP2 sysCONFIGポート・タイミング仕様 推奨動作条件にわたって パラメータ 記 述 Min. Max. 単位 VCC から INIT High 時間 — 50 ms tICFGから有効なマスタ・クロックまでの時間 — 2 us PROGRAMNピン・パルス拒絶（無効） — 12 ns PROGRAMNピンLow入力からコンフィグレーション開始まで 50 — ns 遅延時間、PROGRAMNピン入力 High から INIT High — 1 ms 遅延時間、PROGRAMNピン入力 Low から INIT Low — 50 ns 遅延時間、PROGRAMNピン入力 Low から Done Low — 50 ns PROGRAMNピン入力 Low からユーザI/O Disable — 35 ns tIOENSS 起動シーケンス時、CCLKエッジからユーザI/Oがイネーブルされるま での時間 — 25 ns tMWC DoneピンHigh後の起動用マスタクロック数 0 — サイクル Init HighからCCLK Low — 1 us Init HighからCSSPIN Low — 2 us sysCONFIG POR, 初期化とウェイク・アップ tICFG tVMC tPRGMRJ tPRGM tDINIT tDPPINIT tDPPDONE tIODISS sysCONFIG SPI ポート（マスタ） tCFGX tCSSPI tCSCCLK tSOCDO tCSPID fMAXSPI tSUSPI tHSPI CSSPIN Lowになる前のCCLK Low 0 — ns CCLK Lowからの出力が有効になるまで — 15 ns セットアップ時間、CSSPIN[0:1] Lowから最初のクロックエッジ 2 cyc 600+6cyc ns 最大CCLK周波数 — 20 MHz SOSPIデータ、CCLK前のセットアップ時間 7 — ns SOSPIデータ、CCLK後のホールド時間 10 — ns スレーブCCLK周波数 — 25 MHz Rise / Fall時間 50 — mV/ns CCLK立ち下がりエッジからSOSPIアクティブ — 20 ns CCLK立ち下がりエッジからSOSPIディセーブル — 20 ns データセットアップ時間(SISPI) 8 — ns データホールド時間(SISPI) 10 — ns CCLKクロックパルス幅、High 0.02 200 us CCLKクロックパルス幅、Low 0.02 200 us CCLK立ち下がりエッジからSOSPI有効 — 20 ns CSSPISN、High時間 25 — ns CSSPISN、Low時間 25 — ns CSSPISN、ホールド時間 25 — ns sysCONFIG SPI ポート（スレーブ） fMAXSPIS tRF tSTCO tSTOZ tSTSU tSTH tSTCKH tSTCLKL tSTVO tSCS tSCSS tSCSH 1. INITピンがHighになる前にPROGRAMNピンをトグルすることは許容されていませんので、避けなければなりませ ん。 DS1009J_ver1.8b 3-27 LatticeXP2 データシート Aug. 2012 LatticeXP2 オンチップオシレータ/コンフィグレーション・マスタクロック特性 推奨動作条件にわたって パラメータ マスタークロック周波数 Min. Max. 単位 選択値の-30% 選択値の30% MHz 40 60 % デューティサイクル Timing v.A 0.12 図3-9 マスタSPIコンフィグレーション波形 DS1009J_ver1.8b 3-28 LatticeXP2 データシート Aug. 2012 フラッシュ・ダウンロード時間（オンチップ・フラッシュからSRAMへ） 推奨動作条件にわたって パラメータ パラメータ Min. Typ. Max. 単位 — 1.8 2.1 ms XP2-8 PROGRAMNをLow->High、DoneがHigh XP2-17 になるまで XP2-30 — 1.9 2.3 ms — 1.7 2.0 ms — 2.0 2.1 ms XP2-40 — 2.0 2.3 ms XP2-5 — 1.8 2.1 ms PROGRAMNがVccにプルアップされて XP2-8 いるとき、パワーアップのリフレッシュ XP2-17 （VccがVcc-minになった後） XP2-30 — 1.9 2.3 ms — 1.7 2.0 ms — 2.0 2.1 ms XP2-40 — 2.0 2.3 ms XP2-5 tREFRESH フラッシュプログラム時間 デバイス XP2-5 1.2M XP2-8 2.0M XP2-17 3.6M XP2-30 6.0M XP2-40 プログラム時間 (Typ.) 単位 TAG 1.0 ms メインアレイ 1.1 s TAG 1.0 ms メインアレイ 1.4 s TAG 1.0 ms メインアレイ 1.8 s TAG 2.0 ms メインアレイ 3.0 s TAG 2.0 ms メインアレイ 4.0 s プログラム時間 (Typ.) 単位 TAG 1.0 s メインアレイ 3.0 s TAG 1.0 s メインアレイ 4.0 s TAG 1.0 s メインアレイ 5.0 s TAG 2.0 s メインアレイ 7.0 s TAG 2.0 s メインアレイ 9.0 s フラッシュの規模 8.0M フラッシュ消去時間 デバイス XP2-5 XP2-8 フラッシュの規模 1.2M 2.0M XP2-17 3.6M XP2-30 6.0M XP2-40 8.0M DS1009J_ver1.8b 3-29 LatticeXP2 データシート Aug. 2012 FlashBAK時間（EBRからフラッシュ） デバイス EBR規模 (bits) 時間 (Typ.) 単位 XP2-5 166k 1.5 s XP2-8 221k 1.5 s XP2-17 276k 1.5 s XP2-30 387k 2.0 s XP2-40 885k 3.0 s JTAGポート・タイミング仕様 推奨動作条件にわたって シンボル fMAX tBTCP tBTCPH tBTCPL tBTS tBTH tBTRF tBTCO tBTCODIS tBTCOEN tBTCRS tBTCRH tBUTCO tBTUODIS tBTUPOEN パラメータ Min. Max. 単位 TCK クロック周波数 TCK [BSCAN] クロックパルス幅 TCK [BSCAN] クロックパルス幅、High TCK [BSCAN] クロックパルス幅、Low TCK [BSCAN] セットアップ時間 TCK [BSCAN] ホールド時間 TCK [BSCAN] 立ち上がり/立ち下がり時間 TAP コントローラ、クロック立ち下がりエッジから有効出力 TAP コントローラ、クロック立ち下がりエッジから有効ディセ ーブル TAP コントローラ、クロック立ち下がりエッジから有効イネー ブル BSCAN テスト・キャプチャ・レジスタ、セットアップ時間 BSCAN テスト・キャプチャ・レジスタ、ホールド時間 BSCAN テスト・アップデート・レジスタ、クロック立ち下が りエッジから有効出力 BSCAN テスト・アップデート・レジスタ、クロック立ち下が りエッジから有効ディセーブル BSCAN テスト・アップデート・レジスタ、クロック立ち下が りエッジから有効イネーブル — 25 MHz 40 — ns 20 — ns 20 — ns 8 — ns 10 — ns 50 — mV/ns — 10 ns — 10 ns — 10 ns 8 — ns 25 — ns — 25 ns — 25 ns — 25 ns Timing v.A 0.12 DS1009J_ver1.8b 3-30 Aug. 2012 図3-10 JTAGポートタイミング波形 DS1009J_ver1.8b 3-31 LatticeXP2 データシート LatticeXP2 データシート Aug. 2012 スイッチング・テスト条件 図3-11はACテストに用いられる出力テスト負荷を示します。抵抗、キャパシタンス、電圧、および他のテス ト条件の特定の値は表3-6で示されます。 図3-11 出力テスト負荷、LVTTLおよびLVCMOS標準 表3-6 テストフィクスチャの必要なコンポーネント、非終端インターフェイス テスト条件 LVTTLと他のLVCMOS設定 (L -> H, H -> L) R1 ∞ R1 CL タイミング Ref. VT LVCMOS 3.3 = 1.5V — LVCMOS 2.5 = VCCIO/2 — LVCMOS 1.8 = VCCIO/2 — LVCMOS 1.5 = VCCIO/2 — LVCMOS 1.2 = VCCIO/2 — 1MΩ VCCIO/2 — VCCIO ∞ 0pF LVCMOS 2.5 I/O (Z -> H) ∞ LVCMOS 2.5 I/O (Z -> L) 1MΩ ∞ VCCIO/2 LVCMOS 2.5 I/O (H -> Z) ∞ 100 VOH - 0.10 — LVCMOS 2.5 I/O (L -> Z) 100 ∞ VOL + 0.10 VCCIO 注: 他の全てのインターフェイス用の出力テスト条件はそれぞれの標準で決定される DS1009J_ver1.8b 3-32 LatticeXP2 データシート Aug. 2012 LatticeXP2 ファミリデータシート ピンアウト情報 信号記述 信号名 記述 I/O 汎 用 [Edge]はパッドがあるデバイスの辺(エッジ)を示します。有効なエッジ名は L(左)、B(下)、R(右)、T(上)です。 [Row/Column Number]はデバイスのそのPICがあるPFU Row(列)かColumn(行) を示します。EdgeがTかBのときは、Row番号のみを明示する必要があります。 EdgeがLかRのときは、Column番号のみを明示する必要があります。 P[Edge] [Row/Column Number*]_[A/B] GSRN NC GND VCC VCCAUX VPLL VCCIOx VREF1(x), VREF2(x) I/O [A/B]はパッドが接続されているPIC内のPIOを示します。 これらユーザ・プログラマブルなピンのいくつかは特別な機能ピンと共有 されます。専用ピンとして用いられない時は、ユーザロジックのためのI/Oと してこれらのピンをプログラムすることができます。 コンフィグレーションの間、内部プルアップ抵抗がイネーブルされた状態 で、ユーザ・プログラマブルI/Oはトライステートにされます。また、どれか のピンが使用されていない(または、パッケージ・ピンにボンディングされて いない)場合、コンフィグレーションの後に内部プルアップ抵抗がイネーブル た状態で、それはトライステートにされます。 グローバル・リセット信号(Lowアクティブ)。どのI/OピンもGSRNでにでき I ます。 — 非接続(NC) — グランド。専用ピン — コア・ロジックのための電源ピン。専用ピン — 補助(Auxiliary)電源供給ピン。それは全ての差動と基準電圧を参照する入力バ ッファを動かします。専用ピン — PLL用の電源供給ピン。csBGA、TQFP、PQFPパッケージのみ — I/Oバンクx用の電源供給ピン。専用ピン I/Oバンクxのための参照電源供給ピン。VREF 入力が割り当てられるピンは各 — バンクで予め決まっています。VREF入力として用いられないと、それらはI/O ピンとして用いることができます。 PLLとクロック機能(PLLかクロック・ピンとして使用しない場合は、ユーザ・プログラマブルI/Oピンとして用いられます) [LOC][num]_VCCPLL I PLLの電源供給ピン: ULM, LLM, URM, LRM, num =中央からのrow, [LOC][num]_GPLL[T, C]_IN_A I [LOC][num]_GPLL[T, C]_FB_A I PCLK[T, C]_[n:0]_[3:0] I [LOC]DQS[num] I 汎用PLL(GPLL)用基準クロック入力パッド: ULM, LLM, URM, LRM, num =中 央からのrow, T = true and C = complement, インデックスはそれぞれの側で A,B,C.. オプションの汎用PLL(GPLL)用フィードバック(PLL)入力パッド: ULM, LLM, URM, LRM, num =中央からのrow, T = true and C = complement, インデッ クスはそれぞれの側でA,B,C.. プライマリクロック・パッド：T = true and C = complement, 辺あたりn個, イ ンデックスはそれぞれのバンクで0,1,2,3 DQS入力パッド: T (Top), R (Right), B (Bottom), L (Left), DQS, num = ボール 機能番号。どのパッドも出力として構成できる テストとプログラミング(専用ピン) TMS DS1009J_ver1.8b I テストモード選択入力。1149.1ステートマシンを制御するために用いられる。 コンフィグレーションの間、プルアップがイネーブルされる。 4-1 Aug. 2012 LatticeXP2 データシート テストクロック入力ピン。1149.1ステートマシンのクロックとして用いられ る。プルアップはイネーブルされない。 テストデータ・ピン。1149.1ステートマシンを用いて、デバイスへデータを ロードするために使用される。パワーアップの後、適切なコマンドを送るこ とによって、このTAPポートはコンフィグレーションのための動作をさせる ことができる。 I (注：コンフィグレーション・ポートがいったん選択されると、それはロック される。パワーアップ・シーケンスまで別のコンフィグレーション・ポート を選択することができない。) コンフィグレーションの間、プルアップがイネーブルされる。 O 出力ピン。テストデータ出力ピンは、1149.1によってデータをデバイスから シフトアウトするために用いられる。 — VCCJ - JTAG TAPのための電源ピン。 TCK I TDI TDO VCCJ コンフィグレーション・パッド(sysCONFIGの間、用いられる) モード・ピンはINITNの立ち上がりエッジでラッチされ、コンフィグレーショ CFG[1:0] I ン・モード値を指定する。コンフィグレーションの間、内部プルアップがイ ネーブルされる。 オープンドレイン・ピン。FPGAが構成される準備ができているのを示す。 1 INITN I/O コンフィグレーションの間、内部プルアップはイネーブルされる。 Lowにアサートされると、コンフィグレーション・シーケンスを開始する。 PROGRAMN I このピンには、常にアクティブ・プルアップがある。 オープンドレイン・ピン。コンフィグレーション・シーケンスが完了し、ス DONE I/O タートアップ・シーケンスが進行しているのを示す。 sysCONFIGモードでFPGAを構成するためのコンフィグレーション・クロッ CCLK I/O ク。 スレーブSPIモードではデータ入力ピン、マスターSPIモードではデータ出力 SISPI 2 I/O ピン。 スレーブSPIモードではデータ出力ピン、マスターSPIモードではデータ入力 2 SOSPI I/O ピン。 マスターSPIモードで外部SPIフラッシュのチップセレクト出力。内部に弱い CSSPIN 2 O プルアップあり。 CSSPISN I スレーブSPIモードでチップセレクト。内部に弱いプルアップあり。 テストイネーブルで、Lowにされると全I/Oピンをトライステートにする。内 部に弱いプルアップあるが、本機能を使用しない時は外部にプルアップ抵抗 を接続することを推奨。 1. アクティブにドライブされない場合、内部プルアップでは不十分かもしれません。4.7kΩから10kΩの外部プルアップ 抵抗をお勧めします。 2. マスタSPIモードでデバイスを用いるとき、JTAG操作と互いに排他的でなければなりません(すなわち、TCKはGND レベル)。或いはシステムJTAGテスト環境で用いられる場合、JTAG TCKはフリーランしなければなりません。マスタ SPIモードがJTAGダウンロード・ケーブルと一緒に用いられる場合、ケーブルが抜かれた後にデバイス電源のサイクリ ング(オフとオン)が必要です。 TOE I 個々のピン・信号配置については英語版データシートを参照して下さい。 DS1009J_ver1.8b 4-2 Aug. 2012 LatticeXP2 データシート ロジック信号接続 パッケージピンアウト情報は、ラティス・ウェブサイトのLatticeXP2製品ページ www.latticesemi.com/products/fpga/xp2内“Documents & Downloads”セクションのデータシートをクリッ クすると表示される、ページから入手できます。或いは Lattice Diamondソフトウェアにもロードされてい ます。 熱管理 どのような FPGA 設計においても、確実な設計手法の一つとしての熱管理を推奨します。システムの熱特性を 評価するために、ラティスは全デバイスのデータシートで最大許容ジャンクション温度を規定しています。 デバイスとパッケージがジャンクション温度リミットを超えないことを確実にするために、ユーザはそのデ ザイン特定の熱解析を実施するべきです。デバイス/パッケージ固有の熱抵抗値については、熱管理ドキュメ ントを参照してください。 より詳細について • TN1139, Power Estimation and Management for LatticeXP2 Devices （電力見積もりと管理） • 電力見積もりツール、パワーカリキュレータはLattice Diamondデザインツールに含まれていますが、スタ ンドアローン版もダウンロード可能です：www.latticesemi.com/products/designsoftware DS1009J_ver1.8b 4-3 Aug. 2012 LatticeXP2 データシート 日本語版改訂履歴 ページ Ver. 更 新 内 新規発行(Sept., 2008)、英語版Rev.1.6 (Aug.2008)に対応。 1.6-J0 - 1.6-J1 2-8 PLL タイポ修正 1.6-J2 All タイポ見直し・修正 1.6-J3 2-39 容 Mar.15,2011: TN1144 TN1220 （英語版ver.1.7と1.8の更新点を反映） 2-1 アーキテクチャ章、SED記述削除 2-39 3-2 SEDパラグラフの動作条件についての記述を更新 推奨動作条件の脚注5追加 オンチップフラッシュメモリのデータリテンションの記述方法を更新 ESD項を記述と共に追加 3-27 sysCONFIG表の脚注を追加 4-3 ページと記述追加（英語版は変更なし） 3-1 1.8 （該当箇所） ispLEVERを(Lattice) Diamondに変更 1.8b DS1009J_ver1.8b 1-1 Aug.28,2012: 表1-1、パッケージ表記行132 csBGAと144 TQFPを訂正（日本語版のみ） 4-4