TC59LM906AMG-37

TC59LM906AMG-37
暫定資料
東芝 MOS 形デジタル集積回路 シリコンモノリシック シリコンゲート CMOS
512M ビット ネットワーク FCRAM1 (SSTL_18, HSTL Interface)
− 8,388,608 ワード × 8 バンク ×8 ビット
無鉛製品
概要
TC59LM906AMG は、CMOS 技術を用いた 536,870,912 のメモリセルを有するダブルデータレートファーストサイク
ルランダムアクセスメモリ(FCRAMTM)です。構成が異なる 2 製品をラインアップしており、TC59LM906AMG は、
8,388,608 ワード × 8 バンク × 8 ビット構成のクロック同期式ファーストサイクル RAM です。コマンド入力はクロック
の立ち上がりエッジに同期して行われますが、データの入出力は DQS の立ち上がり及び立ち下がりのエッジに同期して
行われ、最大で 533M ワード/秒のデータ高速転送ができます。本製品は FCRAMTM 固有のコア構成の採用により、既存
の標準的な DDR SDRAM と比較してより速いサイクルタイムで動作させることが可能です。
TC59LM906AMG は高速ランダムサイクル、大メモリ容量、低消費電流等が要求されるワークステーションのセカン
ダリキャッシュメモリやネットワークのルーター、スイッチ等のバッファメモリ、コントロールメモリに最適です。本製
品の出力ドライバは軽い負荷環境下においても高速、高品質なデータ転送が可能です。
特長
主
•
•
•
•
•
•
•
•
•
•
•
•
特
性
TC59LM906-37
tCK
CLK サイクルタイム (最小)
3.75 ns
tRC
ランダムリード/ライトサイクルタイム (最小)
22.5 ns
tRAC
ランダムアクセスタイム (最大)
22.0 ns
IDD1S 動作平均電流 (シングルバンク) (最大)
280 mA
lDD2P スタンドバイ平均電流 (パワーダウン) (最大)
90 mA
lDD6
•
要
セルフリフレッシュ平均電流 (最大)
20 mA
同期式オペレーション
• 倍周期データレート (DDR)
データの入出力は DQS(ライト/リードデータストローブ)の立ち上がり/立ち下がりに同期して行われます。
• 差動式クロック入力 (CLK & CLK )
CS , FN 及び全てのアドレス入力信号は、CLK の立ち上がりエッジで取り込まれます。
出力データ(DQ & DQS)は CLK と CLK の交点を基準に出力されます。
全てのタイミングは CLK と CLK の交点から定義されます。
最大クロック周波数 : 266 MHz
最大データ転送レート : 533M ワード/秒
8 バンク独立動作
• ファーストサイクル & ショートレイテンシ
双方向性データストローブ信号
• 分散オートリフレッシュ (最大間隔 3.9 µs)
セルフリフレッシュ
• パワーダウンモード
可変バースト長制御
• ライトレイテンシ = CAS レイテンシ-1
プログラマブル CAS レイテンシ/バースト長
CAS レイテンシ = 5
バースト長 = 2、4
構成:
TC59LM906AMG : 8,388,608 ワード × 8 バンク × 8 ビット
電源電圧
VDD: 2.5 V ± 0.125V
VDDQ: 1.4 V ~ 1.9 V
入出力:
SSTL_18、HSTL
パッケージ: 60Ball BGA, 1mm × 1mm Ball pitch (P−BGA64−1317−1.00AZ)
無鉛製品
注 : “FCRAM”は富士通(株)の登録商標です。
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ピン名称
ピン
名称
ピン
名称
A0~A13
アドレス入力
DQS / DQS
ライト/リードデータストローブ
BA0~BA2
バンクアドレス
VDD
電源 (+2.5 V)
DQ0~DQ7
データ入出力
VSS
電源 (グラウンド)
CS
チップセレクト
VDDQ
電源 (+1.5 V / +1.8 V)
(DQ バッファ用)
FN
ファンクションコントロール
VSSQ
電源 (グラウンド)
(DQ バッファ用)
PD
パワーダウンコントロール
VREF
基準電圧
CLK, CLK
クロック入力
NC
無接続
BA2 を A14 として使用する事により 4 バンク動作となります。
ピン配置 (上面図)
ball pitch=1.0 x 1.0mm
x8
1
2
5
6
VSS
DQ7
DQ0
VDD
B
NC
VSSQ
VDDQ
NC
C
DQ6
VDDQ
VSSQ
DQ1
D
NC
DQ5
DQ2
NC
E
NC
VSSQ
VDDQ
NC
DQ4
VDDQ
VSSQ
DQ3
G
NC
VSSQ
VDDQ
NC
H
NC
DQS
DQS
NC
J
VREF
VSS
VDD
BA2
CLK
CLK
FN
A13
L
A12
PD
CS
NC
M
A11
A9
BA1
BA0
N
A8
A7
A0
A10
P
A5
A6
A2
A1
R
VSS
A4
A3
VDD
A
F
K
Index
NC
NC
3
4
NC
NC
: ボールは存在しません。
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ブロック図
PD
CS
FN
DLL
クロック
バッファ
コマンド
デコーダ
他のブロックへ
バンク #7
バンク #6
バンク #5
バンク #4
バンク #3
バンク #2
バンク #1
コントロール
信号
ジェネレータ
データ
コントロール＆ラッチ回路
CLK
CLK
A0~A13
BA0~BA2
アドレス
バッファ
アッパーアドレス
ラッチ
ロワーアドレス
ラッチ
リフレッシュ
カウンタ
バースト
カウンタ
ローデコーダ
バンク #0
モード
レジスタ
メモリ
セルアレイ
カラムデコーダ
リード
データ
バッファ
ライトアドレス
ラッチ/
アドレス
コンパレータ
DQS
DQS
ライト
データ
バッファ
DQ バッファ
DQ0~DQ7
注: TC59LM906AMG は 8 バンクの 16384 ロウ × 512 カラム × 8 DQ のセルアレイで構成され、DQS、 DQS をサポートしています。
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最大定格
記
号
項
目
定
格
単
位
−0.3 ~ 3.3
V
電源電圧 (DQ バッファ)
−0.3~VDD+ 0.3
V
VIN
入力電圧
−0.3~VDD+ 0.3
V
VOUT
入力電圧 (DQ ピン)
−0.3~VDDQ + 0.3
V
VREF
入力基準電圧
−0.3~VDD+ 0.3
V
Topr
動作温度 (ケース温度)
0~85
°C
Tstg
保存温度
−55~150
°C
Tsolder
はんだ付け加熱温度 (10 秒)
260
°C
PD
消費電力
2
W
IOUT
出力短絡電流
±50
mA
VDD
電源電圧
VDDQ
注:
注
最大定格表に記載された範囲を超える状況下ではデバイスに致命的な損傷をもたらす恐れがあります。本製品の動作は、
本データシートに記述されている動作に関する種々の項目の範囲内でのみ保証されます。最大定格の範囲内であっても長
期間最大定格条件にさらされた場合、デバイスの信頼性に致命的な影響を及ぼす可能性があります。
DC、AC 許容動作条件(注: 1) (TCASE = 0~85°C)
記
号
項
VDD
電源電圧
VDDQ
電源電圧 (DQ バッファ)
VREF
目
最
小
標
準
最
大
単
位
注
2.375
2.5
2.625
V
1.4

1.9
V
入力基準電圧
VDDQ/2 × 95%
VDDQ/2
VDDQ/2 × 105%
V
2
VIH (DC)
高レベル入力電圧 (DC)
VREF + 0.125

VDDQ + 0.2
V
5
VIL (DC)
低レベル入力電圧 (DC)
−0.1

VREF − 0.125
V
5
VICK (DC)
差動 DC 入力電圧
−0.1

VDDQ + 0.1
V
10
VID (DC)
入力電圧差 (DC)
0.4

VDDQ + 0.2
V
7, 10
VIH (AC)
高レベル入力電圧 (AC)
VREF + 0.2

VDDQ + 0.2
V
3, 6
VIL (AC)
低レベル入力電圧 (AC)
−0.1

VREF − 0.2
V
4, 6
VID (AC)
入力電圧差 (AC)
0.5

VDDQ + 0.2
V
7, 10
VX (AC)
交差電圧 (AC)
VDDQ/2 − 0.125

VDDQ/2 + 0.125
V
8, 10
VISO (AC)
差動中間レベル (AC)
VDDQ/2 − 0.125

VDDQ/2 + 0.125
V
9, 10
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注:
(1) 全ての電圧は VSS、VSSQ を基準にしています。
(2) VREF レベルは VDDQ (DC)のレベル変動に追従するようにして下さい。
VREF におけるノイズの最大振幅は VREF (DC) ±2%を超えないようにして下さい。
(3) オーバーシュート定格: パルス幅 5 ns 以下で VIH (max) = VDDQ + 0.7 V 以内。
(4) アンダーシュート定格: パルス幅 5 ns 以下で VIL (min) = −0.7 V 以内。
(5) VIH (DC)及び VIL (DC)は現行状態を維持するためのレベル規定です。
(6) VIH (AC)及び VIL (AC)は新しい論理状態へ変化させるためのレベル規定です。
(7) VID は VTR 入力レベルと VCP 入力レベルの電位差を意味します。
(8) 最適な VX (AC)は VDDQ/2 です。
(9) VISO は{VICK (VTR) + VICK (VCP)} /2 を意味します。
(10) 下図を参照下さい。VTR は CLK, DQS のような正相信号レベルであり、VCP は CLK 、 DQS のような逆相信号レ
ベルです。
VTR
Vx
Vx
Vx
Vx
Vx
VID (AC)
VCP
VICK
VICK
VICK
VISO (min)
VISO (max)
VICK
VSS
|VID (AC)|
0 V Differential
VISO
VSS
(11) 外部終端する場合は、終端電圧(VTT)は VREF (DC) ± 0.04 V の範囲にして下さい。
ピン容量 (VDD = 2.5V, VDDQ = 1.8 V, f = 1 MHz, Ta = 25°C)
記
号
項
目
最
小
最
大
差(MAX)
UNIT
CIN
入力ピン容量(CLK、 CLK 以外)
1.5
2.5
0.25
pF
CINC
クロックピン容量(CLK、 CLK )
1.5
2.5
0.25
pF
CI/O
入出力ピン容量(DQ, DQS, DQS )
2.5
4
0.5
pF
CNC
NC ピン容量

4

pF
注:
この項目は抜き取り検査のみで全数検査は実施しておりません。
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電気的特性 (VDD = 2.5V ± 0.125V, VDDQ = 1.4V ~ 1.9V, TCASE = 0 ~ 85°C)
記
号
項
目
最
大
単
位
注
動作平均電流
IDD1S
tCK = min、IRC = min、
リード/ライトコマンドサイクリング
0 V ≤ VIN ≤ VIL (AC) (max), VIH (AC) (min) ≤ VIN ≤ VDDQ,
1 バンク動作、バースト長 = 4、
最小 IRC の間にアドレス遷移は 2 回。
280
1, 2
120
1, 2
90
1, 2
スタンバイ平均電流
IDD2N
tCK = min、 CS = VIH、 PD = VIH、
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ、
全てのバンク: 非活性状態、
上述以外の入力信号は 4 × tCK の間に 1 回遷移。
スタンバイ平均電流 (パワーダウン)
IDD2P
tCK = min、 CS = VIH、 PD = VIL (パワーダウン)、
0 V ≤ VIN ≤ VDDQ、
全てのバンク: 非活性状態
ライト動作平均電流 (8 バンク)
IDD4W
8 バンクインターリーブ連続バーストライト動作
tCK = min、IRC = min
Burst Length = 4、 CAS Latency = 5
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ、
1 クロック毎にアドレスが遷移、
DQ と DQS の入力は 1 クロック中に 2 回遷移。
450
1, 2
mA
リード動作平均電流 (8 バンク)
IDD4R
8 バンクインターリーブ連続バーストライト動作
tCK = min、IRC = min、IOUT = 0mA
Burst Length = 4、 CAS Latency = 5
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ、
1 クロック毎にアドレスが遷移、
リードデータは 1 クロック中に 2 回遷移。
450
1,2
280
1, 2, 3
20
2
集中オートリフレッシュ平均電流
IDD5B
オートリフレッシュコマンドサイクリング
tCK = min、IREFC = min
CAS Latency = 5
0 V ≤ VIN ≤ VIL (AC) (max)、VIH (AC) (min) ≤ VIN ≤ VDDQ、
最小 IREFC の間にアドレス遷移は 2 回。
DQ と DQS の入力は 1 クロック中に 2 回遷移。
セルフリフレッシュ平均電流
IDD6
注:
セルフリフレッシュモード
PD = 0.2 V、0 V ≤ VIN ≤ VDDQ
1. これらは、tCK、tRC 及び IRC を最小値でサイクリングさせた場合の電流です。
電流は過渡的に流れる為、サイクルレートに強く依存します。
2. これらの値は VDD – VSS 間を流れる電流値として定義されます。
3. IDD5B は、集中リフレッシュ条件での定義です。実際のシステムでは tREFI 規定のもと、分散リフレッシュを使用して下
さい。
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電気的特性 (VDD = 2.5V ± 0.125V, VDDQ = 1.4V ~ 1.9V, TCASE = 0 ~ 85°C) (続き)
記
号
項
目
最
小
最
大
単
位
ILI
入力リーク電流
( 0 V ≤ VIN ≤ VDDQ、測定以外のピンは 0 V)
−5
5
µA
ILO
出力リーク電流
(出力はディセーブル、0 V ≤ VOUT ≤ VDDQ)
−5
5
µA
IREF
VREF 電流
−5
5
µA
VOH = 1.420 V
−5.6

VOL = 0.280 V
5.6

VOH = 1.420 V
−9.8

IOH (DC)
Normal Output Driver
IOL (DC)
IOH (DC)
Strong Output Driver
IOL (DC)
出力電流
VOL = 0.280 V
9.8

IOH (DC)
(VDDQ = 1.7V~1.9V) VOH = 1.420 V
−2.8

VOL = 0.280 V
2.8

VOH = 1.420 V
−13.4

VOL = 0.280 V
13.4

VOH = VDDQ – 0.4V
−4

VOL = 0.4V
4

VOH = VDDQ – 0.4V
−8

VOL= 0.4V
8

Weak Output Driver
IOL (DC)
IOH (DC)
Full Strength Output Driver
IOL (DC)
IOH (DC)
Normal Output Driver
IOL (DC)
IOH (DC)
Strong Output Driver
IOL (DC)
出力電流
IOH (DC)
(VDDQ = 1.4V~1.6V) Not defined


Not defined


VOH = VDDQ – 0.4V
−10

VOL= 0.4V
10

Weak Output Driver
IOL (DC)
IOH (DC)
IOL (DC)
注:
Full Strength Output Driver
注
1
mA
1, 2
1
mA
1, 2
1. 詳細に関しては出力ドライバ特性を参照にして下さい。
出力ドライバの選択はエクステンディッドモードレジスタにて行われます。
2. Full Strength Output Driver の場合、Off Chip Driver (OCD)インピーダンス調整を使用できます。Full Strength Output
Driver のスペックは、デフォルトの値です。
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AC 許容動作条件及び特性 (注: 1, 2)
(VDD = 2.5V ± 0.125V, VDDQ = 1.4V ~ 1.9V, TCASE = 0 ~ 85°C)
記 号
項
目
最小
最大
単位
注
tRC
ランダムサイクル時間
22.5

3
tCK
クロックサイクル時間
3.75
8.5
3
tRAC
ランダムアクセス時間

22.0
3
tCH
クロック高レベル時間
0.45 × tCK

3
tCL
クロック低レベル時間
0.45 × tCK

3
tCKQS
DQS アクセス時間
−0.45
0.45
3,8,10
tQSQ
DQS – DQ スキュー

0.25
4
tAC
クロックアクセス時間
−0.5
0.5
3,8,10
tOH
出力データホールド時間
−0.5
0.5
3, 8
tQSPRE
DQS (リード)プリアンブルパルス時間
tHP
CLK ハーフピリオド (tCH, tCL 実最小時間)
tQSP
0.9 × tCK
1.1 × tCK
3, 8
min(tCH, tCL)

3
DQS (リード)パルス幅
tHP−tQHS

4, 8
tQSQV
出力データ有効時間
tHP−tQHS

4, 8
tQHS
DQ ホールドスキューファクター

0.055 × tCK +0.17
tDQSS
DQS (ライト)立ち上がりエッジセットアップ時間
0.75 × tCK
1.25 × tCK
3
tDSPRE
DQS (ライト)プリアンブルパルス幅
0.25 ×tCK

4
0

3
tDSPREH DQS 1st 低レベル入力ホールド時間
0.25 × tCK

3
tDSP
DQS 高または低レベル入力パルス幅
0.35 × tCK
0.65 × tCK
4
tDSS
DQS 入力立下りエッジ – CLK セットアップ時間
0.75

3, 4
tDSH
DQS 入力立下りエッジ – CLK ホールドタイム時間
0.55

3, 4
tDSPST
DQS (ライト)ポストアンブルパルス幅
0.4 × tCK

4
0.75

3, 4
tDSPRES DQS 1st 入力セットアップ時間
tDSPSTH DS (ライト) ポストアンブルホールド時間
ns
tDS
データ入力セットアップ時間
0.35

4
tDH
データ入力ホールド時間
0.35

4
tIS
コマンド/アドレス入力セットアップ時間
0.5

3
tIH
コマンド/アドレス入力ホールド時間
0.5

3
Rev 1.1
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AC 許容動作条件及び特性 (注: 1, 2) (続き)
記 号
項
目
最小
最大
単位
注
−0.5

3,6,8

0.5
3,7,8
tLZ
出力ローインピーダンス時間
tHZ
出力ハイインピーダンス
tQSLZ
DQS 出力ローインピーダンス時間
−0.5

3,6,8
tQSHZ
DQS 出力ハイインピーダンス時間
−0.5
0.5
3,7,8
tQPDH
PD 高レベルホールド時間
0

tPDEX
パワーダウンイグジット
0.6

tT
立ち上がり/立ち下がり時間
0.1
1
tFPDL
PD ロー入力タイミング (セルフリフレッシュ)
−0.5 × tCK
5
tOIT
OCD ドライブモード出力遅れ時間
0
12
tREFI
オートリフレッシュ間隔
0.4
3.9
tPAUSE
電源投入後安定時間
200

IRC
ランダムリード/ライトサイクル時間(同一バンク)
6

IRCD
RDA/WRA-LAL コマンド間隔 (同一バンク)
1
1
IRAS
LAL-RDA/WRA コマンド間隔 (同一バンク)
5

IRBD
ランダムバンクアクセス間隔 (他バンク間)
2

RDA 後 LAL-WRA コマンド間 BL = 2
2

隔 (他バンク間)
3

IRWD
BL = 4
IWRD
WRA 後 LAL-RDA コマンド間隔(他バンク間)
1

IRSC
モードレジスタセットサイクル時間
6

IPD
PD ロー入力・入力非活性時間

1
IPDA
PD ハイ入力・入力バッファ活性時間

1
IPDV
REF コマンド・パワーダウン間隔
22

IREFC
オートリフレッシュサイクル時間
22

ICKD
REF コマンド・クロック入力ディセーブル時間(セルフリフ
レッシュエントリー時)
IREFC

ILOCK
DLL 安定時間 (RDA コマンド間)
200

ns
3
3
µs
5
cycle
Rev 1.1
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AC テスト条件
記
号
項
目
定
格
単 位
VIH (min)
高レベル入力電圧 (AC)
VREF + 0.2
V
VIL (max)
低レベル入力電圧 (AC)
VREF − 0.2
V
VREF
入力基準電圧
VDDQ/2
V
VTT
終端電圧
VREF
V
VSWING
入力信号最大振幅
0.7
V
Vr
差動クロック入力基準電圧
VX (AC)
V
VID (AC)
CLK, CLK 入力電圧差
1.0
V
SLEW
入力信号最小移行レート
2.5
V/ns
VOTR
出力信号測定基準電位
VDDQ/2
V
注
9
VDDQ
VTT
VIH min (AC)
VSWING
25 Ω
VREF
Output
VIL max (AC)
Measurement point
VSS
∆T
∆T
AC Test Load
SLEW = (VIH min (AC) − VIL max (AC))/∆T
注:
(1)
立ち上がり、立ち下がり時間は VIH min (DC)と VIL max (DC)の間で定義されます。
入力信号の立ち上がり、立ち下がりの傾きは一定とします。
(2)
単位が Cycle で記述された項目の値は tCK 値より計算されますが、小数点第 2 位以下は切り上げています。
(例 : tDQSS = 0.75 × tCK, tCK = 5 ns, 0.75 × 5 ns = 3.75 ns → 3.8 ns)
(3)
これらの項目は、差動クロック(CLK、 CLK )の AC 交差点から定義されます。
(4)
これらの項目は、DQS の遷移信号が VREF 電位と交差するポイントから定義されます。
DQS が使用されている場合は、これらの項目は DQS と DQS の交差するポイントから定義されます。
(5)
tREFI (max)は均等分散リフレッシュの場合に適用されます。
tREFI (min)集中リフレッシュ及び分散リフレッシュのどちらにも適用されます。
tREFI (min)は任意の連続した 8 回のオートリフレッシュコマンド間隔が常に 400ns 以上でなければいけません。
言い換えると、3.2 µs (8 × 400 ns)内に実行可能なオートリフレッシュの回数は、最大で 8 回迄です。
(6)
ローインピーダンスの状態は VDDQ/2 ± 0.2 V に達した状態です。
(7)
ハイインピーダンスの状態は出力バッファが駆動していない状態です。
(8)
これらの項目はクロックのジッターに依存します。これらの項目の値は安定したクロックにおいて測定された場
合のものです。
(9)
出力タイミングは、Normal Output Driver にて定義されます。
VDDQ = 1.4V ∼ 1.6V の場合、出力タイミングは Strong Output Driver にて定義されます。
(10)
これらの値は tCK が 6.0ns 以下の条件で測定されます。tCK が 6.0ns 以上の場合には Speed version に関わらず、
下記の値で測定されます。
tCKQS (MIN/MAX) = −0.6ns / 0.6ns, tAC (MIN/MAX) = −0.65ns / 0.65ns
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TC59LM906AMG-37
電源投入
(1)
電源(VDD、VDDQ)を立ち上げる前に PD をロー状態(≤ 0.2 V)にします。
(2)
VDDQ は VDD と同時か VDD より後に立ち上げます。
(3)
VREF は VDDQ と同時ないしは VDDQ よりも後に立ち上げます。
(4)
電源が所望の電位に到達後、クロック(CLK、CLK )を入力し、電源、クロック入力が安定した状態で 200 µs のポー
ズタイムをとります。
(5)
電源とクロックが安定後、NOP 状態(DESL)かつ PD をハイ状態にします。
(6)
EMRS コマンドで DLL をイネーブルにし、ドライバストレングス、データストローブタイプをセットします。こ
の時の A7∼A9 は”0”を入力して下さい (OCD calibration mode exit コマンド)。(注: 1, 2)
(7)
モードレジスタセットコマンドにて CAS レイテンシ(CL)、バーストタイプ(BT)、バースト長(BL)をセットします。
(注 1)
(8)
2 回以上のオートリフレッシュを実行します。(注 1)
(9)
EMRS から 200 クロック後に通常動作可能です。
(10)
Off Chip Driver (OCD)インピーダンス調整を使う場合は、OCD インピーダンス調整のシーケンスを実行して下
さい。
注:
(1)
ステップ(6)、(7)、(8)は順不同です。
(2)
TC59LM906AMG の場合、 DQS の設定を行います。
(3)
“ロー”はロジック低レベル状態、”ハイ”はロジック高レベル状態を意味します。
(4)
電源投入中の DQ 出力はハイインピーダンス状態になります。
2.5V(TYP)
VDD
1.5V or 1.8V(TYP)
VDDQ
1/2 VDDQ(TYP)
VREF
CLK
CLK
lRSC
tPDEX
lRSC
lREFC
lREFC
200us(min)
PD
lLOCK = 200clock cycle(min)
lPDA
Command
DESLRDA MRS DESL
op-code
RDA MRS
DESL WRA REF
DESL
WRA REF
DESL
op-code
Address
EMRS
MRS
DQ
Hi-Z
DQS
Hi-Z
DQS
EMRS
MRS
Auto Refresh cycle
Normal Operation
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TC59LM906AMG-37
タイミング図
コマンド入力タイミング
コマンド、アドレス
tCK
tCK
tCH
tCL
CLK
CLK
tIS
tIH
tIS
1st
CS
tIS
2nd
tIH
tIS
1st
FN
tIS
A0~A13
BA0~BA2
tIH
tIH
2nd
tIH
tIH
tIS
UA, BA
LA
データ
•
DQS イネーブルモード
DQS
DQS
tDS tDH
tDS tDH
tDS tDH
tDS tDH
DQ (input)
•
DQS ディセーブルモード
DQS
DQ (input)
入力真理値表参照.
CLK, CLK タイミング
tCH
tCL
VIH
VIH (AC)
VIL (AC)
VIL
CLK
CLK
tT
tT
tCK
VIH
CLK
VID (AC)
CLK
VX
VX
VIL
VX
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TC59LM906AMG-37
リードタイミング (Burst Length = 4)
tCH
tCL
tCK
CLK
CLK
tIS tIH
LAL (after RDA)
Input
(control &
addresses)
DESL
tCKQS
tQSLZ
tCKQS
tQSPRE
DQS/ DQS
(output)
tQSHZ
Hi-Z
PostAMGl
PreAMGle
tLZ
tQSQ
DQ
(output)
tCKQS
tQSP tQSP
Hi-Z
tQSQV
tQS
Q0
tAC
tQSQ
tQSQV
Q1
tAC
Q2
tHZ
Q3
tAC
tOH
DQS ディセーブル状態で、 DQS はハイインピーダンスです。
DQS は、EMRS にて設定可能です。
Rev 1.1
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TC59LM906AMG-37
ライトタイミング (Burst Length = 4)
tCH
tCL
tCK
CLK
CLK
tIS tIH LAL (after WRA)
Input
(control &
addresses)
DESL
tDSS
tDSPRES
tDSS
tDSPSTH
tDSPREH tDSP tDSP tDSP tDSPST
DQS/ DQS
(input)
PreAMGle
tDSPRE
PostAMGl
tDS
tDS
tDH
DQ
(input)
D0
tDQSS
tDS
tDH
D1
D2
tDH
D3
tDQSS
DQS ディセーブル状態で、 DQS はハイインピーダンスです。
DQS は、EMRS にて設定可能です。
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TC59LM906AMG-37
tREFI, tPAUSE, Ixxxx タイミング
CLK
CLK
tREFI, tPAUSE, IXXXX
tIS tIH
tIS tIH
Input
(control &
addresses)
Command
Command
注: “IXXXX”は“IRC”、“IRCD”、“IRAS”等を意味します。
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動作真理値表 (注: 1, 2, 3)
コマンド真理値表 (注: 4)
• 1st コマンド
記
号
項
目
CS
FN
BA2~BA0
A13~A9
A8
A7~A0
NOTES
DESL
Device Deselect
H
×
×
×
×
×
-
RDA
Read with Auto-close
L
H
BA
UA
UA
UA
-
WRA
Write with Auto-close
L
L
BA
UA
UA
UA
-
CS
FN
BA1~BA0
BA2
A13
A12~A9
A8
A7~A0
NOTES
• 2nd コマンド
記
号
項
目
LAL
Lower Address Latch
H
×
×
V
V
×
LA
LA
-
REF
Auto-Refresh
L
×
×
×
×
×
×
×
-
MRS
Mode Register Set
L
×
V
L
L
L
L
V
-
注:
1. L = Logic Low, H = Logic High, × = either L or H, V = Valid (specified value), BA = Bank Address, UA = Upper Address,
LA = Lower Address
2. 全てのコマンドは各コマンド入力にとって正当な状態で入力されるものとします。
3. SELFX と PDEX を除く全てのコマンドは。CLK の立ち上がりにおける差動クロック入力交差点で取り込まれます。
4. 動作モードは 1 番目のコマンドと 2 番目のコマンドの組み合わせによって決まります。”状態遷移図”と以下のコマンド
表を参照してください
リードコマンド表
コマンド (記号)
CS
FN
BA2~BA0
A13~A9
A8
A7~A0
NOTES
RDA (1st)
L
H
BA
UA
UA
UA
-
LAL (2nd)
H
×
×
×
LA
LA
-
コマンド (記号)
CS
FN
BA1~BA0
BA2
A13
A12~A9
A8
A7~A0
NOTES
WRA (1st)
L
L
BA
BA
UA
UA
UA
UA
-
LAL (2nd)
H
×
×
VW0
VW1
×
LA
LA
-
ライトコマンド表
注:
6. BA2、A13~ A11 はライト動作時のバリアブルライトバースト長制御に使用します。
Rev 1.1
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動作真理値表 (続き)
バリアブルライト(VW)真理値表
記
号
項
目
VW0
VW1
Write All Words
L
×
Write First One Word
H
×
Reserved
L
L
Write All Words
H
L
Write First Two Words
L
H
Write First One Word
H
H
BL=2
BL=4
モードレジスタセットコマンド表
注:
コマンド (記号)
CS
FN
BA2~BA0
A13~A8
RDA (1st)
L
H
×
×
×
-
MRS (2nd)
L
×
V
V
V
8
CS
FN
BA2~BA0
A13~A8
A7~A0 NOTES
8. “モードレジスタ表”を参照して下さい。
オートリフレッシュコマンド表
コマンド
(記号)
現在の状態
Active
WRA (1st)
Auto-Refresh
REF (2nd)
項
目
PD
A7~A0 NOTES
n−1
n
Standby
H
H
L
L
×
×
×
-
Active
H
H
L
×
×
×
×
-
CS
FN
BA2~BA0
A13~A8
セルフリフレッシュコマンド表
コマンド
(記号)
現在の状態
Active
WRA (1st)
Self-Refresh Entry
項
目
Self-Refresh Continue
Self-Refresh Exit
PD
A7~A0 NOTES
n−1
n
Standby
H
H
L
L
×
×
×
-
REF (2nd)
Active
H
L
L
×
×
×
×
9, 10

Self-Refresh
L
L
×
×
×
×
×
-
SELFX
Self-Refresh
L
H
H
×
×
×
×
11
CS
FN
BA2~BA0
A13~A8
パワーダウンコマンド表
項
目
Power Down Entry
Power Down Continue
Power Down Exit
注:
9.
コマンド
(記号)
現在の状態
PDEN
PD
A7~A0 NOTES
n−1
n
Standby
H
L
H
×
×
×
×
10

Power Down
L
L
×
×
×
×
×
-
PDEX
Power Down
L
H
H
×
×
×
×
11
PD は REF コマンドに対して tFPDL の範囲内でロー状態にしなければなりません。
10.
PD はロー状態にする時は、DQ ピンの状態がハイインピーダンス状態後にしてください。
11.
PD をロー状態からハイ状態へ移行した場合、クロックに対して非同期動作となります。
Rev 1.1
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動作真理値表 (続き)
現在の状態
PD
n−1 n
CS
FN
アドレス
コマンド
アクション
注
Idle
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN


Row Active for Read
H
H
H
H
L
H
H
L
L
×
H
L
H
L
×
×
×
×
×
×
LA
Op-code
×
×
×
LAL
MRS/EMRS
PDEN
MRS/EMRS

Row Active for Write
H
H
H
H
L
H
H
L
L
×
H
L
H
L
×
×
×
×
×
×
LA
×
×
×
×
LAL
REF
PDEN
REF (self)

Read
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN


H
H
H
×
×
DESL
H
H
H
H
L
H
H
L
L
×
L
L
H
L
×
H
L
×
×
×
BA, UA
BA, UA
×
×
×
RDA
WRA
PDEN


Data Write & Continue Burst Write to
End
Illegal
Illegal
Illegal
Illegal
Invalid
Auto-Refreshing
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN


NOP → Idle after IREFC
Illegal
Illegal
Self-Refresh Entry
Illegal
Refer to Self-Refreshing State
Mode Register
Accessing
H
H
H
H
H
L
H
H
H
L
L
×
H
L
L
H
L
×
×
H
L
×
×
×
×
BA, UA
BA, UA
×
×
×
DESL
RDA
WRA
PDEN


NOP → Idle after IRSC
Illegal
Illegal
Illegal
Illegal
Invalid
H
L
×
L
×
×
×
×
×
×


L
H
H
×
×
PDEX
L
H
L
×
×

Invalid
Maintain Power Down Mode
Exit Power Down Mode → Idle after
tPDEX
Illegal
H
L
L
L
×
L
H
H
×
×
H
L
×
×
×
×
×
×
×
×


SELFX

Invalid
Maintain Self-Refresh
Exit Self-Refresh → Idle after IREFC
Illegal
Write
Power Down
Self-Refreshing
注:
NOP
Row activate for Read
Row activate for Write
Power Down Entry
Illegal
Refer to Power Down State
12
Begin Read
Access to Mode Register
Illegal
Illegal
Invalid
Begin Write
Auto-Refresh
Illegal
Self-Refresh Entry
Invalid
Continue Burst Read to End
Illegal
Illegal
Illegal
Illegal
Invalid
13
13
13
13
14
12. 全てのバンクがアイドル状態でなければ禁止コマンドとなります。
13. 指定された状態のバンクに対しての禁止コマンドです。バンクアドレスによって指定されたバンクによっては、正常な
動作が可能です。
14. tFPDL 規定を満たしていること。
Rev 1.1
2005-11-08
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TC59LM906AMG-37
モードレジスタ表
MRS (レギュラーモードレジスタセット) (注: 1)
*1
ADDRESS
*1
BA1
BA0
0
0
Register
BA2, A13~A8
0
A7
*3
A6~A4
A3
A2~A0
CL
BT
BL
TE
A7
TEST MODE (TE)
A3
BURST TYPE (BT)
0
Regular (default)
0
Sequential
1
Test Mode Entry
1
Interleave
A2
A1
A0
*2
0
0
0
*2
0
0
1
2
Reserved*2
0
1
0
4
*2
0
1
1
A6
A5
A4
CAS LATENCY (CL)
0
0
×
Reserved
0
1
0
Reserved
0
1
1
1
0
0
Reserved
1
0
1
5
1
1
0
Reserved
1
1
1
Reserved
BURST LENGTH (BL)
Reserved
Reserved
*2
*2
×
×
A10
A9~A7
A6
A5~A2
A1
DQS
OCD
DIC
0
DIC
1
*2
*2
EMRS (エクステンディッドモードレジスタセット) (注: 4)
ADDRESS
*4
BA0
0
1
Register
注:
BA2, A13~A12
0
A11
0
*6
A6
A1
OUTPUT DRIVE IMPEDANCE
CONTROL (DIC)
OCD Calibration mode exit
0
0
Normal Output Driver
1
Drive (1)
0
1
Strong Output Driver
1
0
Drive (0)
1
0
Weak Output Driver
1
0
0
Adjust mode
1
1
Full Strength Output Driver
1
1
1
OCD Calibration default
A9
A8
A7
0
0
0
0
0
0
1.
2.
3.
4.
5.
6.
*4
BA1
Driver Impedance Adjustment
A0
*5
DS
A10
DQS Enable
A0
DLL SWITCH (DS)
0
Disable
0
DLL Enable
1
Enable
1
DLL Disable
レギュラーモードレジスタは BA0 = 0 と BA1 = 0 の組み合わせによって選択されます。
レギュラーモードレジスタ中の“Reserved”にはセットしないで下さい。
テストモードは特殊な動作モードの為、レギュラーモードレジスタの際の A7 は“0” (ロー状態)にセットして下さい。
エクステンディッドモードレジスタは BA0 = 1 と BA1 = 0 の組み合わせによって選択されます。
エクステンディッドモードレジスタ時の A0 は"0"(ロー状態)にセットしてください。
エクステンディッドモードレジスタ時の A11 は"0"(ロー状態)にセットしてください。
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TC59LM906AMG-37
状態遷移図
SELFREFRESH
POWER
DOWN
SELFX
( PD = H)
PDEX
( PD = H)
PD = L
PDEN
( PD = L)
STANDBY
(IDLE)
PD = H
AUTOREFRESH
MODE
REGISTER
WRA
RDA
REF
MRS
ACTIVE
(RESTORE)
ACTIVE
LAL
LAL
WRITE
(BUFFER)
READ
Command input
Automatic return
アクティブ状態にいける 2 番目のコ
マンドは、RDA または WRA コマンド
入力から 1 クロック後に入力されな
ければなりません。
Rev 1.1
2005-11-08
20/47
TC59LM906AMG-37
タイミング図
シングルバンクリードタイミング
0
1
2
3
4
5
6
7
8
9
10
11
12
13
RDA
LAL
14
15
CLK
CLK
IRC = 6 cycles
IRC = 6 cycles
Command
RDA
LAL
IRCD=1 cycle
Address
UA
Bank Add.
#0
DESL
IRAS = 5 cycles
LA
RDA
LAL
IRCD=1 cycle
UA
DESL
IRAS = 5 cycles
LA
IRCD=1 cycle
UA
#0
DESL
LA
#0
BL = 2
DQS/ DQS
(output)
Hi-Z
CL = 5
DQ
(output)
Hi-Z
CL = 5
Q0 Q1
Q0 Q1
BL = 4
DQS/ DQS
(output)
Hi-Z
CL = 5
DQ
(output)
Hi-Z
CL = 5
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
Rev 1.1
2005-11-08
21/47
TC59LM906AMG-37
シングルバンクライトタイミング
0
1
2
3
4
5
6
7
8
9
10
11
12
13
WRA
LAL
14
15
CLK
CLK
IRC = 6 cycles
Command
WRA
LAL
IRCD=1 cycle
Address
UA
Bank Add.
#0
DESL
IRC = 6 cycles
WRA
IRAS = 5 cycles
LAL
IRCD=1 cycle
LA
UA
DESL
IRAS = 5 cycles
DESL
IRCD=1 cycle
LA
UA
#0
LA
#0
BL = 2
DQS/ DQS
(input)
WL = 4
DQ
(input)
WL = 4
D0 D1
D0 D1
BL = 4
DQS/ DQS
(input)
WL = 4
DQ
(input)
WL = 4
D0 D1 D2 D3
D0 D1 D2 D3
Rev 1.1
2005-11-08
22/47
TC59LM906AMG-37
シングルバンクリード/ライトタイミング
0
1
2
3
4
5
6
7
8
9
10
11
12
13
RDA
LAL
UA
LA
14
15
CLK
CLK
IRC = 6 cycles
IRC = 6 cycles
RDA
LAL
Address
UA
LA
Bank Add.
#0
Command
BL = 2
DQS
DQS
DESL
WRA
LAL
UA
LA
DESL
#0
DESL
#0
Hi-Z
Hi-Z
CL = 5
WL = 4
Hi-Z
Q0 Q1
DQ
D0 D1
BL = 4
DQS
DQS
Hi-Z
Hi-Z
WL = 4
CL = 5
DQ
Hi-Z
Q0 Q1 Q2 Q3
D0 D1 D2 D3
Rev 1.1
2005-11-08
23/47
TC59LM906AMG-37
マルチプルバンクリードタイミング
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
IRBD = 2 cycles
Command
Address
Bank Add.
IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles
RDA
LAL
RDA
LAL
UA
LA
UA
LA
Bank
"a"
DESL
Bank
"b"
IRBD = 2 cycles
RDA
LAL
RDA
LAL
RDA
LAL
RDA
LAL
RDA
LAL
UA
LA
UA
LA
UA
LA
UA
LA
UA
LA
Bank
"a"
Bank
"b"
Bank
"c"
Bank
"d"
Bank
"a"
IRC (Bank"a") = 6 cycles
IRC (Bank"b") = 6 cycles
BL = 2
DQS/ DQS
(output)
Hi-Z
CL = 5
CL = 5
DQ
(output)
Hi-Z
Qa0Qa1
Qb0Qb1
Qa0Qa1
Qb0Qb1
BL = 4
DQS/ DQS
(output)
Hi-Z
CL = 5
CL = 5
DQ
(output)
Hi-Z
注:
Qa0Qa1Qa2Qa3Qb0Qb1Qb2Qb3
Qa0Qa1Qa2Qa3Qb0Qb1Qb2
同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.1
2005-11-08
24/47
TC59LM906AMG-37
マルチプルバンクライトタイミング
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
IRBD = 2 cycles
Command
WRA
LAL
WRA
LAL
UA
LA
UA
LA
Address
Bank Add.
IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles IRBD = 2 cycles
Bank
"a"
DESL
Bank
"b"
WRA
LAL
WRA
LAL
WRA
LAL
WRA
LAL
WRA
LAL
UA
LA
UA
LA
UA
LA
UA
LA
UA
LA
Bank
"a"
Bank
"b"
Bank
"c"
Bank
"d"
Bank
"a"
IRC (Bank"a") = 6 cycles
IRC (Bank"b") = 6 cycles
BL = 2
DQS/ DQS
(input)
WL = 4
WL = 4
DQ
(input)
Da0Da1
Db0Db1
Da0 Da1
Db0 Db1
Dc0 Dc1
BL = 4
DQS DQS
(input)
WL = 4
WL = 4
DQ
(input)
Da0Da1Da2Da3Db0Db1Db2Db3
注:
Da0 Da1 Da2 Da3 Db0 Db1 Db2Db3Dc0Dc1
同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.1
2005-11-08
25/47
TC59LM906AMG-37
マルチプルバンクリード/ライトタイミング (BL = 2)
0
1
2
3
4
5
6
7
8
LAL
RDA
LAL
9
10
11
12
13
14
15
LAL
RDA
LAL DESL WRA
LA
UA
LA
CLK
CLK
IRBD = 2 cycles
Command
WRA
LAL
RDA
IWRD = 1 cycle
Address
Bank Add.
UA
Bank
"a"
LA
UA
LAL
DESL WRA
IRWD = 2 cycles IWRD = 1 cycle
LA
Bank
"b"
UA
Bank
"c"
LA
UA
DESL WRA
IRWD = 2 cycles
LA
Bank
"d"
UA
Bank
"a"
UA
Bank
"b"
Bank
"c"
IRC (Bank"a")
IRC (Bank"b")
DQS
DQS
Hi-Z
Hi-Z
CL = 5
WL = 4
DQ
注:
Hi-Z
Da0 Da1
Qb0 Qb1
Dc0 Dc1
Qd0 Qd1
Da0 Da1
同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.1
2005-11-08
26/47
TC59LM906AMG-37
マルチプルバンクリード/ライトタイミング (BL = 4)
0
1
2
3
4
5
6
7
8
9
WRA
LAL
RDA
LAL
10
11
12
13
14
15
WRA
LAL
RDA
LAL
CLK
CLK
IRBD = 2 cycles
Command
WRA
LAL
RDA
IWRD = 1 cycle
Address
Bank Add.
UA
Bank
"a"
LA
UA
DESL
LAL
IRWD = 3 cycles
LA
IWRD = 1 cycle
UA
Bank
"b"
LA
Bank
"c"
UA
DESL
IRWD = 3 cycles
LA
Bank
"d"
IWRD = 1 cycle
UA
Bank
"a"
LA
UA
LA
Bank
"b"
IRC (Bank"a")
IRC (Bank"b")
DQS
DQS
Hi-Z
Hi-Z
CL = 5
WL = 4
DQ
注:
Hi-Z
Da0 Da1 Da2 Da3
Qb0 Qb1 Qb2 Qb3
Dc0 Dc1 Dc2 Dc3
Qd0 Qd1 Qd2
同一バンクに対しては lRC 規定を満たさなければなりません。
Rev 1.1
2005-11-08
27/47
TC59LM906AMG-37
バリアブルライト(VW)によるライトコントロール
0
1
2
3
4
5
6
7
WRA
LAL
UA
LA=#1
VW=1
8
9
10
11
12
13
14
15
CLK
CLK
BL = 2, SEQUENTIAL MODE
Command
Address
Bank Add.
WRA
LAL
UA
LA=#3
VW=All
Bank
"a"
VW=A11
IRC =6
DESL
DESL
Bank
VW=1
"a"
VW0 = Low
VW1 = don't care
VW0 = High
VW1 = don't care
WL = 4
WL = 4
DQS/ DQS
(input)
DQ
(input)
Lower Address
D0 D1
D0
#3 #2
#1 (#0)
Last one data is masked.
BL = 4, SEQUENTIAL MODE
Command
Address
Bank Add.
WRA
LAL
UA
LA=#1
VW=1
Bank
"a"
VW=1
VW0 = High
VW1 = High
IRC =6
DESL
WRA
LAL
UA
LA=#2
VW=2
DESL
Bank
VW=2
"a"
VW0 = Low
VW1 = High
WL = 4
WL = 4
DQS/ DQS
(input)
DQ
(input)
Lower Address
D0
D0 D1
#1 (#2)(#3)(#0)
#2 #3 (#0)(#1)
Last three data are masked.
Last two data are masked.
注: バースト長後半のデータがマスクされる場合でも、DQS ( DQS )の入力は MRS で設定されたバースト長分まで
継続して下さい。
Rev 1.1
2005-11-08
28/47
TC59LM906AMG-37
パワーダウンタイミング (CL = 5, BL = 4)
リードサイクルからのパワーダウンタイミング
0
1
2
3
4
5
6
7
8
9
10
n-2
n-1
n
n+1
n+2
CLK
CLK
IPDA
Command
Address
RDA
LAL
UA
LA
DESL
DESL
RDA
or
WRA
UA
tIS
IPD = 1 cycle
tIH
PD
tQPDH
DQS
(output)
Hi-Z
DQS
(output)
Hi-Z
tPDEX
lRC(min) , tREFI(max)
Hi-Z
CL = 5
DQ
(output)
Hi-Z
Q0 Q1 Q2 Q3
Power Down Entry
注:
Hi-Z
Power Down Exit
PD はデータ出力が終了するまでハイ状態を維持しなければなりません。
PD はデータ保持の為 tREFI(max.) 規定内でハイ状態にしなければなりません。
パワーダウンモード中は、 PD をロー状態にし、安定したクロック信号を続けなければなりません。
PD がハイ状態に遷移した後の lPDA サイクル後にコマンド入力が有効となります。
Rev 1.1
2005-11-08
29/47
TC59LM906AMG-37
パワーダウンタイミング (CL = 5, BL = 4)
ライトサイクルからのパワーダウンタイミング
0
1
2
3
4
5
6
7
8
9
10
n-2
n-1
n
n+1
n+2
CLK
CLK
IPDA
Command
Address
RDA
LAL
UA
LA
DESL
DESL
RDA
or
WRA
UA
tIS
IPD = 1 cycle
tIH
PD
tQPDH
WL = 4
2 clock cycles
tPDEX
lRC(min) , tREFI(max)
DQS
(input)
DQS
(input)
WL = 4
DQ
(input)
D0 D1 D2 D3
注:
PD は LAL コマンドから WL+2 クロックまでハイ状態を維持しなければなりません。
PD はデータ保持の為 tREFI(max.)規定内でハイ状態にしなければなりません。
パワーダウンモード中は、 PD をロー状態にし、安定したクロック信号を続けなければなりません。
PD がハイ状態に遷移した後の lPDA サイクル後にコマンド入力が有効となります。
Rev 1.1
2005-11-08
30/47
TC59LM906AMG-37
モードレジスタセットタイミング (CL = 5, BL = 2)
リード動作からのモードレジスタセット動作
0
1
2
3
4
5
6
7
14
15
RDA
or
WRA
LAL
Valid
(opcode)
UA
LA
BA0="0"
BA1="0"
BA2="0"
BA
8
9
10
11
12
13
CLK
CLK
IRSC
RDA
LAL
A13~A0
UA
LA
BA0~BA2
BA
Command
DESL
RDA
MRS
DESL
CL + BL/2
Hi-Z
DQS
(output)
Hi-Z
DQS
DQ
(output)
Q0 Q1
注:
リード動作の LAL コマンドから MRS の RDA コマンド入力までのタイミングは CL+BL/2(最小)。
Rev 1.1
2005-11-08
31/47
TC59LM906AMG-37
モードレジスタセットタイミング (CL = 5, BL = 4)
ライト動作からのモードレジスタセット動作
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
IRSC
WRA
LAL
A13~A0
UA
LA
BA0~BA2
BA
Command
RDA
DESL
RDA
or
WRA
LAL
Valid
(opcode)
UA
LA
BA0="0"
BA1="0"
BA2="0"
BA
MRS
DESL
WL+BL/2
DQS
(input)
DQS
(input)
DQ
(input)
D0 D1 D2 D3
注:
ライト動作の LAL コマンドから MRS の RDA コマンド入力までのタイミングは WL+BL/2(最小)。
Rev 1.1
2005-11-08
32/47
TC59LM906AMG-37
エクステンディッドモードレジスタセットタイミング (CL = 5, BL = 2)
リード動作からのエクステンディッドモードレジスタセット動作
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
RDA
or
WRA
LAL
Valid
(opcode)
UA
LA
BA0="1"
BA1="0"
BA2="0"
BA
CLK
CLK
IRSC
RDA
LAL
A13~A0
UA
LA
BA0~BA2
BA
Command
DESL
RDA
MRS
DESL
CL + BL/2
DQS
(output)
Hi-Z
Hi-Z
DQS
DQ
(output)
注:
Q0 Q1
リード動作の LAL コマンドから EMRS の RDA コマンド入力までのタイミングは CL+BL/2(最小)
通常動作時には、DLL スイッチをイネーブルモードにセットしなければなりません。
初期 EMRS 設定後は、DLL 安定時間が必要です。
Rev 1.1
2005-11-08
33/47
TC59LM906AMG-37
エクステンディッドモードレジスタセットタイミング (CL = 5, BL = 4)
ライト動作からのエクステンディッドモードレジスタセット動作
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CLK
CLK
IRSC
WRA
LAL
A13~A0
UA
LA
BA0~BA2
BA
Command
RDA
DESL
RDA
or
WRA
LAL
Valid
(opcode)
UA
LA
BA0="1"
BA1="0"
BA2="0"
BA
MRS
DESL
WL+BL/2
DQS
(input)
DQS
(input)
DQ
(input)
D0 D1 D2 D3
注: ライト動作の LAL コマンドから EMRS の RDA コマンド入力までのタイミングは WL+BL/2(最小)。
通常動作時には、DLL スイッチをイネーブルにセットしなければなりません。
初期 EMRS 設定後は、DLL 安定時間が必要です。
Rev 1.1
2005-11-08
34/47
TC59LM906AMG-37
オートリフレッシュタイミング (CL = 5, BL = 4)
0
1
2
3
4
5
6
7
n−1
8
n
n+1
n+2
RDA
or
WRA
LAL or
MRS or
REF
CLK
CLK
IRC = 6 cycles
Command
RDA
LAL
Bank, Address
Bank,
UA
LA
IRCD = 1 cycle
DQS/ DQS
(output)
IREFC = 18 cycles
DESL
WRA
IRAS = 5 cycles
REF
IRCD = 1 cycle
Hi-Z
Hi-Z
CL = 5
DQ
(output)
Hi-Z
Hi-Z
注:
Q0 Q1 Q2 Q3
IREFC は 18 クロックサイクル必要です。オートリフレッシュ動作を実行する場合は、tREFI で規定されているオー
トリフレッシュコマンドの総合的な平均間隔を満たすようにして下さい。tREFI は任意のサンプリングされた 8 回
のオートリフレッシュにおけるコマンド平均間隔時間です。
t1
t2
t3
t7
t8
CLK
WRA REF
WRA REF
WRA REF
WRA REF
WRA REF
8 Refresh cycle
tREFI =
Total time of 8 Refresh cycle
8
=
t1 + t2 + t3 + t4 + t5 + t6 + t7 + t8
8
tREFI はリードやライト動作よりも活性化する領域が大きいリフレッシュ動作で部分的に電流が集中す
る事を避ける為に規定されています。
Rev 1.1
2005-11-08
35/47
TC59LM906AMG-37
セルフリフレッシュエントリータイミング
0
1
2
3
4
m−1
5
m+1
m
CLK
CLK
IRCD = 1 cycle
WRA
Command
IREFC
REF
DESL
tFPDL (min) tFPDL (max)
Auto Refresh
PD
Self Refresh Entry
IPDV *2
ICKD
tQPDH
Hi-Z
DQS/ DQS
(output)
DQ
(output)
Hi-Z
Qx
注:
部分の指定は無し。
1.
2. セルフリフレッシュエントリーするには、tFPDL(min)と tFPDL(max)の間で必ずローにして下さい。
もし lPDV 後にローにするとオートリフレッシュ実行後にパワーダウンモードエントリーを行います。
PD が tFPDL(max)と lPDV の間でローとなった場合は、オートリフレッシュ後にセルフリフレッシュ
またはパワーダウンモードにエントリーします。
3. セルフリフレッシュエントリーで PD がロー状態になっていても REF コマンドから少なくとも
lCKD 分はクロック入力を続ける必要があります。
4. ライト動作後にセルフリフレッシュにエントリーするには、ライト動作の LAL コマンドから REF
コマンドまでのタイミングは WL+3 クロック(最小)必要です。
セルフリフレッシュイグジットタイミング
0
1
2
m−1
m+1
m
m+2
n−1
n
n+1
p−1
p
CLK
CLK
*2
IREFC
*3
DESL
Command
IREFC
WRA
*4
REF
*4
IRCD = 1 cycle
Command (1st)*5
Command (2nd)*5
DESL
RDA
*6
LAL
*6
IRCD = 1 cycle
PD
tPDEX
DQS/ DQS
(output)
Hi-Z
DQ
(output)
Hi-Z
ILOCK
Self-Refresh Exit
注:
1.
部分の指定は無し。
2. セルフリフレッシュ中にクロック入力を停止されている場合は、 PD をハイ状態にする前にクロック入
力を安定させて下さい。
3. PD をハイ状態にした後 IREFC 相当分の DESL コマンドを入力して下さい。
4. セルフリフレッシュイグジット直後、いかなる他の動作を実行するよりも前にオートリフレッシュサイ
クルを一回実行する必要があります。
5. リードコマンドを除く他のコマンドは IREFC 後から挿入可能です。
6. リードコマンド(RDA + LAL)は ILOCK 後から挿入可能です。
Rev 1.1
2005-11-08
36/47
TC59LM906AMG-37
機能説明
TM
Network FCRAM
FCRAMTM は Fast Cycle Random Access Memory の略語です。FCRAMTM は高速ランダムコアアクセス、ローレイ
テンシ、低消費電力、高速データ転送能力を備えたメモリです。
ピン機能
クロック入力: CLK & CLK
CLK と CLK 入力は同期式動作の基準クロックとして使用されます。 CS 、FN と全アドレス入力は、CLK の立ち
上がりエッジと CLK の立ち下がりエッジの交差点で取り込まれます。DQS と DQ 出力データは、CLK と CLK の交
差点から出力されます。差動クロックのタイミング基準点は、CLK と CLK の遷移信号が交差する点がポイントにな
ります。
パワーダウン: PD
PD 入力はパワーダウン及びセルフリフレッシュモードの制御に行います。 PD 入力は、標準 SDRAM の CKE 入
力のようなクロックサスペンド機能は備えていません。そのため、リードやライト動作中に PD を低レベルにする事
は避けてください。
チップセレクト & ファンクションコントロール: CS & FN
CS と FN 入力は FCRAMTM の動作コマンドを形成するための制御信号です。各動作モードは、 CS と FN 入力に
よる 2 つの連続した動作コマンドお組み合わせによって決定します。
バンクアドレス: BA0~BA2
BA0 ~ BA2 入力は、RDA コマンドや WRA コマンド入力時に取り込まれ、動作するバンクに選択されます。また、
レギュラーモードレジスタかエクステンディッドモードレジスタの選択は、MRS コマンド時の BA0 か BA1 によっ
て選択されます。
BA0
BA1
BA2
Bank #0
0
0
0
Bank #1
1
0
0
Bank #2
0
1
0
Bank #3
1
1
0
Bank #4
0
0
1
Bank #5
1
0
1
Bank #6
0
1
1
Bank #7
1
1
1
BA2 を A14 として使用する事で 4 バンク動作となります。
アドレス入力: A0~A13
アドレス入力は、各バンクにおけるメモリセル領域の任意アドレスへアクセスするために使われます。アッパーア
ドレスはバンクアドレスと共に RDA や WRA コマンド入力時に取り込まれ、ロワーアドレスは LAL コマンド入力時
に取り込まれます。A0~A13 入力は、レギュラーモードレジスタセットやイクステンディッドモードレジスタセット
におけるデータセットにも使用されます。
バンク
アッパーアドレス
ロワーアドレス
8 バンク動作時
A0~A13
A0~A8
4 バンク動作時
A0~A13, BA2(A14)
A0~A8
Rev 1.1
2005-11-08
37/47
TC59LM906AMG-37
データ入出力: DQ0~DQ7 または DQ15
DQ0~DQ15 の入力データは、DQS 入力信号の立ち上がり/立ち下がりの両エッジに同期して取り込まれます。
DQ0~DQ15 の出力データは、DQS 出力信号の立ち上がり/立ち下がりの両エッジに同期して出力されます。
データストローブ: DQS, DQS
DQS は双方向信号です。DQS の立ち上がり/立ち下がりの両エッジは、データの入力及び出力の基準エッジとして
使われます。ライト動作では入力信号として使用される DQS がライトデータの取り込みのために利用され、リード
動作では出力信号 DQS が出力データのデータストローブ信号となります。
TC59LM906AMG は DQS を備えております。 DQS がイネーブルの場合、 DQS は、リード動作では DQS のディ
ファレンシャル出力信号であり、ライト動作では DQS と DQS の交差点にてデータが取り込まれます。 DQS がディ
セーブルの場合、 DQS の状態はハイインピーダンスです。そしてデータ入力は DQS と VREF レベルの交差点で取
り込まれます。 DQS の設定はエクステンディッドモードレジスタセットで行われます。
電源端子: VDD、VDDQ、VSS、VSSQ
VDD と VSS はメモリコアと周辺回路の電源端子です。VDDQ と VSSQ は出力バッファ用の電源端子です。
入力電圧: VREF
VREF は入力における基準電圧です。
Rev 1.1
2005-11-08
38/47
TC59LM906AMG-37
コマンド機能と動作
TC59LM906AMG は、2 つの連続したコマンド入力方式を採用しています。パワーダウンモードを除く各動作モード
は、スタンバイ状態のバンクに対する 1 番目のコマンドと 2 番目のコマンドの組み合わせによって決定されます。
リード動作 (1 番目のコマンド+ 2 番目のコマンド= RDA + LAL)
アイドル状態からのバンクに対してバンクアドレス/アッパーアドレスと共に RDA コマンドを入力する事により、バ
ンクアドレスで指定されたバンクはリードモードに入ります。そして、RDA コマンド入力の次のクロックサイクル
(CLK 立ち上がりエッジ)においてロワーアドレスと共に LAL コマンドを入力することにより、DQS/ DQS 出力信号の
立ち上がり/立ち下がりの両エッジに同期して連続的にデータが出力されます(バーストリード動作)。最初の有効なリー
ドデータは、LAL コマンドの入力されたクロックから CAS レイテンシ後に出力され、バースト長分のデータが連続し
て出力されます。 CAS レイテンシ、バースト長、バーストタイプは、事前にモードレジスタに設定しておく必要があ
ります。リード動作中のバンクは、RDA コマンドから lRC 後に自動的にアイドル状態に戻ります。 DQS はディファ
レンシャルデータストローブです。
ライト動作 (1 番目のコマンド+ 2 番目のコマンド= WRA + LAL)
アイドル状態のバンクに対してバンクアドレス/アッパーアドレスと共に WRA コマンドを入力する事により、バン
クアドレスで指定されたバンクはライトモードに入ります。そして、WRA コマンド入力後の次のクロックサイクル
(CLK 立ち上がり)においてロワーアドレスと共に LAL コマンドを入力する事で、入力データは DQS/ DQS 入力信号の
立ち上がり/立ち下がりの両エッジに同期して連続的にラッチされます(バーストライト動作)。データと DQS/ DQS の
入力信号は LAL コマンドが入力されたクロックから CAS レイテンシ−1 後のクロック入力と共に供給する必要があり
ます。ライトのデータ長は LAL コマンド時のバリアブルライト(VW)の指定で決まります。DQS/ DQS はバースト長分
供給してください。 CAS レイテンシ、バースト長、バーストタイプは、事前にモードレジスタに設定しておく必要が
あります。ライト動作中のバンクは、WRA コマンドから lRC 後に自動的にアイドル状態に戻ります。DQS はディファ
レンシャルデータストローブです。
オートリフレッシュ動作 (1 番目のコマンド+ 2 番目のコマンド= WRA + REF)
TC59LM906AMG は、標準 SDRAM と同様にリフレッシュ動作が必要になります。WRA コマンドに続けて REF コ
マンドを入力する事でオートリフレッシュ動作が開始されます。オートリフレッシュモードは、全てのバンクがアイド
ル状態にある時のみ有効となります。
WRA コマンドで開始されたライトモードは、
WRA コマンドの次のクロック(CLK
立ち上がり)で LAL コマンドの換わりに REF コマンドが入力される事でキャンセルされます。オートリフレッシュコ
マンドから次のコマンドまでは lREFC で定義されます。また、オートリフレッシュコマンド入力の平均間隔について
は注意が必要です。オートリフレッシュコマンドの入力は、最大 3.9 µs に一回必要です。集中リフレッシュあるいは
ランダムな分散リフレッシュの場合、任意の 8 回連続したオートリフレッシュサイクルコマンドは平均間隔が常に
400ns 以上になるようにして下さい。この場合、3.2 µs (8 × 400 ns)以内で実行可能なオートリフレッシュサイクル数
は最大 8 回までになります。
セルフリフレッシュ動作 (1 番目のコマンド+ 2 番目のコマンド= WRA + REF with PD = “L”)
セルフリフレッシュ動作の機能は、内部タイマを用いてリフレッシュ動作が自動的に実行されるというものです。全
てのバンクがアイドル状態でかつ出力がハイインピーダンス状態の時にセルフリフレッシュコマンドを入力すること
によりセルフリフレッシュモードに入ります。セルフリフレッシュモードに入る為には、 PD は WRA コマンドに続け
て REF コマンドから tFPDL で定義されている時間内に”Low”にする必要が有ります。リフレッシュの周期を満足する
ためにセルフリフレッシュエントリーコマンドは、最後に挿入されたオートリフレッシュコマンドから 3.9µs 以内に入
力する必要があります。
一度セルフリフレッシュに入ると lREFC の期間分 DESL コマンドを続けなければなりません。
加えて、クロック入力は lCKD で定義される期間継続して下さい。セルフリフレッシュモード中は、 PD を除く全ての
入出力バッファは非活性状態になりますので、消費電力を抑えることができます。セルフリフレッシュモードイグジッ
トに関しては、 PD は DESL コマンドと共に”Low”から”High”へ切り替えて下さい。DESL コマンドは lREFC で定義
されるクロック数分絶え間なく入力する必要があります。セルフリフレッシュイグジットからちょうど lREFC 後に 1
回オートリフレッシュコマンドを入力する必要があります。
パワーダウンモード ( PD = “L”)
全てのバンクがアイドル状態でかつ全ての出力が Hi-Z 状態の時に、TC59LM906AMG は PD を“Low”とすることで
パワーダウンモードになります。パワーダウンモードに入ると、 PD を除く全ての入出力バッファは一定時間後に非活
性状態となりますので、消費電力を抑えることが可能となります。パワーダウンモードから抜けるには、 PD を”High”
に切替えます。 PD を”High”にした直後の CLK 立ち上がりエッジには DESL コマンドを入力しなければなりません。
パワーダウンイグジット機能は非同期動作です。
Rev 1.1
2005-11-08
39/47
TC59LM906AMG-37
モードレジスタセット(MRS)とエクステンディッドモードレジスタセット (EMRS)
(1 番目のコマンド+ 2 番目のコマンド= RDA + MRS)
全てのバンクがアイドル状態の時に、RDA コマンドに続いて MRS コマンドを入力することでモードレジスタに所
望の基本動作形態を設定することができます。RDA コマンドで開始されたリードモードは、RDA コマンドの次のク
ロック(CLK 立ち上がりエッジ)で LAL コマンドの替わりに MRS コマンドを入力する事でキャンセルされます。モー
ドレジスタへ設定するためのデータは、A0~A13、BA0~BA2 のアドレス入力ピンを用いて設定されます。本製品には
レギュラーとエクステンディッドモードレジスタがあります。レギュラーモードレジスタかエクステンディッドモード
レジスタかの選択は、MRS コマンド時の BA0 か BA1 のよって選択されます。レギュラーモードレジスタは、リード
やライトサイクルの動作モードを指定します。レギュラーモードレジスタは、4 つの機能領域を持っています。
4 つの機能領域には以下のものがあります。
(R-1) バーストデータ長を設定する為のバースト領域。
(R-2) バーストサイクル中の下位アドレスのアクセス順序を指定するバーストタイプ領域。
(R-3) クロックサイクルにおけるアクセス時間を設定する CAS レイテンシ領域。
(R-4) 供給者専用のテストモード領域。
一方エクステンディッドモードレジスタは 4 つの機能領域を持っています。
(E-1) DLL の作動/不作動のどちらかを選択する為の DLL スイッチ領域。
(E-2) 出力ドライバコントロール領域。
(E-3) OCD (Off-Chip Driver)インピーダンス調整
(E-4) DQS イネーブル領域。
モードレジスタ内のこれらの領域に 1 度設定されると、レジスタの内容は他の MRS コマンドで再びモードレジスタ
を設定するか電源を OFF にするまで維持します。パワーアップ後のレギュラー及びエクステンディッドモードレジス
タの初期値は不定の為、所望の動作を行う前にモードレジスタセットコマンドで設定する必要があります。
•
レギュラーモードレジスタ/エクステンディッドモードレジスタ切り替えビット (BA0, BA1)
これらのビットはレギュラーMRS かエクステンディッド MRS かを選択する為に使います。
BA1
BA0
Mode Register Set
0
0
Regular MRS
0
1
Extended MRS
1
×
Reserved
レギュラーモードレジスタ領域
(R-1) バースト長領域 (A2 ∼ A0)、(BL)
この領域は A2 ∼ A0 を使用してカラムアクセスの為のデータ長を定義し、バースト長を 2 ワードか 4 ワード
に設定します。
A2
A1
A0
BURST LENGTH
0
0
0
Reserved
0
0
1
2 words
0
1
0
4 words
0
1
1
Reserved
1
×
×
Reserved
(R-2) バーストタイプ領域(A3)、(BT)
バーストタイプはインターリーブモードかシーケンシャルモードかを選択することができます。A3 に”0”を
設定した場合にはシーケンシャルモードが選択され、A3 に”1”を設定するとインターリーブモードが選択され
ます。どちらのバーストタイプも 2 ワードと 4 ワード両方のバースト長に対応しています。
A3
BURST TYPE
0
Sequential
1
Interleave
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•
シーケンシャルモード時のアドレッシング順序 (A3)
カラムアクセスは入力された下位アドレスから開始し、順に増加(+1)しながらアクセスしていきます。アドレスは
バースト長によって下表のように移行していきます。
CLK
CLK
Command
RDA
LAL
DQS/ DQS
Data Data Data Data
0
1
2
3
DQ
CAS Latency = 5
Addressing sequence for Sequential mode
•
DATA
ACCESS ADDRESS
BURST LENGTH
Data 0
n
Data 1
n+1
2 ワード(アドレスビットは LA0)
LA0 から LA1 へのキャリーは無し
Data 2
n+2
Data 3
n+3
4 ワード(アドレスビットは LA1, LA0)
LA1 から LA2 へのキャリーは無し
インターリーブ時のアドレッシング順序
カラムアクセスは入力された下位アドレスから開始し、下表に示すような順序でアドレスをアクセスしていきます。
Addressing sequence for Interleave mode
DATA
(R-3)
ACCESS ADDRESS
BURST LENGTH
Data 0
ּּּA8 A7 A6 A5 A4 A3 A2 A1 A0
Data 1
ּּּA8 A7 A6 A5 A4 A3 A2 A1
A0
Data 2
ּּּA8 A7 A6 A5 A4 A3 A2
A1
A0
Data 3
ּּּA8 A7 A6 A5 A4 A3 A2
A1
A0
2 words
4 words
CAS レイテンシ領域 (A6 ∼ A4)
この領域は、RDA コマンドに続く LAL コマンド入力から最初にリードデータが出力されるクロックサイク
ル数を定義します。 CAS レイテンシと CLK 周波数は互いに依存します。ライト動作モードでは、入力すべ
きライトデータのクロック数は LAL コマンドから CAS レイテンシ−1 となります。
A6
A5
A4
CAS LATENCY
0
0
0
Reserved
0
0
1
Reserved
0
1
0
Reserved
0
1
1
Reserved
1
0
0
Reserved
1
0
1
5
1
1
0
Reserved
1
1
1
Reserved
(R-4) テストモード領域(A7)
このビットはテストモードに入る時に使う為に使用されますので、通常動作の際には”0”に設定しておかな
ければなりません。
(R-5) レギュラーモードレジスタでの予約領域
• 予約ビット(A8 ∼ A13、BA2)
これらのビットは将来用いられる可能性のある動作の為に予約されているものですので、通常動作の際に
は”0”に設定して下さい。
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エクステンディッドモードレジスタ領域
(E-1) DLL スイッチ領域 (A0)
このビットは DLL を作動させる為に使用されます。この A0 に”0”を設定することで DLL を作動させる選択
をします。
(E-2) 出力ドライバコントロール領域(A1/A6)、(DIC)
この領域は出力ドライバストレングスを選択します。4 つの出力ドライバストレングスがあります。出力ド
ライバストレングスは EMRS の OCD calibration default (A7~A9 = 1 at EMRS)または OCD calibration
mode exit (A7~A9 = 0)コマンドでセットされます。
A6
A1
OUTPUT DRIVER IMPEDANCE CONTROL
0
0
Normal Output Driver
0
1
Strong Output Driver
1
0
Weak Output Driver
1
1
Full Strength Output Driver
(E-3) Off-Chip Driver (OCD)インピーダンス調整 (Full Strength Output Driver 用) (A7~A9)
出力ドライバは、DIC(E-2)によって設定されます。Full Strength Output Driver の場合は、更に OCD イン
ピーダンス調整が可能です。DIC によって設定された出力ドライバは、OCD インピーダンス調整の初期値で
す。OCD インピーダンス調整を実施する場合、EMRS の A1 と A6 の入力は”1”にして下さい。
下記の図は OCD インピーダンス調整の流れの一例です。OCD インピーダンス調整を実施した場合、他のコ
マンドを受け付ける前には必ず”OCD calibration mode exit”コマンドが必要です。
MRS should be set before entering OCD impedance adjustment.
Start
EMRS: OCD calibration mode exit
EMRS: Drive(1)
DQ &DQS High; DQS Low
Test
EMRS: Drive(0)
DQ &DQS Low; DQS High
ALL OK
ALL OK
Need Calibration
Test
Need Calibration
EMRS: OCD calibration mode exit
EMRS: OCD calibration mode exit
EMRS:
Enter Adjust Mode
EMRS:
Enter Adjust Mode
BL=4 code Input to all DQs
Inc, Dec, or NOP
BL=4 code Input to all DQs
Inc, Dec, or NOP
EMRS: OCD calibration mode exit
EMRS: OCD calibration mode exit
EMRS: OCD calibration mode exit
End
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OCD インピーダンス調整のエクステンディッドモードレジスタセット
OCD インピーダンス調整は下記の EMRS にて設定されます。Drive (1)では、全ての DQ と DQS が”High”となり、
DQS は”Low”となります。Drive (0)では、全ての DQ と DQS が”Low”となり、 DQS は”High”となります。”Adjust
mode”では、BL4 による入力によって調整が行われます。
A9
A8
A7
Operation
0
0
0
OCD calibration mode exit
0
0
1
Drive (1) DQ, DQS high and DQS low
0
1
0
Drive (0) DQ, DQS low and DQS high
1
0
0
Adjust mode
1
1
1
OCD calibration default
OCD インピーダンス調整
出力ドライバのインピーダンスを調整するためには、EMRS の”Adjust mode”において 4 ビットのバーストコード
で行います。この動作のために Burst Length は、BL=4 に設定する必要があり、全ての DQ に 4 ビットのバースト
コードを入力して下さい。DT0、DT1、DT2、DT3 は、BL=4 の入力の各ビットに対応します。全ての DQ の出力ド
ライバインピーダンスが同時に設定され、同じ設定になります。調整は 16 段階あり、最小または最大の設定を達し
た場合は、それ以上の”Decrease”または”Increase”はできません。
Off-Chip Driver Program
4bit burst code inputs to all DQs
Operation
DT0
DT1
DT2
DT3
Pull-up driver strength
Pull-down driver strength
0
0
0
0
NOP (No operation)
NOP (No operation)
0
0
0
1
Increase by 1 step
NOP
0
0
1
0
Decrease by 1 step
NOP
0
1
0
0
NOP
Increase by 1 step
1
0
0
0
NOP
Decrease by 1 step
0
1
0
1
Increase by 1 step
Increase by 1 step
0
1
1
0
Decrease by 1 step
Increase by 1 step
1
0
0
1
Increase by 1 step
Decrease by 1 step
1
0
1
0
Decrease by 1 step
Decrease by 1 step
Other Combinations
Reserved
DT0~DT3 の入力順序とアドレッシングモードとの関係はありません。
Driver strength is controlled within the following range by OCD impedance adjustment
記
号
IOH (DC)
IOL (DC)
項
目
Output Source DC Current for VDDQ = 1.7V~1.9V
Full Strength VDDQ = 1.7V VOH = 1.420V
Output Driver
Output Sink DC Current for VDDQ = 1.7V~1.9V
VDDQ = 1.7V VOL = 0.280V
最
小 最
−14.0
大 単
位
注
−18.7
mA
14.0
18.7
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OCD adjust mode
Command
RDA
OCD calibration mode exit
EMRS
NOP
NOP
NOP
NOP
RDA
EMRS
NOP
CLK
CLK
WL
1clock
DQS
DQS_in
tDS tDH
DT0
DQ_in
DT1
DT2
DT3
ドライブモード
Drive (1)と Drive (0)のモードは、出力ドライバインピーダンスの測定に使用されます。下記の図にありますように、
“enter drive mode”コマンド入力から tOIT タイミングにて出力が発生し、“OCD calibration mode exit”コマンド入力
から tOIT タイミングにて出力が止まります。
OCD calibration mode exit
Enter Drive mode
Command
RDA
EMRS
NOP
NOP
RDA
EMRS
NOP
CLK
CLK
DQS,
DQS
DQS high & DQS low for Drive (1), DQS low & DQS high for Drive (0)
DQs high for Drive (1), DQs low for Drive (0)
DQ
(E-4)
tOIT
tOIT
0∼12ns
0∼12ns
DQS イネーブル領域 (A10), ( DQS )
このビットは、 DQS のイネーブルに使用されます。
A10
DQS Enable
0
Disable
1
Enable
(E-5) 予約領域 (A2∼A5, A11∼A13, BA2)
これらのビットは将来用いられる可能性のある動作の為に予約されているものですので、通常動作の際には
“0”に設定しておいて下さい。
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外形図
P-BGA64-1317-1.00AZ
0.2 S B
0.2 S A
16.5
0
13.086 -0.15
12.7
0
10.975 -0.15
0.15
1.20MAX
0.2 S
S
0.4 0.05
0.15MIN
0.1 S
0.5 0.05
0.08
S AB
1.25
B
R
P
N
M
L
K
J
H
G
F
E
D
C
B
A
3.85
INDEX
A
1.0
4 5 6
1.5 1.5
1 2 3
3.85
1.85
1.0
2.0
注:
パッケージ外側の K, F の位置にある 4 つのボールはパッケージの支持に使うものですので、
その他のボール同様に、基板への実装をお願いします。電気的には NC です。
重量: 0.23g (標準)
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変更履歴
− Rev 0.9 (2004 年 2 月 24 日)
− Rev 0.91 (2004 年 3 月 16 日)
• パッケージ図面にてピン名を Q から R に訂正 (57 ページ)。
− Rev 0.92 (2004 年 4 月 21 日)
• DC, AC 許容動作条件の表で下記を訂正 (5 ページ)。
− VICK(DC): 差動クロック DC Input Voltage
− VID(DC): CLK, /CLK 入力電圧差 (DC)
− VID(AC): CLK, /CLK 入力電圧差 (AC)
− VX:
CLK, /CLK 交差電圧(AC)
− VID(AC)の最小値を 0.55V から 0.5V に変更。
− VISO(AC): CLK, /CLK 差動中間レベル (AC)
• CLK を VTR、 CLK を VCP に変更 (6 ページ)
• 下記のコメントを注(10)に追加 (6 ページ)
VTR は CLK、DQS のような正相信号レベルであり、VCP は CLK 、 DQS のような逆相信号レベルです。
− Rev 0.93 (2004 年 6 月 9 日)
• tOIT (OCD ドライブモード出力遅れ時間)追加 (10, 56 ページ)。
• パッケージ名称追加 (P−BGA64−1317−1.00AZ) (1 ページ)。
− Rev 1.0 (2004 年 8 月 20 日)
• “-45” version を削除。
• 誤記を修正 (4、14、15、17 ページ)。
• 8 ページの注の一部を 7 ページに移動 (7、8 ページ)。
• 注 2 の内容を下記のように変更 (7 ページ)。
変更前: これらの値は出力負荷に依存します。規格の最大値は出力開放状態における値です。
変更後: これらの値は VDD – VSS 間を流れる電流として定義されます。
• 注 10 を追加 (9、11 ページ)。
• パッケージ重量 (0.23g)を追加 (57 ページ)。
− Rev 1.1 (2005 年 11 月 8 日)
• “-50” version を削除。
• 16 I/O 構成を削除。
• CAS Latency=3,4 を削除。
• AC Timing spec の lPDA=1cycle にあわせて図を修正(11, 29, 30 ページ)。
• セルフリフレッシュイグジットタイミングの図から lPDA=1cycle*4 を削除し、注記４からも lPDA に関する表現を
削除。これにあわせて注記番号を修正(36 ページ)。
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当社半導体製品取り扱い上のお願い
030519TBA
• 当社は品質、信頼性の向上に努めておりますが、一般に半導体製品は誤作動したり故障することがあります。当
社半導体製品をご使用いただく場合は、半導体製品の誤作動や故障により、生命･身体･財産が侵害されることの
ないように、購入者側の責任において、機器の安全設計を行うことをお願いします。
なお、設計に際しては、最新の製品仕様をご確認の上、製品保証範囲内でご使用いただくと共に、考慮されるべ
き注意事項や条件について｢東芝半導体製品の取り扱い上のご注意とお願い｣、｢半導体信頼性ハンドブック｣など
でご確認ください。
• 本資料に掲載されている製品は、一般的電子機器 (コンピュータ、パーソナル機器、事務機器、計測機器、産業
用ロボット、家電機器など) に使用されることを意図しています。特別に高い品質･信頼性が要求され、その故障
や誤作動が直接人命を脅かしたり人体に危害を及ぼす恐れのある機器 (原子力制御機器、航空宇宙機器、輸送機
器、交通信号機器、燃焼制御、医療機器、各種安全装置など) にこれらの製品を使用すること (以下 “特定用途”
という) は意図もされていませんし、また保証もされていません。本資料に掲載されている製品を当該特定用途
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