8.0MB

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
FUJITSU SEMICONDUCTOR
CONTROLLER MANUAL
CM44-10144-4
F2MC®-16LX
16 ビット・マイクロコントローラ
MB90860E Series
ハードウェアマニュアル
F2MC®-16LX
16 ビット・マイクロコントローラ
MB90860E Series
ハードウェアマニュアル
富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 「デザインレビューシート」を参照してください。
「デザインレビューシート」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思わ
れるチェック項目をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
富士通セミコンダクター株式会社
MB90860E Series
はじめに
■ 本書の目的と対象読者
富士通半導体製品につきまして , 平素より格別のご愛読を賜り厚くお礼申し上げます。
MB90860E シリーズは , ASIC (Application Specific IC) 対応が可能なオリジナル 16 ビッ
ト・ワンチップマイクロコントローラである F2MC-16LX ファミリの汎用品の一つとし
て開発された製品です。
本書は , 実際にこの半導体を使って製品を設計する技術者の方を対象に , MB90860E シ
リーズの機能や動作について記載しています。本書をご一読ください。
■ 商標
F2MCは, FUJITSU Flexible Microcontrollerの略で富士通セミコンダクター株式会社の商
標です。
その他の社名および製品名は各社の商標もしくは登録商標です。
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MB90860E Series
■ 本書の全体構成
本書は , 以下に示す 27 の章および付録から構成されています。
第 1 章 概要
MB90860E シリーズの特長と基本的な仕様について説明します。
第 2 章 CPU
CPU の機能と動作について説明します。
第 3 章 割込み
割込み, 拡張インテリジェントI/Oサービス(EI2OS)および例外について説明します。
第 4 章 μDMAC
μDMAC の機能と動作について説明します。μDMAC は , 拡張インテリジェント I/O
サービス (EI2OS) と同等の機能を持った簡易 DMA です。
第 5 章 遅延割込み
遅延割込みの機能と動作について説明します。
第 6 章 クロック
クロックについて説明します。
第 7 章 リセット
リセットについて説明します。
第 8 章 低消費電力モード
低消費電力モードについて説明します。
第 9 章 メモリアクセスモード
メモリアクセスモードの機能と動作について説明します。
第 10 章 I/O ポート
I/O ポートの機能について説明します。
第 11 章 タイムベースタイマ
タイムベースタイマの機能と動作について説明します。
第 12 章 ウォッチドッグタイマ
ウォッチドッグタイマの機能と動作について説明します。
第 13 章 16 ビット入出力タイマ
16 ビット入出力タイマの機能と動作について説明します。
第 14 章 16 ビットリロードタイマ
16 ビットリロードタイマの機能と動作について説明します。
第 15 章 時計タイマ
時計タイマの機能と動作について説明します。
第 16 章 8/16 ビット PPG タイマ
8/16 ビット PPG タイマの機能と動作について説明します。
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FUJITSU SEMICONDUCTOR LIMITED
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第 17 章 DTP/ 外部割込み
DTP/ 外部割込みの機能と動作について説明します。
第 18 章 8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータの機能と動作について説明します。
第 19 章 クロックモニタ機能
クロックモニタ機能の機能と動作について説明します。
第 20 章 LIN-UART
LIN-UART の機能と動作について説明します。
第 21 章 I2C インタフェース (400kHz)
高速 I2C インタフェースの機能と動作について説明します。
第 22 章 アドレス一致検出機能
アドレス一致検出機能の機能と動作について説明します。
第 23 章 ROM ミラー機能 選択モジュール
ROM ミラー機能選択モジュールの機能と動作について説明します。
第 24 章 1M ビット フラッシュメモリ
1M ビットフラッシュメモリの機能と動作について説明します。
第 25 章 フラッシュメモリ品の シリアル書込み接続例
横河ディジタルコンピュータ株式会社製 AF220/AF210/AF120/AF110 フラッシュマ
イコンプログラマを用いた場合のシリアル書込みの接続例について説明します。
第 26 章 ROM セキュリティ機能
ROM セキュリティ機能について説明します。
第 27 章 クロックモジュレータ
この章ではクロックモジュレータの概要 , 動作 , レジスタ構成について説明します。
付録
付録では , I/O マップ , F2MC-16LX の命令などを記載します。
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途(原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性
が要求される用途(海底中継器 , 宇宙衛星をいう)に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。
ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承くださ
い。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
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目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
1.7
第2章
概要 ............................................................................................................ 1
MB90860E シリーズの概要.................................................................................................... 2
MB90860E シリーズのブロックダイヤグラム ....................................................................... 8
外形寸法図............................................................................................................................ 10
端子配列 ............................................................................................................................... 12
端子機能 ............................................................................................................................... 14
入出力回路形式 .................................................................................................................... 22
デバイスの取扱いに関する注意事項 .................................................................................... 26
CPU.......................................................................................................... 31
2.1 CPU の概要 .......................................................................................................................... 32
2.2 メモリ空間............................................................................................................................ 33
2.3 リニア方式によるアドレス指定 ........................................................................................... 36
2.4 バンク方式によるアドレス指定 ........................................................................................... 37
2.5 メモリ空間における多バイト長データ................................................................................. 39
2.6 レジスタ ............................................................................................................................... 40
2.6.1
アキュムレータ (A)..................................................................................................... 43
2.6.2
ユーザスタックポインタ (USP) とシステムスタックポインタ (SSP) ....................... 44
2.6.3
プロセッサステータス (PS) ....................................................................................... 46
2.6.4
プログラムカウンタ (PC)........................................................................................... 49
2.6.5
バンクレジスタ (PCB, DTB, USB, SSB, ADB) .......................................................... 50
2.6.6
ダイレクトページレジスタ (DPR) ............................................................................. 51
2.7 レジスタバンク .................................................................................................................... 52
2.8 プリフィックスコード.......................................................................................................... 53
2.9 割込み抑止命令 .................................................................................................................... 56
第3章
割込み ...................................................................................................... 57
3.1 割込みの概要 ........................................................................................................................ 58
3.2 割込みベクタ ........................................................................................................................ 62
3.3 割込み制御レジスタ (ICR00 ∼ ICR15) ................................................................................ 64
3.4 割込みフロー ........................................................................................................................ 67
3.5 ハードウェア割込み ............................................................................................................. 69
3.5.1
ハードウェア割込みの動作 ........................................................................................ 70
3.5.2
ハードウェア割込みの発生と解除.............................................................................. 71
3.5.3
多重割込み ................................................................................................................. 73
3.6 ソフトウェア割込み ............................................................................................................. 74
3.7 拡張インテリジェント I/O サービス (EI2OS) ....................................................................... 76
3.7.1
拡張インテリジェント I/O サービスディスクリプタ (ISD) ........................................ 78
3.8 拡張インテリジェント I/O サービス (EI2OS) の動作フローと使用手順............................... 81
3.9 例外 ...................................................................................................................................... 84
第4章
4.1
4.2
μDMAC .................................................................................................... 85
μDMAC の概要 ..................................................................................................................... 86
μDMAC のレジスタ .............................................................................................................. 87
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4.2.1
DMA ディスクリプタチャネル指定レジスタ ( DCSR ).............................................. 89
4.2.2
DMA ステータスレジスタ (DSR) ............................................................................... 91
4.2.3
DMA ストップステータスレジスタ ( DSSR ) ............................................................ 92
4.2.4
DMA イネーブルレジスタ ( DER ) ............................................................................. 94
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)............................................................. 95
4.3.1
データカウンタ (DCT)................................................................................................ 96
4.3.2
I/O レジスタアドレスポインタ (IOA) ......................................................................... 97
4.3.3
DMA コントロールレジスタ (DMACS) ...................................................................... 98
4.3.4
DMA バッファアドレスポインタ (BAP)................................................................... 100
4.4 μDMAC の動作説明 ............................................................................................................ 101
4.5 μDMAC 使用上の注意事項 ................................................................................................. 105
第5章
遅延割込み ............................................................................................. 107
5.1 遅延割込みの概要 ............................................................................................................... 108
5.2 遅延割込みのブロックダイヤグラム .................................................................................. 109
5.3 遅延割込みの構成 ............................................................................................................... 110
5.3.1
遅延割込み要求発生 / 解除レジスタ (DIRR)............................................................. 111
5.4 遅延割込みの動作説明........................................................................................................ 112
5.5 遅延割込み使用上の注意 .................................................................................................... 113
5.6 遅延割込みを使用するプログラム例 .................................................................................. 114
第6章
クロック................................................................................................. 115
6.1 クロック ............................................................................................................................. 116
6.2 クロック発生部のブロックダイヤグラム ........................................................................... 119
6.2.1
クロック発生部のレジスタ ...................................................................................... 121
6.3 クロック選択レジスタ (CKSCR)........................................................................................ 122
6.4 PLL/ サブクロック制御レジスタ (PSCCR) ........................................................................ 126
6.5 クロックモード .................................................................................................................. 128
6.6 発振安定待ち時間 ............................................................................................................... 132
6.7 振動子および外部クロックの接続...................................................................................... 133
第7章
7.1
7.2
7.3
7.4
7.5
7.6
第8章
リセット................................................................................................. 135
リセットの概要 .................................................................................................................. 136
リセット要因と発振安定待ち時間...................................................................................... 138
外部リセット端子 ............................................................................................................... 139
リセット動作 ...................................................................................................................... 140
リセット要因ビット ........................................................................................................... 142
リセットによる各端子の状態 ............................................................................................. 144
低消費電力モード .................................................................................. 145
8.1 低消費電力モードの概要 .................................................................................................... 146
8.2 低消費電力回路のブロックダイヤグラム ........................................................................... 149
8.3 低消費電力モード制御レジスタ (LPMCR) ......................................................................... 151
8.4 CPU 間欠動作モード .......................................................................................................... 154
8.5 スタンバイモード ............................................................................................................... 155
8.5.1
スリープモード ........................................................................................................ 157
8.5.2
時計モード ............................................................................................................... 159
8.5.3
タイムベースタイマモード ...................................................................................... 161
8.5.4
ストップモード ........................................................................................................ 163
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8.6
8.7
8.8
スタンバイモードの状態遷移 ............................................................................................. 166
スタンバイモードとリセット時の端子状態 ....................................................................... 167
低消費電力モード使用上の注意 ......................................................................................... 173
第9章
メモリアクセスモード ........................................................................... 177
9.1 メモリアクセスモードの概要 ............................................................................................. 178
9.1.1
モード端子 ............................................................................................................... 179
9.1.2
モードデータ ............................................................................................................ 180
9.1.3
バスモード別メモリ空間 .......................................................................................... 181
9.2 外部メモリアクセス ( バス端子制御回路 ) ......................................................................... 183
9.2.1
外部メモリアクセス ( 外部バス端子制御回路 ) のレジスタ ..................................... 184
9.2.2
自動レディ機能選択レジスタ (ARSR) ..................................................................... 185
9.2.3
外部アドレス出力制御レジスタ (HACR).................................................................. 187
9.2.4
バス制御信号選択レジスタ (ECSR) ......................................................................... 188
9.3 外部メモリアクセス制御信号の動作 .................................................................................. 191
9.3.1
レディ機能 ............................................................................................................... 193
9.3.2
ホールド機能 ............................................................................................................ 195
第 10 章
I/O ポート............................................................................................... 197
10.1 I/O ポート ........................................................................................................................... 198
10.2 I/O ポートのレジスタ一覧 .................................................................................................. 199
10.2.1
ポートデータレジスタ (PDR0 ∼ PDRA) ................................................................. 200
10.2.2
ポート方向レジスタ (DDR0 ∼ DDRA) .................................................................... 202
10.2.3
プルアップ制御レジスタ (PUCR0 ∼ PUCR3)......................................................... 205
10.2.4
アナログ入力許可レジスタ (ADER5 ∼ ADER7)...................................................... 206
10.2.5
入力レベル選択レジスタ (ILSR0, ILSR1)................................................................. 207
第 11 章
タイムベースタイマ............................................................................... 209
11.1 タイムベースタイマの概要................................................................................................. 210
11.2 タイムベースタイマのブロックダイヤグラム.................................................................... 212
11.3 タイムベースタイマの構成................................................................................................. 214
11.3.1
タイムベースタイマ制御レジスタ (TBTC)............................................................... 215
11.4 タイムベースタイマの割込み ............................................................................................. 217
11.5 タイムベースタイマの動作説明 ......................................................................................... 218
11.6 タイムベースタイマ使用上の注意...................................................................................... 222
11.7 タイムベースタイマのプログラム例 .................................................................................. 223
第 12 章
ウォッチドッグタイマ ........................................................................... 225
12.1 ウォッチドッグタイマの概要 ............................................................................................. 226
12.2 ウォッチドッグタイマの構成 ............................................................................................. 227
12.3 ウォッチドッグタイマのレジスタ...................................................................................... 229
12.3.1
ウォッチドッグタイマ制御レジスタ (WDTC).......................................................... 230
12.4 ウォッチドッグタイマの動作説明...................................................................................... 232
12.5 ウォッチドッグタイマ使用上の注意 .................................................................................. 236
12.6 ウォッチドッグタイマのプログラム例............................................................................... 238
第 13 章
16 ビット入出力タイマ .......................................................................... 239
13.1 16 ビット入出力タイマの概要............................................................................................ 240
13.2 16 ビット入出力タイマのブロックダイヤグラム............................................................... 242
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13.2.1
16 ビットフリーランタイマのブロックダイヤグラム ............................................. 244
13.2.2
インプットキャプチャのブロックダイヤグラム ...................................................... 245
13.2.3
アウトプットコンペアのブロックダイヤグラム ...................................................... 248
13.3 16 ビット入出力タイマの構成............................................................................................ 250
13.3.1
タイマ制御ステータスレジスタ ( 上位 ) (TCCSH0, TCCSH1)................................. 252
13.3.2
タイマ制御ステータスレジスタ ( 下位 ) (TCCSL0, TCCSL1).................................. 253
13.3.3
タイマデータレジスタ (TCDT0, TCDT1) ................................................................. 256
13.3.4
インプットキャプチャ制御ステータスレジスタ (ICS)............................................. 257
13.3.5
インプットキャプチャレジスタ (IPCP0 ∼ IPCP7).................................................. 259
13.3.6
インプットキャプチャエッジレジスタ (ICE01, ICE23, ICE45, ICE67) ................... 261
13.3.7
アウトプットコンペア制御ステータスレジスタ (OCS) 上位................................... 265
13.3.8
アウトプットコンペア制御ステータスレジスタ (OCS) 下位................................... 268
13.3.9
アウトプットコンペアレジスタ (OCCP0 ∼ OCCP7).............................................. 271
13.4 16 ビット入出力タイマの割込み ........................................................................................ 273
13.5 16 ビットフリーランタイマの動作説明 ............................................................................. 275
13.6 インプットキャプチャの動作説明...................................................................................... 278
13.7 アウトプットコンペアの動作説明...................................................................................... 280
13.8 16 ビット入出力タイマの使用上の注意 ............................................................................. 283
13.9 16 ビット入出力タイマのプログラム例 ............................................................................. 284
第 14 章
16 ビットリロードタイマ ...................................................................... 289
14.1 16 ビットリロードタイマの概要 ........................................................................................ 290
14.2 16 ビットリロードタイマのブロックダイヤグラム ........................................................... 293
14.3 16 ビットリロードタイマの構成 ........................................................................................ 296
14.3.1
タイマ制御ステータスレジスタ上位 (TMCSR: H) ................................................... 301
14.3.2
タイマ制御ステータスレジスタ下位 (TMCSR: L).................................................... 303
14.3.3
16 ビットタイマレジスタ (TMR) ............................................................................. 306
14.3.4
16 ビットリロードレジスタ (TMRLR) ..................................................................... 307
14.4 16 ビットリロードタイマの割込み .................................................................................... 308
14.5 16 ビットリロードタイマの動作説明................................................................................. 309
14.5.1
内部クロックモードの動作 ...................................................................................... 311
14.5.2
イベントカウントモードの動作 ............................................................................... 316
14.6 16 ビットリロードタイマの使用上の注意.......................................................................... 319
14.7 16 ビットリロードタイマのプログラム例.......................................................................... 320
第 15 章
時計タイマ ............................................................................................. 323
15.1 時計タイマの概要 ............................................................................................................... 324
15.2 時計タイマのブロックダイヤグラム .................................................................................. 326
15.3 時計タイマの構成 ............................................................................................................... 328
15.3.1
時計タイマ制御レジスタ (WTC) .............................................................................. 329
15.4 時計タイマの割込み ........................................................................................................... 331
15.5 時計タイマの動作説明........................................................................................................ 332
15.6 時計タイマのプログラム例................................................................................................. 334
第 16 章
8/16 ビット PPG タイマ ........................................................................ 337
16.1 8/16 ビット PPG タイマの概要 .......................................................................................... 338
16.2 8/16 ビット PPG タイマのブロックダイヤグラム ............................................................. 341
16.2.1
8/16 ビット PPG タイマ 0 のブロックダイヤグラム ............................................... 342
16.2.2
8/16 ビット PPG タイマ 1 のブロックダイヤグラム ............................................... 345
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16.3 8/16 ビット PPG タイマの構成 .......................................................................................... 348
16.3.1
PPG0 動作モード制御レジスタ (PPGC0)................................................................ 351
16.3.2
PPG1 動作モード制御レジスタ (PPGC1)................................................................ 353
16.3.3
PPG0/1 カウントクロック選択レジスタ (PPG01)................................................... 355
16.3.4
PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1)........................................ 357
16.4 8/16 ビット PPG タイマの割込み ...................................................................................... 359
16.5 8/16 ビット PPG タイマの動作説明................................................................................... 361
16.5.1
8 ビット PPG 出力 2 チャネル独立動作モード........................................................ 362
16.5.2
16 ビット PPG 出力動作モード ............................................................................... 365
16.5.3
8+8 ビット PPG 出力動作モード ............................................................................. 368
16.6 8/16 ビット PPG タイマ使用上の注意 ............................................................................... 371
第 17 章
DTP/ 外部割込み .................................................................................... 373
17.1 DTP/ 外部割込みの概要...................................................................................................... 374
17.2 DTP/ 外部割込みのブロックダイヤグラム ......................................................................... 375
17.3 DTP/ 外部割込みの構成...................................................................................................... 378
17.3.1
DTP/ 外部割込み要因レジスタ (EIRR0/EIRR1) ....................................................... 381
17.3.2
DTP/ 外部割込み許可レジスタ (ENIR0/ENIR1) ....................................................... 383
17.3.3
検出レベル設定レジスタ (ELVR0/ELVR1)............................................................... 385
17.3.4
外部割込み要因選択レジスタ (EISSR)..................................................................... 387
17.4 DTP/ 外部割込みの動作説明............................................................................................... 389
17.4.1
外部割込み機能 ........................................................................................................ 393
17.4.2
DTP 機能 .................................................................................................................. 394
17.5 DTP/ 外部割込みの使用上の注意 ....................................................................................... 395
17.6 DTP/ 外部割込み回路のプログラム例 ................................................................................ 397
第 18 章
8/10 ビット A/D コンバータ................................................................. 401
18.1 8/10 ビット A/D コンバータの概要 .................................................................................... 402
18.2 8/10 ビット A/D コンバータのブロックダイヤグラム........................................................ 404
18.3 8/10 ビット A/D コンバータの構成 .................................................................................... 407
18.3.1
A/D 制御ステータスレジスタ 1(ADCS1).................................................................. 410
18.3.2
A/D 制御ステータスレジスタ 0(ADCS0).................................................................. 414
18.3.3
A/D データレジスタ 0/1(ADCR0/ADCR1)................................................................ 416
18.3.4
A/D セッティングレジスタ (ADSR0/ADSR1) .......................................................... 417
18.3.5
アナログ入力許可レジスタ (ADER5 ∼ ADER7)...................................................... 421
18.4 8/10 ビット A/D コンバータの割込み................................................................................. 423
18.5 8/10 ビット A/D コンバータの動作説明 ............................................................................. 424
18.5.1
単発変換モード ........................................................................................................ 425
18.5.2
連続変換モード ........................................................................................................ 427
18.5.3
停止変換モード ........................................................................................................ 429
18.5.4
μDMAC または EI2OS 機能を使用した変換動作...................................................... 431
18.5.5
A/D 変換データ保護機能 .......................................................................................... 432
18.6 8/10 ビット A/D コンバータ使用上の注意.......................................................................... 435
第 19 章
クロックモニタ機能............................................................................... 437
19.1 クロックモニタ機能の概要................................................................................................. 438
19.2 クロックモニタ機能のブロックダイヤグラム.................................................................... 439
19.3 クロックモニタ機能の構成................................................................................................. 440
19.3.1
クロック出力許可レジスタ (CLKR) ......................................................................... 441
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ix
MB90860E Series
19.4 クロックモニタ機能のプログラム例 .................................................................................. 442
第 20 章
LIN-UART .............................................................................................. 443
20.1 LIN-UART の概要 ............................................................................................................... 444
20.2 LIN-UART の構成 ............................................................................................................... 447
20.3 LIN-UART の端子 ............................................................................................................... 452
20.4 LIN-UART のレジスタ ........................................................................................................ 454
20.4.1
シリアル制御レジスタ (SCR)................................................................................... 455
20.4.2
LIN-UART シリアルモードレジスタ (SMR) ............................................................. 458
20.4.3
シリアルステータスレジスタ (SSR) ........................................................................ 461
20.4.4
受信データレジスタ / 送信データレジスタ (RDR/TDR) .......................................... 464
20.4.5
拡張ステータス制御レジスタ (ESCR) ..................................................................... 466
20.4.6
拡張通信制御レジスタ (ECCR) ................................................................................ 469
20.4.7
ボーレートジェネレータレジスタ 0, 1 (BGRn0, BGRn1)........................................ 472
20.5 LIN-UART の割込み............................................................................................................ 473
20.5.1
受信割込み発生とフラグセットのタイミング.......................................................... 476
20.5.2
送信割込み発生とフラグセットのタイミング.......................................................... 477
20.6 LIN-UART のボーレート..................................................................................................... 479
20.6.1
ボーレート設定 ........................................................................................................ 481
20.6.2
リロードカウンタ..................................................................................................... 484
20.7 LIN-UART の動作 ............................................................................................................... 486
20.7.1
非同期モード ( 動作モード 0, 1) の動作 ................................................................... 488
20.7.2
同期モード ( 動作モード 2) の動作........................................................................... 492
20.7.3
LIN 機能 ( 動作モード 3) の動作 ............................................................................... 496
20.7.4
シリアル端子直接アクセス ...................................................................................... 499
20.7.5
双方向通信機能 ( ノーマルモード ) .......................................................................... 500
20.7.6
マスタ / スレーブ型通信機能 ( マルチプロセッサモード )....................................... 502
20.7.7
LIN 通信機能............................................................................................................. 505
20.7.8
LIN-UART の LIN 通信フローチャート例 ( 動作モード 3) ........................................ 506
20.8 LIN-UART 使用上の注意..................................................................................................... 508
第 21 章
I2C インタフェース (400kHz) ................................................................ 515
21.1 I2C インタフェース (400kHz) の概要 ................................................................................. 516
21.2 I2C インタフェースのレジスタ .......................................................................................... 518
21.2.1
バスステータスレジスタ (IBSR0, IBSR1)................................................................ 520
21.2.2
バス制御レジスタ (IBCR0, IBCR1) .......................................................................... 524
21.2.3
10 ビットスレーブアドレスレジスタ (ITBAH0/ITBAH1, ITBAL0/ITBAL1) .............. 532
21.2.4
10 ビットスレーブアドレスマスクレジスタ (ITMK0, ITMK1) ................................. 533
21.2.5
7 ビットスレーブアドレスレジスタ (ISBA0, ISBA1) ............................................... 535
21.2.6
7 ビットスレーブアドレスマスクレジスタ (ISMK0, ISMK1) ................................... 536
21.2.7
データレジスタ (IDAR0, IDAR1).............................................................................. 537
21.2.8
クロック制御レジスタ (ICCR0, ICCR1)................................................................... 538
21.3 I2C インタフェースの動作.................................................................................................. 541
21.4 プログラミングフローチャート ......................................................................................... 544
第 22 章
アドレス一致検出機能 ........................................................................... 547
22.1 アドレス一致検出機能の概要 ............................................................................................. 548
22.2 アドレス一致検出機能のブロックダイヤグラム ................................................................ 549
22.3 アドレス一致検出機能の構成 ............................................................................................. 550
x
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22.3.1
アドレス検出制御レジスタ (PACSR0/PACSR1) ..................................................... 551
22.3.2
検出アドレス設定レジスタ (PADR0~PADR5) ......................................................... 555
22.4 アドレス一致検出機能の動作説明...................................................................................... 558
22.4.1
アドレス一致検出機能の使用例 ............................................................................... 559
22.5 アドレス一致検出機能のプログラム例............................................................................... 564
第 23 章
ROM ミラー機能選択モジュール........................................................... 567
23.1 ROM ミラー機能選択モジュールの概要 ............................................................................ 568
23.2 ROM ミラー機能選択レジスタ (ROMM) ............................................................................ 570
第 24 章
1M ビットフラッシュメモリ.................................................................. 571
24.1 1M ビットフラッシュメモリの概要 ................................................................................... 572
24.2 フラッシュメモリ全体のブロックダイヤグラムとフラッシュメモリのセクタ構成 .......... 573
24.3 書込み / 消去モード ............................................................................................................ 575
24.4 フラッシュメモリコントロールステータスレジスタ (FMCS) ........................................... 577
24.5 フラッシュメモリ自動アルゴリズム起動方法.................................................................... 580
24.6 自動アルゴリズム実行状態の確認...................................................................................... 581
24.6.1
データポーリングフラグ (DQ7) ............................................................................... 583
24.6.2
トグルビットフラグ (DQ6) ...................................................................................... 584
24.6.3
タイミングリミット超過フラグ (DQ5) .................................................................... 585
24.6.4
セクタ消去タイマフラグ (DQ3) ............................................................................... 586
24.7 フラッシュメモリ書込み / 消去の詳細説明 ........................................................................ 587
24.7.1
フラッシュメモリの読出し / リセット状態 .............................................................. 588
24.7.2
フラッシュメモリへのデータ書込み ........................................................................ 589
24.7.3
フラッシュメモリの全データの消去 ( チップ消去 )................................................. 591
24.7.4
フラッシュメモリの任意データの消去 ( セクタ消去 ) ............................................. 592
24.7.5
フラッシュメモリのセクタ消去の一時停止 ............................................................. 594
24.7.6
フラッシュメモリのセクタ消去の再開 .................................................................... 595
24.8 1M ビットフラッシュメモリ使用上の注意......................................................................... 596
24.9 フラッシュセキュリティ機能 ............................................................................................. 598
24.10 1M ビットフラッシュメモリのプログラム例 ..................................................................... 599
第 25 章
25.1
25.2
25.3
25.4
25.5
フラッシュメモリ品のシリアル書込み接続例 ....................................... 603
フラッシュメモリ品のシリアル書込み接続の基本構成 ..................................................... 604
シリアル書込み接続例 ( ユーザ電源使用時 )...................................................................... 607
シリアル書込み接続例 ( ライタから電源供給時 )............................................................... 609
フラッシュマイコンプログラマとの最小限の接続例 ( ユーザ電源使用時 ) ....................... 611
フラッシュマイコンプログラマとの最小限の接続例 ( ライタから電源供給時 )................ 613
第 26 章
ROM セキュリティ機能 ......................................................................... 615
26.1 ROM セキュリティ機能の概要........................................................................................... 616
第 27 章
クロックモジュレータ ........................................................................... 617
27.1 クロックモジュレータの概要 ............................................................................................. 618
27.2 クロックモジュレータ制御レジスタ (CMCR) .................................................................... 619
27.3 使用上の注意 ...................................................................................................................... 621
付録
付録 A
............................................................................................................... 623
I/O マップ ...................................................................................................................... 624
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xi
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付録 B
付録 C
C.1
C.2
C.3
C.4
C.5
C.6
C.7
C.8
C.9
付録 D
付録 E
索引
xii
メモリマップ ................................................................................................................. 639
命令 ............................................................................................................................... 640
命令の種類 .................................................................................................................. 641
アドレッシング ........................................................................................................... 642
直接アドレッシング.................................................................................................... 644
間接アドレッシング.................................................................................................... 651
実行サイクル数 ........................................................................................................... 658
実効アドレスフィールド ............................................................................................ 660
命令一覧表の読み方.................................................................................................... 662
F2MC-16LX 命令一覧表 .............................................................................................. 665
命令マップ .................................................................................................................. 679
フラッシュメモリモードの信号タイミング .................................................................. 701
MB90860E シリーズ割込みベクタ一覧表 ..................................................................... 708
............................................................................................................... 713
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CM44-10144-4
MB90860E Series
本版での主な変更内容
ページ
2
4
変更内容 ( 詳細は本文を参照してください。)
「● クロック」の「最小命令実行時間」を訂正。
第 1 章 概要
1.1 MB90340E シリーズの (42ns → 41.7ns)
概要
●項目のタイトルを訂正。
( ● プログラムパッチ機能 →
● アドレス一致検出 ( プログラムパッチ ) 機能 )
表 1.1-1 のシステムクロック欄を訂正。
(42ns → 41.7ns)
「■ 品種構成」の注記 (*) を訂正。
(・MB2147-01 → MB2147-01-E
・エミュレータハードウェアマニュアル →
エミュレータの取扱説明書 )
5
表 1.1-2 の LIN-UART 欄を訂正。
( 専用リロードタイマ →
専用ボーレートジェネレータ ( リロードタイマ ))
6
8
第 1 章 概要
1.2 MB90340E シリーズの
ブロックダイヤグラム
図 1.2-1 を訂正。
(・プリスケーラ → ボーレートジェネレータ
・DMA → μDMAC)
図 1.2-2 を訂正。
(・プリスケーラ → ボーレートジェネレータ
・DMA → μDMAC)
9
10
第 1 章 概要
1.3 外形寸法図
図 1.3-1 を変更。
(FPT-100P-M05 → FPT-100P-M20)
13
第 1 章 概要
1.4 端子配列
図 1.4-2 を変更。
(FPT-100P-M05 → FPT-100P-M20)
18
第 1 章 概要
1.5 端子機能
表 1.5-1 のタイマ名を訂正。
(16 ビット入出力タイマ → 16 ビットフリーランタイマ )
表 1.5-1 の「*2」を変更。
(FPT-100P-M05 → FPT-100P-M20)
21
29
第 1 章 概要
1.7 デバイスの取扱いに関
する注意事項
下記の「●」項目を追加。
● シリアル通信について
● フラッシュメモリ品とマスク ROM 品の特性差について
第 2 章 CPU
下記の節全体を削除。
「2.11 「DIV A,Ri」,「DIVW A,RWi」命令の使用上の注意」
31
メモリマップを付録 B に移動。
32
第 2 章 CPU
2.1 CPU の概要
■ CPU の概要
CM44-10144-4
説明文を訂正。
( 最大 16M バイト ( 拡張可能 ) → 最大 16M バイト )
最小命令実行時間を訂正。
42 ns → 41.7 ns
FUJITSU SEMICONDUCTOR LIMITED
xiii
MB90860E Series
ページ
35
36
変更内容 ( 詳細は本文を参照してください。)
第 2 章 CPU
「2.3 メモリマップ」を付録 B に移動。
サマリ文を訂正。
(・「オペランドにて直接 24 ビットのアドレスを指定する方
式」を削除
・「32 ビットの汎用レジスタの内容の下位 24 ビットをアドレ
スとして使用する方式」を削除 )
第 2 章 CPU
2.3 リニア方式による
アドレス指定
「■ 32 ビットレジスタ間接指定」の見出しを追加。
37
38
45
47
「■ バンクアドレッシングとデフォルト空間」の見出しを追加。
第 2 章 CPU
2.4 バンク方式による
アドレス指定
「■ バンクレジスタの初期値」の見出しを追加。
第 2 章 CPU
2.6.2 ユーザスタックポイ
ンタ (USP) とシステムス
タックポインタ (SSP)
<注意事項>に説明を追加。
第 2 章 CPU
2.6.3 プロセッサ
ステータス (PS)
用語 ( レジスタ名 ) 統一。
( インタラプトレベルマスクレジスタ → 割込みレベルマスク )
表 2.6-1 のタイトルを変更。
( 表 2.6-1 インタラプトレベルマスクレジスタ (ILM) で示され
るレベルの強弱 →
表 2.6-1 割込みレベルマスク (ILM) で示されるレベルの強弱
48
50
xiv
第 2 章 CPU
2.6.5 バンクレジスタ
(PCB, DTB, USB, SSB,
ADB)
項見出しを追加。
「■ バンクレジスタ (PCB, DTB, USB, SSB, ADB)」の説明文を
変更。
「PCB 以外のバンクレジスタは読出しのみができます。」→
「PCB 以外のバンクレジスタは読出しおよび書込みができま
す。
」
第 2 章 CPU
2.6.6 ダイレクトページレ
ジスタ (DPR)
項見出しを追加。
51
52
第 2 章 CPU
2.7 レジスタバンク
表 2.7-2 にアドレス欄を追加。
56
第 2 章 CPU
2.9 割込み抑止命令
サマリ文を訂正。
サンプリングされません → 受け付けられません
第 3 章割込み
3.3 割込み制御レジスタ
(ICR00 ∼ ICR15)
ICS1/S1 と ICS0/S0 の属性を訂正。
64
67
第 3 章割込み
3.4 割込みフロー
図 3.4-1 のレジスタ名を変更。
ILM:CPU レジスタレベル → ILM: 割込みレベルマスク
78
図 3.7-2 のレジスタ名を変更。
第 3 章割込み
3.7.1 拡張インテリジェン
I/O アドレスポインタ → I/O レジスタアドレスポインタ
ト I/O サービスディスクリ
プタ (ISD)
FUJITSU SEMICONDUCTOR LIMITED
CM44-10144-4
MB90860E Series
ページ
80
82
変更内容 ( 詳細は本文を参照してください。)
第 3 章割込み
3.7 拡張インテリジェント
I/O サービス (EI2OS)
[bit1] DIR: データ転送方向指定ビット
I/O アドレスポインタ → I/O レジスタアドレスポインタ
第 3 章割込み
3.8 拡張インテリジェント
I/O サービス (EI2OS) の動
作フロー
表 3.8-1 EI2OS の継続時の実行時間
I/O アドレスポインタ → I/O レジスタアドレスポインタ
表 3.8-2 EI2OS の実行時間のデータ転送の補正値
I/O アドレスポインタ → I/O レジスタアドレスポインタ
「3.9 μDMAC」を ,「第 4 章 μMAC」に変更。
85
第 3 章 割込み
87
第 4 章 μDMAC
4.2 μDMAC のレジスタ
94
二つ目の注意事項を ,「4.5 μDMAC 使用上の注意事項」に
第 4 章 μDMAC
4.2.4 DMA イネーブルレジ 移動。
スタ ( DER )
<注意事項>を「4.5 μDMAC 使用上の注意事項」に移動。
99
第 4 章 μDMAC
4.3 DMA ディスクリプタ
ウィンドウレジスタ
(DDWR)
第 4 章 μDMAC
4.4 μDMAC の動作説明
レジスタ名を訂正。
IOA:I/O アドレスポインタ →
IOA:I/O レジスタアドレスポインタ
101
サマリ文を訂正。
第 4 章 μDMAC
4.5 μDMAC 使用上の注意
事項
「4.5 μDMAC 使用上の注意事項」を追加。
105
198
第 10 章 I/O ポート
10.1 I/O ポート
「■ I/O ポートの概要」の説明を削除。
201
表 10.2-1 を追加。既存の表を表 10.2-2 に変更。
第 10 章 I/O ポート
10.2.1 ポートデータレジス
タ (PDR0 ∼ PDRA)
253
254
255
258
第 13 章 16 ビット入出力タ
イマ
13.3.2 タイマ制御ステータ
スレジスタ ( 下位 )
(TCCSL0, TCCSL1)
図 13.3-2 を訂正。
表 13.3-3 の bit7 に ( 注意事項 ) を追加。
表 13.3-3 の bit2, bit1, bit0 のビット名を訂正。
カウントクロック周期選択ビット→カウントクロック設定
ビット
第 13 章 16 ビット入出力タ 表 13.3-4 の bit7 と bit6 に ( 注意事項 ) を追加。
イマ
13.3.4 インプットキャプ
チャ制御ステータスレジス
タ (ICS)
CM44-10144-4
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xv
MB90860E Series
ページ
変更内容 ( 詳細は本文を参照してください。)
269
第 13 章 16 ビット入出力タ 表 13.3-10 の bit7 と bit6 に ( 注意事項 ) を追加。
イマ
13.3.8 アウトプットコンペ
ア制御ステータスレジスタ
(OCS) 下位
280
第 13 章 16 ビット入出力タ <注意事項>を追加。
イマ
13.7 アウトプットコンペア
の動作説明
300
第 14 章 16 ビットリロード 「■ 16 ビットリロードタイマでの割込み要求の発生」に説明
を追加。
タイマ
14.3 16 ビットリロードタ
イマの構成
313
314
318
第 14 章 16 ビットリロード <注意事項>に説明を追加。
タイマ
<注意事項>を訂正。
14.5.1 内部クロックモード
<注意事項>を訂正。
の動作
表 15.3-1 の bit4 の注意事項を訂正。
330
第 15 章 時計タイマ
15.3.1 時計タイマ制御レジ
スタ (WTC)
332
第 15 章 時計タイマ
<注意事項>を訂正。
15.5 時計タイマの動作説明
392
第 17 章 DTP/ 外部割込み
17.4 DTP/ 外部割込みの動
作説明
405
表 18.2-1 を訂正。
第 18 章 8/10 ビット
A/D コンバータ
18.2 8/10 ビット A/D コン
バータのブロックダイヤグ
ラム
415
第 18 章 8/10 ビット
A/D コンバータ
18.3.2 A/D 制御ステータス
レジスタ 0(ADCS0)
418
420
図 17.4-2 に ( 注意事項 ) を追加。
表 18.3-3 に bit4 ∼ bit0 の説明を追加。
表 18.3-5 の bit15 ∼ bit13 と bit12 ∼ bit10 に ( 注意事項 ) を追
第 18 章 8/10 ビット
加。
A/D コンバータ
18.3.4 A/D セッティングレ
「■ サンプリング時間の設定 (ST2 ∼ ST0 ビット )」のサンプ
ジスタ (ADSR0/ADSR1)
リング時間の算出式を訂正。
「■ コンペア時間の設定 (CT2 ∼ CT0 ビット )」のコンペア時
間の条件を「データシートを参照」に訂正。
444
xvi
第 20 章 LIN-UART
20.1 LIN-UART の概要
表 20.1-1 LIN-UART の機能を訂正。
動作モード 1 では不可→動作モード 1 , 動作モード 3 では不可
FUJITSU SEMICONDUCTOR LIMITED
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ページ
456
変更内容 ( 詳細は本文を参照してください。)
第 20 章 LIN-UART
20.4.1 シリアル制御レジス
タ (SCR)
表 20.4-1 の bit9 を訂正。
データフレーム受信動作 → 受信動作
( 注意事項 ) に項目を追加。
表 20.4-1 の bit8 を訂正。
データフレーム送信動作 → 送信動作
( 注意事項 ) に項目を追加。
457
第 20 章 LIN-UART
20.4.2 LIN-UART シリアル
モードレジスタ (SMR)
表 20.4-2 の bit7, bit6 に ( 注意事項 ) を追加。
459
第 20 章 LIN-UART
20.4.3 シリアルステータス
レジスタ (SSR)
表 20.4-3 の bit11 に ( 注意事項 ) に項目を追加。
462
第 20 章 LIN-UART
20.4.5 拡張ステータス制御
レジスタ (ESCR)
表 20.4-4 の bit9 の ( 注意事項 ) に項目を追加。
467
468
470
表 20.4-6 の bit4 に ( 注意事項 ) を追加。
第 20 章 LIN-UART
20.4.6 拡張通信制御
レジスタ (ECCR)
表 20.4-6 の bit3 に説明を追加。
471
473
474
表 20.4-4 の bit8 に ( 注意事項 ) を追加。
表 20.4-6 の bit0 を訂正。
第 20 章 LIN-UART
20.5 LIN-UART の割込み
表 20.5-1 を訂正。
「● 受信割込み」の<注意事項>を訂正。
480
図 20.6-1 の信号名を訂正。
第 20 章 LIN-UART
20.6 LIN-UART のボーレー リセット → REST
ト
482
第 20 章 LIN-UART
20.6.1 ボーレート設定
「■ 外部クロック」の説明を訂正。
同期モード 2 → 動作モード 2
484
第 20 章 LIN-UART
20.6.2 リロードカウンタ
「● 再スタート」の説明を追加。
第 20 章 LIN-UART
20.7.2 同期モード ( 動作
モード 2) の動作
「● クロックの供給」に説明を追加。
494
499
第 20 章 LIN-UART
20.7.4 シリアル端子直接ア
クセス
509
第 20 章 LIN-UART
20.8 LIN-UART 使用上の
注意
510
∼
513
CM44-10144-4
「● エラー検出」に説明を追加。
<注意事項>に項目を追加。
「● バスアイドル機能」を訂正。
「● Synch Break 検出」に項目を追加。
「● フレーミングエラー対処方法」を追加。
FUJITSU SEMICONDUCTOR LIMITED
xvii
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ページ
516
517
521
523
524
525
528
変更内容 ( 詳細は本文を参照してください。)
第 21 章 I2C インタフェー 「■ I2C インタフェース (400kHz) の特長」を訂正。
ス (400kHz)
汎用コール → ゼネラルコール
2
21.1 I C インタフェース
図 21.1-1 を訂正。
(400kHz) の概要
汎用コール → ゼネラルコール
第 21 章 I2C インタフェー
ス (400kHz)
21.2.1 バスステータスレジ
スタ (IBSR0, IBSR1)
図 21.2-2 を訂正。
汎用コール → ゼネラルコール
受信 → 検出
表 21.2-1 の bit1 を訂正。
第 21 章 I2C インタフェー 「■ バス制御レジスタ (IBCR0, IBCR1) の機能」を訂正。
ス (400kHz)
図 21.2-3 を訂正。
21.2.2 バス制御レジスタ
(IBCR0, IBCR1)
表 21.2-2 の bit10 と bit8 を訂正。
535
第 21 章 I2C インタフェー
ス (400kHz)
21.2.5 7 ビットスレーブア
ドレスレジスタ (ISBA0,
ISBA1)
543
第 21 章 I2C インタフェー 「■ アクノリッジ」に< 注意事項>を追加。
ス (400kHz)
21.3 I2C インタフェースの
動作
546
第 21 章 I2C インタフェー 図 21.4-3 を訂正。
ス (400kHz)
21.4 プログラミングフロー
チャート
580
第 24 章 1M ビットフラッ 表 24.5-1 の ( 注意事項 ) を訂正。
シュメモリ
24.5 フラッシュメモリ自動
アルゴリズム起動方法
581
582
表 21.2-5 の bit6 ∼ bit0 を訂正。
第 24 章 1M ビットフラッ 「■ ハードウェア・シーケンス・フラグ」を訂正。
DQ2 を削除
シュメモリ
24.6 自動アルゴリズム実行
表 24.6-2 の DQ2 を削除
状態の確認
586
第 24 章 1M ビットフラッ 「24.6.5 トグルビット 2 フラグ(DQ2)」を削除。
シュメモリ
24.6 自動アルゴリズム実行
状態の確認
593
第 24 章 1M ビットフラッ 図 24.7-2 を訂正。
シュメモリ
24.7.4 フラッシュメモリの
任意データの消去 ( セクタ
消去 )
xviii
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MB90860E Series
ページ
変更内容 ( 詳細は本文を参照してください。)
596
第 24 章 1M ビットフラッ 「● データ書込み / 消去中のモード遷移」の項目を追加。
シュメモリ
24.8 1M ビットフラッシュ
メモリ使用上の注意
644
付録 C 命令
C.3 直接アドレッシング
■ 直接アドレッシング
● レジスタ直接
表 C.3-1 のコメント文を変更。
S フラグビット → スタックフラグ (S)
● I/O 直接 (io)
図 C.3-5 を変更。
MOVW A, i : 0C0H → MOVW A, I:0C0H
646
図 C.3-5 に ( 注意事項 ) を追加。
647
● 短縮直接アドレス (dir)
図 C.3-6 に ( 注意事項 ) を追加。
● I/O 直接ビットアドレス 図 C.3-8 を変更。
(io: bp)
SETB i : 0C1H : 0 → SETB I:0C1H:0
648
図 C.3-8 に ( 注意事項 ) を追加。
● 短縮直接ビット
アドレス (dir: bp)
図 C.3-9 に ( 注意事項 ) を追加。
● ベクタアドレス (#vct)
表 C.3-2 のコメント文を訂正。
XX の説明を訂正
( 注意事項 ) XX には PCB レジスタの値が入ります。
→ *:XX はプログラムカウンタバンクレジスタ
(PCB) の値に置き換えられます。
C.4 間接アドレッシング
● プログラムカウンタ相
対分岐アドレス (rel)
説明を変更。
ディスプレースメント → オフセット
650
654
655
● レジスタリスト (rlst)
図 C.4-7 を変更。
BRA 10H → BRA 3C32H
実行後 PC : 3C20 → 3C32
図 C.4-9 を変更。
POPW, RW0, RW4 → POPW RW0, RW4
665
C.8 F2MC-16LX 命令一覧 # 表 C.8-1 を訂正。
■ F2MC-16LX 命令一覧表 "MOVX A,Ri" 命令のバイト数 (#) を訂正。
2→1
680
C.9 命令マップ
■ 命令マップの構造
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表 C.9-1 の命令欄を変更。
@RW2+d8, #8, rel → CBNE @RW2+d8, #8, rel
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xix
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ページ
変更内容 ( 詳細は本文を参照してください。)
C.9 命令マップ
表 C.9-2 の E0 列 , +0 行 のオペランドを変更。
#4 → #vct4
表 C.9-2 の D0 列 , +0 行 のニーモニックを変更。
MOV → MOVN
681
表 C.9-2 の B0 列 , +0 行 のニーモニックを変更。
MOV → MOVX
表 C.9-2 の B0 列 , +8 行 のニーモニックを変更。
MOV → MOVW
683
表 C.9-4 の E0 列 , +0 行 のニーモニックを変更。
FILSI → FILSWI
684
表 C.9-5 の 70 列 , +A 行 のニーモニックを変更。
DIVU → DIV
685
表 C.9-6 の F0 列 , +E, +F 行 のオペランドを変更。
,#8, rel → #8, rel
表 C.9-9 の 50 列 , +8 ∼ +E 行 のオペランドを変更。
@@ → @
688
表 C.9-9 の 20 列 , +0 ∼ +7 行 のオペランドを変更。
RWi → @RWi
689
表 C.9-10 の E0 列 , F0 列 のオペランドを変更。
,r → ,rel
690
表 C.9-11 の 70 列 のオペランドを変更。
NEG A, → NEG
691
表 C.9-12 の E0 列 , F0 列 のオペランドを変更。
,r → ,rel
表 C.9-20 XCH Ri, ea 命令 ( 第 1 バイト =7EH) を変更。
699
( 項目「A」を「A0」に変更 ,
+A の行の「W2+d16,[email protected]+d16」に変更 )
変更箇所は , 本文中のページ左側の│によって示しています。
xx
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第1章
概要
MB90860E シリーズの特長と基本的な仕様につい
て説明します。
1.1 MB90860E シリーズの概要
1.2 MB90860E シリーズのブロックダイヤグラム
1.3 外形寸法図
1.4 端子配列
1.5 端子機能
1.6 入出力回路形式
1.7 デバイスの取扱いに関する注意事項
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1
第 1 章 概要
1.1 MB90860E シリーズの概要
1.1
MB90860E Series
MB90860E シリーズの概要
MB90860E シリーズは , 車載用途向けに設計された 16 ビットマイクロコントローラ
です。I2C, キャプチャ , コンペア系タイマ , A/D コンバータなどを搭載しています。
ディスプレイやオーディオなどの各種周辺機器や車載通信対応の機器制御などに適
した機能を搭載しています。
■ MB90860E シリーズの特長
MB90860E シリーズには以下の特長があります。
● クロック
• PLL クロック逓倍回路内蔵
• 発振クロックの 2 分周または発振クロックの 1 逓倍∼ 6 逓倍 ( 発振クロック
4MHz の場合 , 4MHz ∼ 24MHz) のマシンクロック (PLL クロック ) を選択可能
• サブクロックによる動作 : 内部動作クロック周波数 最大 50kHz ( 発振クロック
100kHz, 2 分周で動作した場合 ) が可能 ( 型格に S サ
フィックスがない製品のみ )
• 最小命令実行時間: 41.7ns (発振クロック4MHz, PLLクロック6逓倍で動作した場合)
● 16M バイトの CPU メモリ空間
内部は 24 ビットアドレッシング
● コントローラ用途に最適な命令体系
• 豊富なデータタイプ ( ビット , バイト , ワード , ロングワード )
• 豊富なアドレッシングモード (23 種類 )
• 符号付き乗除算命令 , RETI 命令機能強化
• 32 ビットのアキュムレータ採用による高精度演算の強化
● 高級言語 (C 言語 )/ マルチタスクに対応する命令体系
• システムスタックポインタの採用
• 各種ポインタ間接命令の強化
• バレルシフト命令
● 実行速度の向上
4 バイトの命令キュー
● 強力な割込み機能
• 8 レベル , 34 要因の強力な割込み機能
• 最大 16 チャネルの外部割込みに対応
● CPU に依存しない自動データ転送機能
• 拡張インテリジェント I/O サービス機能 (EI2OS) : 最大 16 チャネル
• DMA 機能 : 最大 16 チャネル
2
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第 1 章 概要
1.1 MB90860E シリーズの概要
MB90860E Series
● 低消費電力 ( スタンバイ ) モード
• スリープモード (CPU 動作クロックを停止するモード )
• タイムベースタイマモード ( 発振クロックとサブクロック , タイムベースタイマと
時計タイマのみ動作させるモード )
• 時計モード ( サブクロックと時計タイマのみ動作させるモード )
• ストップモード ( 発振クロックとサブクロックを停止するモード )
• CPU 間欠動作モード
● プロセス
CMOS テクノロジ
● I/O ポート
• 汎用入出力ポート (CMOS 出力 ) :
− 80 本 ( 型格に S サフィックスがない製品…サブクロック対応デバイス )
− 82 本 ( 型格に S サフィックスがある製品…サブクロック非対応デバイス )
● タイマ
• タイムベースタイマ , 時計タイマ , ウォッチドッグタイマ : 1 チャネル
• 8/16 ビット PPG タイマ : 8 ビット× 16 チャネル , または 16 ビット× 8 チャネル
• 16 ビットリロードタイマ : 4 チャネル
• 16 ビット入出力タイマ
− 16 ビットフリーランタイマ : 2 チャネル (FRT0 : ICU0/1/2/3, OCU0/1/2/3,
FRT1 : ICU4/5/6/7, OCU4/5/6/7)
− 16 ビットインプットキャプチャ (ICU)
: 8 チャネル
− 16 ビットアウトプットコンペア (OCU)
: 8 チャネル
● LIN-UART : 4 チャネル
• 全二重ダブルバッファ付き
• クロック非同期 , またはクロック同期シリアル転送が使用可能
● I2C インタフェース : 2 チャネル
最大 400 kbps の通信が可能
● DTP/ 外部割込み : 16 チャネル
外部入力により拡張インテリジェント I/O サービス (EI2OS) /DMA の起動 , および外部
割込みを発生
● 遅延割込み発生モジュール
タスク切換え用の割込み要求を発生
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3
第 1 章 概要
1.1 MB90860E シリーズの概要
MB90860E Series
● 8/10 ビット A/D コンバータ : 24 チャネル
• 8/10 ビットの分解切換え可能
• 外部トリガ入力による起動が可能
• 変換時間 : 3 μs ( マシンクロック 24MHz の場合 , サンプリング時間含む )
● アドレス一致検出 ( プログラムパッチ ) 機能
6 アドレスポインタ分のアドレス一致検出
● ポートの入力電圧レベルを変更可能
• Automotive 入力レベル /CMOS シュミット入力レベル ( シングルチップモードの初期
値は Automotive レベル )
• TTL 入力レベル ( 外部バス用端子のみ対応 , 外部バスモードではこれらの端子の初
期値は TTL)
● ROM セキュリティ機能
ROM の内容を保護することができます ( マスク ROM 品のみ )。
● 外部バスインタフェース
● クロックモニタ機能
● クロックモジュレータ機能
4
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第 1 章 概要
1.1 MB90860E シリーズの概要
MB90860E Series
■ 品種構成
MB90860E シリーズの品種構成を表 1.1-1 に示します。
表 1.1-1 MB90860E シリーズ品種構成一覧
特長
MB90V340E-101,
MB90V340E-102
MB90F867E(S)
MB90867E(S)
CPU
F2MC-16LX CPU
システム
クロック
オンチップ PLL クロック逓倍方式 ( × 1, × 2, × 3, × 4, × 6, PLL 停止時 1/2)
最小命令実行時間 41.7ns (4MHz 原発振 6 逓倍 )
ROM 容量
外部
フラッシュメモリ :
128K バイト
MASK ROM
128K バイト
RAM 容量
30K バイト
6K バイト
6K バイト
テクノロジ
内部電源供給用
のオンチップ電
圧レギュレータ
付き 0.35μm
CMOS
内部電源供給用のオンチップ
電圧レギュレータ付き 0.35μm
CMOS + 電圧プロミング用オ
ンチップチャージポンプ付き
フラッシュメモリ
内部電源供給用のオンチップ
電圧レギュレータ付き 0.35μm
CMOS
パッケージ
PGA-299
QFP-100, LQFP-100
エミュレータ
専用電源 *
あり
*:
―
エミュレータ (MB2147-01-E) をご使用いただく際のジャンパスイッチ (TOOL VCC) の設定です。
詳細につきましては , エミュレータの取扱い説明書を参照してください。
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5
第 1 章 概要
1.1 MB90860E シリーズの概要
MB90860E Series
■ 特長
表 1.1-2 MB90860E シリーズの周辺機能 (1 / 2)
MB90F867E(S), MB90867E(S)
機能
LIN-UART
4 チャネル
MB90V340E-101,
MB90V340E-102
5 チャネル
専用ボーレートジェネレータ ( リロードタイマ ) によって広範囲の通信速度設
定が可能
LIN 機能は LIN マスタおよび LIN スレーブとして使用可能
I2C(400 kbps)
2 チャネル
A/D コンバータ
24 チャネル
10 ビットまたは 8 ビット分解能
変換時間 : サンプルタイムを含めて最小 3μs(1 チャネルあたり )
16 ビットリロード
タイマ (4 チャネル )
動作クロック周波数 :fsys/21, fsys/23, fsys/25(fsys= システムクロック周波数 )
外部イベントカウント機能をサポートします。
16 ビット
フリーランタイマ
(2 チャネル )
オーバフロー時に割込み信号を出力します。
アウトプットコンペア (ch.0, ch.4) との照合時に , タイマクリアをサポートしま
す。
動作クロック周波数 :fsys/21, fsys/22, fsys/23, fsys/24, fsys/25, fsys/26, fsys/27
(fsys= システムクロック周波数 )
フリーランタイマ 0( クロック入力 FRCK0) は ICU 0/1/2/3, OCU 0/1/2/3 に対応
フリーランタイマ 1( クロック入力 FRCK1) は ICU 4/5/6/7, OCU 4/5/6/7 に対応
16 ビット アウト
プットコンペア
(8 チャネル )
16 ビットフリーランタイマとアウトプットコンペアレジスタの一致時に割込
み信号を出力します。
最大 3 つのコンペアレジスタを組み合わせた出力信号生成が可能です。
16 ビット インプッ
トキャプチャ
(8 チャネル )
端子入力 ( 立上りエッジ , 立下りエッジ , 両エッジ ) により 16 ビットフリーラ
ンタイマ値の保持 , および割込み発生を行います。
8/16 ビット PPG
(8 チャネル )
8 ビットと 16 ビットの動作モードをサポートします。
8 ビットリロードカウンタ× 16 本
下位 8 ビット用リロードレジスタ× 16 本
上位 8 ビット用リロードレジスタ× 16 本
一対の 8 ビットリロードカウンタを 1 本の 16 ビットリロードカウンタとし
て , あるいは 8 ビットのプリスケーラと 8 ビットのリロードカウンタとして構
成可能です。
動作クロック周波数 :fsys, fsys/21, fsys/22, fsys/23, fsys/24 あるいは fosc=4MHz 時
128μs (fsys= システムクロック周波数 , fosc= 発振クロック周波数 )
CAN
インタフェース
外部割込み
(16 チャネル )
D/A コンバータ
サブクロック
( 最大 100 kHz)
6
―
3 チャネル
エッジ検出あるいはレベル検出が設定可能です。
―
型格に S サフィックスがない製品のみ対応
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2 チャネル
MB90V340E-102
のみ対応
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第 1 章 概要
1.1 MB90860E シリーズの概要
MB90860E Series
表 1.1-2 MB90860E シリーズの周辺機能 (2 / 2)
機能
MB90F867E(S), MB90867E(S)
MB90V340E-101,
MB90V340E-102
I/O ポート
汎用入出力サポート (CMOS 出力 ) :
- 80 本 ( 型格に S サフィックスがない製品…サブクロック対応デバイス )
- 82 本 ( 型格に S サフィックスがある製品…サブクロック非対応デバイス )
入力レベル設定 :
- Port0 ∼ Port3: CMOS/Automotive/TTL レベルから選択可能
- Port4 ∼ PortA: CMOS/Automotive レベルから選択可能
フラッシュメモリ
自動プログラミング , Embedded Algorithm, 書込み / 消去 / 消去中断 / 消去再開
コマンドをサポートします。
アルゴリズムの完了を示すフラグ
消去サイクル数 :10,000 回
データ保存期間 :20 年間
ブートブロック構成
各ブロックで消去を実行可能です。
外部プログラミング電圧によるブロック保護
フラッシュの内容保護のためのフラッシュセキュリティ機能
ROM セキュリティ
ROM の内容を保護します ( マスク ROM 品のみ )。
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-
7
第 1 章 概要
1.2 MB90860E シリーズのブロックダイヤグラム
1.2
MB90860E Series
MB90860E シリーズのブロックダイヤグラム
本節では , MB90860E シリーズのブロックダイヤグラムを示します。
■ MB90V340E-101/102 のブロックダイヤグラム
図 1.2-1 に , MB90V340E-101/102 のブロックダイヤグラムを示します。
図 1.2-1 MB90V340E-101/102 のブロックダイヤグラム
X0,X1
X0A,X1A*
RST
クロック
制御回路
F2MC-16LX コア
RAM 30K
AVcc
AVss
AN23 ~ AN0
AVRH
AVRL
ADTG
インプット
キャプチャ
8 チャネル
IN7 ~ IN0
16 ビット
フリーラン
タイマ 1
CAN
コントローラ
3 チャネル
LIN-UART
5 チャネル
10 ビット
A/D
コンバータ
24 チャネル
DA01 ~ DA00
10 ビット
D/A
コンバータ
2 チャネル
PPGF ~ PPG0
8/16 ビット
PPG
16 チャネル
SDA1 ~ SDA0
SCL1 ~ SCL0
I2C
インタ
フェース
2 チャネル
μDMAC
FRCK0
アウトプット
コンペア
8 チャネル
ボーレート
ジェネレータ
(5 チャネル )
SOT4 ~ SOT0
SCK4 ~ SCK0
SIN4 ~ SIN0
16 ビット
フリーラン
タイマ 0
内
部
デ
|
タ
バ
ス
OUT7 ~ OUT0
FRCK1
RX2 ~ RX0
TX2 ~ TX0
16 ビット
リロード
タイマ
4 チャネル
TIN3 ~ TIN0
TOT3 ~ TOT0
外部バス
AD15 ~ AD00
A23 ~ A16
ALE
RD
WRL
WRH
HRQ
HAK
RDY
CLK
DTP/
外部
割込み
クロック
モニタ
INT15 ~ INT8
(INT15R ~ INT8R)
INT7 ~ INT0
CKOT
*: MB90V340E-102 のみ対応
8
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第 1 章 概要
1.2 MB90860E シリーズのブロックダイヤグラム
MB90860E Series
■ MB90867E(S), MB90F867E(S) のブロックダイヤグラム
図 1.2-2 に , MB90867E(S), MB90F867E(S) のブロックダイヤグラムを示します。
図 1.2-2 MB90867E(S), MB90F867E(S) のブロックダイヤグラム
X0,X1
X0A,X1A*
RST
クロック
制御回路
F2MC-16LX コア
RAM
6K
16 ビットフリー
ランタイマ 0
インプット
キャプチャ
8 チャネル
ROM/Flash
128K
アウトプット
コンペア
8 チャネル
ボーレート
ジェネレータ
(4 チャネル )
SOT3 ~ SOT0
SCK3 ~ SCK0
SIN3 ~ SIN0
AVcc
AVss
AN23 ~ AN0
AVRH
AVRL
ADTG
16 ビットフリー
ランタイマ 1
FRCK0
IN7 ~ IN0
OUT7 ~ OUT0
FRCK1
LIN-UART
4 チャネル
10 ビット
A/D
コンバータ
24
チャネル
PPGF ~ PPG0
8/16 ビット
PPG
16 チャネル
SDA1 ~ SDA0
SCL1 ~ SCL0
I2C
インタ
フェース
2 チャネル
内
部
デ
|
タ
バ
ス
16 ビット
リロード
タイマ
4 チャネル
TIN3 ~ TIN0
TOT3 ~ TOT0
外部バス
AD15 ~ AD00
A23 ~ A16
ALE
RD
WRL
WRH
HRQ
HAK
RDY
CLK
DTP/
外部
割込み
μDMAC
クロック
モニタ
INT15 ~ INT8
(INT15R ~ INT8R)
INT7 ~ INT0
CKOT
*: 型格に S サフィックスのない製品
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9
第 1 章 概要
1.3 外形寸法図
MB90860E Series
外形寸法図
1.3
MB90860E シリーズには , 2 種類のパッケージが用意されています。
なお , 本外形寸法図は参考用です。正式版につきましては別途ご相談ください。
■ 外形寸法図 (LQFP-100)
図 1.3-1 に , LQFP-100 タイプの外形寸法図を示します。
図 1.3-1 LQFP-100 タイプの外形寸法図
プラスチック・LQFP, 100 ピン
(FPT-100P-M20)
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
14.0 mm × 14.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max
質量
0.65 g
コード(参考)
P-LFQFP100-14×14-0.50
プラスチック・LQFP, 100 ピン
(FPT-100P-M20)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
16.00±0.20(.630±.008)SQ
* 14.00±0.10(.551±.004)SQ
75
51
76
50
0.08(.003)
Details of "A" part
+0.20
26
100
1
25
C
0.20±0.05
(.008±.002)
0.08(.003)
M
0.10±0.10
(.004±.004)
(Stand off)
0°~8°
"A"
0.50(.020)
+.008
1.50 –0.10 .059 –.004
(Mounting height)
INDEX
0.145±0.055
(.006±.002)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
2005 -2010 FUJITSU SEMICONDUCTOR LIMITED F100031S-c-3-5
0.25(.010)
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
10
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第 1 章 概要
1.3 外形寸法図
MB90860E Series
■外形寸法図 (QFP-100)
図 1.3-2 に , QFP-100 タイプの外形寸法図を示します。
図 1.3-2 QFP-100 タイプの外形寸法図
プラスチック・QFP, 100ピン
リードピッチ
0.65 mm
パッケージ幅×
パッケージ長さ
14.00 × 20.00mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
3.35 mm MAX
コード(参考)
P-QFP100-14×20-0.65
(FPT-100P-M06)
プラスチック・QFP, 100ピン
(FPT-100P-M06)
注1)*印寸法はレジン残りを含まず。
注2)端子幅および端子厚さはメッキ厚を含む。
注3)端子幅はタイバ切断残りを含まず。
23.90±0.40(.941±.016)
*20.00±0.20(.787±.008)
80
51
81
50
0.10(.004)
17.90±0.40
(.705±.016)
*14.00±0.20
(.551±.008)
INDEX
Details of "A" part
0.25(.010)
+0.35
3.00 –0.20
+.014
.118 –.008
(Mounting height)
0~8°
31
100
1
30
0.65(.026)
0.32±0.05
(.013±.002)
0.13(.005)
M
0.17±0.06
(.007±.002)
0.80±0.20
(.031±.008)
0.88±0.15
(.035±.006)
"A"
C
2002-2010 FUJITSU SEMICONDUCTOR LIMITED F100008S-c-5-7
0.25±0.20
(.010±.008)
(Stand off)
単位:mm(inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM44-10144-4
FUJITSU SEMICONDUCTOR LIMITED
11
第 1 章 概要
1.4 端子配列
1.4
MB90860E Series
端子配列
本節では , MB90860E シリーズの端子配列を 2 種類のパッケージ別に示します。
■ 端子配列図 (QFP-100)
図 1.4-1 に , QFP-100 タイプの端子配列図を示します。
MD2
MD0
MD1
RST
P76/AN22/INT6
P77/AN23/INT7
P80/TIN0/ADTG/INT12R
P81/TOT0/CKOT/INT13R
P82/SIN0/TIN2/INT14R
P83/SOT0/TOT2
P84/SCK0/INT15R
P85/SIN1
P86/SOT1
P87/SCK1
Vcc
Vss
P90/PPG1(0)
P91/PPG3(2)
P92/PPG5(4)
P93/PPG7(6)
P94/OUT0
P95/OUT1
P96/OUT2
P97/OUT3
PA0/INT8R
PA1
P00/AD00/INT8
P01/AD01/INT9
P02/AD02/INT10
P03/AD03/INT11
図 1.4-1 端子配列図 (QFP-100)
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51
P73/AN19/INT3
P07/AD07/INT15
84
47
P72/AN18/INT2
P10/AD08/TIN1
85
46
P71/AN17/INT1
P11/AD09/TOT1
86
45
P70/AN16/INT0
P12/AD10/SIN3/INT11R
87
44
Vss
P13/AD11/SOT3
88
43
P67/AN7/PPGE(F)
P14/AD12/SCK3
89
42
P66/AN6/PPGC(D)
Vcc
90
41
P65/AN5/PPGA(B)
Vss
91
40
P64/AN4/PPG8(9)
X1
92
39
P63/AN3/PPG6(7)
X0
93
38
P62/AN2/PPG4(5)
P15/AD13
94
37
P61/AN1/PPG2(3)
P16/AD14
95
36
P60/AN0/PPG0(1)
P17/AD15
96
35
AVss
P20/A16/PPG9(8)
97
34
AVRL
P21/A17/PPGB(A)
98
33
AVRH
P22/A18/PPGD(C)
99
32
AVcc
P23/A19/PPGF(E)
100
31
P57/AN15
P56/AN14
P55/AN13
P54/AN12/TOT3
P53/AN11/TIN3
P52/AN10/SCK2
P51/AN9/SOT2
P50/AN8/SIN2
P47/SCL1
P46/SDA1
P45/SCL0/FRCK1
P44/SDA0/FRCK0
P43/IN7
P42/IN6/INT9R
C
Vss
Vcc
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
*
8
P41/X1A
7
*
6
P40/X0A
5
P37/CLK/OUT7
4
P36/RDY/OUT6
3
P35/HAK/OUT5
2
P34/HRQ/OUT4
1
P33/WRH
48
P32/WRL/WR/INT10R
83
P31/RD/IN5
P74/AN20/INT4
P06/AD06/INT14
P30/ALE/IN4
49
P27/A23/IN3
P75/AN21/INT5
82
P26/A22/IN2
50
P05/AD05/INT13
P25/A21/IN1
81
P24/A20/IN0
P04/AD04/INT12
(FPT-100P-M06)
*: X0A, X1A : MB90F867E, MB90867E
P40, P41 : MB90F867ES, MB90867ES
12
FUJITSU SEMICONDUCTOR LIMITED
CM44-10144-4
第 1 章 概要
1.4 端子配列
MB90860E Series
■ 端子配列図 (LQFP-100)
図 1.4-2 に , LQFP-100 タイプの端子配列図を示します。
MD0
RST
P76/AN22/INT6
P77/AN23/INT7
P80/TIN0/ADTG/INT12R
P81/TOT0/CKOT/INT13R
P82/SIN0/TIN2/INT14R
P83/SOT0/TOT2
P84/SCK0/INT15R
P85/SIN1
P86/SOT1
P87/SCK1
Vcc
Vss
P90/PPG1(0)
P91/PPG3(2)
P92/PPG5(4)
P93/PPG7(6)
P94/OUT0
P95/OUT1
P96/OUT2
P97/OUT3
PA0/INT8R
PA1
P00/AD00/INT8
図 1.4-2 端子配列図 (LQFP-100)
75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51
78
48
P75/AN21/INT5
P04/AD04/INT12
79
47
P74/AN20/INT4
P05/AD05/INT13
80
46
P73/AN19/INT3
P06/AD06/INT14
81
45
P72/AN18/INT2
P07/AD07/INT15
82
44
P71/AN17/INT1
P10/AD08/TIN1
83
43
P70/AN16/INT0
P11/AD09/TOT1
84
42
Vss
P12/AD10/SIN3/INT11R
85
41
P67/AN7/PPGE(F)
P13/AD11/SOT3
86
40
P66/AN6/PPGC(D)
P14/AD12/SCK3
87
39
P65/AN5/PPGA(B)
Vcc
88
38
P64/AN4/PPG8(9)
Vss
89
37
P63/AN3/PPG6(7)
X1
90
36
P62/AN2/PPG4(5)
X0
91
35
P61/AN1/PPG2(3)
P15/AD13
92
34
P60/AN0/PPG0(1)
P16/AD14
93
33
AVss
P17/AD15
94
32
AVRL
P20/A16/PPG9(8)
95
31
AVRH
P21/A17/PPGB(A)
96
30
AVcc
P22/A18/PPGD(C)
97
29
P57/AN15
P23/A19/PPGF(E)
98
28
P56/AN14
P24/A20/IN0
99
27
P55/AN13
P25/A21/IN1
100
P54/AN12/TOT3
P53/AN11/TIN3
P52/AN10/SCK2
P51/AN9/SOT2
P50/AN8/SIN2
P47/SCL1
P46/SDA1
P45/SCL0/FRCK1
P44/SDA0/FRCK0
P43/IN7
C
P42/IN6/INT9R
Vss
Vcc
P41/X1A
7 8
*
6
*
5
P40/X0A
4
P37/CLK/OUT7
3
26
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
P36/RDY/OUT6
2
P35/HAK/OUT5
1
P33/WRHX
P34/HRQ/OUT4
MD2
P03/AD03/INT11
P32/WRL/WR/INT10R
49
P31/RD/IN5
MD1
77
P30/ALE/IN4
50
P02/AD02/INT10
P27/A23/IN3
76
P26/A22/IN2
P01/AD01/INT9
(FPT-100P-M20)
*: X0A, X1A : MB90F867E, MB90867E
P40, P41 : MB90F867ES, MB90867ES
CM44-10144-4
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13
第 1 章 概要
1.5 端子機能
MB90860E Series
端子機能
1.5
本節では , MB90860E シリーズの端子機能について説明します。
■ 端子機能
表 1.5-1 MB90860E シリーズの端子機能 (1 / 8)
端子番号
LQFP100
*2
QFP100
*1
端子名
90
92
X1
91
93
X0
52
54
RST
入出力回路
形式 *3
A
77 ∼ 84
AD00 ∼
AD07
E
G
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードのときに有効となります。
G
AD08
外部アドレス・データバス (AD08) の入出力端
子。この機能は , 外部バスが許可の時 , 有効と
なります。
TIN1
リロードタイマ 1 用イベント入力端子
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードのときに有効となります。
P11
84
14
外部アドレス・データバス下位 8 ビットの入
出力端子。
この機能は , 外部バスが許可の時 , 有効となり
ます。
INT8 ∼ INT15 用外部割込み要求入力端子
P10
85
リセット入力
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードのときに有効となります。
INT8 ∼
INT15
83
発振出力端子
発振入力端子
P00 ∼ P07
75 ∼ 82
機能
86
G
AD09
外部アドレス・データバス (AD09) の入出力端
子。この機能は , 外部バスが許可の時 , 有効と
なります。
TOT1
リロードタイマ 1 用出力端子
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CM44-10144-4
第 1 章 概要
1.5 端子機能
MB90860E Series
表 1.5-1 MB90860E シリーズの端子機能 (2 / 8)
端子番号
LQFP100*2
QFP100*1
端子名
入出力回路
形式 *3
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードのときに有効となります。
P12
85
87
AD10
N
SIN3
INT11 用外部割込み要求入力端子 ( サブ )
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードのときに有効となります。
P13
88
G
AD11
外部アドレス・データバス (AD11) の入出力端
子。この機能は , 外部バスが許可の時 , 有効と
なります。
SOT3
UART3 用シリアルデータ出力端子
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードのときに有効となります。
P14
87
89
G
AD12
外部アドレス・データバス (AD12) の入出力端
子。この機能は , 外部バスが許可の時 , 有効と
なります。
SCK3
UART3 用クロック入出力端子
P15
92
93
94
N
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードのときに有効となります。
AD13
外部アドレス・データバス (AD13) の入出力端
子。この機能は , 外部バスが許可の時 , 有効と
なります。
P16
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードのときに有効となります。
95
G
AD14
CM44-10144-4
外部アドレス・データバス (AD10) の入出力端
子。この機能は , 外部バスが許可の時 , 有効と
なります。
UART3 用シリアルデータ入力端子
INT11R
86
機能
外部アドレス・データバス (AD14) の入出力端
子。この機能は , 外部バスが許可の時 , 有効と
なります。
FUJITSU SEMICONDUCTOR LIMITED
15
第 1 章 概要
1.5 端子機能
MB90860E Series
表 1.5-1 MB90860E シリーズの端子機能 (3 / 8)
端子番号
LQFP100*2
QFP100*1
端子名
入出力回路
形式 *3
P17
94
95 ∼ 98
99 ∼ 2
3
16
96
G
機能
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードのときに有効となります。
AD15
外部アドレス・データバス (AD15) の入出力端
子。この機能は , 外部バスが許可の時 , 有効と
なります。
P20 ∼ P23
汎用の入出力ポート。
レジスタの設定により , プルアップ抵抗の有
無を設定できます。外バスモード時は , 外部ア
ドレス出力制御レジスタ (HACR) の対応する
ビットが "1" の時 , 汎用入出力ポートとして有
効となります。
G
97 ∼ 100
A16 ∼ A19
外部アドレス・データバス A16 ∼ A19 用の出
力 端 子。外 部 ア ド レ ス 出 力 制 御 レ ジ ス タ
(HACR) の対応するビットが "0" の時 , アドレ
ス上位出力端子 (A16 ∼ A19) として有効とな
ります。
PPG9, PPGB,
PPGD, PPGF
PPG 用出力端子
P24 ∼ P27
汎用の入出力ポート。
レジスタ設定により , プルアップ抵抗の有無
を設定できます。外バスモード時は , 外部アド
レ ス 出 力 制 御 レ ジ ス タ (HACR) の 対 応 す る
ビットが "1" の時 , 汎用入出力ポートとして有
効となります。
G
A20 ∼ A23
外部アドレス・データバス A20 ∼ A23 用の出
力 端 子。外 部 ア ド レ ス 出 力 制 御 レ ジ ス タ
(HACR) の対応するビットが "0" の時 , アドレ
ス上位出力端子 (A20 ∼ A23) として有効とな
ります。
IN0 ∼ IN3
インプットキャプチャ ICU0 ∼ ICU3 用データ
サンプル入力端子
P30
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードの時に有効となります。
1∼4
5
G
ALE
アドレスラッチ許可出力端子。この機能は , 外
バスモードが許可の時 , 有効となります。
IN4
インプットキャプチャICU4 用データサンプル
入力端子
FUJITSU SEMICONDUCTOR LIMITED
CM44-10144-4
第 1 章 概要
1.5 端子機能
MB90860E Series
表 1.5-1 MB90860E シリーズの端子機能 (4 / 8)
端子番号
LQFP100*2
QFP100*1
端子名
入出力回路
形式 *3
汎用の入出力ポート。
レジスタの設定によって , プルアップ抵抗の
有無を設定できます。この機能はシングル
チップモードの時に有効となります。
P31
4
5
6
G
RD
データバス用リードストローブ出力端子。こ
の機能は , 外部バスが許可の時 , 有効となりま
す。
IN5
インプットキャプチャICU5 用データサンプル
入力端子
P32
汎用の入出力ポート。
レジスタ設定により , プルアップ抵抗の有無
を設定できます。この機能はシングルチップ
モードあるいは WR/WRL 端子出力が禁止の時
に有効となります。
7
G
WRL/
WR
INT10R
7
CM44-10144-4
8
データバス用ライトストローブ出力端子。こ
の機能は , 外部バスと WR/WRL 端子出力が許
可の時 , 有効となります。WRL は 16 ビットア
クセス時 , データバス下位 8 ビットに対するラ
イトストローブ出力端子。WR は , 8 ビットア
クセス時 , データバス 8 ビットに対するライト
ストローブ出力端子。
INT10 用外部割込み要求入力端子 ( サブ )
P33
6
機能
G
汎用の入出力ポート。
レジスタの設定により , プルアップ抵抗の有
無を設定できます。この機能はシングルチッ
プモード , 外部バス 8 ビットモードあるいは
WRH 端子出力が禁止の時に有効となります。
WRH
データバス上位 8 ビット用ライトストローブ
出力端子。この機能は , 外部バスが許可かつ外
部外部バス 16 ビットモードで , WRH 端子出力
が許可の時 , 有効となります。
P34
汎用の入出力ポート。
レジスタの設定により , プルアップ抵抗の有
無を設定できます。この機能はシングルチッ
プモードあるいはホールド機能が禁止の時に
有効となります。
9
G
HRQ
ホールド要求入力端子。この機能は , 外部バス
とホールド機能が許可の時 , 有効となります。
OUT4
アウトプットコンペア OCU4 用波形出力端子
FUJITSU SEMICONDUCTOR LIMITED
17
第 1 章 概要
1.5 端子機能
MB90860E Series
表 1.5-1 MB90860E シリーズの端子機能 (5 / 8)
端子番号
LQFP100*2
QFP100*1
端子名
入出力回路
形式 *3
P35
8
9
10
11, 12
10
G
ホールドアクノリッジ出力端子。この機能は ,
外部バスとホールド機能が許可の時 , 有効と
なります。
OUT5
アウトプットコンペア OCU5 用波形出力端子
P36
汎用の入出力ポート。レジスタの設定により ,
プルアップ抵抗の有無を設定できます。この
機能はシングルチップモードあるいは外部レ
ディ機能が禁止の時に有効となります。
11
G
RDY
レディ入力端子。この機能は , 外部バスと外部
レディ機能が許可の時 , 有効となります。
OUT6
アウトプットコンペア OCU6 用波形出力端子
P37
汎用の入出力ポート。レジスタの設定により ,
プルアップ抵抗の有無を設定できます。この
機能はシングルチップモードあるいは CLK 出
力が禁止の時に有効となります。
12
G
CLK
CLK 出力端子。この機能は , 外部バスと CLK
出力が許可の時 , 有効となります。
OUT7
アウトプットコンペア OCU7 用波形出力端子
P40, P41
F
汎用の入出力ポート
( 型格に S サフィックスのある製品 )
X0A, X1A
B
サブクロック用発振入力端子
( 型格に S サフィックスのない製品 )
13, 14
18
IN6
汎用の入出力ポート
F
INT9R
19
IN7
汎用の入出力ポート
F
P44
18
20
SDA0
H
SCL0
FRCK1
18
I2C0 用シリアルデータ入出力端子
16 ビットフリーランタイマ 0 用入力
P45
21
インプットキャプチャICU7 用データサンプル
入力端子
汎用の入出力ポート
FRCK0
19
インプットキャプチャICU6 用データサンプル
入力端子
INT10 用外部割込み要求入力端子 ( サブ )
P43
17
汎用の入出力ポート。
レジスタの設定により , プルアップ抵抗の有
無を設定できます。この機能は , シングルチッ
プモードあるいはホールド機能が禁止の時に
有効となります。
HAK
P42
16
機能
汎用の入出力ポート
H
I2C0 用シリアルクロック入出力端子
16 ビットフリーランタイマ 1 用入力
FUJITSU SEMICONDUCTOR LIMITED
CM44-10144-4
第 1 章 概要
1.5 端子機能
MB90860E Series
表 1.5-1 MB90860E シリーズの端子機能 (6 / 8)
端子番号
LQFP100*2
QFP100*1
20
22
21
23
端子名
入出力回路
形式 *3
P46
SDA1
H
P47
SCL1
H
P50
22
23
24
25
AN8
O
AN9
I
AN10
AN11
AN12
汎用の入出力ポート
I
29
28, 29
30, 31
P55
AN13
P56, P57
AN14, AN15
汎用の入出力ポート
I
汎用の入出力ポート
I
36 ∼ 43
I
J
45 ∼ 50,
55, 56
AN16 ∼
AN23
INT0 ∼ INT7
CM44-10144-4
汎用の入出力ポート
A/D コンバータ用アナログ入力端子
汎用の入出力ポート
A/D コンバータ用アナログ入力端子
汎用の入出力ポート
A/D コンバータ用アナログ入力端子
I
PPG 用出力端子
P70 ∼ P77
43 ∼ 48,
53, 54
A/D コンバータ用アナログ入力端子
リロードタイマ 3 用出力端子
AN0 ∼ AN7
34 ∼ 41
A/D コンバータ用アナログ入力端子
リロードタイマ 3 用イベント入力端子
P60 ∼ P67
PPG0,
PPG2,
PPG4,
PPG6,
PPG8,
PPGA,
PPGC,
PPGE
A/D コンバータ用アナログ入力端子
UART2 用クロック入出力端子
TOT3
27
A/D コンバータ用アナログ入力端子
UART2 用シリアルデータ出力端子
P54
28
A/D コンバータ用アナログ入力端子
汎用の入出力ポート
TIN3
26
I2C1 用シリアルクロック入出力端子
P51
P53
27
汎用の入出力ポート
UART2 用シリアルデータ入力端子
SCK2
25
I2C1 用シリアルデータ入出力端子
SIN2
P52
26
汎用の入出力ポート
汎用の入出力ポート
SOT2
24
機能
汎用の入出力ポート
I
A/D コンバータ用アナログ入力端子
INT0 ∼ INT7 用外部割込み要求入力端子
FUJITSU SEMICONDUCTOR LIMITED
19
第 1 章 概要
1.5 端子機能
MB90860E Series
表 1.5-1 MB90860E シリーズの端子機能 (7 / 8)
端子番号
LQFP100*2
QFP100*1
端子名
入出力回路
形式 *3
P80
汎用の入出力ポート
TIN0
55
57
ADTG
F
INT12R
58
TOT0
CKOT
F
INT13 用外部割込み要求入力端子 ( サブ )
汎用の入出力ポート
SIN0
TIN2
M
INT14R
60
SOT0
F
SCK0
汎用の入出力ポート
F
INT15R
60
62
61
63
62
64
P85
SIN1
P86
SOT1
P87
SCK1
67 ∼ 70
PPG1, PPG3,
PPG5, PPG7
M
F
F
汎用の入出力ポート
UART1 用シリアルデータ入力端子
汎用の入出力ポート
UART1 用シリアルデータ出力端子
汎用の入出力ポート
UART1 用クロック入出力端子
汎用の入出力ポート
F
PPG 用出力端子
P94 ∼ P97
20
UART0 用クロック入出力端子
INT15 用外部割込み要求入力端子 ( サブ )
P90 ∼ P93
65 ∼ 68
UART0 用シリアルデータ出力端子
リロードタイマ 2 用出力端子
P84
61
リロードタイマ 2 用イベント入力端子
汎用の入出力ポート
TOT2
59
UART0 用シリアルデータ入力
INT14 用外部割込み要求入力端子 ( サブ )
P83
58
リロードタイマ 0 用出力端子
クロックモニタ用出力端子
P82
59
A/D コンバータ用トリガ入力端子
汎用の入出力ポート
INT13R
57
リロードタイマ 0 用イベント入力端子
INT12 用外部割込み要求入力端子 ( サブ )
P81
56
機能
汎用の入出力ポート
F
アウトプットコンペア OCU0 ∼ OCU3 用波形
出力端子。この機能は , 波形出力が許可の時 ,
有効となります。
69 ∼ 72
71 ∼ 74
73
75
74
76
PA1
F
汎用の入出力ポート
30
32
AVCC
K
アナログ回路用 VCC 電源入力端子
OUT0 ∼
OUT3
PA0
INT8R
F
汎用の入出力ポート
INT8 用外部割込み要求入力端子 ( サブ )
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第 1 章 概要
1.5 端子機能
MB90860E Series
表 1.5-1 MB90860E シリーズの端子機能 (8 / 8)
端子番号
LQFP100*2
31
QFP100*1
33
端子名
AVRH
入出力回路
形式 *3
L
機能
A/D コンバータ用基準電圧入力。この電源の
投入 / 切断は必ず AVCC に AVRH 以上の電位が
印加してある状態で行ってください。
32
34
AVRL
K
A/D コンバータ用低基準電圧入力
33
35
AVSS
K
アナログ回路用 VSS 電源入力端子
50, 51
52, 53
MD1,
MD0
C
動作モード指定用入力端子。
49
51
MD2
D
動作モード指定用入力端子。
13, 63, 88
15, 65, 90
VCC
―
電源入力端子 (3.5 V ∼ 5.5 V)
14, 42, 64, 89
16, 44, 66, 91
VSS
―
電源入力端子 (0 V)
15
17
C
K
電源安定化容量端子。0.1 μF 以上のセラミック
コンデンサを接続してください。
*1:FPT-100P-M06
*2:FPT-100P-M20
*3: 入出力回路形式については「1.6 入出力回路形式」を参照してください。
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21
第 1 章 概要
1.6 入出力回路形式
1.6
MB90860E Series
入出力回路形式
本節では , MB90860E シリーズの各端子の入出力回路形式を示します。
■ 入出力回路形式
表 1.6-1 入出力回路形式 (1 / 4)
分類
回路
X1
A
備考
Xout
発振回路
• 高速発振帰還抵抗 = 約 1 MΩ
X0
スタンバイ制御信号
X1A
B
Xout
発振回路
• 低速発振帰還抵抗 = 約 10 MΩ
X0A
スタンバイ制御信号
R
CMOS
ヒステリシス
入力
C
R
D
CMOS
ヒステリシス
入力
プルダウン
抵抗
マスク ROM とエバデバイス
• CMOS ヒステリシス入力
フラッシュメモリ品
• CMOS 入力
マスク ROM とエバデバイス
• CMOS ヒステリシス入力
• プルダウン抵抗値 : 約 50 kΩ
フラッシュメモリ品
• CMOS 入力
• プルダウンなし
• CMOS ヒステリシス入力
• プルアップ抵抗値 : 約 50 kΩ
プルアップ
抵抗
E
R
22
CMOS
ヒステリシス
入力
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第 1 章 概要
1.6 入出力回路形式
MB90860E Series
表 1.6-1 入出力回路形式 (2 / 4)
分類
回路
P-ch
N-ch
備考
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
Pout
Nout
R
F
CMOS ヒステリシス入力
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能
付き )
• Automotive 入力
( スタンバイ時入力遮断機能
付き )
Automotive 入力
入力遮断用
スタンバイ制御
P-ch
N-ch
プルアップ制御
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
Pout
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能
付き )
• Automotive 入力
( スタンバイ時入力遮断機能
付き )
• TTL ( スタンバイ時入力遮断
機能付き )
• プルアップ抵抗設定可能抵抗
: 約 50 kΩ
Nout
R
G
CMOS ヒステリシス入力
Automotive 入力
TTL 入力
入力遮断用
スタンバイ制御
H
P-ch
Pout
N-ch
Nout
R
CMOS ヒステリシス入力
• CMOS レベル出力
(IOL = 3 mA, IOH = - 3 mA)
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能
付き )
• Automotive 入力
( スタンバイ時入力遮断機能
付き )
Automotive 入力
入力遮断用
スタンバイ制御
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23
第 1 章 概要
1.6 入出力回路形式
MB90860E Series
表 1.6-1 入出力回路形式 (3 / 4)
分類
回路
P-ch
備考
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
Pout
N-ch
Nout
R
I
CMOS ヒステリシス入力
Automotive 入力
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能
付き )
• Automotive 入力
( スタンバイ時入力遮断機能
付き )
• A/D アナログ入力
入力遮断用
スタンバイ制御
アナログ入力
P-ch
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
Pout
N-ch
Nout
R
CMOS ヒステリシス入力
J
Automotive 入力
入力遮断用
スタンバイ制御
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能
付き )
• Automotive 入力
( スタンバイ時入力遮断機能
付き )
• A/D アナログ入力
• D/A アナログ出力
アナログ入力
アナログ出力
• 電源入力保護回路
P-ch
K
N-ch
P-ch
AVR
L
N-ch
24
ANE
• A/D コンバータ基準電圧入力
端子電源保護回路付き
フラッシュ品の AVRH 端子
には VCC に対する保護回路
はありません。
ANE
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第 1 章 概要
1.6 入出力回路形式
MB90860E Series
表 1.6-1 入出力回路形式 (4 / 4)
分類
回路
備考
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
P-ch
Pout
N-ch
Nout
R
M
CMOS 入力
• CMOS 入力
( スタンバイ時入力遮断機能
付き )
• Automotive 入力
( スタンバイ時入力遮断機能
付き )
Automotive 入力
入力遮断用
スタンバイ制御
プルアップ制御
P-ch
Pout
N-ch
Nout
R
N
CMOS 入力
Automotive 入力
TTL 入力
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
• CMOS 入力
( スタンバイ時入力遮断機能
付き )
• Automotive 入力
( スタンバイ時入力遮断機能
付き )
• TTL 入力 ( スタンバイ時入力
遮断機能付き )
• プルアップ抵抗設定可能抵抗
: 約 50 kΩ
入力遮断用
スタンバイ制御
P-ch
N-ch
Pout
Nout
R
O
CMOS 入力
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
• CMOS 入力
( スタンバイ時入力遮断機能
付き )
• Automotive 入力
( スタンバイ時入力遮断機能
付き )
• A/D アナログ入力
Automotive 入力
入力遮断用
スタンバイ制御
アナログ入力
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25
第 1 章 概要
1.7 デバイスの取扱いに関する注意事項
1.7
MB90860E Series
デバイスの取扱いに関する注意事項
MB90860E シリーズの取扱い上の注意について説明します。
■ デバイス取扱い上の注意
● ラッチアップの防止
CMOS IC では , 次に示すような場合にラッチアップ現象を生じることがあります。
• 入力端子や出力端子に VCC より高い電圧や , VSS より低い電圧が印加された場合
• VCC ∼ VSS 間に定格を超える電圧が印加された場合
• AVCC の電源が VCC の電圧の前に供給された場合
ラッチアップが起きると電源電流が激増し , 素子の熱破壊に至る場合がありますので ,
使用に際しては , 最大定格を超えることのないよう十分に注意してください。また , 同
様な理由から, アナログ電源電圧(AVCC, AVRH)がデジタル電源電圧を超えることのな
いように十分注意してください。
● 未使用端子の処理について
使用していない入力端子を開放のままにしておくと,誤動作およびラッチアップによる
永久破損の原因になることがありますので , 2kΩ 以上の抵抗を介して , プルアップまた
はプルダウンの処理をしてください。また , 使用してない入出力端子については , 出力
状態にして開放するか , 入力状態の場合は入力端子と同じ処理をしてください。
● 外部クロック使用時の注意について
外部クロックを使用する場合は , X0 (X0A) 端子のみを駆動し , X1 (X1A) 端子はオープ
ンとしてください。
図 1.7-1 外部クロック使用時
MB90860E シリーズ
X0 (X0A)
開放
X1 (X1A)
● サブクロックを使用しない場合の注意について
X0A, X1A 端子に発振器を接続しない場合は , X0A 端子にプルダウンの処理をし , X1A
端子は開放にしてください。
26
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第 1 章 概要
1.7 デバイスの取扱いに関する注意事項
MB90860E Series
● PLL クロックモード動作中の注意について
本マイコンで PLL を選択しているときに , 発振子が外れたり , あるいはクロック入力
が停止したりした場合 , 本マイコンは PLL 内部の自励発振回路の自走周波数で動作を
継続し続ける場合があります。この動作は保証外の動作です。
● 電源端子について (VCC/VSS)
VCC, VSS が複数ある場合 , デバイスの設計上ラッチアップなどの誤動作を防止するた
めに , 同電位にすべき端子はデバイス内部で接続してありますが , 不要幅射の低減 , グ
ランドレベルの上昇によるストローブ信号の誤動作防止 , 総出力電流規格を守るため
に, 必ずそれらすべてを外部で電源およびグランドに接続してください(図 1.7-2 参照) 。
また電源供給源からできる限り低インピーダンスでこのデバイスの VCC, VSS に接続す
るように配慮してください。
さらに , このデバイスの近くで , VCC と VSS の間に 0.1μF 程度のコンデンサをバイパス
コンデンサとして接続することをお勧めします。
図 1.7-2 電源端子 (VCC/VSS)
Vcc
Vss
Vcc
Vss
Vss
Vcc
MB90860E
シリーズ
Vcc
Vss
Vss
Vcc
● プルアップ / プルダウン抵抗について
MB90860E シリーズは内部プルアップ / プルダウン抵抗をサポートしていません。
( ただし , ポート 0 ∼ポート 3 のみプルアップ抵抗を内蔵しています )
必要に応じて端子にプルアップ / プルダウン処理をしてください。
● 水晶発振回路について
X0/X1 端子の周辺のノイズは , このデバイスの誤動作の元となります。X0/X1 端子およ
び水晶発振子 ( あるいはセラミック振動子 ) さらにグランドへのバイパスコンデンサは
できるだけ近くになるように配慮し , また , 水晶発振子の配線はほかの回路の配線とで
きる限り交差しないようにしてください。また , X0, X1 端子の回りをグランドで囲む
ようなプリント基板アートワークは , 安定した動作を期待できますので , 強くお勧め致
します。
各量産品において,ご使用される発振子メーカに発振評価依頼をしてください。
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27
第 1 章 概要
1.7 デバイスの取扱いに関する注意事項
MB90860E Series
● A/D コンバータの電源 , アナログ入力の投入順序について
A/D コンバータの電源 (AVCC, AVRH, AVRL) およびアナログ入力 (AN0 ∼ AN23) の印
加は , 必ずデジタル電源 (VCC) の投入後に行ってください。また , 電源切断時は A/D
コンバータの電源およびアナログ入力の遮断の後で , デジタル電源の遮断を行ってく
ださい。その際 , AVRH は , AVCC を超えないように投入・切断を行ってください。
● A/D コンバータの未使用端子処理について
A/D コンバータを使用しないときは , AVCC=VCC, AVSS=AVRH=AVRL=VSS に接続して
ください。
● 電源投入時の注意
内部に内蔵している降圧回路の誤作動を防ぐために , 電源投入時における電圧の立上
り時間は 50μs(0.2V ∼ 2.7V) 以上確保してください。
● 供給電圧の安定化
VCC 電源電圧の動作保証内においても , 電源電圧の急激な変化があると誤動作を起こ
す場合がありますので , VCC 電源電圧を安定させてください。
安定化の基準としては , 商用周波数 (50 Hz ∼ 60 Hz) での VCC リプル変動 (peak to peak
値 ) は , 標準 VCC 電源電圧地の 10% 以下に , また電源の切換え時などの瞬時変化にお
いては , 過渡変動率が 0.1 V/ms 以下になるように電源電圧を抑えてください。
● 電源投入時 ( 外部バスモード ) のポート 0 ∼ポート 3 の出力について
外部バスモードで電源を投入時 , ポート 0 ∼ポート 3 の出力信号が不安定になる可能性
がありますのでご注意ください ( 図 1.7-3 参照 )。
図 1.7-3 電源オンのときのポート 0 ∼ポート 3 までの出力
VDD5
VDD3
Port 0 ~ Port 3
Port 0 ∼ Port 3 の出力
が不定になり得る
28
Port 0 ∼ Port 3 出力 = Hi-Z
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第 1 章 概要
1.7 デバイスの取扱いに関する注意事項
MB90860E Series
● フラッシュセキュリティ機能について
セキュリティビットはフラッシュメモリの領域内に配置されています。セキュリティ
ビットに保護コード 01H を書き込むとセキュリティがかかりますので , セキュリティ
機能を使用しない場合はこのアドレスには 01H を書き込まないでください。
セキュリティビットのアドレスは下表を参照してください。
フラッシュメモリサイズ
MB90F867E(S)
1 M ビットフラッシュメモリ搭載
セキュリティビットのアドレス
FE0001H
● シリアル通信について
シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があり
ます。そのため , ノイズを抑えるボードの設計をしてください。
また , 万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し , 最後に
データのチェックサムなどを付加してエラー検出を行ってください。エラーが検出さ
れた場合には , 再送を行うなどの処理をしてください。
● フラッシュメモリ品とマスク ROM 品の特性差について
フラッシュメモリ品とマスク ROM 品では , チップレイアウトやメモリ構造の違いによ
り消費電流や ESD, ラッチアップ , ノイズ特性 , 発振特性等を含めた電気的特性が異な
ります。
同一シリーズの別製品に切り替えて使用する際は , 電気的特性の再評価を行ってくだ
さい。
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29
第 1 章 概要
1.7 デバイスの取扱いに関する注意事項
30
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第2章
CPU
CPU の機能と動作について説明します。
2.1 CPU の概要
2.2 メモリ空間
2.3 リニア方式によるアドレス指定
2.4 バンク方式によるアドレス指定
2.5 メモリ空間における多バイト長データ
2.6 レジスタ
2.7 レジスタバンク
2.8 プリフィックスコード
2.9 割込み抑止命令
管理番号 : CM44-00101-3
固有箇所 : 32, 32
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31
第 2 章 CPU
2.1 CPU の概要
2.1
MB90860E Series
CPU の概要
F2MC-16LX CPU コアは , 民生用・車載用機器などの高速リアルタイム処理が要求さ
れる用途向けに設計された 16 ビット CPU です。F2MC-16LX の命令セットはコン
トローラ用途向けに設計されており , 各種制御の高速・高効率処理が可能です。
■ CPU の概要
F2MC-16LX CPU コアは 16 ビットデータ処理はもちろん , 内部に 32 ビットアキュム
レータを塔載しているため 32 ビットデータ処理も可能です。メモリ空間は最大 16M バ
イト , リニア方式およびバンク方式のいずれかにてアクセス可能です。また , 命令体系
は F2MC-8L の A-T アーキテクチャをベースに , 高級言語対応命令の追加・アドレッシ
ングモードの拡張・乗除算命令の強化・ビット処理の充実化により命令が強化されて
います。
以下に , F2MC-16LX CPU の特長を示します。
● 最小命令実行時間
41.7ns (4MHz 発振 , 6 逓倍 )
● 最大メモリ空間
16M バイト , リニア / バンク方式にてアクセス
● コントローラ用途に最適化された命令体系
• 豊富なデータタイプ
: ビット / バイト / ワード / ロングワード
• 拡張されたアドレッシングモード : 23 種類
• 32 ビットアキュムレータの採用による高精度演算 (32 ビット長 ) の強化
● 強力な割込み機能
8 つの優先順位 ( プログラマブル )
● CPU に依存しない自動転送機能
• 最大 16 チャネルまでの拡張インテリジェント I/O サービス (EI2OS)
• 最大 16 チャネルまでの DMA 転送
● 高級言語 (C 言語 ) / マルチタスクに対応した命令体系
システムスタックポインタの採用 / 命令セットの対称性 / バレルシフト命令
● 実行速度の向上
4 バイトのキュー
32
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第 2 章 CPU
2.2 メモリ空間
MB90860E Series
メモリ空間
2.2
F2MC-16LX CPU は , 16M バイトのメモリ空間を持ちます。
■ CPU メモリ空間の概要
F2MC-16LX CPU が管理するデータ・プログラム・I/O はすべて CPU の 16M バイトの
メモリ空間のいずれかに配置されます。CPU は 24 ビットのアドレスバスでこれらのア
ドレスを示すことにより , 各リソースにアクセスできます。
図 2.2-1 に , F2MC-16LX システムとメモリマップの関係例を示します。
図 2.2-1 F2MC-16LX システムとメモリマップの関係例
F2MC-16LXデバイス
FFFFFFH
FFFC00H
プログラム
ベクタテーブル領域
プログラム領域
FF0000H*1
100000H
外部領域*3
010000H
周辺回路
008000H
2
F MC-16LX
CPU
内部データバス
007900H
001900H*2
データ
EI2OS
000380H
000180H
000100H
ROM領域
(FFバンクのイメージ)
周辺機能制御
レジスタ領域
データ領域
汎用レジスタ
EI2OS
ディスクリプタ領域
外部領域*3
周辺回路
割込み
周辺回路
0000F0H
0000C0H
0000B0H
000020H
汎用ポート
000000H
周辺機能制御
レジスタ領域
割込み制御
レジスタ領域
周辺機能制御
レジスタ領域
I/Oポート制御
レジスタ領域
*1: 品種によって , 内蔵 ROM の容量が異なります。
*2: 品種によって , 内蔵 RAM の容量が異なります。
*3: シングルチップモードの場合には , アクセスなしとします。
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33
第 2 章 CPU
2.2 メモリ空間
MB90860E Series
■ ROM 領域
● ベクタテーブル領域 ( アドレス : FFFC00H ∼ FFFFFFH)
• リセットと割込みおよび CALLV ベクタに対応したベクタテーブルです。
• ROM 領域の最上位に割り当てられており , それぞれのベクタテーブルのアドレス
に , 対応する処理ルーチンの開始アドレスをデータとして設定します。
● プログラム領域 ( アドレス : ∼ FFFBFFH)
• 内部プログラム領域として ROM が内蔵されています。
• 内部 ROM 容量は , 品種によって異なります。
■ RAM 領域
● データ領域 ( アドレス : 000100H ∼ 0018FFH (6 K バイトの場合 ) )
• 内部データ領域として , スタティック RAM が内蔵されています。
• 内部 RAM 容量は , 品種によって異なります。
● 汎用レジスタ領域 ( アドレス : 000180H ∼ 00037FH)
• 8 ビット , 16 ビット , 32 ビットの演算や転送に使用する補助的なレジスタを配置し
ます。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
• 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって短い命令で
高速にアクセスできます。
● 拡張インテリジェント I/O サービス (El2OS) ディスクリプタ領域
( アドレス 0000100H ∼ 00017FH)
• 転送モード , I/O のアドレス , 転送数およびバッファアドレスを保持します。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
■ I/O 領域
● 割込み制御レジスタ領域 ( アドレス : 0000B0H ∼ 0000BFH)
割込み制御レジスタ (ICR00∼ICR15) は, 割込み機能を持つすべての周辺機能に対応し,
割込みレベルの設定 , および拡張インテリジェント I/O サービス (EI2OS) の制御を行い
ます。
● 周辺機能制御レジスタ領域
( アドレス : 000020H ∼ 0000AFH, 0000C0H ∼ 0000EFH, 007900H ∼ 007FFFH)
周辺機能およびデータの入出力を制御します。
● I/O ポート制御レジスタ領域 ( アドレス : 000000H ∼ 00001FH)
I/O ポートおよびデータの入出力を制御します。
34
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第 2 章 CPU
2.2 メモリ空間
MB90860E Series
■ アドレス作成の方式
F2MC-16LX のアドレス指定には , 以下に示す 2 つの方式があります。
● リニア方式
24 ビットアドレスを命令により指定する方式
● バンク方式
アドレス上位 8 ビットを用途に応じたバンクレジスタで , アドレス下位 16 ビットを命
令により指定する方式
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35
第 2 章 CPU
2.3 リニア方式によるアドレス指定
2.3
MB90860E Series
リニア方式によるアドレス指定
リニア方式には以下に示す 2 つの方式があります。
• 24 ビットオペランド指定
• 32 ビットレジスタ間接指定
■ 24 ビットオペランド指定
オペランドにて直接 24 ビットのアドレスを指定する方式です。
図 2.3-1 に , リニア方式 (24 ビットオペランド指定 ) の例を示します。
図 2.3-1 リニア方式 (24 ビットオペランド指定 ) の例
JMPP 123456H
17452DH
旧プログラムカウンタ
17
+ プログラムバンク
452D
JMPP 123456H
123456H
次の命令
新プログラムカウンタ
12
+ プログラムバンク
3456
■ 32 ビットレジスタ間接指定
32 ビットの汎用レジスタ (RLi) の内容の下位 24 ビットをアドレスとして使用する方式
です。図 2.3-2 に , リニア方式 (32 ビットレジスタ間接指定 ) の例を示します。
図 2.3-2 リニア方式 (32 ビットレジスタ間接指定 ) の例
MOV A,@RL1+7
旧 AL
090700H
XXXX
3AH
7
RL1
240906F9H
( 上位 8 ビットは無視 )
新 AL
36
003A
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第 2 章 CPU
2.4 バンク方式によるアドレス指定
MB90860E Series
2.4
バンク方式によるアドレス指定
バンク方式は 16M バイトの空間を 64 K バイトごとの 256 個のバンクに分割し , 以
下に示す 5 つのバンクレジスタで各空間に対応するバンクを指定します。
• プログラムカウンタバンクレジスタ (PCB)
• データバンクレジスタ (DTB)
• ユーザスタックバンクレジスタ (USB)
• システムスタックバンクレジスタ (SSB)
• アディショナルデータバンクレジスタ (ADB)
■ バンク方式によるアドレス指定
● プログラムカウンタバンクレジスタ (PCB) による指定
プログラムカウンタバンクレジスタ (PCB) によって指定される 64 K バイトのバンクを
プログラム (PC) 空間とよび , 主として命令コードやベクタテーブル , 即値データなど
が存在します。
● データバンクレジスタ (DTB) による指定
データバンクレジスタ (DTB) によって指定される 64 K バイトのバンクをデータ (DT)
空間とよび , 主として読み書き可能なデータや内外リソースの制御 / データレジスタな
どが存在します。
● ユーザスタックバンクレジスタ (USB)・システムスタックバンクレジスタ (SSB) による指定
ユーザスタックバンクレジスタ (USB) またはシステムスタックバンクレジスタ (SSB)
によって指定される 64 K バイトのバンクをスタック (SP) 空間とよび , プッシュ / ポッ
プ命令や割込みのレジスタ退避などのときにスタックアクセスが発生したときにアク
セスされる領域です。どちらの空間が使用されるかはコンディションコードレジスタ
中のスタックフラグ (S) の値に依存します。
● アディショナルデータバンクレジスタ (ADB) による指定
アディショナルデータバンクレジスタ (ADB) によって指定される 64 K バイトのバンク
をアディショナル (AD) 空間とよび , 主としてデータ (DT) 空間に入りきらなかったデー
タなどが存在します。
■ バンクアドレッシングとデフォルト空間
表 2.4-1 に示すように , 命令のコード効率を向上させるために各アドレッシングモード
で使用されるデフォルト空間が事前に決められています。また , あるアドレッシングを
使用したときにデフォルト以外の空間を使用したいときは , 各バンクに対応している
プリフィックスコードを命令に先行して指定することにより , そのプリフィックス
コードに対応した任意のバンク空間をアクセスできます。
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37
第 2 章 CPU
2.4 バンク方式によるアドレス指定
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表 2.4-1 デフォルト空間
デフォルト空間
プログラム空間
アドレッシング
PC 間接 , プログラムアクセス , 分岐系
データ空間
@RW0,@RW1,@RW4,@RW5 を使用したアドレッシング ,
@A,addr16,dir
スタック空間
PUSHW, POPW,@RW3,@RW7 を使用したアドレッシング
アディショナル空間
@RW2,@RW6 を使用したアドレッシング
図 2.4-1 に , レジスタバンクに分割されたメモリ空間の物理アドレス例を示します。
図 2.4-1 各空間の物理アドレス例
FFFFFFH
プログラム空間
FF0000H
FFH
:PCB( プログラムカウンタバンクレジスタ )
B3H
:ADB( アディショナルデータバンクレジスタ )
92H
:USB ( ユーザスタックバンクレジスタ )
68H
:DTB ( データバンクレジスタ )
4BH
:SSB ( システムスタックバンクレジスタ )
B3FFFFH
アディショナル空間
B30000H
物
理
ア
ド
レ
ス
92FFFFH
ユーザスタック空間
920000H
68FFFFH
データ空間
680000H
4BFFFFH
システムスタック空間
4B0000H
000000H
■ バンクレジスタの初期値
DTB, USB, SSB, ADB はリセットにより 00H に初期化され , PCB はリセットベクタによ
り指定された値に初期化されます。リセット後 , DT, SP, AD の各空間はバンク 00H
(000000H ∼ 00FFFFH) に配置され , PC 空間はリセットベクタにより指定されたバンク
に配置されます。
38
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第 2 章 CPU
2.5 メモリ空間における多バイト長データ
MB90860E Series
メモリ空間における多バイト長データ
2.5
多バイト長のデータは , データの LSB 側のバイトから MSB 側のバイトの順番で ,
メモリ空間の下位アドレスから上位アドレスに配置されます。
■ メモリ空間における多バイト長データの配置
メモリへの書込みはアドレスの低い方から順に行われます。したがって , 32 ビット長
データの場合には下位 16 ビットが先に転送され , 続いて上位 16 ビットが転送されま
す。
なお , 下位データの書込み直後にリセット信号を入力すると上位データが書き込まれ
ないことがあります。
図 2.5-1 に , メモリにおける多バイト長データの構成を示します。データは下位 8 ビッ
トが n 番地に , 以下 n+1 番地 , n+2 番地 , n+3 番地・・・の順に配置されます。
図 2.5-1 メモリにおける多バイト長データの配置の例
MSB
上位アドレス
LSB
01010101B
n+3
01010101B
n+2
11001100B
n+1
11111111B
n
00010100B
11001100B
11111111B
00010100B
下位アドレス
■ 多バイト長データのアクセス
アクセスはすべてバンク内を基本にして行われますので , 多バイト長のデータをアク
セスする命令では , FFFFH 番地の次のアドレスは同じバンクの 0000H 番地になります。
図 2.5-2 に , 多バイト長データのアクセス命令の例を示します。
図 2.5-2 多バイト長データアクセス例
上位アドレス
実行前の
AL
80FFFFH
??
01H
MOVW A, 080FFFFH の実行
·
·
·
800000H
??
23H
実行後の
AL
23H
01H
下位アドレス
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39
第 2 章 CPU
2.6 レジスタ
2.6
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レジスタ
F2MC-16LX のレジスタは大別して , 専用レジスタと汎用レジスタの 2 種類に分ける
ことができます。
専用レジスタは , CPU の内部に専用ハードウェアとして存在し , 使用する用途が
CPU のアーキテクチャ上で限定されています。
汎用レジスタは , 通常のメモリと同じく , 使用する用途をユーザが指定することがで
きます。CPU のアドレス空間上に RAM と共存し , アドレスを指定しないでアクセ
スできるという点では専用レジスタと同じです。
■ 専用レジスタ
F2MC-16LX CPU コアの専用レジスタは以下に示す 11 本があります。
• アキュムレータ (A=AH:AL).................................... 16 ビット× 2 本のアキュムレータ
(合計32ビットのアキュムレータと
しても使用可能 )
• ユーザスタックポインタ (USP).............................. ユーザスタック領域を示す 16 ビッ
トのポインタ
• システムスタックポインタ (SSP) .......................... システムスタック領域を示す16ビッ
トのポインタ
• プロセッサステータス (PS)..................................... システムの状態を示す 16 ビットの
レジスタ
• プログラムカウンタ (PC) ........................................ プログラムが格納されているアド
レスを持つ 16 ビットのレジスタ
• プログラムカウンタバンクレジスタ (PCB) ......... PC 空間を示す 8 ビットのレジスタ
• データバンクレジスタ (DTB) ................................. DT 空間を示す 8 ビットのレジスタ
• ユーザスタックバンクレジスタ (USB) ................. ユーザスタック空間を示す8ビット
のレジスタ
• システムスタックバンクレジスタ (SSB).............. システムスタック空間を示す8ビッ
トのレジスタ
• アディショナルデータバンクレジスタ (ADB)..... AD 空間を示す 8 ビットのレジスタ
• ダイレクトページレジスタ (DPR) ......................... ダイレクトページを示す8ビットの
レジスタ
図 2.6-1 に , 専用レジスタの構成を示します。
40
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第 2 章 CPU
2.6 レジスタ
MB90860E Series
図 2.6-1 専用レジスタ
アキュムレータ
AL
AH
USP
ユーザスタックポインタ
SSP
システムスタックポインタ
PS
プロセッサステータス
PC
プログラムカウンタ
DPR
ダイレクトページレジスタ
PCB
プログラムカウンタバンクレジスタ
DTB
データバンクレジスタ
USB
ユーザバンクレジスタ
SSB
システムスタックバンクレジスタ
ADB
アディショナルデータバンクレジスタ
8ビット
16ビット
32ビット
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第 2 章 CPU
2.6 レジスタ
MB90860E Series
■ 汎用レジスタ
図 2.6-2 に示すように , F2MC-16LX の汎用レジスタは主記憶の 000180H ∼ 00037FH ( 最大
の場合 ) に存在し , レジスタバンクポインタ (RP) によって先に述べたアドレスのどの部分
が現在使用中のレジスタバンクであるかを指定します。各バンクには以下に示す 3 種類の
レジスタが存在します。これらは独立ではなく , 以下に示すような関係があります。
• R0 ∼ R7
:8 ビットの汎用レジスタ
• RW0 ∼ RW7 :16 ビットの汎用レジスタ
• RL0 ∼ RL3
:32 ビットの汎用レジスタ
図 2.6-2 汎用レジスタ
MSB
LSB
16 ビット
000180H RP × 10 H
RW0
下位
RL0
汎用レジスタの先頭アドレス
RW1
RW2
RL1
RW3
R1
R0
RW4
R3
R2
RW5
R5
R4
RW6
R7
R6
RW7
RL2
RL3
上位
バイトレジスタとワードレジスタの上位 / 下位バイトの関係は ,
RW(i+4)=R(i × 2+1) × 256 + R(i × 2) [i=0 ∼ 3]
という式で表すことができ , RLi の上位 / 下位と RW の関係は
RL(i)=RW(i × 2+1) × 65536 + RW(i × 2) [i=0 ∼ 3]
という式で表すことができます。
42
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2.6 レジスタ
MB90860E Series
2.6.1
アキュムレータ (A)
アキュムレータ (A) は , 2 つの 16 ビット長の演算用レジスタ AH および AL で構成
され , 演算などを行ったときの結果やデータ転送の一時記憶などに使用されます。
■ アキュムレータ (A)
アキュムレータ (A) では , 図 2.6-3 に示すように , 32 ビットデータ処理時は AH と AL
を連結して使用します。また , 図 2.6-4 に示すように , 16 ビットデータ処理のワード処
理や 8 ビットデータ処理のバイト処理のときは AL のみが使用されます。アキュムレー
タ (A) のデータはメモリ / レジスタ (Ri, RWi, RLi) 中のデータと各種演算ができ , F2MC8L と同様 , F2MC-16LX でも基本的にワード長以下のデータを AL へ転送すると , 転送
前の AL 中のデータが自動的に AH に転送されます ( データ保持機能 ) 。したがって ,
データ保持機能と AL-AH 間演算において各種処理効率を上げることが可能になりま
す。
AL へのバイト長以下のデータの転送時は , データは符号拡張またはゼロ拡張され 16
ビット長となり AL へ格納されます。AL 中のデータは , ワード長としてもバイト長と
しても扱えます。
AL にバイト処理の算術演算命令を実行すると , 演算前の AL の上位 8 ビットは無視さ
れて演算結果の上位 8 ビットがすべて "0" になります。アキュムレータ (A) は , リセッ
トでは初期化されず , リセット直後は不定値になります。
図 2.6-3 に32 ビットデータ転送の処理を, 図 2.6-4 にAL∼AH 転送の処理を示します。
図 2.6-3 32 ビットデータ転送例
MOVL A,@RW1+6
実行前の A
XXXXH
MSB
XXXXH
DTB
実行後の A
A6H
8F74H
2B52H
AH
AL
LSB
A61540H
8FH
74H
A6153EH
2BH
52H
15H
38H
+6
RW1
図 2.6-4 AL-AH 転送例
MSB
MOVW A,@RW1+6
実行前の A
XXXXH
1234H
DTB
LSB
A61540H
8FH
74H
A6153EH
2BH
52H
15H
38H
A6H
+6
実行後の A
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1234H
2B52H
RW1
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43
第 2 章 CPU
2.6 レジスタ
MB90860E Series
ユーザスタックポインタ (USP) とシステムスタック
ポインタ (SSP)
2.6.2
ユーザスタックポインタ (USP) およびシステムスタックポインタ (SSP) は , 16 ビッ
トのレジスタであり , プッシュ / ポップ命令およびサブルーチン実行時のデータ退避 /
復帰のメモリアドレスを示します。
■ ユーザスタックポインタ (USP) とシステムスタックポインタ (SSP)
図 2.6-5 に示すように , ユーザスタックポインタ (USP) とシステムスタックポインタ
(SSP) は , スタック系の命令により使用されますが , プロセッサステータス (PS) のス
タックフラグ (S) が "0" のときは USP レジスタが有効になり , S フラグが "1" のときは
SSP レジスタが有効になります。また , 割込みが受け付けられると S フラグがセットさ
れるため , 割込み時のレジスタ退避は必ず SSP の示すメモリ中に行われます。割込み
ルーチンでのスタック処理は SSP で , 割込みルーチン以外のスタック処理には USP が
使用されます。スタック空間を分ける必要のない場合には SSP だけを使用してくださ
い。
スタック時のアドレスの上位 8 ビットは , SSP → SSB, USP → USB により示されます。
また , USP および SSP は , リセットでは初期化されず , 不定値になります。
図 2.6-5 に , S フラグが "0" の場合と "1" の場合のスタック操作命令とスタックポイン
タの関係を示します。
図 2.6-5 スタック操作命令とスタックポインタ
S フラグが "0" のときの PUSHW A の例
実行前
AL
S フラグ
実行後
AL
S フラグ
MSB
C6F326H
LSB
A624H
USB
C6H
USP
F328H
0
SSB
56H
SSP
1234H
A624H
USB
C6H
USP
F326H
0
SSB
56H
SSP
1234H
C6F326H
A6H
24H
A624H
USB
C6H
USP
F328H
561232H
XX
XX
1
SSB
56H
SSP
1234H
A624H
USB
C6H
USP
F328H
561232H
A6H
24H
1
SSB
56H
SSP
1232H
XX
XX
S フラグが "0" であるため
システムスタックを使用
S フラグが "1" のときの PUSHW A の例
AL
S フラグ
AL
S フラグ
44
S フラグが "1" であるため
システムスタックを使用
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2.6 レジスタ
MB90860E Series
< 注意事項 >
スタックポインタに設定する値は , 原則として偶数アドレスを使用してください。
奇数アドレスを設定すると , ワードアクセスが 2 回に分割され効率が低下します。
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第 2 章 CPU
2.6 レジスタ
MB90860E Series
プロセッサステータス (PS)
2.6.3
プロセッサステータス (PS) は , CPU の動作を制御するビットと CPU の状態を示す
ビットより構成されています。
■ プロセッサステータス (PS)
図 2.6-6 に示すように , プロセッサステータス (PS) の上位バイトはレジスタバンクの先
頭アドレスを示す割込みレベルマスク (ILM) およびレジスタバンクポインタ (RP) より
構成されます。PS の下位バイトは命令実行結果および割込み発生などによりセット /
リセットされる各種フラグで構成されているコンディションコードレジスタ (CCR) と
なります。
図 2.6-6 プロセッサステータス (PS) の構造
bit
15
13
PS
12
8
ILM
7
0
RP
CCR
■ コンディションコードレジスタ (CCR)
図 2.6-7 に , コンディションコードレジスタ (CCR) の構造を示します。
図 2.6-7 コンディションコードレジスタ (CCR) の構成
bit
初期値
7
6
5
4
3
2
1
0
-
I
S
T
N
Z
V
C
: CCR
-
0
1
*
*
*
*
*
* : 不定値
● 割込み許可フラグ (I)
ソフトウェア割込み以外のすべての割込み要求に対して I フラグが "1" のときには割込
みが許可され , "0" のときには割込みが禁止されます。リセットによって "0" にクリア
されます。
● スタックフラグ (S)
S フラグが "0" のときはスタック操作用ポインタとして USP が有効 , "1" のときは SSP
が有効になります。割込み受付け時およびリセット時には "1" にセットされます。
● スティッキィビットフラグ (T)
論理右 / 算術右シフト命令を実行後にキャリによってシフトアウトされたデータに 1 つ
以上 "1" がある場合には "1", それ以外は "0" となります。シフト量がゼロの場合も "0"
となります。
● ネガティブフラグ (N)
演算結果の MSB が "1" の場合には N フラグは "1" にセットされ , それ以外は "0" にク
リアされます。
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2.6 レジスタ
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● ゼロフラグ (Z)
演算結果がすべて "0" の場合には "1" にセットされ , それ以外は "0" にクリアされます。
● オーバフローフラグ (V)
演算の実行により符号付き数値としてオーバフローが発生すると "1" にセットされ , 発
生しないと "0" にクリアされます。
● キャリフラグ (C)
演算の実行により MSB より桁上り / 桁下りが発生すると "1" にセットされ , 発生しな
いと "0" にクリアされます。
■ レジスタバンクポインタ (RP)
図 2.6-8 に示すように , レジスタバンクポインタ (RP) は , CPU の汎用レジスタとそれが
存在する内部 RAM のアドレスとの関係を示すレジスタで , 現在使用中のレジスタバン
クの先頭のメモリアドレスを [000180H+(RP)× 10H] という変換式で示します。RP は 5
ビットにより構成されており 00H ∼ 1FH までの値をとることができ , 000180H ∼ 00037FH
のメモリ中にレジスタバンクを配置できます。ただし , この範囲内であっても内部
RAM 以外の場合には汎用レジスタとして使用することはできません。RP はリセット
によりすべて "0" に初期化されます。命令上では RP に 8 ビットの即値を転送できます
が , 実際に使用されるのはそのデータの下位 5 ビットのみです。
図 2.6-8 レジスタバンクポインタ (RP)
初期値
B4
B3
B2
B1
B0
0
0
0
0
0
: RP
■ 割込みレベルマスク (ILM)
図 2.6-9 に示すように , 割込みレベルマスク (ILM) は 3 ビットから構成されており, CPU
の割込みマスクのレベルを示します。この 3 ビットにより示されるレベルより強いレ
ベルの割込み要求のみが受け付けられます。
図 2.6-1 に示すように , レベルの強弱は "0"
が最強で , "7" が最弱と定義されています。したがって , 割込みが受け付けられるため
には , 現状の ILM の保持値より小さい値の要求でなければなりません。割込みが受け
付けられるとその割込みのレベル値が ILM に設定され , これ以降の同じかそれより低
い優先順位の割込みは受け付けられなくなります。ILM はリセットによりすべて "0"
に初期化されます。命令上では ILM に 8 ビットの即値を転送できますが , 実際に使用
されるのはそのデータの下位 3 ビットのみです。
図 2.6-9 割込みレベルマスク (ILM)
初期値
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ILM2
ILM1
ILM0
0
0
0
: ILM
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2.6 レジスタ
MB90860E Series
表 2.6-1 割込みレベルマスク (ILM) で示されるレベルの強弱
48
ILM2
ILM1
ILM0
レベル値
0
0
0
0
割込み禁止
0
0
1
1
1 より小さい値のレベル (0 のみ )
0
1
0
2
2 より小さい値のレベル (0, 1)
0
1
1
3
3 より小さい値のレベル (0, 1, 2)
1
0
0
4
4 より小さい値のレベル (0, 1, 2, 3)
1
0
1
5
5 より小さい値のレベル (0, 1, 2, 3, 4)
1
1
0
6
6 より小さい値のレベル (0, 1, 2, 3, 4, 5)
1
1
1
7
7 より小さい値のレベル (0, 1, 2, 3, 4, 5, 6)
許可される割込みレベル
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第 2 章 CPU
2.6 レジスタ
MB90860E Series
プログラムカウンタ (PC)
2.6.4
プログラムカウンタ (PC) は , CPU が実行すべき命令コードのメモリアドレスの下位
16 ビットを示します。
■ プログラムカウンタ (PC)
プログラムカウンタ (PC) は , 16 ビットのカウンタであり , CPU が実行すべき命令コー
ドのメモリアドレスの下位 16 ビットを示します。上位 8 ビットアドレスは PCB によ
り示されます。PC は条件分岐命令 , サブルーチンコール命令 , 割込み , リセットなどに
より内容が更新されます。また , オペランドアクセス時のベースポインタとして使用す
ることもできます。
図 2.6-10 に , プログラムカウンタを示します。
図 2.6-10 プログラムカウンタ
PCB
FEH
PC
ABCDH
次に実行する命令
FEABCDH
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第 2 章 CPU
2.6 レジスタ
2.6.5
MB90860E Series
バンクレジスタ (PCB, DTB, USB, SSB, ADB)
バンクレジスタは , プログラム空間 , データ空間 , ユーザスタック空間 , システムス
タック空間 , アディショナル空間の配置されるメモリバンクを示します。
■ バンクレジスタ (PCB, DTB, USB, SSB, ADB)
バンクレジスタには , 以下に示す 5 つのレジスタがあります。
• プログラムカウンタバンクレジスタ (PCB) < 初期値 : リセットベクタ中の値 >
• データバンクレジスタ (DTB) < 初期値 :00H>
• ユーザスタックバンクレジスタ (USB) < 初期値 :00H>
• システムスタックバンクレジスタ (SSB) < 初期値 :00H>
• アディショナルデータバンクレジスタ (ADB)< 初期値 :00H>
各バンクレジスタは , PC, DT, SP( ユーザ ), SP( システム ), AD の各空間が配置されるメ
モリバンクを示します。
すべてのバンクレジスタは 1 バイト長であり , リセットにより PCB は 00H に初期化さ
れます。PCB 以外のバンクレジスタは読出しおよび書込みができます。PCB は読出し
のみでき , 書込みはできません。
16M バイト全空間に分岐する JMPP, CALLP, RETP, RETI, RETF 命令実行中 , または割
込み発生時に PCB は更新されます。各レジスタの動作は ,「2.2 メモリ空間」を参照し
てください。
50
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第 2 章 CPU
2.6 レジスタ
MB90860E Series
ダイレクトページレジスタ (DPR)
2.6.6
ダイレクトページレジスタ (DPR) は , ダイレクトアドレッシングモードのアドレス
8 ∼アドレス 15 を指定します。
■ ダイレクトページレジスタ (DPR) < 初期値 :01H>
ダイレクトページレジスタ (DPR) は , 図 2.6-11 に示すように , ダイレクトアドレッシン
グモードでの命令オペランドのアドレス 8 ∼アドレス 15 を指定します。DPR は 8 ビッ
ト長であり , リセットにより 01H に初期化されます。また , 命令により読出し / 書込み
ができます。
図 2.6-11 に , ダイレクトアドレッシングモードにおける物理アドレスの生成を示しま
す。
図 2.6-11 ダイレクトアドレッシングモードにおける物理アドレスの生成
DTBレジスタ
ααααααααα
DPRレジスタ
ββββββββ
命令中のダイレクトアドレス
γγγγγγγγ
MSB
LSB
24ビット
物理アドレス
αααααααααββββββββγγγγγγγγ
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第 2 章 CPU
2.7 レジスタバンク
2.7
MB90860E Series
レジスタバンク
レジスタバンクは 8 ワードで構成され , バイトレジスタ (R0 ∼ R7), ワードレジスタ
(RW0 ∼ RW7), ロングワードレジスタ (RL0 ∼ RL3) の汎用レジスタとして各種演算 ,
ポインタとして各種命令に使用できます。(RL0 ∼ RL3) は , メモリ空間の全空間を直
接アクセスするリニアポインタとしても使用できます。
■ レジスタバンク
表 2.7-1 に , 各レジスタの機能を , 表 2.7-2 に各レジスタの関係を示します。
レジスタバンクの内容は , 通常の RAM 同様にリセットでは初期化されず , リセット前
の状態が保持されます。ただし , パワーオン時は不定値になります。
表 2.7-1 各レジスタの機能
R0 ∼ R7
各種命令のオペランドとして使用
( 注意事項 ) R0 はバレルシフトのカウンタおよびノーマライズ命
令のカウンタとしても使用
RW0 ∼ RW7
ポインタ , 各種命令のオペランドとして使用
( 注意事項 ) RW0 はストリング命令のカウンタとしても使用
RL0 ∼ RL3
ロングポインタ , 各種命令のオペランドとして使用
表 2.7-2 各レジスタの関係
アドレス
バイトレジスタ
000180H + RP × 10H + 0
ワードレジスタ
ロングワードレジスタ
RW0
000180H + RP × 10H + 1
RL0
000180H + RP × 10H + 2
RW1
000180H + RP × 10H + 3
000180H + RP × 10H + 4
RW2
000180H + RP × 10H + 5
RL1
000180H + RP × 10H + 6
RW3
000180H + RP × 10H + 7
52
000180H + RP × 10H + 8
R0
000180H + RP × 10H + 9
R1
000180H + RP × 10H + 10
R2
000180H + RP × 10H + 11
R3
000180H + RP × 10H + 12
R4
000180H + RP × 10H + 13
R5
000180H + RP × 10H + 14
R6
000180H + RP × 10H + 15
R7
RW4
RL2
RW5
RW6
RL3
RW7
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CM44-10144-4
第 2 章 CPU
2.8 プリフィックスコード
MB90860E Series
2.8
プリフィックスコード
命令の前にプリフィックスコードを置くことで , 命令動作の一部を変更することが
できます。プリフィックスコードには , バンクセレクトプリフィックス , コモンレジ
スタバンクプリフィックス , フラグ変化抑止プリフィックスの 3 種類があります。
■ バンクセレクトプリフィックス
データアクセスのときに使用されるメモリ空間はアドレッシングごとに定められてい
ます。バンクセレクトプリフィックスを命令の前に置くことで , 命令によるデータアク
セスのメモリ空間をアドレッシングモードとは無関係に任意に選択することができま
す。
表 2.8-1 に , バンクセレクトプリフィックスと選択されるメモリ空間を示します。
表 2.8-1 バンクセレクトプリフィックス
バンクセレクト
プリフィックス
選択される空間
PCB
PC 空間
DTB
データ空間
ADB
AD 空間
SPB
そのときのスタックフラグ (S) の内容により SSP 空間 , USP 空
間のどちらかが使用されます。
以下に示す命令に対してはプリフィックスコードの効果が異なります。
• ストリング操作命令
MOVS
MOVSW
SCEQ
SCWEQ
FILS
FILSW
プリフィックスの有無にかかわらず , オペランド指定されたバンクレジスタを使用
します。
• スタック操作命令
PUSHW
POPW
プリフィックスの有無にかかわらず , スタックフラグ (S) に応じて SSB または USB
を使用します。
• I/O アクセス命令
MOV A,io
MOV io,A
MOVX A,io
MOVW A,io
MOVW io,A
MOV io,#imm8
MOVW io,#imm16
MOVB A,io:bp
MOVB io:bp,A
SETB io:bp
CLRB io:bp
BBC io:bp,rel
BBS io:bp,rel
WBTC
WBTS
プリフィックスの有無にかかわらず , バンクの I/O 空間を使用します。
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53
第 2 章 CPU
2.8 プリフィックスコード
MB90860E Series
• フラグ変更命令
AND CCR,#imm8
OR CCR,#imm8
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
• その他の制御系命令 ( スタック操作 )
POPW PS
プリフィックスの有無にかかわらず , スタックフラグ (S) に応じて SSB または USB
を使用します。プリフィックスの効果が次の命令まで及びます。
• その他の制御系命令 ( 割込み制御 )
MOV ILM,#imm8
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
• 分岐命令
RETI
プリフィックスの有無にかかわらず , SSB を使用します。
■ コモンレジスタバンクプリフィックス (CMR)
複数のタスク間でのデータ交換を容易にするには , レジスタポインタ (RP) がどのような
値であっても同一のレジスタバンクを簡単にアクセスできる手段が必要です。コモンレ
ジスタバンクプリフィックス(CMR)をレジスタバンクにアクセスする命令の前に置くこ
とで , 現在の RP の値とは関係なくその命令のレジスタアクセスをすべて 000180H ∼
00018FH にあるコモンバンク (RP=0 のときに選択されるレジスタバンク ) に変更する
ことができます。
以下に示す命令に対してはプリフィックスコードの効果が異なります。
• ストリング操作命令
MOVS
MOVSW
SCEQ
SCWEQ
FILS
FILSW
プリフィックスコードを付加したストリング命令実行中に割込み要求が発生する
と , 割込み復帰後のストリング命令に対しては , プリフィックスが無効であるため
誤動作となります。上記のストリング命令に対しては CMR プリフィックスを付加
しないでください。
• その他の制御系命令 ( フラグ変更 )
AND CCR,#imm8
OR CCR,#imm8
POPW PS
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
• その他の制御系命令 ( 割込み制御 )
MOV ILM,#imm8
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
54
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CM44-10144-4
第 2 章 CPU
2.8 プリフィックスコード
MB90860E Series
■ フラグ変化抑止プリフィックス (NCC)
フラグ変化を抑止するには , フラグ変化抑止プリフィックスコード (NCC) を使用しま
す。不要フラグ変化を抑止する命令の前に置くことで , 命令実行に伴うフラグ変化を抑
止可能です。
以下に示す命令に対してはプリフィックスコードの効果が異なります。
• ストリング操作命令
MOVS
MOVSW
SCEQ
SCWEQ
FILS
FILSW
プリフィックスコードを付加したストリング命令の実行中に割込み要求が発生す
ると , 割込み復帰後のストリング命令に対してはプリフィックスが無効であるため
に誤動作となります。上記のストリング命令には NCC プリフィックスを付加しな
いでください。
• フラグ変更命令
AND CCR,#imm8
OR CCR,#imm8
POPW PS
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
• 割込み命令
INT #vct8
INT9
INT addr16
INTP addr24
RETI
プリフィックスの有無にかかわらず , CCR は命令の仕様どおり変化します。
• その他の制御系命令 ( タスクの切換え )
JCTX @A
プリフィックスの有無にかかわらず , CCR は命令の仕様どおり変化します。
• その他の制御系命令 ( 割込み制御 )
MOV ILM,#imm8
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
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55
第 2 章 CPU
2.9 割込み抑止命令
2.9
MB90860E Series
割込み抑止命令
以下に示す 10 種類の命令については , 割込み要求が受け付けられません。
MOV ILM,#imm8
AND CCR,#imm8
PCB
ADB
SPB
CMR
OR CCR,#imm8
POPW PS
NCC
DTB
■ 割込み抑止命令
図 2.9-1 に示すように,この命令実行中に有効なハードウェア割込み要求が発生しても,
割込み処理が行われるのは , この命令以降にこの種類以外の命令が実行された後にな
ります。
図 2.9-1 割込み抑止命令
割込み抑止命令
••••••••
•••
(a)
(a) 普通の命令
割込み要求発生
割込み受付け
■ 割込み抑止命令とプリフィックス命令に関する制約
図 2.9-2 に示すように , 割込み抑止命令の前にプリフィックスコードを付加した場合 ,
プリフィックスコードの効果は , プリフィックスコード後の最初の〔割込み抑止命令以
外の命令〕まで及びます。
図 2.9-2 割込み抑止命令とプリフィックスコード
割込み抑止命令
MOV A, FFH
NCC
••••
MOV ILM,#imm8
ADD A,01H
CCR:XXX10XXB
CCR:XXX10XXB
NCC により CCR は変化しません。
■ プリフィックスコードが連続している場合
図 2.9-3 に示すように , 競合するプリフィックスコードが連続していた場合には後方の
ものが有効になります。
競合するプリフィックスコードとは PCB, ADB, DTB, SPB のことを意味します。
図 2.9-3 プリフィックスコードの連続
プリフィックスコード
•••••
ADB
DTB
PCB
ADD A,01H
•••••
プリフィックスコードは
PCB が有効になります。
56
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CM44-10144-4
第3章
割込み
割込み , 拡張インテリジェント I/O サービス
(EI2OS) および例外について説明します。
3.1 割込みの概要
3.2 割込みベクタ
3.3 割込み制御レジスタ (ICR00 ∼ ICR15)
3.4 割込みフロー
3.5 ハードウェア割込み
3.6 ソフトウェア割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
3.8 拡張インテリジェント I/O サービス (EI2OS) の
動作フローと使用手順
3.9 例外
管理番号 : CM44-00106-2
固有箇所 : 61, 74
CM44-10144-4
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57
第 3 章 割込み
3.1 割込みの概要
3.1
MB90860E Series
割込みの概要
F2MC-16LX には , イベントなどの発生により現在実行中の処理を中断して , 別に定
義したプログラムへ制御を移す割込み機能があります。割込み機能は以下の 5 つが
あります。
• ハードウェア割込み
• ソフトウェア割込み
• 拡張インテリジェント I/O サービス (EI2OS)
• μDMAC
• 例外
■ ハードウェア割込み
ハードウェア割込みは周辺リソースからの割込み要求によって起動します。ハード
ウェア割込み要求は , 周辺リソース内の割込み要求フラグと割込み許可フラグがセッ
トされた場合に発生します。ハードウェア割込みを使用する周辺リソースには , 割込み
要求フラグと割込み許可フラグがあります。
● 割込みレベルの指定
ハードウェア割込みは割込みレベルを指定することができます。割込みレベルを指定
するには , 割込みコントローラのレベル設定ビット (IL0, IL1, IL2) を使用します。
● ハードウェア割込み要求マスク
ハードウェア割込み要求は , CPU 内のプロセッサステータス (PS) の割込み許可フラグ
(I) および割込みレベルマスク (ILM) を使用してマスクすることができます。マスクの
かかっていない割込み要求が発生すると , CPUはPS, PC, PCB, DTB, ADB, DPR, AH, AL
の各レジスタからなる 12 バイトのデータを SSB と SSP レジスタが示すメモリ領域に
退避します。
図 3.1-1 ハードウェア割込みの概要
F2MC-16LX バス
レジスタファイル
マイクロコード
IR
I
ILM
チェック
PS :プロセッサステータス
I
:割込み許可フラグ
ILM :割込みレベルマスク
IR :インストラクションレジスタ
比較器
2
F MC-16LX CPU
周辺
許可 FF
AND
要因 FF
58
PS
レ
ベ
ル
比
較
器
割
込
み
レ
ベ
ル
IL
割込み
コントローラ
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第 3 章 割込み
3.1 割込みの概要
MB90860E Series
■ ソフトウェア割込み
ソフトウェア割込みは , CPU がそれまで実行していたプログラムの実行から , ユーザの
定義した割込み処理用プログラムへ制御を移行する機能です。
ソフトウェア割込みは , INT 命令実行により要求されます。INT 命令により要求される
割込みには , 割込み要求フラグと割込み許可フラグはありません。INT 命令の実行によ
り常に割込み要求が発生します。
INT 命令には , 割込みレベルの割当てもありません。このため , INT 命令使用時には割
込みレベルマスク (ILM) の更新は行われません。代わりに , 割込み許可フラグ (I) をク
リアして , 継続する割込み要求を保留状態にします。
F2MC-16LX バス
図 3.1-2 ソフトウェア割込みの概要
レジスタ
ファイル
マイクロ
コード
I
PS
S
B ユニット
IR
F2MC-16LX CPU
キュー
フェッチ
:プロセッサステータス
:割込み許可フラグ
:スタックフラグ
:インストラクション
レジスタ
B ユニット :バスインタフェース
ユニット
PS
I
S
IR
退避
命令系バス
RAM
■ 拡張インテリジェント I/O サービス (EI2OS)
拡張インテリジェント I/O サービスは , 内部リソースとメモリの間でデータを自動的に
転送します。この種の処理には , 従来割込み処理プログラムが使用されていましたが ,
EI2OS はデータ転送を DMA ( ダイレクトメモリアクセス ) のように実行できます。
拡張インテリジェント I/O サービス機能を周辺リソースより使用するために , 割込みコ
ントローラの割込み制御レジスタ (ICR00 ∼ ICR15) 中に拡張インテリジェント I/O サー
ビス許可フラグ (ISE) があります。
拡張インテリジェント I/O サービスは , ISE フラグが "1" に設定されているときに , 割
込み要求が発生した場合に起動されます。
なお , ハードウェア割込み要求によって通常の割込みを発生させるには , ISE フラグを
"0" に設定します。
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59
第 3 章 割込み
3.1 割込みの概要
MB90860E Series
図 3.1-3 拡張インテリジェント I/O サービス (EI2OS) の概要
メモリ空間
IOA
I/O レジスタ
I/O レジスタ
割込み要求
CPU
③
ISD
周辺
①
ICS
③
②
割込み制御レジスタ
割込みコントローラ
BAP
④
バッファ
DCT
IOA:I/Oレジスタアドレスポインタ
BAP:バッファアドレスポインタ
① I/O が転送を要求します。
② 割込みコントローラがディスクリプタを選択します。
③ 転送元 / 先をディスクリプタから読み出します。
④ I/O とメモリ間で転送が行われます。
60
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第 3 章 割込み
3.1 割込みの概要
MB90860E Series
■ ダイレクト・メモリアクセス (DMA)
μDMAC は周辺機能とメモリ間の自動データ転送を行うハードウェア割り込み機能の
一つです。割込み処理プログラムで行っていたデータ転送をダイレクトメモリアクセ
ス (DMA) のように行うことができます。指定回数のデータ転送処理が終了すると , 自
動的に割込み処理プログラムを実行します。
本シリーズは μDMAC を搭載しています。μDMAC の機能と動作は「第 4 章 μDMAC」
を参照してください。
図 3.1-4 ダイレクト・メモリアクセス (DMA) の概要
メモリ空間
IOA
周辺機能
I/Oレジスタ
I/Oレジスタ
④ (a)
ディスクリプタ用
RAM
( I/O )
①
②
③
DMAコントローラ
②
④ (b)
BAP
バッファ
DMA
ディスクリプタ
割込み
コントローラ
CPU
DCT
IOA:I/Oレジスタアドレスポインタ
DER:DMA イネーブルレジスタ
BAP:バッファアドレスポインタ
DCT:データカウンタ
① 周辺リソース (I/O) が DMA 転送を要求します。
② DMA イネーブルレジスタ (DER) の対応するビットが "1" の場合に , DMAC コント
ローラは転送データ ( 転送元アドレス・転送先アドレス・転送チャネル ) をディス
クリプタから読み出します。
③ I/O とメモリ空間で DMA データ転送を開始します。
④ 1 つのアイテム ( バイトデータまたはワードデータのいずれかの ) 転送後に
(a) 転送終了でないとき (DCT=0 でない ) :周辺リソースへ DMA 転送要求をクリア
することを要求します。
(b) 転送終了時 (DCT=0 のとき )
:DMA 転送終了後 , DMA ステータスレジ
スタに転送終了のフラグをセットし , 割
込み要求を割込みコントローラへ出力
します。
内部レジスタ (DSRH, DSRL, DSSR, DERH, DERL) に書き込むときには , リードモディ
ファイライト (RMW) 系命令を使用してください。
■ 例外処理
例外処理は , 基本的には割込みと同じものであり , 命令の境目で例外事項が発生したこ
とを検出した段階で , 通常処理を中断して例外処理を行います。一般的に , 例外処理は
予想外の動作を行った結果で発生するもので , デバッグ時や緊急時の復旧ソフトウェ
アの起動などにのみ使用してください。
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61
第 3 章 割込み
3.2 割込みベクタ
MB90860E Series
割込みベクタ
3.2
割込みベクタは , ハードウェア割込みとソフトウェア割込みで同じ領域を使用しま
す。例えば , 割込み要求番号 (INT42) が遅延ハードウェア割込みとソフトウェア割込
み (INT#42) に使用されます。したがって , 遅延割込みと INT#42 が同じ割込み処理
ルーチンを呼び出します。割込みベクタは , 表 3.2-1 に示すようにアドレス
FFFC00H と FFFFFFH の間に配置されます。
■ 割込みベクタ
表 3.2-1 割込みベクタ (1 / 2)
割込み
要求
INT 0
*
INT 1
.
.
.
*
INT 7 *
割込み制御
レジスタ
番号
アドレス
ベクタ
アドレス
下位
─
─
─
FFFFFCH
FFFFFDH
FFFFFEH
未使用
─
─
─
FFFFF8H
FFFFF9H
FFFFFAH
.
.
.
.
.
.
未使用
.
.
.
割込み要因
ベクタ
アドレス
中位
ベクタ
アドレス
上位
モード
レジスタ
─
─
─
.
.
.
─
─
─
FFFFE0H
FFFFE1H
FFFFE2H
未使用
FFFFDDH
FFFFDEH
FFFFDFH
INT 8
リセット
─
─
FFFFDCH
INT 9
INT9 命令
─
─
FFFFD8H
FFFFD9H
FFFFDAH
未使用
─
FFFFD4H
FFFFD5H
FFFFD6H
未使用
FFFFD0H
FFFFD1H
FFFFD2H
未使用
FFFFCCH
FFFFCDH
FFFFCEH
未使用
FFFFC8H
FFFFC9H
FFFFCAH
未使用
FFFFC4H
FFFFC5H
FFFFC6H
未使用
FFFFC0H
FFFFC1H
FFFFC2H
未使用
FFFFBCH
FFFFBDH
FFFFBEH
未使用
FFFFB8H
FFFFB9H
FFFFBAH
未使用
FFFFB4H
FFFFB5H
FFFFB6H
未使用
FFFFB0H
FFFFB1H
FFFFB2H
未使用
FFFFACH
FFFFADH
FFFFAEH
未使用
FFFFA8H
FFFFA9H
FFFFAAH
未使用
FFFFA4H
FFFFA5H
FFFFA6H
未使用
FFFFA0H
FFFFA1H
FFFFA2H
未使用
FFFF9CH
FFFF9DH
FFFF9EH
未使用
FFFF98H
FFFF99H
FFFF9AH
未使用
FFFF94H
FFFF95H
FFFF96H
未使用
FFFF90H
FFFF91H
FFFF92H
未使用
FFFF8CH
FFFF8DH
FFFF8EH
未使用
INT 10
INT 11
INT 12
INT 13
INT 14
INT 15
INT 16
例外処理
ハードウェア割込み
ICR00
ハードウェア割込み
ハードウェア割込み
ICR01
ハードウェア割込み
ハードウェア割込み
ICR02
ハードウェア割込み
INT 17
ハードウェア割込み
INT 18
ハードウェア割込み
INT 19
ハードウェア割込み
INT 20
ハードウェア割込み
INT 21
ハードウェア割込み
INT 22
ハードウェア割込み
INT 23
ハードウェア割込み
INT 24
ハードウェア割込み
INT 25
ハードウェア割込み
INT 26
ハードウェア割込み
INT 27
ハードウェア割込み
INT 28
ハードウェア割込み
62
─
ICR03
ICR04
ICR05
ICR06
ICR07
ICR08
0000B0H
0000B1H
0000B2H
0000B3H
0000B4H
0000B5H
0000B6H
0000B7H
0000B8H
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第 3 章 割込み
3.2 割込みベクタ
MB90860E Series
表 3.2-1 割込みベクタ (2 / 2)
割込み
要求
INT 29
INT 30
INT 31
INT 32
INT 33
INT 34
INT 35
INT 36
INT 37
INT 38
INT 39
割込み要因
ハードウェア割込み
割込み制御
レジスタ
番号
アドレス
ICR09
0000B9H
ハードウェア割込み
ハードウェア割込み
ICR10
ハードウェア割込み
ハードウェア割込み
ICR11
ハードウェア割込み
ハードウェア割込み
ICR12
ハードウェア割込み
ハードウェア割込み
ICR13
ハードウェア割込み
ハードウェア割込み
ICR14
0000BAH
0000BBH
0000BCH
0000BDH
0000BEH
ベクタ
アドレス
下位
ベクタ
アドレス
中位
ベクタ
アドレス
上位
モード
レジスタ
FFFF88H
FFFF89H
FFFF8AH
未使用
FFFF84H
FFFF85H
FFFF86H
未使用
FFFF80H
FFFF81H
FFFF82H
未使用
FFFF7CH
FFFF7DH
FFFF7EH
未使用
FFFF78H
FFFF79H
FFFF7AH
未使用
FFFF74H
FFFF75H
FFFF76H
未使用
FFFF70H
FFFF71H
FFFF72H
未使用
FFFF6CH
FFFF6DH
FFFF6EH
未使用
FFFF68H
FFFF69H
FFFF6AH
未使用
FFFF64H
FFFF65H
FFFF66H
未使用
FFFF60H
FFFF61H
FFFF62H
未使用
FFFF5CH
FFFF5DH
FFFF5EH
未使用
FFFF58H
FFFF59H
FFFF5AH
未使用
FFFF54H
FFFF55H
FFFF56H
未使用
INT 40
ハードウェア割込み
INT 41
ハードウェア割込み
INT 42
ハードウェア割込み
INT 43
─
─
─
FFFF50H
FFFF51H
FFFF52H
─
─
─
.
.
.
.
.
.
.
.
.
未使用
.
.
.
INT 254
─
─
─
FFFC04H
FFFC05H
FFFC06H
未使用
INT 255
─
─
─
FFFC00H
FFFC01H
FFFC02H
未使用
.
.
.
ICR15
0000BFH
*: プログラムカウンタバンクレジスタ (PCB) が FFH である場合 , CALLV 命令のベクタ領域は "INT
#vct8" 命令の #vct8 が #0 ∼ #7 のときのベクタ領域と重なります。CALLV 命令を使うときには注意
してください。
CM44-10144-4
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63
第 3 章 割込み
3.3 割込み制御レジスタ (ICR00 ∼ ICR15)
MB90860E Series
割込み制御レジスタ (ICR00 ∼ ICR15)
3.3
割込み制御レジスタは割込みコントローラ内にあり , 割込み機能を持つすべての I/O
に対応して存在します。このレジスタには以下に示す 3 つの機能があります。
• 対応する周辺の割込みレベルを設定
• 対応する周辺の割込みを通常割込みにするか , 拡張インテリジェント I/O サービス
にするかの選択
• 拡張インテリジェント I/O サービスのチャネルの選択
割込み制御レジスタ (ICR00 ∼ ICR15) に対するリードモディファイライト (RMW)
系命令でのアクセスは誤動作を引き起こしますので行わないでください。
■ 割込み制御レジスタ (ICR00 ∼ ICR15)
図 3.3-1 に , 割込み制御レジスタ (ICR00 ∼ ICR15) のビット構成図を示します。
図 3.3-1 割込み制御レジスタ (ICR00 ∼ ICR15) のビット構成
7
6
5
ICS3
ICS2
ICS1
or
S1
W
W
R,W*
4
ICS0
or
S0
R,W*
3
2
1
0
ISE
IL2
IL1
IL0
R/W
R/W
R/W
R/W
割込み制御レジスタ
リセット時
00000111B
R/W :リード / ライト可能
W :ライトオンリ
*: ICS1 と ICS0 は書込み (W) のみ , S1 と S0 は読出し (R) のみ , 有効です。
< 補足 >
拡張インテリジェント I/O サービスチャネルセレクトビット (ICR00 ∼ ICR15: ICS3 ∼
ICS0) は書込み時のみ , 拡張インテリジェント I/O サービスステータスビット (ICR00 ∼
ICR15: S1, S0) は読出し時のみ , それぞれ有効となります。読出し時には , bit6, bit7
(ICS2, ICS3) からは "1" が読み出されます。
< 注意事項 >
ICS3 ∼ ICS0 は EI2OS を起動する場合にのみ有効となります。EI2OS を起動する場合は
ISE を "1" に設定し , 起動しない場合は "0" に設定してください。EI2OS を起動しない場
合には ICS3 ∼ ICS0 に何を設定してもかまいません。
64
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第 3 章 割込み
3.3 割込み制御レジスタ (ICR00 ∼ ICR15)
MB90860E Series
[bit7∼bit4] ICS3∼ICS0 :拡張インテリジェントI/Oサービスチャネルセレクトビット
EI2OS チャネル選択ビットです。書込み専用のビットで , このビットにより EI2OS の
チャネルを指定します。ここで設定された値によりメモリ上の拡張インテリジェント
I/O サービスディスクリプタのアドレスが決定します。ICS3 ∼ ICS0 はリセットにより
0000B に初期化されます。
表 3.3-1 に , ICS3 ∼ ICS0 ビット , チャネル番号 , ディスクリプタアドレスを示します。
表 3.3-1 ICS3 ∼ ICS0 ビット , チャネル番号 , ディスクリプタアドレス
CM44-10144-4
ICS3
ICS2
ICS1
ICS0
0
0
0
0
0
000100H
0
0
0
1
1
000108H
0
0
1
0
2
000110H
0
0
1
1
3
000118H
0
1
0
0
4
000120H
0
1
0
1
5
000128H
0
1
1
0
6
000130H
0
1
1
1
7
000138H
1
0
0
0
8
000140H
1
0
0
1
9
000148H
1
0
1
0
10
000150H
1
0
1
1
11
000158H
1
1
0
0
12
000160H
1
1
0
1
13
000168H
1
1
1
0
14
000170H
1
1
1
1
15
000178H
セレクトされるチャネル ディスクリプタアドレス
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65
第 3 章 割込み
3.3 割込み制御レジスタ (ICR00 ∼ ICR15)
MB90860E Series
[bit5, bit4] S1, S0 : 拡張インテリジェント I/O サービスステータスビット
EI2OS 終了ステータスビットです。読出し専用のビットで , EI2OS 終了時にこのビット
の値を調べることにより , 終了条件が何であったかを判別することができます。
リセットにより 00B に初期化されます。
表 3.3-2 に , S1, S0 ビットと終了条件を示します。
表 3.3-2 S1, S0 ビットと終了条件
S1
S0
0
0
EI2OS 動作中または非起動時
0
1
カウント終了による停止状態
1
0
リザーブ
1
1
内蔵リソースからの要求による停止状態
終了条件
[bit3] ISE : 拡張インテリジェント I/O サービスイネーブルビット
EI2OS 許可ビットです。割込み要求の発生時にこのビットが "1" のときには EI2OS が
起動され , "0" のときには割込みシーケンスが起動されます。また , EI2OS が終了 ( カ
ウント終了による場合と内蔵リソースからの要求による場合 ) したときに ISE ビット
は "0" になります。対応する内蔵リソースに EI2OS の機能がないときには , ソフトウェ
アで ISE ビットを "0" にしてください。読み書き可能なビットです。
リセットにより "0" に初期化されます。
[bit2 ∼ bit0] IL2 ∼ IL0 : 割込みレベル設定ビット
割込みレベル設定ビットです。対応する内蔵リソースの割込みレベルを指定します。読
み書きができます。リセットによりレベル 7 ( 割込みなし ) に初期化されます。
表 3.3-3 に , 割込みレベル設定ビットと割込みレベルを示します。
表 3.3-3 割込みレベル設定ビットと割込みレベル
66
IL2
IL1
IL0
0
0
0
0 ( 最強割込み )
0
0
1
1
0
1
0
2
0
1
1
3
1
0
0
4
1
0
1
5
1
1
0
6 ( 最弱割込み )
1
1
1
7 ( 割込みなし )
割込みレベル値
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第 3 章 割込み
3.4 割込みフロー
MB90860E Series
割込みフロー
3.4
図 3.4-1 に , 割込みフローを示します。
■ 割込みフロー
図 3.4-1 割込みフロー
I : CCR 中の割込み許可フラグ
ILM: 割込みレベルマスク
IF : 周辺リソースの割込み要求
IE : 周辺リソースの割込み
イネーブルフラグ
ENx: DMA イネーブルレジスタ
の DMA 起動要求フラグ
ISE : EI2OS のイネーブル
フラグ
IL : 周辺リソースの割込み要求
レベル
S : CCR 中のスタックフラグ
START
NO *
ENx = 1
YES
DMA 処理
指定回数終了か ?
または周辺機能からの終
了要求があるか ?
YES
I & IF & IE = 1
AND
ILM > IL
NO
YES
YES
ISE = 1
NO
次の命令の取込みとデコード
INT 命令
YES
NO
PS, PC, PCB, DTB, DPR,
AH, AL を SSP のスタック
へ退避
拡張インテリジェント I/O
サービス処理
NO
通常命令実行
NO
PS, PC, PCB, DTB, ADB,
DPR, AH, AL を SSP の
スタックへ退避 , その後 ,
I ← 0, ILM ← IL
ストリング系
命令繰返し完了
YES
PC の更新
S←1
割込みベクタ取り込み
* : μDMAC を搭載していない品種では , 常に NO が選択されます。
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67
第 3 章 割込み
3.4 割込みフロー
MB90860E Series
図 3.4-2 割込み処理中のレジスタ退避
ワード (16ビット)
"H"
MSB
LSB
SSP(割込み発生前のSSPの値)
AH
AL
DPR
ADB
DTB
PCB
PC
PS
"L"
68
SSP(割込み発生後のSSPの値)
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第 3 章 割込み
3.5 ハードウェア割込み
MB90860E Series
3.5
ハードウェア割込み
ハードウェア割込みは , 周辺リソースからの割込み要求信号に対応して , CPU がそ
れまで実行していたプログラムの実行を一時中断し , ユーザの定義した割込み処理
用プログラムへ制御を移行する機能です。
■ ハードウェア割込み
ハードウェア割込みは, 割込み要求の割込みレベルと割込みレベルマスク(ILM)との比
較 , および割込み許可フラグ (I) の内容をハードウェアで参照した後 , 発生条件に一致
すると発生します。
ハードウェア割込みが発生するときに CPU が行う処理には , 以下のものがあります。
• CPU 内部の PC, PS, AH, AL, PCB, DTB, ADB, DPR レジスタのシステムスタックへの
退避
• PS レジスタ内の ILM の設定。自動的に現在要求している割込みレベルと同じになる
• 対応する割込みベクタの内容の取込みとそこへの分岐
■ ハードウェア割込みの構造
ハードウェア割込みに関連する機構は , 以下の 3 つの部分に分かれて存在します。
● 周辺リソース
割込み許可ビット , 割込み要求ビット : リソースからの割込み要求の制御
● 割込みコントローラ
ICR00 ∼ ICR15: 割込みのレベル付け , 同時要求割込みの優先度判定
● CPU
I, ILM: 要求割込みレベルと現レベルの比較 , 割込み許可状態の識別
マイクロコード : 割込み処理用ステップ
各機構は , 周辺リソースではリソースの制御レジスタに , 割込みコントローラでは
ICR00 ∼ ICR15 に , CPU では CCR の内容などに現れます。ハードウェア割込みを使用
する場合には , あらかじめソフトウェアでこの 3 箇所を設定してください。
割込み処理のときに参照する割込みベクタのテーブルはメモリ領域の FFFC00H ∼
FFFFFFH に割り当ててあり , ソフトウェア割込みと共通で使用しています。
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69
第 3 章 割込み
3.5 ハードウェア割込み
3.5.1
MB90860E Series
ハードウェア割込みの動作
ハードウェア割込み要求の機能を持つ内蔵リソースには , 割込み要求の有無を示す
割込み要求フラグと , CPU への自分の割込み要求のするしないを選択する割込み許
可フラグがあります。割込み要求フラグは内蔵リソース固有のイベントの発生によ
りセットされ , 割込み許可フラグが許可の場合に , リソースは割込みコントローラへ
割込み要求を発生します。
■ ハードウェア割込みの動作
割込みコントローラは , 同時に受け取った各割込み要求に対する ICR00 ∼ ICR15 内の
割込みレベル (IL) どうしを比較し , 最も高いレベルの要求 (IL の値の最も小さいもの )
を採択して CPU へ通知します。同一レベルの要求が複数あった場合には , 割込み番号
が小さいものを優先します。各割込み要求と各 ICR00 ∼ ICR15 の関係はハードウェア
で決まっています。
CPU は受け取った割込みレベル (IL) と割込みレベルマスク (ILM) とを比較し , 割込み
レベル (IL)<(ILM) であり , 割込み許可フラグ (I) が "1" の場合には , 現在実行中の命令
が終了した後に割込み処理用マイクロコードを起動します。割込み処理マイクロコー
ドの先頭で割込みコントローラの ICR00 ∼ ICR15 中の ISE ビットが割込みシーケンス
起動であることを確認して割込み処理の本体を起動します。
割込み処理の本体では SSB と SSP の示すメモリへ PS, PC, PCB, DTB, ADB, DPR, AH,
AL の 12 バイトを退避した後 , 割込みベクタを 3 バイト読み出して PC と PCB へロー
ドし , PS 中の ILM を受け付けた割込み要求のレベル値に更新し , S フラグを "1" に設
定して分岐処理を行います。その結果 , 次に実行する命令はユーザの定義した割込み処
理プログラムになります。
70
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第 3 章 割込み
3.5 ハードウェア割込み
MB90860E Series
ハードウェア割込みの発生と解除
3.5.2
図 3.5-1 に , ハードウェア割込みの発生から割込み処理プログラムに割込み要求がな
くなるまでのフローを示します。
■ ハードウェア割込みの発生と解除
図 3.5-1 ハードウェア割込みの発生と解除まで
PS
レジスタファイル
F2MC-16LX バス
マイクロコード
IR
I
チェック
⑤
F2MC-16LX CPU
PS :プロセッサステータス
I
:割込み許可フラグ
ILM :割込みレベルマスク
IR :インストラクションレジスタ
ILM
比較器
①
③
周辺
許可 FF
AND
⑦
要因 FF
①
②
レ
ベ
ル
比
較
器
割
込
み
レ
ベ
ル
IL
割込み
コントローラ
① 周辺の内部で割込み要因が発生します。
② 周辺内の割込み許可ビットを参照して割込み許可になっていると , 周辺から割込み
コントローラへ割込み要求を発生します。
③ 割込み要求を受け取った割込みコントローラは , 同時に要求のあった割込みの優先
順位を判定した上で該当する割込みに対応する割込みレベルを CPU へ転送します。
④ CPU は割込みコントローラから要求のあった割込みレベル (IL) をプロセッサステー
タス (PS) 内の割込みレベルマスク (ILM) と比較します。
⑤ 比較の結果が現在の割込み処理レベルより優先順位が高い場合にのみ, プロセッサス
テータス (PS) 内の割込み許可フラグ (I) の内容をチェックします。
⑥ ⑤のチェックの結果 , I フラグが割込み許可状態である場合にのみ , ILM の内容を要
求されたレベルに設定し , 現在実行中の命令の実行が終了し次第 , 割込み処理を
行って制御を割込み処理ルーチンへ移します。
⑦ ユーザの割込み処理ルーチン内のソフトウェアにより①で発生した割込み要因を
クリアすることで割込み要求が終了します。
⑥および⑦で , CPU が行う割込み処理の実行時間の計算式を以下に示します。
なお , サイクル数の補正値は , 表 3.5-1 を参照してください。
割込み起動:24+6 ×サイクル数の補正値
割込み復帰:15+6 ×サイクル数の補正値 (RETI 命令 )
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71
第 3 章 割込み
3.5 ハードウェア割込み
MB90860E Series
表 3.5-1 割込み処理時のサイクル数の補正値
スタックポインタが指しているアドレス
72
補正値 [ サイクル ]
外部 8 ビットの場合
+4
外部 偶数アドレスの場合
+1
外部 奇数アドレスの場合
+4
内部 偶数アドレスの場合
0
内部 奇数アドレスの場合
+2
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第 3 章 割込み
3.5 ハードウェア割込み
MB90860E Series
多重割込み
3.5.3
特殊な場合として , データの入出力領域への書込み中はハードウェア割込み要求を
受け付けません。これは , 各リソースの割込み制御レジスタ関係の書換えを行ってい
る最中の割込み要求に対して , CPU が割込み関係で誤動作を起こすことを避けるた
めです。また , 割込み処理の実行中に割込みが発生した場合は , 割込みレベルの強い
方の処理が優先されます。
■ 多重割込み
F2MC-16LX CPU は多重割込みをサポートしています。そのため , 割込み処理の実行中
にその割込みの割込みレベルより強いレベルの割込みが発生すると , 現在実行中の命
令を終了した後でそちらに制御が移ります。強いレベルでの割込みが終了すると , 元の
割込み処理に戻ります。割込み処理実行中に , その割込みと同等かより弱いレベルの割
込み処理が発生した場合は , 割込みレベルマスク (ILM) や割込み許可フラグ (I) の内容
を , 命令によって変更しない限り , 現在の割込み処理の終了まで新しい割込み要求は保
留されます。
なお , 拡張インテリジェント I/O サービスは多重に起動されることはなく , 1 つの拡張
インテリジェント I/O サービスの処理中は , ほかの割込み要求および拡張インテリジェ
ント I/O サービス要求はすべて保留されます。
図 3.5-2 に , スタック内に退避されるレジスタの順番を示します。
図 3.5-2 スタック内に退避されたレジスタ
ワード(16ビット)
MSB
LSB
"H"
SSP(割込み発生前のSSPの値)
AH
AL
DPR
ADB
DTB
PCB
PC
PS
SSP(割込み発生後のSSPの値)
"L"
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73
第 3 章 割込み
3.6 ソフトウェア割込み
3.6
MB90860E Series
ソフトウェア割込み
ソフトウェア割込みは , 専用の命令の実行に対応して , CPU がそれまで実行してい
たプログラムの実行から , ユーザの定義した割込み処理用プログラムへ制御を移行
する機能です。ソフトウェア割込みの起動は , ソフトウェア割込み命令の実行で常
に発生します。
■ ソフトウェア割込み
ソフトウェア割込みが発生するときに CPU が行う処理には以下のものがあります。
• CPU 内部の PC, PS, AH, AL, PCB, DTB, ADB, DPR レジスタのシステムスタックへの
退避
• プロセッサステータス (PS) の割込み許可フラグ (I) に "1" を設定。自動的に割込み
禁止になる
• 対応する割込みベクタの内容の取込み , 割込みベクタの示すアドレスに分岐
ソフトウェア割込みである INT 命令の実行による割込み要求には割込み要求フラグお
よび許可フラグはなく , INT 命令の実行により常に割込み要求が発生します。
INT 命令には割込みレベルはありません。したがって , INT 命令では割込みレベルマス
ク (ILM) の更新は行われず , 割込み許可フラグ (I) に "0" を設定して継続する割込み要
求を保留状態にします。
ソフトウェア割込みに関連する機構は , すべて CPU の内部に存在します。
■ 割込みベクタ一覧表
本シリーズの割込みベクタの一覧表は , 付録を参照してください。
割込みベクタ一覧表に示すように , ソフトウェア割込みはハードウェア割込みと同じ
割込みベクタ領域を共有しています。例えば , 割込み要求番号の INT12 は , ソフトウェ
ア割込みのINT#12で使用されると同時にハードウェア割込みの外部割込みでも使用さ
れます。
したがって , 外部割込みと INT#12 は同じ割込み処理ルーチンを呼び出します。
74
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第 3 章 割込み
3.6 ソフトウェア割込み
MB90860E Series
■ ソフトウェア割込みの動作
CPU がソフトウェア割込み命令を取り込んで実行すると , ソフトウェア割込み処理用
マイクロコードを起動します。ソフトウェア割込み処理では SSB と SSP の示すメモリ
へ PS, PC, PCB, DTB, ADB, DPR, AH, AL の 12 バイトを退避した後 , 割込みベクタを 3
バイト読み出して PC と PCB へ格納し , I フラグを "0", S フラグを "1" に設定して分岐
処理を行います。その結果 , 次に実行する命令はユーザの定義した割込み処理プログラ
ムになります。
図 3.6-1 に , ソフトウェア割込みの発生から割込み処理プログラムに割込み要求がなく
なるまでのフローを示します。
F2MC-16LX バス
図 3.6-1 ソフトウェア割込みの発生と解除まで
レジスタ
ファイル
② マイクロ
コード
F2MC-16LX CPU
①
PS
I
S
B ユニット
IR
キュー
フェッチ
:プロセッサステータス
:割込み許可フラグ
:スタックフラグ
:インストラクション
レジスタ
B ユニット :バスインタフェース
ユニット
PS
I
S
IR
退避
命令系バス
RAM
① ソフトウェア割込み命令を実行します。
② ソフトウェア割込み命令に対応したマイクロコードに従ってレジスタファイル中
の CPU 内専用レジスタの退避を行います。
③ ユーザの割込み処理ルーチン内の RETI 命令で割込み処理が終了します。
■ その他
プログラムカウンタバンクレジスタ (PCB) が FFH のときに , CALLV 命令のベクタ領域
は "INT #vec8" 命令のテーブルと重なります。ソフトウェアを作成するときに同一ア
ドレスを使用するような CALLV 命令と "INT #vet8" 命令を使用しないでください。
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75
第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
MB90860E Series
拡張インテリジェント I/O サービス (EI2OS)
3.7
拡張インテリジェント I/O サービス (EI2OS) とはハードウェア割込み動作の一種で ,
I/O とメモリとの間での自動データ転送機能があります。従来 , 割込み処理プログラ
ムで行っていた I/O とのデータのやりとりを DMA のように行えます。
■ 拡張インテリジェント I/O サービス (EI2OS)
従来の割込み処理で行っていた方式と比べると以下に示すような利点があります。
• 転送のためのプログラムを記述する必要がないため , プログラムサイズを小さくす
ることができる
• 転送のときに内部レジスタを使用しないので , レジスタの退避が不要になり転送速
度が速い
• I/O が都合により転送を停止することができ , 不要データの転送がない
• バッファアドレスのインクリメント , 更新なしの選択ができる
• I/O レジスタアドレスのインクリメント , 更新なしの選択ができる ( バッファアドレ
ス更新ありの場合 )
また , EI2OS が終了したときには , 終了条件を設定した後に自動的に割込み処理ルーチ
ンへ分岐しますので , ユーザは終了条件の種類を判別することができます。
EI2OS を実現するために , 2 箇所の部分にハードウェアが分散して存在し , それぞれの
ブロックの中に以下に示すようなレジスタやディスクリプタがあります。
● 割込み制御レジスタ
割込みコントローラ内にあり,拡張インテリジェントI/Oサービスディスクリプタ(ISD)
のアドレスを示します。
● 拡張インテリジェント I/O サービスディスクリプタ
RAM 上にあり転送モード , I/O のアドレスや転送数 , バッファアドレスを保持します。
< 注意事項 >
REALOS を使用する場合には拡張インテリジェント I/O サービス (EI2OS) を使用できませ
ん。
76
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第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
MB90860E Series
図 3.7-1 に , 拡張インテリジェント I/O サービスの概要を示します。
図 3.7-1 拡張インテリジェント I/O サービスの概要
メモリ空間
by IOA
I/Oレジスタ
CPU
···············
I/Oレジスタ
割込み要求
③
ISD
③
by ICS
②
周辺
①
割込み制御レジスタ
割込みコントローラ
by BAP
④
バッファ
by
DCT
BAP : バッファアドレスポインタ
IOA : I/Oレジスタアドレスポインタ
ICS : 拡張インテリジェントI/Oサービス
チャネルセレクトビット
DCT : データカウンタ
① I/O が転送を要求します。
② 割込みコントローラがディスクリプタを選択します。
③ 転送元 / 転送先をディスクリプタから読み出します。
④ I/O とメモリ間で転送が行われます。
< 注意事項 >
• IOA で指定できる領域は , 000000H ∼ 00FFFFH です。
• BAP で指定できる領域は , 000000H ∼ FFFFFFH です。
• DCT で指定できる最大転送数は , 65536 個です。
■ 拡張インテリジェント I/O サービス (EI2OS) の構造
EI2OS に関連する機構は , 以下の 4 つの部分に分かれて存在します。
• 周辺リソース…………割込み許可ビット , 割込み要求ビット :
リソースからの割込み要求の制御
• 割込みコントローラ…………ICR00 ∼ ICR15: 割込みのレベル付け , 同時要求割込み
の優先度判定 , EI2OS 動作の選択
• CPU…………I, ILM: 要求割込みレベルと現レベルの比較 , 割込み許可状態の識別
• RAM…………ディスクリプタ : EI2OS の転送情報を記述する
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77
第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
MB90860E Series
拡張インテリジェント I/O サービスディスクリプタ
(ISD)
3.7.1
拡張インテリジェント I/O サービスディスクリプタは , 内部 RAM 中の 000100H ∼
00017FH に存在し , 以下に示すものから構成されます。
•
•
•
•
データカウンタ
I/O レジスタアドレスポインタ
ステータスデータ
バッファアドレスポインタ
■ 拡張インテリジェント I/O サービスディスクリプタ (ISD)
図 3.7-2 に , 拡張インテリジェント I/O サービスディスクリプタの構成を示します。
図 3.7-2 拡張インテリジェント I/O サービスディスクリプタの構成
"H"
データカウンタ上位8ビット (DCTH)
データカウンタ下位8ビット (DCTL)
I/Oレジスタアドレスポインタ上位8ビット (IOAH)
I/Oレジスタアドレスポインタ下位8ビット (IOAL)
EI2OSステータス (ISCS)
バッファアドレスポインタ上位8ビット (BAPH)
バッファアドレスポインタ中位8ビット (BAPM)
000100H + 8 × ICS
ISD先頭アドレス
バッファアドレスポインタ下位8ビット (BAPL)
"L"
■ データカウンタ (DCT)
データカウンタ (DCT) は , 16 ビット長のレジスタで , 転送データ数に対応したカウン
タとなります。データ転送後 , カウンタは 1 個デクリメントされます。このカウンタが
0000H になると EI2OS は終了します。
図 3.7-3 に , データカウンタの構成を示します。
図 3.7-3 データカウンタの構成
bit 15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
DCT
B15 B14 B13 B12 B11 B10 B09 B08 B07 B06 B05 B04 B03 B02 B01 B00 (リセット時不定)
78
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第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
MB90860E Series
■ I/O レジスタアドレスポインタ (IOA)
I/O レジスタアドレスポインタ (IOA) は 16 ビット長のレジスタで , I/O レジスタアドレ
スポインタの 16 ビットによりバッファとデータ転送する I/O レジスタの下位アドレス
(A15 ∼ A00) を示します。上位アドレス (A23 ∼ A16) はすべて "0" であり , 000000H か
ら 00FFFFH 番地までの任意の I/O を指定できます。図 3.7-4 に I/O レジスタアドレスポ
インタの構成を示します。
図 3.7-4 I/O レジスタアドレスポインタの構成
bit 15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
IOA
A15 A14 A13 A12 A11 A10 A09 A08 A07 A06 A05 A04 A03 A02 A01 A00 (リセット時不定)
■ バッファアドレスポインタ (BAP)
24 ビットのレジスタで次に EI2OS による転送で使用するアドレスを保持します。BAP
は EI2OS の各チャネルに対してそれぞれ独立に存在しますので , EI2OS の各チャネルは
16 M バイトの任意の空間と転送することができます。ISCS の BF ビットが "0" にセッ
トされている場合 ( 更新可能 ) には BAP の下位 16 ビットのみが変化し , BAPH は変化
しません。
■
EI2OS
ステータスレジスタ (ISCS)
EI2OS ステータスレジスタ (ISCS) は , 8 ビット長のレジスタで , バッファアドレスポイ
ンタ , I/O レジスタアドレスポインタの更新 / 固定 , 転送データ長 ( バイト / ワード ) , 転
送方向を示します。
図 3.7-5 に , ISCS の構成を示します。
ISCS の bit7 ∼ bit5 には必ず "0" を書き込んでください。
図 3.7-5 ISCS の構成
bit
7
6
予約
予約
5
4
3
2
1
0
予約
IF
BW
BF
DIR
SE
ISCS
(リセット時不定)
以下に各ビットの説明を示します。
[bit4] IF: IOA 更新 / 固定選択ビット
I/O レジスタアドレスポインタの更新 / 固定を指定します。
0: データ転送後に I/O レジスタアドレスポインタを更新 ( インクリメント ) します。
1: データ転送後に I/O レジスタアドレスポインタを固定します。
< 注意事項 >
更新 ( インクリメント ) のみが許可されます。
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79
第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
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[bit3] BW: 転送データ長指定ビット
転送データ長を指定します。
0: バイト
1: ワード
[bit2] BF: BAP 更新 / 固定選択ビット
バッファアドレスポインタの更新 / 固定を指定します。
0: データ転送後にバッファアドレスポインタを更新 ( インクリメント ) します。
1: データ転送後にバッファアドレスポインタを固定します。
< 注意事項 >
更新 ( インクリメント ) する場合 , バッファアドレスポインタの下位 16 ビットのみが変化
します。
[bit1] DIR: データ転送方向指定ビット
データの転送方向を指定します。
0: I/O レジスタアドレスポインタ→バッファアドレスポインタ
1: バッファアドレスポインタ→ I/O レジスタアドレスポインタ
[bit0] SE: EI2OS 終了制御ビット
内蔵リソースからの要求での拡張インテリジェント I/O サービスの終了を制御します。
0: 内蔵リソースからの要求により終了しません。
1: 内蔵リソースからの要求により終了します。
80
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第 3 章 割込み
3.8 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
と使用手順
MB90860E Series
3.8
拡張インテリジェント I/O サービス (EI2OS) の動作
フローと使用手順
図 3.8-1 に拡張インテリジェント I/O サービス (EI2OS) の動作フローを , 図 3.8-2 に
使用手順フローを示します。
■ 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
図 3.8-1 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
BAP
IOA
ISD
ISCS
DCT
ISE
S1, S0
内部リソースより
割込み要求発生
:
:
:
:
:
:
:
バッファアドレスポインタ
I/Oレジスタアドレスポインタ
EI2OSディスクリプタ
EI2OSステータス
データカウンタ
EI2OSイネーブルビット
EI2OS終了ステータス
NO
ISE = 1
割込みシーケンス
YES
ISD/ISCS読出し
YES
リソースからの終了要求
NO
SE = 1
YES
DIR = 1
NO
IOAで示されるレジスタ
↓ (データ転送)
BAPで示されるメモリ
BAPで転送されるメモリ
↓ (データ転送)
IOAで示されるレジスタ
YES
IF = 0
NO
更新値は,
BWによる
IOA更新
更新値は,
BWによる
BAP更新
YES
BF = 0
NO
DCTデクリメント
DCT = 00B
NO
YES
S1, S0に01Bをセット
S1, S0に11Bをセット
S1, S0に00Bをセット
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リソース割込み要求
のクリア
ISEを"0"にクリア
CPU動作復帰
割込みシーケンス
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81
第 3 章 割込み
3.8 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
と使用手順
図 3.8-2 拡張インテリジェント I/O サービス (EI2OS) の使用手順フロー
MB90860E Series
EI2OSによる処理
CPUによる処理
EI2OSの初期化
正常終了
ジョブ実行
(割込み要求)
AND(ISE=1)
データ転送
カウントアウトまたは
リソースからの終了要
求による割込みの発生
拡張インテリジェント
I/Oサービスの設定
(チャネルの切換え)
バッファ中のデータの処理
各フローでの拡張 EI2OS の実行時間を以下に示します。
● データ転送継続時 ( 停止条件が成立しない場合 )
( 表 3.8-1 + 表 3.8-2 ) マシンサイクル
● リソースからの停止要求時
(36+6 ×表 3.8-3 ) マシンサイクル
● カウント終了時
( 表 3.8-1 + 表 3.8-2 + (21+6 ×表 3.8-3 ) ) マシンサイクル
表 3.8-1 EI2OS の継続時の実行時間
ISCS・SE ビット
"0" に設定
I/O レジスタアドレスポインタ
"1" に設定
固定
更新
固定
更新
固定
32
34
33
35
更新
34
36
35
37
バッファアドレスポインタ
表 3.8-2 EI2OS の実行時間のデータ転送の補正値
内部アクセス
I/O レジスタアドレスポインタ
バッファアドレス
ポインタ
内部
アクセス
B/ 偶
奇
B/ 偶
0
+2
奇
+2
+4
B : バイトデータ転送
偶 : 偶数アドレス・ワード転送
奇 : 奇数アドレス・ワード転送
82
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第 3 章 割込み
3.8 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
と使用手順
表 3.8-3 割込みハンドリング時間の補正値
MB90860E Series
スタックポインタが指しているアドレス
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補正値 [ サイクル ]
外部 8 ビットの場合
+4
外部 偶数アドレスの場合
+1
外部 奇数アドレスの場合
+4
内部 偶数アドレスの場合
0
内部 奇数アドレスの場合
+2
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83
第 3 章 割込み
3.9 例外
3.9
MB90860E Series
例外
F2MC-16LX では , 以下の要因により例外が発生して例外処理が行われます。
■ 未定義命令の実行
例外処理は , 基本的には割込みと同じものであり , 命令の境目で例外事項が発生したこ
とを検出した段階で , 通常処理から離れて例外処理を行います。一般的に , 例外処理は
予想外の動作を行った結果で発生するものですので , デバッグ時だけの使用や緊急時
の復旧ソフトウェアの起動などにのみ使用してください。
■ 未定義命令の実行による例外発生
F2MC-16LX では , 命令マップで定義していないコードはすべて未定義命令として扱い
ます。未定義命令を実行すると , ソフトウェア割込み命令の「INT10」と等価な処理を
行います。すなわち , AL, AH, DPR, DTB, ADB, PCB, PC, PS の内容をシステムスタック
に退避した後に割込み許可フラグ (I) を "0" に , スタックフラグ (S) を "1" に設定し , 割
込み番号 10 のベクタで示されるルーチンへ分岐します。スタックへ退避した PC の値
は未定義命令を格納しているアドレスそのものです。2 バイト以上の命令コードでは ,
未定義であることが識別できたコードを格納しているアドレスになります。このため ,
RETI命令で復帰させることは可能ですが, 再び例外を発生するので意味がありません。
84
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第4章
μDMAC
μDMAC の機能と動作について説明します。
μDMAC は , 拡張インテリジェント I/O サービス
(EI2OS) と同等の機能を持った簡易 DMA です。
4.1 μDMAC の概要
4.2 μDMAC のレジスタ
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
4.4 μDMAC の動作説明
4.5 μDMAC 使用上の注意事項
管理番号 : CM44-00108-1
固有個所 : 90, 93, 105
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85
第 4 章 μDMAC
4.1 μDMAC の概要
4.1
MB90350E Series
μDMAC の概要
μDMAC はディスクリプタ用レジスタを持つことによって , EI2OS に比べて高速に
データを転送できます。
■ μDMAC の概要
μDMAC には , 以下の機能があります。
• 周辺リソース (I/O) とメモリ間で自動データ転送を行います。
• DMA 起動中は , CPU のプログラム実行は停止します。
• DMA 転送中もウォッチドッグタイマは動作します。
• DMA 転送チャネルは 16 チャネルです ( チャネルの番号の小さい方が DMA 転送の
優先順位が高い )。
• 転送元 , 転送先アドレスのインクリメントあり , またはインクリメントなしを選択
可能です。
• DMA 転送は , 周辺リソース (I/O) の割込み要因により起動します。
• DMA 転送の制御は , (a) DMA イネーブルレジスタ (DER), (b) DMA ストップステー
タスレジスタ (DSSR), (c) DMA ステータスレジスタ (DSR), (d) DMA ディスクリプタ
チャネル指定レジスタ (DCSR), (e) ディスクリプタ (DMACS) で行います。
• リソースから DMA 転送を停止させる手段として STOP 要求があります。
• DMA 転送終了後 , DMA ステータスレジスタ (DSR) の該当するビットにフラグが
セットされ , 割込みコントローラへ割込みが出力されます。
86
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
μDMAC のレジスタ
4.2
μDMAC には DCSR, DSR, DSSR, DER という 4 つのレジスタがあります。DMA 転送
の設定に使用される DMA ディスクリプタについて説明します。
■ レジスタ一覧
• DMA ディスクリプタチャネル指定レジスタ ( DCSR )
bit
アドレス
00009BH
15
STPctrl
R/W
14
13
12
Reserved Reserved Reserved
R/W
R/W
11
10
9
8
DCSR
DCSR3
DCSR2
DCSR1
DCSR0
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
R/W:リード / ライト可能
• DMA ステータスレジスタ ( DSR )
bit
アドレス
00009DH
15
14
13
12
11
10
9
8
DSRH
DTE15
DTE14
DTE13
DTE12
DTE11
DTE10
DTE9
DTE8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
7
6
5
4
3
2
1
0
DSRL
DTE7
DTE6
DTE5
DTE4
DTE3
DTE2
DTE1
DTE0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit
アドレス
00009CH
R/W:リード / ライト可能
• DMA ストップステータスレジスタ ( DSSR )
bit
アドレス
0000A4H
7
6
5
4
3
2
1
0
DSSR
STP15
STP14
STP13
STP12
STP11
STP10
STP9
STP8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
7
6
5
4
3
2
1
0
DSSR
STP7
STP6
STP5
STP4
STP3
STP2
STP1
STP0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit
アドレス
0000A4H
R/W:リード / ライト可能
( 注意事項 ) DSSR は DCSR の STPctrl ビットが "0" のときは STP8 ∼ STP15 を , "1" のときは STP0 ∼ STP7
を使用
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87
第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
• DMA イネーブルレジスタ ( DER )
bit
アドレス
0000ADH
bit
アドレス
0000ACH
15
14
13
12
11
10
9
8
DERH
EN15
EN14
EN13
EN12
EN11
EN10
EN9
EN8
初期値
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
7
6
5
4
3
2
1
0
DERL
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0
初期値
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W:リード / ライト可能
88
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
DMA ディスクリプタチャネル指定レジスタ ( DCSR )
4.2.1
DMA ディスクリプタチャネル指定レジスタ (DCSR) は , 各チャネルのディスクリプ
タを切り換えるレジスタです。本レジスタでチャネルを指定してからディスクリプ
タを設定してください。
■ DMA ディスクリプタチャネル指定レジスタ ( DCSR )
アドレス
00009BH
bit 15
STPctrl
R/W
14
13
12
Reserved Reserved Reserved
R/W
R/W
R/W
11
10
9
8
DCSR3
DCSR2
DCSR1
DCSR0
R/W
R/W
R/W
R/W
初期値
00000000B
R/W:リード / ライト可能
[bit15] STPctrl (STP 制御ビット )
STPctrl ビット
機能
0 [ 初期値 ]
DSSR として STP8 ∼ STP15 を選択します。
1
DSSR として STP0 ∼ STP7 を選択します。
[bit14 ∼ bit12] Reserved ( 予約ビット )
これらのビットの読出し値は常に "0" です。
これらのビットには必ず "0" を書き込んでください。
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
[bit11 ∼ bit8] DCSR3 ∼ DCSR0 (DMA ディスクリプタチャネル指定ビット
表 4.2-1 DCSR と選択チャネルの関係
DCSR3 ∼ DCSR0
選択チャネル
リソース割込み要求
0000B
0
16 ビットリロードタイマ 0
0001B
1
16 ビットリロードタイマ 1
0010B
2
16 ビットリロードタイマ 2
0011B
3
外部割込み 0 ∼ 3,8 ∼ 11
0100B
4
外部割込み 4 ∼ 7,12 ∼ 15
0101B
5
A/D コンバータ
0110B
6
インプットキャプチャ 4/5, I2C1
0111B
7
アウトプットコンペア 0/1/4/5
1000B
8
インプットキャプチャ 0 ∼ 3
1001B
9
アウトプットコンペア 2/3/6/7
1010B
10
UART0 受信
1011B
11
UART0 送信
1100B
12
UART1 受信,UART3 受信
1101B
13
UART1 送信,UART3 送信
1110B
14
UART2 受信,UART4 受信
1111B
15
UART2 送信,UART4 送信
< 注意事項 >
DCSR の設定により , 16 チャネル中 1 チャネルのディスクリプタチャネルが選択されま
す。詳細は「4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)」を参照してください。
90
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
DMA ステータスレジスタ (DSR)
4.2.2
DMA ステータスレジスタ (DSR) は , DMA 転送が終了したことを示すレジスタです。
本レジスタに "1" がセットされると同時に割込みが発生します。
■ DMA ステータスレジスタ (DSR)
bit 15
アドレス
00009DH
14
13
12
11
10
9
8
DSRH
DTE15
DTE14
DTE13
DTE12
DTE11
DTE10
DTE9
DTE8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
6
5
4
3
2
1
0
DSRL
DTE7
DTE6
DTE5
DTE4
DTE3
DTE2
DTE1
DTE0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit 7
アドレス
00009CH
R/W:リード / ライト可能
[bit15 ∼ bit0] DTE15 ∼ DTE0 (DMA ステータスビット )
DTEx ビット
0 [ 初期値 ]
機能
DMA 転送の終了による割込みは発生していません。
DTEx が "0" のとき , 本ビットには必ず "0" を書き込んでください。
DMA 転送が終了して , 割込みを要求していることを示しています。最終転
送以外の場合には STOP 要求による DMA 転送の停止では "1" にセットされ
ません。
DTEx が "1" のとき , 本ビットに "0" を書き込むと "0" にクリアされ , "1" を書
き込むと前のデータを保持します。
1
< 注意事項 >
DSRに書き込む場合には, リードモディファイライト(RMW)系命令を使用してください。
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91
第 4 章 μDMAC
4.2 μDMAC のレジスタ
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DMA ストップステータスレジスタ ( DSSR )
4.2.3
DMA ストップステータスレジスタ (DSSR) は STOP 要求により DMA 転送が停止し
たことを示すレジスタです。DMA ディスクリプタチャネル指定レジスタ (DCSR) の
STPctrl ビットによって本レジスタに示すビットの意味が異なります。
■ DMA ストップステータスレジスタ ( DSSR )
DCSR:STPctrl ビット =0 のとき
bit 7
アドレス
0000A4H
6
5
4
3
2
1
0
STP15
STP14
STP13
STP12
STP11
STP10
STP9
STP8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
6
5
4
3
2
1
0
STP7
STP6
STP5
STP4
STP3
STP2
STP1
STP0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
DCSR:STPctrl ビット =1 のとき
bit 7
アドレス
0000A4H
初期値
00000000B
R/W:リード / ライト可能
[bit7 ∼ bit0] STP15 ∼ STP0 (DMA ストップステータスビット )
STPx ビット
0 [ 初期値 ]
機能
DMA 転送中にリソースからの STOP 要求を受け付けていません。
STPx=0 のときには必ず "0" を書き込んでください。
DMA 転送中にリソースからの STOP 要求を受けて DMA 転送を停止したこ
とを示しています。ただし , 最終転送時に STOP 要求を受け付けても STPx
ビットに "1" はセットされません。DMA コントロールレジスタの SE ビット
が "1" で , 対応したチャネルに STOP 要求が受け付けられると , DMA イネー
ブルレジスタの対応するビットが "0" にクリアされます。
STPx=1 のときに "0" を書き込むと "0" にクリアされ , "1" を書き込むと前の
データを保持します。
1
< 注意事項 >
DSSR に書き込む場合には , リードモディファイライト (RMW) 系命令を使用してくださ
い。
92
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
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STOP 要求には以下の 3 チャネルが対応しています。
チャネル
対応する STPx ビット
リソース
ch.10
STP10
UART0 受信
ch.12
STP12
UART1 受信 , UART3 受信
ch.14
STP14
UART2 受信 , UART4 受信
STP10, STP12, STP14 以外のビットは意味を持ちません。
< 注意事項 >
DSSR は , DCSR の最上位ビット (STPctrl) により制御されます。STPctrl が "0" のときは
STP8 ∼ STP15 が DSSR として選択され , "1" のときは STP0 ∼ STP7 が DSSR として選
択されます。STPctrl は初期値が "0" のため , 最初は STP8 ∼ STP15 が選択されています。
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
DMA イネーブルレジスタ ( DER )
4.2.4
DMA イネーブルレジスタ (DER) は DMA 転送を許可するレジスタです。本レジスタ
に "1" をセットし , 対応するチャネルに割込み要求が発生すると DMA 転送要求とみ
なして , DMA 転送を開始します。
■ DMA イネーブルレジスタ ( DER )
アドレス
bit 15
14
13
12
11
10
9
8
DERH
0000ADH
EN15
EN14
EN13
EN12
EN11
EN10
EN9
EN8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
6
5
4
3
2
1
0
DERL
初期値
00000000B
アドレス
bit 7
0000ACH
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W:リード / ライト可能
[bit15 ∼ bit0] EN15 ∼ EN0 (DMA イネーブルビット )
ENx ビット
0 [ 初期値 ]
1
機能
DMA 転送を実行しません。
リソースからの割込み要求を DMA 起動要求として , DMA 転送終了時点で割
込み要求を割込みコントローラへ出力します。
DMA 転送回数が 0 となるか , リソースからの STOP 要求で DMA 転送が停止
された時点で "0" にクリアされます。
< 注意事項 >
DERに書き込む場合には, リードモディファイライト(RMW)系命令を使用してください。
94
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第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
MB90350E Series
DMA ディスクリプタウィンドウレジスタ (DDWR)
4.3
DMA ディスクリプタは 8 バイト× 16 チャネルで構成されており , DMA 転送の設定に
使用されます。16 チャネル中から指定された 1 チャネルが DMA ディスクリプタウィ
ンドウレジスタ (DDWR) にマッピングされてアクセス可能となります。DDWR のアド
レスは 0000D0H ∼ 0000D7H です。
■ DMA ディスクリプタウィンドウレジスタ (DDWR) の構成
DMA ディスクリプタは , 8 バイト× 16 チャネル で構成されており , 各チャネルは図
4.3-1 に示す構造になっています。DMA ディスクリプタチャネル指定レジスタ ( DCSR ),
または割込み要求チャネル番号によって選択されたチャネルのディスクリプタが
DMA ディスクリプタウィンドウレジスタ ( DDWR ) 上にマッピングされます。DMA
ディスクリプタチャネル指定レジスタ ( DCSR ) と選択チャネルの関係については , 表
4.2-1 を参照してください。
図 4.3-1 DMA ディスクリプタウィンドウレジスタ (DDWR) の構成
アドレス
0000D7H
データカウンタ上位8ビット (DCTH)
0000D6H
データカウンタ下位8ビット (DCTL)
0000D5H
I/O レジスタアドレスポインタ上位8ビット (IOAH)
0000D4H
I/O レジスタアドレスポインタ下位8ビット (IOAL)
0000D3H
DMA コントロールレジスタ (DMACS)
0000D2H
バッファアドレスポインタ上位8ビット (BAPH)
0000D1H
バッファアドレスポインタ中位8ビット (BAPM)
0000D0H
バッファアドレスポインタ下位8ビット (BAPL)
■ DMA ディスクリプタの各レジスタ
DMA ディスクリプタを構成する各レジスタについて次ページ以降に説明します。各レ
ジスタの初期値は , リセット時には不定となるので必ず ENx に "1" を設定する前まで
に初期化してください。
< 注意事項 >
DMA ディスクリプタチャネル指定レジスタ (DCSR) によって , チャネルのディスクリプ
タを切り換えた場合には , 2 マシンサイクル以内は DMA ディスクリプタウィンドウレジ
スタ (DDWR) へのアクセスは禁止です。
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95
第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
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データカウンタ (DCT)
4.3.1
データカウンタ (DCT) はデータ転送回数を設定するレジスタです。
データカウンタ (DCT) が 0000H になると DMA 転送を終了します。
■ データカウンタ (DCT)
データカウンタ ( DCT ) は 16 ビット 長のレジスタで , 転送回数に対応したカウンタと
なります。各データの転送後に , カウンタはワード , バイト転送に関係なく 1 デクリメ
ント ( 減値 ) します。このカウンタがゼロになると DMA 転送 を終了します。図 4.3-2
にデータカウンタ (DCT) を示します。
DCT に 0000H を設定すると , 最大データ転送数 ( 65536 個 ) がセットされます。
図 4.3-2 データカウンタ (DCT)
アドレス
0000D7H /0000D6H
bit
DCT
15
14
13
DCTH
12
11
DCTL
10
9
8
7
6
5
4
3
2
1
0
B15 B14 B13 B12 B11 B10 B09 B08 B07 B06 B05 B04 B03 B02 B01 B00
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
初期値
XXXXXXXXXXXXXXXXB
R/W:リード/ライト可能
X:不定値
■ データカウンタ (DCT) の設定値について
転送バイト数とデータカウンタ (DCT) の関係は , 以下のようになります。
DMACS
DCT
BW ビット
BYTEL ビット
0
―
N
1
0
N/2
1
1
(N+1)/2
N:転送バイト数
96
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CM44-10144-4
第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
MB90350E Series
I/O レジスタアドレスポインタ (IOA)
4.3.2
I/O レジスタアドレスポインタ (IOA) は I/O アドレスポインタを設定するレジスタで
す。上位アドレス A23 ∼ A16 は 00H 固定です。
■ I/O レジスタアドレスポインタ (IOA)
I/O レジスタアドレスポインタ ( IOA ) は , 16 ビット 長のレジスタで , I/O レジスタアド
レスの下位 16 ビット ( A15 ∼ A00 ) を示します。上位アドレス (A23 ∼ A16 ) はすべて
"0" であり , 000000H から 00FFFFH 番地までの任意の I/O アドレス空間を指定できます。
DMA コントロールレジスタ (DMACS) の IF ビット (IOA 更新 / 固定選択ビット ) で " 更
新あり " とした場合 , IOA はバイト転送時には +1, ワード転送時には +2 変化し , " 更新
なし " とした場合 , IOA は固定です。図 4.3-3 に , I/O レジスタアドレスポインタ (IOA)
の構成を示します。
図 4.3-3 I/O レジスタアドレスポインタ (IOA) の構成
アドレス
0000D5H /0000D4H
bit
IOA
15
14
13
IOAH
12
11
IOAL
10
9
8
7
6
5
4
3
2
1
0
A15 A14 A13 A12 A11 A10 A09 A08 A07 A06 A05 A04 A03 A02 A01 A00
初期値
XXXXXXXXXXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
R/W:リード/ライト可能
X :不定値
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97
第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
4.3.3
MB90350E Series
DMA コントロールレジスタ (DMACS)
DMA コントロールレジスタ (DMACS) は DMA 転送を制御するレジスタです。
以下の制御を行います。
• 方向制御 (IOA → BAP, BAP → IOA)
• 転送ビット長 ( バイト , ワード )
• アドレス更新 ( あり , なし )
• 転送間隔
• ワード転送時の奇数バイト制御
■ DMA コントロールレジスタ (DMACS)
DMA コントロールレジスタ (DMACS) は 8 ビット長で , バッファアドレスポインタと
I/O レジスタアドレスポインタの更新・固定 , 転送データ形式 ( バイト / ワード ), 転送方
向 , バイト転送指定 , ウェイト指示を出します。図 4.3-4 に , DMA コントロールレジス
タ (DMACS) の構成を示します。
98
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第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
MB90350E Series
図 4.3-4 DMA コントロールレジスタ (DMACS) の構成
bit 7
アドレス
0000D3H
6
5
4
3
2
1
0
RDY2
RDY1
BYTEL
IF
BW
BF
DIR
SE
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
SE
初期値
XXXXXXXXB
DMA転送終了制御ビット
0
周辺機能からの要求で終了しない
1
周辺機能からの要求で終了する
データ転送方向指定ビット
DIR
0
I/Oレジスタアドレスポインタ→バッファアドレスポインタ
1
バッファアドレスポインタ→I/Oレジスタアドレスポインタ
BF
BAP 更新/固定選択ビット
0
データ転送後にバッファアドレスポインタを更新する
1
データ転送後にバッファアドレスポインタを更新しない
転送データ長指定ビット
BW
0
バイト
1
ワード
IOA 更新/固定選択ビット
IF
0
データ転送後にI/Oレジスタアドレスポインタを更新する
1
データ転送後にI/Oレジスタアドレスポインタを更新しない
BYTEL バイト転送指定ビット(ワード転送時にのみ有効)
0
偶数バイト
1
奇数バイト
RDY2 RDY1
R/W:リード/ライト可能
X:不定値
ウェイト指示ビット ( 図 4.3-5 を参照 )
0
0
転送と転送の間にウェイトを入れない
0
1
転送と転送の間にウェイトを1サイクル入れる
1
0
転送と転送の間にウェイトを2サイクル入れる
1
1
転送と転送の間にウェイトを3サイクル入れる
図 4.3-5 ウェイト指示ビット説明
転送元
読出し
転送先
書込み
ウェイト
転送元
読出し
転送先
書込み
上図のような転送におけるウェイト部分の
長さをRDY2,RDY1で定義する。
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99
第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
MB90350E Series
DMA バッファアドレスポインタ (BAP)
4.3.4
DMA バッファアドレスポインタ (BAP) はバッファアドレスポインタを設定するレ
ジスタです。DMA バッファアドレスポインタ (BAP) は A23 ∼ A00 まで設定可能で
す。
■ DMA バッファアドレスポインタ (BAP)
DMA バッファアドレスポインタ ( BAP ) は 24 ビット のレジスタで , DMA 転送で使用
するアドレスを保管します。BAP は , DMA の各チャネルに対してそれぞれ独立に存在
するので , DMA の各チャネルは , 16 M バイトの任意のアドレスと I/O の間でデータ転
送できます。DMA コントロールレジスタ ( DMACS ) の BF ビット ( BAP 更新 / 固定選
択ビット ) を " 更新あり " と設定した場合 , BAP は下位 16 ビット ( BAPM , BAPL ) が
バイト転送時には +1, ワード転送時には +2 変化し , 上位 8 ビット ( BAPH ) は変化しま
せん。図 4.3-6 に , バッファアドレスポインタ ( BAP ) の構成を示します。
図 4.3-6 DMA バッファアドレスポインタ ( BAP ) の構成
アドレス
0000D2H /0000D1H /0000D0H
bit23
BAP
bit8 bit7
~ bit16 bit15 ~
BAPH
BAPM
R/W
R/W
~
BAPL
bit0
初期値
XXXXXXH
R/W
R/W:リード/ライト可能
X:不定値
< 注意事項 >
• I/O レジスタアドレスポインタ ( IOA ) で指定できる領域は 000000H ∼ 00FFFFH です。
• DMAバッファアドレスポインタ( BAP )で指定できる領域は000000H ∼FFFFFFH です。
• IOA と BAP に μDMAC の内部レジスタ (DCSR, DSRH, DSRL, DSSR, DERH, DERL)
および DMA ディスクリプタウィンドウレジスタ (DDWR) のアドレスを指定すること
を禁止します。
100
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第 4 章 μDMAC
4.4 μDMAC の動作説明
MB90350E Series
μDMAC の動作説明
4.4
μDMAC の動作を説明します。
■ μDMAC の動作
図 4.4-1 に μDMAC の動作の説明図を示します。
< 注意事項 >
内部レジスタDSRH, DSRL, DSSR, DERH, DERLに書き込む場合には, リードモディファ
イライト (RMW) 系命令を使用してください。
図 4.4-1 μDMAC の動作
メモリ空間
ディスクリプタ用
RAM
IOA
周辺機能
I/O レジスタ
I/Oレジスタ
④ (a)
( I/O )
①
②
③
DMA コントローラ
②
DMA
ディスクリプタ
④ (b)
バッファ
BAP
CPU
割込み
コントローラ
DCT
① 周辺リソース ( I/O ) が DMA 転送を要求する。
② DMA イネーブルレジスタ (DER) が "1" のとき , DMAC が指定されたチャネルの転送元 , 転送
先アドレスや転送回数などの転送データをディスクリプタから読み出す。
③ I/O とメモリ間で DMA データ転送を開始する。
④ 1 バイトもしくは 1 ワードの転送を実行後
(a) 転送終了でないとき ( データカウンタ (DCT)≠0)
周辺リソースに対して DMA 転送要求のクリアを要求する。
(b)転送終了時 ( データカウンタ (DCT)=0)
DMA 転送終了後 , DMA ステータスレジスタに転送終了のフラグをセットし ,
割込みコントローラへ割込み要求を出力する。
IOA:I/O レジスタアドレスポインタ
DER:DMA イネーブルレジスタ
BAP:バッファアドレスポインタ
DCT:データカウンタ
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101
第 4 章 μDMAC
4.4 μDMAC の動作説明
MB90350E Series
■ μDMAC 使用手順
図 4.4-2 に μDMAC の使用手順を示します。
図 4.4-2 μDMAC 使用手順
ソフト的処理
ハード的処理
(割込み発生)
開始
NO
該当チャネルの
ENx = 1
システムスタック領域の設定
YES
初期設定
YES
周辺機能の初期設定
STOP要求およびSE = 1
NO
割込み制御レジスタの設定
DMA転送
(BAP)
(IOA)
μDMACの初期設定
BF = 0
NO
NO
IF = 0
YES
ユーザプログラムの実行
BW = 1
YES
NO
BW = 1
YES
BYTEL = 0
YES
YES
NO
NO
BAP = BAP+2
NO
BYTEL = 0
YES
DCT = 0
YES
NO
NO
IOA = IOA+2
BAP = BAP+1
DCT = 0
YES
IOA = IOA+1
NO
STPx = 1
DCT = 0
YES
DTEx = 1
(割込みルーチンへジャンプ)*
割込み処理
ENx = 0
割込み発生
NO
ほかの割込み発生
YES
YES
NO
処理終了
ENx :DMAイネーブルレジスタ(DER)の該当するビット
DTEx:DMAステータスレジスタ(DSR)の該当するビット
STPx :DMAストップステータスレジスタ(DSSR)の該当するビット
*
:割込みコントローラに割込み要求を出力
102
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第 4 章 μDMAC
4.4 μDMAC の動作説明
MB90350E Series
■ データ転送サイクル数 ( 内部転送 )
μDMAC がバス権を確保し , LSI 内部でデータ転送を行う場合の転送サイクル数は以下
のとおりです。
表 4.4-1 バス権確保から転送開始
DCSR の DCSR3 ∼ DCSR0 と
割込み要求チャネルが一致
DCSR の DCSR3 ∼ DCSR0 と
割込み要求チャネルが不一致
1 マシンサイクル
2 マシンサイクル
表 4.4-2 転送サイクル
DMACS
アドレスポインタ
サイクル数
BAP
IOA
BW
BYTEL
―
―
0
―
4 + (RDY2, RDY1)*1 マシンサイクル
奇
偶
1
―
6 + (RDY2, RDY1)*2 マシンサイクル
偶
奇
奇
奇
1
―
8 + (RDY2, RDY1)*2 マシンサイクル
偶
偶
1
―
4 + (RDY2, RDY1)*1 マシンサイクル
*1:最終転送時 , RDY2, RDY1 が 00B となります。
*2:BYTEL = 1 のとき , 4 サイクルとなり , RDY2, RDY1 が 00B となります。
BYTEL = 0 のとき , RDY2, RDY1 が 00B となります。
奇:奇数アドレス
偶:偶数アドレス
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103
第 4 章 μDMAC
4.4 μDMAC の動作説明
MB90350E Series
■ ウォッチドッグタイマ
図 4.4-3 に , DMAC 転送中のウォッチドッグタイマの動作を示します。ウォッチドッグ
タイマ制御レジスタ (WDTC) の WT1/WT0 ビットで設定したウォッチドッグタイマの
インターバル時間以上の転送を行う場合には , 転送中にリセットが発生します。
図 4.4-3 DMAC 転送中のウォッチドッグタイマ
カウント継続
カウント開始
カウント開始
リセット
①
リセット解除 WTEビット=0
②
③
④
割込み要因発生
μDMACレジスタ設定
① 1回目1バイト転送中
DCSR :チャネル選択
DER :DMA許可
② 2回目1バイト転送中
DDWR :DCT=10 転送回数10回 ③ 3回目1バイト転送中
BW=0 バイト転送
④ 4回目1バイト転送中
⑤ 5回目1バイト転送中
104
⑤
⑥
⑦
⑧
⑨
⑩
時間
割込みルーチンへ
ジャンプ
割込み処理実行
WTEビット=0
⑥ 6回目1バイト転送中
⑦ 7回目1バイト転送中
⑧ 8回目1バイト転送中
⑨ 9回目1バイト転送中
⑩ 10回目1バイト転送中
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第 4 章 μDMAC
4.5 μDMAC 使用上の注意事項
MB90350E Series
4.5
μDMAC 使用上の注意事項
μDMAC の使用上の注意事項を説明します。
■ 低消費電力モードへの移行
スタンバイモード ( スリープモード , ストップモード , 時計モード , タイムベースタイ
マモード ) または CPU 間欠動作モード ( メインクロック間欠動作モード , PLL クロッ
ク間欠モード , サブクロック間欠モード ) に移行する場合には , 必ず DMA イネーブル
レジスタ (DER) に 0000H を設定してからモードに移行してください。
■ LIN-UART で μDMAC を使用する場合
μDMAC を使用して LIN-UART へ送信データを書き込む場合には , DMA コントロール
レジスタ (DMACS) の RDY2, RDY1 ビットを 00B に設定しないでください。
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105
第 4 章 μDMAC
4.5 μDMAC 使用上の注意事項
106
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第5章
遅延割込み
遅延割込みの機能と動作について説明します。
5.1 遅延割込みの概要
5.2 遅延割込みのブロックダイヤグラム
5.3 遅延割込みの構成
5.4 遅延割込みの動作説明
5.5 遅延割込み使用上の注意
5.6 遅延割込みを使用するプログラム例
管理番号 : CM44-00109-3
固有個所 : 108
CM44-10144-4
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107
第 5 章 遅延割込み
5.1 遅延割込みの概要
5.1
MB90860E Series
遅延割込みの概要
遅延割込みは , リアルタイム OS などにおけるタスク切り替えに使用するハードウェ
ア割込みを発生する機能です。ソフトウェアでハードウェア割込み要求を発生する
ことができます。
■ 遅延割込みの概要
遅延割込みを使用することにより , ソフトウェアでハードウェア割込み要求の発生 , お
よび解除ができます。
表 5.1-1 に , 遅延割込みの概要を示します。
表 5.1-1 遅延割込みの概要
機能と制御
108
割込み要因
遅延割込み要求発生 / 解除レジスタの R0 ビットに "1" を設定 (DIRR:
R0=1) すると , 割込み要求を発生します。
遅延割込み要求発生 / 解除レジスタの R0 ビットに "0" を設定 (DIRR:
R0=0) すると , 割込み要求を解除します。
割込み番号
#42 (2AH)
割込み制御
レジスタによる許可設定はありません。
割込みフラグ
DIRR: R0 ビットに保持されています。
EI2OS/μDMAC
拡張インテリジェント I/O サービスおよび DMA 転送には対応していませ
ん。
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第 5 章 遅延割込み
5.2 遅延割込みのブロックダイヤグラム
MB90860E Series
5.2
遅延割込みのブロックダイヤグラム
遅延割込みは , 以下のブロックで構成されています。
• 割込み要求ラッチ
• 遅延割込み要求発生 / 解除レジスタ (DIRR)
■ 遅延割込みのブロックダイヤグラム
図 5.2-1 遅延割込みのブロックダイヤグラム
内部データバス
−
−
−
−
−
−
−
R0
遅延割込み要求発生 / 解除レジスタ (DIRR)
S
R
割込み
要求信号
割込み要求ラッチ
- : 未定義ビット
● 割込み要求ラッチ
遅延割込み要求発生 / 解除レジスタでの設定内容 ( 遅延割込み要求の発生または解除 )
を保持するラッチです。
● 遅延割込み要求発生 / 解除レジスタ (DIRR)
遅延割込み要求を発生または解除します。
■ 割込み番号
遅延割込みで使用する割込み番号は , #42 (2AH) です。
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109
第 5 章 遅延割込み
5.3 遅延割込みの構成
MB90860E Series
遅延割込みの構成
5.3
遅延割込みのレジスタの一覧および詳細を記載します。
■ レジスタと初期値の一覧
図 5.3-1 遅延割込みのレジスタと初期値の一覧
遅延割込み要因発生 / 解除レジスタ (DIRR)
アドレス : 00009FH
X
110
bit
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
0
: 不定値
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CM44-10144-4
第 5 章 遅延割込み
5.3 遅延割込みの構成
MB90860E Series
遅延割込み要求発生 / 解除レジスタ (DIRR)
5.3.1
遅延割込み要求発生 / 解除レジスタ (DIRR) は , 遅延割込み要求を発生または解除し
ます。
■ 遅延割込み要求発生 / 解除レジスタ (DIRR)
図 5.3-2 遅延割込み要求発生 / 解除レジスタ (DIRR)
アドレス bit
7
6
5
4
3
2
1
0
00009FH
−
−
−
−
−
−
−
R0
−
−
−
−
−
−
−
R/W
−
R/W
X
: 未定義ビット
: リード / ライト可能
: 不定値
: 初期値
初期値
XXXXXXX0B
bit0
R0
遅延割込み要求発生ビット
0
遅延割込み要求を解除
1
遅延割込み要求を発生
表 5.3-1 遅延割込み要求発生 / 解除レジスタ (DIRR) の機能
ビット名
CM44-10144-4
機能
bit7
∼
bit1
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
bit0
R0:
遅延割込み要求発生
ビット
遅延割込み要求を発生または解除します。
"0" に設定した場合 : 遅延割込み要求を解除します。
"1" に設定した場合 : 遅延割込み要求を発生します。
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111
第 5 章 遅延割込み
5.4 遅延割込みの動作説明
5.4
MB90860E Series
遅延割込みの動作説明
遅延割込みには , ソフトウェアで割込み要求を発生または解除する機能があります。
■ 遅延割込み発生モジュールの動作説明
遅延割込みを使用するには , 図 5.4-1 のように設定してください。
図 5.4-1 遅延割込みの設定
DIRR
bit7
6
5
4
3
2
1
bit0
−
−
−
−
−
−
−
R0
◎
−
◎
: 未定義ビット
: 使用ビット
遅延割込み要求発生 / 解除レジスタの R0 ビットに "1" を設定した場合 (DIRR: R0=1) に
は割込み要求を発生します。割込み要求の許可ビットはありません。
● 遅延割込み発生モジュールの動作
• 遅延割込み要求発生 / 解除レジスタの R0 ビットに "1" を設定した場合には割込み要
求ラッチが "1" にセットされ , 割込みコントローラに対して割込み要求を発生しま
す。
• 割込みコントローラで , ほかの割込み要求よりも割込み優先順位が高いと判定され
た場合は , CPU に対して割込み要求が発生します。
• CPU側では, コンディションコードレジスタの割込みレベルマスク (CCR: ILM) と割
込み要求のレベル (ICR00 ∼ ICR15: IL) が比較され , 割込み要求レベルが ILM より
高かった場合は , 現在実行中の命令の終了後に遅延割込み処理が実行されます。
• 割込み処理内で , ユーザプログラムで R0 ビットに "0" を設定して , 割込み要求を解
除して , タスクを切り換えます。
図 5.4-2 に遅延割込みの動作を示します。
図 5.4-2 遅延割込みの動作
遅延割込み発生モジュール
ほかの要求
DIRR
割込みコントローラ
ICR YY
CPU
IL
CMP
CMP
ICR XX
112
ILM
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割込み
処理
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5.5
第 5 章 遅延割込み
5.5 遅延割込み使用上の注意
遅延割込み使用上の注意
遅延割込みを使用する場合は , 以下の点に注意してください。
■ 遅延割込みの使用上の注意
• 割込み処理ルーチン内で遅延割込み要求発生 / 解除レジスタの R0 ビットを "0" に設
定せずに割込み処理から復帰した場合には , 再度 , 割込み処理を起動します。
• 遅延割込み発生モジュールでの割込みには , ソフトウェア割込みとは異なって , 遅
延が伴います。
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113
第 5 章 遅延割込み
5.6 遅延割込みを使用するプログラム例
5.6
MB90860E Series
遅延割込みを使用するプログラム例
遅延割込みを使用するプログラム例を示します。
■ 遅延割込みのプログラム例
● 処理仕様
メインプログラムで遅延割込み要因発生 / 解除レジスタ (DIRR) の R0 ビットに "1" を
書き込んで , 遅延割込み要求を発生させ , タスク切換え処理をします。
● コーディング例
ICR15
EQU
0000BFH
; 割込み制御レジスタ
DIRR
EQU
00009FH
; 遅延割込み要因発生 / 解除レジスタ
DIRR:0
; 遅延割込み要求発生ビット
DIRR_R0 EQU
;--------- メインプログラム -----------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
LOOP
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR15,#00H
; 割込みレベル 0 ( 最強 )
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
SETB
I:DIRR_R0
; 遅延割込み要求発生
MOV
MOV
BRA
A,#00H
A,#01H
LOOP
; 無限ループ
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
:
I:DIRR_R0
;
;
ユーザ処理
:
CODE
RETI
ENDS
; 割込み要求フラグをクリア
; 割込みから復帰
;--------- ベクタ設定 ----------------------------------------VECT
CSEG
ABS=0FFH
VECT
114
; 割込み #42 (2AH) にベクタを設定
ORG
0FF54H
DSL
WARI
ORG
DSL
0FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
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第6章
クロック
クロックについて説明します。
6.1 クロック
6.2 クロック発生部のブロックダイヤグラム
6.3 クロック選択レジスタ (CKSCR)
6.4 PLL/ サブクロック制御レジスタ (PSCCR)
6.5 クロックモード
6.6 発振安定待ち時間
6.7 振動子および外部クロックの接続
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115
第 6 章 クロック
6.1 クロック
6.1
MB90860E Series
クロック
クロック発生部は , CPU や周辺機能の動作クロックである内部クロックを制御しま
す。クロック発生部で生成されたクロックをマシンクロックとよび , マシンクロッ
クの 1 周期をマシンサイクルとしています。また , 高速振動子から供給されるク
ロックを発振クロックとよび , 発振クロックの 2 分周をメインクロックとよびます。
低速振動子から供給されるクロックの 4 分周または 2 分周をサブクロック , PLL 発
振によるクロックを PLL クロックとよびます。
■ クロック
クロック発生部には発振回路が内蔵されており , 発振端子に振動子を接続することに
よって発振クロックを発生します。外部から発振端子に入力したクロックを発振ク
ロックとすることもできます。また , PLL クロック逓倍回路を内蔵しており , 発振ク
ロックの逓倍クロックを 5 種類発生できます。クロック発生部では , 発振安定待ち時間
の制御 , PLL クロック逓倍制御 , クロックセレクタによる内部クロックの切換え動作を
行います。
● 発振クロック (HCLK)
高速発振端子 (X0, X1) に振動子を接続するか , 外部クロックを入力して発生させたク
ロックです。
● メインクロック (MCLK)
発振クロックを 2 分周したクロックです。タイムベースタイマとクロックセレクタへ
の入力クロックとなります。
● サブクロック (SCLK)
低速振動端子 (X0A, X1A) に振動子を接続するか , 外部クロックを入力して発生させた
クロックを 4 分周または 2 分周したクロックです。サブクロックの分周比は PLL/ サブ
クロック制御レジスタ (PSCCR) の SCDS ビットで設定されます。時計タイマの動作ク
ロック , または低速のマシンクロックとしても使用できます。
● PLL クロック (PCLK)
発振クロックを PLL クロック逓倍回路 (PLL 発振回路 ) によって逓倍したクロックで
す。
逓倍率選択ビット (CKSCR: CS1, CS0, PSCCR: CS2) の設定によって 5 種類のクロッ
クから選択できます。
116
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第 6 章 クロック
6.1 クロック
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● マシンクロック
CPU と周辺の動作クロックです。マシンクロックの 1 周期をマシンサイクル (1/φ) とし
ています。メインクロック , サブクロック , 5 種類の PLL クロックから 1 種類を選択で
きます。
<注意事項>
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動作電圧が 5V の場合 , 発振クロックは 3MHz ∼ 16MHz の発振ができます。外部
クロックを入力する場合は 3MHz ∼ 24MHz の外部クロックが使用できます。CPU
および周辺機能の最大動作周波数は 24MHz なので , 最大動作周波数を超える逓倍
率を設定した場合はデバイスは正常に動作しません。したがって , 24MHz の外部ク
ロックを入力する場合には , PLL クロックの逓倍率は 1 倍のみ設定できます。PLL
発振は 4MHz ∼ 24MHz の範囲で発振しますが , PLL 発振範囲は動作電圧および逓
倍率によって異なります。詳細は「データシート」を参照してください。
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117
第 6 章 クロック
6.1 クロック
MB90860E Series
■ クロック供給マップ
CPU や周辺機能の動作クロックとして , クロック発生部で生成したマシンクロックを
供給しています。CPU と周辺機能の動作は , メインクロックとサブクロック , および
PLL クロックの切換え ( クロックモード ) や , PLL クロックの逓倍率の切換えの影響を
受けます。一部の周辺機能にはタイムベースタイマの分周出力が供給されており , 各周
辺で動作クロックを選択できるようになっています。
クロック供給マップを図 6.1-1 に示します。
図 6.1-1 クロック供給マップ
周辺機能
4
時計タイマ
4
タイムベースタイマ
1
クロック発生部
X0A
端子
X1A
端子
X0
端子
X1
端子
2
3
4
4/2分周
端子 PPG0~PPGF
16ビット
リロードタイマ0~3
端子 TIN0~TIN3
A/Dコンバータ(24ch)
端子 AN0~AN23
端子 TOT0~TOT3
クロックセレクタ
クロックモジュレータ
(サブクロック)
SCLK
クロック
発生回路
8/16ビット
PPGタイマ0~F
6
PLL逓倍回路
PCLK(PLLクロック)
クロック
発生回路
ウォッチドッグ
タイマ
2分周
クロックセレクタ
HCLK
MCLK
(発振クロック) (メインクロック)
UART0~4+
シリアルI/O
端子 SCK0~SCK4
端子 SIN0~SIN4
端子 SOT0~SOT4
入出力タイマ
アウトプット
コンペア0~7
CPU
端子 OUT0~OUT7
フリーランタイマ
0,1
インプット
キャプチャ0~7
I2C0,1
クロックモニタ
4
118
端子 IN0~IN7
端子 SDA0, SDA1
端子 SCL0, SCL1
端子 CKOT
発振安定待ち制御
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第 6 章 クロック
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6.2 クロック発生部のブロックダイヤグラム
6.2
クロック発生部のブロックダイヤグラム
クロック発生部は , 次のブロックで構成されています。
• 発振クロック発生回路 / サブクロック発生回路
• PLL 逓倍回路
• クロックセレクタ
• クロック選択レジスタ (CKSCR)
• PLL/ サブクロック制御レジスタ (PSCCR)
• 発振安定待ち時間セレクタ
■ クロック発生部のブロックダイヤグラム
クロック発生部のブロックダイヤグラムを図 6.2-1 に示します。なお , スタンバイ制御
回路 , タイムベースタイマの回路も含まれます。
図 6.2-1 クロック発生部のブロックダイヤグラム
低消費電力モード制御レジスタ(LPMCR)
STP
SLP
SPL
RST
TMD
CG1
CG0 予約
RST 端子
端子ハイインピー
ダンス制御回路
端子Hi-Z制御
内部リセット
発生回路
内部リセット
CPU間欠動作
サイクルセレクタ
間欠サイクル選択
CPUクロック
制御回路
リセット(解除)
時計,スリープ,ストップ信号
スタンバイ
制御回路
2
CPU動作
クロック
時計,ストップ信号
割込み(解除)
周辺クロック
制御回路
周辺機能
動作クロック
サブクロック発振安定待ち解除
メインクロック発振安定待ち解除
クロック
発生部
動作クロック
セレクタ
マシン
クロック
2
CS2
PLL/サブクロック
制御レジスタ
(PSCCR):bit8
発振安定
待ち時間
セレクタ
2
PLL逓倍回路
SCM
MCM
WS1
WS0
SCS
MCS
CS1
CS0
クロック選択レジスタ(CKSCR)
2分周
X0 端子
発振クロック
(HCLK)
X1 端子
発振クロック
発振回路
X0A 端子
サブクロック
(SCLK)
4分周/
2分周
4分周
512分周
2分周
メイン
クロック
タイムベースタイマ
1024分周
2分周
2分周
2分周
2分周
4分周
ウォッチドッグタイマへ
8分周
2分周
2分周
時計タイマ
X1A 端子
SCDS
サブクロック発振回路
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PLL/サブクロック
制御レジスタ
(PSCCR):bit10
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119
第 6 章 クロック
6.2 クロック発生部のブロックダイヤグラム
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● 発振クロック発生回路
高速発振端子に振動子を接続するか , 外部クロックを入力して発振クロック (HCLK)
を発生します。
● サブクロック発生回路
低速発振端子 (X0A, X1A) に振動子を接続するか , 外部クロックを入力してサブクロッ
ク (SCLK) を発生します。
● PLL 逓倍回路
PLL 発振で発振クロックを逓倍して , PLL クロック (PCLK) としてクロックセレクタに
供給します。
● クロックセレクタ
メインクロック , サブクロック , 5 種類の PLL クロックから CPU および周辺機能に供
給するクロックを選択します。
● クロック選択レジスタ (CKSCR)
発振クロックと PLL クロックの切換え , メインクロックとサブクロックの切換え , 発
振安定待ち時間の選択 , および PLL クロックの逓倍率の選択を行います。
● PLL/ サブクロック制御レジスタ (PSCCR)
PLL クロックの逓倍率の選択 ( クロック選択レジスタの CS0 ビット , CS1 ビットと本
レジスタの CS2 ビットの設定によって選択されます ), およびサブクロック分周比の設
定 (4 分周 /2 分周 ) を行います。
● 発振安定待ち時間セレクタ
発振クロックの発振安定待ち時間を選択します。4 種類のタイムベースタイマ出力から
選択します。
120
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6.2
6.2.1
クロック発生部のレジスタ
第 6 章 クロック
クロック発生部のブロックダイヤグラム
クロック発生部のレジスタを説明します。
■ クロック発生部のレジスタと初期値の一覧
図 6.2-2 クロック選択レジスタと初期値の一覧
bit
15
14
13
12
11
10
9
8
クロック選択レジスタ(CKSCR)
1
1
1
1
1
1
0
0
PLL/サブクロック制御レジスタ(PSCCR)
×
×
×
×
0
0
0
0
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121
第 6 章 クロック
6.3 クロック選択レジスタ (CKSCR)
MB90860E Series
クロック選択レジスタ (CKSCR)
6.3
クロック選択レジスタ (CKSCR) は , メインクロック , サブクロック , PLL クロック
の切換え , 発振安定待ち時間の選択 , および PLL クロックの逓倍率の選択を行いま
す。
■ クロック選択レジスタ (CKSCR)
図 6.3-1 クロック選択レジスタ (CKSCR)
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9
0000A1H
SCM MCM WS1 WS0 SCS MCS CS1 CS0 11111100B
R
R
bit8 初期値
R/W R/W R/W R/W R/W R/W
CS2(PSCCR レジスタ : bit8)
bit9
bit8
CS2
CS1
CS0
0
0
0
1 × HCLK (4 MHz)
0
0
1
2 × HCLK (8 MHz)
0
1
0
3 × HCLK (12 MHz)
0
1
1
4 × HCLK (16 MHz)
1
1
0
6 × HCLK (24 MHz)
1
1
1
設定禁止
逓倍率選択ビット
() 内は発振クロック (HCLK) 周波数
4 MHz 時の算出例
bit10
MCS
PLL クロック選択ビット
0
PLL クロックを選択
1
メインクロックを選択
bit11
SCS
0
サブクロック選択ビット
サブクロックを選択
1 メインクロックを選択
bit13 bit12
WS1 WS0
発振安定待ち時間選択ビット
( ) 内は発振クロック (HCLK) 周波数 4MHz 時の算出例
0
0
210/HCLK( 約 256μs)
0
1
213/HCLK( 約 2.05ms)
1
0
217/HCLK( 約 32.77ms)
1
1
215/HCLK( 約 8.19ms, パワーオンリセット以外 )
216/HCLK( 約 16.38ms, パワーオンリセットのみ )
bit14
MCM
PLL クロック動作ビット
0
PLL クロックで動作中
1
メインクロックまたはサブクロックで動作中
bit15
HCLK
R/W
R
SCM
: 発振クロック
: リード / ライト可能
サブクロック動作ビット
0
サブクロックで動作中
1
メインクロックまたは PLL クロックで動作中
: リードオンリ
: 初期値
122
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第 6 章 クロック
6.3 クロック選択レジスタ (CKSCR)
MB90860E Series
表 6.3-1 クロック選択レジスタ (CKSCR) の機能 (1 / 3)
ビット名
bit15
bit14
bit13,
bit12
CM44-10144-4
機能
SCM:
サブクロック動作
フラグビット
マシンクロックとして , メインクロックまたはサブクロックの
どちらが選択されているかを表示します。
• サブクロック動作フラグビット (CKSCR: SCM) が "0", サブ
クロック選択ビット (CKSCR: SCS) が "1" の場合は , サブク
ロックからメインクロックへの移行期間中であることを示
します。また , サブクロック動作フラグビット
(CKSCR:SCM) が "1", サブクロック選択ビット (CKSCR:SCS)
が "0" の場合は , メインクロックからサブクロックへの移行
期間中であることを示します。
• 書込みは , 動作に影響しません。
MCM:
PLL クロック動作
フラグビット
マシンクロックとして , メインクロックまたは PLL クロックの
どちらが選択されているかを示します。
• PLL クロック動作フラグビット (CKSCR: MCM) が "1" で ,
PLL クロック選択ビット (CKSCR: MCS) が "0" の場合は ,
PLL クロック発振安定待ち時間中であることを示します。
• 書込みは , 動作に影響しません。
WS1, WS0:
発振安定待ち時間
選択ビット
ストップモード解除時 , サブクロックモードからメインクロッ
クモードへの移行時 , およびサブクロックモードから PLL ク
ロックモードへの移行時の発振クロックの発振安定待ち時間を
選択します。
• 4 種類のタイムベースタイマ出力から選択します。
すべてのリセットにより , 初期値に戻ります。
( 注意事項 )
発振安定待ち時間は , 使用されている振動子に合わせて適切
な時間を設定してください。詳しくは , 「7.2 リセット要因
と発振安定待ち時間」を参照してください。
メインクロックモードから PLL クロックモードに切り換え
た場合の発振安定待ち時間は , 214/HCLK ( 発振クロック周
波数 4MHz で動作している場合 : 約 4.1ms) 固定です。サブ
クロックモードから PLL クロックモードに切り換えた場合
および PLL ストップモードから PLL クロックモードに復帰
する場合の発振安定待ち時間は , 本ビットに設定された値に
従います。
PLL クロック発振安定待ち時間は , 214/HCLK 以上必要です
ので , サブクロックモードから PLL クロックモードに切り
換える場合および PLL ストップモードに移行する場合は ,
本ビットには , 10B または 11B を設定してください。
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123
第 6 章 クロック
6.3 クロック選択レジスタ (CKSCR)
MB90860E Series
表 6.3-1 クロック選択レジスタ (CKSCR) の機能 (2 / 3)
ビット名
bit11
bit10
124
機能
SCS:
サブクロック選択
ビット
マシンクロックとして , メインクロックまたはサブクロックの
どちらを選択するかを設定します。
• メインクロックからサブクロックに切り換えた場合は
(CKSCR: SCS=1 → 0) , サブクロックに同期をとって
1/SCLK ( 発振クロック周波数 32.768 kHz, 4 分周設定で動作
している場合 : 約 130 μs) サブクロックモードに切り換わり
ます。
• サブクロックからメインクロックに切り換えた場合は
(CKSCR: SCS=0 → 1) , メインクロックの発振安定待ち時間
が発生した後 , メインクロックモードに切り換わります。タ
イムベースタイマは自動的にクリアされます。
すべてのリセットにより , 初期値に戻ります。
( 注意事項 )
1) MCS ビット , SCS ビットがともに "0" の場合は , SCS
ビットが優先され , サブクロックモードに設定されま
す。
2) サブクロック選択ビット (CKSCR: MCS) および PLL ク
ロック選択ビット (CKSCR: SCS) ともに "0" の場合は ,
サブクロックが優先されます。
3) メインクロックからサブクロックに切り換える場合は
(CKSCR: SCS=1 → 0) , タイムベースタイマの割込み許
可ビット (TBTC: TBIE) , またはインタラプトレベルマス
クレジスタ (ILM: ILM2 ∼ 0) により , タイムベースタイ
マ割込みを禁止してから書き込んでください。
4) 電源投入時 , またはストップモードからの解除時は , サ
ブクロックの発振安定待ち時間 214/SCLK ( 発振クロッ
ク周波数 32.768 kHz, 4 分周設定で動作している場合 : 約
2 秒 ) が発生します。したがって , その間にメインク
ロックモードからサブクロックモードに切り換えた場
合は , 発振安定待ち時間が発生します。
MCS:
PLL クロック選択
ビット
マシンクロックとして , メインクロックまたは PLL クロックの
どちらを選択するかを設定します。
メインクロックから PLL クロックに切り換えた場合は
(CKSCR: MCS=1 → 0) , PLL クロックの発振安定待ち時間が発
生した後 , PLL クロックモードに移行します。タイムベースタ
イマは自動的にクリアされます。メインクロックモードから
PLL クロックモードに切り換えた場合の発振安定待ち時間は ,
214/HCLK ( 発振クロック周波数 4MHz で動作している場合 : 約
4.1ms) 固定です。サブクロックモードから PLL クロックモード
に切り換えた場合の発振安定待ち時間は , 発振安定待ち時間選
択ビット (CKSCR: WS1, WS0) に設定された値に従います。
すべてのリセットにより , 初期値に戻ります。
( 注意事項 )
1) MCS ビット , SCS ビットがともに "0" の場合は , SCS
ビットが優先され , サブクロックモードに設定されま
す。
2) メインクロックから PLL クロックに切り換える場合は
(CKSCR: MCS=1 → 0) , タイムベースタイマの割込み許
可ビット (TBTC: TBIE) , またはインタラプトレベルマス
クレジスタ (ILM: ILM2 ∼ 0) により , タイムベースタイ
マ割込みを禁止してから書き込んでください。
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第 6 章 クロック
6.3 クロック選択レジスタ (CKSCR)
MB90860E Series
表 6.3-1 クロック選択レジスタ (CKSCR) の機能 (3 / 3)
ビット名
機能
•
•
•
bit9,
bit8
CS1, CS0:
逓倍率選択ビット
PLL/ サブクロック制御レジスタ (PSCCR) の CS2 ビットと共
に PLL クロックの逓倍率を選択するビットです。
PLL クロックの逓倍率は 5 種類から選択できます。
すべてのリセットにより , 初期値に戻ります。
CS0, CS1 および CS2 の設定
CS2
CS1
CS0
PLL クロック逓倍率
0
0
0
×1
0
0
1
×2
0
1
0
×3
0
1
1
×4
1
1
0
×6
1
1
1
設定禁止
( 注意事項 )
CS2 ∼ CS0 を 111B に設定することは禁止です。
PSCCR: CS2 が "1" に設定されている場合 , CKSCR: CS1,
CS0 に 11B を設定しないでください。
PLL クロックが選択されている場合 (CKSCR: MCS=0) は , 書
込みが抑止されます。逓倍率を書換える場合は , いったん
PLL クロック選択ビット (CKSCR: MCS) に "1" を書き込んだ
後 , 逓倍率選択ビット (CKSCR: CS1, CS0) を書換えてから ,
PLL クロック選択ビット (CKSCR: MCS) を "0" に戻してくだ
さい。
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第 6 章 クロック
6.4 PLL/ サブクロック制御レジスタ (PSCCR)
MB90860E Series
PLL/ サブクロック制御レジスタ (PSCCR)
6.4
PLL/ サブクロック制御レジスタは , PLL の逓倍率およびサブクロックの分周比を選
択します。本レジスタは書込み専用です。読出し値は全ビット "1" となります。
■ PLL/ サブクロック制御レジスタ (PSCCR)
図 6.4-1 に , PLL/ サブクロック制御レジスタ (PSCCR) の構成を , 表 6.4-1 に , PLL/ サブ
クロック制御レジスタ (PSCCR) の各ビットの機能について説明します。
図 6.4-1 PLL/ サブクロック制御レジスタ (PSCCR) の構成
アドレス
15
14
13
12
11
10
9
8
0000CFH
−
−
−
−
予約
SCDS
予約
CS2
−
−
−
−
W
W
W
W
初期値
XXXX0000B
bit8
CS2
0
1
逓倍率選択ビット
クロック選択レジスタ (CKSCR) 参照
bit9
予約
0
予約ビット
常に "0" を書いてください。
読出し値は常に "1" です。
bit10
W
: ライトオンリ
X
: 不定値
−
: 未定義
: 初期値
SCDS
4 分周
1
2 分周
bit11
予約
0
126
サブクロック分周選択ビット
0
予約ビット
常に "0" を書いてください。
読出し値は常に "1" です。
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第 6 章 クロック
6.4 PLL/ サブクロック制御レジスタ (PSCCR)
MB90860E Series
表 6.4-1 PLL/ サブクロックコントロールレジスタ (PSCCR) の各ビットの機能説明
ビット名
機能
これらのビットは使用しません。
bit15
∼
bit12
未定義
bit11
予約ビット
bit10
SCDS:
サブクロック
分周選択ビット
bit9
予約ビット
•
•
これらのビットへの書込みは何の効果もありません。
読出し値は常に "1" です。
•
•
常に "0" を書いてください。
読出し値は常に "1" です。
サブクロックの分周比を選択します。
bit8
CS2:
逓倍率選択
ビット
•
•
•
•
"0" を書き込むと 4 分周が選択されます。
"1" を書き込むと 2 分周が選択されます。
読出し値は常に "1" です。
すべてのリセット要因で "0" に初期化されます。
•
•
常に "0" を書いてください。
読出し値は常に "1" です。
•
このビットとクロック選択レジスタ (CKSCR) の CS1, CS0 ビット
で PLL の逓倍率を決めます。
CS2
CS1
CS0 PLL クロック逓倍率
0
0
0
×1
0
0
1
×2
0
1
0
×3
0
1
1
×4
1
1
0
×6
1
1
1
設定禁止
• 読出し値は常に "1" です。
• すべてのリセット要因で "0" に初期化されます。
( 注意事項 )
MCS または MCM ビットが "0" のとき , このビットの値を変え
ることは禁止です。メインクロックモード時に変更を行ってく
ださい。
• CS2 ∼ CS0 を 111B に設定することは禁止です。
CKSCR: CS1, CS0 が 11B に設定されている場合 , 本ビットには
"1" を設定しないでください。
( 注意事項 )
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PSCCR は書込み専用レジスタです。読出し値は書込み値とは異なります。
RMW 命令系 (SETB/CLRB 命令など ) は使用しないでください。
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127
第 6 章 クロック
6.5 クロックモード
6.5
MB90860E Series
クロックモード
クロックモードには , メインクロックモード , サブクロックモード , PLL クロック
モードがあります。
■ クロックモード
● メインクロックモード
メインクロックモードは , CPU および周辺リソースの動作クロックとして , 高速発振端
子 (X0, X1) に振動子を接続するか, 外部クロックを入力して発生させたクロック (発振
クロック ) を 2 分周したクロックを使用します。
● サブクロックモード
サブクロックモードは , CPU および周辺リソースの動作クロックとして低速振動端子
(X0A, X1A) に振動子を接続するか , 外部クロックを入力して発生させたクロックを
4/2 分周したクロックを使用します。サブクロックの分周比は PLL/ サブクロック制御
レジスタ (PSCCR) の SCDS ビットで選択できます。
● PLL クロックモード
PLL クロックモードは , CPU および周辺リソースの動作クロックとして , 発振クロック
を PLL クロック逓倍回路 (PLL 発振回路 ) によって逓倍したクロックを使用します。
PLL クロックの逓倍率は , クロック選択レジスタ (CKSCR: CS1, CS0) および PLL/ サブ
クロック制御レジスタ (PSCCR: CS2) で設定します。
■ クロックモードの移行
クロックモードは , PLL クロック選択ビット (CKSCR: MCS) およびサブクロック選択
ビット (CKSCR: SCS) の設定によって , メインクロックモード , サブクロックモード ,
PLL クロックモードに移行します。
● メインクロックモードから PLL クロックモードへの移行
PLL クロック選択ビット (CKSCR: MCS) を "1" から "0" に書き換えた場合は , PLL 発振
安定待ち時間 (214/HCLK) の後 , メインクロックから PLL クロックに移行します。
● PLL クロックモードからメインクロックモードへの移行
PLL クロック選択ビット (CKSCR: MCS) を "0" から "1" に書き換えた場合は , PLL ク
ロックとメインクロックのエッジが一致するタイミング (1 ∼ 12PLL クロック後 ) で
PLL クロックからメインクロックに切り換わります。
● メインクロックモードからサブクロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を"1"から"0"に書き換えた場合は, サブクロッ
クのエッジが検出されたタイミングでメインクロックからサブクロックに移行しま
す。
128
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第 6 章 クロック
6.5 クロックモード
MB90860E Series
● サブクロックモードからメインクロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を "0" から "1" に書き換えた場合は , メインク
ロック発振安定待ち時間後 , サブクロックからメインクロックに移行します。
● PLL クロックモードからサブクロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を "1" から "0" に書き換えた場合は , PLL クロッ
クからサブクロックに移行します。
● サブクロックモードから PLL クロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を "0" から "1" に書き換えた場合は , メインク
ロック発振安定待ち時間後 , サブクロックから PLL クロックに移行します。
■ PLL クロック逓倍率の選択
逓倍率選択ビット (CKSCR: CS1, CS0, PSCCR: CS2) に 000B ∼ 011B, 110B の値を書き込
むことによって , 5 種類 (1 ∼ 4 倍 , および 6 倍 ) の PLL クロック逓倍率を設定できます。
■ マシンクロック
PLL 逓倍回路から出力される PLL クロック , メインクロック , サブクロックがマシン
クロックとなります。このマシンクロックが CPU および周辺機能に供給されます。メ
インクロック , PLL クロック , サブクロックはサブクロック選択ビット (CKSCR:SCS)
および PLL クロック選択ビット (CKSCR:MCS) への書込みによりいずれかを選択でき
ます。
<注意事項>
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• マシンクロックは , PLL クロック選択ビット (CKSCR: MCS) およびサブクロッ
ク選択ビット (CKSCR: SCS) を書き換えても即座には切り換わりません。マシ
ンクロックに依存する周辺機能を操作する場合は , マシンクロックを切り換え
た後 , PLL クロック動作フラグビット (CKSCR: MCM) またはサブクロック動作
フラグビット (CKSCR: SCM) の値を参照して , マシンクロックが確実に切り換
わったことを確認してから操作してください。
• PLL クロック選択ビット (CKSCR: MCS) が "0" (PLL クロックモード ) で , サブ
クロック選択ビット (CKSCR: SCS) が "0" ( サブクロックモード ) の場合は ,
SCS ビットが優先され , サブクロックモードとなります。
• クロックモードを切り換えた場合 , 切換えが完了するまでは , ほかのクロック
モードおよび低消費電力モードへの切換えを行わないでください。切換えの完
了はクロック選択レジスタ (CKSCR) の MCM ビットおよび SCM ビットを参照
して確認してください。切換えが完了する前に , ほかのクロックモードおよび
低消費電力モードへの切換えを行った場合 , 切り換わらない場合があります。
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129
第 6 章 クロック
6.5 クロックモード
MB90860E Series
図 6.5-1 に , マシンクロックの切換えによる状態遷移図を示します。
図 6.5-1 マシンクロック選択の状態遷移図
Main
MCS = 1
MCM = 1
SCS = 1
SCM = 1
CS1, CS0 = xxB
CS2=x
(9)
(11)
(1)
(10)
(18)
(12)
(7)
Main --> PLLx (2)
MCS = 0
(3)
MCM = 1
(4)
SCS = 1
(5)
SCM = 1
(6)
CS1, CS0 = xxB
CS2=x
130
Main --> Sub
MCS = 1
MCM = 1
SCS = 0
SCM = 1
CS1, CS0 = xxB
CS2=x
Sub --> Main
MCS = 1
MCM = 1
SCS = 1
SCM = 0
CS1, CS0 = xxB
CS2=x
(11)
(10)
Sub
MCS = X
MCM = 1
SCS = 0
SCM = 0
CS1, CS0 = xxB
CS2=x
(9)
(13)
(14)
(15)
(16)
(17)
Sub --> PLL
MCS = 0
MCM = 1
SCS = 1
SCM = 0
CS1, CS0 = xxB
CS2=0
PLL1 --> Main
(8) MCS = 1
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 00B
CS2=0
PLL1:Multiplied
MCS = 0
MCM = 0
SCS = 1
SCM = 1
(9)
(7) CS1, CS0 = 00B
CS2=0
PLL1 --> Sub (19)
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS = 00B
CS2=0
PLL2 --> Main
(8) MCS = 1
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 01B
CS2=0
PLL2:Multiplied
MCS = 0
MCM = 0
SCS = 1
(9)
(7) SCM = 1
CS1, CS0 = 01B
CS2=0
PLL2 --> Sub (19)
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS0 = 01B
CS2=0
PLL3 --> Main
(8) MCS = 1
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 10B
CS2=0
PLL3:Multiplied
MCS = 0
MCM = 0
SCS = 1
(9)
(7) SCM = 1
CS1, CS0 = 10B
CS2=0
PLL4 --> Main
(8) MCS = 1
MCM = 0
SCS = 1
SCM= 1
CS1, CS0 = 11B
CS2=0
PLL4:Multiplied
MCS = 0
MCM = 0
SCS = 1
(9)
(7) SCM = 1
CS1, CS0 = 11B
CS2=0
PLL6 --> Main
(8) MCS = 1
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 10B
CS2=1
PLL6:Multiplied
MCS = 0
MCM = 0
SCS = 1
(9)
(7) SCM = 1
CS1, CS0 = 10B
CS2=1
PLL3 --> Sub (19)
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS0 =10B
CS2=0
PLL4 --> Sub (19)
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS0 = 11B
CS2=0
PLL6 --> Sub (19)
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS0 =10B
CS2=1
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第 6 章 クロック
6.5 クロックモード
MB90860E Series
<注意事項>
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(1)
MCS ビット "0" ライト
(2)
PLL クロック発振安定待ち終了 & CS1, CS0= 00B& CS2= 0
(3)
PLL クロック発振安定待ち終了 & CS1, CS0= 01B& CS2= 0
(4)
PLL クロック発振安定待ち終了 & CS1, CS0= 10B& CS2= 0
(5)
PLL クロック発振安定待ち終了 & CS1, CS0= 11B& CS2= 0
(6)
PLL クロック発振安定待ち終了 & CS1, CS0= 10B& CS2= 1
(7)
MCS ビット "1" ライト ( リセットを含む )
(8)
PLL クロックとメインクロックの同期タイミング
(9)
SCS ビット "0" ライト
(10)
(11)
メインクロックとサブクロックの同期タイミング
SCS ビット "1" ライト (MCS1)
(12)
(13)
メインクロック発振安定待ち終了
メインクロック発振安定待ち終了 & CS1, CS0= 00B& CS2= 0
(14)
メインクロック発振安定待ち終了 & CS1, CS0= 01B& CS2= 0
(15)
メインクロック発振安定待ち終了 & CS1, CS0= 10B& CS2= 0
(16)
メインクロック発振安定待ち終了 & CS1, CS0= 11B& CS2= 0
(17)
メインクロック発振安定待ち終了 & CS1, CS0= 10B& CS2= 1
(18)
SCS ビット "1" ライト (MCS0)
(19)
PLL クロックとサブクロックの同期タイミング
MCS
:
クロック選択レジスタ (CKSCR) のマシンクロック選択ビット
MCM
:
クロック選択レジスタ (CKSCR) のマシンクロック表示ビット
SCS
:
クロック選択レジスタ (CKSCR) のマシンクロック表示ビット ( サブ )
SCM
:
クロック選択レジスタ (CKSCR) のマシンクロック選択ビット ( サブ )
CS1, CS0
:
クロック選択レジスタ (CKSCR) の逓倍率選択ビット
CS2
:
PLL/ サブクロック制御レジスタ (PSCCR) の逓倍率選択ビット
• マシンクロックの初期値はメインクロック (CKSCR: MCS=1, SCS=1) です。
• SCS, MCS ともに "0" のときは SCS が優先され , サブクロックが選択されます。
• サブクロックモードから PLL クロックモードに切り換える時は , CKSCR: WS1,
WS0 を 10B または 11B に設定してください。
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131
第 6 章 クロック
6.6 発振安定待ち時間
MB90860E Series
発振安定待ち時間
6.6
発振クロックが停止している電源投入時 , あるいはストップモードからの復帰時に
は , 発振開始後 , 発振クロックが安定するまでの時間 ( 発振安定待ち時間 ) が必要と
なります。また , クロックモードをメインクロックモードから PLL クロックモード ,
メインクロックモードからサブクロックモード , サブクロックモードからメインク
ロックモード , サブクロックモードから PLL クロックに切り換えた場合にも , 発振
安定待ち時間が必要です。
■ 発振安定待ち時間の動作
セラミックや水晶などの振動子は , 発振を開始してから安定した固有の振動数 ( 発振周
波数 ) になるまでに数ミリから数十ミリ秒の時間を要します。したがって , 発振開始直
後は , いったん CPU の動作を禁止して , 発振安定待ち時間経過して発振が安定した時
点で CPU にマシンクロックを供給するようにします。
ただし , 振動子の種類 ( セラミック , 水晶など ) によって発振安定待ち時間は異なりま
す。使用する振動子に合わせて適切な発振安定待ち時間を選択する必要があります。発
振安定待ち時間は , クロック選択レジスタ (CKSCR) で設定できます。
クロックモードをメインクロックから PLL クロック , メインクロックからサブクロッ
ク , サブクロックからメインクロック , サブクロックから PLL クロックに切り換えた
場合 , 発振安定待ち時間の間 , CPU は切り換え前のクロックで動作しています。発振安
定待ち時間が経過すると , 各クロックモードに切り換わります。発振開始直後の発振動
作を図 6.6-1 に示します。
図 6.6-1 発振安定待ち時間直後の動作
振動子の発振時間
発振安定待ち時間
通常動作開始または
PLL クロック / サブクロック
への切り換え
X1
発振開始
132
発振安定
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MB90860E Series
6.7
6.7
振動子および外部クロックの接続
第 6 章 クロック
振動子および外部クロックの接続
MB90860E シリーズはシステムクロック発生回路を内蔵しており , 発振端子に振動
子を接続することによって内部クロックを発生します。外部から発振端子に入力し
たクロックを発振クロックとすることもできます。
■ 振動子および外部クロックの接続
● 水晶振動子またはセラミック振動子の接続例
図 6.7-1 水晶振動子またはセラミック振動子の接続例
X0
X1
C1
MB90860E シリーズ
C2
X0A
X1A
C3
C4
● 外部クロックの接続例
図 6.7-2 外部クロックの接続例
X0
~
開放
X1
MB90860E シリーズ
X0A
~
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開放
X1A
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133
第 6 章 クロック
6.7 振動子および外部クロックの接続
134
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第7章
リセット
リセットについて説明します。
7.1 リセットの概要
7.2 リセット要因と発振安定待ち時間
7.3 外部リセット端子
7.4 リセット動作
7.5 リセット要因ビット
7.6 リセットによる各端子の状態
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135
第 7 章 リセット
7.1 リセットの概要
7.1
MB90860E Series
リセットの概要
リセット要因が発生すると , CPU は直ちに現在実行中の処理を中断し , リセット解
除待ち状態になります。リセット解除後は , リセットベクタで示されたアドレスか
ら処理を開始します。
リセットには , 次の 4 つの要因があります。
• 電源投入 ( パワーオン )
• RST 端子からの外部リセット要求
• ソフトウェアリセット要求
• ウォッチドッグタイマのオーバフロー
■ リセット要因
リセットの要因について 表 7.1-1 に示します。
表 7.1-1 リセット要因
マシンクロック
ウォッチ
ドッグタイマ
発振安定待ち
電源投入時
メインクロック
(MCLK)
停止
あり
RST 端子への "L" レベル入力
メインクロック
(MCLK)
停止
なし
ソフトウェア
低消費電力モード制御レジス
タ (LPMCR) の内部リセット信
号発生ビット (RST) に "0" を書
き込む
メインクロック
(MCLK)
停止
なし
ウォッチ
ドッグタイマ
ウォッチドッグタイマオーバ
フロー
メインクロック
(MCLK)
停止
なし
リセット
パワーオン
外部端子
発生要因
MCLK: メインクロック ( 発振クロックの 2 分周クロック )
● パワーオンリセット
パワーオンリセットは , 電源投入時に発生するリセットです。発振安定待ち時間は 216
発振クロックサイクル (216/HCLK) 固定です ( 約 16.38ms:4MHz 発振時 )。発振安定待ち
時間が経過した後 , リセット動作を行います。
● 外部リセット
外部リセットは , 外部リセット端子 (RST 端子 ) に "L" レベルを入力することでリセッ
トを発生します。RST 端子への "L" レベル入力時間は , 500 ns 以上必要です。外部リ
セットでは , 発振安定待ち時間を取りません。
136
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第 7 章 リセット
7.1 リセットの概要
MB90860E Series
<注意事項>
• RST 端子によるリセット要求の発生の場合に限り , 書込み動作中にリセット要
因が発生した場合 , 命令の終了後にリセット解除待ち状態になります。そのた
め , 書込み中にリセットが入力されても , 正常に書込みを終了します。ただし ,
以下の 2 点に注意してください。
• ストリング系命令は , 指定したカウンタ分の転送が完了する前にリセットを
受け付けるので , すべてのデータが転送されることはありません。
• 外バスアクセス時 , RDY 入力によりサイクルが一定以上のばされると , 命令
終了を待たずに強制的にリセットが受け付けられます。
強制リセット受理は , 16 マシンサイクルで行われます。
• ストップモード , サブクロックモード , サブスリープモードおよび時計モードか
ら外部リセット端子 (RST 端子 ) にてメインクロックモードへ復帰する場合は ,
振動子の発振時間 *+100 μs
以上 "L" レベルを入力してください。
*: 振動子の発振時間は , 振幅が 90% に達する時間です。水晶発振子は数
ms ∼数十 ms, セラミック発振子は数百 μs ∼数 ms, 外部クロックは 0ms
となります。
• タイムベースタイマモードから外部リセット端子 (RST 端子 ) にてメインクロッ
クモードへ復帰する場合は 100μs 以上 "L" レベルを入力してください。
● ソフトウェアリセット
ソフトウェアリセットは , 低消費電力モード制御レジスタ (LPMCR) の内部リセット信
号発生ビット (RST) に "0" を書き込むことによって , 内部リセットを発生します。ソフ
トウェアリセットでは , 発振安定待ち時間を取りません。
● ウォッチドッグリセット
ウォッチドッグリセットは , ウォッチドッグタイマの起動後 , 定められた時間内に
ウォッチドッグタイマ制御レジスタ (WDTC) のウォッチドッグ制御ビット (WTE) に "0"
の書込みがない場合 , ウォッチドッグタイマのオーバフローによってリセットを発生
します。ウォッチドッグリセットでは , 発振安定待ち時間を取りません。
クロックの定義
HCLK: 発振クロック周波数
MCLK: メインクロック周波数
SCLK: サブクロック周波数
φ : マシンクロック (CPU 動作クロック ) 周波数
1/ φ : マシンサイクル (CPU 動作クロック周期 )
詳細は , 「6.1 クロック」を参照してください。
<注意事項>
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ストップモード , またはサブクロックモードでリセットが発生した場合は , 215/HCLK
( 約 8.19ms, HCLK=4MHz 発振使用時 ) の発振安定待ち時間をとります。
詳細は , 「6.6 発振安定待ち時間」を参照してください。
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137
第 7 章 リセット
7.2 リセット要因と発振安定待ち時間
7.2
MB90860E Series
リセット要因と発振安定待ち時間
MB90860E シリーズには , 4 種類のリセット要因があり , リセット時の発振安定待ち
時間がリセット要因によってそれぞれ異なります。
■ リセット要因と発振安定待ち時間
表 7.2-1 にリセット要因と発振安定待ち時間について示します。
表 7.2-1 リセット要因と発振安定待ち時間
リセット
発振安定待ち時間
( ) 内は発振クロック周波数 4MHz 時
リセット要因
216/HCLK ( 約 16.38ms)
パワーオン
電源立上げ
ウォッチドッグ
ウォッチドッグタイマのオーバフロー
外部
RST 端子からの "L" 入力
ソフトウェア
低消費電力モード制御レジスタ
(LPMCR) の RST ビットへの "0" 書込み
なし : ただし WS1, WS0 ビットは 11B に初期化され
ます。
なし : ただし WS1, WS0 ビットは 11B に初期化され
ます。
なし : ただし WS1, WS0 ビットは 11B に初期化され
ます。
HCLK: 発振クロック周波数
WS1, WS0: クロック選択レジスタ CKSCR の発振安定待ち時間選択ビット
図 7.2-1 に , パワーオンリセット時の発振安定待ち時間について示します。
図 7.2-1 パワーオンリセット時の発振安定待ち時間
Vcc
215/HCLK
215/HCLK
CLK
CPU
動作
降圧回路の
安定待ち時間
<注意事項>
発振安定
待ち時間
セラミックや水晶などの振動子は , 発振を開始してから固有の振動数に安定するま
で , 一般に数 ms から十数 ms の発振安定待ち時間が必要です。そのため , 使用す
る振動子に合わせた値を設定してください。詳細は , 「6.6 発振安定待ち時間」を
参照してください。
■ 発振安定待ちリセット状態
電源投入時のリセット , ストップモードおよびサブクロックモード中のリセットに対
するリセット動作は , タイムベースタイマによって作られる発振安定待ち時間が経過
してからとなります。このとき , 外部リセット入力が解除されていない場合は , 外部リ
セット解除後にリセット動作を行います。
138
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第 7 章 リセット
7.3 外部リセット端子
MB90860E Series
7.3
外部リセット端子
外部リセット端子 (RST 端子 ) は , リセット入力専用端子で , "L" レベルの入力に
よって内部リセットを発生します。MB90860E シリーズは , CPU 動作クロックに同
期してリセットがかかりますが , 外部端子のみ非同期でリセットがかかります。
■ 外部リセット端子のブロックダイヤグラム
図 7.3-1 外部リセット端子のブロックダイヤグラム
CPU 動作クロック
(PLL 逓倍回路 , HCLK の 2 分周 )
RST
P-ch
同期化回路
端子
CPU
周辺機能
N-ch入力バッファ
HCLK : 発振クロック
<注意事項>
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書込み動作中のリセットによるメモリ破壊を防ぐため , RST 端子入力の受付けを
メモリが破壊されないサイクルで行います。また , 内部回路の初期化には , クロッ
クが必要です。特に外部クロックで動作させる場合は , リセット入力時にクロック
を入力する必要があります。
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139
第 7 章 リセット
7.4 リセット動作
7.4
MB90860E Series
リセット動作
リセットが解除されると , モード端子の設定でモードデータとリセットベクタの読
出し先を選択し , モードフェッチを行います。このモードフェッチで , CPU の動作
モードとリセット動作終了後の実行開始アドレスが決定されます。電源投入時 , サ
ブクロックモードおよびストップモードからのリセットによる復帰では , 発振安定
待ち時間が経過してからモードフェッチを行います。
■ リセット動作の概要
図 7.4-1 に , リセット動作フローを示します。
図 7.4-1 リセット動作フロー
パワーオンリセット
ストップモード
サブクロックモード
外部リセット
ソフトウェアリセット
ウォッチドッグタイマリセット
リセット中
発振安定待ちリセット状態
モードフェッチ
( リセット動作 )
リセットベクタ取込み
モードデータ取込み
通常動作
(RUN 状態 )
リセットベクタが示す
アドレスから命令コードを
取込み命令を実行
■ モード端子
モード端子 (MD0 ∼ MD2) は , リセットベクタとモードデータの取込み方法を指定しま
す。リセットベクタとモードデータの取込みは , リセットシーケンスで行います。モー
ド端子の詳細は , 「9.1.1 モード端子」を参照してください。
■ モードフェッチ
リセットが解除されると , CPU は , リセットベクタとモードデータを CPU コア内の該当
レジスタ内にハードウェア転送します。リセットベクタとモードデータは , FFFFDCH ∼
FFFFDFH の 4 バイトに割り当てられています。CPU は , リセット解除で直ちにこれら
のアドレスをバスに出力し , リセットベクタとモードデータを取り込みます。このモー
ドフェッチで , CPU はリセットベクタが指すアドレスから処理を開始します。
図 7.4-2 に , リセットベクタとモードデータの転送を示します。
140
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第 7 章 リセット
7.4 リセット動作
MB90860E Series
図 7.4-2 リセットベクタとモードデータの転送
F2MC-16LX CPU コア
メモリ空間
FFFFDFH
モードデータ
FFFFDEH
リセットベクタビット (23 ∼ 16)
FFFFDDH
リセットベクタビット (15 ∼ 8)
FFFFDCH
リセットベクタビット (7 ∼ 0)
モードレジスタ
マイクロ ROM
リセットシーケンス
PCB
PC
● モードデータ ( アドレス :FFFFDFH)
モードレジスタの内容を変更できるのはリセット動作だけで , モードレジスタの設定
はリセット動作以降に有効となります。モードデータの詳細は ,「9.1.2 モードデータ」
を参照してください。
● リセットベクタ ( アドレス :FFFFDCH ∼ FFFFDEH)
リセット動作終了後の実行開始アドレスを書き込んでおきます。この内容のアドレス
から実行を開始します。
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141
第 7 章 リセット
7.5 リセット要因ビット
MB90860E Series
リセット要因ビット
7.5
リセット発生要因は , ウォッチドッグタイマ制御レジスタ (WDTC) を読み出すこと
で識別することができます。
■ リセット要因ビット
図 7.5-1 に示すように , それぞれのリセット要因には対応したフリップフロップがあり
ます。これらの内容は , ウォッチドッグタイマ制御レジスタ (WDTC) を読み出すと得
られます。リセット解除後にリセット発生要因を識別する必要がある場合には , ウォッ
チドッグタイマ制御レジスタ (WDTC) の読出し値をソフトウェアで処理した上で , 適
切なプログラムへ分岐するようにしてください。
図 7.5-1 リセット要因ビットブロックダイヤグラム
RST 端子
パワーオン
発生検出回路
ウォッチドッグ
タイマ制御
レジスタ
(WDTC)
S
R
S
R
S
F/F
Q
R
S
F/F
Q
R
F/F
Q
RST ビットセット
LPMCR: RST
ビット
書込み検出回路
ウォッチドッグ
タイマリセット
発生検出回路
外部リセット
要求検出回路
F/F
Q
定期的なクリアなし
RST=L
電源投入
遅延回路
ウォッチドッグタイマ
制御レジスタ
(WDTC) 読出し
内部データバス
S
: Set
R
: Reset
Q
: Out Put
F/F
: Flip Flop
■ リセット要因ビットとリセット要因の対応
ウォッチドッグタイマ制御レジスタ (WDTC) のリセット要因ビットの構成を , 図 7.5-2
に , リセット要因ビットの内容とリセット要因の対応を 表 7.5-1 に示します。詳細は ,
「12.3.1 ウォッチドッグタイマ制御レジスタ (WDTC)」を参照してください。
142
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第 7 章 リセット
7.5 リセット要因ビット
MB90860E Series
図 7.5-2 リセット要因ビットの構成 ( ウォッチドッグタイマ制御レジスタ )
ウォッチドッグタイマ制御レジスタ (WDTC)
アドレス
0000A8H
bit15
........
bit8
(TBTC)
R
: リードオンリ
W
: ライトオンリ
X
: 不定
bit7
bit6
PONR
−
R
−
bit5
bit4
bit3
WRST ERST SRST
R
R
R
bit2
bit1
WTE
WT1
W
W
bit0 初期値
WT0 XXXXX111B
W
表 7.5-1 リセット要因ビットの内容とリセット要因の対応
PONR
WRST
ERST
SRST
パワーオンリセット要求の発生
1
X
X
X
ウォッチドッグタイマオーバフ
ローによるリセット要求の発生
△
1
△
△
RST 端子からの外部リセット要求
△
△
1
△
ソフトウェアリセット要求の発生
△
△
△
1
リセット要因
△ : 前の状態を保持
X: 不定
■ リセット要因ビットの注意事項
● 複数のリセット要因が発生した場合
リセット要因が複数発生する場合は , ウォッチドッグタイマ制御レジスタ (WDTC) の
対応するそれぞれのリセット要因ビットが "1" にセットされます。例えば , RST 端子か
らの外部リセット要求の発生とウォッチドッグタイマのオーバフローが同時に発生し
た場合 , ERST ビットと WRST ビットの両方が "1" になります。
● パワーオンリセットの場合
パワーオンリセットの場合には , PONR ビットが "1" にセットされますが , PONR ビッ
ト以外のリセット要因ビットは不定となります。このため , PONR ビットが "1" の場合
は, PONRビット以外のリセット要因ビットを無視するようにソフトウェアを作成して
ください。
● リセット要因ビットのクリア
リセット要因ビットは , ウォッチドッグタイマ制御レジスタ (WDTC) を読み出したと
きのみクリアされます。それぞれのリセット要因に対応するビットに生じたフラグは ,
その後他の要因でリセットが発生してもクリアされず , "1" のままとなります。
<注意事項>
CM44-10144-4
パワーオンリセットが発生しない条件で電源を立ち上げた場合は , このレジスタの
値は保証されません。
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143
第 7 章 リセット
7.6 リセットによる各端子の状態
7.6
MB90860E Series
リセットによる各端子の状態
リセットによる各端子の状態について説明します。
■ リセット中の端子の状態
リセット中の端子の状態は , モード端子 (MD2 ∼ MD0) の設定によって決定されます。
リセット中の各端子の状態は , 「8.7 スタンバイモードとリセット時の端子状態」を参
照してください。
● 内部ベクタモード設定時 (MD2 ∼ MD0=011B)
I/O 端子 ( 周辺機能端子 ) はすべてハイインピーダンスになり , モードデータの読出し
先は内部 ROM になります。
■ モードデータ読出し後の端子の状態
モードデータ読出し後の端子の状態は, モードデータ(M1, M0)によって決定されます。
● シングルチップモード選択時 (M1, M0=00B)
I/O 端子 ( 周辺機能端子 ) はすべてハイインピーダンスになり , モードデータの読出し
先は内部 ROM になります。
<注意事項>
144
リセット要因が発生したときハイインピーダンスとなる端子は , その端子に接続し
た機器が誤動作しないように配慮してください。
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第8章
低消費電力モード
低消費電力モードについて説明します。
8.1 低消費電力モードの概要
8.2 低消費電力回路のブロックダイヤグラム
8.3 低消費電力モード制御レジスタ (LPMCR)
8.4 CPU 間欠動作モード
8.5 スタンバイモード
8.6 スタンバイモードの状態遷移
8.7 スタンバイモードとリセット時の端子状態
8.8 低消費電力モード使用上の注意
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145
第 8 章 低消費電力モード
8.1 低消費電力モードの概要
8.1
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低消費電力モードの概要
CPU 動作モードは , 動作クロックの選択とクロックの発振制御によって , 次の動作
モードに分類されます。PLL クロックモードを除く動作モードが低消費電力モード
に属します。
• クロックモード ( メインクロックモード , PLL クロックモード , サブクロックモー
ド)
• CPU 間欠動作モード ( メインクロック間欠動作モード , PLL クロック間欠動作
モード , サブクロック間欠動作モード )
• スタンバイモード ( スリープモード , ストップモード , 時計モード , タイムベース
タイマモード )
■ CPU 動作モードと消費電流
CPU 動作モードと消費電流の関係を図 8.1-1 に示します。
図 8.1-1 CPU 動作モードと消費電流
消費電流
数10mA
CPU
動作モード
PLLクロックモード
6逓倍クロック
4逓倍クロック
3逓倍クロック
2逓倍クロック
1逓倍クロック
PLLクロック間欠動作モード
6逓倍クロック
4逓倍クロック
3逓倍クロック
2逓倍クロック
1逓倍クロック
メインクロックモード(1/2HCLK)
メインクロック間欠動作モード
サブクロックモード(発信周波数の1/4または1/2)
サブクロック間欠動作モード
数mA
スタンバイモード
スリープモード
タイムベースタイマモード
時計モード
ストップモード
低消費電力モード
この図は,動作モードのイメージを示した図で,実際の消費電流とは異なる部分があります。
146
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第 8 章 低消費電力モード
8.1 低消費電力モードの概要
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■ クロックモード
● PLL クロックモード
発振クロック (HCLK) の PLL 逓倍クロックで , CPU および周辺機能を動作させるモー
ドです。
● メインクロックモード
発振クロック (HCLK) の 2 分周クロックで CPU および周辺機能を動作させるモードで
す。メインクロックモード時には , PLL 逓倍回路が停止します。
● サブクロックモード
サブクロック (SCLK) で CPU および周辺機能を動作させるモードです。サブクロック
はサブクロック発振クロックの 2 分周または 4 分周を選択できます。サブクロックモー
ド時には , メインクロックおよび PLL 逓倍回路が停止します。電源投入時 , またはス
トップモードからの解除時は, サブクロックの発振安定待ち時間214/SCLK (発振クロッ
ク周波数 32.768 kHz, 4 分周設定で動作している場合 : 約 2 秒 ) が発生します。したがっ
て , その間にメインクロックモードからサブクロックモードに切り換えた場合は , 発振
安定待ち時間が発生します。
<参照>
クロックモードについては , 「第 6 章 クロック」を参照してください。
■ CPU 間欠動作モード
周辺機能には高速クロックを供給したまま CPU を間欠動作させ , 消費電力を低減する
モードです。CPU 間欠動作モードは , CPU がレジスタ , 内蔵メモリ周辺機能 , および外
部アクセスを行う場合 , CPU にだけ間欠クロックを入力するモードです。
■ スタンバイモード
スタンバイモードでは , スタンバイ制御回路によって CPU または周辺機能への動作ク
ロックの供給を停止したり , 発振クロック (HCLK) を停止したりすることによって消
費電力を低減することができます。
● スリープモード
スリープモードは , 各クロックモード動作中に CPU への動作クロックを停止させる
モードです。CPU は停止し , 周辺機能はスリープモード移行前のクロックで動作しま
す。スリープモードに移行する際のクロックモードによって , メインスリープモード ,
PLL スリープモード , サブスリープモードに分かれます。
● 時計モード
時計モードは , サブクロック (SCLK) と時計タイマだけを動作させるモードです。メイ
ンクロック , PLL クロックは停止します。時計タイマ以外の周辺機能は停止します。
WTC レジスタの WDCS ビットが "0" のとき , ウォッチドッグタイマは動作を継続しま
す。
● タイムベースタイマモード
タイムベースタイマモードは , 発振クロック (HCLK) とサブクロック (SCLK) , ウォッ
チドッグタイマ , タイムベースタイマおよび時計タイマだけを動作させるモードです。
タイムベースタイマとウォッチドッグタイマ , 時計タイマ以外の周辺機能は停止しま
す。
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147
第 8 章 低消費電力モード
8.1 低消費電力モードの概要
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● ストップモード
ストップモードは , 各クロックモード動作中に発振クロック (HCLK) とサブクロック
(SCLK) を停止させるモードです。最も消費電力が少ない状態でデータを保持できま
す。
<注意事項>
148
クロックモードを切り換えた場合 , 切換えが完了するまでは , 他のクロックモード
および低消費電力モードへの切換えを行わないでください。切換えの完了はク
ロック選択レジスタ (CKSCR) の MCM ビットおよび SCM ビットを参照して確認
してください。切換えが完了する前に , 他のクロックモードおよび低消費電力モー
ドへの切換えを行った場合 , 切り換わらない場合があります。
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第 8 章 低消費電力モード
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8.2 低消費電力回路のブロックダイヤグラム
8.2
低消費電力回路のブロックダイヤグラム
低消費電力回路のブロックダイヤグラムを示します。
■ 低消費電力回路のブロックダイヤグラム
図 8.2-1 低消費電力回路のブロックダイヤグラム
低消費電力モード制御レジスタ(LPMCR)
STP
SLP
SPL
RST
TMD
CG1
CG0 予約
RST 端子
端子ハイインピー
ダンス制御回路
端子Hi-Z制御
内部リセット
発生回路
内部リセット
CPU間欠動作
サイクルセレクタ
間欠サイクル選択
CPUクロック
制御回路
リセット(解除)
時計,スリープ,ストップ信号
スタンバイ
制御回路
2
CPU動作
クロック
時計,ストップ信号
割込み(解除)
周辺クロック
制御回路
周辺機能
動作クロック
サブクロック発振安定待ち解除
メインクロック発振安定待ち解除
クロック
発生部
動作クロック
セレクタ
マシン
クロック
2
CS2
PLL/サブクロック
制御レジスタ
(PSCCR):bit8
発振安定
待ち時間
セレクタ
2
PLL逓倍回路
SCM
MCM
WS1
WS0
SCS
MCS
CS1
CS0
クロック選択レジスタ(CKSCR)
2分周
X0 端子
発振クロック
(HCLK)
X1 端子
発振クロック
発振回路
X0A 端子
サブクロック
(SCLK)
4分周/
2分周
4分周
512分周
2分周
メイン
クロック
タイムベースタイマ
1024分周
2分周
2分周
2分周
2分周
4分周
ウォッチドッグタイマへ
8分周
2分周
2分周
時計タイマ
X1A 端子
SCDS
サブクロック発振回路
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PLL/サブクロック
制御レジスタ
(PSCCR):bit10
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149
第 8 章 低消費電力モード
8.2 低消費電力回路のブロックダイヤグラム
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● CPU 間欠動作セレクタ
CPU 間欠動作モードでの CPU クロックの一時停止サイクル数を選択します。
● スタンバイ制御回路
CPU クロック制御回路と周辺クロック制御回路によって , CPU 動作クロックと周辺機
能動作クロックを切り換え , スタンバイモードへの移行と解除を行います。
● CPU クロック制御回路
CPU に動作クロックを供給する回路です。
● 端子ハイインピーダンス制御回路
時計モード , タイムベースタイマモード , ストップモードの場合に , 入出力端子をハイ
インピーダンスにします。
● 内部リセット発生回路
内部リセット信号を発生します。
● 低消費電力モード制御レジスタ (LPMCR)
スタンバイモードへの移行と解除 , CPU 間欠動作モードの設定などを行います。
150
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第 8 章 低消費電力モード
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8.3 低消費電力モード制御レジスタ (LPMCR)
8.3
低消費電力モード制御レジスタ (LPMCR)
低消費電力モード制御レジスタ (LPMCR) は , 低消費電力モードへの移行と解除 , 内
部リセット信号の発生 , CPU 間欠動作モードの一時停止サイクル数の設定などを行
います。
■ 低消費電力モード制御レジスタ (LPMCR)
図 8.3-1 低消費電力モード制御レジスタ (LPMCR)
7
6
5
4
3
2
1
0
初期値
STP SLP SPL RST TMD CG1 CG0 予約
W
W
R/W
W
W
00011000B
R/W R/W R/W
bit0
予約
0
予約ビット
必ず"0"に設定してください
bit2 bit1
CG1 CG0
CPU一時停止サイクル数選択ビット
0
0
0サイクル(CPUクロック=周辺クロック)
0
1
8サイクル(CPUクロック:周辺クロック=1:約3~4)
1
0
16サイクル(CPUクロック:周辺クロック=1:約5~6)
1
1
32サイクル(CPUクロック:周辺クロック=1:約9~10)
bit3
TMD
0
1
時計モードビット
時計モードまたはタイムベースタイマモードに遷移
影響なし
bit4
RST
0
1
内部リセット信号発生ビット
3マシンサイクルの内部リセット信号を発生
bit5
SPL
0
1
端子状態指定ビット
入出力端子の状態を保持
影響なし
ハイインピーダンス
タイムベースタイマ・時計・ストップモードの場合のみ有効
bit6
スリープモードビット
SLP
影響なし
0
1
スリープモードに遷移
bit7
STP
R/W
W
:リード/ライト 可能
:ライトオンリ
:初期値
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ストップモードビット
0
影響なし
1
ストップモードに遷移
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第 8 章 低消費電力モード
8.3 低消費電力モード制御レジスタ (LPMCR)
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表 8.3-1 低消費電力モード制御レジスタ (LPMCR) の機能
ビット名
STP:
ストップモードビット
ストップモードに移行します。
"0" に設定した場合 : 影響しません。
"1" に設定した場合 : ストップモードに移行します。
読み出した場合 : 常に "0" が読み出されます。
• リセットあるいは外部割込み発生で "0" に初期化され
ます。
SLP:
スリープモードビット
スリープモードに移行します。
"0" に設定した場合 : 影響しません。
"1" に設定した場合 : スリープモードに移行します。
読み出した場合 : 常に "0" が読み出されます。
• リセットあるいは外部割込み発生で "0" に初期化され
ます。
• STP ビットと SLP ビットを同時に "1" をセットした場
合は , STP ビットが優先され , ストップモードに移行
します。
bit5
SPL:
端子状態設定ビット
ストップモード , 時計モード , タイムベースタイマモード
に移行した場合の入出力端子の状態を設定します。
"0" に設定した場合 : 入出力端子の現在のレベルを保持
します。
"1" に設定した場合 : 入出力端子をハイインピーダンス
にします。
• リセットで "0" に初期化されます。
bit4
RST:
内部リセット信号発生
ビット
ソフトウェアリセットを発生します。
"0" に設定した場合 : 3 マシンサイクルの内部リセット信
号が発生されます。
"1" に設定した場合 : 影響しません。
読み出した場合 : 常に "1" が読み出されます。
bit3
TMD:
時計モードビット
時計モードまたはタイムベースタイマモードに移行しま
す。
"0" に設定した場合 : メインクロックモードまたは PLL
クロックモードであればタイム
ベースタイマモードに移行します。
サブクロックモードであれば時計
モードに移行します。
"1" に設定した場合 : 影響しません。
• リセットや割込みにより , "1" がセットされます。
読み出した場合 : 常に "1" が読み出されます。
bit2,
bit1
CG1, CG0:
CPU 一時停止サイク
ル数選択ビット
CPU 間欠動作モードでの CPU クロックの一時停止サイ
クル数を設定します。
• すべてのリセットにより , 初期値に戻ります。
bit0
予約 : 予約ビット
必ず "0" に設定してください。
bit7
bit6
152
機能
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第 8 章 低消費電力モード
8.3 低消費電力モード制御レジスタ (LPMCR)
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<注意事項>
• 低消費電力モード制御レジスタ (LPMCR) において低消費電力モードに移行す
る設定を行う場合は , 表 8.3-2 の命令を使用してください。下記の一覧以外の
命令を使用して低電力消費モードに移行した場合の動作保証はできません。
• 表 8.3-2 の命令によるスタンバイモード遷移命令の直後には必ず下記
内の命
令列を配置してください。
MOV LPMCR, #H’xx
; 表 8.3-2 の低消費電力モード遷移命令
NOP
NOP
JMP $+3
; 次の命令へのジャンプ
MOV A, #H’10
; 任意の命令
内の命令列以外が配置されるとスタンバイモード解除後の動作は保証され
ません。
• C 言語を使用して低消費電力モード制御レジスタをアクセスする場合は , 「8.8
低消費電力モード使用上の注意」の「スタンバイモード遷移のための低消費電
力モード制御レジスタ (LPMCR) へアクセスする際の注意事項」を参照してく
ださい。
• 低消費電力モード制御レジスタ (LPMCR) にワード単位で書込みを行う場合は ,
偶数アドレスで書込みを行ってください。奇数アドレスでの書込みを行うと ,
誤動作の原因になることがあるのでご注意ください。
• ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポー
トを兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出
力を禁止に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビッ
トを "1" または TMD ビットを "0" に設定してください。
表 8.3-2 低消費電力モードに遷移する場合に使用する命令一覧
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MOV
io,#imm8
MOV
dir,#imm8
MOV
eam,#imm8
MOV
eam,Ri
MOV
io,A
MOV
dir,A
MOV
addr16,A
MOV
eam,A
MOV
@Rli+disp8,A
MOVW
io,#imm16
MOVW
dir,#imm16
MOVW
eam,#imm16
MOVW eam,RWi
MOVW
io,A
MOVW
dir,A
MOVW
addr16,A
MOVW eam,A
MOVW
@Rli+disp8,A
SETB
io:bp
SETB
dir:bp
SETB
addr16:bp
CLRB
io:bp
CLRB
dir:bp
CLRB
addr16:bp
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153
第 8 章 低消費電力モード
8.4 CPU 間欠動作モード
8.4
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CPU 間欠動作モード
CPU 間欠動作モードは , CPU と周辺機能に動作クロックを供給したまま , CPU を間
欠動作させることによって消費電力を低減する動作モードです。
■ CPU 間欠動作モードの動作
CPU 間欠動作モードでは , レジスタや内蔵メモリ , I/O, 周辺機能および外部バスに CPU
がアクセスする際に CPU に供給されるクロックを 1 命令実行するごとに一時停止させ
て内部バスの起動を遅らせます。周辺機能には高速のクロックを供給しながら , CPU
の実行速度を下げることによって消費電力を低減することができます。
• CPU へのクロック供給を一時停止するマシンサイクル数は , 低消費電力モード制御
レジスタ (LPMCR) の CG1, CG0 ビットで設定します。
• CPU 間欠動作モードの命令実行時間は , レジスタ , 内蔵メモリ , 周辺機能 , 外部バス
にアクセスを行う回数に一時停止サイクル数を掛けた補正値と , 通常の実行時間を
加算することによって求められます。
CPU 間欠動作モードのクロック動作を , 図 8.4-1 に示します。
図 8.4-1 CPU 間欠動作モードのクロック動作
周辺クロック
CPUクロック
一時停止サイクル
1命令実行
サイクル
内部バス起動
154
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第 8 章 低消費電力モード
8.5 スタンバイモード
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8.5
スタンバイモード
スタンバイモードでは , スタンバイ制御回路によって CPU または周辺機能への動作
クロックの供給を停止したり , 発振クロックを停止したりすることによって消費電
力を低減します。
■ スタンバイモードの種類と動作状態
スタンバイモードの種類と動作状態を , 表 8.5-1 に示します。
表 8.5-1 スタンバイモードの種類と動作状態 (1 / 2)
モード名
発振
クロック
(HCLK)
サブ
クロック
(SCLK)
マシン
クロック
CPU
ウォッチ
ドッグ
タイマ
周辺
機能
端子
解除方法
メイン
スリープ
モード
MCS=1
SCS=1
SLP=1
○
○
○
×
○ *7
○
○
外部リセット
または
割込み
サブ
スリープ
モード
MCS=X
SCS=0
SLP=1
WDCS=0
×
○
○
×
○ *7
○
○
外部リセット
または
割込み
サブ
スリープ
モード
MCS=X
SCS=0
SLP=1
WDCS=1
×
○
○
×
− *8
○
○
外部リセット
または
割込み
PLL
スリープ
モード
MCS=0
SCS=1
SLP=1
○
○
○
×
○ *7
○
○
外部リセット
または
割込み
SPL=0
MCS=X
SCS=1
TMD=0
○
○
×
×
○ *7
× *1
◇
外部リセット
または
割込み *4
SPL=1
MCS=X
SCS=1
TMD=0
○
○
×
×
○ *7
× *1
Hi-Z*3
外部リセット
または
割込み *4
SPL=0
MCS=X
SCS=0
TMD=0
WDCS=0
×
○
×
×
○ *7
× *2
◇
外部リセット
または
割込み *5
SPL=1
MCS=X
SCS=0
TMD=0
WDCS=0
×
○
×
×
○ *7
× *2
Hi-Z*3
外部リセット
または
割込み *5
SPL=0
MCS=X
SCS=0
TMD=0
WDCS=1
×
○
×
×
− *8
× *2
◇
外部リセット
または
割込み *5
SPL=1
MCS=X
SCS=0
TMD=0
WDCS=1
×
○
×
×
− *8
× *2
Hi-Z*3
外部リセット
または
割込み *5
スリープ
モード
タイム
ベース
タイマ
モード
遷移
条件
時計
モード
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第 8 章 低消費電力モード
8.5 スタンバイモード
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表 8.5-1 スタンバイモードの種類と動作状態 (2 / 2)
モード名
遷移
条件
発振
クロック
(HCLK)
サブ
クロック
(SCLK)
マシン
クロック
CPU
ウォッチ
ドッグ
タイマ
周辺
機能
端子
解除方法
SPL=0
STP=1
×
×
×
×
×
×
◇
外部リセット
または
割込み *6
SPL=1
STP=1
×
×
×
×
×
×
Hi-Z*3
外部リセット
または
割込み *6
ストップ
モード
○ : 動作 × : 停止 ◇ : 移行前の状態を保持 Hi-Z : ハイインピーダンス
*1 : タイムベースタイマと時計タイマは動作します。
*2 : 時計タイマは動作します。
*3 : DTP/ 外部割込みの入力端子は動作します。
*4 : 時計タイマ , タイムベースタイマ , および外部割込み
*5 : 時計タイマ , および外部割込み
*6 : 外部割込み
*7 : モード遷移時ウォッチドッグタイマはいったんクリアされます。
*8 : ウォッチドッグタイマは使用できません。
MCS: クロック選択レジスタ (CKSCR) の PLL クロック選択ビット
SCS : クロック選択レジスタ (CKSCR) のサブクロック選択ビット
SPL : 低消費電力モード制御レジスタ (LPMCR) の端子状態設定ビット
SLP : 低消費電力モード制御レジスタ (LPMCR) のスリープモードビット
STP : 低消費電力モード制御レジスタ (LPMCR) のストップモードビット
TMD: 低消費電力モード制御レジスタ (LPMCR) の時計モードビット
<注意事項>
156
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポート
を兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁
止に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" ま
たは TMD ビットを "0" に設定してください。
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第 8 章 低消費電力モード
8.5 スタンバイモード
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8.5.1
スリープモード
スリープモードは , 各クロックモード動作中に CPU への動作クロックを停止させる
動作モードです。CPU は停止し , 周辺機能は動作します。
■ スリープモードへの移行
低 消費 電 力 モー ド 制御 レ ジス タ の設 定 によ り ス リー プ モー ド に移 行 した 場 合 は
(LPMCR: SLP=1, STP=0) , クロック選択レジスタ (CKSCR) の MCS ビット , SCS ビット
の設定に従って , スリープモードに移行します。
クロック選択レジスタ (CKSCR) の MCS ビット , SCS ビットの設定とスリープモード
の対応を , 表 8.5-2 に示します。
表 8.5-2 クロック選択レジスタ (CKSCR) の設定とスリープモード
クロック選択レジスタ (CKSCR)
移行するスリープモード
<注意事項>
MCS
SCS
1
1
メインスリープモード
0
1
PLL スリープモード
1
0
0
0
サブスリープモード
低消費電力モード制御レジスタ (LPMCR) の STP ビットと SLP ビットを同時に
"1" をセットした場合は , STP ビットが優先され , ストップモードに移行します。
また , SLP ビットに "1", TMD ビットに "0" を同時にセットした場合は , TMD ビッ
トが優先され , タイムベースタイマモード , または時計モードに移行します。
● データ保持機能
スリープモード中は , アキュムレータなどの専用レジスタと内部 RAM の内容を保持さ
れます。
● 外部バスホールド機能
スリープモード中は , 外部バスホールド機能は動作しています。CPU に対するホール
ド要求があった場合は , ホールド状態になります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の SLP ビットに "1" を設定した場合に , 割込
み要求が発生していると , スリープモードには移行しません。CPU が割込み要求を受
け付けない状態であれば現在実行されている命令の次の命令を実行します。逆に CPU
が割込み要求を受け付けられる状態であれば , 直ちに割込み処理ルーチンに分岐しま
す。
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第 8 章 低消費電力モード
8.5 スタンバイモード
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● 端子状態
スリープモード中は , バス入出力またはバス制御で使用されている端子以外は , スリー
プモードに移行する前の状態を保持します。
■ スリープモードからの復帰
スリープモードは , リセット要因または割込みの発生によって解除されます。
● リセット要因による復帰
リセット要因によってスリープモードが解除された場合は , スリープモード解除後に
メインクロックモードに移行し , リセットシーケンスに移行します。
● 割込みによる復帰
スリープモード中に , 周辺機能などから割込みレベル (IL) が 7 より強い割込み要求が発
生した場合は , スリープモードが解除されます。発生した割込み要求は , スリープモー
ド解除後, 通常の割込み処理と同様にコンディションコードレジスタ (CCR) のIフラグ,
割込みレベルマスクレジスタ (ILM) , 割込み制御レジスタ (ICR) の設定に従って , 割込
み要求の判定が行われます。
• CPU が割込み要求を受け付けない状態の場合は , 現在実行されている命令の次の命
令を実行します。
•
CPU が割込み要求を受け付けられる状態の場合は , 直ちに割込み処理ルーチンに分
岐します。
割込み発生によるスリープモードの解除を図 8.5-1 に示します。
図 8.5-1 割込み発生によるスリープモードの解除
周辺機能の割込みフラグ設定
NO
INT発生(IL<7)
スリープ解除しない
スリープ解除しない
YES
YES
I = 0
スリープ解除する
次の命令を実行
NO
YES
ILM<IL
NO
割込み処理の実行
<注意事項>
158
割込み処理を実行する場合 , 通常はスリープモードを指定した命令の次の命令を実
行した後に , 割込み処理に移行します。ただし , スリープモードへの移行と外部バ
スホールド要求の受付けが同時であった場合 , 次の命令を実行する前に割込み処理
に移行することがあります。
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8.5.2
時計モード
第 8 章 低消費電力モード
8.5 スタンバイモード
時計モードは , サブクロック (SCLK) のみ動作させ , 時計タイマだけを動作させる
モードです。メインクロック , PLL クロックは停止します。
WTC レジスタの WDCS ビットが "0" のとき , ウォッチドッグタイマは動作は継続
します。
■ 時計モードへの移行
低消費電力モード制御レジスタ (LPMCR) の設定によりサブクロックモードの状態で
LPMCR の TMD ビットに "0" を書き込んだ場合は , 時計モードに移行します。
● データ保持機能
時計モード中は , アキュムレータなどの専用レジスタと内部 RAM の内容が保持されま
す。
● 外部バスホールド機能
時計モード中は , 外部バスホールド機能は停止します。CPU に対するホールド要求が
入力された場合でもホールド要求を受け付けません。時計モードへの移行中にホール
ド要求が入力された場合は , バスをハイインピーダンスにした状態で HAK 信号が "L"
レベルにならない場合があります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の TMD ビットに "0" を設定した場合に , 割
込み要求が発生していると , 時計モードには移行しません。CPU が割込み要求を受け
付けない状態であれば現在実行されている命令の次の命令を実行します。逆に CPU が
割込み要求を受け付けられる状態であれば , 直ちに割込み処理ルーチンに分岐します。
● 端子状態
時計モード中の入出力端子の状態は , 低消費電力モード制御レジスタ (LPMCR) の SPL
ビットによって , ハイインピーダンス状態にするか , 時計モード移行前の状態を保持す
るかを設定できます。
<注意事項>
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時計モード時に , 周辺機能とポートを兼用している端子をハイインピーダンスに設
定する場合は , 周辺機能の出力を禁止に設定した後 , 低消費電力モード制御レジス
タ (LPMCR) の TMD ビットを "0" に設定してください。
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159
第 8 章 低消費電力モード
8.5 スタンバイモード
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■ 時計モードからの復帰
時計モードは , リセット要因または割込みの発生によって解除されます。
● リセット要因による復帰
リセット要因によって時計モードが解除された場合は , 時計モード解除後にメインク
ロックモードに移行し , リセットシーケンスに移行します。
● 割込みによる復帰
時計モード中に , 時計タイマ , および外部割込みから割込みレベル (IL) が 7 より強い割
込み要求が発生した場合は , 時計モードが解除されます。時計モード解除後は , 通常の
割込み処理と同様にコンディションコードレジスタ (CCR) のIフラグ, 割込みレベルマ
スクレジスタ (ILM) , 割込み制御レジスタ (ICR) の設定に従って , 割込み要求の判定が
行われます。サブ時計モードの場合は , 発振待ち時間はないので , 時計モード復帰後 ,
直ちに発生した割込み要求の判定が行われます。
• CPU が割込み要求を受け付けない状態の場合は , 現在実行されている命令の次の命
令を実行します。
• CPU が割込み要求を受け付けられる状態の場合は , 直ちに割込み処理ルーチンに分
岐します。
<注意事項>
160
割込み処理を実行する場合 , 通常は時計モードを指定した命令の次の命令を実行し
た後に , 割込み処理に移行します。ただし , 時計モードへの移行と外部バスホール
ド要求の受付けが同時であった場合 , 次の命令を実行する前に割込み処理に移行す
ることがあります。
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8.5.3
タイムベースタイマモード
第 8 章 低消費電力モード
8.5 スタンバイモード
タイムベースタイマモードは , 発振クロック (HCLK) とサブクロック (SCLK) , タイ
ムベースタイマおよび時計タイマだけを動作させるモードです。タイムベースタイ
マとウォッチドッグタイマ , 時計タイマ以外の周辺機能は停止します。
■ タイムベースタイマモードへの移行
PLL クロックモードまたはメインクロックモードの動作中に (CKSCR: SCM=1) , 低消
費電力モード制御レジスタ (LPMCR) の TMD ビットに "0" を書き込んだ場合は , タイ
ムベースタイマモードに移行します。
● データ保持機能
タイムベースタイマモード中は , アキュムレータなどの専用レジスタと内部 RAM の内
容が保持されます。
● 外部バスホールド機能
タイムベースタイマモード中は , 外部バスホールド機能は停止します。CPU に対する
ホールド要求が入力された場合でもホールド要求を受け付けません。タイムベースタ
イマモードへの移行中にホールド要求が入力された場合は , バスをハイインピーダン
スにした状態で HAK 信号が "L" レベルにならない場合があります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の TMD ビットに "0" を設定した場合に , 割
込み要求が発生していると , タイムベースタイマモードには移行しません。CPU が割
込み要求を受け付けない状態であれば現在実行されている命令の次の命令を実行しま
す。逆に CPU が割込み要求を受け付けられる状態であれば , 直ちに割込み処理ルーチ
ンに分岐します。
● 端子状態
タイムベースタイマモード中の入出力端子の状態は , 低消費電力モード制御レジスタ
(LPMCR) の SPL ビットによって , ハイインピーダンス状態にするか , タイムベースタ
イマモード移行前の状態を保持するかを設定できます。
<注意事項>
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タイムベースタイマモード時に , 周辺機能とポートを兼用している端子をハイイン
ピーダンスに設定する場合は , 周辺機能の出力を禁止に設定した後 , 低消費電力
モード制御レジスタ (LPMCR) の TMD ビットを "0" に設定してください。
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161
第 8 章 低消費電力モード
8.5 スタンバイモード
MB90860E Series
■ タイムベースタイマモードからの復帰
タイムベースタイマモードは , リセット要因または割込みの発生によって解除されま
す。
● リセット要因による復帰
リセット要因によってタイムベースタイマモードが解除された場合は , タイムベース
タイマモード解除後にメインクロックモードに移行し , リセットシーケンスに移行し
ます。
● 割込みによる復帰
タイムベースタイマモード中に , 時計タイマ , タイムベースタイマ , および外部割込み
から割込みレベル (IL) が 7 より強い割込み要求が発生した場合は , タイムベースタイ
マモードが解除されます。発生した割込み要求は , タイムベースタイマモード解除後 ,
通常の割込み処理と同様にコンディションコードレジスタ (CCR) のIフラグ, 割込みレ
ベルマスクレジスタ (ILM) , 割込み制御レジスタ (ICR) の設定に従って , 割込み要求の
判定が行われます。
• CPU が割込み要求を受け付けない状態の場合は , 現在実行されている命令の次の命
令実行します。
• CPU が割込み要求を受け付けられる状態の場合は , 直ちに割込み処理ルーチンに分
岐します。
• タイムベースタイマモードには次の 2 種類があります。
- メインクロック←→タイムベースタイマモード
- PLL クロック←→タイムベースタイマモード
<注意事項>
162
割込み処理を実行する場合 , 通常はタイムベースタイマモードを指定した命令の次
の命令を実行した後に , 割込み処理に移行します。ただし , タイムベースタイマ
モードへの移行と外部バスホールド要求の受付けが同時であった場合 , 次の命令を
実行する前に割込み処理に移行することがあります。
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第 8 章 低消費電力モード
8.5 スタンバイモード
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8.5.4
ストップモード
ストップモードは , 各クロックモード動作中に発振クロック (HCLK) とサブクロッ
ク (SCLK) を停止させるモードです。最も消費電力が少ない状態でデータを保持で
きます。
■ ストップモード
PLL クロックモード動作中に (CKSCR: MCS=1, SCS=0) , 低消費電力モード制御レジス
タ (LPMCR) の STP ビットに "1" を書き込んだ場合は , クロック選択レジスタ (CKSCR)
の MCS ビット , SCS ビットの設定に従って , ストップモードに移行します。
クロック選択レジスタ (CKSCR) の MCS ビット , SCS ビットの設定とストップモード
の対応を , 表 8.5-3 に示します。
表 8.5-3 クロック選択レジスタ (CKSCR) の設定とストップモード
クロック選択レジスタ (CKSCR)
移行するストップモード
<注意事項>
MCS
SCS
1
1
メインストップモード
0
1
PLL ストップモード
1
0
0
0
サブストップモード
低消費電力モード制御レジスタ (LPMCR) の STP ビットと SLP ビットを同時に
"1" をセットした場合は , STP ビットが優先され , ストップモードに移行します。
● データ保持機能
ストップモード中は , アキュムレータなどの専用レジスタと内部 RAM の内容を保持さ
れます。
● 外部バスホールド機能
ストップモード中は , 外部バスホールド機能は停止します。CPU に対するホールド要
求が入力された場合でもホールド要求を受け付けません。ストップモードへの移行中
にホールド要求が入力された場合は , バスをハイインピーダンスにした状態で HAK 信
号が "L" レベルにならない場合があります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の STP ビットに "1" を設定した場合に , 割込
み要求が発生していると , ストップモードには移行しません。CPU が割込み要求を受
け付けない状態であれば現在実行されている命令の次の命令を実行します。逆に CPU
が割込み要求を受け付けられる状態であれば, 直ちに割込み処理ルーチンに分岐します。
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163
第 8 章 低消費電力モード
8.5 スタンバイモード
MB90860E Series
● 端子状態
ストップモード中の入出力端子の状態は , 低消費電力モード制御レジスタ (LPMCR) の
SPL ビットによって , ハイインピーダンス状態にするか , ストップモード移行前の状態
を保持するかを設定できます。
<注意事項>
ストップモード時に , 周辺機能とポートを兼用している端子をハイインピーダンス
に設定する場合は , 周辺機能の出力を禁止に設定した後 , 低消費電力モード制御レ
ジスタ (LPMCR) の STP ビットを "1" に設定してください。
■ ストップモードからの復帰
ストップモードは , リセット要因または割込みの発生によって解除されます。ストップ
モードから復帰する場合は , 発振クロック (HCLK) およびサブクロック (SCLK) が停止
しているため , メインクロック発振安定待ち時間またはサブクロック発振安定待ち時
間を経て , ストップモードが解除されます。
● リセット要因による復帰
リセット要因によってストップモードが解除された場合は , メインクロック発振安定
待ち時間が生じます。メインクロック発振安定待ち時間終了後 , ストップモードが解除
され , リセットシーケンスに移行します。
サブストップモードからの外部リセットによる復帰動作を , 図 8.5-2 に示します。
図 8.5-2 サブストップモードからの外部リセットによる復帰動作
RST端子
ストップモード
メインクロック
発振安定待ち
発振中
サブクロック
発振安定待ち
発振中
PLLクロック
発振安定待ち
CPU動作クロック
CPU動作
メインクロック
停止中
リセットシーケンス
発振中
PLLクロック
通常処理
ストップモード解除
リセット解除
164
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第 8 章 低消費電力モード
8.5 スタンバイモード
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● 割込みによる復帰
ストップモード中に , 外部割込みから割込みレベル (IL) が 7 より強い割込み要求が発
生した場合は , ストップモードが解除されます。ストップモードの場合は , ストップ
モード解除後にメインクロック発振待ち時間またはサブクロック発振時間が生じま
す。発生した割込み要求は , メインクロック発振待ち時間またはサブクロック発振待ち
時間終了後, 通常の割込み処理と同様にコンディションコードレジスタ (CCR) のIフラ
グ , 割込みレベルマスクレジスタ (ILM) , 割込み制御レジスタ (ICR) の設定に従って ,
割込み要求の判定が行われます。
• CPU が割込み要求を受け付けない状態の場合は , 現在実行されている命令の次の命
令を実行します。
• CPU が割込み要求を受け付けられる状態の場合は , 直ちに割込み処理ルーチンに分
岐します。
<注意事項>
• 割込み処理を実行する場合 , 通常はストップモードを指定した命令の次の命令
を実行した後に , 割込み処理に移行します。ただし , ストップモードへの移行
と外部バスホールド要求の受付けが同時であった場合 , 次の命令を実行する前
に割込み処理に移行することがあります。
PLL ストップモードに移行する場合は , クロック選択レジスタの発振安定待ち時
間選択ビット (CKSCR: WS1, WS0) を 10B または 11B を設定してください。
• PLL ストップモード中は , メインクロックおよび PLL 逓倍回路が停止している
ため , PLL ストップモードから復帰する場合は , メインクロック発振安定待ち
時間および PLL クロック発振安定待ち時間を確保する必要があります。この場
合の発振安定待ち時間は , クロック選択レジスタの発振安定待ち時間選択ビッ
ト (CKSCR:WS1, WS0) に設定された値に従い , メインクロック発振安定待ち
時間および PLL クロック発振安定待ち時間を同時にカウントしますので ,
CKSCR:WS1, WS0 ビットには , 発振安定待ち時間の長い方に合わせて値を設
定してください。ただし , PLL クロック発振安定待ち時間は 214/HCLK 以上必
要ですので , CKSCR:WS1, WS0 ビットには , 10B または 11B を設定してくださ
い。
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165
第 8 章 低消費電力モード
8.6 スタンバイモードの状態遷移
8.6
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スタンバイモードの状態遷移
MB90860E シリーズのクロックモードおよびスタンバイモードの動作状態と遷移を ,
チャートに示します。
■ 状態遷移図
図 8.6-1 状態遷移図
電源投入
外部リセット,ウォッチドッグタイマリセット,ソフトウェアリセット
パワーオンリセット
リセット
SCS=0
SCS=1
発振安定待ち終了
メインクロックモード MCS=0
PLLクロックモード
割込み
メインスリープモード
TMD=0
割込み
SLP=1
TMD=0
割込み
TMD=0
割込み
時計モード
STP =1
PLLストップモード
割込み
割込み
サブスリープモード
PLLタイムベース
タイマモード
発振安定待ち終了
メインクロック
発振安定待ち
166
SLP=1
STP=1
メインストップモード
割込み
割込み
PLLスリープモード
メインタイムベース
タイマモード
STP=1
サブクロックモード
SCS=1
MCS=1
SLP=1
SCS=0
サブストップモード
発振安定待ち終了
PLLクロック
発振安定待ち
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割込み
発振安定待ち終了
サブクロック
発振安定待ち
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第 8 章 低消費電力モード
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8.7 スタンバイモードとリセット時の端子状態
8.7
スタンバイモードとリセット時の端子状態
スタンバイモードとリセット時の各入出力端子の状態を , アクセスモードごとに示
します。
■ 入出力端子の状態 ( シングルチップモード )
表 8.7-1 入出力端子の状態 ( シングルチップモード )
端子名
スリープ時
ストップ / 時計 /
タイムベースタイマ時 *6
SPL=0
P17 ∼ P13, P11, P10
P27 ∼ P20
P37 ∼ P33, P31, P30
P47 ∼ P43, P41, P40
P57 ∼ P50
P67 ∼ P60
P87 ∼ P85, P83
P97 ∼ P90
PA1
入力遮断 *4/
直前の状態を
保持 *2
リセット時
SPL=1
入力遮断 *4/
出力 Hi-Z*5
入力不可 *3/
出力 Hi-Z*5
直前の状態を
保持 *2
P07 ∼ P00*7
P77 ∼ P70*9
入力可能 *1
PA0, P42, P32, P12,
P80 ∼ P82, P84*8
*1: 入力可能とは , 入力機能が使用可能であることを意味しています。端子が入力ポートとして設定されてい
る場合は , プルアップ / プルダウン処理をするか , もしくは外部信号を入力してください。端子が出力ポー
トに設定されている場合は , 他の端子と同じ状態となります。
*2: 各スタンバイモードになる直前に出力していた状態をそのまま出力 , または入力であれば入力不可を意味
します。出力していた状態をそのまま出力する , とは出力のある周辺機能が動作中であれば周辺機能の状
態に従い出力を行い , 出力端子として出力している場合にはその出力を保持するということを意味します。
*3: 入力不可とは , 端子の入力ゲートの動作は許可されているが , 内部回路が停止しているので , 端子の内容が
内部で受け付けられない状態を意味します。
*4: 入力遮断状態では , 入力はマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H" レベル
が内部に伝わります。
*5: 出力 Hi-Z は端子駆動用トランジスタを駆動禁止状態にして , 端子をハイインピーダンスにすることを意味
します。
*6: これらのモードではポート 0 ∼ 3 のプルアップ機能は無効になります。
*7: ストップ / 時計 / タイムベースタイマモードでは , 外部割込み要因選択レジスタ EISSR の INTxR ビットが
"0" で , かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となります。
これ以外の設定の場合は入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H"
レベルが内部に伝わります。
*8: ストップ / 時計 / タイムベースタイマモードでは , 外部割込み要因選択レジスタ EISSR の INTxR ビットが
"1" で , かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となります。
これ以外の設定の場合は入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H"
レベルが内部に伝わります。
*9: ストップ / 時計 / タイムベースタイマモードでは , DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に
入力可能となります。
これ以外の設定の場合は入力がマスクされ , "L" レベルが内部に伝わります。
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第 8 章 低消費電力モード
8.7 スタンバイモードとリセット時の端子状態
<注意事項>
168
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ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポート
を兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁
止に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" ま
たは TMD ビットを "0" に設定してください。
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第 8 章 低消費電力モード
8.7 スタンバイモードとリセット時の端子状態
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■ 入出力端子の状態 (16 ビットアクセスモード )
表 8.7-2 入出力端子の状態 (16 ビットアクセスモード )
ストップ / 時計 /
タイムベースタイマ時
端子名
スリープ時
ホールド時
SPL=0
P07 ∼ P00
(AD07 ∼ AD00)
リセット時
SPL=1
リセット解
除直後の内
部 ROM
アクセス時
外部 ROM
アクセス後
に内部
ROM
アクセス時
出力 Hi-Z/
入力可能
入力不可 /
出力 Hi-Z
入力遮断 /
出力 Hi-Z
入力不可 /
出力 Hi-Z
出力 Hi-Z/
入力可能
P27 ∼ P20
(A23 ∼ A16)
出力状態
*1, *3
出力状態
*1,*3
入力不可 /
出力 Hi-Z
*3
出力状態 *1 ドレスを
P37(CLK)
入力不可 /
入力不可 /
出力状態
出力可 *2,*3 1, 3
* *
P17 ∼ P10
(AD15 ∼ AD08)
P35(HAK)
入力遮断 /
直前の状態
を保持 *4
P34(HRQ)
P33(WRH)
P32(WRL)
"H" 出力
*3
"H" 出力
P31(RD)
"H" 出力
"H" 出力
P30(ALE)
"L" 出力
"L" 出力
P47 ∼ P43, P41,
P40
P57 ∼ P50
P67 ∼ P60
P87 ∼ P85, P83*7
P97 ∼ P90
PA1
*3
保持
入力不可 /
入力不可 /
出力可 *2,*3
出力 Hi-Z
入力不可 /
出力 Hi-Z*3
P36(RDY)
直前の状態
を保持 *4
直前のア
入力遮断 /
出力 Hi-Z
*5
"L" 出力 *3
出力 Hi-Z/
入力可能
出力 Hi-Z/
入力可能
"1" 入力 *3
入力不可 /
出力 Hi-Z
*3
入力不可 /
出力 Hi-Z
"H" 出力
"H" 出力
"H" 出力
"L" 出力
"L" 出力
"L" 出力
直前の状態
を保持 *4
入力不可 /
出力 Hi-Z
出力 Hi-Z/
入力可能
出力 Hi-Z/
入力可能
直前の状態
を保持 *4
直前の状態
を保持 *4
P77 ∼ P70*9
PA0, P42, P82 ∼
P80, P84*8
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入力可能 *6
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第 8 章 低消費電力モード
8.7 スタンバイモードとリセット時の端子状態
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*1: 出力状態とは , 端子駆動用トランジスタの駆動を許可しているが , 内部回路の動作が停止されているた
め , "H" レベルまたは "L" レベルの固定値を出力することを意味します。内部周辺回路が動作中で , 出力機
能を使用している場合には , リセット時を除いて出力が変化します ( リセット時の出力変化はありま
せん ) 。
*2: 出力可とは , 端子駆動用トランジスタを駆動状態にしてあり , 内部回路の動作が許可されているため , 動作
内容が端子に出力されることを意味します。
*3: 出力ポートとして使用している場合は , 直前に出力されていた値を保持します。
*4: 各スタンバイモードになる直前に出力していた状態をそのまま出力 , または入力であれば入力不可を意味
します。出力していた状態をそのまま出力する , とは出力のある周辺機能が動作中であれば周辺機能の状
態に従い出力を行い , 出力端子として出力している場合にはその出力を保持するということを意味します。
入力不可とは , 端子の入力ゲートの動作は許可されているが , 内部回路が停止しているので , 端子の内容が
内部で受け付けられない状態を意味します。
*5: 入力遮断状態では , 入力はマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H" レベル
が内部に伝わります。出力 Hi-Z は端子駆動用トランジスタを駆動禁止状態にして , 端子をハイインピーダ
ンスにすることを意味します。
*6: 入力可能とは , 入力機能が使用可能であることを意味しています。端子が入力ポートとして設定
されている場合は , プルアップ / プルダウン処理をするか , もしくは外部信号を入力してくださ
い。端子が出力ポートに設定されている場合は , 他の端子と同じ状態となります。
*7: ストップ / 時計 / タイムベースタイマモードでは,外部割込み要因選択レジスタ EISSR の INTxR
ビットが "0" で , かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となりま
す。
これ以外の設定の場合は入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択
時は "H" レベルが内部に伝わります。
*8: ストップ / 時計 / タイムベースタイマモードでは,外部割込み要因選択レジスタ EISSR の INTxR
ビットが "1" で , かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となりま
す。
これ以外の設定の場合は入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択
時は "H" レベルが内部に伝わります。
*9: ストップ / 時計 / タイムベースタイマモードでは , DTP/ 外部割込みが許可されているとき
(ENIR:EN=1) に入力可能となります。
これ以外の設定の場合は入力がマスクされ , "L" レベルが内部に伝わります。
<注意事項>
170
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポート
を兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁
止に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" ま
たは TMD ビットを "0" に設定してください。
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第 8 章 低消費電力モード
8.7 スタンバイモードとリセット時の端子状態
MB90860E Series
■ 入出力端子の状態 (8 ビットアクセスモード )
表 8.7-3 入出力端子の状態 (8 ビットアクセスモード )
ストップ / 時計 /
タイムベースタイマ時
端子名
スリープ時
SPL=0
P07 ∼ P00
(AD07 ∼ AD00)
SPL=1
外部 ROM
リセット解
アクセス後
除直後の内
ホールド時 リセット時
に内部
部 ROM ア
ROM アク
クセス時
セス時
入力不可 /
出力 Hi-Z
入力遮断 /
出力 Hi-Z
入力不可 /
出力 Hi-Z
P27 ∼ P20
(A23 ∼ A16)
出力状態
*1, *3
出力状態
*1, *3
入力不可 /
出力 Hi-Z
*3
P37(CLK)
入力不可 /
入力不可 /
出力状態
出力可 *2,*3 1, 3
* *
P17 ∼ P10
(AD15 ∼ AD08)
P35(HAK)
P34(HRQ)
入力遮断 /
直前の状態
直前の状態 入力遮断 /
を保持 *4
出力 Hi-Z
を保持 *4
*5
出力状態 *1
直前のアド
レスを保持
出力 Hi-Z/
入力可能
出力 Hi-Z/
入力可能
"H" 出力
"H" 出力
"H" 出力
"L" 出力
"L" 出力
"L" 出力
出力 Hi-Z/
入力可能
出力 Hi-Z/
入力可能
入力不可 /
出力 Hi-Z
"L" 出力 *3
"1" 入力 *3
直前の状態
を保持 *4
P33
P32(WR)
"H" 出力 *3
"H" 出力 *3
P31(RD)
"H" 出力
"H" 出力
P30(ALE)
"L" 出力
"L" 出力
P47 ∼ P43, P41,
P40
P57 ∼ P50
P67 ∼ P60
P87 ∼ P85, P83*7
P97 ∼ P90
PA1
出力 Hi-Z/
入力可能
入力不可 /
出力可
*2, *3
入力不可 /
出力 Hi-Z
*3
P36(RDY)
出力 Hi-Z/
入力可能
入力不可 /
出力 Hi-Z
*3
入力不可 /
出力 Hi-Z
入力遮断 /
直前の状態
を保持 *4
直前の状態
を保持 *4
直前の状態 入力不可 /
を保持 *4
出力 Hi-Z
P77 ∼ P70*9
PA0, P42, P82 ∼
P80, P84*8
CM44-10144-4
入力可能 *6
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第 8 章 低消費電力モード
8.7 スタンバイモードとリセット時の端子状態
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*1: 出力状態とは , 端子駆動用トランジスタの駆動を許可しているが , 内部回路の動作が停止されているた
め , "H" レベルまたは "L" レベルの固定値を出力することを意味します。内部周辺回路が動作中で , 出力機
能を使用している場合には , リセット時を除いて出力が変化します ( リセット時の出力変化はありま
せん ) 。
*2: 出力可とは , 端子駆動用トランジスタを駆動状態にしてあり , 内部回路の動作が許可されているため , 動作
内容が端子に出力されることを意味します。
*3: 出力ポートとして使用している場合は , 直前に出力されていた値を保持します。
*4: 各スタンバイモードになる直前に出力していた状態をそのまま出力 , または入力であれば入力不可を意味
します。出力していた状態をそのまま出力する , とは出力のある周辺機能が動作中であれば周辺機能の状
態に従い出力を行い , 出力端子として出力している場合にはその出力を保持するということを意味します。
入力不可とは , 端子の入力ゲートの動作は許可されているが , 内部回路が停止しているので , 端子の内容が
内部で受け付けられない状態を意味します。
*5: 入力遮断状態では , 入力はマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H" レベル
が内部に伝わります。出力 Hi-Z は端子駆動用トランジスタを駆動禁止状態にして , 端子をハイインピーダ
ンスにすることを意味します。
*6: 入力可能とは,入力機能が使用可能であることを意味しています。端子が入力ポートとして設
定されている場合は,プルアップ / プルダウン処理をするか,もしくは外部信号を入力してく
ださい。端子が出力ポートに設定されている場合は,他の端子と同じ状態となります。
*7: ストップ / 時計 / タイムベースタイマモードでは , 外部割込み要因選択レジスタ EISSR の INTxR
ビットが "0" で,かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となりま
す。
これ以外の設定の場合は入力がマスクされ,CMOS/Automotive 選択時は "L" レベルが , TTL 選
択時は "H" レベルが内部に伝わります。
*8: ストップ / 時計 / タイムベースタイマモードでは , 外部割込み要因選択レジスタ EISSR の INTxR
ビットが "1" で , かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となりま
す。
これ以外の設定の場合は入力がマスクされ,CMOS/Automotive 選択時は "L" レベルが , TTL 選
択時は "H" レベルが内部に伝わります。
*9: ストップ / 時計 / タイムベースタイマモードでは , DTP/ 外部割込みが許可されているとき
(ENIR:EN=1) に入力可能となります。
これ以外の設定の場合は入力がマスクされ , "L" レベルが内部に伝わります。
<注意事項>
172
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポート
を兼用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁
止に設定した後 , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" ま
たは TMD ビットを "0" に設定してください。
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8.8
低消費電力モード使用上の注意
第 8 章 低消費電力モード
8.8 低消費電力モード使用上の注意
低消費電力モードを使用する際には , 以下の点にご注意ください。
■ スタンバイモードへの移行
周辺装置から CPU に対して割込み要求が発生している場合は , 低消費電力モード制御
レジスタ (LPMCR) の STP ビット , SLP ビットに "1" を設定しても , TMD ビットに "0"
を設定しても各スタンバイモードには移行しません ( 割込み処理後にも, 各スタンバイ
モードに移行しません ) 。
CPU が割込み処理中の場合は , 割込み処理中の割込み要求フラグがクリアされて , 他に
割込み要求が発生していなければ , スタンバイモードに移行することができます。
■ スタンバイモードへ移行する場合の注意
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを兼
用している端子をハイインピーダンスにするときは,以下の手順に従って設定してくだ
さい。
1) 周辺機能の出力を禁止します。
2) 低消費電力モード制御レジスタ (LPMCR) の SPL ビットを "1", STP ビットを "1" また
は TMD ビットを "0" に設定します。
■ スタンバイモードの割込みによる解除
スリープモード , 時計モード , タイムベースタイマモード , ストップモード中に , 動作
している周辺機能, および外部割込みから割込みレベルが7よりも強い割込み要求が発
生した場合 , スタンバイモードは解除されます。割込みによるスタンバイモードの解除
は , CPU が割込みを受け付けるかどうかには関係ありません。
<注意事項>
スタンバイモードからの復帰直後に割込み処理に分岐させない場合は , スタンバイ
モード設定の前に割込みを禁止するなどの対策を行ってください。
■ スタンバイモードを解除する場合の注意
ストップモードに入る前に , 外部割込みの入力要因の設定に従った入力により解除す
ることができます。入力要因としては "H" レベル , "L" レベル , 立上りエッジ , 立下り
エッジが選択できます。
■ 発振安定待ち時間
● メインクロック発振安定待ち時間
サブクロックモード , 時計モード , ストップモード中は , メインクロックの発振が停止
しているため , メインクロック発振安定待ち時間を確保する必要があります。発振安定
待ち時間は , クロック選択レジスタ (CKSCR) の WS1, WS0 ビットで設定します。
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173
第 8 章 低消費電力モード
8.8 低消費電力モード使用上の注意
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● サブクロック発振安定待ち時間
サブストップモード中は , サブクロック (SCLK) の発振が停止しているため , サブク
ロック発振安定待ち時間を確保する必要があります。発振安定待ち時間は , 214/SCLK
(SCLK: サブクロック ) に固定されています。
● PLL クロック発振安定待ち時間
メインクロックモード中は , PLL 逓倍回路が停止しているため , PLL クロックモードに
移行する場合は , PLL クロック発振安定待ち時間を確保する必要があります。PLL ク
ロック発振安定待ち時間中は , メインクロックで動作します。メインクロックモード
から PLL クロックモードに切り換えた場合の PLL クロック発振安定待ち時間は , 214/
HCLK (HCLK: 発振クロック ) に固定されています。
サブクロックモード中は , メインクロックおよび PLL 逓倍回路が停止しているため ,
PLL クロックモードに移行する場合は , メインクロック発振安定待ち時間および PLL
クロック発振安定待ち時間を確保する必要があります。この場合の発振安定待ち時間
は , クロック選択レジスタの発振安定待ち時間選択ビット (CKSCR: WS1, WS0) に設定
された値に従い , メインクロック発振安定待ち時間および PLL クロック発振安定待ち
時間を同時にカウントしますので , CKSCR:WS1, WS0 ビットには , 発振安定待ち時間
の長い方に合わせて値を設定してください。ただし , PLL クロック発振安定待ち時間
は 214/HCLK 以上必要ですので , CKSCR: WS1, WS0 ビットには , 10B または 11B を設定
してください。
PLL ストップモード中は , メインクロックおよび PLL 逓倍回路が停止しているため ,
PLLストップモードから復帰する場合は, メインクロック発振安定待ち時間およびPLL
クロック発振安定待ち時間を確保する必要があります。この場合の発振安定待ち時間
は , クロック選択レジスタの発振安定待ち時間選択ビット (CKSCR: WS1, WS0) に設定
された値に従い , メインクロック発振安定待ち時間および PLL クロック発振安定待ち
時間を同時にカウントしますので , CKSCR:WS1, WS0 ビットには , 発振安定待ち時間
の長い方に合わせて値を設定してください。ただし , PLL クロック発振安定待ち時間
は 214/HCLK 以上必要ですので , CKSCR: WS1, WS0 ビットには , 10B または 11B を設定
してください。
■ クロックモードの切換え
クロックモードを切り換えた場合 , 切換えが完了するまでは低消費電力モードへの切
換えおよびほかのクロックモードへの切換えを行わないようにしてください。切換え
の完了はクロック選択レジスタ (CKSCR) の MCM ビットおよび SCM ビットを参照し
て確認してください。切換えが完了する前に , ほかのクロックモードおよび低消費電力
モードへの切換えを行った場合 , 切り換わらない場合があります。
■ スタンバイモード遷移のための低消費電力モード制御レジスタ (LPMCR) へアクセ
スする際の注意事項
● アセンブラ言語を使用して低消費電力モード制御レジスタ (LPMCR) にアクセスする場合
低消費電力モード制御レジスタ (LPMCR) においてスタンバイモードに移行する設定を
行う場合は , 表 8.3-2 の命令を使用してください。
174
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第 8 章 低消費電力モード
8.8 低消費電力モード使用上の注意
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表 8.3-2 の命令によるスタンバイモード遷移命令の直後には必ず下記
内の命令列
を配置してください。
MOV LPMCR, #H’xx
NOP
NOP
; 表 8.3-2 の低消費電力モード遷移命令
JMP $+3
; 次の命令へのジャンプ
MOV A, #H’10
; 任意の命令
内の命令列以外が配置されるとスタンバイモード解除後の動作は保証されません。
● C 言語を使用して低消費電力モード制御レジスタ (LPMCR) にアクセスする場合
低消費電力モード制御レジスタ (LPMCR) においてスタンバイモードに移行する設定を
行う場合は , 以下の 1 から 3 のいずれかの方法でアクセスしてください。
1. スタンバイモードに遷移させる命令を関数化し , スタンバイモード遷移命令の後に
__wait_nop() のビルトイン関数を 2 個挿入してください。関数内で , スタンバイ復帰
の割込み以外の割込みが発生する可能性がある場合は , コンパイル時に最適化を実
施し , LINK/UNLINK 命令の発生を抑止してください。
例 ( 時計モードまたはタイムベースタイマモード遷移関数の場合 )
void enter_watch(){
IO_LPMCR.byte = 0x10; /* LPMCR の TMD ビットに 0 をセット */
__wait_nop();
__wait_nop();
}
2. スタンバイモードに遷移させる命令を __asm 文で記述し , スタンバイモード遷移命
令の後に 2 個の NOP と JMP 命令を挿入してください。
例 ( スリープモード遷移の場合 )
__asm( " MOV I:_IO_LPMCR, #H’58"); /* LPMCR の SLP ビットに 1 をセット */
__asm( " NOP");
__asm( " NOP");
__asm( " JMP $+3");
/* 次の命令へのジャンプ
*/
3. スタンバイモードに遷移させる命令を #pragma asm ∼ #pragma endasm 間に記述し ,
スタンバイモード遷移命令の後に 2 個の NOP と JMP 命令を挿入してください。
例 ( ストップモード遷移の場合 )
#pragma asm
MOV I:_IO_LPMCR, #H’98
/* LPMCR の STP ビットに 1 をセット */
NOP
NOP
JMP $+3
#pragma endasm
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/* 次の命令へのジャンプ
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*/
175
第 8 章 低消費電力モード
8.8 低消費電力モード使用上の注意
176
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第9章
メモリアクセスモード
メモリアクセスモードの機能と動作について説明
します。
9.1 メモリアクセスモードの概要
9.2 外部メモリアクセス ( バス端子制御回路 )
9.3 外部メモリアクセス制御信号の動作
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177
第 9 章 メモリアクセスモード
9.1 メモリアクセスモードの概要
9.1
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メモリアクセスモードの概要
F2MC-16LX では , アクセス方式 , アクセス領域について , 各種のモードがあります。
■ メモリアクセスモードの概要
表 9.1-1 モード端子とモード
動作モード
バスモード
アクセスモード
−
シングルチップ
8 ビット
内 ROM 外バス
RUN
16 ビット
8 ビット
外 ROM 外バス
16 ビット
フラッシュプログラミング
−
−
● 動作モード
動作モードとは , デバイスの動作状態を制御するモードを示すもので , MDx モード設
定用端子とモードデータ内の Mx ビットで指定します。動作モードを選択することで ,
通常動作の起動や , フラッシュメモリの書込みを行うことができます。
● バスモード
バスモードとは , 内部 ROM の動作と外部アクセス機能の動作を制御するモードを示す
もので , モード設定用端子 (MD2 ∼ MD0) とモードデータ内の Mx ビットの内容で指定
します。モード設定用端子 (MD2 ∼ MD0) は , リセットベクタおよびモードデータを読
み出すときのバスモードを指定するもので , モードデータ内の Mx ビットは , 通常動作
時のバスモードを指定するものです。
● アクセスモード
アクセスモードとは , 外部データバス幅を制御するモードを示すもので , MDx モード
設定用端子とモードデータ内の S0 ビットで指定します。アクセスモードを選択するこ
とで , 外部データバスを 8 ビット長あるいは 16 ビット長を指定します。
178
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第 9 章 メモリアクセスモード
9.1 メモリアクセスモードの概要
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9.1.1
モード端子
MD2 ∼ MD0 の 3 本の外部端子を組み合わせて , 表 9.1-2 の動作を指定ができます。
■ モード端子
表 9.1-2 モード端子とモード
モード端子設定
モード名
リセットベクタ
アクセス領域
外部データ
バス幅
MD2
MD1
MD0
0
0
0
外部ベクタ
モード 0
外部
8 ビット
0
0
1
外部ベクタ
モード 1
外部
16 ビット
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
フラッシュ
シリアル書込み*
−
−
1
1
1
フラッシュ
メモリ
−
−
備考
リセットベクタ 16 ビット
バス幅アクセス
指定禁止
内部ベクタ
モード
内部
( モードデータ )
リセットシーケンス以降
はモードデータで制御
指定禁止
パラレルライタ使用時の
モード
*: フラッシュメモリのシリアル書込みは , モード端子の設定だけでは書込みできません。他の端子の設定も必
要です。詳細は , 「第 25 章 フラッシュメモリ品の シリアル書込み接続例」を参照してください。
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179
第 9 章 メモリアクセスモード
9.1 メモリアクセスモードの概要
9.1.2
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モードデータ
モードデータは , 主記憶 FFFFDFH に置かれ , CPU の動作を制御するために使用し
ます。リセットシーケンス実行中にこのデータを取り込み , デバイス内部のモード
レジスタに格納します。モードレジスタの値を変更できるのはリセットシーケンス
だけです。
本レジスタによる設定はリセットシーケンス以降に有効となります。
予約ビットは , 必ず "0" を設定してください。
■ モードデータ
図 9.1-1 モードデータ構成
bit
アドレス : FFFFDFH
7
6
5
4
3
2
1
0
M1
M0
予約
予約
S0
予約
予約
予約
[bit7, bit6]M1, M0 ( バスモード設定ビット )
M1, M0 は , リセットシーケンス終了後の動作モードを指定するビットです。M1, M0
ビットと , 機能の関係は , 表 9.1-3 のようになっています。
表 9.1-3 M1, M0 ( バスモード設定ビット ) の機能
M1
M0
0
0
シングルチップモード
0
1
内 ROM 外バスモード
1
0
外 ROM 外バスモード
1
1
設定禁止
機能
備考
[bit3]S0 ( モード設定ビット )
S0 は , リセットシーケンス終了後のバスモード , アクセスモードを指定するビットで
す。S0 ビットと機能の関係は , 表 9.1-4 のようになっています。
表 9.1-4 S0 ( モード設定ビット ) の機能
S0
180
機能
0
外部データバス 8 ビットモード
1
外部データバス 16 ビットモード
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備考
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9.1.3
バスモード別メモリ空間
第 9 章 メモリアクセスモード
9.1 メモリアクセスモードの概要
バスモードの指定による , アクセス領域と物理アドレスの対応を 図 9.1-2 に示しま
す。
■ バスモード別メモリ空間
図 9.1-2 各バスモードにおけるアクセス領域と物理アドレスの関係
FFFFFFH
ROM 領域
ROM 領域
アドレス#1
010000H
008000H
ROM 領域
ROM 領域
FF バンクの
イメージ
FF バンクの
イメージ
拡張 I/O 領域
拡張 I/O 領域
拡張 I/O 領域
007900H
アドレス#2
RAM
000100H
0000F0H
000000H
RAM
汎用
レジスタ
I/O
I/O
シングルチップ
内 ROM 外バス
品種
MB90F867E/ES
MB90867E/ES
MB90V340E-101/102
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汎用
レジスタ
RAM
汎用
レジスタ
I/O
: 内部
: 外部
: アクセス不可
外 ROM 外バス
アドレス #1
アドレス #2
FE0000H
001900H
F80000H
007900H
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181
第 9 章 メモリアクセスモード
9.1 メモリアクセスモードの概要
MB90860E Series
■ 推奨設定
表 9.1-5 に , モード端子とモードデータの推奨設定例を示します。
表 9.1-5 モード端子とモードデータの推奨設定例
MD2
MD1
MD0
M1
M0
S0
シングルチップ
0
1
1
0
0
×
内 ROM 外バスモード・16 ビットバス
0
1
1
0
1
1
内 ROM 外バスモード・8 ビットバス
0
1
1
0
1
0
外 ROM 外バスモード・16 ビットバス・
ベクタ 16 バス幅
0
0
1
1
0
1
外 ROM 外バスモード・8 ビットバス
0
0
0
1
0
0
設定例
外部端子には各種モードごとに異なる信号機能があります。
表 9.1-6 各種モードごとの外部端子の機能
機能
外部バス拡張
端子名
シングルチップ
8 ビット
P07 ∼ P00
16 ビット
AD07 ∼ AD00
P17 ∼ P10
A15 ∼ A08
AD15 ∼ AD08
フラッシュ
プログラミング
DQ07 ∼ DQ00
AQ15 ∼ AQ08
P27 ∼ P20
A23 ∼ A16*
AQ07 ∼ AQ00
P30
ALE
AQ16
P31
RD
CE
P32
P33
ポート
WR*
WRL*
OE
ポート
WRH*
WE
P34
HRQ*
AQ17
P35
HAK*
AQ18
P36
RDY*
BYTE
P37
CLK*
RY/BY
*: アドレス上位出力端子と , WRL/WR, WRH, HRQ, HAK, RDY, CLK 端子は , 機能
選択によりポートとして使用することが可能です。詳細は , 「9.2 外部メモリア
クセス ( バス端子制御回路 )」を参照ください。
182
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第 9 章 メモリアクセスモード
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9.2 外部メモリアクセス ( バス端子制御回路 )
9.2
外部メモリアクセス ( バス端子制御回路 )
外部バス端子制御回路は , CPU のアドレス / データバスを外部に拡張するための外
部バス端子を制御します。
■ 外部メモリアクセス ( 外部バス端子制御回路 )
MB90860E シリーズデバイス外部のメモリ / 周辺をアクセスするためには , 以下に示す
ようなアドレス / データ / 制御信号を使用します。
• CLK(P37) : マシンサイクルクロック (KBP) 出力端子です。
• RDY(P36) : 外部レディ入力端子です。
• WRH(P33) : データバス上位 8 ビットのライトストローブ信号です。16 ビットバス
モードでのみ機能します。
• WRL/WR(P32) : 16 ビットバスモードではデータバス下位 8 ビットのライトストロー
ブ信号 , 8 ビットバスモードではライトストローブ信号として機能します。
• RD(P31) : リードストローブ信号です。
• ALE(P30) : アドレスラッチイネーブル信号です。
外部バス端子制御回路は外部バス端子の制御に使用され , CPU アドレス / データバスの
外部拡張を可能にします。
■ 外部メモリアクセスのブロックダイヤグラム
図 9.2-1 外部バス制御器
P0
P1
P2
P3
P0 データ
P3
P0
P0 方向
RB
データ制御
アドレス制御
アクセス
制御
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アクセス制御
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183
第 9 章 メモリアクセスモード
9.2 外部メモリアクセス ( バス端子制御回路 )
9.2.1
MB90860E Series
外部メモリアクセス ( 外部バス端子制御回路 ) のレジ
スタ
外部メモリアクセス ( 外部バス端子制御回路 ) には , 次の 3 種類のレジスタがありま
す。
• 自動レディ機能選択レジスタ
• 外部アドレス出力制御レジスタ
• バス制御信号選択レジスタ
■ 外部メモリアクセスのレジスタ一覧
図 9.2-2 外部メモリアクセス ( 外部バス端子制御回路 ) のレジスタ一覧
自動レディ機能選択レジスタ
bit
15
14
13
12
11
10
9
8
−
−
リード / ライト
→
W
W
W
W
−
−
W
W
初期値
→
0
0
1
1
×
×
0
0
アドレス : 0000A5H
IOR1
外部アドレス出力制御レジスタ
bit
アドレス : 0000A6H
IOR0 HMR1 HMR0
LMR1 LMR0
7
6
5
4
3
2
1
0
E23
E22
E21
E20
E16
E19
E18
E17
リード / ライト
→
W
W
W
W
W
W
W
W
初期値
→
0
0
0
0
0
0
0
0
12
11
10
9
8
ARSR
HACR
バス制御信号選択レジスタ
bit
アドレス : 0000A7H
15
14
13
CKE
RYE
HDE
IOBS HMBS WRE LMBS
−
リード / ライト
→
W
W
W
W
W
W
W
−
初期値
→
0
0
0
0
0
0
0
×
ECSR
W: ライトオンリ
184
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第 9 章 メモリアクセスモード
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9.2 外部メモリアクセス ( バス端子制御回路 )
9.2.2
自動レディ機能選択レジスタ (ARSR)
自動レディ機能選択レジスタ (ARSR) は , 外部アクセス時 , 領域ごとのメモリアクセ
スの自動ウェイト時間を設定します。
■ 自動レディ機能選択レジスタ (ARSR)
図 9.2-3 自動レディ機能選択レジスタの構成
自動レディ機能選択レジスタ
bit
アドレス : 0000A5H
15
IOR1
14
13
12
IOR0 HMR1 HMR0
11
10
−
−
9
8
LMR1 LMR0
リード / ライト
W
W
W
W
−
−
W
W
初期値
0
0
1
1
×
×
0
0
ARSR
W: ライトオンリ
[bit15, bit14]IOR1, IOR0
IOR1, IOR0 ビットでは , 0000F0H ∼ 0000FFH の領域に対する外部アクセスを行ったと
きの自動ウェイト機能を指定します。IOR1, IOR0 ビットの組合せで , 表 9.2-1 に示すよ
うな設定になります。
表 9.2-1 IOR1, IOR0 ( 自動ウェイト機能指定ビット ) の機能
IOR1
IOR0
0
0
自動ウェイト禁止 [ 初期値 ]
0
1
外部アクセス時 , 1 サイクルの自動ウェイトが入る
1
0
外部アクセス時 , 2 サイクルの自動ウェイトが入る
1
1
外部アクセス時 , 3 サイクルの自動ウェイトが入る
機能
[bit13, bit12]HMR1, HMR0
HMR1, HMR0 では , 800000H ∼ FFFFFFH の領域に対する外部アクセスを行ったときの
自動ウェイト機能を指定します。HMR1, HMR0 ビットの組合せで , 表 9.2-2 に示すよう
な設定になります。
表 9.2-2 HMR1, HMR0 ( 自動ウェイト機能指定ビット ) の機能
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HMR1
HMR0
0
0
自動ウェイト禁止
0
1
外部アクセス時 , 1 サイクルの自動ウェイトが入る
1
0
外部アクセス時 , 2 サイクルの自動ウェイトが入る
1
1
外部アクセス時 , 3 サイクルの自動ウェイトが入る [ 初期値 ]
機能
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185
第 9 章 メモリアクセスモード
9.2 外部メモリアクセス ( バス端子制御回路 )
MB90860E Series
[bit9, bit8]LMR1, LMR0
LMR1, LMR0 では , 008000H ∼ 7FFFFFH の領域に対する外部アクセスを行ったときの
自動ウェイト機能を指定します。LMR1, LMR0 ビットの組合せで , 表 9.2-3 に示すよう
な設定になります。
表 9.2-3 LMR1, LMR0 ( 自動ウェイト機能指定ビット ) の機能
186
LMR1
LMR0
0
0
自動ウェイト禁止 [ 初期値 ]
0
1
外部アクセス時 , 1 サイクルの自動ウェイトが入る
1
0
外部アクセス時 , 2 サイクルの自動ウェイトが入る
1
1
外部アクセス時 , 3 サイクルの自動ウェイトが入る
機能
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第 9 章 メモリアクセスモード
MB90860E Series
9.2 外部メモリアクセス ( バス端子制御回路 )
9.2.3
外部アドレス出力制御レジスタ (HACR)
外部アドレス出力制御レジスタ (HACR) は , アドレス (A23 ∼ A16) の外部への出力
を制御するレジスタです。各ビットが , それぞれアドレス A23 ∼ A16 に対応し , 各
アドレス出力端子を 図 9.2-4 に示すように制御します。本レジスタのビットはすべ
て書込み専用で , 読出しでは "1" となります。
■ 外部アドレス出力制御レジスタ (HACR)
図 9.2-4 外部アドレス出力制御レジスタの構成
外部アドレス出力制御レジスタ
bit
アドレス : 0000A6H
7
6
5
4
3
2
1
0
E23
E22
E21
E20
E19
E18
E17
E16
W
W
W
W
W
W
W
0
0
0
0
0
0
0
リード / ライト
→
W
初期値
→
0
HACR
W: ライトオンリ
HACR レジスタは外部回路へのアドレス (A23 ∼ A16) の出力を制御します。8 ビット
がそれぞれ A23 ∼ A16 のアドレスビットに対応し , 下記のようにアドレス出力端子を
制御します。
HACR レジスタは , デバイスがシングルチップモード時にはアクセスすることができ
ません。その場合 , 本レジスタの値にかかわらず , 全端子が I/O ポートとして機能しま
す。
このレジスタの全ビットは , すべて書込み専用で , 読出しでは "1" となります。
表 9.2-4 外部アドレス出力制御レジスタ (E23 ∼ E16 ビット ) の機能
CM44-10144-4
0
対応する端子はアドレス出力 (AXX) になります。[ 初期値 ]
1
対応する端子は I/O ポート (P2X) になります。
周辺リソースとして使用する場合は , 本ビットを "1" に設定してく
ださい。
FUJITSU SEMICONDUCTOR LIMITED
187
第 9 章 メモリアクセスモード
9.2 外部メモリアクセス ( バス端子制御回路 )
9.2.4
MB90860E Series
バス制御信号選択レジスタ (ECSR)
バス制御信号選択レジスタ (ECSR) は , 外部バスモード時のバス動作の制御機能を設
定するレジスタです。デバイスがシングルチップモード時にはアクセスすることが
できません。その場合 , 本レジスタの値にかかわらず , 全端子が I/O ポートとして機
能します。バス制御信号選択レジスタのビットは , すべて書込み専用で , 読出しでは
"1" となります。
■ バス制御信号選択レジスタ (ECSR)
図 9.2-5 バス制御信号選択レジスタの構成
バス制御信号選択レジスタ
bit
アドレス : 0000A7H
15
14
13
CKE
RYE
HDE
12
11
10
9
IOBS HMBS WRE LMBS
8
−
リード / ライト
→
W
W
W
W
W
W
W
−
初期値
→
0
0
0
0
0
0
0
×
ECSR
W: ライトオンリ
[bit15]CKE
CKE ビットでは , 外部クロック信号端子 (CLK) の出力を 表 9.2-5 に示すように制御し
ます。
表 9.2-5 CKE ( 外部クロック (CLK) 出力制御ビット ) の機能
0
I/O ポート (P37) 動作 ( クロック出力禁止 ) [ 初期値 ]
1
クロック信号 (CLK) 出力許可
[bit14]RYE
RYE ビットでは , 外部レディ(RDY) 信号端子の入力を , 表 9.2-6 に示すように制御しま
す。
表 9.2-6 RYE ( 外部レディ (RDY) 入力制御ビット ) の機能
0
I/O ポート (P36) 動作 ( 外部 RDY 入力禁止 ) [ 初期値 ]
1
外部レディ (RDY) 入力許可
[bit13]HDE
HDE ビットは , ホールド関係の信号の入出力許可を指定します。HDE ビットの設定に
より , ホールド要求入力信号 (HRQ) とホールドアクノリッジ出力信号 (HAK) の 2 本を
表 9.2-7 に示すように制御します。
188
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第 9 章 メモリアクセスモード
9.2 外部メモリアクセス ( バス端子制御回路 )
MB90860E Series
表 9.2-7 HDE ( ホールド関連端子の入出力許可指定ビット ) の機能
0
I/O ポート (P35, P34) 動作 ( ホールド機能入出力禁止 ) [ 初期値 ]
1
ホールド要求 (HRQ) 入力 / ホールドアクノリッジ (HAK) 出力許可
[bit12]IOBS
IOBS ビットでは , 外部データバス 16 ビットモード時に , 0000F0H ∼ 0000FFH の領域に
対する外部アクセスを行ったときのバス幅を指定します。本ビットの設定により , 表
9.2-8 に示すように制御します。
表 9.2-8 IOBS ( バス幅指定ビット )
0
16 ビットバス幅アクセス [ 初期値 ]
1
8 ビットバス幅アクセス
[bit11]HMBS
HMBS ビットは , 外部データバス 16 ビットモード時に , 800000H ∼ FFFFFFH の領域に
対する外部アクセスを行ったときのバス幅を指定します。本ビットの設定により , 表
9.2-9 に示すように制御します。
表 9.2-9 HMBS ( バス幅指定ビット ) の機能
0
16 ビットバス幅アクセス [ 初期値 ]
1
8 ビットバス幅アクセス
[bit10]WRE
WRE ビットは , 外部ライト信号 ( 外部データバス 16 ビットモードの場合は WRH/WRL
両端子 , 外部データバス 8 ビットモードの場合は WR 端子 ) の出力を , 表 9.2-10 に示す
ように制御します。
外部データバス 8 ビットモードの場合は , 本ビットの設定値に関係なく , P33 は I/O ポー
トとして機能します。
表 9.2-10 WRE ( 外部ライト信号出力制御ビット ) の機能
CM44-10144-4
0
I/O ポート (P33, P32) 動作 ( ライト信号出力禁止 ) [ 初期値 ]
1
ライトストローブ信号 (WRH/WRL または WR のみ ) の出力許可
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189
第 9 章 メモリアクセスモード
9.2 外部メモリアクセス ( バス端子制御回路 )
MB90860E Series
[bit9]LMBS
LMBS ビットは , 外部データバス 16 ビットモード時に , 002000H ∼ 7FFFFFH の領域に
対する外部アクセスを行ったときのバス幅を指定します。本ビットの設定により , 表
9.2-11 のように制御します。
表 9.2-11 LMBS ( バス幅指定ビット ) の機能
<注意事項>
190
0
16 ビットバス幅アクセス [ 初期値 ]
1
8 ビットバス幅アクセス
• 外部データバス 16 ビットモード時 , WRE ビットにて WR, WRH, WRL 機能を
許可する場合は , P33, P32 を入力モードにしてください (DDR3 レジスタの
bit3, bit2 は "0" にしてください ) 。
• 外部データバス 8 ビットモード時 , WRE ビットにて WR 機能を許可する場合
は , P32 を入力モードにしてください (DDR3 レジスタの bit2 は "0" にしてくだ
さい ) 。
• また , RYE ビット , HDE ビットにて RDY, HRQ 信号入力を許可した場合でも ,
そのポートの I/O ポート機能は有効となります。そのため , そのポートに対応
する DDR3 レジスタに , 必ず "0" ( 入力モード ) を書き込んでください。
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第 9 章 メモリアクセスモード
MB90860E Series
9.3 外部メモリアクセス制御信号の動作
9.3
外部メモリアクセス制御信号の動作
外部メモリへのアクセスは , レディ機能を使用しない場合は 3 サイクルで行います。
外部 16 ビットバスモードでの 8 ビットバス幅アクセスは , 8 ビット幅の周辺チップ
と 16 ビット幅の周辺チップを混在して外部バスに接続した場合に , 8 ビット幅の周
辺チップを読出し / 書込みするための機能です。
■ 外部メモリアクセス制御信号
外部データバス 16 ビットモードで 16 ビットバス幅アクセスを行うか 8 ビットバス幅
アクセスを行うかは , ECSR レジスタの HMBS/LMBS/IOBS ビットで指定することにな
ります。
なお , アドレス出力と ALE 信号のアサート出力のみを行い , RD/WRL/WRH/WR をア
サートしないことにより実際にはバス動作を行わない場合があります。ALE 信号のみ
で , 周辺チップへのアクセスを実行することがないようにしてください。
図 9.3-1 外部データバス 8 ビットモードのアクセスタイミングチャート
リード
ライト
リード
P37/CLK
P33/WRH
(ポートデータ)
P32/WRL/WR
P31/RD
P30/ALE
P27 20/A23 16
リードアドレス
ライトアドレス
リードアドレス
P17 10/A15 08
リードアドレス
ライトアドレス
リードアドレス
P07 00/AD07 00
リードアドレス
ライトアドレス
リードデータ
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リードアドレス
ライトデータ
191
第 9 章 メモリアクセスモード
9.3 外部メモリアクセス制御信号の動作
MB90860E Series
図 9.3-2 外部データバス 16 ビットモードのアクセスタイミングチャート
(16 ビットバス幅アクセス )
8ビットバス幅バイトリード
偶数アドレスバイトリード
8ビットバス幅バイトライト
偶数アドレスバイトライト
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P27 20/A23 16
リードアドレス
P17 10/AD15 08
リードアドレス
P07 00/AD07 00
リードアドレス
ライトアドレス
無効
(不定)
ライトアドレス
ライトアドレス
リードアドレス
リードアドレス
リードアドレス
ライトデータ
リードデータ
奇数アドレスバイトリード
奇数アドレスバイトライト
リードアドレス
ライトアドレス
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P27 20/A23 16
P17 10/AD15 08
リードアドレス
P07 00/AD07 00
リードアドレス
ライトアドレス
無効
リードアドレス
リードアドレス
ライトアドレス
(不定)
リードアドレス
ライトデータ
リードデータ
偶数アドレスワードリード
偶数アドレスワードライト
リードアドレス
ライトアドレス
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P27 20/A23 16
リードアドレス
P17 10/AD15 ~ 08
リードアドレス
ライトアドレス
リードアドレス
P07 00/AD07 ~ 00
リードアドレス
ライトアドレス
リードアドレス
リードデータ
( 注意事項 )
ライトデータ
常にワードで読み出すように外部回路を設定してください。
P36/RYD 端子 , または自動レディ機能選択レジスタ (ARSR) の設定により , 低速のメモリ
や周辺回路へのアクセスが可能となります。
192
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第 9 章 メモリアクセスモード
9.3 外部メモリアクセス制御信号の動作
MB90860E Series
9.3.1
レディ機能
P36/RDY 端子 , または自動レディ機能選択レジスタ (ARSR) の設定により , 低速の
メモリや周辺回路へのアクセスが可能となります。
バス制御信号選択レジスタ (ECSR) 中の RYE ビットが "1" に設定されている場合 ,
外部回路へのアクセス時に P36/RDY 信号に "L" レベルが入力されている期間ウェイ
トサイクルとなり , アクセスサイクルを延ばすことが可能です。
■ レディ機能
図 9.3-3 レディ機能タイミングチャート
偶数アドレスワードリード
偶数アドレスワードライト
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P27 20/A23 16
リードアドレス
ライトアドレス
P17 10/AD15 08
リードアドレス
ライトアドレス
P07 00/AD07 00
リードアドレス
ライトアドレス
P36/RDY
リードデータ
RDY端子取込み
偶数アドレスワードライト
ライトデータ
偶数アドレスワードリード
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P27 20/A23 16
ライトアドレス
リードアドレス
P17 10/AD15 08
ライトアドレス
アドレス
P07 00/AD07 00
ライトアドレス
アドレス
ライトデータ
オートレディにより延びたサイクル
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193
第 9 章 メモリアクセスモード
9.3 外部メモリアクセス制御信号の動作
MB90860E Series
MB90860E シリーズは , 外部メモリアクセス用のオートレディ機能を 2 種類内蔵してい
ます。オートレディ機能は , アドレス 008000H ∼ 7FFFFFH 間に配置した下位アドレス
外部領域へのアクセスが発生したときと , アドレス 800000H ∼ FFFFFFH 間に配置した
上位アドレス外部領域へのアクセスが発生したときに , 外部回路なしで自動的に 1 ∼ 3
サイクルのウェイトサイクルを挿入し , アクセスサイクルを延ばすことができる機能
で , ARSR 中の LMR1/LMR0 ビット ( 下位アドレス外部領域 ) および ARSR 中の HMR1/
HMR0 ビット ( 上位アドレス外部領域 ) の設定により起動します。
さらに , MB90860E シリーズは I/O 用のオートレディ機能をメモリ用とは独立に内蔵し
ています。ARSR レジスタの IOR1/IOR0 ビットを "0" に設定すると , アドレス 0000F0H ∼
0000FFH 間の外部領域へのアクセス時に , 外部回路なしで自動的に 1 ∼ 3 サイクルの
ウェイトサイクルを挿入し , アクセスサイクルを延ばすことができます。
外部メモリ用 , 外部 I/O 用のオートレディどちらでも ECSR 中の RYE ビットが "1" に
設定されている場合 , 上記オートレディ機能によるウェイトサイクル終了後に P36/
RDY 端子に "L" レベルが入力されているとそのままウェイトサイクルを継続します。
194
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第 9 章 メモリアクセスモード
9.3 外部メモリアクセス制御信号の動作
MB90860E Series
9.3.2
ホールド機能
バス制御信号選択レジスタ (ECSR) 中の HDE ビットが "1" に設定されている場合 ,
P34/HRQ, P35/HAK 両端子による外部アドレスホールド機能が有効となります。
■ ホールド機能
P34/HRQ 端子に "H" レベルを入力すると , CPU の命令の終了時 ( ストリング命令の場
合は "1" エレメントデータの処理の終了時 ) にてホールド状態となり , P35/HAK 端子よ
り "L" レベル信号を出力して以下の端子をハイインピーダンス状態にします。
• アドレス出力 :P27/A23 ∼ P20/A16
• データ入出力 :P17/AD15 ∼ P00/AD00
• バス制御信号 :P30/ALE, P31/RD, P32/WRL/WR, P33/WRH
これにより , デバイス外部回路により外部バスを使用することが可能となります。P34/
HRQ 端子に "L" レベル信号を入力すると , P35/HAK 端子は "H" レベル出力となり , 外
部端子状態が復活してバスは動作を再開します。STOP 状態においては , ホールド要求
入力は受け付けません。
図 9.3-4 ホールドタイミング
ホールドサイクル
リードサイクル
ライトサイクル
P37/CLK
P34/HRQ
P35/HAK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P27 20/A23 16
(アドレス)
(アドレス)
P17 10/AD15 08
(アドレス)
P07 00/AD07 00
(アドレス)
リードデータ
<注意事項>
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ライトデータ
・P34/HRQ 端子に "H" レベルを入力した場合 , P35/HAK 端子が "L" レベルになる
まで P34/HRQ 端子を "H" レベルに保持し続けてください。
・P35/HAK 端子が "L" レベルの期間であってもウォッチドッグタイマはカウンタ
がクリアされることなく動作を継続します。ウォッチドッグタイマ制御レジス
タ (WDTC) の WT1/WT0 ビットで設定したウォッチドッグタイマのインターバ
ル時間以上ホールド状態を継続した場合 , ウォッチドッグリセットが発生しま
す。
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195
第 9 章 メモリアクセスモード
9.3 外部メモリアクセス制御信号の動作
196
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MB90860E Series
CM44-10144-4
第 10 章
I/O ポート
I/O ポートの機能について説明します。
10.1 I/O ポート
10.2 I/O ポートのレジスタ一覧
CM44-10144-4
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197
第 10 章 I/O ポート
10.1 I/O ポート
10.1
MB90860E Series
I/O ポート
それぞれのポートの各端子は , 対応する周辺が端子を用いない設定となっていると
き , ポート方向レジスタ (DDR) の設定により入力 , 出力の指定を行うことができま
す。端子が入力と指定されている場合は , 端子の論理レベルが読み出されます。端
子が出力と指定されている場合は , データレジスタ値が読み出されます。これは ,
リードモディファイライト命令のリードでも同じです。
■ I/O ポートの概要
図 10.1-1 に , I/O ポートのブロックダイヤグラムを示します。
図 10.1-1 I/O ポートのブロックダイヤグラム
内部データバス
データレジスタリード
データレジスタ
端子
データレジスタライト
方向レジスタ
方向レジスタライト
方向レジスタリード
198
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CM44-10144-4
第 10 章 I/O ポート
10.2 I/O ポートのレジスタ一覧
MB90860E Series
10.2
I/O ポートのレジスタ一覧
I/O ポートレジスタには 5 つがあります。
• ポートデータレジスタ (PDR0 ∼ A)
• ポート方向レジスタ (DDR0 ∼ A)
• プルアップ制御レジスタ (PUCR0 ∼ PUCR3)
• アナログ入力許可レジスタ (ADER)
• 入力レベル選択レジスタ (ILSR)
■ I/O ポートのレジスタ一覧
I/O ポートの各レジスタのビット構成を , 図 10.2-1 に示します。
図 10.2-1 I/O ポートのレジスタ一覧
ビット No.
アドレス : 000000H
アドレス : 000001H
アドレス : 000002H
アドレス : 000003H
アドレス : 000004H
アドレス : 000005H
アドレス : 000006H
アドレス : 000007H
アドレス : 000008H
アドレス : 000009H
アドレス : 00000AH
ビット No.
アドレス : 000010H
アドレス : 000011H
アドレス : 000012H
アドレス : 000013H
アドレス : 000014H
アドレス : 000015H
アドレス : 000016H
アドレス : 000017H
アドレス : 000018H
アドレス : 000019H
アドレス : 00001AH
ビット No.
アドレス : 00001CH
アドレス : 00001DH
アドレス : 00001EH
アドレス : 00001FH
ビット No.
アドレス : 00000BH
アドレス : 00000CH
アドレス : 00000DH
ビット No.
アドレス : 00000EH
アドレス : 00000FH
CM44-10144-4
7
6
5
4
3
2
1
0
P07
P06
P05
P04
P03
P02
P01
P00
P17
P16
P15
P14
P13
P12
P11
P10
P27
P26
P25
P24
P23
P22
P21
P20
P37
P36
P35
P34
P33
P32
P31
P30
P47
P46
P45
P44
P43
P42
P41
P40
P57
P56
P55
P54
P53
P52
P51
P50
P67
P66
P65
P64
P63
P62
P61
P60
P77
P76
P75
P74
P73
P72
P71
P70
P87
P86
P85
P84
P83
P82
P81
P80
P97
P96
P95
P94
P93
P92
P91
P90
PA1
PA0
7
6
5
4
3
2
1
0
D07
D06
D05
D04
D03
D02
D01
D00
D17
D16
D15
D14
D13
D12
D11
D10
D27
D26
D25
D24
D23
D22
D21
D20
D37
D36
D35
D34
D33
D32
D31
D30
D47
D46
D45
D44
D43
D42
D41
D40
D57
D56
D55
D54
D53
D52
D51
D50
D67
D66
D65
D64
D63
D62
D61
D60
D77
D76
D75
D74
D73
D72
D71
D70
D87
D86
D85
D84
D83
D82
D81
D80
D97
D96
D95
D94
D93
D92
D91
D90
SIL4
SIL3
SIL2
SIL1
SIL0
DA1
DA0
ポート 0 データレジスタ (PDR0)
ポート 1 データレジスタ (PDR1)
ポート 2 データレジスタ (PDR2)
ポート 3 データレジスタ (PDR3)
ポート 4 データレジスタ (PDR4)
ポート 5 データレジスタ (PDR5)
ポート 6 データレジスタ (PDR6)
ポート 7 データレジスタ (PDR7)
ポート 8 データレジスタ (PDR8)
ポート 9 データレジスタ (PDR9)
ポート A データレジスタ (PDRA)
ポート 0 方向レジスタ (DDR0)
ポート 1 方向レジスタ (DDR1)
ポート 2 方向レジスタ (DDR2)
ポート 3 方向レジスタ (DDR3)
ポート 4 方向レジスタ (DDR4)
ポート 5 方向レジスタ (DDR5)
ポート 6 方向レジスタ (DDR6)
ポート 7 方向レジスタ (DDR7)
ポート 8 方向レジスタ (DDR8)
ポート 9 方向レジスタ (DDR9)
ポート A 方向レジスタ (DDRA)
7
6
5
4
3
2
1
0
PU07
PU06
PU05
PU04
PU03
PU02
PU01
PU00
ポート 0 プルアップ制御レジスタ (PUCR0)
PU17
PU16
PU15
PU14
PU13
PU12
PU11
PU10
ポート 1 プルアップ制御レジスタ (PUCR1)
PU27
PU26
PU25
PU24
PU23
PU22
PU21
PU20
ポート 2 プルアップ制御レジスタ (PUCR2)
PU37
PU36
PU35
PU34
PU33
PU32
PU31
PU30
ポート 3 プルアップ制御レジスタ (PUCR3)
15/7
14/6
13/5
12/4
11/3
10/2
9/1
8/0
ADE15
ADE14
ADE13
ADE12
ADE11
ADE10
ADE9
ADE8
ポート 5 アナログ入力許可レジスタ (ADER5)
ADE7
ADE6
ADE5
ADE4
ADE3
ADE2
ADE1
ADE0
ポート 6 アナログ入力許可レジスタ (ADER6)
ADE23
ADE22
ADE21
ADE20
ADE19
ADE18
ADE17
ADE16
ポート 7 アナログ入力許可レジスタ (ADER7)
15/7
14/6
13/5
12/4
11/3
10/2
9/1
8/0
IL3
IL2
IL1
IL0
ILA
IL9
IL8
IL7
IL6
IL5
IL4
ILT3
ILT2
ILT1
ILT0
入力レベル選択レジスタ (ILSR0)
入力レベル選択レジスタ (ILSR1)
FUJITSU SEMICONDUCTOR LIMITED
199
第 10 章 I/O ポート
10.2 I/O ポートのレジスタ一覧
10.2.1
MB90860E Series
ポートデータレジスタ (PDR0 ∼ PDRA)
入出力ポートの R/W は , メモリへの R/W とは多少動作が異なり , 次のとおりになり
ますので注意してください。
• 入力モード
リード時 : 対応する端子のレベルが読み出されます。
ライト時 : 出力用のラッチに書き込まれます。
• 出力モード
リード時 : データレジスタラッチの値が読み出されます。
ライト時 : 出力用のラッチに書き込まれ , 対応する端子に出力されます。
ポートデータレジスタ (PDR) のビット構成の詳細を , 図 10.2-2 に示します。
■ ポートデータレジスタ (PDR)
図 10.2-2 ポートデータレジスタ (PDR)
7
6
5
4
3
2
1
0
初期値
アクセス
PDR0
アドレス : 000000H
P07
P06
P05
P04
P03
P02
P01
P00
XXXXXXXXB
R/W
ビット No.
PDR1
アドレス : 000001H
7
6
5
4
3
2
1
0
P17
P16
P15
P14
P13
P12
P11
P10
XXXXXXXXB
R/W
ビット No.
PDR2
アドレス : 000002H
7
6
5
4
3
2
1
0
P27
P26
P25
P24
P23
P22
P21
P20
XXXXXXXXB
R/W
7
6
5
4
3
2
1
0
P37
P36
P35
P34
P33
P32
P31
P30
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
ビット No.
ビット No.
PDR3
アドレス : 000003H
ビット No.
PDR4
アドレス : 000004H
ビット No.
PDR5
アドレス : 000005H
ビット No.
PDR6
アドレス : 000006H
6
5
4
3
2
1
0
P46
P45
P44
P43
P42
P41
P40
7
6
5
4
3
2
1
0
P57
P56
P55
P54
P53
P52
P51
P50
7
6
5
4
3
2
1
0
P67
P66
P65
P64
P63
P62
P61
P60
ビット No.
PDR7
アドレス : 000007H
7
6
5
4
3
2
1
0
P77
P76
P75
P74
P73
P72
P71
P70
ビット No.
PDR8
アドレス : 000008H
7
6
5
4
3
2
1
0
P87
P86
P85
P84
P83
P82
P81
P80
7
6
5
4
3
2
1
0
P97
P96
P95
P94
P93
P92
P91
P90
7
6
5
4
3
2
ビット No.
PDR9
アドレス : 000009H
ビット No.
PDRA
アドレス : 00000AH
200
7
P47
1
PA1
0
PA0
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第 10 章 I/O ポート
10.2 I/O ポートのレジスタ一覧
MB90860E Series
■ ポートデータレジスタの読出し
ポートデータレジスタ (PDR) を読み出した時に得られる値は , ポート方向レジスタ
(DDR) の状態と端子に接続される周辺機能の状態に依存します。
それぞれの組合せで得られる値を表 10.2-1 と表 10.2-2 に示します。
表 10.2-1 ポート 3 ∼ ポート 0 のポートデータレジスタの読み出し値
DDR の値
周辺機能の出力状態
読出し値
0 ( 入力 )
許可
周辺機能からの出力値
1 ( 出力 )
許可
出力ラッチの値 (PDR)
0 ( 入力 )
禁止
端子状態
1 ( 出力 )
禁止
出力ラッチの値 (PDR)
表 10.2-2 ポート A ∼ ポート 4 のポートデータレジスタの読み出し値
DDR の値
周辺機能の出力状態
読出し値
0 ( 入力 )
許可
周辺機能からの出力値
1 ( 出力 )
許可
周辺機能からの出力値
0 ( 入力 )
禁止
端子状態
1 ( 出力 )
禁止
出力ラッチの値 (PDR)
なお , 周辺機能で入力として使用する場合には , 接続されている端子の DDR を 0 ( 入力 )
にしてください。
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201
第 10 章 I/O ポート
10.2 I/O ポートのレジスタ一覧
10.2.2
MB90860E Series
ポート方向レジスタ (DDR0 ∼ DDRA)
ポート方向レジスタは次の機能を持ちます。
• ポートとして使用されている各端子のデータ方向の設定
• SIN(LIN-UART のシリアル入力 ) 端子の入力レベルの設定
■ ポート方向レジスタ (DDR0 ∼ DDRA)
ポート方向レジスタ (DDR0 ∼ DDRA) のビット構成の詳細を 図 10.2-3 に示します。
図 10.2-3 ポート方向レジスタ (DDR0 ∼ DDRA)
7
6
5
4
3
2
1
0
初期値
アクセス
DDR0
アドレス : 000010H
D07
D06
D05
D04
D03
D02
D01
D00
00000000B
R/W
ビット No.
DDR1
アドレス : 000011H
7
6
5
4
3
2
1
0
D17
D16
D15
D14
D13
D12
D11
D10
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000000B
R/W
00000100B
R/W
ビット No.
ビット No.
DDR2
アドレス : 000012H
ビット No.
DDR3
アドレス : 000013H
ビット No.
DDR4
アドレス : 000014H
ビット No.
DDR5
アドレス : 000015H
ビット No.
DDR6
アドレス : 000016H
ビット No.
DDR7
アドレス : 000017H
ビット No.
DDR8
アドレス : 000018H
7
6
5
4
3
2
1
0
D27
D26
D25
D24
D23
D22
D21
D20
7
6
5
4
3
2
1
0
D37
D36
D35
D34
D33
D32
D31
D30
7
6
5
4
3
2
1
0
D47
D46
D45
D44
D43
D42
D41
D40
7
6
5
4
3
2
1
0
D57
D56
D55
D54
D53
D52
D51
D50
7
6
5
4
3
2
1
0
D67
D66
D65
D64
D63
D62
D61
D60
7
6
5
4
3
2
1
0
D77
D76
D75
D74
D73
D72
D71
D70
7
6
5
4
3
2
1
0
D87
D86
D85
D84
D83
D82
D81
D80
ビット No.
DDR9
アドレス : 000019H
7
6
5
4
3
2
1
0
D97
D96
D95
D94
D93
D92
D91
D90
ビット No.
DDRA
アドレス : 00001AH
7
6
5
4
3
2
SIL4 SIL3 SIL2
W
W
W
SIL1 SIL0
W
W
1
0
DA1
DA0
R/W
R/W
[bit7 ∼ bit0]D00 ∼ D97:DDR0 ∼ DDRA
これらのビットはポートの入出力方向を設定します。各端子がポートとして使用され
ているときは , 対応する各端子を以下のように制御します。
"0" に設定した場合 : 対応する端子を入力モードに設定します。
"1" に設定した場合 : 対応する端子を出力モードに設定します。
202
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第 10 章 I/O ポート
10.2 I/O ポートのレジスタ一覧
MB90860E Series
[bit7 ∼ bit3]SIL4 ∼ SIL0:DDRA (bit7 ∼ bit3)
これらのビットは強制的に SIN(LIN-UART のシリアル入力 ) 端子の入力レベルを設定
します。SIL0∼ SIL4 は SIN0(LIN-UART0)∼ SIN4(LIN-UART4) に , それぞれ対応します。
"0" に設定した場合 : ILSR の対応する ILx ビットと ILTx ビットの設定によって入力レ
ベルは CMOS, オートモーティブまたは TTL が選択されます。
(ILSR については ,「10.2.5 入力レベル選択レジスタ (ILSR0,
ILSR1)」を参照してください。)
"1" に設定した場合 : ILSR の対応する ILx ビットと ILTx ビットの設定によらず , 入力
レベルは CMOS が選択されます。
これらのビットの初期値は "0" です。
表 10.2-3 SIN0/SIN1 入力レベル設定
DDRA
ILSR
SIL0/SIL1 ビット
IL8 ビット
SIN0(P82) / SIN1(P85)
入力レベル
0
0
オートモーティブレベル
0
1
CMOS レベル
1
x
CMOS レベル
表 10.2-4 SIN2 入力レベル設定
DDRA
ILSR
SIL2 ビット
IL5 ビット
0
0
オートモーティブレベル
0
1
CMOS レベル
1
x
CMOS レベル
SIN2(P50) 入力レベル
表 10.2-5 SIN3/SIN4 入力レベル設定
DDRA
ILSR
SIL3/SIL4 ビット
ILT1 ビット
IL1 ビット
SIN3(P12) / SIN4(P15)
入力レベル
0
0
0
オートモーティブレベル
0
0
1
CMOS レベル
0
1
x
TTL レベル
1
x
x
CMOS レベル
( 注意事項 ) SIL0 ∼ SIL4 は書込み専用です。これらのビットの読出し時は常に "1" が
読み出されます。したがって , DDRA レジスタに対して INC/DEC 命令の
ようなリードモディファイライト (RMW) が行われる命令を使用しないで
ください。
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203
第 10 章 I/O ポート
10.2 I/O ポートのレジスタ一覧
MB90860E Series
[bit2] DDRA: 未使用ビット
本ビットからは常に "1" が読み出されます。
本ビットへの書込みは影響しません。
204
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第 10 章 I/O ポート
MB90860E Series
10.2 I/O ポートのレジスタ一覧
10.2.3
プルアップ制御レジスタ (PUCR0 ∼ PUCR3)
ポート 0 ∼ポート 3 の各端子はプログラマブルなプルアップ抵抗を持ちます。この
レジスタの各ビットは , 対応するプルアップ抵抗の使用 / 不使用を制御します。
プルアップ制御レジスタ (PUCR0 ∼ PUCR3) のビット構成を 図 10.2-4 に , ブロッ
クダイヤグラムを 図 10.2-5 に示します。
■ プルアップ制御レジスタ (PUCR0 ∼ PUCR3)
図 10.2-4 プルアップ制御レジスタ (PUCR0 ∼ PUCR3) のビット構成
7
6
5
4
3
2
1
0
アドレス : 00001CH
PU07
PU06
PU05
PU04
PU03
PU02
PU01
PU00
リード / ライト
初期値
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
PU17
PU16
PU15
PU14
PU13
PU12
PU11
PU10
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
アドレス : 00001DH
リード / ライト
初期値
アドレス : 00001EH
リード / ライト
初期値
アドレス : 00001FH
7
6
5
4
3
2
1
0
PU27
PU26
PU25
PU24
PU23
PU22
PU21
PU20
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
15
14
13
12
11
10
9
8
PU37
PU36
PU35
PU34
PU33
PU32
PU31
PU30
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
リード / ライト
R/W
0
初期値
R/W: リード / ライト可能
ビット No.
PUCR0
ビット No.
PUCR1
ビット No.
PUCR2
ビット No.
PUCR3
■ プルアップ制御レジスタ (PUCR0 ∼ PUCR3) のブロックダイヤグラム
図 10.2-5 プルアップ制御レジスタ (PUCR0 ∼ PUCR3) のブロックダイヤグラム
プルアップ抵抗 ( 約 50 kΩ)
データレジスタ
ポート入出力
方向レジスタ
プルアップ制御レジスタ
内部データバス
入力モード時のプルアップ抵抗制御を行います。
"0" に設定した場合 : 入力モード時プルアップ抵抗なし。
"1" に設定した場合 : 入力モード時プルアップ抵抗あり。
<注意事項>
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出力モード時は意味を持ちません ( プルアップ抵抗なし ) 。
入出力モードはポート方向レジスタ (DDR) で決まります。
ストップモード時 (SPL=1) の場合は , プルアップ抵抗なしになります ( ハイイン
ピーダンス ) 。
ポートが外部バスとして使用される場合 , この機能は使用禁止になり , レジスタに
データは書き込まれません。
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205
第 10 章 I/O ポート
10.2 I/O ポートのレジスタ一覧
10.2.4
MB90860E Series
アナログ入力許可レジスタ (ADER5 ∼ ADER7)
アナログ入力許可レジスタ (ADER5 ∼ ADER7) のビット構成を , 図 10.2-6 に示しま
す。
■ アナログ入力許可レジスタ (ADER5 ∼ ADER7)
図 10.2-6 アナログ入力許可レジスタ (ADER5 ∼ ADER7) のビット構成
ADER7
bit
アドレス : 00000DH
ADER6
bit
アドレス : 00000CH
ADER5
bit
アドレス : 00000BH
15
14
13
12
11
10
9
8
ADE23
ADE22
ADE21
ADE20
ADE19
ADE18
ADE17
ADE16
7
6
5
4
3
2
1
0
ADE7
ADE6
ADE5
ADE4
ADE3
ADE2
ADE1
ADE0
15
14
13
12
11
10
9
8
ADE15
ADE14
ADE13
ADE12
ADE11
ADE10
ADE9
ADE8
初期値
アクセス
11111111 B
R/W
11111111 B
R/W
11111111 B
R/W
R/W: リード / ライト可能
ADER5 ∼ ADER7 の各ビットは , ポート 7 ∼ポート 5 の各端子のアナログ入力を許可 /
禁止に設定します。ADER5 ∼ ADER7 はそれぞれポート 7 ∼ポート 5 に対応しています。
"0" に設定した場合 : 対応する端子を , アナログ入力禁止に設定します。アナログ入力禁
止に設定された端子は入出力ポート , および A/D コンバータ以外の
周辺機能の入出力端子として利用することができます。
"1" に設定した場合 : 対応する端子をアナログ入力モードに設定します。アナログ入力
モードに設定された端子は , A/D コンバータのアナログ入力専用
端子となります。入出力ポート , および他の周辺機能の入出力端
子としての利用はできません。
<注意事項>
206
アナログ入力許可ビット (ADE23 ∼ ADE0) を "1" に設定した場合 , ポート 7 ∼
ポート 5 の各端子は A/D コンバータ用のアナログ入力端子となります。ADEx
ビットは初期値が 1 ですので , 初期状態ではポート 7 ∼ポート 5 の各端子を入出
力ポートおよび , A/D コンバータ以外の周辺機能の入出力端子として使用すること
はできません。入出力ポートまたは , 他の周辺機器の入出力端子として使用する場
合は ADEx ビットを "0" に設定してください。
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第 10 章 I/O ポート
MB90860E Series
10.2 I/O ポートのレジスタ一覧
10.2.5
入力レベル選択レジスタ (ILSR0, ILSR1)
入力レベル選択レジスタによりオートモーティブ・ヒステリシス入力レベルから
CMOS ヒステリシス入力レベルかまたは TTL 入力レベルに設定を変更することがで
きます。
■ 入力レベル選択レジスタ (ILSR0, ILSR1)
図 10.2-7 入力レベル選択レジスタ (ILSR0, ILSR1) のビット構成
アドレス
bit 15
14
13
12
ILSR1 : 00000FH
ILSR0 : 00000EH ILT3 ILT2 ILT1 ILT0
リード / ライト : R/W R/W R/W R/W
初期値 : 0/1 0/1 0/1 0/1
11
10
9
8
7
6
5
4
3
2
1
0
-
ILA
IL9
IL8
IL7
IL6
IL5
IL4
IL3
IL2
IL1
IL0
-
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0/1
0/1
0/1
0/1
0/1
0/1
0/1
0/1
0/1
0/1
0/1
R/W : リード / ライト可能
― : 未定義
[bit10 ∼ bit0] ILA ∼ IL0
これらのビットは , 対応するポートの入力レベルを選択するビットです。
IL0 ∼ ILA は , ポート 0 ∼ポート A にそれぞれ対応しています。
"0" に設定した場合 : オートモーティブ入力レベルになります。
"1" に設定した場合 : CMOS 入力レベルになります。
これらのビットの初期値は , 動作モード ( モード端子 ) の設定に依存します。
• フラッシュメモリモード…初期値 "1" (CMOS 入力 )
• その他のモード…初期値 "0" ( オートモーティブ )
[bit11] 未使用ビット
本ビットからは , 常に "0" が読み出されます。書込みは影響しません。
[bit15 ∼ bit12] ILT3 ∼ ILT0
これらのビットは , 対応するポートの入力レベルを TTL にするか CMOS/ オートモー
ティブにするかを選択するビットです。ILT0 ∼ ILT3 ビットはポート 0 ∼ポート 3 に
それぞれ対応しています。
"0" に設定した場合 : 対応するポートの入力レベルは , IL0 ∼ ILA ビットによって CMOS
入力レベルかオートモーティブ入力レベルに設定されます。
"1" に設定した場合 : IL0 ∼ ILA ビットの設定によらず TTL 入力レベルに設定します。
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207
第 10 章 I/O ポート
10.2 I/O ポートのレジスタ一覧
MB90860E Series
■ 入力レベル選択レジスタ (ILSR0, ILSR1) の初期値
ILSR0, ILSR1 レジスタの各ビットの初期値は下表のように , 外部リセット入力解除後
の MD2, MD1, MD0 端子状態に依存します。
各動作モードについての詳細は ,「第 9 章 メモリアクセスモード」をご参照願います。
表 10.2-6 モード端子と入力レベル選択レジスタ (ILSR0, ILSR1) 初期値の関係
初期値
MD2
MD1
MD0
動作モード
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
フラッシュ
シリアル書込み
0
1
1
1
フラッシュメモリ
0
208
ポート入力レベル
ILT0 ∼
ILT3
IL0 ∼
ILA
ポート 0 ∼
ポート 3
ポート 4 ∼
ポート A
外部ベクタモード 0
1
0
TTL
オート
モーティブ
外部ベクタモード 1
1
0
TTL
オート
モーティブ
オート
モーティブ
オート
モーティブ
0
オート
モーティブ
オート
モーティブ
1
CMOS
CMOS
予約
内部ベクタモード
0
0
予約
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第 11 章
タイムベースタイマ
タイムベースタイマの機能と動作について説明し
ます。
11.1 タイムベースタイマの概要
11.2 タイムベースタイマのブロックダイヤグラム
11.3 タイムベースタイマの構成
11.4 タイムベースタイマの割込み
11.5 タイムベースタイマの動作説明
11.6 タイムベースタイマ使用上の注意
11.7 タイムベースタイマのプログラム例
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209
第 11 章 タイムベースタイマ
11.1 タイムベースタイマの概要
11.1
MB90860E Series
タイムベースタイマの概要
タイムベースタイマは , メインクロック ( メイン発振クロックの 2 分周 ) に同期して
カウントアップする 18 ビットフリーランカウンタ ( タイムベースタイマカウンタ )
です。
• 4 種類のインターバル時間を選択でき , インターバル時間ごとに割込み要求が発生
できます。
• 発振安定待ち時間用タイマや周辺機能に動作クロックを供給します。
■ インターバルタイマ機能
• タイムベースタイマのカウンタが ,
インターバル時間選択ビット
(TBTC:TBC1,
TBC0) で設定したインターバル時間に達すると , オーバフロー ( 桁上り ) が発生し
(TBTC: TBOF=1) , 割込み要求が発生します。
• オーバフロー発生による割込みが許可されている場合は (TBTC: TBIE=1) , オーバ
フローが発生すると (TBTC: TBOF=1) , 割込みが発生します。
• タイムベースタイマのインターバル時間は , 次の 4 種類から選択できます。タイム
ベースタイマのインターバル時間を表 11.1-1 に示します
表 11.1-1 タイムベースタイマのインターバル時間
カウントクロック
インターバル時間
212/HCLK ( 約 1.0ms)
214/HCLK ( 約 4.1ms)
2/HCLK (0.5μs)
216/HCLK ( 約 16.4ms)
219/HCLK ( 約 131.1ms)
HCLK: 発振クロック
( ) 内は発振クロックが 4MHz で動作している場合
210
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第 11 章 タイムベースタイマ
11.1 タイムベースタイマの概要
MB90860E Series
■ クロック供給
• 発振安定待ち時間用のタイマや , PPG タイマ , ウォッチドッグタイマなどの周辺機
能へ動作クロックを供給します。タイムベースタイマから各周辺に供給されるク
ロックの周期を , 表 11.1-2 に示します。
表 11.1-2 タイムベースタイマから供給されるクロック周期
クロック供給先
クロック周期
210/HCLK ( 約 256μs)
213/HCLK ( 約 2.0ms)
発振安定待ち時間 *
215/HCLK ( 約 8.2ms)
217/HCLK ( 約 32.8ms)
212/HCLK ( 約 1.0ms)
214/HCLK ( 約 4.1ms)
ウォッチドッグタイマ
216/HCLK ( 約 16.4ms)
219/HCLK ( 約 131.1ms)
PPG タイマ
29/HCLK ( 約 128μs)
HCLK: 発振クロック
( ) 内は発振クロックが 4MHz で動作している場合
*: 発振開始直後の発振周期は不安定なため , 発振待ち時間は目安の値です。
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211
第 11 章 タイムベースタイマ
11.2 タイムベースタイマのブロックダイヤグラム
MB90860E Series
タイムベースタイマのブロックダイヤグラム
11.2
タイムベースタイマは , 以下のブロックで構成されています。
• タイムベースタイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• タイムベースタイマ制御レジスタ (TBTC)
■ タイムベースタイマのブロックダイヤグラム
図 11.2-1 タイムベースタイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
PPG タイマへ
タイムベースタイマカウンタ
21/HCLK
× 21 × 22 × 23
⋅⋅⋅ ⋅⋅⋅
× 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218
OF
OF
OF
OF
クロック制御部
発振安定待ち時間
セレクタへ
パワーオンリセット
ストップモード
CKSCR : MCS=1→0*1
CKSCR : SCS=0→1*2
カウンタ
クリア回路
インターバル
タイマセレクタ
TBOF クリア
タイムベースタイマ制御レジスタ
(TBTC)
予約
⎯
TBOF セット
⎯
TBIE TBOF
TBR
TBC1 TBC0
タイムベースタイマ割込み信号
OF
HCLK
*1
*2
: オーバフロー
: 発振クロック
: マシンクロックをメインクロックから PLL クロック切換え
: マシンクロックをサブクロックからメインクロックへ切換え
タイムベースタイマの実際の割込み要求番号は次のとおりです。
割込み要求番号 : #25 (19H)
212
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第 11 章 タイムベースタイマ
11.2 タイムベースタイマのブロックダイヤグラム
MB90860E Series
● タイムベースタイマカウンタ
発振クロック (HCLK) の 2 分周クロックをカウントクロックとする , 18 ビットアップ
カウンタです。
● カウンタクリア回路
タイムベースタイマカウンタの値は , 次の要因によってクリアされます。
• タイムベースタイマ制御レジスタのタイムベースタイマカウンタクリアビット
(TBTC: TBR=0)
• パワーオンリセット
• メインストップモード , PLL ストップモードへの遷移
(CKSCR:SCS=1, LPMCR: STP=1)
• クロックモードの切換え ( メインクロックモードから PLL クロックモード , サブク
ロックモードから PLL クロックモード , またはサブクロックモードからメインク
ロックモード )
● インターバルタイマセレクタ
タイムベースタイマカウンタの出力を 4 種類から選択します。選択したインターバル
時間のビットがカウントアップによってオーバフロー (桁上がり) すると割込み要求が
発生します。
● タイムベースタイマ制御レジスタ (TBTC)
インターバル時間の選択 , タイムベースタイマカウンタのクリア , 割込みの許可または
禁止 , 割込み要求の状態確認とクリアを行います。
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213
第 11 章 タイムベースタイマ
11.3 タイムベースタイマの構成
11.3
MB90860E Series
タイムベースタイマの構成
タイムベースタイマのレジスタ , 割込み要因を示します。
■ タイムベースタイマのレジスタ一覧と初期値の一覧
図 11.3-1 タイムベースタイマのレジスタと初期値の一覧
bit
タイムベースタイマ制御レジスタ
(TBTC)
15
14
13
12
11
10
9
8
1
×
×
0
0
1
0
0
× : 不定
■ タイムベースタイマでの割込み要求の発生
タイムベースタイマは , 選択したインターバルタイマ用のカウンタビットがインター
バル時間に達すると , タイムベースタイマ制御レジスタのオーバフロー割込み要求フ
ラグビット (TBTC: TBOF) に "1" がセットされます。割込みが許可されている場合に
(TBTC: TBIE=1) , オーバフロー割込み要求フラグビットがセットされると (TBTC:
TBOF=1) , 割込み要求が発生します。
214
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第 11 章 タイムベースタイマ
MB90860E Series
11.3 タイムベースタイマの構成
11.3.1
タイムベースタイマ制御レジスタ (TBTC)
タイムベースタイマ制御レジスタ (TBTC) では , 次の設定ができます。
• タイムベースタイマのインターバル時間の選択
• タイムベースタイマのカウンタ値のクリア
• オーバフロー発生による割込み要求の許可または禁止
• オーバフロー発生による割込み要求フラグの状態確認とクリア
■ タイムベースタイマ制御レジスタ (TBTC)
図 11.3-2 タイムベースタイマ制御レジスタ (TBTC)
アドレス
0000A9H
15
14
13
12
11
10
9
8
初期値
予約
TBIE TBOF TBR TBC1 TBC0
R/W
R/W R/W
W
R/W R/W
1XX00100B
bit9
bit8
TBC1 TBC0
インターバル時間選択ビット
0
0
212/HCLK ( 約 1.0 ms)
0
1
214/HCLK ( 約 4.1 ms)
1
0
216/HCLK ( 約 16.4 ms)
1
1
219/HCLK ( 約 131.1 ms)
HCLK: 発振クロック
( ) 内は発振クロック 4 MHz で動作した場合の値
bit10
TBR
0
タイムベースタイマカウンタクリアビット
読出し時
書込み時
タイムベースタイマカウンタを
クリアする
常に "1" が読み出されます TBOF ビットをクリアする
1
影響なし
bit11
TBOF
オーバフロー割込み要求フラグビット
読出し時
書込み時
0
選択したカウントビットの
クリアされます
オーバフローなし
1
選択したカウントビットの
影響なし
オーバフローあり
bit12
TBIE
オーバフロー割込み許可ビット
0
オーバフロー割込み要求の禁止
1
オーバフロー割込み要求の許可
bit15
R/W
W
X
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: リード / ライト可能
: ライトオンリ
: 不定
: 初期値
: 未定義
予約
予約ビット
1 必ず "1" に設定してください。
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215
第 11 章 タイムベースタイマ
11.3 タイムベースタイマの構成
MB90860E Series
表 11.3-1 タイムベースタイマ制御レジスタ (TBTC) の機能
ビット名
bit15
予約 : 予約ビット
必ず "1" に設定してください。
bit14,
bit13
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
TBIE:
オーバフロー割込み
許可ビット
タイムベースタイマカウンタのインターバルタイマ用
ビットのオーバフローによる割込みを許可または禁止し
ます。
"0" に設定した場合 : オーバフローが発生しても (TBOF =
1) 割込み要求は発生しません。
"1" に設定した場合 : オーバフローが発生すると (TBOF =
1) 割込み要求が発生します。
TBOF:
オーバフロー割込み
要求フラグビット
タイムベースタイマカウンタのインターバルタイマ用
ビットのオーバフロー ( 桁上がり ) を示します。
割込みを許可している場合は (TBIE=1) , オーバフロー ( 桁
上がり ) が発生すると (TBOF=1) , 割込み要求が発生しま
す。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 無効です。変化しません。
リードモディファイ
ライト系の命令で
読み出した場合
: "1" が読み出されます。
( 注意事項 )
1) TBOF ビットをクリアする場合は , 割込みを禁止す
るか (TBIE=0) , プロセッサステータスの割込みマ
スクレジスタ (ILM) で割込みをマスクしてから
行ってください。
2) TBOF ビットは "0" の書込み , メインストップモー
ドへの遷移 , PLL ストップモードへの遷移 , サブク
ロックモードからメインクロックモードへの遷移 ,
サブクロックモードから PLL クロックモードへの
遷移 , メインクロックモードから PLL クロック
モードへの遷移 , タイムベースタイマカウンタクリ
アビット (TBR) への "0" 書込み , およびリセットに
よってクリアされます。
bit10
TBR:
タイムベースタイマ
カウンタクリアビット
タイムベースタイマカウンタの全ビットをクリアします。
"0" に設定した場合 : タイムベースタイマカウンタのすべ
てのビットが "0" にクリアされま
す。TBOF ビットもクリアされます。
"1" に設定した場合 : 無効です。変化しません。
読み出した場合 : 常に "1" が読み出されます。
bit9,
bit8
TBC1, TBC0:
インターバル時間選択
ビット
タイムベースタイマカウンタのインターバルタイマの周
期を設定します。
• TBC1, TBC0 ビットの設定によって , タイムベースタイ
マのインターバル時間が設定されます。
• 4 種類のインターバル時間が選択できます。
bit12
bit11
216
機能
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11.4
タイムベースタイマの割込み
第 11 章 タイムベースタイマ
11.4 タイムベースタイマの割込み
タイムベースタイマは , タイムベースタイマ制御レジスタで設定されたインターバ
ル時間に対応するタイムベースタイマカウンタのインターバル時間用ビットが桁上
がり ( オーバフロー ) することによって割込み要求を発生します ( インターバルタイ
マ機能 ) 。
■ タイムベースタイマの割込み
• タイムベースタイマは , メインクロック ( 発振クロックの 2 分周 ) が入力されている
限り , カウントアップし続けます。
• タイムベースタイマ制御レジスタの TBC1, TBC0 ビットで設定したインターバル時
間に達すると , タイムベースタイマカウンタにおいて選択したインターバル時間に
対応するインターバル時間選択ビットが桁上がりして , オーバフローが発生しま
す。
• インターバル時間選択ビットのオーバフローが発生すると , タイムベースタイマ制
御レジスタのオーバフロー割込み要求フラグビット (TBTC: TBOF) が "1" にセット
されます。
• 割込みが許可されている場合に (TBTC: TBIE=1) , タイムベースタイマ制御レジス
タのオーバフロー割込み要求フラグビットがセットされると (TBTC: TBOF=1) , 割
込み要求が発生します。
• タイムベースタイマ制御レジスタのオーバフロー割込み要求フラグビット (TBTC:
TBOF) は , 割込みの許可または禁止にかかわらず (TBTC: TBIE) , 設定したインター
バル時間に達するとセットされます。
• オーバフロー割込み要求フラグビット (TBTC: TBOF) のクリアは , 割込み処理でタ
イムベースタイマの割込みを禁止 (TBTC: TBIE=0) するか , プロセッサステータス
(PS) の ILM ビットでタイムベースタイマの割込みをマスクしてから , TBOF ビット
に "0" を書き込んでクリアしてください。
<注意事項>
タイムベースタイマ制御レジスタのオーバフロー割込み要求フラグビットがセッ
トされている状態で (TBTC: TBOF=1) 割込みを許可した場合は (TBTC: TBIE=1) ,
直ちに割込み要求が発生します。
■ タイムベースタイマの割込みと EI2OS/DMA 転送の対応
• タイムベースタイマは , 拡張インテリジェント I/O サービス (EI2OS) および DMA 転
送には対応していません。
• 割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「3.2 割込み
ベクタ」を参照してください。
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217
第 11 章 タイムベースタイマ
11.5 タイムベースタイマの動作説明
11.5
MB90860E Series
タイムベースタイマの動作説明
タイムベースタイマは , インターバルタイマまたは発振安定待ち時間用タイマとし
て動作します。また , 周辺機能へクロックを供給しています。
■ インターバルタイマ機能
インターバル時間ごとに割込みを発生させると , インターバルタイマとして使用でき
ます。
タイムベースタイマをインターバルタイマとして動作させるには , 図 11.5-1 の設定が
必要です。
● タイムベースタイマの設定
図 11.5-1 タイムベースタイマの設定
bit15 14
タイムベースタイマ制御レジスタ
(TBTC)
予約
13
12
11
10
9 bit8
TBIE TBOF TBR TBC1 TBC0
1
0
0
: 未定義ビット
: 使用ビット
0 : "0" に設定
1 : "1" に設定
● インターバルタイマ機能の動作
タイムベースタイマは , 設定したインターバル時間ごとに割込みを発生させることに
よってインターバルタイマとして使用できます。
• タイムベースタイマは , 発振クロックが起動している限り , メインクロック ( 発振ク
ロックの 2 分周 ) に同期してカウントアップを続けます。
• タイムベースタイマ制御レジスタのインターバル時間選択ビット (TBTC:TBC1, TBC0)
で設定したインターバル時間に達すると , タイムベースタイマカウンタは桁上がり
によるオーバフローが発生し , オーバフロー割込み要求フラグビット (TBTC:
TBOF) に "1" がセットされます。
• 割込みを許可している場合に (TBTC: TBIE=1) , オーバフロー割込み要求フラグビッ
トがセットされると (TBTC: TBOF=1) , 割込み要求が発生します。
<注意事項>
218
インターバル時間は , タイムベースタイマカウンタのクリア動作によって設定した
インターバル時間よりも長くなる場合があります。
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第 11 章 タイムベースタイマ
11.5 タイムベースタイマの動作説明
MB90860E Series
● タイムベースタイマの動作例
インターバルタイマ動作について , 次の状態の動作を図 11.5-2 に示します。
• パワーオンリセットが発生した場合
• インターバルタイマ機能動作中にスリープモードに移行した場合
• インターバルタイマ機能動作中にストップモードに移行した場合
• タイムベースタイマカウンタクリアの要求があった場合
ストップモードに移行するとタイムベースタイマカウンタはクリアされ , カウント
アップ動作を停止します。ストップモードから復帰すると , タイムベースタイマはメイ
ンクロック発振安定待ち時間をカウントします。
図 11.5-2 タイムベースタイマの動作例
カウンタ値
ストップモードへの
移行によるクリア
3FFFFH
発振安定待ち
オーバフロー
00000H
CPU 動作開始 インターバル周期
(TBTC: TBC1.TBC0 = 11B)
パワーオンリセット
カウンタクリア
(TBTC: TBR = 0)
割込み処理でクリア
TBOF ビット
TBIE ビット
SLP ビット
(LPMCR レジスタ )
スリープ
タイムベースタイマのインターバル
割込みでスリープ解除
ストップ
STP ビット
(LPMCR レジスタ )
インターバル時間選択ビット (TBTC: TBC1, TBC0) に 11B を設定した場合 (219/HCLK)
: 発振安定待ち時間
HCLK : 発振クロック
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219
第 11 章 タイムベースタイマ
11.5 タイムベースタイマの動作説明
MB90860E Series
■ 発振安定待ち時間用タイマの動作
タイムベースタイマは , メインクロックおよび PLL クロックの発振安定待ち時間用タ
イマとして使用できます。
• 発振安定待ち時間は , タイムベースタイマカウンタが "0" からカウントアップして
いき , 設定した発振安定待ち時間選択ビットがオーバフロー ( 桁上り ) するまでの時
間となります。
タイムベースタイマのクリア条件と発振安定待ち時間について , 表 11.5-1 に示します。
表 11.5-1 タイムベースタイマのクリア条件と発振安定待ち時間 (1 / 2)
動作
カウンタ
クリア
TBOF
クリア
タイムベースタイマカウンタ
クリアビット (TBTC: TBR) への
"0" 書込み
○
○
パワーオンリセット
○
○
メインクロック発振安定待ち時
間終了後 , メインクロックモード
へ
ウォッチドッグリセット
×
○
なし
外部リセット
×
○
なし
ソフトウェアリセット
×
○
なし
メインクロック→ PLL クロック
(CKSCR: MCS=1 → 0)
○
○
PLL クロック発振安定待ち時間
終了後 , PLL クロックモードへ
メインクロック→サブクロック
(CKSCR: SCS=1 → 0)
×
×
サブクロック発振安定待ち時間
終了後 , サブクロックモードへ
サブクロック→メインクロック
(CKSCR: SCS=0 → 1)
○
○
メインクロック発振安定待ち時
間終了後 , メインクロックモード
へ
サブクロック→ PLL クロック
(CKSCR: MCS=0, SCS=0 → 1)
○
○
メインクロック発振安定待ち時
間終了後 , PLL クロックモードへ
PLL クロック→メインクロック
(CKSCR: MCS=0 → 1)
×
×
なし
PLL クロック→サブクロック
(CKSCR: MCS=0, SCS=1 → 0)
×
×
なし
発振安定待ち時間
リセット
クロックモードの切換え
220
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第 11 章 タイムベースタイマ
11.5 タイムベースタイマの動作説明
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表 11.5-1 タイムベースタイマのクリア条件と発振安定待ち時間 (2 / 2)
カウンタ
クリア
TBOF
クリア
発振安定待ち時間
メインストップモード解除
○
○
メインクロック発振安定待ち時
間終了後 , PLL クロックモードへ
PLL ストップモード解除
○
○
メインクロック発振安定待ち時
間終了後 , PLL クロックモードへ
サブストップモード解除
×
×
サブクロック発振安定待ち時間
終了後 , サブクロックモードへ
×
×
なし
メインクロックモードに復帰
×
×
なし
サブクロックモードに復帰
×
×
なし
PLL クロックモードに復帰
×
×
なし
メインスリープモード解除
×
×
なし
サブスリープモード解除
×
×
なし
PLL スリープモード解除
×
×
なし
動作
ストップモードの解除
時計モードの解除
サブ時計モードの解除
タイムベースタイマモードの解除
スリープモードの解除
■ 動作クロック供給
タイムベースタイマは , PPG タイマおよびウォッチドッグタイマに動作クロックを供
給しています。
<注意事項>
タイムベースタイマカウンタをクリアする場合は , タイムベースタイマの出力を使
用しているウォッチドッグタイマや PPG タイマなどの周辺機能の動作に影響があ
るのでご注意ください。
<参照>
• PPG タイマについては「第 16 章 8/16 ビット PPG タイマ」を参照してくだ
さい。
• ウォッチドッグタイマについては「第 12 章 ウォッチドッグタイマ」を参照し
てください。
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221
第 11 章 タイムベースタイマ
11.6 タイムベースタイマ使用上の注意
MB90860E Series
タイムベースタイマ使用上の注意
11.6
タイムベースタイマを使用するにあたっての注意点を示します。
■ タイムベースタイマ使用上の注意
● 割込み要求をクリアする場合
タイムベースタイマ制御レジスタのオーバフロー割込み要求フラグビットは (TBTC:
TBOF=0) , 割込みを禁止するか (TBTC: TBIE=0) , プロセッサステータスの割込みレベ
ルマスクレジスタでタイムベースタイマの割込みをマスクしてからクリアしてくださ
い。
● タイムベースタイマカウンタをクリアする場合
タイムベースタイマカウンタをクリアすると , 次の動作に影響が出るのでご注意くだ
さい。
• タイムベースタイマをインターバルタイマとして使用している場合 ( インターバル
割込み )
• ウォッチドッグタイマが使用されている場合
• PPG タイマの動作クロックとしてタイムベースタイマからの供給クロックを使用し
ている場合
● 発振安定待ち時間用タイマとして使用している場合
• 電源投入後またはメインストップモード , PLL ストップモード , サブクロックモー
ドでは発振クロックは停止しています。したがって , 発振動作を開始すると , タイ
ムベースタイマによってメインクロック発振安定待ち時間をとります。高速発振入
力端子に接続する振動子の種類によって , 適切な発振安定待ち時間を選択する必要
があります。
<参照>
発振安定待ち時間の詳細については , 「6.6 発振安定待ち時間」を参照してください。
● タイムベースタイマからクロック供給をしている周辺機能について
• 発振クロックが停止する動作モード (PLL ストップモード , サブクロックモード , メ
インストップモード ) に遷移すると , タイムベースタイマカウンタはクリアされ , タ
イムベースタイマの動作は停止します。
• タイムベースタイマカウンタがクリアされると , クリアからのインターバル時間が
必要となり , タイムベースタイマから供給されているクロックは , "H" レベルが短く
なるか , "L" レベルが 1/2 周期長くなる場合があります。
• ウォッチドッグタイマの場合 , ウォッチドッグタイマカウンタはタイムベースタイ
マカウンタのクリアと同時にクリアされるので正常にカウント動作します。
222
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第 11 章 タイムベースタイマ
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11.7 タイムベースタイマのプログラム例
11.7
タイムベースタイマのプログラム例
タイムベースタイマのプログラム例を示します。
■ タイムベースタイマのプログラム例
● 処理内容
212/HCLK (HCLK: 発振クロック ) のインターバル割込みを繰り返し発生します。イン
ターバル時間は , 約 1.0ms (4MHz で動作している場合 ) となります。
● コーディング例
ICR07
EQU
0000B7H
; タイムベースタイマ割込み制御レジスタ
TBTC
EQU
0000A9H
; タイムベースタイマ制御レジスタ
TBOF
EQU
TBTC:3
; 割込み要求フラグビット
TBIE
EQU
TBTC:2
; 割込み許可ビット
;------- メインプログラム --------------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR07 #00H
; 割込みレベル 0 ( 最強 )
MOV
I:TBTC,#10000000B
; 上位 3 ビットは固定
;TBOF クリア ,
; カウンタクリアインターバル時間
;212/HCLK 選択
LOOP:
SETB
I:TBIE
; 割込み許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
MOV
A,#00H
; 無限ループ
MOV
A,#01H
BRA
LOOP
;------- 割込みプログラム ------------------------------------WARI:
CODE
CLRB
I:TBIE
; 割込み許可ビットをクリア
CLRB
I:TBOF
; 割込み要求フラグをクリア
・
ユーザ処理
・
SETB
I:TBIE
; 割込み許可
; 割込み処理から復帰
RETI
ENDS
;------- ベクタ設定 ---------------------------------------VECT
CSEG
ABS=0FFH
ORG
CM44-10144-4
0FF98H
; 割込み番号 #25 (19H) にベクタ設定
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223
第 11 章 タイムベースタイマ
11.7 タイムベースタイマのプログラム例
VECT
224
DSL
WARI
ORG
0FFDCH
DSL
START
DB
ENDS
00H
END
START
MB90860E Series
; リセットベクタ設定
; シングルチップモードに設定
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第 12 章
ウォッチドッグタイマ
ウォッチドッグタイマの機能と動作について説明
します。
12.1 ウォッチドッグタイマの概要
12.2 ウォッチドッグタイマの構成
12.3 ウォッチドッグタイマのレジスタ
12.4 ウォッチドッグタイマの動作説明
12.5 ウォッチドッグタイマ使用上の注意
12.6 ウォッチドッグタイマのプログラム例
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225
第 12 章 ウォッチドッグタイマ
12.1 ウォッチドッグタイマの概要
12.1
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ウォッチドッグタイマの概要
ウォッチドッグタイマは , タイムベースタイマまたは時計タイマをカウントクロッ
クとする 2 ビットのカウンタです。カウンタがインターバル時間内にクリアされな
い場合は , CPU をリセットします。
■ ウォッチドッグタイマ機能
• ウォッチドッグタイマは ,
プログラムの暴走を対策するためのタイマカウンタで
す。ウォッチドッグタイマが起動されると , ウォッチドッグタイマのカウンタを設
定したインターバル時間内にクリアし続ける必要があります。ウォッチドッグタイ
マのカウンタがクリアされずに設定したインターバル時間に達すると , CPU がリ
セットされます。これをウォッチドッグタイマと呼びます。
• ウォッチドッグタイマのインターバル時間は , カウントクロックとして入力するク
ロック周期に起因し , 最小時間から最大時間の間にウォッチドッグリセットが発生
します。
• クロックソースの出力先は時計タイマ制御レジスタのウォッチドッグクロック選
択ビット (WTC: WDCS) で設定します。
• ウォッチドッグタイマのインターバル時間は , ウォッチドッグタイマ制御レジスタ
のタイムベースタイマ出力選択ビット / 時計タイマ出力選択ビット (WDTC: WT1,
WT0) で設定します。
ウォッチドッグタイマのインターバル時間を , 表 12.1-1 に示します。
表 12.1-1 ウォッチドッグタイマのインターバル時間
最小
最大
クロック周期
最小
最大
クロック周期
約 3.58ms
約 4.61ms
214 ± 211/
HCLK
約 0.457s
約 0.576s
(212 ± 29)/
SCLK
約 14.33ms
約 18.3ms
216 ± 213/
HCLK
約 3.584s
約 4.608s
(215 ± 212)/
SCLK
約 57.23ms
約 73.73ms
218 ± 215/
HCLK
約 7.168s
約 9.216s
(216 ± 213)/
SCLK
約 458.75ms
約 589.82ms
221 ± 218/
HCLK
約 14.336s
約 18.432s
(217 ± 214)/
SCLK
HCLK: 発振クロック (4MHz) , SCLK: サブクロック (8.192kHz)
<注意事項>
226
• ウォッチドッグタイマのカウントクロックをタイムベースタイマ出力 ( 桁上が
り信号 ) としている場合に , タイムベースタイマがクリアされると , ウォッチ
ドッグリセットの発生時間が長くなる場合があります。
• マシンクロックとしてサブクロックを使用する場合は , 必ず時計タイマ制御レ
ジスタ (WTC) のウォッチドッグタイマクロックソース選択ビット (WDCS) を
"0" に設定して , 時計タイマの出力を選択するようにしてください。
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第 12 章 ウォッチドッグタイマ
12.2 ウォッチドッグタイマの構成
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12.2
ウォッチドッグタイマの構成
ウォッチドッグタイマは , 以下のブロックで構成されています。
• カウントクロックセレクタ
• ウォッチドッグタイマカウンタ (2 ビットカウンタ )
• ウォッチドッグリセット発生回路
• カウンタクリア制御回路
• ウォッチドッグタイマ制御レジスタ (WDTC)
■ ウォッチドッグタイマのブロックダイヤグラム
図 12.2-1 ウォッチドッグタイマのブロックダイヤグラム
時計タイマ制御レジスタ (WTC)
ウォッチドッグタイマ制御レジスタ (WDTC)
WRST ERST SRST
PONR
ウォッチドッグタイマ
WTE
WT1
WT0
2
タイムベースタイマ
モードに移行
カウント
クロック
セレクタ
カウンタ
クリア
制御回路
時計モードに移行
ストップモードに移行
リセットの
発生
停止
起動
リセットの発生
スリープモードに移行
WDCS
2 ビット
カウンタ
内部
リセット
発生回路へ
ウォッチドッグ
リセット
発生回路
クリア
4
4
( タイムベースタイマカウンタ )
メインクロック
(HCLK の 2 分周 )
× 21 × 22
⋅⋅⋅
× 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218
( 時計カウンタ )
サブクロック
SCLK*
× 21 × 22
⋅⋅⋅
× 25 × 26 × 27 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215
HCLK : 発振クロック
SCLK : サブクロック
* : SCLK は低速発振用端子 X0A, X1A に入力されるクロックの 2 分周または 4 分周となります。
分周比の設定は PLL/ サブクロック制御レジスタ (PSCCR) の SCDS ビットで行います。
(「第 6 章 クロック」を参照 )
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227
第 12 章 ウォッチドッグタイマ
12.2 ウォッチドッグタイマの構成
MB90860E Series
● カウントクロックセレクタ
ウォッチドッグタイマに入力するカウントクロックを , タイムベースタイマまたは時
計タイマから選択します。それぞれのタイマ出力から 4 種類のインターバル時間が設
定できます。
● ウォッチドッグタイマカウンタ (2 ビットカウンタ )
タイムベースタイマまたは時計タイマの出力をカウントクロックとする 2 ビットの
アップカウンタです。クロックソースの出力先は時計タイマ制御レジスタのウォッチ
ドッグクロック選択ビット (WTC: WDCS) で設定します。
● ウォッチドッグリセット発生回路
ウォッチドッグタイマのオーバフロー ( 桁上り ) によって , リセット信号を発します。
● カウンタクリア回路
ウォッチドッグタイマのカウンタをクリアします。
● ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマの起動とクリア , インターバル時間の設定 , リセット発生要因の
保持を行います。
228
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MB90860E Series
12.3
12.3
ウォッチドッグタイマのレジスタ
第 12 章 ウォッチドッグタイマ
ウォッチドッグタイマのレジスタ
ウォッチドッグタイマの設定に使用するレジスタを説明します。
■ ウォッチドッグタイマのレジスタとリセット値の一覧
図 12.3-1 ウォッチドッグタイマのレジスタとリセット値の一覧
bit
7
6
5
4
3
ウォッチドッグタイマ制御レジスタ
(WDTC)
2
1
0
1
1
1
: 不定
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229
第 12 章 ウォッチドッグタイマ
12.3 ウォッチドッグタイマのレジスタ
MB90860E Series
ウォッチドッグタイマ制御レジスタ (WDTC)
12.3.1
ウォッチドッグタイマの起動とクリア , インターバル時間の設定 , リセット発生要因
の保持を行います。
■ ウォッチドッグタイマ制御レジスタ (WDTC)
図 12.3-2 ウォッチドッグタイマ制御レジスタ (WDTC)
7
アドレス
0000A8H
6
PONR
R
5
4
3
2
1
0
初期値
WRST ERST SRST WTE WT1 WT0
R
R
R
W
W
W
XXXXX111B
bit1 bit0
インターバル時間選択ビット ( タイムベースタイマ出力選択 )
WT1 WT0
インターバル時間
最小
最大
クロック周期
0
0
約 3.58 ms
約 4.61 ms
(214 ± 211)/HCLK
0
1
約 14.33 ms
約 18.3 ms
(216 ± 213)/HCLK
1
0
約 57.23 ms
約 73.73 ms (218 ± 215)/HCLK
1
1
約 458.75 ms 約 589.82 ms (221 ± 218)/HCLK
HCLK: 発振クロック
( ) 内は HCLK 4 MHz で動作した場合のインターバル時間
bit1
bit0
インターバル時間選択ビット ( 時計タイマ出力選択 )
WT1 WT0
インターバル時間
最小
最大
クロック周期
0
0
約 0.457 s
約 0.576 s
(212 ± 29)/SCLK
0
1
約 3.584 s
約 4.608 s
(215 ± 212)/SCLK
1
0
約 7.168 s
約 9.216 s
(216 ± 213)/SCLK
1
1
約 14.336 s
約 18.432 s (217 ± 214)/SCLK
SCLK: サブクロック ( 注意を参照してください。)
( ) 内は SCLK 8.192 KHz で動作した場合のインターバル時間
bit2
WTE
ウォッチドッグタイマ制御ビット
0
リセット後 , 最初の書込み : リセット後 , 2 回目以降の書込み :
ウォッチドッグタイマを起動 ウォッチドッグタイマをクリア
1
影響なし
bit7
bit5
bit4
bit3
リセット要因ビット
PONR WRST ERST SRST
R
W
*
X
−
: リードオンリ
: ライトオンリ
: 前の状態を保持
: 不定
: 未定義
( 注意事項 ):
230
リセット要因
1
X
X
X
パワーオンリセット
∗
∗
1
∗
ウォッチドッグリセット
∗
1
∗
∗
∗
∗
∗
1
外部リセット (RST 端子に "L" レベル入力 )
ソフトウェアリセット (RST ビットへの "1"
書込み )
SCLK は低速発振用端子 X0A, X1A に入力されるクロックの 2 分周または 4 分周となります。
分周比の設定は PLL/ サブクロック制御レジスタ (PSCCR) の SCDS ビットで行います。
(「第 6 章 クロック」を参照 )
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第 12 章 ウォッチドッグタイマ
12.3 ウォッチドッグタイマのレジスタ
MB90860E Series
表 12.3-1 ウォッチドッグタイマ制御レジスタ (WDTC) の機能
ビット名
bit7,
bit5
∼
bit3
PONR, WRST, ERST,
SRST:
リセット要因ビット
リセット要因を示します。
• リセットが発生すると , リセット要因に対応したビッ
トに "1" がセットされます。リセット後 , ウォッチ
ドッグタイマ制御レジスタ (WDTC) を読み出して , リ
セット要因を確認することができます。
• リセット要因ビットは , ウォッチドッグタイマ制御レ
ジスタ (WDTC) をリード後 , クリアされます。
( 注意事項 )
パワーオンリセット後の PONR ビット以外の内容は保
証されません。読み出した場合に PONR ビットがセッ
トされている場合は , その他のビット内容は無視する
ようにしてください。
bit6
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
bit2
WTE:
ウォッチドッグ制御
ビット
ウォッチドッグタイマを起動またはクリアします。
"0" を設定した場合
( リセット後 1 回目 )
: 起動します。
"0" に設定した場合
( リセット後 2 回目以降 ) : クリアされます。
WT1, WT0:
インターバル時間選択
ビット
ウォッチドッグタイマのインターバル時間を設定します。
時計タイマ制御レジスタ (WTC) により , ウォッチドッグ
タイマのクロックソースが時計タイマになっている場合
( ウォッチドッグクロック選択ビット WDCS=0) と , ク
ロックモードとしてメインクロックモードまたは PLL ク
ロックモードが選択されていて , かつ WTC の WDCS
ビットが "1" の場合とでは , インターバル時間は図 12.3-2
のように異なります。
サブクロックモードの場合 , 必ず時計タイマ制御レジスタ
(WTC) のウォッチドッグクロック選択ビット (WDCS) を
"0" に設定して , 時計タイマの出力を選択してください。
• ウォッチドッグタイマ起動時のデータのみが有効で
す。
• ウォッチドッグタイマ起動後の書込みデータは無視さ
れます。
• これらのビットは書込み専用です。
bit1,
bit0
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機能
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231
第 12 章 ウォッチドッグタイマ
12.4 ウォッチドッグタイマの動作説明
12.4
MB90860E Series
ウォッチドッグタイマの動作説明
ウォッチドッグタイマは起動後 , カウンタがクリアされずにインターバル時間に達
すると , ウォッチドッグリセットを発生します。
■ ウォッチドッグタイマの状態遷移図
ウォッチドッグタイマには下記の 4 つの状態が存在します。
無効 : 動作していません。
動作 : カウンタクリア状態からカウントを開始します。
停止 : カウンタクリア状態を継続します。
オーバフロー : ウォッチドッグリセットを発生します。
図 12.4-1 ウォッチドッグタイマ状態遷移図
無効
(初期状態)
WTEビットに
"0"書込み
リセット
リセット
割込みによるストップモード解除
動作
カウンタクリア状態から
カウント開始
停止
カウンタクリア状態
ストップモードに移行
カウンタ
オーバフロー
オーバフロー
常に
ウォッチドッグリセット
を発生
WTEビットに"0"書込み
スリープモードに移行
時計モードに移行
タイムベースタイマモードに移行
232
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第 12 章 ウォッチドッグタイマ
12.4 ウォッチドッグタイマの動作説明
MB90860E Series
■ ウォッチドッグタイマの動作
ウォッチドッグタイマの動作には , 図 12.4-2 に示す設定が必要です。
図 12.4-2 ウォッチドッグタイマの設定
bit7
ウォッチドッグタイマ制御レジスタ
(WDTC)
PONR
bit7
時計タイマ制御レジスタ
(WTC)
6
5
4
3
2
WRST ERST SRST WTE
6
5
4
3
1
bit0
WT1 WT0
0
◎
◎
2
1
bit0
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
◎
◎ : 使用ビット
0 : "0" に設定
● クロック入力ソースの選択
•
ウォッチドッグタイマのカウントクロックのクロック入力ソースは , タイムベース
タイマまたは時計タイマを選択できます。ウォッチドッグクロック選択ビット
(WTC: WDCS) に "1" に設定すると , タイムベースタイマが , "0" に設定すると時計タ
イマが設定されます。リセット後は , "1" ( タイムベースタイマ ) に戻ります。
• サブクロックモードで動作している場合は , WDCS ビットを "0" に設定して , 時計タ
イマを選択してください。
<注意事項>
1 系統品でウォッチドッグタイマのクロックとして時計タイマを設定した場合 ,
ウォッチドッグタイマは使用できません。
● インターバル時間の設定
• インターバル時間は , インターバル時間選択ビット (WDTC: WT1, WT0) を設定して
ウォッチドッグタイマのインターバル時間を選択します。
• インターバル時間は , 起動と同時に設定してください。ウォッチドッグタイマが起
動した後に書き込んだ場合は , 無視されます。
● ウォッチドッグタイマの起動
• ウォッチドッグタイマは , リセット後 , ウォッチドッグタイマ制御ビット (WDTC:
WTE) に "0" を書き込むと起動して , カウントアップを開始します。
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233
第 12 章 ウォッチドッグタイマ
12.4 ウォッチドッグタイマの動作説明
MB90860E Series
● ウォッチドッグタイマのクリア
• ウォッチドッグタイマを起動した後 , インターバル時間内にもう一度ウォッチドッ
グタイマ制御ビット (WDTC: WTE) に "0" を書き込むとクリアされます。インター
バル時間内にクリアされない場合は , ウォッチドッグタイマのオーバフローが発生
して , CPU がリセットされます。
• リセットの発生 , スタンバイモード ( スリープモード , ストップモード , 時計モード ,
タイムベースタイマモード ) への移行によって , ウォッチドッグタイマはクリアさ
れます。
• タイムベースタイマ動作中 , 時計モード動作中 , スリープモード状態では , ウォッチ
ドッグタイマのカウンタはクリアされますが , ウォッチドッグタイマは起動したま
まです。
• 図 12.4-3 にウォッチドッグタイマのクリアのタイミングとインターバル時間の関
係を示します。インターバル時間は , ウォッチドッグタイマをクリアするタイミン
グによって変化します。
234
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第 12 章 ウォッチドッグタイマ
12.4 ウォッチドッグタイマの動作説明
MB90860E Series
● リセット要因の確認
• リセット後にウォッチドッグタイマ制御レジスタ (WDTC) のリセット要因ビット
(WDTC: PONR, WRST, ERST, SRST) を読み出すことによってリセット要因を調べ
ることができます。
<参照>
リセット要因ビットは「第 7 章 リセット」を参照してください。
図 12.4-3 ウォッチドッグタイマのクリアタイミングとインターバル時間
[ ウォッチドッグタイマブロック図 ]
2 ビットカウンタ
a
クロック
セレクタ
WTE ビット
2 分周回路
カウント許可
出力回路
b
2 分周回路
c
リセット
回路
d
リセット
信号
カウント許可とクリア
[ 最小インターバル時間 ] カウントクロックの立上り直前に WTE ビットをクリアした場合
カウントスタート
カウンタクリア
カウントクロック a
2 分周値 b
2 分周値 c
カウント許可
リセット信号 d
7 × ( カウントクロック周期 /2)
ウォッチドッグリセット発生
WTE ビットクリア
[ 最大インターバル時間 ] カウントクロックの立上り直後に WTE ビットをクリアした場合
カウントスタート
カウンタクリア
カウントクロック a
2 分周値 b
2 分周値 c
カウント許可
リセット信号
9 × ( カウントクロック周期 /2)
ウォッチドッグリセット発生
WTE ビットクリア
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235
第 12 章 ウォッチドッグタイマ
12.5 ウォッチドッグタイマ使用上の注意
12.5
MB90860E Series
ウォッチドッグタイマ使用上の注意
ウォッチドッグタイマを使用する場合は , 以下の点にご注意ください。
■ ウォッチドッグタイマ使用上の注意
● ウォッチドッグタイマの停止について
• ウォッチドッグタイマはストップモードへの移行で停止します。
● インターバル時間について
• インターバル時間は , タイムベースタイマまたは時計タイマの桁上がり信号をカウ
ントクロックにしているため , タイムベースタイマまたは時計タイマがクリアされ
ると , ウォッチドッグタイマのインターバル時間が長くなる場合があります。タイ
ムベースタイマは , タイムベースタイマ制御レジスタ(TBTC)のタイムベースタイマ
カウンタクリアビット (TBR) への "0" 書込みのほか , メインクロックモードから PLL
クロックモードへの遷移 , サブクロックモードからメインクロックモードへの遷移 ,
サブクロックモードから PLL クロックモードへの遷移時にもクリアされますのでご
注意ください。
• インターバル時間は , ウォッチドッグタイマの起動と同時に設定してください。起
動時以外に設定すると無視されます。
● プログラム作成上の注意
• メインループの中で , 繰り返しウォッチドッグタイマをクリアする場合 , 割込み処
理を含めたメインループの処理時間は , ウォッチドッグタイマのインターバル時間
より短い時間に設定してください。
• DMA 転送中 , ホールド状態 , スリープモードおよびタイムベースタイマモード , 時
計モードでもウォッチドッグタイマは動作中のため , 各モードでの動作時間につき ,
インターバル時間等ユーザプログラムで考慮する必要があります。
● サブクロックモード時の注意
• サブクロックモードの場合 , 必ず時計タイマ制御レジスタ (WTC) のウォッチドッグ
クロック選択ビット (WDCS) を "0" に設定して , 時計タイマの出力を選択してくだ
さい。
● スリープモード , タイムベースタイマモードおよび時計モード中のウォッチドッグタイマ
動作
• スリープモード , タイムベースタイマモードおよび時計モードに遷移するとウォッ
チドッグタイマはクリアされ , 再度カウントを開始します ( 表 12.5-1 参照 ) 。
● DMA 転送中のウォッチドッグタイマ動作
• DMA 転送中もウォッチドッグタイマは動作しますので DMA 転送中にウォッチドッ
グリセットが発生する可能性があります。リセットを抑止する場合はユーザプログ
ラムにて考慮してください ( 表 12.5-1 参照 ) 。
236
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第 12 章 ウォッチドッグタイマ
12.5 ウォッチドッグタイマ使用上の注意
MB90860E Series
● ホールド状態 ( 外部バスモード ) でのウォッチドッグタイマ動作
• CPU がホールド状態のときもウォッチドッグタイマは動作しますので DMA 転送中
にウォッチドッグリセットが発生する可能性があります。リセットを抑止する場合
はユーザプログラムにて考慮してください ( 表 12.5-1 参照 ) 。
● ストップモード中のウォッチドッグタイマ動作
• ストップモードに遷移するとウォッチドッグタイマはクリアされ停止します。ス
トップモードが解除されると再度カウントを開始します ( 表 12.5-1 参照 ) 。
● リセット中のウォッチドッグタイマ動作
• ウォッチドッグタイマはすべてのリセット要因で無効となります。リセット解除後
もウォッチドッグタイマは無効状態です ( 表 12.5-1 参照 ) 。
表 12.5-1 ウォッチドッグタイマクリア条件
動作
モード
クリア
リセット
WDTC
レジスタ
WTE=0
ストップ
モード
スリープ
モード
タイム
ベース
タイマ
モード
時計
モード
ホールド
μDMAC
遷移時
書込み時
遷移時
遷移時
遷移時
遷移時
なし
なし
動作
( クリア
直後から
カウント
開始 )
動作
( クリア
直後から
カウント
開始 )
動作
( クリア
直後から
カウント
開始 )
動作
( カウント
を継続 )
動作
( カウント
を継続 )
モード中の
ウォッチ
ドッグ
タイマ状態
無効
−
停止
( クリア
状態を
保持 )
モード中の
ウォッチ
ドッグ
リセット
発生
しない
−
発生
しない
発生
する
発生
する
発生
する
発生
する
発生
する
動作
動作
( クリア
状態から
カウント
再開 )
動作
( カウント
を継続 )
動作
( カウント
を継続 )
動作
( カウント
を継続 )
動作
( カウント
を継続 )
動作
( カウント
を継続 )
モード解除 /
復帰後の
ウォッチ
ドッグ
タイマ状態
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無効
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237
第 12 章 ウォッチドッグタイマ
12.6 ウォッチドッグタイマのプログラム例
12.6
MB90860E Series
ウォッチドッグタイマのプログラム例
ウォッチドッグタイマのプログラム例を示します。
■ ウォッチドッグタイマのプログラム例
● 処理仕様
• メインプログラムのループの中で毎回ウォッチドッグタイマをクリアします。
• メインプログラムはウォッチドッグタイマの最小インターバル時間内に 1 周する必
要があります。
● コーディング例
WDTC
EQU
0000A8H
; ウォッチドッグタイマ制御レジスタ
WTE
;
EQU
WDTC:2
; ウォッチドッグ制御ビット
;--------- メインプログラム ------------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
I:WDTC,#00000011B ; ウォッチドッグタイマの起動
MOV
; インターバル時間 221+218 サイクル
; を選択
LOOP:
CLRB
I:WTE
; ウォッチドッグタイマのクリア
・
ユーザ処理
・
BRA
LOOP
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
VECT
238
ORG
00FFDCH
DSL
START
DB
ENDS
00H
END
START
; リセットベクタ設定
; シングルチップモードに設定
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第 13 章
16 ビット入出力タイマ
16 ビット入出力タイマの機能と動作について説明
します。
13.1 16 ビット入出力タイマの概要
13.2 16 ビット入出力タイマのブロックダイヤグラム
13.3 16 ビット入出力タイマの構成
13.4 16 ビット入出力タイマの割込み
13.5 16 ビットフリーランタイマの動作説明
13.6 インプットキャプチャの動作説明
13.7 アウトプットコンペアの動作説明
13.8 16 ビット入出力タイマの使用上の注意
13.9 16 ビット入出力タイマのプログラム例
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239
第 13 章 16 ビット入出力タイマ
13.1 16 ビット入出力タイマの概要
13.1
MB90860E Series
16 ビット入出力タイマの概要
16 ビット入出力タイマは , 16 ビットフリーランタイマ 2 本 , インプットキャプチャ
8 本 , アウトプットコンペア 8 本によって構成されています。
16 ビットフリーランタイマをベースに , 8 本の独立した波形を出力 , 入力パルス測定
や外部クロック周期の測定を行うことができます。
■ 16 ビット入出力タイマのモジュール構成
16 ビット入出力タイマは , 以下のモジュールで構成されています。
● 16 ビットフリーランタイマ× 2
• 16 ビットフリーランタイマ 0 (ch.0)
• 16 ビットフリーランタイマ 1 (ch.1)
● インプットキャプチャ× 8
• インプットキャプチャユニット 0: 16 ビットフリーランタイマ 0 をキャプチャ
- インプットキャプチャ 0 (ch.0)
- インプットキャプチャ 1 (ch.1)
- インプットキャプチャ 2 (ch.2)
- インプットキャプチャ 3 (ch.3)
• インプットキャプチャユニット 1: 16 ビットフリーランタイマ 1 をキャプチャ
- インプットキャプチャ 4 (ch.4)
- インプットキャプチャ 5 (ch.5)
- インプットキャプチャ 6 (ch.6)
- インプットキャプチャ 7 (ch.7)
● アウトプットコンペア× 8
• アウトプットコンペアユニット 0: 16 ビットフリーランタイマ 0 をコンペア ( 比較・
一致検出 )
- アウトプットコンペア 0 (ch.0)
- アウトプットコンペア 1 (ch.1)
- アウトプットコンペア 2 (ch.2)
- アウトプットコンペア 3 (ch.3)
• アウトプットコンペアユニット 1: 16 ビットフリーランタイマ 1 をコンペア ( 比較・
一致検出 )
- アウトプットコンペア 4 (ch.4)
- アウトプットコンペア 5 (ch.5)
- アウトプットコンペア 6 (ch.6)
- アウトプットコンペア 7 (ch.7)
240
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第 13 章 16 ビット入出力タイマ
13.1 16 ビット入出力タイマの概要
MB90860E Series
■ 16 ビット入出力タイマの機能
● 16 ビットフリーランタイマの機能
16 ビットフリーランタイマは , 16 ビットのアップカウンタ , プリスケーラ , 制御レジス
タにより構成されています。
16 ビットフリーランタイマのカウント値をインプットキャプチャ , アウトプットコン
ペアの基準時間として使用します。
• カウントクロック周期は 8 種類から選択して設定することができます。
• カウンタのオーバフローによって割込み要求を発生することができます。
• 16 ビットフリーランタイマのカウンタは , リセット , タイマクリア (TCCSL:
CLR=1) , アウトプットコンペアのコンペア一致により , 0000H にクリアされます。
● インプットキャプチャの機能
インプットキャプチャは , 外部入力用端子に対応した 8 本の 16 ビットキャプチャレジ
スタと制御レジスタ , エッジ検出回路で構成されています。
外部入力用端子にトリガエッジが入力された時点で , 16 ビットフリーランタイマのカ
ウンタ値を保持し , 同時に割込み要求を発生します。
• 各チャネルで独立に , キャプチャ割込みを発生することができます。
• DMA 転送 , および拡張インテリジェント I/O サービス (EI2OS) を起動することがで
きます。
• トリガエッジは , 立上りエッジ / 立下りエッジ / 両エッジから選択することができま
す。
• 各チャネルは独立して動作するため , 最大 8 入力の計測が行えます。
• 入力信号を LIN-UART に設定した場合 , LIN スレーブ動作時のボーレート測定を行
うことができます。
● アウトプットコンペアの機能
アウトプットコンペア機能は , 8 本の 16 ビットコンペアレジスタと制御レジスタ , コン
ペア制御回路 , 出力制御回路で構成されています。
16 ビットフリーランタイマのカウンタ値とアウトプットコンペアレジスタ値とのコン
ペア一致により , 対応するアウトプットコンペア端子の出力レベルを反転し , 同時に割
込み要求を発生します。
• DMA 転送 , および , 拡張インテリジェント I/O サービス (EI2OS) を起動することが
できます。
• 各アウトプットコンペアレジスタに対応した出力端子と割込み要求フラグを持ち ,
8 本のアウトプットコンペアレジスタを独立して動作させることができます。
• アウトプットコンペア ch.0, ch.1 など , 2 チャネル以上でのコンペア一致検出により ,
出力レベルを反転することができます (OUT0, OUT4 端子の出力は対応していませ
ん )。
• 各端子の出力レベルは , 起動時に設定することができます。
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241
第 13 章 16 ビット入出力タイマ
13.2 16 ビット入出力タイマのブロックダイヤグラム
13.2
MB90860E Series
16 ビット入出力タイマのブロックダイヤグラム
16 ビット入出力タイマは , 以下のモジュールで構成されています。
• 16 ビットフリーランタイマ
• インプットキャプチャ
• アウトプットコンペア
■ 16 ビット入出力タイマのブロックダイヤグラム
図 13.2-1 16 ビット入出力タイマのブロックダイヤグラム
内部データバス
インプット
キャプチャ
専用バス
16 ビット
フリーラン
タイマ
専用バス
アウトプット
コンペア
● 16 ビットフリーランタイマ
16 ビットフリーランタイマのカウント値を , インプットキャプチャ, アウトプットコン
ペアの基準時間として使用します。
● インプットキャプチャ
外部入力用端子にトリガエッジが入力された時点, もしくはLIN-UARTからLINスレー
ブボーレート測定用のトリガエッジが入力された時点で , 16 ビットフリーランタイマ
のカウンタ値を保持し , 同時に割込み要求を発生します。
● アウトプットコンペア
16 ビットフリーランタイマのカウンタ値とアウトプットコンペアレジスタ値が一致し
た場合 , 対応する端子の出力レベルを反転し , 同時に割込み要求を発生します。
242
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CM44-10144-4
第 13 章 16 ビット入出力タイマ
13.2 16 ビット入出力タイマのブロックダイヤグラム
MB90860E Series
■ 端子の詳細と割込み番号
16 ビット入出力タイマで使用する端子 , 割込みの詳細を表 13.2-1 に示します。
表 13.2-1 端子の詳細と割込み番号
チャネル
専用
端子
端子名
割込み
DMA
I2OS
番号
チャ
ネル
対応
#33
(21H)
8
○
6
○
インプットキャプチャ ch.0 (16 ビットフリーランタイマ ch.0 使用 )
IN0
P24/IN0
インプットキャプチャ ch.1 (16 ビットフリーランタイマ ch.0 使用 )
IN1
P25/IN1
インプットキャプチャ ch.2 (16 ビットフリーランタイマ ch.0 使用 )
IN2
P26/IN2
インプットキャプチャ ch.3 (16 ビットフリーランタイマ ch.0 使用 )
IN3
P27/IN3
インプットキャプチャ ch.4 (16 ビットフリーランタイマ ch.1 使用 )
IN4
P30/IN4
インプットキャプチャ ch.5 (16 ビットフリーランタイマ ch.1 使用 )
IN5
P31/IN5
#31
(1FH)
インプットキャプチャ ch.6 (16 ビットフリーランタイマ ch.1 使用 )
IN6
P42/IN6/
INT9R
#13
(0DH)
―
×
インプットキャプチャ ch.7 (16 ビットフリーランタイマ ch.1 使用 )
IN7
P43/IN7
#14
(0EH)
―
×
アウトプットコンペア ch.0 (16 ビットフリーランタイマ ch.0 使用 )
OUT0
P94/OUT0
7
○
アウトプットコンペア ch.1 (16 ビットフリーランタイマ ch.0 使用 )
OUT1
P95/OUT1
#32
(20H)
アウトプットコンペア ch.2 (16 ビットフリーランタイマ ch.0 使用 )
OUT2
P96/OUT2
9
○
アウトプットコンペア ch.3 (16 ビットフリーランタイマ ch.0 使用 )
OUT3
P97/OUT3
#34
(22H)
アウトプットコンペア ch.4 (16 ビットフリーランタイマ ch.1 使用 )
OUT4
P34/OUT4
7
○
アウトプットコンペア ch.5 (16 ビットフリーランタイマ ch.1 使用 )
OUT5
P35/OUT5
#32
(20H)
アウトプットコンペア ch.6 (16 ビットフリーランタイマ ch.1 使用 )
OUT6
P36/OUT6
9
○
アウトプットコンペア ch.7 (16 ビットフリーランタイマ ch.1 使用 )
OUT7
P37/OUT7
#34
(22H)
16 ビットフリーランタイマ ch.0 ( オーバフロー割込み , アウトプッ
トコンペア ch.0 でのコンペア一致による割込み )
FRCK0
P44/FRCK0/
SDA0
#30
(1EH)
―
×
16 ビットフリーランタイマ ch.1 ( オーバフロー割込み , アウトプッ
トコンペア ch.4 でのコンペア一致による割込み )
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FRCK1
P45/FRCK1/
SCL0
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243
第 13 章 16 ビット入出力タイマ
13.2 16 ビット入出力タイマのブロックダイヤグラム
13.2.1
MB90860E Series
16 ビットフリーランタイマのブロックダイヤグラム
MB90860E シリーズは 16 ビットフリーランタイマを 2 チャネル内蔵し , それぞれ以
下のブロックで構成されています。
■ 16 ビットフリーランタイマのブロックダイヤグラム
図 13.2-2 16 ビットフリーランタイマのブロックダイヤグラム
インプットキャプチャ ,
アウトプットコンペアへ
カウント値出力
タイマデータレジスタ
(TCDT0,♦TCDT1)
OF
16 ビットカウンタ
CLK
STOP
CLR
外部クロック
(TCDT0,♦TCDT1)
プリスケーラ
アウトプットコンペアレジスタ 0 一致信号
(
3
タイマ制御ステータス
レジスタ ( 下位 )
(TCCSL0,♦TCCSL1)
タイマ制御ステータス
レジスタ ( 上位 )
(TCCSH0,♦TCCSH1)
IVF IVFE STOP MODE
CLR
♦ アウトプットコンペアレジスタ 4)
内
部
デ
|
タ
バ
ス
CLK2 CLK1 CLK0
フリーランタイマ
オーバフロー割込み要求
ECKE
φ : マシンクロック
OF : オーバフロー
♦ : 16 ビットフリーランタイマ ch.1 の場合の名称
● プリスケーラ
マシンクロックを分周し , 16 ビットカウンタにカウントクロックを供給します。タイ
マ制御ステータスレジスタの設定により (TCCSL: CLK2 ∼ CLK0) , カウントクロック
の周期を 8 種類から選択することができます。
● タイマデータレジスタ (TCDT)
タイマデータレジスタは , 16 ビットフリーランタイマのカウンタ値を読み出すことの
できるレジスタです。16 ビットフリーランタイマの停止中は , TCDT にカウンタ値を
書き込むことにより , カウンタ値を設定することができます。
● タイマ制御ステータスレジスタ (TCCSH, TCCSL)
タイマ制御ステータスレジスタ ( 上位 , 下位 ) は , カウントクロックの選択やカウンタ
クリアの条件の選択, カウンタのクリア, カウント動作の許可, 割込み要求の許可, オー
バフロー発生フラグの確認などを設定することができます。
244
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第 13 章 16 ビット入出力タイマ
MB90860E Series
13.2 16 ビット入出力タイマのブロックダイヤグラム
13.2.2
インプットキャプチャのブロックダイヤグラム
インプットキャプチャは , 以下のブロックで構成されています。
■ インプットキャプチャのブロックダイヤグラム
図 13.2-3 インプットキャプチャユニット 0 のブロックダイヤグラム
16 ビットフリーランタイマ
エッジ検出回路
IN3
端子
インプットキャプチャデータレジスタ 3 (IPCP3)
IN2
端子
インプットキャプチャデータレジスタ 2 (IPCP2)
インプットキャプチャ
エッジレジスタ (ICE23)
IEI3 IEI2
2
2
インプットキャプチャ
制御ステータスレジスタ
(ICS23)
ICP3 ICP2 ICE3 ICE2 EG31 EG30 EG21 EG20
インプットキャプチャ
割込み要求
インプットキャプチャ
制御ステータスレジスタ
(ICS01)
内
部
デ
|
タ
バ
ス
ICP1 ICP0 ICE1 ICE0 EG11 EG10 EG01 EG00
2
2
インプットキャプチャエッジレジスタ (ICE01)
ICUS1
ICUS0 IEI1 IEI0
IN1
端子
インプットキャプチャデータレジスタ 1 (IPCP1)
LIN-UART1
IN0
端子
インプットキャプチャデータレジスタ 0 (IPCP0)
LIN-UART0
エッジ検出回路
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第 13 章 16 ビット入出力タイマ
13.2 16 ビット入出力タイマのブロックダイヤグラム
MB90860E Series
図 13.2-4 インプットキャプチャユニット 1 のブロックダイヤグラム
16 ビットフリーランタイマ
IN7
端子
エッジ検出回路
インプットキャプチャデータレジスタ 7 (IPCP7)
LIN-UART3
IN6
端子
インプットキャプチャデータレジスタ 6 (IPCP6)
LIN-UART2
LIN-UART4
2
ICUS7 ICUS61 ICUS60 IEI7
IEI6
インプットキャプチャエッジレジスタ (ICE67)
2
2
インプットキャプチャ
制御ステータスレジスタ
(ICS67)
ICP7 ICP6 ICE7 ICE6 EG71 EG70 EG61 EG60
インプットキャプチャ
割込み要求
内
部
デ
|
タ
バ
ス
インプットキャプチャ
制御ステータスレジスタ ICP5 ICP4 ICE5 ICE4 EG51 EG50 EG41 EG40
(ICS45)
2
2
インプットキャプチャエッジレジスタ (ICE45)
IEI5 IEI4
IN5
端子
インプットキャプチャデータレジスタ 5 (IPCP5)
IN4
端子
インプットキャプチャデータレジスタ 4 (IPCP4)
エッジ検出回路
246
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第 13 章 16 ビット入出力タイマ
13.2 16 ビット入出力タイマのブロックダイヤグラム
MB90860E Series
● インプットキャプチャデータレジスタ 0 ∼ 7 (IPCP0 ∼ IPCP7)
• インプットキャプチャデータレジスタは , キャプチャ動作によって取り込まれた 16
ビットフリーランタイマのカウンタ値を保持するレジスタです。
• インプットキャプチャデータレジスタ 0 ∼ 3 は , 16 ビットフリーランタイマ 0 のカ
ウンタ値を保持します。
• インプットキャプチャデータレジスタ 4 ∼ 7 は , 16 ビットフリーランタイマ 1 のカ
ウンタ値を保持します。
● インプットキャプチャ制御ステータスレジスタ 01 ∼ 67 (ICS01 ∼ ICS67)
• インプットキャプチャ制御ステータスレジスタは , 各インプットキャプチャについ
て , トリガエッジの選択やキャプチャ動作の許可 , キャプチャ割込み要求の許可と
有効エッジ検出フラグの確認などを設定することができます。
• インプットキャプチャ制御ステータスレジスタは 4 本あり , 表 13.2-2 で示すように
対応するチャネルのインプットキャプチャ動作を制御します。
● インプットキャプチャエッジレジスタ 01 ∼ 67 (ICE01 ∼ ICE67)
• インプットキャプチャ制御ステータスレジスタは , 各インプットキャプチャで検出
されたエッジの極性を表示します。また , 入力信号の選択 ( 外部端子 INx/LIN-UART)
を行います。入力を LIN-UART に設定した場合は , LIN スレーブ動作時のボーレー
ト測定を行うことができます (「20.7.3 LIN 機能 ( 動作モード 3) の動作」を参照 ) 。
• インプットキャプチャエッジレジスタは 4 本あり , 表 13.2-2 で示すように対応する
チャネルのインプットキャプチャ動作を制御します。
表 13.2-2 インプットキャプチャのレジスタと端子の対応関係
インプット
キャプチャ
ユニット 0
インプット
キャプチャ
制御ステータス
レジスタ
インプット
キャプチャ
エッジレジスタ
ICS01
ICE01
ICS23
入力
端子
LIN-UART
からの入力
IPCP0
IN0
UART0
IPCP1
IN1
UART1
IPCP2
IN2
―
IPCP3
IN3
―
IPCP4
IN4
―
IPCP5
IN5
―
IPCP6
IN6
UART2, 4
IPCP7
IN7
UART3
ICE23
ICS45
インプット
キャプチャ
ユニット 1
インプット
キャプチャ
データレジスタ
ICE45
ICS67
ICE67
● エッジ検出回路
エッジ検出回路は , 外部入力用端子に入力された信号のエッジを検出します。検出する
エッジは , 立上りエッジ / 立下りエッジ / 両エッジ / 検出なし ( キャプチャ停止 ) から選
択することができます。
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247
第 13 章 16 ビット入出力タイマ
13.2 16 ビット入出力タイマのブロックダイヤグラム
13.2.3
MB90860E Series
アウトプットコンペアのブロックダイヤグラム
アウトプットコンペアは , 以下のブロックで構成されています。
■ アウトプットコンペアのブロックダイヤグラム
図 13.2-5 アウトプットコンペアユニット 0 (1) のブロックダイヤグラム
アウトプットコンペア
割込み要求
アウトプットコンペア制御
ステータスレジスタ
OCS2, 3 (OCS6, 7)
CMOD1
CMOD0 OTE3 OTE2 OTD3 OTD2 IOP3 IOP2 IOE3 IOE2
2
2
CST3 CST2
2
2
タイマデータレジスタ
TCDT0 (TCDT1)
16 ビットフリーランタイマ 0 (1)
コンペア制御回路 3 (7)
OCCP3 (OCCP7)
アウトプットコンペアレジスタ 3 (7)
内
部
デ
|
タ
バ
ス
OUT3 (OUT7)
コンペア制御回路 2 (6)
出力制御
回路 3 (7)
OCCP2 (OCCP6)
アウトプットコンペアレジスタ 2 (6)
端子
OUT2 (OUT6)
出力制御
回路 2 (6)
コンペア制御回路 1 (5)
端子
OUT1 (OUT5)
OCCP1 (OCCP5)
出力制御
回路 1 (5)
アウトプットコンペアレジスタ 1 (5)
端子
OUT0 (OUT4)
出力制御
回路 0 (4)
コンペア制御回路 0 (4)
端子
OCCP0 (OCCP4)
アウトプットコンペアレジスタ 0 (4)
2
CMOD1
2
CMOD0 OTE1 OTE0 OTD1 OTD0 IOP1 IOP0 IOE1 IOE0
アウトプットコンペア制御ステータスレジスタ
OCS0, 1(OCS4, 5)
CST1 CST0
アウトプット
コンペア
割込み要求
() 内はアウトプットコンペアユニット 1 の場合の名称です。
248
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第 13 章 16 ビット入出力タイマ
13.2 16 ビット入出力タイマのブロックダイヤグラム
MB90860E Series
● アウトプットコンペアレジスタ 0 ∼ 7 (OCCP0 ∼ OCCP7)
• アウトプットコンペアレジスタは , 16 ビットフリーランタイマのカウンタ値と比較
を行う値を設定します。
• アウトプットコンペアレジスタ 0 ∼ 3 の設定値は , 16 ビットフリーランタイマ 0 の
カウンタ値と比較されます。
• アウトプットコンペアレジスタ 4 ∼ 7 の設定値は , 16 ビットフリーランタイマ 1 の
カウンタ値と比較されます。
• アウトプットコンペアレジスタ 0 ∼ 7 に設定した値とフリーランタイマのカウンタ
値が一致した場合に , アウトプットコンペア出力端子の出力レベルを反転し , 割込
み要求を発生します。
● アウトプットコンペア制御ステータスレジスタ 0 ∼ 7 (OCS0 ∼ OCS7)
• アウトプットコンペア制御ステータスレジスタは , アウトプットコンペア端子の出
力レベルの設定と確認 , アウトプットコンペア端子出力の許可 , 出力レベル反転
モードの選択 , コンペア一致割込みの許可と確認 , アウトプットコンペア動作の許
可などを設定することができます。
• アウトプットコンペア制御ステータスレジスタは 4 本あり , 表 13.2-3 で示すように
対応するチャネルのアウトプットコンペアの動作を制御します。
表 13.2-3 アウトプットコンペア制御ステータスレジスタと端子の対応関係
レジスタ名
アウトプット
コンペア
ユニット 0
アウトプット
コンペア
ユニット 1
アウトプットコンペア制御ステータス
レジスタ 0, 1 (OCS0, 1)
アウトプットコンペア制御ステータス
レジスタ 2, 3 (OCS2, 3)
アウトプットコンペア制御ステータス
レジスタ 4, 5 (OCS4, 5)
アウトプットコンペア制御ステータス
レジスタ 6, 7 (OCS6, 7)
制御するアウトプット
コンペアレジスタ
出力端子
アウトプットコンペアレジスタ 0
OUT0
アウトプットコンペアレジスタ 1
OUT1
アウトプットコンペアレジスタ 2
OUT2
アウトプットコンペアレジスタ 3
OUT3
アウトプットコンペアレジスタ 4
OUT4
アウトプットコンペアレジスタ 5
OUT5
アウトプットコンペアレジスタ 6
OUT6
アウトプットコンペアレジスタ 7
OUT7
● コンペア制御回路 0 ∼ 7
コンペア制御回路は , 16 ビットフリーランタイマ値とアウトプットコンペアレジスタ
値を比較して一致を検出し , コンペア一致検出時に出力制御回路に一致の信号を出力
します。
● 出力制御回路 0 ∼ 7
出力制御回路は , 16 ビットフリーランタイマ値とアウトプットコンペアレジスタ値が
一致した場合に , アウトプットコンペア端子の出力レベルを反転します。
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249
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
13.3
MB90860E Series
16 ビット入出力タイマの構成
16 ビット入出力タイマの端子 , 割込み要因 , レジスタの詳細を記載します。
■ 16 ビット入出力タイマの端子
16 ビット入出力タイマで使用する端子は , 汎用入出力ポートと兼用しています。
端子の機能と 16 ビット入出力タイマで使用する場合の設定を表 13.3-1 に示します。
表 13.3-1 16 ビット入出力タイマの端子
チャネル
端子名
16 ビットフリーランタイマ 0
P44/
SDA0/
FRCK0
16 ビットフリーランタイマ 1
P45/
SCL0/
FRCK1
インプットキャプチャ 0
P24/IN0
ポート方向レジスタ (DDR) で入力ポートに設定
インプットキャプチャ 1
P25/IN1
ポート方向レジスタ (DDR) で入力ポートに設定
インプットキャプチャ 2
P26/IN2
インプットキャプチャ 3
P27/IN3
インプットキャプチャ 4
P30/IN4
ポート方向レジスタ (DDR) で入力ポートに設定
インプットキャプチャ 5
P31/IN5
ポート方向レジスタ (DDR) で入力ポートに設定
インプットキャプチャ 6
P42/
IN6/
INT9R
汎用入出力ポート /
キャプチャ入力 /
外部割込み入力
ポート方向レジスタ (DDR) で入力ポートに設定
インプットキャプチャ 7
P43/
IN7
汎用入出力ポート /
キャプチャ入力
ポート方向レジスタ (DDR) で入力ポートに設定
アウトプットコンペア 0
P94/OUT0
アウトプットコンペア出力許可 (OCS1: OTE0=1)
アウトプットコンペア 1
P95/OUT1
アウトプットコンペア出力許可 (OCS1: OTE1=1)
アウトプットコンペア 2
P96/OUT2
アウトプットコンペア出力許可 (OCS3: OTE2=1)
アウトプットコンペア 3
P97/OUT3
アウトプットコンペア 4
P34/OUT4
アウトプットコンペア 5
P35/OUT5
アウトプットコンペア出力許可 (OCS5: OTE5=1)
アウトプットコンペア 6
P36/OUT6
アウトプットコンペア出力許可 (OCS7: OTE6=1)
アウトプットコンペア 7
P37/OUT7
アウトプットコンペア出力許可 (OCS7: OTE7=1)
250
端子機能
汎用入出力ポート /
I2C0 データ入出力 /
外部クロック入力
端子の使用に必要な設定
・ポート方向レジスタ (DDR) で入力ポートに設定
・I2C0 の動作を禁止に設定 (ICCR0:EN=0)
汎用入出力ポート /
・ポート方向レジスタ (DDR) で入力ポートに設定
I2C0 クロック入出力 /
外部クロック入力
・I2C0 の動作を禁止に設定 ( クロック制御レジスタ
ICCR0:EN=0)
汎用入出力ポート /
キャプチャ入力
汎用入出力ポート /
コンペア出力
ポート方向レジスタ (DDR) で入力ポートに設定
ポート方向レジスタ (DDR) で入力ポートに設定
アウトプットコンペア出力許可 (OCS3: OTE3=1)
アウトプットコンペア出力許可 (OCS5: OTE4=1)
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第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
■ 16 ビット入出力タイマでの割込み要求の発生
16 ビット入出力タイマは以下の割込み要求を発生することができます。
● タイマカウンタオーバフロー割込み
オーバフロー割込み要求を許可に設定している場合は (TCCSL: IVFE=1) , 次の要因に
より割込み要求を発生します。
• 16 ビットフリーランタイマのオーバフロー
• 16 ビットフリーランタイマのカウンタ値とアウトプットコンペアレジスタ値との一
致によるクリア (TCCSL:MODE=1 の場合 )
● インプットキャプチャ割込み
インプットキャプチャ割込み要求を許可に設定している場合は (ICS01:ICE=1) , イン
プットキャプチャ端子でトリガエッジが検出された場合 , または LIN-UART から LIN
スレーブボーレート測定用のトリガエッジが入力された場合に , 割込み要求を発生し
ます。
● アウトプットコンペア割込み
アウトプットコンペア割込み要求を許可に設定している場合は (OCS0: IOE=1) , 16
ビットフリーランタイマのカウンタ値とアウトプットコンペアレジスタの設定値の一
致が検出されると , 割込み要求を発生します。
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第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
13.3.1
MB90860E Series
タイマ制御ステータスレジスタ ( 上位 )
(TCCSH0, TCCSH1)
タイマ制御ステータスレジスタ ( 上位 ) は , カウントクロックの選択やカウンタクリ
アの条件の選択 , カウンタのクリアや , カウント動作の許可 , 割込みの許可 , 割込み
要求フラグの確認などを設定することができます。
■ タイマ制御ステータスレジスタ ( 上位 ) (TCCSH0, TCCSH1)
図 13.3-1 タイマ制御ステータスレジスタ ( 上位 ) (TCCSH0, TCCSH1)
アドレス :
TCCSH0 : 007943H
TCCSH1 : 007947H
15
14
13
12
11
10
9
8
ECKE
-
-
-
-
-
-
-
R/W
-
-
-
-
-
-
-
初期値
0XXXXXXXB
bit15
ECKE
外部クロック入力許可ビット
0
内部クロック ( プリスケーラ出力 ) を使用します
1
R/W
X
外部クロック (FRCK0/1 端子入力 ) を使用します
: リード / ライト可能
: 不定
: 未定義
: 初期値
表 13.3-2 タイマ制御ステータスレジスタ ( 上位 ) (TCCSH0, TCCSH1) の機能
ビット名
bit15
ECKE :
外部クロック入力許可
ビット
bit14
∼
bit8
252
未定義ビット
機能
16 ビットフリーランタイマのカウントクロックを選択します。
"1" に設定した場合 : 外部端子 FRCK0/FRCK1 から入力されたク
ロックを使用します。
"0" に設定した場合 : 内部クロック ( プリスケーラから出力されたク
ロック ) を使用します。
( 注意事項 )
ECKE ビットの設定はフリーランタイマの停止中
(TCCSL:STOP=1) に行ってください。
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
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第 13 章 16 ビット入出力タイマ
MB90860E Series
13.3 16 ビット入出力タイマの構成
13.3.2
タイマ制御ステータスレジスタ ( 下位 )
(TCCSL0, TCCSL1)
タイマ制御ステータスレジスタ ( 下位 ) は , カウントクロックの選択やカウンタクリ
アの条件の選択 , カウンタのクリアや , カウント動作の許可 , 割込みの許可 , 割込み
要求フラグの確認などを設定することができます。
■ タイマ制御ステータスレジスタ ( 下位 ) (TCCSL0, TCCSL1)
図 13.3-2 タイマ制御ステータスレジスタ ( 下位 ) (TCCSL0, TCCSL1)
7
アドレス
TCCSL0:007942H
TCCSL1:007946H
IVF
6
5
4
3
2
1
0
初期値
IVFE STOP MODE CLR CLK2 CLK1 CLK0
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
bit2
bit1
bit0
CLK2 CLK1 CLK0 カウント
クロック
カウントクロック設定ビット
φ =16MHz
φ =8MHz
φ =4MHz
φ =1MHz
0
0
0
φ
62.5 ns
0.125 μs
0.25 μs
1 μs
0
0
1
φ/2
0.125 μs
0.25 μs
0.5 μs
2 μs
0
1
0
φ/4
0.25 μs
o.5 μs
1 μs
4 μs
0
1
1
φ/8
0.5 μs
1 μs
2 μs
8 μs
1
0
0
φ/16
1 μs
2 μs
4 μs
16 μs
1
0
1
φ/32
2 μs
4 μs
8 μs
32 μs
1
1
0
φ/64
4 μs
8 μs
16 μs
64 μs
1
1
1
φ/128
8 μs
16 μs
32 μs
128 μs
φ: マシンクロック
bit3
CLR
タイマクリアビット
0
影響なし
1
カウンタのクリア (TCDT = 0000H)
bit4
MODE
クリア条件選択ビット
0
リセット , クリアビットによるクリア
1
リセット , クリアビット , コンペアレジスタの一
致によるクリア
bit5
STOP
タイマ動作ストップビット
0
タイマ動作許可
1
タイマ動作禁止 ( 停止 )
bit6
IVFE
タイマオーバフロー割込み許可ビット
0
タイマオーバフローの割込みの禁止
1
タイマオーバフローの割込みの許可
bit7
IVF
R/W
タイマオーバフロー発生フラグ
読出し時
書込み時
: リード / ライト可能
0
タイマオーバフローなし この IVF ビットのクリア
: 初期値
1
タイマオーバフローあり 影響なし
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253
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-3 タイマ制御ステータスレジスタ ( 下位 ) (TCCSL0, TCCSL1) の機能 (1 / 2)
ビット名
機能
bit7
IVF:
タイマオーバフロー発生
フラグ
タイマオーバフローの発生を示します。
["1" にセットされる条件 ]
次の 2 つの場合にセットされます。
• 16 ビットフリーランタイマがオーバフローした場合
• 16 ビットフリーランタイマ 0, 1 のカウンタ値とアウトプットコン
ペアレジスタ 0, 4 値とのコンペア一致が検出され , カウンタ値が
クリアされた場合 (TCCSL: MODE=1 に設定されている場合のみ )
["1" にセットされた場合 ]
タイマオーバフロー割込み要求を許可に設定している場合は
(TCCSL:IVFE=1) , IVF ビットが "1" にセットされると , 割込み要求を
発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
• "1" にセットと "0" の書込みが同時に起きた場合は ,"0" が書き込ま
れます。
• リードモディファイライトでは常に "1" が読み出されます。
bit6
IVFE:
タイマオーバフロー割込み
許可ビット
タイマオーバフロー発生フラグビット (TCCSL:IVF) が "1" にセット
された場合の , 割込み要求を許可または禁止します。
"1" に設定した場合 : IVF ビットが "1" にセットされた場合に , 割込
み要求を発生します。
"0" に設定した場合 : 割込み要求の発生を禁止します。
STOP:
タイマ動作ストップビット
16 ビットフリーランタイマの動作の許可と禁止 ( 停止 ) を設定しま
す。
"0" に設定した場合 : タイマ動作を許可し , CLK2 ∼ CLK0 で設定し
たカウントクロックによりカウントアップを
行います。
"1" に設定した場合 : タイマ動作を停止します。
( 注意事項 )
16 ビットフリーランタイマの動作が停止すると , アウトプットコ
ンペア動作も停止します。
MODE:
クリア条件選択ビット
16 ビットフリーランタイマ (TCDT レジスタ ) のカウンタ値がクリア
される条件を設定します。
"0" に設定した場合 : 次の条件で TCDT カウンタ値がクリアされま
す。
• リセット
• タイマクリアビットへの "1" の設定 (TCCSL:CLR=1)
"1" に設定した場合 : 次の条件で TCDT カウンタ値がクリアされま
す。
• リセット
• タイマクリアビットへの "1" の設定 (TCCSL:CLR=1)
• 16 ビットフリーランタイマ 0 は , 16 ビットフリーランタイマ 0 の
カウンタ値とアウトプットコンペアレジスタ 0 の設定値とのコン
ペア一致により , クリアされます。
• 16 ビットフリーランタイマ 1 は , 16 ビットフリーランタイマ 1 の
カウンタ値とアウトプットコンペアレジスタ 4 の設定値とのコン
ペア一致により , クリアされます。
bit5
bit4
254
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第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-3 タイマ制御ステータスレジスタ ( 下位 ) (TCCSL0, TCCSL1) の機能 (2 / 2)
ビット名
機能
16 ビットフリーランタイマのカウンタ (TCDT) をクリアします。ク
リアはカウンタの変化点に同期して行われます。
"1" に設定した場合 : TCDT が 0000H にクリアされます。
bit3
"0" に設定した場合 : 影響しません。
読み出した場合 : 常に "0" が読み出されます。
( 注意事項 )
• 16 ビットフリーランタイマの停止中 (TCCSL:STOP=1) にクリアす
る場合は , TCDT に直接 , 0000H を書き込んでください。
CLR:
タイマクリアビット
• "1" を書き込んだ後 , 次のカウントクロックまでにこのビットへの
"0" 書込みを行うと , カウンタ値の初期化は行われません。
bit2,
bit1,
bit0
CLK2, CLK1, CLK0:
カウントクロック設定ビッ
ト
16 ビットフリーランタイマのカウントクロック周期を設定します。
( 注意事項 )
カウントクロック周期の選択は , アウトプットコンペア動作の停
止中 (TCCSL:STOP=1) で , かつインプットキャプチャ動作も停止
中に (ICSnm: EGn1, EGn0=00B または ICSnm:EGm1, EGm0=00B)
設定してください。
n = 0, 2, 4, 6 m = n+1
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255
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
13.3.3
MB90860E Series
タイマデータレジスタ (TCDT0, TCDT1)
タイマデータレジスタは , 16 ビットのアップカウンタです。
• 16 ビットフリーランタイマのカウンタ値が読み出せます。
• 16 ビットフリーランタイマの停止中は , カウンタ値を設定できます。
■ タイマデータレジスタ (TCDT0, TCDT1)
図 13.3-3 タイマデータレジスタ (TCDT0, TCDT1)
アドレス
TCDT0 上位 : 007941H
TCDT1 上位 : 007945H
TCDT0 下位 : 007940H
TCDT1 下位 : 007944H
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
Tn15 Tn14 Tn13 Tn12 Tn11 Tn10
Tn9
Tn8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
Tn7
Tn6
Tn5
Tn4
Tn3
Tn2
Tn1
Tn0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W: リード / ライト可能
初期値
00000000B
n = 0, 1
16 ビットフリーランタイマのカウンタ値を読み出すことができるレジスタです。
[ カウンタ値がクリアされる条件 ]
カウンタ値は , 次の条件で 0000H にクリアされます。
• オーバフローの発生
• コンペア一致の発生 (TCCSL: MODE=1 の場合のみ )
• タイマ制御ステータスレジスタのタイマクリアビットへの "1" の設定
(TCCSL: CLR=1)
• 16 ビットフリーランタイマ停止中のタイマデータレジスタへの 0000H の設定
• リセットの発生
[ カウンタ値の設定 ]
タイマデータレジスタ (TCDT) にカウンタ値を書き込んで , タイマを設定する場合は ,
タイマ動作の停止中 (TCCSL:STOP=1) に行ってください。
<注意事項>
256
タイマデータレジスタのリード / ライトは , 必ずワード命令 (MOVW) を使用して
ください。
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第 13 章 16 ビット入出力タイマ
MB90860E Series
13.3 16 ビット入出力タイマの構成
13.3.4
インプットキャプチャ制御ステータスレジスタ (ICS)
インプットキャプチャ制御ステータスレジスタの機能を以下に示します。
ICS01 ∼ ICS67 と入力端子の対応は下記の様になります。
ICS01 の場合 : IN0
IN1
インプットキャプチャ ch.0, ch.1
ICS23 の場合 : IN2
IN3
インプットキャプチャ ch.2, ch.3
ICS45 の場合 : IN4
IN5
インプットキャプチャ ch.4, ch.5
ICS67 の場合 : IN6
IN7
インプットキャプチャ ch.6, ch.7
■ インプットキャプチャ制御ステータスレジスタ (ICS)
図 13.3-4 インプットキャプチャ制御ステータスレジスタ (ICS)
アドレス 7
6
5
4
3
2
1
0
ICS01 : 000050H
ICS23 : 000052H ICPm ICPn ICEm ICEn EGm1 EGm0 EGn1 EGn0
ICS45 : 000054H R/W R/W R/W R/W R/W R/W R/W R/W
ICS67 : 000056H
初期値
00000000B
bit1
EGn1
bit0
EGn0
0
0
1
1
0
1
0
1
bit3
EGm1
bit2
EGm0
0
0
1
1
0
1
0
1
bit4
ICEn
エッジ選択ビット n
エッジ検出なし ( 動作停止状態 )
立上りエッジ検出
立下りエッジ検出
両エッジ検出
エッジ選択ビット m
エッジ検出なし ( 動作停止状態 )
立上りエッジ検出
立下りエッジ検出
両エッジ検出
キャプチャ割込み許可ビット n
0
インプットキャプチャ 0 の割込み禁止
1
インプットキャプチャ 0 の割込み許可
bit5
ICEm
キャプチャ割込み許可ビット m
0
インプットキャプチャ 1 の割込み禁止
1
インプットキャプチャ 1 の割込み許可
bit6
ICPn
0
1
有効エッジ検出フラグビット n
読出し時
書込み時
インプットキャプチャ 0
この ICP0 ビットのクリア
の有効エッジ検出なし
インプットキャプチャ 0
影響なし
の有効エッジ検出あり
bit7
ICPm
0
R/W
: リード / ライト可能
: 初期値
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1
有効エッジ検出フラグビット m
読出し時
書込み時
インプットキャプチャ 1
この ICP1 ビットのクリア
の有効エッジ検出なし
インプットキャプチャ 1
影響なし
の有効エッジ検出あり
n = 0, 2, 4, 6 m = n + 1
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257
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-4 インプットキャプチャ制御ステータスレジスタ (ICS) の機能
ビット名
機能
ICPm:
有効エッジ検出フラグ
ビット m
INm 端子で有効エッジを検出すると "1" にセットされます。
インプットキャプチャ m の割込み要求を許可に設定している場合は
(ICSnm:ICEm=1) , ICPm ビットがセットされると , 割込み要求を発生
します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
"1" にセットと "0" の書込みが同時に起きた場合は , "0" が書き込
まれます。
bit6
ICPn:
有効エッジ検出フラグ
ビット n
INn 端子で有効エッジを検出した場合に , "1" にセットされます。
• インプットキャプチャ n の割込み要求を許可に設定している場合
は (ICSnm:ICEn=1) , ICPn ビットがセットされると , 割込み要求を
発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
"1" にセットと "0" の書込みが同時に起きた場合は , "0" が書き込
まれます。
bit5
ICEm:
キャプチャ割込み許可
ビット m
インプットキャプチャ m の割込み要求を許可または禁止します。
"1" に設定した場合 : 有効エッジ検出フラグビット m が "1" にセッ
トされた場合に (ICSnm: ICPm=1) , 割込み要求
を発生します。
bit4
ICEn:
キャプチャ割込み許可
ビット n
インプットキャプチャ n の割込み要求を許可または禁止します。
"1" に設定した場合 : 有効エッジ検出フラグビット n が "1" にセット
された場合に (ICSnm: ICPn=1) , 割込み要求を
発生します。
bit7
bit3,
bit2
EGm1, EGm0:
エッジ選択ビット m
インプットキャプチャレジスタ m について , キャプチャ動作のトリ
ガエッジを設定します。
• トリガエッジの設定は , 動作の許可と停止の設定を兼ねています。
"00B" に設定した場合 : エッジ検出は行われず , キャプチャ動作は
停止します。
bit1,
bit0
EGn1, EGn0:
エッジ選択ビット n
インプットキャプチャレジスタ n について , キャプチャ動作のトリ
ガエッジを設定します。
• トリガエッジの設定は , 動作の許可と停止の設定を兼ねています。
"00B" に設定した場合 : エッジ検出は行われず , キャプチャ動作は
停止します。
n = 0, 2, 4, 6 m = n + 1
258
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第 13 章 16 ビット入出力タイマ
MB90860E Series
13.3 16 ビット入出力タイマの構成
13.3.5
インプットキャプチャレジスタ (IPCP0 ∼ IPCP7)
• インプットキャプチャレジスタは , キャプチャ動作により 16 ビットフリーランタ
イマから取り込まれたカウンタ値を格納します。
• 16 ビットの読込み専用のレジスタで , インプットキャプチャレジスタ 0 ∼ 7
(IPCP0 ∼ IPCP7) があります。
■ インプットキャプチャレジスタ (IPCP0 ∼ IPCP7)
図 13.3-5 インプットキャプチャレジスタ (IPCP0 ∼ IPCP7)
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
IPCP0 ( 上位 ) : 007921H
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
初期値
XXXXXXXXB
R
R
R
R
R
R
R
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
IPCP0 ( 下位 ) : 007920H
XXXXXXXXB
R
R
R
R
R
R
R
R
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
IPCP1 ( 上位 ) : 007923H
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
R
R
XXXXXXXXB
R
R
R
R
R
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
IPCP1 ( 下位 ) : 007922H
XXXXXXXXB
R
R
R
R
R
R
R
R
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
IPCP2 ( 上位 ) : 007925H
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
IPCP2 ( 下位 ) : 007924H
R
R
XXXXXXXXB
R
R
R
R
R
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
XXXXXXXXB
R
R
R
R
R
R
R
R
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
IPCP3 ( 上位 ) : 007927H
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
IPCP3 ( 下位 ) : 007926H
R
R
XXXXXXXXB
R
R
R
R
R
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
XXXXXXXXB
R
R
R
R
R
R
R
R
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
IPCP4 ( 上位 ) : 007929H
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
IPCP4 ( 下位 ) : 007928H
R
R
XXXXXXXXB
R
R
R
R
R
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
XXXXXXXXB
R
R
R
R
R
R
R
R
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
IPCP5 ( 上位 ) : 00792BH
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
IPCP5 ( 下位 ) : 00792AH
R
R
XXXXXXXXB
R
R
R
R
R
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
XXXXXXXXB
R
R
R
R
R
R
R
R
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
IPCP6 ( 上位 ) : 00792DH
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
IPCP6 ( 下位 ) : 00792CH
R
R
XXXXXXXXB
R
R
R
R
R
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
XXXXXXXXB
R
R
R
R
R
R
R
R
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
IPCP7 ( 上位 ) : 00792FH
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
IPCP7 ( 下位 ) : 00792EH
R
XXXXXXXXB
R
R
R
R
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
R
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
R
R
X
R
R
R
R
R
R
R
XXXXXXXXB
R
: リードオンリ
: 不定
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259
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
キャプチャ動作のトリガエッジ (ICSnm:EGn1, EGn0 または EGm1, EGm0 で設定 ) が
IN0 ∼ IN7 端子で検出された場合に , 各端子に対応するインプットキャプチャレジスタ
0 ∼ 7 に 16 ビットフリーランタイマのカウンタ値を格納します。
ただし , インプットキャプチャレジスタ 0, 1, 6, 7 は LIN-UART からの信号を入力信号
として選択可能です (ICE:IEI ビットで選択 ) 。詳細は「13.3.6 インプットキャプチャ
エッジレジスタ (ICE01, ICE23, ICE45, ICE67)」を参照してください。
• インプットキャプチャレジスタは読出しのみ可能で , 書込みはできません。
n = 0, 2, 4, 6 m = n + 1
<注意事項>
260
インプットキャプチャレジスタの読出しは , 必ずワード命令 (MOVW) を使用して
ください。
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第 13 章 16 ビット入出力タイマ
MB90860E Series
13.3 16 ビット入出力タイマの構成
13.3.6
インプットキャプチャエッジレジスタ
(ICE01, ICE23, ICE45, ICE67)
インプットキャプチャエッジレジスタは , 検出されたエッジの方向表示 , および , 入
力信号を外部端子 /LIN-UART のどちらから入力するか選択する機能を持ちます。
LIN-UART と連携することで LIN スレーブ動作時のボーレート測定が可能です。
ICE01 ∼ ICE67 とチャネル名 , および入力端子 (UART) 名の対応を下記に示します。
ICE01: インプットキャプチャ ch.0, ch.1IN0 (/UART0)IN1 (/UART1)
ICE23: インプットキャプチャ ch.2, ch.3IN2IN3
ICE45: インプットキャプチャ ch.4, ch.5IN4IN5
ICE67: インプットキャプチャ ch.6, ch.7IN6 (/UART2, 4)IN7 (/UART3)
■ インプットキャプチャエッジレジスタ (ICE01, ICE23, ICE45, ICE67)
図 13.3-6 インプットキャプチャエッジレジスタ (ICE01, ICE23, ICE45, ICE67)
ICE01:
000051H
bit 15
14
13
12
11
10
9
8
−
−
−
−
−
−
ICUS1
R/W
−
−
ICUS0
R/W
IEI1
R
IEI0
R
初期値
XXX0X0XXB
bit10
ICUS0
0
入力信号選択ビット 0
外部端子 IN0 入力信号
1
UART0 からの信号
bit12
ICUS1
入力信号選択ビット 1
0
外部端子 IN1 入力信号
1
ICE23:
000053H
ICE45:
000055H
ICE67:
000057H
bit 15
14
13
12
11
10
9
8
−
−
−
−
−
−
−
−
−
−
−
−
IEI3
R
IEI2
R
bit 15
14
13
12
11
10
9
8
−
−
−
−
−
−
−
−
−
−
−
−
IEI5
R
IEI4
R
bit 15
14
13
12
11
10
−
−
−
−
−
−
ICUS7 ICUS61 ICUS60
R/W
R/W
R/W
9
8
IEI7
R
IEI6
R
UART1 からの信号
初期値
XXXXXXXXB
初期値
XXXXXXXXB
初期値
XXX000XXB
bit8
IEIn 検出エッジ表示ビット n
0 立下りエッジを検出
1 立上りエッジを検出
bit9
IEIm 検出エッジ表示ビット m
0 立下りエッジを検出
1 立上りエッジを検出
bit11
bit10
ICUS61 ICUS60 入力信号選択ビット 61, 60
R/W
R
−
X
: リード/ライト可能
: リードオンリ
: 未定義
: 不定
: 初期値
n = 0, 2, 4, 6 m = n + 1
CM44-10144-4
0
0
外部端子 IN6 入力信号
0
1
1
bit12
1
0
1
UART2 からの信号
UART4 からの信号
入力信号選択ビット 7
ICUS7
0
外部端子 IN7 入力信号
1
UART3 からの信号
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261
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-5 インプットキャプチャエッジレジスタ 01 (ICE01) の機能
ビット名
bit15
機能
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
bit12
ICUS1:
入力信号選択ビット 1
インプットキャプチャ 1 のトリガとして使用される入力信号を選択
します。
"0" に設定した場合 : 外部端子 IN1 を選択します。
"1" に設定した場合 : LIN-UART1 を選択します。
bit11
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
bit10
ICUS0:
入力信号選択ビット 0
インプットキャプチャ 0 のトリガとして使用される入力信号を選択
します。
"0" に設定した場合 : 外部端子 IN0 を選択します。
"1" に設定した場合 : LIN-UART0 を選択します。
∼
bit13
bit9
IEI1:
検出エッジ表示ビット 1
インプットキャプチャ 1 が検出したエッジの種類 ( 立上り / 立下り )
を表示します。
・本ビットはリードオンリです。
"0" : 立下りエッジが検出されたことを示します。
"1" : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS01 : EG11, EG10=00B)
には無効です。
bit8
IEI0:
検出エッジ表示ビット 0
インプットキャプチャ 0 が検出したエッジの種類 ( 立上り / 立下り )
を表示します。
・本ビットはリードオンリです。
"0" : 立下りエッジが検出されたことを示します。
"1" : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS01 : EG01, EG00=00B)
には無効です。
262
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第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-6 インプットキャプチャエッジレジスタ 23, 45 (ICE23, ICE45) の機能
ビット名
機能
bit15
∼
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
未定義ビット
bit10
bit9
IEI3, IEI5:
検出エッジ表示ビット 3, 5
インプットキャプチャ 3, 5 が検出したエッジの種類 ( 立上り /
立下り ) を表示します。
・本ビットはリードオンリです。
"0" : 立下りエッジが検出されたことを示します。
"1" : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICSnm:EGm1, EGm0=00B)
には無効です。(n = 2, 4
bit8
IEI2, IEI4 :
検出エッジ表示ビット 2, 4
インプットキャプチャ 2, 4 が検出したエッジの種類 ( 立上り /
立下り ) を表示します。
・本ビットはリードオンリです。
"0" : 立下りエッジが検出されたことを示します。
"1" : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICSnm:EGn1, EGn0=00B)
には無効です。(n = 2, 4
CM44-10144-4
m = n+1)
m = n+1)
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263
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-7 インプットキャプチャエッジレジスタ 67 (ICE67) の機能
ビット名
機能
bit15
∼
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
ICUS7:
入力信号選択ビット 7
インプットキャプチャ 7 のトリガとして使用される入力信号を選択
します。
"0" に設定した場合 : 外部端子 IN7 を選択します。
"1" に設定した場合 : LIN-UART3 を選択します。
bit13
bit12
bit11,
bit10
ICUS61, ICU60:
入力信号選択ビット 61, 60
インプットキャプチャ 6 のトリガとして使用される入力信号を選択
します。
"00B" に設定した場合 : 外部端子 IN6 を選択します。
"01B" に設定した場合 : LIN-UART2 を選択します。
"11B", "10B" に設定した場合 : LIN-UART4 を選択します。
bit9
IEI7:
検出エッジ表示ビット 7
インプットキャプチャ 7 が検出したエッジの種類 ( 立上り / 立下り )
を表示します。
・本ビットはリードオンリです。
"0" : 立下りエッジが検出されたことを示します。
"1" : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS67 : EG71, EG70=00B)
には無効です。
bit8
IEI6:
検出エッジ表示ビット 6
インプットキャプチャ 6 が検出したエッジの種類 ( 立上り / 立下り )
を表示します。
・本ビットはリードオンリです。
"0" : 立下りエッジが検出されたことを示します。
"1" : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS67 : EG61, EG60=00B)
には無効です。
<注意事項>
インプットキャプチャ 0, 1, 6, 7 において入力信号を LIN-UART に選択
(ICEnm:ICUS) した場合 , インプットキャプチャは LIN-UART が LIN スレーブ動作
時のボーレート計算に使用されます。この場合 , インプットキャプチャ割込みイ
ネーブル (ICSnm:ICEn=1 または ICEm=1), 両エッジ検出 (ICSnm:EGn1,
EGn0=11B または EGm1, EGm0=11B) に設定する必要があります。ボーレート計
算の詳細につきましては「20.7.3 LIN 機能 ( 動作モード 3) の動作」を参照してく
ださい。
n = 0, 2, 4, 6
m = n+1
264
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CM44-10144-4
第 13 章 16 ビット入出力タイマ
MB90860E Series
13.3 16 ビット入出力タイマの構成
13.3.7
アウトプットコンペア制御ステータスレジスタ
(OCS) 上位
アウトプットコンペア制御ステータスレジスタ (OCS) の上位は , アウトプットコン
ペア端子の出力の許可と出力レベルの設定や確認 , 出力レベル反転モードの選択を
設定することができます。
OCS1, OCS3, OCS5, OCS7 と出力端子名 , およびチャネル名の対応は下記のように
なります。
OCS1 の場合 : OUT0 OUT1
アウトプットコンペア ch.0, ch.1
OCS3 の場合 : OUT2 OUT3
アウトプットコンペア ch.2, ch.3
OCS5 の場合 : OUT4 OUT5
アウトプットコンペア ch.4, ch.5
OCS7 の場合 : OUT6 OUT7
アウトプットコンペア ch.6, ch.7
■ アウトプットコンペア制御ステータスレジスタ (OCS) 上位
図 13.3-7 アウトプットコンペア制御ステータスレジスタ (OCS) 上位
OCS1
OCS3
OCS5
OCS7
:
:
:
:
アドレス
000059H
00005BH
00005DH
00005FH
15
14
13
CMOD1
R/W
12
CMOD0
11
10
9
8
OTEm OTEn OTDm OTDn
初期値
0XX00000B
R/W R/W R/W R/W R/W
bit8
OTDn
0
1
bit9
OTDm
0
1
出力レベル設定ビット n
OUTn 端子の出力レベル
OUTn 出力を "L" に設定
OUTn 出力を "H" に設定
出力レベル設定ビット m
OUTm 端子の出力レベル
OUTm 出力を "L" に設定
OUTm 出力を "H" に設定
bit10
OTEn
コンペア出力許可ビット n
0
汎用入出力ポート
1
アウトプットコンペア出力 (OUTn)
bit11
OTEm
コンペア出力許可ビット m
0
汎用入出力ポート
1
アウトプットコンペア出力 (OUTm)
R/W
X
: リード / ライト可能
: 不定
: 未定義
: 初期値
CM44-10144-4
bit15
bit12
CMOD1 CMOD0
出力レベル反転モード選択ビット
0
0
端子出力レベル反転の条件を設定しま
0
1
す。詳細は表 13.3-9 を参照してくださ
1
0
い。
1
1
n = 0, 2, 4, 6 m = n+1
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265
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-8 アウトプットコンペア制御ステータスレジスタ (OCS) 上位の機能
ビット名
機能
端子の出力レベルを反転する条件となる , コンペア一致の検出の要
因を設定します。
bit15,
bit12
CMOD1, CMOD0:
出力レベル反転モード選択
ビット
bit14,
bit13
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
bit11
OTEm:
コンペア出力許可ビット m
アウトプットコンペア端子 OUTm の出力を許可します。
"1" に設定した場合 : アウトプットコンペア出力端子になります。
"0" に設定した場合 : 汎用入出力ポートになります。
bit10
OTEn:
コンペア出力許可ビット n
アウトプットコンペア端子 OUTn の出力を許可します。
"1" に設定した場合 : アウトプットコンペア出力端子になります。
"0" に設定した場合 : 汎用入出力ポートになります。
OTDm:
出力レベル設定ビット m
OUTm 端子の出力レベルを設定します。
• アウトプットコンペア端子の出力を許可した場合は (OCS:
OTEm=1) , OTDm ビットに設定した "L" または "H" が , OUTm 端
子から出力されます。
• OTDm ビットの設定は , アウトプットコンペア動作の停止中に
(OCS: CSTm=0) , 行ってください。
読み出した場合 : OUTm 端子の出力レベルが読み出されます。
OTDn:
出力レベル設定ビット n
OUTn 端子の出力レベルを設定します。
• アウトプットコンペア端子の出力を許可した場合は (OCS:
OTEn=1) , OTDn ビットに設定した "L" または "H" が , OUTn 端子
から出力されます。
• OTDn ビットの設定は , アウトプットコンペア動作の停止中に
(OCS: CSTn=0) , 行ってください。
読み出した場合 : OUTn 端子の出力レベルが読み出されます。
bit9
bit8
• 出力レベル反転モードとコンペア一致の検出のしかたの関
係を表 13.3-9 に示します。
n = 0, 2, 4, 6 m = n+1
266
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第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-9 出力レベル反転モードとコンペア一致の検出
制御する
レジスタ
名
出力レベル
反転モード
CMOD1
CMOD0
X
0
出力反転
端子名
コンペア動作で比較する
レジスタ名
出力反転
端子名
フリーランタイマ 0:
OCCP1
フリーランタイマ 0:
OCCP0
X
1
フリーランタイマ 0:
OCCP0
フリーランタイマ 0:
OCCP1
0
0
フリーランタイマ 0:
OCCP3
OCS1
OUT0
OUT1
フリーランタイマ 0:
OCCP2
0
OUT2
1
フリーランタイマ 0:
OCCP2
フリーランタイマ 0:
OCCP3
1
OCS3
OUT3
0
フリーランタイマ 0:
OCCP0
フリーランタイマ 0:
OCCP2
1
1
X
0
フリーランタイマ 1:
OCCP5
フリーランタイマ 1:
OCCP4
X
1
フリーランタイマ 1:
OCCP4
フリーランタイマ 1:
OCCP5
0
0
フリーランタイマ 1:
OCCP7
OUT4
OUT5
フリーランタイマ 1:
OCCP6
0
1
1
フリーランタイマ 1:
OCCP6
フリーランタイマ 1:
OCCP7
0
フリーランタイマ 1:
OCCP4
フリーランタイマ 1:
OCCP7
OUT7
OUT6
フリーランタイマ 1:
OCCP4
フリーランタイマ 1:
OCCP6
1
CM44-10144-4
フリーランタイマ 0:
OCCP0
フリーランタイマ 0:
OCCP3
フリーランタイマ 0:
OCCP0 フリーランタ
イマ 0: OCCP2
フリーランタイマ 0:
OCCP3
OCS5
OCS7
コンペア動作で
比較する
レジスタ名
1
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フリーランタイマ 1:
OCCP4
フリーランタイマ 1:
OCCP6
フリーランタイマ 1:
OCCP7
267
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
アウトプットコンペア制御ステータスレジスタ
(OCS) 下位
13.3.8
アウトプットコンペア制御ステータスレジスタの機能を以下に示します。
OCS0, OCS2, OCS4, OCS6 とチャネル名の対応は下記のようになります。
OCS0 の場合 : アウトプットコンペア ch.0, ch.1
OCS2 の場合 : アウトプットコンペア ch.2, ch.3
OCS4 の場合 : アウトプットコンペア ch.4, ch.5
OCS6 の場合 : アウトプットコンペア ch.6, ch.7
■ アウトプットコンペア制御ステータスレジスタ (OCS) 下位
図 13.3-8 アウトプットコンペア制御ステータスレジスタ (OCS) 下位
OCS0
OCS2
OCS4
OCS6
:
:
:
:
アドレス
000058H
00005AH
00005CH
00005EH
7
6
5
4
3
2
1
0
IOPm IOPn IOEm IOEn
CSTm CSTn
R/W R/W R/W R/W
R/W R/W
初期値
0000XX00B
bit0
CSTn
コンペア動作許可ビット n
0
アウトプットコンペア ch.n の動作を禁止
1
アウトプットコンペア ch.n の動作を許可
bit1
CSTm
コンペア動作許可ビット m
0
アウトプットコンペア ch.m の動作を禁止
1
アウトプットコンペア ch.m の動作を許可
bit4
IOEn
コンペア一致割込み許可ビット n
0
アウトプットコンペア ch.n の割込み禁止
1
アウトプットコンペア ch.n の割込み許可
bit5
IOEm
コンペア一致割込み許可ビット m
0
アウトプットコンペア ch.m の割込み禁止
1
アウトプットコンペア ch.m の割込み許可
bit6
IOPn
0
1
コンペア一致フラグビット n
読出し時
書込み時
アウトプットコンペア ch.n
この IOPn のクリア
のコンペア一致検出なし
アウトプットコンペア ch.n
影響なし
のコンペア一致検出あり
bit7
IOPm
R/W
X
: リード / ライト可能
: 不定
: 未定義
: 初期値
0
1
コンペア一致フラグビット m
読出し時
書込み時
アウトプットコンペア ch.m
この IOPm のクリア
のコンペア一致検出なし
アウトプットコンペア ch.m
影響なし
のコンペア一致検出あり
n = 0, 2, 4, 6 m = n+1
268
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第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-10 アウトプットコンペア制御ステータスレジスタ (OCS) 下位の機能 (1 / 2)
ビット名
機能
IOPm:
コンペア一致フラグビット m
アウトプットコンペアレジスタ m の設定値と対応する 16 ビットフ
リーランタイマのカウンタ値の一致が検出されると , "1" にセットさ
れます。
• コンペア一致割込み要求を許可に設定している場合は
(OCS:IOEm=1) , IOPm ビットが "1" にセットされると , 割込み要
求を発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
• "1" にセットと "0" の書込みが同時に起きた場合は , "0" が書き込
まれます。
• リードモディファイライト系命令で読み出した場合は , 常に "1"
が読み出されます。
IOPn:
コンペア一致フラグビット n
アウトプットコンペアレジスタ n の設定値と対応する 16 ビットフ
リーランタイマのカウンタ値の一致が検出されると , "1" にセットさ
れます。
• コンペア一致割込み要求を許可に設定している場合は
(OCS:IOEn=1) , IOPn ビットが "1" にセットされると , 割込み要求
を発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
• "1" にセットと "0" の書込みが同時に起きた場合は , "0" が書き込
まれます。
• リードモディファイライト系命令で読み出した場合は , 常に "1"
が読み出されます。
IOEm:
コンペア一致割込み許可
ビット m
アウトプットコンペアレジスタ m の設定値と対応する 16 ビットフ
リーランタイマのカウンタ値が一致した場合の , 割込み要求を許可
または禁止します。
"1" に設定した場合 : コンペア一致フラグビット m (OCS:IOPm) が
"1" にセットされた場合に , 割込み要求を発生
します。
bit4
IOEn:
コンペア一致割込み許可
ビット n
アウトプットコンペアレジスタ n の設定値と対応する 16 ビットフ
リーランタイマのカウンタ値が一致した場合の , 割込み要求を許可
または禁止します。
"1" に設定した場合 : コンペア一致フラグビット n (OCS:IOPn) が
"1" にセットされた場合に , 割込み要求を発生
します。
bit3,
bit2
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
CSTm:
コンペア動作許可ビット m
アウトプットコンペア chm のコンペア動作を許可または禁止しま
す。
"0" に設定した場合 : コンペア動作が禁止されます。
"1" に設定した場合 : コンペア動作が許可されます。
( 注意事項 )
16 ビットフリーランタイマを停止に設定した場合
(TCCSL:STOP=1) , 対応するアウトプットコンペアの動作は停止
します。
bit7
bit6
bit5
bit1
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FUJITSU SEMICONDUCTOR LIMITED
269
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
表 13.3-10 アウトプットコンペア制御ステータスレジスタ (OCS) 下位の機能 (2 / 2)
ビット名
bit0
CSTn:
コンペア動作許可ビット n
機能
アウトプットコンペア chn のコンペア動作を許可または禁止します。
"0" に設定した場合 : コンペア動作が禁止されます。
"1" に設定した場合 : コンペア動作が許可されます。
( 注意事項 )
16 ビットフリーランタイマを停止に設定した場合
(TCCSL:STOP=1) , 対応するアウトプットコンペアの動作は停止
します。
n = 0, 2, 4, 6, m = n+1
270
FUJITSU SEMICONDUCTOR LIMITED
CM44-10144-4
第 13 章 16 ビット入出力タイマ
MB90860E Series
13.3 16 ビット入出力タイマの構成
13.3.9
アウトプットコンペアレジスタ (OCCP0 ∼ OCCP7)
アウトプットコンペアレジスタは , 16 ビットフリーランタイマのカウンタ値と比較
する値を設定するレジスタです。
• アウトプットコンペアレジスタ 0 ∼ 7 (OCCP0 ∼ OCCP7) の 8 チャネルありま
す。
■ アウトプットコンペアレジスタ (OCCP0 ∼ OCCP7)
図 13.3-9 アウトプットコンペアレジスタ (OCCP0 ∼ OCCP7)
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
OCCP0 ( 上位 ) : 007931H
C15
C14
C13
C12
C11
C10
C09
C08
初期値
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
OCCP0 ( 下位 ) : 007930H
C07
C06
C05
C04
C03
C02
C01
C00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
OCCP1 ( 上位 ) : 007933H
C15
C14
C13
C12
C11
C10
C09
C08
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
OCCP1 ( 下位 ) : 007932H
C07
C06
C05
C04
C03
C02
C01
C00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
OCCP2 ( 上位 ) : 007935H
C15
C14
C13
C12
C11
C10
C09
C08
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
OCCP2 ( 下位 ) : 007934H
C07
C06
C05
C04
C03
C02
C01
C00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
OCCP3 ( 上位 ) : 007937H
C15
C14
C13
C12
C11
C10
C09
C08
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
OCCP3 ( 下位 ) : 007936H
C07
C06
C05
C04
C03
C02
C01
C00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB
R/W : リード / ライト可能
X
: 不定
CM44-10144-4
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271
第 13 章 16 ビット入出力タイマ
13.3 16 ビット入出力タイマの構成
MB90860E Series
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
OCCP4 ( 上位 ) : 007939H
C15
C14
C13
C12
C11
C10
C09
C08
初期値
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
OCCP4 ( 下位 ) : 007938H
C07
C06
C05
C04
C03
C02
C01
C00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
OCCP5 ( 上位 ) : 00793BH
C15
C14
C13
C12
C11
C10
C09
C08
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
OCCP5 ( 下位 ) : 00793AH
C07
C06
C05
C04
C03
C02
C01
C00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
OCCP6 ( 上位 ) : 00793DH
C15
C14
C13
C12
C11
C10
C09
C08
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
OCCP6 ( 下位 ) : 00793CH
C07
C06
C05
C04
C03
C02
C01
C00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
OCCP7 ( 上位 ) : 00793FH
C15
C14
C13
C12
C11
C10
C09
C08
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
OCCP7 ( 下位 ) : 00793EH
C07
C06
C05
C04
C03
C02
C01
C00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB
R/W : リード / ライト可能
X
: 不定
アウトプットコンペアレジスタ値は , フリーランタイマのカウンタ値と比較し , 一致が
検出された場合に , アウトプットコンペア出力端子のレベルを反転し , 割込み要求を発
生します。
リセット解除後の値は不定です。アウトプットコンペアレジスタへ比較する値を設定
してから , コンペア動作の許可を設定してください。(OCS: CST=1)
<注意事項>
272
アウトプットコンペアレジスタのリード・ライトは , 必ずワード命令 (MOVW) を
使用してください。
FUJITSU SEMICONDUCTOR LIMITED
CM44-10144-4
MB90860E Series
13.4
13.4
16 ビット入出力タイマの割込み
第 13 章 16 ビット入出力タイマ
16 ビット入出力タイマの割込み
• 16 ビット入出力タイマの割込み要因は , 16 ビットフリーランタイマのカウンタ値
のオーバフローの発生 , インプットキャプチャ入力端子へのトリガエッジの入力 ,
および , LIN-UART からの LIN スレーブボーレート測定用トリガエッジの入力 , ア
ウトプットコンペアの一致の検出があります。
• インプットキャプチャ (ch.6, ch.7, 以外 ) とアウトプットコンペアの割込みで ,
DMA 転送 , および拡張インテリジェント I/O サービス (EI2OS) を起動することが
できます。インプットキャプチャ (ch.6, ch.7) の割込みで EI2OS を起動すること
ができます。
■ 16 ビット入出力タイマの割込み
16 ビット入出力タイマの割込み制御ビットと割込み要因を , 表 13.4-1 に示します。
表 13.4-1 16 ビット入出力タイマの割込み
タイマカウンタ
オーバフロー割込み
インプットキャプチャ
割込み
アウトプットコンペア
割込み
割込み要求フラグ
TCCSL: IVF
ICSnm: ICPn, ICPm
OCSn: IOPn, IOPm
割込み要求出力許可ビット
TCCSL: IVFE
ICSnm: ICEn, ICEm
OCSn: IOEn, IOEm
16 ビットフリーラン
タイマのカウンタ
オーバフロー
インプットキャプチャ
入力端子への有効エッジ
の入力 , および LINUART からの LIN スレー
ブボーレート測定用トリ
ガエッジの入力
アウトプットコンペア
レジスタ値とカウンタ値
の一致
割込み発生要因
n = 0, 2, 4, 6 m = n+1
● タイマカウンタオーバフロー割込み
タイマオーバフロー割込み要求フラグがセットされる場合
次の場合に , タイマ制御ステータスレジスタのタイマオーバフロー発生フラグがセッ
トされます。(TCCSL: IVF=1)
• 16 ビットフリーランタイマのカウントアップでオーバフロー (FFFFH → 0000H) が発
生した場合
• コンペア一致によるクリアを許可に設定していて (TCCSL: MODE=1) , 次のコンペ
ア一致が発生した場合。
- 16 ビットフリーランタイマ 0 の設定値とアウトプットコンペアレジスタ 0 値が一
致
- 16 ビットフリーランタイマ 1 の設定値とアウトプットコンペアレジスタ 4 値が一
致
タイマオーバフロー割込み要求が発生する場合
タイマオーバフロー割込み要求を許可に設定していた場合は (TCCSL: IVFE=1) , タイ
マオーバフロー発生フラグが "1" にセットされると (TCCSL: IVF=1) , 割込み要求を発
生します。
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273
第 13 章 16 ビット入出力タイマ
13.4 16 ビット入出力タイマの割込み
● インプットキャプチャ割込み
MB90860E Series
インプットキャプチャ端子で , 設定した有効エッジ (ICS: EG) が検出された場合 , また
は LIN-UART から LIN スレーブボーレート測定用トリガエッジが入力された場合 ( 有
効エッジは両エッジに設定する必要があります ) の割込みの発生動作を次に示します。
• 検出された時点の 16 ビットフリーランタイマのカウンタ値がインプットキャプ
チャレジスタに格納されます。
• インプットキャプチャ制御ステータスレジスタの有効エッジ検出フラグが "1" に
セットされます。(ICS: ICP=1)
• インプットキャプチャ割込み要求の出力を許可に設定している場合は (ICS: ICE=1) ,
割込み要求を発生します。
● アウトプットコンペア割込み
16 ビットフリーランタイマのカウンタ値とアウトプットコンペアレジスタの設定値の
一致が検出された場合の割込みの発生動作を次に示します。
• アウトプットコンペア制御ステータスレジスタのアウトプットコンペア一致フラ
グが "1" にセットされます。(OCS:IOP=1)
• アウトプットコンペア割込み要求を許可に設定している場合は (OCS: IOE=1) , 割込
み要求を発生します。
■ 16 ビット入出力タイマの割込みと EI2OS
<参照>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「第 3 章 割
込み」を参照してください。
■ DMA 転送 , および EI2OS 機能への対応
インプットキャプチャ(ch.6, ch.7 以外 ) とアウトプットコンペア ( 全チャネル ) は DMA
転送機能 , および EI2OS 機能に対応しています。
またインプットキャプチャ (ch.6, ch.7) は EI2OS 機能のみ対応しています。
ただし , DMA または EI2OS 機能を使用するには , 割込み制御レジスタ (ICR) を共有す
る他の割込みを , 禁止に設定する必要があります。
274
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第 13 章 16 ビット入出力タイマ
MB90860E Series
13.5 16 ビットフリーランタイマの動作説明
13.5
16 ビットフリーランタイマの動作説明
16 ビットフリーランタイマは , リセット解除後のカウンタ値 0000H より , カウント
アップを行います。
16 ビットフリーランタイマのカウンタ値が , アウトプットコンペアとインプット
キャプチャの基準時間になります。
■ 16 ビットフリーランタイマの動作説明
16 ビットフリーランタイマを動作させる場合は , 図 13.5-1 の設定が必要です。
図 13.5-1 16 ビットフリーランタイマの設定
TCCSH/TCCSL
bit15 14
13
12
11
10
9
ECKE
−
−
−
−
−
−
bit8 bit7
−
◎
×
×
×
×
×
×
×
6
5
4
3
2
1
bit0
IVF IVFE STOP MODE CLR CLK2 CLK1 CLK0
0
◎
0
◎
◎ ◎
◎
◎
16 ビットフリーランタイマのカウンタ値
TCDT
◎ : 使用ビット
× : 未定義ビット
0 : "0" を設定
[16 ビットフリーランタイマのカウンタ値の設定 ]
• 16 ビットフリーランタイマは , リセット解除後にタイマ動作の許可が設定されるの
で (TCCSL: STOP=0) , カウンタ値 0000H からカウントアップが行われます。
• 16 ビットフリーランタイマのカウンタ値を設定する場合は , 16 ビットフリーランタ
イマの動作を禁止に設定してから (TCCSL: STOP=1) , タイマデータレジスタにカウ
ントを開始する値を設定し , タイマ動作の許可 (TCCSL: STOP=0) を設定します。
[ タイマオーバフローの発生と割込み要求の発生 ]
• 16 ビットフリーランタイマでオーバフロー (FFFFH → 0000H) が発生した場合 , タイ
マオーバフロー発生フラグが "1" にセットされ (TCCSL: IVF) , 0000H からカウント
アップが行われます。
• タイマオーバフロー割込み要求の許可を設定していた場合は (TCCSL: IVFE=1) , 割
込み要求を発生します。
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275
第 13 章 16 ビット入出力タイマ
13.5 16 ビットフリーランタイマの動作説明
MB90860E Series
[ カウンタ値のクリア要因とクリアのタイミング ]
• 16 ビットフリーランタイマのクリア要因とクリアのタイミングを表 13.5-1 に示し
ます。
表 13.5-1 カウンタ値のクリア要因とクリアのタイミング
クリア要因
クリアのタイミング
タイマ制御ステータスレジスタのタイマクリアビットへの
"1" の書込み (TCCSL: CLR)
要因の発生に同期
停止中のタイマデータレジスタへの 0000H の書込み
要因の発生に同期
リセットの発生
要因の発生に同期
タイマオーバフローの発生
カウントタイミングに同期
コンペア一致の発生 (TCCSL: MODE=1 の場合 )
カウントタイミングに同期
• コンペア一致の発生によるクリアを許可に設定した場合は (TCCSL: MODE=1) , 以
下のコンペア一致が検出されると , コンペア一致フラグが "1" にセットされ (OCS:
IOP) , カウンタ値は 0000H にクリアされて , カウントアップが行われます。
- 16 ビットフリーランタイマ 0 値とアウトプットコンペアレジスタ 0 の設定値が
一致
- 16 ビットフリーランタイマ 1 値とアウトプットコンペアレジスタ 4 の設定値が
一致
コンペアレジスタとの一致によるカウンタクリアのタイミングを図 13.5-2 に示しま
す。
図 13.5-2 16 ビットフリーランタイマのクリアタイミング
φ
カウントクロック
コンペア一致
カウンタ値
コンペアレジスタ値
φ: マシンクロック
276
N-1
0000H
N
N
カウンタクリア
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第 13 章 16 ビット入出力タイマ
13.5 16 ビットフリーランタイマの動作説明
MB90860E Series
図 13.5-3 に , オーバフローによるカウンタのクリアを示します。
図 13.5-3 オーバフローによるカウンタのクリア
カウンタ値
オーバフロー
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
図 13.5-4 に , コンペアレジスタとの一致によるカウンタのクリアを示します。
図 13.5-4 コンペア一致によるカウンタのクリア
カウンタ値
FFFFH
BFFFH
一致
一致
7FFFH
3FFFH
0000H
時間
リセット
コンペア
レジスタ値
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BFFFH
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277
第 13 章 16 ビット入出力タイマ
13.6 インプットキャプチャの動作説明
13.6
MB90860E Series
インプットキャプチャの動作説明
インプットキャプチャは , 外部入力用端子からの有効エッジの入力信号を検出また
は , LIN-UART からの LIN スレーブボーレート測定用トリガエッジが入力されたタ
イミングで , 16 ビットフリーランタイマのカウンタ値をインプットキャプチャレジ
スタに格納し , 割込み要求を発生します。
■ インプットキャプチャの動作説明
インプットキャプチャを使用する場合は , 図 13.6-1 の設定が必要です。
図 13.6-1 インプットキャプチャ動作の設定
bit15 14
13
12
11
10
ICUS1/
ICUS0/
ICUS61
ICUS7
ICUS60
ICE/ICS
×
×
×
△
△
IPCP
△
9
bit8 bit7
6
5
4
3
2
1
bit0
IEIm IEIn ICPm ICPn ICEm ICEn EGm1 EGm0 EGn1 EGn0
◎ ◎
◎
◎ ◎
◎
◎
◎
◎
◎
キャプチャカウンタ値を保持
DDR ポート
方向レジスタ
キャプチャ入力端子として使用する端子
に対応するビットを "0" に設定
◎ : 使用ビット ( 使用するチャネルに対応するビットを設定 )
△ : 使用ビット (ICE01, ICE67 のみビットが存在 , LIN スレーブのボーレート測定時にビットを設定 )
n = 0, 2, 4, 6 m = n + 1
[ インプットキャプチャ動作 ]
インプットキャプチャ端子に , 設定した有効エッジ (ICS:EG) が検出された場合 , また
は LIN-UART からの LIN スレーブボーレート測定用トリガエッジが入力された場合に
次の動作を行います。
• 検出された時点の 16 ビットフリーランタイマのカウンタ値がインプットキャプチャ
レジスタに格納されます。
• 検出されたエッジの方向が検出エッジ表示ビットに格納されます。( 立上り : IEI = 1,
立下り : IEI = 0)
• インプットキャプチャ制御ステータスレジスタの有効エッジ検出フラグが"1"にセッ
トされます。(ICS:ICP=1)
• インプットキャプチャ割込み要求を許可に設定している場合は (ICS:ICE=1) , 割込み
要求を発生します。
• LIN スレーブ動作時のボーレート測定を行う場合は , 入力信号を LIN-UART に設定
し (ICE: ICUS) , インプットキャプチャ割込み要求許可 (ICS: ICE=1) , 有効エッジを
両エッジ (ICE: EG1, EG0 = 11B) に設定する必要があります。ボーレートの計算につ
きましては「20.7.3 LIN 機能 ( 動作モード 3) の動作」を参照ください。
インプットキャプチャのデータ取込みのタイミングを図 13.6-2 に , 有効エッジを立上
りエッジ / 立下りエッジに設定した場合の動作を図 13.6-3 に , 有効エッジを両エッジ
に設定した場合の動作を図 13.6-4 に示します。
278
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第 13 章 16 ビット入出力タイマ
13.6 インプットキャプチャの動作説明
MB90860E Series
図 13.6-2 インプットキャプチャのデータの取込みタイミング
φ
カウンタ値
N
N+1
インプットキャプ
チャ入力
有効エッジ
キャプチャ信号
キャプチャレジスタ
N+1
データ取込み
φ: マシンクロック
図 13.6-3 インプットキャプチャの動作 ( 立上りエッジ / 立下りエッジ )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
INn ( 立上りエッジ )
INm ( 立下りエッジ )
キャプチャ n
不定
キャプチャ m
不定
3FFFH
7FFFH
n = 0, 2, 4, 6 m = n+1
図 13.6-4 インプットキャプチャの動作 ( 両エッジ )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
INn ( 両エッジ )
キャプチャ例
不定
BFFFH
3FFFH
n=0∼7
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279
第 13 章 16 ビット入出力タイマ
13.7 アウトプットコンペアの動作説明
13.7
MB90860E Series
アウトプットコンペアの動作説明
アウトプットコンペアは , 設定したコンペア値と 16 ビットフリーランタイマのカウ
ンタ値を比較し , 一致が検出された場合にアウトプットコンペア端子の出力レベル
を反転し , 割込み要求を発生します。
■ アウトプットコンペアの動作説明
アウトプットコンペア機能を使用する場合は , 図 13.7-1 の設定が必要です。
図 13.7-1 アウトプットコンペア動作の設定
bit15 14
OCSm/OSCn
13
CMOD1
◎
×
×
12
11
10
9
6
5
4
3
2
CMOD0
OTEm
OTEn
OTDm
bit8 bit7
OTDn
IOPm
IOPn
IOEm
IOEn
ー
ー
CSTm CSTn
1
bit0
◎
△
△
◎
◎
◎
◎
◎ ◎
×
×
◎
◎
コンペア値を設定
OCCP
◎ : 使用ビット
△ : 未定義ビット
× : 使用するアウトプットコンペア端子に対応するビットを "1" に設定
n = 0, 2, 4, 6 m = n+1
[ アウトプットコンペア動作 ]
• アウトプットコンペアは , アウトプットコンペアレジスタ値と 16 ビットフリーラン
タイマのカウンタ値を比較し , 一致が検出された場合 , 以下の動作を行います。
- アウトプットコンペアの出力端子のレベルを反転させます。
- アウトプットコンペア制御ステータスレジスタのアウトプットコンペア一致フ
ラグが "1" にセットされます。(OCS:IOP=1)
- アウトプットコンペア割込み要求を許可に設定している場合は (OCS: IOE=1) ,
割込み要求を発生します。
[ 出力レベルの設定と反転のタイミング ]
• アウトプットコンペア端子の出力レベルは , アウトプットコンペア制御ステータス
レジスタの出力レベル設定ビット (OCS: OTD) により設定することができます。
• コンペア一致時の出力反転のタイミングは , 16 ビットフリーランタイマのカウント
タイミングに同期して行われます。
• アウトプットコンペアレジスタの書換え中は , 16 ビットフリーランタイマのカウン
タ値との比較動作は行いません。
<注意事項>
280
コンペアレジスタを書き換える場合は , コンペア割込みのルーチン内で行うか , コ
ンペア動作停止の状態で行い , 比較結果一致と書込みが同時に発生しないようにし
てください。
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第 13 章 16 ビット入出力タイマ
13.7 アウトプットコンペアの動作説明
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図 13.7-2 , 図 13.7-3 , 図 13.7-4 にアウトプットコンペアの動作を示します。
図 13.7-2 アウトプットコンペアのタイミング
φ
カウンタ値
N
N+1
コンペアレジスタ値
N
コンペアマッチ
φ: マシンクロック
図 13.7-3 アウトプットコンペアの出力端子の出力レベルの反転
カウンタ値
N
N+1
N
コンペアレジスタ値
N+1
N
コンペアマッチ信号
出力端子
図 13.7-4 アウトプットコンペアレジスタの書換え中のコンペア動作
N
カウンタ値
N+1
N+2
N+3
一致信号は発生しない。
コンペアレジスタ 0 値
M
N+1
コンペアレジスタ 0 ライト
コンペアレジスタ 1 値
コンペアレジスタ 1 ライト
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M
N+3
コンペア 0 停止
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コンペア 1 停止
281
第 13 章 16 ビット入出力タイマ
13.7 アウトプットコンペアの動作説明
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● 2 本または 3 本のコンペアレジスタを使った出力の反転
出力レベル反転モード選択ビットの設定により (OCS: CMOD1, CMOD0) , OUT 端子
(OUT0, OUT4 以外 ) の出力レベルを , 最大 3 チャネルのアウトプットコンペアのいず
れかでコンペア一致が発生した場合に反転させることができます。
出力レベル反転モード選択ビットの設定と , 端子出力レベル反転要因の関係は , 表
13.3-9 を参照してください。
OUT (m) 端子の出力レベル反転の要因を, アウトプットコンペアch (n) とアウトプット
コンペア ch (m) での一致検出とした場合の出力波形例を図 13.7-5 に示します。
図 13.7-5 アウトプットコンペアの出力波形例
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ
(n) 値
BFFFH
コンペアレジスタ
(m) 値
7FFFH
コンペア (n) に
対応
OUT(n)
OUT (m)
n = 0, 2, 4, 6
282
コンペア (n) と
コンペア (m) に対応
m = n+1
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第 13 章 16 ビット入出力タイマ
MB90860E Series
13.8 16 ビット入出力タイマの使用上の注意
13.8
16 ビット入出力タイマの使用上の注意
16 ビット入出力タイマを使用するにあたっては , 以下の点に注意してください。
■ 16 ビット入出力タイマの使用上の注意
● アウトプットコンペア動作を許可する場合
アウトプットコンペア動作は 16 ビットフリーランタイマのクロックに同期しているた
めに, 16ビットフリーランタイマのカウントが停止した場合は, アウトプットコンペア
動作も停止します。
アウトプットコンペアの動作を許可しても (OCS: CST=1) , 16 ビットフリーランタイマ
のタイマ動作が許可 (TCCSL: STOP=0) されていないと , コンペア 一致は発生しませ
ん。
● 16 ビットフリーランタイマの設定に関する注意
• 16 ビットフリーランタイマの動作中 (TCCSL: STOP=0) は , カウントクロック選択
ビット (TCCSL: CLK2 ∼ CLK0) を変更しないでください。
• 16 ビットフリーランタイマのカウンタ値は , リセットにより 0000H に初期化されま
す。
• タイマデータレジスタ (TCDT) に , 直接カウンタ値を書き込んで設定する場合は , 16
ビットフリーランタイマを停止 (TCCSL: STOP=1) してから行ってください。
• TCDT への書込みは必ずワード命令を使用してください。
● 同期動作による動作遅れ
インプットキャプチャとアウトプットコンペアは , 動作クロックと同期しているため
に , 動作時間の遅れが発生します。インプットキャプチャは端子からのトリガ信号を検
出した後に , マシンクロックに同期して取込動作が行われ , アウトプットコンペアは ,
フリーランタイマのカウントクロックに同期して比較動作が行われます。
● アウトプットコンペアのコンペアレジスタ書換えによる一致検出遅れ
アウトプットコンペアレジスタの書換え中に , 16 ビットフリーランタイマのカウンタ
値と一致した場合は , 一致検出は無効になります。
事前にフリーランタイマのカウント値を読み出して確認する。またはフリーランタイ
マを 0000H クリアするなどの対策を行ってください。
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第 13 章 16 ビット入出力タイマ
13.9 16 ビット入出力タイマのプログラム例
13.9
MB90860E Series
16 ビット入出力タイマのプログラム例
16 ビット入出力タイマのプログラム例を示します。
■ 16 ビット入出力タイマのプログラム例
● 処理仕様
• IN0 端子に入力される信号の周期を測定します。
• 16 ビットフリーランタイマ 0 とインプットキャプチャ 0 を使用します。
• トリガ検出は , 立上りエッジに設定します。
• マシンクロック (φ) を 24MHz とし , フリーランタイマのカウントクロックは 4/φ
(0.17μs) を選択します。
• 割込みは , タイマオーバフロー割込みとインプットキャプチャ 0 のキャプチャ割込
みを使用します。
• フリーランタイマのオーバフロー割込みをカウントしておき , 周期計算に利用しま
す。
• 周期は , 以下の計算により求められます。
周期 = ( オーバフロー回数× 10000H+N 回目の IPCP0 の値 - (N-1) 回目の IPCP0 の値 ) ×
カウントクロック周期
= ( オーバフロー回数× 10000H+N 回目の IPCP0 の値 - (N-1) 回目の IPCP0 の値 )
× 0.17μs
● コーディング例
ICR09
ICR11
DDR2
TCCSL
TCDT
ICS01
IPCP0
IVF0
ICP0
DATA
EQU
EQU
EQU
EQU
EQU
EQU
0000B9H
0000BBH
000012H
007942H
007940H
000050H
; 割込み制御レジスタ
; 割込み制御レジスタ
; ポート 2 方向レジスタ
; タイマ制御ステータスレジスタ
; タイマデータレジスタ
; インプットキャプチャ制御
; ステータスレジスタ
; インプットキャプチャレジスタ 0
; タイマオーバフロー発生フラグビット
; 有効エッジ検出フラグビット
EQU
007920H
EQU
TCCSL:7
EQU
ICS01:6
DSEG ABS=00H
ORG
0100H
OV_CNT RW
1H
DATA
ENDS
; オーバフロー回数カウンタ
;
;--------- メインプログラム ------------------------------------------CODE
CSEG
START:
;
; スタックポインタ (SP) などは
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR09,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:ICR11,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:DDR2,#00000000B ; ポート 2 方向設定
284
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第 13 章 16 ビット入出力タイマ
13.9 16 ビット入出力タイマのプログラム例
MB90860E Series
I:TCCSL,#01001010B ; カウント許可 , カウンタクリア ,
; オーバフロー , 割込み許可 ,
; カウントクロック 4/f 選択 , カウンタクリア
I:ICS01,#00010001B ;IN0 端子選択 , 外部トリガ ,
;IPCP0 を立上りエッジ
;IPCP1 をエッジ検出なし
; 各有効エッジ検出フラグクリア
; インプットキャプチャ割込み要求許可
ILM,#07H
;PS 内 ILM をレベル 7 に設定
CCR,#40H
; 割込み許可
MOV
MOV
MOV
OR
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム -------------------------------------------WARI0:
CLRB I:ICP0
; 有効エッジ検出フラグをクリア
・
;OV-CNT とインプットキャプチャ値のセーブ
ユーザ処理
・
MOV
A,0
; 次回周期計測のため
MOV
OV_CNT,A
; オーバフロー回数カウンタをクリア
RETI
; 割込み処理からの復帰
WARI1:
CLRB I:IVF0
; タイマオーバフロー発生フラグを
; クリア
INC
OV_CNT
; オーバフローカウンタをインクリメント
・
ユーザ処理
・
RETI
; 割込み処理からの復帰
CODE
ENDS
;--------- ベクタ設定 -----------------------------------------------VECT
CSEG ABS=0FFH
ORG
00FF78H
; 割込み番号 #33 (21H) にベクタを設定
; ( インプットキャプチャ )
DSL
ORG
WARI0
00FF84H
DSL
ORG
DSL
DB
ENDS
END
WARI1
00FFDCH
START
00H
; 割込み番号 #30 (1EH) にベクタを設定
; ( オーバフロー )
VECT
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; リセットベクタ設定
; シングルチップモードに設定
START
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285
第 13 章 16 ビット入出力タイマ
13.9 16 ビット入出力タイマのプログラム例
MB90860E Series
■ アウトプットコンペアのプログラム例
● 処理仕様
• 16 ビットフリーランタイマ 0 とアウトプットコンペア 0 を使用します。
• アウトプットコンペア値を 5555H とし , OUT0 端子 , OCCP0 レジスタを使用します。
• コンペア一致で端子出力を反転し , 同時に割込みを発生させます。
• マシンクロック (φ) を 24MHz とし , 16 ビットフリーランタイマのカウントクロック
は 4/φ (0.17μs) を選択します。
● コーディング例
ICR10
TCCS
TCDT
OCS0
EQU
EQU
EQU
EQU
0000BAH
007942H
007940H
000058H
OCS1
EQU
000059H
; 割込み制御レジスタ
; タイマ制御ステータスレジスタ
; タイマデータレジスタ
; アウトプットコンペア
; 制御ステータスレジスタ
; アウトプットコンペア
; 制御ステータスレジスタ
; アウトプットコンペアレジスタ
; コンペア一致フラグビット
OCCP0 EQU
007930H
IOP0
EQU
OCS0:6
;
;--------- メインプログラム ------------------------------------CODE
CSEG
START:
;
; スタックポインタ (SP) などは
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR10,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:TCCSL,#00001010B ; カウント許可 , カウンタクリア
; オーバフロー , 割込み禁止 ,
; カウントクロック 4/f 選択
MOVW I:OCCP0,#5555H
; コンペアレジスタを設定
MOV
I:OCS0,#00010001B ; コンペア一致フラグクリア ,
; アウトプットコンペア 0 動作許可
MOV
I:OCS1,#00000100B ; アウトプットコンペア 0 出力許可 ,
; 端子出力を "L" に設定
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB I:IOP0
; コンペア一致フラグをクリア
・
ユーザ処理
・
RETI
; 割込み処理からの復帰
CODE
ENDS
;--------- ベクタ設定 ------------------------------------------
286
FUJITSU SEMICONDUCTOR LIMITED
CM44-10144-4
第 13 章 16 ビット入出力タイマ
13.9 16 ビット入出力タイマのプログラム例
MB90860E Series
VECT
VECT
CM44-10144-4
CSEG
ORG
ABS=0FFH
00FF7CH
DSL
ORG
DSL
DB
ENDS
END
WARI
00FFDCH
START
00H
; 割込み番号 #32 (20H) にベクタを設定
; リセットベクタ設定
; シングルチップモードに設定
START
FUJITSU SEMICONDUCTOR LIMITED
287
第 13 章 16 ビット入出力タイマ
13.9 16 ビット入出力タイマのプログラム例
288
FUJITSU SEMICONDUCTOR LIMITED
MB90860E Series
CM44-10144-4
第 14 章
16 ビットリロードタイマ
16 ビットリロードタイマの機能と動作について説
明します。
14.1 16 ビットリロードタイマの概要
14.2 16 ビットリロードタイマのブロックダイヤグラム
14.3 16 ビットリロードタイマの構成
14.4 16 ビットリロードタイマの割込み
14.5 16 ビットリロードタイマの動作説明
14.6 16 ビットリロードタイマの使用上の注意
14.7 16 ビットリロードタイマのプログラム例
CM44-10144-4
FUJITSU SEMICONDUCTOR LIMITED
289
第 14 章 16 ビットリロードタイマ
14.1 16 ビットリロードタイマの概要
14.1
MB90860E Series
16 ビットリロードタイマの概要
16 ビットリロードタイマには , 以下の機能があります。
• カウントクロックは , 3 種類の内部クロックおよび外部イベントクロックから選択
できます。
• 起動トリガは , ソフトウェアトリガまたは外部トリガを選択することができます。
• 16 ビットタイマレジスタのアンダフローが発生した場合に , CPU に割込みを発生
させることができます。割込みを利用してインターバルタイマとして利用するこ
ともできます。
• 16 ビットタイマレジスタ (TMR) のアンダフローが発生した場合に , TMR のカウ
ント動作を停止するワンショットモード , TMR へ 16 ビットリロードレジスタ値
をリロードして TMR のカウント動作を継続するリロードモードを選択できます。
• 拡張インテリジェント I/O サービス (EI2OS, 4 チャネルすべて対応 ) および DMA
転送 (16 ビットリロードタイマ 0 ∼ 2 のみ対応 ) に対応しています。
• MB90860E シリーズには , 16 ビットリロードタイマは 4 チャネル内蔵されていま
す。
■ 16 ビットリロードタイマの動作モード
16 ビットリロードタイマの動作モードを , 表 14.1-1 に示します。
表 14.1-1 16 ビットリロードタイマの動作モード
カウントクロック
起動トリガ
アンダフローした場合の動作
内部クロックモード
ソフトウェアトリガ
外部トリガ
ワンショットモード
リロードモード
イベントカウントモード
ソフトウェアトリガ
ワンショットモード
リロードモード
■ 内部クロックモード
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1, CSL0)
を 00B, 01B, 10B に設定することによって , 16 ビットリロードタイマは , 内部クロック
モードに設定されます。
• 内部クロックモードでは , 内部クロックに同期してカウントダウンします。
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1, CSL0)
によって , 3 種類のカウントクロック周期を選択することができます。
• 起動トリガは , ソフトウェアトリガまたは外部トリガのエッジ検出を設定します。
290
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CM44-10144-4
第 14 章 16 ビットリロードタイマ
14.1 16 ビットリロードタイマの概要
MB90860E Series
■ イベントカウントモード
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1,
CSL0) を 11B に設定することによって , 16 ビットリロードタイマは , イベントカウン
トモードに設定されます。
•
イベントカウントモードでは , TIN 端子に入力された外部イベントクロックのエッ
ジ検出に同期してカウントダウンします。
• 起動トリガは , ソフトウェアトリガです。
• 一定周期の外部クロックを利用して , インターバルタイマとして使用することがで
きます。
CM44-10144-4
FUJITSU SEMICONDUCTOR LIMITED
291
第 14 章 16 ビットリロードタイマ
14.1 16 ビットリロードタイマの概要
MB90860E Series
■ アンダフローが発生した場合の動作
起動トリガが入力されると , 16 ビットリロードレジスタに設定した値が 16 ビットタイ
マレジスタにリロードされ , カウントクロックに同期してカウントダウンが始まりま
す。16 ビットタイマレジスタが 0000H から FFFFH にカウントダウンされるとアンダフ
ローが発生します。
• アンダフロー割込みが許可されている (TMCSR: INTE=1) 場合に, アンダフローが発
生するとアンダフロー割込みが発生します。
• アンダフローが発生した場合の 16 ビットリロードタイマの動作は , タイマ制御ス
テータスレジスタのリロード選択ビット (TMCSR: RELD) で設定します。
[ ワンショットモード (TMCSR: RELD=0) ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) のカウント動作を停止し
ます。次の起動トリガが入力されると , 16 ビットリロードレジスタ (TMRLR) に設定し
た値が TMR にリロードされ , TMR のカウント動作を開始します。
• ワンショットモードでは, 16ビットタイマレジスタのカウント動作中, TOT0∼TOT3
端子から "H" または "L" レベルの矩形波が出力されます。
•
タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) に
よって , 矩形波のレベル ("H" または "L") を設定することができます。
[ リロードモード (TMCSR: RELD=1) ]
アンダフローが発生すると , 16 ビットリロードレジスタに設定した値が 16 ビットタイ
マレジスタ (TMR) にリロードされ , TMR のカウント動作は継続されます。
• リロードモードでは , 16 ビットタイマレジスタ (TMR) のカウント動作中 , TMR の
アンダフローが発生するごとにTOT端子出力レベルを反転するトグル波が出力され
ます。
• タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) に
よって , リロードタイマ起動時のトグル波のレベル ("H" または "L") を設定すること
ができます。
• アンダフロー割込みを利用して , インターバルタイマとして使用することができま
す。
表 14.1-2 16 ビットリロードタイマのインターバル時間
カウントクロック
内部クロックモード
イベントカウントモード
カウントクロック周期
インターバル時間例
21T (0.083 μs)
0.083 μs ∼ 5.46 ms
23T (0.33 μs)
0.33 μs ∼ 21.8 ms
25T (1.3 μs)
1.3 μs ∼ 87.4 ms
23T 以上
0.33 μs 以上
T: マシンサイクル
インターバル時間例と () 内はマシンクロックを 24 MHz とした場合の算出例
<参考>
292
16 ビットリロードタイマ 1 は , A/D コンバータの起動トリガに使用できます。
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第 14 章 16 ビットリロードタイマ
MB90860E Series
14.2 16 ビットリロードタイマのブロックダイヤグラム
14.2
16 ビットリロードタイマのブロックダイヤグラム
16 ビットリロードタイマ 0, 1, 2, 3 は , それぞれ次のブロックで構成されています。
• カウントクロック生成回路
• リロード制御回路
• 出力制御回路
• 動作制御回路
• 16 ビットタイマレジスタ (TMR)
• 16 ビットリロードレジスタ (TMRLR)
• タイマ制御ステータスレジスタ (TMCSR)
■ 16 ビットリロードタイマのブロックダイヤグラム
図 14.2-1 16 ビットリロードタイマのブロックダイヤグラム
内部データバス
TMRLR
16 ビットリロードレジスタ
リロード信号
TMR
16 ビットタイマレジスタ
カウンタクロック生成回路
マシン
クロック
φ
プリス
ケーラ
3
リロード
制御回路
UF
CLK
ゲート
入力
有効
クロック
判定回路
ウェイト信号
A/D コンバータへ
(ch.1 のみ )
クリア
内部
クロック
端子
TIN
入力
制御回路
CLK
クロック
セレクタ
出力制御回路
出力信号
生成回路
端子
EN
TOT
外部クロック
3
2
セレクト
信号
機能選択
CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE
タイマ制御ステータスレジスタ (TMCSR)
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動作
制御回路
UF CNTE TRG
割込み要求出力
293
第 14 章 16 ビットリロードタイマ
14.2 16 ビットリロードタイマのブロックダイヤグラム
MB90860E Series
● ブロックダイヤグラム中の端子などの詳細
16 ビットリロードタイマを 4 チャネル内蔵しています。
チャネルごとの実際の端子名 , 内蔵周辺機器への出力 , 割込み要求番号 , DMA チャネ
ルは次のとおりです。
表 14.2-1 16 ビットリロードタイマの端子名 , 内蔵周辺機器への出力 , 割込み番号お
よび DMA チャネル
リロード
タイマ 0
リロード
タイマ 1
リロード
タイマ 2
リロード
タイマ 3
TIN 端子
P80
P10
P82
P53
TOT 端子
P81
P11
P83
P54
内蔵周辺機器へ
の出力
―
A/D コンバータ
―
―
割込み要求番号
#17(11H)
#18(12H)
#19(13H)
#20(14H)
DMA チャネル
番号
0
1
2
―
● カウントクロック生成回路
マシンクロックまたは外部イベントクロックを基に , 16 ビットタイマレジスタ (TMR)
に供給するカウントクロックを生成します。
● リロード制御回路
16 ビットリロードタイマ動作を開始する場合 , または 16 ビットタイマレジスタ (TMR)
のアンダフローが発生した場合に , 16 ビットリロードレジスタに設定した値が TMR に
リロードされます。
● 出力制御回路
アンダフロー発生による TOT 端子の出力反転 , および TOT 端子出力の許可および禁止
を行います。
● 動作制御回路
16 ビットリロードタイマを起動または停止します。
● 16 ビットタイマレジスタ (TMR)
16 ビットのダウンカウンタです。読み出した場合は , カウント中の値が読み出されま
す。
● 16 ビットリロードレジスタ (TMRLR)
16 ビットリロードタイマのインターバル時間を設定します。16 ビットリロードタイマ
動作を開始する場合 , または 16 ビットタイマレジスタ (TMR) のアンダフローが発生し
た場合に , 16 ビットリロードレジスタに設定した値が TMR にリロードされます。
294
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MB90860E Series
第 14 章 16 ビットリロードタイマ
14.2 16 ビットリロードタイマのブロックダイヤグラム
● タイマ制御ステータスレジスタ (TMCSR)
16 ビットリロードタイマ動作モードの選択 , 動作条件の設定 , 起動トリガの選択 , ソフト
ウェアトリガによる起動 , リロード動作モードの選択 , 割込み要求の許可または禁止 ,
TOT 端子出力レベルの設定 , TOT 出力端子の設定を行います。
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295
第 14 章 16 ビットリロードタイマ
14.3 16 ビットリロードタイマの構成
14.3
MB90860E Series
16 ビットリロードタイマの構成
16 ビットリロードタイマの端子 , レジスタ , 割込み要因を示します。
■ 16 ビットリロードタイマの端子
16 ビットリロードタイマの端子は , 汎用入出力ポートと兼用になっています。16 ビッ
トリロードタイマとして使用する場合の端子機能と必要な設定を表 14.3-1 に示しま
す。
表 14.3-1 16 ビットリロードタイマの端子 (1 / 2)
端子名
端子機能
16 ビットリロードタイマの使用に必要な設定
汎用入出力ポート /
A/D コンバータトリガ入力 /
外部割込み 12/
16 ビットリロードタイマ入力 0
• ポート方向レジスタ :
入力ポートに設定 (DDR8:D80=0)
• 外部割込みを禁止する ( 外部割込み許可レジスタ
ENIR1: EN12 = 0), もしくは外部割込み入力ポー
トとして P80 ではなく P04 を使用する ( 外部割
込み要因選択レジスタ EISSR: INT12R = 0)。
• A/D 制御レジスタ :
トリガ起動禁止に設定 (ADCS1:STS1,
STS0 = 00B/10B)
P81 /
CKOT /
INT13R/
TOT0
汎用入出力ポート /
クロックモニタ出力 /
外部割込み 13/
16 ビットリロードタイマ出力 0
• 外部割込みを禁止する ( 外部割込み許可レジスタ
ENIR1: EN13 = 0), もしくは外部割込み入力ポー
トとして P81 ではなく P05 を使用する ( 外部割
込み要因選択レジスタ EISSR: INT13R = 0)。
• クロック出力許可レジスタ :
クロックモニタ出力禁止 (CLKR:CKEN=0)
• タイマ制御ステータスレジスタ :
タイマ出力許可 (TMCSR0: OUTE=1)
P10 /
TIN1
汎用入出力ポート /
16 ビットリロードタイマ入力 1
• ポート方向レジスタ (DDR1):
入力ポートに設定 (DDR1:D10=0)
P11 /
TOT1
汎用入出力ポート /
16 ビットリロードタイマ出力 1
• タイマ制御ステータスレジスタ :
タイマ出力許可 (TMCSR1: OUTE=1)
P82 /
SIN0 /
INT14R /
TIN2
汎用入出力ポート /
UART 入力 0/
外部割込み 14/
16 ビットリロードタイマ入力 2
• ポート方向レジスタ :
入力ポートに設定 (DDR8:D82=0)
• シリアル制御レジスタ :
受信禁止に設定 (SCR0:RXE=0)
• 外部割込みを禁止する ( 外部割込み許可レジスタ
ENIR1: EN14 = 0), もしくは外部割込み入力ポー
トとして P82 ではなく P06 を使用する ( 外部割
込み要因選択レジスタ EISSR: INT14R = 0)。
P83 /
SOT0 /
TOT2
汎用入出力ポート /
UART 出力 0/
16 ビットリロードタイマ出力 2
• シリアル制御レジスタ :
送信禁止に設定 (SCR0:TXE=0)
• タイマ制御ステータスレジスタ :
タイマ出力許可 (TMCSR2: OUTE=1)
P80 /
ADTG /
INT12R/
TIN0
296
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第 14 章 16 ビットリロードタイマ
14.3 16 ビットリロードタイマの構成
MB90860E Series
表 14.3-1 16 ビットリロードタイマの端子 (2 / 2)
端子名
端子機能
16 ビットリロードタイマの使用に必要な設定
P53 /
AN11 /
TIN3
汎用入出力ポート /
A/D コンバータアナログ入力 11/
16 ビットリロードタイマ入力 3
• ポート方向レジスタ :
入力ポートに設定 (DDR5:D53=0)
• アナログ入力許可レジスタ :
禁止に設定 (ADER5:ADE11=0)
P54 /
AN12 /
TOT3
汎用入出力ポート /
A/D コンバータアナログ入力 12/
16 ビットリロードタイマ出力 3
• アナログ入力許可レジスタ :
禁止に設定 (ADER5:ADE12=0)
• タイマ制御ステータスレジスタ :
タイマ出力許可 (TMCSR3: OUTE=1)
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297
第 14 章 16 ビットリロードタイマ
14.3 16 ビットリロードタイマの構成
MB90860E Series
■ 16 ビットリロードタイマのレジスタとリセット値の一覧
● 16 ビットリロードタイマ 0 のレジスタ
図 14.3-1 16 ビットリロードタイマ 0 のレジスタとリセット値の一覧
bit
タイマ制御ステータスレジスタ上位 (TMCSR0)
bit
タイマ制御ステータスレジスタ下位 (TMCSR0)
bit
16 ビットタイマレジスタ上位 (TMR0)
bit
16 ビットタイマレジスタ下位 (TMR0)
bit
16 ビットリロードレジスタ上位 (TMRLR0)
bit
16 ビットリロードレジスタ下位 (TMRLR0)
15
14
13
12
11
10
9
8
X
X
X
X
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
X : 不定
● 16 ビットリロードタイマ 1 のレジスタ
図 14.3-2 16 ビットリロードタイマ 1 のレジスタとリセット値の一覧
bit
タイマ制御ステータスレジスタ上位 (TMCSR1)
bit
タイマ制御ステータスレジスタ下位 (TMCSR1)
bit
16 ビットタイマレジスタ上位 (TMR1)
bit
16 ビットタイマレジスタ下位 (TMR1)
bit
16 ビットリロードレジスタ上位 (TMRLR1)
bit
16 ビットリロードレジスタ下位 (TMRLR1)
15
14
13
12
11
10
9
8
X
X
X
X
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
X : 不定
298
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第 14 章 16 ビットリロードタイマ
14.3 16 ビットリロードタイマの構成
MB90860E Series
● 16 ビットリロードタイマ 2 のレジスタ
図 14.3-3 16 ビットリロードタイマ 2 のレジスタとリセット値の一覧
bit
タイマ制御ステータスレジスタ上位 (TMCSR2)
bit
タイマ制御ステータスレジスタ下位 (TMCSR2)
bit
16 ビットタイマレジスタ上位 (TMR2)
bit
16 ビットタイマレジスタ下位 (TMR2)
bit
16 ビットリロードレジスタ上位 (TMRLR2)
bit
16 ビットリロードレジスタ下位 (TMRLR2)
15
14
13
12
11
10
9
8
X
X
X
X
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
X : 不定
● 16 ビットリロードタイマ 3 のレジスタ
図 14.3-4 16 ビットリロードタイマ 3 のレジスタとリセット値の一覧
bit
タイマ制御ステータスレジスタ上位 (TMCSR3)
bit
タイマ制御ステータスレジスタ下位 (TMCSR3)
bit
16 ビットタイマレジスタ上位 (TMR3)
bit
16 ビットタイマレジスタ下位 (TMR3)
bit
16 ビットリロードレジスタ上位 (TMRLR3)
bit
16 ビットリロードレジスタ下位 (TMRLR3)
15
14
13
12
11
10
9
8
X
X
X
X
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
X : 不定
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299
第 14 章 16 ビットリロードタイマ
14.3 16 ビットリロードタイマの構成
MB90860E Series
■ 16 ビットリロードタイマでの割込み要求の発生
16 ビットリロードタイマが起動して , 16 ビットタイマレジスタ (TMR) のカウント値が
0000H から FFFFH にカウントダウンされるとアンダフローが発生します。アンダフロー
が発生すると , タイマ制御ステータスレジスタの UF ビットに "1" がセットされます
(TMCSR: UF) 。アンダフロー割込みが許可されている場合は (TMCSR: INTE=1) , 割込
み要求が発生します。
UF ビットの "1" にセットと "0" の書込みが同時に起きた場合は , "0" の書込みが優先さ
れます。
300
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CM44-10144-4
第 14 章 16 ビットリロードタイマ
MB90860E Series
14.3 16 ビットリロードタイマの構成
14.3.1
タイマ制御ステータスレジスタ上位 (TMCSR: H)
タイマ制御ステータスレジスタ上位 (TMCSR: H) では , 動作モードやカウントク
ロックを設定します。
なお , タイマ制御ステータスレジスタ下位 (TMCSR: L) の bit7 についてもここで説
明します。
■ タイマ制御ステータスレジスタ上位 (TMCSR: H)
図 14.3-5 タイマ制御ステータスレジスタ上位 (TMCSR: H)
アドレス :
TMCSR0
TMCSR1
TMCSR2
TMCSR3
:
:
:
:
000061H
000063H
000065H
000067H
15
14
13
12
-
-
-
- CSL1 CSL0 MOD2 MOD1 MOD0
-
-
-
-
11
10
9
8
7
初期値
XXXX00000B
R/W R/W R/W R/W R/W
bit9
bit8
bit7
MOD2
MOD1
MOD0
0
0
0
0
0
1
0
1
0
0
1
1
1
X
0
1
X
1
bit9
bit8
bit7
MOD2
MOD1
MOD0
X
0
0
X
0
1
X
1
0
X
1
1
bit11
bit10
CSL1
CSL0
0
0
0
1
1
0
1
1
動作モード選択ビット ( 内部クロックモード )
(CSL1, CSL0=00B, 01B, 10B)
入力端子機能
R/W
: リード / ライト可能
X
: 不定
−
: 未定義
有効エッジ , レベル
−
トリガ禁止
立上りエッジ
トリガ入力
ゲート入力
立下りエッジ
両エッジ
"L" レベル
"H" レベル
動作モード選択ビット ( イベントカウント
モード ) (CSL1, 0=11B)
入力端子機能
−
有効エッジ
−
立上りエッジ
トリガ入力
立下りエッジ
両エッジ
カウントクロック選択ビット
カウントクロック
カウントクロック周期
21 T
内部クロックモード
23 T
25 T
イベントカウントモード
外部イベントクロック
T: マシンサイクル
: 初期値
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FUJITSU SEMICONDUCTOR LIMITED
301
第 14 章 16 ビットリロードタイマ
14.3 16 ビットリロードタイマの構成
MB90860E Series
表 14.3-2 タイマ制御ステータスレジスタ上位 (TMCSR: H) の機能
ビット名
bit15
∼
bit12
bit11,
bit10
未定義ビット
CSL1, CSL0:
カウントクロック選択
ビット
機能
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
16 ビットリロードタイマのカウントクロックを選択しま
す。
"11B" 以外に設定した場合 :
内部クロックによってカウントします ( 内部クロッ
クモード )
"11B" に設定した場合 :
外部イベントクロックのエッジをカウントします (
イベントカウントモード )
bit9
∼
bit7
302
MOD2, MOD1, MOD0:
動作モード選択ビット
16 ビットリロードタイマの動作条件を設定します。
[ 内部クロックモードの場合 ]
MOD2 ビットで入力端子の機能を選択します。
MOD2 ビットが "0" の場合 :
入力端子は , トリガ入力として機能します。
MOD1, MOD0 ビットで検出するエッジを選択しま
す。エッジが検出されると , 16 ビットリロードレジ
スタに設定した値が 16 ビットタイマレジスタ
(TMR) にリロードされ , TMR のカウント動作を開始
します。
MOD2 ビットが "1" の場合 :
入力端子は , ゲート入力として機能します。
MOD1 ビットは使用しません。MOD0 ビットで検出
する信号レベル ("H", "L") を選択します。信号レベ
ルが入力されている間のみ , 16 ビットタイマレジス
タのカウント動作を行います。
[ イベントカウントモードの場合 ]
MOD2 ビットは使用しません。入力端子から外部イベン
トクロックを入力します。MOD1, MOD0 ビットで検出す
るエッジを選択します。
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第 14 章 16 ビットリロードタイマ
MB90860E Series
14.3 16 ビットリロードタイマの構成
14.3.2
タイマ制御ステータスレジスタ下位 (TMCSR: L)
タイマ制御ステータスレジスタ下位 (TMCSR:L) は , タイマ動作の許可または禁止 ,
ソフトウェアトリガ , アンダフロー発生の確認 , アンダフロー割込みの許可または禁
止 , リロードモードの選択 , TOT 端子出力を設定します。
■ タイマ制御ステータスレジスタ下位 (TMCSR: L)
図 14.3-6 タイマ制御ステータスレジスタ下位 (TMCSR: L)
アドレス :
TMCSR0
TMCSR1
TMCSR2
TMCSR3
:
:
:
:
000060H
000062H
000064H
000066H
7
6
5
4
3
2
1
0
OUTE OUTL RELD INTE UF CNTE TRG
初期値
00000000B
R/W R/W R/W R/W R/W R/W R/W
bit0
TRG
ソフトウェアトリガビット
0
影響なし
1
リロード後 , カウント動作開始
bit1
CNTE
タイマ動作許可ビット
0
タイマ動作禁止
1
タイマ動作許可 ( 起動トリガ待ち )
bit2
UF
アンダフロー発生フラグビット
読出し時
書込み時
0
アンダフローなし
UF ビットのクリア
1
アンダフローあり
影響なし
bit3
INTE
アンダフロー割込み許可ビット
0
アンダフロー割込みの禁止
1
アンダフロー割込みの許可
bit4
RELD
リロード選択ビット
0
ワンショットモード
1
リロードモード
bit5
OUTL
TOT 端子出力レベル選択ビット
ワンショットモード (RELD=0)
リロードモード (RELD=1)
0
カウント中 "H" の矩形波出力
リロードタイマ起動時 "L" のトグル出力
1
カウント中 "L" の矩形波出力
リロードタイマ起動時 "H" のトグル出力
bit6
TOT 端子出力許可ビット
OUTE
R/W
: リード / ライト可能
端子機能
0
汎用入出力ポート
1
TOT 出力
: 初期値
*
: MOD0 (bit7) については「14.3.1 タイマ制御ステータスレジスタ上位 (TMCSR: H)」を参照してください。
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303
第 14 章 16 ビットリロードタイマ
14.3 16 ビットリロードタイマの構成
MB90860E Series
表 14.3-3 タイマ制御ステータスレジスタ下位 (TMCSR: L) の機能 (1 / 2)
ビット名
OUTE:
TOT 出力許可ビット
16 ビットリロードタイマの TOT 端子の機能を設定します。
"0" に設定した場合 : 汎用入出力ポートとして機能します。
"1" に設定した場合 : 16 ビットリロードタイマの TOT 端
子として機能します。
OUTL:
TOT 端子出力レベル
選択ビット
16 ビットリロードタイマの出力端子の出力レベルを設定
します。
<ワンショットモードを選択した場合 (RELD=0) >
"0" に設定した場合 : タイマレジスタカウント中に "H" の
短形波を出力
"1" に設定した場合 : タイマレジスタカウント中に "L" の
短形波を出力
<リロードモードを選択した場合 (RELD=1) >
"0" に設定した場合 : リロードタイマ起動時 "L" のトグル
出力
"1" に設定した場合 : リロードタイマ起動時 "H" のトグル
出力
bit4
RELD:
リロード選択ビット
アンダフローが発生した場合のリロード動作を設定します。
"1" に設定した場合 : アンダフローが発生すると , 16 ビッ
トリロードレジスタに設定した値が
16 ビットタイマレジスタにリロード
され , カウント動作を継続されます (
リロードモード ) 。
"0" に設定した場合 : アンダフローが発生すると , カウン
ト動作は停止します ( ワンショット
モード ) 。
bi3
INTE:
アンダフロー割込み
許可ビット
アンダフロー割込みを許可または禁止します。
アンダフロー割込みが許可されている状態 (TMCSR:
INTE=1) でアンダフローが発生 (TMCSR: UF=1) した場合 ,
割込み要求が発生します。
bit2
UF:
アンダフロー発生
フラグビット
タイマレジスタのアンダフローが発生したことを示しま
す。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系命令で読み出した場合 :
"1" が読み出されます。
bit1
CNTE:
タイマ動作許可
ビット
16 ビットリロードタイマの動作を許可または禁止します。
"1" に設定した場合 : 起動トリガ待ち状態になります。起
動トリガが入力されると , タイマレ
ジスタのカウント動作を再開します。
"0" に設定した場合 : カウント動作を停止します。
bit6
bit5
304
機能
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第 14 章 16 ビットリロードタイマ
14.3 16 ビットリロードタイマの構成
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表 14.3-3 タイマ制御ステータスレジスタ下位 (TMCSR: L) の機能 (2 / 2)
ビット名
bit0
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TRG:
ソフトウェアトリガ
ビット
機能
ソフトウェアで 16 ビットリロードタイマを起動します。
ソフトウェアトリガ機能は , タイマ動作が許可されている
場合 (CNTE=1) のみ機能します。
"0" に設定した場合 : 無効です。変化しません。
"1" に設定した場合 : 16 ビットリロードレジスタに設定し
た値が 16 ビットタイマレジスタ
(TMR) にリロードされ , TMR のカウ
ント動作を開始します。
読み出した場合 : 常に "0" が読み出されます。
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305
第 14 章 16 ビットリロードタイマ
14.3 16 ビットリロードタイマの構成
MB90860E Series
16 ビットタイマレジスタ (TMR)
14.3.3
16 ビットタイマレジスタは , 16 ビットダウンカウンタです。読み出した場合は , カ
ウント中の値が読み出せます。
■ 16 ビットタイマレジスタ (TMR)
図 14.3-7 16 ビットタイマレジスタ (TMR)
アドレス :
TMR0
TMR1
TMR2
TMR3
:
:
:
:
007949H
00794BH
00794DH
00794FH
アドレス
TMR0
TMR1
TMR2
TMR3
:
:
:
:
007948H
00794AH
00794CH
00794EH
R
: リードオンリ
X
: 不定
15
14
13
12
11
10
9
8
D15
D14
D13
D12
D11
D10
D9
D8
R
R
R
R
R
R
R
R
初期値
XXXXXXXXB
7
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
初期値
XXXXXXXXB
タイマ動作を許可し (TMCSR:CNTE=1) , 起動トリガが入力されると , 16 ビットリロー
ドレジスタ (TMRLR) に設定した値が16ビットタイマレジスタ (TMR) にリロードされ,
TMR のカウント動作が開始されます。
タイマ動作を禁止 (TMCSR: CNTE=0) している場合は , TMR の値は保持されます。
TMR のカウント中に TMR 値が , 0000H から FFFFH にカウントダウンされると , アンダ
フローが発生します。
[ リロードモードの場合 ]
16 ビットタイマレジスタ (TMR) のアンダフローが発生すると , 16 ビットリロードレジ
スタ (TMRLR) に設定した値が TMR にリロードされ , TMR のカウント動作が再開され
ます。
[ ワンショットモードの場合 ]
16ビットタイマレジスタ (TMR) のアンダフローが発生すると, TMRのカウント動作が
停止し , 起動トリガ入力待ち状態になります。TMR 値は , FFFFH のまま保持されます。
<注意事項>
306
• 16 ビットタイマレジスタ (TMR) のリードは TMR のカウント動作中でも可能で
すが , 必ずワード命令 (MOVW) を使用してください。
• 16 ビットタイマレジスタ (TMR) は , 16 ビットリロードレジスタ (TMRLR) と同
一アドレスに配置されています。書込みを行った場合は TMR へ影響を与えず
に TMRLR に対して設定値を書き込むことができます。読み出しを行った場合
は TMR のカウント中の TMR 値が読み出せます。
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第 14 章 16 ビットリロードタイマ
MB90860E Series
14.3 16 ビットリロードタイマの構成
14.3.4
16 ビットリロードレジスタ (TMRLR)
16 ビットリロードレジスタは , 16 ビットタイマレジスタへのリロード値を設定しま
す。16 ビットリロードレジスタに設定した値は , 起動トリガが入力されると 16 ビッ
トタイマレジスタにリロードされ , 16 ビットタイマレジスタのカウント動作が開始
されます。
■ 16 ビットリロードレジスタ (TMRLR)
図 14.3-8 16 ビットリロードレジスタ (TMRLR)
アドレス :
TMRLR0
TMRLR1
TMRLR2
TMRLR3
:
:
:
:
007949H
00794BH
00794DH
00794FH
アドレス :
TMRLR0
TMRLR1
TMRLR2
TMRLR3
:
:
:
:
007948H
00794AH
00794CH
00794EH
W
: ライトオンリ
X
: 不定
15
14
13
12
11
10
9
8
D15
D14
D13
D12
D11
D10
D9
D8
W
W
W
W
W
W
W
W
初期値
XXXXXXXXB
7
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
W
W
W
W
W
W
W
W
初期値
XXXXXXXXB
16 ビットリロードレジスタを設定する場合は , タイマの動作を禁止 (TMCSR: CNTE=0)
してから行います。16 ビットリロードレジスタの設定が終了したら , タイマの動作を
許可 (TMCSR: CNTE=1) します。
起動トリガが入力されると , 16 ビットリロードレジスタ (TMRLR) に設定した値が 16
ビットタイマレジスタ (TMR) にリロードされ , TMR のカウント動作が開始されます。
<注意事項>
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• 16 ビットタイマレジスタの書込みは , 16 ビットリロードタイマの動作を禁止
(TMCSR: CNTE=0) してから行ってください。必ずワード命令 (MOVW) で書き
込んでください。
• 16 ビットリロードレジスタ (TMRLR) は , 16 ビットタイマレジスタ (TMR) と同
一アドレスに配置されています。書込みを行った場合は TMR へ影響を与えず
に TMRLR に対して設定値を書き込むことができます。読み出しを行った場合
はカウント中の TMR 値が読み出せます。
• INC/DEC 命令などリードモディファイライト (RMW) 動作をする命令は使用で
きません。
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307
第 14 章 16 ビットリロードタイマ
14.4 16 ビットリロードタイマの割込み
14.4
MB90860E Series
16 ビットリロードタイマの割込み
16 ビットリロードタイマは , 16 ビットタイマレジスタのアンダフローが発生すると
割込み要求を発生します。
■ 16 ビットタイマの割込み
16 ビットタイマレジスタ (TMR) のカウント中に TMR 値が , 0000H から FFFFH にカウ
ントダウンされると , アンダフローが発生します。アンダフローが発生すると , タイマ
制御ステータスレジスタのアンダフロー発生フラグビット (TMCSR: UF) に "1" がセッ
トされます。アンダフロー割込みが許可されている場合は (TMCSR: INTE=1) , 割込み
要求が発生します。
表 14.4-1 16 ビットリロードタイマの割込み制御ビットと割込み要因
16 ビットリロード
タイマ 0
16 ビットリロード
タイマ 1
16 ビットリロード
タイマ 2
16 ビットリロード
タイマ 3
割込み要求フラグビット
TMCSR0: UF
TMCSR1: UF
TMCSR2: UF
TMCSR3: UF
割込み要求許可ビット
TMCSR0: INTE
TMCSR1: INTE
TMCSR2: INTE
TMCSR3: INTE
割込み要因
16 ビットタイマ
レジスタ (TMR0)
のアンダフロー
16 ビットタイマ
レジスタ (TMR1)
のアンダフロー
16 ビットタイマ
レジスタ (TMR2)
のアンダフロー
16 ビットタイマ
レジスタ (TMR3)
のアンダフロー
■ 16 ビットリロードタイマの割込みと EI2OS および DMA 転送
<参照>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「第 3 章 割
込み」を参照してください。
■ 16 ビットリロードタイマの EI2OS の機能および DMA 転送
16 ビットリロードタイマ 0 ∼ 3 は EI2OS 機能に対応しています。また , 16 ビットリ
ロードタイマ 0 ∼ 2 は DMA 転送に対応しています。16 ビットタイマレジスタのアン
ダフロー発生で EI2OS または DMA 転送を起動できます。
ただし , EI2OS/DMA は , 割込み制御レジスタ (ICR) を共有する他の周辺機能が割込み
を使用していない場合にのみ使用できます。16 ビットリロードタイマ 0 と 1 は ICR03 を ,
16 ビットリロードタイマ 2 と 3 は ICR04 をそれぞれ共有しています。16 ビットリロー
ドタイマ 0 ∼ 3 で EI2OS/DMA を使用する場合には , 割込み制御レジスタを共有する 16
ビットリロードタイマの割込みを禁止する必要があります。
308
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第 14 章 16 ビットリロードタイマ
MB90860E Series
14.5 16 ビットリロードタイマの動作説明
14.5
16 ビットリロードタイマの動作説明
16 ビットリロードタイマの設定と , カウンタの動作状態について説明します。
■ 16 ビットリロードタイマの設定
● 内部クロックモードの設定
内部クロックをカウントするには , 図 14.5-1 の設定が必要です。
図 14.5-1 内部クロックモードの設定
bit15 14
13
12
11
-
-
-
CSL1 CSL0
TMCSR
-
10
"11B" 以外
9
8
7
MOD2
MOD1
◎
◎
6
5
4
3
2
1
bit0
MOD0 OUTE
OUTL
RELD
INTE
UF
CNTE
TRG
◎
◎
◎
◎
◎
1
◎
◎
16 ビットタイマレジスタへのリロード値を設定
TMRLR
◎ : 使用ビット
1 : "1" を設定
● イベントカウントモードの設定
外部イベントの入力で動作させるには , 図 14.5-2 の設定が必要です。
図 14.5-2 イベントカウントモードの設定
TMCSR
bit15 14
13
12
11
-
-
-
CSL1 CSL0
-
1
TMRLR
10
1
9
8
7
6
MOD2
MOD1
MOD0 OUTE
◎
◎
◎
◎
5
4
3
2
1
bit0
OUTL
RELD
INTE
UF
CNTE
TRG
◎
◎
◎
◎
1
◎
16 ビットタイマレジスタへのリロード値を設定
TIN 端子として使用する端子に該当する DDR( ポート方向レジスタ ) のビットに "0" を設定
◎ : 使用ビット
1 : "1" を設定
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309
第 14 章 16 ビットリロードタイマ
14.5 16 ビットリロードタイマの動作説明
MB90860E Series
■ 16 ビットタイマレジスタの動作状態
16 ビットタイマレジスタの動作状態は , タイマ制御ステータスレジスタのタイマ動作
許可ビット (TMCSR: CNTE) と WAIT 信号で決定されます。停止状態 (STOP 状態 ) , 起
動トリガ入力待ち状態 (WAIT 状態 ) , 実行状態 (RUN 状態 ) があります。
16 ビットタイマレジスタの動作状態の遷移図を図 14.5-3 に示します。
図 14.5-3 動作状態の遷移図
STOP 状態
CNTE=0, WAIT=1
TIN 端子 : 入力禁止
リセット
TOT 端子 : 汎用入出力ポート
16 ビットタイマレジスタ : 停止時の値を保持
リセット直後の値は不定
CNTE=0
CNTE=0
CNTE=1
TRG=0
CNTE=1
TRG=1
RUN 状態
WAIT 状態
CNTE=1, WAIT=1
TIN 端子 : トリガ入力のみ有効
TOT 端子 : 16 ビットリロードレジスタ
UF=1&
の値を出力
RELD=0
16 ビットタイマレジスタ : 停止時の値を保持
( ワンショット
リセット直後の値は不定
モード )
( リロードモード )
TRG=1
( ソフトウェアトリガ )
TIN から外部トリガ
UF=1&
RELD=1
CNTE=1, WAIT=0
TIN 端子 : 16 ビットリロードタイマ
の入力端子として機能
TOT 端子 : 16 ビットリロードタイマ
の出力端子として機能
16 ビットタイマレジスタ : 動作
LOAD
CNTE=1, WAIT=0
16 ビットリロードレジスタの内容を
16 ビットタイマレジスタへロード
TRG=1
( ソフトウェアトリガ )
ロード終了
: ハードウェアによる状態遷移
: レジスタアクセスによる状態遷移
WAIT
TRG
CNTE
UF
RELD
310
: WAIT 信号 ( 内部信号 )
: ソフトウェアトリガビット (TMCSR)
: タイマ動作許可ビット (TMCSR)
: アンダフロー発生フラグビット (TMCSR)
: リロード選択ビット (TMCSR)
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MB90860E Series
14.5
14.5.1
内部クロックモードの動作
第 14 章 16 ビットリロードタイマ
16 ビットリロードタイマの動作説明
内部クロックモードでは , タイマ制御ステータスレジスタの動作モード選択ビット
(TMCSR: MOD2 ∼ MOD0) を設定することによって 3 種類の動作モードを選択する
ことができます。動作モードの設定とリロードモードの設定により TOT 端子から矩
形波またはトグル波が出力されます。
■ 内部クロックモードの設定
• タイマ制御ステータスレジスタのカウントクロック選択ビット (CSL1, CSL0) を
00B, 01B, 10B に設定することによって , 16 ビットリロードタイマは内部クロック
モードに設定されます。
•
内部クロックモードでは , 16 ビットタイマレジスタは内部クロックに同期してカウ
ントダウンします。
• タイマ制御ステータスレジスタのカウントクロック選択ビット (CSL1, CSL0) を設
定することによって , 3 種類のカウントクロック周期を選択することができます。
[16 ビットタイマレジスタへのリロード値の設定 ]
16 ビットリロードタイマ起動後 , 16 ビットリロードレジスタ (TMRLR) に設定した値
は , 16 ビットタイマレジスタ (TMR) にリロードされます。
1. タイマの動作を禁止 (TMCSR: CNTE=0) します。
2. 16 ビットリロードレジスタに 16 ビットタイマレジスタへのリロード値を設定しま
す。
3. タイマの動作を許可 (TMCSR: CNTE=1) します。
<注意事項>
CM44-10144-4
起動トリガが入力されて , 16 ビットリロードレジスタ (TMRLR) に設定した値が
16 ビットタイマレジスタ (TMR) にリロードされるまでは 1T (T: マシンサイクル )
の時間がかかります。
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311
第 14 章 16 ビットリロードタイマ
14.5 16 ビットリロードタイマの動作説明
MB90860E Series
■ 16 ビットタイマレジスタのアンダフローが発生した場合の動作
16 ビットタイマレジスタ (TMR) のカウント動作中 , TMR 値が 0000H から FFFFH にカ
ウントダウンされるとアンダフローが発生します。
• アンダフローが発生すると , タイマ制御ステータスレジスタのアンダフロー発生フ
ラグビット (TMCSR: UF) に "1" がセットされます。
• タイマ制御ステータスレジスタのアンダフロー割込み許可ビット (TMCSR: INTE)
が "1" に設定されている場合は , アンダフロー割込みが発生します。
• アンダフローが発生した場合のリロード動作は , タイマ制御ステータスレジスタの
リロード選択ビット (TMCSR: RELD) で設定します。
[ ワンショットモード (TMCSR: RELD=0) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) は停止して , 起動トリガ
入力待ちの状態になります。次の起動トリガが入力されると , TMR のカウント動作を
再開します。
ワンショットモードでは , TMR のカウント動作中に TOT 端子から矩形波が出力されま
す。タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) を設
定することによって , 矩形波のレベル ("H" または "L") を選択することができます。
[ リロードモード (TMCSR: RELD=1) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) に 16 ビットリロードレ
ジスタ (TMRLR) で設定した値がリロードされ , TMR のカウント動作は継続されます。
リロードモードでは , TMR のカウント動作中にアンダフローが発生するごとに TOT 端
子出力レベルを反転するトグル波が出力されます。タイマ制御ステータスレジスタの
端子出力レベル選択ビット (TMCSR: OUTL) を設定することによって, リロードタイマ
起動時のトグル波レベル ("H" または "L") を選択することができます。
■ 内部クロックモードの動作
内部クロックモードでは , タイマ制御ステータスレジスタの動作モード選択ビット
(TMCSR: MOD2 ∼ MOD0) を設定することによって動作モードを選択することができ
ます。タイマ制御ステータスレジスタのタイマ動作許可ビット (TMCSR: CNTE) を "0"
に設定してタイマ動作を禁止に設定してください。
312
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第 14 章 16 ビットリロードタイマ
14.5 16 ビットリロードタイマの動作説明
MB90860E Series
[ ソフトウェアトリガモード (MOD2 ∼ MOD0=000B) ]
ソフトウェアトリガモードに設定した場合は , タイマ制御ステータスレジスタのソフ
トウェアトリガビット (TMCSR: TRG) を "1" に設定して , 16 ビットリロードタイマを
起動します。16 ビットリロードタイマが起動されると , 16 ビットリロードレジスタ
(TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリロードされ , TMR のカ
ウント動作が開始されます。
<注意事項>
タイマ制御ステータスレジスタのタイマ動作許可ビット (TMCSR: CNTE) とソフ
トウェアトリガビット (TMCSR: TRG) を同時に "1" に設定すると , 16 ビットリ
ロードタイマの起動と同時に 16 ビットタイマレジスタのカウント動作が開始され
ます。ただし , ゲート入力動作時のタイマ起動は , ソフトウェアトリガでのみ有効
となります。
図 14.5-4 ソフトウェアトリガ動作モードのカウント動作 ( ワンショットモード )
カウンタクロック
リロードデータ
カウンタ
-1
0000H
FFFFH
リロードデータ
-1
0000H
FFFFH
データロード信号
UF ビット
CNTE ビット
TRG ビット
T*
TOT 端子
起動トリガ入力待ち
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでに , 1T の時間がかかります。
図 14.5-5 ソフトウェアトリガ動作モードのカウント動作 ( リロードモード )
カウンタクロック
カウンタ
リロードデータ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
データロード信号
UF ビット
CNTE ビット
TRG ビット
TOT 端子
T*
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでに , 1T の時間がかかります。
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313
第 14 章 16 ビットリロードタイマ
14.5 16 ビットリロードタイマの動作説明
MB90860E Series
[ 外部トリガモード (MOD2 ∼ MOD0=001B, 010B, 011B) ]
外部トリガモードに設定した場合は , 外部から TIN 端子に有効エッジを入力して , 16
ビットリロードタイマを起動します。16ビットリロードタイマが起動されると, 16ビッ
トリロードレジスタ (TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリ
ロードされ , TMR のカウント動作が開始されます。
• タイマ制御ステータスレジスタの動作モード選択ビット (TMCSR: MOD2 ∼ MOD0)
を設定することによって , エッジ検出を立上りエッジ , 立下りエッジ , 両エッジから
選択することができます。
<注意事項>
TIN 端子に入力するトリガパルス幅 , ゲート入力のパルス幅は , データシートの規
格値を参照してください。
図 14.5-6 外部トリガモードのカウント動作 ( ワンショットモード )
カウンタクロック
カウンタ
リロードデータ
-1
0000H
FFFFH
リロードデータ
-1
0000H
FFFFH
データロード信号
UF ビット
CNTE ビット
TIN 端子
2T~2.5T*
TOT 端子
起動トリガ入力待ち
T : マシンサイクル
* : 外部トリガ入力からリロードレジスタのデータをロードするまでに , 2T ∼ 2.5T の時間がかかります。
図 14.5-7 外部トリガモードのカウント動作 ( リロードモード )
カウンタクロック
カウンタ
リロードデータ
-1
0000H リロードデータ -1
0000H リロードデータ -1
0000H リロードデータ
-1
データロード信号
UF ビット
CNTE ビット
TIN 端子
TOT 端子
2T~2.5T*
T : マシンサイクル
* : 外部トリガ入力からリロードレジスタのデータをロードするまでに , 2T ∼ 2.5T の時間がかかります。
314
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第 14 章 16 ビットリロードタイマ
14.5 16 ビットリロードタイマの動作説明
MB90860E Series
[ 外部ゲート入力動作モード (MOD2 ∼ MOD0=1x0B, 1x1B) ]
外部ゲート入力動作モードに設定した場合は , タイマ制御ステータスレジスタのソフ
トウェアトリガビット (TMCSR: TRG) を "1" に設定して , 16 ビットリロードタイマを
起動します。16 ビットリロードタイマが起動されると , 16 ビットリロードタイマ
(TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリロードされます。
• 16 ビットリロードタイマ起動後 , 設定したゲート入力のレベルが TIN 端子に入力さ
れている間は , 16 ビットタイマレジスタのカウント動作を行います。
• タイマ制御ステータスレジスタの動作モード選択ビット (TMCSR: MOD2 ∼ MOD0)
を設定することによって , ゲート入力のレベル ("H" または "L") を選択することがで
きます。
図 14.5-8 外部ゲート入力動作モードのカウント動作 ( ワンショットモード )
カウンタクロック
カウンタ
-1
リロードデータ
0000H
-1
FFFFH
リロードデータ
-1
-1
データロード信号
UF ビット
CNTE ビット
TRG ビット
T*
T*
TIN 端子
TOT 端子
起動トリガ入力待ち
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでに , 1T の時間がかかります。
図 14.5-9 外部ゲート入力動作モードのカウント動作 ( リロードモード )
カウンタクロック
カウンタ
リロードデータ
-1
-1
-1
0000H リロードデータ
-1
-1
データロード信号
UF ビット
CNTE ビット
TRG ビット
TIN 端子
T*
TOT 端子
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでに , 1T の時間がかかります。
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第 14 章 16 ビットリロードタイマ
14.5 16 ビットリロードタイマの動作説明
14.5.2
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イベントカウントモードの動作
イベントカウントモードでは , 16 ビットリロードタイマ起動後 , TIN 端子に入力さ
れた信号のエッジを検出して 16 ビットタイマレジスタのカウント動作を行います。
動作モードの設定とリロードモードの設定により TOT 端子から矩形波またはトグル
波が出力されます。
■ イベントカウントモードの設定
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1, CSL0)
を 11B に設定することによって , 16 ビットリロードタイマはイベントカウントモード
に設定されます。
• イベントカウントモードでは , TIN 端子に入力された外部イベントクロックのエッ
ジ検出に同期して 16 ビットタイマレジスタをカウントダウンします。
[ カウンタ初期値の設定 ]
16 ビットリロードタイマ起動後 , 16 ビットリロードレジスタ (TMRLR) に設定した値
は , 16 ビットタイマレジスタ (TMR) にリロードされます。
1. 16 ビットリロードタイマの動作を禁止 (TMCSR: CNTE=0) します。
2. 16 ビットリロードレジスタに 16 ビットタイマレジスタへのリロード値を設定しま
す。
3. 16 ビットリロードタイマの動作を許可 (TMCSR: CNTE=1) します。
<注意事項>
316
起動トリガが入力されて , 16 ビットリロードレジスタ (TMRLR) に設定した値が
16 ビットタイマレジスタ (TMR) にロードされるまでは 1T (T: マシンサイクル ) の
時間がかかります。
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第 14 章 16 ビットリロードタイマ
14.5 16 ビットリロードタイマの動作説明
■ 16 ビットタイマレジスタのアンダフローが発生した場合の動作
16 ビットタイマレジスタ (TMR) のカウント動作中 , TMR 値が 0000H から FFFFH にカ
ウントダウンされるとアンダフローが発生します。
• アンダフローが発生すると , タイマ制御ステータスレジスタのアンダフロー発生フ
ラグビット (TMCSR: UF) に "1" がセットされます。
• タイマ制御ステータスレジスタのアンダフロー割込み許可ビット (TMCSR: INTE)
が "1" に設定されている場合は , アンダフロー割込みが発生します。
• アンダフローが発生した場合のリロード動作は , タイマ制御ステータスレジスタの
リロード選択ビット (TMCSR: RELD) で設定します。
[ ワンショットモード (TMCSR: RELD=0) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) は停止して , 起動トリガ
入力待ちの状態になります。次の起動トリガが入力されると , TMR のカウント動作を
再開します。
ワンショットモードでは , TMR のカウント動作中に TOT 端子から矩形波が出力されま
す。タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) を設
定することによって , 矩形波のレベル ("H" または "L") を選択することができます。
[ リロードモード (TMCSR: RELD=1) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) に 16 ビットリロードレ
ジスタ (TMRLR) で設定した値がリロードされ , TMR のカウント動作は継続されます。
リロードモードでは , TMR のカウント動作中にアンダフローが発生するごとに TOT 端
子出力レベルを反転するトグル波が出力されます。タイマ制御ステータスレジスタの
端子出力レベル選択ビット (TMCSR: OUTL) を設定することによって, リロードタイマ
起動時のトグル波レベル ("H" または "L") を選択することができます。
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317
第 14 章 16 ビットリロードタイマ
14.5 16 ビットリロードタイマの動作説明
MB90860E Series
■ イベントカウントモードの動作
タイマ制御ステータスレジスタのタイマ動作許可ビット (TMCSR: CNTE) を "1" に設定
して 16 ビットリロードタイマの動作を許可します。タイマ制御ステータスレジスタの
ソフトウェアトリガビット (TMCSR: TRG) を "1" に設定すると , 16 ビットリロードタ
イマが起動します。16 ビットリロードタイマが起動されると , 16 ビットリロードレジ
スタ (TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にロードされ , TMR の
カウント動作が開始されます。16 ビットリロードタイマ起動後 , TIN 端子に入力され
た外部イベントクロックのエッジを検出して TMR のカウント動作が行われます。
• タイマ制御ステータスレジスタの動作モード選択ビット (TMCSR: MOD2 ∼ MOD0)
を設定することによって , 検出するエッジを立上りエッジ , 立下りエッジ , 両エッジ
から選択することができます。
<注意事項>
TIN 端子に入力されるクロックの "H" 幅および "L" 幅は , データシートの規格値を
参照してください。
図 14.5-10 イベントカウントモードのカウント動作 ( ワンショットモード )
TIN 端子
カウンタ
リロードデータ
-1
0000H
FFFFH
リロードデータ
-1
0000H
FFFFH
データロード信号
UF ビット
CNTE ビット
TRG ビット
T*
TOT 端子
起動トリガ入力待ち
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでに , 1T の時間がかかります。
図 14.5-11 イベントカウントモードのカウント動作 ( リロードモード )
TIN 端子
リロードデータ
カウンタ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
データロード信号
UF ビット
CNTE ビット
TRG ビット
T*
TOT 端子
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでに , 1T の時間がかかります。
318
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第 14 章 16 ビットリロードタイマ
MB90860E Series
14.6 16 ビットリロードタイマの使用上の注意
14.6
16 ビットリロードタイマの使用上の注意
16 ビットリロードタイマを使用するときは , 次の点に注意してください。
■ 16 ビットリロードタイマの使用上の注意
● プログラムで設定する場合の注意
• 16 ビットリロードレジスタ (TMRLR) の設定は , タイマ動作を禁止 (TMCSR: CNTE=0)
してから行ってください。
• 16 ビットタイマレジスタ (TMR) のリードは , TMR のカウント動作中でも可能です
が , 必ずワード命令を使用してください。
• タイマ制御ステータスレジスタ (TMCSR) の CSL1, CSL0 ビットの変更は , タイマ動
作を禁止 (TMCSR: CNTE=0) してから行ってください。
• 両エッジ設定で動作許可後の初めの検出エッジは ,
立上りエッジになります。両
エッジ設定のカウンタ値の初期化は , 立上りエッジのみになります。立下りエッジ
では割込みは発生しますが , カウンタ値は初期化されません。
● 割込みに関連する注意
• タイマ制御ステータスレジスタ (TMCSR) の UF ビットが "1" にセットされ , アンダ
フロー割込み出力を許可 (TMCSR: INTE=1) している状態では, 割込み処理から復帰
できません。UF ビットは必ずクリアしてください。ただし , EI2OS または DMA 転
送を使用した場合は , UF ビットは自動的にクリアされます。
• 16 ビットリロードタイマで EI2OS または DMA 転送を使用する場合は , 割込み制御
レジスタ (ICR) を共有する16ビットリロードタイマの割込みを禁止する必要があり
ます。
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第 14 章 16 ビットリロードタイマ
14.7 16 ビットリロードタイマのプログラム例
14.7
MB90860E Series
16 ビットリロードタイマのプログラム例
16 ビットリロードタイマの内部クロックモードとイベントカウントモードのプログ
ラム例を示します。
■ 内部クロックモードのプログラム例
● 処理仕様
• 16 ビットリロードタイマ 0 で , 24 ms のインターバルタイマ割込みを発生します。
• リロードモードで使用し , 繰り返し割込みを発生させます。
• 外部トリガ入力は使用せず , ソフトウェアトリガで , タイマを起動します。
• EI2OS, DMA は使用しません。
• マシンクロック 24 MHz, カウントクロック 1.33 μs とします。
● コーディング例
ICR03
EQU
0000B3H
;16 ビットリロードタイマ用
; 割込み制御レジスタ
TMCSR0 EQU
000060H
; タイマコントロールステータスレジスタ
TMR0
EQU
007948H
;16 ビットタイマレジスタ
TMRLR0 EQU
007948H
;16 ビットリロードレジスタ
UF0
EQU
TMCSR0:2
; 割込み要求フラグビット
CNTE0
EQU
TMCSR0:1
; カウンタ動作許可ビット
TRG0
EQU
TMCSR0:0
; ソフトウェアトリガビット
;-------- メインプログラム -----------------------------------CODE
CSEG
;
; スタックポインタ (SP) などは
:
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR03,#00H
; 割込みレベル 0 ( 最強 )
CLRB I:CNTE0
; カウンタを一時停止
MOVW I:TMRLR0,#4650H ;24 ms タイマのデータを設定
MOVW I:TMCSR0,#0000100000011011B
; インターバルタイマ動作 ,
クロック 1.33μs
; 外部トリガ禁止 , 外部出力禁止
; リロードモード選択 , 割込み許可
; 割込みフラグクリア , カウントスタート
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
320
LOOP
;
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第 14 章 16 ビットリロードタイマ
14.7 16 ビットリロードタイマのプログラム例
MB90860E Series
;--------- 割込みプログラム ----------------------------------WARI:
CLR
I:UF0
; 割込み要求フラグをクリア
・
・
ユーザ処理
・
・
; 割込みからの復帰
RETI
CODE
ENDS
;--------- ベクタ設定 ---------------------------------------VECT
CSEG ABS=0FFH
VECT
ORG
00FFB8H
DSL
WARI
ORG
00FFDCH
DSL
START
DB
00H
ENDS
END
; 割込み #17(11H) にベクタを設定
; リセットベクタ設定
; シングルチップモードに設定
START
■ イベントカウントモードのプログラム例
● 処理仕様
• 16 ビットリロードタイマ 0 で , 外部イベント入力端子に入力される , パルスの立上
りエッジを 10000 回カウントすると割込みを発生します。
• ワンショットモードで動作させます。
• 外部トリガ入力は , 立上りエッジを選択します。
• EI2OS, DMA は使用しません。
● コーディング例
ICR03
EQU
0000B3H
;16 ビットリロードタイマ用
; 割込み制御レジスタ
TMCSR0 EQU
000060H
; タイマコントロールステータスレジスタ
EQU
007948H
;16 ビットタイマレジスタ
TMRLR0 EQU
007948H
;16 ビットリロードレジスタ
DDR8
EQU
000018H
; ポートデータレジスタ
UF0
EQU
TMCSR0:2
; 割込み要求フラグビット
CNTE0
EQU
TMCSR0:1
; カウンタ動作許可ビット
TRG0
EQU
TMCSR0:0
; ソフトウェアトリガビット
TMR0
;--------- メインプログラム ----------------------------------CODE
CSEG
;
:
; スタックポインタ (SP) などは
; 初期化済みとする
;A/D コンバータは使用していない ,
; またはソフトウェア起動モード
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第 14 章 16 ビットリロードタイマ
14.7 16 ビットリロードタイマのプログラム例
MB90860E Series
;(ACS1 : STS1, 0 = 00B) で使用してい
; るものとする。
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR03,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:DDR8,00H
;P80/TIN0 端子を入力に設定
CLRB I:CNTE0
; カウンタを一時停止
MOVW I:TMRLR0,#2710H; リロード値 10,000 回の設定
MOVW I:TMCSR0,#0000110001001011B
; カウンタ動作 , 立上りエッジ
; 外部出力禁止
; ワンショットモード選択 , 割込み許可
; 割込みフラグクリア , カウントスタート
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA LOOP
;
;--------- 割込みプログラム ----------------------------------WARI:
CLR
I:UF0
・
・
ユーザ処理
・
・
RETI
CODE
; 割込み要求フラグをクリア
; 割込みからの復帰
ENDS
;--------- ベクタ設定 ---------------------------------------VECT
CSEG ABS=0FFH
VECT
ORG
00FFB8H
DSL
WARI
ORG
00FFDCH
DSL
START
DB
00H
ENDS
END
322
; 割込み #17(11H) にベクタを設定
; リセットベクタ設定
; シングルチップモードに設定
START
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第 15 章
時計タイマ
時計タイマの機能と動作について説明します。
15.1 時計タイマの概要
15.2 時計タイマのブロックダイヤグラム
15.3 時計タイマの構成
15.4 時計タイマの割込み
15.5 時計タイマの動作説明
15.6 時計タイマのプログラム例
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323
第 15 章 時計タイマ
15.1 時計タイマの概要
15.1
MB90860E Series
時計タイマの概要
時計タイマは , サブクロックに同期してカウントアップする 15 ビットのフリーラン
カウンタです。
• 8 種類のインターバル時間が選択でき , インターバル時間ごとに割込み要求を発生
できます。
• サブクロック発振安定待ち時間用タイマやウォッチドッグタイマに動作クロック
を供給します。
• クロック選択レジスタ (CKSCR) の設定にかかわらず , 常にサブクロックをカウン
トクロックとします。
■ インターバルタイマ機能
• 時計タイマは , インターバル時間選択ビット (WTC: WTC2 ∼ WTC0) で設定したイ
ンターバル時間に達すると , 時計タイマカウンタのインターバル時間に対応する
ビットがオーバフロー ( 桁上り ) を起こし , オーバフローフラグビットがセット
(WTC: WTOF=1) されます。
• オーバフローの発生による割込みを許可に設定している場合は (WTC: WTIE=1) ,
オーバフローフラグビットがセットされると (WTC: WTOF=1) 割込み要求が発生し
ます。
• 時計タイマのインターバル時間は , 次の 8 種類から選択できます。時計タイマのイ
ンターバル時間を表 15.1-1 に示します。
表 15.1-1 時計タイマのインターバル時間
サブクロック周期
インターバル時間
28/SCLK (31.25 ms)
29/SCLK (62.5 ms)
210/SCLK (125 ms)
211/SCLK (250 ms)
1/SCLK (122μs)
212/SCLK (500 ms)
213/SCLK (1.0 s)
214/SCLK (2.0 s)
215/SCLK (4.0 s)
SCLK: サブクロック周波数
( ) 内はサブクロック 8.192kHz 動作時の算出例です。
324
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第 15 章 時計タイマ
15.1 時計タイマの概要
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■ 供給するクロックの周期
時計タイマは , サブクロック発振安定待ち時間用のタイマと , ウォッチドッグタイマに
動作クロックを供給します。時計タイマから供給されるクロックの周期を , 表 15.1-2 に
示します。
表 15.1-2 時計タイマから供給されるクロック周期
クロック供給先
サブクロックの発振安定待ち時間用
クロック周期
214/SCLK (4.000 s)
210/SCLK (125 ms)
213/SCLK (1.000 s)
ウォッチドッグタイマ
214/SCLK (2.000 s)
215/SCLK (4.000 s)
SCLK: サブクロック周波数
( ) 内はサブクロック 8.192kHz 動作時の算出例です。
<注意事項>
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サブクロック SCLK の周波数は , 低速振動端子 (X0A, X1A) に入力されるクロック
を 2 分周 /4 分周した値になります。
分周比は PLL/ サブクロック制御レジスタ (PSCCR) の SCDS ビットで設定されま
す。
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325
第 15 章 時計タイマ
15.2 時計タイマのブロックダイヤグラム
MB90860E Series
時計タイマのブロックダイヤグラム
15.2
時計タイマは , 以下のブロックで構成されています。
• 時計タイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• 時計タイマ制御レジスタ (WTC)
■ 時計タイマのブロックダイヤグラム
図 15.2-1 時計タイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
時計タイマカウンタ
SCLK
× 21 × 22 × 23 × 24 × 25 × 26 × 27 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215
OF
OF
OF
OF
パワーオンリセット
ハードウェアスタンバイ移行
ストップモード移行
OF
カウンタ
クリア回路
OF
OF
OF
サブクロック
発振安定待ち時間へ
インターバル
タイマセレクタ
時計タイマ割込み
OF
: オーバフロー
SCLK : サブクロック
WDCS
SCE
WTIE
WTOF
WTR
WTC2
WTC1
WTC0
時計タイマ制御レジスタ (WTC)
時計タイマの実際の割込み要求番号は次のとおりです。
割込み要求番号 : #27 (1BH)
● 時計タイマカウンタ
サブクロック (SCLK) をカウントクロックとする , 15 ビットのアップカウンタです。
● カウンタクリア回路
時計タイマカウンタをクリアする回路です。
326
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第 15 章 時計タイマ
15.2 時計タイマのブロックダイヤグラム
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● インターバルタイマセレクタ
時計タイマ制御レジスタ (WTC) に設定されているインターバル時間を参照し , 時計タ
イマカウンタがインターバル時間の値に達した場合に , オーバフローフラグビットを
セットします。
● 時計タイマ制御レジスタ (WTC)
インターバル時間の選択 , 時計タイマカウンタのクリア , 割込みの許可または禁止 ,
オーバフロー ( 桁上り ) の状態確認とオーバフローフラグビットのクリアを行います。
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327
第 15 章 時計タイマ
15.3 時計タイマの構成
15.3
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時計タイマの構成
時計タイマのレジスタと割込み要因を示します。
■ 時計タイマのレジスタ一覧とリセット値の一覧
図 15.3-1 時計タイマのレジスタとリセット値の一覧
bit
時計タイマ制御レジスタ (WTC)
7
6
5
4
3
2
1
0
1
×
0
0
1
0
0
0
× : 不定
■ 時計タイマでの割込み要求の発生
• インターバル時間選択ビット (WTC: WTC2 ∼ WTC0) で設定したインターバル時間
に達した場合 , オーバフローフラグビット (WTC: WTOF) に "1" がセットされます。
• 時計タイマカウンタのオーバフロー ( 桁上り ) による割込みを許可している場合は
(WTC: WTIE=1) , オーバフローフラグビットがセットされると (WTC: WTOF=1), 割
込み要求が発生します。
328
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第 15 章 時計タイマ
15.3 時計タイマの構成
MB90860E Series
15.3.1
時計タイマ制御レジスタ (WTC)
時計タイマ制御レジスタ (WTC) の機能を以下に示します。
■ 時計タイマ制御レジスタ (WTC)
図 15.3-2 時計タイマ制御レジスタ (WTC)
アドレス
0000AAH
7
6
5
4
3
2
1
0
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
R/W
R
初期値
1X001000B
R/W R/W R/W R/W R/W R/W
bit2
bit1
bit0
WTC2 WTC1 WTC0
インターバル時間選択ビット
0
0
0
28/SCLK (31.25 ms)
0
0
1
29/SCLK (62.5 ms)
0
1
0
210/SCLK (125 ms)
0
1
1
211/SCLK (250 ms)
1
0
0
212/SCLK (500 ms)
1
0
1
213/SCLK (1.0 s)
1
1
0
214/SCLK (2.0 s)
1
1
1
215/SCLK (4.0 s)
bit3
WTR
0
1
時計タイムクリアビット
読出し時
書込み時
⎯
時計タイマカウンタのクリア
常に "1" が読み出されます 影響なし
bit4
WTOF
0
1
オーバフローフラグビット
読出し時
書込み時
設定したインターバル時間 WTOF ビットのクリア
に対応するビットのオーバ
フローなし
設定したインターバル時間 影響なし
に対応するビットのオーバ
フローあり
bit5
WTIE
オーバフロー割込み許可ビット
0
割込み要求の禁止
1
割込み要求の許可
bit6
SCE
発振安定待ち時間終了ビット
0 発振安定待ち状態
1 発振安定待ち時間終了
bit7
R/W
R
X
SCLK
: リード / ライト可能
: ライトオンリ
: 不定
: サブクロック
: 初期値
WDCS
0
1
ウォッチドッグクロック選択ビット
( ウォッチドッグタイマの入力クロック )
メインまたは
PLL クロックモードの場合
時計タイマ
タイムベースタイマ
サブクロックモードの場合
"0" を設定してください。
( ) 内はサブクロック 8.192 kHz 動作時の算出例です。
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329
第 15 章 時計タイマ
15.3 時計タイマの構成
MB90860E Series
表 15.3-1 時計タイマ制御レジスタ (WTC) の機能
ビット名
機能
bit7
WDCS:
ウォッチドッグ
クロック選択ビット
ウォッチドッグタイマの動作クロックを選択します。
<メインクロックモードまたは PLL クロックモードの場合>
"0" に設定した場合 : 時計タイマの出力をウォッチドッグタイマの動作ク
ロックにします。
"1" に設定した場合 : タイムベースタイマの出力をウォッチドッグタイマ
の動作クロックにします。
<サブクロックモードの場合>
必ず "0" に設定して , 時計タイマの出力を選択してください。
( 注意事項 )
時計タイマとタイムベースタイマは非同期に動作しているため , WDCS
ビットを "0" → "1" に変更した場合には , ウォッチドッグタイマが進む
可能性があります。変更の前後で , ウォッチドッグタイマをクリアする
必要があります。
bit6
SCE:
発振安定待ち時間終了
ビット
サブクロックの発振安定待ち時間が終了したことを示します。
"0" にクリアされた場合 : 発振安定待ち状態であることを示します。
"1" にセットされた場合 : 発振安定待ち時間が終了したことを示します。
• サブクロック発振安定待ち時間は , 214/SCLK 固定 (SCLK: サブクロック
周波数 ) です。
WTIE:
オーバフロー割込み
許可ビット
時計タイマカウンタのオーバフロー ( 桁上り ) による割込み要求の発生を
許可または禁止します。
"0" に設定した場合 : オーバフローが発生した場合でも (WTOF=1) , 割込み
要求は発生しません。
"1" に設定した場合 : オーバフローが発生した場合に (WTOF=1) , 割込み要
求が発生します。
bit4
WTOF:
オーバフローフラグ
ビット
時計タイマのカウンタ値が , インターバル時間選択ビットで設定した値に
達した場合に , "1" にセットされます。
割込み要求を許可に設定している場合は (WTIE=1), オーバフロー ( 桁上り )
が発生すると (WTOF=1) , 割込み要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
• オーバフローフラグビットが "1" にセットされるのは , インターバル時
間選択ビット (WTC2 ∼ WTC0) で設定したインターバル時間に対応す
る , 時計タイマカウンタのビットのオーバフロー ( 桁上り ) が生じた場
合です。
( 注意事項 )
オーバフロー割込み要求フラグビット (WTC:WTOF) をクリアするには ,
割込み処理時に時計タイマのオーバフロー割込みを無効にするか , プロ
セッサステータス (PS) の ILM ビットを使用して 割込みをマスクして
ください。
時計タイマの割込み (WTC:WTIE=1) の有効 , および割込みフラグのク
リア (WTC:WTOF=0) を同時に行わないでください。
bit3
WTR:
時計タイマクリア
ビット
bit5
bit2
∼
bit0
330
WTC2, WTC1, WTC0:
インターバル時間選択
ビット
時計タイマカウンタをクリアします。
"0" に設定した場合 : 時計タイマカウンタが 0000H にクリアされます。
"1" に設定した場合 : 影響しません。
読み出した場合 : 常に "1" が読み出されます。
時計タイマのインターバル時間を設定します。
• WTC2 ∼ WTC0 ビットで設定したインターバル時間に達すると , 時計タ
イマカウンタの対応するビットがオーバフロー ( 桁上り ) を起こし ,
オーバフローフラグビットがセット (WTC:WTOF=1) されます。
• WTC2 ∼ WTC0 を設定する場合は , WTOF ビットを同時に "0" に設定し
てください。
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第 15 章 時計タイマ
15.4 時計タイマの割込み
MB90860E Series
15.4
時計タイマの割込み
時計タイマの割込みを許可している場合は , インターバル時間に達すると , オーバフ
ローフラグビットが "1" にセットされ , 割込み要求が発生します。
■ 時計タイマの割込み
時計タイマの割込み制御ビットと割込み要因を , 表 15.4-1 に示します。
表 15.4-1 時計タイマの割込み制御ビット
時計タイマ
割込み要因
時計タイマカウンタのインターバル時間
割込み要求フラグビット
WTC: WTOF ( オーバフローフラグビット )
割込み要因許可ビット
WTC: WTIE
• 時計タイマ制御レジスタ (WTC) のインターバル時間選択ビット (WTC2 ∼ WTC0)
で設定した値に達した場合に , WTC のオーバフローフラグビットに "1" がセットさ
れます。(WTC: WTOF=1)
• 時計タイマでの割込みを許可に設定している場合は (WTC: WTIE=1) , オーバフロー
フラグビットがセット (WTC: WTOF=1) されると , 割込み要求が発生します。
• 割込み処理で WTOF ビットに "0" を設定し , 割込み要求を解除してください。
■ 時計タイマの割込みと EI2OS/DMA 転送機能
• 時計タイマは , 拡張インテリジェント I/O サービス (EI2OS) 機能および DMA 転送に
対応していません。
• 割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「第 3 章 割
込み」を参照してください。
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331
第 15 章 時計タイマ
15.5 時計タイマの動作説明
15.5
MB90860E Series
時計タイマの動作説明
時計タイマは , インターバルタイマまたはサブクロック発振安定待ち時間用タイマ
として動作します。また , ウォッチドッグタイマに動作クロックを供給します。
■ 時計タイマカウンタ
時計タイマカウンタは , サブクロック (SCLK) が動作している限り , サブクロックに同
期してカウントアップを続けます。
● 時計タイマカウンタのクリア
次の場合は , 時計タイマカウンタが 0000H にクリアされます。
• パワーオンリセット
• ストップモードへの遷移
• 時計タイマ制御レジスタ (WTC) の時計タイマクリアビット (WTR) に "0" を設定
<注意事項>
• 時計タイマカウンタのクリアが発生した場合 , 時計タイマカウンタの出力を使用
している , ウォッチドッグタイマとインターバルタイマ割込みは , 動作に影響を
受けます。
時計タイマ制御レジスタ (WTC) の時計タイマクリアビット (WTR) に "0" を設定
して時計タイマをクリアする場合は , WTC のオーバフロー割込み許可ビット
(WTIE) に "0" を設定し , 時計タイマの割込みを禁止した状態で行ってください。
また , 割込みを許可する前に , WTC のオーバフロービット (WTOF) への "0" 設定
による割込み要求のクリアを行ってください。
• オーバフロー割込み要求フラグビット (WTC:WTOF) をクリアするには , 割込み
処理時に時計タイマのオーバフロー割込みを無効にするか , プロセッサステータ
ス (PS) の ILM ビットを使用して割込みをマスクしてください。
時計タイマの割込み (WTC:WTIE=1) の有効 , および割込みフラグのクリア
(WTC:WTOF=0) を同時に行わないでください。
■ インターバルタイマ機能
インターバル時間ごとに割込みを発生させて , インターバルタイマとして使用できま
す。
● インターバルタイマとして使用する場合の設定
時計タイマをインターバルタイマとして動作させるには , 図 15.5-1 の設定が必要です。
図 15.5-1 時計タイマの設定
bit7
WTC
6
5
WDCS SCE WTIE
4
3
2
WTOF
WTR WTC2 WTC1 WTC0
1
bit0
: 使用ビット
: 使用しないビット
• 時計タイマ制御レジスタ (WTC) のインターバル時間選択ビット (WTC1, WTC0) で
設定した値に達した場合に , WTC のオーバフローフラグビットに "1" がセットされ
ます (WTC: WTOF=1) 。
• 時計タイマカウンタのオーバフローによる割込みを許可している場合は (WTC: WTIE
332
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第 15 章 時計タイマ
15.5 時計タイマの動作説明
MB90860E Series
= 1) , オーバフローフラグビットがセットされると (WTC: WTOF = 1) , 割込み要求が
発生します。
• オーバフローフラグビット (WTC: WTOF) は , 最後に時計タイマがクリアされたタ
イミングを起点に , インターバル時間に達した時点で , セットされます。
● オーバフローフラグビット (WTC: WTOF) のクリア
ストップモードに遷移した場合 , 時計タイマはサブクロック発振安定待ち時間用タイ
マとして使用されるため , モードの遷移と同時に WTOF がクリアされます。
■ ウォッチドッグタイマの動作クロックの設定
時計タイマ制御レジスタ (WTC) のウォッチドッグクロック選択ビット (WDCS) に
よって , ウォッチドッグタイマのクロック入力ソースを設定できます。
マシンクロックとしてサブクロックを使用する場合は , 必ず WDCS ビットを "0" に設
定して , 時計タイマの出力を選択してください。
■ サブクロックの発振安定待ち時間用タイマ
パワーオンリセット , ストップモードから復帰した場合には , 時計タイマはサブクロッ
ク発振安定待ち用タイマとして機能します。
• サブクロック発振安定待ち時間は, 214/SCLK (SCLK: サブクロック) に固定されてい
ます。
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333
第 15 章 時計タイマ
15.6 時計タイマのプログラム例
15.6
MB90860E Series
時計タイマのプログラム例
時計タイマのプログラム例を示します。
■ 時計タイマのプログラム例
● 処理仕様
213/SCLK (SCLK: サブクロック ) のインターバル割込みを繰り返し発生します。このと
きのインターバル時間は , 約 1.0s ( サブクロック 8.192kHz 動作の場合 ) となります。
● コーディング例
ICR08
EQU
0000B8H
; 割込み制御レジスタ
WTC
EQU
0000AAH
; 時計タイマ制御レジスタ
WTOF
;
EQU
WTC:4
; オーバフローフラグビット
;--------- メインプログラム ------------------------------------CODE
CSEG
START:
; スタックポインタ (SP) などは
;
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR07,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:WTC,#10100101B
; 割込み許可 ,
; オーバフローフラグクリア
; 時計タイマカウンタクリア ,
;213/SCLK ( 約 1.0s)
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
CODE
I:WTOF
・
ユーザ処理
・
RETI
ENDS
; オーバフローフラグをクリア
; 割込み処理からの復帰
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
334
ORG
00FF90H
DSL
WARI
; 割込み番号 #27 (1BH) にベクタ設定
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第 15 章 時計タイマ
15.6 時計タイマのプログラム例
MB90860E Series
VECT
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ORG
00FFDCH
DSL
START
DB
ENDS
00H
END
START
; リセットベクタ設定
; シングルチップモードに設定
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335
第 15 章 時計タイマ
15.6 時計タイマのプログラム例
336
MB90860E Series
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第 16 章
8/16 ビット PPG タイマ
8/16 ビット PPG タイマの機能と動作について説明
します。
16.1 8/16 ビット PPG タイマの概要
16.2 8/16 ビット PPG タイマのブロックダイヤグラム
16.3 8/16 ビット PPG タイマの構成
16.4 8/16 ビット PPG タイマの割込み
16.5 8/16 ビット PPG タイマの動作説明
16.6 8/16 ビット PPG タイマ使用上の注意
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337
第 16 章 8/16 ビット PPG タイマ
16.1 8/16 ビット PPG タイマの概要
16.1
MB90860E Series
8/16 ビット PPG タイマの概要
8/16 ビット PPG タイマは , 任意の周期およびデューティ比のパルス出力が可能な 2
チャネルのリロードタイマモジュール (PPG0, PPG1) です。2 チャネルのモジュー
ルの組合せにより , 以下の動作が可能です。
• 8 ビット PPG 出力 2 チャネル独立動作モード
• 16 ビット PPG 出力動作モード
• 8+8 ビット PPG 出力動作モード
MB90860E シリーズでは , 8 つの 8/16 ビット PPG タイマを内蔵しています。ここ
では , PPG0/1 の機能について説明します。PPG2/3, PPG4/5, PPG6/7, PPG8/9,
PPGA/B, PPGC/D, PPGE/F は PPG0/1 と同一機能です。
■ 8/16 ビット PPG タイマの機能
8/16 ビット PPG タイマは , 4 つの 8 ビットリロードレジスタ (PRLH0/PRLL0, PRLH1/
PRLL1) と , 2 つの PPG ダウンカウンタ (PCNT0, PCNT1) で構成されています。
• 出力パルスの "H" 幅 , "L" 幅を個別に設定できるので , 出力パルスの周期とデュー
ティ比を任意に設定できます。
• カウントクロックは , 6 種類の内部クロックから選択できます。
• インターバル時間ごとに割込み要求を発生させて , インターバルタイマとして使用
できます。
• 外付き回路によって D/A コンバータとして使用することができます。
338
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第 16 章 8/16 ビット PPG タイマ
16.1 8/16 ビット PPG タイマの概要
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■ 8/16 ビット PPG タイマの動作モード
● 8 ビット PPG 出力 2 チャネル独立動作モード
2 チャネルのモジュール (PPG0, PPG1) をそれぞれ独立した 8 ビット PPG タイマとして
動作させます。
8 ビット PPG 出力 2 チャネル独立動作モードのインターバル時間を表 16.1-1 に示しま
す。
表 16.1-1 8 ビット PPG 出力 2 チャネル独立動作モードのインターバル時間
PPG0, PPG1
カウントクロック周期
インターバル時間
出力パルス時間
1/φ (41.7ns)
1/φ ∼ 28/φ
2/φ ∼ 29/φ
2/φ (83.3ns)
2/φ ∼ 29/φ
22/φ ∼ 210/φ
22/φ (167ns)
22/φ ∼ 210/φ
23/φ ∼ 211/φ
23/φ (333ns)
23/φ ∼ 211/φ
24/φ ∼ 212/φ
24/φ (667ns)
24/φ ∼ 212/φ
25/φ ∼ 213/φ
29/HCLK (128μs)
29/HCLK ∼ 217/HCLK
210/HCLK ∼ 218/HCLK
HCLK: 発振クロック
φ : マシンクロック周波数
( ) 内は HCLK=4MHz, φ=24MHz で動作した場合の値
● 16 ビット PPG 出力動作モード
2 チャネルのモジュール (PPG0, PPG1) を連結して , 16 ビット 1 チャネル PPG タイマと
して動作させます。
16 ビット PPG 出力動作モードのインターバル時間を表 16.1-2 に示します。
表 16.1-2 16 ビット PPG 出力動作モードのインターバル時間
カウントクロック周期
インターバル時間
出力パルス時間
1/φ (41.7ns)
1/φ ∼ 216/φ
2/φ ∼ 217/φ
2/φ (83.3ns)
2/φ ∼ 217/φ
22/φ ∼ 218/φ
22/φ (167ns)
22/φ ∼ 218/φ
23/φ ∼ 219/φ
23/φ (333ns)
23/φ ∼ 219/φ
24/φ ∼ 220/φ
24/φ (667ns)
24/φ ∼ 220/φ
25/φ ∼ 221/φ
29/HCLK (128μs)
29/HCLK ∼ 225/HCLK
210/HCLK ∼ 226/HCLK
HCLK: 発振クロック
φ : マシンクロック周波数
( ) 内は HCLK=4MHz, φ=24MHz で動作した場合の値
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339
第 16 章 8/16 ビット PPG タイマ
16.1 8/16 ビット PPG タイマの概要
MB90860E Series
● 8+8PPG 出力動作モード
2 チャネルのモジュールのうち , PPG0 を 8 ビットプリスケーラとして動作させ , PPG0
のアンダフロー出力を PPG1 のカウントクロックとして入力して動作させます。
8+8 ビット PPG 出力動作モードのインターバル時間を表 16.1-3 に示します。
表 16.1-3 8+8 ビット PPG 出力動作モードのインターバル時間
PPG0
PPG1
カウント
クロック
周期
インターバル時間
出力パルス時間
インターバル時間
出力パルス時間
1/φ (41.7 ns)
1/φ ∼ 28/φ
2/φ ∼ 29/φ
1/φ ∼ 216/φ
2/φ ∼ 217/φ
2/φ (83.3 ns)
2/φ ∼ 29/φ
22/φ ∼ 210/φ
2/φ ∼ 217/φ
22/φ ∼ 218/φ
22/φ (167 ns)
22/φ ∼ 210/φ
23/φ ∼ 211/φ
22/φ ∼ 218/φ
23/φ ∼ 219/φ
23/φ (333 ns)
23/φ ∼ 211/φ
24/φ ∼ 212/φ
23/φ ∼ 219/φ
24/φ ∼ 220/φ
24/φ (667 ns)
24/φ ∼ 212/φ
25/φ ∼ 213/φ
24/φ ∼ 220/φ
25/φ ∼ 221/φ
29/HCLK
(128μs)
29/HCLK ∼
217/HCLK
210/HCLK ∼
218/HCLK
29/HCLK ∼
225/HCLK
210/HCLK ∼
226/HCLK
HCLK: 発振クロック
φ : マシンクロック周波数
( ) 内は HCLK=4MHz, φ =24MHz で動作した場合の値
340
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第 16 章 8/16 ビット PPG タイマ
MB90860E Series
16.2 8/16 ビット PPG タイマのブロックダイヤグラム
16.2
8/16 ビット PPG タイマのブロックダイヤグラム
MB90860E シリーズでは , 8 つの 8/16 ビット PPG タイマ ( 各 2 チャネル ) を内蔵し
ています。
1 つの 8/16 ビット PPG タイマは , 2 チャネルの 8 ビット PPG タイマで構成されて
います。
ここでは , 8/16 ビット PPG タイマ 0, および 8/16 ビット PPG タイマ 1 のブロック
ダイヤグラムを示します。PPG2, 4, 6, 8, A, C, E は PPG0 と , PPG3, 5, 7, 9, B, D, F
は PPG1 と同機能です。
■ PPG タイマのチャネルと PPG 端子
MB90860E シリーズの 8/16 ビット PPG タイマのチャネルと PPG 端子の関係を , 図 16.21 に示します。
図 16.2-1 PPG タイマのチャネルと PPG 端子
PPG0/1
端子
PPG01: REV
PPG0 出力端子
端子
PPG1 出力端子
PPG2/3
端子
PPG23: REV
PPG2 出力端子
端子
PPG3 出力端子
PPG4/5
端子
PPG45: REV
PPG4 出力端子
端子
PPG5 出力端子
PPG6/7
端子
PPG67: REV
PPG6 出力端子
端子
PPG7 出力端子
PPG8/9
端子
PPG89: REV
PPG8 出力端子
端子
PPG9 出力端子
PPGA/B
端子
PPGAB: REV
PPGA 出力端子
端子
PPGB 出力端子
PPGC/D
端子
PPGCD: REV
PPGC 出力端子
端子
PPGD 出力端子
PPGE/F
端子
PPGEF: REV
PPGE 出力端子
端子
PPGF 出力端子
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341
第 16 章 8/16 ビット PPG タイマ
16.2 8/16 ビット PPG タイマのブロックダイヤグラム
16.2.1
MB90860E Series
8/16 ビット PPG タイマ 0 のブロックダイヤグラム
8/16 ビット PPG タイマ 0 は , 以下のブロックで構成されています。
■ 8/16 ビット PPG タイマ 0 のブロックダイヤグラム
図 16.2-2 8/16 ビット PPG タイマ 0 のブロックダイヤグラム
"H" レベル側データバス
"L" レベル側データバス
PPG0
リロード
レジスタ
PRLH0
("H" レベル側 )
PPG0 動作モード制御レジスタ
(PPGC0)
PRLL0
("L" レベル側 )
PEN0
PE0
PIE0 PUF0
予約
PPG0 テンポラリ
バッファ 0 (PRLBH0)
割込み
要求出力 *
R
S
Q
2
リロードレジスタ セレクト信号
L/H セレクタ
カウント開始値
リロード
クリア
パルスセレクタ
動作モード制御信号
PPG1 アンダフロー
PPG0 アンダフロー
(PPG1 へ )
PPG0 ダウンカウンタ アンダフロー
(PCNT0)
CLK
反転
タイムベースタイマ出力
(512/HCLK)
周辺クロック (1/φ)
周辺クロック (2/φ)
周辺クロック (4/φ)
周辺クロック (8/φ)
周辺クロック (16/φ)
PPG0
出力ラッチ
端子
PPG 出力制御回路
PPG0
PPG1
出力
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
REV
PPG0/1 カウントクロック選択レジスタ (PPG01)
―
予約
HCLK
φ
*
342
: 未定義
: 予約ビット
: 発振クロック周波数
: マシンクロック周波数
: 8/16 ビット PPG タイマ 0 の割込み出力は , PPG タイマ 1, 4, 5 の割込み要求出力との OR 回路によって 1 つの
割込みに統合されています。
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第 16 章 8/16 ビット PPG タイマ
16.2 8/16 ビット PPG タイマのブロックダイヤグラム
● ブロックダイヤグラム中の端子などの詳細
8/16 ビット PPG タイマの実際の端子名および割込み要求番号を表 16.2-1 に示します。
表 16.2-1 ブロックダイヤグラムの端子および割込み要求番号
出力端子
チャネル
割込み要求番号
PPG:REV=0
PPG:REV=1
PPG0
P60 / PPG0
P90 / PPG1
PPG1
P90 / PPG1
P60 / PPG0
PPG2
P61 / PPG2
P91 / PPG3
PPG3
P91 / PPG3
P61 / PPG2
PPG4
P62 / PPG4
P92 / PPG5
PPG5
P92/ PPG5
P62 / PPG4
PPG6
P63 / PPG6
P93 / PPG7
PPG7
P93/ PPG7
P63 / PPG6
PPG8
P64 / PPG8
P20 / PPG9
PPG9
P20 / PPG9
P64 / PPG8
PPGA
P65 / PPGA
P21 / PPGB
PPGB
P21 / PPGB
P65 / PPGA
PPGC
P66 / PPGC
P22 / PPGD
PPGD
P22 / PPGD
P66 / PPGC
PPGE
P67/ PPGE
P23 / PPGF
PPGF
P23/ PPGF
P67 / PPGE
#21 (15H)
#22 (16H)
#21 (15H)
#22 (16H)
#23 (17H)
#24 (18H)
#23 (17H)
#24 (18H)
● PPG0 動作モード制御レジスタ (PPGC0)
8/16 ビット PPG タイマの動作 , 端子出力 , アンダフロー割込みを許可または禁止しま
す。また , アンダフローの発生を示します。
● PPG0/1 カウントクロック選択レジスタ (PPG01)
8/16 ビット PPG タイマのカウントクロック , PPG0 と PPG1 の出力端子入れ換えを設定
します。
● PPG0 リロードレジスタ (PRLH0, PRLL0)
出力パルスの "H" 幅 , "L" 幅を設定します。PPG0 リロードレジスタに設定した値は , 8/
16ビットPPGタイマが起動するとPPG0ダウンカウンタ (PCNT0) にリロードされます。
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343
第 16 章 8/16 ビット PPG タイマ
16.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90860E Series
● PPG0 ダウンカウンタ (PCNT0)
PPG0 リロードレジスタ (PRLH0, PRLL0) の設定値を交互にリロードしてカウントダウ
ンする , 8 ビットのダウンカウンタです。アンダフローが発生すると , 端子出力を反転
します。2 チャネルの PPG ダウンカウンタ (PPG0, PPG1) を連結して , 1 チャネルの 16
ビット PPG ダウンカウンタとして使用することもできます。
● PPG0 テンポラリバッファ (PRLBH0)
PPG リロードレジスタ (PRLH0, PRLL0) への書込みのタイミングによって起こる出力
パルス幅のズレを防止するバッファです。PRLH0 の値を一時的に記憶し , PRLL0 への
書込みのタイミングに同期させて PRLH0 の設定値を有効にします。
● リロードレジスタ L/H セレクタ
"L" 側および "H" 側のリロードレジスタ (PRLL0, PRLH0) のどちらを PPG0 ダウンカウ
ンタにリロードするか , 現在の端子出力レベルを検出して選択します。
● カウントクロックセレクタ
5 種類のマシンクロックの分周クロック , またはタイムベースタイマの分周クロックか
ら , PPG ダウンカウンタ 0 に入力するカウントクロックを選択します。
● PPG 出力制御回路
端子出力レベル , およびアンダフロー発生による出力反転を行います。
344
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第 16 章 8/16 ビット PPG タイマ
MB90860E Series
16.2 8/16 ビット PPG タイマのブロックダイヤグラム
16.2.2
8/16 ビット PPG タイマ 1 のブロックダイヤグラム
8/16 ビット PPG タイマ 1 は , 以下のブロックで構成されています。
■ 8/16 ビット PPG タイマ 1 のブロックダイヤグラム
図 16.2-3 8/16 ビット PPG タイマ 1 のブロックダイヤグラム
"H" 側データバス
"L" 側データバス
PPG1 動作モード制御レジスタ (PPGC1)
PPG1 リロード
レジスタ
PRLH1
("H" 側 )
PRLL1
("L" 側 )
動作モード
制御信号

PEN1
PE1
PIE1 PUF1
MD0 予約
MD1
2
R
PPG1 テンポラリ
バッファ (PRLBH1)
S
リロードセレクタ
L/H セレクタ
カウント開始値
セレクト信号
リロード
クリア
アンダ
PPG1 ダウンカウンタ フロー
(PCNT1)
PPG1 アンダフロー
(PPG0 へ )
割込み
要求出力 *
Q
反転
CLK
PPG1
出力ラッチ
PPG 出力制御回路
MD0
端子
PPG1
PPG0
出力
PPG0 アンダフロー
(PPG0 より )
タイムベースタイマ出力
(512/HCLK)
周辺クロック (1/φ)
周辺クロック (2/φ)
周辺クロック (4/φ)
周辺クロック (8/φ)
周辺クロック (16/φ)
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0

REV
PPG0/1 カウントクロック選択レジスタ (PPG01)
―
: 未定義
予約 : 予約ビット
HCLK : 発振クロック周波数
φ
: マシンクロック周波数
*
: 8/16 ビット PPG タイマ 1 の割込み出力は , PPG タイマ 0, 4, 5 の割込み要求出力との OR 回路によって
1 つの 割込みに統合されています。
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345
第 16 章 8/16 ビット PPG タイマ
16.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90860E Series
● ブロックダイヤグラム中の端子などの詳細
8/16 ビット PPG タイマの実際の端子名および割込み要求番号を表 16.2-2 に示します。
表 16.2-2 ブロックダイヤグラムの端子および割込み要求番号
出力端子
チャネル
割込み要求番号
PPG:REV=0
PPG:REV=1
PPG0
P60 / PPG0
P90 / PPG1
PPG1
P90 / PPG1
P60 / PPG0
PPG2
P61 / PPG2
P91 / PPG3
PPG3
P91 / PPG3
P61 / PPG2
PPG4
P62 / PPG4
P92 / PPG5
PPG5
P92/ PPG5
P62 / PPG4
PPG6
P63 / PPG6
P93 / PPG7
PPG7
P93/ PPG7
P63 / PPG6
PPG8
P64 / PPG8
P20 / PPG9
PPG9
P20 / PPG9
P64 / PPG8
PPGA
P65 / PPGA
P21 / PPGB
PPGB
P21 / PPGB
P65 / PPGA
PPGC
P66 / PPGC
P22 / PPGD
PPGD
P22 / PPGD
P66 / PPGC
PPGE
P67/ PPGE
P23 / PPGF
PPGF
P23/ PPGF
P67 / PPGE
#21 (15H)
#22 (16H)
#21 (15H)
#22 (16H)
#23 (17H)
#24 (18H)
#23 (17H)
#24 (18H)
● PPG1 動作モード制御レジスタ (PPGC1)
8/16 ビット PPG タイマの動作モードを設定します。8/16 ビット PPG タイマ 1 の動作 ,
端子出力 , アンダフロー割込みを許可または禁止します。また , アンダフローの発生を
示します。
● PPG0/1 カウントクロック選択レジスタ (PPG01)
8/16 ビット PPG タイマのカウントクロックを設定します。
● PPG1 リロードレジスタ (PRLH1, PRLL1)
出力パルスの "H" 幅 , "L" 幅を設定します。PPG1 リロードレジスタに設定した値は , 8/
16 ビット PPG タイマ 1 が起動すると PPG1 ダウンカウンタ (PCNT1) にリロードされま
す。
346
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第 16 章 8/16 ビット PPG タイマ
16.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90860E Series
● PPG1 ダウンカウンタ (PCNT1)
PPG1 リロードレジスタ (PRLH1, PRLL1) の設定値を交互にリロードしてカウントダウ
ンする , 8 ビットのダウンカウンタです。アンダフローが発生すると , 端子出力を反転
します。2 チャネルの PPG ダウンカウンタ (PPG0, PPG1) を連結して , 1 チャネルの 16
ビット PPG ダウンカウンタとして使用することもできます。
● PPG1 テンポラリバッファ (PRLBH1)
PPG リロードレジスタ (PRLH1, PRLL1) への書込みのタイミングによって起こる出力
パルス幅のズレを防止するバッファです。PRLH1 の値を一時的に記憶し , PRLL1 への
書込みのタイミングに同期させて PRLH1 の設定値を有効にします。
● リロードレジスタ L/H セレクタ
"L" 側および "H" 側のリロードレジスタ (PRLL1, PRLH1) のどちらを PPG1 ダウンカウ
ンタにリロードするか , 現在の端子出力レベルを検出して選択します。
● カウントクロックセレクタ
5 種類のマシンクロックの分周クロック , またはタイムベースタイマの分周クロックか
ら , PPG1 ダウンカウンタに入力するカウントクロックを選択します。
● PPG 出力制御回路
端子出力レベル , およびアンダフロー発生による出力反転を行います。
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347
第 16 章 8/16 ビット PPG タイマ
16.3 8/16 ビット PPG タイマの構成
16.3
MB90860E Series
8/16 ビット PPG タイマの構成
8/16 ビット PPG タイマの端子 , レジスタ , 割込み要因を示します。
■ 8/16 ビット PPG タイマの端子
8/16 ビット PPG タイマの端子は , 汎用入出力ポートと兼用です。端子の機能 , 8/16 ビッ
ト PPG タイマを使用する場合の設定を表 16.3-1 に示します。
表 16.3-1 8/16 ビット PPG タイマの端子 (1 / 2)
チャネル
348
端子名
端子機能
8 / 16PPG タイマの使用に必要な
設定
PPG0
P60 /
AN0 /
PPG0
汎用入出力ポート /
A/D コンバータアナログ
入力 0/
PPG 出力 0
• アナログ入力許可レジスタ :
禁止に設定 (ADER6:ADE0=0)
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC0:PE0=1)
PPG1
P90 /
PPG1
汎用入出力ポート /
PPG 出力 1
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC1:PE1=1)
PPG2
P61 /
AN1 /
PPG2
汎用入出力ポート /
A/D コンバータアナログ
入力 1/
PPG 出力 2
• アナログ入力許可レジスタ :
禁止に設定 (ADER6:ADE1=0)
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC2:PE0=1)
PPG3
P91 /
PPG3
汎用入出力ポート /
PPG 出力 3
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC3:PE1=1)
PPG4
P62 /
AN2 /
PPG4
汎用入出力ポート /
A/D コンバータアナログ
入力 2/
PPG 出力 4
• アナログ入力許可レジスタ :
禁止に設定 (ADER6:ADE2=0)
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC4:PE0=1)
PPG5
P92 /
PPG5
汎用入出力ポート /
PPG 出力 5
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC5:PE1=1)
PPG6
P63 /
AN3 /
PPG6
汎用入出力ポート /
A/D コンバータアナログ
入力 3/
PPG 出力 6
• アナログ入力許可レジスタ :
禁止に設定 (ADER6:ADE3=0)
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC6:PE0=1)
PPG7
P93 /
PPG7
汎用入出力ポート /
PPG 出力 7
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC7:PE1=1)
PPG8
P64 /
AN4 /
PPG8
汎用入出力ポート /
A/D コンバータアナログ
入力 4/
PPG 出力 8
• アナログ入力許可レジスタ :
禁止に設定 (ADER6:ADE4=0)
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC8:PE0=1)
PPG9
P20 /
PPG9
汎用入出力ポート /
PPG 出力 9
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGC9:PE1=1)
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第 16 章 8/16 ビット PPG タイマ
16.3 8/16 ビット PPG タイマの構成
MB90860E Series
表 16.3-1 8/16 ビット PPG タイマの端子 (2 / 2)
チャネル
CM44-10144-4
端子名
端子機能
8 / 16PPG タイマの使用に必要な
設定
PPGA
P65 /
AN5 /
PPGA
汎用入出力ポート /
A/D コンバータアナログ
入力 5/
PPG 出力 A
• アナログ入力許可レジスタ :
禁止に設定 (ADER6:ADE5=0)
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGCA:PE0=1)
PPGB
P21 /
PPGB
汎用入出力ポート /
PPG 出力 B
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGCB:PE1=1)
PPGC
P66 /
AN6 /
PPGC
汎用入出力ポート /
A/D コンバータアナログ
入力 6/
PPG 出力 C
• アナログ入力許可レジスタ :
禁止に設定 (ADER6:ADE6=0)
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGCC:PE0=1)
PPGD
P22 /
PPGD
汎用入出力ポート /
PPG 出力 D
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGCD:PE1=1)
PPGE
P67 /
AN7 /
PPGE
汎用入出力ポート /
A/D コンバータアナログ
入力 7/
PPG 出力 E
• アナログ入力許可レジスタ :
禁止に設定 (ADER6:ADE7=0)
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGCE:PE0=1)
PPGF
P23 /
PPGF
汎用入出力ポート /
PPG 出力 F
• PPG 動作モード制御レジスタ :
端子出力許可 (PPGCF:PE1=1)
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349
第 16 章 8/16 ビット PPG タイマ
16.3 8/16 ビット PPG タイマの構成
MB90860E Series
■ 8/16 ビット PPG タイマのレジスタとリセット値の一覧
図 16.3-1 8/16 ビット PPG タイマのレジスタとリセット値の一覧
PPG0 動作モード制御レジスタ : H
(PPGCm)
PPG0 動作モード制御レジスタ : L
(PPGCn)
PPGn/m カウントクロック選択レジスタ
(PPGnm)
bit
15
14
13
12
11
10
9
8
0

0
0
0
0
0
1
7
6
5
4
3
2
1
0
0

0
0
0


1
7
6
5
4
3
2
1
0
0
0
0
0
0
0
bit
15
14
13
12
11
10
9
8
bit
7
6
5
4
3
2
1
0
bit
15
14
13
12
11
10
9
8
bit
7
6
5
4
3
2
1
0
bit
bit
0
PPGn リロードレジスタ : H (PRLHn)
PPGm リロードレジスタ : L (PRLLn)
PPGm リロードレジスタ : H (PRLHm)
PPGm リロードレジスタ : L (PRLLm)
× : 不定
n = 0, 2, 4, 6, 8, A, C, E
m = 1, 3, 5, 7, 9, B, D, F
■ 8/16 ビット PPG タイマでの割込みの発生
8/16 ビット PPG タイマでは , アンダフローが発生すると , PPG 動作モード制御レジス
タのアンダフロー発生フラグビット (PPGCn: PUFn, PPGCm: PUFm) に"1"がセットされ
ます。アンダフローが発生したチャネルのアンダフロー割込みが許可されている場合
は (PPGCn: PIE0=1, PPGCm: PIE1=1) , 割込みコントローラにアンダフロー割込み要求
が発生します。
350
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第 16 章 8/16 ビット PPG タイマ
MB90860E Series
16.3 8/16 ビット PPG タイマの構成
16.3.1
PPG0 動作モード制御レジスタ (PPGC0)
PPG0 動作モード制御レジスタでは , 8/16 ビット PPG タイマ 0 の動作について次の
設定ができます。
• 8/16 ビット PPG タイマ 0 の動作の許可または禁止
• 端子機能の切換え ( パルス出力の許可または禁止 )
• アンダフロー割込みの許可または禁止
• アンダフロー発生による割込み要求フラグの設定
ここでは PPGC0 の機能のみ説明します。PPGC2, 4, 6, 8, A, C, E は PPGC0 と同機
能で , それぞれ 8/16 ビット PPG タイマ 2, 4, 6, 8, A, C, E の設定を行います。
■ PPG0 動作モード制御レジスタ (PPGC0)
図 16.3-2 PPG0 動作モード制御レジスタ (PPGC0)
ch.0 PPGC0
アドレス
000030H
7
6
PEN0 ―
ほかのチャネル :
ch.2 PPGC2 000034H
ch.4 PPGC4 000038H
ch.6 PPGC6 00003CH
ch.8 PPGC8 000040H
ch.A PPGCA 000044H
ch.C PPGCC 000048H
ch.E PPGCE 00004CH
R/W
−
1
0
PE0 PIE0 PUF0 ―
―
予約
―
−
−
W
5
4
3
R/W R/W R/W
2
初期値
0X000XX1B
bit0
予約
1
予約ビット
必ず "1" に設定してください。
bit3
PUF0
0
1
アンダフロー発生フラグビット
読出し時
書込み時
PUF0 ビットの
アンダフロー
なし
クリア
アンダフロー
影響なし
あり
bit4
PIE0
0
1
アンダフロー割込み許可ビット
割込み要求の禁止
割込み要求の許可
bit5
PPG0 端子出力許可ビット
PE0
0
汎用入出力ポート
( パルス出力禁止 )
1
PPG0 出力 ( パルス出力許可 )
bit7
PPG0 動作許可ビット
PEN0
R/W
: リード / ライト可能
W
: ライトオンリ
X
: 不定
−
: 未定義
0
カウント動作禁止
("L" レベル出力保持 )
1
カウント動作許可
: 初期値
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351
第 16 章 8/16 ビット PPG タイマ
16.3 8/16 ビット PPG タイマの構成
MB90860E Series
表 16.3-2 PPG0 動作モード制御レジスタ (PPGC0) の機能
ビット名
機能
bit7
PEN0:
PPG0 動作許可ビット
8/16 ビット PPG タイマ 0 のカウント動作を許可または禁
止します。
"0" に設定した場合 : カウント動作は禁止されます。
"1" に設定した場合 : カウント動作は許可されます。
• カウント動作を禁止 (PEN0=0) して , パルス出力を許可
(PE0=1) した場合は , "L" レベルの出力が保持されます。
bit6
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
bit5
PE0:
PPG0 端子出力許可
ビット
PPG0 端子の機能を切り換え , パルス出力を許可または禁
止します。
"0" に設定した場合 : 汎用入出力ポートとして機能しま
す。パルス出力は禁止されます。
"1" に設定した場合 : PPG0 出力端子として機能します。
パルス出力は許可されます。
bit4
PIE0:
アンダフロー割込み
許可ビット
割込みを許可または禁止します。
"0" に設定した場合 : アンダフローが発生しても (PUF0 =
1) 割込み要求は発生しません。
"1" に設定した場合 : アンダフローが発生すると (PUF0 =
1) 割込み要求が発生します。
8 ビット PPG 出力 2 チャネル独立動作モード , 8+8 ビッ
ト PPG 出力動作モードの場合 :
PPG0 ダウンカウンタの値が 00H から FFH にカウン
bit3
352
PUF0:
アンダフロー発生
フラグビット
トダウンするとアンダフローが発生します (PUF0 =
1) 。
16 ビット PPG 出力動作モードの場合 :
PPG0+PPG1 ダウンカウンタの値が 0000H から
FFFFH にカウントダウンするとアンダフローが発生
します (PUF0 = 1) 。
• アンダフロー割込みを許可している場合に (PIE0=1) , ア
ンダフローが発生すると (PUF0=1) , 割込み要求が発生
します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系の命令で読み出した場合 :
"1" が読み出されます。
bit2,
bit1
未定義ビット
書き込んだ場合 : 影響しません。
読み出した場合 : 値は不定です。
bit0
予約 : 予約ビット
必ず "1" に設定してください。
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第 16 章 8/16 ビット PPG タイマ
MB90860E Series
16.3 8/16 ビット PPG タイマの構成
16.3.2
PPG1 動作モード制御レジスタ (PPGC1)
PPG1 動作モード制御レジスタでは , 8/16 ビット PPG タイマ 1 の動作について次の
設定ができます。
• 8/16 ビット PPG タイマ 1 の動作の許可または禁止
• 端子機能の切換え ( パルス出力の許可または禁止 )
• アンダフロー割込みの許可または禁止
• アンダフロー発生による割込み要求フラグの設定
• 8/16 ビット PPG タイマ 1 および 0 の動作モードの設定
ここでは PPGC1 の機能のみ説明します。PPGC3, 5, 7, 9, B, D, F は PPGC1 と同機
能で , それぞれ 8/16 ビット PPG タイマ 3, 5, 7, 9, B, D, F の設定を行います。
■ PPG1 動作モード制御レジスタ (PPGC1)
図 16.3-3 PPG1 動作モード制御レジスタ (PPGC1)
ch.1 PPGC1
アドレス 15 14
000031H
PEN1 ―
R/W
ほかのチャネル :
ch.3 PPGC3 000035H
ch.5 PPGC5 000039H
ch.7 PPGC7 00003DH
ch.9 PPGC9 000041H
ch.B PPGCB 000045H
ch.D PPGCD 000049H
ch.F PPGCF 00004DH
−
13
12
11
10
9
8
初期値
PE1 PIE1 PUF1 MD1 MD0 予約 0X000001B
R/W R/W R/W R/W R/W
W
bit8
予約
1
予約ビット
必ず "1" に設定してください。
bit10 bit9
MD1
MD0
0
0
0
1
1
1
0
1
動作モード選択ビット
8 ビット PPG 出力 2 チャネル独立
動作モード
8+8 ビット PPG 出力動作モード
設定禁止
16 ビット PPG 出力動作モード
bit11
PUF1
0
1
アンダフロー発生フラグビット
読出し時
書込み時
アンダフローなし PUF1 ビットのクリア
アンダフローあり 影響なし
bit12
PIE1
0
1
アンダフロー割込み許可ビット
アンダフロー割込み要求の禁止
アンダフロー割込み要求の許可
bit13
PE1
0
1
PPG1 端子出力許可ビット
汎用入出力ポート ( パルス出力禁止 )
PPG1 出力 ( パルス出力許可 )
bit15
PEN1
R/W
: リード / ライト可能
W
: ライトオンリ
X
: 不定
−
: 未定義
0
1
PPG1 端子出力許可ビット
カウント動作禁止 ("L" レベル出力保持 )
カウント動作許可
: 初期値
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353
第 16 章 8/16 ビット PPG タイマ
16.3 8/16 ビット PPG タイマの構成
MB90860E Series
表 16.3-3 PPG1 動作モード制御レジスタ (PPGC1) の機能
ビット名
機能
bit15
PEN1:
PPG1 動作許可ビット
8/16 ビット PPG タイマ 1 のカウント動作を許可または禁
止します。
"0" に設定した場合 : カウント動作は禁止されます。
"1" に設定した場合 : カウント動作は許可されます。
• カウント動作を禁止 (PEN1 = 0) し , パルス出力を許可
(PE1 = 1) した場合は , "L" レベルの出力が保持されま
す。
bit14
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
bit13
PE1:
PPG1 端子出力許可
ビット
PPG1 端子の機能を切り換え , パルス出力を許可または禁
止します。
"0" に設定した場合 : 汎用入出力ポートとして機能しま
す。パルス出力は禁止されます。
"1" に設定した場合 : PPG1 出力端子として機能します。
パルス出力は許可されます。
bit12
PIE1:
アンダフロー割込み
許可ビット
割込みを許可または禁止します。
"0" に設定した場合 : アンダフローが発生しても (PUF1 =
1) 割込み要求は発生しません。
"1" に設定した場合 : アンダフローが発生すると (PUF1 =
1) 割込み要求が発生します。
8 ビット PPG 出力 2 チャネル独立動作モード , 8+8 ビッ
ト PPG 出力動作モードの場合 :
PPG1 ダウンカウンタの値が 00H から FFH にカウン
bit11
bit10,
bit9
bit8
354
PUF1:
アンダフロー発生
フラグビット
トダウンするとアンダフローが発生します
(PUF1=1) 。
16 ビット PPG 出力動作モードの場合 :
PPG0+PPG1 ダウンカウンタの値が 0000H から
FFFFH にカウントダウンするとアンダフローが発
生します (PUF1=1) 。
• アンダフロー割込み要求を許可している場合に
(PIE1=1) , アンダフローが発生すると (PUF1=1) , 割込み
要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト系の命令で読み出した場合 :
"1" が読み出されます。
MD1, MD0:
動作モード選択ビット
8/16 ビット PPG タイマの動作モードを設定します。
[8 ビット PPG 出力 2 チャネル独立動作モード以外の場合 ]
• PPG 動作許可ビット (PEN0, PEN1) は , ワード命令で 2
ビット同時に設定してください。
• 片側のチャネルのみを動作させる設定にはしないでく
ださい (PEN1=0/PEN0=1 または PEN1=1/PEN0=0) 。
( 注意事項 )
MD1, MD0=10B には設定しないでください。
予約 : 予約ビット
必ず "1" に設定してください。
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CM44-10144-4
第 16 章 8/16 ビット PPG タイマ
MB90860E Series
16.3 8/16 ビット PPG タイマの構成
16.3.3
PPG0/1 カウントクロック選択レジスタ (PPG01)
PPG0/1 カウントクロック選択レジスタでは , 8/16 ビット PPG タイマ 0, 1 のカウン
トクロックおよび出力端子の選択を行います。
ここでは PPG01 の機能のみ説明します。PPG23, 45, 67, 89, AB, CD, EF は PPG01
と同機能で , それぞれ 8/16 ビット PPG タイマ 2 と 3, 4 と 5, 6 と 7, 8 と 9, A と B,
C と D, E と F の設定を行います。
■ PPG0/1 カウントクロック選択レジスタ (PPG01)
図 16.3-4 PPG0/1 カウントクロック選択レジスタ (PPG01)
ch.1 PPG01
アドレス
000032H
7
6
5
4
3
2
1
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0 ―
ほかのチャネル :
ch.3 PPG23
000036H R/W R/W R/W R/W R/W R/W
ch.5 PPG45
00003AH
ch.7 PPG67
00003EH
ch.9 PPG89
000042H
ch.B PPGAB 000046H
ch.D PPGCD 00004AH
ch.F PPGEF 00004EH
0
REV
初期値
0 0 0 0 0 0 X 0B
R/W
bit0
REV
0
1
bit4
PPG 出力端子選択ビット
標準の出力端子からパルスを出力
出力端子 PPGn↔PPGm を入換え
bit3
bit2
PCM2 PCM1 PCM0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
bit7
bit6
bit5
PCS2 PCS1 PCS0
R/W : リード / ライト可能
: 不定
X
: 未定義
: 初期値
HCLK : 発振クロック
: マシンクロック周波数
φ
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
PPG0 カウント
クロック選択ビット
1/φ (41.7 ns)
2/φ (83.3 ns)
22/φ (167 ns)
23/φ (333 ns)
24/φ (667 ns)
設定禁止
設定禁止
29/HCLK (128
μs)
PPG1 カウント
クロック選択ビット
1/φ (41.7 ns)
2/φ (83.3 ns)
22/φ (167 ns)
23/φ (333 ns)
24/φ (667 ns)
設定禁止
設定禁止
29/HCLK (128
μs)
( ) 内は HCLK = 4 MHz, φ= 24 MHz で動作した場合の値
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355
第 16 章 8/16 ビット PPG タイマ
16.3 8/16 ビット PPG タイマの構成
MB90860E Series
表 16.3-4 PPG0/1 カウントクロック選択レジスタ (PPG01) の機能
ビット名
bit7
∼
bit5
PCS2 ∼ PCS0:
PPG1 カウント
クロック選択ビット
8/16 ビット PPG タイマ 1 のカウントクロックを設定しま
す。
• 5 種類のマシンクロックの分周クロック , またはタイム
ベースタイマの分周クロックからカウントクロックを
選択します。
• PPG1 カウントクロック選択ビット (PCS2 ∼ PCS0) の設
定は , 8 ビット PPG 出力 2 チャネル独立モード
(PPGC1: MD1, MD0=00B) でのみ有効です。
bit4
∼
bit2
PCM2 ∼ PCM0:
PPG0 カウント
クロック選択ビット
8/16 ビット PPG タイマ 0 のカウントクロックを設定しま
す。
• 5 種類のマシンクロックの分周クロック , またはタイム
ベースタイマの分周クロックからカウントクロックを
選択します。
bit1
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
REV:
PPG 出力端子選択
ビット
8/16 ビット PPG タイマ 0 と 1 の出力端子を入れ換えます。
"0" に設定した場合 : 標準の出力端子から出力します。
PPG0 → PPG0 出力端子
PPG1 → PPG1 出力端子
"1" に設定した場合 : 出力端子を入れ換えます。
PPG0 → PPG1 出力端子
PPG1 → PPG0 出力端子
bit0
356
機能
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第 16 章 8/16 ビット PPG タイマ
MB90860E Series
16.3 8/16 ビット PPG タイマの構成
16.3.4
PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/
PRLH1)
PPG リロードレジスタには , PPG ダウンカウンタがカウントを開始する値 ( リロー
ド値 ) を設定します。"L" レベル側 , "H" レベル側 , 各 8 ビットのレジスタです。
ここでは PRLL0/PRLH0, PRLL1/PRLH1 の機能のみ説明します。PRLL2/PRLH2 ∼
PRLLF/PRLHF は PRLL0/PRLH0 と同機能で , それぞれ 8/16 ビット PPG タイマ
2 ∼ F の設定を行います。
■ PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1)
図 16.3-5 PPG リロードレジスタ (PRLL0/PRLH0, PRLL1/PRLH1)
アドレス bit15 bit14 bit13 bit12 bit11 bit10 bit9
ch.0 PRLH0
ch.1 PRLH1
007901H
007903H
ほかのチャネル :
ch.2
ch.3
ch.4
ch.5
ch.6
ch.7
ch.8
ch.9
ch.A
ch.B
ch.C
ch.D
ch.E
ch.F
PRLH2
PRLH3
PRLH4
PRLH5
PRLH6
PRLH7
PRLH8
PRLH9
PRLHA
PRLHB
PRLHC
PRLHD
PRLHE
PRLHF
007900H
007902H
ほかのチャネル :
ch.2
ch.3
ch.4
ch.5
ch.6
ch.7
ch.8
ch.9
ch.A
ch.B
ch.C
ch.D
ch.E
ch.F
PRLL2
PRLL3
PRLL4
PRLL5
PRLL6
PRLL7
PRLL8
PRLL9
PRLLA
PRLLB
PRLLC
PRLLD
PRLLE
PRLLF
初期値
D14
D13
D12
D11
D10
D9
D8
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
007905H
007907H
007909H
00790BH
00790DH
00790FH
007911H
007913H
007915H
007917H
007919H
00791BH
00791DH
00791FH
アドレス
ch.0 PRLL0
ch.1 PRLL1
bit8
D15
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
D7
D6
D5
D4
D3
D2
D1
D0
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
007904H
007906H
007908H
00790AH
00790CH
00790EH
007910H
007912H
007914H
007916H
007918H
00791AH
00791CH
00791EH
R/W : リード / ライト可能
× : 不定
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357
第 16 章 8/16 ビット PPG タイマ
16.3 8/16 ビット PPG タイマの構成
MB90860E Series
PPG リロードレジスタの各レジスタの機能を表 16.3-5 に示します。
表 16.3-5 PPG リロードレジスタの機能
<注意事項>
機能
8/16 ビット PPG タイマ 0
8/16 ビット PPG タイマ 1
"L" レベル側のリロード値を保持
PRLL0
PRLL1
"H" レベル側のリロード値を保持
PRLH0
PRLH1
• 16 ビット PPG 出力動作モードの場合は (PPGC1: MD1, MD0=11B) , リロードレ
ジスタの設定はロングワード命令で設定するか , またはワード命令で PPG0 →
PPG1 の順に設定してください。
• 8+8 ビット PPG 出力動作モードの場合は (PPGC1: MD1, MD0=01B) , 8/16 ビッ
ト PPG タイマ 0 の PPG リロードレジスタ (PRLL0/PRLH0) は "L" レベル側 ,
"H" レベル側とも同じ値を設定してください。"L" レベル側 , "H" レベル側で異
なる値を設定すると 8/16 ビット PPG タイマ 1 の PPG 出力波形がクロック周
期ごとに異なってしまうおそれがあります。
358
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MB90860E Series
16.4
16.4
8/16 ビット PPG タイマの割込み
第 16 章 8/16 ビット PPG タイマ
8/16 ビット PPG タイマの割込み
8/16 ビット PPG タイマは , PPG ダウンカウンタのアンダフロー発生によって割込
み要求を発生できます。また , 拡張インテリジェント I/O サービス (EI2OS) および
DMA 転送に対応しています。
■ 8/16 ビット PPG タイマの割込み
8/16 ビット PPG タイマの割込み制御ビットと割込み要因を表 16.4-1 に示します。
表 16.4-1 8/16 ビット PPG タイマの割込み制御ビット
PPGn
PPGm
割込み要求フラグビット
PPGCn: PUF0
PPGCm: PUF1
割込み要求許可ビット
PPGCn: PIE0
PPGCm: PIE1
割込み要因
PPGn ダウンカウンタの
アンダフロー発生
PPGm ダウンカウンタの
アンダフロー発生
( 注意事項 ) n = 0, 2, 4, 6, 8, A, C, E
m=n+1
[8 ビット PPG 出力 2 チャネル独立動作モード , 8+8 ビット PPG 出力動作モードの場合 ]
• 8 ビット PPG2 チャネル独立動作モードまたは 8+8 ビット PPG 出力動作モードでは ,
PPGn と PPGm それぞれ独立して割込みを発生できます。
• PPGn または PPGm のダウンカウンタのどちらかが 00H から FFH にカウントダウン
すると , アンダフローが発生します。アンダフローが発生すると , アンダフローが
発生したチャネル側のアンダフロー発生フラグビットがセットされます (PPGCn:
PUF0=1 または PPGCm: PUF1=1) 。
• アンダフローが発生したチャネル側の割込み要求が許可されている場合は (PPGCn:
PIE0=1 または PPGCm: PIE1=1) , 割込み要求が発生します。
[16 ビット PPG 出力動作モードの場合 ]
• 16 ビット PPG 出力動作モードでは, PPGn+PPGm ダウンカウンタが 0000H から FFFFH
にカウントダウンすると , アンダフローが発生します。アンダフローが発生すると ,
2 チャネルのアンダフロー発生フラグビットが同時にセットされます (PPGCn:
PUF0=1 かつ PPGCm: PUF1=1) 。
• 2 チャネルの割込み要求のうち , どちらかが許可されている場合は (PPGCn: PIE1=0,
PPGCm: PIE1=1またはPPGCn: PIE0=1, PPGCm: PIE1=0) , アンダフローが発生すると
割込み要求が発生します。
• 割込み要求が重複して発生しないよう , 事前に 2 チャネルのアンダフロー割込み許
可ビットのうち , どちらか片方を禁止しておいてください (PPGCn: PIE0=0, PPGCm:
PIE1=1 または PPGCn: PIE0=1, PPGCm: PIE1=0) 。
• 2 チャネルのアンダフロー発生フラグビットがセットされた場合は (PPGCn: PUF0=1
かつ PPGCm: PUF1=1) , 2 チャネル同時にクリアしてください。
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359
第 16 章 8/16 ビット PPG タイマ
16.4 8/16 ビット PPG タイマの割込み
MB90860E Series
■ 8/16 ビット PPG タイマの割込み
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「第 3 章 割込
み」を参照してください。
360
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第 16 章 8/16 ビット PPG タイマ
MB90860E Series
16.5 8/16 ビット PPG タイマの動作説明
16.5
8/16 ビット PPG タイマの動作説明
8/16 ビット PPG タイマは , 任意の周波数およびデューティ比のパルス幅を連続して
出力します。
■ 8/16 ビット PPG タイマの動作
● 8/16 ビット PPG タイマの出力動作
• 8/16 ビット PPG タイマには , チャネルごとに 2 本 ("L" レベル側 , "H" レベル側 ) , 各
8 ビットのリロードレジスタがあります (PRLLn/PRLHn, PRLLm/PRLHm) 。
• リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) に設定された値が , PPG ダウン
カウンタ (PCNTn, PCNTm) に交互にリロードされます。
• PPG ダウンカウンタへのリロード後 , PPG カウントクロック選択ビット (PPGnm:
PCM2 ∼ PCM0, PCS2 ∼ PCS0) で設定されたカウントクロックに同期してカウント
ダウンが開始されます。
• アンダフロー発生によってリロードレジスタの設定値が PPG ダウンカウンタにリ
ロードされた場合は , 端子出力が反転されます。
8/16 ビット PPG タイマの出力波形を , 図 16.5-1 に示します。
図 16.5-1 8/16 ビット PPG タイマの出力波形
動作開始
動作停止
PPG 動作許可ビット
(PEN)
PPG 出力端子
T  (L  1) T  (H  1)
L : PPG リロードレジスタ (PRLL) の値
H : PPG リロードレジスタ (PRLH) の値
T : カウントクロック周期
● 8/16 ビット PPG タイマの動作モード
8/16 ビット PPG タイマ動作が許可されている間は (PPGCn: PEN0=1, PPGCm: PEN1=1) ,
PPG 出力端子からパルス波が連続して出力されます。パルス波の周波数 , デューティ
比は任意に設定できます。
8/16 ビット PPG タイマのパルス出力は , 8/16 ビット PPG タイマの動作の停止されるま
で (PPGCn: PEN0=0, PPGCm: PEN1=0) 停止しません。
• 8 ビット PPG 出力 2 チャネル独立動作モード
• 16 ビット PPG 出力動作モード
• 8+8 ビット PPG 出力動作モード
( 注意事項 )
CM44-10144-4
n = 0, 2, 4, 6, 8, A, C, E
m = n+1
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361
第 16 章 8/16 ビット PPG タイマ
16.5 8/16 ビット PPG タイマの動作説明
16.5.1
MB90860E Series
8 ビット PPG 出力 2 チャネル独立動作モード
8 ビット PPG 出力 2 チャネル独立動作モードでは , 8/16 ビット PPG タイマを独立
した 2 チャネルの 8 ビット PPG タイマとして設定します。PPG 出力動作 , 割込み
要求の発生など各チャネルで独立して行うことができます。
■ 8 ビット PPG 出力 2 チャネル独立動作モードの設定
8 ビット PPG 出力 2 チャネル独立動作モードで動作させるには , 図 16.5-2 の設定が必
要です。
図 16.5-2 8 ビット PPG 出力 2 チャネル独立動作モードの設定
bit15 14
PPGCm/PPGCn
PEN1

13
12
11
10
bit8 bit7
6
PE1 PIE1 PUF1 MD1 MD0 予約 PEN0

1
0
9
0
1
( 予約領域 )
PPGnm
5
4
3
PE0 PIE0 PUF0
2
1
bit0

 予約
1
1
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0

REV
PRLHn/PRLLn
PPGn "H" レベル側リロード値を設定
PPGn "L" レベル側リロード値を設定
PRLHm/PRLLm
PPGm "H" レベル側リロード値を設定
PPGm "L" レベル側リロード値を設定
◎
―
1
0
: 使用ビット
: 未定義ビット
: "1" を設定
: "0" を設定
( 注意事項 )
<注意事項>
362
n = 0, 2, 4, 6, 8, A, C, E
m=n+1
PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) は , ワード命令で "H" レ
ベル側 , "L" レベル側を同時に設定してください。
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第 16 章 8/16 ビット PPG タイマ
16.5 8/16 ビット PPG タイマの動作説明
MB90860E Series
● 8 ビット PPG 出力 2 チャネル独立動作モードの動作
• 2 チャネルの 8 ビット PPG タイマは , それぞれ独立した PPG 動作を行います。
• 端子出力を許可されている場合は (PPGCn: PE0=1, PPGCm: PE1=1) PPG 出力端子選
択が標準に設定されていれば (PPGnm: REV=0) , PPGn 端子から PPGn のパルス波が ,
PPGm 端子から PPGm のパルス波が出力されます。PPG 出力端子入替設定時は
(PPGnm: REV=1) , PPGn 端子から PPGm のパルス波が , PPGm 端子から PPGn のパル
ス波が出力されます。
• PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) にリロード値を設定して ,
PPG タイマの動作を許可すると (PPGCn: PEN0=1, PPGCm: PEN1=1) , 動作を許可さ
れたチャネルの PPG ダウンカウンタはカウント動作を開始します。
• PPG ダウンカウンタのカウント動作を停止する場合は , 停止するチャネルの PPG タ
イマの動作を禁止します (PPGCn: PEN0=0, PPGCm: PEN1=0) 。PPG ダウンカウンタ
のカウント動作は停止し , PPG 出力端子は "L" レベルの出力を保持します。
• 各チャネルの PPG ダウンカウンタがアンダフローを発生した場合は , PPG リロード
レジスタ (PRLLn/PRLHn, PRLLm/PRLHm) に設定したリロード値がアンダフローを
発生した PPG ダウンカウンタにリロードされます。
• アンダフローを発生すると , アンダフローを発生したチャネルのアンダフロー発生
フラグビットがセットされます (PPGCn: PUF0=1, PPGCm: PUF1=1) 。アンダフロー
を発生したチャネル側で割込み要求が許可されていれば (PPGCn: PIE0=1, PPGCm:
PIE1=1) , 割込み要求が発生します。
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363
第 16 章 8/16 ビット PPG タイマ
16.5 8/16 ビット PPG タイマの動作説明
MB90860E Series
● 8 ビット PPG 出力 2 チャネル独立動作モードの出力波形
• 出力されるパルス幅は , "L" 幅 , "H" 幅とも各チャネルの PPG リロードレジスタの値
に 1 を加えて , カウントクロック周期を掛けた値になります。例えば , PPG リロー
ドレジスタの値が , 00H の場合はカウントクロック 1 周期分のパルス幅になり , FFH
の場合はカウントクロック 256 周期分のパルス幅になります。
パルス幅の計算式を , 以下に示します。
PL=T × (L+1)
PH=T × (H+1)
PL: 出力パルスの "L" 幅
PH: 出力パルスの "H" 幅
L: PPG リロードレジスタ (PRLLn または PRLLm) の 8 ビット値
H: PPG リロードレジスタ (PRLHn または PRLHm) の 8 ビット値
T: カウントクロック周期
8 ビット PPG 出力 2 チャネル独立動作モードの出力波形を図 16.5-3 に示します。
図 16.5-3 8 ビット PPG 出力 2 チャネル独立動作モードの出力波形
動作開始
動作停止
PPG 動作許可ビット
(PEN)
PPG 出力端子
T  (L  1) T  (H  1)
L : PPG リロードレジスタ (PRLL) の値
H : PPG リロードレジスタ (PRLH) の値
T : カウントクロック周期
( 注意事項 )
364
n = 0, 2, 4, 6, 8, A, C, E
m=n+1
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第 16 章 8/16 ビット PPG タイマ
MB90860E Series
16.5 8/16 ビット PPG タイマの動作説明
16.5.2
16 ビット PPG 出力動作モード
16 ビット PPG 出力動作モードでは , 8/16 ビット PPG タイマを 1 チャネルの 16
ビット PPG タイマとして設定します。
■ 16 ビット PPG 出力動作モードの設定
16 ビット PPG 出力動作モードで動作させるには , 図 16.5-4 の設定が必要です。
図 16.5-4 16 ビット PPG 出力動作モードの設定
bit15 14
PEN1
PPGCm/PPGCn

13
12
11
10
bit8 bit7
6
PE1 PIE1 PUF1 MD1 MD0 予約 PEN0

1
1
9
1
1
( 予約領域 )
PPGnm
5
4
3
PE0 PIE0 PUF0
2
1
bit0


予約
1
1
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0

REV
PRLHn/PRLLn
PPGn "H" レベル側リロード値下位 8 ビットを設定
PPGn "L" レベル側リロード値下位 8 ビットを設定
PRLHm/PRLLm
PPGm "H" レベル側リロード値上位 8 ビットを設定
PPGm "L" レベル側リロード値上位 8 ビットを設定
◎
×
―
1
0
: 使用ビット
: 未使用ビット
: 未定義ビット
: "1" を設定
: "0" を設定
( 注意事項 )
<注意事項>
CM44-10144-4
n = 0, 2, 4, 6, 8, A, C, E
m=n+1
PPG リロードレジスタの値は , ロングワード命令で設定するか , PPGn → PPGm
(PRLLn → PRLLm, PRLHn → PRLHm) の順にワード命令で設定してください。
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365
第 16 章 8/16 ビット PPG タイマ
16.5 8/16 ビット PPG タイマの動作説明
MB90860E Series
● 16 ビット PPG 出力動作モードの動作
• PPGn 端子 , PPGm 端子どちらの端子出力を許可した場合でも (PPGCn:PE0=1,
PPGCm: PE1=1) , PPGn 端子 , PPGm 端子とも同じ波形のパルス波が出力されます。
• PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) にリロード値を設定して ,
PPG タイマの動作を同時に許可すると (PPGCn:PEN0=1 かつ PPGCm: PEN1=1) , PPG
ダウンカウンタは 16 ビットのダウンカウンタ (PCNTn + PCNTm) としてカウント動
作を開始します。
• PPG ダウンカウンタのカウント動作を停止する場合は , 両チャネルの PPG タイマの
動作を同時に禁止します (PPGCn: PEN0=0 かつ PPGCm: PEN1=0) 。PPG ダウンカウ
ンタのカウント動作は停止し , PPG 出力端子は "L" レベルの出力を保持します。
• PPGm のダウンカウンタがアンダフローを発生した場合は , PPGn および PPGm のリ
ロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) に設定したリロード値が同時に
PPG ダウンカウンタ (PCNTn + PCNTm) にリロードされます。
• アンダフローを発生すると , 両チャネルのアンダフロー発生フラグビットが同時に
セットされます (PPGCn:PUF0=1, PPGCm:PUF1=1) 。どちらかのチャネル側で割込み
要求が許可されていれば (PPGCn: PIE0=1, PPGCm: PIE1=1) , 割込み要求が発生しま
す。
<注意事項>
• 16 ビット PPG 出力動作モードでは , アンダフローが発生すると , 2 チャネルの
アンダフロー発生フラグビットが同時にセットされます (PPGCn: PUF0=1 かつ
PPGCm: PUF1=1) 。割込み要求が重複して発生しないよう , 2 チャネルのアン
ダフロー割込み許可ビットのうち , どちらか片方を禁止しておいてください
(PPGCn:PIE0=0, PPGCm:PIE1=1 または PPGCn:PIE0=1, PPGCm:PIE1=0) 。
• アンダフロー発生フラグビットがセットされた場合は , 2 チャネル同時にクリ
アしてください (PPGCn: PUF0=0 かつ PPGCm: PUF1=0) 。
n および m の値は以下のとおりとなります。
n = 0, 2, 4, 6, 8, A, C, E
m = n+1
366
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第 16 章 8/16 ビット PPG タイマ
16.5 8/16 ビット PPG タイマの動作説明
MB90860E Series
● 16 ビット PPG 出力動作モードの出力波形
• 出力されるパルス幅は , "L" 幅 , "H" 幅とも各チャネルの PPG リロードレジスタの値
に 1 を加えて , カウントクロック周期を掛けた値になります。例えば , PPG リロー
ドレジスタの値が , 0000H の場合はカウントクロック 1 周期分のパルス幅になり ,
FFFFH の場合はカウントクロック 65,536 周期分のパルス幅になります。
パルス幅の計算式を , 以下に示します。
PL=T × (L+1)
PH=T × (H+1)
PL: 出力パルスの "L" 幅
PH: 出力パルスの "H" 幅
L: PPG リロードレジスタ (PRLLn+PRLLm) の 16 ビット値
H: PPG リロードレジスタ (PRLHn+PRLHm) の 16 ビット値
T: カウントクロック周期
16 ビット PPG 出力動作モードの出力波形を図 16.5-5 に示します。
図 16.5-5 16 ビット PPG 出力動作モードの出力波形
動作開始
動作停止
PPG 動作許可ビット
(PEN)
PPG 出力端子
T  (L  1) T  (H  1)
L: PPG リロードレジスタ (PRLLm + PRLLn) の 16 ビット値
H: PPG リロードレジスタ (PRLHm + PRLHn) の 16 ビット値
T: カウントクロック周期
( 注意事項 )
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n = 0, 2, 4, 6, 8, A, C, E
m=n+1
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367
第 16 章 8/16 ビット PPG タイマ
16.5 8/16 ビット PPG タイマの動作説明
16.5.3
MB90860E Series
8+8 ビット PPG 出力動作モード
8+8 ビット PPG 出力動作モードでは , PPG0 は 8 ビットプリスケーラとして動作
し , PPG1 は PPG0 の PPG 出力をクロックソースとして動作する 8 ビット PPG タ
イマとして設定されます。
■ 8+8 ビット PPG 出力動作モードの設定
8+8 ビット PPG 出力動作モードで動作させるには , 図 16.5-6 の設定が必要です。
図 16.5-6 8+8 ビット PPG 出力動作モードの設定
bit15 14
PEN1
PPGCm/PPGCn

13
12
11
10
bit8 bit7
PE1 PIE1 PUF1 MD1 MD0 予約 PEN0
0
1
1
1
( 予約領域 )
PPGnm
6

5
4
3
PE0 PIE0 PUF0
2
1

 予約
1
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
bit0
1

REV
PRLHn/PRLLn
PPGn "H" レベル側リロード値を設定
PPGn "L" レベル側リロード値を設定
PRLHm/PRLLm
PPGm "H" レベル側リロード値を設定
PPGm "L" レベル側リロード値を設定
◎
×
―
1
0
: 使用ビット
: 未使用ビット
: 未定義ビット
: "1" を設定
: "0" を設定
( 注意事項 )
<注意事項>
368
9
n = 0, 2, 4, 6, 8, A, C, E
m=n+1
PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) は , ワード命令で "H" レ
ベル側 , "L" レベル側を同時に設定してください。
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第 16 章 8/16 ビット PPG タイマ
16.5 8/16 ビット PPG タイマの動作説明
MB90860E Series
● 8+8 ビット PPG 出力動作モードの動作
• PPGn は , PPGm タイマのプリスケーラとして動作し , PPGm は , PPGn の出力をカウ
ントクロックとして PPG 動作を行います。
• 端子出力を許可されている場合は (PPGCn: PE0=1, PPGCm: PE1=1) PPG 出力端子選
択が標準に設定されていれば (PPGnm: REV=0) , PPGn 端子から PPGn のパルス波が ,
PPGm 端子から PPGm のパルス波が出力されます。PPG 出力端子入替設定時は
(PPGnm: REV=1) , PPGn と PPGm の出力端子が入替ります。
• PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) にリロード値を設定して ,
PPG タイマの動作を許可すると (PPGCn:PEN0=1 かつ PPGCm: PEN1=1) , PPG ダウン
カウンタはカウント動作を開始します。
• PPG ダウンカウンタのカウント動作を停止する場合は , 両チャネルの PPG タイマの
動作を同時に禁止します (PPGCn: PEN0=0 かつ PPGCm: PEN1=0) 。PPG ダウンカウ
ンタのカウント動作は停止し , PPG 出力端子は "L" レベルの出力を保持します。
• 各チャネルの PPG ダウンカウンタがアンダフローを発生した場合は , PPG リロード
レジスタ (PRLLn/PRLHn, PRLLm/PRLHm) に設定したリロード値がアンダフローを
発生した PPG ダウンカウンタにリロードされます。
• アンダフローを発生すると , アンダフローを発生したチャネルのアンダフロー発生
フラグビットがセットされます (PPGCn:PUF0=1, PPGCm:PUF1=1) 。アンダフローを
発生したチャネル側で割込み要求が許可されていれば (PPGCn: PIE0=1, PPGCm:
PIE1=1) , 割込み要求が発生します。
<注意事項>
• PPGn が停止している状態で (PPGCn: PEN0=0) , PPGm を動作させないでくだ
さい (PPGCm: PEN1=1) 。
• PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) は , "L" レベル側 , "H"
レベル側とも同じ値を設定することを推奨します。
n および m の値は以下のとおりとなります。
n = 0, 2, 4, 6, 8, A, C, E
m = n+1
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369
第 16 章 8/16 ビット PPG タイマ
16.5 8/16 ビット PPG タイマの動作説明
MB90860E Series
● 8+8 ビット PPG 出力動作モードの出力波形
• 出力されるパルス幅は , "L" 幅 , "H" 幅とも各チャネルの PPG リロードレジスタの値
に 1 を加えて , カウントクロック周期を掛けた値になります。
パルス幅の計算式を , 以下に示します。
PL=T × (Ln+1) × (Lm+1)
PH=T × (Hn+1) × (Hm+1)
PL: PPGm 端子の出力パルスの "L" 幅
PH: PPGm 端子の出力パルスの "H" 幅
Ln: PPG リロードレジスタ (PRLLn) の 8 ビット値
Hn: PPG リロードレジスタ (PRLHn) の 8 ビット値
Lm: PPG リロードレジスタ (PRLLm) の 8 ビット値
Hm: PPG リロードレジスタ (PRLHm) の 8 ビット値
T: カウントクロック周期
8+8 ビット PPG 出力動作モードの出力波形を図 16.5-7 に示します。
図 16.5-7 8+8 ビット PPG 出力動作モードの出力波形
動作禁止
動作開始
PPG 動作許可ビット
(PEN0, PEN1)
T  (L0  1) T  (H0  1)
PPGn 出力端子
PPGm 出力端子
T  (L0  1)  (L1 1)
Ln
Hn
Hm
Lm
T
: PPG リロードレジスタ (PRLLn) の 8 ビット値
: PPG リロードレジスタ (PRLHn) の 8 ビット値
: PPG リロードレジスタ (PRLLm) の 8 ビット値
: PPG リロードレジスタ (PRLHm) の 8 ビット値
: カウントクロック周期
( 注意事項 )
370
T  (H0  1)  (H1  1)
n = 0, 2, 4, 6, 8, A, C, E
m=n+1
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第 16 章 8/16 ビット PPG タイマ
MB90860E Series
16.6 8/16 ビット PPG タイマ使用上の注意
16.6
8/16 ビット PPG タイマ使用上の注意
8/16 ビット PPG タイマを使用する場合は , 次の点に注意してください。
■ 8/16 ビット PPG タイマ使用上の注意
● タイムベースタイマ出力を使用した場合の 8/16 ビット PPG タイマへの影響
• タイムベースタイマの出力を 8/16 ビット PPG タイマのカウントクロック入力に使
用した場合 (PPGnm: PCM2 ∼ PCM0=111B, PCS2 ∼ PCS0=111B) , トリガ入力によっ
て PPG タイマが起動される最初のカウント周期 , またはストップ直後のカウント周
期にズレが生じることがあります。
• PPG ダウンカウンタのカウント動作中に , タイムベースタイマのカウンタをクリア
すると (TBTC: TBR=0) , カウント周期にズレが生じることがあります。
● 8 ビット PPG タイマを使用した場合の PPG リロードレジスタの設定
• "L" レベル側および "H" レベル側のパルス幅は , "L" 側レベルの PPG リロードレジス
タ (PRLLn, PRLLm) の値を PPG ダウンカウンタにリロードするタイミングで決定さ
れます。
• 8 ビット PPG 出力 2 チャネル独立動作モード , または 8+8 ビット PPG 出力動作モー
ドで8ビットPPGタイマを使用している場合, PPGリロードレジスタ (PRLLn/PRLHn,
PRLLm/PRLHm) は , ワード命令で "H" レベル側 , "L" レベル側を同時に設定してく
ださい。
バイト命令を使用した場合は , 予想外のパルスが発生するおそれがあります。
[ バイト命令使用による PPG リロードレジスタ書換え例 ]
PPG 端子の信号レベルが "H" → "L" に切り替わる直前に , "L" レベル側の PPG リロー
ドレジスタ (PRLL) の値をバイト命令で書き換えてから , "H" レベル側の PPG リロード
レジスタ (PRLH) を書き換えた場合 , 1 度だけ "L" 幅は書換え後の幅 , "H" 幅は書換え前
の幅のパルスが発生します。
バイト命令で PPG リロードレジスタを書き換えた場合の波形を図 16.6-1 に示します。
( 注意事項 )
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n = 0, 2, 4, 6, 8, A, C, E
m = n+1
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371
第 16 章 8/16 ビット PPG タイマ
16.6 8/16 ビット PPG タイマ使用上の注意
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図 16.6-1 バイト命令で PPG リロードレジスタを書き換えた場合の波形
PRLL
A
PRLH
B
C
D
A  B
A  B
B  C
C  D
B
B
C  D
C  D
D
D
リロード値更新
のタイミング
PPG 端子
A
B
A
C
C
C
<1><2>
<1>: PPG リロードレジスタ (PRLL) の値を変更 (A → C)
<2>: PPG リロードレジスタ (PRLH) の値を変更 (B → D)
● 16 ビット PPG タイマを使用した場合の PPG リロードレジスタの設定
• PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) は , ロングワード命令で設
定するか , PPGn → PPGm (PRLLn/PRLHn → PRLLm/PRLHm) の順にワード命令で設
定してください。
[16 ビット PPG 出力動作モードでのリロードタイミング ]
16 ビット PPG 出力動作モードの場合 , PPGn リロードレジスタに書き込んだリロード
値は一時的にテンポラリラッチに書き込まれ , PPGm リロードレジスタにリロード値
を書き込まれてから , PPGn リロードレジスタ (PRLLn, PRLHn) に転送されます。した
がって , PPGm のリロード値を設定する場合は , PPGn のリロード値も同時に設定する
か , PPGm のリロード値を設定する前に PPGn のリロード値を設定しておく必要があ
ります。
16 ビット PPG 出力動作モードの場合のリロードタイミングを図 16.6-2 に示します。
図 16.6-2 16 ビット PPG 出力動作モードでのリロードタイミング
PPGn の
リロード値
16 ビット PPG 出力動作モードのみ
16 ビット PPG 出力動作モード
以外での PPGn への書込み
テンポラリラッチ
PPGm の
リロード値
PPGm へ
の書込み
PPGm への書込みに
同期して転送
PPG リロードレジスタ
(PRLLn, PRLHn)
( 注意事項 )
372
PPG リロードレジスタ
(PRLLm, PRLHm)
n = 0, 2, 4, 6, 8, A, C, E
m = n+1
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第 17 章
DTP/ 外部割込み
DTP/ 外部割込みの機能と動作について説明しま
す。
17.1 DTP/ 外部割込みの概要
17.2 DTP/ 外部割込みのブロックダイヤグラム
17.3 DTP/ 外部割込みの構成
17.4 DTP/ 外部割込みの動作説明
17.5 DTP/ 外部割込みの使用上の注意
17.6 DTP/ 外部割込み回路のプログラム例
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373
第 17 章 DTP/ 外部割込み
17.1 DTP/ 外部割込みの概要
17.1
MB90860E Series
DTP/ 外部割込みの概要
DTP/ 外部割込みでは , 外部の周辺装置が発生する割込み要求か , またはデータ転送
要求を CPU に伝達し , 外部割込み要求を発生する , または DMA/ 拡張インテリジェ
ント I/O サービス (EI2OS) を起動します。
■ DTP/ 外部割込み機能
外部の周辺装置からの割込み要求は , 周辺機能の割込みと同じ手順で CPU に出力され ,
外部割込みを発生する , または DMA/ 拡張インテリジェント I/O サービス (EI2OS) を起
動します。
割込み制御レジスタで拡張インテリジェント I/O サービス (EI2OS) を禁止に設定 (ICR:
ISE=0) しており , DMA イネーブルレジスタで DMA 転送 (DER: EN=0) を禁止に設定し
ている場合は , 外部割込み機能が有効になり , 割込み処理に分岐します。
DMA または EI2OS を許可に設定している場合は , DTP 機能が有効となって , DMA ま
たは EI2OS による自動データ転送が行われ , 指定回数のデータ転送終了後に割込み処
理に分岐します。
表 17.1-1 に DTP/ 外部割込みの概要について示します。
表 17.1-1 DTP/ 外部割込みの概要
DTP 機能
外部割込み
入力端子
16 本 : INT0 ∼ INT7, INT8 ∼ INT15 (INT8R ∼ INT15R)
検出レベル設定レジスタ (ELVR) にて , 端子ごとに設定
割込み要因
"H" レベル /"L" レベルの入力
割込み番号
#26(1AH), #28(1CH)
割込み制御
DTP/ 外部割込み許可レジスタ (ENIR) による , 割込み要求出力の許
可または禁止
割込みフラグ
DTP/ 外部割込み要因レジスタ (EIRR) による , 割込み要因の保持
処理選択
DMA と EI2OS を禁止に設定
(DER:EN=0 かつ ICR: ISE=0)
DMA または EI2OS を許可に設定
(DER:EN=1 または ICR: ISE=1)
外部割込み処理へ分岐
DMA または EI2OS によるデータ
自動転送 , 指定回数処理後 , 割込
み処理へ分岐
処理
374
"H" レベル /"L" レベル /
立上りエッジ / 立下りエッジ
の入力
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第 17 章 DTP/ 外部割込み
MB90860E Series
17.2 DTP/ 外部割込みのブロックダイヤグラム
17.2
DTP/ 外部割込みのブロックダイヤグラム
DTP/ 外部割込みのブロックダイヤグラムを以下に示します。
■ DTP/ 外部割込みのブロックダイヤグラム
図 17.2-1 DTP/ 外部割込みのブロックダイヤグラム
検出レベル設定レジスタ(ELVR0)
LB7 LA7 LB6 LA6 LB5 LA5 LB4 LA4
端子
レベル・エッジ
セレクタ
INT7
端子
LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0
端子
レベル・エッジ
セレクタ
INT3
レベル・エッジ
セレクタ
内
INT6
端子
レベル・エッジ
セレクタ
INT2
部
デ
端子
ー
レベル・エッジ
セレクタ
INT5
端子
レベル・エッジ
セレクタ
INT1
タ
バ
ス
端子
レベル・エッジ
セレクタ
INT4
端子
レベル・エッジ
セレクタ
INT0
DTP/外部割込み入力検出回路
ER7 ER6 ER5 ER4 ER3 ER2 ER1 ER0
割込み要求
信号
DTP/外部割込み要因
レジスタ(EIRR0)
割込み要求
信号
EN7 EN6 EN5 EN4 EN3 EN2 EN1 EN0 DTP/外部割込み許可
レジスタ(ENIR0)
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第 17 章 DTP/ 外部割込み
17.2 DTP/ 外部割込みのブロックダイヤグラム
MB90860E Series
図 17.2-2 DTP/ 外部割込みのブロックダイヤグラム
検出レベル設定レジスタ(ELVR1)
LB15 LA15 LB14 LA14 LB13 LA13 LB12 LA12
端子
レベル・エッジ
セレクタ
INT15
端子
LB11 LA11 LB10 LA10 LB9
LA9
LB8
LA8
レベル・エッジ
セレクタ
端子
INT11
レベル・エッジ
セレクタ
内
INT14
レベル・エッジ
セレクタ
端子
INT10
部
デ
端子
ー
レベル・エッジ
セレクタ
レベル・エッジ
セレクタ
端子
INT13
INT9
タ
バ
ス
端子
レベル・エッジ
セレクタ
レベル・エッジ
セレクタ
端子
INT12
INT8
DTP/外部割込み入力検出回路
ER15 ER14 ER13 ER12 ER11 ER10
ER9
ER8
割込み要求
信号
DTP/外部割込み要因
レジスタ(EIRR1)
割込み要求
信号
EN15 EN14 EN13 EN12 EN11 EN10
EN9
EN8
DTP/外部割込み許可
レジスタ(ENIR1)
● DTP/ 外部割込み入力検出回路
外部の周辺装置が発生する割込み要求またはデータ転送要求を検出します。
検出レベル設定レジスタで設定したレベルまたはエッジが検出された端子に対応する
割込み要求フラグを "1" にセットします (EIRR: ER)。
● 検出レベル設定レジスタ (ELVR0/ELVR1)
検出レベル設定レジスタでは , DTP/ 外部割込みの要因発生の条件となる , 外部周辺装
置からの入力信号のレベルまたはエッジを設定します。
376
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第 17 章 DTP/ 外部割込み
17.2 DTP/ 外部割込みのブロックダイヤグラム
MB90860E Series
● DTP/ 外部割込み要因レジスタ (EIRR0/EIRR1)
DTP/ 外部割込みの要因を保持するレジスタです。
DTP/ 外部割込み端子に有効な信号の入力があった場合に , 対応する DTP/ 外部割込み
要求フラグビットが "1" にセットされます。
● DTP/ 外部割込み許可レジスタ (ENIR0/ENIR1)
DTP/ 外部割込み許可レジスタ (ENIR) では , 外部周辺装置の DTP/ 外部割込み要求を ,
許可または禁止に設定します。
■ 端子の詳細と割込み番号
DTP/ 外部割込みで使用する端子 , 割込みの詳細を表 17.2-1 に示します。
表 17.2-1 DTP/ 外部割込みで使用する端子 , 割込み番号
端子
チャネル
P70
INT0
P71
INT1
P72
INT2
P73
INT3
P74
INT4
P75
INT5
P76
INT6
P77
INT7
P00 / PA0
INT8 / INT8R
P01 / P42
INT9 / INT9R
P02 / P32
INT10 / INT10R
P03 / P12
INT11 / INT11R
P04 / P80
INT12 / INT12R
P05 / P81
INT13 / INT13R
P06 / P82
INT14 / INT14R
P07 / P84
INT15 / INT15R
割込み番号
DMA 番号
#26(1AH)
3
#28(1CH)
4
#26(1AH)
3
#28(1CH)
4
INT8 ∼ INT15 / INT8R ∼ INT15R は外部割込み要因選択レジスタ (EISSR) で選択
されます。
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第 17 章 DTP/ 外部割込み
17.3 DTP/ 外部割込みの構成
17.3
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DTP/ 外部割込みの構成
DTP/ 外部割込みの端子 , 割込み要因 , レジスタの一覧および詳細を記載します。
■ DTP/ 外部割込みの端子
DTP/ 外部割込みで使用する端子は , 汎用入出力ポートと兼用の端子です。
端子の機能と DTP/ 外部割込みで使用する場合の設定は , 表 17.3-1 のとおりです。
表 17.3-1 DTP/ 外部割込みの端子 (1 / 2)
端子名
端子機能
DTP/ 外部割込みの使用に必要な
端子の設定
P70/INT0/AN16
P71/INT1/AN17
P72/INT2/AN18
P73/INT3/AN19
P74/INT4/AN20
汎用入出力ポート /
DTP 外部割込み入力 /
A/D コンバータアナログ入力
• ポート方向レジスタ (DDR7) で入力
ポートに設定
• アナログ入力許可レジスタ
(ADER7) を禁止設定
汎用入出力ポート /
DTP 外部割込み入力 /
アドレス・データバス下位入出力
• 外部割込み要因選択レジスタ
(EISSR) を 0 に設定
• ポート方向レジスタ (DDR0) で入力
ポートに設定
( 注意事項 )
シングルチップモードでのみ
使用可能
P75/INT5/AN21
P76/INT6/AN22
P77/INT7/AN23
P00/INT8/AD00
P01/INT9/AD01
P02/INT10/AD02
P03/INT11/AD03
P04/INT12/AD04
P05/INT13/AD05
P06/INT14/AD06
P07/INT15/AD07
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第 17 章 DTP/ 外部割込み
17.3 DTP/ 外部割込みの構成
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表 17.3-1 DTP/ 外部割込みの端子 (2 / 2)
端子名
端子機能
PA0/
INT8R
汎用入出力ポート /
DTP 外部割込み入力
P42/
INT9R/
IN6
汎用入出力ポート /
DTP 外部割込み入力 /
インプットキャプチャ入力 IN6
P32/
INT10R/
WR1/WR
汎用入出力ポート /
DTP 外部割込み入力 /
ライトストローブ出力
P12/
INT11R/
AD10/
SIN3
汎用入出力ポート /
DTP 外部割込み入力 /
アドレスデータバス上位入出力 /
UART3 入力 SIN3
P80/
INT12R/
TIN0/
ADTG
汎用入出力ポート /
DTP 外部割込み入力 /
リロードタイマ 0 トリガ入力 TIN0/
A/D コンバータトリガ入力 ADTG
P81/
INT13R/
TOT0/
CKOT
汎用入出力ポート /
DTP 外部割込み入力 /
リロードタイマ 0 出力 TOT0/
クロックモニタ出力 CKOT
P82/
INT14R/
SIN0/
TIN2
汎用入出力ポート /
DTP 外部割込み入力 /
UART0 入力 SIN0/
リロードタイマ 2 トリガ入力 TIN2
P84/
INT15R/
SCK0
汎用入出力ポート /
DTP 外部割込み入力 /
UART0 クロック入出力 SCK0
CM44-10144-4
DTP/ 外部割込みの使用に必要な
端子の設定
• 外部割込み要因選択レジスタ
(EISSR) を 1 に設定
• ポート方向レジスタ (DDR) で入力
ポートに設定
• 外部割込み要因選択レジスタ
(EISSR) を 1 に設定
• ポート方向レジスタ (DDR) で入力
ポートに設定
• タイマコントロールステータスレジ
スタ (TMCSR0:OUTE) を出力禁止に
設定
• クロック出力許可レジスタ
(CLKR:CKEN) を出力禁止に設定
• 外部割込み要因選択レジスタ
(EISSR) を 1 に設定
• ポート方向レジスタ (DDR) で入力
ポートに設定
FUJITSU SEMICONDUCTOR LIMITED
379
第 17 章 DTP/ 外部割込み
17.3 DTP/ 外部割込みの構成
MB90860E Series
■ DTP/ 外部割込みのレジスタとリセット値の一覧
図 17.3-1 DTP/ 外部割込みのレジスタとリセット値の一覧
ENIR0
bit
アドレス: 0000C6H
ENIR1
bit
アドレス: 0000CAH
7
6
5
4
3
2
1
0
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0
7
6
5
4
3
2
1
0
EN15
EN14
EN13
EN12
EN11
EN10
EN9
EN8
bit
15
14
13
12
11
10
9
8
アドレス: 0000C7H
ER7
ER6
ER5
ER4
ER3
ER2
ER1
ER0
bit
EIRR1
アドレス: 0000CBH
15
14
13
12
11
10
9
8
ER15
ER14
ER13
ER12
ER11
ER10
ER9
ER8
7
6
5
4
3
2
1
0
LB3
LA3
LB2
LA2
LB1
LA1
LB0
LA0
bit
15
14
13
12
11
10
9
8
アドレス: 0000C9H
LB7
LA7
LB6
LA6
LB5
LA5
LB4
LA4
7
6
5
4
3
2
1
0
LB11
LA11
LB10
LA10
LB9
LA9
LB8
LA8
15
14
13
12
11
10
9
8
LB15
LA15
LB14
LA14
LB13
LA13
LB12
LA12
7
6
5
4
3
2
1
0
EIRR0
ELVR0
bit
アドレス: 0000C8H
ELVR0
ELVR1
bit
アドレス: 0000CC H
ELVR1
bit
アドレス: 0000CD H
EISSR
bit
アドレス: 0000CE H INT15R INT14R INT13R INT12R INT11R INT10R INT9R
380
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INT8R
初期値
00000000 B
00000000 B
XXXXXXXX B
XXXXXXXX B
00000000 B
00000000 B
00000000 B
00000000 B
00000000 B
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第 17 章 DTP/ 外部割込み
MB90860E Series
17.3 DTP/ 外部割込みの構成
17.3.1
DTP/ 外部割込み要因レジスタ (EIRR0/EIRR1)
DTP/ 外部割込みの要因を保持するレジスタです。
DTP/ 外部割込み端子に有効な信号の入力があった場合に , 対応する割込み要求フラ
グビットが "1" にセットされます。
EIRR0 は INT0 ∼ INT7 に , EIRR1 は INT8 ∼ INT15/INT8R ∼ INT15R に対応します。
■ DTP/ 外部割込み要因レジスタ (EIRR0/EIRR1)
図 17.3-2 DTP/ 外部割込み要因レジスタ (EIRR0/EIRR1)
アドレス
EIRR0:0000C7H
15
14
13
12
11
10
9
8
ER7 ER6 ER5 ER4 ER3 ER2 ER1 ER0
R/W R/W R/W R/W R/W R/W R/W R/W
初期値 XXXXXXXB
bit15~bit8
ER7~ER0
0
1
15
11
10
9
8
14 13 12
アドレス
EIRR1:0000CBH ER15 ER14 ER13 ER12 ER11 ER10 ER9 ER8
R/W R/W R/W R/W R/W R/W R/W R/W
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読出し時
書込み時
DTP/外部割込み入力なし ERビットのクリア
DTP/外部割込み入力あり 影響なし
初期値 XXXXXXXB
bit15~bit8
ER15~ER8
R/W :リード/ライト可能
X :不定
DTP/外部割込み要求フラグビット
0
1
DTP/外部割込み要求フラグビット
読出し時
書込み時
DTP/外部割込み入力なし ERビットのクリア
DTP/外部割込み入力あり 影響なし
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381
第 17 章 DTP/ 外部割込み
17.3 DTP/ 外部割込みの構成
MB90860E Series
表 17.3-2 DTP/ 外部割込み要因レジスタ (EIRR) の機能
ビット名
bit15
∼
bit8,
bit7
∼
bit0
<注意事項>
382
ER15 ∼ ER8(EIRR1),
ER7 ∼ ER0(EIRR0) :
DTP/ 外部割込み
要求フラグビット
機能
DTP/ 外部割込み端子に , 検出レベル設定レジスタ
の検出条件選択ビット (ELVR: LB, LA) で設定した
エッジまたはレベル信号が入力された場合に , "1"
にセットされます。
"1" にセットされた場合 :
DTP/ 外部割込み要求許可ビット (ENIR: EN)
を "1" に設定している場合は , 対応する DTP/
外部割込みチャネルの割込み要求が発生しま
す。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
リードモディファイライト系命令の読出し時に
は , "1" が読み出されます。
複数の DTP/ 外部割込み要求が許可されている
場合は (ENIR: EN=1), 割込みを受け付けたチャ
ネルのビットだけをクリアするようにしてくだ
さい (EIRR: ER=0)。それ以外のビットを無条件
にクリアすることは避けてください。
( 参考 )
DMA 転送または拡張インテリジェント I/O サー
ビス (EI2OS) が起動された場合は , 1 データの転
送が終了した時点で , 対応する割込み要求フラ
グビットが自動的にクリアされます (EIRR:
ER=0)。
• DTP/ 外部割込要因ビット (EIRR:ER) の値は , 対応する DTP/ 外部割込み許可
ビット (ENIR:EN) が "1" に設定されている時のみ有効です。
DTP/ 外部割込みが許可されていない状態 (ENIR:EN=0) では , DTP/ 外部割込み
要因の有無に関わらず DTP/ 外部割込要因ビットがセットされる可能性がありま
す。
• DTP/ 外部割込みを許可 (ENIR:EN=1) する直前に , 対応する DTP/ 外部割込要因
ビット (EIRR:ER) をクリアしてください。
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第 17 章 DTP/ 外部割込み
MB90860E Series
17.3 DTP/ 外部割込みの構成
17.3.2
DTP/ 外部割込み許可レジスタ (ENIR0/ENIR1)
DTP/ 外部割込み許可レジスタ (ENIR0/ENIR1) では , 外部周辺装置の DTP/ 外部割込
み要求を , 許可または禁止に設定します。
ENIR0 は INT0 ∼ INT7 に , ENIR1 は INT8 ∼ INT15/INT8R ∼ INT15R に対応します。
■ DTP/ 外部割込み許可レジスタ (ENIR0/ENIR1)
図 17.3-3 DTP/ 外部割込み許可レジスタ (ENIR0/ENIR1)
7
アドレス
ENIR0:0000C6H
6
5
4
3
2
1
0
EN7 EN6
EN5 EN4 EN3 EN2 EN1 EN0
R/W R/W
R/W R/W R/W R/W R/W R/W
初期値: 00000000B
bit7~bit0
EN7~EN0
0
1
7
アドレス
ENIR1:0000CAH
6
5
4
3
2
1
0
EN15 EN14 EN13 EN12 EN11 EN10 EN9 EN8
R/W R/W
R/W R/W R/W R/W R/W R/W
初期値: 00000000B
bit7~bit0
EN15~EN8
0
1
R/W :リード/ライト可能 :初期値
DTP/外部割込み要求許可ビット
DTP/外部割込み禁止
DTP/外部割込み許可
DTP/外部割込み要求許可ビット
DTP/外部割込み禁止
DTP/外部割込み許可
表 17.3-3 DTP/ 外部割込み許可レジスタ (ENIR0/1) の機能
ビット名
bit7
∼
bit0
<注意事項>
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EN15 ∼ EN8(ENIR1),
EN7 ∼ EN0(ENIR0) :
DTP/ 外部割込み要求
許可ビット
機能
DTP/ 外部割込みチャネルに対して , DTP/ 外部割込
み要求を許可または禁止に設定します。
DTP/ 外部割込み要求許可ビット (ENIR: EN) と
DTP/ 外部割込み要求フラグビット (EIRR: ER) が
"1" である場合に , 対応する DTP/ 外部割込み端子
の割込み要求が発生します。
( 参考 )
DTP/ 外部割込み要求許可ビットの設定にかか
わらず , DTP/ 外部割込み端子の状態は ポート
データレジスタにより , 直接読み出せます。
DTP/ 外部割込みを許可 (ENIR:EN=1) する直前に , 対応する DTP/ 外部割込要因
ビット (EIRR:ER) をクリアしてください。
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383
第 17 章 DTP/ 外部割込み
17.3 DTP/ 外部割込みの構成
MB90860E Series
表 17.3-4 DTP/ 外部割込み端子と割込み要求フラグビット , 割込み許可ビットの対応
384
DTP/ 外部割込み端子
DTP/ 外部割込み要求
フラグビット
DTP/ 外部割込み要求
許可ビット
INT0
ER0
EN0
INT1
ER1
EN1
INT2
ER2
EN2
INT3
ER3
EN3
INT4
ER4
EN4
INT5
ER5
EN5
INT6
ER6
EN6
INT7
ER7
EN7
INT8 / INT8R
ER8
EN8
INT9 / INT9R
ER9
EN9
INT10 / INT10R
ER10
EN10
INT11 / INT11R
ER11
EN11
INT12 / INT12R
ER12
EN12
INT13 / INT13R
ER13
EN13
INT14 / INT14R
ER14
EN14
INT15 / INT15R
ER15
EN15
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第 17 章 DTP/ 外部割込み
MB90860E Series
17.3 DTP/ 外部割込みの構成
17.3.3
検出レベル設定レジスタ (ELVR0/ELVR1)
検出レベル設定レジスタ (ELVR0/ELVR1) では , DTP/ 外部割込み端子の割込み要因
となる入力信号レベルまたはエッジを設定します。
ELVR0 は INT0 ∼ INT7 に , ELVR1 は INT8 ∼ INT15/INT8R ∼ INT15R に対応します。
■ 検出レベル設定レジスタ (ELVR0/ELVR1)
図 17.3-4 検出レベル設定レジスタ (ELVR0/ELVR1)
アドレス
ELVR0:0000C8B
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
LB7 LA7 LB6 LA6 LB5 LA5 LB4 LA4 LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0
R/W R/W R/W R/W R/W R/W R/W R/W
R/W R/W R/W R/W R/W R/W R/W R/W
bit15~bit0
LB7,LA7,LB6,LA6,
LB5,LA5,LB4,LA4,
LB3,LA3,LB2,LA2,
LB1,LA1,LB0,LA0
0
0
0
1
1
0
1
アドレス
ELVR1:0000CCB
15
14
13
12
11
10
9
8
7
6
5
4
3
検出条件選択ビット
"L"レベル検出
"H"レベル検出
立上りエッジ検出
立下りエッジ検出
1
2
1
0
LB15 LA15 LB14 LA14 LB13 LA13 LB12 LA12 LB11 LA11 LB10 LA10 LB9 LA9 LB8 LA8
R/W R/W R/W R/W R/W R/W R/W R/W
初期値
0000000000000000B
R/W R/W R/W R/W R/W R/W R/W R/W
bit15~bit0
LB15,LA15,LB14,LA14,
LB13,LA13,LB12,LA12,
LB11,LA11,LB10,LA10,
LB9 ,LA9 ,LB8 ,LA8
0
0
0
1
1
0
R/W :リード/ライト可能 :初期値
初期値
0000000000000000B
1
1
検出条件選択ビット
"L"レベル検出
"H"レベル検出
立上りエッジ検出
立下りエッジ検出
表 17.3-5 検出レベル設定レジスタ : (ELVR0/1) の機能
ビット名
bit15
∼
bit0
ELVR1…
LB15, LA15 ∼ LB8,
LA8
ELVR0…
LB7, LA7 ∼ LB0, LA0
検出条件選択ビット
CM44-10144-4
機能
DTP/ 外部割込み端子に対して , 割込み要因の発
生の条件となる , 外部周辺装置からの入力信号
のレベルまたはエッジを設定します。
• 外部割込みの場合は 2 種類のレベルまたは 2
種類のエッジから , DMA もしくは EI2OS の
場合は , 2 種類のレベルから選択します。
( 参考 )
設定した検出信号が , DTP/ 外部割込み端子
に入力されると , DTP/ 外部割込み要求を禁
止に設定していても (ENIR: EN=0), DTP/ 外部
割込み要求フラグビットが "1" にセットされ
ます。
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385
第 17 章 DTP/ 外部割込み
17.3 DTP/ 外部割込みの構成
<注意事項>
MB90860E Series
• 本レジスタの設定変更を行った場合 , 割込み要因フラグがセットされる場合があ
ります。
このため , 本レジスタの設定変更を行う場合は , 割込みを禁止 (ENIR0/ENIR1 の
対応するビットを "0" に設定 ) した状態で行ってください。
また本レジスタ設定変更後に割込みを許可 (ENIR0/ENIR1 の対応するビットを
"1" に設定 ) する前には , 必ず割込み要因フラグビット (EIRR0/EIRR1 の対応す
るビット ) をクリアしてください。
• ストップ / 時計 / タイムベースタイマモードで , DTP/ 外部割込みが禁止されてい
るとき (ENIR:EN=0) には入力がマスクされ , CMOS/Automotive 選択時は "L" レ
ベルが , TTL 選択時は "H" レベルが内部に伝わります。内部に伝わるレベルが検
出レベルの設定に一致すると,割込み要因フラグビットがセットされます。
表 17.3-6 検出レベル設定レジスタと各チャネルの対応
DTP/ 外部割込み端子
レジスタ名
ビット名
INT0
LB0, LA0
INT1
LB1, LA1
INT2
LB2, LA2
INT3
LB3, LA3
ELVR0
INT4
LB4, LA4
INT5
LB5, LA5
INT6
LB6, LA6
INT7
LB7, LA7
INT8 / INT8R
LB8, LA8
INT9 / INT9R
LB9, LA9
INT10 / INT10R
LB10, LA10
INT11 / INT11R
LB11, LA11
ELVR1
386
INT12 / INT12R
LB12, LA12
INT13 / INT13R
LB13, LA13
INT14 / INT14R
LB14, LA14
INT15 / INT15R
LB15, LA15
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CM44-10144-4
第 17 章 DTP/ 外部割込み
DTP/ 外部割込みの構成
MB90860E Series
17.3
17.3.4
外部割込み要因選択レジスタ (EISSR)
本レジスタの設定により , 上位 8 ビットの外部割込み端子の割り当てを変更するこ
とができます。これにより外部バス使用時にも上位 8 ビットの外部割込みが可能と
なります。
■ 外部割込み要因の選択
上位 8 ビットの外部割込み端子は , 標準では INT15 ∼ INT8 に割り当てられ , ポート 0/
外部バスと端子を兼用しています。外部バスモード時にはポート 0 を外部割込み端子
として使用できませんが , それぞれ別の端子 (INT15R ∼ INT8R) に割り当てる事でこれ
らの外部割込みを使用できます。端子の切換えは,外部割込み要因選択レジスタ(EISSR)
によって行います。INT15R ∼ INT8R の端子機能につきましては表 17.3-8 を参照して
ください。
図 17.3-5 DTP/ 外部割込み要因選択レジスタ (EISSR)
アドレス
EISSR:0000CEH
7
6
5
4
3
2
1
0
初期値 00000000B
INT15R INT14R INT13R INT12R INT11R INT10R INT9R INT8R
R/W R/W R/W R/W R/W R/W R/W R/W
bit7~bit0
INT15R~INT8R
R/W :リード/ライト可能
X
:不定
:初期値
0
1
外部割込み要因選択ビット
端子INT15~8(Port0)を外部割込み要因とする
端子INT15R~INT8Rを外部割込み要因とする
※INT15R~INT8Rの端子割り当ては表17.3-8を参照して下さい
表 17.3-7 DTP/ 外部割込み要因レジスタ (EIRR) の機能
ビット名
bit7
∼
bit0
CM44-10144-4
INT15R ∼ INT8R:
外部割込み要因選択
ビット
機能
INT15R ∼ INT8R のビットを "1" に設定すると対応
する外部割込み要因 ( 上位 8 ビット ) の入力端子は
INT15R ∼ INT8R に割り当てられます。
"0" に設定した場合 : 上位 8 ビットの外部割込み要
因は INT15 ∼ INT8 端子に割
り当てられます。
"1" に設定した場合 : 上位 8 ビットの外部割込み要
因は INT15R ∼ INT8R 端子に
割り当てられます。
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387
第 17 章 DTP/ 外部割込み
17.3 DTP/ 外部割込みの構成
MB90860E Series
表 17.3-8 外部割込み要因選択 ( 上位 8 ビット )
EISSR ビット
388
"1"
"0"( 初期値 )
INT8R
INT8 : P00
INT8R : PA0
INT9R
INT9 : P01
INT9R : P42 (IN6)
INT10R
INT10: P02
INT10R: P32
INT11R
INT11: P03
INT11R: P12 (SIN3)
INT12R
INT12: P04
INT12R: P80 (TIN0/ADTG)
INT13R
INT13: P05
INT13R: P81 (TOT0/CKOT)
INT14R
INT14: P06
INT14R: P82 (SIN0/TIN2)
INT15R
INT15: P07
INT15R: P84 (SCK0)
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CM44-10144-4
第 17 章 DTP/ 外部割込み
17.4 DTP/ 外部割込みの動作説明
MB90860E Series
17.4
DTP/ 外部割込みの動作説明
DTP/ 外部割込みには , 外部割込み機能と DTP 機能があります。各機能の設定と動
作について説明します。
■ DTP/ 外部割込みの設定
DTP/ 外部割込みを使用するには , 図 17.4-1 の設定が必要です。
図 17.4-1 DTP/ 外部割込みの設定
bit15 14
ICR割込み制御レジスタ
13
12
11
10
9 bit8bit7 6
5
4
3
2
1 bit0
ICS3 ICS2 ICS1 ICS0 ISE IL2 IL1 IL0 ICS3 ICS2 ICS1 ICS0 ISE IL2 IL1 IL0
- -
◎ ◎
外部割込み/DTP(DMA)の場合
DTP(EI2OS)の場合
-
◎
-
◎
0
1
◎
◎
◎
◎
◎
◎
- -
◎ ◎
-
◎
-
◎
0
1
◎
◎
◎
◎
◎
◎
DER
EN15 EN14 EN13 EN12 EN11 EN10 EN9 EN8 EN7 EN6 EN5 EN4 EN3 EN2 EN1 EN0
(DMAイネーブルレジスタ)
2
DTP(EI OS)の場合 - - - - - - - - - - - 0
0 - - -
DTP(DMA)の場合
1 - - -
- - - - - - - - - - - 1
ENIR1/ENIR0
EN15 EN14 EN13 EN12 EN11 EN10 EN9 EN8
○ ○
EIRR1/EIRR0
○
○ ○
○
○
ER15 ER14 ER13 ER12 ER11 ER10 ER9 ER8
◎ ◎
ELVR0
ELVR1
○
◎
◎
◎ ◎
◎
◎
EN7 EN6 EN5 EN4 EN3 EN2 EN1 EN0
○ ○
○
○
○ ○
○
○
ER7 ER6 ER5 ER4 ER3 ER2 ER1 ER0
◎ ◎
◎
◎
◎ ◎
◎
◎
LB7 LA7 LB6 LA6 LB5 LA5 LB4 LA4
LB3 LA3 LB2 LA2 LB1 LA1 LB0 LA0
◎ ◎
◎ ◎
◎
◎
◎ ◎
◎
◎
◎
◎
◎ ◎
◎
◎
LB15 LA15 LB14 LA14 LB13 LA13 LB12 LA12 LB11 LA11 LB10 LA10 LB9 LA9 LB8 LA8
◎ ◎
◎
◎
◎ ◎
◎
◎
◎ ◎
◎
◎
◎ ◎
◎
◎
DDRポート方向レジスタ
DTP/外部割込み入力に使用する端子に対応するビットを"0"に設定
ADER7
(アナログ入力イネーブル)
INT7~0を使用する場合のみ
TMCSR0
(タイマコントロール)
INT13R使用する場合のみ
● ●
●
●
● ●
―
―
―
―
CSL1 CSL0 MOD2
- -
-
-
- -
●
-
●
MOD1
MOD0
-
-
OUTE OUTL RELD INTE
0
- -
CLKR
(クロック出力許可)
INT13R使用する場合のみ
-
◎
○
●
0
1
UF
CNTE
TRG
- -
-
-
CKEN FRQ2 FRQ1 FRQ0
- -
-
-
- -
-
-
-
-
- -
0
-
-
-
:未定義ビット
:使用ビット
:使用する端子に対応するビットに"1"を設定
:使用する端子に対応するビットに"0"を設定
:"0"を設定
:"1"を設定
CM44-10144-4
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389
第 17 章 DTP/ 外部割込み
17.4 DTP/ 外部割込みの動作説明
MB90860E Series
● 設定の手順
DTP/ 外部割込みを使用する場合は , 次の手順で各レジスタの設定を行ってください。
1. 外部割込み入力として使用する端子と兼用する汎用入出力ポートを入力ポートに
設定します。
2. 使用する DTP/ 外部割込みチャネルに対応する割込み要求許可ビットを "0" に設定し
ます (ENIR: EN)。
3. 使用する DTP/ 外部端子に対応する検出条件選択ビットで , 検出するエッジまたはレ
ベルを設定します (ELVR: LA, LB)。
4. 使用する DTP/ 外部割込みチャネルに対応する割込み要求フラグビットを "0" に設定
します (EIRR: ER)。
5. 対応する割込み要求許可ビットを "1" に設定します (ENIR: EN)。
• DTP/ 外部割込みのレジスタの設定は , 外部割込み要求を禁止に (ENIR: EN=0) 設定
してから行います。
• DTP/ 外部割込み要求を許可 (ENIR: EN=1) する場合は , 先に対応する DTP/ 外部割込
み要求フラグビットをクリア (EIRR: ER=0) する必要があります。これは , レジスタ
設定時に誤って割込み要求が発生するのを防ぐためです。
● 外部割込み機能と DTP 機能の選択
外部割込み機能と DTP 機能のどちらが実行されるかは , 対応する割込み制御レジスタ
の EI2OS 許可ビット (ICR: ISE) の設定および , DMA イネーブルレジスタ (DER:EN) の
設定によって決定されます。
ISE ビットを "1" に設定した場合は拡張インテリジェント I/O サービス (EI2OS) が , EN
ビットを "1" に設定した場合は DMA 転送が許可されます。
ISE ビットと EN ビットを "0" に設定した場合は , EI2OS および DMA 転送は禁止され ,
外部割込み機能が実行されます。
<注意事項>
390
• 1 つの割込み制御レジスタに割り当てられている割込み要求は , すべて割込み
レベル (IL2 ∼ IL0) が同じになります。
• 1 つの割込み制御レジスタに複数の割込み要求が割り当てられている場合 , そ
のうちの 1 つで EI2OS を使用すると , ほかの割込み要求は使用できません。
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第 17 章 DTP/ 外部割込み
17.4 DTP/ 外部割込みの動作説明
MB90860E Series
■ DTP/ 外部割込み動作
DTP/ 外部割込みの制御ビットと割込み要因を , 表 17.4-1 に示します。
表 17.4-1 DTP/ 外部割込みの制御ビットと割込み要因
DTP/ 外部割込み
割込み要求フラグビット
EIRR0: ER7 ∼ ER0, EIRR1: ER15 ∼ ER8
割込み要求許可ビット
ENIR0: EN7 ∼ EN0, ENIR1: EN15 ∼ EN8
割込み要因
INT15 ∼ INT0, INT15R ∼ INT8R 端子への有効エッジ / レベルの入力
DTP/ 外部割込みの割込み要求が割込みコントローラに対して出力された場合 , 割込み
制御レジスタの EI2OS 許可ビット (ICR: ISE) と DMA イネーブルレジスタ (DER:EN) を
"0" に設定している場合は , 割込み処理が実行されます。どちらかを "1" に設定してい
る場合は , 拡張インテリジェント I/O サービス (EI2OS) もしくは DMA 転送が実行され
ます。
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391
第 17 章 DTP/ 外部割込み
17.4 DTP/ 外部割込みの動作説明
MB90860E Series
図 17.4-2 に DTP/ 外部割込みの動作を示します。
図 17.4-2 DTP/ 外部割込みの動作
DTP/外部割込み回路
ほかの要求 割込みコントローラ
ELVR
ICR YY
EIRR
CMP
ICR
XX
ENIR
CPU
IL
CMP
割込み処理
ILM
要因
DMA起動
DTP/外部割込み
要求発生
メモリ 周辺データ転送
ディスクリプタ更新
割込みコントローラ
受付け判定
ディスクリプタ
データカウンタ
CPU割込み
受付判定
=0
割込み処理
≠0
再設定または停止
割込み処理
マイクロプログラム
起動
DTP処理から復帰
DMA処理(DTP処理)
から復帰
1
DER:EN
EI2OS起動
0
メモリ 周辺データ転送
1
ICR:ISE
ディスクリプタ更新
0
外部割込みを起動
ディスクリプタ
データカウンタ
=0
割込み処理
≠0
処理と割込みフラグクリア
再設定または停止
外部割込みから復帰
DTP処理から復帰
(注意事項) DMAとEI2OSを同時に使用しないでください。
392
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EI2OS処理(DTP処理)
から復帰
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17.4.1
外部割込み機能
第 17 章 DTP/ 外部割込み
17.4 DTP/ 外部割込みの動作説明
DTP/ 外部割込み機能には , DTP/ 外部割込み端子での信号 ( エッジまたはレベル ) の
検出により , 割込み要求を発生させる外部割込み機能があります。
■ 外部割込み機能
• DTP/ 外部割込み端子に , 検出レベル設定レジスタで設定した信号 ( エッジまたはレ
ベル ) が検出されると , DTP/ 外部割込み要因レジスタの割込み要求フラグビット
(EIRR: ER) が "1" にセットされます。
• 割込み要求フラグビットが "1" にセットされた場合に , DTP/ 外部割込み許可レジス
タの割込み要求許可ビットを許可に設定していると (ENIR: EN=1), 割込みコント
ローラに対して , 割込み要求の発生を通知します。
• 割込みコントローラで , ほかの割込み要求よりも割込み優先順位が高いと判定され
た場合は , 割込み要求が発生します。
• CPU では , コンディションコードレジスタの割込みレベルマスクビット (CCR: ILM)
と割込み要求のレベル (ICR: IL) が比較され , 割込み要求レベルが ILM より高く , 割
込み許可ビットが許可に設定されていた場合は (CCR: I=1), 現在実行中の命令の終
了後に , 割込み処理が実行され , 割込み処理に分岐します。
• 割込み処理で対応する DTP/ 外部割込み要求フラグビットに "0" を設定し , DTP/ 外
部割込み要求をクリアしてください。
<注意事項>
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• DTP/ 外部割込み要求フラグビット (EIRR: ER) は , 対応する DTP/ 外部割込み
要求許可ビット (ENIR: EN) の設定にかかわらず , DTP/ 外部割込み起動要因が
発生すると "1" にセットされます。
• 割込み処理が起動された場合は , 起動要因となった DTP/ 外部割込み要求フラ
グビットをクリアしてください。DTP/ 外部割込み要求フラグビットが "1" のま
までは割込みから復帰できません。クリアする場合は , 受け付けられている
DTP/ 外部割込み要因以外のフラグビットをクリアしないように注意してくだ
さい。
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393
第 17 章 DTP/ 外部割込み
17.4 DTP/ 外部割込みの動作説明
MB90860E Series
DTP 機能
17.4.2
DTP/ 外部割込みには , 外部の周辺装置からの信号を DTP/ 外部割込み端子から検出
し , DMA 転送もしくは拡張インテリジェント I/O サービスを起動する DTP 機能があ
ります。
■ DTP 機能
DTP/ 外部割込み機能の検出レベル設定レジスタで設定した信号レベルの検出により ,
DMA 転送もしくは拡張インテリジェント I/O サービス (EI2OS) を起動します。
• DMA 転送が許可 (DER:EN=1) されていれば , 割込み要求が受け付けられた時点で ,
DMA を起動し , データ転送を開始します。
• EI2OS の動作が許可 (ICR: ISE=1) されていれば , 割込み要求が受け付けられた時点
で , EI2OS を起動し , データ転送を開始します。
• 1 データの転送が終了するとディスクリプタの更新などが行われ , DTP/ 外部割込み
要求フラグビットがクリアされて , DTP/ 外部割込み端子からの次の要求に備えま
す。
• DMA/EI2OS による転送がすべて終了すると , 割込み処理に分岐します。
図 17.4-3 外部周辺装置とのインタフェース例 ( シングルチップモードで EI2OS を利用する場合 )
"H"レベル要求(ELVR:LB0,LA0=01B)
INT0端子への入力
(DTP要因)
CPU内部動作
ディスクリプタ
選択,読出し
外部接続の
周辺装置
ディスクリプタ
更新
内部データバス
リード・
ライト動作*2
データ転送要求
DTP要因*1
INT
割込み要求
CPU
DTP/
(EI2OS)
外部割込み回路
内部メモリ
*1:転送開始後,3マシンクロック以内に取り下げる
*2:拡張インテリジェントI/Oサービスが「周辺機能→内部メモリ転送」の場合
394
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MB90860E Series
17.5
17.5
DTP/ 外部割込みの使用上の注意
第 17 章 DTP/ 外部割込み
DTP/ 外部割込みの使用上の注意
DTP/ 外部割込みを使用する際は , 以下の点にご注意ください。
■ 使用上の注意
● DTP 機能を使用する場合の外部に接続する周辺装置の条件
• DTP 機能を使用する場合は , 転送が行われたことにより自動的にデータ転送要求を
クリアする周辺装置であることが必要です。
• 転送動作を開始してから 3 マシンクロック以内で転送要求信号をインアクティブに
してください。アクティブにしたままの場合 , DTP/ 外部割込みでは , 次の転送要求
が発生したものとして扱ってしまいます。
● 外部割込みの入力極性について
• 検出レベル設定レジスタでエッジ検出を設定している場合は , データシート記載の
エッジを検出するための最小パルス幅が必要です。データシートを参照ください。
• 検出レベル設定レジスタでレベル検出を設定している場合は , 割込み要因となるレ
ベルが入力されると , DTP/ 外部割込み要因レジスタ内部の割込み要求フラグビット
(EIRR:ER) が "1" にセットされ , 図 17.5-1 に示すように , 要因が保持されます。
割込み要求フラグビット (EIRR:ER) に要因が保持された場合は , DTP/ 外部割込み要因
が取り下げられても , 割込み要求許可状態 (ENIR: EN=1) であれば , 割込みコントロー
ラへの要求はアクティブのままです。割込みコントローラへの要求を取り下げるには
図 17.5-2 に示すように割込み要求フラグビット (EIRR: ER) をクリアする必要がありま
す。
図 17.5-1 レベル設定時の割込み要求フラグビット (EIRR:ER) のクリア
DTP/
外部割込み要因
DTP/割込み入力
検出回路
割込み要求フラグビット
(EIRR:ER)
許可ゲート
割込み
コントローラへ
(割込み要求)
クリアしない限り要因を保持し続ける
図 17.5-2 割込み要求許可の場合の DTP/ 外部割込み要因と割込み要求
DTP/外部割込み要因
("H"レベル検出の場合)
割込み要因の取り下げ
割込みコントローラ
への割込み要求
割込み要求フラグビット(EIRR:ER)のクリアによってインアクティブとなる
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395
第 17 章 DTP/ 外部割込み
17.5 DTP/ 外部割込みの使用上の注意
MB90860E Series
● 割込みに関する注意
• 外部割込み機能として使用している場合は, DTP/外部割込み要求フラグビットが"1"
にセットされ (EIRR: ER=1), DTP/ 外部割込み要求を許可に設定した状態 (ENIR:
EN=1) では , 割込み処理から復帰できません。割込み処理内で必ず DTP/ 外部割込み
要求フラグビットを "0" に設定してください (EIRR: ER=0)。
• 検出レベル設定レジスタでレベル検出を設定している場合は , 割込み要因となるレ
ベルが入力されたままであれば , DTP/ 外部割込み要求フラグビットをクリアしても
(EIRR: ER=0), すぐに再セットされます。必要に応じて DTP/ 外部割込み要求を禁止
するか (ENIR: EN=0), 割込み要因そのものを解消してください。
396
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第 17 章 DTP/ 外部割込み
MB90860E Series
17.6 DTP/ 外部割込み回路のプログラム例
17.6
DTP/ 外部割込み回路のプログラム例
DTP/ 外部割込み機能のプログラム例を示します。
■ DTP/ 外部割込み機能のプログラム例
● 処理仕様
INT0 端子に入力される , パルスの立上りエッジを検出して外部割込みを発生します。
● コーディング例
ICR07
EQU
; 割込み制御レジスタ ICR7
0000B7H
DDR7
EQU
000017H
; ポート 7 方向レジスタ
ENIR0
EQU
0000C6H
;DTP/ 外部割込み許可レジスタ 0
EIRR0
EQU
0000C7H
;DTP/ 外部割込み要因レジスタ 0
ELVR0L EQU
0000C8H
; 検出レベル設定レジスタ 0:"L"
ELVR0H EQU
0000C9H
; 検出レベル設定レジスタ 0:"H"
ADER7
EQU
00000DH
;Port7 アナログ入力許可レジスタ
ER0
EQU
EIRR0:0
;INT0 割込み要求フラグビット
EN0
EQU
ENIR0:0
;INT0 割込み要求許可ビット
;--------- メインプログラム ------------------------------------CODE
CSEG
; スタックポインタ (SP) などは初期化済みとする
START:
MOV
I:ADER7,#00000000B ;Port7 のアナログ入力を禁止に設定
MOV
I:DDR7,#00000000B ;DDR7 を入力ポートに設定
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR07,#00H
; 割込みレベル 0( 最強 )
CLRB
I:EN0
;ENIR で INT0 を禁止
MOV
I:ELVR0L,#00000010B;INT0 は , 立上りエッジ選択
CLRB
I:ER0
;EIRR で INT0 の割込み要求フラグ
; クリア
SETB
I:EN0
;ENIR で INT0 の割込み要求許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
・
ユーザ処理
・
RETI
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I:ER0
; 割込み要求フラグをクリア
; 割込み処理からの復帰
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397
第 17 章 DTP/ 外部割込み
17.6 DTP/ 外部割込み回路のプログラム例
CODE
MB90860E Series
ENDS
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
ORG
; 割込み番号 #26(1AH) にベクタを
00FF94H
; 設定
VECT
DSL
WARI
ORG
00FFDCH
DSL
START
DB
ENDS
00H
END
START
; リセットベクタ設定
; シングルチップモードに設定
■ DTP 機能のプログラム例
● 処理仕様
• INT0端子に入力される, 信号の"H"レベルを検出して拡張インテリジェントI/Oサー
ビス (EI2OS) のチャネル 0 を起動します。
• DTP 処理 (EI2OS) で RAM 上のデータをポート 0 に出力します。
● コーディング例
ICR07
EQU
0000B7H
;DTP/ 外部割込み制御レジスタ
DDR0
EQU
000010H
; ポート 0 方向レジスタ
DDR7
EQU
000017H
; ポート 7 方向レジスタ
ENIR0
EQU
0000C6H
;DTP/ 外部割込み許可レジスタ 0
EIRR0
EQU
0000C7H
;DTP/ 外部割込み要因レジスタ 0
ELVR0L EQU
0000C8H
; 検出レベル設定レジスタ 0: L
ELVR0H EQU
0000C9H
; 検出レベル設定レジスタ 0: H
ADER7
EQU
00000DH
;Port7 アナログ入力許可レジスタ
ER0
EQU
EIRR:0
;INT0 割込み要求フラグビット
EN0
;
EQU
ENIR:0
;INT0 割込み要求許可ビット
BAPL
EQU
000100H
; バッファアドレスポインタ下位
BAPM
EQU
000101H
; バッファアドレスポインタ中位
BAPH
EQU
000102H
; バッファアドレスポインタ上位
ISCS
EQU
000103H
;EI2OS ステータスレジスタ
IOAL
EQU
000104H
;I/O アドレスレジスタ下位
IOAH
EQU
000105H
;I/O アドレスレジスタ上位
DCTL
EQU
000106H
; データカウンタ下位
DCTH
;
EQU
000107H
; データカウンタ上位
;--------- メインプログラム ------------------------------------CODE
CSEG
; スタックポインタ (SP) などは初期化済みとする
START:
398
MOV
I:ADER7,#00000000B ;Port7 のアナログ入力を禁止に設定
MOV
I:DDR0,#11111111B
;DDR0 で出力ポートに設定
MOV
I:DDR7,#00000000B
;DDR7 で入力ポートに設定
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第 17 章 DTP/ 外部割込み
17.6 DTP/ 外部割込み回路のプログラム例
MB90860E Series
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR07,#08H
; 割込みレベル 0( 最強 ) EI2OS
;ch.0
; データバンクレジスタ (DTB) = 00H
MOV
BAPL,#00H
; 出力データの格納先アドレスの設定
MOV
BAPM,#06H
;(600H ∼ 60AH を使用 )
MOV
BAPH,#00H
MOV
ISCS,#12H
; バイト転送 , バッファアドレス+ 1,
;I/O アドレス固定 ,
; メモリ→ I/O へ転送
MOV
IOAL,#00H
; 転送先アドレスポインタとして
MOV
IOAH,#00H
; ポート 0 を設定
MOV
DCTL,#0AH
; 転送回数を 10 回に設定
MOV
DCTH,#00H
CLRB
I:EN0
MOV
I:ELVR0L,#00000001B ;INT0 は , "H" レベル検出を設定
CLRB
I:ER0
;EIRR で INT0 の割込み要求フラグ
SETB
I:EN0
;ENIR で INT0 の割込み要求許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
;
;ENIR で INT0 を禁止
; クリア
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
I:ER0
・
ユーザ処理
・
RETI
CODE
ENDS
;INT0 割込み要求フラグをクリア
; 割込み処理からの復帰
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
ORG
00FF94H
; 割込み番号 #26(1AH) にベクタを
; 設定
VECT
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DSL
WARI
ORG
00FFDCH
DSL
START
DB
ENDS
00H
END
START
; リセットベクタ設定
; シングルチップモードに設定
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399
第 17 章 DTP/ 外部割込み
17.6 DTP/ 外部割込み回路のプログラム例
400
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CM44-10144-4
第 18 章
8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータの機能と動作について
説明します。
18.1 8/10 ビット A/D コンバータの概要
18.2 8/10 ビット A/D コンバータのブロックダイヤグラム
18.3 8/10 ビット A/D コンバータの構成
18.4 8/10 ビット A/D コンバータの割込み
18.5 8/10 ビット A/D コンバータの動作説明
18.6 8/10 ビット A/D コンバータ使用上の注意
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401
第 18 章 8/10 ビット A/D コンバータ
18.1 8/10 ビット A/D コンバータの概要
18.1
MB90860E Series
8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータは , RC 型逐次比較変換方式によって , アナログ入力電圧
を 8 ビットまたは 10 ビットのデジタル値に変換します。
• 入力信号は , 最大 24 チャネルのアナログ入力端子から選択します。
• 起動トリガは , ソフトウェアトリガ , 内部タイマ出力 , 外部トリガから選択できま
す。
■ 8/10 ビット A/D コンバータの機能
アナログ入力端子に入力されたアナログ電圧 ( 入力電圧 ) を 8 ビットまたは 10 ビット
のデジタル値に変換します (A/D 変換 )。
8/10 ビット A/D コンバータには以下の機能があります。
• A/D 変換時間は , サンプリング時間を含めて 1 チャネルで最小 1.9 μs* です。
• サンプリング時間は , 1 チャネルで最小 0.5 μs* です。
• 変換方式は , サンプル & ホールド回路付き RC 型逐次変換比較方式です。
• 8 ビットまたは 10 ビットの分解能を設定できます。
• アナログ入力端子は , 最大 24 チャネルまで使用できます。
• A/D 変換結果を A/D データレジスタに格納することにより , 割込み要求を発生でき
ます。
• 割込み要求が発生した場合に μDMAC もしくは EI2OS を起動することができます。
• 起動トリガは , ソフトウェア , 内部タイマ出力 , 外部トリガ ( 立下りエッジ ) から選
択できます。
*: マシンクロック周波数 24MHz, AVCC ≧ 4.5 V で動作している場合
402
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第 18 章 8/10 ビット A/D コンバータ
18.1 8/10 ビット A/D コンバータの概要
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■ 8/10 ビット A/D コンバータの変換モード
8/10 ビット A/D コンバータの変換モードには , 次の種類があります。
表 18.1-1 8/10 ビット A/D コンバータの変換モード
CM44-10144-4
変換モード
内 容
単発変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , A/D 変換機能を停止し
ます。
連続変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , 開始チャネルに戻って
A/D 変換動作を継続します。
停止変換モード
1 チャネルごとに停止しながら A/D 変換を行います。終了チャ
ネルの A/D 変換が終了すると , 開始チャネルに戻って A/D 変換
と停止を繰り返します。
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403
第 18 章 8/10 ビット A/D コンバータ
18.2 8/10 ビット A/D コンバータのブロックダイヤグラム
MB90860E Series
8/10 ビット A/D コンバータのブロックダイヤグラム
18.2
8/10 ビット A/D コンバータは , 以下のブロックで構成されています。
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 18.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
割込要求出力
A/D制御
ステータス
レジスタ
BUSY INT INTE PAUS STS1 STS0 STRT ― MD1 MD0 S10? ―
(ADCS0/ADCS1)
―
―
―
予約
2
端子
ソフトウェア
起動
2
ADTG
TO
16ビット
リロードタイマ1から
起動
セレクタ
φ
AN0~AN7
AN15~AN8
AN23~AN16
内部データバス
サンプル&
ホールド回路
コンパレータ
コントロール回路
アナログ
チャネル
セレクタ
AVRH/AVRL
AVcc
AVss
D/Aコンバータ
逐次比較回路
SAR
3
3
A/Dデータ
D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
レジスタ
(ADCR0/ADCR1)
デコーダ
10
A/Dセッティング
レジスタ
ST2 ST1 ST0 CT2 CT1 CT0 ANS4 ANS3 ANS2 ANS1 ANS0 ANE4 ANE3 ANE2 ANE1 ANE0
(ADSR0/ADSR1)
TO :内部タイマ出力
- :未定義
予約 :必ず"0"に設定してください
φ
:マシンクロック
404
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第 18 章 8/10 ビット A/D コンバータ
18.2 8/10 ビット A/D コンバータのブロックダイヤグラム
MB90860E Series
● ブロックタイヤグラム中の端子などの詳細
8/10 ビット A/D コンバータの実際の端子名および割込み要求番号を表 18.2-1 に示しま
す。
表 18.2-1 ブロックダイヤグラムの端子および割込み要求番号
ブロックダイヤグラム中の端子名 / 割込み要求番号
実際の端子名 / 割込み要求番号
ADTG
トリガ入力端子
P80/ADTG
TO
内部タイマ出力
16 ビットリロードタイマ 1 の出力
AN0 ∼ AN7
アナログ入力端子 ch.0 ∼ ch.7
P60/AN0 ∼ P67/AN7
AN8 ∼ AN15
アナログ入力端子 ch.8 ∼ ch.15
P50/AN8 ∼ P57/AN15
AN16 ∼ AN23
アナログ入力端子 ch.16 ∼ ch.23
P70/AN16 ∼ P77/AN23
AVRH / AVRL
Vref+ / Vref- 入力端子
AVRH / AVRL
AVCC
A/D コンバータ電源端子
AVCC
AVSS
A/D コンバータ用アナログ GND 端子
AVSS
割込み要求出力
割込み要求出力
#29(1DH)
● A/D 制御ステータスレジスタ (ADCS)
ソフトウェアによる A/D 変換機能の起動 , A/D 変換機能の起動トリガの選択 , 変換モー
ドの選択 , 割込み要求の許可または禁止 , 割込み要求フラグの確認とクリア , A/D 変換
動作の一時停止および変換中の状態確認 , 分解能の選択を行います。
● 逐次比較回路 (SAR)
1 ビットずつ逐次比較を実行し , 変換結果を格納します。次の A/D 変換が開始されると
本回路内の A/D 変換結果は破壊されます。
● A/D データレジスタ (ADCR)
A/D 変換結果は A/D 変換実行時に逐次比較回路に 1bit ずつ格納され , A/D 変換が終了
して変換結果が確定した時点で本レジスタに格納されます。本レジスタから A/D 変換
結果をリードすることができます。
● A/D セッティングレジスタ (ADSR)
A/D 変換の開始チャネルおよび終了チャネルの設定 , A/D 変換のコンペア時間 , サンプ
リング時間の設定を行います。
● 起動セレクタ
A/D 変換を起動するトリガを選択します。起動トリガには , 内部タイマ出力または外部
端子入力を設定できます。
● デコーダ
A/D セッティングレジスタの A/D 変換開始チャネル選択ビット (ADSR: ANS4 ∼ ANS0)
および A/D 変換終了チャネル選択ビット (ADSR: ANE4 ∼ ANE0) の設定から , A/D 変
換に使用するアナログ入力端子を選択します。
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405
第 18 章 8/10 ビット A/D コンバータ
18.2 8/10 ビット A/D コンバータのブロックダイヤグラム
MB90860E Series
● アナログチャネルセレクタ
デコーダからの信号を受けて , 24 チャネルのアナログ入力端子から A/D 変換に使用す
る端子を選択します。
● サンプル & ホールド回路
アナログチャネルセレクタで選択された入力電圧を保持します。A/D 変換を開始した
直後の入力電圧を保持することによって, A/D変換中の入力電圧の変動の影響を受けず
に変換できます。
● D/A コンバータ
サンプル & ホールド回路で保持された入力電圧と比較するための , 基準電圧を発生し
ます。
● コンパレータ
サンプル & ホールド回路で保持された入力電圧と , D/A コンバータの出力電圧を比較
して電圧の大小を判定します。
● コントロール回路
コンパレータからの大小信号を受けて , A/D 変換値を決定します。変換結果が確定する
と , 変換結果のデータを A/D データレジスタに格納します。割込み要求が許可されて
いる場合は , 割込みみが発生します。
406
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第 18 章 8/10 ビット A/D コンバータ
MB90860E Series
18.3 8/10 ビット A/D コンバータの構成
18.3
8/10 ビット A/D コンバータの構成
A/D コンバータの端子 , レジスタ , 割込み要因を示します。
■ 8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子は , 汎用入出力ポートと兼用です。端子の機能 , 8/10
ビット A/D コンバータを使用する場合の設定を表 18.3-1 に示します。
表 18.3-1 8/10 ビット A/D コンバータの端子 (1 / 2)
機能名
端子名
トリガ入力
P80 / ADTG
ch.0
P60 / AN0
ch.1
P61 / AN1
ch.2
P62 / AN2
ch.3
P63 / AN3
ch.4
P64 / AN4
ch.5
P65 / AN5
ch.6
P66 / AN6
ch.7
P67 / AN7
ch.8
P50 / AN8
ch.9
P51 / AN9
ch.10
P52 / AN10
ch.11
P53 / AN11
ch.12
P54 / AN12
ch.13
P55 / AN13
ch.14
P56 / AN14
ch.15
P57 / AN15
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端子機能
8/10 ビット A/D コンバータを
使用した場合の設定
汎用入出力ポート /
外部トリガ入力
ポート方向レジスタ DDR8 で入力
ポートに設定
汎用入出力ポート /
アナログ入力 /
PPG 出力
アナログ信号の入力許可 (ADER6:
ADE7 ∼ ADE0 の対応するビットを
"1" に設定 )
汎用入出力ポート /
アナログ入力 /
UART2 入出力
汎用入出力ポート /
アナログ入力 /
リロードタイマ 3 入出力
アナログ信号の入力許可 (ADER5:
ADE15 ∼ ADE8 の対応するビットを
"1" に設定 )
汎用入出力ポート /
アナログ入力
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407
第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
MB90860E Series
表 18.3-1 8/10 ビット A/D コンバータの端子 (2 / 2)
408
機能名
端子名
ch.16
P70 / AN16
ch.17
P71 / AN17
ch.18
P72 / AN18
ch.19
P73 / AN19
ch.20
P74 / AN20
ch.21
P75 / AN21
ch.22
P76 / AN22
ch.23
P77 / AN23
端子機能
汎用入出力ポート /
アナログ入力 /
外部割込み入力
8/10 ビット A/D コンバータを
使用した場合の設定
アナログ信号の入力許可 (ADER7:
ADE23 ∼ ADE16 の対応するビット
を "1" に設定 )
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第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
MB90860E Series
■ 8/10 ビット A/D コンバータのレジスタと初期値の一覧
図 18.3-1 8/10 ビット A/D コンバータのレジスタと初期値の一覧
A/D制御ステータスレジスタ1 ADCS1
15
14
アドレス:000069H
BUSY INT
R/W
13
12
11
10
9
R/W
R/W
R/W
R/W
A/D制御ステータスレジスタ0 ADCS0
7
6
5
4
3
2
0
R/W
R/W
R/W
R/W
14
13
12
11
10
9
8
D9
R
D8
R
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
ST2
R/W
13
12
ST1
R/W
ST0
R/W
A/Dセッティングレジスタ0 ADSR0
7
6
5
11
10
CT2 CT1
R/W R/W
4
3
9
8
1
0
ANS2 ANS1 ANS0 ANE4 ANE3 ANE2 ANE1 ANE0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
000XXXX0B
XXXXXX00B
初期値
00000000B
初期値
CT0 ANS4 ANS3
R/W R/W R/W
2
初期値
初期値
6
A/Dセッティングレジスタ1 ADSR1
15
14
R/W
R
W
―
X
1
予約
A/Dデータレジスタ0 ADCR0
7
アドレス:00006CH
W
S10
アドレス:00006BH
アドレス:00006DH
0000000XB
MD1 MD0
A/Dデータレジスタ1 ADCR1
15
アドレス:00006AH
初期値
INTE PAUS STS1 STS0 STRT
R/W
アドレス:000068H
8
00000000B
初期値
00000000B
R/W
:リード/ライト 可能
:リードオンリ
:ライトオンリ
:未定義ビット
:不定
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409
第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
MB90860E Series
A/D 制御ステータスレジスタ 1(ADCS1)
18.3.1
A/D 制御ステータスレジスタ 1(ADCS1) では , 次の設定ができます。
• ソフトウェアによる A/D 変換機能の起動
• A/D 変換機能の起動トリガの選択
• A/D データレジスタへの A/D 変換結果格納による割込み要求の許可または禁止
• A/D データレジスタへの A/D 変換結果格納による割込み要求フラグの確認と
クリア
• A/D 変換動作の一時停止および変換中の状態確認
■ A/D 制御ステータスレジスタ 1(ADCS1)
図 18.3-2 A/D 制御ステータスレジスタ 1(ADCS1)
アドレス
15
14
13
12
11
10
9
000069H BUSY INT INTE PAUS STS1 STS0 STRT
R/W
R/W
R/W
R/W
R/W R/W
W
8
初期値
-
0000000XB
bit8
-
未定義ビット
リード値は常に"1"です
bit9
STRT
0
1
A/D変換ソフトウェア起動ビット
A/D変換機能を起動しない
A/D変換機能を起動する
bit11 bit10
A/D変換起動トリガ選択ビット
STS1 STS0
0
0
ソフトウェア起動
0
1
ソフトウェア起動または外部端子トリガ起動
1
0
ソフトウェア起動または16ビットリロードタイマ起動
1
1
ソフトウェア起動,外部端子トリガ起動または16ビットリロードタイマ起動
bit12
一時停止フラグビット
PAUS
0
1
(EI2OSまたはDMAが使用されている場合のみ有効)
読出し時
書込み時
変換は一時停止していない
"0"にクリア
変換は一時停止している
影響なし
bit13
割込み要求許可ビット
INTE
割込み要求の禁止
0
割込み要求の許可
1
bit14
INT
0
1
割込要求フラグビット
読出し時
A/D変換未終了
書込み時
"0"にクリア
A/D変換終了
影響なし
bit15
BUSY
R/W
W
―
X
410
:リード/ライト 可能
:ライトオンリ
:未定義ビット
:不定
:初期値
0
1
A/D変換動作中フラグビット
読出し時
書込み時
A/D変換終了(非起動状態) A/D変換機能の強制終了
A/D変換動作中
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影響なし
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第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
表 18.3-2 A/D 制御ステータスレジスタ 1(ADCS1) の機能 (1 / 3)
ビット名
bit15
bit14
bit13
機 能
BUSY:
A/D 変換動作中
フラグビット
8/10 ビット A/D コンバータを強制終了します。リードした場合は ,
8/10 ビット A/D コンバータが動作中か停止中かを示します。
"0" に設定した場合 : 8/10 ビット A/D コンバータを強制終了します。
"1" に設定した場合 : 影響しません。
リードした場合 : 8/10 ビット A/D コンバータが動作中であれば "1"
が , 停止中であれば "0" が読み出されます。停止変換モードの " 停止
状態 " では "1" が読み出されます。
( 注意事項 )
• RMW 系命令では "1" が読み出されます。
• 単発変換モードでは A/D 変換終了でクリアされます。
• 連続変換モード , 停止変換モードでは "0" 書込みで停止するま
でクリアされません。
• A/D コンバータの強制終了 (BUSY=0) と起動 ( ソフト (STRT=1)/
外部トリガ / タイマのいずれも ) は同時に行わないでください。
INT:
割込み要求フラグ
ビット
割込み要求が発生したことを示します。
• A/D 変換が終了して , A/D 変換結果が A/D データレジスタ
(ADCR) に格納されると INT ビットに "1" がセットされます。
• 割込み要求を許可した場合に (INTE=1), 割込み要求フラグビット
がセットされると (INT=1), 割込み要求が発生します。
• 本ビットは "0" を書き込んだ場合にクリアされます。また ,
EI2OS / μDMAC による A/D 変換結果データの転送が完了すると自
動的にクリアされます。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
• RMW 系命令では "1" が読み出されます。
INTE:
割込み要求許可
ビット
割込み要求の出力を許可または禁止します。
• 割込み要求を許可した場合に (INTE=1), 割込み要求フラグビット
がセットされると (INT=1) 割込み要求が発生します。
( 注意事項 )
EI2OS / μDMAC で A/D 変換結果を転送する場合は , 必ず "1" に設
定してください。
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411
第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
MB90860E Series
表 18.3-2 A/D 制御ステータスレジスタ 1(ADCS1) の機能 (2 / 3)
ビット名
機 能
PAUS ビットは A/D 変換データ保護機能が働いた事を示します。
PAUS ビットは割込み要求の出力を許可 (ADCS:INTE=1) に設定して
いる場合のみ有効です。
A/D 変換データ保護機能が働いた場合 : "1" にセットされます。
"0" に設定した場合 : "0" にクリアされます。
"1" に設定した場合 : "1" にセットされます。
bit12
412
PAUS:
一時停止フラグ
ビット
• 割込み要求の出力を許可 (ADCS:INTE=1) に設定して A/D 変換を
実行した場合 , A/D 変換が 1 回終了すると割込み要求フラグビッ
ト (ADCS:INT) がセットされると同時に割込み要求が発生します。
割込み要求フラグビット (ADCS:INT) をクリアしないまま次の
A/D 変換が終了した場合 , 前データが上書き破壊されることを防ぐ
ために A/D 変換動作が一時停止します (A/D 変換データ保護機能 )。
A/D 変換動作が一時停止すると PAUS ビットが "1" にセットされ
ます。
• 割込み要求フラグビット (ADCS:INT) がクリアされると , 8/10 ビッ
ト A/D コンバータは一時停止状態を解除し , A/D 変換動作を再開
します。
• 割込み要求フラグビット (ADCS:INT) は "0" を書き込む事でクリ
アされます。また , EI2OS/μDMAC で A/D 変換結果を A/D データ
レジスタから転送する設定の場合は , A/D 変換結果の転送が完了
した時点で割込み要求フラグビット (ADCS:INT) は EI2OS/μDMAC
によってクリアされます。
( 注意事項 )
• A/D 変換データ保護機能に関しては「18.5.5 A/D 変換データ保護
機能」を参照してください。
• 一時停止状態が解除されても PAUS ビットは自動的にはクリアさ
れません。PAUS ビットをクリアするためには "0" を書き込んでく
ださい。
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第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
表 18.3-2 A/D 制御ステータスレジスタ 1(ADCS1) の機能 (3 / 3)
ビット名
機 能
8/10 ビット A/D コンバータを起動するトリガ ( 起動トリガ ) を選択
します。
• 00B:ソフト起動
• 01B:外部端子トリガ / ソフト起動
• 10B:16 ビットリロードタイマ 1/ ソフト起動
• 11B:外部端子トリガ /16 ビットリロードタイマ 1/ ソフト起動
bit11,
bit10
STS1, STS0:
A/D 変換起動トリ
ガ選択ビット
( 注意事項 )
• 外部端子トリガが選択された場合 (01B, 11B), ADTG 端子に立下
がりエッジが検出されると A/D 変換を開始します。
• 16 ビットリロードタイマを選択した場合 (10B, 11B), 16 ビットリ
ロードタイマ 1 の出力が "1" になると A/D 変換を開始します。
( 注意事項 )
• 起動トリガを複数に設定した場合 (STS1, STS0=00B 以外 ), 8/10
ビット A/D コンバータは最初に発生した起動トリガで起動しま
す。
• 起動トリガの設定を変更する場合は , 起動トリ
ガを発生させる周辺機能の動作が停止している
状態 ( トリガがインアクティブの状態 ) で設定
してください。
bit9
STRT:
A/D 変換
ソフトウェア起動
ビット
bit8
未定義ビット
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8/10 ビット A/D コンバータをソフトウェアで起動します。
"1" に設定した場合 : 8/10 ビット A/D コンバータが起動します。
• 停止変換モードで A/D 変換動作が一時停止している場合は , STRT
ビットに "1" を書き込むことによって A/D 変換動作を再開します。
"0" に設定した場合 : 無効です。変化しません。
( 注意事項 )
• RMW 系命令では "0" が読み出されます。
• RMW 系命令以外で読んだ場合は , 書き込んだ値ではなく "1" が
読み出されます。
• 8/10 ビット A/D コンバータの強制終了
(BUSY=0) とソフトウェア起動 (STRT=1) は
同時に行わないでください。
• 読出し時:常に "1" が読み出されます。
• 書込み時:影響しません。
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413
第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
MB90860E Series
A/D 制御ステータスレジスタ 0(ADCS0)
18.3.2
A/D 制御ステータスレジスタ 0(ADCS0) では , 次の設定ができます。
• A/D 変換モードの選択
• A/D 変換の開始チャネルおよび終了チャネルの選択
■ A/D 制御ステータスレジスタ 0(ADCS0)
図 18.3-3 A/D 制御ステータスレジスタ 0(ADCS0)
アドレス
7
6
5
000068H MD1 MD0 S10
R/W R/W
R/W
4
3
2
1
0
-
-
-
-
予約
-
-
-
-
R/W
初期値
000XXXX0B
bit0
予約
0
bit5
S10
0
1
R/W
X
414
:リード/ライト 可能
:未定義ビット
:不定
:初期値
予約ビット
常に"0"をライトしてください
分解能選択ビット
A/D変換の分解能を10ビットに設定します
A/D変換の分解能を8ビットに設定します
bit7 bit6
MD1 MD0
0
0
1
0
0
1
1
1
A/D変換モード選択ビット
単発変換モード1
単発変換モード2
連続変換モード
停止変換モード
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第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
MB90860E Series
表 18.3-3 A/D 制御ステータスレジスタ 0(ADCS0) の機能
ビット名
機 能
MD1, MD0:
A/D 変換モード
選択ビット
A/D 変換の変換モードを設定します。 各モードの使用方法の詳細につきましては「18.5 8/10 ビット A/D コン
バータの動作説明」を参照してください。
単発変換モード 1 および単発変換モード 2 の場合 : • 開始チャネル (ADSR: ANS4 ∼ ANS0) から終了チャネル (ADSR: ANE4
∼ ANE0) までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
• 単発変換モード 1, 単発変換モード 2 の違いについては「18.5 8/10 ビッ
ト A/D コンバータの動作説明」を参照してください。
連続変換モードの場合 : • 開始チャネル (ADSR: ANS4 ∼ ANS0) から終了チャネル (ADSR:
ANE4 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきま
す。 • 終了チャネルの A/D 変換が終了すると , 開始チャネルのアナログ入力
に戻って A/D 変換を継続して行います。
停止変換モードの場合 : • 開始チャネル (ADSR: ANS4 ∼ ANS0) から A/D 変換が開始されます。
1 チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。A/D
変換動作が停止している間に起動トリガを入力すると , 次のチャネル
の A/D 変換が行われます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。
A/D 変換動作が停止している間に起動トリガを入力すると , 開始チャ
ネルのアナログ入力に戻って A/D 変換を継続します。
( 注意事項 )
変換モードを変更する場合は , A/D 変換を開始する前の停止状態で
行ってください。
bit5
S10:
分解能選択
ビット
A/D 変換の分解能を設定します。
"0" に設定した場合 : A/D 変換の分解能を A/D 変換データビット D9 ∼
D0 までの 10 ビットに設定します。
"1" に設定した場合 : A/D 変換の分解能を A/D 変換データビット D7 ∼
D0 までの 8 ビットに設定します。
( 注意事項 )
S10 ビットを変更する場合は , A/D 変換を開始する前の停止状態で行っ
てください。A/D 変換開始後に S10 ビットを変更すると , A/D 変換
データビット (D9 ∼ D0) に格納された変換結果は無効になります。
bit4
∼
bit1
未定義ビット
bit0
予約ビット
bit7,
bit6
読出しのみできます。初期値は , "1" になります。
CM44-10144-4
常に "0" を書き込んでください。
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415
第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
18.3.3
MB90860E Series
A/D データレジスタ 0/1(ADCR0/ADCR1)
A/D データレジスタ (ADCR0/ADCR1) は , 変換の結果として生成されたデジタル値
を記憶するために使用されます。ADCR0 は下位 8 ビットを記憶し , ADCR1 は変換
結果の最上位の 2 ビットを記憶します。本レジスタは変換が完了するたびに書き換
えられ , 通常は最後の変換値が記憶されています。
■ A/D データレジスタ (ADCR0/ADCR1)
図 18.3-4 A/D データレジスタ (ADCR0/ADCR1)
A/Dデータレジスタ1
アドレス
ADCR1 00006BH
A/Dデータレジスタ0
アドレス
ADCR0 00006AH
R :リードオンリ
X :不定
―:未定義ビット
15
14
13
12
11
10
9
8
-
-
-
-
-
-
D9
D8
R
R
初期値
7
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
XXXXXX00B
初期値
00000000B
表 18.3-4 A/D データレジスタ (ADCR0/1) の機能
ビット名
bit15
∼
bit10
bit9
∼
bit0
未定義ビット
D9 ∼ D0:
A/D 変換データ
ビット
機 能
リード時は常に "1" が読み出されます。
A/D 変換の結果を格納します。
分解能を 10 ビットに設定した場合 (S10=0):
変換データは D9 ∼ D0 までの 10 ビットに格納されます。
分解能を 8 ビットに設定した場合 (S10=1):
変換データは D7 ∼ D0 までの 8 ビットに格納されます。この
とき , D9 ∼ D8 のリード値は "1" となります。
( 注意事項 )
• 本レジスタへの書込みは禁止です
• A/D 変換データビット (D9 ∼ D0) に格納された変換結果を読み
出す場合は , ワード命令 (MOVW) を使用してください。
416
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CM44-10144-4
第 18 章 8/10 ビット A/D コンバータ
MB90860E Series
18.3 8/10 ビット A/D コンバータの構成
18.3.4
A/D セッティングレジスタ (ADSR0/ADSR1)
A/D セッティングレジスタ (ADSR0/1) では , 次の設定ができます。
• A/D 変換時間 ( サンプリング時間 , コンペア時間 ) の設定
• サンプリングチャネル ( 開始チャネル , 終了チャネル ) の設定
• 現在のサンプリングチャネルを表示
■ A/D セッティングレジスタ (ADSR0/ADSR1)
図 18.3-5 A/D セッティングレジスタ (ADSR0/ADSR1)
15
14
11
10
9
8
7
6
13
12
R/W
R/W R/W R/W R/W R/W R/W R/W
5
4
3
2
1
0
初期値
アドレス
ST2
ST1
ST0
CT2
CT1
CT0
ANS4
ANS3
ANS2
ANS1
ANS0
ANE4
ANE3
ANE2
ANE1
ANE0
0000000000000000
B
00006CH
R/W R/W
R/W
bit4~bit0
ANE4~ANE0
11111B~00000B
R/W R/W R/W R/W R/W
A/D変換終了チャネル選択ビット
AN31端子(*)~AN0端子
(初期値:00000B)
bit9~bit5
A/D変換開始チャネル選択ビット
ANS4~ANS0
書込み
(非起動状態)
11111B~00000B
AN31端子*
~AN0端子
(初期値:00000B)
bit12 bit11 bit10
CT2 CT1 CT0
0
0
0
0
0
0
1
1
0
1
1
0
0
1
0
1
0
1
1
1
1
1
0
1
bit15 bit14 bit13
ST2 ST1 ST0
R/W
φ
:リード/ライト可能
:マシンクロック
:初期値
0
0
0
0
0
1
0
1
0
0
1
1
1
1
1
0
0
1
1
1
0
1
0
1
変換中の
読出し
停止変換モード
で一時停止中の
読出し
変換中の
直前に変換した
チャネル番号 チャネル番号
コンペア時間選択ビット
22/φ(φ=20MHz: 1.1μs)
33/φ(φ=24MHz: 1.4μs)
44/φ(φ=24MHz: 1.8μs)
66/φ(φ=24MHz: 2.75μs)
88/φ(φ= 8MHz:11.0μs)
132/φ(φ=16MHz: 8.25μs)
176/φ(φ=20MHz: 8.8μs)
264/φ(φ=24MHz:11.0μs)
サンプリング時間選択ビット
4/φ(φ= 8MHz:0.5μs)
6/φ(φ= 8MHz:0.75μs)
8/φ(φ=16MHz:0.5μs)
12/φ(φ=24MHz:0.5μs)
24/φ(φ= 8MHz:3.0μs)
36/φ(φ=16MHz:2.25μs)
48/φ(φ=16MHz:3.0μs)
128/φ(φ=24MHz:5.3μs)
*: AN23~AN0が設定可能です。AN24以上の端子は存在しません。
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417
第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
MB90860E Series
表 18.3-5 A/D セッティングレジスタ (ADSR0/ADSR1) の機能 (1 / 2)
ビット名
bit15
∼
bit13
ST2 ∼ ST0:
サンプリング時間
選択ビット
機 能
A/D 変換のサンプリング時間を設定します。
• A/D 変換を開始してから , 入力されたアナログ電圧がサンプル & ホール
ド回路でサンプリングされ , 保持されるまでの時間を設定します。
• 本ビットの設定については表 18.3-6 を参照してください。
( 注意事項 )
•
•
bit12
∼
bit10
CT2 ∼ CT0:
コンペア時間選択ビッ
ト
使用禁止の設定を行った場合 , 正常なアナログ電圧を取り込めない場合
があります。
A/D 変換中は , サンプル時間の設定は行わないでください。
A/D 変換のコンペア時間 ( 比較時間 ) を設定します。
• アナログ入力を A/D 変換してデータビット (D9 ∼ D0) に格納するまでの時
間を設定します。
• 本ビットの設定については表 18.3-7 を参照してください。
( 注意事項 )
使用禁止の設定を行った場合 , 正常なアナログ電圧を取り込めない場合
があります。
A/D 変換を開始するチャネルを設定します。リードした場合は , A/D 変換中
であれば現在変換中のチャネル番号 , A/D 変換終了後または停止中であれば
最後に A/D 変換したチャネル番号が確認できます。
また , 本ビットに値を設定した場合でも , A/D 変換が開始されるまでは , 設定
した値ではなく , 前回に A/D 変換したチャネル番号が読み出されます。リ
セット時は , 00000B に初期化されます。
•
bit9
∼
bit5
418
ANS4 ∼ ANS0:
A/D 変換開始
チャネル選択ビット
開始チャネル < 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS4 ∼ ANS0) で設定されたチャ
ネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット
(ANE4 ∼ ANE0) で設定されたチャネルで A/D 変換を終了します。
開始チャネル = 終了チャネルの場合 :
A/D 変換開始 (= 終了 ) チャネル選択ビット (ANS4 ∼ ANS0=ANE4 ∼
ANE0) で設定された 1 チャネルのみ A/D 変換を行います。
開始チャネル > 終了チャネルの場合 :
設定しないでください。
連続変換モード , 停止変換モードの場合 :
A/D 変換終了チャネル選択ビット (ANE4 ∼ ANE0) に設定されたチャ
ネルで A/D 変換が終了すると , A/D 変換開始チャネル選択ビット
(ANS4 ∼ ANS0) で設定されたチャネルに戻ります。
リードした場合 ( 停止変換モード以外 ):
A/D 変換中のチャネル番号 (31 ∼ 0) が読み出されます。
リードした場合 ( 停止変換モード ):
停止中にリードすると , 停止直前に A/D 変換したチャネル番号が読
み出されます。
( 注意事項 )
• A/D 変換中は , A/D 変換開始チャネルビット (ANS4 ∼ ANS0) の設定は
行わないでください。
• 本ビットへの書込みはワードアクセスで行ってください。バイトライト
やビット操作を行った場合は意図しないチャネルから A/D 変換が開始
される可能性があります。
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第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
表 18.3-5 A/D セッティングレジスタ (ADSR0/ADSR1) の機能 (2 / 2)
ビット名
bit4
∼
bit0
ANE4 ∼ ANE0:
A/D 変換終了
チャネル選択ビット
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機 能
A/D 変換を終了するチャネルを設定します。
開始チャネル < 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS4 ∼ ANS0) で設定されたチャ
ネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット
(ANE4 ∼ ANE0) で設定されたチャネルで A/D 変換を終了します。
開始チャネル = 終了チャネルの場合 :
A/D 変換開始 (= 終了 ) チャネル選択ビット (ANS4 ∼ ANS0=ANE4 ∼
ANE0) で設定された 1 チャネルのみ A/D 変換を行います。
開始チャネル > 終了チャネルの場合 :
設定しないでください。
連続変換モード , 停止変換モードの場合 :
A/D 変換開始チャネル選択ビット (ANE4 ∼ ANE0) で設定されたチャ
ネルの A/D 変換が終了すると , A/D 変換開始チャネル選択ビット
(ANS4 ∼ ANS0) で設定されたチャネルに戻ります。
( 注意事項 )
• A/D 変換中は , A/D 変換終了チャネルビット (ANE4 ∼ ANE0) の設定は
行わないでください。
• A/D 変換開始チャネル選択ビット (ANS4, ANS3, ANS2, ANS1, ANS0) を
設定した後に , サンプリング時間選択ビット (ST2, ST1, ST0), コンペア時
間選択ビット (CT2, CT1, CT0) および A/D 変換終了チャネル選択ビット
(ANE4, ANE3, ANE2, ANE1, ANE0) をリードモディファイライト系命令
で設定しないでください。ANS4, ANS3, ANS2, ANS1, ANS0 ビットは A/
D 変換動作が開始するまでは前回の変換チャネルが読み出されるため ,
ANS4, ANS3, ANS2, ANS1, ANS0 ビット設定後に ST2, ST1, ST0 ビット ,
CT2, CT1, CT0 ビットおよび ANE4, ANE3, ANE2, ANE1, ANE0 ビットを
リードモディファイ系命令で設定した場合 , ANS4, ANS3, ANS2, ANS1,
ANS0 ビットの値が書き換わる可能性があります。
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419
第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
MB90860E Series
■ サンプリング時間の設定 (ST2 ∼ ST0 ビット )
表 18.3-6 ST2 ∼ ST0 ビットとサンプリング時間の関係
ST2
ST1
ST0
サンプリング時間設定
0
0
0
4 マシンサイクル
φ= 8MHz:0.5μs
0
0
1
6 マシンサイクル
φ= 8MHz:0.75μs
0
1
0
8 マシンサイクル
φ= 16MHz:0.5μs
0
1
1
12 マシンサイクル
φ= 24MHz:0.5μs
1
0
0
24 マシンサイクル
φ= 8MHz:3μs
1
0
1
36 マシンサイクル
φ= 16MHz:2.25μs
1
1
0
48 マシンサイクル
φ= 16MHz:3.0μs
1
1
1
128 マシンサイクル
φ= 24MHz:5.3μs
設定例 (φ: 内部動作周波数 )
サンプリング時間は , アナログ入力に接続される駆動インピーダンス Rext に応じて設
定する必要があります。各パラメータはデータシートを参照ください。
• Rext ≦ Rext max の場合:
サンプリング時間を STmin 以上に設定してください。
• Rext
> Rext max の場合:サンプリング時間を下式の ST 以上に設定してください。
ST = (Rin + Rext) × Cin × 7
■ コンペア時間の設定 (CT2 ∼ CT0 ビット )
表 18.3-7 CT2 ∼ CT0 ビットとコンペア時間の関係
設定例 (φ: 内部動作周波数 )
CT2
CT1
CT0
コンペア時間設定
0
0
0
22 マシンサイクル
φ= 20MHz:1.1μs
0
0
1
33 マシンサイクル
φ= 24MHz:1.4μs
0
1
0
44 マシンサイクル
φ= 24MHz:1.8μs
0
1
1
66 マシンサイクル
φ= 24MHz:2.75μs
1
0
0
88 マシンサイクル
φ= 8MHz:11.0μs
1
0
1
132 マシンサイクル
φ= 16MHz:8.25μs
1
1
0
176 マシンサイクル
φ= 20MHz:8.8μs
1
1
1
264 マシンサイクル
φ= 24MHz:11.0μs
コンペア時間は , アナログ電源電圧 AVCC に応じて設定する必要があります。詳細は
データシートを参照ください。
420
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第 18 章 8/10 ビット A/D コンバータ
MB90860E Series
18.3 8/10 ビット A/D コンバータの構成
18.3.5
アナログ入力許可レジスタ (ADER5 ∼ ADER7)
8/10 ビット A/D コンバータで使用するアナログ入力端子を許可または禁止します。
■ アナログ入力許可レジスタ (ADER5 ∼ ADER7)
図 18.3-6 アナログ入力許可レジスタ (ADER5 ∼ ADER7)
15
アドレス
ADER5:00000B H
14
13
12
11
10
9
8
初期値
ADE15 ADE14 ADE13 ADE12 ADE11 ADE10 ADE9 ADE8 11111111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit15~bit8
ADE15~ADE8
0
1
7
アドレス
ADER6:00000C H
6
5
4
3
2
1
0
アナログ入力許可ビット15~8(AN15~AN8)
アナログ入力を禁止する
アナログ入力を許可する
初期値
ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0 11111111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7~bit0
ADE7~ADE0
0
1
15
アドレス
ADER7:00000D H
13
12
11
10
9
8
アナログ入力を許可する
初期値
ADE23 ADE22 ADE21 ADE20 ADE19 ADE18 ADE17 ADE16 11111111B
R/W
R/W
14
アナログ入力許可ビット7~0(AN7~AN0)
アナログ入力を禁止する
R/W
R/W
:リード/ライト 可能
:初期値
R/W
R/W
R/W
R/W
R/W
bit15~bit8
ADE23~ADE16
0
1
アナログ入力許可ビット23~16(AN23~AN16)
アナログ入力を禁止する
アナログ入力を許可する
表 18.3-8 ポート 5 アナログ入力許可レジスタ (ADER5) の機能
ビット名
bit15
∼
bit8
ADE15 ∼ ADE8:
アナログ入力許可
bit15 ∼ bit8
機 能
ポート 5 上に配置された A/D 変換アナログ入力端子 AN15 ∼ AN8
のアナログ入力を許可または禁止します。
"0" に設定した場合 : アナログ入力を禁止します。
"1" に設定した場合 : アナログ入力を許可します。
表 18.3-9 ポート 6 アナログ入力許可レジスタ (ADER6) の機能
ビット名
bit7
∼
bit0
ADE7 ∼ ADE0:
アナログ入力許可
bit7 ∼ bit0
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機 能
ポート 6 上に配置された A/D 変換アナログ入力端子 AN7 ∼ AN0 の
アナログ入力を許可または禁止します。
"0" に設定した場合 : アナログ入力を禁止します。
"1" に設定した場合 : アナログ入力を許可します。
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421
第 18 章 8/10 ビット A/D コンバータ
18.3 8/10 ビット A/D コンバータの構成
MB90860E Series
表 18.3-10 ポート 7 アナログ入力許可レジスタ (ADER7) の機能
ビット名
bit15
∼
bit8
ADE23 ∼ ADE16:
アナログ入力許可
bit23 ∼ bit16
< 注意事項 >
422
機 能
ポート 7 上に配置された A/D 変換アナログ入力端子 AN23 ∼ AN16
のアナログ入力を許可または禁止します。
"0" に設定した場合 : アナログ入力を禁止します。
"1" に設定した場合 : アナログ入力を許可します。
• アナログ入力端子として使用する場合は , 使用する端子に対応するアナログ入力
許可レジスタ (ADER5 ∼ ADER7) のビットに "1" を書き込んで , アナログ入力に
設定してください。
• アナログ入力端子を ADERx=0 に設定することは禁止します。常に ADERx=1 に
設定してください。
• 各アナログ入力端子は , 汎用入出力ポートおよび周辺機能の入出力と兼用になっ
ています。ADERx=1 に設定された端子は , ポート方向レジスタ (DDR5 ∼
DDR7) および , 各周辺機能の入出力設定にかかわらず強制的にアナログ入力端
子になり , それ以外の使用はできなくなります。
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第 18 章 8/10 ビット A/D コンバータ
MB90860E Series
18.4 8/10 ビット A/D コンバータの割込み
18.4
8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータでは , A/D 変換が終了して変換結果が A/D データレジス
タ (ADCR) に格納されると , 割込み要求が発生します。μDMAC および拡張インテリ
ジェント I/O サービス (EI2OS) が利用できます。
■ A/D コンバータの割込み
アナログ入力電圧の A/D 変換が終了して , A/D 変換結果が A/D データレジスタ (ADCR)
に格納されると , A/D 制御ステータスレジスタの割込み要求フラグビット (ADCS: INT)
に "1" がセットされます。割込み要求の出力が許可されている場合に (ADCS: INTE=1),
割込み要求フラグビットがセットされると (ADCS: INT=1), 割込み要求が発生します。
■ 8/10 ビット A/D コンバータの割込みと μDMAC, EI2OS
<参照>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレス , DMA チャネルについて
は ,「第 3 章 割込み」を参照してください。
■ 8/10 ビット A/D コンバータの μDMAC, EI2OS
8/10 ビット A/D コンバータでは , μDMAC または EI2OS を使用して , A/D 変換結果を
A/D データレジスタ (ADCR) からメモリに転送することができます。μDMAC/EI2OS 機
能の使用方法につきましては「18.5.4 μDMAC または EI2OS 機能を使用した変換動作」
および「18.5.5 A/D 変換データ保護機能」を参照してください。
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423
第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
18.5
MB90860E Series
8/10 ビット A/D コンバータの動作説明
8/10 ビット A/D コンバータの A/D 変換動作には , 次の変換モードがあります。A/D
制御ステータスレジスタの A/D 変換モード選択ビット (ADCS: MD1, MD0) の設定に
よって , 各モードを設定します。
• 単発変換モード
• 連続変換モード
• 停止変換モード
■ 単発変換モード (ADCS: MD1, MD0=00B または 01B)
• 起動トリガを入力すると , 開始チャネル (ADSR: ANS4 ∼ ANS0) から終了チャネル
(ADSR: ANE4 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
< 注意事項 >
• 単発変換モード 1(ADCS:MD1, MD0=00B) では A/D 変換中または一時停止状態 *
のときに起動トリガが入力されると , 8/10 ビット A/D コンバータが再起動する場
合がありますので , A/D 変換中または一時停止状態のときは起動トリガを入力し
ないでください。
単発変換モード 2(ADCS:MD1, MD0=01B) では A/D 変換中または一時停止状態 *
のときに起動トリガが入力されても , 8/10 ビット A/D コンバータが再起動する
ことはありません。
• 単発変換モード 1, 単発変換モード 2 いずれの場合も再起動する場合は「18.5.1
単発変換モード」に示す手順で再起動を行ってください。
*:一時停止状態は A/D 変換保護機能が動作して変換が一時停止している状態です。
詳細は「18.5.5 A/D 変換データ保護機能」を参照してください。
■ 連続変換モード (ADCS: MD1, MD0=10B)
• 起動トリガを入力すると , 開始チャネル (ADSR: ANS4 ∼ ANS0) から終了チャネル
(ADSR: ANE4 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , 開始チャネルのアナログ入力に戻って A/D
変換を継続して行います。
■ 停止変換モード (ADCS: MD1, MD0=11B)
• 起動トリガを入力すると , 開始チャネル (ADSR: ANS4 ∼ ANS0) の A/D 変換が開始
されます。1 チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。この
状態を " 停止状態 " といいます。A/D 変換動作が停止している間に起動トリガを入
力すると , 次のチャネルの A/D 変換が行われます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。A/D 変換動作
が停止している間に起動トリガを入力すると , 開始チャネルのアナログ入力に戻っ
て A/D 変換を継続します。
424
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CM44-10144-4
第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
MB90860E Series
18.5.1
単発変換モード
単発変換モードでは , 開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
■ 単発変換モードの設定
8/10 ビット A/D コンバータを単発変換モードで動作させるには , 図 18.5-1 の設定が必
要です。
図 18.5-1 単発変換モードの設定
bit15 14 13 12 11 10
ADCS
ADSR
-
-
◎
○
0
4
3
◎
◎
◎
◎
0
- -
◎
1 bit0
- - 予約
◎
0
D9~D0(変換結果を保持)
◎
◎
◎
◎
◎ ◎
◎
◎
◎
◎
◎
◎
◎
◎
ADE15ADE14ADE13ADE12ADE11ADE10 ADE9 ADE8
○
○
○
○
○
○
○
ADE23ADE22ADE21ADE20ADE19ADE18ADE17ADE16 ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"0"を設定
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2
ST2 ST1 ST0 CT2 CT1 CT0 ANS4 ANS3 ANS2 ANS1 ANS0 ANE4 ANE3 ANE2 ANE1 ANE0
○
ADER7/6
◎
- - -
◎ ◎
ADER5
5
BUSY INT INTE PAUS STS1 STS0 STRT - MD1 MD0 S10 - -
◎ ◎
ADCR
9 bit8 bit7 6
FUJITSU SEMICONDUCTOR LIMITED
○
○
○
425
第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
MB90860E Series
■ 単発変換モードの動作と使用方法
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS4 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット (ANE4 ∼
ANE0) で設定されたチャネルまで連続して A/D 変換を行います。
• A/D 変換終了チャネル選択ビット (ANE4 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換動作を停止します。
•
A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS:BUSY) に "0" を書き込みます。
[ 開始チャネルと終了チャネルが同じ場合 ]
• 開始チャネルと終了チャネルを同じチャネル番号に設定した場合は (ADSRS:
ANS4 ∼ ANS0=ADSR: ANE4 ∼ ANE0), 開始チャネル (= 終了チャネル ) として設定
した 1 チャネルだけを 1 回だけ A/D 変換して終了します。
[ 単発変換モードでの変換順序 ]
単発変換モードでの変換順序の例を表 18.5-1 に示します。
表 18.5-1 単発変換モードでの変換順序
開始チャネル
終了チャネル
単発変換モードでの変換順序
AN0 端子
(ADSR: ANS=00000B)
AN3 端子
(ADSR: ANE=00011B)
AN0 → AN1 → AN2 → AN3 →終了
AN3 端子
(ADSR: ANS=00011B)
AN3 端子
(ADSR: ANE=00011B)
AN3 →終了
[ 再起動について ]
A/D 変換実行中および , 一時停止状態中に A/D 変換を再起動する場合は , 変換をいった
ん強制終了させてから再度起動させます。以下の手順で実施してください。
1) A/D 変換動作中フラグビット (ADCS:BUSY) をクリア
2) 割込み要求フラグビット (ADCS:INT) をクリア
3)A/D 変換ソフトウェア起動ビット (ADCS:STRT) をセット
426
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第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
MB90860E Series
18.5.2
連続変換モード
連続変換モードでは , 開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , 開始チャネルに戻って A/D 変換動作を継続
します。
■ 連続変換モードの設定
8/10 ビット A/D コンバータを連続変換モードで動作させるには , 図 18.5-2 の設定が必
要です。
図 18.5-2 連続変換モードの設定
bit15 14 13 12 11 10
5
4
3
BUSY INT INTE PAUS STS1 STS0 STRT - MD1 MD0 S10 - -
ADCS
◎ ◎
ADCR
-
◎
◎
- - -
◎
◎
◎
1
- -
0
2
1 bit0
- - 予約
◎
0
D9~D0(変換結果を保持)
ST2 ST1 ST0 CT2 CT1 CT0 ANS4 ANS3 ANS2 ANS1 ANS0 ANE4 ANE3 ANE2 ANE1 ANE0
ADSR
◎ ◎
◎
◎
◎
◎
◎ ◎
◎
◎
◎
◎
◎
◎
◎
◎
ADE15ADE14ADE13ADE12ADE11ADE10 ADE9 ADE8
ADER5
○
ADER7/6
-
◎
○
1
0
9 bit8 bit7 6
○
○
○
○
○
○
○
ADE23ADE22ADE21ADE20ADE19ADE18ADE17ADE16 ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"1"を設定
:"0"を設定
○
○
○
■ 連続変換モードの動作と使用方法
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS4 ∼ ANS0) で設定さ
れたチャネルからA/D変換を開始し, A/D変換終了チャネル選択ビット(ANE4∼ANE0)
で設定されたチャネルまで連続して A/D 変換を行います。
• A/D 変換終了チャネル選択ビット (ANE4 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換開始チャネル選択ビット (ANS4 ∼ ANS0) で設定された
チャネルに戻って A/D 変換を継続します。
•
A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS:BUSY) に "0" を書き込みます。
[ 開始チャネルと終了チャネルが同じ場合 ]
• 開始チャネルと終了チャネルを同じチャネルに設定した場合は (ADSR:
ANS4 ∼
ANS0=ADSR: ANE4 ∼ ANE0), 開始チャネル (= 終了チャネル ) として設定した 1 チャ
ネルの A/D 変換を繰り返して行います。
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427
第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
MB90860E Series
[ 連続変換モードでの変換順序 ]
連続変換モードでの変換順序の例を表 18.5-2 に示します。
表 18.5-2 連続変換モードでの変換順序
開始チャネル
終了チャネル
連続変換モードでの変換順序
AN0 端子
(ADSR: ANS=00000B)
AN3 端子
(ADSR: ANE=00011B)
AN0 → AN1 → AN2 → AN3 → AN0
→繰返し
AN3 端子
(ADSR: ANS=00011B)
AN3 端子
(ADSR: ANE=00011B)
AN3 → AN3 →繰返し
[ 再起動について ]
A/D 変換実行中および , 一時停止状態中に A/D 変換を再起動する場合は , 変換をいった
ん強制終了させてから再度起動させます。以下の手順で実施してください。
1) A/D 変換動作中フラグビット (ADCS:BUSY) をクリア
2) 割込み要求フラグビット (ADCS:INT) をクリア
3)A/D 変換ソフトウェア起動ビット (ADCS:STRT) をセット
428
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第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
MB90860E Series
18.5.3
停止変換モード
停止変換モードでは , 1 チャネルごとに停止と起動をくり返しながら A/D 変換を行
います。終了チャネルの A/D 変換が終了して A/D 変換動作が停止した後 , 起動トリ
ガを入力すると開始チャネルに戻って A/D 変換を継続します。
■ 停止変換モードの設定
8/10 ビット A/D コンバータを停止変換モードで動作させるには , 図 18.5-3 の設定が必
要です。
図 18.5-3 停止変換モードの設定
bit15 14 13 12 11 10
5
4
3
BUSY INT INTE PAUS STS1 STS0 STRT - MD1 MD0 S10 - -
ADCS
◎ ◎
ADCR
-
◎
◎
- - -
◎
◎
◎
1
- -
1
2
1 bit0
- - 予約
◎
0
D9~D0(変換結果を保持)
ST2 ST1 ST0 CT2 CT1 CT0 ANS4 ANS3 ANS2 ANS1 ANS0 ANE4 ANE3 ANE2 ANE1 ANE0
ADSR
◎ ◎
◎
◎
◎
◎
◎ ◎
◎
◎
◎
◎
◎
◎
◎
◎
ADE15ADE14ADE13ADE12ADE11ADE10 ADE9 ADE8
ADER5
○
ADER7/6
-
◎
○
1
0
9 bit8 bit7 6
○
○
○
○
○
○
○
ADE23ADE22ADE21ADE20ADE19ADE18ADE17ADE16 ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"1"を設定
:"0"を設定
○
○
○
■ 停止変換モードの動作と使用方法
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS4 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始します。1 チャネルの A/D 変換が終了すると A/
D 変換動作は停止します。A/D 変換動作が停止している間に起動トリガを入力する
と , 次のチャネルの A/D 変換を行います。
•
A/D 変換終了チャネル選択ビット (ANE4 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換動作は停止します。A/D 変換動作が停止している間に起
動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS4 ∼ ANS0) で設定さ
れたチャネルに戻って A/D 変換を継続します。
•
A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS:BUSY) に "0" を書き込みます。
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429
第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
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[ 開始チャネルと終了チャネルが同じ場合 ]
• 開始チャネルと終了チャネルを同じチャネルに設定した場合は (ADSR:ANS4 ∼
ANS0=ADSR: ANE4 ∼ ANE0), 開始チャネル (= 終了チャネル ) として設定した 1 チャ
ネルの A/D 変換と停止を繰り返します。
[ 停止変換モードでの変換順序 ]
停止変換モードでの変換順序の例を表 18.5-3 に示します。
表 18.5-3 停止変換モードでの変換順序
開始チャネル
終了チャネル
単発変換モードでの変換順序
AN0 端子
(ADSR: ANS=00000B)
AN3 端子
(ADSR: ANE=00011B)
AN0 →停止・起動→ AN1 →停止・起動→
AN2 →停止・起動→ AN3 →停止・起動→
AN0 →繰返し
AN3 端子
(ADSR: ANS=00011B)
AN3 端子
(ADSR: ANE=00011B)
AN3 →停止・起動→ AN3 →停止・起動→
繰返し
[ 再起動について ]
A/D 変換実行中および , 一時停止状態中に A/D 変換を再起動する場合は , 変換をいった
ん強制終了させてから再度起動させます。以下の手順で実施してください。
1) A/D 変換動作中フラグビット (ADCS:BUSY) をクリア
2) 割込み要求フラグビット (ADCS:INT) をクリア
3)A/D 変換ソフトウェア起動ビット (ADCS:STRT) をセット
430
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第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
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18.5.4
μDMAC または EI2OS 機能を使用した変換動作
8/10 ビット A/D コンバータでは , μDMAC もしくは EI2OS 機能を使用して , A/D 変
換結果をメモリに転送することができます。
■ μDMAC/EI2OS 機能を使用した変換動作
μDMAC または EI2OS 機能を使用した場合の変換動作のフローを図 18.5-4 に示します。
図 18.5-4 μDMAC/EI2OS 機能を使用した場合の変換動作のフロー
A/Dコンバータ起動
サンプル&ホールド
A/D変換開始
A/D変換終了
割込発生
μDMACまたはEI2OS起動
変換結果転送
指定回数終了か*
NO
割込みクリア
YES
割込処理
*:DMAもしくはEI2OSの設定で決定されます。
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431
第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
18.5.5
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A/D 変換データ保護機能
割込み要求の出力を許可した状態で A/D 変換を実行すると , データ保護機能が働き
ます。
■ 8/10 ビット A/D コンバータの A/D 変換データ保護機能の説明
A/D 変換データ保護機能は A/D 変換データの取りこぼしを防ぐ機能です。
8/10 ビット A/D コンバータには , 変換データ格納用の A/D データレジスタ (ADCR1/
ADCR0)1 個と現在 A/D 変換中のデータを格納する逐次比較回路 1 個があります。A/D
変換実行中 , 8/10 ビット A/D コンバータは変換データを 1 ビットずつ逐次比較回路に
格納し , A/D 変換が完了すると A/D 変換結果を A/D データレジスタに格納します。
A/D 変換データ保護機能を使用する場合 , 使用しない場合によって , 8/10 ビット A/D コ
ンバータの動作は下記のようになります。
• 割込み要求許可ビット (ADCS:INTE) = 0 に設定すると , データ保護機能は無効にな
ります。この場合 , A/D 変換が連続して行われると , 8/10 ビット A/D コンバータは
変換が終了するたびに A/D データレジスタに変換結果を格納します。( 常に最新の
変換データが格納されることになります。)
• 割込み要求許可ビット (ADCS:INTE) = 1 に設定すると , データ保護機能が有効にな
ります。この状態で A/D 変換が連続して行われると , はじめの変換が終了したとき
に割込み要求フラグビット:ADCS:INT=1 になります。さらに , 次の A/D 変換が行
われ , INT=1 の状態で変換終了すると , 変換結果を逐次比較回路から A/D データレ
ジスタに転送する直前で 8/10 ビット A/D コンバータは " 一時停止状態 "
となり , 変換データの上書きを防ぎます。この時 , A/D 制御ステータスレジスタの一
時停止フラグビット (ADCS: PAUS) に "1" がセットされます。一時停止状態中に割
込み要求フラグビット (ADCS:INT) を "0" にクリアすると逐次比較回路に格納され
ているデータは A/D データレジスタへ転送されます ( 図 18.5-5 を参照 )。
図 18.5-5 A/D 変換データ保護機能の動作
A/D①変換時間
サンプリング時間
コンペア時間
A/D変換データレジスタ ADCR
A/D変換割込み(INTビット)
サンプリング時間
A/D変換データ
保護機能動作
INT=0
A/D③変換時間
コンペア時間
A/D①変換結果
A/D変換データ保護機能(PAUSビット)
432
A/D②変換時間
A/D②変換結果
INT クリア
INT=1
PAUS=0
PAUS=1
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第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
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● CPU で A/D 変換結果を読み出す場合の A/D 変換データ保護機能
• アナログ入力が A/D 変換された後 , A/D 変換結果が A/D データレジスタ (ADCR) に
格納されると , A/D 制御ステータスレジスタの割込要求フラグビット (ADCS: INT)
に "1" がセットされます。
• 次の回の A/D 変換が終了した時点で , 前回の A/D 変換終了時にセットされた 割込要
求フラグビット (ADCS: INT) がセットされたままの場合 , 割込み要求が許可されて
いれば (ADCS: INTE=1), A/D 変換動作は新しいデータを A/D データレジスタに上書
きする直前でデータ保護のため一時停止状態となります。
• A/D 制御ステータスレジスタの割込要求が許可されているため (ADCS: INTE=1),
INT ビットがセットされると割込要求が発生します。INT ビットをクリアすると ,
A/D 変換動作の一時停止状態が解除されます。
• 連続して A/D 変換を行っている場合 , 8/10 ビット A/D コンバータは次の A/D 変換動
作を開始します。この時 , 一時停止フラグビット (ADCS: PAUS) は自動的には "0" に
クリアされません。クリアするためには同ビットに "0" を書き込んでください。
< 注意事項 >
• 一時停止状態中に割込み要求の出力を禁止すると (ADCS:INTE=0), A/D 変換が開
始され , A/D データレジスタのデータが書き換えられてしまう場合があります。
• 複数回の A/D 変換を連続実行する場合 , 割込み要求フラグビット (ADCS:INT) を
クリアする前に必ず A/D データレジスタに格納されたデータを読み出してくださ
い。A/D 変換が一時停止の状態で A/D データレジスタに格納されたデータを読み
出す前に割込み要求フラグビット (ADCS:INT) をクリアすると最初に格納された
変換データが次の変換データによって上書きされ破壊されます。
● μDMAC/EI2OS で A/D 変換結果を転送する場合の A/D 変換データ保護機能
DMA または EI2OS 機能を利用して , A/D 変換後 , A/D 変換結果を A/D データレジスタ
からメモリに転送している間に次の回の A/D 変換が終了した場合 , データ保護のため
A/D 変換動作は新しいデータを A/D データレジスタに上書きする直前で一時停止状態
になります。A/D 変換動作が停止すると , A/D 制御ステータスレジスタの一時停止フラ
グビット (ADCS: PAUS) に "1" がセットされます。
μDMAまたは EI2OS機能による A/D変換結果のメモリ転送が終了すると, A/D変換の一
時停止状態が解除されます。連続して A/D 変換を行っている場合は , A/D 変換動作が
再開されます。この時 , 一時停止フラグビット (ADCS: PAUS) は自動的には "0" にクリ
アされません。クリアする場合は同ビットに "0" を書き込んでください。
< 注意事項 >
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• μDMAC または EI2OS 機能によって A/D 変換結果がメモリ転送されている場合 ,
CPU から割込み要求フラグビットをクリア (ADCS: INT=0) しないでください。
転送中の A/D データレジスタのデータが書き換えられてしまう場合があります。
• μDMAC または EI2OS 機能によって A/D 変換結果がメモリ転送されている場合 ,
割込み要求の出力を禁止しないでください。一時停止中に割込み要求の出力を禁
止すると (ADCS:INTE=0), A/D 変換が開始され , 転送中の A/D データレジスタの
データが書き換えられてしまう場合があります。
• μDMAC または EI2OS 機能によって A/D 変換結果がメモリ転送されている場合
に再起動をかけないでください。A/D 変換一時停止中に再起動をかけると , 変換
結果が壊れる場合があります。
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433
第 18 章 8/10 ビット A/D コンバータ
18.5 8/10 ビット A/D コンバータの動作説明
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● μDMAC/EI2OS を使用した場合の A/D 変換データ保護機能の処理フロー
μDMAC/EI2OS を使用した場合の A/D 変換データ保護機能の処理フローを図 18.5-6 に
示します。
図 18.5-6 μDMAC/EI2OS を使用した場合の A/D 変換データ保護機能の処理フロー
DMACまたはEI2OS設定
A/D連続変換起動
1回目変換終了
A/Dデータレジスタに格納
DMACまたはEI2OS起動
2回目変換終了
DMAC/EI2OS終了
NO
A/D一時停止
YES
A/Dデータレジスタに格納
3回目変換
DMACまたはEI2OS起動
続く
すべて変換終了
NO
A/D一時停止
YES
ACまたはEI2OS起動
割込み処理
A/D変換停止
<注意事項> A/Dコンバータ動作停止時のフローは省略
434
終了
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第 18 章 8/10 ビット A/D コンバータ
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18.6 8/10 ビット A/D コンバータ使用上の注意
18.6
8/10 ビット A/D コンバータ使用上の注意
8/10 ビット A/D コンバータを使用する場合は , 次の点に注意してください。
■ 8/10 ビット A/D コンバータ使用上の注意
● アナログ入力端子について
• アナログ入力端子は , ポート 5 ∼ 7 の汎用入出力ポートと兼用になっています。アナ
ログ入力端子として使用する場合はアナログ入力許可レジスタ (ADER5 ∼ ADER7)
の設定によってアナログ入力端子に切り換えてください。
•
アナログ入力端子として使用する場合は , 使用する端子に対応するアナログ入力許
可レジスタ (ADER5 ∼ ADER7) のビットに "1" を書き込んで , アナログ入力許可に
設定してください。
•
汎用入出力ポートに設定したままで中間レベルの信号が入力されると , ゲートに入
力リーク電流が流れます。アナログ入力端子として使用する場合は , 必ずアナログ
入力許可に設定して使用してください。
● 内部タイマまたは外部トリガで起動する場合の注意
• 8/10 ビット A/D コンバータを内部タイマ出力または外部トリガで起動するように
A/D 制御ステータスレジスタの A/D 起動トリガ選択ビット (ADCS: STS1, STS0) を
設定する場合は , タイマ出力および外部トリガのレベルをインアクティブ側 ( 外部
トリガの場合は "H" 側 ) に設定してください。起動トリガの入力値をアクティブ側
に設定しておくと , A/D 制御ステータスレジスタの A/D 起動トリガ選択ビット
(ADCS: STS1, STS0) の設定と同時に動作を開始するおそれがあります。
● 8/10 ビット A/D コンバータの電源・アナログ入力の投入順序
• 8/10 ビット A/D コンバータの電源 , アナログ入力 (AN0 ∼ AN23 端子 ) の印加は , 必
ずデジタル電源 (VCC) の投入後に行ってください。
• 電源切断時は , 8/10 ビット A/D コンバータの電源およびアナログ入力の遮断の後で
デジタル電源の遮断を行ってください。
• AVRH は , AVCC を超えないように投入および切断を行ってください。
● 8/10 ビット A/D コンバータの電源電圧について
• ラッチアップ防止のため , 8/10 ビット A/D コンバータの電源 (AVCC) は , デジタル電
源 (VCC) の電圧を超えないように注意してください。
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第 18 章 8/10 ビット A/D コンバータ
18.6 8/10 ビット A/D コンバータ使用上の注意
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第 19 章
クロックモニタ機能
クロックモニタ機能の機能と動作について説明し
ます。
19.1 クロックモニタ機能の概要
19.2 クロックモニタ機能のブロックダイヤグラム
19.3 クロックモニタ機能の構成
19.4 クロックモニタ機能のプログラム例
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437
第 19 章 クロックモニタ機能
19.1 クロックモニタ機能の概要
19.1
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クロックモニタ機能の概要
クロックモニタ機能では , モニタ用にマシンクロックの分周クロックを , クロックモ
ニタ端子 (CKOT) から出力します。
■ クロックモニタ機能の概要
• クロック出力許可レジスタの出力許可ビットを "1" に設定した場合に (CLKR:
CKEN=1) , クロックモニタ端子 (CKOT) からクロックが出力されます。
• 出力するクロックの周波数は , クロック出力許可レジスタの出力周波数選択ビット
で設定します。(CLKR: FRQ2 ∼ FRQ0)
クロックモニタ機能で出力するクロックの周波数を表 19.1-1 に示します。
表 19.1-1 クロックモニタ機能の出力周波数
FRQ2 ∼
FRQ0
ビット
クロック出力
周波数
000B
φ=24MHz の場合
φ=16MHz の場合
φ=8MHz の場合
周期
周波数
周期
周波数
周期
周波数
φ/21
83 ns
12 MHz
125 ns
8 MHz
250 ns
4 MHz
001B
φ/22
167 ns
6 MHz
250 ns
4 MHz
500 ns
2 MHz
010B
φ/23
333 ns
3 MHz
500 ns
2 MHz
1.0 μs
1 MHz
011B
φ/24
667 ns
1.5 MHz
1.0 μs
1 MHz
2.0 μs
500 kHz
100B
φ/25
1.3 μs
750 kHz
2.0 μs
500 kHz
4.0 μs
250 kHz
101B
φ/26
2.7 μs
375 kHz
4.0 μs
250 kHz
8.0 μs
125 kHz
110B
φ/27
5.3 μs
187.5 kHz
8.0 μs
125 kHz
16.0 μs
62.5 kHz
111B
φ/28
10.7 μs
93.75 kHz
16.0 μs
62.5 kHz
32.0 μs
31.25 kHz
φ : マシンクロック周波数
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第 19 章 クロックモニタ機能
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19.2 クロックモニタ機能のブロックダイヤグラム
19.2
クロックモニタ機能のブロックダイヤグラム
クロックモニタ機能のモジュールは , 以下のブロックで構成されています。
• プリスケーラ
• カウントクロックセレクタ
• クロック出力許可レジスタ
■ クロックモニタ機能のブロックダイヤグラム
図 19.2-1 クロックモニタ機能のブロックダイヤグラム
プリスケーラ
内
部
デ
|
タ
バ
ス
カウント
クロック
セレクタ
端子
CKOT
出力許可
クロック出力許可
レジスタ (CLKR)
3
CKEN FRQ2 FRQ1 FRQ0
− : 未定義
φ : マシンクロック周波数
● プリスケーラ
マシンクロック φ を分周し , カウントクロックセレクタに供給します。
● カウントクロックセレクタ
8 種類の分周クロックから , 出力するクロックを選択します。
● クロック出力許可レジスタ
クロック出力の許可と出力周波数の選択を行います。
■ 端子の詳細
クロックモニタ機能で使用する端子の詳細を以下に示します。
CKOT 端子 : P81/CKOT
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439
第 19 章 クロックモニタ機能
19.3 クロックモニタ機能の構成
19.3
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クロックモニタ機能の構成
クロックモニタ機能の端子 , レジスタの詳細を記載します。
■ クロックモニタ機能の端子
クロックモニタ端子 (CKOT) は , 汎用入出力ポートと兼用の端子です。
端子の機能とクロックモニタ機能で使用する場合の設定を , 表 19.3-1 に示します。
表 19.3-1 クロックモニタ機能の端子
端子名
P81/
TOT0/
INT13R/
CKOT
440
端子機能
汎用入出力ポート /
16 ビットリロードタイマ入力 0/
外部割込み 13/
クロックモニタ出力
クロックモニタ機能の使用に必要な設定
・リロードタイマ出力禁止 (TMCSR0: OUTE=0)
・外部割込み 13 を禁止 (ENIR1: EN13=0) または
P81 でなく P05 を使用する設定 (EISSR: INT13R=0)
・クロック出力を許可 (CLKR: CKEN=1)
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第 19 章 クロックモニタ機能
クロックモニタ機能の構成
MB90860E Series
19.3
19.3.1
クロック出力許可レジスタ (CLKR)
クロック出力許可レジスタ (CLKR) では , クロック出力の許可と出力周波数の選択
を行います。
■ クロック出力許可レジスタ (CLKR)
図 19.3-1 クロック出力許可レジスタ (CLKR)
アドレス
7
6
5
4
00796CH
-
-
-
-
3
2
1
0
初期値
CKEN FRQ2 FRQ1 FRQ0 XXXX0000B
R/W
R/W R/W R/W
bit2
bit1
bit0
FRQ2 FRQ1 FRQ0
出力周波数選択ビット
0
0
0
φ/21
0
0
1
φ/22
0
1
0
φ/23
0
1
1
φ/24
1
0
0
φ/25
1
0
1
φ/26
1
1
0
φ/27
1
1
1
φ/28
bit3
CKEN
R/W
: リード / ライト可能
X
: 不定
出力許可ビット
0
汎用入出力ポート
1
クロック出力
: 初期値
表 19.3-2 クロック出力許可レジスタ (CLKR) の機能
ビット名
機能
bit7
∼
bit4
未定義ビット
読み出した場合 : 値は不定です。
書き込んだ場合 : 影響しません。
bit3
CKEN:
出力許可ビット
クロックモニタ端子 (CKOT) の出力を許可します。
"1" に設定した場合 : クロックモニタ端子に設定します。
"0" に設定した場合 : 汎用入出力ポートに設定します。
bit2
∼
bit0
FRQ0, FRQ1, FRQ2:
出力周波数選択ビット
出力するクロックの周波数を設定します。
マシンクロックの分周比を 8 種類から選択して設定します。
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441
第 19 章 クロックモニタ機能
19.4 クロックモニタ機能のプログラム例
19.4
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クロックモニタ機能のプログラム例
クロックモニタのプログラム例を示します。
■ クロックモニタのプログラム例
● 処理仕様
• マシンクロックφ=24MHz時, 周波数750kHzのクロックをCKOT端子より出力します。
• FRQ2 ∼ FRQ0 ビットは 100B ( クロック : φ/25) となります。
● コーディング例
CLKR
EQU
00796CH
; クロック出力コントロールレジスタ
;
;--------- メインプログラム ------------------------------------------CODE
CSEG
START:
;
; スタックポインタ (SP) などは
; 初期化済みとする
MOV
I:CLKR,#00001100B ; クロック出力許可 , φ/25 設定
;
・
ユーザ処理
・
CODE
ENDS
END
START
;--------- ベクタ設定 -----------------------------------------------VECT
CSEG ABS=0FFH
ORG
00FFDCH
; リセットベクタ設定
DSL
START
DB
00H
; シングルチップモードに設定
442
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CM44-10144-4
第 20 章
LIN-UART
LIN-UART の機能と動作について説明します。
20.1 LIN-UART の概要
20.2 LIN-UART の構成
20.3 LIN-UART の端子
20.4 LIN-UART のレジスタ
20.5 LIN-UART の割込み
20.6 LIN-UART のボーレート
20.7 LIN-UART の動作
20.8 LIN-UART 使用上の注意
CM44-10144-4
FUJITSU SEMICONDUCTOR LIMITED
443
第 20 章 LIN-UART
20.1 LIN-UART の概要
MB90860E Series
LIN-UART の概要
20.1
LIN(Local Interconnect Network)-UART は , 外部装置と同期通信もしくは非同期通
信 ( 調歩同期 ) をするための , 汎用のシリアルデータ通信インタフェースです。双方
向通信機能 ( ノーマルモード ), マスタ / スレーブ型通信機能 ( マルチプロセッサモー
ド : マスタ / スレーブ両方をサポート ) に加え LIN バスに対応するための特別な機能
もサポートしています。
■ LIN-UART の機能
● LIN-UART の機能
LIN-UARTは, 他のCPUや周辺装置とシリアルデータの送受信をする汎用シリアルデー
タ通信インタフェースで , 表 20.1-1 に示す機能をもっています。
表 20.1-1 LIN-UART の機能 (1 / 2)
機能
データバッファ
全二重ダブルバッファ
シリアル入力
マシンクロックで 5 回オーバサンプリングを行い , サンプリング
値の多数決により受信値を決定します ( 非同期モードのみ )。
転送モード
・クロック同期 ( スタート / ストップ同期 , または , スタート /
ストップビット選択 )
・クロック非同期 ( スタート / ストップビットが使用可能 )
ボーレート
・専用ボーレートジェネレータあり (15 ビットリロードカウンタ
から構成 )
・外部クロック入力可能。またリロードカウンタで調節可能
データ長
・7 ビット ( 同期または LIN モード以外 )
・8 ビット
信号方式
NRZ (Non Return to Zero)
スタートビットタイミング
非同期モード時は , スタートビット立下りエッジに同期
受信エラー検出
・フレーミングエラー
・オーバランエラー
・パリティエラー ( 動作モード 1, 動作モード 3 では不可 )
割込み要求
・受信割込み ( 受信完了 , 受信エラー検出 , LIN Synch break 検出 )
・送信割込み ( 送信データエンプティ )
・ICU への割込み要求 (LIN Synch field 検出 : LSYN)
・送受信とも拡張インテリジェント I/O サービス (EI2OS)
および DMA 機能の対応あり
マスタ / スレーブ型通信機能 ( マ
ルチプロセッサモード )
1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能
( マスタとスレーブシステムの両方をサポート )
同期モード
マスタまたはスレーブ機能
端子アクセス
シリアル入出力端子の状態を , 直接リード可能
444
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第 20 章 LIN-UART
20.1 LIN-UART の概要
MB90860E Series
表 20.1-1 LIN-UART の機能 (2 / 2)
機能
LIN バスオプション
・マスタデバイス動作
・スレーブデバイス動作
・LIN Synch break 検出
・LIN Synch break 生成
・インプットキャプチャ 0, 1, 6, 7 に接続している LIN Synch field
のスタート / ストップエッジ 検出
同期シリアルクロック
スタート / ストップビットで同期通信するために , SCK 端子に連
続出力可能
クロック遅延オプション
クロックを遅らせるための特殊な同期クロックモード (SPI に有
効)
LIN-UART は 4 つの異なるモードで動作します。動作モードは , LIN-UART シリアル
モードレジスタ (SMR) の MD0, MD1 ビットにより決定されます。モード 0 と 2 は双方
向シリアル通信 , モード 1 はマスタ / スレーブ通信 , モード 3 は LIN マスタ / スレーブ
通信に使用されます。
表 20.1-2 LIN-UART の動作モード
データ長
動作モード
パリティ
なし
0
ノーマルモード
1
マルチ
プロセッサ
モード
パリティ
あり
7 ビットまたは 8 ビット
7 ビット
または
8 ビット
+1*
2
ノーマルモード
3
LIN モード
―
8
8
―
ストップ
ビット長
同期方式
データビット
フォーマット
非同期
1 ビット
または
2 ビット
非同期
同期
なし ,
1 ビット ,
2 ビット
非同期
1 ビット
LSB ファースト
MSB ファースト
LSB ファースト
―: 設定不可
* : "+1" はマルチプロセッサモードで通信制御用に使用されるアドレス / データ選択ビット (AD) で
す。
LIN-UART シリアルモードレジスタ (SMR) の MD1 と MD0 ビットで , 下記に示す LINUART の動作モードを決定します。
表 20.1-3 LIN-UART の動作モード
MD1
CM44-10144-4
MD0
0
0
モード
0
種類
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
非同期 ( ノーマルモード )
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445
第 20 章 LIN-UART
20.1 LIN-UART の概要
<注意事項>
MB90860E Series
• モード 1 は , マスタ / スレーブ接続時にはマスタとスレーブいずれの動作にも
対応します。
• モード 3 は , 通信フォーマット 8N-1, LSB ファーストに固定されます。
• モードを変更すると UART は送受信を打ち切り , 次の通信開始を待ちます。
■ LIN-UART の割込みと EI2OS
表 20.1-4 LIN-UART の割込みと EI2OS
割込み制御レジスタ
チャネル
LIN-UART0
受信
LIN-UART0
送信
LIN-UART1/3
受信
LIN-UART1/3
送信
LIN-UART2/4
受信
LIN-UART2/4
送信
ベクタテーブルのアドレス
EI2OS
割込み番号
μDMAC
チャネル
レジスタ名
アドレス
下位
上位
バンク
#35(23H)
ICR12
0000BCH
FFFF70H
FFFF71H
FFFF72H
*1
DRQ10*3
#36(24H)
ICR12
0000BCH
FFFF6CH
FFFF6DH
FFFF6EH
*2
DRQ11
#37(25H)
ICR13
0000BDH
FFFF68H
FFFF69H
FFFF6AH
*1
DRQ12*3
#38(26H)
ICR13
0000BDH
FFFF64H
FFFF65H
FFFF66H
*2
DRQ13
#39(27H)
ICR14
0000BEH
FFFF60H
FFFF61H
FFFF62H
*1
DRQ14*3
#40(28H)
ICR14
0000BEH
FFFF5CH
FFFF5DH
FFFF5EH
*2
DRQ15
*1: ICR12 ∼ ICR14 は複数の割込み要因と共有しているためそれらの割込み要因を割込みとして使用しない場合
のみ使用可能。
受信エラー検出時 , EI2OS 停止機能あり。
*2: ICR12 ∼ ICR14 は複数の割込み要因と共有しているためそれらの割込み要因を割込みとして使用しない場合
のみ使用可能。
*3: 受信エラー検出時 , DMA 停止機能あり。
446
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20.2
LIN-UART の構成
第 20 章 LIN-UART
20.2 LIN-UART の構成
LIN-UART の構成ブロックを簡単な概要で示します。
■ LIN-UART は次のブロックで構成されます。
• リロードカウンタ
• 受信制御回路
• 受信シフトレジスタ
• 受信データレジスタ (RDR)
• 送信制御回路
• 送信シフトレジスタ
• 送信データレジスタ (TDR)
• エラー検出回路
• オーバサンプリング回路
• 割込み生成回路
• LIN Synch break/Synch Field 検出
• バスアイドル検出回路
• LIN-UART シリアルモードレジスタ (SMR)
• シリアル制御レジスタ (SCR)
• シリアルステータスレジスタ (SSR)
• 拡張通信制御レジスタ (ECCR)
• 拡張ステータス制御レジスタ (ESCR)
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447
第 20 章 LIN-UART
20.2 LIN-UART の構成
MB90860E Series
■ LIN-UART のブロックダイヤグラム
図 20.2-1 LIN-UART のブロックダイヤグラム
OTO,
EXT ,
REST
CLK
PE
ORE
FRE
TIE
RIE
LBIE
LBD
送信クロック
リロード
カウンタ
SCKn
受信クロック
割込み
生成回路
送信制御回路
受信制御 2 回
端子
RBI
TBI
送信スタート
回路
スタートビット
検出回路
受信
IRQ
SINn
端子
再スタート受信
リロードカウンタ
オーバサン
プリング
回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
送信
IRQ
TDRE
SOTn
端子
RDRF
SOTn
SINn
キャプチャへ
LIN break/
の内部信号
Synch Field
検出回路
DMA/
EI2OS へ
SINn
送信シフト
レジスタ
受信シフト
レジスタ
送信開始
エラー
検出回路
PE
ORE
FRE
LIN break
生成回路
バスアイドル LBR
LBL1
検出回路
LBL0
RDRn
TDRn
RBI
LBD
TBI
内部データバス
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
SSRn
レジスタ
MD1
MD0
OTO
EXT
REST
UPCL
SCKE
SOE
SMRn
レジスタ
PEN
P
SBL
CL
AD
CRE
RXE
TXE
SCRn
レジスタ
LBIE
LBD
LBL1
LBL0
SOPE
SIOP
CCO
SCES
LBR
MS
ESCRn
SCDE
レジスタ SSM
ECCRn
レジスタ
RBI
TBI
n = 0, 1, 2, 3, 4
448
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第 20 章 LIN-UART
20.2 LIN-UART の構成
MB90860E Series
■ 各ブロックの説明
● リロードカウンタ
専用ボーレートジェネレータとして機能する 15 ビットリロードカウンタです。リロー
ド値に対する 15 ビットレジスタから構成され , 外部クロックまたは内部クロックより ,
送受信クロックを生成します。また , 送信リロードカウンタのカウント値を BGRn1,
BGRn0 から読み出すことができます。
● 受信制御回路
受信ビットカウンタ , スタートビット検出回路 , および受信パリティカウンタから構成
されています。受信ビットカウンタは , 受信データビットをカウントして , 設定した
データ長に応じて1データの受信を完了すると, シリアルステータスレジスタにフラグ
をセットします。このとき , 受信割込みが許可されていれば受信割込み要求を発生しま
す。スタートビット検出回路は , シリアル入力信号からスタートビットを検出する回路
で , スタートビットを検出するとスタートビットの立下りエッジに同期して , リロード
カウンタに信号を送ります。受信パリティカウンタは , 受信データのパリティを計算し
ます。
● 受信シフトレジスタ
SINn 端子から入力された受信データを , ビットシフトしながら取込み , 受信が完了す
ると , RDR レジスタに受信データを転送します。
● 受信データレジスタ (RDR)
受信データを保持します。シリアル入力データは変換され , 受信データレジスタに格納
されます。
● 送信制御回路
送信ビットカウンタ , 送信スタート回路 , および送信パリティカウンタから構成されて
います。送信ビットカウンタは , 送信データビットをカウントして , 設定したデータ長
に応じて 1 データを送信します。送信ビットカウンタが書込みデータの送信開始を示
すと , シリアルステータスレジスタにフラグをセットします。このとき , 送信割込みが
許可されていれば送信割込み要求を発生します。送信スタート回路は , TDR のデータ
書込みで送信動作を開始します。送信パリティカウンタは , パリティありの場合 , 送信
するデータのパリティビットを生成します。
● 送信シフトレジスタ
TDR に書き込まれたデータを送信シフトレジスタに転送し , ビットシフトしながら
SOTn 端子に出力します。
● 送信データレジスタ (TDR)
送信データを設定します。書き込まれたデータは , シリアルデータに変換され出力され
ます。
● エラー検出回路
受信終了時において , エラーがあったかどうか検出します。エラーが発生すると , 対応
するエラーフラグをセットします。
● オーバサンプリング回路
非同期モード動作では , マシンクロックで 5 回オーバサンプリングを行い , サンプリン
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449
第 20 章 LIN-UART
20.2 LIN-UART の構成
MB90860E Series
グ値の多数決により受信値を決定します。また , 同期モード動作では動作しません。
● 割込み生成回路
すべての割込み要因を制御します。対応する割込み許可ビットがセットされていると ,
直ちに割込みが発生します。
● LIN Synch break/Synch Field 検出回路
LIN マスタノードがメッセージヘッダを送信すると , LIN Synch break を検出します。
LIN Synch break が検出されると , LBD フラグビットがセットされます。LIN Synch Field
の 1 回目と 5 回目の立下りエッジを検出し , マスタノードが送信する実際のシリアルク
ロック同期を測定するために , キャプチャへ内部信号 (LSYN) を出力します。
● LIN Synch break 生成回路
設定された長さの LIN Synch break を生成します。
● バスアイドル検出回路
送受信が行われていないことを検出し , TBI, RBI フラグビットを生成します。
● LIN-UART シリアルモードレジスタ (SMR)
以下に動作機能を示します。
・LIN-UART 動作モード選択
・クロック入力ソースの選択
・外部クロックが 1 対 1 接続またはリロードカウンタ接続であるか選択
・専用リロードタイマのリセット
・LIN-UART ソフトウェアリセット ( レジスタの設定は維持 )
・シリアルデータ端子への出力許可 / 禁止設定
・クロック端子への出力許可 / 禁止設定
● シリアル制御レジスタ (SCR)
以下に動作機能を示します。
・パリティビット有無の設定
・パリティビット選択
・ストップビット長の設定
・データ長の設定
・モード 1 でのフレームデータ形式の選択
・エラーフラグのクリア
・送信許可 / 禁止
・受信許可 / 禁止
● シリアルステータスレジスタ (SSR)
以下に動作機能を示します。
・送受信やエラーの状態確認
・転送方向 LSB ファースト /MSB ファーストの選択
・受信割込み許可 / 禁止
・送信割込み許可 / 禁止
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第 20 章 LIN-UART
20.2 LIN-UART の構成
MB90860E Series
● 拡張ステータス制御レジスタ (ESCR)
・LIN Synch break 割込み許可 / 禁止
・LIN Synch break 検出
・LIN Synch break 長選択
・SINn, SOTn 端子への直接アクセス
・LIN-UART 同期クロックモードでの連続クロック出力設定
・サンプリングクロックエッジ選択
● 拡張通信制御レジスタ (ECCR)
・バスアイドル検出
・同期クロック設定
・LIN Synch break 生成
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451
第 20 章 LIN-UART
20.3 LIN-UART の端子
20.3
MB90860E Series
LIN-UART の端子
LIN-UART の端子 , 割込み要因 , レジスタの一覧および詳細を示します。
■ LIN-UART の端子
LIN-UART の端子は , 汎用ポートと兼用になっています。表 20.3-1 に端子の機能 , 入出
力形式 , および LIN-UART 使用時の設定などを示します。
表 20.3-1 LIN-UART の端子
端子名
端子機能
P82/SIN0
P85/SIN1
P50/SIN2
P12/SIN3
P15/SIN4
ポート入出力 /
シリアルデータ入力
P83/SOT0
P86/SOT1
P51/SOT2
P13/SOT3
P16/SOT4
ポート入出力 /
CMOS 出力 /CMOS,
シリアルデータ出力
P84/SCK0
P87/SCK1
P52/SCK2
P14/SCK3
P17/SCK4
入出力形式
プルアップ
選択
スタンバイ
制御
端子の使用に
必要な設定
入力ポートに設定
(DDR: 対応する bit = 0)
P12-P17 は
プルアップ付 ,
オートモーティブ
ほかはプルアップ
入力
なし
あり
出力許可に設定
(SMRn: SOE = 1)
クロック入力時入力ポー
トに設定
(DDR: 対応する bit = 0)
ポート入出力 /
シリアルクロック
入出力
クロック出力時出力許可
に設定
(SMRn: SCKE = 1)
規格値はデータシート「■電気的特性 3. 直流規格」を参照してください。
452
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第 20 章 LIN-UART
20.3 LIN-UART の端子
MB90860E Series
■ LIN-UART の端子のブロックダイヤグラム
図 20.3-1 LIN-UART の端子のブロックダイヤグラム
リソース入力
ポートデータレジスタ (PDR)
リソース出力
リソース出力許可
内部データバス
PDR リード
P-ch
出力ライト
PDR リード
Pin
ポート方向レジスタ (DDR)
N-ch
方向ラッチ
汎用 I/O 端子 /SIN
汎用 I/O 端子 /SCK
汎用 I/O 端子 /SOT
DDR ライト
スタンバイ制御 (SPL = 1)
DDR リード
スタンバイ制御 : ストップモード (SPL =1), 時計モード (SPL = 1), タイムベースタイマモード (SPL = 1)
( 注意事項 ) リソース入出力信号はリソース機能を持つ端子から入出力される。
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453
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
20.4
MB90860E Series
LIN-UART のレジスタ
LIN-UART のレジスタ一覧を示します。
■ LIN-UART のレジスタ一覧
図 20.4-1 LIN-UART のレジスタ一覧
• LIN-UART0
Address:
bit15
bit8
bit7
bit0
000021H,
000020H
SCR0 ( シリアル制御レジスタ )
SMR0 ( シリアルモードレジスタ )
000023H,
000022H
SSR0 ( シリアルステータスレジスタ )
RDR0/TDR0 ( 受信データレジスタ / 送信データレジスタ )
000025H,
000024H
ESCR0 ( 拡張ステータス制御レジスタ )
ECCR0 ( 拡張通信制御レジスタ )
000027H,
000026H
BGR01 ( ボーレートジェネレータレジスタ )
BGR00 ( ボーレートジェネレータレジスタ )
bit15
bit7
• LIN-UART1
Address:
bit8
bit0
000029H,
000028H
SCR1 ( シリアル制御レジスタ )
SMR1 ( シリアルモードレジスタ )
00002BH,
00002AH
SSR1 ( シリアルステータスレジスタ )
RDR1/TDR1 ( 受信データレジスタ / 送信データレジスタ )
00002DH,
00002CH
ESCR1 ( 拡張ステータス制御レジスタ )
ECCR1 ( 拡張通信制御レジスタ )
00002FH,
00002EH
BGR11 ( ボーレートジェネレータレジスタ )
BGR10 ( ボーレートジェネレータレジスタ )
bit15
bit7
• LIN-UART2
Address:
bit8
bit0
0000D9H,
0000D8H
SCR2 ( シリアル制御レジスタ )
SMR2 ( シリアルモードレジスタ )
0000DBH,
0000DAH
SSR2 ( シリアルステータスレジスタ )
RDR2/TDR2 ( 受信データレジスタ / 送信データレジスタ )
0000DDH,
0000DCH
ESCR2 ( 拡張ステータス制御レジスタ )
ECCR2 ( 拡張通信制御レジスタ )
0000DFH,
0000DEH
BGR21 ( ボーレートジェネレータレジスタ )
BGR20 ( ボーレートジェネレータレジスタ )
bit15
bit7
• LIN-UART3
Address:
bit8
bit0
007951H,
007950H
SCR3 ( シリアル制御レジスタ )
SMR3 ( シリアルモードレジスタ )
007953H,
007952H
SSR3 ( シリアルステータスレジスタ )
RDR3/TDR3 ( 受信データレジスタ / 送信データレジスタ )
007955H,
007954H
ESCR3 ( 拡張ステータス制御レジスタ )
ECCR3 ( 拡張通信制御レジスタ )
007957H,
007956H
BGR31 ( ボーレートジェネレータレジスタ )
BGR30 ( ボーレートジェネレータレジスタ )
bit15
bit7
• LIN-UART4
Address:
bit8
bit0
007959H,
007958H
SCR4( シリアル制御レジスタ )
SMR4 ( シリアルモードレジスタ )
00795BH,
00795AH
SSR4 ( シリアルステータスレジスタ )
RDR4/TDR4 ( 受信データレジスタ / 送信データレジスタ )
00795DH,
00795CH
ESCR4 ( 拡張ステータス制御レジスタ )
ECCR4 ( 拡張通信制御レジスタ )
00795FH,
00795EH
BGR41 ( ボーレートジェネレータレジスタ )
BGR40 ( ボーレートジェネレータレジスタ )
454
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第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
20.4.1
シリアル制御レジスタ (SCR)
シリアル制御レジスタ (SCR) は , パリティの設定 , ストップビット長やデータ長の
選択 , モード 1 でのフレームデータ形式の選択 , 受信エラーフラグのクリア , 送受信
動作の許可または禁止の設定を行います。
■ シリアル制御レジスタ (SCR)
図 20.4-2 シリアル制御レジスタ (SCR)
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7
SCR0 : 000021H
SCR1 : 000029H
SCR2 : 0000D9H
SCR3 : 007951H
SCR4 : 007959H
PEN
P
SBL
CL
AD
CRE
RXE
TXE
R/W
R/W
R/W
R/W
R/W
W
R/W
R/W
bit0
初期値
00000000B
bit8
TXE
送信許可ビット
0
送信禁止
1
送信許可
bit9
RXE
受信許可ビット
0
受信禁止
1
受信許可
bit10
CRE
受信エラーフラグクリアビット
書込み時
0
影響なし
1
受信エラーフラグ
(PE, FRE, ORE) クリア
読出し時
常に "0" の読出し
bit11
AD
アドレス / データ形式選択ビット
0
データフレーム
1
アドレスフレーム
bit12
CL
データ長選択ビット
0
7 ビット
1
8 ビット
bit13
SBL
ストップビット長選択ビット
0
1 ビット
1
2 ビット
bit14
P
R/W
: リード / ライト可能
W
: ライトオンリ
: 初期値
CM44-10144-4
パリティ選択ビット
0
偶数パリティ
1
奇数パリティ
bit15
PEN
パリティ許可ビット
0
パリティなし
1
パリティあり
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455
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
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表 20.4-1 シリアル制御レジスタ (SCR) の各ビットの機能説明 (1 / 2)
ビット名
機能
bit15
PEN:
パリティ許可
ビット
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかどうかを設
定します。
( 注意事項 )
パリティビットは動作モード 0 の場合 , または動作モード 2 でスタート /
ストップあり (ECCR: SSM=1) に設定した場合にのみ付加されます。
動作モード 1, 動作モード 3(LIN) のときには "0" に固定されます。
bit14
P:
パリティ選択
ビット
パリティビットあり (SCR: PEN=1) に設定した場合に , 奇数パリティ (1)
か偶数パリティ (0) のいずれかに設定します。
bit13
SBL:
ストップ
ビット長
選択ビット
動作モード 0, 1 ( 非同期 ) の場合 , または動作モード 2 ( 同期 ) でスター
ト/ストップビットあり (ECCR: SSM=1) に設定した場合のストップビッ
ト ( 送信データのフレームエンドマーク ) のビット長を設定します。
本ビットは , モード 3 では "0" に固定されます。
( 注意事項 ) 受信時は , 常にストップビットのビット長分を検出します。
bit12
CL:
データ長選択
ビット
送受信データのデータ長を指定します。本ビットは , モード 2, 3 では "1"
に固定されます。
AD:
アドレス /
データ形式
選択ビット
マルチプロセッサモード ( モード 1) で , 送受信するフレームのデータ形
式を指定します。マスタ側は本ビットにライト , スレーブ側は本ビット
を読み出してください。
・"0" に設定した場合 : データフレームに設定されます。
・"1" に設定した場合 : アドレスデータのフレームに設定されます。
読出しは , 最後に受信したデータ形式の値になります。
( 注意事項 ) 本ビットの使用にあたっては ,「20.8 LIN-UART 使用上の
注意」を参照してください。
CRE:
受信エラー
フラグクリア
ビット
シリアルステータスレジスタ (SSR) の FRE, ORE, PE フラグをクリアす
るビットです。
・"1" 書込みで , エラーフラグがクリアされます。
・"0" 書込みでは , 影響ありません。
読み出した場合 , 常に "0" が読めます。
( 注意事項 ) 受信動作禁止 (RXE=0) 後に受信エラーフラグをクリアし
てください。受信動作を禁止せずに受信エラーフラグをク
リアにすると, そのタイミングで受信をいったん中断し, そ
の後再開します。このため , 受信再開時に正常なデータを
受信しない場合があります。
RXE:
受信動作許可
ビット
LIN-UART の受信動作を許可または禁止します。
・"0" に設定した場合 : 受信動作が禁止されます。
・"1" に設定した場合 : 受信動作が許可されます。
モード 3 での LIN Synch break 検出は影響されません。
( 注意事項 ) 受信中に受信動作を禁止 (RXE=0) した場合には , 直ちに受信
動作が停止します。この場合データは保証されません。
動作モード 2 で ECCR:MS=0 で , 受信中に送信動作を禁止
(TXE=0) にする場合は , 受信動作 (RXE=0) も禁止して下さい。
bit11
bit10
bit9
456
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第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
表 20.4-1 シリアル制御レジスタ (SCR) の各ビットの機能説明 (2 / 2)
ビット名
bit8
TXE:
送信動作許可
ビット
CM44-10144-4
機能
LIN-UART の送信動作を許可または禁止します。
・"0" に設定した場合 : 送信動作が禁止されます。
・"1" に設定した場合 : 送信動作が許可されます。
( 注意事項 ) 送信中に送信動作を禁止 (TXE=0) した場合には , 直ちに送
信動作が停止します。この場合データは保証されません。
動作モード 2 で ECCR:MS=1 の場合 , 送信動作を許可
(TXE=1) はシリアルクロックをマークレベルにしてから
行って下さい。
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457
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
LIN-UART シリアルモードレジスタ (SMR)
20.4.2
LIN-UART シリアルモードレジスタ (SMR) は , 動作モードの選択 , ボーレートク
ロックの選択 , シリアルデータとクロックの端子への出力許可または禁止の設定を
行います。
■ LIN-UART シリアルモードレジスタ (SMR)
図 20.4-3 シリアルモードレジスタ (SMR)
アドレス
SMR0:000020H
SMR1:000028H
SMR2:0000D8H
SMR3:007950H
SMR4:007958H
bit15
bit3 bit2
bit8 bit7 bit6 bit5 bit4
MD1
MD0
R/W R/W
OTO
EXT
R/W
R/W
REST
bit1 bit0
UPCL
SCKE
SOE
W
R/W
R/W
W
初期値
00000000B
bit0
SOE
LIN-UART シリアルデータ出力許可ビット
0
汎用入出力ポート
1
LIN-UART シリアルデータ出力端子
bit1
SCKE
LIN-UART シリアルクロック出力許可ビット
0
汎用入出力ポートまたは LIN-UART クロック
入力端子
1
LIN-UART のシリアルクロック出力端子
bit2
LIN-UART プログラマブルクリアビット
UPCL
書込み時
0
影響なし
1
LIN-UART リセット
読出し時
常に "0"
の読出し
bit3
リロードカウンタ再スタートビット
REST
書込み時
読出し時
0
影響なし
1
リロードカウンタの再スタート
常に "0"
の読出し
bit4
EXT
外部シリアルクロックソース選択ビット
ボーレートジェネレータ
( リロードカウンタ ) 使用
0
1
外部シリアルクロックソース使用
bit5
OTO
0
1
外部クロック直接使用
bit7
bit6
MD1
MD0
動作モード設定ビット
R/W
: リード / ライト可能
0
0
モード 0: 非同期 ノーマル
W
: ライトオンリ
0
1
モード 1: 非同期 マルチプロセッサ
1
0
モード 2: 同期
1
1
モード 3: 非同期 LIN
: 初期値
458
1 対 1 外部クロック入力許可ビット
ボーレートジェネレータ
( リロードカウンタ ) 使用
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第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
表 20.4-2 シリアルモードレジスタ (SMR) の各ビットの機能説明 (1 / 2)
ビット名
機能
bit7,
bit6
MD1, MD0 :
動作モード選択ビット
動作モードを設定します。
( 注意事項 )
動作モードの設定は , LIN-UART の動作停止中に行って
ください。送受信中に動作モード設定をした場合 , その
ときに送受信されたデータは保証されません。
送信データレジスタ (TDR) に書き込み後にモード設定の
変更を行った場合は , TDR の書き込みは無効になり , 送
信データエンプティフラグ (SSR:TDRE) がセットされま
す。
bit5
OTO:
1 対 1 外部クロック許可
ビット
"1" の書込みで , LIN-UART シリアルクロックに外部クロッ
クを直接使用することを許可します。
動作モード 2, スレーブ動作 (ECCR:MS=1) 時に使用されま
す。
EXT=0 の場合 , OTO ビットは "0" に固定されます。
bit4
EXT:
外部シリアルクロックソース
選択ビット
クロック入力を選択します。
"0" を設定すると , 内部ボーレートジェネレータ ( リロード
カウンタ ) のクロックとなり , "1" を設定すると , 外部シリ
アルクロックソースを選択します。
bit3
REST:
リロードカウンタ再スタート
ビット
"1" を書き込んだ場合 , リロードカウンタは再スタートしま
す。
"0" を書き込んだ場合は , 影響ありません。
常に "0" が読み出されます。
UPCL:
LIN-UART プログラマブル
クリアビット (LIN-UART
ソフトウェアリセット )
"1" を書き込んだ場合 , LIN-UART を即時リセット (LINUART ソフトウェアリセット ) します。ただし , レジスタの
設定は維持されます。その際 , 送受信は中断されます。
すべての送受信割込み要因 (TDRE, RDRF, LBD, PE, ORE,
FRE) は解除されます。割込み禁止および送信禁止に設定し
た後 , LIN-UART のリセットを行ってください。 また受信
データレジスタはクリア (RDR=00H) され , リロードカウン
タは再スタートします。
"0" を書き込んだ場合は , 影響ありません。
常に "0" が読み出されます。
( 注意事項 ) シリアル制御レジスタ (SCR) の TXE ビット
が "0" のときに LIN-UART ソフトウェアリ
セット (UPCL=1) を実行してください。
SCKE:
LIN-UART シリアルクロック
出力許可ビット
シリアルクロックの入出力ポートを制御するビットです。
"0" の場合は SCKn 端子は汎用入出力ポート , またはシリア
ルクロック入力端子として機能します。"1" の場合はシリア
ルクロック出力端子となり , 動作モード 2 でクロックを出
力します。
ECCR:MS=1 の場合 , SCKE ビットは "0" に固定されます。
( 注意事項 ) SCKn端子をシリアルクロック入力(SCKE=0)と
して使用する場合は , 汎用入出力ポートの対応
する DDR ビットを入力ポートに設定してくだ
さい。また , クロック選択ビットによって外部
クロックを選択 (EXT=1) してください。
( 参考 ) SCKn 端子がシリアルクロック出力 (SCKE=1) に設
定されている場合は , 汎用入出力ポートの状態にか
かわらず , シリアルクロック出力端子として機能し
ます。
bit2
bit1
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459
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
表 20.4-2 シリアルモードレジスタ (SMR) の各ビットの機能説明 (2 / 2)
ビット名
bit0
460
機能
SOE:
LIN-UART シリアルデータ
出力許可ビット
シリアルデータの出力を許可 / 禁止するビットです。
"0" の場合 , SOTn 端子は汎用入出力ポートとなり , "1" の場
合はシリアルデータ出力端子 (SOTn) となります。
( 参考 ) シリアルデータ出力 (SOE=1) の場合 , SOTn 端子は
汎用入出力ポートの状態にかかわらず, SOTn端子と
して機能します。
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MB90860E Series
20.4
20.4.3
シリアルステータスレジスタ (SSR)
第 20 章 LIN-UART
LIN-UART のレジスタ
シリアルステータスレジスタ (SSR) は , 送受信やエラーの状態の確認 , 割込みの許
可または禁止の設定を行います。
■ シリアルステータスレジスタ (SSR)
図 20.4-4 シリアルステータスレジスタ (SSR)
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7
SSR0:000023H
PE ORE FRE RDRF TDRE BDS RIE TIE
SSR1:00002BH
SSR2:0000DBH
R
R
R
R
R
R/W R/W R/W
SSR3:007953H
bit8
SSR4:00795BH
TIE
0
1
bit0 初期値
00001000B
送信割込み許可ビット
送信割込み禁止
送信割込み許可
bit9
RIE
受信割込み許可ビット
0
受信割込み禁止
1
受信割込み許可
bit10
BDS
転送方向選択ビット
0
LSB ファースト ( 最下位ビットから転送 )
1
MSB ファースト ( 最上位ビットから転送 )
bit11
TDRE
送信データエンプティフラグビット
0
送信データレジスタ TDR にデータが存在
する
1
送信データレジスタ TDR が空
bit12
RDRF
受信データフルフラグビット
0
受信データレジスタ RDR が空
1
受信データレジスタ RDR にデータが存在
する
bit13
FRE
フレーミングエラーフラグビット
0
フレーミングエラーなし
1
フレーミングエラーあり
bit14
ORE
オーバランエラーフラグビット
0
オーバランエラーなし
1
オーバランエラーあり
bit15
PE
パリティエラーフラグビット
R/W
: リード / ライト可能
0
パリティエラーなし
R
: リードオンリ
1
パリティエラーあり
: 初期値
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461
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
表 20.4-3 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (1 / 2)
ビット名
機能
PE:
パリティエラー
フラグビット
・PE = 1 で受信時にパリティエラーが発生すると "1" にセットされ ,
LIN-UART シリアル制御レジスタ (SCR) の CRE ビットに "1" を書き
込むとクリアされます。
・PE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
・本フラグがセットされた場合は , 受信データレジスタ (RDR) のデー
タは無効です。
ORE:
オーバランエラー
フラグビット
・受信時にオーバランが発生すると "1" にセットされ , LIN-UART シリ
アル制御レジスタ (SCR) の CRE ビットに "1" を書き込むとクリアさ
れます。
・ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
・本フラグがセットされた場合は , 受信データレジスタ (RDR) のデー
タは無効です。
bit13
FRE:
フレーミング
エラーフラグ
ビット
・受信時にフレーミングエラーが発生すると "1" にセットされ , LINUART シリアル制御レジスタ (SCR) の CRE ビットに "1" を書き込む
とクリアされます。
・FRE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
・本フラグがセットされた場合は , 受信データレジスタ (RDR) のデー
タは無効です。
( 注意事項 ) SCR:SBL=1 のとき , ストップビットの 1, 2 ビット目でフ
レーミングエラーを検出した場合 , どちらのストップ
ビットでも本ビットは "1" にセットされます。そのため ,
ストップビットの 2 ビット目で受信データが有効か無効
か判断が必要です。
bit12
RDRF:
受信データ
フルフラグビット
・受信データレジスタ (RDR) の状態を示すフラグです。
・RDR に受信データがロードされると , "1" にセットされ , 受信データ
レジスタ (RDR) を読み出すと "0" にクリアされます。
・RDRFビットとRIEビットが"1"の場合, 受信割込み要求を出力します。
TDRE:
送信データ
エンプティフラグ
ビット
・送信データレジスタ (TDR) の状態を示すフラグです。
・TDR に送信データを書き込むと "0" となり , TDR に有効なデータが
存在していることを示します。データが送信シフトレジスタにロー
ドされて送信が開始されると "1" となり , TDR に有効なデータが存在
していないことを示します。
・TDREビットとTIEビットが"1"の場合, 送信割込み要求を出力します。
・TDRE ビットが "1" のとき , 拡張通信制御レジスタ (ECCR) の LBR
ビットに "1" をセットすると TDRE ビットは "0" となり , LIN Synch
break 生成後 TDR に有効なデータが存在していない場合 "1" になりま
す。
( 注意事項 ) ・初期状態では , TDRE = 1 になっています。
・送信データレジスタ (TDR) への書込みにより TDRE=0 と
した後に , 動作モード設定 (SMR.MD[1:0]) の設定を行う
と , 送信データは無効となり , TDRE=1 となります。
bit15
bit14
bit11
462
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第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
表 20.4-3 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (2 / 2)
ビット名
機能
bit10
BDS:
転送方向選択
ビット
・転送シリアルデータを最下位ビット側から先に転送するか (LSB
ファースト , BDS=0), 最上位ビット側から先に転送するか (MSB
ファースト , BDS=1) を選択するビットです。
モード 3 のときは "0" に固定されます。
( 注意事項 ) 受信データレジスタ (RDR) への受信データの書込み時
に , そのデータの上位側と下位側を入れ替えているため
RDR への受信データの書込み後 , BDS ビットを書き換え
た場合 , RDR のデータは無効になります。
bit9
RIE:
受信割込み要求
許可ビット
・CPU への受信割込み要求出力の許可 / 禁止をするビットです。
・RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , または
1 つ以上のエラーフラグビット (PE, ORE, FRE) が "1" の場合 , 受信割
込み要求を出力します。
bit8
TIE:
送信割込み要求
許可ビット
・CPU への送信割込み要求出力の許可 / 禁止をするビットです。
・TIEビットとTDREビットが"1"の場合, 送信割込み要求を出力します。
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463
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
受信データレジスタ / 送信データレジスタ
(RDR/TDR)
20.4.4
受信データと送信データレジスタは同一アドレスに配置されています。読み出した
場合は , 受信データレジスタとして機能し , 書き込んだ場合は送信データレジスタと
して機能します。
■ 受信データレジスタ / 送信データレジスタ (RDR/TDR) のビット構成
図 20.4-5 に , 受信レジスタのビット構成を示します。
図 20.4-5 受信データレジスタ / 送信データレジスタ (RDR/TDR)
bit 7
アドレス
RDR0/TDR0:
RDR1/TDR1:
RDR2/TDR2:
RDR3/TDR3:
RDR4/TDR4:
000022H
00002AH
0000DAH
007952H
00795AH
6
5
4
3
2
1
0
初期値
00000000B
11111111B
[RDR]
[TDR]
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 to bit0
R/W: リード / ライト可能
R/W
データレジスタ
読出し
書込み
受信データレジスタからの読出し
送信データレジスタへの書込み
■ 受信データレジスタ (RDR)
受信データレジスタ (RDR) は , シリアルデータ受信用のデータバッファレジスタです。
シリアル入力端子 (SINn 端子 ) に送られてきたシリアルデータ信号がシフトレジスタ
で変換されて , 受信データレジスタ (RDR) に格納されます。
データ長が 7 ビットの場合は , 上位 1 ビット (RDR:D7) は "0" となります。
受信データが , 受信データレジスタ (RDR) に格納されると , 受信データフルフラグビッ
ト (SSR:RDRF) が "1" に セ ッ ト さ れ ま す。受 信 割 込 み が 許 可 さ れ て い る 場 合 は
(SSR:RIE=1), 受信割込み要求を発生します。
受信データレジスタ (RDR) は , 受信データフルフラグビット (SSR:RDRF) が "1" の状態
で読み出してください。受信データフルフラグビット (SSR:RDRF) は , 受信データレジ
スタ (RDR) を読み出すと自動的に "0" にクリアされます。
また , 受信割込みが許可されていて , エラーが生じていない場合には , 受信割込みもク
リアされます。
受信エラーが発生 (SSR:PE, ORE, FRE のいずれかが "1") した場合 , 受信データレジス
タ (RDR) のデータは無効となります。
464
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第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
■ 送信データレジスタ (TDR)
送信データレジスタ (TDR) は , シリアルデータ送信用のデータバッファレジスタです。
送信動作が許可されている場合に (SCR:TXE=1), 送信するデータを送信データレジス
タ (TDR) に書き込むと , 送信データが送信用シフトレジスタに転送されシリアルデー
タに変換されて , シリアルデータ出力端子 (SOTn 端子 ) から送出されます。
データ長が 7 ビットの場合 , 上位 1 ビット (TDR:D7) は無効データとなります。
送信データエンプティフラグ (SSR:TDRE) は , 送信データが送信データレジスタ (TDR)
に書き込まれると , "0" にクリアされます。
送信データエンプティフラグ(SSR:TDRE)は, 送信用シフトレジスタへの転送が終了し,
送信が開始されると , "1" にセットされます。
送信データエンプティフラグ (SSR:TDRE) が "1" の場合は , 次の送信用データを書き込
むことができます。送信割込みが許可されている場合には送信割込みが発生します。次
の送信データの書込みは , 送信割込みの発生または , 送信データエンプティフラグ
(SSR:TDRE) が "1" の状態で行ってください。
<注意事項>
送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し専用
のレジスタです。2 つのレジスタは同一アドレスに配置されているため , 書込み値
と読出し値が異なります。したがって , INC/DEC 命令などリードモディファイラ
イト (RMW) 動作をする命令は使用できません。
*:
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465
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
拡張ステータス制御レジスタ (ESCR)
20.4.5
拡張ステータス制御レジスタ (ESCR) は , LIN Synch break 割込み許可 / 禁止 , LIN
Synch break 長選択 , LIN Synch break 検出 , SINn, SOTn 端子への直接アクセス ,
LIN-UART 同期クロックモードでの連続クロック出力 , サンプリングクロックエッジ
の設定があります。
■ 拡張ステータス制御レジスタ (ESCR) のビット構成
図 20.4-6 に拡張ステータス制御レジスタ (ESCR) のビット構成を , 表 20.4-4 に各ビット
の機能を示します。
図 20.4-6 拡張ステータス制御レジスタ (ESCR) のビット構成
アドレス
ESCR0
ESCR1
ESCR2
ESCR3
ESCR4
:
:
:
:
:
000025H
00002DH
0000DDH
007955H
00795DH
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8bit 7
LBIE
LBD
LBL1 LBL0 SOPE
SIOP
CCO
SCES
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 0
初期値
00000X00B
bit8
SCES
0
1
サンプリングクロックエッジ選択ビット ( モード 2)
クロックの立上りエッジでサンプリング ( ノーマル )
クロックの立下りエッジでサンプリング ( 反転クロック )
bit9
CCO
0
1
連続クロック出力許可ビット ( モード 2)
連続クロック出力禁止
連続クロック出力許可
bit10
SIOP
0
1
シリアル入出力ピンアクセス設定ビット
書込み (SOPE = 1) 時
読出し時
SOTn 端子を "0" に固定
SINn 端子の値の読出し
SOTn 端子を "1" に固定
bit11
SOPE
0
1
シリアル出力端子直接アクセス許可ビット
シリアル出力端子直接アクセス禁止
シリアル出力端子直接アクセス許可
bit12
LBL0
0
1
0
1
bit13
LBL1
0
0
1
1
LIN Synch break 長選択ビット
13 ビット分
14 ビット分
15 ビット分
16 ビット分
bit14
LBD
0
1
R/W
: リード / ライト可能
×
: 不定
bit15
LBIE
0
1
LIN Synch break 検出フラグビット
書込み時
読出し時
LIN Synch break 検出フラグ
LIN Synch break 検出なし
クリア
LIN Synch break 検出あり
影響なし
LIN Synch break 検出割込み許可ビット
LIN Synch break 検出割込み禁止
LIN Synch break 検出割込み許可
: 初期値
466
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第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
表 20.4-4 拡張ステータス制御レジスタ (ESCR) の各ビットの機能説明 (1 / 2)
ビット名
機能
LBIE:
LIN Synch break 検出
割込み許可ビット
LIN Synch break 検出割込みを許可 / 禁止するビットです。
LIN Synch break 検出フラグ (LBD) が "1" のとき , 割込みが
許可 (LBIE=1) されると割込みを発生します。
モード 1, 2 では "0" に固定されます。
bit14
LBD:
LIN Synch break 検出
フラグビット
動作モード 3 で LIN Synch break が検出される ( シリアル入
力が 11 ビット幅以上 "0" になる ) と "1" にセットされます。
また , "0" を書き込むと LBD ビットと割込みはクリアされ
ます。RMW 命令を実行すると常に "1" が読み出されますが
LIN Synch break の検出によるものではありませんのでご注
意ください。
( 注意事項 ) LIN Synch break 検出を行う際には , LIN Synch
break 検出割込みを許可 (LBIE=1) に設定した後 ,
受信禁止 (SCR:RXE=0) に設定してください。
bit13,
bit12
LBL1/0:
LIN Synch break 長選択
ビット
これらのビットは , LIN Synch break の生成時間を何ビット
分とするか , 設定します。
受信 LIN Synch break 長は常に 11 ビットです。
bit11
SOPE:
シリアル出力端子直接
アクセス許可ビット *
シリアルデータの出力が許可 (SMR:SOE=1)されているとき
に本ビットに "1" を設定すると , SOTn 端子への直接 , 書込
みを許可します。*
SIOP:
シリアル入出力端子直接
アクセスビット *
通常の読出し命令は , 常に SINn 端子の値を返します。
シリアル出力端子直接アクセス許可(SOPE=1)のときに書込
みを行うと本ビット値が , SOTn 端子に反映されます。
( 注意事項 ) ビット操作命令の場合は読出しサイクル内
の SOTn のビット値を返します。*
本ビットの設定値は , シリアル制御レジスタ
(SCR) の TXE ビットが "0" の場合のみ有効で
す。
CCO:
連続クロック出力許可
ビット
動作モード 2 でマスタ設定のとき , SCKn 端子がクロック出
力に設定されていれば , SCKn 端子からの連続シリアルク
ロック出力を許可します。
( 注意事項 )
CCO ビットが "1" のとき , ECCR の SSM ビットを "1" に
して使用してください。
SCK 端子をクロック出力設定にしてください
(SMR:SCKE=1)。CCO ビットに "1" を設定する場合 , ス
タート / ストップビット付加設定 (ECCR:SSM=1) にしま
す。
・動作モード 0, 1, 3 と動作モード 2 のスレーブ設定のと
きは、本ビットを "0" 設定してください。
・シリアルクロック出力許可中 (SMR:SCKE="1") に . 以下
の条件で CCO と SCES ビットを設定した場合 , シリア
ルクロック出力切り替え直後に所定のクロック幅がシ
リアルクロック出力端子 (SCK 端子 ) に出力されない場
合があります。その後 , 正常に出力されます。
・CCOビットが"1"の状態でSCESビットを変更した場合
・CCO ビットと SCES ビットを同時に変更した場合
・CCO ビットを "1" から "0" に変更した場合
bit15
bit10
bit9
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467
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
表 20.4-4 拡張ステータス制御レジスタ (ESCR) の各ビットの機能説明 (2 / 2)
ビット名
bit8
機能
SCES:
サンプリング クロック
エッジ 選択ビット
動作モード 2 のスレーブ設定のとき , SCES を "1" に設定す
ると , サンプリングエッジが立上りエッジから立下りエッ
ジへ切り換わります。
動作モード 2 のマスタ設定 (ECCR:MS=0) で SCKn 端子がク
ロック出力のとき , 内部シリアルクロックと出力クロック
信号が反転します。
動作モード 0, 1, 3 では "0" に固定されます。
( 注意事項 )
本ビットに "1" を設定している場合 , ソフトウェアリセット
を禁止します。また , 送受信が禁止設定になっているとき
のみ本ビットを変更してください。
表 20.4-5 SOPE と SIOP の相互作用説明
SOPE
SIOP
SIOP への書込み
SIOP からの読出し
0
R/W
影響なし ( ただし書込み値は保持される )
SINn の値を返す
1
R/W
SOTn へ "0" または "1" 書込み
SINn の値を返す
0
RMW
影響なし ( ただし書込み値は保持される )
SOTh の値を返す
1
RMW
SOTn へ "0" または "1" 書込み
SOTn の値を返す
468
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第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
20.4.6
拡張通信制御レジスタ (ECCR)
拡張通信制御レジスタ (ECCR) は , バスアイドル検出 , 同期クロック設定 , および
LIN Synch break の生成を行います。
■ 拡張通信制御レジスタ (ECCR) のビット構成
図 20.4-7 に拡張通信制御レジスタ (ECCR) のビット構成を , 表 20.4-6 に各ビットの機能
を示します。
図 20.4-7 拡張通信制御レジスタ (ECCR) のビット構成
アドレス bit15
ECCR0:000024H
ECCR1:00002CH
ECCR2:0000DCH
ECCR3:007954H
ECCR4:00795CH
bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0 初期値
LBR
MS
SCDE
SSM
RBI
TBI
W
R/W
R/W
R/W
R
R
X0000XXXB
bit0
TBI*
0
1
送信バスアイドル検出フラグビット
送信中
送信動作なし
bit1
RBI*
0
1
受信バスアイドル検出フラグビット
受信中
受信動作なし
bit2
未使用ビット
読出し値は "0" です。
常に "0" を書き込んでください。
bit3
SSM
0
1
スタート / ストップ許可ビット ( モード 2)
スタート / ストップビットなし
スタート / ストップビットあり
bit4
SCDE
0
1
シリアルクロック遅延許可ビット ( モード 2)
クロック遅延禁止
クロック遅延許可
bit5
MS
0
1
マスタ / スレーブ機能選択ビット ( モード 2)
マスタモード ( シリアルクロック発生 )
スレーブモード ( 外部シリアルクロック受信 )
bit6
LBR
0
1
LIN Synch break 生成ビット
書込み時
読出し時
影響なし
常に "0" の読出し
LIN Synch break 生成
bit7
R/W
: リード / ライト可能
R
: リードオンリ
W
: ライトオンリ
X
: 不定
未使用ビット
読出し値は "0" です。常に "0" を書き込んでください。
: 初期値
*: 動作モード 2 で SSM = 0 のときには未使用
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469
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
MB90860E Series
表 20.4-6 拡張通信制御レジスタ (ECCR) の各ビットの機能説明 (1 / 2)
ビット名
bit7
未使用ビット
未使用ビットです。読出し値は不定です。常に
"0" を書き込んでください。
bit6
LBR:
Lin Synch break 生成ビット
動作モード 3 において , 本ビットに "1" を設定
すると ESCR の LBL0/1 ビットで設定された長
さの LIN Synch break を生成します。動作モード
0 のときは , "0" に設定してください。
MS:
マスタ / スレーブモード選択ビット
モード 2 においてマスタまたはスレーブモード
を選択できます。
"0"のマスタモード選択時は, 同期クロックを生
成します。
"1"のスレーブモード選択時は, 外部シリアルク
ロックを受信します。モード 0, 1, 3 のときは "0"
に固定されます。
本ビットを変更する場合は, SCR: TXEビットが
"0" のときに行ってください。
( 注意事項 ) スレーブモード選択時は , クロッ
クソースを外部クロックに設定
し , 外部クロック入力を許可
(SMR:SCKE=0, EXT=1, OTO=1)
にする必要があります。
bit4
SCDE:
シリアルクロック遅延許可ビット
モード 2 のマスタモード動作時に , SCDE ビッ
トを "1" に設定すると図 20.7-5 に示すような遅
延したシリアルクロックを出力します。本ビッ
トは SPI に有効です。
モード 0, 1, 3 のときは "0" に固定されます。
( 注意事項 )
動作モード 2 のスレーブモード時 (MS=1) は
"0" で使用してください。ESCR:CCO="1" のと
きに本ビットを "1" に設定しても無効となり ,
シリアルクロックは遅延しません。
bit3
モード 2 で本ビットが "1" に設定されていると
スタート / ストップビットを同期データフォー
マットに付加します。
モード 0, 1, 3 のときは "0" に固定されます。
・"0" を設定した場合 : スタート / ストップビッ
SSM:
トが付加されません。
スタート / ストップビットモード許 ・"1" を設定した場合:送信時、スタート / ス
可ビット
トップビットが付加さ
れ、受信時 , スタートビッ
トを検出して , 受信を開
始します。ストップビッ
トでフレーミングエラー
の検出を行います。
bit2
未使用ビット
bit5
470
機能
未使用ビットです。
読出し値は不定です。
常に "0" を書き込んでください。
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第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
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表 20.4-6 拡張通信制御レジスタ (ECCR) の各ビットの機能説明 (2 / 2)
ビット名
機能
bit1
RBI:
受信バスアイドル検出フラグビッ
ト
SIN 端子が "H" レベルかつ受信動作をしていな
いときに "1" になります。動作モード 2 のとき
は本ビットを使用しないでください。
bit0
TBI:
送信バスアイドル検出フラグビッ
ト
SOTn 端子に送信動作がない場合は "1" になり
ます。動作モード 2 のマスタモード時 (MS=0)
に本ビットを使用してください。
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471
第 20 章 LIN-UART
20.4 LIN-UART のレジスタ
20.4.7
MB90860E Series
ボーレートジェネレータレジスタ 0, 1
(BGRn0, BGRn1)
ボーレートジェネレータレジスタ 0, 1(BGRn0, BGRn1) は , シリアルクロックの分周
比を設定します。また , 送信リロードカウンタのカウント値を読み出すことができま
す。
■ ボーレートジェネレータレジスタ (BGRn0, BGRn1) のビット構成
図 20.4-8 にボーレートジェネレータレジスタ (BGRn0, BGRn1) のビット構成を示しま
す。
図 20.4-8 ボーレートジェネレータレジスタ (BGRn0, BGRn1) のビット構成
初期値
アドレス bit15 bit14 bit13bit12bit11bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
00000000B
BGR00: 000026H
00000000B
BGR01: 000027H
R R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
BGR10: 00002EH
BGR11: 00002FH
BGR20: 0000DEH
BGR21: 0000DFH
BGR30: 007956H
BGR31: 007957H
bit7 ∼ bit0
ボーレートジェネレータレジスタ n0
BGR40: 00795EH
リロードカウンタ
0 ∼ 7 への書込み
書込み
BGR41: 00795FH
読出し
送信リロードカウンタビット 0 ∼ 7 の読出し
bit14 ∼ bit8
書込み
読出し
ボーレートジェネレータレジスタ n1
リロードカウンタ 8 ∼ 14 への書込み
送信リロードカウンタビット 8 ∼ 14 の読出し
bit15
未使用ビット
読出し値は "0" です。書込みは動作に影響しません。
R/W : リード / ライト可能
R
: リードオンリ
n = 0, 1, 2, 3, 4
ボーレートジェネレータレジスタはシリアルクロックの分周比を設定します。
BGRn1 は上位ビット , BGRn0 は下位ビットに対応し , カウンタのリロード値の書込み
と送信リロードカウンタ値の読出しが可能です。また , バイト・ワードアクセスできま
す。
ボーレートジェネレータレジスタに "0" 以外のリロード値を書き込むとリロードカウ
ンタはカウントを開始します。
472
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第 20 章 LIN-UART
20.5 LIN-UART の割込み
MB90860E Series
20.5
LIN-UART の割込み
LIN-UART には , 受信割込みと送信割込みがあり , 次に示す要因で割込み要求を発生
させることができます。
• 受信データが受信データレジスタ (RDR) にセットされた場合 , または受信エラー
が発生した場合。
• 送信データが送信データレジスタ (TDR) から送信用シフトレジスタに転送され ,
送信が開始された場合。
• LIN Synch break 検出。
それぞれの割込みは拡張インテリジェント I/O サービス (EI2OS) および DMA に対応
しています。
■ LIN-UART の割込み
LIN-UART の割込み制御ビットと割込み要因は表 20.5-1 のようになっています。
表 20.5-1 LIN-UART の割込み制御ビットと割込み要因
割込み
送受信 /
フラグ
要求フラグ
レジスタ
キャプチャ
ビット
0
1
2
3
割込み要因
割込み要因
許可ビット
受信データの
RDR 書込み
RDRF
SSR
○
○
○
ORE
SSR
○
○
○
FRE
SSR
○
○
△
PE
SSR
○
×
△
× パリティエラー
LBD
ESCR
×
×
×
○
LIN Synch break
ESCR:LBIE
検出
TDRE
SSR
○
○
○
○
送信レジスタが SSR:TIE
空
ICP0/1/6/7
ICS01/
ICS67
×
×
×
ICP0/1/6/7
ICS01/
ICS67
×
×
×
受信
送信
動作モード
インプット
キャプチャ
○
オーバラン
エラー
フレーミング
○
エラー
○
SSR:RIE
割込み要求フラグの
クリア
受信データの読出し ,
プログラマブルリ
セットビット
(SMR:UPCL) への "1"
書込み
受信エラーフラグク
リアビット
(SCR:CRE) への "1"
書込み , プログラマ
ブルリセットビット
(SMR:UPCL) への "1"
書込み
ESCR:LBD への "0"
書込み , プログラマ
ブルリセットビット
(SMR:UPCL) への "1"
書込み
送信データの書込み ,
LIN Synch break 生成
ビット (ECCR:LBR)
への "1" 書込み
LIN Synch field
○ の 1 回目の立下
ICS01:ICE0/1 ICP0/1/6/7 をディセー
りエッジ
LIN Synch field ICS67:ICE6/7 ブル
○ の 5 回目の立下
りエッジ
○ : 使用ビット
× : 未使用ビット
△ : ECCR: SSM=1 のみ使用可能
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473
第 20 章 LIN-UART
20.5 LIN-UART の割込み
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● 受信割込み
以下に示す動作が , 受信モードで発生するとシリアルステータスレジスタ (SSR) の各フ
ラグビットは "1" に設定されます。
データ受信完了
受信データが受信シフトレジスタから受信データレジスタ (RDR) へ転送され
た場合 (RDRF=1)。
オーバランエラー
RDRF=1 で , RDR が CPU によってリードされずに , 次の受信データが受信シ
フトレジスタから受信データレジスタ (RDR) へ転送された場合 (ORE=1)。
フレーミングエラー
ストップビット受信エラー (FRE=1)。
パリティエラー
パリティ検出エラー (PE=1)。
上記のフラグビットいずれかが "1" のとき , 受信割込みが許可 (SSR:RIE=1) されている
と , 受信割込み要求が発生します。
RDRF フラグは , 受信データレジスタ (RDR) を読み出すと , 自動的に "0" にクリアされ
ます。エラーフラグはシリアル制御レジスタ (SCR) の受信エラーフラグクリアビット
(CRE) に "1" を書き込むと , すべて "0" にクリアされます。
<注意事項>
CRE ビットは受信動作禁止 (RXE=0) 後に受信エラーフラグをクリアしてくださ
い。
受信動作を禁止せずに受信エラーフラグをクリアにすると , そのタイミングで受信
をいったん中断し , その後再開します。
このため , 受信再開時に正常なデータを受信しない場合があります。
● 送信割込み
送信データが送信データレジスタ (TDR) から送信シフトレジスタに転送され , 送信が
開始されると , シリアルステータスレジスタ (SSR) の送信データレジスタエンプティフ
ラグビット (TDRE) が "1" にセットされます。この場合 , 送信割込みが許可 (SSR:TIE=1)
されていると , 送信割込み要求が発生します。
<注意事項>
ハードウェアリセット / ソフトウェアリセット後の TDRE の初期値が "1" であるた
め , TIE ビットが "1" に設定されると直ちに割込みが発生します。また TDRE
は , 送信データレジスタ (TDR) にデータを書き込むか , LIN Synch break 生成ビッ
ト (ECCR:LBR) へ "1" を書き込むことでクリアされます。
● LIN Synch break 割込み
動作モード 3 で , LIN スレーブ動作をする場合に機能します。
バス ( シリアル入力 ) が 11 ビットの間以上 "0" になると , 拡張ステータス制御レジスタ
(ESCR) の LIN Synch break 検出フラグビット (LBD) は "1" にセットされます。LIN Synch
break 割込みと LBD フラグは , LBD フラグの "0" 書込みでクリアされます。LIN Synch
field でキャプチャ割込みが発生する前に LBD フラグをクリアしてください。
LIN Synch break 検出を行う際には , 受信禁止 (SCR:RXE=0) にする必要があります。
474
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第 20 章 LIN-UART
20.5 LIN-UART の割込み
MB90860E Series
● LIN Synch field エッジ検出割込み
動作モード 3 で , LIN スレーブ動作をする場合に機能します。
LIN Synch break 検出後 , 内部信号は LIN Synch field の 1 回目の立下りエッジで "1" に
セットされ , 5 回目の立下りエッジ後に "0" にセットされます。内部信号をキャプチャ
へ (ICU0/1/6/7) 入力するようにキャプチャ側で設定 , かつ両方のエッジを検出するよう
に設定し , キャプチャ割込みが許可のとき割込みが発生します。
キャプチャで検出されたカウント値の差は, マスタのシリアルクロック8ビット分に相
当し , 新しいボーレートを計算することができます。
スタートビットの立下りエッジを検出すると , リロードカウンタは自動的に再スター
トします。
■ LIN-UART の割込みと EI2OS
表 20.5-2 LIN-UART の割込みと EI2OS
割込み制御レジスタ
チャネル
ベクタテーブルのアドレス
EI2OS
割込み番号
レジスタ名
アドレス
下位
上位
バンク
DMA
チャネル
LIN-UART0 受信
#35(23H)
ICR12
0000BCH
FFFF70H
FFFF71H
FFFF72H
*1
DRQ10*3
LIN-UART0 送信
#36(24H)
ICR12
0000BCH
FFFF6CH
FFFF6DH
FFFF6EH
*2
DRQ11
LIN-UART1/3 受信
#37(25H)
ICR13
0000BDH
FFFF68H
FFFF69H
FFFF6AH
*1
DRQ12*3
LIN-UART1/3 送信
#38(26H)
ICR13
0000BDH
FFFF64H
FFFF65H
FFFF66H
*2
DRQ13
LIN-UART2/4 受信
#39(27H)
ICR14
0000BEH
FFFF60H
FFFF61H
FFFF62H
*1
DRQ14*3
LIN-UART2/4 送信
#40(28H)
ICR14
0000BEH
FFFF5CH
FFFF5DH
FFFF5EH
*2
DRQ15
*1: ICR12 ∼ ICR14 は複数の割込み要因と共有しているためそれらの割込み要因を割込みとして使用しない場合
のみ使用可能。
受信エラー検出時 , EI2OS 停止機能あり。
*2: ICR12 ∼ ICR14 は複数の割込み要因と共有しているためそれらの割込み要因を割込みとして使用しない場合
のみ使用可能。
*3: 受信エラー検出時 , DMA 停止機能あり。
■ LIN-UART の EI2OS 機能
LIN-UART は EI2OS 対応の回路を有しています。このため , 受信 / 送信の各割込みで
別々に EI2OS を起動することができます。
● 受信時
割込み制御レジスタを , 送信割込みや他の UART と共有していますので , ほかの割込み
がイネーブルでない場合のみ EI2OS を使用できます。
● 送信時
割込み制御レジスタを , 受信割込みや他の UART と共有していますので , ほかの割込み
をイネーブルしていない場合だけ , EI2OS を使用できます。
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第 20 章 LIN-UART
20.5 LIN-UART の割込み
MB90860E Series
受信割込み発生とフラグセットのタイミング
20.5.1
受信時の割込みとしては , 受信完了 (SSR:RDRF), および受信エラーの発生
(SSR:PE, ORE, FRE) があります。
■ 受信割込み発生とフラグセットのタイミング
モード 0, 1, 2(SSM=1), 3 で最初のストップビットの検出 , またはモード 2(SSM=0) で最
終データビットが検出されることにより , 受信データが受信データレジスタ (RDR) に
格納されます。受信が完了したとき (SSR:RDRF=1) または受信エラーが発生 (SSR:PE,
ORE, FRE=1) す る と 各 フ ラ グ が セ ッ ト さ れ ま す。そ の と き , 受 信 割 込 み が 許 可
(SSR:RIE=1) されていると受信割込みが発生します。
<注意事項>
各モードで受信エラーが発生したときは , 受信データレジスタ (RDR) のデータは
無効となります。
図 20.5-1 に , 受信動作とフラグセットのタイミングを示します。
図 20.5-1 受信動作とフラグセットのタイミング
受信データ
( モード 0/ モード 3)
ST
D0
D1
D2
…
D5
D6
D7/P
SP
ST
受信データ
( モード 1)
ST
D0
D1
D2
…
D6
D7
AD
SP
ST
D0
D1
D2
…
D4
D5
D6
D7
D0
受信データ
( モード 2)
PE*1, FRE
RDRF
ORE*2
(RDRF = 1)
受信割込み発生
*1: モード 1, モード 3 で PE フラグは常に "0" となります。
*2: 受信データが読み出される前に (RDRF = 1) , 次のデータが転送されるとオーバランエラーが発生します。
ST: スタートビット SP: ストップビット AD: モード 1 ( マルチプロセッサ ) アドレスデータ選択ビット
<注意事項>
図 20.5-1 はモード 0 におけるすべての受信動作を表している訳ではありません。
"7P1" と "8N1"(P=" 偶数パリティ " または " 奇数パリティ ") の例のみ示されていま
す。
図 20.5-2 ORE フラグセットタイミング
受信データ
RDRF
ORE
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第 20 章 LIN-UART
MB90860E Series
20.5 LIN-UART の割込み
20.5.2
送信割込み発生とフラグセットのタイミング
送信時の割込みは , 送信データが送信データレジスタ (TDR) から送信用シフトレジ
スタに転送され , 送信が開始されると発生します。
■ 送信割込み発生とフラグセットのタイミング
送信データレジスタ (TDR) に書き込まれたデータが送信シフトレジスタに転送され ,
送信が開始されると , 次のデータの書込みが可能な状態 (SSR:TDRE=1) になります。そ
のとき , 送信割込みが許可 (SSR:TIE=1) されていると , 送信割込みが発生します。
TDRE ビットはリードオンリビットなので , 送信データレジスタ (TDR) へのデータ書
込みのみにより "0" にクリアされます。
図 20.5-3 に LIN-UART の各モードに設定したときの送信動作とフラグセットのタイミ
ングについて示します。
図 20.5-3 送信動作とフラグセットのタイミング
送信割込み発生
送信割込み発生
モード 0 ∼モード 2
(SSM=1) または
モード 3: TDR 書込み
TDRE
シリアル出力
ST
D0 D1 D2 D3
D4 D5 D6 D7
P
AD
SP ST
D0 D1 D2 D3 D4 D5 D6 D7
P
AD
SP
送信割込み発生
送信割込み発生
モード 2 (SSM = 0) :
TDR 書込み
TDRE
シリアル出力
D0
D1 D2 D3 D4 D5 D6
D7 D0
D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3
D4
ST: スタートビット D0…D7: データビット P: パリティ ( モード 0, モード 2 で SSM=1) SP: ストップビット
AD: アドレスデータ選択ビット ( モード 1)
<注意事項>
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図 20.5-3 はモード 0 におけるすべての送信動作については説明していません。
"8p1" (p=" 偶数パリティ " または " 奇数パリティ ") についてのみ示されています。
パリティビットとアドレスデータ選択ビットはモード 3 の場合 , もしくはモード 2
で SSM=0 の場合には送信されません。
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477
第 20 章 LIN-UART
20.5 LIN-UART の割込み
MB90860E Series
■ 送信割込み要求発生タイミング
送信割込みが許可されている場合に(SSR:TIE=1), TDREフラグが"1"にセットされると,
送信割込みが発生します。
<注意事項>
478
初期状態では , TDRE ビットが "1" になっていますので , 送信割込みを許可
(SSR:TIE=1) にすると直ちに送信割込みが発生します。TDRE ビットのクリアは
送信データレジスタ (TDR) に新規データを書き込むしかありませんので , 送信割
込み許可のタイミングには注意してください。
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20.6
LIN-UART のボーレート
第 20 章 LIN-UART
20.6 LIN-UART のボーレート
LIN-UART の送受信クロックソースは , 次のいずれかを選択できます。
• 専用ボーレートジェネレータ ( リロードカウンタ )
• 外部クロックをボーレートジェネレータに入力 ( リロードカウンタ )
• 外部クロック (SCKn 端子入力クロックの直接使用 )
■ LIN-UART ボーレート選択
ボーレートは次の 3 種類の中から 1 種類を選択できます。ボーレートの選択回路を図
20.6-1 に示します。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られるボー
レート
2 つの内部リロードカウンタがあり , それぞれ送受信シリアルクロックに対応していま
す。ボーレートジェネレータレジスタ 1, 0 (BGRn1, BGRn0) で 15 ビットのリロード値
を設定することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で内部クロックを分周します。
非同期モード , 同期モード ( マスタ ) 時に使用します。
クロックソースの設定は , 内部クロックとボーレートジェネレータクロック使用を選
択 (SMR:EXT=0, OTO=0) してください。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で外部クロックを分周して得られるボー
レート
リロードカウンタのクロックソースに外部クロックを使用します。
ボーレートジェネレータレジスタ 1, 0(BGRn1, BGRn0) で 15 ビットのリロード値を設
定することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で外部クロックを分周します。
非同期モード時に使用します。
クロックソースの設定は , 外部クロックとボーレートジェネレータクロック使用を選
択 (SMR:EXT=1, OTO=0) してください。
本モードは特殊な周波数の発振子を分周して使用するケースを想定して用意されてい
ます。
● 外部クロック (1 対 1 モード ) によるボーレート
LIN-UART のクロック入力端子 (SCKn) から入力されたクロックを , そのままボーレー
トとして使用します ( 同期モード 2 スレーブ動作 (ECCR:MS=1))。
同期モード ( スレーブ ) 時に使用します。
クロックソースの設定は , 外部クロックと外部クロック直接使用を選択 (SMR:EXT=1,
OTO=1) してください。
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479
第 20 章 LIN-UART
20.6 LIN-UART のボーレート
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図 20.6-1 LIN-UART ボーレート選択回路
REST
スタートビット
立下りエッジ検出
リロード値 : v
Rxc = 0?
セット
受信
リロード
15 ビットリロードカウンタ
Rxc = v/2?
FF
受信クロック
0
リセット
1
リロード値 : v
CLK
0
SCKn
( 外部クロック
入力 )
1
EXT
Txc = 0?
送信
15 ビットリロードカウンタ リロード
カウンタ値 : TXC
Txc = v/2?
セット
FF
OTO
0
リセット
1
送信クロック
内部データバス
EXT
REST
OTO
SMRn
レジスタ
BGR14
BGR13
BGR12
BGR11
BGR10
BGR9
BGR8
BGRn1
レジスタ
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
BGRn0
レジスタ
n=0,1,2,3,4
480
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第 20 章 LIN-UART
20.6 LIN-UART のボーレート
MB90860E Series
20.6.1
ボーレート設定
ボーレートの設定を示します。また , シリアルクロック周波数の計算結果を示しま
す。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1, 0 (BGRn1,
BGRn0) で設定します。
ボーレートの計算式を以下に示します。
リロード値 :
v = (φ / b) − 1
v: リロード値 b: ボーレート φ: マシンクロック , 外部クロック周波数
計算例
マシンクロック16MHz, 内部クロック使用, ボーレートを19200 bpsに設定する場合,
次のようになります。
リロード値 :
6
v=
× 10
( 1619200
) − 1 = 832
よって実際のボーレートは下記の様に計算できます。
b=
<注意事項>
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φ
(v + 1)
=
16 × 106
= 19207.6831
833
リロード値を "0" に設定するとリロードカウンタは停止します。そのため , 最低の
分周比は 2 になります。
非同期モードで送受信する際 , 5 回オーバサンプリングして受信値を決定するた
め , リロード値を最低でも 4 に設定する必要があります。
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481
第 20 章 LIN-UART
20.6 LIN-UART のボーレート
MB90860E Series
■ 各クロック速度のリロード値とボーレート
各クロック速度のリロード値とボーレートを , 表 20.6-1 に示します。
表 20.6-1 リロード値とボーレート
8 MHz
ボー
レート
リロード
値
10 MHz
16 MHz
20 MHz
24 MHz
dev. リロード dev. リロード dev. リロード dev. リロード dev.
値
値
値
値
4M
―
―
―
―
―
―
―
―
5
0
2M
―
―
―
―
7
0
9
0
11
0
1M
7
0
9
0
15
0
19
0
23
0
500000
15
0
19
0
31
0
39
0
47
0
460800
―
―
―
―
―
―
―
―
51
− 0.16
250000
31
0
39
0
63
0
79
0
95
0
230400
―
―
―
―
―
―
―
―
103
− 0.16
153600
51
− 0.16
64
− 0.16
103
− 0.16
129
− 0.16
155
− 0.16
125000
63
0
79
0
127
0
159
0
191
0
115200
68
− 0.64
86
0.22
138
0.08
173
0.22
207
− 0.16
76800
103
− 0.16
129
− 0.16
207
− 0.16
259
− 0.16
311
− 0.16
57600
138
0.08
173
0.22
277
0.08
346
− 0.06
416
0.08
38400
207
− 0.16
259
− 0.16
416
0.08
520
0.03
624
0
28800
277
0.08
346
< 0.01
554
− 0.01
693
− 0.06
832
− 0.03
19200
416
0.08
520
0.03
832
− 0.03
1041
0.03
1249
0
10417
767
< 0.01
959
< 0.01
1535
< 0.01
1919
< 0.01
2303
< 0.01
9600
832
0.04
1041
0.03
1666
0.02
2083
0.03
2499
0
7200
1110
< 0.01
1388
< 0.01
2221
< 0.01
2777
< 0.01
3332
< 0.01
4800
1666
0.02
2082
− 0.02
3332
< 0.01
4166
< 0.01
4999
0
2400
3332
< 0.01
4166
< 0.01
6666
< 0.01
8332
< 0.01
9999
0
1200
6666
< 0.01
8334
0.02
13332
< 0.01
16666
< 0.01
19999
0
600
13332
< 0.01
16666
< 0.01
26666
< 0.01
―
―
―
―
300
26666
< 0.01
―
―
―
―
―
―
―
―
周波数偏差 (dev.) の単位は % です。
<注意事項>
同期モード時の最大ボーレートは , マシンクロックの 1/6(value=5) です。
■ 外部クロック
LIN-UART シリアルモードレジスタ (SMR) の EXT ビットに "1" を書き込むと , 外部ク
ロックが選択されます。ボーレートジェネレータで外部クロックは内部クロックと同
じように使用できます。
動作モード 2 でスレーブ動作を使用する際に , 1 対 1 外部クロック入力モード
(SMR:OTO=1) を選択します。このモードでは , SCKn に入力された外部クロックを
UART のシリアルクロックに直接入力します。
<注意事項>
482
外部クロック信号は LIN-UART で内部クロックに同期します。したがって , 同期
化不可能な外部クロックの場合 , LIN-UART は動作が不安定になります。
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第 20 章 LIN-UART
20.6 LIN-UART のボーレート
MB90860E Series
■ リロードカウンタの動作
リロード値を 832 としたときの 2 つのリロードカウンタの動作を図 20.6-2 に示します。
図 20.6-2 リロードカウンタの動作
送受信クロック
リロード
カウンタ
001
000
832
831
830
829
828
827
413
412
411
410
リロードカウンタ値
送受信クロック
リロード
カウンタ
417
<注意事項>
CM44-10144-4
416
415
414
シリアルクロック信号の立下りエッジは , リロード値を 2 で割った値 ( (v+1)/2) を
カウントした後に発生します。
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483
第 20 章 LIN-UART
20.6 LIN-UART のボーレート
20.6.2
MB90860E Series
リロードカウンタ
専用ボーレートジェネレータとして機能する 15 ビットのリロードカウンタです。 外
部クロックまたは内部クロックより送受信クロックを生成します。
また送信リロードカウンタのカウント値をボーレートジェネレータレジスタ
(BGRn1, BGRn0) より読み出すことができます。
■ リロードカウンタの機能
リロードカウンタには , 送信リロードカウンタと受信リロードカウンタがあり , 専用
ボーレートジェネレータとして機能します。リロード値に対する 15 ビットレジスタか
ら構成されており , 外部クロックまたは内部クロックより送受信クロックを生成しま
す。また , 送信リロードカウンタのカウント値をボーレートジェネレータレジスタ
(BGRn1, BGRn0) より読み出すことができます。
● カウントの開始
ボーレートジェネレータレジスタ (BGRn1, BGRn0) に "0" 以外のリロード値を書き込む
と , リロードカウンタはカウントを開始します。
● 再スタート
リロードカウンタは下記の条件で再スタートされます。
送信 / 受信リロードカウンタ共通
• ボーレートジェネレータレジスタ (BGR1, BGR0) への書込み
• UART プログラマブルリセット (SMR:UPCL ビット )
• プログラマブル再スタート (SMR:REST ビット )
受信リロードカウンタ
• 非同期モードでのスタートビット立下りエッジ検出
484
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第 20 章 LIN-UART
20.6 LIN-UART のボーレート
MB90860E Series
シリアルモードレジスタ (SMR) の REST ビットを "1" にセットすると , 次のクロッ
クサイクルで 2 つのリロードカウンタは再スタートします。
この機能により送信リロードカウンタを簡易的なタイマとして利用することが可
能です。
本機能の使用例を図 20.6-3 に示します ( リロード値 100 の場合 ) 。
図 20.6-3 リロードタイマの再スタートによる簡易タイマの使用例
マシンクロック
リロードカウンタ
クロック出力
REST
リロード
カウンタ
37
36
35 100
99
98
97
96
95
94
93
92
91
90
89
88
87
BGRn0/BGRn1
リード
90
データバス
: 不定
この例では , 再スタート後のマシンサイクル数 cyc は下式で求められます。
cyc = v - c + 1 = 100 - 90 + 1 = 11
v : リロード値 , c : リロードカウンタの値
<注意事項>
SMR:UPCL ビットに 1 を書き込むことで UART をリセットした場合にも , リロー
ドカウンタは再スタートします。
• 自動再スタート ( 受信リロードカウンタのみ )
非同期モードでスタートビット立下りエッジが検出されると , 受信リロードカウン
タが再スタートします。これは受信シフトレジスタを受信データに同期させるため
の機能です。
● カウンタのクリア
リセットによりボーレートジェネレータレジスタ (BGRn1, BGRn0) のリロード値とリ
ロードカウンタが 00H にクリアされ , リロードカウンタは停止します。
LIN-UART リセット (SMR:UPCL への "1" 書込み ) でカウンタ値は一時 00H にクリアさ
れますが , リロード値は保持されていますのでリロードカウンタは再スタートします。
再スタートの設定 (SMR:REST への "1" 書込み ) ではカウンタ値は 00H にクリアされず
に再スタートします。
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485
第 20 章 LIN-UART
20.7 LIN-UART の動作
20.7
MB90860E Series
LIN-UART の動作
LIN-UART は , モード 0 の双方向シリアル通信 , モード 1 のマスタ / スレーブマルチ
プロセッサ通信 , モード 2, 3 のマスタ / スレーブ双方向通信で動作します。
■ LIN-UART の動作
● 動作モード
LIN-UART の動作モードにはモード 0 ∼ 3 の 4 種類があり , 表 20.7-1 に示すように CPU
間の接続方式やデータ転送方式を選択することができます。
表 20.7-1 LIN-UART の動作モード
データ長
動作モード
同期方式
パリティなし
0
ノーマルモード
1
マルチプロセッサ
モード
2
ノーマルモード
3
LIN モード
パリティあり
7 ビットまたは 8 ビット
7 ビットまたは
非同期
―
8 ビット + 1*
1 ビット
または
2 ビット
非同期
8
8
ストップビット長
―
同期
なし , 1 ビット , 2
ビット
非同期
1 ビット
データビット
フォーマット
LSB ファースト
MSB ファースト
LSB ファースト
―: 設定不可
*: "+1" はマルチプロセッサモードで通信制御用に使用されるアドレス / データ選択ビット (AD) です。
<注意事項>
モード 1 でマスタ / スレーブ接続されたシステムにおいて , マスタとスレーブいず
れの動作にも対応しています。モード 3 では , 通信フォーマットが 8N1, LSB
ファーストに固定されます。
モード切換えを行った場合 , すべての送受信動作は打ち切られ , 次の動作待ち状態
になります。
■ CPU 間接続方式
外部クロック 1 対 1 接続 ( ノーマルモード ) とマスタ / スレーブ型接続 ( マルチプロ
セッサモード ) のどちらかを選択できます。どちらの方式でも , データ長 , パリティ有
無 , 同期方式などは , すべての CPU で統一しておく必要があり , 動作モードを次のよう
に選択します。
• 1 対 1 接続の場合 : 2 つの CPU で動作モード 0, 動作モード 2 のいずれかの同じ方
式を採用する必要があります。非同期方式では動作モード 0, 同
期方式では動作モード 2 を選択してください。また , 動作モー
ド 2 では 1 つの CPU をマスタへ , もう 1 つの CPU をスレーブへ
設定してください。
• マスタ / スレーブ型接続の場合 : 動作モード 1 を選択します。マスタ / スレーブシ
ステムとして使用してください。
486
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第 20 章 LIN-UART
20.7 LIN-UART の動作
MB90860E Series
■ 同期方式
非同期方式において , 受信クロックは受信スタートビットの立下りエッジに同期しま
す。同期方式では , マスタのクロック信号またはマスタとして動作したときのクロック
信号によって同期させることができます。
■ 信号方式
NRZ(Non Return to Zero) 形式です。
■ 送受信許可
LIN-UART は送信と受信の動作をそれぞれ SCR:TXE ビットと SCR:RXE ビットによっ
て制御します。送信または受信をディセーブルに設定する場合は , 下記のように行って
ください。
• 受信をディセーブルする場合 , 受信動作中であれば , 受信が終了するのを待ち , 受信
データレジスタ RDR を読み出してから 行ってください。
• 送信をディセーブルする場合 , 送信動作中であれば , 送信動作が終了するのを待っ
てから行ってください。
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487
第 20 章 LIN-UART
20.7 LIN-UART の動作
20.7.1
MB90860E Series
非同期モード ( 動作モード 0, 1) の動作
LIN-UART を動作モード 0( ノーマルモード ), または動作モード 1( マルチプロセッ
サモード ) で使用する場合 , 転送方式は非同期となります。
■ 非同期モードの動作
● 送受信データフォーマット
送受信データは必ずスタートビット ("L" レベル ) から始まり , 指定されたデータビッ
ト長の送受信が行われ , 少なくとも 1 ビットのストップビット ("H" レベル ) で終了し
ます。
ビット転送方向 (LSB ファーストまたは MSB ファースト ) はシリアルステータスレジ
スタ (SSR) の BDS ビットで決定されます。パリティありの場合 , パリティビットは常
に最終データビットと最初のストップビットの間に置かれます。
動作モード 0 では , データ長は 7 ビットまたは 8 ビットを選択します。パリティは , あ
り / なしの選択ができます。また , ストップビット長 (1 または 2) が選択可能です。
動作モード 1 では , データ長は 7 または 8 ビットで , パリティは付加されず , アドレス /
データビットが付加されます。ストップビット長 (1 または 2) を選択できます。
送受信フレームのビット長計算式は , 以下のようになります。
長さ = 1 + d + p + s
(d= データビット数 [7 または 8], p= パリティ [0 または 1],
s= ストップビットの数 [1 または 2])
図 20.7-1 に , 非同期モードの場合のデータフォーマットを示します。
488
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第 20 章 LIN-UART
20.7 LIN-UART の動作
MB90860E Series
図 20.7-1 送受信データフォーマット ( 動作モード 0, 1)
[ 動作モード 0]
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SP
P なし
データ 8 ビット
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
SP
SP
P あり
P なし
データ 7 ビット
ST
D0
D1
D2
D3
D4
D5
D6
P
SP
SP
ST
D0
D1
D2
D3
D4
D5
D6
P
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP
ST
D0
D1
D2
D3
D4
D5
D6 A/D SP
SP
ST
D0
D1
D2
D3
D4
D5
D6 A/D SP
P あり
[ 動作モード 1]
SP
データ 8 ビット
データ 7 ビット
ST
SP
P
AD
: スタートビット
: ストップモード
: パリティビット
: アドレス / データビット
<注意事項>
シリアルステータスレジスタ (SSR) の BDS ビットを "1"(MSB ファースト ) に設
定する場合 , ビットは D7, D6, …D1, D0(P) の順序で処理されます。
● 送信動作
シリアルステータスレジスタ (SSR) の送信データレジスタエンプティフラグビット
(TDRE) が "1" であれば , 送信データレジスタ (TDR) に送信データを書き込むことがで
きます。データを書き込むと TDRE フラグは "0" になります。このとき , 送信が許可さ
れていれば ( シリアルコントロールレジスタ (SCR) の TXE=1), データは送信シフトレ
ジスタに書き込まれ , シリアルクロックの次のサイクルで , スタートビットから順に送
信が開始されます。
送信割込みが許可されていれば (TIE=1), TDRE フラグがセットされると割込みが発生
されます。TDRE の初期値は "1" であるため , その状態で TIE に "1" を書き込むと直ち
に割込みが発生しますので注意してください。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , TDR の MSB が未使用ビット
になります。
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第 20 章 LIN-UART
20.7 LIN-UART の動作
<注意事項>
MB90860E Series
送信データエンプティフラグビット (SSR:TDRE) の初期値が "1" になっている
ため , 送信割込みが許可 (SSR:TIE=1) されると直ちに割込みが発生します。
● 受信動作
受信動作が許可 (SCR:RXE=1) されていると , 受信動作を行います。スタートビットを
検出すると , シリアル制御レジスタ (SCR) で設定しているデータフォーマットに従っ
て 1 フレームデータの受信が行われます。エラーが発生した場合にはエラーフラグ
(SSR:PE, ORE, FRE) がセットされます。1 フレームの受信が完了すると , 受信データは
受信シフトレジスタから受信データレジスタ (RDR) へ転送され , 受信データレジスタ
フルフラグビット (SSR:RDRF) が "1" にセットされます。このとき , 受信割込み要求が
許可 (SSR:RIE=1) されていると受信割込み要求を出力します。
受信データを読み出す際には , 1 フレームデータの受信完了後に , エラーフラグの状態
を確認し , 正常に受信が行われていれば受信データレジスタ (RDR) から受信データを
読み出してください。受信エラーが発生している場合には , エラー処理を行ってくださ
い。
受信データの読出しで , 受信データレジスタフルフラグビット (SSR:RDRF) は "0" にク
リアされます。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , TDR の MSB が未使用ビット
になります。
<注意事項>
受信データレジスタ (RDR) のデータは , 受信データレジスタフルフラグビット
(SSR:RDRF) が "1" にセットされ , エラーが発生しなかった (SSR:PE, ORE,
FRE=0) 場合に有効となります。
● 使用クロック
内部クロックまたは外部クロックを使用します。ボーレートは , ボーレートジェネレー
タを選択 (SMR:EXT=0 または 1, OTO=0) してください。
● ストップビット
送信時に , 1 ビットまたは 2 ビットのストップビットを選択できます。
2 ビットのストッ
プビットを選択したときは , 両方のストップビットが受信時に検出されます。
最初のストップビットが検出されると受信データレジスタフルフラグ (SSR:RDRF) が
"1" になります。その後スタートビットが検出されない場合 , 受信バスアイドルフラグ
(ECCR:RBI) が "1" になり , 受信動作がないことを示します。
● エラー検出
モード 0 では , パリティエラー , オーバランエラー , フレームエラーが検出できます。
モード 1 では , オーバラン , フレームエラーが検出できます。パリティエラーは検出で
きません。
490
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第 20 章 LIN-UART
20.7 LIN-UART の動作
MB90860E Series
● パリティ
パリティビットの付加 ( 送信時 ), 検出 ( 受信時 ) を設定できます。
パリティ許可ビット (SCR:PEN) でパリティの有無を , パリティ選択ビット (SCR:P) で
偶数 / 奇数パリティを選択できます。
動作モード 1 では , パリティを使用できません。
図 20.7-2 パリティ有効時の送信データ
SIN
ST
SP
1 0 1 1 0 0 0 0 0
SOT
ST
偶数パリティにて受信時
パリティエラー発生
(SCR: P = 0)
SP
偶数パリティの送信
(SCR: P = 0)
SP
奇数パリティの送信
(SCR: P = 1)
1 0 1 1 0 0 0 0 1
SOT
ST
1 0 1 1 0 0 0 0 0
データ
パリティ
ST: スタートビット SP: ストップビット パリティあり (PEN = 1) の場合
( 注意事項 ) 動作モード 1 では , パリティは使用できません。
● データ信号方式
NRZ データフォーマットです。
● データ転移方法
データビット転送方法を LSB ファーストまたは MSB ファーストに選択できます。
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491
第 20 章 LIN-UART
20.7 LIN-UART の動作
20.7.2
MB90860E Series
同期モード ( 動作モード 2) の動作
LIN-UART を動作モード 2( ノーマルモード ) で使用する場合 , 転送方式はクロック
同期となります。
■ 同期モード ( 動作モード 2) の動作
● 送受信データフォーマット
同期モードでは , 8 ビットデータを送受信し , スタートビット , ストップビットの有無
を選択 (ECCR:SSM) できます。またスタート / ストップあり (ECCR:SSM=1) のとき , パ
リティビットの有無を選択 (SCR:PEN) できます。
図 20.7-3 に同期モード使用時のデータフォーマットを示します。
図 20.7-3 送受信データフォーマット ( 動作モード 2)
送受信データ
(ECCR:SSM=0, SCR:PEN=0)
D0
D1
D2
D3
D4
D5
D6
D7
送受信データ
(ECCR:SSM=1, SCR:PEN=0)
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
送受信データ
(ECCR:SSM=1, SCR:PEN=1)
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
*
SP
*
SP
SP
*: 2 ストップビットに設定 (SCR: SBL = 1) した場合
ST: スタートビット SP: ストップビット P: パリティビット LSB ファーストの場合
● クロック反転機能
拡張ステータス制御レジスタ ESCR の SCES ビットが "1" の場合 , シリアルクロックは
反転します。スレーブモードでは UART は受信したシリアルクロックの立下りエッジ
でデータをサンプリングします。マスタモードでは SCES ビットが "1" のとき , マーク
レベルが "0" になることにご注意ください。
図 20.7-4 クロック反転時の送信データフォーマット
送受信クロック
(SCES = 0, CCO = 0):
マークレベル
送受信クロック
(SCES = 1, CCO = 0):
マークレベル
送受信データ (SSM = 1)
( パリティなし ,
1 ストップビットのとき )
ST
SP
データフレーム
● スタート / ストップビット
拡張通信制御レジスタ ECCR の SSM ビットが "1" の場合には , 非同期モードのように
スタートビットとストップビットが付加されます。
492
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第 20 章 LIN-UART
20.7 LIN-UART の動作
MB90860E Series
● クロックの供給
クロック同期モード ( ノーマル ) では , 送受信ビット数はクロックサイクル数と同じで
なければなりません。スタート / ストップビットが許可されている場合は追加された
スタート / ストップビット分まで一致している必要があります。
マスタモード (ECCR: MS = 0) でシリアルクロック出力許可 (SMR: SCKE = 1) を選択
した場合は , 送受信時には同期クロックが自動的に出力されます。スレーブモード
(ECCR: MS = 1) またはシリアルクロック出力禁止 (SMR: SCKE = 0) を選択した場合
には , 送受信データの各ビット分のクロックが外部から供給される必要があります。
送受信動作に関係ない場合にはクロック信号はマークレベルに保たれる必要がありま
す。
ECCR の SCDE ビットを "1" に設定すると , 図 20.7-5 に示すように遅延した送信クロッ
クを出力します。本機能は , 受信側のデバイスが , クロックの立上りエッジ , または立
下りエッジでデータをサンプリングする場合に必要となります。
図 20.7-5 送信クロックの遅延 (SCDE=1)
送信データ書込み
Reception data sample edge (SCES = 0)
マークレベル
送受信クロック
( ノーマル )
マークレベル
送信クロック
(SCDE=1)
送受信データ
マークレベル
0
1
1
0
LSB
1
0
0
データ
1
MSB
拡張ステータスレジスタ ESCR の SCES ビットが "1" の場合 , UART のクロックは反転
し , 受信データをクロックの立下りエッジでサンプリングします。このとき , シリアル
データがクロック立下りタイミングで有効な値になる必要があります。
ESCR の CCO ビットが "1" の場合 , マスタモードでは , SCKn 端子のシリアルクロック
出力は連続供給されます。このモードでは , データフレームの開始と終了を明確にする
ために , スタートビット / ストップビットを付加してください (SSM = 1)。図 20.7-6 は
本機能の動作を示しています。
図 20.7-6 連続クロック供給 ( モード 2)
送受信クロック
(SCES = 0, CCO = 1):
送受信クロック
(SCES = 1, CCO = 1):
送受信データ (SSM = 1)
( パリティなし ,
1 ストップビットのとき )
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ST
SP
データフレーム
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493
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20.7 LIN-UART の動作
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サンプリングクロックエッジ選択ビット (ESCR:SCES) に "1" を設定している場合 , ソ
フトウェアリセットを禁止します。
• サンプリングクロックエッジ選択ビット(ESCR:SCES)を"0"から"1"へ変更する場合
送受信を禁止にしソフトウェアリセット実行(SCR:UPCL=1)後,サンプリングクロッ
クエッジ選択ビット (ESCR:SCES) を "1" に変更してください。
• サンプリングクロックエッジ選択ビット(ESCR:SCES)を"1"から"0"へ変更する場合
送受信を禁止にしサンプリングクロックエッジ選択ビット (ESCR:SCES) を "0" に変
更後 , ソフトウェアリセットを実行 (SCR:UPCL=1) してください。
● エラー検出
スタートビット / ストップビットが有効でない場合 (ECCR:SSM=0) は , オーバランエ
ラーのみが検出されます。
• パリティ
パリティビットの付加 ( 送信時 ), 検出 ( 受信時 ) を設定できます。パリティ許可ビッ
ト (SCR:PEN) でパリティの有無を , パリティ選択ビット (SCR:P) で偶数 / 奇数パリ
ティを選択できます。スタート / ストップビットなしのときは , パリティを使用で
きません。
• ストップビット
送信時に , 1 ビットまたは 2 ビットのストップビットを選択できます。
• データ信号方式
NRZ データフォーマットです。
• データ転送方法
データビット転送方法を LSB または MSB ファーストに選択できます。
● 同期モードの通信設定
同期モードで通信を行うためには下記の設定が必要です。
• ボーレートジェネレータレジスタ (BGRn0/BGRn1)
専用ボーレートリロードカウンタを必要な値に設定してください。
• シリアルモードレジスタ (SMR)
MD1, MD0 : 10B ( モード 2)
SCKE : "1" ・・・専用ボーレートリロードカウンタを使用
"0" ・・・外部クロックを入力
SOE :
"1" ・・・送受信許可
"0" ・・・受信のみ許可
• シリアル制御レジスタ (SCR)
RXE, TXE : どちらかのビットを "1" に設定
AD : アドレス / データ選択機能使用されないため , 本ビットの値は無効です。
CL : 自動的に 8 ビット長に設定される。本ビットの値は無効です。
CRE : "1" ・・・エラーフラグはクリアされ , 受信は中断されます。
--- SSM=0 の場合
PEN, P, SBL : パリティビット , ストップビットは使用されないため , 無効です。
494
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--- SSM=1 の場合
PEN : "1"・・・パリティビット付加 / 検出 , "0"・・・パリティビット未使用
P
: "1"・・・偶数パリティ ,
SBL : "1"・・・ストップビット長 2,
"0"・・・奇数パリティ
"0"・・・ストップビット長 1
• シリアルステータスレジスタ (SSR)
BDS : "0"・・・LSB ファースト , "1"・・・MSB ファースト
RIE : "1"・・・受信割込み許可 , "0"・・・受信割込み禁止
TIE : "1"・・・送信割込み許可 , "0"・・・送信割込み禁止
• 拡張通信制御レジスタ (ECCR)
SSM : "0" ・・・スタートビット / ストップビットなし ( 通常 ) ,
"1" ・・・スタートビット / ストップビットあり ( 拡張機能 )
MS : "0" ・・・マスタモード ( シリアルクロック出力 ) ,
"1" ・・・スレーブモード ( マスタデバイスからシリアルクロックを入力 )
<注意事項>
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通信を開始する際には , 送信データレジスタ TDR にデータを書き込んでください。
データの受信のみ行う場合は , シリアル出力を無効 (SMR:SOE=0) に設定し , TDR
にダミーデータを書き込んでください。
連続クロックとスタート / ストップビットを有効にすることで , 非同期モードのよ
うな双方向通信が可能となります。
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495
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20.7 LIN-UART の動作
20.7.3
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LIN 機能 ( 動作モード 3) の動作
動作モード 3 において , UART は LIN マスタおよび LIN スレーブとして動作します。
動作モード 3 ではデータフォーマットは 8N1-LSB ファーストに設定されます。
■ 非同期 LIN モード動作
● LIN マスタとしての動作
LINモードではマスタがバス全体のボーレートを決定し, スレーブはマスタに同期しま
す。初期設定後にマスタが動作することでボーレートが要求する値に固定されます。
拡張通信制御レジスタ ECCR の LBR ビットに "1" を書き込むと , SOTn 端子から L
レベルが 13 ∼ 16 ビット出力されます。これは LIN メッセージの開始を示す LIN Synch
break です。
シリアルステータスレジスタ SSR の TDRE フラグビットは "0" になり , break の後 , 送
信データレジスタ (TDR) に有効なデータがなければ "1"( 初期値 ) になります。このと
き SSR の TIE ビットが "1" であれば送信割込みを出力します。
送信される LIN break の長さは ESCR の LBL0/1 ビットによって , 下表のように設定さ
れます。
表 20.7-2 LIN break 長
LBL0
LBL1
break 長
0
0
13 ビット
1
0
14 ビット
0
1
15 ビット
1
1
16 ビット
Synch field は LIN break の後にバイトデータ 0x55 として送信されます。TDRE フラグ
が "0" の状態であっても LBR ビットに "1" を設定した後に 0x55 を TDR に書き込むこ
とができます。
● LIN スレーブとしての動作
LIN スレーブモードでは UART はマスタのボーレートに同期する必要があります。受
信がディセーブル設定(RXE=0)でもLIN break割込みがイネーブル設定(LBIE=1)であれ
ば , UART は受信割込みを発生します。このとき ESCR の LBD ビットが "1" になります。
LBD ビットに "0" を書き込むと受信割込み要求フラグがクリアされます。
ボーレートの計算について , 例として UART0 の動作を以下に説明します。Synch field
の最初の立下りエッジを UART0 が検出すると , インプットキャプチャ (ICU0) に入力
される内部信号を "H" にして ICU0 をスタートさせます。この内部信号は 5 番目の立下
りエッジで "L" になります。ICU0 は LIN モードに設定されている必要があります
(ICE01)。また , ICU0 の割込みをイネーブル設定 , 両エッジ検出に設定する必要があり
ます (ICS01)。ICU0 入力信号が "1" の時間がボーレートを 8 倍した値となります。
ボーレート設定値は下式で算出できます。
496
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20.7 LIN-UART の動作
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フリーランタイマがオーバフローしていない場合 : BGR 値 = { (b - a) × Fe / (8 × φ ) } -1
フリーランタイマがオーバフローした場合 :BGR 値 = { (max + b - a) × Fe / (8 × φ ) } -1
max : フリーランタイマの最大値
a : 1 度目の割込み後の ICU データレジスタ値
b : 2 度目の割込み後の ICU データレジスタ値
φ : マシンクロック周波数 (MHz)
Fe : 外部クロック周波数 (MHz)
内部ボーレートジェネレータ使用時 (EXT=0), Fe=φ と
して計算
( 注意事項 )
上記のように LIN スレーブモード時 , Synch field で新たに計算された BGR 値がボー
レートの± 15% 以上の誤差が生じた場合は , ボーレートの設定は行わないでください。
UART と ICU の関係につきましては , 「13.5 16 ビットフリーランタイマの動作説明」,
および「13.6 インプットキャプチャの動作説明」を参照してください。
● LIN Synch Break 検出割込みとフラグ
スレーブモードにおいて , LIN Synch break が検出されると ESCR の LIN break 検
出フラグ (LBD) が "1" になります。LIN break 割込みがイネーブルの場合 (LBIE=1)
は割込みが発生します。
図 20.7-7 LIN Synch break 検出とフラグセットのタイミング
シリアルクロックサイクル #
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
シリアル
クロック
シリアル入力
(LIN バス )
FRE
(RXE=1)
LBD
(RXE=0)
RXE = 1 の場合に受信割込み発生
RXE = 0 の場合に受信割込み発生
上図は LIN Synch break 検出とフラグのタイミングを示しています。
SSR のデータフレーミングエラー(FRE) フラグビットは LIN break 割込みよりも 2 ビッ
ト早く受信割込みを発生させますので (8N1 の場合 ), LIN break を使用する場合に
は RXE=0 に設定してください。
LIN Synch break 検出は動作モード 3 のみ機能します。
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第 20 章 LIN-UART
20.7 LIN-UART の動作
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図 20.7-8 は , 標準的な LIN メッセージの開始と UART の動作を示しています。
図 20.7-8 LIN スレーブモードでの UART の動作
シリアル
クロック
シリアル入力
(LIN バス )
CPU による LBR クリア
LBD
ICU 入力
(LSYN)
Synch field
Synch break (14 ビット設定の場合 )
● LIN バスタイミング
図 20.7-9 LIN バスタイミングと UART 信号
前回のシリアルクロック
クロックなし
( 計算フレーム )
新たに計算されたシリアルクロック
ICU カウント
LIN
bus
(SIN)
RXE
LBD
(IRQ0)
LBIE
ICU 入力
(LSYN)
IRQ(ICU)
RDRF
(IRQ0)
RIE
CPU による
RDR リード
受信割込み許可
LIN break 開始
LIN break 検出 , 割込み発生
CPU による IRQ クリア (LBD->0)
LBIE ディセーブル
IRQ (ICU)
IRQ クリア : ICU スタート
IRQ(ICU)
IRQ クリア : ボーレートを計算して設定
受信イネーブル
スタートビットの立下がりエッジ
受信データ 1 バイト RDR に保存
CPU による RDR リード
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20.7.4
シリアル端子直接アクセス
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20.7 LIN-UART の動作
送信端子 (SOTn) または受信端子 (SINn) へ , 直接アクセスすることができます。
■ LIN-UART 端子直接アクセス
LIN-UART では , プログラマがシリアル入出力端子に直接アクセスすることができま
す。
シリアル入力端子 (SINn) の状態をシリアル入出力端子直接アクセスビット
(ESCR:SIOP) で読み出すことができます。
シリアル出力端子 (SOTn) への直接 , 書込みを可能 (ESCR:SOPE=1) にし , シリアル入出
力端子直接アクセスビット (ESCR:SIOP) へ "0" または "1" を書き込んだ後 , シリアル出
力を許可 (SMR:SOE=1) にすると , シリアル出力端子 (SOTn) の値を任意に設定するこ
とができます。
LIN モードの場合は , 送信したデータの読出し , または物理的に LIN バス線信号が間
違っていたときのエラー処理に使用できます。
<注意事項>
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• 送信動作中ではない ( 送信シフトレジスタが空 ) 場合のみ直接アクセス可能で
す。
• 送信を許可 (SMR:SOE=1) する前にシリアル出力端子直接アクセスビット
(ESCR:SIOP) へ値を書き込んでください。これは , SIOP ビットが以前の値を
保持しているため , 期待しないレベルの信号が出力されることを防ぐためです。
• 通常のリードで SINn 端子の値が読み出されますが , RMW 系命令では SIOP
ビットは SOTn 端子の値が読み出されます。
• SCR:TXE=1 で , 送信中または動作モード 2 のスレーブモードのときは , 本ビッ
トの設定にかからず SOTn 端子への直接アクセスはできません。
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499
第 20 章 LIN-UART
20.7 LIN-UART の動作
20.7.5
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双方向通信機能 ( ノーマルモード )
動作モード 0, 2 で , 通常のシリアル双方向通信をすることができます。動作モード 0
は非同期通信 , 動作モード 2 は同期通信の選択ができます。
■ 双方向通信機能
LIN-UART をノーマルモード ( 動作モード 0, 2) で動作させるためには , 図 20.7-10 に示
す設定が必要です。
図 20.7-10 LIN-UART の動作モード 0, 2 の設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
SCRn, SMRn
PEN
P
SBL
CL
A/D CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
モード 0
モード 2
SSRn, TDRn/RDRn
PE
ORE FRE RDRF TDRE BDS RIE TIE
LBIE
LBD LBL1 LBL0 SOPE SIOP CCO SCES
Set conversion data (during writing)
Retain reception data (during reading)
モード 0
モード 2
ESCRn, ECCRn
LBR
MS
SCDE
SSM
RBI TBI
モード 0
モード 2
: 使用ビット
: 未使用ビット
: "1" を設定
: "0" を設定
: SSM = 1 の場合使用 ( 同期スタート / ストップビットモード )
: 自動的に正しく設定されるビット
n = 0, 1, 2, 3, 4
● CPU 間接続
双方向通信では , 図 20.7-11 に示すように , 2 つの CPU を相互に接続します。
図 20.7-11 LIN-UART モード 2 の双方向通信の接続例
SOT
SOT
SIN
SCK
SIN
出力
入力
CPU-1 ( マスタ )
SCK
CPU-2 ( スレーブ )
● 通信手順
通信は , 送信データが準備できたときに送信側から任意なタイミングで開始します。受
信側で送信データを受け取ると , 定期的に ANS( 例では 1 バイトごと ) を返します。図
20.7-12 に双方向通信フローチャートの一例を示します。
500
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20.7 LIN-UART の動作
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図 20.7-12 双方向通信フローチャートの例
( 送信側 )
( 受信側 )
スタート
スタート
動作モード設定
(0, 2 いずれか )
動作モード設定
( 送信側と合わす )
TDR に 1 バイトデータを
セットして通信
データ送信
NO
受信データあり
YES
NO
受信データあり
受信データ読出しと
処理
YES
受信データ読出しと
処理
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データ送信
(ANS)
1 バイトデータ送信
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501
第 20 章 LIN-UART
20.7 LIN-UART の動作
MB90860E Series
マスタ / スレーブ型通信機能
( マルチプロセッサモード )
20.7.6
動作モード 1 で , 複数 CPU のマスタ / スレーブモード接続による通信が可能です。
マスタまたはスレーブとして使用できます。
■ マスタ / スレーブ型通信機能
LIN-UART をマルチプロセッサモード ( 動作モード 1) で動作させるためには , 図 20.713 に示す設定が必要です。
図 20.7-13 LIN-UART の動作モード 1 の設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
SCRn, SMRn
PEN
P
SBL
CL
A/D
CRE
RXE
TXE
FRE RDRF TDRE
BDS
RIE
TIE
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
MD1
MD0
OTO
EXT
REST
UPCL
SCKE
SOE
モード 1
SSRn, TDRn/RDRn
PE
ORE
Set conversion data (during writing)
Retain reception data (during reading)
モード 1
ESCRn, ECCRn
LBIE LBD
LBL1 LBL0 SOPE SIOP CCO
SCES
LBR
MS
SCDE
SSM
RBI
TBI
モード 1
: 使用ビット
: 未使用ビット
: "1" を設定
: "0" を設定
: 自動的に正しく設定されるビット
n = 0, 1, 2, 3, 4
● CPU 間接続
マスタ / スレーブ型通信では , 図 20.7-14 に示すように 2 本の共通通信ラインに 1 つの
マスタ CPU と複数のスレーブ CPU を接続して通信システムを構成します。LIN-UART
はマスタまたはスレーブのどちらでも使用できます。
図 20.7-14 LIN-UART のマスタ / スレーブ型通信の接続例
SOT
SIN
マスタ CPU
SOT
SIN
スレーブ CPU#0
502
SOT
SIN
スレーブ CPU#1
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20.7 LIN-UART の動作
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● 機能選択
マスタ / スレーブ型通信では , 表 20.7-3 に示すように動作モードとデータ転送方式を選
択してください。
表 20.7-3 マスタ / スレーブ型通信機能の選択
動作モード
マスタ
CPU
スレーブ
CPU
アドレス
送受信
モード 1
(AD ビット
送受信 )
モード 1
(AD ビット
送受信 )
データ
送受信
データ
パリティ
同期方式
ストップ
ビット
ビット
方向
なし
非同期
1 ビットまたは
2 ビット
LSB ファースト
または
MSB ファースト
AD=1
+
7 または 8 ビット
アドレス
AD=0
+
7 または 8 ビット
データ
● 通信手順
通信はマスタ CPU がアドレスデータを送信することによって始まります。アドレス
データとは AD ビットを "1" としたデータで , 通信先となるスレーブ CPU を選択しま
す。各スレーブ CPU はプログラムでアドレスデータを判断し , 割り当てられたアドレ
スと一致した場合にマスタ CPU との通信をします。
図 20.7-15 に , マスタ / スレーブ型通信 ( マルチプロセッサモード ) のフローチャート
を示します。
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第 20 章 LIN-UART
20.7 LIN-UART の動作
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図 20.7-15 マスタ / スレーブ型通信フローチャート
( マスタ CPU)
( スレーブ CPU)
スタート
スタート
動作モード 1 に設定
動作モード 1 に設定
SINn 端子をシリアルデータ
入力に設定
SOTn 端子をシリアルデータ
出力に設定
SINn 端子をシリアルデータ
入力に設定
SOTn 端子をポート入力に
設定
7 または 8 データビット設定
1 または 2 ストップビット
設定
7 または 8 データビット設定
1 または 2 ストップビット
設定
AD ビットに "1" をセット
送受信動作許可
受信バイト
送受信動作許可
スレーブへアドレスを送信
AD ビット = 1
NO
YES
スレーブアドレス
が一致
AD ビットに "0" をセット
NO
YES
マスタ CPU と通信
スレーブ CPU と通信
NO
通信終了 ?
NO
通信終了 ?
YES
YES
ほかの
スレーブ CPU
と通信
NO
YES
送受信動作禁止
エンド
504
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20.7 LIN-UART の動作
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20.7.7
LIN 通信機能
LIN-UART 通信で LIN デバイスは , LIN マスタシステムもしくは LIN スレーブシス
テムに使用できます。
■ LIN マスタ / スレーブ型通信機能
LIN-UART の LIN 通信モード ( 動作モード 3) に必要な設定を図 20.7-16 に示します。
図 20.7-16 LIN-UART の動作モード 3 設定
SCRn, SMRn
PEN
P
SBL
CL
A/D CRE RXE
TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
モード 3
SSRn, TDRn/RDRn
PE
ORE FRE RDRF TDRE BDS RIE TIE
Set conversion data (during writing)
Retain reception data (during reading)
モード 3
ESCRx, ECCRx
LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES
LBR
MS SCDE SSM
RBI TBI
モード 3
: 使用ビット
: 未使用ビット
: "1" を設定
: "0" を設定
: 自動的に正しく設定されるビット
n = 0, 1, 2, 3, 4
● LIN デバイス接続
1 つの LIN マスタと LIN スレーブの通信システムを
図 20.7-17 で示します。
LIN-UART は , LIN マスタまたは LIN スレーブとして動作することができます。
図 20.7-17 LIN バスシステムの通信例
SOT
SOT
LIN バス
SIN
LIN マスタ
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SIN
トランシーバ
トランシーバ
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LIN スレーブ
505
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20.7 LIN-UART の動作
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LIN-UART の LIN 通信フローチャート例
( 動作モード 3)
20.7.8
LIN-UART の LIN 通信フローチャート例を示します。
■ LIN マスタデバイス
図 20.7-18 LIN マスタフローチャート
スタート
初期設定 :
動作モードを 3 に設定
シリアルデータ出力許可 , ボーレート設定
Synch break 長設定
TXE = 1, TIE = 0, RXE = 1, RIE = 1
NO
メッセージ ?
( 受信 )
YES
Wake up ?
(0x80 受信 )
NO
YES
RXE = 0
Synch Break 割込み許可
Sync Break 送信 :
ECCR: LBR = 1
Synch Field 送信 :
TDR = 0x55
YES
Data Field
受信 ?
NO
( 送信 )
RDRF = 1
受信割込み
Data 1 受信 *1
送信 Data 1 セット
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
TDRE = 1
送信割込み
Data N 受信 *1
送信 Data N セット
TDR = Data N
送信割込み禁止
LBD = 1
Synch Break 割込み
RDRF = 1
受信割込み
受信許可
LBD = 0
Synch Break 割込み禁止
Data 1 受信 *1
Data 1 読出し
RDRF = 1
受信割込み
RDRF = 1
受信割込み
Synch Field 受信 *1
Identify Field セット : TDR = lD
Data N 受信 *1
Data N 読出し
RDRF = 1
受信割込み
ID Field 受信 *1
エラーなし ?
NO
エラー処理 *2
YES
*1: エラーが発生した場合 , エラー処理を行ってください。
*2: ・ FRE, ORE が "1" になっていた場合 , SCR: CRE ビットに "1" を書き込み , エラーフラグをクリアしてください。
・ ESCR: LBD ビットが "1" になっていた場合 , UART リセットを実行してください。
( 注意事項 ) 各処理の中でエラー検出を行い , 適切に対処してください。
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■ LIN スレーブデバイス
図 20.7-19 LIN スレーブフローチャート
スタート
初期設定 :
動作モードを 3 に設定
シリアルデータ出力許可
TXE = 1, TIE = 0, RXE = 0, RIE = 1
UART と ICU の接続
受信禁止
ICU 割込み許可
Synch Break 割込み許可
( 受信 )
RDRF = 1
受信割込み
LBD = 1
Synch Break 割込み
Synch Break 検出クリア
ESCR: LBD = 0
Synch Break 割込み禁止
ICU 割込み
ICU データ読出し
ICU 割込みフラグクリア
ICU 割込み
YES
Data Field
受信 ?
NO
( 送信 )
Data 1 受信 *1
送信 Data 1 セット
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
Data N 受信
TDRE = 1
送信割込み
*1
送信 Data N セット
TDR = Data N
送信割込み禁止
受信禁止
RDRF = 1
受信割込み
ICU データ読出し
ボーレート調整
受信許可
ICU 割込みフラグクリア
ICU 割込み禁止
Data 1 受信 *1
Data 1 読出し
RDRF = 1
受信割込み
RDRF = 1
受信割込み
Data N 受信 *1
Data N 読出し
受信禁止
Identify Field 受信 *1
エラーなし ?
NO
エラー処理 *2
YES
スリープ
モード ?
NO
YES
ウェイク
アップ受信 ?
YES
NO
ウェイク
アップ送信 ?
NO
YES
ウェイクアップコード送信
*1: エラーが発生した場合 , エラー処理を行ってください。
*2: ・ FRE, ORE が "1" になっていた場合 , SCR: CRE ビットに "1" を書き込み , エラーフラグをクリアしてください。
・ ESCR: LBD ビットが "1" になっていた場合 , UART リセットを実行してください。
( 注意事項 ) 各処理の中でエラー検出を行い , 適切に対処してください。
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507
第 20 章 LIN-UART
20.8 LIN-UART 使用上の注意
20.8
MB90860E Series
LIN-UART 使用上の注意
LIN-UART を使用する場合の注意点を示します。
■ LIN-UART 使用上の注意
● 動作許可
LIN-UART には送信 , 受信のそれぞれに対してシリアル制御レジスタ (SCR) に TXE( 送
信 ), RXE( 受信 ) の動作許可ビットがあります。デフォルト ( 初期値 ) では , 送受信と
も動作禁止であるため , 転送前に動作を許可する必要があります。また , 必要に応じて
動作禁止にし , 転送を中止することもできます。
● 通信モードの設定
通信モードの設定は , LIN-UART の動作停止中にしてください。送受信中にモード設定
をした場合 , そのとき送受信されたデータは保証されません。
● 送信割込み許可のタイミング
送信データエンプティフラグビット (SSR:TDRE) はデフォルト ( 初期値 ) が "1"( 送信
データなし , 送信データ書込み許可 ) であるため , 送信割込み要求を許可 (SSR:TIE=1)
すると , 直ちに , 送信割込み要求が発生します。これを避けるため , 必ず送信データを
設定してから , TIE フラグを "1" にしてください。
● 動作設定の変更
スタート / ストップビットの付加またはデータフォーマットを変更した場合など , 設定
を変更した後には LIN-UART のリセットを推奨します。
LIN-UART シリアルモードレジスタ (SMR) の設定と同時に LIN-UART のリセット
(SMR:UPCL=1) を行っても , 正しい動作設定は保証されません。そのため , LIN-UART
シリアルモードレジスタ (SMR) のビット設定を行った後 , 再度 LIN-UART をリセット
(SMR:UPCL=1) することを推奨します。
● LIN 機能の使用
LIN 機能はモード 3 で使用可能ですが , モード 3 では自動的に LIN フォーマットの設
定 (8 ビット長 , パリティなし , 1 ストップビット , LSB ファースト ) になります。
LIN break の送信ビット長は可変ですが , 検出は 11 ビット長固定になっています。
● LIN スレーブ設定
LIN Synch break の最小 13 ビット長を確実に検出するために , LIN スレーブを開始する
ときは , 必ず最初の LIN Synch break を受信する前にボーレートを設定してください。
● プログラムの互換性
LIN-UART が古い FJ-UART と類似していますが , プログラムの互換性はありません。
プログラミングの型は同じときもありますが , レジスタの構造は異なります。さらに ,
ボーレートの設定は予め設定された値を選出する代わりにリロード値によって現在決
定されます。
508
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第 20 章 LIN-UART
20.8 LIN-UART 使用上の注意
MB90860E Series
● バスアイドル機能
動作モード 2 では受信バスアイドル検出機能は使用できません。また , スレーブモード
を選択した場合 (MS=1), 送信バスアイドル検出機能も使用できません。
● AD ビット ( シリアル制御レジスタ (SCR): アドレス / データ形式選択ビット )
・本ビットは , ライト時は送信のアドレス / データ選択設定を行い , リード時は最後に
受信した AD ビットの値を返します。内部的には送信・受信の AD ビット値は個別の
レジスタに保存されています。
RMW 系命令使用時には , 送信の AD ビット値が読み出されそれ以外の読出しは , 受
信した AD データが読み出されます。
・送信動作時 , TDRE ビットが "0" から "1" になるとき送信用 AD ビットも送信データ
レジスタ (TDR) のデータとともに , 送信シフトレジスタにロードされますので送信用
AD ビットは送信データレジスタ (TDR) への書込み前に AD ビットを設定してくださ
い。
● LIN-UART ソフトウェアリセット
シリアル制御レジスタ (SCR) の TXE ビットが "0" のときに , LIN-UART ソフトウェア
リセット (SMR: UPCL = 1) を実行してください。
● Synch Break 検出
モード 3 (LIN モード ) 時 , シリアル入力が 11 ビット幅以上 "0" になると拡張ステータ
ス制御レジスタ (ESCR) の LBD ビットは "1" になり (Synch Break 検出 ), LIN-UART は
Synch Field 待ちになります。このため , Synch Break 以外のところでシリアル入力が 11
ビット以上 "0" になった場合 , LIN-UART は Synch Break が入力されたものと認識
(LBD=1) し , Synch Field 待ちになります。
この場合 , LIN-UART リセット (SMR: UPCL = 1) を実行してください。
• ESCR:LBD ビット
LIN Synchk break を検出し , LBD ビットに "1" をセットされるタイミングで ESCR レ
ジスタにライトアクセスすると , "1" がセットされません。そのため動作モード 3 の
場合 , ESCR レジスタの設定は初期設定時または LBD ビットが "1" にセットされた
後に行ってください。
• ESCR:SCES ビット
サンプリングクロックエッジ選択ビット (ESCR:SCES) に "1" を設定している場合 ,
ソフトウェアリセットを禁止します。
- サンプリングクロックエッジ選択ビット(ESCR:SCES)を"0"から"1"へ変更する場合
送受信を禁止にしソフトウェアリセット実行 (SCR:UPCL=1) 後、サンプリングク
ロックエッジ選択ビット (ESCR:SCES) を "1" に変更してください。
-サンプリングクロックエッジ選択ビット(ESCR:SCES)を"1"から"0"へ変更する場合
送受信を禁止にしサンプリングクロックエッジ選択ビット (ESCR:SCES) を "0" に変
更後 , ソフトウェアリセットを実行 (SCR:UPCL=1) してください。
• シリアル通信について
シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があ
ります。そのため , ノイズを抑えるボードの設計をしてください。また、万が一ノ
イズ等の影響により , 誤ったデータを受信した場合を考慮して最後にデータの
チェックサムなどを付加してエラーが発生した場合には再送を行うなどの処理を
してください。
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509
第 20 章 LIN-UART
20.8 LIN-UART 使用上の注意
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● フレーミングエラー対処方法
1) CRE は受信状態マシンをリセットし , SINn の次の立下りエッジが新しいバイトの受
信を開始します ( 図 20.8-1 参照 )。よってデータストリームの非同期化を防ぐために ,
半分のビット時間内でエラー受信後すぐに CRE ビットを設定するか ( 図 20.8-2 参照 ),
またはエラー受信後 , SINn がアイドル状態時にアプリケーション依存時間待ってく
ださい。この場合 , LIN-UART リセット (SMR: UPCL=1) を実行してください。
2) フレーミングエラーが起こり ( ストップビット:SINn= 0 ), 次のスタートビット
(SINn= 0 ) がすぐ後に続く場合 , そのスタートビットの立下りエッジの有無にかかわ
らずスタートビットと認識し , 受信が開始されます。これはデータストリームに同期
した状態で次にフレーミングエラーが検出されることにより , シリアルデータ入力
(SINn) が "L" の状態が続いていることを検出するのに使用されます ( 図 20.8-3 上参
照 )。
この動作が必要ない場合は , フレーミングエラー後、一時的に受信を禁止してくださ
い (RXE=1 → 0 → 1)。これにより , シリアルデータ入力 (SINn) の立下りエッジが検
出され , 受信サンプリングポイントで "L" を検出するとスタートビットと認識し , 受
信が開始されます ( 図 20.8-3 下参照 )。
510
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第 20 章 LIN-UART
20.8 LIN-UART 使用上の注意
MB90860E Series
図 20.8-1 CRE ビットのタイミング
ストップビットの1/2ビット時間内のCREビットタイミング
最後のデータビット
ストップビット
SIN
サンプル
ポイント
スタートビット
1/2 ビット
時間
エラー
フラグ
CRE
受信状態マシンのリセット
立下りエッジ検出:新しいフレームの受信
ストップビットの1/2ビット時間外のCREビットタイミング
最後のデータビット
ストップビット
スタートビット
SIN
サンプル
ポイント
1/2 ビット
時間
エラー
フラグ
CRE
立下りエッジ検出:新しいフレームの受信
受信状態マシンのリセット,スタートビット条件のリセット,
受信の非同期化
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第 20 章 LIN-UART
20.8 LIN-UART 使用上の注意
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図 20.8-2 データストリームの同期化
非同期例
SIN
スタートビッ
ト中のCRE
CRE
受信のリセット
RXリード
次の立下りエッジ
がスタートビット
として扱われる
1番目のフレーム
2番目のフレーム
最初の非同期
フレーム
失ったビット
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2番目の非同期
フレームの
始まり
失ったビット
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第 20 章 LIN-UART
20.8 LIN-UART 使用上の注意
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図 20.8-3 UART ドミナントバス動作
UARTドミナントバス動作
受信が常に許可される場合(RXE=1)
SIN
FRE
CRE
フレーミング
エラー発生
エラー
クリア
立下りエッジの有無に
かかわらず受信を継続
次のフレーミン
グエラー
立下りエッジが次の
スタートビットエッジ
受信が一時的に禁止される場合(RXE=1→0→1)
SIN
FRE
CRE
RXE
受信リセット:
エラークリア
フレーミングエラー
発生
立下りエッジの有無に
かかわらず受信を継続
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立下りエッジが次の
スタートビットエッジ
立下りエッジまで待機
エラーは発生
しない
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第 20 章 LIN-UART
20.8 LIN-UART 使用上の注意
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第 21 章
I2C インタフェース
(400kHz)
高速 I2C インタフェースの機能と動作について説
明します。
21.1 I2C インタフェース (400kHz) の概要
21.2 I2C インタフェースのレジスタ
21.3 I2C インタフェースの動作
21.4 プログラミングフローチャート
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第 21 章 I2C インタフェース (400kHz)
21.1 I2C インタフェース (400kHz) の概要
21.1
MB90860E Series
I2C インタフェース (400kHz) の概要
I2C インタフェースは IC 間バスをサポートし , I2C バス上のマスタ / スレーブデバイ
スとして動作するシリアル I/O ポートです。
MB90860E シリーズは I2C を 2 つ搭載しています。
■ I2C インタフェース (400kHz) の特長
I2C インタフェース (400kHz) には , 以下の機能があります。
• マスタ / スレーブ送受信機能
• 調停機能
• クロック同期機能
• ゼネラルコールアドレッシング機能
• 伝送方向検出機能
• 再起動条件の発生と検出機能
• バスエラー検出機能
• マスタ , およびスレーブとしての 7 ビットアドレッシング
• マスタ , およびスレーブとしての 10 ビットアドレッシング
• 7 ビット , および 10 ビットのスレーブアドレスのインタフェースを提供可能
• スレーブアドレス受信のアクノリッジを禁止可能 ( マスタのみの動作 )
• 複数スレーブアドレス (7 ビットモード , 10 ビットモード ) のインタフェースを提供
するアドレスマスク機能
• 400kbps までの伝送速度
• SDA 用 , SCL 用の組込みノイズフィルタを使用可能
• プリスケーラ設定にかかわらず , マシンクロックが 6MHz を超える場合に 400K ビッ
トでデータを受信可能
• 伝送 , およびバスエラー時に割込み発生可能
• ビットレベルとバイトレベルでのスレーブによる減速をサポート
I2C インタフェースは , プリスケーラの設定にかかわらずマシンクロックが 6MHz を超
える場合は , データ伝送速度 400k ビットをフル受信できるので , ビットレベルでの SCL
クロック引延しをサポートしません。ただし , 割込み中 (IBCR レジスタの INT=1) は
SCL が "L" になるので , バイトレベルでのクロック引延しが行われます。
■ I2C インタフェースのブロックダイヤグラム
図 21.1-1 に , I2C インタフェース (400kHz) のブロックダイヤグラムを示します。
516
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第 21 章 I2C インタフェース (400kHz)
21.1 I2C インタフェース (400kHz) の概要
MB90860E Series
図 21.1-1 I2C インタフェース (400kHz) のブロックダイヤグラム
ICCR
I2C 許可
EN
ICCR
クロック分周期 1
2 3 4 5 ...32
CS4
CS3
5
CS2
5
同期
クロックセレクタ
CS1
CS0
IBSR
BB
RSC
LRB
TRX
クロック分周期 2 (12 で分周 )
SCL デューティサイクル発生器
バスビジー
折り返し起動
バスオブザーバ
最終ビット
バスエラー
送信 / 受信
アドレスデータ
ADT
AL
内部データバス
シフトクロック
発生器
調停消失検出器
ICCR
NSF
IBCR
許可
BER
BEIE
MCU
IRQ
割込み要求
INTE
ノイズ
フィルタ
INT
SCL
SDA
SCL
SDA
IBCR
SCC
MSS
ACK
GCAA
起動
マスタ
起動−停止条件発生器
ACK 許可
ACK 発生器
GC-ACK 許可
8
IBSR
AAS
GCA
ISMK
ENSB
ITMK
ENTB
RAL
IDAR
8
スレーブ
ゼネラルコール
7 ビットモード許可
10 ビットモード許可
スレーブアドレス
比較器
受信アドレス長
7
10
10
ITBA
ITMK
7
ISBA
ISMK
10
10
7
7
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
I2C インタフェースのレジスタ
21.2
本節では , I2C インタフェースのレジスタの機能について説明します。
■ I2C インタフェースのレジスタ一覧
図 21.2-1 に , I2C インタフェースのレジスタ一覧を示します。
図 21.2-1 I2C インタフェースのレジスタ一覧 (1/2)
バス制御レジスタ (IBCR0/IBCR1)
アドレス :
IBCR0:
IBCR1:
007971H
007981H
15
14
13
12
11
10
9
8
BER
BEIE
SCC
MSS
ACK
GCAA
INTE
INT
R/W R/W
W
R/W R/W R/W R/W
R/W
IBCR0/IBCR1
初期値
00000000B
バスステータスレジスタ (IBSR0/IBSR1)
アドレス :
IBSR0:
IBSR1:
007970H
007980H
7
6
5
4
3
2
1
0
BB
RSC
AL
LRB
TRX
AAS
GCA
ADT
R
R
R
R
R
R
R
R
00000000B
9
8
ITBAH0/ITBAH1 ( 上位 )
TA9
TA8
初期値
R/W
R/W
00000000B
1
0
IBSR0/IBSR1
初期値
10 ビットスレーブアドレスレジスタ (ITBA0/ITBA1)
アドレス :
ITBAH0:
ITBAH1:
15
13
12
11
10
007973H
007983H
アドレス :
ITBAL0:
ITBAL1:
14
007972H
007982H
7
TA7
6
5
TA6 TA5
R/W R/W R/W
4
TA4
3
2
TA3 TA2 TA1
R/W R/W R/W R/W
ITBAL0/ITBAL1 ( 下位 )
TA0
初期値
R/W
00000000B
10 ビットスレーブアドレスマスクレジスタ (ITMK0/ITMK1)
アドレス :
ITMKH0:
ITMKH1:
007975H
007985H
15
14
ENTB
RAL
13
12
11
10
R/W R/W
アドレス :
ITMKL0:
ITMKL1:
007974H
007984H
7
TM7
6
5
TM6 TM5
R/W R/W R/W
4
TM4
3
2
9
8
TM9
TM8
R/W
R/W
1
0
TM3 TM2 TM1
R/W R/W R/W R/W
ITMKH0/ITMKH1 ( 上位 )
初期値
00111111B
ITMKL0/ITMKL1 ( 下位 )
TM0
初期値
R/W
11111111B
7 ビットスレーブアドレスレジスタ (ISBA0/ISBA1)
アドレス :
ISBA0:
ISBA1:
R/W
W
R
―
518
007976H
007986H
7
6
5
4
3
2
1
0
ISBA0/ISBA1
SA6 SA5
SA4
SA3 SA2 SA1
SA0
初期値
R/W R/W
R/W R/W R/W R/W
R/W
00000000B
: リード / ライト可能
: ライトオンリ
: リードオンリ
: 不定
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
図 21.2-1
I2C インタフェースのレジスタ一覧 (2/2)
7 ビットスレーブアドレスマスクレジスタ (ISMK0/ISMK1)
アドレス :
ISMK0:
ISMK1:
007977H
007987H
15
14
13
12
11
10
9
8
ISMK0/ISMK1
ENSB SM6 SM5 SM4 SM3 SM2 SM1 SM0
初期値
R/W R/W R/W R/W R/W R/W R/W R/W
01111111B
データレジスタ (IDAR0/IDAR1)
IDAR0:
IDAR1:
アドレス :
7
6
5
007978H
007988H
D7
D6
D5
4
D4
3
2
1
0
IDAR0/IDAR1
D3
D2
D1
D0
初期値
R/W R/W R/W R/W R/W R/W R/W R/W
00000000B
クロック制御レジスタ (ICCR0/ICCR1)
アドレス :
ICCR0:
ICCR1:
00797BH
00798BH
15
14
13
12
11
10
NSF
EN
CS4 CS3 CS2 CS1 CS0
9
8
R/W R/W R/W R/W R/W R/W R/W
ICCR0/ICCR1
初期値
00011111B
R/W : リード / ライト可能
― : 不定
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519
第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
21.2.1
MB90860E Series
バスステータスレジスタ (IBSR0, IBSR1)
この項では , バスステータスレジスタ (IBSR0, IBSR1) の機能について説明します。
■ バスステータスレジスタ (IBSR0, IBSR1) の機能
バスステータスレジスタ (IBSR0, IBSR1) には , 以下の機能があります。
• バスビジー検出
• 再起動条件検出
• 調停消失検出
• アクノリッジ検出
• データ伝送方向表示
• スレーブとしてのアドレッシング検出
• ゼネラルコールアドレス検出
• アドレスデータ転送検出
■ バスステータスレジスタ (IBSR0, IBSR1) のビット機能
このレジスタは読出し専用です。すべてのビットは , ハードウェアにより制御されま
す。インタフェースが許可されていない場合 (ICCR の EN=0) は , すべてのビットがク
リアされます。
図 21.2-2 に , バスステータスレジスタ (IBSR0, IBSR1) のビット構成を示します。
520
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
図 21.2-2 バスステータスレジスタ (IBSR0, IBSR1) のビット構成
IBSR0:
IBSR1:
アドレス :
7
6
5
4
3
2
1
0
IBSR0/IBSR1
007970H
007980H
BB
RSC
AL
LRB
TRX
AAS
GCA
ADT
初期値
00000000B
R
R
R
R
R
R
R
R
bit0
ADT
アドレスデータ転送ビット
0
受信データはアドレスデータではない
( またはバスが使用中でない )
1
受信データはアドレスデータ
bit1
GCA
ゼネラルコールアドレス検出ビット
0 ゼネラルコールアドレスを検出していない
1 ゼネラルコールアドレスを検出した
bit2
AAS
スレーブアドレッシングビット
0 スレーブとしてアドレッシングされていない
1 受信データはアドレスデータ
bit3
TRX
送信ビット
0 データ送信中ではない
1 データ送信中
bit4
LRB
受信ビット
0 受信を確認した
1 受信を確認していない
bit5
AL
調停消失検出フラグビット
0 調停消失は未検出
1 マスタ送信中に調停消失を検出
bit6
RSC
再起動条件検出フラグビット
0 再起動条件は未検出
1 再起動条件を検出 ( バス使用中 )
R
: リードオンリ
bit7
BB
バスビジー検出フラグビット
0 停止条件を検出 ( バスアイドル )
1 開始条件を検出 ( バス使用中 )
: 初期値
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
表 21.2-1 バスステータスレジスタの機能 (IBSR0, IBSR1) (1 / 2)
ビット名
機能
bit7
BB:
バスビジーフラグ
ビット
このビットは , I2C バスの状態を表示します。
"0" : 停止条件検出 ( バスアイドル )
"1" : 起動条件検出 ( バス使用中 )
起動条件が検出されると , このビットは "1" に設定されます。停止
条件が検出されるとリセットされます。
bit6
RSC:
再起動条件検出
ビット
このビットは , 再起動条件の検出を表示します。
"0" : 再起動条件が検出されない
"1" : バス使用中 , 再起動条件を検出する
このビットは , アドレスデータ転送の終了 (ADT=0) あるいは停止
条件の検出によりクリアされます。
AL:
調停消失フラグ
ビット
このビットは , 調停消失を示します。
"0" : 調停消失が検出されない
"1" : マスタ送信中に調停消失が発生
このビットは , IBCR レジスタの INT ビットに "0" を書き込むか ,
または MSS ビットに "1" を書き込むとクリアされます。
調停消失は , 以下の場合に発生します。
• 送信データが , SCL 端子の立上りエッジで読み出した SDA ライ
ンのデータと一致しない場合
• データバイトの最初のビットで , 別のマスタによる再起動条件
が発生した場合
• 事前に別のスレーブにより SCL 端子ラインが "L" となったため
に , インタフェースが起動条件 , または停止条件を発生できな
かった場合
LRB:
受信検出ビット
このビットを使用して , 受信側からのアクノリッジメッセージをト
ランスミッタに格納します。
"0" : 受信を確認した
"1" : 受信が確認されない
ハードウェアが bit9( 応答ビット ) を受信すると , このビットは変更
され , 起動条件 , または停止条件によりクリアされます。
bit5
bit4
522
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
表 21.2-1 バスステータスレジスタの機能 (IBSR0, IBSR1) (2 / 2)
ビット名
機能
TRX:
送信動作表示ビット
このビットは , データ転送中のデータ送信動作を示します。
"0" : データを送信していない
"1" : データを送信中である
• このビットは , 以下の場合 "1" に設定されます。
- マスタモードで起動条件が発生した場合。
- 最初のバイト転送の終了 , およびスレーブとしての読出しア
クセス , またはマスタとしてのデータ送信の場合。
• このビットは , 以下の場合 "0" に設定されます。
- バスがアイドルである (IBSR の BB=0)
- 調停消失が発生した
- マスタ割込み中 (MSS=1, INT=1) に , SCC ビットに "1" が書き
込まれた
- マスタ割込み中 (MSS=1, INT=1) に , MSS ビットがクリアされ
た
- インタフェースがスレーブモードで , 最終転送バイトが確認
されなかった
- インタフェースがスレーブモードで , データを受信中
- インタフェースがマスタモードで , スレーブからデータを読
出し中
bit2
AAS:
スレーブ
アドレッシング検出
ビット
このビットは , スレーブアドレッシングの検出を示します。
"0" : スレーブとしてアドレス指定されていない
"1" : スレーブとしてアドレス指定されている
このビットは , 再起動条件 , または停止条件によりクリアされます。
インタフェースが 7 ビットスレーブアドレスと 10 ビットスレーブ
アドレスの両方 , またはいずれかを検出すると , このビットが設定
されます。
bit1
GCA:
ゼネラルコールアド
レス検出ビット
bit3
bit0
ADT:
アドレスデータ転送
検出ビット
CM44-10144-4
このビットは , ゼネラルコールアドレス (00H) の検出を示します。
"0" : ゼネラルコールアドレスを検出していない
"1" : ゼネラルコールアドレスを検出した
このビットは , 再起動条件 , または停止条件によりクリアされます。
このビットは , アドレスデータ転送の検出を表示します。
"0" : 受信データはアドレスデータではない ( あるいはバスが使用
中ではない )
"1" : 受信データはアドレスデータである
このビットは , 起動条件により "1" に設定されます。書込みアクセ
スを伴う 10 ビットスレーブアドレスヘッダが検出された場合は ,
第 2 バイトの後にクリアされます。それ以外の場合は , 第 1 バイト
の後にクリアされます。
「第 1/ 第 2 バイトの後」が意味するものは , 以下のとおりです。
• マスタ割込み中 (IBCR の MSS=1, INT=1) に , MSS ビットに "0"
が書き込まれます。
• マスタ割込み中 (IBCR の MSS=1, INT=1) に , SCC ビットに "1"
が書き込まれます。
• INT ビットはクリアされます。
• インタフェースがマスタ , またはスレーブとして現在の転送に
関わっていない場合は , すべてのバイト転送が開始されます。
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523
第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
21.2.2
MB90860E Series
バス制御レジスタ (IBCR0, IBCR1)
この項では , バス制御レジスタ (IBCR0, IBCR1) の機能について説明します。
■ バス制御レジスタ (IBCR0, IBCR1) の機能
バス制御レジスタ (IBCR0, IBCR1) には , 以下の機能があります。
• 割込み許可
• 割込み発生
• バスエラー検出
• 再起動条件の発生
• マスタ / スレーブモード選択
• ゼネラルコールアクノリッジ発生許可
• データバイトアクノリッジ発生許可
■ バス制御レジスタ (IBCR0, IBCR1) のビット機能
このレジスタへの書込みアクセスは , INT=1, または転送が開始される場合にのみ発生
します。ACK ビット , または GCAA ビットを変更するとバスエラーが発生することが
あるので , ユーザによるこのレジスタへの転送中の書込みは禁止されます。インタ
フェースが許可されない場合 (ICCR の EN=0) は , BER ビットと BEIE ビットを除き , こ
のレジスタのすべてのビットがクリアされます。
図 21.2-3 に , バス制御レジスタ (IBCR0, IBCR1) のビット構成を示します。
524
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
図 21.2-3 バス制御レジスタ (IBCR0, IBCR1) のビット構成
IBCR0:
IBCR1:
アドレス :
15
14
13
12
11
007971H
007981H
BER
BEIE
SCC
MSS
AC K GCAA
R/W R/W
W
10
9
8
IBCR0/IBCR1
INTE
INT
初期値
R/W R/W R/W R/W R/W
00000000B
bit8
INT
0
1
割込みフラグビット
表 21.2-2 を参照してください
bit9
INTE
割込み許可ビット
0
割込み禁止ビット
1
割込み許可ビット
bit10
GCCA ゼネラルコールアドレスアクノリッジビット
0
アクノリッジなし
1
アクノリッジ発生
bit11
データバイトアクノリッジ設定ビット
ACK
0
データバイト受信時のアクノリッジなし
1
データバイト受信時にアクノリッジ発生
bit12
マスタ / スレーブ選択ビット
MSS
0
スレーブモード
1
マスタモード
( 詳細は表 21.2-2 を参照してください )
bit13
繰返し起動条件発生ビット
SCC
0
無効
1
マスタ転送中に繰返し起動条件発生
bit14
バスエラー割込み許可ビット
BEIE
0
バスエラー割込み禁止
1
バスエラー割込み許可
bit15
BER
R/W
W
0
: リード / ライト可能
: ライトオンリ
1
バスエラーフラグビット
書込み時
読込み時
バスエラー割込み
エラーは検出されて
クリア
いない
エラーが検出されて
無効
います
: 初期値
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表 21.2-2 バス制御レジスタの機能 (IBCR0, IBCR1) (1 / 3)
ビット名
機能
このビットは , バスエラー割込みフラグです。ハードウェアによっ
て設定され , ユーザがクリアします。リードモディファイライトア
クセスでは , 常に "1" が読み出されます。
ライトアクセス
"0" : バスエラー割込みフラグをクリア
"1" : 無効
リードアクセス
"0" : バスエラーは検出されていません
"1" : 下記のいずれかのエラー状態が検出されました
bit15
bit14
bit13
526
BER:
バスエラーフラグ
ビット
このビットを設定すると , ICCR レジスタの EN ビットがクリアさ
れます。I2C インタフェースが一時停止状態となってデータ転送が
中断され , IBSR レジスタと IBCR レジスタの BER と BEIE を除く
すべてのビットがクリアされます。インタフェースを再度許可す
る前に , BER ビットをクリアする必要があります。
• このビットは , 以下の場合に "1" に設定されます。
- アドレスデータの転送中 , または bit2 ∼ bit9( アクノリッジビッ
ト ) の転送中に , 起動条件 , または停止条件が誤った位置で検出
された
-10 ビットの書込みアクセス以前に , 読出しアクセスを伴う 10
ビットアドレスヘッダを受信した
• 転送中にインタフェースが許可された場合は , 誤ったバスエラー
報告を防ぐために , 最初の停止条件を受信した後で , 上記条件の
最初の 2 つを検出することが許可されます。
BEIE:
バスエラー割込み
許可ビット
このビットは , バスエラー割込みを許可します。このビットを変更
できるのはユーザだけです。
"0" : バスエラー割込み禁止
"1" : バスエラー割込み許可
このビットを "1" に設定すると , BER ビットが "1" に設定されたと
きに割込みの発生が許可されます。
SCC:
再起動条件発生
ビット
このビットを使用して , 再起動条件を発生します。このビットは書
込み専用で , 常に "0" が読み出されます。
"0" : 無効
"1" : マスタ転送中に再起動条件発生
マスタモード (MSS=1, INT=1) での割込み中にこのビットに "1" が
書き込まれると , 再起動条件が発生し , INT ビットが自動的にクリ
アされます。
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
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表 21.2-2 バス制御レジスタの機能 (IBCR0, IBCR1) (2 / 3)
ビット名
bit12
bit11
機能
MSS:
マスタ / スレーブ
モード選択ビット
このビットは , マスタ / スレーブモード選択ビットです。このビッ
トを設定できるのはユーザだけです。クリアは , ユーザとハード
ウェアで行うことができます。
"0" : スレーブモードに移行します
"1" : マスタモードに移行し , 起動条件を発生してアドレス IDAR レ
ジスタのデータバイトを送信します
このビットは , マスタ送信中に調停消失イベントが発生するとクリ
アされます。
マスタ割込み中 (MSS=1, INT=1) に "0" を書き込むと , INT ビットが
自動的にクリアされ , 停止条件が発生し , データ転送は終了します。
MSS ビットは直ちにリセットされ , IBSR レジスタの BB ビットを
ポーリングすることにより停止条件の発生をチェックできること
に注意してください。
・バスのアイドル時に "1" を書き込むと (MSS=0, BB=0) 起動条件が
発生し , IDAR レジスタの内容 ( アドレスデータ ) が送信されま
す。
・バスの使用中に MSS ビット (IBSR の BB=1, TRX=0;IBCR の
MSS=0) に "1" を書き込むと , インタフェースはバスが解放される
まで待機して , 送信を開始します。
・インタフェースを , 書込みアクセス ( データ受信 ) を伴うスレーブ
としてアドレス指定した場合は , 転送が終了しバスが再度解放さ
れてから送信が開始されます。インタフェースがスレーブとして
データを送信している場合 (IBSR の AAS=1, TRX=1) には , バスが
再度解放されてもデータ送信を開始しません。次の割込み時に ,
インタフェースがスレーブとしてアドレス指定されたか (IBSR の
AAS=1), データバイトの送信に成功したか (IBCR の MSS=1), また
はデータバイトの送信に失敗したかどうか (IBSR の AL=1) を
チェックすることが重要です。
( 注意事項 ) 下記条件で使用する場合 , スレーブとして受信できま
せんのでゼネラルコールアドレスの送信は禁止です。
• 本 LSI のほかにマスタモードとなる他の LSI がバス
上に存在し , 本 LSI がマスタとしてゼネラルコールア
ドレスを送信し , 第 2 バイト目以降でアービトレー
ションロストが発生する場合。
ACK:
データバイト
アクノリッジビット
このビットは , データバイト受信時のアクノリッジ発生許可ビット
です。このビットを変更できるのはユーザだけです。
"0" : データバイト受信時にアクノリッジは発生されません
"1" : データバイト受信時にアクノリッジが発生されます
スレーブモードでアドレスバイトを受信する場合は , このビットは
無効です。インタフェースが 7 ビット , または 10 ビットのスレー
ブアドレスを検出した場合は , 対応する許可ビット (ITMK の
ENTB, または ISMK の ENTB) が設定されているかどうかをアクノ
リッジします。
このビットへの書込みアクセスは , 割込み中 (INT=1) か , バスがア
イドルの場合 (IBSR レジスタの BB=0) にのみ発生します。
このビットへの書込みアクセスは , インタフェースが許可されてい
て (ICCR レジスタの EN=1), さらにバスエラーでない場合 (IBCR レ
ジスタの BER=0) にのみ可能です。
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21.2 I2C インタフェースのレジスタ
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表 21.2-2 バス制御レジスタの機能 (IBCR0, IBCR1) (3 / 3)
ビット名
bit10
bit9
bit8
528
機能
GCAA:
ゼネラルコールアド
レスアクノリッジ
ビット
このビットは , ゼネラルコールアドレスを検出したときにアクノ
リッジの発生を許可します。このビットを変更できるのはユーザ
だけです。
"0" : ゼネラルコールアドレスバイト検出時にアクノリッジは発生
されません
"1" : ゼネラルコールアドレスバイト検出時にアクノリッジが発生
されます
このビットへの書込みアクセスは , 割込み中 (INT=1) か , バスがア
イドルの場合 (IBSR レジスタの BB=0) にのみ発生します。
このビットへの書込みアクセスは , インタフェースが許可されてい
て (ICCR レジスタの EN=1), さらにバスエラーでない場合 (IBCR レ
ジスタの BER=0) にのみ可能です。
INTE:
割込み許可ビット
このビットは , 割込みの発生を許可します。このビットを変更でき
るのはユーザだけです。
"0" : 割込み禁止
"1" : 割込み許可
このビットを "1" に設定すると , INT ビットがハードウェアによっ
て "1" に設定された場合に割込み発生を許可します。
INT:
割込みフラグビット
このビットは , 伝送終了割込み要求フラグです。このビットはハー
ドウェアによって変更され , ユーザによってクリアすることができ
ます。リードモディファイライトアクセスでは , 常に "1" が読み出
されます。
ライトアクセス
"0" : 転送終了割込み要求フラグをクリアします
"1" : 無効
リードアクセス
"0" : 転送が終了していない , 現在の転送に関与していない , または
バスアイドル状態
"1" : 次の条件下で , アクノリッジビットも含め 1 バイトのデータ
送受信後に "1" になります
• デバイスがバスマスタ
• デバイスがスレーブとしてアドレス指定されている
• ゼネラルコールアドレス受信
• 調停消失発生
デバイスがスレーブとしてアドレス指定されている場合は , アクノ
リッジビットも含めたアドレスデータ受信後 (7 ビットアドレス受
信の場合は最初のバイトの後 , 10 ビットアドレス受信の場合は 2 番
目のバイトの後 ) に設定されます。
このビットが "1" である間は , SCL 端子ラインは "L" レベルに保持
されます。このビットに "0" を書き込むと設定がクリアされ , SCL
端子ラインが解放されて次のバイトの転送が実行されるか , または
再起動条件 , または停止条件が発生します。また , SCC ビットに
"1" を書き込むか , MSS ビットをクリアすると , このビットはクリ
アされます。
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21.2 I2C インタフェースのレジスタ
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■ SCC, MSS, INT ビットの競合
SCC, MSS, INT ビットに同時に書き込むと , 次のバイト転送 , 再起動条件の発生 , およ
び停止条件の発生の競合が生じます。この場合の優先順位は , 以下のようになります。
• 次のバイト転送と停止条件発生 : INT ビットに "0" が書き込まれ , MSS ビットに "0"
が書き込まれると , MSS ビットが優先し , 停止条件が発生します。
• 次のバイト転送と起動条件発生 : INT ビットに "0" が書き込まれ , SCC ビットに "1"
が書き込まれると , SCC ビットが優先します。再起動条件が発生し , IDAR レジスタ
の内容が送信されます。
• 再起動条件発生と停止条件発生 : SCC ビットに "1" が書き込まれ , MSS ビットに "0"
が書き込まれると , MSS ビットのクリアが優先されます。停止条件が発生し , イン
タフェースはスレーブモードに移行します。
図 21.2-4 と図 21.2-5 に示したタイミングで , スタートコンディションを発生させる命
令を実行 (MSS ビットに "1" を設定 ) すると , アービトレーションロスト検出 (AL ビッ
ト= 1) による割込み (INT ビット= 1) が発生しません。
• AL ビット= 1 検出による割込み (INT ビット= 1) が発生しない条件 1
スタートコンディション未検出 (BB ビット= 0) 状態で , SDA 端子または SCL 端子
レベルが "L" の時に , スタートコンディションを発生させる命令を実行 (IBCR レジ
スタの MSS ビットに "1" を設定 ) した場合。
図 21.2-4 AL ビット= 1 検出による割込みが発生しないタイミング図
"L"
SCL 端子
"L"
SDA 端子
1
I
2C
動作許可状態 (EN ビット= 1)
マスタモード設定 (MSS ビット= 1)
アービトレーションロスト検出 (AL ビット )
バスビジー (BB ビット )
0
割込み (INT ビット )
0
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21.2 I2C インタフェースのレジスタ
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• AL ビット= 1 検出による割込み (INT ビット= 1) が発生しない条件 2
ほかのマスタに I2C バスが占有されている状態で , I2C 動作許可 (EN ビット= 1) して
スタートコンディションを発生させる命令を実行 (IBCR レジスタの MSS ビット
に "1" を設定 ) した場合。
図 21.2-5 に示したとおり , I2C が動作禁止 (EN ビット= 0) の状態で , I2C バス上
のほかのマスタが通信を開始すると , スタートコンディション未検出 (BB ビット=
0) で I2C バスが占有されている状態になるためです。
図 21.2-5 AL ビット= 1 検出による割込みが発生しないタイミング図
スタートコンディション
9 クロック目で INT ビット
割込みが発生しない
ストップコンディション
SCL 端子
SDA 端子
スレーブアドレス
ACK
DAT
ACK
EN ビット
MSS ビット
AL ビット
0
BB ビット
0
INT ビット
上記のような現象が発生する可能性がある場合には , 以下の手順でソフト処理をお願
いします。
1) スタートコンディションを発生させる命令を実行 (MSS ビットに "1" を設定 )
2) タイマ機能などを用いて , ICCR レジスタに設定されている I2C 転送周波数での
3 ビットデータ送信時間を待つ。*
例 : I2C 転送周波数 100 kHz の場合
3 ビットデータ送信時間
{1/(100 × 103)} × 3 = 30
3) IBSR レジスタの AL ビットと BB ビットを確認し , AL ビット = 1, BB ビット = 0 の
場合には , ICCR レジスタの EN ビットを "0" にして I2C を初期化する。AL ビット
と BB ビットがその他の状態のときは通常処理を行う。
530
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
以下にフロー例を示します。
マスタモード設定
バス制御レジスタ (IBCR) の MSS ビットに "1" を設定
クロック制御レジスタ (ICCR) に設定されている
I2C 転送周波数での 3 ビットデータ送信時間待ち *
NO
BB ビット= 0 でかつ AL ビット= 1
YES
EN ビットを 0 にして I2C の初期化
通常処理へ
*: アービトレーションロストが検出された場合 , MSS ビット= 1 設定後 I2C 転送周波
数での 3 ビットデータ送信時間後には確実に AL ビット= 1 となります。
• AL ビット= 1 検出による割込み (INT ビット= 1) が発生する例
バスビジー検出 (BB ビット= 1) されている状態で , スタートコンディションを発生
させる命令を実行 (MSS ビットに "1" を設定 ) アービトレーションロストした場合には ,
AL ビット= 1 検出時に INT ビット割込みが発生します。
図 21.2-6 AL ビット= 1 時に割込みが発生するタイミング図
スタートコンディション
9 クロック目で割込み
SCL 端子
SDA 端子
スレーブアドレス
ACK
DAT
EN ビット
MSS ビット
AL ビット
ソフトでの AL ビットクリア
BB ビット
INT ビット
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ソフトでの INT ビットクリア
で SCL 端子開放
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
21.2.3
MB90860E Series
10 ビットスレーブアドレスレジスタ
(ITBAH0/ITBAH1, ITBAL0/ITBAL1)
このレジスタは (ITBAH0/ITBAH1, ITBAL0/ITBAL1) は , 10 ビットスレーブアドレス
を指定します。
■ 10 ビットスレーブアドレスレジスタ (ITBAH0/ITBAH1, ITBAL0/ITBAL1) の機能
インタフェースが禁止されている場合 (ICCR の EN=0) にのみ , このレジスタへの書込
みアクセスが可能です。
図 21.2-7 に , 10 ビットスレーブアドレスレジスタ (ITBAH0/ITBAH1, ITBAL0/ITBAL1)
のビット構成を示します。
図 21.2-7 10 ビットスレーブアドレスレジスタ (ITBAH0/ITBAH1, ITBAL0/ITBAL1) のビット構成
アドレス :
ITBAH0:
ITBAH1:
15
14
13
12
11
10
007973H
007983H
9
8
TA9 TA8
R/W R/W
アドレス :
ITBAL0:
ITBAL1:
007972H
007982H
7
6
5
4
3
2
1
0
TA7 TA6 TA5 TA4 TA3 TA2 TA1 TA0
R/W R/W R/W R/W R/W R/W R/W R/W
ITBAH0/ITBAH1 ( 上位 )
初期値
00000000B
ITBAL0/ITBAL1 ( 下位 )
初期値
00000000B
R/W : リード / ライト可能
― : 未使用ビット
表 21.2-3 10 ビットスレーブアドレスレジスタの機能 (ITBAH0/ITBAH1, ITBAL0/ITBAL1)
ビット名
bit15 ∼
bit10
bit9 ∼
bit0
機能
未使用ビット
これらのビットからは , 常に "0" が読み出されます。
TA9 ∼ TA0:
10 ビット
スレーブアドレス
ビット
アドレスデータをスレーブモードで受信する場合に , 10 ビットアド
レスが許可 (ITMK レジスタの ENTB=1) されていれば , ITBA レジ
スタと比較されます。書込みアクセスを伴う 10 ビットアドレス
ヘッダ *1 を受信後 , マスタにアクノリッジが送信されます。次に ,
2 番目の入着バイトが ITBAL レジスタと比較されます。一致が検
出されると , マスタデバイスにアクノリッジ信号が送信され , AAS
ビットが設定されます。
また , 再起動条件の後 , 読出しアクセスを伴う 10 ビットヘッダ *2
を受信すると , インタフェースは肯定応答を発生します。
スレーブアドレスのすべてのビットは , ITMK レジスタを使用する
ことでマスクできます。受信された 10 ビットスレーブアドレス
は , ITBA レジスタに書き戻されますが , IBSR レジスタの AAS
ビットが "1" である場合のみ , 有効となります。
*1
*
:10 ビットヘッダ ( 書込みアクセス ) のビット順序は , 11110, TA9, TA8, 0 で構成されます。
2 :10 ビットヘッダ ( 読込みアクセス ) のビット順序は , 11110, TA9, TA8, 1 で構成されます。
532
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
21.2.4
10 ビットスレーブアドレスマスクレジスタ
(ITMK0, ITMK1)
このレジスタには , 10 ビットスレーブアドレスマスクと 10 ビットスレーブアドレス
許可ビットが含まれています。
■ 10 ビットスレーブアドレスマスクレジスタ (ITMK0, ITMK1) の機能
図 21.2-8 に , 10 ビットスレーブアドレスマスクレジスタ (ITMK0, ITMK1) のビット構
成を示します。
図 21.2-8 10 ビットスレーブアドレスマスクレジスタ (ITMK0, ITMK1) のビット構成
アドレス :
ITMKH0:
007975H
ITMKH1:
007985H
アドレス :
007974H
007984H
ITMKL0:
ITMKL1:
15
14
13
12
11
10
9
8
ENTB RAL
TM9 TM8
R/W R/W
R/W R/W
7
6
5
4
3
2
1
0
TM7 TM6 TM5 TM4 TM3 TM2 TM1 TM0
ITMKH0/ITMKH1 ( 上位 )
初期値
00111111B
ITMKL0/ITMKL1 ( 下位 )
初期値
11111111B
R/W R/W R/W R/W R/W R/W R/W R/W
R/W : リード / ライト可能
― : 未使用ビット
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
表 21.2-4 10 ビットスレーブアドレスマスクレジスタの機能 (ITMK0, ITMK1)
ビット名
機能
ENTB :
10 ビットスレーブ
アドレス許可
ビット
このビットは , 10 ビットスレーブアドレス ( およびその受信応答 )
を許可します。インタフェースが禁止されている場合 (ICCR の
EN=0) にのみ , このビットへの書込みアクセスが可能です。
"0" : 10 ビットスレーブアドレス禁止
"1" : 10 ビットスレーブアドレス許可
bit14
RAL :
受信スレーブ
アドレス長
このビットは , インタフェースが 7 ビット , または 10 ビットのス
レーブとしてアドレス指定されたかどうかを示します。このビッ
トは , 読出し専用です。
"0" : 7 ビットスレーブとしてアドレス指定
"1" : 10 ビットスレーブとしてアドレス指定
このビットを使用して , 7 ビット , 10 ビット両方のスレーブアドレ
スが許可されている場合 (ENTB =1, ENSB=1) に , インタフェース
が 7 ビット , または 10 ビットのスレーブとしてアドレス指定され
たかどうかを判断できます。IBSR レジスタの AAS ビットが "1" で
ある場合にのみ , この内容は有効になります。インタフェースが禁
止される (ICCR の EN=0) と , このビットもリセットされます。
bit13
∼
bit10
未使用ビット
これらのビットからは , 常に "1" が読み出されます。
TM :
10 ビットスレーブ
アドレスマスク
ビット
このレジスタを使用して , インタフェースの 10 ビットスレーブア
ドレスをマスクします。インタフェースが禁止されている場合
(ICCR の EN=0) にのみ , これらのビットへの書込みアクセスが可
能になります。
"0" : スレーブアドレス比較でビットを使用しない
"1" : スレーブアドレス比較でビットを使用
このビットを使用して , 複数の 10 ビットスレーブアドレスをイン
タフェースに確認させることができます。このレジスタで "1" に
設定されたビットだけが , 10 ビットスレーブアドレス比較で使用
されます。受信したスレーブアドレスは ITBA レジスタに書き戻
されるので , IBSR レジスタの AAS ビットが "1" のとき ITBA レジ
スタを読み出すことにより決定されます。
( 注意事項 )
インタフェースが許可された後にアドレスマスクを変更すると ,
以前受信したスレーブアドレスによって上書きされることがあ
るので , スレーブアドレスも再設定する必要があります。
bit15
bit9
∼
bit0
534
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
21.2.5
7 ビットスレーブアドレスレジスタ (ISBA0, ISBA1)
このレジスタは , 7 ビットスレーブアドレスを指定します。
■ 7 ビットスレーブアドレスレジスタ (ISBA0, ISBA1) の機能
インタフェースが禁止されている場合 (ICCR の EN=0) にのみ , このレジスタへの書込
みアクセスが可能です。
図 21.2-9 に , 7 ビットスレーブアドレスレジスタ (ISBA0, ISBA1) のビット構成を示し
ます。
図 21.2-9 7 ビットスレーブアドレスレジスタ (ISBA0, ISBA1) のビット構成
アドレス :
ISBA0:
ISBA1:
007976H
007986H
7
6
5
4
3
2
1
0
ISBA0/ISBA1
SA6 SA5 SA4 SA3 SA2 SA1 SA0
R/W R/W R/W R/W R/W R/W R/W
初期値
00000000B
R/W : リード / ライト可能
― : 未使用ビット
表 21.2-5 7 ビットスレーブアドレスレジスタの機能 (ISBA0, ISBA1)
ビット名
bit7
bit6
∼
bit0
機能
未使用ビット
このビットからは , 常に "0" が読み出されます。
SA6 ∼ SA0 :
7 ビットスレーブ
アドレスビット
アドレスデータはスレーブモードで受信する場合に , 7 ビットアド
レスが許可されていれば (ISMK レジスタの ENSB=1), ISBA レジス
タと比較されます。一致が検出されると , マスタデバイスにアクノ
リッジ信号が送信され , AAS ビットが設定されます。
スレーブアドレスのすべてのビットは , ISMK レジスタを使用する
ことによりマスクできます。受信された 7 ビットスレーブアドレ
スは ISBA レジスタに書き戻され , IBSR レジスタの AAS ビットが
"1" である場合にのみ , 有効となります。
10 ビットヘッダ , またはゼネラルコールを受信した場合には , イン
タフェースは受信データとこのレジスタの内容を比較しません。
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535
第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
21.2.6
MB90860E Series
7 ビットスレーブアドレスマスクレジスタ (ISMK0,
ISMK1)
このレジスタには , 7 ビットスレーブアドレスマスク (ISMK0, ISMK1) と 7 ビット
モード許可ビットが含まれています。
■ 7 ビットスレーブアドレスマスクレジスタ (ISMK0, ISMK1) の機能
インタフェースが禁止されている場合 (ICCR の EN=0) にのみ , このレジスタへの書込
みアクセスが可能です。
図 21.2-10 に , 7 ビットスレーブアドレスマスクレジスタ (ISMK0, ISMK1) のビット構成
を示します。
図 21.2-10 7 ビットスレーブアドレスマスクレジスタ (ISMK0, ISMK1) のビット構成
アドレス :
ISMK0:
ISMK1:
007977H
007987H
15
14
13
12
11
10
9
8
ENSB SM6 SM5 SM4 SM3 SM2 SM1 SM0
R/W R/W R/W R/W R/W R/W R/W R/W
ISMK0/ISMK1
初期値
01111111B
R/W : リード / ライト可能
表 21.2-6 7 ビットスレーブアドレスマスクレジスタの機能 (ISMK0, ISMK1)
ビット名
bit15
bit14
∼
bit8
536
機能
ENSB:
7 ビットアドレス
許可ビット
このビットは , 7 ビットスレーブアドレス ( およびその受信応答 )
を許可します。
0: 7 ビットスレーブアドレス禁止
1: 7 ビットスレーブアドレス許可
SM :
7 ビットスレーブ
アドレスマスク
ビット
このレジスタは , インタフェースの 7 ビットスレーブアドレスをマ
スクするために使用します。
0: スレーブアドレス比較でビットを使用しない
1: スレーブアドレス比較でビットを使用
このビットを使用して , 複数の 7 ビットスレーブアドレスをインタ
フェースに確認させることができます。このレジスタで "1" に設定
されたビットだけが , 7 ビットスレーブアドレス比較で使用されま
す。受信したスレーブアドレスは ISBA レジスタに書き戻されるの
で , IBSR レジスタの AAS ビットが "1" のとき , ISBA レジスタを読
み出すことによって決定されます。
( 注意事項 )
インタフェースが許可された後にアドレスマスクを変更すると,
以前受信したスレーブアドレスによって上書きされることがあ
るので , スレーブアドレスも再設定する必要があります。
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
21.2.7
データレジスタ (IDAR0, IDAR1)
データレジスタ (IDAR0, IDAR1) は , シリアルデータ転送に使用されます。
■ データレジスタ (IDAR0, IDAR1) の機能
図 21.2-11 に , データレジスタ (IDAR0, IDAR1) のビット構成を示します。
図 21.2-11 データレジスタ (IDAR0, IDAR1) のビット構成
IDAR0:
IDAR1:
アドレス :
7
6
5
4
3
2
1
0
007978H
007988H
D7
D6
D5
D4
D3
D2
D1
D0
R/W R/W R/W R/W R/W R/W R/W R/W
IDAR0/IDAR1
初期値
00000000B
R/W : リード / ライト可能
表 21.2-7 データレジスタの機能 (IDAR0, IDAR1)
ビット名
bit7
∼
bit0
D7 ∼ D0:
データビット
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機能
データレジスタはシリアルデータ転送に使用され , MSB のデータを最
初に転送します。このレジスタは , 書込み側はダブルバッファ構成なの
で , バスの使用中 (BB=1) に書き込まれたデータもシリアル転送用レジ
スタへロードされます。IBCR レジスタの INT ビットがクリアされてい
るか , またはバスがアイドルの場合 (IBSR の BB=0) に , データバイトは
内部転送レジスタにロードされます。読出しアクセスの場合は , 内部レ
ジスタが直接読み出されます。そのため , IBCR レジスタの INT=1 の場
合にのみ , このレジスタ内の受信データ値が有効になります。
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537
第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
21.2.8
MB90860E Series
クロック制御レジスタ (ICCR0, ICCR1)
クロック制御レジスタ (ICCR0, ICCR1) には , 以下の機能があります。
• テストモード許可
• I/O パッドノイズフィルタ許可
• I2C インタフェース動作許可
• シリアルクロック周波数設定
■ クロック制御レジスタ (ICCR0, ICCR1) の機能
図 21.2-12 に , クロック制御レジスタ (ICCR0, ICCR1) のビット構成を示します。
図 21.2-12 クロック制御レジスタ (ICCR0, ICCR1) のビット構成
アドレス :
ICCR0:
ICCR1:
00797BH
00798BH
15
14
13
12
11
10
NSF
EN
CS4 CS3 CS2 CS1 CS0
9
8
ICCR0/ICCR1
R/W R/W R/W R/W R/W R/W R/W
初期値
00011111B
R/W : リード / ライト可能
― : 未使用ビット
538
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
表 21.2-8 クロック制御レジスタの機能 (ICCR0, ICCR1)
機能
ビット名
bit15
bit14
bit13
未使用ビット
このビットからは , 常に "0" が読み出されます。
NSF:
I/O パッド
ノイズ
フィルタ許可
ビット
このビットは , SDA, および SCL I/O パッドに組み込まれたノイズフィルタ
を有効にします。
0: ノイズフィルタ無効
1: ノイズフィルタ有効
このノイズフィルタは , パルス幅 0ns ( 最小 ) から内部バスの 1 ∼ 1.5 サイ
クル ( 最大 ) までのシングルスパイクを抑制します。抑制できるスパイク
波の最大幅は , I2C の信号 (SDA, SCL) とマシンクロックの間の位相関係に
よります。インタフェースが 100 kbps を超えるデータ伝送速度で送受信し
ている場合には , このビットを "1" に設定する必要があります。
EN:
イネーブル
ビット
このビットは , I2C インタフェースの動作を許可します。このビットを設
定できるのはユーザだけです。クリアは , ユーザおよびハードウェアに
よって行われます。
0: インタフェース禁止
1: インタフェース許可
このビットを "0" に設定すると , IBSR レジスタと IBCR レジスタのすべて
のビット (BER ビットと BEIE ビットは除く ) がクリアされます。
モジュールの動作は禁止され , I2C ラインはオープンのままになります。
本ビットはバスエラーが発生 (IBCR の BER=1) すると , ハードウェアに
よってクリアされます。
( 注意事項 )
• I2C インタフェースの動作が禁止されると , 送受信は直ちに停止され
ます。
• MSS ビットに "0" を書き込んでストップコンディションを発生させ
たあとに I2C インタフェースの動作を禁止する場合は , ストップコン
ディションの発生を確認 (IBSR の BB=0) した後 , 動作を禁止 (ICCR
の EN=0) してください。
これらのビットは , シリアルビット転送速度を選択します。このビットは ,
インタフェースが禁止状態 (EN=0) か , もしくはライト時に同時に EN ビッ
トをクリアする場合に限り , 変更することができます。
bit12
∼
bit8
CS4 ∼ CS0:
クロック
プリスケーラ
ビット
n
1
2
CS4 CS3 CS2 CS1 CS0
0
0
0
0
1 ビットレート : φ/28 (+1)
0
0
0
1
0 ビットレート : φ/40 (+1)
3
0
0
0
1
1
ビットレート : φ/52 (+1)
4
0
0
1
0
0
ビットレート : φ/64 (+1)
31
1
1
1
1
…
1
ビットレート : φ/400 (+1)
(+1) : ノイズフィルタが有効の場合は除数に 1 を足してください。
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第 21 章 I2C インタフェース (400kHz)
21.2 I2C インタフェースのレジスタ
MB90860E Series
■ クロックプリスケーラ設定
CS0 ∼ CS4 の値は次式により求められます。
φ
n*12 + 16
φ
ビットレート=
n*12 + 17
ビットレート=
n>0, φ: マシンクロック , ノイズフィルタ無効
n>0, φ: マシンクロック , ノイズフィルタ有効
表 21.2-9 プリスケーラの設定内容
n
CS4
CS3
CS2
CS1
CS0
1
0
0
0
0
1
2
0
0
0
1
0
3
0
0
0
1
1
1
1
1
・・・
31
1
1
( 注意事項 ) プリスケーラの設定で , n=0 は SDA/SCL タイミングに違反するので使用しないでく
ださい。
■ 一般的なクロック周波数
一般的なマシンクロック周波数と, プリスケーラ設定による送信ビット転送速度は,
表 21.2-10 に示すとおりです。
表 21.2-10 プリスケーラ設定値と送信ビット転送速度の関係
マシンクロック
[MHz]
540
100 kbps
( ノイズフィルタ禁止 )
400 kbps
( ノイズフィルタ許可 )
n
ビット転送速度
[kbps]
n
ビット転送速度
[kbps]
24
19
98
4
369
20
16
96
3
377
16
12
100
2
390
40/3=13.3
10
98
2
325
12
9
96
2
292
64/6=10.6
8
94
1
367
10
7
100
1
344
8
6
90
1
275
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第 21 章 I2C インタフェース (400kHz)
21.3 I2C インタフェースの動作
MB90860E Series
21.3
I2C インタフェースの動作
I2C バスは , シリアルデータライン (SDA) とシリアルクロックライン (SCL) の 2 本
の双方向バスラインを使用して通信を実行します。I2C インタフェースには , これら
に対応する 2 本のオープンドレイン I/O 端子 (SDA/SCL) があり , ワイアードロジッ
ク利用が可能です。
■ 起動条件
バスが解放されているとき (IBSR の BB=0, IBCR の MSS=0), MSS ビットに "1" を書き
込むと , I2C インタフェースはマスタモードに入り , 起動条件を発生します。
バスのアイドル時 (MSS=0, BB=0) に "1" を書き込むと , 起動条件が発生し , IDAR レジ
スタの内容 ( アドレスデータ ) が送信されます。
バスがマスタモードで割込み状態のとき (IBCR の MSS=1, INT=1) に SCC ビットに "1"
を書き込むと , 再起動条件を発生できます。
バスの使用中 (IBSR の BB=1, TRX=0;IBCR の MSS=0, INT=0) に MSS ビットに "1" を書
き込むと , インタフェースはバスが解放されるまで待機して , 送信を開始します。
インタフェースを , その間に書込みアクセス ( データ受信 ) を伴うスレーブとしてアド
レス指定した場合は , 転送が終了しバスが再度解放されてから送信が開始されます。イ
ンタフェースがその間スレーブとしてデータを送信している場合には , バスが再度解
放されてもデータ送信を開始しません。次の割込み時に , インタフェースがスレーブと
してアドレス指定されたか (IBCR の MSS=0, IBSR の AAS=1), データバイトの送信に成
功したか (IBCR の MSS=1), データバイトの送信に失敗したかどうか (IBSR の AL=1) を
チェックすることが必要です。
他の状態で MSS ビット , または SCC ビットに "1" を書き込んでも意味を持ちません。
■ 停止状態
マスタモード (IBCR の MSS=1, INT=1) で MSS ビットに "0" を書き込むと停止条件が発
生し , デバイスはスレーブモードに移行します。他の状態で MSS ビットに "1" を書き
込んでも意味を持ちません。
MSSビットをクリアすると, インタフェースは停止条件を発生しようとしますが, 停止
条件が発生する前に別のマスタが SCL ラインを "L" レベルに駆動すると , 停止条件の
発生に失敗します。この場合 , 次のバイトが転送された後で割込みが発生します。
■ スレーブアドレス検出
スレーブモードで起動条件が発生すると , BB は "1" に設定され , マスタデバイスから
送信されたデータは IDAR レジスタに受信されます。
8 ビットを受信した後 , ISMK レジスタの ENSB ビットが "1" である場合は , ISMK に格
納されたビットマスクを使用して IDAR レジスタの内容が ISBA レジスタと比較されま
す。一致した場合は , AAS ビットは "1" に設定され , アクノリッジ信号がマスタに送信
されます。次に , 受信データの bit0(IDAR レジスタの bit0) が反転され , TRX ビットに
格納されます。
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541
第 21 章 I2C インタフェース (400kHz)
21.3 I2C インタフェースの動作
MB90860E Series
ITMK レジスタ内の ENTB ビットが "1" であり , 10 ビットアドレスヘッダ (11110, TA9,
TA8, 0) が検出された場合は , インタフェースはアクノリッジ信号をマスタに送信し ,
反転された最後のデータビットを TRX レジスタに格納します。割込みは発生しません。
次に転送されたバイトは (ITMK に格納されたビットマスクを使用して ) ITBA レジス
タの下位バイトと比較されます。一致した場合は , アクノリッジ信号がマスタに送信さ
れ , AAS ビットが 1 に設定され , 割込みが発生します。
インタフェースがスレーブとしてアドレス指定され , 再起動条件を検出した場合は , 10
ビットアドレスヘッダ (11110, TA9, TA8, 1) の受信後に AAS ビットが "1" に設定され ,
割込みが発生します。
10 ビット , および 7 ビットのアドレスとそのビットマスクには個別のレジスタがある
ので , ISMK の ENSB ビットと ITMK の ENTB ビットを "1" に設定することにより , 両
方のアドレスをインタフェースに確認させることができます。ITMK レジスタの RAL
ビット (AAS ビットが 1 に設定されている場合のみ , このビットが有効 ) を読み出すこ
とにより , 受信したスレーブアドレス長が 7 ビット /10 ビットのどちらかを判断できま
す。
また , インタフェースをマスタとしてのみ使用する場合は , 両方のビットを "0" に設定
することにより , インタフェースにスレーブアドレスを与えないことも可能です。
すべてのスレーブアドレスビットは , 対応するマスクレジスタ (ITMK, または ISMK) で
マスクできます。
■ スレーブアドレスマスク
マスクレジスタ (ITMK/ISMK) で "1" に設定したビットだけがアドレス比較のために使
用され , 他のビットはすべて無視されます。受信したスレーブアドレスは , IBSR レジ
スタの AAS ビットが "1" であれば , ITBA レジスタ (RAL=1…10 ビットアドレス受信時 ),
またはISBAレジスタ(RAL=0…7ビットアドレス受信時)から読み出すことができます。
ビットマスクがクリアされた場合には , インタフェースは常にスレーブとしてアドレ
ス指定されるので , バスモニタとして使用することができます。これは , 他に受信状態
のスレーブがない場合でも , あらゆるスレーブアドレス受信に対してアクノリッジを
発生させるため , 正確には本当のバスモニタではないことに注意してください。
■ スレーブアドレッシング
マスタモードで起動条件が発生すると , BB ビットと TRX ビットは "1" に設定され ,
IDAR レジスタの内容は MSB ファーストで送信されます。アドレスデータの送信後に
スレーブデバイスからアクノリッジ信号を受信すると , 送信データの bit0( 送信後の
IDAR レジスタの bit0) は反転され , TRX ビットに格納されます。スレーブのアクノリッ
ジ応答は , IBSR レジスタの LRB ビットを使用してチェックできます。この手順は , 再
起動条件にも当てはまります。
書込みアクセスのために 10 ビットスレーブをアドレス指定するには , 2 バイトを送信
する必要があります。最初のバイトは , ビットシーケンス 11110, TA9, TA8, 0 から構成
される 10 ビットアドレスヘッダであり , 10 ビットスレーブアドレスの下位 8 ビット
(TA7 ∼ TA0) を含む 2 番目のバイトが続きます。
上記のバイトシーケンスを送信し , 読出しアクセス 10 ビットアドレスヘッダ (11110,
TA9, TA8, 1) を伴う再起動条件 (IBCR の SCC ビット ) を発生すると , 10 ビットスレー
ブが読出しアクセスされます。
542
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第 21 章 I2C インタフェース (400kHz)
21.3 I2C インタフェースの動作
MB90860E Series
アドレスデータバイトをまとめると , 次のようになります。
•
7 ビットスレーブ , 書込みアクセス : 起動条件 - TA6 TA5 TA4 TA3 TA2 TA1 TA0 0
•
7 ビットスレーブ , 読出しアクセス
: 起動条件 - TA6 TA5 TA4 TA3 TA2 TA1 TA0 1
• 10 ビットスレーブ , 書込みアクセス
: 起動条件 - 1 1 1 1 0 TA9 TA8 0 - TA7 TA6
TA5 TA4 TA3 TA2 TA1 TA0
• 10 ビットスレーブ , 読出しアクセス
: 起動条件 - 1 1 1 1 0 TA9 TA8 1 - TA7 TA6
TA5 TA4 TA3 TA2 TA1 TA0 - 再起動 - 1 1 1
1 0 TA9 TA8 1
■ 調停
マスタモードで送信中に , 別のマスタデバイスが同時にデータを送信しているときは ,
調停が行われます。デバイスがデータ値 "1" を送信していて , SDA ラインのデータが
"L" レベルである場合は , そのデバイスは調停を消失したと見なされ , AL ビットは "1"
に設定されます。また , データバイトの最初のビットで起動条件が検出された場合で
あっても , インタフェースが起動条件を発生しないか , または何らかの理由によって起
動条件 , または停止条件の発生が失敗した場合は , AL ビットは "1" に設定されます。
調停消失が検出されると , MSS ビットと TRX ビットの両方がクリアされ , デバイスは
直ちにスレーブモードに入るので , デバイスのスレーブアドレスが送信された場合に
自身の調停消失が発生したことを判断できます。
■ アクノリッジ
アクノリッジビットは , 受信側から送信側に送信されます。
IBCR レジスタの ACK ビッ
トを使用して , データバイトを受信したときに , アクノリッジを送信するかどうかを選
択できます。
データをスレーブモードで送信 ( 別のマスタからの読出しアクセス ) しても , マスタか
らのアクノリッジが受信されない場合は , TRX ビットが "0" に設定され , デバイスは受
信モードに移行します。これにより , スレーブが SCL ラインを解放したらすぐ , マス
タは停止条件を発生できます。
マスタモードでは , IBSR レジスタの LRB ビットを読み出すことにより , スレーブから
のアクノリッジをチェックできます。
<注意事項>
CM44-10144-4
マルチマスタモード時に , ゼネラルコールアドレス送信は使用できません。
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543
第 21 章 I2C インタフェース (400kHz)
21.4 プログラミングフローチャート
21.4
MB90860E Series
プログラミングフローチャート
本節では , I2C インタフェース (400kHz) モジュールを使用するための送信 , および
受信のプログラミング例を示します。
■ スレーブのアドレッシングとデータ送信の例
図 21.4-1 に , スレーブのアドレッシングとデータ送信例のフローチャートを示します。
図 21.4-1 スレーブのアドレッシングとデータ送信例のフローチャート
7 ビットスレーブのアドレッシング
データ送信
開始
開始
BER ビットをクリア (1 の場合 ) ;
インタフェース許可 EN: = 1;
書込み用スレーブを
アドレス指定
IDAR: = データバイト;
INT: = 0
IDAR: = sl.address<<1+RW;
MSS : = 1; INT : = 0
INT=1?
NO
NO
INT=1?
YES
YES
YES
BER = 1?
YES
バスエラー
BER = 1?
NO
NO
AL = 1?
YES
ACK?
(LRB = 0?)
NO
転送再開
AAS か
どうかを
チェック
AL = 1?
YES
転送再開
AAS か
どうかを
チェック
NO
ACK?
(LRB = 0?)
NO
YES
YES
データ送信準備完了
最終
バイトを
伝送した
か?
YES
NO
スレーブから ACK なし