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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
FUJITSU SEMICONDUCTOR
CONTROLLER MANUAL
CM44-10140-5
F2MC-16LX
16 ビット・マイクロコントローラ
MB90350E Series
ハードウェアマニュアル
F2MC-16LX
16 ビット・マイクロコントローラ
MB90350E Series
ハードウェアマニュアル
富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 「デザインレビューシート」を参照してください。
「デザインレビューシート」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思われ
るチェック項目をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
富士通セミコンダクター株式会社
MB90350E Series
はじめに
■ 本書の目的と対象読者
富士通セミコンダクター製品につきまして , 平素より格別のご愛読を賜り厚くお礼申
し上げます。
MB90350E シリーズは , ASIC (Application Specific IC) 対応が可能なオリジナル 16 ビッ
ト・ワンチップマイクロコントローラである F2MC®-16LX ファミリの汎用品の 1 つと
して開発された製品です。
本書は , 実際にこの半導体を使って製品を設計する技術者の方を対象に , MB90350E シ
リーズの機能や動作について記載しています。本書をご一読ください。
■ 商標
F2MC は FUJITSU Flexible Microcontroller の略で , 富士通セミコンダクター株式会社の
商標です。
その他の記載されている社名および製品名などの固有名詞は , 各社の商標または登録
商標です。
CM44-10140-5
FUJITSU SEMICONDUCTOR LIMITED
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MB90350E Series
■ 本書の全体構成
本書は , 以下に示す 29 の章および付録から構成されています。
第 1 章 概要
MB90350E シリーズの特長と基本的な仕様について説明します。
第 2 章 CPU
CPU の機能と動作について説明します。
第 3 章 割込み
割込み, 拡張インテリジェントI/Oサービス(EI2OS)および例外について説明します。
第 4 章 μDMAC
μDMAC の機能と動作について説明します。μDMAC は , 拡張インテリジェント I/O
サービス (EI2OS) と同等の機能を持った簡易 DMA です。
第 5 章 遅延割込み
遅延割込みの機能と動作について説明します。
第 6 章 クロック
クロックについて説明します。
第 7 章 クロックスーパバイザ
クロックスーパバイザの機能と動作について説明します。
第 8 章 リセット
リセットについて説明します。
第 9 章 低消費電力モード
低消費電力モードについて説明します。
第 10 章 メモリアクセスモード
メモリアクセスモードの機能と動作について説明します。
第 11 章 I/O ポート
I/O ポートの機能について説明します。
第 12 章 タイムベースタイマ
タイムベースタイマの機能と動作について説明します。
第 13 章 ウォッチドッグタイマ
ウォッチドッグタイマの機能と動作について説明します。
第 14 章 16 ビット入出力タイマ
16 ビット入出力タイマの機能と動作について説明します。
第 15 章 16 ビットリロードタイマ
16 ビットリロードタイマの機能と動作について説明します。
第 16 章 時計タイマ
時計タイマの機能と動作について説明します。
第 17 章 8/16 ビット PPG タイマ
8/16 ビット PPG タイマの機能と動作について説明します。
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第 18 章 DTP/ 外部割込み
DTP/ 外部割込みの機能と動作について説明します。
第 19 章 8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータの機能と動作について説明します。
第 20 章 低電圧検出 /CPU 動作検出リセット
低電圧検出 /CPU 動作検出リセットの機能と動作について説明します。本機能は
MB90350E シリーズの "T" サフィックスのある製品のみ使用できます。
第 21 章 LIN-UART
LIN-UART の機能と動作について説明します。
第 22 章 I2C インタフェース (400 kHz)
高速 I2C インタフェースの機能と動作について説明します。
第 23 章 CAN コントローラ
CAN コントローラの機能と概要について説明します。
第 24 章 アドレス一致検出機能
アドレス一致検出機能の機能と動作について説明します。
第 25 章 ROM ミラー機能 選択モジュール
ROM ミラー機能選択モジュールの機能と動作について説明します。
第 26 章 0.5 M ビット フラッシュメモリ / 1 M ビット デュアルオペレーション フラッ
シュメモリ
0.5 M ビット フラッシュメモリ/ 1 M ビット デュアルオペレーション フラッシュメ
モリの機能および動作について説明します。
第 27 章 デュアルオペレーション フラッシュ
デュアルオペレーションフラッシュの機能と動作について説明します。本機能は ,
1 M ビットデュアルオペレーションフラッシュメモリ搭載品種 (MB90F352E(S),
MB90F352TE(S), MB90F357E(S), MB90F357TE(S)) のみ有効です。
第 28 章 フラッシュメモリ品 シリアル書込み接続例
横河ディジタルコンピュータ株式会社製 AF220/AF210/AF120/AF110 フラッシュマ
イコンプログラマを用いた場合のシリアル書込みの接続例について説明します。
第 29 章 ROM セキュリティ機能
ROM セキュリティ機能について説明します。
第 30 章 クロックモジュレータ
クロックモジュレータの概要 , 動作 , レジスタ構成について説明します。
付録
I/O マップ , F2MC-16LX の命令などを掲載します。
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途(原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性
が要求される用途(海底中継器 , 宇宙衛星をいう)に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。
ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承くださ
い。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
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目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
1.7
第2章
概要 ............................................................................................................ 1
MB90350E シリーズの概要.................................................................................................... 2
MB90350E シリーズのブロックダイヤグラム ..................................................................... 13
外形寸法図............................................................................................................................ 17
端子配列図............................................................................................................................ 19
端子機能説明 ........................................................................................................................ 20
入出力回路形式 .................................................................................................................... 25
デバイスの取扱いに関する注意事項 .................................................................................... 29
CPU.......................................................................................................... 33
2.1 CPU の概要 .......................................................................................................................... 34
2.2 メモリ空間............................................................................................................................ 35
2.3 リニア方式によるアドレス指定 ........................................................................................... 38
2.4 バンク方式によるアドレス指定 ........................................................................................... 39
2.5 メモリ空間における多バイト長データ................................................................................. 41
2.6 レジスタ ............................................................................................................................... 42
2.6.1
アキュムレータ (A)..................................................................................................... 45
2.6.2
ユーザスタックポインタ (USP) とシステムスタックポインタ (SSP) ....................... 46
2.6.3
プロセッサステータス (PS) ....................................................................................... 48
2.6.4
プログラムカウンタ (PC)........................................................................................... 51
2.6.5
バンクレジスタ (PCB, DTB, USB, SSB, ADB) .......................................................... 52
2.6.6
ダイレクトページレジスタ (DPR) ............................................................................. 53
2.7 レジスタバンク .................................................................................................................... 54
2.8 プリフィックスコード.......................................................................................................... 55
2.9 割込み抑止命令 .................................................................................................................... 58
第3章
割込み ...................................................................................................... 59
3.1 割込みの概要 ........................................................................................................................ 60
3.2 割込みベクタ ........................................................................................................................ 64
3.3 割込み制御レジスタ (ICR00 ∼ ICR15) ................................................................................ 66
3.4 割込みフロー ........................................................................................................................ 69
3.5 ハードウェア割込み ............................................................................................................. 71
3.5.1
ハードウェア割込みの動作 ........................................................................................ 72
3.5.2
ハードウェア割込みの発生と解除.............................................................................. 73
3.5.3
多重割込み ................................................................................................................. 75
3.6 ソフトウェア割込み ............................................................................................................. 76
3.7 拡張インテリジェント I/O サービス (EI2OS) ....................................................................... 78
3.7.1
拡張インテリジェント I/O サービスディスクリプタ (ISD) ........................................ 80
3.8 拡張インテリジェント I/O サービス (EI2OS) の動作フローと使用手順............................... 83
3.9 例外 ...................................................................................................................................... 86
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第4章
μDMAC .................................................................................................... 87
4.1 μDMAC の概要 ..................................................................................................................... 88
4.2 μDMAC のレジスタ .............................................................................................................. 89
4.2.1
DMA ディスクリプタチャネル指定レジスタ ( DCSR ).............................................. 91
4.2.2
DMA ステータスレジスタ (DSR) ............................................................................... 93
4.2.3
DMA ストップステータスレジスタ ( DSSR ) ............................................................ 94
4.2.4
DMA イネーブルレジスタ ( DER ) ............................................................................. 96
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)............................................................. 97
4.3.1
データカウンタ (DCT)................................................................................................ 98
4.3.2
I/O レジスタアドレスポインタ (IOA) ......................................................................... 99
4.3.3
DMA コントロールレジスタ (DMACS) .................................................................... 100
4.3.4
DMA バッファアドレスポインタ (BAP)................................................................... 102
4.4 μDMAC の動作説明 ............................................................................................................ 103
4.5 μDMAC 使用上の注意事項 ................................................................................................. 107
第5章
遅延割込み ............................................................................................. 109
5.1 遅延割込みの概要 ............................................................................................................... 110
5.2 遅延割込みのブロックダイヤグラム .................................................................................. 111
5.3 遅延割込みの構成 ............................................................................................................... 112
5.3.1
遅延割込み要求発生 / 解除レジスタ (DIRR)............................................................. 113
5.4 遅延割込みの動作説明........................................................................................................ 114
5.5 遅延割込み使用上の注意 .................................................................................................... 115
5.6 遅延割込みを使用するプログラム例 .................................................................................. 116
第6章
クロック................................................................................................. 117
6.1 クロック ............................................................................................................................. 118
6.2 クロック発生部のブロックダイヤグラム ........................................................................... 121
6.2.1
クロック発生部のレジスタ ...................................................................................... 123
6.3 クロック選択レジスタ (CKSCR)........................................................................................ 124
6.4 PLL/ サブクロック制御レジスタ (PSCCR) ........................................................................ 128
6.5 クロックモード .................................................................................................................. 130
6.6 発振安定待ち時間 ............................................................................................................... 134
6.7 振動子および外部クロックの接続...................................................................................... 135
第7章
クロックスーパバイザ ........................................................................... 137
7.1 クロックスーパバイザの概要 ............................................................................................. 138
7.2 クロックスーパバイザの構成 ............................................................................................. 139
7.3 クロックスーパバイザのレジスタ...................................................................................... 141
7.3.1
クロックスーパバイザ制御レジスタ (CSVCR) ........................................................ 142
7.4 クロックスーパバイザの動作説明...................................................................................... 144
7.5 クロックスーパバイザ使用上の注意 .................................................................................. 147
第8章
8.1
8.2
8.3
8.4
8.5
8.6
vi
リセット................................................................................................. 149
リセットの概要 .................................................................................................................. 150
リセット要因と発振安定待ち時間...................................................................................... 153
外部リセット端子 ............................................................................................................... 155
リセット動作 ...................................................................................................................... 156
リセット要因ビット ........................................................................................................... 159
リセットによる各端子の状態 ............................................................................................. 163
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第9章
低消費電力モード .................................................................................. 165
9.1 低消費電力モードの概要 .................................................................................................... 166
9.2 低消費電力回路のブロックダイヤグラム ........................................................................... 169
9.3 低消費電力モード制御レジスタ (LPMCR) ......................................................................... 171
9.4 CPU 間欠動作モード .......................................................................................................... 174
9.5 スタンバイモード ............................................................................................................... 175
9.5.1
スリープモード ........................................................................................................ 177
9.5.2
時計モード ............................................................................................................... 179
9.5.3
タイムベースタイマモード ...................................................................................... 181
9.5.4
ストップモード ........................................................................................................ 183
9.6 スタンバイモードの状態遷移 ............................................................................................. 186
9.7 スタンバイモードとリセット時の端子状態 ....................................................................... 187
9.8 低消費電力モード使用上の注意 ......................................................................................... 192
第 10 章
メモリアクセスモード ........................................................................... 195
10.1 メモリアクセスモードの概要 ............................................................................................. 196
10.1.1
モード端子 (MD2 ∼ MD0)........................................................................................ 197
10.1.2
モードデータ ............................................................................................................ 198
10.1.3
バスモード別メモリ空間 .......................................................................................... 200
10.2 外部メモリアクセス ( バス端子制御回路 ) ......................................................................... 202
10.2.1
外部メモリアクセス ( 外部バス端子制御回路 ) のレジスタ ..................................... 203
10.2.2
自動レディ機能選択レジスタ (ARSR) ..................................................................... 204
10.2.3
外部アドレス出力制御レジスタ (HACR).................................................................. 206
10.2.4
バス制御信号選択レジスタ (ECSR) ......................................................................... 207
10.3 外部メモリアクセス制御信号の動作 .................................................................................. 210
10.3.1
レディ機能 ............................................................................................................... 212
10.3.2
ホールド機能 ............................................................................................................ 214
第 11 章
I/O ポート............................................................................................... 215
11.1 I/O ポート ........................................................................................................................... 216
11.2 I/O ポートのレジスタ一覧 .................................................................................................. 217
11.2.1
ポートデータレジスタ (PDR)................................................................................... 218
11.2.2
ポート方向レジスタ (DDR) ...................................................................................... 220
11.2.3
ポートプルアップ制御レジスタ (PUCR).................................................................. 223
11.2.4
ポートアナログ入力許可レジスタ (ADER5, ADER6) .............................................. 225
11.2.5
入力レベル選択レジスタ .......................................................................................... 226
第 12 章
タイムベースタイマ............................................................................... 229
12.1 タイムベースタイマの概要................................................................................................. 230
12.2 タイムベースタイマのブロックダイヤグラム.................................................................... 232
12.3 タイムベースタイマの構成................................................................................................. 234
12.3.1
タイムベースタイマ制御レジスタ (TBTC)............................................................... 235
12.4 タイムベースタイマの割込み ............................................................................................. 237
12.5 タイムベースタイマの動作説明 ......................................................................................... 238
12.6 タイムベースタイマ使用上の注意...................................................................................... 242
12.7 タイムベースタイマのプログラム例 .................................................................................. 243
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第 13 章
ウォッチドッグタイマ ........................................................................... 245
13.1 ウォッチドッグタイマの概要 ............................................................................................. 246
13.2 ウォッチドッグタイマの構成 ............................................................................................. 247
13.3 ウォッチドッグタイマのレジスタ...................................................................................... 249
13.3.1
ウォッチドッグタイマ制御レジスタ (WDTC).......................................................... 250
13.4 ウォッチドッグタイマの動作説明...................................................................................... 252
13.5 ウォッチドッグタイマ使用上の注意 .................................................................................. 256
13.6 ウォッチドッグタイマのプログラム例............................................................................... 258
第 14 章
16 ビット入出力タイマ .......................................................................... 259
14.1 16 ビット入出力タイマの概要............................................................................................ 260
14.2 16 ビット入出力タイマのブロックダイヤグラム............................................................... 262
14.2.1
16 ビットフリーランタイマのブロックダイヤグラム ............................................. 264
14.2.2
インプットキャプチャのブロックダイヤグラム ...................................................... 265
14.2.3
アウトプットコンペアのブロックダイヤグラム ...................................................... 268
14.3 16 ビット入出力タイマの構成............................................................................................ 270
14.3.1
タイマ制御ステータスレジスタ 0/1 ( 上位 ) (TCCSH0/TCCSH1)............................ 272
14.3.2
タイマ制御ステータスレジスタ 0/1 ( 下位 ) (TCCSL0/TCCSL1)............................. 273
14.3.3
タイマデータレジスタ (TCDT)................................................................................. 276
14.3.4
インプットキャプチャ制御ステータスレジスタ (ICS)............................................. 277
14.3.5
インプットキャプチャレジスタ (IPCP) ................................................................... 279
14.3.6
インプットキャプチャエッジレジスタ (ICE) ........................................................... 281
14.3.7
アウトプットコンペア制御ステータスレジスタ (OCS) 上位................................... 284
14.3.8
アウトプットコンペア制御ステータスレジスタ (OCS) 下位................................... 287
14.3.9
アウトプットコンペアレジスタ (OCCP) ................................................................. 290
14.4 16 ビット入出力タイマの割込み ........................................................................................ 292
14.5 16 ビットフリーランタイマの動作説明 ............................................................................. 294
14.6 インプットキャプチャの動作説明...................................................................................... 297
14.7 アウトプットコンペアの動作説明...................................................................................... 299
14.8 16 ビット入出力タイマ使用上の注意................................................................................. 302
14.9 16 ビット入出力タイマのプログラム例 ............................................................................. 303
第 15 章
16 ビットリロードタイマ ...................................................................... 307
15.1 16 ビットリロードタイマの概要 ........................................................................................ 308
15.2 16 ビットリロードタイマのブロックダイヤグラム ........................................................... 311
15.3 16 ビットリロードタイマの構成 ........................................................................................ 313
15.3.1
タイマ制御ステータスレジスタ上位 (TMCSR: H) ................................................... 317
15.3.2
タイマ制御ステータスレジスタ下位 (TMCSR: L).................................................... 319
15.3.3
16 ビットタイマレジスタ (TMR) ............................................................................. 321
15.3.4
16 ビットリロードレジスタ (TMRLR) ..................................................................... 322
15.4 16 ビットリロードタイマの割込み .................................................................................... 323
15.5 16 ビットリロードタイマの動作説明................................................................................. 324
15.5.1
内部クロックモードの動作 ...................................................................................... 326
15.5.2
イベントカウントモードの動作 ............................................................................... 331
15.6 16 ビットリロードタイマ使用上の注意 ............................................................................. 334
15.7 16 ビットリロードタイマのプログラム例.......................................................................... 335
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第 16 章
時計タイマ ............................................................................................. 339
16.1 時計タイマの概要 ............................................................................................................... 340
16.2 時計タイマのブロックダイヤグラム .................................................................................. 342
16.3 時計タイマの構成 ............................................................................................................... 343
16.3.1
時計タイマ制御レジスタ (WTC) .............................................................................. 344
16.4 時計タイマの割込み ........................................................................................................... 346
16.5 時計タイマの動作説明........................................................................................................ 347
16.6 時計タイマのプログラム例................................................................................................. 349
第 17 章
8/16 ビット PPG タイマ ........................................................................ 351
17.1 8/16 ビット PPG タイマの概要 .......................................................................................... 352
17.2 8/16 ビット PPG タイマのブロックダイヤグラム ............................................................. 355
17.2.1
8/16 ビット PPG タイマ 8 のブロックダイヤグラム ............................................... 356
17.2.2
8/16 ビット PPG タイマ 9 のブロックダイヤグラム ............................................... 359
17.3 8/16 ビット PPG タイマの構成 .......................................................................................... 362
17.3.1
PPG8 動作モード制御レジスタ (PPGC8)................................................................ 364
17.3.2
PPG9 動作モード制御レジスタ (PPGC9)................................................................ 366
17.3.3
PPG8/9 カウントクロック選択レジスタ (PPG89)................................................... 368
17.3.4
PPG リロードレジスタ (PRLL8/PRLH8, PRLL9/PRLH9)........................................ 370
17.4 8/16 ビット PPG タイマの割込み ...................................................................................... 372
17.5 8/16 ビット PPG タイマの動作説明................................................................................... 373
17.5.1
8 ビット PPG 出力 2 チャネル独立動作モード........................................................ 374
17.5.2
16 ビット PPG 出力動作モード ............................................................................... 377
17.5.3
8+8 ビット PPG 出力動作モード ............................................................................. 380
17.6 8/16 ビット PPG タイマ使用上の注意 ............................................................................... 383
第 18 章
DTP/ 外部割込み .................................................................................... 385
18.1 DTP/ 外部割込みの概要...................................................................................................... 386
18.2 DTP/ 外部割込みのブロックダイヤグラム ......................................................................... 387
18.3 DTP/ 外部割込みの構成...................................................................................................... 389
18.3.1
DTP/ 外部割込み要因レジスタ (EIRR1) ................................................................... 391
18.3.2
DTP/ 外部割込み許可レジスタ (ENIR1) ................................................................... 393
18.3.3
検出レベル設定レジスタ 1 (ELVR1) ........................................................................ 395
18.3.4
DTP/ 外部割込み要因選択レジスタ (EISSR)............................................................ 397
18.4 DTP/ 外部割込みの動作説明............................................................................................... 399
18.4.1
外部割込み機能 ........................................................................................................ 403
18.4.2
DTP 機能 .................................................................................................................. 404
18.5 DTP/ 外部割込み使用上の注意 ........................................................................................... 405
18.6 DTP/ 外部割込み回路のプログラム例 ................................................................................ 407
第 19 章
8/10 ビット A/D コンバータ.................................................................. 411
19.1 8/10 ビット A/D コンバータの概要 .................................................................................... 412
19.2 8/10 ビット A/D コンバータのブロックダイヤグラム........................................................ 414
19.3 8/10 ビット A/D コンバータの構成 .................................................................................... 417
19.3.1
A/D 制御ステータスレジスタ 1 (ADCS1)................................................................. 419
19.3.2
A/D 制御ステータスレジスタ 0 (ADCS0)................................................................. 422
19.3.3
A/D データレジスタ 0/1 (ADCR0/ADCR1)............................................................... 424
19.3.4
A/D セッティングレジスタ (ADSR0/ADSR1) .......................................................... 425
19.3.5
アナログ入力許可レジスタ (ADER5, ADER6) ......................................................... 429
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19.4 8/10 ビット A/D コンバータの割込み................................................................................. 431
19.5 8/10 ビット A/D コンバータの動作説明 ............................................................................. 432
19.5.1
単発変換モード ........................................................................................................ 433
19.5.2
連続変換モード ........................................................................................................ 435
19.5.3
停止変換モード ........................................................................................................ 437
19.5.4
μDMAC または EI2OS 機能を使用した変換動作...................................................... 439
19.5.5
A/D 変換データ保護機能 .......................................................................................... 440
19.6 8/10 ビット A/D コンバータ使用上の注意.......................................................................... 444
第 20 章
20.1
20.2
20.3
20.4
20.5
20.6
低電圧検出 /CPU 動作検出リセット ...................................................... 445
低電圧 /CPU 動作検出リセット回路の概要........................................................................ 446
低電圧 /CPU 動作検出リセット回路の構成........................................................................ 448
低電圧 /CPU 動作検出リセット回路のレジスタ................................................................. 450
低電圧 /CPU 動作検出リセット回路の動作........................................................................ 452
低電圧 /CPU 動作検出リセット回路使用上の注意 ............................................................. 453
低電圧 /CPU 動作検出リセット回路のプログラム例 ......................................................... 454
第 21 章
LIN-UART .............................................................................................. 455
21.1 LIN-UART の概要 ............................................................................................................... 456
21.2 LIN-UART の構成 ............................................................................................................... 459
21.3 LIN-UART の端子 ............................................................................................................... 464
21.4 LIN-UART のレジスタ ........................................................................................................ 465
21.4.1
シリアル制御レジスタ (SCR)................................................................................... 466
21.4.2
LIN-UART シリアルモードレジスタ (SMR) ............................................................. 469
21.4.3
シリアルステータスレジスタ (SSR) ........................................................................ 471
21.4.4
受信データレジスタ / 送信データレジスタ (RDR/TDR) .......................................... 474
21.4.5
拡張ステータス制御レジスタ (ESCR) ..................................................................... 476
21.4.6
拡張通信制御レジスタ (ECCR) ................................................................................ 479
21.4.7
ボーレートジェネレータレジスタ 0, 1(BGR0/BGR1).............................................. 481
21.5 LIN-UART の割込み............................................................................................................ 482
21.5.1
受信割込み発生とフラグセットのタイミング.......................................................... 487
21.5.2
送信割込み発生とフラグセットのタイミング.......................................................... 489
21.6 LIN-UART のボーレート..................................................................................................... 491
21.6.1
ボーレート設定 ........................................................................................................ 493
21.6.2
リロードカウンタ..................................................................................................... 496
21.7 LIN-UART の動作 ............................................................................................................... 498
21.7.1
非同期モード ( 動作モード 0, 1) の動作 ................................................................... 500
21.7.2
同期モード ( 動作モード 2) の動作........................................................................... 504
21.7.3
LIN 機能 ( 動作モード 3) の動作 ............................................................................... 508
21.7.4
シリアル端子直接アクセス ...................................................................................... 511
21.7.5
双方向通信機能 ( ノーマルモード ) .......................................................................... 512
21.7.6
マスタ / スレーブ型通信機能 ( マルチプロセッサモード )....................................... 514
21.7.7
LIN 通信機能............................................................................................................. 517
21.7.8
LIN-UART の LIN 通信フローチャート例 ( 動作モード 3) ........................................ 518
21.8 LIN-UART 使用上の注意..................................................................................................... 520
x
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第 22 章
I2C インタフェース (400 kHz) ............................................................... 527
22.1 I2C インタフェース (400 kHz) の概要 ................................................................................ 528
22.2 I2C インタフェースのレジスタ .......................................................................................... 530
22.2.1
バスステータスレジスタ (IBSR) .............................................................................. 532
22.2.2
バス制御レジスタ (IBCR)......................................................................................... 536
22.2.3
10 ビットスレーブアドレスレジスタ (ITBA) ........................................................... 544
22.2.4
10 ビットスレーブアドレスマスクレジスタ (ITMK) ................................................ 545
22.2.5
7 ビットスレーブアドレスレジスタ (ISBA) ............................................................. 547
22.2.6
7 ビットスレーブアドレスマスクレジスタ (ISMK).................................................. 548
22.2.7
データレジスタ (IDAR) ............................................................................................ 549
22.2.8
クロック制御レジスタ (ICCR) ................................................................................. 550
22.3 I2C インタフェースの動作.................................................................................................. 553
22.4 I2C インタフェースのプログラミングフローチャート ...................................................... 557
第 23 章
CAN コントローラ ................................................................................. 561
23.1 CAN コントローラの特長................................................................................................... 562
23.2 CAN コントローラのブロックダイヤグラム ...................................................................... 563
23.3 CAN コントローラのレジスタ一覧 .................................................................................... 564
23.4 CAN コントローラのレジスタ分類 .................................................................................... 570
23.4.1
制御ステータスレジスタ (CSR) の構成 ................................................................... 571
23.4.2
制御ステータスレジスタ (CSR) の機能 ................................................................... 573
23.4.3
ノードステータスビットとノードステータスの対応............................................... 575
23.4.4
バス動作停止ビット使用上の注意事項 (HALT = 1).................................................. 577
23.4.5
ラストイベント表示レジスタ (LEIR) ....................................................................... 579
23.4.6
受信および送信エラーカウンタ (RTEC) .................................................................. 581
23.4.7
ビットタイミングレジスタ (BTR)............................................................................ 582
23.4.8
ビットタイミングレジスタ (BTR) によるプリスケーラの設定................................ 583
23.4.9
メッセージバッファ有効レジスタ (BVALR) ............................................................ 585
23.4.10
IDE レジスタ (IDER) ................................................................................................ 586
23.4.11
送信要求レジスタ (TREQR)..................................................................................... 587
23.4.12
送信 RTR レジスタ (TRTRR) ................................................................................... 588
23.4.13
リモートフレーム受信待機レジスタ (RFWTR)........................................................ 589
23.4.14
送信解除レジスタ (TCANR) ..................................................................................... 590
23.4.15
送信完了レジスタ (TCR) .......................................................................................... 591
23.4.16
送信割込み許可レジスタ (TIER) .............................................................................. 592
23.4.17
受信完了レジスタ (RCR).......................................................................................... 593
23.4.18
リモート要求受信レジスタ (RRTRR) ...................................................................... 594
23.4.19
受信オーバランレジスタ (ROVRR).......................................................................... 595
23.4.20
受信割込み許可レジスタ (RIER) .............................................................................. 596
23.4.21
アクセプタンスマスク選択レジスタ (AMSR) .......................................................... 597
23.4.22
アクセプタンスマスクレジスタ 0/1(AMR0/AMR1).................................................. 599
23.4.23
メッセージバッファ ................................................................................................. 601
23.4.24
ID レジスタ x (x=0 ∼ 15) (IDRx).............................................................................. 603
23.4.25
DLC レジスタ x (x=0 ∼ 15) (DLCRx)....................................................................... 605
23.4.26
データレジスタ x (x=0 ∼ 15) (DTRx) ...................................................................... 607
23.5 CAN コントローラの送信................................................................................................... 609
23.6 CAN コントローラの受信................................................................................................... 611
23.7 CAN コントローラの受信フローチャート.......................................................................... 614
23.8 CAN コントローラの使用方法............................................................................................ 615
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23.9
23.10
23.11
23.12
23.13
メッセージバッファ (x) による送信方法 ............................................................................ 616
メッセージバッファ (x) による受信方法 ............................................................................ 618
マルチレベルメッセージバッファの構成の決定 ................................................................ 620
CAN ダイレクトモードレジスタ (CDMR) .......................................................................... 622
CAN コントローラ使用上の注意 ........................................................................................ 623
第 24 章
アドレス一致検出機能 ........................................................................... 625
24.1 アドレス一致検出機能の概要 ............................................................................................. 626
24.2 アドレス一致検出機能のブロックダイヤグラム ................................................................ 627
24.3 アドレス一致検出機能の構成 ............................................................................................. 628
24.3.1
アドレス検出制御レジスタ (PACSR0/PACSR1) ..................................................... 629
24.3.2
検出アドレス設定レジスタ (PADR0~PADR5) ......................................................... 633
24.4 アドレス一致検出機能の動作説明...................................................................................... 636
24.4.1
アドレス一致検出機能の使用例 ............................................................................... 637
24.5 アドレス一致検出機能のプログラム例............................................................................... 642
第 25 章
ROM ミラー機能選択モジュール........................................................... 645
25.1 ROM ミラー機能選択モジュールの概要 ............................................................................ 646
25.2 ROM ミラー機能選択レジスタ (ROMM) ............................................................................ 648
第 26 章
0.5 M ビットフラッシュメモリ /1 M ビットデュアルオペレーション
フラッシュメモリ .......................................................................... 649
26.1 0.5 M ビットフラッシュメモリ /1 M ビットデュアルオペレーションフラッシュメモリの概要
............................................................................................................................................ 650
26.2 フラッシュメモリのレジスタとセクタ / バンク構成.......................................................... 652
26.3 フラッシュメモリコントロールステータスレジスタ (FMCS) ........................................... 655
26.4 フラッシュメモリ書込みコントロールレジスタ (FWR0/FWR1) ....................................... 658
26.5 フラッシュメモリ自動アルゴリズム起動方法.................................................................... 663
26.6 自動アルゴリズム実行状態の確認...................................................................................... 665
26.6.1
データポーリングフラグ (DQ7) ............................................................................... 667
26.6.2
トグルビットフラグ (DQ6) ...................................................................................... 669
26.6.3
タイミングリミット超過フラグ (DQ5) .................................................................... 670
26.6.4
セクタ消去タイマフラグ (DQ3) ............................................................................... 671
26.7 フラッシュメモリ書込み / 消去の詳細説明 ........................................................................ 672
26.7.1
フラッシュメモリを読出し / リセット状態にする ................................................... 673
26.7.2
フラッシュメモリへデータを書き込む .................................................................... 674
26.7.3
フラッシュメモリの全データを消去する ( チップ全消去 ) ...................................... 676
26.7.4
フラッシュメモリの任意のデータを消去する ( セクタ消去 ) .................................. 677
26.7.5
フラッシュメモリのセクタ消去を一時停止する ...................................................... 680
26.7.6
フラッシュメモリのセクタ消去を再開する ............................................................. 681
26.8 フラッシュセキュリティ機能 ............................................................................................. 682
第 27 章
デュアルオペレーションフラッシュ...................................................... 683
27.1 デュアルオペレーションフラッシュの概要 ....................................................................... 684
27.2 デュアルオペレーションフラッシュのレジスタ ................................................................ 685
27.3 デュアルオペレーションフラッシュの動作説明 ................................................................ 687
xii
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第 28 章
フラッシュメモリ品シリアル書込み接続例 ........................................... 689
28.1 シリアル書込み接続の基本構成 ......................................................................................... 690
28.2 シリアル書込み接続例 ( ユーザ電源使用時 )...................................................................... 693
第 29 章
ROM セキュリティ機能 ......................................................................... 701
29.1 ROM セキュリティ機能の概要........................................................................................... 702
第 30 章
クロックモジュレータ ........................................................................... 703
30.1 クロックモジュレータの概要 ............................................................................................. 704
30.2 クロックモジュレータ制御レジスタ (CMCR) .................................................................... 705
30.3 使用上の注意 ...................................................................................................................... 707
付録
付録 A
付録 B
付録 C
C.1
C.2
C.3
C.4
C.5
C.6
C.7
C.8
C.9
付録 C
付録 D
付録 E
索引
............................................................................................................... 709
I/O マップ ...................................................................................................................... 710
メモリマップ ................................................................................................................. 724
命令 ............................................................................................................................... 726
命令の種類 .................................................................................................................. 727
アドレッシング ........................................................................................................... 728
直接アドレッシング.................................................................................................... 730
間接アドレッシング.................................................................................................... 737
実行サイクル数 ........................................................................................................... 744
実効アドレスフィールド ............................................................................................ 746
命令一覧表の読み方.................................................................................................... 748
F2MC-16LX 命令一覧表 .............................................................................................. 751
命令マップ .................................................................................................................. 765
....................................................................................................................................... 787
フラッシュメモリモードの信号タイミング .................................................................. 788
MB90350E シリーズ割込みベクタ一覧表 ..................................................................... 795
............................................................................................................... 801
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MB90350E Series
xiv
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本版での主な変更内容
ページ
変更内容 ( 詳細は本文を参照してください。)
2
第 1 章 概要
1.1 MB90350E シリーズの概要
■ MB90350E シリーズの特長
5
■ 品種構成
「● クロック」の「最小命令実行時間」を訂正。
(・42 ns → 41.7 ns
・サブクロックモードの説明を削除 )
表 1.1-1 を訂正
(・システムクロック欄を訂正
42 ns → 41.7 ns
・LIN-UART 欄を訂正
UART → LIN-UART
専用リロードタイマ → 専用ボーレートジェネレータ ( リロードタイマ )
・タイマ名を訂正
入出力タイマ → フリーランタイマ )
6
注記 (*:) を訂正
( エミュレータ (MB2147-01) → エミュレータ (MB2147-01-E)
エミュレータハードウェアマニュアル → エミュレータの取扱説明書 )
7
表 1.1-2 を訂正
(・システムクロック欄を訂正
42 ns → 41.7 ns
・LIN-UART 欄を訂正
UART → LIN-UART
専用リロードタイマ → 専用ボーレートジェネレータ ( リロードタイマ )
・タイマ名を訂正
入出力タイマ → フリーランタイマ )
8
注記 (*:) を訂正
( エミュレータ (MB2147-01) → エミュレータ (MB2147-01-E)
エミュレータハードウェアマニュアル → エミュレータの取扱説明書 )
9
表 1.1-3 を訂正
(・システムクロック欄を訂正
42 ns → 41.7 ns
・サブクロック端子欄を訂正
「( 内蔵 CR 発振をサブクロックとして使用可能 )」
を削除
・LIN-UART 欄を訂正
UART → LIN-UART
専用リロードタイマ → 専用ボーレートジェネレータ ( リロードタイマ )
・タイマ名を訂正
入出力タイマ → フリーランタイマ )
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ページ
10
変更内容 ( 詳細は本文を参照してください。)
■ 品種構成
注記 (*:) を訂正
( エミュレータ (MB2147-01) → エミュレータ (MB2147-01-E)
エミュレータハードウェアマニュアル → エミュレータの取扱説明書 )
11
表 1.1-4 を訂正
(・システムクロック欄を訂正
42 ns → 41.7 ns
・サブクロック端子欄を訂正
「( 内蔵 CR 発振をサブクロックとして使用可能 )」
を削除
・LIN-UART 欄を訂正
UART → LIN-UART
専用リロードタイマ →
専用ボーレートジェネレータ ( リロードタイマ )
・タイマ名を訂正
入出力タイマ → フリーランタイマ )
12
注記 (*:) を訂正
( エミュレータ (MB2147-01) → エミュレータ (MB2147-01-E)
エミュレータハードウェアマニュアル → エミュレータの取扱説明書 )
13
1.2 MB90350E シリーズのブロック
ダイヤグラム
■ エバチップのブロックダイヤグ
ラム
14
15
16
xvi
図 1.2-1 を訂正
(・入出力タイマ → フリーランタイマ
・プリスケーラ → ボーレートジェネレータ
・DMAC → μDMAC
・A/D コンバータの入力信号を訂正
AN14 ∼ AN0 → AN23 ∼ AN0
・アウトプットコンペアを訂正
OUT7 ∼ OUT4 → OUT7 ∼ OUT0)
図 1.2-2 を訂正
(・入出力タイマ → フリーランタイマ
・プリスケーラ → ボーレートジェネレータ
・DMAC → μDMAC
・A/D コンバータの入力信号を訂正
AN14 ∼ AN0 → AN23 ∼ AN0
・アウトプットコンペアを訂正
OUT7 ∼ OUT4 → OUT7 ∼ OUT0)
■ フラッシュメモリ品 , マスク
ROM 品のブロックダイヤグラム
図 1.2-3 を訂正
(・入出力タイマ → フリーランタイマ
・プリスケーラ → ボーレートジェネレータ
・DMAC → μDMAC)
図 1.2-4 を訂正
(・入出力タイマ → フリーランタイマ
・プリスケーラ → ボーレートジェネレータ
・DMAC → μDMAC)
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22
1.5 端子機能説明
■ 端子機能
32
1.7 デバイスの取扱いに関する注
意事項
34
第 2 章 CPU
2.1 CPU の概要
■ CPU の概要
37
38
表 1.5-1 を訂正
(16 ビット入出力タイマ → 16 ビットフリーランタイマ )
「■ デバイス取扱い上の注意」に 以下の項目を追加
( ● シリアル通信について
●メモリサイズの異なる品種間およびフラッシュ品
とマスク ROM 品の特性差について )
説明文を訂正
( 最大 16M バイト ( 拡張可能 ) → 最大 16M バイト )
「● 最小命令実行時間」を訂正。
(42 ns → 41.7 ns)
第 2 章 CPU
「2.3 メモリマップ」を付録 B に移動
第 2 章 CPU
2.3 リニア方式による
アドレス指定
サマリ文を訂正
(・「オペランドにて直接 24 ビットのアドレスを指定
する方式」を削除
・
「32 ビットの汎用レジスタの内容の下位 24 ビット
をアドレスとして使用する方式」を削除 )
「■ 32 ビットレジスタ間接指定」の見出しを追加
39
40
第 2 章 CPU
2.4 バンク方式による
アドレス指定
「■ バンクアドレッシングとデフォルト空間」の見出
しを追加
「■ バンクレジスタの初期値」の見出しを追加
<注意事項>に説明を追加
47
第 2 章 CPU
2.6.2 ユーザスタックポインタ
(USP) とシステムスタックポイン
タ (SSP)
49
第 2 章 CPU
2.6.3 プロセッサ
ステータス (PS)
用語 ( レジスタ名 ) 統一
( 割込みレベルマスクレジスタ → 割込みレベルマス
ク)
表 2.6-1 のタイトルを変更
( 表 2.6-1 割込みレベルマスクレジスタ (ILM) で示さ
れるレベルの強弱→
表 2.6-1 割込みレベルマスク (ILM) で示されるレベ
ルの強弱 )
50
第 2 章 CPU
2.6.5 バンクレジスタ
(PCB, DTB, USB, SSB, ADB)
項見出しを追加
52
第 2 章 CPU
2.6.6 ダイレクトページレジスタ
(DPR)
項見出しを追加
53
第 2 章 CPU
2.7 レジスタバンク
表 2.7-2 を訂正
(・レジスタ順を訂正
・アドレス欄を追加 )
54
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変更内容 ( 詳細は本文を参照してください。)
第 2 章 CPU
2.8 プリフィックスコード
見出しを箇条書きに変更
(● → ・)
第 2 章 CPU
2.9 割込み抑止命令
サマリ文を訂正
( サンプリングされません → 受け付けられません )
第 3 章 割込み
3.1 割込みの概要
図 3.1-3 を訂正
( 説明を追加 )
64
第 3 章割込み
3.2 割込みベクタ
表 3.2-1 を訂正
( 一般的な表記に変更 )
66
第 3 章割込み
3.3 割込み制御レジスタ
(ICR00 ∼ ICR15)
図 3.3-1 を訂正
(ICS1/S1 と ICS0/S0 の属性を変更 )
第 3 章割込み
3.4 割込みフロー
図 3.4-1 を訂正
(ILM:CPU レジスタレベル →
ILM: 割り込みレベルマスク )
第 3 章割込み
3.7.1 拡張インテリジェント I/O
サービスディスクリプタ (ISD)
■ EI2OS ステータスレジスタ
(ISCS)
ビット名を追加
(IF → IF: IOA 更新 / 固定選択ビット )
55 ∼
57
58
62
69
81
ビット名を追加
(BW → BW: 転送データ長指定ビット )
ビット名を追加
(BF → BF: BAP 更新 / 固定選択ビット )
82
ビット名を追加
(DIR → DIR: データ転送方向指定ビット )
ビット名を追加
(SE → SE: EI2OS 終了制御ビット )
「3.9 μDMAC」を第 4 章に移動
85
第 3 章 割込み
88
第 4 章 μDMAC
4.1 μDMAC の概要
<注意事項>を「4.5 μDMAC 使用上の注意事項」に
移動
101
第 4 章 μDMAC
4.3.3 DMA コントロールレジスタ
(DMACS)
<注意事項>を「4.5 μDMAC 使用上の注意事項」に
移動
第 4 章 μDMAC
4.4 μDMAC の動作説明
図 4.4-1 を訂正
(IOA:I/O アドレスポインタ →
IOA:I/O レジスタアドレスポインタ )
103
107
110
216
xviii
第 4 章 μDMAC
4.5 μDMAC の使用上の注意事項
第 5 章 遅延割込み
5.1 遅延割込みの概要
■ 遅延割込みの概要
第 11 章 I/O ポート
11.1 I/O ポート
「4.5 μDMAC 使用上の注意事項」を追加
表 5.1-1 を変更
(EI2OS/μDMA → EI2OS/μDMAC)
「■ I/O ポートの概要」の説明を削除
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変更内容 ( 詳細は本文を参照してください。)
219
第 11 章 I/O ポート
11.2.1 ポートデータレジスタ
(PDR)
■ ポートデータレジスタの読出し
表 11.2-1 を追加
( ポート 3 ∼ポート 0 の , DDR=1, 周辺機能の出力状
態 = 許可のときの読み出し値を訂正 )
267
第 14 章 16 ビット入出力タイマ
14.2.2 インプットキャプチャのブ
ロックダイヤグラム
「● インプットキャプチャエッジレジスタ 01, 45, 67
(ICE01, ICE45, ICE67)」の説明を訂正
(4 本 → 3 本 )
273
第 14 章 16 ビット入出力タイマ
14.3.2 タイマ制御ステータスレジ
スタ 0/1 ( 下位 )
ビット名と表を訂正
( カウントクロック周期選択ビット
→カウントクロック設定ビット )
274
表 14.3-3 を訂正
(bit7 IVF: タイマオーバフロー発生フラグビットに
( 注意事項 ) を追加 )
275
表 14.3-3 を訂正
(bit2 ∼ bit0 のビット名を訂正
カウントクロック周期選択ビット
→カウントクロック設定ビット )
278
第 14 章 16 ビット入出力タイマ
14.3.4 インプットキャプチャ制御
ステータスレジスタ (ICS)
表 14.3-4 を訂正
(・bit7 ICPm: 有効エッジ検出フラグビット m に
( 注意事項 ) を追加
・bit6 ICPn: 有効エッジ検出フラグビット n に
( 注意事項 ) を追加 )
288
第 14 章 16 ビット入出力タイマ
14.3.8 アウトプットコンペア制御
ステータスレジスタ (OCS) 下位
表 14.3-10 を訂正
(・bit7 IOPm: コンペア一致フラグビット m に
( 注意事項 ) を追加
・bit6 IOPn: コンペア一致フラグビット n に
( 注意事項 ) を追加 )
299
第 14 章 16 ビット入出力タイマ
14.7 アウトプットコンペアの動作
説明
<注意事項>を追加
313
第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構
成
■ 16 ビットリロードタイマの端
子
表 15.3-1 のタイトル行を訂正
(16 ビットリロードタイマの使用に必要な設定
→
16 ビットリロードタイマ用端子機能として使用す
る場合に必要な設定 )
316
第 15 章 16 ビットリロードタイマ 「■ 16 ビットリロードタイマでの割込み要求の発生」
15.3 16 ビットリロードタイマの構 に説明を追加
成
323
第 15 章 16 ビットリロードタイマ 「■ 16 ビットタイマの割込み」に説明を追加
15.4 16 ビットリロードタイマの割
込み
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328
変更内容 ( 詳細は本文を参照してください。)
第 15 章 16 ビットリロードタイマ
15.5.1 内部クロックモードの動作
329
<注意事項>を訂正
332
第 15 章 16 ビットリロードタイマ
15.5.2 イベントカウントモードの
動作
345
第 16 章 時計タイマ
16.3.1 時計タイマ制御レジスタ
(WTC)
■ 時計タイマ制御レジスタ (WTC)
347
第 16 章 時計タイマ
16.5 時計タイマの動作説明
402
第 18 章 DTP/ 外部割込み
18.4 DTP/ 外部割込みの動作説明
図 18.4-2 に(注意事項)を追加
415
第 19 章 8/10 ビット A/D コンバー
タ
19.2 8/10 ビット A/D コンバータの
ブロックダイヤグラム
表 19.2-1 を訂正
(AVCC, AVSS 端子の端子名を訂正
VCC 入力端子→ A/D コンバータ電源端子
VSS 入力端子→ A/D コンバータ用アナログ GND
端子 )
423
第 19 章 8/10 ビット A/D コンバー
タ
19.3.2 A/D 制御ステータスレジス
タ 0 (ADCS0)
表 19.3-3 を訂正
(bit4 ∼ bit1, bit0 の行を追加 )
426
第 19 章 8/10 ビット A/D コンバー
タ
19.3.4 A/D セッティングレジスタ
(ADSR0/ADSR1)
表 19.3-5 を訂正
(・bit15 ∼ bit13 ST2 ∼ ST0: サンプリング時間選択
ビットに(注意事項)を追加
・bit12 ∼ bit10 CT2 ∼ CT0: コンペア時間選択ビッ
トに(注意事項)を追加 )
428
第 19 章 8/10 ビット A/D コンバー
タ
19.3.4 A/D セッティングレジスタ
(ADSR0/ADSR1)
■ サンプリング時間の設定 (ST2
∼ ST0 ビット )
サンプリング時間の算出式を訂正
■ コンペア時間の設定 (CT2 ∼
CT0 ビット )
コンペア時間の条件を「データシートを参照」に訂
正
第 20 章 低電圧検出 /CPU 動作検出
リセット
20.5 低電圧 /CPU 動作検出リセッ
ト回路使用上の注意
■ CPU 動作検出リセット回路使用
上の注意
以下の項目を追加
● MD2 = 1 設定時の動作について
453
xx
「■ 内部クロックモードの動作」の<注意事項>に
説明を追加
「■ イベントカウントモードの動作」の
<注意事項>を訂正
表 16.3-1 を訂正
(bit4 WTOF: オーバフローフラグビットに(注意事
項)を追加 )
「■ 時計タイマカウンタ」の注意事項に項目を追加
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変更内容 ( 詳細は本文を参照してください。)
456
第 21 章 LIN-UART
21.1 LIN-UART の概要
表 21.1-1 を訂正
( 受信エラー検出の行のパリティエラーを訂正
動作モード 1 では不可
→動作モード 1 , 動作モード 3 では不可 )
458
第 21 章 LIN-UART
21.1 LIN-UART の概要
表 21.1-4 を訂正
( 注記 *3 を追加 )
461
第 21 章 LIN-UART
21.2 LIN-UART の構成
■ 各ブロックの説明
467
第 21 章 LIN-UART
21.4.1 シリアル制御レジスタ
(SCR)
■ シリアル制御レジスタ (SCR)
468
「● 送信制御回路」の説明を訂正
表 21.4-1 を訂正
(・bit15 PEN: パリティ許可ビットの(注意事項)を
訂正
モード 3 (LIN) のときには
→動作モード 1, 動作モード 3(LIN) のときには
・bit10 CRE: 受信エラーフラグクリアビットの(注
意事項)の説明を訂正
受信動作停止後に
→受信動作禁止 (RXE=0) 後に
・bit9 RXE: 受信動作許可ビットの説明を訂正
データフレーム受信動作
→受信動作
・bit9 RXE: 受信動作許可ビットの(注意事項)に
項目を追加 )
表 21.4-1 を訂正
(・bit8 TXE: 送信動作許可ビットの説明を訂正
データフレーム送信動作
→送信動作
・bit8 TXE: 送信動作許可ビットの(注意事項)に
項目を追加 )
470
第 21 章 LIN-UART
21.4.3 シリアルステータスレジス
タ (SSR)
■ シリアルステータスレジスタ
(SSR)
表 21.4-2 を訂正
(・bit7,bit6 MD1, MD0 : 動作モード選択ビットに
( 注意事項 ) を追加
・bit2 UPCL:LIN-UART プログラマブルクリアビッ
ト (LIN-UART ソフトウェアリセット ) に
( 注意事項 ) を追加 )
472
第 21 章 LIN-UART
21.4.2 LIN-UART シリアルモード
レジスタ (SMR)
■ LIN-UART シリアルモードレジ
スタ (SMR)
表 21.4-3 を訂正
(・bit13 FRE: フレーミングエラーフラグビットに
( 注意事項 ) を追加
・bit11 TDRE: 送信データエンプティフラグビット
の ( 注意事項 ) に項目を追加 )
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477
変更内容 ( 詳細は本文を参照してください。)
第 21 章 LIN-UART
21.4.5 拡張ステータス制御レジス
タ (ESCR)
■ 拡張ステータス制御レジスタ
(ESCR) のビット構成
478
表 21.4-4 を訂正
(・bit9 CCO: 連続クロック出力許可ビットの
( 注意事項 ) に項目を追加
・bit8 SCES: サンプリングクロックエッジ 選択ビッ
トに ( 注意事項 ) を追加 )
表 21.4-5 を訂正
480
第 21 章 LIN-UART
21.4.6 拡張通信制御レジスタ
(ECCR)
■ 拡張通信制御レジスタ (ECCR)
のビット構成
表 21.4-6 を訂正
(・bit4 SCDE: シリアルクロック遅延許可ビットに
( 注意事項 ) を追加
・bit3 SSM: スタート / ストップビットモード許可
ビットに説明を追加
・bit1 RBI: 受信バスアイドル検出フラグビットの機
能欄を訂正
動作モード 2 で SSM=0 のときは → 動作モード 2 のときは
・bit0 TBI : 送信バスアイドル検出フラグビットの機
能欄を訂正
動作モード 2 で SSM=0 のときは本ビットを使用し
ないでください。
→動作モード 2 でマスタモード時 (MS=0) 時に本
ビットを使用してください。)
482
第 21 章 LIN-UART
21.5 LIN-UART の割込み
■ LIN-UART の割込み
表 21.5-1 を訂正
(・受信の割り込み要求フラグのクリア欄に以下を追
加
プログラマブルリセットビット (SMR:UPCL) への
"1" 書込み
・送信の割り込み要求フラグのクリア欄に以下を追
加
LIN Synch break 生成ビット (ECCR:LBR) への "1"
書込み )
484
「● 受信割込み」の<注意事項>を訂正
「● 送信割込み」の<注意事項>を訂正
xxii
485
第 21 章 LIN-UART
21.5 LIN-UART の割込み
■ LIN-UART の割込みと EI2OS
表 21.5-2 を訂正
( 注記 *3 を追加 )
494
第 21 章 LIN-UART
21.6.1 ボーレート設定
■ 各クロック速度のリロード値と
ボーレート
表 21.6-1 を訂正
(4M 行の 20MHz 欄を訂正
2M 行の 10MHz 欄を訂正
4, 0 → − , − )
495
第 21 章 LIN-UART
21.6.1 ボーレート設定
「■ 外部クロック」の説明を訂正
( 同期モード 2 → 動作モード 2)
496
第 21 章 LIN-UART
21.6.2 リロードカウンタ
■ リロードカウンタの機能
「● 再スタート」の送信 / 受信リロードカウンタ共通
に以下の条件を追加
・ボーレートジェネレータレジスタ (BGR1, BGR0) へ
の書込み
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506
変更内容 ( 詳細は本文を参照してください。)
第 21 章 LIN-UART
21.7.2 同期モード ( 動作モード 2)
の動作
「■ 同期モード ( 動作モード 2) の動作」に説明を追
加
「■ 同期モード ( 動作モード 2) の動作」に以下の項
目を追加
● パリティ
● ストップビット
● データ信号方式
● データ転送方法
509
第 21 章 LIN-UART
21.7.3 LIN 機能 ( 動作モード 3) の
動作
511
第 21 章 LIN-UART
21.7.4 シリアル端子直接アクセス
「■ LIN-UART 端子直接アクセス」の<注意事項>に
項目を追加
第 21 章 LIN-UART
21.8 LIN-UART 使用上の注意
「■ LIN-UART 使用上の注意」の● バスアイドル機
能の説明を訂正
521 ∼
525
ボーレートの計算式を訂正
「■ LIN-UART 使用上の注意」に以下の項目を追加
● ESCR:LBD ビット
● ESCR:SCES ビット
●シリアル通信について
● フレーミングエラー対処方法
528
第 22 章 I2C インタフェース
(400 kHz)
22.1 I2C インタフェース (400 kHz)
の概要
■ I2C インタフェース (400 kHz) の
特長
用語を訂正
( 汎用コール → ゼネラルコール )
529
第 22 章 I2C インタフェース
(400 kHz)
22.1 I2C インタフェース (400 kHz)
の概要
■ I2C インタフェースのブロック
ダイヤグラム
図 22.1-1 を訂正
( 用語を訂正
汎用コール → ゼネラルコール )
532
第 22 章 I2C インタフェース
(400 kHz)
22.2.1 バスステータスレジスタ
(IBSR)
■ バスステータスレジスタ(IBSR)
の機能
用語を訂正
( 汎用コール → ゼネラルコール )
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533
変更内容 ( 詳細は本文を参照してください。)
第 22 章 I2C インタフェース
(400 kHz)
22.2.1 バスステータスレジスタ
(IBSR)
■ バスステータスレジスタ(IBSR)
のビット機能
図 22.2-2 を訂正
( 用語を訂正
汎用コール → ゼネラルコール
スレーブとして受信 → 検出 )
536
第 22 章 I2C インタフェース
(400 kHz)
22.2.2 バス制御レジスタ (IBCR)
■ バス制御レジスタ (IBCR) の機
能
用語を訂正
( 汎用コール → ゼネラルコール )
537
第 22 章 I2C インタフェース
(400 kHz)
22.2.2 バス制御レジスタ (IBCR)
■ バス制御レジスタ (IBCR) の
ビット機能
図 22.2-3 を訂正
( 用語を訂正
汎用コール → ゼネラルコール )
535
539 ∼
540
547
第 22 章 I2C インタフェース
(400 kHz)
22.2.5 7 ビットスレーブアドレス
レジスタ (ISBA)
■ 7 ビットスレーブアドレスレジ
スタ (ISBA) の機能
556
第 22 章 I2C インタフェース
(400 kHz)
22.3 I2C インタフェースの動作
559
第 22 章 I2C インタフェース
(400 kHz)
22.4 I2C インタフェースのプログ
ラミングフローチャート
■ 割込みハンドラの例
562
第 23 章 CAN コントローラ
23.1 CAN コントローラの特長
575
第 23 章 CAN コントローラ
23.4.3 ノードステータスビットと
ノードステータスの対応
612
第 23 章 CAN コントローラ
23.6 CAN コントローラの受信
xxiv
表 22.2-1 を訂正
( 用語を訂正
汎用コール → ゼネラルコール
スレーブとして受信 → 検出 )
表 22.2-2 を訂正
( 用語を訂正
汎用コール → ゼネラルコール
受信 → 検出 )
表 22.2-5 を訂正
( 用語を訂正
汎用コール → ゼネラルコール )
「■ アクノリッジ」に<注意事項>を追加
図 22.4-3 を訂正
( 用語を訂正
汎用コール → ゼネラルコール )
「■ CAN コントローラの端子」の項目を追加
<注意事項>を訂正
(CAN 規格 Ver 2.0 パート B → CAN 仕様 2.0B)
「■ 受信メッセージの格納」の説明を訂正
( メッセージバッファ (x) の決定フローチャート
→受信メッセージを格納すべきメッセージバッ
ファ (x) を決定するためのフローチャート )
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ページ
618
635
665
666
変更内容 ( 詳細は本文を参照してください。)
「● 受信完了の処理」の説明を訂正
第 23 章 CAN コントローラ
23.10 メッセージバッファ (x) によ (CRx → RCx)
る受信方法
■ メッセージバッファ (x) による
受信方法
第 24 章 アドレス一致検出機能
24.3.2 検出アドレス設定レジスタ
(PADR0~PADR5)
図 24.3-5 を訂正
第 26 章 0.5 M ビット フラッシュ 「● ハードウェアシーケンスフラグの概要」の説明
を訂正
メモリ / 1 M ビット デュアルオペ
( トグルビット 2 フラグ (DQ2) の記述を削除 )
レーション フラッシュメモリ
26.6 自動アルゴリズム実行状態の
表 26.6-2 を訂正
確認
( トグルビット 2 フラグ (DQ2) の記述を削除 )
■ ハードウェアシーケンスフラグ
672
第 26 章 0.5 M ビット フラッシュ
メモリ / 1 M ビット デュアルオペ
レーション フラッシュメモリ
26.6 自動アルゴリズム実行状態の
確認
674
第 26 章 0.5 M ビット フラッシュ 「● データ書込み上の注意」に項目を追加
メモリ / 1 M ビット デュアルオペ
レーション フラッシュメモリ
26.7.2 フラッシュメモリへデータ
を書き込む
■ フラッシュメモリへデータの書
込み
676
第 26 章 0.5 M ビット フラッシュ
メモリ / 1 M ビット デュアルオペ
レーション フラッシュメモリ
26.7.3 フラッシュメモリの全デー
タを消去する
( チップ全消去 )
「■ チップ消去の際の注意点」に項目を追加
678
第 26 章 0.5 M ビット フラッシュ
メモリ / 1 M ビット デュアルオペ
レーション フラッシュメモリ
26.7.4 フラッシュメモリの任意の
データを消去する
( セクタ消去 )
「■ セクタ消去の際の注意点」に項目を追加
679
685
第 27 章 デュアルオペレーション
フラッシュ
27.2 デュアルオペレーションフ
ラッシュのレジスタ
■セクタ変換設定レジスタ (SSR0)
CM44-10140-5
「26.6.5 トグルビット 2 フラグ (DQ2)」を削除
図 26.7-2 を訂正
( フローチャートを訂正 )
表 27.2-1 を訂正
(SEN0 ビットの説明を訂正
SA9 → SAD)
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xxv
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変更内容 ( 詳細は本文を参照してください。)
686
第 27 章 デュアルオペレーション
フラッシュ
27.2 デュアルオペレーションフ
ラッシュのレジスタ
■ SEN0 ビットによるアクセスセ
クタマップ
図 27.2-2 を訂正
(SA0 ∼ SA6 の , CPU アドレスを訂正
上位 2 桁 FF → FE)
719
付録 A I/O マップ
■ I/O マップ ( アドレス:007900H ∼
007FFFH)
表 A-2 I/O マップ (007900H ∼ 007FFFH)
730
付録 C 命令
C.3 直接アドレッシング
● レジスタ直接
表 C.3-1 のコメント文を変更。
(S フラグビット → スタックフラグ (S) )
732
付録 C 命令
C.3 直接アドレッシング
● I/O 直接 (io)
図 C.3-5 を変更。
( MOVW A, i : 0C0H → MOVW A, I:0C0H)
733
付録 C 命令
C.3 直接アドレッシング
● 短縮直接アドレス (dir)
図 C.3-6 に ( 注意事項 ) を追加。
734
付録 C 命令
C.3 直接アドレッシング
● I/O 直接ビットアドレス (io: bp)
図 C.3-8 を変更。
(SETB i : 0C1H : 0 → SETB I:0C1H:0)
付録 C 命令
C.3 直接アドレッシング
● 短縮直接ビットアドレス
(dir: bp)
図 C.3-9 に ( 注意事項 ) を追加。
736
付録 C 命令
C.3 直接アドレッシング
● ベクタアドレス (#vct)
表 C.3-2 のコメント文を訂正。
(XX の説明を訂正
( 注意事項 ) XX には PCB レジスタの値が入ります。
→ *:XX はプログラムカウンタバンクレジスタ
(PCB) の値に置き換えられます。)
740
付録 C 命令
C.4 間接アドレッシング
● プログラムカウンタ相対分岐
アドレス (rel)
説明を変更。
( ディスプレースメント → オフセット )
741
xxvi
付録 C 命令
C.4 間接アドレッシング
● レジスタリスト (rlst)
( タイマ名を訂正
I/O タイマ 0 → フリーランタイマ 0
I/O タイマ 1 → フリーランタイマ 1)
図 C.3-5 に ( 注意事項 ) を追加。
図 C.3-8 に ( 注意事項 ) を追加。
図 C.4-7 を変更。
( BRA 10H → BRA 3C32H
実行後 PC : 3C20 → 3C32)
図 C.4-9 を変更。
(POPW, RW0, RW4 → POPW RW0, RW4)
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ページ
751
変更内容 ( 詳細は本文を参照してください。)
付録 C 命令
2
C.8 F MC-16LX 命令一覧表
■ F2MC-16LX 命令一覧表
表 C.8-1 を訂正。
("MOVX A,Ri" 命令のバイト数 (#) を訂正
2 → 1)
766
付録 C 命令
C.9 命令マップ
■ 命令マップの構造
表 C.9-1 の命令欄を変更。
(@RW2+d8, #8, rel → CBNE @RW2+d8, #8, rel)
767
付録 C 命令
C.9 命令マップ
表 C.9-2 の E0 列 , +0 行 のオペランドを変更。
(#4 → #vct4)
表 C.9-2 の D0 列 , +0 行 のニーモニックを変更。
(MOV → MOVN)
表 C.9-2 の B0 列 , +0 行 のニーモニックを変更。
(MOV → MOVX)
表 C.9-2 の B0 列 , +8 行 のニーモニックを変更。
(MOV → MOVW)
769
表 C.9-4 の E0 列 , +0 行 のニーモニックを変更。
(FILSI → FILSWI)
770
表 C.9-5 の 70 列 , +A 行 のニーモニックを変更。
(DIVU → DIV)
771
表 C.9-6 の F0 列 , +E, +F 行 のオペランドを変更。
(,#8, rel → #8, rel)
774
表 C.9-9 の 50 列 , +8 ∼ +E 行 のオペランドを変更。
(@@ → @)
表 C.9-9 の 20 列 , +0 ∼ +7 行 のオペランドを変更。
(RWi → @RWi)
775
表 C.9-10 の E0 列 , F0 列 のオペランドを変更。
(,r → ,rel)
776
表 C.9-11 の 70 列 のオペランドを変更。
(NEG A, → NEG)
777
表 C.9-12 の E0 列 , F0 列 のオペランドを変更。
(,r → ,rel)
785
表 C.9-20 を変更。
(( 項目「A」を「A0」に変更 ,
+A の行の「W2+d16,[email protected]+d16」に変更 ))
795
付録 E MB90350E シリーズ割込み
ベクタ一覧表
■ MB90350E シリーズ割込み
ベクタ一覧表
CM44-10140-5
表 E-1 を訂正
( タイマ名を訂正
I/O タイマ → フリーランタイマ )
FUJITSU SEMICONDUCTOR LIMITED
xxvii
MB90350E Series
ページ
798
変更内容 ( 詳細は本文を参照してください。)
付録 E MB90350E シリーズ割込み
ベクタ一覧表
■ 割込み要因と割込みベクタ・
割込み制御レジスタ
表 E-2 を訂正
( タイマ名を訂正
I/O タイマ → フリーランタイマ )
変更箇所は , 本文中のページ左側の│によって示しています。
xxviii
FUJITSU SEMICONDUCTOR LIMITED
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第1章
概要
MB90350E シリーズの特長と基本的な仕様につい
て説明します。
1.1 MB90350E シリーズの概要
1.2 MB90350E シリーズのブロックダイヤグラム
1.3 外形寸法図
1.4 端子配列図
1.5 端子機能説明
1.6 入出力回路形式
1.7 デバイスの取扱いに関する注意事項
CM44-10140-5
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1
第 1 章 概要
1.1 MB90350E シリーズの概要
1.1
MB90350E Series
MB90350E シリーズの概要
MB90350E シリーズは , 車載用途向けに設計された 16 ビットマイクロコントローラ
です。CAN 機能 , I2C, キャプチャ , コンペア系タイマ , A/D コンバータなどを搭載し
ています。ディスプレイやオーディオなどの各種周辺機器や車載 CAN 通信対応の機
器制御などに適した機能を搭載しています。
■ MB90350E シリーズの特長
MB90350E シリーズには以下の特長があります。
● クロック
• PLL クロック逓倍回路内蔵
• 発振クロックの 2 分周または発振クロックの 1 逓倍∼ 6 逓倍 ( 発振クロック 4 MHz
の場合 , 4 MHz ∼ 24 MHz) のマシンクロック (PLL クロック ) を選択可能
• サブクロックによる動作:内部動作クロック周波数 最大 50 kHz ( 発振クロック
100 kHz, 2 分周で動作した場合 ) が可能 ( 型格に S サ
フィックスがない製品のみ )
• 最小命令実行時間:41.7 ns (発振クロック4 MHz, PLLクロック6逓倍で動作した場合)
• クロックスーパバイザ:メインクロックまたはサブクロックを独立して監視
● 16 M バイトの CPU メモリ空間
内部は 24 ビットアドレッシング
● コントローラ用途に最適な命令体系
• 豊富なデータタイプ ( ビット , バイト , ワード , ロングワード )
• 豊富なアドレッシングモード (23 種類 )
• 符号付き乗除算命令 , RETI 命令機能強化
• 32 ビットのアキュムレータ採用による高精度演算の強化
● 高級言語 (C 言語 )/ マルチタスクに対応する命令体系
• システムスタックポインタの採用
• 各種ポインタ間接命令の強化
• バレルシフト命令
● 実行速度の向上
4 バイトの命令キュー
● 強力な割込み機能
• 8 レベル , 34 要因の強力な割込み機能
• 最大 16 チャネルの外部割込みに対応
● CPU に依存しない自動データ転送機能
• 拡張インテリジェント I/O サービス機能 (EI2OS) :最大 16 チャネル
2
FUJITSU SEMICONDUCTOR LIMITED
CM44-10140-5
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
• DMA 機能:最大 16 チャネル
● 低消費電力 ( スタンバイ ) モード
• スリープモード (CPU 動作クロックを停止するモード )
• タイムベースタイマモード ( 発振クロックとサブクロック , タイムベースタイマと
時計タイマのみを動作させるモード )
• 時計モード ( サブクロックと時計タイマのみを動作させるモード )
• ストップモード ( 発振クロックとサブクロックを停止するモード )
• CPU 間欠動作モード
● プロセス
CMOS テクノロジ
● I/O ポート
汎用入出力ポート (CMOS 出力 ) :
• 49 本 ( 型格に S サフィックスがない製品…サブクロック対応デバイス )
• 51 本 ( 型格に S サフィックスがある製品…サブクロック非対応デバイス )
● タイマ
• タイムベースタイマ , 時計タイマ , ウォッチドッグタイマ:1 チャネル
• 8/16 ビット PPG タイマ:8 ビット× 10 チャネル , または 16 ビット× 6 チャネル
• 16 ビットリロードタイマ:4 チャネル
• 16 ビット入出力タイマ
- 16 ビットフリーランタイマ:2 チャネル (FRT0:ICU0/ICU1
FRT1:ICU4/ICU5/ICU6/ICU7,
OCU4/OCU5/OCU6/OCU7)
- 16 ビットインプットキャプチャ (ICU) :6 チャネル
- 16 ビットアウトプットコンペア (OCU) :4 チャネル
● Full-CAN コントローラ:1 チャネル
• CAN 規格 Ver. 2.0 パート A および Ver. 2.0 パート B に準拠
• 16 個のメッセージバッファ内蔵
• CAN ウェイクアップ
● LIN-UART (LIN/SCI) :2 チャネル
• 全二重ダブルバッファ付き
• クロック非同期またはクロック同期シリアル転送を使用可能
● I2C インタフェース:1 チャネル
最大 400 kbps の通信が可能
CM44-10140-5
FUJITSU SEMICONDUCTOR LIMITED
3
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
● DTP/ 外部割込み:8 チャネル , CAN ウェイクアップ:1 チャネル
外部入力により拡張インテリジェント I/O サービス (EI2OS) /DMA の起動 , および外部
割込みを発生
● 遅延割込み発生モジュール
タスク切換え用の割込み要求を発生
● 8/10 ビット A/D コンバータ : 15 チャネル
• 8/10 ビットの分解切換え可能
• 外部トリガ入力による起動が可能
• 変換時間:3 μs ( マシンクロック 24 MHz の場合 , サンプリング時間を含む )
● プログラムパッチ機能
6 アドレスポインタ分のアドレス一致検出
● 低電圧 /CPU 動作検出リセット機能 ( 型格に T サフィックスがある製品 )
• 低電圧 (4.0V ± 0.3V) を検出し自動リセット
• プログラムが暴走してインターバル時間内 ( 約 262 ms@ 外部 4 MHz) にカウンタが
クリアされない場合は自動リセット
● クロックスーパバイザ
対象型格
MB90F356E(S), MB90F356TE(S), MB90F357E(S), MB90F357TE(S), MB90356E(S),
MB90356TE(S), MB90357E(S), MB90357TE(S)
● ポートの入力電圧レベルを変更可能
• Automotive 入力レベル /CMOS シュミット入力レベル ( シングルチップモードの初期
値は Automotive レベル )
• TTL 入力レベル ( 外部バス用端子のみ対応 , 外部バスモードではこれらの端子の初
期値は TTL)
● 外部バスインタフェース
MB90F351E(S), MB90F351TE(S), MB90F352E(S), MB90F352TE(S) では, 外部ベクタモー
ドでのみ外部バスインタフェースを使用可能です。内部ベクタモードでは外部バスイ
ンタフェースを使用できません。
● クロックモニタ機能
4
FUJITSU SEMICONDUCTOR LIMITED
CM44-10140-5
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
■ 品種構成
表 1.1-1 ∼ 表 1.1-4 に , 品種構成を示します。
表 1.1-1 品種構成 1 (1 / 2)
品名
項目
MB90F351E,
MB90F352E
MB90F351TE,
MB90F352TE
MB90F351ES,
MB90F352ES
MB90F351TES,
MB90F352TES
F2MC-16LX CPU
CPU
システムクロック
PLL クロック逓倍回路 ( × 1, × 2, × 3, × 4, × 6, PLL 停止時は 1/2)
最小命令実行時間:41.7 ns ( 発振クロック 4 MHz PLL × 6)
ROM
64 K バイトフラッシュメモリ
MB90F351E (S) , MB90F351TE(S)
128 K バイトデュアルオペレーションフラッシュメモリ ( 消去 / 書込みと読出しの同時実行
可能 )
MB90F352E (S) , MB90F352TE (S)
RAM
4 K バイト
エミュレータ
専用電源 *
−
サブクロック端子
(X0A, X1A)
( 最大 100 kHz)
あり
なし
クロックスーパ
バイザ
低電圧 /
CPU 動作検出
リセット
動作電圧
動作温度
パッケージ
なし
なし
あり
なし
あり
3.5 V ∼ 5.5 V:通常動作時 (A/D コンバータ不使用時 )
4.0 V ∼ 5.5 V:A/D コンバータ使用時 / フラッシュ書込み時
4.5 V ∼ 5.5 V:外部バス使用時
− 40 ℃∼+ 125 ℃
LQFP-64
2 チャネル
LIN-UART
I2C (400 kbps)
専用ボーレートジェネレータ(リロードタイマ)によっての広範囲ボーレート設定が可能
異なる同期シリアルプロトコルを適合させるための特別同期オプション
LIN マスタまたは LIN スレーブデバイスとして使用可能
1 チャネル
15 チャネル
A/D コンバータ
10 ビットあるいは 8 ビット分解能
変換時間:最小 3 μs ( サンプリング時間を含む ) (1 チャネルあたり )
16 ビットリロード
動作クロック周波数:fsys/21, fsys/23, fsys/25 (fsys =マシンクロック周波数 )
タイマ
外部イベントカウント機能をサポート
(4 チャネル )
フリーランタイマ 0 ( クロック入力 FRCK0) は , ICU0/ICU1 に対応
フリーランタイマ 1 ( クロック入力 FRCK1) は , ICU4/ICU5/ICU6/ICU7, OCU4/OCU5/OCU6/
OCU7 に対応
16 ビット
フリーランタイマ オーバフロー時に割込み信号を通知
(2 チャネル )
アウトプットコンペア (0 チャネル , 4 チャネル ) との一致時にタイマクリアをサポート
動作クロック周波数:fsys, fsys/21, fsys/22, fsys/23, fsys/24, fsys/25, fsys/26, fsys/27
(fsys =マシンクロック周波数 )
16 ビットアウト
プットコンペア
CM44-10140-5
4 チャネル
16 ビットフリーランタイマとコンペアレジスタとの一致時に割込みを通知
複数のコンペアレジスタを使用して出力信号を生成可能
FUJITSU SEMICONDUCTOR LIMITED
5
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
表 1.1-1 品種構成 1 (2 / 2)
品名
項目
16 ビット
インプット
キャプチャ
MB90F351E,
MB90F352E
MB90F351TE,
MB90F352TE
MB90F351ES,
MB90F352ES
MB90F351TES,
MB90F352TES
6 チャネル
( 立上りエッジ , 立下りエッジ , 両エッジ ) によるフリーランタイマ値の保持 , 割込み通知
6 チャネル (16 ビット ) /10 チャネル (8 ビット )
8 ビットリロードカウンタ× 12
下位用 8 ビットリロードレジスタ× 12
上位用 8 ビットリロードレジスタ× 12
8/16 ビット PPG
8 ビットおよび 16 ビット動作モードをサポート
1 対の 8 ビットリロードカウンタで , 16 ビットリロードカウンタを 1 個 , あるいは 8 ビット
プリスケーラ+ 8 ビットリロードカウンタを構成することが可能
動作クロック周波数:fsys, fsys/21, fsys/22, fsys/23, fsys/24 あるいは 128 [email protected] = 4 MHz
(fsys =マシンクロック周波数 , fosc =発振クロック周波数 )
1 チャネル
CAN
インタフェース
CAN 規格バージョン 2.0 パート A およびパート B 準拠
エラー発生時に自動的に再転送
リモートフレームに応答した自動転送
データおよび ID 用の 優先順位のある 16 個のメッセージバッファ
複数のメッセージをサポート
アクセプタブル・フィルタリングの柔軟な構成:
フルビットコンペア / フルビットマスク / パーシャルビットマスク 2 個
最大 1 Mbps をサポート
8 チャネル
外部割込み
立上りエッジ , 立下りエッジ , "H"/"L" レベル入力により起動 , 外部割込み , 拡張インテリ
ジェント I/O サービス (EI2OS) , DMA を使用可能
D/A コンバータ
入出力ポート
−
すべての外部ピンは汎用入出力ポートとして使用可能
すべてプッシュプル出力
入力 / 出力あるいは周辺モジュール信号としてビット単位で設定可能
CMOS シュミットトリガ入力 /Automotive 入力として設定可能
外部バス用に , TTL 入力レベルに設定可能 ( 外部バス用端子のみ )
自動プログラミング , Embedded Algorithm
書込み / 消去 / 消去一時停止 / 消去再開コマンドをサポート
アルゴリズム完了を示すフラグ
消去サイクルの数:10,000 回
フラッシュメモリ データ保持期間:20 年間
ブートブロック構成
各ブロックで消去を実行可能
外部プログラミング電圧によるブロック保護
フラッシュメモリセキュリティ (MB90F352x のみ )
対応評価用品名
MB90V340E-102
MB90V340E-101
*: エミュレータ (MB2147-01-E) をご使用いただく際のジャンパスイッチ (TOOL VCC) の設定です。
詳細についてはエミュレータの取扱説明書を参照してください。
6
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CM44-10140-5
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
表 1.1-2 品種構成 2 (1 / 2)
品名
項目
MB90351E,
MB90352E
MB90351TE,
MB90352TE
MB90351ES, MB90351TES,
MB90352ES MB90352TES
MB90V340E
-101
F2MC-16LX CPU
CPU
システムクロック
PLL クロック逓倍回路 ( × 1, × 2, × 3, × 4, × 6, PLL 停止時は 1/2)
最小命令実行時間:41.7 ns ( 発振クロック 4 MHz PLL × 6)
ROM
マスク ROM
64 K バイト :MB90351E (S) , MB90351TE (S)
128 K バイト :MB90352E (S) , MB90352TE (S)
RAM
エミュレータ
専用電源 *
サブクロック端子
(X0A, X1A)
( 最大 100 kHz)
動作電圧
動作温度
パッケージ
LIN-UART
I2C (400 kbps)
A/D コンバータ
外部
4 K バイト
30 K バイト
−
あり
あり
なし
クロックスーパ
バイザ
低電圧 /
CPU 動作検出
リセット
MB90V340E
-102
なし
あり
なし
なし
あり
なし
あり
なし
3.5 V ∼ 5.5 V:通常動作時 (A/D コンバータ不使用時 )
4.0 V ∼ 5.5 V:A/D コンバータ使用時
4.5 V ∼ 5.5 V:外部バス使用時
5 V ± 10%
− 40 ℃∼+ 125 ℃
−
LQFP-64
PGA-299
2 チャネル
5 チャネル
専用ボーレートジェネレータ(リロードタイマ)によっての広範囲ボーレート設定が可能
異なる同期シリアルプロトコルを適合させるための特別同期オプション
LIN マスタまたは LIN スレーブデバイスとして使用可能
1 チャネル
2 チャネル
15 チャネル
24 チャネル
10 ビットあるいは 8 ビット分解能
変換時間:最小 3 μs ( サンプリング時間を含む ) (1 チャネルあたり )
16 ビットリロード
動作クロック周波数:fsys/21, fsys/23, fsys/25 (fsys =マシンクロック周波数 )
タイマ
外部イベントカウント機能をサポート
(4 チャネル )
16 ビット
フリーランタイマ
(2 チャネル )
16 ビットアウト
プットコンペア
CM44-10140-5
フリーランタイマ 0 ( クロック入力 FRCK0) は , ICU0/ICU1
に対応
フリーランタイマ 1 ( クロック入力 FRCK1) は , ICU4/ICU5/
ICU6/ICU7, OCU4/OCU5/OCU6/OCU7 に対応
フリーランタイマ 0 は , ICU0/
ICU1/ICU2/ICU3, OCU0/OCU1/
OCU2/OCU3 に対応
フリーランタイマ 1 は , ICU4/
ICU5/ICU6/ICU7, OCU4/OCU5/
OCU6/OCU7 に対応
オーバフロー時に割込み信号を通知
アウトプットコンペア (0 チャネル , 4 チャネル ) との一致時にタイマクリアをサポート
動作クロック周波数:fsys, fsys/21, fsys/22, fsys/23, fsys/24, fsys/25, fsys/26, fsys/27
(fsys =マシンクロック周波数 )
4 チャネル
8 チャネル
16 ビットフリーランタイマとコンペアレジスタとの一致時に割込みを通知
複数のコンペアレジスタを使用して出力信号を生成可能
FUJITSU SEMICONDUCTOR LIMITED
7
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
表 1.1-2 品種構成 2 (2 / 2)
品名
項目
16 ビット
インプット
キャプチャ
MB90351E,
MB90352E
MB90351TE,
MB90352TE
MB90351ES, MB90351TES,
MB90352ES MB90352TES
MB90V340E
-101
6 チャネル
MB90V340E
-102
8 チャネル
立上りエッジ , 立下りエッジ , 両エッジによるフリーランタイマ値の保持 , 割込み通知
6 チャネル (16 ビット ) /10 チャネル (8 ビット )
8 ビットリロードカウンタ× 12
下位用 8 ビットリロードレジスタ× 12
上位用 8 ビットリロードレジスタ× 12
8/16 ビット PPG
8 チャネル (16 ビット ) /
16 チャネル (8 ビット )
8 ビットリロードカウンタ× 16
下位用 8 ビットリロードレジス
タ× 16
上位用 8 ビットリロードレジス
タ× 16
8 ビットおよび 16 ビット動作モードをサポート
1 対の 8 ビットリロードカウンタで , 16 ビットリロードカウンタを 1 個 , あるいは 8 ビットプ
リスケーラ+ 8 ビットリロードカウンタを構成することが可能
動作クロック周波数:fsys, fsys/21, fsys/22, fsys/23, fsys/24 あるいは 128 [email protected] = 4 MHz
(fsys =マシンクロック周波数 , fosc =発振クロック周波数 )
1 チャネル
CAN
インタフェース
3 チャネル
CAN 規格バージョン 2.0 パート A およびパート B 準拠
エラー発生時に自動的に再転送
リモートフレームに応答した自動転送
データおよび ID 用の優先順位のある 16 個のメッセージバッファ
複数のメッセージをサポート
アクセプタブル・フィルタリングの柔軟な構成:
フルビットコンペア / フルビットマスク / パーシャルビットマスク 2 個
最大 1 Mbps をサポート
8 チャネル
外部割込み
立上りエッジ , 立下りエッジ , "H"/"L" レベル入力により起動 , 外部割込み , 拡張インテリジェ
ント I/O サービス (EI2OS) , DMA を使用可能
D/A コンバータ
入出力ポート
2 チャネル
−
すべての外部ピンを汎用入出力ポートとして使用可能
すべてプッシュプル出力
入力 / 出力あるいは周辺モジュール信号としてビット単位で設定可能
CMOS シュミットトリガ入力 /Automotive 入力として設定可能
外部バス用に , TTL 入力レベルに設定可能 ( 外部バス用端子のみ )
フラッシュメモリ
対応評価用品名
16 チャネル
−
MB90V340E-102
MB90V340E-101
−
*:エミュレータ (MB2147-01-E) をご使用いただく際のジャンパスイッチ (TOOL VCC) の設定です。
詳細についてはエミュレータの取扱説明書を参照してください。
8
FUJITSU SEMICONDUCTOR LIMITED
CM44-10140-5
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
表 1.1-3 品種構成 3 (1 / 2)
品名
項目
MB90F356E,
MB90F357E
MB90F356TE,
MB90F357TE
MB90F356ES,
MB90F357ES
MB90F356TES,
MB90F357TES
F2MC-16LX CPU
CPU
システムクロック
PLL クロック逓倍回路 ( × 1, × 2, × 3, × 4, × 6, PLL 停止時は 1/2)
最小命令実行時間:41.7 ns ( 発振クロック 4 MHz PLL × 6)
ROM
64 K バイトフラッシュメモリ
MB90F356E (S) , MB90F356TE(S)
128 K バイトデュアルオペレーションフラッシュメモリ ( 消去 / 書込みと読出しの同時実行
可能 )
MB90F357E (S) , MB90F357TE (S)
RAM
4 K バイト
エミュレータ
専用電源 *
−
サブクロック端子
(X0A, X1A)
( 最大 100 kHz)
あり
なし
クロックスーパ
バイザ
低電圧 /
CPU 動作検出
リセット
動作電圧
動作温度
パッケージ
あり
なし
あり
なし
あり
3.5 V ∼ 5.5 V:通常動作時 (A/D コンバータ不使用時 )
4.0 V ∼ 5.5 V:A/D コンバータ使用時 / フラッシュ書込み時
4.5 V ∼ 5.5 V:外部バス使用時
− 40 ℃∼+ 125 ℃
LQFP-64
2 チャネル
LIN-UART
I2C (400 kbps)
専用ボーレートジェネレータ(リロードタイマ)によっての広範囲ボーレート設定が可能
異なる同期シリアルプロトコルを適合させるための特別同期オプション
LIN マスタまたは LIN スレーブデバイスとして使用可能
1 チャネル
15 チャネル
A/D コンバータ
10 ビットあるいは 8 ビット分解能
変換時間:最小 3 μs ( サンプリング時間を含む ) (1 チャネルあたり )
16 ビットリロード
動作クロック周波数:fsys/21, fsys/23, fsys/25 (fsys =マシンクロック周波数 )
タイマ
外部イベントカウント機能をサポート
(4 チャネル )
フリーランタイマ 0 ( クロック入力 FRCK0) は , ICU0/ICU1 に対応
フリーランタイマ 1 ( クロック入力 FRCK1) は , ICU4/ICU5/ICU6/ICU7, OCU4/OCU5/OCU6/
OCU7 に対応
16 ビット
フリーランタイマ オーバフロー時に割込み信号を通知
(2 チャネル )
アウトプットコンペア (0 チャネル , 4 チャネル ) との一致時にタイマクリアをサポート
動作クロック周波数:fsys, fsys/21, fsys/22, fsys/23, fsys/24, fsys/25, fsys/26, fsys/27
(fsys =マシンクロック周波数 )
16 ビットアウト
プットコンペア
16 ビット
インプット
キャプチャ
CM44-10140-5
4 チャネル
16 ビットフリーランタイマとコンペアレジスタとの一致時に割込みを通知
複数のコンペアレジスタを使用して出力信号を生成可能
6 チャネル
立上りエッジ , 立下りエッジ , 両エッジによるフリーランタイマ値の保持 , 割込み通知
FUJITSU SEMICONDUCTOR LIMITED
9
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
表 1.1-3 品種構成 3 (2 / 2)
品名
項目
MB90F356E,
MB90F357E
MB90F356TE,
MB90F357TE
MB90F356ES,
MB90F357ES
MB90F356TES,
MB90F357TES
6 チャネル (16 ビット ) /10 チャネル (8 ビット )
8 ビットリロードカウンタ× 12
下位用 8 ビットリロードレジスタ× 12
上位用 8 ビットリロードレジスタ× 12
8/16 ビット PPG
8 ビットおよび 16 ビット動作モードをサポート
1 対の 8 ビットリロードカウンタで , 16 ビットリロードカウンタを 1 個 , あるいは 8 ビット
プリスケーラ+ 8 ビットリロードカウンタを構成することが可能
動作クロック周波数:fsys, fsys/21, fsys/22, fsys/23, fsys/24 あるいは 128 [email protected] = 4 MHz
(fsys =マシンクロック周波数 , fosc =発振クロック周波数 )
1 チャネル
CAN
インタフェース
CAN 規格バージョン 2.0 パート A およびパート B 準拠
エラー発生時に自動的に再転送
リモートフレームに応答した自動転送
データおよび ID 用の 優先順位のある 16 個のメッセージバッファ
複数のメッセージをサポート
アクセプタブル・フィルタリングの柔軟な構成:
フルビットコンペア / フルビットマスク / パーシャルビットマスク 2 個
最大 1 Mbps をサポート
8 チャネル
外部割込み
立上りエッジ , 立下りエッジ , "H"/"L" レベル入力により起動 , 外部割込み , 拡張インテリ
ジェント I/O サービス (EI2OS) , DMA を使用可能
D/A コンバータ
入出力ポート
−
すべての外部ピンを汎用入出力ポートとして使用可能
すべてプッシュプル出力
入力 / 出力あるいは周辺モジュール信号としてビット単位で設定可能
CMOS シュミットトリガ入力 /Automotive 入力として設定可能
外部バス用に , TTL 入力レベルに設定可能 ( 外部バス用端子のみ )
自動プログラミング , Embedded Algorithm
書込み / 消去 / 消去一時停止 / 消去再開コマンドをサポート
アルゴリズム完了を示すフラグ
消去サイクルの数:10,000 回
フラッシュメモリ データ保持期間:20 年間
ブートブロック構成
各ブロックで消去を実行可能
外部プログラミング電圧によるブロック保護
フラッシュメモリセキュリティ (MB90F357x のみ )
対応評価用品名
MB90V340E-104
MB90V340E-103
*: エミュレータ (MB2147-01-E) をご使用いただく際のジャンパスイッチ (TOOL VCC) の設定です。
詳細についてはエミュレータの取扱説明書を参照してください。
10
FUJITSU SEMICONDUCTOR LIMITED
CM44-10140-5
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
表 1.1-4 品種構成 4 (1 / 2)
品名
項目
MB90356E,
MB90357E
MB90356TE,
MB90357TE
MB90356ES, MB90356TES,
MB90357ES MB90357TES
MB90V340E
-103
F2MC-16LX CPU
CPU
システムクロック
PLL クロック逓倍回路 ( × 1, × 2, × 3, × 4, × 6, PLL 停止時は 1/2)
最小命令実行時間:41.7 ns ( 発振クロック 4 MHz PLL × 6)
ROM
マスク ROM
64 K バイト :MB90356E (S) , MB90356TE (S)
128 K バイト :MB90357E (S) , MB90357TE (S)
RAM
エミュレータ
専用電源 *
サブクロック端子
(X0A, X1A)
( 最大 100 kHz)
動作電圧
動作温度
パッケージ
LIN-UART
I2C (400 kbps)
A/D コンバータ
外部
4 K バイト
30 K バイト
−
あり
あり
なし
クロックスーパ
バイザ
低電圧 /
CPU 動作検出
リセット
MB90V340E
-104
なし
あり
あり
なし
あり
なし
あり
なし
3.5 V ∼ 5.5 V:通常動作時 (A/D コンバータ不使用時 )
4.0 V ∼ 5.5 V:A/D コンバータ使用時
4.5 V ∼ 5.5 V:外部バス使用時
5 V ± 10%
− 40 ℃∼+ 125 ℃
−
LQFP-64
PGA-299
2 チャネル
5 チャネル
専用ボーレートジェネレータ(リロードタイマ)によっての広範囲ボーレート設定が可能
異なる同期シリアルプロトコルを適合させるための特別同期オプション
LIN マスタまたは LIN スレーブデバイスとして使用可能
1 チャネル
2 チャネル
15 チャネル
24 チャネル
10 ビットあるいは 8 ビット分解能
変換時間:最小 3 μs ( サンプリング時間を含む ) (1 チャネルあたり )
16 ビットリロード
動作クロック周波数:fsys/21, fsys/23, fsys/25 (fsys =マシンクロック周波数 )
タイマ
外部イベントカウント機能をサポート
(4 チャネル )
16 ビット
フリーランタイマ
(2 チャネル )
16 ビットアウト
プットコンペア
CM44-10140-5
フリーランタイマ 0 ( クロック入力 FRCK0) は , ICU0/ICU1
に対応
フリーランタイマ 1 ( クロック入力 FRCK1) は , ICU4/ICU5/
ICU6/ICU7, OCU4/OCU5/OCU6/OCU7 に対応
フリーランタイマ 0 は , ICU0/
ICU1/ICU2/ICU3, OCU0/OCU1/
OCU2/OCU3 に対応
フリーランタイマ 1 は , ICU4/
ICU5/ICU6/ICU7, OCU4/OCU5/
OCU6/OCU7 に対応
オーバフロー時に割込み信号を通知
アウトプットコンペア (0 チャネル , 4 チャネル ) との一致時にタイマクリアをサポート
動作クロック周波数:fsys, fsys/21, fsys/22, fsys/23, fsys/24, fsys/25, fsys/26, fsys/27
(fsys =マシンクロック周波数 )
4 チャネル
8 チャネル
16 ビットフリーランタイマとコンペアレジスタとの一致時に割込みを通知
複数のコンペアレジスタを使用して出力信号を生成可能
FUJITSU SEMICONDUCTOR LIMITED
11
第 1 章 概要
1.1 MB90350E シリーズの概要
MB90350E Series
表 1.1-4 品種構成 4 (2 / 2)
品名
項目
16 ビット
インプット
キャプチャ
MB90356E,
MB90357E
MB90356TE,
MB90357TE
MB90356ES, MB90356TES,
MB90357ES MB90357TES
MB90V340E
-103
6 チャネル
MB90V340E
-104
8 チャネル
立上りエッジ , 立下りエッジ , 両エッジによるフリーランタイマ値の保持 , 割込み通知
6 チャネル (16 ビット ) /10 チャネル (8 ビット )
8 ビットリロードカウンタ× 12
下位用 8 ビットリロードレジスタ× 12
上位用 8 ビットリロードレジスタ× 12
8/16 ビット PPG
8 チャネル (16 ビット ) /
16 チャネル (8 ビット )
8 ビットリロードカウンタ× 16
下位用 8 ビットリロードレジス
タ× 16
上位用 8 ビットリロードレジス
タ× 16
8 ビットおよび 16 ビット動作モードをサポート
1 対の 8 ビットリロードカウンタで , 16 ビットリロードカウンタを 1 個 , あるいは 8 ビットプ
リスケーラ+ 8 ビットリロードカウンタを構成することが可能
動作クロック周波数:fsys, fsys/21, fsys/22, fsys/23, fsys/24 あるいは 128 [email protected] = 4 MHz
(fsys =マシンクロック周波数 , fosc =発振クロック周波数 )
1 チャネル
CAN
インタフェース
3 チャネル
CAN 規格バージョン 2.0 パート A およびパート B 準拠
エラー発生時に自動的に再転送
リモートフレームに応答した自動転送
データおよび ID 用の優先順位のある 16 個のメッセージバッファ
複数のメッセージをサポート
アクセプタブル・フィルタリングの柔軟な構成:
フルビットコンペア / フルビットマスク / パーシャルビットマスク 2 個
最大 1 Mbps をサポート
8 チャネル
外部割込み
立上りエッジ , 立下りエッジ , "H"/"L" レベル入力により起動 , 外部割込み , 拡張インテリジェ
ント I/O サービス (EI2OS) , DMA を使用可能
D/A コンバータ
入出力ポート
2 チャネル
−
すべての外部ピンを汎用入出力ポートとして使用可能
すべてプッシュプル出力
入力 / 出力あるいは周辺モジュール信号としてビット単位で設定可能
CMOS シュミットトリガ入力 /Automotive 入力として設定可能
外部バス用に , TTL 入力レベルに設定可能 ( 外部バス用端子のみ )
フラッシュメモリ
対応評価用品名
16 チャネル
−
MB90V340E-104
MB90V340E-103
−
*: エミュレータ (MB2147-01-E) をご使用いただく際のジャンパスイッチ (TOOL VCC) の設定です。
詳細についてはエミュレータの取扱説明書を参照してください。
12
FUJITSU SEMICONDUCTOR LIMITED
CM44-10140-5
第 1 章 概要
1.2 MB90350E シリーズのブロックダイヤグラム
MB90350E Series
MB90350E シリーズのブロックダイヤグラム
1.2
MB90350E シリーズのブロックダイヤグラムを示します。
■ エバチップのブロックダイヤグラム
図 1.2-1 , 図 1.2-2 にエバチップのブロックダイヤグラムを示します。
図 1.2-1 MB90V340E-101/102 のブロックダイヤグラム
X0
X0A*
RST
X1
X1A*
クロック
制御
F2MC-16LX CPU
RAM
30 K バイト
ボーレート
ジェネレータ
5 チャネル
LIN-UART
5 チャネル
AVCC
AVSS
AN23 ~ AN0
AVRH
AVRL
8/10 ビット
A/D
コンバータ
24 チャネル
FRCK0
インプット
キャプチャ
8 チャネル
IN7 ~ IN0
アウトプット
コンペア
8 チャネル
OUT7 ~ OUT0
フリーラン
タイマ 1
F2MC-16LX バス
SOT2, SOT3
SCK2, SCK3
SIN2, SIN3
フリーラン
タイマ 0
CAN
コントローラ
3 チャネル
16 ビット
リロード
タイマ
4 チャネル
FRCK1
RX1
TX1
TIN3, TIN1
TOT3, TOT1
AD15 ~ AD00
A21 ~ A16
ADTG
ALE
DA00, DA01
PPG4(5), PPG6(7),
PPG8(9), PPGA(B),
PPGC(D), PPGE(F),
PPG9(8), PPGB(A),
PPGD(C), PPGF(E)
SDA0, SDA1
SCL0, SCL1
10 ビット D/A
コンバータ
2 チャネル
RD
WR/WRL
WRH
HRQ
HAK
8/16 ビット
PPG
16 チャネル
I2C インタ
フェース
2 チャネル
μDMAC
*:MB90V340E-102 のみ
CM44-10140-5
外部バス
インタ
フェース
RDY
CLK
INT7 ~ INT0
外部割込み
クロック
モニタ
FUJITSU SEMICONDUCTOR LIMITED
INT15 ~ INT8
(INT11R ~ INT9R)
CKOT
13
第 1 章 概要
1.2 MB90350E シリーズのブロックダイヤグラム
MB90350E Series
図 1.2-2 MB90V340E-103/104 のブロックダイヤグラム
X0
X0A*
RST
X1
X1A*
クロック
制御 / 監視
F2MC-16LX CPU
CR
発振回路
RAM
30 K バイト
ボーレート
ジェネレータ
5 チャネル
LIN-UART
5 チャネル
AVCC
AVSS
AN23 ~ AN0
AVRH
AVRL
8/10 ビット
A/D
コンバータ
24 チャネル
FRCK0
インプット
キャプチャ
8 チャネル
IN7 ~ IN0
アウトプット
コンペア
8 チャネル
OUT7 ~ OUT0
フリーラン
タイマ 1
F2MC-16LX バス
SOT2, SOT3
SCK2, SCK3
SIN2, SIN3
フリーラン
タイマ 0
CAN
コントローラ
3 チャネル
16 ビット
リロード
タイマ
4 チャネル
FRCK1
RX1
TX1
TIN3, TIN1
TOT3, TOT1
AD15 ~ AD00
A21 ~ A16
ADTG
ALE
DA00, DA01
PPG4(5), PPG6(7),
PPG8(9), PPGA(B),
PPGC(D), PPGE(F),
PPG9(8), PPGB(A),
PPGD(C), PPGF(E)
SDA0, SDA1
SCL0, SCL1
10 ビット D/A
コンバータ
2 チャネル
RD
WR/WRL
WRH
HRQ
HAK
8/16 ビット
PPG
16 チャネル
RDY
CLK
2
I C インタ
フェース
2 チャネル
μDMAC
*:MB90V340E-104 のみ
14
外部バス
インタ
フェース
INT7 ~ INT0
外部割込み
クロック
モニタ
FUJITSU SEMICONDUCTOR LIMITED
INT15 ~ INT8
(INT11R ~ INT9R)
CKOT
CM44-10140-5
第 1 章 概要
1.2 MB90350E シリーズのブロックダイヤグラム
MB90350E Series
■ フラッシュメモリ品 , マスク ROM 品のブロックダイヤグラム
図 1.2-3 , 図 1.2-4 に , フラッシュメモリ品 , マスク ROM 品のブロックダイヤグラムを
示します。
図 1.2-3 MB90F352E (S) , MB90F352TE (S) , MB90F351E (S) , MB90F351TE (S) ,
MB90352E (S) , MB90352TE (S) , MB90351E (S) , MB90351TE (S) の
ブロックダイヤグラム
X0
X0A *1
RST
X1
X1A*1
クロック
制御
F2MC-16LX CPU
低電圧 /CPU
動作検出
リセット *2
FRCK0
RAM
4 K バイト
インプット
キャプチャ
6 チャネル
IN7 ~ IN4,
IN1, IN0
ROM/Flash
128 K/64 K
バイト
アウトプット
コンペア
4 チャネル
ボーレート
ジェネレータ
2 チャネル
フリーラン
タイマ 1
LIN-UART
2 チャネル
CAN
コントローラ
1 チャネル
AVCC
AVSS
AN14 ~ AN0
AVRH
8/10 ビット
A/D
コンバータ
15 チャネル
F2MC-16LX バス
SOT3, SOT2
SCK3, SCK2
SIN3, SIN2
フリーラン
タイマ 0
16 ビット
リロード
タイマ
4 チャネル
OUT7 ~ OUT4
FRCK1
RX1
TX1
TIN3, TIN1
TOT3, TOT1
AD15 ~ AD00
A21 ~ A16
ADTG
ALE
RD
PPG4(5), PPG6(7),
PPG8(9), PPGA(B),
PPGC(D), PPGE(F),
PPG9(8), PPGB(A),
PPGD(C), PPGF(E)
SDA0
SCL0
8/16 ビット
PPG
10/6 チャネル
外部バス
インタ
フェース
WR/WRL
WRH
HRQ
HAK
RDY
I2C
CLK
インタ
フェース
1 チャネル
外部割込み
μDMAC
INT15 ~ INT8
(INT11R ~ INT9R)
*1:型格に "S" サフィックスがない製品のみ
*2:型格に "T" サフィックスがある製品のみ
CM44-10140-5
FUJITSU SEMICONDUCTOR LIMITED
15
第 1 章 概要
1.2 MB90350E シリーズのブロックダイヤグラム
MB90350E Series
図 1.2-4 MB90F357E (S) , MB90F357TE (S) , MB90F356E (S) , MB90F356TE (S) ,
MB90357E (S) , MB90357TE (S) , MB90356E (S) , MB90356TE (S) の
ブロックダイヤグラム
X0
X0A *1
RST
X1
X1A*1
クロック
制御 / 監視
CR
発振回路
F2MC-16LX CPU
低電圧 /CPU
動作検出
リセット *2
RAM
4 K バイト
ROM/Flash
128 K/64 K
バイト
AVCC
AVSS
AN14 ~ AN0
AVRH
8/10 ビット
A/D
コンバータ
15 チャネル
インプット
キャプチャ
6 チャネル
IN7 ~ IN4,
IN1, IN0
フリーラン
タイマ 1
F2MC-16LX バス
LIN-UART
2 チャネル
FRCK0
アウトプット
コンペア
4 チャネル
ボーレート
ジェネレータ
2 チャネル
SOT3, SOT2
SCK3, SCK2
SIN3, SIN2
フリーラン
タイマ 0
CAN
コントローラ
1 チャネル
16 ビット
リロード
タイマ
4 チャネル
OUT7 ~ OUT4
FRCK1
RX1
TX1
TIN3, TIN1
TOT3, TOT1
AD15 ~ AD00
A21 ~ A16
ADTG
ALE
RD
PPG4(5), PPG6(7),
PPG8(9), PPGA(B),
PPGC(D), PPGE(F),
PPG9(8), PPGB(A),
PPGD(C), PPGF(E)
SDA0
SCL0
8/16 ビット
PPG
10/6 チャネル
外部バス
インタ
フェース
WR/WRL
WRH
HRQ
HAK
RDY
I2C
CLK
インタ
フェース
1 チャネル
外部割込み
μDMAC
INT15 ~ INT8
(INT11R ~ INT9R)
*1:型格に "S" サフィックスがない製品のみ
*2:型格に "T" サフィックスがある製品のみ
16
FUJITSU SEMICONDUCTOR LIMITED
CM44-10140-5
第 1 章 概要
1.3 外形寸法図
MB90350E Series
外形寸法図
1.3
MB90350E シリーズには , LQFP-64 のパッケージが用意されています。
なお , 本外形寸法図は参考用です。正式版につきましては別途ご相談ください。
■ 外形寸法図 (LQFP-64)
図 1.3-1 FPT-64P-M23
プラスチック・LQFP, 64 ピン
(FPT-64P-M23)
リードピッチ
0.65mm
パッケージ幅×
パッケージ長さ
12.0 × 12.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
0.47 g
コード(参考)
P-LQFP64-12×12-0.65
プラスチック・LQFP, 64 ピン
(FPT-64P-M23)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
14.00±0.20(.551±.008)SQ
*12.00±0.10(.472±.004)SQ
48
0.145±0.055
(.006±.002)
33
49
32
0.10(.004)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
0.25(.010)
INDEX
0~8°
64
17
1
0.65(.026)
C
"A"
16
0.32±0.05
(.013±.002)
0.13(.005)
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.10
(.004±.004)
(Stand off)
M
2003-2010 FUJITSU SEMICONDUCTOR LIMITED F64034S-c-1-4
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM44-10140-5
FUJITSU SEMICONDUCTOR LIMITED
17
第 1 章 概要
1.3 外形寸法図
MB90350E Series
図 1.3-2 FPT-64P-M24
プラスチック・LQFP, 64 ピン
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
10.0 mm × 10.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
コード(参考)
P-LFQFP64-10×10-0.50
(FPT-64P-M24)
プラスチック・LQFP, 64 ピン
(FPT-64P-M24)
注 1)* 印寸法はレジン残りを含まず。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
12.00±0.20(.472±.008)SQ
Details of "A" part
*10.00±0.10(.394±.004)SQ
48
0.145±0.055
(.006±.002)
33
49
0.15(.006)
MAX
0.40(.016)
MAX
32
0.08(.003)
Details of "B" part
11.00(.433)
NOM.
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
0.25(.010)
INDEX
"A"
64
LEAD No.
1
"B"
16
0.50(.020)
C
0~8°
17
0.20±0.05
(.008±.002)
0.08(.003)
M
2006-2010 FUJITSU SEMICONDUCTOR LIMITED F64036S-1c(D)-1-3
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.10±0.10
(.004±.004)
(Stand off)
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
18
FUJITSU SEMICONDUCTOR LIMITED
CM44-10140-5
第 1 章 概要
1.4 端子配列図
MB90350E Series
1.4
端子配列図
MB90350E シリーズの端子配列を示します。
■ 端子配列図 (LQFP-64)
図 1.4-1 に , LQFP-64 タイプの端子配列図を示します。
図 1.4-1 端子配列図 (LQFP-64)
P11/AD09/TOT1
P12/AD10/SIN3/INT11R
P13/AD11/SOT3
P14/AD12/SCK3
P15/AD13
P16/AD14
P17/AD15
P20/A16/PPG9(8)
P21/A17/PPGB(A)
P22/A18/PPGD(C)
P23/A19/PPGF(E)
P24/A20/IN0
RST
X1
X0
VSS
(TOP VIEW)
48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33
VCC
49
32
P10/AD08/TIN1
C
50
31
P07/AD07/INT15
P25/A21/IN1/ADTG
51
30
P06/AD06/INT14
P44/SDA0/FRCK0
52
29
P05/AD05/INT13
P45/SCL0/FRCK1
53
28
P04/AD04/INT12
P30/ALE/IN4
54
27
P03/AD03/INT11
P31/RD/IN5
55
26
P02/AD02/INT10
P32/WRL/WR/INT10R
56
25
P01/AD01/INT9
P33/WRH
57
24
P00/AD00/INT8
P34/HRQ/OUT4
58
23
MD0
P35/HAK/OUT5
59
22
MD1
P36/RDY/OUT6
60
21
MD2
P37/CLK/OUT7
61
20
P41/X1A *
62
19
P40/X0A *
P61/AN1
63
18
VSS
AVCC
64
17
P43/IN7/TX1
P60/AN0
LQFP - 64
P42/IN6/RX1/INT9R
P56/AN14
P55/AN13
P54/AN12/TOT3
P53/AN11/TIN3
P52/AN10/SCK2
P51/AN9/SOT2
P50/AN8/SIN2
P67/AN7/PPGE(F)
P66/AN6/PPGC(D)
P65/AN5/PPGA(B)
P64/AN4/PPG8(9)
P63/AN3/PPG6(7)
P62/AN2/PPG4(5)
AVSS
AVRH
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
(FPT-64P-M23, FPT-64P-M24)
*: 型格に S サフィックスがない製品:X0A, X1A
型格に S サフィックスがある製品:P40, P41
CM44-10140-5
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19
第 1 章 概要
1.5 端子機能説明
MB90350E Series
端子機能説明
1.5
MB90350E シリーズの端子機能について説明します。
■ 端子機能
表 1.5-1 MB90350E シリーズの端子機能 (1 / 5)
端子番号
LQFP-64*1
46
端子名
X1
47
X0
45
RST
入出力
回路
形式 *2
A
E
P62 ∼ P67
3∼8
10
AN8
I
PPG 用出力端子です。
汎用の入出力ポートです。
O
UART2 用シリアルデータ入力端子です。
P51
汎用の入出力ポートです。
AN9
I
AN10
汎用の入出力ポートです。
I
SCK2
汎用の入出力ポートです。
I
TIN3
AN12
汎用の入出力ポートです。
I
TOT3
14, 15
P55, P56
AN13, AN14
16
RX1
I
F
TX1
20
A/D コンバータ用アナログ入力端子です。
インプットキャプチャ ICU6 用データサンプル入力端子です。
CAN1 用 RX 入力端子です。
INT9 用外部割込み要求入力端子です。
P43
IN7
汎用の入出力ポートです。
汎用の入出力ポートです。
INT9R
17
A/D コンバータ用アナログ入力端子です。
リロードタイマ 3 用出力端子です。
P42
IN6
A/D コンバータ用アナログ入力端子です。
リロードタイマ 3 用イベント入力端子です。
P54
13
A/D コンバータ用アナログ入力端子です。
UART2 用クロック入出力端子です。
P53
AN11
A/D コンバータ用アナログ入力端子です。
UART2 用シリアルデータ出力端子です。
P52
12
A/D コンバータ用アナログ入力端子です。
SIN2
SOT2
11
発振入力端子です。
リセット入力端子です。
A/D コンバータ用アナログ入力端子です。
P50
9
発振出力端子です。
汎用の入出力ポートです。
AN2 ∼ AN7
PPG4 (5) , PPG6 (7) ,
PPG8 (9) , PPGA (B)
,
PPGC (D) , PPGE (F)
機能
汎用の入出力ポートです。
F
インプットキャプチャ ICU7 用データサンプル入力端子です。
CAN1 用 TX 出力端子です。
FUJITSU SEMICONDUCTOR LIMITED
CM44-10140-5
第 1 章 概要
1.5 端子機能説明
MB90350E Series
表 1.5-1 MB90350E シリーズの端子機能 (2 / 5)
端子番号
LQFP-64*1
端子名
入出力
回路
形式 *2
P40, P41
F
汎用の入出力ポートです。
( 型格に S サフィックスがある製品および MB90V340E-101/103 のみ )。
X0A , X1A
B
X0A:サブクロック用発振入力端子です。
X1A:サブクロック用発振出力端子です。
( 型格に S サフィックスがない製品および MB90V340E-102/104 のみ )。
19, 20
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。こ
の機能はシングルチップモードのときに有効となります。
P00 ∼ P07
G
24 ∼ 31
AD00 ∼ AD07
外部アドレス・データバス下位 8 ビットの入出力端子です。
この機能は , 外部バスが許可のときに有効となります。
INT8 ∼ INT15
INT8 ∼ INT15 用外部割込み要求入力端子です。
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。こ
の機能はシングルチップモードのときに有効となります。
P10
32
G
AD08
8 番目の外部バスアドレス・データバスビット用入出力端子です。
この機能は , 外部バスが許可のときに有効となります。
TIN1
リロードタイマ 1 用イベント入力端子です。
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。
この機能はシングルチップモードのときに有効となります。
P11
33
G
AD09
9 番目の外部バスアドレス・データバスビット用入出力端子です。
この機能は , 外部バスが許可のときに有効となります。
TOT1
リロードタイマ 1 用出力端子です。
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。
この機能はシングルチップモードのときに有効となります。
P12
34
AD10
N
10 番目の外部バスアドレス・データバスビット用入出力端子です。
この機能は , 外部バスが許可のときに有効となります。
SIN3
UART3 用シリアルデータ入力端子です。
INT11R
INT11 用外部割込み要求入力端子です。
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。
この機能はシングルチップモードのときに有効となります。
P13
35
G
AD11
11 番目の外部バスアドレス・データバスビット用入出力端子です。
この機能は , 外部バスが許可のときに有効となります。
SOT3
UART3 用シリアルデータ出力端子です。
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。
この機能はシングルチップモードのときに有効となります。
P14
36
G
AD12
12 番目の外部バスアドレス・データバスビット用入出力端子です。
この機能は , 外部バスが許可のときに有効となります。
SCK3
UART3 用クロック入出力端子です。
P15
37
N
AD13
CM44-10140-5
機能
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。
この機能はシングルチップモードのときに有効となります。
13 番目の外部バスアドレス・データバスビット用入出力端子です。
この機能は , 外部バスが許可のときに有効となります。
FUJITSU SEMICONDUCTOR LIMITED
21
第 1 章 概要
1.5 端子機能説明
MB90350E Series
表 1.5-1 MB90350E シリーズの端子機能 (3 / 5)
端子番号
LQFP-64*1
端子名
入出力
回路
形式 *2
P16
38
G
P17
40 ∼ 43
G
15 番目の外部バスアドレス・データバスビット用入出力端子です。
この機能は , 外部バスが許可のときに有効となります。
P20 ∼ P23
汎用の入出力ポートです。
レジスタの設定によりプルアップ抵抗の有無を設定できます。外バ
スモード時は , 外部アドレス出力制御レジスタ (HACR) の対応する
ビットが "1" のときに汎用入出力ポートとして有効となります。
A16 ∼ A19
G
44
汎用の入出力ポートです。
レジスタの設定によりプルアップ抵抗の有無を設定できます。外バ
スモード時は , 外部アドレス出力制御レジスタ (HACR) の対応する
ビットが "1" のときに汎用入出力ポートとして有効となります。
G
A20
外部アドレス・データバス (A20) 用の出力端子です。
外部アドレス出力制御レジスタ (HACR) の対応するビットが "0" の
ときにアドレス上位出力端子 (A20) として有効となります。
IN0
インプットキャプチャ (ICU0) 用データサンプル入力端子です。
P25
汎用の入出力ポートです。
レジスタの設定によりプルアップ抵抗の有無を設定できます。外バ
スモード時は , 外部アドレス出力制御レジスタ (HACR) の対応する
ビットが "1" のときに汎用入出力ポートとして有効となります。
A21
外部アドレス・データバス (A21) 用の出力端子です。
外部アドレス出力制御レジスタ (HACR) の対応するビットが "0" の
ときにアドレス上位出力端子 (A21) として有効となります。
IN1
インプットキャプチャ (ICU1) 用データサンプル入力端子です。
51
G
ADTG
A/D コンバータ用トリガ入力端子です。
P44
SDA0
汎用の入出力ポートです。
H
FRCK0
SCL0
FRCK1
I2C 0 用シリアルデータ入出力端子です。
16 ビットフリーランタイマ 0 用入力です。
P45
22
外部アドレス・データバス (A16 ∼ A19) 用の出力端子です。
外部アドレス出力制御レジスタ (HACR) の対応するビットが "0" の
ときにアドレス上位出力端子 (A16 ∼ A19) として有効となります。
PPG 用出力端子です。
P24
53
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。
この機能はシングルチップモードのときに有効となります。
AD15
PPG9 (8) ,
PPGB (A) ,
PPGD (C) ,
PPGF (E)
52
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。
この機能はシングルチップモードのときに有効となります。
14 番目の外部バスアドレス・データバスビット用入出力端子です。
この機能は , 外部バスが許可のときに有効となります。
AD14
39
機能
汎用の入出力ポートです。
H
I2C 0 用シリアルクロック入出力端子です。
16 ビットフリーランタイマ 1 用入力です。
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CM44-10140-5
第 1 章 概要
1.5 端子機能説明
MB90350E Series
表 1.5-1 MB90350E シリーズの端子機能 (4 / 5)
端子番号
LQFP-64*1
端子名
入出力
回路
形式 *2
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。こ
の機能はシングルチップモードのときに有効となります。
P30
54
G
ALE
アドレスラッチ許可出力端子です。
この機能は , 外部バスが許可のときに有効となります。
IN4
インプットキャプチャ (ICU4) 用データサンプル入力端子です。
P31
汎用の入出力ポートです。
レジスタの設定によってプルアップ抵抗の有無を設定できます。こ
の機能はシングルチップモードのときに有効となります。
55
G
RD
データバス用リードストローブ出力端子です。
この機能は , 外部バスが許可のときに有効となります。
IN5
インプットキャプチャ (ICU5) 用データサンプル入力端子です。
P32
汎用の入出力ポートです。
レジスタの設定によりプルアップ抵抗の有無を設定できます。
この機能は , シングルチップモードあるいは WR/WRL 端子出力が
禁止のときに有効となります。
56
G
WR/WRL
INT10R
57
G
汎用の入出力ポートです。
レジスタの設定によりプルアップ抵抗の有無を設定できます。
この機能は , シングルチップモード , 外部バス 8 ビットモードある
いは WRH 端子出力が禁止のときに有効となります。
データバス上位 8 ビット用ライトストローブ出力端子です。
この機能は , 外部バスが許可かつ外部バス 16 ビットモードで ,
WRH 出力端子が許可のときに有効となります。
WRH
P34
58
データバス用ライトストローブ出力端子です。
この機能は , 外部バスと WR/WRL 端子出力が許可のときに有効と
なります。WRL は 16 ビットアクセス時 , データバス下位 8 ビット
に対するライトストローブ出力端子です。WR は , 8 ビットアクセ
ス時にデータバス 8 ビットに対するライトストローブ出力端子。
INT10 用外部割込み要求入力端子です。
P33
G
汎用の入出力ポートです。
レジスタの設定によりプルアップ抵抗の有無を設定できます。
この機能は , シングルチップモードあるいはホールド機能が禁止の
ときに有効となります。
HRQ
ホールド要求入力端子です。
この機能は , 外部バスとホールド機能が許可のときに有効となりま
す。
OUT4
アウトプットコンペア (OCU4) 用波形出力端子です。
P35
59
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機能
G
汎用の入出力ポートです。
レジスタの設定によりプルアップ抵抗の有無を設定できます。
この機能は , シングルチップモードあるいはホールド機能が禁止の
ときに有効となります。
HAK
ホールドアクノリッジ出力端子です。
この機能は , 外部バスとホールド機能が許可のときに有効となりま
す。
OUT5
アウトプットコンペア (OCU5) 用波形出力端子です。
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23
第 1 章 概要
1.5 端子機能説明
MB90350E Series
表 1.5-1 MB90350E シリーズの端子機能 (5 / 5)
端子番号
LQFP-64*1
入出力
回路
形式 *2
端子名
P36
60
G
汎用の入出力ポートです。
レジスタの設定によりプルアップ抵抗の有無を設定できます。
この機能は , シングルチップモードあるいは外部レディ機能が禁止
のときに有効となります。
RDY
レディ入力端子です。
この機能は , 外部バスと外部レディ機能が許可のときに有効となり
ます。
OUT6
アウトプットコンペア (OCU6) 用波形出力端子です。
P37
61
62, 63
機能
G
汎用の入出力ポートです。
レジスタの設定によりプルアップ抵抗の有無を設定できます。
この機能は , シングルチップモードあるいは CLK 出力が禁止のとき
に有効となります。
CLK
CLK 出力端子です。
この機能は , 外部バスと CLK 出力が許可のときに有効となります。
OUT7
アウトプットコンペア (OCU7) 用波形出力端子です。
P60, P61
I
AN0, AN1
汎用の入出力ポートです。
A/D コンバータ用アナログ入力端子です。
64
AVCC
K
アナログ回路用 VCC 電源入力端子です。
2
AVRH
L
A/D コンバータ用基準電圧入力です。
この電源の投入 / 切断は必ず AVCC に AVRH 以上の電位が印加して
ある状態で行ってください。
1
AVSS
22, 23
21
K
アナログ回路用 VSS 電源入力端子です。
MD1, MD0
C
動作モード指定用入力端子です。
MD2
D
動作モード指定用入力端子です。
49
VCC
―
電源入力端子 (3.5 V ∼ 5.5 V) です。
18, 48
VSS
―
電源入力端子 (0V) です。
50
C
K
電源安定化容量端子です。
0.1 μF 以上のセラミックコンデンサを接続してください。
*1:FPT-64P-M23, FPT-64P-M24
*2:「1.6 入出力回路形式」を参照してください。
24
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CM44-10140-5
第 1 章 概要
1.6 入出力回路形式
MB90350E Series
1.6
入出力回路形式
MB90350E シリーズの各端子の入出力回路形式を示します。
■ 入出力回路形式
表 1.6-1 入出力回路形式 (1 / 4)
分類
回路
備考
A
X1
発振回路
高速発振帰還抵抗:約 1 MΩ
P-ch
N-ch
Xout
X0
スタンバイ制御信号
B
X1A
P-ch
N-ch
Xout
発振回路
低速発振帰還抵抗:約 10 MΩ
X0A
スタンバイ制御信号
C
• マスク ROM 品:
CMOS ヒステリシス入力
R
CMOS
ヒステリシス
入力
D
R
プルダウン
抵抗
CMOS
ヒステリシス
入力
E
• フラッシュメモリ品:CMOS 入力
• マスク ROM 品:
CMOS ヒステリシス入力
プルダウン抵抗値:約 50 kΩ
• フラッシュメモリ品:
CMOS 入力
プルダウンなし
CMOS ヒステリシス入力
プルアップ抵抗値:約 50 kΩ
プルアップ
抵抗
R
CM44-10140-5
CMOS
ヒステリシス
入力
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25
第 1 章 概要
1.6 入出力回路形式
MB90350E Series
表 1.6-1 入出力回路形式 (2 / 4)
分類
回路
備考
F
P-ch
Pout
N-ch
Nout
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能付き )
• Automotive 入力
( スタンバイ時入力遮断機能付き )
R
CMOS ヒステリシス
入力
Automotive 入力
入力遮断用スタンバイ
制御
G
プルアップ制御
プルアップ
抵抗
P-ch
P-ch
N-ch
Pout
Nout
R
CMOS ヒステリシス
入力
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能付き )
• Automotive 入力
( スタンバイ時入力遮断機能付き )
• TTL 入力
( スタンバイ時入力遮断機能付き )
• プルアップ抵抗設定可能:約 50 kΩ
Automotive 入力
TTL 入力
入力遮断用スタンバイ
制御
H
• CMOS レベル出力
(IOL = 3 mA, IOH = - 3 mA)
P-ch
Pout
N-ch
Nout
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能付き )
• Automotive 入力
( スタンバイ時入力遮断機能付き )
R
CMOS ヒステリシス
入力
Automotive 入力
入力遮断用スタンバイ
制御
26
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CM44-10140-5
第 1 章 概要
1.6 入出力回路形式
MB90350E Series
表 1.6-1 入出力回路形式 (3 / 4)
分類
回路
備考
I
P-ch
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
Pout
N-ch
Nout
R
CMOS ヒステリシス
入力
• CMOS ヒステリシス入力
( スタンバイ時入力遮断機能付き )
• Automotive 入力
( スタンバイ時入力遮断機能付き )
• A/D アナログ入力
Automotive 入力
入力遮断用スタンバイ
制御
アナログ入力
K
電源入力保護回路
P-ch
N-ch
L
P-ch
ANE
P-ch
AVR
N-ch
ANE
N-ch
N
プルアップ制御
プルアップ
抵抗
P-ch
P-ch
N-ch
Pout
Nout
R
CMOS 入力
A/D コンバータ基準電圧入力端子電
源保護回路付き
( 注意事項 )
フラッシュメモリ品の AVRH 端子
には VCC に対する保護回路はあり
ません。
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
• CMOS 入力
( スタンバイ時入力遮断機能付き )
• Automotive 入力
( スタンバイ時入力遮断機能付き )
• TTL 入力
( スタンバイ時入力遮断機能付き )
• プルアップ抵抗設定可能:約 50 kΩ
Automotive 入力
TTL 入力
入力遮断用スタンバイ
制御
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27
第 1 章 概要
1.6 入出力回路形式
MB90350E Series
表 1.6-1 入出力回路形式 (4 / 4)
分類
回路
備考
O
P-ch
N-ch
Pout
Nout
R
• CMOS レベル出力
(IOL = 4 mA, IOH = - 4 mA)
• CMOS 入力
( スタンバイ時入力遮断機能付き )
• Automotive 入力
( スタンバイ時入力遮断機能付き )
• A/D アナログ入力
CMOS 入力
Automotive 入力
入力遮断用スタンバイ
制御
アナログ入力
28
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CM44-10140-5
第 1 章 概要
1.7 デバイスの取扱いに関する注意事項
MB90350E Series
1.7
デバイスの取扱いに関する注意事項
MB90350E シリーズの取扱い上の注意について説明します。
■ デバイス取扱い上の注意
● ラッチアップの防止
CMOS IC では , 次に示すような場合にラッチアップ現象が発生することがあります。
• 入力端子や出力端子に VCC より高い電圧や VSS より低い電圧が印加された場合
• VCC 端子と VSS 端子との間に定格を超える電圧が印加された場合
• AVCC の電源が VCC の電圧の前に供給された場合
ラッチアップが発生すると電源電流が激増し , 素子の熱破壊に至る場合がありますので ,
使用に際しては最大定格を超えることのないよう十分に注意してください。また , 同様
な理由から, アナログ電源電圧(AVCC, AVRH)がデジタル電源電圧を超えることのない
ように十分注意してください。
● 未使用端子の処理について
使用していない入力端子を開放のままにしておくと,誤動作およびラッチアップによる
永久破損の原因になることがありますので, 2 kΩ以上の抵抗を介して, プルアップまた
はプルダウンなどの処理をしてください。また , 使用してない入出力端子については ,
出力状態にして開放するか , 入力状態の場合は入力端子と同じ処理をしてください。
● 外部クロック使用時の注意について
外部クロックを使用する場合は , X0 (X0A) 端子のみを駆動し , X1 (X1A) 端子を開放と
してください。
図 1.7-1 外部クロック使用時
MB90350E シリーズ
X0 (X0A)
開放
X1 (X1A)
● サブクロックを使用しない場合の注意について
X0A, X1A 端子に発振器を接続しない場合は , X0A 端子にプルダウンの処理をして X1A
端子を開放にしてください。
CM44-10140-5
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29
第 1 章 概要
1.7 デバイスの取扱いに関する注意事項
MB90350E Series
● PLL クロックモード動作中の注意について
本マイコンで PLL を選択しているときに , 発振子が外れたり , あるいはクロック入力
が停止した場合 , 本マイコンは PLL 内部の自励発振回路の自走周波数で動作を継続し
続ける場合があります。この動作は保証外の動作です。
● 電源端子について (VCC/VSS)
VCC, VSS が複数ある場合 , デバイスの設計上ラッチアップなどの誤動作を防止するた
めに , 同電位にすべき端子はデバイス内部で接続してありますが , 不要幅射の低減 , グ
ランドレベルの上昇によるストローブ信号の誤動作防止 , 総出力電流規格を守るため
に , 必ずそれらすべてを外部で電源およびグランドに接続してください ( 図 1.7-2 を参
照 ) 。また , 電源供給源からできる限り低インピーダンスでこのデバイスの VCC, VSS
に接続するように配慮してください。さらに , このデバイスの近くで , VCC と VSS の間
に 0.1μF 程度のコンデンサをバイパスコンデンサとして接続することをお勧めします。
図 1.7-2 電源端子 (VCC/VSS)
Vcc
Vss
Vcc
Vss
Vss
Vcc
MB90350E
シリーズ
Vcc
Vss
Vss
Vcc
● プルアップ / プルダウン抵抗について
MB90350E シリーズは内部プルアップ / プルダウン抵抗をサポートしていません
( ただし , ポート 0 ∼ポート 3 のみプルアップ抵抗を内蔵しています ) 。
必要に応じて端子にプルアップ / プルダウン処理をしてください。
● 水晶発振回路について
X0/X1 端子の周辺のノイズは , このデバイスの誤動作の原因となります。X0/X1 端子お
よび水晶発振子 ( あるいはセラミック振動子 ) さらにグランドへのバイパスコンデンサ
はできるだけ近くになるように配慮し , また , 水晶発振子の配線はほかの回路の配線と
できる限り交差しないようにしてください。また , X0, X1 端子の回りをグランドで囲
むようなプリント基板アートワークは , 安定した動作を期待できますので強くお勧め
します。
各量産品において , ご使用される発振子メーカに発振評価依頼をしてください。
30
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CM44-10140-5
第 1 章 概要
1.7 デバイスの取扱いに関する注意事項
MB90350E Series
● A/D コンバータの電源 , アナログ入力の投入順序について
A/D コンバータの電源 (AVCC, AVRH) およびアナログ入力 (AN0 ∼ AN14) の印加は ,
必ずデジタル電源 (VCC) の投入後に行ってください。また , 電源切断時は A/D コン
バータの電源およびアナログ入力の遮断の後に , デジタル電源を遮断してください。
その際 , AVRH は AVCC を超えないように投入・切断してください ( アナログ電源と
デジタル電源を同時に投入 , 遮断することは問題ありません )。
● A/D コンバータの未使用端子処理について
A/D コンバータを使用しないときは , AVCC=VCC, AVSS=AVRH=VSS に接続してくださ
い。
● 電源投入時の注意
内部に内蔵している降圧回路の誤作動を防ぐために , 電源投入時における電圧の立上
り時間を 50 μs (0.2 V ∼ 2.7 V) 以上確保してください。
● 初期化について
デバイス内には , パワーオンリセットによってのみ初期化される内部レジスタ類があ
ります。これらの初期化を期待する場合には電源を再投入してください。
● 供給電圧の安定化
VCC 電源電圧の動作保証内においても , 電源電圧の急激な変化があると誤動作を起こ
す場合がありますので , VCC 電源電圧を安定させてください。
安定化の基準としては , 商用周波数 (50 Hz ∼ 60 Hz) での VCC リプル変動 (peak to peak
値 ) は標準 VCC 電源電圧値の 10% 以下に , また , 電源の切換え時などの瞬時変化にお
いては過渡変動率が 0.1 V/ms 以下になるように電源電圧を抑えてください。
● 電源投入時 ( 外部バスモード ) のポート 0 ∼ポート 3 の出力について
外部バスモードで電源を投入時 , ポート 0 ∼ポート 3 の出力信号が不安定になる可能性
がありますので注意してください ( 図 1.7-3 を参照 )。
図 1.7-3 電源 ON のときのポート 0 ∼ポート 3 までの出力
1/2VCC
VCC
Port0 ~ Port3
ポート 0 ∼ポート 3 の
出力が不定になり得る
CM44-10140-5
ポート 0 ∼ポート 3 出力 = Hi-Z
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31
第 1 章 概要
1.7 デバイスの取扱いに関する注意事項
MB90350E Series
● CAN 使用時の設定について
クロックモジュレータや CAN ダイレクトモードで必要な設定は表 1.7-1 に示します。
表 1.7-1 クロックモジュレーションと CAN ダイレクトモードの設定
クロックモジュレーション設定
(CMCR:PMOD ビット )
CAN ダイレクトモード設定
(CDMR:DIRECT ビットの設定 )
クロックモジュレータ
無効
0: クロックモジュレーション無効
( 初期状態 )
1:CAN ダイレクトモード有効
クロックモジュレータ
有効
1: クロックモジュレーション有効
0:CAN ダイレクトモード無効
( 初期状態 )
( 注意事項 ) CAN や μDMAC と同時にクロックモジュレータを使用しないでください。CAN と
μDMAC を同時に使用する場合 , CAN ダイレクトモードレジスタ CDMRの DIRECT ビッ
トが "1" に設定されていることを確認してください。クロックモジュレーション機能
については「第 30 章 クロックモジュレータ」を , CAN ダイレクトモードについては
「23.12 CAN ダイレクトモードレジスタ (CDMR)」を参照してください。
● フラッシュセキュリティ機能について (MB90F352E(S), MB90F352TE(S), MB90F357E(S),
MB90F357TE(S) のみ )
セキュリティバイトはフラッシュメモリの領域内に配置されています。セキュリティ
バイトに保護コード "01H" を書き込むとセキュリティがかかりますので , セキュリティ
機能を使用しない場合はこのアドレスには "01H" を書き込まないでください。
セキュリティバイトのアドレスについては下表を参照してください。
MB90F352E(S)
MB90F352TE(S)
MB90F357E(S)
MB90F357TE(S)
フラッシュメモリサイズ
セキュリティバイトのアドレス
1 M ビットフラッシュメモリ搭載
FE0001H
● シリアル通信について
シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があり
ます。そのため , ノイズを抑えるボードの設計をしてください。
また , 万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し , 最後に
データのチェックサムなどを付加してエラー検出を行ってください。エラーが検出さ
れた場合には , 再送を行うなどの処理をしてください。
● メモリサイズの異なる製品間およびフラッシュメモリ品とマスクROM品の特性差について
メモリサイズの異なる製品間およびフラッシュメモリ品とマスク ROM 品では , チップ
レイアウトやメモリ構造の違いにより消費電流や ESD, ラッチアップ , ノイズ特性 , 発
振特性等を含めた電気的特性が異なります。
同一シリーズの別製品に切り替えて使用する際は , 電気的特性の再評価を行ってくだ
さい。
32
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CM44-10140-5
第2章
CPU
CPU の機能と動作について説明します。
2.1 CPU の概要
2.2 メモリ空間
2.3 リニア方式によるアドレス指定
2.4 バンク方式によるアドレス指定
2.5 メモリ空間における多バイト長データ
2.6 レジスタ
2.7 レジスタバンク
2.8 プリフィックスコード
2.9 割込み抑止命令
管理番号 : CM44-00101-3
固有箇所 : 34, 34
CM44-10140-5
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33
第 2 章 CPU
2.1 CPU の概要
2.1
MB90350E Series
CPU の概要
F2MC-16LX CPU コアは , 民生用・車載用機器などの高速リアルタイム処理が要求さ
れる用途向けに設計された 16 ビット CPU です。F2MC-16LX の命令セットはコン
トローラ用途向けに設計されており , 各種制御の高速・高効率処理が可能です。
■ CPU の概要
F2MC-16LX CPU コアは 16 ビットデータ処理はもちろん , 内部に 32 ビットアキュム
レータを塔載しているため 32 ビットデータ処理も可能です。メモリ空間は最大 16M バ
イト , リニア方式およびバンク方式のいずれかにてアクセス可能です。また , 命令体系
は F2MC-8L の A-T アーキテクチャをベースに , 高級言語対応命令の追加・アドレッシ
ングモードの拡張・乗除算命令の強化・ビット処理の充実化により命令が強化されて
います。
以下に , F2MC-16LX CPU の特長を示します。
● 最小命令実行時間
41.7 ns ( マシンクロック 24 MHz のとき )
● 最大メモリ空間
16M バイト , リニア / バンク方式にてアクセス
● コントローラ用途に最適化された命令体系
• 豊富なデータタイプ
: ビット / バイト / ワード / ロングワード
• 拡張されたアドレッシングモード : 23 種類
• 32 ビットアキュムレータの採用による高精度演算 (32 ビット長 ) の強化
● 強力な割込み機能
8 つの優先順位 ( プログラマブル )
● CPU に依存しない自動転送機能
• 最大 16 チャネルまでの拡張インテリジェント I/O サービス (EI2OS)
• 最大 16 チャネルまでの DMA 転送 (μDMAC)
● 高級言語 (C 言語 ) / マルチタスクに対応した命令体系
システムスタックポインタの採用 / 命令セットの対称性 / バレルシフト命令
● 実行速度の向上
4 バイトのキュー
34
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第 2 章 CPU
2.2 メモリ空間
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メモリ空間
2.2
F2MC-16LX CPU は , 16M バイトのメモリ空間を持ちます。
■ CPU メモリ空間の概要
F2MC-16LX CPU が管理するデータ・プログラム・I/O はすべて CPU の 16M バイトの
メモリ空間のいずれかに配置されます。CPU は 24 ビットのアドレスバスでこれらのア
ドレスを示すことにより , 各リソースにアクセスできます。
図 2.2-1 に , F2MC-16LX システムとメモリマップの関係例を示します。
図 2.2-1 F2MC-16LX システムとメモリマップの関係例
F2MC-16LXデバイス
FFFFFFH
FFFC00H
プログラム
FF0000H*1
ベクタテーブル領域
プログラム領域
ROM 領域
100000H
外部領域*3
010000H
周辺回路
008000H
2
F MC-16LX
CPU
内部データバス
007900H
001900H*2
データ
EI2OS
000380H
000180H
000100H
ROM領域
(FFバンクのイメージ)
周辺機能制御
レジスタ領域
データ領域
汎用レジスタ
EI2OS
ディスクリプタ領域
I/O 領域
RAM 領域
外部領域*3
周辺回路
割込み
周辺回路
0000F0H
0000C0H
0000B0H
000020H
汎用ポート
000000H
周辺機能制御
レジスタ領域
割込み制御
レジスタ領域
周辺機能制御
レジスタ領域
I/Oポート制御
レジスタ領域
I/O 領域
*1: 品種によって , 内蔵 ROM の容量が異なります。
*2: 品種によって , 内蔵 RAM の容量が異なります。
*3: シングルチップモードの場合には , アクセスなしとします。
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35
第 2 章 CPU
2.2 メモリ空間
MB90350E Series
■ ROM 領域
● ベクタテーブル領域 ( アドレス : FFFC00H ∼ FFFFFFH)
• リセットと割込みおよび CALLV ベクタに対応したベクタテーブルです。
• ROM 領域の最上位に割り当てられており , それぞれのベクタテーブルのアドレス
に , 対応する処理ルーチンの開始アドレスをデータとして設定します。
● プログラム領域 ( アドレス : ∼ FFFBFFH)
• 内部プログラム領域として ROM が内蔵されています。
• 内部 ROM 容量は , 品種によって異なります。
■ RAM 領域
● データ領域 ( アドレス : 000100H ∼ 0018FFH (6 K バイトの場合 ) )
• 内部データ領域として , スタティック RAM が内蔵されています。
• 内部 RAM 容量は , 品種によって異なります。
● 汎用レジスタ領域 ( アドレス : 000180H ∼ 00037FH)
• 8 ビット , 16 ビット , 32 ビットの演算や転送に使用する補助的なレジスタを配置し
ます。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
• 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって短い命令で
高速にアクセスできます。
● 拡張インテリジェント I/O サービス (El2OS) ディスクリプタ領域
( アドレス 0000100H ∼ 00017FH)
• 転送モード , I/O のアドレス , 転送数およびバッファアドレスを保持します。
• RAM 領域の一部に割り当てられており , 通常の RAM として使用することもできま
す。
■ I/O 領域
● 割込み制御レジスタ領域 ( アドレス : 0000B0H ∼ 0000BFH)
割込み制御レジスタ (ICR00∼ICR15) は, 割込み機能を持つすべての周辺機能に対応し,
割込みレベルの設定 , および拡張インテリジェント I/O サービス (EI2OS) の制御を行い
ます。
● 周辺機能制御レジスタ領域
( アドレス : 000020H ∼ 0000AFH, 0000C0H ∼ 0000EFH, 007900H ∼ 007FFFH)
周辺機能およびデータの入出力を制御します。
● I/O ポート制御レジスタ領域 ( アドレス : 000000H ∼ 00001FH)
I/O ポートおよびデータの入出力を制御します。
36
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第 2 章 CPU
2.2 メモリ空間
MB90350E Series
■ アドレス作成の方式
F2MC-16LX のアドレス指定には , 以下に示す 2 つの方式があります。
● リニア方式
24 ビットアドレスを命令により指定する方式
● バンク方式
アドレス上位 8 ビットを用途に応じたバンクレジスタで , アドレス下位 16 ビットを命
令により指定する方式
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第 2 章 CPU
2.3 リニア方式によるアドレス指定
2.3
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リニア方式によるアドレス指定
リニア方式には以下に示す 2 つの方式があります。
• 24 ビットオペランド指定
• 32 ビットレジスタ間接指定
■ 24 ビットオペランド指定
オペランドにて直接 24 ビットのアドレスを指定する方式です。
図 2.3-1 に , リニア方式 (24 ビットオペランド指定 ) の例を示します。
図 2.3-1 リニア方式 (24 ビットオペランド指定 ) の例
JMPP 123456H
17452DH
旧プログラムカウンタ
17
+ プログラムバンク
452D
JMPP 123456H
123456H
次の命令
新プログラムカウンタ
12
+ プログラムバンク
3456
■ 32 ビットレジスタ間接指定
32 ビットの汎用レジスタ (RLi) の内容の下位 24 ビットをアドレスとして使用する方式
です。図 2.3-2 に , リニア方式 (32 ビットレジスタ間接指定 ) の例を示します。
図 2.3-2 リニア方式 (32 ビットレジスタ間接指定 ) の例
MOV A,@RL1+7
旧 AL
090700H
XXXX
3AH
7
RL1
240906F9H
( 上位 8 ビットは無視 )
新 AL
38
003A
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第 2 章 CPU
2.4 バンク方式によるアドレス指定
MB90350E Series
2.4
バンク方式によるアドレス指定
バンク方式は 16M バイトの空間を 64 K バイトごとの 256 個のバンクに分割し , 以
下に示す 5 つのバンクレジスタで各空間に対応するバンクを指定します。
• プログラムカウンタバンクレジスタ (PCB)
• データバンクレジスタ (DTB)
• ユーザスタックバンクレジスタ (USB)
• システムスタックバンクレジスタ (SSB)
• アディショナルデータバンクレジスタ (ADB)
■ バンク方式によるアドレス指定
● プログラムカウンタバンクレジスタ (PCB) による指定
プログラムカウンタバンクレジスタ (PCB) によって指定される 64 K バイトのバンクを
プログラム (PC) 空間とよび , 主として命令コードやベクタテーブル , 即値データなど
が存在します。
● データバンクレジスタ (DTB) による指定
データバンクレジスタ (DTB) によって指定される 64 K バイトのバンクをデータ (DT)
空間とよび , 主として読み書き可能なデータや内外リソースの制御 / データレジスタな
どが存在します。
● ユーザスタックバンクレジスタ (USB)・システムスタックバンクレジスタ (SSB) による指定
ユーザスタックバンクレジスタ (USB) またはシステムスタックバンクレジスタ (SSB)
によって指定される 64 K バイトのバンクをスタック (SP) 空間とよび , プッシュ / ポッ
プ命令や割込みのレジスタ退避などのときにスタックアクセスが発生したときにアク
セスされる領域です。どちらの空間が使用されるかはコンディションコードレジスタ
中のスタックフラグ (S) の値に依存します。
● アディショナルデータバンクレジスタ (ADB) による指定
アディショナルデータバンクレジスタ (ADB) によって指定される 64 K バイトのバンク
をアディショナル (AD) 空間とよび , 主としてデータ (DT) 空間に入りきらなかったデー
タなどが存在します。
■ バンクアドレッシングとデフォルト空間
表 2.4-1 に示すように , 命令のコード効率を向上させるために各アドレッシングモード
で使用されるデフォルト空間が事前に決められています。また , あるアドレッシングを
使用したときにデフォルト以外の空間を使用したいときは , 各バンクに対応している
プリフィックスコードを命令に先行して指定することにより , そのプリフィックス
コードに対応した任意のバンク空間をアクセスできます。
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2.4 バンク方式によるアドレス指定
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表 2.4-1 デフォルト空間
デフォルト空間
プログラム空間
アドレッシング
PC 間接 , プログラムアクセス , 分岐系
データ空間
@RW0,@RW1,@RW4,@RW5 を使用したアドレッシング ,
@A,addr16,dir
スタック空間
PUSHW, POPW,@RW3,@RW7 を使用したアドレッシング
アディショナル空間
@RW2,@RW6 を使用したアドレッシング
図 2.4-1 に , レジスタバンクに分割されたメモリ空間の物理アドレス例を示します。
図 2.4-1 各空間の物理アドレス例
FFFFFFH
プログラム空間
FF0000H
FFH
:PCB( プログラムカウンタバンクレジスタ )
B3H
:ADB( アディショナルデータバンクレジスタ )
92H
:USB ( ユーザスタックバンクレジスタ )
68H
:DTB ( データバンクレジスタ )
4BH
:SSB ( システムスタックバンクレジスタ )
B3FFFFH
アディショナル空間
B30000H
物
理
ア
ド
レ
ス
92FFFFH
ユーザスタック空間
920000H
68FFFFH
データ空間
680000H
4BFFFFH
システムスタック空間
4B0000H
000000H
■ バンクレジスタの初期値
DTB, USB, SSB, ADB はリセットにより 00H に初期化され , PCB はリセットベクタによ
り指定された値に初期化されます。リセット後 , DT, SP, AD の各空間はバンク 00H
(000000H ∼ 00FFFFH) に配置され , PC 空間はリセットベクタにより指定されたバンク
に配置されます。
40
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2.5 メモリ空間における多バイト長データ
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メモリ空間における多バイト長データ
2.5
多バイト長のデータは , データの LSB 側のバイトから MSB 側のバイトの順番で ,
メモリ空間の下位アドレスから上位アドレスに配置されます。
■ メモリ空間における多バイト長データの配置
メモリへの書込みはアドレスの低い方から順に行われます。したがって , 32 ビット長
データの場合には下位 16 ビットが先に転送され , 続いて上位 16 ビットが転送されま
す。
なお , 下位データの書込み直後にリセット信号を入力すると上位データが書き込まれ
ないことがあります。
図 2.5-1 に , メモリにおける多バイト長データの構成を示します。データは下位 8 ビッ
トが n 番地に , 以下 n+1 番地 , n+2 番地 , n+3 番地・・・の順に配置されます。
図 2.5-1 メモリにおける多バイト長データの配置の例
MSB
上位アドレス
LSB
01010101B
n+3
01010101B
n+2
11001100B
n+1
11111111B
n
00010100B
11001100B
11111111B
00010100B
下位アドレス
■ 多バイト長データのアクセス
アクセスはすべてバンク内を基本にして行われますので , 多バイト長のデータをアク
セスする命令では , FFFFH 番地の次のアドレスは同じバンクの 0000H 番地になります。
図 2.5-2 に , 多バイト長データのアクセス命令の例を示します。
図 2.5-2 多バイト長データアクセス例
上位アドレス
実行前の
AL
80FFFFH
??
01H
MOVW A, 080FFFFH の実行
·
·
·
800000H
??
23H
実行後の
AL
23H
01H
下位アドレス
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第 2 章 CPU
2.6 レジスタ
2.6
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レジスタ
F2MC-16LX のレジスタは大別して , 専用レジスタと汎用レジスタの 2 種類に分ける
ことができます。
専用レジスタは , CPU の内部に専用ハードウェアとして存在し , 使用する用途が
CPU のアーキテクチャ上で限定されています。
汎用レジスタは , 通常のメモリと同じく , 使用する用途をユーザが指定することがで
きます。CPU のアドレス空間上に RAM と共存し , アドレスを指定しないでアクセ
スできるという点では専用レジスタと同じです。
■ 専用レジスタ
F2MC-16LX CPU コアの専用レジスタは以下に示す 11 本があります。
• アキュムレータ (A=AH:AL).................................... 16 ビット× 2 本のアキュムレータ
(合計32ビットのアキュムレータと
しても使用可能 )
• ユーザスタックポインタ (USP).............................. ユーザスタック領域を示す 16 ビッ
トのポインタ
• システムスタックポインタ (SSP) .......................... システムスタック領域を示す16ビッ
トのポインタ
• プロセッサステータス (PS)..................................... システムの状態を示す 16 ビットの
レジスタ
• プログラムカウンタ (PC) ........................................ プログラムが格納されているアド
レスを持つ 16 ビットのレジスタ
• プログラムカウンタバンクレジスタ (PCB) ......... PC 空間を示す 8 ビットのレジスタ
• データバンクレジスタ (DTB) ................................. DT 空間を示す 8 ビットのレジスタ
• ユーザスタックバンクレジスタ (USB) ................. ユーザスタック空間を示す8ビット
のレジスタ
• システムスタックバンクレジスタ (SSB).............. システムスタック空間を示す8ビッ
トのレジスタ
• アディショナルデータバンクレジスタ (ADB)..... AD 空間を示す 8 ビットのレジスタ
• ダイレクトページレジスタ (DPR) ......................... ダイレクトページを示す8ビットの
レジスタ
図 2.6-1 に , 専用レジスタの構成を示します。
42
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第 2 章 CPU
2.6 レジスタ
MB90350E Series
図 2.6-1 専用レジスタ
アキュムレータ
AL
AH
USP
ユーザスタックポインタ
SSP
システムスタックポインタ
PS
プロセッサステータス
PC
プログラムカウンタ
DPR
ダイレクトページレジスタ
PCB
プログラムカウンタバンクレジスタ
DTB
データバンクレジスタ
USB
ユーザバンクレジスタ
SSB
システムスタックバンクレジスタ
ADB
アディショナルデータバンクレジスタ
8ビット
16ビット
32ビット
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第 2 章 CPU
2.6 レジスタ
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■ 汎用レジスタ
図 2.6-2 に示すように , F2MC-16LX の汎用レジスタは主記憶の 000180H ∼ 00037FH ( 最大
の場合 ) に存在し , レジスタバンクポインタ (RP) によって先に述べたアドレスのどの部分
が現在使用中のレジスタバンクであるかを指定します。各バンクには以下に示す 3 種類の
レジスタが存在します。これらは独立ではなく , 以下に示すような関係があります。
• R0 ∼ R7
:8 ビットの汎用レジスタ
• RW0 ∼ RW7 :16 ビットの汎用レジスタ
• RL0 ∼ RL3
:32 ビットの汎用レジスタ
図 2.6-2 汎用レジスタ
MSB
LSB
16 ビット
000180H RP × 10 H
RW0
下位
RL0
汎用レジスタの先頭アドレス
RW1
RW2
RL1
RW3
R1
R0
RW4
R3
R2
RW5
R5
R4
RW6
R7
R6
RW7
RL2
RL3
上位
バイトレジスタとワードレジスタの上位 / 下位バイトの関係は ,
RW(i+4)=R(i × 2+1) × 256 + R(i × 2) [i=0 ∼ 3]
という式で表すことができ , RLi の上位 / 下位と RW の関係は
RL(i)=RW(i × 2+1) × 65536 + RW(i × 2) [i=0 ∼ 3]
という式で表すことができます。
44
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2.6 レジスタ
MB90350E Series
2.6.1
アキュムレータ (A)
アキュムレータ (A) は , 2 つの 16 ビット長の演算用レジスタ AH および AL で構成
され , 演算などを行ったときの結果やデータ転送の一時記憶などに使用されます。
■ アキュムレータ (A)
アキュムレータ (A) では , 図 2.6-3 に示すように , 32 ビットデータ処理時は AH と AL
を連結して使用します。また , 図 2.6-4 に示すように , 16 ビットデータ処理のワード処
理や 8 ビットデータ処理のバイト処理のときは AL のみが使用されます。アキュムレー
タ (A) のデータはメモリ / レジスタ (Ri, RWi, RLi) 中のデータと各種演算ができ , F2MC8L と同様 , F2MC-16LX でも基本的にワード長以下のデータを AL へ転送すると , 転送
前の AL 中のデータが自動的に AH に転送されます ( データ保持機能 ) 。したがって ,
データ保持機能と AL-AH 間演算において各種処理効率を上げることが可能になりま
す。
AL へのバイト長以下のデータの転送時は , データは符号拡張またはゼロ拡張され 16
ビット長となり AL へ格納されます。AL 中のデータは , ワード長としてもバイト長と
しても扱えます。
AL にバイト処理の算術演算命令を実行すると , 演算前の AL の上位 8 ビットは無視さ
れて演算結果の上位 8 ビットがすべて "0" になります。アキュムレータ (A) は , リセッ
トでは初期化されず , リセット直後は不定値になります。
図 2.6-3 に32 ビットデータ転送の処理を, 図 2.6-4 にAL∼AH 転送の処理を示します。
図 2.6-3 32 ビットデータ転送例
MOVL A,@RW1+6
実行前の A
XXXXH
MSB
XXXXH
DTB
実行後の A
A6H
8F74H
2B52H
AH
AL
LSB
A61540H
8FH
74H
A6153EH
2BH
52H
15H
38H
+6
RW1
図 2.6-4 AL-AH 転送例
MSB
MOVW A,@RW1+6
実行前の A
XXXXH
1234H
DTB
LSB
A61540H
8FH
74H
A6153EH
2BH
52H
15H
38H
A6H
+6
実行後の A
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1234H
2B52H
RW1
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第 2 章 CPU
2.6 レジスタ
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ユーザスタックポインタ (USP) とシステムスタック
ポインタ (SSP)
2.6.2
ユーザスタックポインタ (USP) およびシステムスタックポインタ (SSP) は , 16 ビッ
トのレジスタであり , プッシュ / ポップ命令およびサブルーチン実行時のデータ退避 /
復帰のメモリアドレスを示します。
■ ユーザスタックポインタ (USP) とシステムスタックポインタ (SSP)
図 2.6-5 に示すように , ユーザスタックポインタ (USP) とシステムスタックポインタ
(SSP) は , スタック系の命令により使用されますが , プロセッサステータス (PS) のス
タックフラグ (S) が "0" のときは USP レジスタが有効になり , S フラグが "1" のときは
SSP レジスタが有効になります。また , 割込みが受け付けられると S フラグがセットさ
れるため , 割込み時のレジスタ退避は必ず SSP の示すメモリ中に行われます。割込み
ルーチンでのスタック処理は SSP で , 割込みルーチン以外のスタック処理には USP が
使用されます。スタック空間を分ける必要のない場合には SSP だけを使用してくださ
い。
スタック時のアドレスの上位 8 ビットは , SSP → SSB, USP → USB により示されます。
また , USP および SSP は , リセットでは初期化されず , 不定値になります。
図 2.6-5 に , S フラグが "0" の場合と "1" の場合のスタック操作命令とスタックポイン
タの関係を示します。
図 2.6-5 スタック操作命令とスタックポインタ
S フラグが "0" のときの PUSHW A の例
実行前
AL
S フラグ
実行後
AL
S フラグ
MSB
C6F326H
LSB
A624H
USB
C6H
USP
F328H
0
SSB
56H
SSP
1234H
A624H
USB
C6H
USP
F326H
0
SSB
56H
SSP
1234H
C6F326H
A6H
24H
A624H
USB
C6H
USP
F328H
561232H
XX
XX
1
SSB
56H
SSP
1234H
A624H
USB
C6H
USP
F328H
561232H
A6H
24H
1
SSB
56H
SSP
1232H
XX
XX
S フラグが "0" であるため
システムスタックを使用
S フラグが "1" のときの PUSHW A の例
AL
S フラグ
AL
S フラグ
46
S フラグが "1" であるため
システムスタックを使用
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2.6 レジスタ
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< 注意事項 >
スタックポインタに設定する値は , 原則として偶数アドレスを使用してください。
奇数アドレスを設定すると , ワードアクセスが 2 回に分割され効率が低下します。
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第 2 章 CPU
2.6 レジスタ
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プロセッサステータス (PS)
2.6.3
プロセッサステータス (PS) は , CPU の動作を制御するビットと CPU の状態を示す
ビットより構成されています。
■ プロセッサステータス (PS)
図 2.6-6 に示すように , プロセッサステータス (PS) の上位バイトはレジスタバンクの先
頭アドレスを示す割込みレベルマスク (ILM) およびレジスタバンクポインタ (RP) より
構成されます。PS の下位バイトは命令実行結果および割込み発生などによりセット /
リセットされる各種フラグで構成されているコンディションコードレジスタ (CCR) と
なります。
図 2.6-6 プロセッサステータス (PS) の構造
bit
15
PS
13
12
8
ILM
7
0
RP
CCR
■ コンディションコードレジスタ (CCR)
図 2.6-7 に , コンディションコードレジスタ (CCR) の構造を示します。
図 2.6-7 コンディションコードレジスタ (CCR) の構成
bit
初期値
7
6
5
4
3
2
1
0
-
I
S
T
N
Z
V
C
: CCR
-
0
1
*
*
*
*
*
* : 不定値
● 割込み許可フラグ (I)
ソフトウェア割込み以外のすべての割込み要求に対して I フラグが "1" のときには割込
みが許可され , "0" のときには割込みが禁止されます。リセットによって "0" にクリア
されます。
● スタックフラグ (S)
S フラグが "0" のときはスタック操作用ポインタとして USP が有効 , "1" のときは SSP
が有効になります。割込み受付け時およびリセット時には "1" にセットされます。
● スティッキィビットフラグ (T)
論理右 / 算術右シフト命令を実行後にキャリによってシフトアウトされたデータに 1 つ
以上 "1" がある場合には "1", それ以外は "0" となります。シフト量がゼロの場合も "0"
となります。
● ネガティブフラグ (N)
演算結果の MSB が "1" の場合には N フラグは "1" にセットされ , それ以外は "0" にク
リアされます。
48
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第 2 章 CPU
2.6 レジスタ
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● ゼロフラグ (Z)
演算結果がすべて "0" の場合には "1" にセットされ , それ以外は "0" にクリアされます。
● オーバフローフラグ (V)
演算の実行により符号付き数値としてオーバフローが発生すると "1" にセットされ , 発
生しないと "0" にクリアされます。
● キャリフラグ (C)
演算の実行により MSB より桁上り / 桁下りが発生すると "1" にセットされ , 発生しな
いと "0" にクリアされます。
■ レジスタバンクポインタ (RP)
図 2.6-8 に示すように , レジスタバンクポインタ (RP) は , CPU の汎用レジスタとそれが
存在する内部 RAM のアドレスとの関係を示すレジスタで , 現在使用中のレジスタバン
クの先頭のメモリアドレスを [000180H+(RP)× 10H] という変換式で示します。RP は 5
ビットにより構成されており 00H ∼ 1FH までの値をとることができ , 000180H ∼ 00037FH
のメモリ中にレジスタバンクを配置できます。ただし , この範囲内であっても内部
RAM 以外の場合には汎用レジスタとして使用することはできません。RP はリセット
によりすべて "0" に初期化されます。命令上では RP に 8 ビットの即値を転送できます
が , 実際に使用されるのはそのデータの下位 5 ビットのみです。
図 2.6-8 レジスタバンクポインタ (RP)
初期値
B4
B3
B2
B1
B0
0
0
0
0
0
: RP
■ 割込みレベルマスク (ILM)
図 2.6-9 に示すように , 割込みレベルマスク (ILM) は 3 ビットから構成されており, CPU
の割込みマスクのレベルを示します。この 3 ビットにより示されるレベルより強いレ
ベルの割込み要求のみが受け付けられます。
図 2.6-1 に示すように , レベルの強弱は "0"
が最強で , "7" が最弱と定義されています。したがって , 割込みが受け付けられるため
には , 現状の ILM の保持値より小さい値の要求でなければなりません。割込みが受け
付けられるとその割込みのレベル値が ILM に設定され , これ以降の同じかそれより低
い優先順位の割込みは受け付けられなくなります。ILM はリセットによりすべて "0"
に初期化されます。命令上では ILM に 8 ビットの即値を転送できますが , 実際に使用
されるのはそのデータの下位 3 ビットのみです。
図 2.6-9 割込みレベルマスク (ILM)
初期値
CM44-10140-5
ILM2
ILM1
ILM0
0
0
0
: ILM
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49
第 2 章 CPU
2.6 レジスタ
MB90350E Series
表 2.6-1 割込みレベルマスク (ILM) で示されるレベルの強弱
50
ILM2
ILM1
ILM0
レベル値
0
0
0
0
割込み禁止
0
0
1
1
1 より小さい値のレベル (0 のみ )
0
1
0
2
2 より小さい値のレベル (0, 1)
0
1
1
3
3 より小さい値のレベル (0, 1, 2)
1
0
0
4
4 より小さい値のレベル (0, 1, 2, 3)
1
0
1
5
5 より小さい値のレベル (0, 1, 2, 3, 4)
1
1
0
6
6 より小さい値のレベル (0, 1, 2, 3, 4, 5)
1
1
1
7
7 より小さい値のレベル (0, 1, 2, 3, 4, 5, 6)
許可される割込みレベル
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第 2 章 CPU
2.6 レジスタ
MB90350E Series
プログラムカウンタ (PC)
2.6.4
プログラムカウンタ (PC) は , CPU が実行すべき命令コードのメモリアドレスの下位
16 ビットを示します。
■ プログラムカウンタ (PC)
プログラムカウンタ (PC) は , 16 ビットのカウンタであり , CPU が実行すべき命令コー
ドのメモリアドレスの下位 16 ビットを示します。上位 8 ビットアドレスは PCB によ
り示されます。PC は条件分岐命令 , サブルーチンコール命令 , 割込み , リセットなどに
より内容が更新されます。また , オペランドアクセス時のベースポインタとして使用す
ることもできます。
図 2.6-10 に , プログラムカウンタを示します。
図 2.6-10 プログラムカウンタ
PCB
FEH
PC
ABCDH
次に実行する命令
FEABCDH
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51
第 2 章 CPU
2.6 レジスタ
2.6.5
MB90350E Series
バンクレジスタ (PCB, DTB, USB, SSB, ADB)
バンクレジスタは , プログラム空間 , データ空間 , ユーザスタック空間 , システムス
タック空間 , アディショナル空間の配置されるメモリバンクを示します。
■ バンクレジスタ (PCB, DTB, USB, SSB, ADB)
バンクレジスタには , 以下に示す 5 つのレジスタがあります。
• プログラムカウンタバンクレジスタ (PCB) < 初期値 : リセットベクタ中の値 >
• データバンクレジスタ (DTB) < 初期値 :00H>
• ユーザスタックバンクレジスタ (USB) < 初期値 :00H>
• システムスタックバンクレジスタ (SSB) < 初期値 :00H>
• アディショナルデータバンクレジスタ (ADB)< 初期値 :00H>
各バンクレジスタは , PC, DT, SP( ユーザ ), SP( システム ), AD の各空間が配置されるメ
モリバンクを示します。
すべてのバンクレジスタは 1 バイト長であり , リセットにより PCB は 00H に初期化さ
れます。PCB 以外のバンクレジスタは読出しおよび書込みができます。PCB は読出し
のみでき , 書込みはできません。
16M バイト全空間に分岐する JMPP, CALLP, RETP, RETI, RETF 命令実行中 , または割
込み発生時に PCB は更新されます。各レジスタの動作は ,「2.2 メモリ空間」を参照し
てください。
52
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第 2 章 CPU
2.6 レジスタ
MB90350E Series
ダイレクトページレジスタ (DPR)
2.6.6
ダイレクトページレジスタ (DPR) は , ダイレクトアドレッシングモードのアドレス
8 ∼アドレス 15 を指定します。
■ ダイレクトページレジスタ (DPR) < 初期値 :01H>
ダイレクトページレジスタ (DPR) は , 図 2.6-11 に示すように , ダイレクトアドレッシン
グモードでの命令オペランドのアドレス 8 ∼アドレス 15 を指定します。DPR は 8 ビッ
ト長であり , リセットにより 01H に初期化されます。また , 命令により読出し / 書込み
ができます。
図 2.6-11 に , ダイレクトアドレッシングモードにおける物理アドレスの生成を示しま
す。
図 2.6-11 ダイレクトアドレッシングモードにおける物理アドレスの生成
DTBレジスタ
ααααααααα
DPRレジスタ
ββββββββ
命令中のダイレクトアドレス
γγγγγγγγ
MSB
LSB
24ビット
物理アドレス
αααααααααββββββββγγγγγγγγ
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53
第 2 章 CPU
2.7 レジスタバンク
2.7
MB90350E Series
レジスタバンク
レジスタバンクは 8 ワードで構成され , バイトレジスタ (R0 ∼ R7), ワードレジスタ
(RW0 ∼ RW7), ロングワードレジスタ (RL0 ∼ RL3) の汎用レジスタとして各種演算 ,
ポインタとして各種命令に使用できます。(RL0 ∼ RL3) は , メモリ空間の全空間を直
接アクセスするリニアポインタとしても使用できます。
■ レジスタバンク
表 2.7-1 に , 各レジスタの機能を , 表 2.7-2 に各レジスタの関係を示します。
レジスタバンクの内容は , 通常の RAM 同様にリセットでは初期化されず , リセット前
の状態が保持されます。ただし , パワーオン時は不定値になります。
表 2.7-1 各レジスタの機能
R0 ∼ R7
各種命令のオペランドとして使用
( 注意事項 ) R0 はバレルシフトのカウンタおよびノーマライズ命
令のカウンタとしても使用
RW0 ∼ RW7
ポインタ , 各種命令のオペランドとして使用
( 注意事項 ) RW0 はストリング命令のカウンタとしても使用
RL0 ∼ RL3
ロングポインタ , 各種命令のオペランドとして使用
表 2.7-2 各レジスタの関係
アドレス
バイトレジスタ
000180H + RP × 10H + 0
ワードレジスタ
ロングワードレジスタ
RW0
000180H + RP × 10H + 1
RL0
000180H + RP × 10H + 2
RW1
000180H + RP × 10H + 3
000180H + RP × 10H + 4
RW2
000180H + RP × 10H + 5
RL1
000180H + RP × 10H + 6
RW3
000180H + RP × 10H + 7
54
000180H + RP × 10H + 8
R0
000180H + RP × 10H + 9
R1
000180H + RP × 10H + 10
R2
000180H + RP × 10H + 11
R3
000180H + RP × 10H + 12
R4
000180H + RP × 10H + 13
R5
000180H + RP × 10H + 14
R6
000180H + RP × 10H + 15
R7
RW4
RL2
RW5
RW6
RL3
RW7
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第 2 章 CPU
2.8 プリフィックスコード
MB90350E Series
2.8
プリフィックスコード
命令の前にプリフィックスコードを置くことで , 命令動作の一部を変更することが
できます。プリフィックスコードには , バンクセレクトプリフィックス , コモンレジ
スタバンクプリフィックス , フラグ変化抑止プリフィックスの 3 種類があります。
■ バンクセレクトプリフィックス
データアクセスのときに使用されるメモリ空間はアドレッシングごとに定められてい
ます。バンクセレクトプリフィックスを命令の前に置くことで , 命令によるデータアク
セスのメモリ空間をアドレッシングモードとは無関係に任意に選択することができま
す。
表 2.8-1 に , バンクセレクトプリフィックスと選択されるメモリ空間を示します。
表 2.8-1 バンクセレクトプリフィックス
バンクセレクト
プリフィックス
選択される空間
PCB
PC 空間
DTB
データ空間
ADB
AD 空間
SPB
そのときのスタックフラグ (S) の内容により SSP 空間 , USP 空
間のどちらかが使用されます。
以下に示す命令に対してはプリフィックスコードの効果が異なります。
• ストリング操作命令
MOVS
MOVSW
SCEQ
SCWEQ
FILS
FILSW
プリフィックスの有無にかかわらず , オペランド指定されたバンクレジスタを使用
します。
• スタック操作命令
PUSHW
POPW
プリフィックスの有無にかかわらず , スタックフラグ (S) に応じて SSB または USB
を使用します。
• I/O アクセス命令
MOV A,io
MOV io,A
MOVX A,io
MOVW A,io
MOVW io,A
MOV io,#imm8
MOVW io,#imm16
MOVB A,io:bp
MOVB io:bp,A
SETB io:bp
CLRB io:bp
BBC io:bp,rel
BBS io:bp,rel
WBTC
WBTS
プリフィックスの有無にかかわらず , バンクの I/O 空間を使用します。
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55
第 2 章 CPU
2.8 プリフィックスコード
MB90350E Series
• フラグ変更命令
AND CCR,#imm8
OR CCR,#imm8
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
• その他の制御系命令 ( スタック操作 )
POPW PS
プリフィックスの有無にかかわらず , スタックフラグ (S) に応じて SSB または USB
を使用します。プリフィックスの効果が次の命令まで及びます。
• その他の制御系命令 ( 割込み制御 )
MOV ILM,#imm8
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
• 分岐命令
RETI
プリフィックスの有無にかかわらず , SSB を使用します。
■ コモンレジスタバンクプリフィックス (CMR)
複数のタスク間でのデータ交換を容易にするには , レジスタポインタ (RP) がどのような
値であっても同一のレジスタバンクを簡単にアクセスできる手段が必要です。コモンレ
ジスタバンクプリフィックス(CMR)をレジスタバンクにアクセスする命令の前に置くこ
とで , 現在の RP の値とは関係なくその命令のレジスタアクセスをすべて 000180H ∼
00018FH にあるコモンバンク (RP=0 のときに選択されるレジスタバンク ) に変更する
ことができます。
以下に示す命令に対してはプリフィックスコードの効果が異なります。
• ストリング操作命令
MOVS
MOVSW
SCEQ
SCWEQ
FILS
FILSW
プリフィックスコードを付加したストリング命令実行中に割込み要求が発生する
と , 割込み復帰後のストリング命令に対しては , プリフィックスが無効であるため
誤動作となります。上記のストリング命令に対しては CMR プリフィックスを付加
しないでください。
• その他の制御系命令 ( フラグ変更 )
AND CCR,#imm8
OR CCR,#imm8
POPW PS
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
• その他の制御系命令 ( 割込み制御 )
MOV ILM,#imm8
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
56
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第 2 章 CPU
2.8 プリフィックスコード
MB90350E Series
■ フラグ変化抑止プリフィックス (NCC)
フラグ変化を抑止するには , フラグ変化抑止プリフィックスコード (NCC) を使用しま
す。不要フラグ変化を抑止する命令の前に置くことで , 命令実行に伴うフラグ変化を抑
止可能です。
以下に示す命令に対してはプリフィックスコードの効果が異なります。
• ストリング操作命令
MOVS
MOVSW
SCEQ
SCWEQ
FILS
FILSW
プリフィックスコードを付加したストリング命令の実行中に割込み要求が発生す
ると , 割込み復帰後のストリング命令に対してはプリフィックスが無効であるため
に誤動作となります。上記のストリング命令には NCC プリフィックスを付加しな
いでください。
• フラグ変更命令
AND CCR,#imm8
OR CCR,#imm8
POPW PS
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
• 割込み命令
INT #vct8
INT9
INT addr16
INTP addr24
RETI
プリフィックスの有無にかかわらず , CCR は命令の仕様どおり変化します。
• その他の制御系命令 ( タスクの切換え )
JCTX @A
プリフィックスの有無にかかわらず , CCR は命令の仕様どおり変化します。
• その他の制御系命令 ( 割込み制御 )
MOV ILM,#imm8
命令動作は正常ですが , プリフィックスの効果が次の命令まで及びます。
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57
第 2 章 CPU
2.9 割込み抑止命令
2.9
MB90350E Series
割込み抑止命令
以下に示す 10 種類の命令については , 割込み要求が受け付けられません。
MOV ILM,#imm8
AND CCR,#imm8
PCB
ADB
SPB
CMR
OR CCR,#imm8
POPW PS
NCC
DTB
■ 割込み抑止命令
図 2.9-1 に示すように,この命令実行中に有効なハードウェア割込み要求が発生しても,
割込み処理が行われるのは , この命令以降にこの種類以外の命令が実行された後にな
ります。
図 2.9-1 割込み抑止命令
割込み抑止命令
••••••••
•••
(a)
(a) 普通の命令
割込み要求発生
割込み受付け
■ 割込み抑止命令とプリフィックス命令に関する制約
図 2.9-2 に示すように , 割込み抑止命令の前にプリフィックスコードを付加した場合 ,
プリフィックスコードの効果は , プリフィックスコード後の最初の〔割込み抑止命令以
外の命令〕まで及びます。
図 2.9-2 割込み抑止命令とプリフィックスコード
割込み抑止命令
MOV A, FFH
NCC
••••
MOV ILM,#imm8
ADD A,01H
CCR:XXX10XXB
CCR:XXX10XXB
NCC により CCR は変化しません。
■ プリフィックスコードが連続している場合
図 2.9-3 に示すように , 競合するプリフィックスコードが連続していた場合には後方の
ものが有効になります。
競合するプリフィックスコードとは PCB, ADB, DTB, SPB のことを意味します。
図 2.9-3 プリフィックスコードの連続
プリフィックスコード
•••••
ADB
DTB
PCB
ADD A,01H
•••••
プリフィックスコードは
PCB が有効になります。
58
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第3章
割込み
割込み , 拡張インテリジェント I/O サービス
(EI2OS) および例外について説明します。
3.1 割込みの概要
3.2 割込みベクタ
3.3 割込み制御レジスタ (ICR00 ∼ ICR15)
3.4 割込みフロー
3.5 ハードウェア割込み
3.6 ソフトウェア割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
3.8 拡張インテリジェント I/O サービス (EI2OS) の
動作フローと使用手順
3.9 例外
管理番号 : CM44-00106-2
固有箇所 : 63, 76
CM44-10140-5
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59
第 3 章 割込み
3.1 割込みの概要
3.1
MB90350E Series
割込みの概要
F2MC-16LX には , イベントなどの発生により現在実行中の処理を中断して , 別に定
義したプログラムへ制御を移す割込み機能があります。割込み機能は以下の 5 つが
あります。
• ハードウェア割込み
• ソフトウェア割込み
• 拡張インテリジェント I/O サービス (EI2OS)
• μDMAC
• 例外
■ ハードウェア割込み
ハードウェア割込みは周辺リソースからの割込み要求によって起動します。ハード
ウェア割込み要求は , 周辺リソース内の割込み要求フラグと割込み許可フラグがセッ
トされた場合に発生します。ハードウェア割込みを使用する周辺リソースには , 割込み
要求フラグと割込み許可フラグがあります。
● 割込みレベルの指定
ハードウェア割込みは割込みレベルを指定することができます。割込みレベルを指定
するには , 割込みコントローラのレベル設定ビット (IL0, IL1, IL2) を使用します。
● ハードウェア割込み要求マスク
ハードウェア割込み要求は , CPU 内のプロセッサステータス (PS) の割込み許可フラグ
(I) および割込みレベルマスク (ILM) を使用してマスクすることができます。マスクの
かかっていない割込み要求が発生すると , CPUはPS, PC, PCB, DTB, ADB, DPR, AH, AL
の各レジスタからなる 12 バイトのデータを SSB と SSP レジスタが示すメモリ領域に
退避します。
図 3.1-1 ハードウェア割込みの概要
F2MC-16LX バス
レジスタファイル
マイクロコード
IR
I
ILM
チェック
PS :プロセッサステータス
I
:割込み許可フラグ
ILM :割込みレベルマスク
IR :インストラクションレジスタ
比較器
2
F MC-16LX CPU
周辺
許可 FF
AND
要因 FF
60
PS
レ
ベ
ル
比
較
器
割
込
み
レ
ベ
ル
IL
割込み
コントローラ
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第 3 章 割込み
3.1 割込みの概要
MB90350E Series
■ ソフトウェア割込み
ソフトウェア割込みは , CPU がそれまで実行していたプログラムの実行から , ユーザの
定義した割込み処理用プログラムへ制御を移行する機能です。
ソフトウェア割込みは , INT 命令実行により要求されます。INT 命令により要求される
割込みには , 割込み要求フラグと割込み許可フラグはありません。INT 命令の実行によ
り常に割込み要求が発生します。
INT 命令には , 割込みレベルの割当てもありません。このため , INT 命令使用時には割
込みレベルマスク (ILM) の更新は行われません。代わりに , 割込み許可フラグ (I) をク
リアして , 継続する割込み要求を保留状態にします。
F2MC-16LX バス
図 3.1-2 ソフトウェア割込みの概要
レジスタ
ファイル
マイクロ
コード
I
PS
S
B ユニット
IR
F2MC-16LX CPU
キュー
フェッチ
:プロセッサステータス
:割込み許可フラグ
:スタックフラグ
:インストラクション
レジスタ
B ユニット :バスインタフェース
ユニット
PS
I
S
IR
退避
命令系バス
RAM
■ 拡張インテリジェント I/O サービス (EI2OS)
拡張インテリジェント I/O サービスは , 内部リソースとメモリの間でデータを自動的に
転送します。この種の処理には , 従来割込み処理プログラムが使用されていましたが ,
EI2OS はデータ転送を DMA ( ダイレクトメモリアクセス ) のように実行できます。
拡張インテリジェント I/O サービス機能を周辺リソースより使用するために , 割込みコ
ントローラの割込み制御レジスタ (ICR00 ∼ ICR15) 中に拡張インテリジェント I/O サー
ビス許可フラグ (ISE) があります。
拡張インテリジェント I/O サービスは , ISE フラグが "1" に設定されているときに , 割
込み要求が発生した場合に起動されます。
なお , ハードウェア割込み要求によって通常の割込みを発生させるには , ISE フラグを
"0" に設定します。
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61
第 3 章 割込み
3.1 割込みの概要
MB90350E Series
図 3.1-3 拡張インテリジェント I/O サービス (EI2OS) の概要
メモリ空間
IOA
I/O レジスタ
I/O レジスタ
割込み要求
CPU
③
ISD
周辺
①
ICS
③
②
割込み制御レジスタ
割込みコントローラ
BAP
④
バッファ
DCT
IOA:I/Oレジスタアドレスポインタ
BAP:バッファアドレスポインタ
① I/O が転送を要求します。
② 割込みコントローラがディスクリプタを選択します。
③ 転送元 / 先をディスクリプタから読み出します。
④ I/O とメモリ間で転送が行われます。
62
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第 3 章 割込み
3.1 割込みの概要
MB90350E Series
■ ダイレクト・メモリアクセス (DMA)
μDMACは周辺機能とメモリ間の自動データ転送を行うハードウェア割り込み機能の 1
つです。割込み処理プログラムで行っていたデータ転送をダイレクトメモリアクセス
(DMA) のように行うことができます。指定回数のデータ転送処理が終了すると , 自動
的に割込み処理プログラムを実行します。
本シリーズは μDMAC を搭載しています。μDMAC の機能と動作は「第 4 章 μDMAC」
を参照してください。
図 3.1-4 ダイレクト・メモリアクセス (DMA) の概要
メモリ空間
IOA
周辺機能
I/Oレジスタ
I/Oレジスタ
④ (a)
ディスクリプタ用
RAM
( I/O )
①
②
③
DMAコントローラ
②
④ (b)
BAP
バッファ
DMA
ディスクリプタ
割込み
コントローラ
CPU
DCT
IOA:I/Oレジスタアドレスポインタ
DER:DMA イネーブルレジスタ
BAP:バッファアドレスポインタ
DCT:データカウンタ
① 周辺リソース (I/O) が DMA 転送を要求します。
② DMA イネーブルレジスタ (DER) の対応するビットが "1" の場合に , DMAC コント
ローラは転送データ ( 転送元アドレス・転送先アドレス・転送チャネル ) をディス
クリプタから読み出します。
③ I/O とメモリ空間で DMA データ転送を開始します。
④ 1 つのアイテム ( バイトデータまたはワードデータのいずれかの ) 転送後に
(a) 転送終了でないとき (DCT=0 でない ) :周辺リソースへ DMA 転送要求をクリア
することを要求します。
(b) 転送終了時 (DCT=0 のとき )
:DMA 転送終了後 , DMA ステータスレジ
スタに転送終了のフラグをセットし , 割
込み要求を割込みコントローラへ出力
します。
内部レジスタ (DSRH, DSRL, DSSR, DERH, DERL) に書き込むときには , リードモディ
ファイライト (RMW) 系命令を使用してください。
■ 例外処理
例外処理は , 基本的には割込みと同じものであり , 命令の境目で例外事項が発生したこ
とを検出した段階で , 通常処理を中断して例外処理を行います。一般的に , 例外処理は
予想外の動作を行った結果で発生するもので , デバッグ時や緊急時の復旧ソフトウェ
アの起動などにのみ使用してください。
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63
第 3 章 割込み
3.2 割込みベクタ
MB90350E Series
割込みベクタ
3.2
割込みベクタは , ハードウェア割込みとソフトウェア割込みで同じ領域を使用しま
す。例えば , 割込み要求番号 (INT42) が遅延ハードウェア割込みとソフトウェア割込
み (INT#42) に使用されます。したがって , 遅延割込みと INT#42 が同じ割込み処理
ルーチンを呼び出します。割込みベクタは , 表 3.2-1 に示すようにアドレス
FFFC00H と FFFFFFH の間に配置されます。
■ 割込みベクタ
表 3.2-1 割込みベクタ (1 / 2)
割込み
要求
INT 0
*
INT 1
.
.
.
*
INT 7 *
割込み制御
レジスタ
番号
アドレス
ベクタ
アドレス
下位
─
─
─
FFFFFCH
FFFFFDH
FFFFFEH
未使用
─
─
─
FFFFF8H
FFFFF9H
FFFFFAH
.
.
.
.
.
.
未使用
.
.
.
割込み要因
ベクタ
アドレス
中位
ベクタ
アドレス
上位
モード
レジスタ
─
─
─
.
.
.
─
─
─
FFFFE0H
FFFFE1H
FFFFE2H
未使用
FFFFDDH
FFFFDEH
FFFFDFH
INT 8
リセット
─
─
FFFFDCH
INT 9
INT9 命令
─
─
FFFFD8H
FFFFD9H
FFFFDAH
未使用
─
FFFFD4H
FFFFD5H
FFFFD6H
未使用
FFFFD0H
FFFFD1H
FFFFD2H
未使用
FFFFCCH
FFFFCDH
FFFFCEH
未使用
FFFFC8H
FFFFC9H
FFFFCAH
未使用
FFFFC4H
FFFFC5H
FFFFC6H
未使用
FFFFC0H
FFFFC1H
FFFFC2H
未使用
FFFFBCH
FFFFBDH
FFFFBEH
未使用
FFFFB8H
FFFFB9H
FFFFBAH
未使用
FFFFB4H
FFFFB5H
FFFFB6H
未使用
FFFFB0H
FFFFB1H
FFFFB2H
未使用
FFFFACH
FFFFADH
FFFFAEH
未使用
FFFFA8H
FFFFA9H
FFFFAAH
未使用
FFFFA4H
FFFFA5H
FFFFA6H
未使用
FFFFA0H
FFFFA1H
FFFFA2H
未使用
FFFF9CH
FFFF9DH
FFFF9EH
未使用
FFFF98H
FFFF99H
FFFF9AH
未使用
FFFF94H
FFFF95H
FFFF96H
未使用
FFFF90H
FFFF91H
FFFF92H
未使用
FFFF8CH
FFFF8DH
FFFF8EH
未使用
INT 10
INT 11
INT 12
INT 13
INT 14
INT 15
INT 16
例外処理
ハードウェア割込み
ICR00
ハードウェア割込み
ハードウェア割込み
ICR01
ハードウェア割込み
ハードウェア割込み
ICR02
ハードウェア割込み
INT 17
ハードウェア割込み
INT 18
ハードウェア割込み
INT 19
ハードウェア割込み
INT 20
ハードウェア割込み
INT 21
ハードウェア割込み
INT 22
ハードウェア割込み
INT 23
ハードウェア割込み
INT 24
ハードウェア割込み
INT 25
ハードウェア割込み
INT 26
ハードウェア割込み
INT 27
ハードウェア割込み
INT 28
ハードウェア割込み
64
─
ICR03
ICR04
ICR05
ICR06
ICR07
ICR08
0000B0H
0000B1H
0000B2H
0000B3H
0000B4H
0000B5H
0000B6H
0000B7H
0000B8H
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第 3 章 割込み
3.2 割込みベクタ
MB90350E Series
表 3.2-1 割込みベクタ (2 / 2)
割込み
要求
INT 29
INT 30
INT 31
INT 32
INT 33
INT 34
INT 35
INT 36
INT 37
INT 38
INT 39
割込み要因
ハードウェア割込み
割込み制御
レジスタ
番号
アドレス
ICR09
0000B9H
ハードウェア割込み
ハードウェア割込み
ICR10
ハードウェア割込み
ハードウェア割込み
ICR11
ハードウェア割込み
ハードウェア割込み
ICR12
ハードウェア割込み
ハードウェア割込み
ICR13
ハードウェア割込み
ハードウェア割込み
ICR14
0000BAH
0000BBH
0000BCH
0000BDH
0000BEH
ベクタ
アドレス
下位
ベクタ
アドレス
中位
ベクタ
アドレス
上位
モード
レジスタ
FFFF88H
FFFF89H
FFFF8AH
未使用
FFFF84H
FFFF85H
FFFF86H
未使用
FFFF80H
FFFF81H
FFFF82H
未使用
FFFF7CH
FFFF7DH
FFFF7EH
未使用
FFFF78H
FFFF79H
FFFF7AH
未使用
FFFF74H
FFFF75H
FFFF76H
未使用
FFFF70H
FFFF71H
FFFF72H
未使用
FFFF6CH
FFFF6DH
FFFF6EH
未使用
FFFF68H
FFFF69H
FFFF6AH
未使用
FFFF64H
FFFF65H
FFFF66H
未使用
FFFF60H
FFFF61H
FFFF62H
未使用
FFFF5CH
FFFF5DH
FFFF5EH
未使用
FFFF58H
FFFF59H
FFFF5AH
未使用
FFFF54H
FFFF55H
FFFF56H
未使用
INT 40
ハードウェア割込み
INT 41
ハードウェア割込み
INT 42
ハードウェア割込み
INT 43
─
─
─
FFFF50H
FFFF51H
FFFF52H
─
─
─
.
.
.
.
.
.
.
.
.
未使用
.
.
.
INT 254
─
─
─
FFFC04H
FFFC05H
FFFC06H
未使用
INT 255
─
─
─
FFFC00H
FFFC01H
FFFC02H
未使用
.
.
.
ICR15
0000BFH
*: プログラムカウンタバンクレジスタ (PCB) が FFH である場合 , CALLV 命令のベクタ領域は "INT
#vct8" 命令の #vct8 が #0 ∼ #7 のときのベクタ領域と重なります。CALLV 命令を使うときには注意
してください。
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65
第 3 章 割込み
3.3 割込み制御レジスタ (ICR00 ∼ ICR15)
MB90350E Series
割込み制御レジスタ (ICR00 ∼ ICR15)
3.3
割込み制御レジスタは割込みコントローラ内にあり , 割込み機能を持つすべての I/O
に対応して存在します。このレジスタには以下に示す 3 つの機能があります。
• 対応する周辺の割込みレベルを設定
• 対応する周辺の割込みを通常割込みにするか , 拡張インテリジェント I/O サービス
にするかの選択
• 拡張インテリジェント I/O サービスのチャネルの選択
割込み制御レジスタ (ICR00 ∼ ICR15) に対するリードモディファイライト (RMW)
系命令でのアクセスは誤動作を引き起こしますので行わないでください。
■ 割込み制御レジスタ (ICR00 ∼ ICR15)
図 3.3-1 に , 割込み制御レジスタ (ICR00 ∼ ICR15) のビット構成図を示します。
図 3.3-1 割込み制御レジスタ (ICR00 ∼ ICR15) のビット構成
7
6
5
ICS3
ICS2
ICS1
or
S1
W
W
R,W*
4
ICS0
or
S0
R,W*
3
2
1
0
ISE
IL2
IL1
IL0
R/W
R/W
R/W
R/W
割込み制御レジスタ
リセット時
00000111B
R/W :リード / ライト可能
W :ライトオンリ
*: ICS1 と ICS0 は書込み (W) のみ , S1 と S0 は読出し (R) のみ , 有効です。
< 補足 >
拡張インテリジェント I/O サービスチャネルセレクトビット (ICR00 ∼ ICR15: ICS3 ∼
ICS0) は書込み時のみ , 拡張インテリジェント I/O サービスステータスビット (ICR00 ∼
ICR15: S1, S0) は読出し時のみ , それぞれ有効となります。読出し時には , bit6, bit7
(ICS2, ICS3) からは "1" が読み出されます。
< 注意事項 >
ICS3 ∼ ICS0 は EI2OS を起動する場合にのみ有効となります。EI2OS を起動する場合は
ISE を "1" に設定し , 起動しない場合は "0" に設定してください。EI2OS を起動しない場
合には ICS3 ∼ ICS0 に何を設定してもかまいません。
66
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第 3 章 割込み
3.3 割込み制御レジスタ (ICR00 ∼ ICR15)
MB90350E Series
[bit7∼bit4] ICS3∼ICS0 :拡張インテリジェントI/Oサービスチャネルセレクトビット
EI2OS チャネル選択ビットです。書込み専用のビットで , このビットにより EI2OS の
チャネルを指定します。ここで設定された値によりメモリ上の拡張インテリジェント
I/O サービスディスクリプタのアドレスが決定します。ICS3 ∼ ICS0 はリセットにより
0000B に初期化されます。
表 3.3-1 に , ICS3 ∼ ICS0 ビット , チャネル番号 , ディスクリプタアドレスを示します。
表 3.3-1 ICS3 ∼ ICS0 ビット , チャネル番号 , ディスクリプタアドレス
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ICS3
ICS2
ICS1
ICS0
0
0
0
0
0
000100H
0
0
0
1
1
000108H
0
0
1
0
2
000110H
0
0
1
1
3
000118H
0
1
0
0
4
000120H
0
1
0
1
5
000128H
0
1
1
0
6
000130H
0
1
1
1
7
000138H
1
0
0
0
8
000140H
1
0
0
1
9
000148H
1
0
1
0
10
000150H
1
0
1
1
11
000158H
1
1
0
0
12
000160H
1
1
0
1
13
000168H
1
1
1
0
14
000170H
1
1
1
1
15
000178H
セレクトされるチャネル ディスクリプタアドレス
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67
第 3 章 割込み
3.3 割込み制御レジスタ (ICR00 ∼ ICR15)
MB90350E Series
[bit5, bit4] S1, S0 : 拡張インテリジェント I/O サービスステータスビット
EI2OS 終了ステータスビットです。読出し専用のビットで , EI2OS 終了時にこのビット
の値を調べることにより , 終了条件が何であったかを判別することができます。
リセットにより 00B に初期化されます。
表 3.3-2 に , S1, S0 ビットと終了条件を示します。
表 3.3-2 S1, S0 ビットと終了条件
S1
S0
0
0
EI2OS 動作中または非起動時
0
1
カウント終了による停止状態
1
0
リザーブ
1
1
内蔵リソースからの要求による停止状態
終了条件
[bit3] ISE : 拡張インテリジェント I/O サービスイネーブルビット
EI2OS 許可ビットです。割込み要求の発生時にこのビットが "1" のときには EI2OS が
起動され , "0" のときには割込みシーケンスが起動されます。また , EI2OS が終了 ( カ
ウント終了による場合と内蔵リソースからの要求による場合 ) したときに ISE ビット
は "0" になります。対応する内蔵リソースに EI2OS の機能がないときには , ソフトウェ
アで ISE ビットを "0" にしてください。読み書き可能なビットです。
リセットにより "0" に初期化されます。
[bit2 ∼ bit0] IL2 ∼ IL0 : 割込みレベル設定ビット
割込みレベル設定ビットです。対応する内蔵リソースの割込みレベルを指定します。読
み書きができます。リセットによりレベル 7 ( 割込みなし ) に初期化されます。
表 3.3-3 に , 割込みレベル設定ビットと割込みレベルを示します。
表 3.3-3 割込みレベル設定ビットと割込みレベル
68
IL2
IL1
IL0
0
0
0
0 ( 最強割込み )
0
0
1
1
0
1
0
2
0
1
1
3
1
0
0
4
1
0
1
5
1
1
0
6 ( 最弱割込み )
1
1
1
7 ( 割込みなし )
割込みレベル値
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第 3 章 割込み
3.4 割込みフロー
MB90350E Series
割込みフロー
3.4
図 3.4-1 に , 割込みフローを示します。
■ 割込みフロー
図 3.4-1 割込みフロー
I : CCR 中の割込み許可フラグ
ILM: 割込みレベルマスク
IF : 周辺リソースの割込み要求
IE : 周辺リソースの割込み
イネーブルフラグ
ENx: DMA イネーブルレジスタ
の DMA 起動要求フラグ
ISE : EI2OS のイネーブル
フラグ
IL : 周辺リソースの割込み要求
レベル
S : CCR 中のスタックフラグ
START
NO *
ENx = 1
YES
DMA 処理
指定回数終了か ?
または周辺機能からの終
了要求があるか ?
YES
I & IF & IE = 1
AND
ILM > IL
NO
YES
YES
ISE = 1
NO
次の命令の取込みとデコード
INT 命令
YES
NO
PS, PC, PCB, DTB, DPR,
AH, AL を SSP のスタック
へ退避
拡張インテリジェント I/O
サービス処理
NO
通常命令実行
NO
PS, PC, PCB, DTB, ADB,
DPR, AH, AL を SSP の
スタックへ退避 , その後 ,
I ← 0, ILM ← IL
ストリング系
命令繰返し完了
YES
PC の更新
S←1
割込みベクタ取り込み
* : μDMAC を搭載していない品種では , 常に NO が選択されます。
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69
第 3 章 割込み
3.4 割込みフロー
MB90350E Series
図 3.4-2 割込み処理中のレジスタ退避
ワード (16ビット)
"H"
MSB
LSB
SSP(割込み発生前のSSPの値)
AH
AL
DPR
ADB
DTB
PCB
PC
PS
"L"
70
SSP(割込み発生後のSSPの値)
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第 3 章 割込み
3.5 ハードウェア割込み
MB90350E Series
3.5
ハードウェア割込み
ハードウェア割込みは , 周辺リソースからの割込み要求信号に対応して , CPU がそ
れまで実行していたプログラムの実行を一時中断し , ユーザの定義した割込み処理
用プログラムへ制御を移行する機能です。
■ ハードウェア割込み
ハードウェア割込みは, 割込み要求の割込みレベルと割込みレベルマスク(ILM)との比
較 , および割込み許可フラグ (I) の内容をハードウェアで参照した後 , 発生条件に一致
すると発生します。
ハードウェア割込みが発生するときに CPU が行う処理には , 以下のものがあります。
• CPU 内部の PC, PS, AH, AL, PCB, DTB, ADB, DPR レジスタのシステムスタックへの
退避
• PS レジスタ内の ILM の設定。自動的に現在要求している割込みレベルと同じになる
• 対応する割込みベクタの内容の取込みとそこへの分岐
■ ハードウェア割込みの構造
ハードウェア割込みに関連する機構は , 以下の 3 つの部分に分かれて存在します。
● 周辺リソース
割込み許可ビット , 割込み要求ビット : リソースからの割込み要求の制御
● 割込みコントローラ
ICR00 ∼ ICR15: 割込みのレベル付け , 同時要求割込みの優先度判定
● CPU
I, ILM: 要求割込みレベルと現レベルの比較 , 割込み許可状態の識別
マイクロコード : 割込み処理用ステップ
各機構は , 周辺リソースではリソースの制御レジスタに , 割込みコントローラでは
ICR00 ∼ ICR15 に , CPU では CCR の内容などに現れます。ハードウェア割込みを使用
する場合には , あらかじめソフトウェアでこの 3 箇所を設定してください。
割込み処理のときに参照する割込みベクタのテーブルはメモリ領域の FFFC00H ∼
FFFFFFH に割り当ててあり , ソフトウェア割込みと共通で使用しています。
CM44-10140-5
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71
第 3 章 割込み
3.5 ハードウェア割込み
3.5.1
MB90350E Series
ハードウェア割込みの動作
ハードウェア割込み要求の機能を持つ内蔵リソースには , 割込み要求の有無を示す
割込み要求フラグと , CPU への自分の割込み要求のするしないを選択する割込み許
可フラグがあります。割込み要求フラグは内蔵リソース固有のイベントの発生によ
りセットされ , 割込み許可フラグが許可の場合に , リソースは割込みコントローラへ
割込み要求を発生します。
■ ハードウェア割込みの動作
割込みコントローラは , 同時に受け取った各割込み要求に対する ICR00 ∼ ICR15 内の
割込みレベル (IL) どうしを比較し , 最も高いレベルの要求 (IL の値の最も小さいもの )
を採択して CPU へ通知します。同一レベルの要求が複数あった場合には , 割込み番号
が小さいものを優先します。各割込み要求と各 ICR00 ∼ ICR15 の関係はハードウェア
で決まっています。
CPU は受け取った割込みレベル (IL) と割込みレベルマスク (ILM) とを比較し , 割込み
レベル (IL)<(ILM) であり , 割込み許可フラグ (I) が "1" の場合には , 現在実行中の命令
が終了した後に割込み処理用マイクロコードを起動します。割込み処理マイクロコー
ドの先頭で割込みコントローラの ICR00 ∼ ICR15 中の ISE ビットが割込みシーケンス
起動であることを確認して割込み処理の本体を起動します。
割込み処理の本体では SSB と SSP の示すメモリへ PS, PC, PCB, DTB, ADB, DPR, AH,
AL の 12 バイトを退避した後 , 割込みベクタを 3 バイト読み出して PC と PCB へロー
ドし , PS 中の ILM を受け付けた割込み要求のレベル値に更新し , S フラグを "1" に設
定して分岐処理を行います。その結果 , 次に実行する命令はユーザの定義した割込み処
理プログラムになります。
72
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第 3 章 割込み
3.5 ハードウェア割込み
MB90350E Series
ハードウェア割込みの発生と解除
3.5.2
図 3.5-1 に , ハードウェア割込みの発生から割込み処理プログラムに割込み要求がな
くなるまでのフローを示します。
■ ハードウェア割込みの発生と解除
図 3.5-1 ハードウェア割込みの発生と解除まで
PS
レジスタファイル
F2MC-16LX バス
マイクロコード
IR
I
チェック
⑤
F2MC-16LX CPU
PS :プロセッサステータス
I
:割込み許可フラグ
ILM :割込みレベルマスク
IR :インストラクションレジスタ
ILM
比較器
①
③
周辺
許可 FF
AND
⑦
要因 FF
①
②
レ
ベ
ル
比
較
器
割
込
み
レ
ベ
ル
IL
割込み
コントローラ
① 周辺の内部で割込み要因が発生します。
② 周辺内の割込み許可ビットを参照して割込み許可になっていると , 周辺から割込み
コントローラへ割込み要求を発生します。
③ 割込み要求を受け取った割込みコントローラは , 同時に要求のあった割込みの優先
順位を判定した上で該当する割込みに対応する割込みレベルを CPU へ転送します。
④ CPU は割込みコントローラから要求のあった割込みレベル (IL) をプロセッサステー
タス (PS) 内の割込みレベルマスク (ILM) と比較します。
⑤ 比較の結果が現在の割込み処理レベルより優先順位が高い場合にのみ, プロセッサス
テータス (PS) 内の割込み許可フラグ (I) の内容をチェックします。
⑥ ⑤のチェックの結果 , I フラグが割込み許可状態である場合にのみ , ILM の内容を要
求されたレベルに設定し , 現在実行中の命令の実行が終了し次第 , 割込み処理を
行って制御を割込み処理ルーチンへ移します。
⑦ ユーザの割込み処理ルーチン内のソフトウェアにより①で発生した割込み要因を
クリアすることで割込み要求が終了します。
⑥および⑦で , CPU が行う割込み処理の実行時間の計算式を以下に示します。
なお , サイクル数の補正値は , 表 3.5-1 を参照してください。
割込み起動:24+6 ×サイクル数の補正値
割込み復帰:15+6 ×サイクル数の補正値 (RETI 命令 )
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73
第 3 章 割込み
3.5 ハードウェア割込み
MB90350E Series
表 3.5-1 割込み処理時のサイクル数の補正値
スタックポインタが指しているアドレス
74
補正値 [ サイクル ]
外部 8 ビットの場合
+4
外部 偶数アドレスの場合
+1
外部 奇数アドレスの場合
+4
内部 偶数アドレスの場合
0
内部 奇数アドレスの場合
+2
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第 3 章 割込み
3.5 ハードウェア割込み
MB90350E Series
多重割込み
3.5.3
特殊な場合として , データの入出力領域への書込み中はハードウェア割込み要求を
受け付けません。これは , 各リソースの割込み制御レジスタ関係の書換えを行ってい
る最中の割込み要求に対して , CPU が割込み関係で誤動作を起こすことを避けるた
めです。また , 割込み処理の実行中に割込みが発生した場合は , 割込みレベルの強い
方の処理が優先されます。
■ 多重割込み
F2MC-16LX CPU は多重割込みをサポートしています。そのため , 割込み処理の実行中
にその割込みの割込みレベルより強いレベルの割込みが発生すると , 現在実行中の命
令を終了した後でそちらに制御が移ります。強いレベルでの割込みが終了すると , 元の
割込み処理に戻ります。割込み処理実行中に , その割込みと同等かより弱いレベルの割
込み処理が発生した場合は , 割込みレベルマスク (ILM) や割込み許可フラグ (I) の内容
を , 命令によって変更しない限り , 現在の割込み処理の終了まで新しい割込み要求は保
留されます。
なお , 拡張インテリジェント I/O サービスは多重に起動されることはなく , 1 つの拡張
インテリジェント I/O サービスの処理中は , ほかの割込み要求および拡張インテリジェ
ント I/O サービス要求はすべて保留されます。
図 3.5-2 に , スタック内に退避されるレジスタの順番を示します。
図 3.5-2 スタック内に退避されたレジスタ
ワード(16ビット)
MSB
LSB
"H"
SSP(割込み発生前のSSPの値)
AH
AL
DPR
ADB
DTB
PCB
PC
PS
SSP(割込み発生後のSSPの値)
"L"
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75
第 3 章 割込み
3.6 ソフトウェア割込み
3.6
MB90350E Series
ソフトウェア割込み
ソフトウェア割込みは , 専用の命令の実行に対応して , CPU がそれまで実行してい
たプログラムの実行から , ユーザの定義した割込み処理用プログラムへ制御を移行
する機能です。ソフトウェア割込みの起動は , ソフトウェア割込み命令の実行で常
に発生します。
■ ソフトウェア割込み
ソフトウェア割込みが発生するときに CPU が行う処理には以下のものがあります。
• CPU 内部の PC, PS, AH, AL, PCB, DTB, ADB, DPR レジスタのシステムスタックへの
退避
• プロセッサステータス (PS) の割込み許可フラグ (I) に "1" を設定。自動的に割込み
禁止になる
• 対応する割込みベクタの内容の取込み , 割込みベクタの示すアドレスに分岐
ソフトウェア割込みである INT 命令の実行による割込み要求には割込み要求フラグお
よび許可フラグはなく , INT 命令の実行により常に割込み要求が発生します。
INT 命令には割込みレベルはありません。したがって , INT 命令では割込みレベルマス
ク (ILM) の更新は行われず , 割込み許可フラグ (I) に "0" を設定して継続する割込み要
求を保留状態にします。
ソフトウェア割込みに関連する機構は , すべて CPU の内部に存在します。
■ 割込みベクタ一覧表
本シリーズの割込みベクタの一覧表は , 付録を参照してください。
割込みベクタ一覧表に示すように , ソフトウェア割込みはハードウェア割込みと同じ
割込みベクタ領域を共有しています。例えば , 割込み要求番号の INT12 は , ソフトウェ
ア割込みのINT#12で使用されると同時にハードウェア割込みの外部割込みでも使用さ
れます。
したがって , 外部割込みと INT#12 は同じ割込み処理ルーチンを呼び出します。
76
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第 3 章 割込み
3.6 ソフトウェア割込み
MB90350E Series
■ ソフトウェア割込みの動作
CPU がソフトウェア割込み命令を取り込んで実行すると , ソフトウェア割込み処理用
マイクロコードを起動します。ソフトウェア割込み処理では SSB と SSP の示すメモリ
へ PS, PC, PCB, DTB, ADB, DPR, AH, AL の 12 バイトを退避した後 , 割込みベクタを 3
バイト読み出して PC と PCB へ格納し , I フラグを "0", S フラグを "1" に設定して分岐
処理を行います。その結果 , 次に実行する命令はユーザの定義した割込み処理プログラ
ムになります。
図 3.6-1 に , ソフトウェア割込みの発生から割込み処理プログラムに割込み要求がなく
なるまでのフローを示します。
F2MC-16LX バス
図 3.6-1 ソフトウェア割込みの発生と解除まで
レジスタ
ファイル
② マイクロ
コード
F2MC-16LX CPU
①
PS
I
S
B ユニット
IR
キュー
フェッチ
:プロセッサステータス
:割込み許可フラグ
:スタックフラグ
:インストラクション
レジスタ
B ユニット :バスインタフェース
ユニット
PS
I
S
IR
退避
命令系バス
RAM
① ソフトウェア割込み命令を実行します。
② ソフトウェア割込み命令に対応したマイクロコードに従ってレジスタファイル中
の CPU 内専用レジスタの退避を行います。
③ ユーザの割込み処理ルーチン内の RETI 命令で割込み処理が終了します。
■ その他
プログラムカウンタバンクレジスタ (PCB) が FFH のときに , CALLV 命令のベクタ領域
は "INT #vec8" 命令のテーブルと重なります。ソフトウェアを作成するときに同一ア
ドレスを使用するような CALLV 命令と "INT #vet8" 命令を使用しないでください。
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77
第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
MB90350E Series
拡張インテリジェント I/O サービス (EI2OS)
3.7
拡張インテリジェント I/O サービス (EI2OS) とはハードウェア割込み動作の一種で ,
I/O とメモリとの間での自動データ転送機能があります。従来 , 割込み処理プログラ
ムで行っていた I/O とのデータのやりとりを DMA のように行えます。
■ 拡張インテリジェント I/O サービス (EI2OS)
従来の割込み処理で行っていた方式と比べると以下に示すような利点があります。
• 転送のためのプログラムを記述する必要がないため , プログラムサイズを小さくす
ることができる
• 転送のときに内部レジスタを使用しないので , レジスタの退避が不要になり転送速
度が速い
• I/O が都合により転送を停止することができ , 不要データの転送がない
• バッファアドレスのインクリメント , 更新なしの選択ができる
• I/O レジスタアドレスのインクリメント , 更新なしの選択ができる ( バッファアドレ
ス更新ありの場合 )
また , EI2OS が終了したときには , 終了条件を設定した後に自動的に割込み処理ルーチ
ンへ分岐しますので , ユーザは終了条件の種類を判別することができます。
EI2OS を実現するために , 2 箇所の部分にハードウェアが分散して存在し , それぞれの
ブロックの中に以下に示すようなレジスタやディスクリプタがあります。
● 割込み制御レジスタ
割込みコントローラ内にあり,拡張インテリジェントI/Oサービスディスクリプタ(ISD)
のアドレスを示します。
● 拡張インテリジェント I/O サービスディスクリプタ
RAM 上にあり転送モード , I/O のアドレスや転送数 , バッファアドレスを保持します。
< 注意事項 >
REALOS を使用する場合には拡張インテリジェント I/O サービス (EI2OS) を使用できませ
ん。
78
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第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
MB90350E Series
図 3.7-1 に , 拡張インテリジェント I/O サービスの概要を示します。
図 3.7-1 拡張インテリジェント I/O サービスの概要
メモリ空間
by IOA
I/Oレジスタ
CPU
···············
I/Oレジスタ
割込み要求
③
ISD
③
by ICS
②
周辺
①
割込み制御レジスタ
割込みコントローラ
by BAP
④
バッファ
by
DCT
BAP : バッファアドレスポインタ
IOA : I/Oレジスタアドレスポインタ
ICS : 拡張インテリジェントI/Oサービス
チャネルセレクトビット
DCT : データカウンタ
① I/O が転送を要求します。
② 割込みコントローラがディスクリプタを選択します。
③ 転送元 / 転送先をディスクリプタから読み出します。
④ I/O とメモリ間で転送が行われます。
< 注意事項 >
• IOA で指定できる領域は , 000000H ∼ 00FFFFH です。
• BAP で指定できる領域は , 000000H ∼ FFFFFFH です。
• DCT で指定できる最大転送数は , 65536 個です。
■ 拡張インテリジェント I/O サービス (EI2OS) の構造
EI2OS に関連する機構は , 以下の 4 つの部分に分かれて存在します。
• 周辺リソース…………割込み許可ビット , 割込み要求ビット :
リソースからの割込み要求の制御
• 割込みコントローラ…………ICR00 ∼ ICR15: 割込みのレベル付け , 同時要求割込み
の優先度判定 , EI2OS 動作の選択
• CPU…………I, ILM: 要求割込みレベルと現レベルの比較 , 割込み許可状態の識別
• RAM…………ディスクリプタ : EI2OS の転送情報を記述する
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79
第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
MB90350E Series
拡張インテリジェント I/O サービスディスクリプタ
(ISD)
3.7.1
拡張インテリジェント I/O サービスディスクリプタは , 内部 RAM 中の 000100H ∼
00017FH に存在し , 以下に示すものから構成されます。
•
•
•
•
データカウンタ
I/O レジスタアドレスポインタ
ステータスデータ
バッファアドレスポインタ
■ 拡張インテリジェント I/O サービスディスクリプタ (ISD)
図 3.7-2 に , 拡張インテリジェント I/O サービスディスクリプタの構成を示します。
図 3.7-2 拡張インテリジェント I/O サービスディスクリプタの構成
"H"
データカウンタ上位8ビット (DCTH)
データカウンタ下位8ビット (DCTL)
I/Oレジスタアドレスポインタ上位8ビット (IOAH)
I/Oレジスタアドレスポインタ下位8ビット (IOAL)
EI2OSステータス (ISCS)
バッファアドレスポインタ上位8ビット (BAPH)
バッファアドレスポインタ中位8ビット (BAPM)
000100H + 8 × ICS
ISD先頭アドレス
バッファアドレスポインタ下位8ビット (BAPL)
"L"
■ データカウンタ (DCT)
データカウンタ (DCT) は , 16 ビット長のレジスタで , 転送データ数に対応したカウン
タとなります。データ転送後 , カウンタは 1 個デクリメントされます。このカウンタが
0000H になると EI2OS は終了します。
図 3.7-3 に , データカウンタの構成を示します。
図 3.7-3 データカウンタの構成
bit 15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
DCT
B15 B14 B13 B12 B11 B10 B09 B08 B07 B06 B05 B04 B03 B02 B01 B00 (リセット時不定)
80
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第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
MB90350E Series
■ I/O レジスタアドレスポインタ (IOA)
I/O レジスタアドレスポインタ (IOA) は 16 ビット長のレジスタで , I/O レジスタアドレ
スポインタの 16 ビットによりバッファとデータ転送する I/O レジスタの下位アドレス
(A15 ∼ A00) を示します。上位アドレス (A23 ∼ A16) はすべて "0" であり , 000000H か
ら 00FFFFH 番地までの任意の I/O を指定できます。図 3.7-4 に I/O レジスタアドレスポ
インタの構成を示します。
図 3.7-4 I/O レジスタアドレスポインタの構成
bit 15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
IOA
A15 A14 A13 A12 A11 A10 A09 A08 A07 A06 A05 A04 A03 A02 A01 A00 (リセット時不定)
■ バッファアドレスポインタ (BAP)
24 ビットのレジスタで次に EI2OS による転送で使用するアドレスを保持します。BAP
は EI2OS の各チャネルに対してそれぞれ独立に存在しますので , EI2OS の各チャネルは
16 M バイトの任意の空間と転送することができます。ISCS の BF ビットが "0" にセッ
トされている場合 ( 更新可能 ) には BAP の下位 16 ビットのみが変化し , BAPH は変化
しません。
■
EI2OS
ステータスレジスタ (ISCS)
EI2OS ステータスレジスタ (ISCS) は , 8 ビット長のレジスタで , バッファアドレスポイ
ンタ , I/O レジスタアドレスポインタの更新 / 固定 , 転送データ長 ( バイト / ワード ) , 転
送方向を示します。
図 3.7-5 に , ISCS の構成を示します。
ISCS の bit7 ∼ bit5 には必ず "0" を書き込んでください。
図 3.7-5 ISCS の構成
bit
7
6
予約
予約
5
4
3
2
1
0
予約
IF
BW
BF
DIR
SE
ISCS
(リセット時不定)
以下に各ビットの説明を示します。
[bit4] IF: IOA 更新 / 固定選択ビット
I/O レジスタアドレスポインタの更新 / 固定を指定します。
0: データ転送後に I/O レジスタアドレスポインタを更新 ( インクリメント ) します。
1: データ転送後に I/O レジスタアドレスポインタを固定します。
< 注意事項 >
更新 ( インクリメント ) のみが許可されます。
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81
第 3 章 割込み
3.7 拡張インテリジェント I/O サービス (EI2OS)
MB90350E Series
[bit3] BW: 転送データ長指定ビット
転送データ長を指定します。
0: バイト
1: ワード
[bit2] BF: BAP 更新 / 固定選択ビット
バッファアドレスポインタの更新 / 固定を指定します。
0: データ転送後にバッファアドレスポインタを更新 ( インクリメント ) します。
1: データ転送後にバッファアドレスポインタを固定します。
< 注意事項 >
更新 ( インクリメント ) する場合 , バッファアドレスポインタの下位 16 ビットのみが変化
します。
[bit1] DIR: データ転送方向指定ビット
データの転送方向を指定します。
0: I/O レジスタアドレスポインタ→バッファアドレスポインタ
1: バッファアドレスポインタ→ I/O レジスタアドレスポインタ
[bit0] SE: EI2OS 終了制御ビット
内蔵リソースからの要求での拡張インテリジェント I/O サービスの終了を制御します。
0: 内蔵リソースからの要求により終了しません。
1: 内蔵リソースからの要求により終了します。
82
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第 3 章 割込み
3.8 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
と使用手順
MB90350E Series
3.8
拡張インテリジェント I/O サービス (EI2OS) の動作
フローと使用手順
図 3.8-1 に拡張インテリジェント I/O サービス (EI2OS) の動作フローを , 図 3.8-2 に
使用手順フローを示します。
■ 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
図 3.8-1 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
BAP
IOA
ISD
ISCS
DCT
ISE
S1, S0
内部リソースより
割込み要求発生
:
:
:
:
:
:
:
バッファアドレスポインタ
I/Oレジスタアドレスポインタ
EI2OSディスクリプタ
EI2OSステータス
データカウンタ
EI2OSイネーブルビット
EI2OS終了ステータス
NO
ISE = 1
割込みシーケンス
YES
ISD/ISCS読出し
YES
リソースからの終了要求
NO
SE = 1
YES
DIR = 1
NO
IOAで示されるレジスタ
↓ (データ転送)
BAPで示されるメモリ
BAPで転送されるメモリ
↓ (データ転送)
IOAで示されるレジスタ
YES
IF = 0
NO
更新値は,
BWによる
IOA更新
更新値は,
BWによる
BAP更新
YES
BF = 0
NO
DCTデクリメント
DCT = 00B
NO
YES
S1, S0に01Bをセット
S1, S0に11Bをセット
S1, S0に00Bをセット
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リソース割込み要求
のクリア
ISEを"0"にクリア
CPU動作復帰
割込みシーケンス
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83
第 3 章 割込み
3.8 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
と使用手順
図 3.8-2 拡張インテリジェント I/O サービス (EI2OS) の使用手順フロー
MB90350E Series
EI2OSによる処理
CPUによる処理
EI2OSの初期化
正常終了
ジョブ実行
(割込み要求)
AND(ISE=1)
データ転送
カウントアウトまたは
リソースからの終了要
求による割込みの発生
拡張インテリジェント
I/Oサービスの設定
(チャネルの切換え)
バッファ中のデータの処理
各フローでの拡張 EI2OS の実行時間を以下に示します。
● データ転送継続時 ( 停止条件が成立しない場合 )
( 表 3.8-1 + 表 3.8-2 ) マシンサイクル
● リソースからの停止要求時
(36+6 ×表 3.8-3 ) マシンサイクル
● カウント終了時
( 表 3.8-1 + 表 3.8-2 + (21+6 ×表 3.8-3 ) ) マシンサイクル
表 3.8-1 EI2OS の継続時の実行時間
ISCS・SE ビット
"0" に設定
I/O レジスタアドレスポインタ
"1" に設定
固定
更新
固定
更新
固定
32
34
33
35
更新
34
36
35
37
バッファアドレスポインタ
表 3.8-2 EI2OS の実行時間のデータ転送の補正値
内部アクセス
I/O レジスタアドレスポインタ
バッファアドレス
ポインタ
内部
アクセス
B/ 偶
奇
B/ 偶
0
+2
奇
+2
+4
B : バイトデータ転送
偶 : 偶数アドレス・ワード転送
奇 : 奇数アドレス・ワード転送
84
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第 3 章 割込み
3.8 拡張インテリジェント I/O サービス (EI2OS) の動作フロー
と使用手順
表 3.8-3 割込みハンドリング時間の補正値
MB90350E Series
スタックポインタが指しているアドレス
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補正値 [ サイクル ]
外部 8 ビットの場合
+4
外部 偶数アドレスの場合
+1
外部 奇数アドレスの場合
+4
内部 偶数アドレスの場合
0
内部 奇数アドレスの場合
+2
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85
第 3 章 割込み
3.9 例外
3.9
MB90350E Series
例外
F2MC-16LX では , 以下の要因により例外が発生して例外処理が行われます。
■ 未定義命令の実行
例外処理は , 基本的には割込みと同じものであり , 命令の境目で例外事項が発生したこ
とを検出した段階で , 通常処理から離れて例外処理を行います。一般的に , 例外処理は
予想外の動作を行った結果で発生するものですので , デバッグ時だけの使用や緊急時
の復旧ソフトウェアの起動などにのみ使用してください。
■ 未定義命令の実行による例外発生
F2MC-16LX では , 命令マップで定義していないコードはすべて未定義命令として扱い
ます。未定義命令を実行すると , ソフトウェア割込み命令の「INT10」と等価な処理を
行います。すなわち , AL, AH, DPR, DTB, ADB, PCB, PC, PS の内容をシステムスタック
に退避した後に割込み許可フラグ (I) を "0" に , スタックフラグ (S) を "1" に設定し , 割
込み番号 10 のベクタで示されるルーチンへ分岐します。スタックへ退避した PC の値
は未定義命令を格納しているアドレスそのものです。2 バイト以上の命令コードでは ,
未定義であることが識別できたコードを格納しているアドレスになります。このため ,
RETI命令で復帰させることは可能ですが, 再び例外を発生するので意味がありません。
86
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第4章
μDMAC
μDMAC の機能と動作について説明します。
μDMAC は , 拡張インテリジェント I/O サービス
(EI2OS) と同等の機能を持った簡易 DMA です。
4.1 μDMAC の概要
4.2 μDMAC のレジスタ
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
4.4 μDMAC の動作説明
4.5 μDMAC 使用上の注意事項
管理番号 : CM44-00108-1
固有個所 : 92, 95, 107
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87
第 4 章 μDMAC
4.1 μDMAC の概要
4.1
MB90350E Series
μDMAC の概要
μDMAC はディスクリプタ用レジスタを持つことによって , EI2OS に比べて高速に
データを転送できます。
■ μDMAC の概要
μDMAC には , 以下の機能があります。
• 周辺リソース (I/O) とメモリ間で自動データ転送を行います。
• DMA 起動中は , CPU のプログラム実行は停止します。
• DMA 転送中もウォッチドッグタイマは動作します。
• DMA 転送チャネルは 16 チャネルです ( チャネルの番号の小さい方が DMA 転送の
優先順位が高い )。
• 転送元 , 転送先アドレスのインクリメントあり , またはインクリメントなしを選択
可能です。
• DMA 転送は , 周辺リソース (I/O) の割込み要因により起動します。
• DMA 転送の制御は , (a) DMA イネーブルレジスタ (DER), (b) DMA ストップステー
タスレジスタ (DSSR), (c) DMA ステータスレジスタ (DSR), (d) DMA ディスクリプタ
チャネル指定レジスタ (DCSR), (e) ディスクリプタ (DMACS) で行います。
• リソースから DMA 転送を停止させる手段として STOP 要求があります。
• DMA 転送終了後 , DMA ステータスレジスタ (DSR) の該当するビットにフラグが
セットされ , 割込みコントローラへ割込みが出力されます。
88
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
μDMAC のレジスタ
4.2
μDMAC には DCSR, DSR, DSSR, DER という 4 つのレジスタがあります。DMA 転送
の設定に使用される DMA ディスクリプタについて説明します。
■ レジスタ一覧
• DMA ディスクリプタチャネル指定レジスタ ( DCSR )
bit
アドレス
00009BH
15
STPctrl
R/W
14
13
12
Reserved Reserved Reserved
R/W
R/W
11
10
9
8
DCSR
DCSR3
DCSR2
DCSR1
DCSR0
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
R/W:リード / ライト可能
• DMA ステータスレジスタ ( DSR )
bit
アドレス
00009DH
15
14
13
12
11
10
9
8
DSRH
DTE15
DTE14
DTE13
DTE12
DTE11
DTE10
DTE9
DTE8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
7
6
5
4
3
2
1
0
DSRL
DTE7
DTE6
DTE5
DTE4
DTE3
DTE2
DTE1
DTE0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit
アドレス
00009CH
R/W:リード / ライト可能
• DMA ストップステータスレジスタ ( DSSR )
bit
アドレス
0000A4H
7
6
5
4
3
2
1
0
DSSR
STP15
STP14
STP13
STP12
STP11
STP10
STP9
STP8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
7
6
5
4
3
2
1
0
DSSR
STP7
STP6
STP5
STP4
STP3
STP2
STP1
STP0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit
アドレス
0000A4H
R/W:リード / ライト可能
( 注意事項 ) DSSR は DCSR の STPctrl ビットが "0" のときは STP8 ∼ STP15 を , "1" のときは STP0 ∼ STP7
を使用
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
• DMA イネーブルレジスタ ( DER )
bit
アドレス
0000ADH
bit
アドレス
0000ACH
15
14
13
12
11
10
9
8
DERH
EN15
EN14
EN13
EN12
EN11
EN10
EN9
EN8
初期値
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
7
6
5
4
3
2
1
0
DERL
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0
初期値
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W:リード / ライト可能
90
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
DMA ディスクリプタチャネル指定レジスタ ( DCSR )
4.2.1
DMA ディスクリプタチャネル指定レジスタ (DCSR) は , 各チャネルのディスクリプ
タを切り換えるレジスタです。本レジスタでチャネルを指定してからディスクリプ
タを設定してください。
■ DMA ディスクリプタチャネル指定レジスタ ( DCSR )
アドレス
00009BH
bit 15
STPctrl
R/W
14
13
12
Reserved Reserved Reserved
R/W
R/W
R/W
11
10
9
8
DCSR3
DCSR2
DCSR1
DCSR0
R/W
R/W
R/W
R/W
初期値
00000000B
R/W:リード / ライト可能
[bit15] STPctrl (STP 制御ビット )
STPctrl ビット
機能
0 [ 初期値 ]
DSSR として STP8 ∼ STP15 を選択します。
1
DSSR として STP0 ∼ STP7 を選択します。
[bit14 ∼ bit12] Reserved ( 予約ビット )
これらのビットの読出し値は常に "0" です。
これらのビットには必ず "0" を書き込んでください。
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91
第 4 章 μDMAC
4.2 μDMAC のレジスタ
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[bit11 ∼ bit8] DCSR3 ∼ DCSR0 (DMA ディスクリプタチャネル指定ビット
表 4.2-1 DCSR と選択チャネルの関係
DCSR3 ∼ DCSR0
選択チャネル
リソース割込み要求
0000B
0
16 ビットリロードタイマ 0
0001B
1
16 ビットリロードタイマ 1
0010B
2
16 ビットリロードタイマ 2
0011B
3
外部割込み 8 ∼ 11
0100B
4
外部割込み 12 ∼ 15
0101B
5
A/D コンバータ
0110B
6
インプットキャプチャ 4/5
0111B
7
アウトプットコンペア 4/5
1000B
8
インプットキャプチャ 0/1
1001B
9
アウトプットコンペア 6/7
1010B
10
予約
1011B
11
予約
1100B
12
UART3 受信
1101B
13
UART3 送信
1110B
14
UART2 受信
< 注意事項 >
DCSR の設定により , 16 チャネル中 1 チャネルのディスクリプタチャネルが選択されま
す。詳細は「4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)」を参照してください。
92
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
DMA ステータスレジスタ (DSR)
4.2.2
DMA ステータスレジスタ (DSR) は , DMA 転送が終了したことを示すレジスタです。
本レジスタに "1" がセットされると同時に割込みが発生します。
■ DMA ステータスレジスタ (DSR)
bit 15
アドレス
00009DH
14
13
12
11
10
9
8
DSRH
DTE15
DTE14
DTE13
DTE12
DTE11
DTE10
DTE9
DTE8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
6
5
4
3
2
1
0
DSRL
DTE7
DTE6
DTE5
DTE4
DTE3
DTE2
DTE1
DTE0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit 7
アドレス
00009CH
R/W:リード / ライト可能
[bit15 ∼ bit0] DTE15 ∼ DTE0 (DMA ステータスビット )
DTEx ビット
0 [ 初期値 ]
機能
DMA 転送の終了による割込みは発生していません。
DTEx が "0" のとき , 本ビットには必ず "0" を書き込んでください。
DMA 転送が終了して , 割込みを要求していることを示しています。最終転
送以外の場合には STOP 要求による DMA 転送の停止では "1" にセットされ
ません。
DTEx が "1" のとき , 本ビットに "0" を書き込むと "0" にクリアされ , "1" を書
き込むと前のデータを保持します。
1
< 注意事項 >
DSRに書き込む場合には, リードモディファイライト(RMW)系命令を使用してください。
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93
第 4 章 μDMAC
4.2 μDMAC のレジスタ
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DMA ストップステータスレジスタ ( DSSR )
4.2.3
DMA ストップステータスレジスタ (DSSR) は STOP 要求により DMA 転送が停止し
たことを示すレジスタです。DMA ディスクリプタチャネル指定レジスタ (DCSR) の
STPctrl ビットによって本レジスタに示すビットの意味が異なります。
■ DMA ストップステータスレジスタ ( DSSR )
DCSR:STPctrl ビット =0 のとき
bit 7
アドレス
0000A4H
6
5
4
3
2
1
0
STP15
STP14
STP13
STP12
STP11
STP10
STP9
STP8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
6
5
4
3
2
1
0
STP7
STP6
STP5
STP4
STP3
STP2
STP1
STP0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
DCSR:STPctrl ビット =1 のとき
bit 7
アドレス
0000A4H
初期値
00000000B
R/W:リード / ライト可能
[bit7 ∼ bit0] STP15 ∼ STP0 (DMA ストップステータスビット )
STPx ビット
0 [ 初期値 ]
機能
DMA 転送中にリソースからの STOP 要求を受け付けていません。
STPx=0 のときには必ず "0" を書き込んでください。
DMA 転送中にリソースからの STOP 要求を受けて DMA 転送を停止したこ
とを示しています。ただし , 最終転送時に STOP 要求を受け付けても STPx
ビットに "1" はセットされません。DMA コントロールレジスタの SE ビット
が "1" で , 対応したチャネルに STOP 要求が受け付けられると , DMA イネー
ブルレジスタの対応するビットが "0" にクリアされます。
STPx=1 のときに "0" を書き込むと "0" にクリアされ , "1" を書き込むと前の
データを保持します。
1
< 注意事項 >
DSSR に書き込む場合には , リードモディファイライト (RMW) 系命令を使用してくださ
い。
94
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第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
STOP 要求には以下の 2 チャネルが対応しています。
チャネル
対応する STPx ビット
リソース
ch.12
STP12
UART3 受信
ch.14
STP14
UART2 受信
STP12, STP14 以外のビットは意味を持ちません。
< 注意事項 >
DSSR は , DCSR の最上位ビット (STPctrl) により制御されます。STPctrl が "0" のときは
STP8 ∼ STP15 が DSSR として選択され , "1" のときは STP0 ∼ STP7 が DSSR として選
択されます。STPctrl は初期値が "0" のため , 最初は STP8 ∼ STP15 が選択されています。
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95
第 4 章 μDMAC
4.2 μDMAC のレジスタ
MB90350E Series
DMA イネーブルレジスタ ( DER )
4.2.4
DMA イネーブルレジスタ (DER) は DMA 転送を許可するレジスタです。本レジスタ
に "1" をセットし , 対応するチャネルに割込み要求が発生すると DMA 転送要求とみ
なして , DMA 転送を開始します。
■ DMA イネーブルレジスタ ( DER )
アドレス
bit 15
14
13
12
11
10
9
8
DERH
0000ADH
EN15
EN14
EN13
EN12
EN11
EN10
EN9
EN8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
6
5
4
3
2
1
0
DERL
初期値
00000000B
アドレス
bit 7
0000ACH
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W:リード / ライト可能
[bit15 ∼ bit0] EN15 ∼ EN0 (DMA イネーブルビット )
ENx ビット
0 [ 初期値 ]
1
機能
DMA 転送を実行しません。
リソースからの割込み要求を DMA 起動要求として , DMA 転送終了時点で割
込み要求を割込みコントローラへ出力します。
DMA 転送回数が 0 となるか , リソースからの STOP 要求で DMA 転送が停止
された時点で "0" にクリアされます。
< 注意事項 >
DERに書き込む場合には, リードモディファイライト(RMW)系命令を使用してください。
96
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第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
MB90350E Series
DMA ディスクリプタウィンドウレジスタ (DDWR)
4.3
DMA ディスクリプタは 8 バイト× 16 チャネルで構成されており , DMA 転送の設定に
使用されます。16 チャネル中から指定された 1 チャネルが DMA ディスクリプタウィ
ンドウレジスタ (DDWR) にマッピングされてアクセス可能となります。DDWR のアド
レスは 0000D0H ∼ 0000D7H です。
■ DMA ディスクリプタウィンドウレジスタ (DDWR) の構成
DMA ディスクリプタは , 8 バイト× 16 チャネル で構成されており , 各チャネルは図
4.3-1 に示す構造になっています。DMA ディスクリプタチャネル指定レジスタ ( DCSR ),
または割込み要求チャネル番号によって選択されたチャネルのディスクリプタが
DMA ディスクリプタウィンドウレジスタ ( DDWR ) 上にマッピングされます。DMA
ディスクリプタチャネル指定レジスタ ( DCSR ) と選択チャネルの関係については , 表
4.2-1 を参照してください。
図 4.3-1 DMA ディスクリプタウィンドウレジスタ (DDWR) の構成
アドレス
0000D7H
データカウンタ上位8ビット (DCTH)
0000D6H
データカウンタ下位8ビット (DCTL)
0000D5H
I/O レジスタアドレスポインタ上位8ビット (IOAH)
0000D4H
I/O レジスタアドレスポインタ下位8ビット (IOAL)
0000D3H
DMA コントロールレジスタ (DMACS)
0000D2H
バッファアドレスポインタ上位8ビット (BAPH)
0000D1H
バッファアドレスポインタ中位8ビット (BAPM)
0000D0H
バッファアドレスポインタ下位8ビット (BAPL)
■ DMA ディスクリプタの各レジスタ
DMA ディスクリプタを構成する各レジスタについて次ページ以降に説明します。各レ
ジスタの初期値は , リセット時には不定となるので必ず ENx に "1" を設定する前まで
に初期化してください。
< 注意事項 >
DMA ディスクリプタチャネル指定レジスタ (DCSR) によって , チャネルのディスクリプ
タを切り換えた場合には , 2 マシンサイクル以内は DMA ディスクリプタウィンドウレジ
スタ (DDWR) へのアクセスは禁止です。
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97
第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
MB90350E Series
データカウンタ (DCT)
4.3.1
データカウンタ (DCT) はデータ転送回数を設定するレジスタです。
データカウンタ (DCT) が 0000H になると DMA 転送を終了します。
■ データカウンタ (DCT)
データカウンタ ( DCT ) は 16 ビット 長のレジスタで , 転送回数に対応したカウンタと
なります。各データの転送後に , カウンタはワード , バイト転送に関係なく 1 デクリメ
ント ( 減値 ) します。このカウンタがゼロになると DMA 転送 を終了します。図 4.3-2
にデータカウンタ (DCT) を示します。
DCT に 0000H を設定すると , 最大データ転送数 ( 65536 個 ) がセットされます。
図 4.3-2 データカウンタ (DCT)
アドレス
0000D7H /0000D6H
bit
DCT
15
14
13
DCTH
12
11
DCTL
10
9
8
7
6
5
4
3
2
1
0
B15 B14 B13 B12 B11 B10 B09 B08 B07 B06 B05 B04 B03 B02 B01 B00
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
初期値
XXXXXXXXXXXXXXXXB
R/W:リード/ライト可能
X:不定値
■ データカウンタ (DCT) の設定値について
転送バイト数とデータカウンタ (DCT) の関係は , 以下のようになります。
DMACS
DCT
BW ビット
BYTEL ビット
0
―
N
1
0
N/2
1
1
(N+1)/2
N:転送バイト数
98
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4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
MB90350E Series
I/O レジスタアドレスポインタ (IOA)
4.3.2
I/O レジスタアドレスポインタ (IOA) は I/O アドレスポインタを設定するレジスタで
す。上位アドレス A23 ∼ A16 は 00H 固定です。
■ I/O レジスタアドレスポインタ (IOA)
I/O レジスタアドレスポインタ ( IOA ) は , 16 ビット 長のレジスタで , I/O レジスタアド
レスの下位 16 ビット ( A15 ∼ A00 ) を示します。上位アドレス (A23 ∼ A16 ) はすべて
"0" であり , 000000H から 00FFFFH 番地までの任意の I/O アドレス空間を指定できます。
DMA コントロールレジスタ (DMACS) の IF ビット (IOA 更新 / 固定選択ビット ) で " 更
新あり " とした場合 , IOA はバイト転送時には +1, ワード転送時には +2 変化し , " 更新
なし " とした場合 , IOA は固定です。図 4.3-3 に , I/O レジスタアドレスポインタ (IOA)
の構成を示します。
図 4.3-3 I/O レジスタアドレスポインタ (IOA) の構成
アドレス
0000D5H /0000D4H
bit
IOA
15
14
13
IOAH
12
11
IOAL
10
9
8
7
6
5
4
3
2
1
0
A15 A14 A13 A12 A11 A10 A09 A08 A07 A06 A05 A04 A03 A02 A01 A00
初期値
XXXXXXXXXXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
R/W:リード/ライト可能
X :不定値
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第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
4.3.3
MB90350E Series
DMA コントロールレジスタ (DMACS)
DMA コントロールレジスタ (DMACS) は DMA 転送を制御するレジスタです。
以下の制御を行います。
• 方向制御 (IOA → BAP, BAP → IOA)
• 転送ビット長 ( バイト , ワード )
• アドレス更新 ( あり , なし )
• 転送間隔
• ワード転送時の奇数バイト制御
■ DMA コントロールレジスタ (DMACS)
DMA コントロールレジスタ (DMACS) は 8 ビット長で , バッファアドレスポインタと
I/O レジスタアドレスポインタの更新・固定 , 転送データ形式 ( バイト / ワード ), 転送方
向 , バイト転送指定 , ウェイト指示を出します。図 4.3-4 に , DMA コントロールレジス
タ (DMACS) の構成を示します。
100
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第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
MB90350E Series
図 4.3-4 DMA コントロールレジスタ (DMACS) の構成
bit 7
アドレス
0000D3H
6
5
4
3
2
1
0
RDY2
RDY1
BYTEL
IF
BW
BF
DIR
SE
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
SE
初期値
XXXXXXXXB
DMA転送終了制御ビット
0
周辺機能からの要求で終了しない
1
周辺機能からの要求で終了する
データ転送方向指定ビット
DIR
0
I/Oレジスタアドレスポインタ→バッファアドレスポインタ
1
バッファアドレスポインタ→I/Oレジスタアドレスポインタ
BF
BAP 更新/固定選択ビット
0
データ転送後にバッファアドレスポインタを更新する
1
データ転送後にバッファアドレスポインタを更新しない
転送データ長指定ビット
BW
0
バイト
1
ワード
IOA 更新/固定選択ビット
IF
0
データ転送後にI/Oレジスタアドレスポインタを更新する
1
データ転送後にI/Oレジスタアドレスポインタを更新しない
BYTEL バイト転送指定ビット(ワード転送時にのみ有効)
0
偶数バイト
1
奇数バイト
RDY2 RDY1
R/W:リード/ライト可能
X:不定値
ウェイト指示ビット ( 図 4.3-5 を参照 )
0
0
転送と転送の間にウェイトを入れない
0
1
転送と転送の間にウェイトを1サイクル入れる
1
0
転送と転送の間にウェイトを2サイクル入れる
1
1
転送と転送の間にウェイトを3サイクル入れる
図 4.3-5 ウェイト指示ビット説明
転送元
読出し
転送先
書込み
ウェイト
転送元
読出し
転送先
書込み
上図のような転送におけるウェイト部分の
長さをRDY2,RDY1で定義する。
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101
第 4 章 μDMAC
4.3 DMA ディスクリプタウィンドウレジスタ (DDWR)
MB90350E Series
DMA バッファアドレスポインタ (BAP)
4.3.4
DMA バッファアドレスポインタ (BAP) はバッファアドレスポインタを設定するレ
ジスタです。DMA バッファアドレスポインタ (BAP) は A23 ∼ A00 まで設定可能で
す。
■ DMA バッファアドレスポインタ (BAP)
DMA バッファアドレスポインタ ( BAP ) は 24 ビット のレジスタで , DMA 転送で使用
するアドレスを保管します。BAP は , DMA の各チャネルに対してそれぞれ独立に存在
するので , DMA の各チャネルは , 16 M バイトの任意のアドレスと I/O の間でデータ転
送できます。DMA コントロールレジスタ ( DMACS ) の BF ビット ( BAP 更新 / 固定選
択ビット ) を " 更新あり " と設定した場合 , BAP は下位 16 ビット ( BAPM , BAPL ) が
バイト転送時には +1, ワード転送時には +2 変化し , 上位 8 ビット ( BAPH ) は変化しま
せん。図 4.3-6 に , バッファアドレスポインタ ( BAP ) の構成を示します。
図 4.3-6 DMA バッファアドレスポインタ ( BAP ) の構成
アドレス
0000D2H /0000D1H /0000D0H
bit23
BAP
bit8 bit7
~ bit16 bit15 ~
BAPH
BAPM
R/W
R/W
~
BAPL
bit0
初期値
XXXXXXH
R/W
R/W:リード/ライト可能
X:不定値
< 注意事項 >
• I/O レジスタアドレスポインタ ( IOA ) で指定できる領域は 000000H ∼ 00FFFFH です。
• DMAバッファアドレスポインタ( BAP )で指定できる領域は000000H ∼FFFFFFH です。
• IOA と BAP に μDMAC の内部レジスタ (DCSR, DSRH, DSRL, DSSR, DERH, DERL) お
よび DMA ディスクリプタウィンドウレジスタ (DDWR) のアドレスを指定することを
禁止します。
102
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第 4 章 μDMAC
4.4 μDMAC の動作説明
MB90350E Series
μDMAC の動作説明
4.4
μDMAC の動作を説明します。
■ μDMAC の動作
図 4.4-1 に μDMAC の動作の説明図を示します。
< 注意事項 >
内部レジスタDSRH, DSRL, DSSR, DERH, DERLに書き込む場合には, リードモディファ
イライト (RMW) 系命令を使用してください。
図 4.4-1 μDMAC の動作
メモリ空間
ディスクリプタ用
RAM
IOA
周辺機能
I/O レジスタ
I/Oレジスタ
④ (a)
( I/O )
①
②
③
DMA コントローラ
②
DMA
ディスクリプタ
④ (b)
バッファ
BAP
CPU
割込み
コントローラ
DCT
① 周辺リソース ( I/O ) が DMA 転送を要求する。
② DMA イネーブルレジスタ (DER) が "1" のとき , DMAC が指定されたチャネルの転送元 , 転送
先アドレスや転送回数などの転送データをディスクリプタから読み出す。
③ I/O とメモリ間で DMA データ転送を開始する。
④ 1 バイトもしくは 1 ワードの転送を実行後
(a) 転送終了でないとき ( データカウンタ (DCT)≠0)
周辺リソースに対して DMA 転送要求のクリアを要求する。
(b)転送終了時 ( データカウンタ (DCT)=0)
DMA 転送終了後 , DMA ステータスレジスタに転送終了のフラグをセットし ,
割込みコントローラへ割込み要求を出力する。
IOA:I/O レジスタアドレスポインタ
DER:DMA イネーブルレジスタ
BAP:バッファアドレスポインタ
DCT:データカウンタ
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第 4 章 μDMAC
4.4 μDMAC の動作説明
MB90350E Series
■ μDMAC 使用手順
図 4.4-2 に μDMAC の使用手順を示します。
図 4.4-2 μDMAC 使用手順
ソフト的処理
ハード的処理
(割込み発生)
開始
NO
該当チャネルの
ENx = 1
システムスタック領域の設定
YES
初期設定
YES
周辺機能の初期設定
STOP要求およびSE = 1
NO
割込み制御レジスタの設定
DMA転送
(BAP)
(IOA)
μDMACの初期設定
BF = 0
NO
NO
IF = 0
YES
ユーザプログラムの実行
BW = 1
YES
NO
BW = 1
YES
BYTEL = 0
YES
YES
NO
NO
BAP = BAP+2
NO
BYTEL = 0
YES
DCT = 0
YES
NO
NO
IOA = IOA+2
BAP = BAP+1
DCT = 0
YES
IOA = IOA+1
NO
STPx = 1
DCT = 0
YES
DTEx = 1
(割込みルーチンへジャンプ)*
割込み処理
ENx = 0
割込み発生
NO
ほかの割込み発生
YES
YES
NO
処理終了
ENx :DMAイネーブルレジスタ(DER)の該当するビット
DTEx:DMAステータスレジスタ(DSR)の該当するビット
STPx :DMAストップステータスレジスタ(DSSR)の該当するビット
*
:割込みコントローラに割込み要求を出力
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第 4 章 μDMAC
4.4 μDMAC の動作説明
MB90350E Series
■ データ転送サイクル数 ( 内部転送 )
μDMAC がバス権を確保し , LSI 内部でデータ転送を行う場合の転送サイクル数は以下
のとおりです。
表 4.4-1 バス権確保から転送開始
DCSR の DCSR3 ∼ DCSR0 と
割込み要求チャネルが一致
DCSR の DCSR3 ∼ DCSR0 と
割込み要求チャネルが不一致
1 マシンサイクル
2 マシンサイクル
表 4.4-2 転送サイクル
DMACS
アドレスポインタ
サイクル数
BAP
IOA
BW
BYTEL
―
―
0
―
4 + (RDY2, RDY1)*1 マシンサイクル
奇
偶
1
―
6 + (RDY2, RDY1)*2 マシンサイクル
偶
奇
奇
奇
1
―
8 + (RDY2, RDY1)*2 マシンサイクル
偶
偶
1
―
4 + (RDY2, RDY1)*1 マシンサイクル
*1:最終転送時 , RDY2, RDY1 が 00B となります。
*2:BYTEL = 1 のとき , 4 サイクルとなり , RDY2, RDY1 が 00B となります。
BYTEL = 0 のとき , RDY2, RDY1 が 00B となります。
奇:奇数アドレス
偶:偶数アドレス
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第 4 章 μDMAC
4.4 μDMAC の動作説明
MB90350E Series
■ ウォッチドッグタイマ
図 4.4-3 に , DMAC 転送中のウォッチドッグタイマの動作を示します。ウォッチドッグ
タイマ制御レジスタ (WDTC) の WT1/WT0 ビットで設定したウォッチドッグタイマの
インターバル時間以上の転送を行う場合には , 転送中にリセットが発生します。
図 4.4-3 DMAC 転送中のウォッチドッグタイマ
カウント継続
カウント開始
カウント開始
リセット
①
リセット解除 WTEビット=0
②
③
④
割込み要因発生
μDMACレジスタ設定
① 1回目1バイト転送中
DCSR :チャネル選択
DER :DMA許可
② 2回目1バイト転送中
DDWR :DCT=10 転送回数10回 ③ 3回目1バイト転送中
BW=0 バイト転送
④ 4回目1バイト転送中
⑤ 5回目1バイト転送中
106
⑤
⑥
⑦
⑧
⑨
⑩
時間
割込みルーチンへ
ジャンプ
割込み処理実行
WTEビット=0
⑥ 6回目1バイト転送中
⑦ 7回目1バイト転送中
⑧ 8回目1バイト転送中
⑨ 9回目1バイト転送中
⑩ 10回目1バイト転送中
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第 4 章 μDMAC
4.5 μDMAC 使用上の注意事項
MB90350E Series
4.5
μDMAC 使用上の注意事項
μDMAC の使用上の注意事項を説明します。
■ 低消費電力モードへの移行
スタンバイモード ( スリープモード , ストップモード , 時計モード , タイムベースタイ
マモード ) または CPU 間欠動作モード ( メインクロック間欠動作モード , PLL クロッ
ク間欠モード , サブクロック間欠モード ) に移行する場合には , 必ず DMA イネーブル
レジスタ (DER) に 0000H を設定してからモードに移行してください。
■ CAN コントローラで μDMAC を使用する場合
• CAN コントローラが動作可能な状態 (CSR:HALT=0 で , かつ BVALR:BVALx のいず
れかのビットが "1" または TREQR:TREQx のいずれかのビットが "1") のときには ,
μDMAC を使用して CAN コントローラのメッセージバッファにリードアクセスおよ
びライトアクセスすることはできません。
• μDMAC を使用して , CAN コントローラのメッセージバッファにリードアクセスま
たはライトアクセスするには , CAN コントローラが停止状態 (BVALR:BVALx のす
べてのビットが "0" かつ TREQR:TREQx のすべてのビットが "0", もしくは CSR:
HALT=1) であることを確認してから行ってください。
■ LIN-UART で μDMAC を使用する場合
μDMAC を使用して LIN-UART へ送信データを書き込む場合には , DMA コントロール
レジスタ (DMACS) の RDY2, RDY1 ビットを 00B に設定しないでください。
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第 4 章 μDMAC
4.5 μDMAC 使用上の注意事項
108
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第5章
遅延割込み
遅延割込みの機能と動作について説明します。
5.1 遅延割込みの概要
5.2 遅延割込みのブロックダイヤグラム
5.3 遅延割込みの構成
5.4 遅延割込みの動作説明
5.5 遅延割込み使用上の注意
5.6 遅延割込みを使用するプログラム例
管理番号 : CM44-00109-3
固有個所 : 110
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109
第 5 章 遅延割込み
5.1 遅延割込みの概要
5.1
MBMB90350E Series
遅延割込みの概要
遅延割込みは , リアルタイム OS などにおけるタスク切り替えに使用するハードウェ
ア割込みを発生する機能です。ソフトウェアでハードウェア割込み要求を発生する
ことができます。
■ 遅延割込みの概要
遅延割込みを使用することにより , ソフトウェアでハードウェア割込み要求の発生 , お
よび解除ができます。
表 5.1-1 に , 遅延割込みの概要を示します。
表 5.1-1 遅延割込みの概要
機能と制御
110
割込み要因
遅延割込み要求発生 / 解除レジスタの R0 ビットに "1" を設定 (DIRR:
R0=1) すると , 割込み要求を発生します。
遅延割込み要求発生 / 解除レジスタの R0 ビットに "0" を設定 (DIRR:
R0=0) すると , 割込み要求を解除します。
割込み番号
#42 (2AH)
割込み制御
レジスタによる許可設定はありません。
割込みフラグ
DIRR: R0 ビットに保持されています。
EI2OS/μDMAC
拡張インテリジェント I/O サービスおよび DMA 転送には対応していませ
ん。
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第 5 章 遅延割込み
5.2 遅延割込みのブロックダイヤグラム
MBMB90350E Series
5.2
遅延割込みのブロックダイヤグラム
遅延割込みは , 以下のブロックで構成されています。
• 割込み要求ラッチ
• 遅延割込み要求発生 / 解除レジスタ (DIRR)
■ 遅延割込みのブロックダイヤグラム
図 5.2-1 遅延割込みのブロックダイヤグラム
内部データバス
−
−
−
−
−
−
−
R0
遅延割込み要求発生 / 解除レジスタ (DIRR)
S
R
割込み
要求信号
割込み要求ラッチ
- : 未定義ビット
● 割込み要求ラッチ
遅延割込み要求発生 / 解除レジスタでの設定内容 ( 遅延割込み要求の発生または解除 )
を保持するラッチです。
● 遅延割込み要求発生 / 解除レジスタ (DIRR)
遅延割込み要求を発生または解除します。
■ 割込み番号
遅延割込みで使用する割込み番号は , #42 (2AH) です。
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111
第 5 章 遅延割込み
5.3 遅延割込みの構成
MBMB90350E Series
遅延割込みの構成
5.3
遅延割込みのレジスタの一覧および詳細を記載します。
■ レジスタと初期値の一覧
図 5.3-1 遅延割込みのレジスタと初期値の一覧
遅延割込み要因発生 / 解除レジスタ (DIRR)
アドレス : 00009FH
X
112
bit
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
0
: 不定値
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第 5 章 遅延割込み
5.3 遅延割込みの構成
MBMB90350E Series
遅延割込み要求発生 / 解除レジスタ (DIRR)
5.3.1
遅延割込み要求発生 / 解除レジスタ (DIRR) は , 遅延割込み要求を発生または解除し
ます。
■ 遅延割込み要求発生 / 解除レジスタ (DIRR)
図 5.3-2 遅延割込み要求発生 / 解除レジスタ (DIRR)
アドレス bit
7
6
5
4
3
2
1
0
00009FH
−
−
−
−
−
−
−
R0
−
−
−
−
−
−
−
R/W
−
R/W
X
: 未定義ビット
: リード / ライト可能
: 不定値
: 初期値
初期値
XXXXXXX0B
bit0
遅延割込み要求発生ビット
R0
0
遅延割込み要求を解除
1
遅延割込み要求を発生
表 5.3-1 遅延割込み要求発生 / 解除レジスタ (DIRR) の機能
ビット名
CM44-10140-5
機能
bit7
∼
bit1
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
bit0
R0:
遅延割込み要求発生
ビット
遅延割込み要求を発生または解除します。
"0" に設定した場合 : 遅延割込み要求を解除します。
"1" に設定した場合 : 遅延割込み要求を発生します。
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113
第 5 章 遅延割込み
5.4 遅延割込みの動作説明
5.4
MBMB90350E Series
遅延割込みの動作説明
遅延割込みには , ソフトウェアで割込み要求を発生または解除する機能があります。
■ 遅延割込み発生モジュールの動作説明
遅延割込みを使用するには , 図 5.4-1 のように設定してください。
図 5.4-1 遅延割込みの設定
DIRR
bit7
6
5
4
3
2
1
bit0
−
−
−
−
−
−
−
R0
◎
−
◎
: 未定義ビット
: 使用ビット
遅延割込み要求発生 / 解除レジスタの R0 ビットに "1" を設定した場合 (DIRR: R0=1) に
は割込み要求を発生します。割込み要求の許可ビットはありません。
● 遅延割込み発生モジュールの動作
• 遅延割込み要求発生 / 解除レジスタの R0 ビットに "1" を設定した場合には割込み要
求ラッチが "1" にセットされ , 割込みコントローラに対して割込み要求を発生しま
す。
• 割込みコントローラで , ほかの割込み要求よりも割込み優先順位が高いと判定され
た場合は , CPU に対して割込み要求が発生します。
• CPU側では, コンディションコードレジスタの割込みレベルマスク (CCR: ILM) と割
込み要求のレベル (ICR00 ∼ ICR15: IL) が比較され , 割込み要求レベルが ILM より
高かった場合は , 現在実行中の命令の終了後に遅延割込み処理が実行されます。
• 割込み処理内で , ユーザプログラムで R0 ビットに "0" を設定して , 割込み要求を解
除して , タスクを切り換えます。
図 5.4-2 に遅延割込みの動作を示します。
図 5.4-2 遅延割込みの動作
遅延割込み発生モジュール
ほかの要求
DIRR
割込みコントローラ
ICR YY
CPU
IL
CMP
CMP
ICR XX
114
ILM
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割込み
処理
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MBMB90350E Series
5.5
第 5 章 遅延割込み
5.5 遅延割込み使用上の注意
遅延割込み使用上の注意
遅延割込みを使用する場合は , 以下の点に注意してください。
■ 遅延割込みの使用上の注意
• 割込み処理ルーチン内で遅延割込み要求発生 / 解除レジスタの R0 ビットを "0" に設
定せずに割込み処理から復帰した場合には , 再度 , 割込み処理を起動します。
• 遅延割込み発生モジュールでの割込みには , ソフトウェア割込みとは異なって , 遅
延が伴います。
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115
第 5 章 遅延割込み
5.6 遅延割込みを使用するプログラム例
5.6
MBMB90350E Series
遅延割込みを使用するプログラム例
遅延割込みを使用するプログラム例を示します。
■ 遅延割込みのプログラム例
● 処理仕様
メインプログラムで遅延割込み要因発生 / 解除レジスタ (DIRR) の R0 ビットに "1" を
書き込んで , 遅延割込み要求を発生させ , タスク切換え処理をします。
● コーディング例
ICR15
EQU
0000BFH
; 割込み制御レジスタ
DIRR
EQU
00009FH
; 遅延割込み要因発生 / 解除レジスタ
DIRR:0
; 遅延割込み要求発生ビット
DIRR_R0 EQU
;--------- メインプログラム -----------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
LOOP
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR15,#00H
; 割込みレベル 0 ( 最強 )
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
SETB
I:DIRR_R0
; 遅延割込み要求発生
MOV
MOV
BRA
A,#00H
A,#01H
LOOP
; 無限ループ
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
:
I:DIRR_R0
;
;
ユーザ処理
:
CODE
RETI
ENDS
; 割込み要求フラグをクリア
; 割込みから復帰
;--------- ベクタ設定 ----------------------------------------VECT
CSEG
ABS=0FFH
VECT
116
; 割込み #42 (2AH) にベクタを設定
ORG
0FF54H
DSL
WARI
ORG
DSL
0FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
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第6章
クロック
クロックについて説明します。
6.1 クロック
6.2 クロック発生部のブロックダイヤグラム
6.3 クロック選択レジスタ (CKSCR)
6.4 PLL/ サブクロック制御レジスタ (PSCCR)
6.5 クロックモード
6.6 発振安定待ち時間
6.7 振動子および外部クロックの接続
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117
第 6 章 クロック
6.1 クロック
6.1
MB90350E Series
クロック
クロック発生部は , CPU や周辺機能の動作クロックである内部クロックを制御しま
す。クロック発生部で生成されたクロックをマシンクロックとよび , マシンクロッ
クの 1 周期をマシンサイクルとしています。また , 高速振動子から供給されるク
ロックを発振クロックとよび , 発振クロックの 2 分周をメインクロックとよびます。
低速振動子から供給されるクロックの 4 分周または 2 分周をサブクロック , PLL 発
振によるクロックを PLL クロックとよびます。
■ クロック
クロック発生部には発振回路が内蔵されており , 発振端子に振動子を接続することに
よって発振クロックを発生します。外部から発振端子に入力したクロックを発振ク
ロックとすることもできます。また , PLL クロック逓倍回路を内蔵しており , 発振ク
ロックの逓倍クロックを 5 種類発生できます。クロック発生部では , 発振安定待ち時間
の制御 , PLL クロック逓倍制御 , クロックセレクタによる内部クロックの切換え動作を
行います。
● 発振クロック (HCLK)
高速発振端子 (X0, X1) に振動子の接続または外部クロックの入力により発生させたク
ロックです。
● メインクロック (MCLK)
発振クロックを 2 分周したクロックです。タイムベースタイマとクロックセレクタへ
の入力クロックとなります。
● サブクロック (SCLK)
低速振動端子 (X0A, X1A) に振動子の接続または外部クロックの入力により発生させ
たクロックを 4 分周または 2 分周したクロックです。サブクロックの分周比は PLL/ サ
ブクロック制御レジスタ (PSCCR) の SCDS ビットで設定されます。時計タイマの動作
クロック , または低速のマシンクロックとしても使用できます。
● PLL クロック (PCLK)
発振クロックを PLL クロック逓倍回路 (PLL 発振回路 ) によって逓倍したクロックで
す。
逓倍率選択ビット (CKSCR: CS1, CS0, PSCCR: CS2) の設定によって 5 種類のクロッ
クから選択できます。
118
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第 6 章 クロック
6.1 クロック
MB90350E Series
● マシンクロック
CPU と周辺の動作クロックです。マシンクロックの 1 周期をマシンサイクル (1/φ) とし
ています。メインクロック , サブクロック , 5 種類の PLL クロックから 1 種類を選択で
きます。
< 注意事項 >
動作電圧が 5V の場合 , 発振クロックは 3 MHz ∼ 16 MHz の発振ができます。外部クロッ
クを入力する場合は 3 MHz ∼ 24 MHz の外部クロックを使用できます。CPU および周辺
機能の最大動作周波数は 24 MHz なので , 最大動作周波数を超える逓倍率を設定した場合
にはデバイスは正常に動作しません。したがって , 24 MHz の外部クロックを入力する場
合には , PLL クロックの逓倍率を 1 倍にのみ設定できます。PLL 発振は 4 MHz ∼ 24 MHz
の範囲で発振しますが , PLL 発振範囲は動作電圧および逓倍率によって異なります。詳細
は「データシート」を参照してください。
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119
第 6 章 クロック
6.1 クロック
MB90350E Series
■ クロック供給マップ
CPU や周辺機能の動作クロックとして , クロック発生部で生成したマシンクロックを
供給しています。メインクロックとサブクロック , および PLL クロックの切換え ( ク
ロックモード ) や PLL クロックの逓倍率の切換えは CPU と周辺機能の動作に影響しま
す。一部の周辺機能にはタイムベースタイマの分周出力が供給されており , 各周辺で動
作クロックを選択できるようになっています。
図 6.1-1 に , クロック供給マップを示します。
図 6.1-1 クロック供給マップ
周辺機能
4
時計タイマ
4
ウォッチドッグ
タイマ
タイムベースタイマ
クロック発生部
端子
2
3
4
クロック
発生回路
クロック
セレクタ
端子
4/2分周
8/16ビット
PPGタイマ0~F
端子
16ビット
リロードタイマ0~3
端子 TIN3, TIN1
6
PLL逓倍回路
PCLK(PLLクロック)
X0A
X1A
1
クロックセレクタ
CAN1
クロックモジュレータ
(サブクロック)
SCLK
X0
端子
クロック
発生回路
X1
端子
クロック
セレクタ
PPG4(PPG5),
PPG6(PPG7),
PPG8(PPG9),
PPGA(PPGB),
PPGC(PPGD),
PPGE(PPGF),
PPG9(PPG8),
PPGB(PPGA),
PPGD(PPGC),
PPGF(PPGE)
端子 TOT3, TOT1
端子 RX1
端子 TX1
A/Dコンバータ
(15チャネル)
端子 AN0~AN14
LIN-UART2, 3
端子 SIN2, SIN3
端子 SOT2, SOT3
端子 SCK2, SCK3
2分周
クロックセレクタ
MCLK
HCLK
(発振クロック) (メインクロック) (マシンクロック)
入出力タイマ
*
内蔵CR
発振クロック
アウトプット
コンペア0,1,4~7
CPU
端子 IN0, IN1,
IN4~IN7
フリーランタイマ0,1
*
インプット
キャプチャ0~7
クロックスーパバイザ
HCLK
MCLK
PCLK
SCLK
φ
φc
*
120
:
:
:
:
:
:
:
発振クロック
メインクロック
PLLクロック
サブクロック
マシンクロック
CAN0~CAN2クロック
MB90F356E(S), MB90F356TE(S), MB90F357E(S), MB90F357TE(S)
MB90356E(S), MB90356TE(S), MB90357E(S), MB90357TE(S)
I2C
4
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端子 IN0~IN7
端子 SDA
端子 SCL
発振安定待ち制御
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第 6 章 クロック
6.2 クロック発生部のブロックダイヤグラム
MB90350E Series
6.2
クロック発生部のブロックダイヤグラム
クロック発生部は , 次のブロックで構成されています。
• 発振クロック発生回路 / サブクロック発生回路
• PLL 逓倍回路
• クロックセレクタ
• クロック選択レジスタ (CKSCR)
• PLL/ サブクロック制御レジスタ (PSCCR)
• 発振安定待ち時間セレクタ
■ クロック発生部のブロックダイヤグラム
図 6.2-1 に , クロック発生部のブロックダイヤグラムを示します。
なお , スタンバイ制御回路 , タイムベースタイマの回路も含まれます。
図 6.2-1 クロック発生部のブロックダイヤグラム
低消費電力モード制御レジスタ(LPMCR)
STP
SLP
SPL
RST
TMD
CG1
CG0 予約
RST 端子
端子ハイインピー
ダンス制御回路
端子Hi-Z制御
内部リセット
発生回路
内部リセット
CPU間欠動作
サイクル
セレクタ
間欠サイクル選択
CPUクロック
制御回路
リセット(解除)
時計,スリープ,ストップ信号
スタンバイ
制御回路
2
CPU動作
クロック
時計,ストップ信号
割込み(解除)
周辺クロック
制御回路
周辺機能
動作クロック
サブクロック発振安定待ち解除
メインクロック発振安定待ち解除
クロック
発生部
動作クロック
セレクタ
マシン
クロック
2
CS2
PLL/サブクロック
制御レジスタ
(PSCCR):bit8
発振安定
待ち時間
セレクタ
2
PLL逓倍回路
SCM
MCM
WS1
WS0
SCS
MCS
CS1
CS0
クロック選択レジスタ(CKSCR)
クロック
セレクタ
X0 端子
2分周
発振クロック
(HCLK)
X1 端子
メインクロック
発振回路
512分周
4分周
2分周
2分周
タイムベースタイマ
4分周/
2分周
1024分周
2分周
2分周
2分周
4分周
ウォッチドッグタイマへ
サブクロック
(SCLK)
クロック
セレクタ
X0A 端子
メイン
クロック
8分周
2分周
2分周
時計タイマ
X1A 端子
サブクロック
発振回路
SCDS
PLL/サブクロック
制御レジスタ
(PSCCR):bit10
*
内蔵CR
発振クロック
クロックスーパバイザ *
* : MB90F356E(S), MB90F356TE(S), MB90F357E(S), MB90F357TE(S)
MB90356E(S), MB90356TE(S), MB90357E(S), MB90357TE(S)
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第 6 章 クロック
6.2 クロック発生部のブロックダイヤグラム
MB90350E Series
● メインクロック発振回路
高速発振端子に振動子の接続または外部クロックの入力により発振クロック (HCLK)
を発生します。
● サブクロック発振回路
低速発振端子 (X0A, X1A) に振動子の接続または外部クロックの入力によりサブク
ロック (SCLK) を発生します。
● PLL 逓倍回路
PLL 発振で発振クロックを逓倍して , PLL クロック (PCLK) としてクロックセレクタに
供給します。
● クロックセレクタ
メインクロック , サブクロック , 5 種類の PLL クロックから CPU および周辺機能に供
給するクロックを選択します。
● クロック選択レジスタ (CKSCR)
発振クロックと PLL クロックの切換え , メインクロックとサブクロックの切換え , 発
振安定待ち時間の選択 , および PLL クロックの逓倍率の選択を行います。
● PLL/ サブクロック制御レジスタ (PSCCR)
PLL クロックの逓倍率の選択 ( クロック選択レジスタの CS0 ビット , CS1 ビットと本
レジスタの CS2 ビットの設定によって選択されます ), およびサブクロック分周比の設
定 (4 分周 /2 分周 ) を行います。
● 発振安定待ち時間セレクタ
発振クロックの発振安定待ち時間を選択します。4 種類のタイムベースタイマ出力から
選択します。
122
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第 6 章 クロック
6.2 クロック発生部のブロックダイヤグラム
MB90350E Series
6.2.1
クロック発生部のレジスタ
クロック発生部のレジスタを説明します。
■ クロック発生部のレジスタと初期値の一覧
図 6.2-2 クロック選択レジスタと初期値の一覧
bit 15
14
13
12
11
10
9
8
クロック選択レジスタ(CKSCR)
1
1
1
1
1
1
0
0
PLL/サブクロック制御レジスタ(PSCCR)
─
─
─
─
0
0
0
0
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123
第 6 章 クロック
6.3 クロック選択レジスタ (CKSCR)
MB90350E Series
クロック選択レジスタ (CKSCR)
6.3
クロック選択レジスタ (CKSCR) は , メインクロック , サブクロック , PLL クロック
の切換え , 発振安定待ち時間の選択 , および PLL クロックの逓倍率の選択を行いま
す。
■ クロック選択レジスタ (CKSCR)
図 6.3-1 クロック選択レジスタ (CKSCR)
bit 15
14
13
12
11
10
9
8
初期値
アドレス SCM MCM WS1 WS0 SCS MCS CS1 CS0 11111100B
0000A1H
R
R R/W R/W R/W R/W R/W R/W
CS2(PSCCR レジスタ : bit8)
bit9
bit8
CS2
CS1
CS0
0
0
0
逓倍率選択ビット
() 内は発振クロック (HCLK) 周波数
4 MHz 時の算出例
1 × HCLK (4 MHz)
0
0
1
2 × HCLK (8 MHz)
0
1
0
3 × HCLK (12 MHz)
0
1
1
4 × HCLK (16 MHz)
1
1
0
6 × HCLK (24 MHz)
1
1
1
設定禁止
bit10
MCS
PLL クロック選択ビット
0
PLL クロックを選択
1
メインクロックを選択
bit11
SCS
0
サブクロック選択ビット
サブクロックを選択
1 メインクロックを選択
bit13 bit12
WS1 WS0
発振安定待ち時間選択ビット
( ) 内は発振クロック (HCLK) 周波数 4 MHz 時の算出例
0
0
210/HCLK( 約 256 μs)
0
1
213/HCLK( 約 2.05 ms)
1
0
217/HCLK( 約 32.77 ms)
1
1
215/HCLK( 約 8.19 ms, パワーオンリセット以外 )
216/HCLK( 約 16.38 ms, パワーオンリセットのみ )
bit14
MCM
PLL クロック動作フラグビット
0
PLL クロックで動作中
1
メインクロックまたはサブクロックで動作中
bit15
HCLK
R/W
R
124
: 発振クロック
: リード / ライト可能
: リードオンリ
: 初期値
SCM
サブクロック動作フラグビット
0
サブクロックで動作中
1
メインクロックまたは PLL クロックで動作中
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第 6 章 クロック
6.3 クロック選択レジスタ (CKSCR)
MB90350E Series
表 6.3-1 クロック選択レジスタ (CKSCR) の機能 (1 / 3)
ビット名
機 能
SCM:
bit15 サブクロック動作
フラグビット
マシンクロックとして , メインクロックまたはサブクロックのどちらが選択されて
いるかを表示します。
• サブクロック動作フラグビット (CKSCR: SCM) が "0", サブクロック選択ビット
(CKSCR: SCS) が "1" の場合は , サブクロックからメインクロックへの移行期間中
であることを示します。また , サブクロック動作フラグビット (CKSCR:SCM) が
"1", サブクロック選択ビット (CKSCR:SCS) が "0" の場合は , メインクロックから
サブクロックへの移行期間中であることを示します。
• 書込みは動作に影響しません。
マシンクロックとして , メインクロックまたは PLL クロックのどちらが選択されて
いるかを示します。
MCM:
• PLL クロック動作フラグビット (CKSCR: MCM) が "1" で , PLL クロック選択ビッ
bit14 PLL クロック動作
ト (CKSCR: MCS) が "0" の場合は , PLL クロック発振安定待ち時間中であること
フラグビット
を示します。
• 書込みは動作に影響しません。
WS1, WS0:
bit13,
bit12 発振安定待ち時間
選択ビット
CM44-10140-5
ストップモード解除時 , サブクロックモードからメインクロックモードへの移行時 ,
およびサブクロックモードから PLL クロックモードへの移行時の発振クロックの発
振安定待ち時間を選択します。
4 種類のタイムベースタイマ出力から選択します。
すべてのリセットにより初期値に戻ります。
( 注意事項 )
発振安定待ち時間は , 使用されている振動子に合わせて適切な時間を設定してく
ださい。詳しくは , 「8.2 リセット要因と発振安定待ち時間」を参照してくださ
い。
メインクロックモードから PLL クロックモードに切り換えた場合の発振安定待
ち時間は , 214/HCLK ( 発振クロック周波数 4 MHz で動作している場合 : 約 4.1 ms)
固定です。サブクロックモードから PLL クロックモードに切り換えた場合および
PLL ストップモードから PLL クロックモードに復帰する場合の発振安定待ち時
間は , 本ビットに設定された値に従います。
PLL クロック発振安定待ち時間は , 214/HCLK 以上必要ですので , サブクロック
モードから PLL クロックモードに切り換える場合および PLL ストップモードに
移行する場合は , 本ビットには 10B または 11B を設定してください。
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125
第 6 章 クロック
6.3 クロック選択レジスタ (CKSCR)
MB90350E Series
表 6.3-1 クロック選択レジスタ (CKSCR) の機能 (2 / 3)
ビット名
機 能
SCS:
bit11 サブクロック選択
ビット
マシンクロックとして , メインクロックまたはサブクロックのどちらを選択するか
を設定します。
• メインクロックからサブクロックに切り換えた場合は (CKSCR: SCS=1 → 0) , サブ
クロックに同期をとって 1/SCLK ( 発振クロック周波数 32.768 kHz, 4 分周設定で
動作している場合 : 約 130 μs) サブクロックモードに切り換わります。
• サブクロックからメインクロックに切り換えた場合は (CKSCR: SCS=0 → 1) , メイ
ンクロックの発振安定待ち時間が発生した後にメインクロックモードに切り換わ
ります。タイムベースタイマは自動的にクリアされます。
すべてのリセットにより初期値に戻ります。
( 注意事項 )
• MCS ビット , SCS ビットがともに "0" の場合には SCS ビットが優先され , サ
ブクロックモードに設定されます。
• サブクロック選択ビット (CKSCR: MCS) および PLL クロック選択ビット
(CKSCR: SCS) ともに "0" の場合にはサブクロックが優先されます。
• メインクロックからサブクロックに切り換える場合は (CKSCR: SCS=1 → 0) ,
タイムベースタイマの割込み許可ビット (TBTC: TBIE) , または割込みレベル
マスクレジスタ (ILM: ILM2 ∼ ILM0) により , タイムベースタイマ割込みを禁
止してから書き込んでください。
• 電源投入時 , またはストップモードからの解除時は , サブクロックの発振安定
待ち時間 214/SCLK ( 発振クロック周波数 32.768 kHz, 4 分周設定で動作してい
る場合 : 約 2 s) が発生します。したがって , その間にメインクロックモードか
らサブクロックモードに切り換えた場合には発振安定待ち時間が発生します。
マシンクロックとして , メインクロックまたは PLL クロックのどちらを選択するか
を設定します。
メインクロックから PLL クロックに切り換えた場合は (CKSCR: MCS=1 → 0) , PLL
クロックの発振安定待ち時間が発生した後に PLL クロックモードに移行します。タ
イムベースタイマは自動的にクリアされます。メインクロックモードから PLL ク
ロックモードに切り換えた場合の発振安定待ち時間は , 214/HCLK ( 発振クロック周
波数 4 MHz で動作している場合 : 約 4.1 ms) 固定です。サブクロックモードから PLL
MCS:
クロックモードに切り換えた場合の発振安定待ち時間は , 発振安定待ち時間選択
bit10 PLL クロック選択 ビット (CKSCR: WS1, WS0) に設定された値に従います。
ビット
すべてのリセットにより初期値に戻ります。
( 注意事項 )
• MCS ビット , SCS ビットがともに "0" の場合には SCS ビットが優先され , サ
ブクロックモードに設定されます。
• メインクロックから PLL クロックに切り換える場合は (CKSCR: MCS=1 → 0) ,
タイムベースタイマの割込み許可ビット (TBTC: TBIE) , または割込みレベル
マスクレジスタ (ILM: ILM2 ∼ ILM0) により , タイムベースタイマ割込みを禁
止してから書き込んでください。
126
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第 6 章 クロック
6.3 クロック選択レジスタ (CKSCR)
MB90350E Series
表 6.3-1 クロック選択レジスタ (CKSCR) の機能 (3 / 3)
ビット名
機 能
•
•
•
bit9, CS1, CS0:
bit8 逓倍率選択ビット
PLL/ サブクロック制御レジスタ (PSCCR) の CS2 ビットとともに PLL クロックの
逓倍率を選択するビットです。
PLL クロックの逓倍率は 5 種類から選択できます。
すべてのリセットにより初期値に戻ります。
CS0, CS1 および CS2 の設定
CS2
CS1
CS0
PLL クロック逓倍率
0
0
0
×1
0
0
1
×2
0
1
0
×3
0
1
1
×4
1
1
0
×6
1
1
1
設定禁止
( 注意事項 )
• CS2 ∼ CS0 を 111B に設定することは禁止です。
• PSCCR: CS2 が "1" に設定されている場合 , CKSCR: CS1, CS0 に 11B を設定し
ないでください。
• PLL クロックが選択されている場合 (CKSCR: MCS=0) には書込みが抑止され
ます。逓倍率を書き換える場合は , いったん PLL クロック選択ビット
(CKSCR: MCS) に "1" を書き込んだ後に逓倍率選択ビット (CKSCR: CS1, CS0)
を書き換えてから PLL クロック選択ビット (CKSCR: MCS) を "0" に戻してく
ださい。
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127
第 6 章 クロック
6.4 PLL/ サブクロック制御レジスタ (PSCCR)
MB90350E Series
PLL/ サブクロック制御レジスタ (PSCCR)
6.4
PLL/ サブクロック制御レジスタは , PLL の逓倍率およびサブクロックの分周比を選
択します。本レジスタは書込み専用です。読出し値は全ビット "1" となります。
■ PLL/ サブクロック制御レジスタ (PSCCR)
図 6.4-1 に PLL/ サブクロック制御レジスタ (PSCCR) の構成を , 表 6.4-1 に PLL/ サブク
ロック制御レジスタ (PSCCR) の各ビットの機能について説明します。
図 6.4-1 PLL/ サブクロック制御レジスタ (PSCCR) の構成
bit
アドレス
0000CFH
15
14
13
12
11
10
9
8
−
−
−
−
予約
SCDS
予約
CS2
−
−
−
−
W
W
W
W
初期値
XXXX0000B
bit8
CS2
逓倍率選択ビット
0
「6.3 クロック選択レジスタ (CKSCR)」
を参照してください。
1
bit9
予約
0
予約ビット
常に "0" を書き込んでください。
読出し値は常に "1" です。
bit10
SCDS
サブクロック分周選択ビット
0
4 分周
1
2 分周
bit11
予約
0
W
X
−
予約ビット
常に "0" を書き込んでください。
読出し値は常に "1" です。
: ライトオンリ
: 不定値
: 未使用
: 初期値
128
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第 6 章 クロック
6.4 PLL/ サブクロック制御レジスタ (PSCCR)
MB90350E Series
表 6.4-1 PLL/ サブクロックコントロールレジスタ (PSCCR) の各ビットの機能説明
ビット名
機
能
bit15
∼
bit12
未使用 ビット
これらのビットは使用しません。
• これらのビットへの書込みは何の効果もありません。
• 読出し値は常に "1" です。
bit11
予約ビット
•
•
bit10
SCDS:
サブクロック
分周選択ビット
サブクロックの分周比を選択します。
• "0" を書き込んだ場合 : 4 分周が選択されます。
• "1" を書き込んだ場合 : 2 分周が選択されます。
• 読出し値は常に "1" です。
• すべてのリセット要因で "0" に初期化されます。
bit9
予約ビット
•
•
常に "0" を書き込んでください。
読出し値は常に "1" です。
•
このビットとクロック選択レジスタ (CKSCR) の CS1, CS0 ビットで PLL の逓倍率
を決めます。
bit8
CS2:
逓倍率選択
ビット
常に "0" を書き込んでください。
読出し値は常に "1" です。
CS2
CS1
CS0
PLL クロック逓倍率
0
0
0
×1
0
0
1
×2
0
1
0
×3
0
1
1
×4
1
1
0
×6
1
1
1
設定禁止
• 読出し値は常に "1" です。
• すべてのリセット要因で "0" に初期化されます。
( 注意事項 )
MCS または MCM ビットが "0" のとき , このビットの値を変えないでください。
メインクロックモード時に変更してください。
• CS2 ∼ CS0 を 111B に設定しないでください。
CKSCR: CS1, CS0 が 11B に設定されている場合 , 本ビットには "1" を設定しない
でください。
ただし , PSCCR は書込み専用レジスタです。読出し値は書込み値とは異なります。
リードモディファイライト (RMW) 系命令 (SETB/CLRB 命令など ) を使用しないでくだ
さい。
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129
第 6 章 クロック
6.5 クロックモード
6.5
MB90350E Series
クロックモード
クロックモードには , メインクロックモード , サブクロックモード , PLL クロック
モードがあります。
■ クロックモード
● メインクロックモード
メインクロックモードは , CPU および周辺リソースの動作クロックとして高速発振端
子 (X0, X1) に振動子を接続, または外部クロックを入力して発生させたクロック (発振
クロック ) を 2 分周したクロックを使用します。
● サブクロックモード
サブクロックモードは , CPU および周辺リソースの動作クロックとして低速振動端子
(X0A, X1A) に振動子を接続 , または外部クロックを入力して発生させたクロックを
4/2 分周したクロックを使用します。サブクロックの分周比は PLL/ サブクロック制御
レジスタ (PSCCR) の SCDS ビットで選択できます。
● PLL クロックモード
PLL クロックモードは , CPU および周辺リソースの動作クロックとして発振クロック
を PLL クロック逓倍回路 (PLL 発振回路 ) によって逓倍したクロックを使用します。
PLL クロックの逓倍率は , クロック選択レジスタ (CKSCR: CS1, CS0) および PLL/ サブ
クロック制御レジスタ (PSCCR: CS2) で設定します。
■ クロックモードの移行
クロックモードは , PLL クロック選択ビット (CKSCR: MCS) およびサブクロック選択
ビット (CKSCR: SCS) の設定によって , メインクロックモード , サブクロックモード ,
PLL クロックモードに移行します。
● メインクロックモードから PLL クロックモードへの移行
PLL クロック選択ビット (CKSCR: MCS) を "1" から "0" に書き換えた場合は , PLL 発振
安定待ち時間 (214/HCLK) の後にメインクロックから PLL クロックに移行します。
● PLL クロックモードからメインクロックモードへの移行
PLL クロック選択ビット (CKSCR: MCS) を "0" から "1" に書き換えた場合は , PLL ク
ロックとメインクロックのエッジが一致するタイミング (1PLL ∼ 12PLL クロック後 )
で PLL クロックからメインクロックに切り換わります。
● メインクロックモードからサブクロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を"1"から"0"に書き換えた場合は, サブクロッ
クのエッジが検出されたタイミングでメインクロックからサブクロックに移行しま
す。
● サブクロックモードからメインクロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を "0" から "1" に書き換えた場合は , メインク
ロック発振安定待ち時間後にサブクロックからメインクロックに移行します。
130
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第 6 章 クロック
6.5 クロックモード
MB90350E Series
● PLL クロックモードからサブクロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を "1" から "0" に書き換えた場合は , PLL クロッ
クからサブクロックに移行します。
● サブクロックモードから PLL クロックモードへの移行
サブクロック選択ビット (CKSCR: SCS) を "0" から "1" に書き換えた場合は , メインク
ロック発振安定待ち時間後にサブクロックから PLL クロックに移行します。
■ PLL クロック逓倍率の選択
逓倍率選択ビット (CKSCR: CS1, CS0, PSCCR: CS2) に 000B ∼ 011B, 110B の値を書き込
むことによって , 5 種類 (1 倍∼ 4 倍 , および 6 倍 ) の PLLクロック逓倍率を設定できます。
■ マシンクロック
PLL 逓倍回路から出力される PLL クロック , メインクロック , サブクロックがマシン
クロックとなります。このマシンクロックが CPU および周辺機能に供給されます。メ
インクロック , PLL クロック , サブクロックはサブクロック選択ビット (CKSCR:SCS)
および PLL クロック選択ビット (CKSCR:MCS) への書込みによりいずれかを選択でき
ます。
< 注意事項 >
• マシンクロックは , PLL クロック選択ビット (CKSCR: MCS) およびサブクロック選択
ビット (CKSCR: SCS) を書き換えてもすぐには切り換わりません。マシンクロックに
依存する周辺機能を操作する場合は , マシンクロックを切り換えた後に PLL クロック
動作フラグビット (CKSCR: MCM) またはサブクロック動作フラグビット (CKSCR:
SCM) の値を参照して, マシンクロックが確実に切り換わったことを確認してから操作
してください。
• PLL クロック選択ビット (CKSCR: MCS) が "0" (PLL クロックモード ) で , サブクロッ
ク選択ビット (CKSCR: SCS) が "0" ( サブクロックモード ) の場合は , SCS ビットが優
先されてサブクロックモードとなります。
• クロックモードを切り換えた場合 , 切換えが完了するまでは , ほかのクロックモードお
よび低消費電力モードへ切り換えないでください。切換えの完了はクロック選択レジ
スタ (CKSCR) の MCM ビットおよび SCM ビットを参照して確認してください。切換
えが完了する前に , ほかのクロックモードおよび低消費電力モードへ切り換えた場合
には切り換わらない場合があります。
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131
第 6 章 クロック
6.5 クロックモード
MB90350E Series
図 6.5-1 に , マシンクロック選択の状態遷移図を示します。
図 6.5-1 マシンクロック選択の状態遷移図
Main
MCS = 1
MCM = 1
SCS = 1
SCM = 1
CS1, CS0 = xxB
CS2=x
(9)
(11)
(1)
Main --> Sub
MCS = 1
MCM = 1
SCS = 0
SCM = 1
CS1, CS0 = xxB
CS2=x
(18)
(12)
Sub --> Main
MCS = 1
MCM = 1
SCS = 1
SCM = 0
CS1, CS0 = xxB
CS2=x
(7)
Main --> PLLx
MCS = 0
MCM = 1
SCS = 1
SCM = 1
CS1, CS0 = xxB
CS2=x
(8)
(8)
(8)
(8)
(8)
132
(10)
PLL1 --> Main
MCS = 1
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 00B
CS2=0
PLL2 --> Main
MCS = 1
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 01B
CS2=0
PLL3 --> Main
MCS = 1
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 10B
CS2=0
PLL4 --> Main
MCS = 1
MCM = 0
SCS = 1
SCM= 1
CS1, CS0 = 11B
CS2=0
PLL6 --> Main
MCS = 1
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 10B
CS2=1
(2)
(3)
(4)
(5)
(6)
(7)
(7)
(7)
(7)
(7)
(11)
(10)
PLL1: Multiplied
MCS = 0
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 00B
CS2=0
PLL2: Multiplied
MCS = 0
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 01B
CS2=0
PLL3: Multiplied
MCS = 0
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 10B
CS2=0
PLL4: Multiplied
MCS = 0
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 11B
CS2=0
PLL6: Multiplied
MCS = 0
MCM = 0
SCS = 1
SCM = 1
CS1, CS0 = 10B
CS2=1
Sub
MCS = X
MCM = 1
SCS = 0
SCM = 0
CS1, CS0 = xxB
CS2=x
(9)
(13)
(14)
(15)
(16)
(17)
(9)
(9)
(9)
(9)
(9)
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Sub --> PLL
MCS = 0
MCM = 1
SCS = 1
SCM = 0
CS1, CS0 = xxB
CS2=0
PLL1 --> Sub
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS = 00B
CS2=0
(19)
PLL2 --> Sub (19)
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS0 = 01B
CS2=0
PLL3 --> Sub (19)
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS0 =10B
CS2=0
PLL4 --> Sub (19)
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS0 = 11B
CS2=0
PLL6 --> Sub (19)
MCS = 1
MCM = 0
SCS = 0
SCM = 1
CS1, CS0 =10B
CS2=1
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第 6 章 クロック
6.5 クロックモード
MB90350E Series
(1)
MCS ビットに "0" を書き込む
(2)
PLL クロック発振安定待ち終了 & CS1, CS0= 00B & CS2= 0
(3)
PLL クロック発振安定待ち終了 & CS1, CS0= 01B & CS2= 0
(4)
PLL クロック発振安定待ち終了 & CS1, CS0= 10B & CS2= 0
(5)
PLL クロック発振安定待ち終了 & CS1, CS0= 11B & CS2= 0
(6)
PLL クロック発振安定待ち終了 & CS1, CS0= 10B & CS2= 1
(7)
MCS ビットに "1" を書き込む ( リセットを含む )
(8)
PLL クロックとメインクロックの同期タイミング
(9)
SCS ビットに "0" を書き込む
(10)
(11)
メインクロックとサブクロックの同期タイミング
SCS ビットに "1" を書き込む (MCS)
(12)
(13)
メインクロック発振安定待ち終了
メインクロック発振安定待ち終了 & CS1, CS0= 00B & CS2= 0
(14)
メインクロック発振安定待ち終了 & CS1, CS0= 01B & CS2= 0
(15)
メインクロック発振安定待ち終了 & CS1, CS0= 10B & CS2= 0
(16)
メインクロック発振安定待ち終了 & CS1, CS0= 11B & CS2= 0
(17)
メインクロック発振安定待ち終了 & CS1, CS0= 10B & CS2= 1
(18)
SCS ビットに "1" を書き込む (MCS)
(19)
PLL クロックとサブクロックの同期タイミング
MCS
MCM
SCS
SCM
CS1, CS0
CS2
: クロック選択レジスタ (CKSCR) のマシンクロック選択ビット
: クロック選択レジスタ (CKSCR) のマシンクロック表示ビット
: クロック選択レジスタ (CKSCR) のマシンクロック表示ビット ( サブ )
: クロック選択レジスタ (CKSCR) のマシンクロック選択ビット ( サブ )
: クロック選択レジスタ (CKSCR) のマシンクロック
: PLL/ サブクロック制御レジスタ (PSCCR) の逓倍率選択ビット
< 注意事項 >
• マシンクロックの初期値はメインクロック (CKSCR: MCS=1, SCS=1) です。
• SCS, MCS ともに "0" のときは SCS が優先されてサブクロックが選択されます。
• サブクロックモードからPLLクロックモードに切り換えるときは, CKSCR: WS1, WS0
を 10B または 11B に設定してください。
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133
第 6 章 クロック
6.6 発振安定待ち時間
MB90350E Series
発振安定待ち時間
6.6
発振クロックが停止している電源投入時 , あるいはストップモードからの復帰時に
は , 発振開始後 , 発振クロックが安定するまでの時間 ( 発振安定待ち時間 ) が必要と
なります。また , クロックモードをメインクロックモードから PLL クロックモード ,
メインクロックモードからサブクロックモード , サブクロックモードからメインク
ロックモード , サブクロックモードから PLL クロックに切り換えた場合にも発振安
定待ち時間が必要です。
■ 発振安定待ち時間の動作
セラミックや水晶などの振動子は , 発振を開始してから安定した固有の振動数 ( 発振周
波数 ) になるまでに数 ms から数十 ms の時間が必要です。したがって , 発振開始直後
は , いったん CPU の動作を禁止して , 発振安定待ち時間の経過後に発振が安定した時
点で CPU にマシンクロックを供給するようにします。ただし , 振動子の種類 ( セラミッ
ク , 水晶など ) によって発振安定待ち時間は異なります。使用する振動子に合わせて適
切な発振安定待ち時間を選択してください。発振安定待ち時間は , クロック選択レジス
タ (CKSCR) で設定できます。
クロックモードをメインクロックから PLL クロック , メインクロックからサブクロッ
ク , サブクロックからメインクロック , サブクロックから PLL クロックに切り換えた
場合には , 発振安定待ち時間の間 , CPU は切換え前のクロックで動作しています。発振
安定待ち時間が経過すると , 各クロックモードに切り換わります。図 6.6-1 に , 発振安
定待ち時間直後の動作を示します。
図 6.6-1 発振安定待ち時間直後の動作
振動子の発振時間
発振安定待ち時間
通常動作開始または
PLL クロック / サブクロック
への切換え
X1
発振開始
134
発振安定
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第 6 章 クロック
6.7 振動子および外部クロックの接続
MB90350E Series
6.7
振動子および外部クロックの接続
MB90350E シリーズはシステムクロック発生回路を内蔵しており , 発振端子に振動
子を接続することによって内部クロックを発生します。外部から発振端子に入力し
たクロックを発振クロックとすることもできます。
■ 振動子および外部クロックの接続
● 水晶振動子またはセラミック振動子の接続例
図 6.7-1 水晶振動子またはセラミック振動子の接続例
X0
X1
C1
MB90350E シリーズ
C2
X0A
X1A
C3
C4
● 外部クロックの接続例
図 6.7-2 外部クロックの接続例
X0
~
開放
X1
MB90350E シリーズ
X0A
~
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開放
X1A
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135
第 6 章 クロック
6.7 振動子および外部クロックの接続
136
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第7章
クロックスーパバイザ
クロックスーパバイザの機能と動作について説明
します。
7.1 クロックスーパバイザの概要
7.2 クロックスーパバイザの構成
7.3 クロックスーパバイザのレジスタ
7.4 クロックスーパバイザの動作説明
7.5 クロックスーパバイザ使用上の注意
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137
第 7 章 クロックスーパバイザ
7.1 クロックスーパバイザの概要
7.1
MB90350E Series
クロックスーパバイザの概要
クロックスーパバイザは , メインクロックおよびサブクロック ( 型格に S サフィッ
クスがない製品のみ ) の発振を監視して発振停止となった場合に , 内蔵の CR 発振回
路で生成される CR クロックに切り換わることによって暴走することを防止します。
■ クロックスーパバイザの概要
• メインクロックおよびサブクロック発振を監視して , 発振が停止したことを検出す
ると内部リセットを発生し , 内蔵の CR クロックに切り換えます ( サブクロックのク
ロックは CR クロックの 2 分周となります ) 。
リセット要因が , クロックスーパバイザのリセットなのか , あるいは他のリセット
要因によるものかはリセット要因レジスタ (RSRR) にて確認できます。
• メインクロックの発振停止が検出されるのは , メインクロックの立上りエッジが ,
CR クロックで 4 サイクルの間検出されなかった場合です。したがって , メインク
ロックの周期が CR クロックの 4 サイクル以上の場合 , メインクロックの発振停止
を検出してしまう可能性があります。
• サブクロックの発振停止が検出されるのは , サブクロックの立上りエッジが , CR ク
ロックで 32 サイクルの間検出されなかった場合です。したがって , サブクロックの
周期が CR クロックの 32 サイクル以上の場合 , サブクロックの発振停止を検出して
しまう可能性があります。
• メインクロックおよびサブクロックの監視は , それぞれ独立して禁止 ( 監視禁止 ) で
きます。
• メインクロックモード中にサブクロックが停止した場合は , すぐにリセットを発生
せずにサブクロックモードへ遷移した後に発生します。
レジスタ設定によりリセット出力を禁止することが可能です。
• メインクロックおよびサブクロックのストップモード時はクロック停止となりま
すが , その間クロックの監視は禁止状態 ( 監視禁止 ) となります。
<注意事項>
CR クロックの周期などはデータシートを参照してください。
138
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第 7 章 クロックスーパバイザ
7.2 クロックスーパバイザの構成
MB90350E Series
7.2
クロックスーパバイザの構成
クロックスーパバイザは , 以下のブロックで構成されています。
• 制御回路
• CR 発振回路
• メインクロック監視
• サブクロック監視
• メインクロック選択
• サブクロック選択
• CSV 制御レジスタ (CSVCR)
■ クロックスーパバイザのブロックダイヤグラム
クロックスーパバイザのブロックダイヤグラムを図 7.2-1 に示します。
図 7.2-1 クロックスーパバイザのブロックダイヤグラム
内部バス
CSV制御レジスタ(CSVCR)
制御回路
許可
許可
CR発振回路
検出
メイン
クロック監視
許可
内部リセット
サブ
選択
検出
サブ
クロック監視
メイン
クロック
選択
CRクロック
メインクロック
(X0/X1より)
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内部メイン
クロック
PLL回路
セレクタ
1/2
サブクロック
(X0A/X1Aより)
メイン
選択
サブ
クロック
選択
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内部サブ
クロック
139
第 7 章 クロックスーパバイザ
7.2 クロックスーパバイザの構成
MB90350E Series
● 制御回路
CSV 制御レジスタ (CSVCR) の情報により , 各種クロックおよびリセットなどの制御を
行います。
● CR 発振回路
内蔵 CR 発振回路です。制御回路の制御信号により発振 ON/OFF の制御が可能です。
クロック停止検出後の内部クロックとしても使用します。
● メインクロック監視
メインクロックの停止を監視します。
● サブクロック監視
サブクロックの停止を監視します。
● メインクロック選択
メインクロックの停止を検出したときに , CR クロックを内部メインクロックとして出
力します。
● サブクロック選択
サブクロックの停止を検出したときに , CR クロックを分周したクロックを内部サブク
ロックとして出力します。
● CSV 制御レジスタ (CSVCR)
クロックの監視および CR クロックの制御や停止検出の情報を確認します。
140
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第 7 章 クロックスーパバイザ
7.3 クロックスーパバイザのレジスタ
MB90350E Series
7.3
クロックスーパバイザのレジスタ
クロックスーパバイザのレジスタについて説明します。
■ クロックスーパバイザのレジスタ一覧
クロックスーパバイザのレジスタを図 7.3-1 に示します。
図 7.3-1 クロックスーパバイザのレジスタ
クロックスーパバイザ制御レジスタ (CSVCR)
bit
アドレス
000FEAH
7
6
5
4
3
2
1
0
予約
MM
SM
RCE
MSVE
SSVE
SRST
予約
R/W
R
R
R/W
R/W
R/W
R/W
R/W
初期値
00011100B
R/W : リード / ライト可能
R
: リードオンリ
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141
第 7 章 クロックスーパバイザ
7.3 クロックスーパバイザのレジスタ
MB90350E Series
クロックスーパバイザ制御レジスタ (CSVCR)
7.3.1
クロックスーパバイザ制御レジスタ (CSVCR) は , 各機能の許可および状態の確認を
行うレジスタです。
■ クロックスーパバイザ制御レジスタ (CSVCR)
図 7.3-2 クロックスーパバイザ制御レジスタ (CSVCR)
bit
アドレス
000FEAH
7
6
5
4
予約
MM
SM
RCE
R/W
R
R
R/W
予約
0
SRST
0
1
3
2
1
MSVE SSVE SRST
R/W
R/W
R/W
0
予約
初期値
00011100B
R/W
予約ビット
必ず“0”に設定してください。
リセット発生許可ビット *
リセットを発生しません。
リセットを発生します。
*: メインクロックモードからサブクロックモードへの遷移時に既に
サブクロックの停止を検出していた場合
SSVE
0
1
サブクロック監視許可ビット
サブクロック監視禁止
サブクロック監視許可
MSVE
0
1
メインクロック監視許可ビット
メインクロック監視禁止
メインクロック監視許可
ROE
0
1
CRクロック発振許可
CRクロック発振停止
CRクロック発振許可
SM
0
1
サブクロック停止検出ビット
サブクロックの停止を未検出
サブクロックの停止を検出
MM
0
1
メインクロック停止検出ビット
メインクロックの停止を未検出
メインクロックの停止を検出
予約
0
予約ビット
必ず“0”に設定してください。
R/W:リード/ライト可能
R :リードオンリ
予約:予約ビット
:初期値
142
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第 7 章 クロックスーパバイザ
7.3 クロックスーパバイザのレジスタ
表 7.3-1 クロックスーパバイザ制御レジスタ (CSVCR) の各ビットの機能説明
ビット名
機 能
予約ビットです。
このビットへは必ず "0" を書き込んでください。また , 読出し値は常に "0" です。
bit7
予約ビット
bit6
読出し専用のビットでメインクロック発振の停止を検出したことを示すビットです。
MM:
"0" に設定された場合:メインクロック発振の停止を検出していない状態。
メインクロック "1" に設定された場合:メインクロック発振の停止を検出した状態。
停止検出ビット
このビットへの "1" の書込みは動作に影響を与えません。
bit5
読出し専用のビットでサブクロック発振の停止を検出したことを示すビットです。
SM:
"0" に設定された場合:サブクロック発振の停止を検出していない状態。
サブクロック
"1" に設定された場合:サブクロック発振の停止を検出した状態。
停止検出ビット
このビットへの "1" の書込みは動作に影響を与えません。
bit4
RCE:
CR 発振許可
ビット
bit3
メインクロック発振の監視を許可するビットです。
MSVE:
"0" に設定した場合:メインクロック監視の禁止。
メインクロック
"1" に設定した場合:メインクロック監視の許可。
監視許可ビット
このビットはパワーオンリセットでのみ "1" に設定されます。
bit2
サブクロック発振の監視を許可するビットです。
SSVE:
"0" に設定した場合:サブクロック監視の禁止。
サブクロック
"1" に設定した場合:サブクロック監視の許可。
監視許可ビット
このビットはパワーオンリセットでのみ "1" に設定されます。
bit1
SRST:
リセット発生
許可ビット
サブモードへの遷移時にリセット出力を許可するビットです。
"0" に設定した場合:メインクロックモード中にサブクロックが停止している状態で ,
サブクロックモードへ遷移した際にリセットを発生しません。
"1" に設定した場合:メインクロックモード中にサブクロックが停止している状態で ,
サブクロックモードへ遷移した際にリセットを発生します。
bit0
予約ビット
予約ビットです。
このビットへは必ず "0" を書き込んでください。また , 読出し値は常に "0" です。
CR 発振を許可するビットです。
"0" に設定した場合:発振禁止
"1" に設定した場合:発振許可
このビットに "0" を書き込む際は , あらかじめクロック監視機能が禁止となっており ,
かつ MM, SM ビットが "0" であることを確認してください。
<注意事項>
電源投入時 , クロックスーパバイザはメインクロックの発振安定待ち時間を経過した後 ,
監視を開始します。したがって , メインクロックの発振安定待ち時間以上動作していない
とクロックスーパバイザは動作しません。
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143
第 7 章 クロックスーパバイザ
7.4 クロックスーパバイザの動作説明
7.4
MB90350E Series
クロックスーパバイザの動作説明
クロックスーパバイザの動作を説明します。
■ クロックスーパバイザの動作
クロックスーパバイザはメインクロックおよびサブクロックの発振を監視し , 一定期
間のクロック停止を検出すると , 動作クロックを CR クロックに切り換え , リセットを
発生します。
以下に , 各クロックモード時の動作について説明します。
● メインクロックモード時のメインクロック発振停止
メインクロックモード中にメインクロックの発振が停止と判断される条件は , メイン
クロックの立上りが CR クロックで 4 サイクルの期間検出されなかった場合です。
メインクロックの停止を検出するとリセットを発生し , メインクロックは CR クロック
に切り換わります。
メインクロックの発振停止の検出を CR クロックで行っているため , メインクロックが
低速 (CR クロックの 4 サイクル以上 ) になるとメインクロックの停止を検出してしま
う可能性があります。
また , ストップモード時はメインクロックの検出は行いません。
● メインクロックモード時のサブクロック発振停止 ( 型格に S サフィックスがない製品のみ )
メインクロックモード中にサブクロックの発振が停止と判断される条件は , サブク
ロックの立上りが CR クロックで 32 サイクルの期間検出されなかった場合です。
メインクロックモード中はサブクロックの停止を検出してもすぐにリセットを発生し
ませんが , サブクロックは CR クロックの 2 分周クロックへ切り換わります。
サブクロック発振の停止を検出した状態で , メインクロックモードからサブクロック
モードへ遷移した場合は , クロックスーパバイザ制御レジスタ (CSVCR) の SRST ビッ
トの設定によりリセットを発生することが可能となります。
サブクロックの発振停止の検出を CR クロックで行っているため , サブクロックが低速
(CR クロックの 32 サイクル以上 ) になるとサブクロックの停止を検出してしまう可能
性があります。
また , ストップモード時はサブクロックの検出は行いません。
● サブクロックモード時のサブクロック発振停止 ( 型格に S サフィックスがない製品のみ )
サブクロックモード中にサブクロックの発振が停止と判断される条件は , サブクロッ
クの立上りが CR クロックで約 32 サイクルの期間検出されなかった場合です。
サブクロックの停止を検出するとリセットを発生し , メインクロックモードとなりま
す。このとき , サブクロックは CR クロックの 2 分周クロックへ切り換わります。
サブクロックの発振停止の検出を CR クロックで行っているため , サブクロックが低速
(CR クロックの 32 サイクル以上 ) になるとサブクロックの停止を検出してしまう可能
性があります。
また , ストップモード時はサブクロックの検出は行いません。
● サブクロックモード時のメインクロック発振停止 ( 型格に S サフィックスがない製品のみ )
サブクロックモード時は , メインクロックの発振は常に停止しているため , メインク
ロックの検出は行いません。
144
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第 7 章 クロックスーパバイザ
7.4 クロックスーパバイザの動作説明
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■ クロックスーパバイザの動作フロー例
図 7.4-1 クロックスーパバイザの動作フロー例
電源投入
②
メインクロック発振
している?
NO
①
リセット状態
(発振安定待ち)
YES
発振再開
メインクロック
動作
④
NO
CRクロック
動作
YES
発振停止?
③
CSVリセット
発生
リセット解除
(CRクロック動作)
外部リセット
発生
⑤
CSV:クロックスーパバイザ
① 電源投入後は , メインクロックの発振による発振安定待ち時間が経過すると , メイ
ンクロック動作を開始します。
② 電源投入時にメインクロックが停止している場合は , リセット状態 ( 発振安定待ち
状態 ) で待機します。さらに , 発振が再開して発振安定待ち時間が経過後すると , メ
インクロック動作に遷移します。
③ メインクロック動作中に発振停止を検出した場合は , 動作クロックを CR クロック
に切り換え , リセットを発生します。
④ メイン発振が継続している ( 発振が停止していない ) 場合は , メインクロック動作
を継続します。
⑤ CRクロック動作中に外部リセットが発生した場合は, メインクロック動作に遷移し
ます。
ただし , このときに発振が停止していると , 再度 CSV リセットを発生して CR
クロック動作に戻ります。
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第 7 章 クロックスーパバイザ
7.4 クロックスーパバイザの動作説明
MB90350E Series
■ クロックスーパバイザ使用時のスタートアップフロー例
ユーザプログラムの先頭に , メインクロック停止検出ビット (CSVCR: MM) の判定を入
れることにより , ユーザプログラムでの Fail Safe ルーチン制御が可能となります。
図 7.4-2 に , クロックスーパバイザ使用時のスタートアップフロー例を示します。
図 7.4-2 クロックスーパバイザ使用時のスタートアップフロー例
リセット発生
CSVCR:MM=1 ?
YES
NO
YES
Fail Safeルーチン
(PLLは使用禁止)
PLLを使う?
NO
Mainルーチン
(PLLクロック)
146
Mainルーチン
(メインクロック)
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第 7 章 クロックスーパバイザ
7.5 クロックスーパバイザ使用上の注意
MB90350E Series
7.5
クロックスーパバイザ使用上の注意
クロックスーパバイザを使用する際の注意事項を説明します。
■ クロックスーパバイザ使用上の注意
クロックスーパバイザを使用する場合は , 以下の点にご注意ください。
• 電源投入時のクロックスーパバイザの動作について
電源投入後 , クロックスーパバイザはメインクロックの発振安定待ち時間が経過す
ると監視を開始します。したがって , メインクロックの発振安定待ち時間以上動作
していないとクロックスーパバイザは動作しません。
• CR クロックモードの遷移後について
CR クロックモード遷移後 , PLL を "ON" にしないでください。
PLL 回路の入力周波数の下限値を下回るため , PLL の動作は保証されません。
• CR 発振禁止の設定について
CR クロックモード中では , CR 発振許可ビット (CSVCR: RCE) による CR 発振禁止
の設定はしないでください。
内部クロックが停止するため , デッドロックを発生するおそれがあります。
• メインクロック停止検出ビットの初期化について
メインクロック停止検出ビット (CSVCR: MM) は , パワーオンリセットまたは外部
リセットのみで初期化されます。
ウォッチドッグリセット / ソフトウェアリセット /CSV リセットでは初期化されま
せん。そのため , CR クロックモードでこれらのリセットが発生しても , CR クロッ
クモードを継続します。
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147
第 7 章 クロックスーパバイザ
7.5 クロックスーパバイザ使用上の注意
148
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第8章
リセット
リセットについて説明します。
8.1 リセットの概要
8.2 リセット要因と発振安定待ち時間
8.3 外部リセット端子
8.4 リセット動作
8.5 リセット要因ビット
8.6 リセットによる各端子の状態
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149
第 8 章 リセット
8.1 リセットの概要
8.1
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リセットの概要
リセット要因が発生すると , CPU は現在実行中の処理を中断してリセット解除待ち
状態になります。リセット解除後は , リセットベクタで示されたアドレスから処理を
開始します。
リセットには , 次の 7 つの要因があります。
• 電源投入 ( パワーオン )
• RST 端子からの外部リセット要求
• ソフトウェアリセット要求
• ウォッチドッグタイマのオーバフロー
• 低電圧検出リセット要求 ("T" サフィックスあり品 )
• CPU 動作検出リセット要求 ("T" サフィックスあり品 )
• クロックスーパバイザリセット要求
(MB90F356E(S), MB90F356TE(S), MB90F357E(S), MB90F357TE(S),
MB90356E(S), MB90356TE(S), MB90357E(S), MB90357TE(S))
■ リセット要因
表 8.1-1 に , リセット要因を示します。
表 8.1-1 リセット要因
リセット
発生要因
マシンクロック
ウォッチ
発振安定
ドッグタイマ
待ち
電源投入時
メインクロック
(MCLK)
停止
あり
RST 端子への "L" レベル入力
メインクロック
(MCLK)
停止
なし
ソフトウェア
低消費電力モード制御レジスタ
(LPMCR) の 内 部 リ セ ッ ト 信 号 発 生 メインクロック
(MCLK)
ビット (RST) に "0" を書き込む
停止
なし
ウォッチ
ドッグタイマ
ウォッチドッグタイマオーバフロー
メインクロック
(MCLK)
停止
なし
低電圧 (4.0 V ± 0.3 V) を検出した場合
メインクロック
(MCLK)
停止
なし
CPU 動作検出カウンタが
オーバフローした場合
メインクロック
(MCLK)
停止
なし
内蔵 CR
発振クロック
停止
なし
パワーオン
外部端子
低電圧検出
リセット *1
CPU 動作検出
リセット *1
クロックスーパ メインクロック / サブクロックの
バイザリセット *2 故障を検出した場合
MCLK : メインクロック ( 発振クロックの 2 分周クロック )
*1
: "T"サフィックスあり品 (MB90F351TE(S), MB90F352TE(S), MB90351TE(S), MB90352TE(S),
MB90F356TE(S), MB90F357TE(S), MB90356TE(S), MB90357TE(S))
*2
: MB90F356E(S), MB90F356TE(S), MB90F357E(S), MB90F357TE(S), MB90356E(S),
MB90356TE(S), MB90357E(S), MB90357TE(S)
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第 8 章 リセット
8.1 リセットの概要
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● パワーオンリセット
パワーオンリセットは , 電源投入時に発生するリセットです。発振安定待ち時間は 216
発振クロックサイクル (216/HCLK) 固定です ( 約 16.38 ms : 4 MHz 発振時 )。発振安定待
ち時間が経過した後にリセット動作を行います。
● 外部リセット
外部リセットは , 外部リセット端子 (RST 端子 ) に "L" レベルを入力することでリセッ
トを発生します。RST 端子への "L" レベル入力時間は 500 ns 以上必要です。外部リセッ
トでは発振安定待ち時間を確保しません。
< 注意事項 >
• RST 端子によるリセット要求発生の場合に限り , 書込み動作中にリセット要因が発生
した場合には , 命令の終了後にリセット解除待ち状態になります。そのため , 書込み中
にリセットが入力されても正常に書込みを終了します。ただし , 以下の 2 点に注意して
ください。
- ストリング系命令は , 指定したカウンタ分の転送が完了する前にリセットを受け付
けるので , すべてのデータが転送されることはありません。
- 外バスアクセス時 , RDY 入力によりサイクルが一定以上に延ばされると , 命令終了
を待たずに強制的にリセットが受け付けられます。
強制リセット受理は , 16 マシンサイクルで行われます。
• ストップモード , サブクロックモード , サブスリープモードおよび時計モードから外部
リセット端子 (RST 端子 ) にてメインクロックモードへ復帰する場合は ,
振動子の発振時間 *+100 μs
以上 "L" レベルを入力してください。
*: 振動子の発振時間は振幅が 90% に達する時間です。水晶発振子は数 ms ∼
数十 ms, セラミック発振子は数百 μs ∼数 ms, 外部クロックは 0 ms となります。
• タイムベースタイマモードから外部リセット端子 (RST 端子 ) にてメインクロックモー
ドへ復帰する場合は 100 μs 以上 "L" レベルを入力してください。
● ソフトウェアリセット
ソフトウェアリセットは , 低消費電力モード制御レジスタ (LPMCR) の内部リセット信
号発生ビット (RST) に "0" を書き込むことによって内部リセットを発生します。ソフ
トウェアリセットでは発振安定待ち時間を確保しません。
● ウォッチドッグリセット
ウォッチドッグリセットは , ウォッチドッグタイマの起動後 , 定められた時間内に
ウォッチドッグタイマ制御レジスタ (WDTC) のウォッチドッグ制御ビット (WTE) に "0"
の書込みがない場合ウォッチドッグタイマのオーバフローによってリセットを発生し
ます。ウォッチドッグリセットでは発振安定待ち時間を確保しません。
● 低電圧検出リセット
低電圧検出リセットは , 低電圧 (4.0 V ± 0.3V) を検出するとリセットを発生します。
低電圧検出リセットは発振安定待ち時間の経過を待ちません。
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151
第 8 章 リセット
8.1 リセットの概要
MB90350E Series
● CPU 動作検出リセット
CPU 動作検出リセットは原発振をカウントロックとする 20 ビットのカウンタで , 起動
後一定時間内に低電圧 /CPU 動作検出リセット制御レジスタ (LVRC) の CL ビットをク
リアしない場合にリセットを発生します。
CPU 動作検出リセットは発振安定待ち時間の経過を待ちません。
● クロックスーパバイザリセット
メインクロック / サブクロックの故障を検出するとリセットを発生します。
クロックスーパバイザリセットは発振安定待ち時間の経過を待ちません。
クロックの定義
HCLK : 発振クロック周波数
MCLK : メインクロック周波数
SCLK : サブクロック周波数
φ
: マシンクロック (CPU 動作クロック ) 周波数
1/ φ
: マシンサイクル (CPU 動作クロック周期 )
詳細は , 「6.1 クロック」を参照してください。
< 注意事項 >
ストップモード , またはサブクロックモードでリセットが発生した場合には , 215/HCLK
( 約 8.19 ms, HCLK = 4 MHz 発振使用時 ) の発振安定待ち時間を確保します。
詳細は , 「6.6 発振安定待ち時間」を参照してください。
152
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第 8 章 リセット
8.2 リセット要因と発振安定待ち時間
MB90350E Series
8.2
リセット要因と発振安定待ち時間
MB90350E シリーズには 7 種類のリセット要因があり , リセット時の発振安定待ち
時間がリセット要因によってそれぞれ異なります。
■ リセット要因と発振安定待ち時間
表 8.2-1 にリセット要因と発振安定待ち時間について示します。
表 8.2-1 リセット要因と発振安定待ち時間
リセット
リセット要因
発振安定待ち時間
( ) 内は発振クロック周波数 4 MHz 時
216/HCLK( 約 16.38 ms)
パワーオン
電源立上げ
ウォッチ
ドッグ
ウォッチドッグタイマの
オーバフロー
外部
RST 端子からの "L" 入力
なし
( 注意事項 ) ただし , WS1, WS0 ビットは 11B に
初期化されます。
なし
( 注意事項 ) ただし , WS1, WS0 ビットは 11B に
初期化されます。
ソフトウェア
低電圧検出
*1
低消費電力モード制御レジスタ
(LPMCR) の RST ビットへの
"0" 書込み
低電圧を検出した場合
なし
( 注意事項 ) ただし , WS1, WS0 ビットは 11B に
初期化されます。
なし
( 注意事項 ) ただし , WS1, WS0 ビットは 11B に
初期化されます。
CPU 動作
検出 *1
CPU 動作検出カウンタが
オーバフローした場合
クロックスーパ
バイザ
リセット *2
メインクロック / サブクロック
の故障を検出した場合
なし
( 注意事項 ) ただし , WS1, WS0 ビットは 11B に
初期化されます。
なし
( 注意事項 ) ただし , WS1, WS0 ビットは 11B に
初期化されます。
HCLK
: 発振クロック周波数
WS1, WS0 : クロック選択レジスタ (CKSCR) の発振安定待ち時間選択ビット
*1
: "T" サフィックスあり品 (MB90F351TE(S), MB90F352TE(S), MB90351TE(S),
MB90352TE(S), MB90F356TE(S), MB90F357TE(S), MB90356TE(S), MB90357TE(S))
*2
: MB90F356E(S), MB90F356TE(S), MB90F357E(S), MB90F357TE(S), MB90356E(S),
MB90356TE(S), MB90357E(S), MB90357TE(S)
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第 8 章 リセット
8.2 リセット要因と発振安定待ち時間
MB90350E Series
図 8.2-1 に , パワーオンリセット時の発振安定待ち時間について示します。
図 8.2-1 パワーオンリセット時の発振安定待ち時間
Vcc
215/HCLK
215/HCLK
降圧回路の
安定待ち時間
発振安定
待ち時間
CLK
CPU 動作
< 注意事項 >
セラミックや水晶などの振動子は発振を開始してから固有の振動数に安定するまで , 一般
に数 ms から十数 ms の発振安定待ち時間が必要です。そのため , 使用する振動子に合わ
せた値を設定してください。詳細は , 「6.6 発振安定待ち時間」を参照してください。
■ 発振安定待ちリセット状態
電源投入時のリセット,ストップモードおよびサブクロックモード中のリセットに対す
るリセット動作は,タイムベースタイマによって作られる発振安定待ち時間が経過して
からとなります。このとき , 外部リセット入力が解除されていない場合は , 外部リセッ
ト解除後にリセット動作を行います。
154
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第 8 章 リセット
8.3 外部リセット端子
MB90350E Series
外部リセット端子
8.3
外部リセット端子 (RST 端子 ) はリセット入力専用端子で , "L" レベルの入力によっ
て内部リセットを発生します。MB90350E シリーズは , CPU 動作クロックに同期し
てリセットがかかります。ただし , 外部端子は非同期でリセットされます。
■ 外部リセット端子のブロックダイヤグラム
図 8.3-1 外部リセット端子のブロックダイヤグラム
CPU 動作クロック
(PLL 逓倍回路 , HCLK の 2 分周 )
RST
P-ch
同期化回路
N-ch
CPU
周辺機能
入力バッファ
HCLK : 発振クロック
< 注意事項 >
書込み動作中のリセットによるメモリ破壊を防ぐため, RST端子入力の受付けをメモリが
破壊されないサイクルで行います。また , 内部回路の初期化にはクロックが必要です。特
に外部クロックで動作させる場合は , リセット入力時にクロックを入力してください。
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第 8 章 リセット
8.4 リセット動作
8.4
MB90350E Series
リセット動作
リセットが解除されると , モード端子の設定でモードデータとリセットベクタの読出
し先を選択してモードフェッチを行います。このモードフェッチで , CPU の動作
モードとリセット動作終了後の実行開始アドレスが決定されます。電源投入時 , サブ
クロックモードおよびストップモードからのリセットによる復帰では , 発振安定待ち
時間が経過してからモードフェッチを行います。
■ リセット動作の概要
図 8.4-1 に , リセット動作フローを示します。
図 8.4-1 リセット動作フロー
パワーオンリセット
ストップモード
サブクロックモード
リセット中
外部リセット
ソフトウェアリセット
ウォッチドッグタイマリセット
低電圧検出リセット *1
CPU 動作検出リセット *1
クロックスーパバイザリセット *2
発振安定待ちリセット状態
モードフェッチ
( リセット動作 )
リセットベクタ取込み
モードデータ取込み
通常動作
(RUN 状態 )
リセットベクタが示す
アドレスから命令コードを
取り込んで , 命令を実行
*1 : "T" サフィックスあり品の場合
*2 : MB90F356E(S), MB90F356TE(S), MB90F357E(S), MB90F357TE(S),
MB90356E(S), MB90356TE(S), MB90357E(S), MB90357TE(S)
■ モード端子
モード端子 (MD0 ∼ MD2) は , リセットベクタとモードデータの取込み方法を指定しま
す。リセットベクタとモードデータの取込みはリセットシーケンスで行います。モー
ド端子の詳細は , 「10.1.1 モード端子 (MD2 ∼ MD0)」を参照してください。
156
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第 8 章 リセット
8.4 リセット動作
MB90350E Series
■ モードフェッチ
リセットが解除されると , CPU はリセットベクタとモードデータを CPU コア内の該当
レジスタ内にハードウェア転送します。
リセットベクタとモードデータは , FFFFDCH ∼
FFFFDFH の 4 バイトに割り当てられています。CPU は , リセット解除で直ちにこれら
のアドレスをバスに出力してリセットベクタとモードデータを取り込みます。このモー
ドフェッチで , CPU はリセットベクタが指すアドレスから処理を開始します。
図 8.4-2 に , リセットベクタとモードデータの転送を示します。
図 8.4-2 リセットベクタとモードデータの転送
F2MC-16LX CPU コア
メモリ空間
FFFFDFH
モードデータ
FFFFDEH
リセットベクタビット (bit23 ∼ bit16)
FFFFDDH
リセットベクタビット (bit15 ∼ bit8)
FFFFDCH
リセットベクタビット (bit7 ∼ bit0)
モードレジスタ
マイクロ ROM
リセットシーケンス
PCB
PC
● モードデータ ( アドレス :FFFFDFH)
モードレジスタの内容を変更できるのはリセット動作だけで,モードレジスタの設定は
リセット動作以降に有効となります。モードデータの詳細は , 「10.1.2 モードデータ」
を参照してください。
● リセットベクタ ( アドレス :FFFFDCH ∼ FFFFDEH)
リセット動作終了後の実行開始アドレスを書き込んでおきます。この内容のアドレス
から実行を開始します。
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第 8 章 リセット
8.4 リセット動作
MB90350E Series
■ フラッシュメモリ品におけるリセットベクタアドレス
MB90F352E(S), MB90F352TE(S), MB90F351E(S), MB90F351TE(S), MB90F357E(S),
MB90F357TE(S), MB90F356E(S), MB90F356TE(S) はハードワイヤードリセットベクタ
となります。
CPU モードにおいてアドレス FFFFDCH ∼ FFFFDFH へのすべての読出しアクセスは ,
ハード的に決められた値を読み出すことになります。しかし , フラッシュメモリモード
では , これらのアドレスにアクセスが可能です。
このため, これらのアドレスへの書込みは意味がなく, 特にCPUアクセスでフラッシュ
メモリをプログラミングするとき , ソフトウェアポーリングでこれらのアドレスを読
み出さないようにしてください。その場合 , フラッシュメモリの状態フラグの値ではな
く , 固定のリセットベクタの値が読み出されます。
• ハードワイヤードリセットベクタアドレス
表 8.4-1 に , リセットベクタとモードデータの固定値を示します。
表 8.4-1 リセットベクタとモードデータの固定値
リセットベクタ
モードデータ
アドレス
データ ( 固定値 )
FFFFDCH
00H
FFFFDDH
E0H
FFFFDEH
FFH
FFFFDFH
00H
< 注意事項 >
リセットベクタとモードデータには上記に示した値が設定されていますので , フラッシュ
メモリに書き込むプログラムの中のリセットベクタ値とモードデータの値は動作に影響
しませんが , 同一のプログラムをマスク ROM 品で使用した場合には異なる動作をする可
能性がありますので , フラッシュメモリにも同一の値を書き込むようにしてください。
158
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第 8 章 リセット
8.5 リセット要因ビット
MB90350E Series
8.5
リセット要因ビット
リセット発生要因は , ウォッチドッグタイマ制御レジスタ (WDTC) を読み出すこと
で識別することができます。
■ リセット要因ビット
図 8.5-1 に示すように , それぞれのリセット要因には対応したフリップフロップがあり
ます。これらの内容は , ウォッチドッグタイマ制御レジスタ (WDTC) を読み出すと得
られます。リセット解除後にリセット発生要因を識別する必要がある場合には , ウォッ
チドッグタイマ制御レジスタ (WDTC) の読出し値をソフトウェアで処理した上で適切
なプログラムへ分岐するようにしてください。
図 8.5-1 リセット要因ビットブロックダイヤグラム
"T"サフィックスあり品のみ搭載
定期的なクリアなし
電源電圧低下
CPU動作検出
リセット
要求検出回路
低電圧
検出回路
MB90F356E(S),
MB90F356TE(S),
MB90F357E(S),
MB90F357TE(S),
MB90356E(S),
MB90356TE(S),
MB90357E(S),
MB90357TE(S)のみ搭載
RST端子
RSTビットセット
ウォッチドッグ
タイマリセット
発生検出回路
パワーオン
発生検出回路
外部リセット
要求検出回路
クロックスーパ
バイザ回路
定期的な
クリアなし
電源投入
RST="L"
LPMCR,RSTビット
書込み検出回路
クリア
ウォッチドッグ
タイマ制御
レジスタ
(WDTC)
S
R
S
Q
R
S
F/F
F/F
Q
R
S
F/F
Q
R
F/F
遅延回路
Q
ウォッチドッグタイマ
制御レジスタ
(WDTC)読出し
内部データバス
S :設定
R :リセット
Q :出力
F/F:フリップフロップ
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159
第 8 章 リセット
8.5 リセット要因ビット
MB90350E Series
■ リセット要因ビットとリセット要因の対応
図 8.5-2 にリセット要因ビットの構成 ( ウォッチドッグタイマ制御レジスタ ) を , 表 8.51 にリセット要因ビットの内容とリセット要因の対応を示します。詳細は , 「13.3.1
ウォッチドッグタイマ制御レジスタ (WDTC)」を参照してください。
図 8.5-2 リセット要因ビットの構成 ( ウォッチドッグタイマ制御レジスタ )
ウォッチドッグタイマ制御レジスタ (WDTC)
アドレス
0000A8H
R
W
X
bit15
........
bit8
(TBTC)
bit7
bit6
PONR
-
R
-
bit5
bit4
bit3
WRST ERST SRST
R
R
R
bit2
bit1
WTE
WT1
W
W
bit0 初期値
WT0 XXXXX111B
W
: リードオンリ
: ライトオンリ
: 不定値
表 8.5-1 リセット要因ビットの内容とリセット要因の対応
PONR
WRST
ERST
SRST
パワーオンリセット要求の発生
1
X
X
X
ウォッチドッグタイマオーバフローによる
リセット要求の発生
△
1
△
△
RST 端子からの外部リセット要求 ,
低電圧検出リセット ("T" サフィックスあり品 )
CPU 動作検出リセット ("T" サフィックスあり品 )
クロックスーパバイザリセット
(MB90F356E(S), MB90F356TE(S), MB90F357E(S),
MB90F357TE(S), MB90356E(S), MB90356TE(S),
MB90357E(S), MB90357TE(S))
△
△
1
△
ソフトウェアリセット要求の発生
△
△
△
1
リセット要因
△ : 前の状態を保持
X : 不定値
160
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第 8 章 リセット
8.5 リセット要因ビット
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■ リセット要因ビットと低電圧検出ビットの状態
図 8.5-3 リセット要因ビットと低電圧検出ビットの状態
電源投入時の
フラグの状態
低電圧検出
ビット
ビット
(4V)時の
クリア フラグの状態 クリア
Vcc=4V
Vcc
①
PONRビット
(パワーオン)
ERSTビット
(外部リセット入力, CPU
動作検出または LVRF=1)
1
②
③
④
→
0
→
0
→
0
または →
0
→
1
→
0
0
→
1
→
0
1
0
1
LVRFビット*
または →
(低電圧検出 4V ± 0.3V)
0
*: LVRF ビットは低電圧 /CPU 動作検出リセット制御レジスタ (LVRC) にあります。
①電源投入時
電源投入によりパワーオンリセットビット (PONR) および REST, LVRF が "1" になりま
す。ただし , 電源立上りが急峻な場合には ERST, LVRF が "0" になる場合があります。
②ビットクリア
WDTC レジスタを読み出して , LVRF に "0" を書き込むとクリアされます。
③低電圧検出 (4.0 V ± 0.3 V) 時
VCC = 4.0 V ± 0.3 V の低電圧検出で LVRF ビットと ERST ビットが "1" になります
④ビットクリア
WDTC レジスタを読み出して , LVRF に "0" を書き込むとクリアされます。
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161
第 8 章 リセット
8.5 リセット要因ビット
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■ リセット要因ビットの注意事項
● 複数のリセット要因が発生した場合
リセット要因が複数発生する場合は , ウォッチドッグタイマ制御レジスタ (WDTC) の
対応するそれぞれのリセット要因ビットが "1" にセットされます。例えば , RST 端子か
らの外部リセット要求の発生とウォッチドッグタイマのオーバフローが同時に発生し
た場合には ERST ビットと WRST ビットの両方が "1" になります。
● パワーオンリセットの場合
パワーオンリセットの場合には , PONR ビットが "1" にセットされますが , PONR ビッ
ト以外のリセット要因ビットは不定となります。このため , PONR ビットが "1" の場合
には PONR ビット以外のリセット要因ビットを無視するようにソフトウェアを作成し
てください。
● リセット要因ビットのクリア
リセット要因ビットは , ウォッチドッグタイマ制御レジスタ (WDTC) を読み出したと
きにのみクリアされます。それぞれのリセット要因に対応するビットに発生したフラ
グは , その後ほかの要因でリセットが発生してもクリアされずに "1" のままとなりま
す。
< 注意事項 >
パワーオンリセットが発生しない条件で電源を立ち上げた場合は , このレジスタの値は保
証されません。
162
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第 8 章 リセット
8.6 リセットによる各端子の状態
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リセットによる各端子の状態
8.6
リセットによる各端子の状態について説明します。
■ リセット中の端子の状態
リセット中の端子の状態は , モード端子 (MD2 ∼ MD0) の設定によって決定されます。
リセット中の各端子の状態は , 「9.7 スタンバイモードとリセット時の端子状態」を参
照してください。
内部ベクタモード設定時 (MD2 ∼ MD0=011B)
I/O 端子 ( 周辺機能端子 ) はすべてハイインピーダンスになり , モードデータの読出し
先は内部 ROM になります。
■ モードデータ読出し後の端子の状態
モードデータ読出し後の端子の状態は,モードデータ(M1, M0)によって決定されます。
シングルチップモード選択時 (M1, M0=00B)
I/O 端子 ( 周辺機能端子 ) はすべてハイインピーダンスになり , モードデータの読出し
先は内部 ROM になります。
< 注意事項 >
リセット要因が発生したときにハイインピーダンスとなる端子に接続した機器が誤動作
しないように配慮してください。
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163
第 8 章 リセット
8.6 リセットによる各端子の状態
164
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第9章
低消費電力モード
低消費電力モードについて説明します。
9.1 低消費電力モードの概要
9.2 低消費電力回路のブロックダイヤグラム
9.3 低消費電力モード制御レジスタ (LPMCR)
9.4 CPU 間欠動作モード
9.5 スタンバイモード
9.6 スタンバイモードの状態遷移
9.7 スタンバイモードとリセット時の端子状態
9.8 低消費電力モード使用上の注意
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165
第 9 章 低消費電力モード
9.1 低消費電力モードの概要
9.1
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低消費電力モードの概要
CPU 動作モードは , 動作クロックの選択とクロックの発振制御によって次の動作
モードに分類されます。PLL クロックモードを除く動作モードが低消費電力モード
に属します。
• クロックモード ( メインクロックモード , PLL クロックモード , サブクロックモー
ド)
• CPU 間欠動作モード ( メインクロック間欠動作モード , PLL クロック間欠動作
モード , サブクロック間欠動作モード )
• スタンバイモード ( スリープモード , ストップモード , 時計モード , タイムベース
タイマモード )
■ CPU 動作モードと消費電流
図 9.1-1 に , CPU 動作モードと消費電流を示します。
図 9.1-1 CPU 動作モードと消費電流
消費電流
数十mA
CPU
動作モード
PLLクロックモード
6逓倍クロック
4逓倍クロック
3逓倍クロック
2逓倍クロック
1逓倍クロック
PLLクロック間欠動作モード
6逓倍クロック
4逓倍クロック
3逓倍クロック
2逓倍クロック
1逓倍クロック
メインクロックモード(1/2HCLK)
メインクロック間欠動作モード
サブクロックモード(発振周波数の1/4または1/2)
サブクロック間欠動作モード
数mA
スタンバイモード
スリープモード
タイムベースタイマモード
時計モード
数μA
ストップモード
低消費電力モード
この図は動作モードのイメージを示した図で,実際の消費電流とは異なる部分があります。
166
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第 9 章 低消費電力モード
9.1 低消費電力モードの概要
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■ クロックモード
● PLL クロックモード
発振クロック (HCLK) の PLL 逓倍クロックで , CPU および周辺機能を動作させるモー
ドです。
● メインクロックモード
発振クロック (HCLK) の 2 分周クロックで CPU および周辺機能を動作させるモードで
す。メインクロックモード時には , PLL 逓倍回路を停止します。
● サブクロックモード
サブクロック (SCLK) で CPU および周辺機能を動作させるモードです。サブクロック
はサブクロック発振クロックの 2 分周または 4 分周を選択できます。サブクロックモー
ド時には , メインクロックおよび PLL 逓倍回路を停止します。電源投入時 , またはス
トップモードからの解除時は, サブクロックの発振安定待ち時間214/SCLK (発振クロッ
ク周波数 32.768 kHz, 4 分周設定で動作している場合 : 約 2 s) が発生します。したがって ,
その間にメインクロックモードからサブクロックモードに切り換えた場合には発振安
定待ち時間が発生します。
<参考>
クロックモードについては , 「第 6 章 クロック」を参照してください。
■ CPU 間欠動作モード
周辺機能は高速クロックを供給したまま CPU を間欠動作させ , 消費電力を低減する
モードです。CPU 間欠動作モードとは CPU がレジスタ , 内蔵メモリ周辺機能 , および
外部アクセスを行う場合に CPU にだけ間欠クロックを入力するモードです。
■ スタンバイモード
スタンバイモードでは , スタンバイ制御回路によって CPU または周辺機能への動作ク
ロックの供給を停止したり , 発振クロック (HCLK) を停止することによって消費電力
を低減することができます。
● スリープモード
スリープモードは , 各クロックモード動作中に CPU への動作クロックを停止させる
モードです。CPU は停止し , 周辺機能はスリープモード移行前のクロックで動作しま
す。スリープモードに移行するときのクロックモードによって , メインスリープモード ,
PLL スリープモード , サブスリープモードに分かれます。
● 時計モード
時計モードは , サブクロック (SCLK) と時計タイマだけを動作させるモードです。メイ
ンクロック , PLL クロックを停止します。時計タイマ以外の周辺機能を停止します。
WTC レジスタの WDCS ビットが "0" のときにはウォッチドッグタイマは動作を継続し
ます。
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167
第 9 章 低消費電力モード
9.1 低消費電力モードの概要
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● タイムベースタイマモード
タイムベースタイマモードとは発振クロック (HCLK) とサブクロック (SCLK) , ウォッ
チドッグタイマ , タイムベースタイマおよび時計タイマだけを動作させるモードです。
タイムベースタイマとウォッチドッグタイマ , 時計タイマ以外の周辺機能を停止しま
す。
● ストップモード
ストップモードは , 各クロックモード動作中に発振クロック (HCLK) とサブクロック
(SCLK) を停止させるモードです。最も消費電力が少ない状態でデータを保持できま
す。
< 注意事項 >
クロックモードを切り換えた場合には切換えが完了するまでは , ほかのクロックモードお
よび低消費電力モードに切り換えないでください。切換えの完了はクロック選択レジスタ
(CKSCR) の MCM ビットおよび SCM ビットを参照して確認してください。切換えが完了
する前に , ほかのクロックモードおよび低消費電力モード切り換えた場合には , 切り換わ
らない場合があります。
168
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第 9 章 低消費電力モード
9.2 低消費電力回路のブロックダイヤグラム
MB90350E Series
低消費電力回路のブロックダイヤグラム
9.2
低消費電力回路のブロックダイヤグラムを示します。
■ 低消費電力回路のブロックダイヤグラム
図 9.2-1 低消費電力回路のブロックダイヤグラム
低消費電力モード制御レジスタ(LPMCR)
STP
SLP
SPL
RST
TMD
CG1
CG0
予約
RST 端子
端子ハイインピー
ダンス制御回路
端子Hi-Z制御
内部リセット
発生回路
内部リセット
CPU間欠動作
サイクル
セレクタ
間欠サイクル選択
CPUクロック
制御回路
リセット(解除)
時計,スリープ,ストップ信号
スタンバイ
制御回路
2
CPU動作
クロック
時計,ストップ信号
割込み(解除)
周辺クロック
制御回路
周辺機能
動作クロック
サブクロック発振安定待ち解除
メインクロック発振安定待ち解除
クロック
発生部
動作クロック
セレクタ
マシン
クロック
2
CS2
PLL/サブクロック
制御レジスタ
(PSCCR):bit8
発振安定
待ち時間
セレクタ
2
PLL逓倍回路
SCM
MCM
WS1
WS0
SCS
MCS
CS1
CS0
クロック選択レジスタ(CKSCR)
クロック
セレクタ
X0 端子
2分周
発振クロック
(HCLK)
X1 端子
メインクロック
発振回路
4分周
2分周
2分周
タイムベースタイマ
4分周/
2分周
1024分周
2分周
2分周
2分周
4分周
ウォッチドッグタイマへ
8分周
2分周
2分周
時計タイマ
X1A 端子
*
内蔵CR
発振クロック
512分周
サブクロック
(SCLK)
クロック
セレクタ
X0A 端子
メイン
クロック
サブクロック
発振回路
SCDS
*
クロックスーパバイザ
PLL/サブクロック
制御レジスタ
(PSCCR):bit10
* : MB90F356E(S), MB90F356TE(S), MB90F357E(S), MB90F357TE(S)
MB90356E(S), MB90356TE(S), MB90357E(S), MB90357TE(S)
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第 9 章 低消費電力モード
9.2 低消費電力回路のブロックダイヤグラム
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● CPU 間欠動作サイクルセレクタ
CPU 間欠動作モードでの CPU クロックの一時停止サイクル数を選択します。
● スタンバイ制御回路
CPU クロック制御回路と周辺クロック制御回路によって , CPU 動作クロックと周辺機
能動作クロックを切り換えてスタンバイモードへの移行と解除を行います。
● CPU クロック制御回路
CPU に動作クロックを供給する回路です。
● 端子ハイインピーダンス制御回路
時計モード , タイムベースタイマモード , ストップモードの場合にて入出力端子をハイ
インピーダンスにします。
● 内部リセット発生回路
内部リセット信号を発生します。
● 低消費電力モード制御レジスタ (LPMCR)
スタンバイモードへの移行と解除 , CPU 間欠動作モードの設定などを行います。
170
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第 9 章 低消費電力モード
9.3 低消費電力モード制御レジスタ (LPMCR)
MB90350E Series
9.3
低消費電力モード制御レジスタ (LPMCR)
低消費電力モード制御レジスタ (LPMCR) は , 低消費電力モードへの移行と解除 , 内
部リセット信号の発生 , CPU 間欠動作モードの一時停止サイクル数の設定などを行
います。
■ 低消費電力モード制御レジスタ (LPMCR)
図 9.3-1 低消費電力モード制御レジスタ (LPMCR)
5
4
3
2
1
0
bit 7
6
アドレス
STP SLP SPL RST TMD CG1 CG0 予約
0000A0H
W
W
R/W
W
W
初期値
00011000B
R/W R/W R/W
bit0
予約
予約ビット
必ず"0"に設定してください
0
bit2 bit1
CG1 CG0
CPU一時停止サイクル数選択ビット
0
0
0サイクル(CPUクロック=周辺クロック)
0
1
8サイクル(CPUクロック:周辺クロック=1:約3~4)
1
0
16サイクル(CPUクロック:周辺クロック=1:約5~6)
1
1
32サイクル(CPUクロック:周辺クロック=1:約9~10)
bit3
TMD
0
1
時計モードビット
時計モードまたはタイムベースタイマモードに遷移
影響なし
bit4
RST
0
1
内部リセット信号発生ビット
3マシンサイクルの内部リセット信号を発生
bit5
SPL
0
1
端子状態設定ビット
入出力端子の状態を保持
影響なし
ハイインピーダンス
タイムベースタイマ・時計・ストップモードの場合にのみ有効
bit6
SLP
0
1
スリープモードビット
影響なし
スリープモードに遷移
bit7
STP
R/W :リード/ライト可能
W
:ライトオンリ
:初期値
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ストップモードビット
0
影響なし
1
ストップモードに遷移
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第 9 章 低消費電力モード
9.3 低消費電力モード制御レジスタ (LPMCR)
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表 9.3-1 低消費電力モード制御レジスタ (LPMCR) の機能
ビット名
機 能
STP:
ストップモードビット
ストップモードに移行します。
"0" に設定した場合 : 動作に影響しません。
"1" に設定した場合 : ストップモードに移行します。
読出し時 : 常に "0" が読み出されます。
リセットあるいは外部割込み発生で "0" に初期化されます。
SLP:
スリープモードビット
スリープモードに移行します。
"0" に設定した場合 : 動作に影響しません。
"1" に設定した場合 : スリープモードに移行します。
読出し時 : 常に "0" が読み出されます。
• リセットあるいは外部割込み発生で "0" に初期化されます。
• STP ビットと SLP ビットに同時に "1" をセットした場合は , STP ビット
が優先されてストップモードに移行します。
bit5
SPL:
端子状態設定ビット
ストップモード , 時計モード , タイムベースタイマモードに移行した場合の
入出力端子の状態を設定します。
"0" に設定した場合 : 入出力端子の現在のレベルを保持します。
"1" に設定した場合 : 入出力端子をハイインピーダンスにします。
リセットで "0" に初期化されます。
bit4
RST:
内部リセット信号発生
ビット
ソフトウェアリセットを発生します。
"0" に設定した場合 : 3 マシンサイクルの内部リセット信号が発生されま
す。
"1" に設定した場合 : 動作に影響しません。
読出し時 : 常に "1" が読み出されます。
bit3
TMD:
時計モードビット
時計モードまたはタイムベースタイマモードに移行します。
"0" に設定した場合 : メインクロックモードまたは PLL クロックモードの
場合にはタイムベースタイマモードに移行します。
サブクロックモードの場合には時計モードに移行し
ます。
"1" に設定した場合 : 動作に影響しません。
リセットや割込みにより "1" がセットされます。
読出し時 : 常に "1" が読み出されます。
bit1,
bit2
CG1, CG0:
CPU 一時停止サイクル
数選択ビット
CPU 間欠動作モードでの CPU クロックの一時停止サイクル数を設定しま
す。
すべてのリセットにより初期値に戻ります。
bit0
予約ビット
必ず "0" に設定してください。
bit7
bit6
172
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第 9 章 低消費電力モード
9.3 低消費電力モード制御レジスタ (LPMCR)
MB90350E Series
< 注意事項 >
• 低消費電力モード制御レジスタ (LPMCR) において低消費電力モードに移行する設定
を行う場合は , 表 9.3-2 の命令を使用してください。下記の一覧以外の命令を使用して
低電力消費モードに移行した場合には動作を保証できません。
• 表 9.3-2 の命令によるスタンバイモード遷移命令の直後には必ず下記
を配置してください。
MOV LPMCR, #H’xx
NOP
NOP
; 表 9.3-2 の低消費電力モード遷移命令
JMP $+3
; 次の命令へのジャンプ
MOV A, #H’10
; 任意の命令
内の命令列
内の命令列以外が配置されるとスタンバイモード解除後の動作は保証されま
せん。
• C 言語を使用して低消費電力モード制御レジスタをアクセスする場合は ,「9.8 低消費
電力モード使用上の注意 ■ スタンバイモード遷移のための低消費電力モード制御レ
ジスタ (LPMCR) へアクセスするときの注意事項」を参照してください。
• 低消費電力モード制御レジスタ (LPMCR) にワード単位で書き込む場合は , 偶数アドレ
スで書き込んでください。奇数アドレスで書き込むと誤動作の原因になることがある
ので注意してください。
• ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを兼
用している端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁止に設
定した後に , 低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" または TMD
ビットを "0" に設定してください。
表 9.3-2 低消費電力モードに遷移する場合に使用する命令一覧
MOV
io,#imm8
MOV
dir,#imm8
MOV
eam,#imm8
MOV
eam,Ri
MOV
io,A
MOV
dir,A
MOV
addr16,A
MOV
eam,A
MOV
@Rli+disp8,A
MOVW
io,#imm16
MOVW
dir,#imm16
MOVW
eam,#imm16
MOVW eam,RWi
MOVW
io,A
MOVW
dir,A
MOVW
addr16,A
MOVW eam,A
─
─
[email protected]+disp8,A
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─
─
─
─
SETB
io:bp
SETB
dir:bp
SETB
addr16:bp
─
CLRB
io:bp
CLRB
dir:bp
CLRB
addr16:bp
─
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173
第 9 章 低消費電力モード
9.4 CPU 間欠動作モード
9.4
MB90350E Series
CPU 間欠動作モード
CPU 間欠動作モードは , CPU と周辺機能に動作クロックを供給したまま , CPU を間
欠動作させることによって消費電力を低減する動作モードです。
■ CPU 間欠動作モードの動作
CPU 間欠動作モードでは , レジスタ , 内蔵メモリ , I/O, 周辺機能および外部バスに CPU
がアクセスするときに CPU に供給されるクロックを 1 命令実行するごとに一時停止さ
せて内部バスの起動を遅らせます。周辺機能には高速のクロックを供給しながら , CPU
の実行速度を下げることによって消費電力を低減することができます。
• CPU へのクロック供給を一時停止するマシンサイクル数は , 低消費電力モード制御
レジスタ (LPMCR) の CG1, CG0 ビットで設定します。
• CPU 間欠動作モードの命令実行時間は , レジスタ , 内蔵メモリ , 周辺機能 , 外部バス
にアクセスする回数に一時停止サイクル数を掛けた補正値と通常の実行時間を加
算することによって求められます。
図 9.4-1 に CPU 間欠動作モードのクロック動作を示します。
図 9.4-1 CPU 間欠動作モードのクロック動作
周辺クロック
CPUクロック
一時停止サイクル
1命令実行
サイクル
内部バス起動
174
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第 9 章 低消費電力モード
9.5 スタンバイモード
MB90350E Series
スタンバイモード
9.5
スタンバイモードでは , スタンバイ制御回路によって CPU または周辺機能への動作
クロックの供給を停止したり , 発振クロックを停止することによって消費電力を低
減します。
■ スタンバイモードの種類と動作状態
表 9.5-1 に , スタンバイモードの種類と動作状態を示します。
表 9.5-1 スタンバイモードの種類と動作状態 (1 / 2)
モード名
遷移
条件
MCS=1
メイン
スリープ SCS=1
SLP=1
モード
CPU
ウォッチ
ドッグ
タイマ
周辺
機能
端子
解除方法
○
○
○
×
○ *7
○
○
外部リセット
または
割込み
×
○
○
×
○ *7
○
○
外部リセット
または
割込み
×
○
○
×
− *8
○
○
外部リセット
または
割込み
PLL
MCS=0
スリープ SCS=1
SLP=1
モード
○
○
○
×
○ *7
○
○
外部リセット
または
割込み
SPL=0
MCS=X
SCS=1
TMD=0
○
○
×
×
○ *7
× *1
◇
外部リセット
または
割込み *4
SPL=1
MCS=X
SCS=1
TMD=0
○
○
×
×
○ *7
× *1
Hi-Z
SPL=0
MCS=X
SCS=0
TMD=0
WDCS=0
×
○
×
×
○ *7
× *2
◇
SPL=1
MCS=X
SCS=0
TMD=0
WDCS=0
×
○
×
×
○ *7
× *2
Hi-Z
SPL=0
MCS=X
SCS=0
TMD=0
WDCS=1
×
○
×
×
− *8
× *2
◇
SPL=1
MCS=X
SCS=0
TMD=0
WDCS=1
×
○
×
×
− *8
× *2
Hi-Z
MCS=X
サブ
SCS=0
スリープ SLP=1
モード
WDCS=0
スリープ
モード
MCS=X
サブ
SCS=0
スリープ SLP=1
モード
WDCS=1
タイム
ベース
タイマ
モード
発振
サブ
マシン
クロック クロック
クロック
(SCLK)
(HCLK)
時計
モード
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*3
*3
*3
外部リセット
または
割込み *4
外部リセット
または
割込み *5
外部リセット
または
割込み *5
外部リセット
または
割込み *5
外部リセット
または
割込み *5
175
第 9 章 低消費電力モード
9.5 スタンバイモード
MB90350E Series
表 9.5-1 スタンバイモードの種類と動作状態 (2 / 2)
モード名
遷移
条件
発振
サブ
マシン
クロック クロック
クロック
(SCLK)
(HCLK)
CPU
ウォッチ
ドッグ
タイマ
周辺
機能
端子
解除方法
◇
外部リセット
または
割込み *6
SPL=0
STP=1
×
×
×
×
×
×
SPL=1
STP=1
×
×
×
×
×
×
ストップ
モード
Hi-Z
*3
外部リセット
または
割込み *6
○ : 動作 × : 停止 ◇ : 移行前の状態を保持 Hi-Z : ハイインピーダンス *1 : タイムベースタイマと時計タイマは動作します。
*2 : 時計タイマは動作します。
*3 : DTP/ 外部割込みの入力端子は動作します。
*4 : 時計タイマ , タイムベースタイマ , および外部割込み
*5 : 時計タイマ , および外部割込み
*6 : 外部割込み
*7 : モード遷移時にウォッチドッグタイマはいったんクリアされます。
*8 : ウォッチドッグタイマを使用できません。
MCS: クロック選択レジスタ (CKSCR) の PLL クロック選択ビット
SCS : クロック選択レジスタ (CKSCR) のサブクロック選択ビット
SPL : 低消費電力モード制御レジスタ (LPMCR) の端子状態設定ビット
SLP : 低消費電力モード制御レジスタ (LPMCR) のスリープモードビット
STP : 低消費電力モード制御レジスタ (LPMCR) のストップモードビット
TMD: 低消費電力モード制御レジスタ (LPMCR) の時計モードビット
< 注意事項 >
ストップモード , 時計モード , タイムベースタイマモード時に周辺機能とポートを兼用し
ている端子をハイインピーダンスに設定する場合は , 周辺機能の出力を禁止に設定した後
に低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" または TMD ビットを "0"
に設定してください。
176
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第 9 章 低消費電力モード
9.5 スタンバイモード
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スリープモード
9.5.1
スリープモードは , 各クロックモード動作中に CPU への動作クロックを停止させる
動作モードです。CPU は停止し , 周辺機能は動作します。
■ スリープモードへの移行
低 消費 電 力 モー ド 制御 レ ジス タ の設 定 によ り ス リー プ モー ド に移 行 した 場 合 は
(LPMCR: SLP=1, STP=0) , クロック選択レジスタ (CKSCR) の MCS ビット , SCS ビット
の設定に従ってスリープモードに移行します。
表 9.5-2 に , クロック選択レジスタ (CKSCR) の設定とスリープモードを示します。
表 9.5-2 クロック選択レジスタ (CKSCR) の設定とスリープモード
クロック選択レジスタ (CKSCR)
移行するスリープモード
MCS
SCS
1
1
メインスリープモード
0
1
PLL スリープモード
1
0
0
0
サブスリープモード
< 注意事項 >
低消費電力モード制御レジスタ (LPMCR) の STP ビットと SLP ビットに同時に "1" をセッ
トした場合には STP ビットが優先されてストップモードに移行します。また , SLP ビッ
トに "1", TMD ビットに "0" を同時にセットした場合には TMD ビットが優先されてタイム
ベースタイマモードまたは時計モードに移行します。
● データ保持機能
スリープモード中は , アキュムレータなどの専用レジスタと内部 RAM の内容が保持さ
れます。
● 外部バスホールド機能
スリープモード中は , 外部バスホールド機能が動作しています。CPU に対するホール
ド要求があった場合にはホールド状態になります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の SLP ビットに "1" を設定したときに割込み
要求が発生していると , スリープモードには移行しません。CPU が割込み要求を受け付
けない状態の場合には現在実行されている命令の次の命令を実行します。逆に CPU が
割込み要求を受け付けられる状態の場合には直ちに割込み処理ルーチンに分岐します。
● 端子状態
スリープモード中は , バス入出力またはバス制御で使用されている端子以外は , スリー
プモードに移行する前の状態を保持します。
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177
第 9 章 低消費電力モード
9.5 スタンバイモード
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■ スリープモードからの復帰
スリープモードは , リセット要因または割込みの発生によって解除されます。
● リセット要因による復帰
リセット要因によってスリープモードが解除された場合は , スリープモード解除後に
メインクロックモードに移行てリセットシーケンスに移行します。
● 割込みによる復帰
スリープモード中に , 周辺機能などから割込みレベル (IL) が 7 より強い割込み要求が
発生した場合にはスリープモードが解除されます。発生した割込み要求は , スリープ
モード解除後に通常の割込み処理と同様にコンディションコードレジスタ (CCR) の I
フラグ , 割込みレベルマスクレジスタ (ILM) , 割込み制御レジスタ (ICR00 ∼ ICR15) の
設定に従って割込み要求を判定します。
• CPUが割込み要求を受け付けない状態の場合には現在実行されている命令の次の命
令を実行します。
• CPUが割込み要求を受け付けられる状態の場合には直ちに割込み処理ルーチンに分
岐します。
割込み発生によるスリープモードの解除を図 9.5-1 に示します。
図 9.5-1 割込み発生によるスリープモードの解除
周辺機能の割込みフラグ設定
INT発生(IL<7)
NO
スリープ解除しない
スリープ解除しない
YES
スリープ解除する
YES
I=0
次の命令を実行
NO
YES
ILM<IL
NO
割込み処理の実行
< 注意事項 >
割込み処理を実行する場合 , 通常はスリープモードを指定した命令の次の命令を実行した
後に割込み処理に移行します。ただし , スリープモードへの移行と外部バスホールド要求
の受付けが同時であった場合には次の命令を実行する前に割込み処理に移行することが
あります。
178
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第 9 章 低消費電力モード
9.5 スタンバイモード
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時計モード
9.5.2
時計モードは , サブクロック (SCLK) のみ動作させ , 時計タイマだけを動作させる
モードです。メインクロックおよび PLL クロックを停止します。
WTC レジスタの WDCS ビットが "0" のときはウォッチドッグタイマは動作を継続
します。
■ 時計モードへの移行
低消費電力モード制御レジスタ (LPMCR) の設定によりサブクロックモードの状態で
LPMCR の TMD ビットに "0" を書き込んだ場合には時計モードに移行します。
● データ保持機能
時計モード中は , アキュムレータなどの専用レジスタと内部 RAM の内容が保持されま
す。
● 外部バスホールド機能
時計モード中は , 外部バスホールド機能を停止します。CPU に対するホールド要求が
入力された場合でもホールド要求を受け付けません。時計モードへの移行中にホール
ド要求が入力された場合にはバスをハイインピーダンスにしても HAK 信号が "L" レベ
ルにならないことがあります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の TMD ビットに "0" を設定した場合に割込
み要求が発生していると時計モードには移行しません。CPU が割込み要求を受け付け
ない状態の場合には現在実行されている命令の次の命令を実行します。逆に CPU が割
込み要求を受け付けられる状態の場合には直ちに割込み処理ルーチンに分岐します。
● 端子状態
時計モード中の入出力端子の状態は , 低消費電力モード制御レジスタ (LPMCR) の SPL
ビットによって , ハイインピーダンス状態にするか , 時計モード移行前の状態を保持す
るかを設定できます。
< 注意事項 >
時計モード時に , 周辺機能とポートを兼用している端子をハイインピーダンスに設定する
場合には周辺機能の出力を禁止に設定した後に低消費電力モード制御レジスタ (LPMCR)
の TMD ビットを "0" に設定してください。
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179
第 9 章 低消費電力モード
9.5 スタンバイモード
MB90350E Series
■ 時計モードからの復帰
時計モードは , リセット要因または割込みの発生によって解除されます。
● リセット要因による復帰
リセット要因によって時計モードが解除された場合は , 時計モード解除後にメインク
ロックモードに移行してリセットシーケンスに移行します。
● 割込みによる復帰
時計モード中に , 時計タイマおよび外部割込みから割込みレベル (IL) が 7 より強い割
込み要求が発生した場合には時計モードが解除されます。時計モード解除後に通常の
割込み処理と同様にコンディションコードレジスタ (CCR) のIフラグ, 割込みレベルマ
スクレジスタ (ILM) , 割込み制御レジスタ (ICR00 ∼ ICR15) の設定に従って割込み要求
を判定します。サブクロックモードの場合には発振待ち時間がないので , 時計モード復
帰後に直ちに発生した割込み要求を判定します。
• CPUが割込み要求を受け付けない状態の場合には現在実行されている命令の次の命
令を実行します。
• CPUが割込み要求を受け付けられる状態の場合には直ちに割込み処理ルーチンに分
岐します。
< 注意事項 >
割込み処理を実行する場合 , 通常は時計モードを指定した命令の次の命令を実行した後に
割込み処理に移行します。ただし , 時計モードへの移行と外部バスホールド要求の受付け
が同時であった場には次の命令を実行する前に割込み処理に移行することがあります。
180
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第 9 章 低消費電力モード
9.5 スタンバイモード
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タイムベースタイマモード
9.5.3
タイムベースタイマモードは , 発振クロック (HCLK), サブクロック (SCLK), タイム
ベースタイマおよび時計タイマだけを動作させるモードです。タイムベースタイマ ,
ウォッチドッグタイマおよび時計タイマ以外の周辺機能を停止します。
■ タイムベースタイマモードへの移行
PLL クロックモードまたはメインクロックモードの動作中に (CKSCR: SCM=1) , 低消
費電力モード制御レジスタ (LPMCR) の TMD ビットに "0" を書き込んだ場合にはタイ
ムベースタイマモードに移行します。
● データ保持機能
タイムベースタイマモード中は , アキュムレータなどの専用レジスタと内部 RAM の内
容が保持されます。
● 外部バスホールド機能
タイムベースタイマモード中は , 外部バスホールド機能を停止します。CPU に対する
ホールド要求が入力された場合でもホールド要求を受け付けません。タイムベースタ
イマモードへの移行中にホールド要求が入力された場合にはバスをハイインピーダン
スにした状態で HAK 信号が "L" レベルにならない場合があります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の TMD ビットに "0" を設定した場合に割込
み要求が発生しているとタイムベースタイマモードには移行しません。CPU が割込み
要求を受け付けない状態の場合には現在実行されている命令の次の命令を実行しま
す。逆に CPU が割込み要求を受け付けられる状態の場合には直ちに割込み処理ルーチ
ンに分岐します。
● 端子状態
タイムベースタイマモード中の入出力端子の状態は , 低消費電力モード制御レジスタ
(LPMCR) の SPL ビットによって , ハイインピーダンス状態にするか , タイムベースタ
イマモード移行前の状態を保持するかを設定できます。
< 注意事項 >
タイムベースタイマモード時に , 周辺機能とポートを兼用している端子をハイインピーダ
ンスに設定する場合には周辺機能の出力を禁止に設定した後に低消費電力モード制御レ
ジスタ (LPMCR) の TMD ビットを "0" に設定してください。
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第 9 章 低消費電力モード
9.5 スタンバイモード
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■ タイムベースタイマモードからの復帰
タイムベースタイマモードは , リセット要因または割込みの発生によって解除されま
す。
● リセット要因による復帰
リセット要因によってタイムベースタイマモードが解除された場合は , タイムベース
タイマモード解除後にメインクロックモードに移行してリセットシーケンスに移行し
ます。
● 割込みによる復帰
タイムベースタイマモード中に , 時計タイマ , タイムベースタイマ , および外部割込み
から割込みレベル (IL) が "7" より強い割込み要求が発生した場合にはタイムベースタ
イマモードが解除されます。発生した割込み要求は , タイムベースタイマモード解除後
に通常の割込み処理と同様にコンディションコードレジスタ (CCR) のIフラグ, 割込み
レベルマスクレジスタ (ILM) , 割込み制御レジスタ (ICR00 ∼ ICR15) の設定に従って割
込み要求を判定します。
• CPUが割込み要求を受け付けない状態の場合には現在実行されている命令の次の命
令を実行します。
• CPUが割込み要求を受け付けられる状態の場合には直ちに割込み処理ルーチンに分
岐します。
• タイムベースタイマモードには次の 2 種類があります。
- メインクロック ↔ タイムベースタイマモード
- PLL クロック ↔ タイムベースタイマモード
< 注意事項 >
割込み処理を実行する場合 , 通常はタイムベースタイマモードを指定した命令の次の命令
を実行した後に割込み処理に移行します。ただし , タイムベースタイマモードへの移行と
外部バスホールド要求の受付けが同時であった場合には次の命令を実行する前に割込み
処理に移行することがあります。
182
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第 9 章 低消費電力モード
9.5 スタンバイモード
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ストップモード
9.5.4
ストップモードは , 各クロックモード動作中に発振クロック (HCLK) とサブクロッ
ク (SCLK) を停止させるモードです。最も消費電力が少ない状態でデータを保持で
きます。
■ ストップモード
PLL クロックモード動作中に (CKSCR: MCS=1, SCS=0) , 低消費電力モード制御レジス
タ (LPMCR) の STP ビットに "1" を書き込んだ場合は , クロック選択レジスタ (CKSCR)
の MCS ビット , SCS ビットの設定に従ってストップモードに移行します。
表 9.5-3 に , クロック選択レジスタ (CKSCR) の設定とストップモードを示します。
表 9.5-3 クロック選択レジスタ (CKSCR) の設定とストップモード
クロック選択レジスタ (CKSCR)
移行するストップモード
MCS
SCS
1
1
メインストップモード
0
1
PLL ストップモード
1
0
0
0
サブストップモード
< 注意事項 >
同時に低消費電力モード制御レジスタ (LPMCR) の STP ビットと SLP ビットを "1" にセッ
トした場合には STP ビットが優先されてストップモードに移行します。
● データ保持機能
ストップモード中は , アキュムレータなどの専用レジスタと内部 RAM の内容が保持さ
れます。
● 外部バスホールド機能
ストップモード中は , 外部バスホールド機能を停止します。CPU に対するホールド要
求が入力された場合でもホールド要求を受け付けません。ストップモードへの移行中
にホールド要求が入力された場合にはバスをハイインピーダンスにしてもHAK信号が
"L" レベルにならないことがあります。
● 割込み要求が発生している場合の動作
低消費電力モード制御レジスタ (LPMCR) の STP ビットに "1" を設定した場合に割込み
要求が発生しているとストップモードには移行しません。CPU が割込み要求を受け付
けない状態の場合には現在実行されている命令の次の命令を実行します。逆に CPU が
割込み要求を受け付けられる状態の場合には直ちに割込み処理ルーチンに分岐しま
す。
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第 9 章 低消費電力モード
9.5 スタンバイモード
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● 端子状態
ストップモード中の入出力端子の状態は , 低消費電力モード制御レジスタ (LPMCR) の
SPL ビットによって , ハイインピーダンス状態にするか , ストップモード移行前の状態
を保持するかを設定できます。
< 注意事項 >
ストップモード時に , 周辺機能とポートを兼用している端子をハイインピーダンスに設定
する場合には周辺機能の出力を禁止に設定した後に低消費電力モード制御レジスタ
(LPMCR) の STP ビットを "1" に設定してください。
■ ストップモードからの復帰
ストップモードは , リセット要因または割込みの発生によって解除されます。ストップ
モードから復帰する場合は , 発振クロック (HCLK) およびサブクロック (SCLK) が停止
しているため , メインクロック発振安定待ち時間またはサブクロック発振安定待ち時
間の経過後にストップモードが解除されます。
● リセット要因による復帰
リセット要因によってストップモードが解除された場合にはメインクロック発振安定
待ち時間が発生します。メインクロック発振安定待ち時間終了後にストップモードが
解除されてリセットシーケンスに移行します。
図 9.5-2 に , サブストップモードからの外部リセットによる復帰動作を示します。
図 9.5-2 サブストップモードからの外部リセットによる復帰動作
RST端子
ストップモード
メインクロック
発振安定待ち
発振中
サブクロック
発振安定待ち
発振中
発振安定待ち
PLLクロック
メインクロック
CPU動作クロック
CPU動作
停止中
リセットシーケンス
発振中
PLLクロック
通常処理
ストップモード解除
リセット解除
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第 9 章 低消費電力モード
9.5 スタンバイモード
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● 割込みによる復帰
ストップモード中に , 外部割込みから割込みレベル (IL) が "7" より強い割込み要求が発
生した場合にはストップモードが解除されます。ストップモードの場合は , ストップ
モード解除後にメインクロック発振待ち時間またはサブクロック発振時間が発生しま
す。発生した割込み要求は , メインクロック発振待ち時間またはサブクロック発振待ち
時間終了後に通常の割込み処理と同様にコンディションコードレジスタ (CCR) の I フ
ラグ , 割込みレベルマスクレジスタ (ILM) , 割込み制御レジスタ (ICR00 ∼ ICR15) の設
定に従って割込み要求を判定します。
• CPUが割込み要求を受け付けない状態の場合には現在実行されている命令の次の命
令を実行します。
• CPUが割込み要求を受け付けられる状態の場合には直ちに割込み処理ルーチンに分
岐します。
< 注意事項 >
• 割込み処理を実行する場合 , 通常はストップモードを指定した命令の次の命令を実行
した後に割込み処理に移行します。ただし , ストップモードへの移行と外部バスホール
ド要求の受付けが同時であった場合には次の命令を実行する前に割込み処理に移行す
ることがあります。
PLLストップモードに移行する場合は, クロック選択レジスタの発振安定待ち時間選択
ビット (CKSCR: WS1, WS0) に 10B または 11B を設定してください。
• PLL ストップモード中は , メインクロックおよび PLL 逓倍回路が停止しているため ,
PLL ストップモードから復帰する場合にはメインクロック発振安定待ち時間および
PLL クロック発振安定待ち時間を確保してください。この場合の発振安定待ち時間は ,
クロック選択レジスタの発振安定待ち時間選択ビット(CKSCR:WS1, WS0)に設定され
た値に従い , メインクロック発振安定待ち時間および PLL クロック発振安定待ち時間
を同時にカウントするので, CKSCR:WS1, WS0 ビットには発振安定待ち時間の長い方
に合わせて値を設定してください。ただし, PLLクロック発振安定待ち時間は214/HCLK
以上必要ですので, CKSCR: WS1, WS0ビットには10Bまたは11Bを設定してください。
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第 9 章 低消費電力モード
9.6 スタンバイモードの状態遷移
9.6
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スタンバイモードの状態遷移
MB90350E シリーズのクロックモードおよびスタンバイモードの動作状態と遷移を
チャートに示します。
■ 状態遷移図
図 9.6-1 状態遷移図
電源投入
外部リセット,ウォッチドッグタイマリセット,ソフトウェアリセット
パワーオンリセット
リセット
SCS=0
SCS=1
発振安定待ち終了
メインクロックモード MCS=0 PLLクロックモード SCS=0 サブクロックモード
MCS=1
割込み
SLP=1
メインスリープモード
割込み
TMD=0
メインタイムベース
タイマモード
STP=1
割込み
PLLスリープモード
TMD=0
SLP=1
割込み
割込み
TMD=0
PLLタイムベース
タイマモード
メインクロック
発振安定待ち
割込み
割込み
時計モード
STP =1
PLLストップモード
発振安定待ち終了
割込み
サブスリープモード
STP=1
メインストップモード
186
SCS=1
SLP=1
サブストップモード
発振安定待ち終了
PLLクロック
発振安定待ち
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割込み
発振安定待ち終了
サブクロック
発振安定待ち
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第 9 章 低消費電力モード
9.7 スタンバイモードとリセット時の端子状態
MB90350E Series
スタンバイモードとリセット時の端子状態
9.7
スタンバイモードとリセット時の各入出力端子の状態をアクセスモードごとに示し
ます。
■ 入出力端子の状態 ( シングルチップモード )
表 9.7-1 入出力端子の状態 ( シングルチップモード )
端子名
スリープ時
ストップ / 時計 /
タイムベースタイマ時 *6
SPL=0
P17 ∼ P10
P25 ∼ P20
P37 ∼ P30
P45 ∼ P40
P56 ∼ P50
P67 ∼ P60
直前の状態を
保持 *2
P07 ∼ P00*7
P42, P32, P12*8
入力遮断 *4/
直前の状態を
保持 *2
リセット時
SPL=1
入力遮断 *4/
出力 Hi-Z*5
入力不可 *3/
出力 Hi-Z*5
入力可能 *1
*1: 入力可能とは , 入力機能が使用可能であることを意味しています。端子が入力ポートとして設定されてい
る場合は , プルアップ / プルダウン処理をするか , 外部信号を入力してください。端子が出力ポートに設定
されている場合は , ほかの端子と同じ状態となります。
*2: 各スタンバイモードになる直前に出力していた状態をそのまま出力 , または入力とは , 入力不可を意味し
ます。出力していた状態をそのまま出力する , とは出力のある周辺機能が動作中の場合には周辺機能の状
態に従って出力を行い , 出力端子として出力している場合にはその出力を保持するということを意味しま
す。
*3: 入力不可とは , 端子の入力ゲートの動作は許可されているが , 内部回路が停止しているので , 端子の内容が
内部で受け付けられない状態を意味します。
*4: 入力遮断状態では入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H" レベル
が内部に伝わります。
*5: 出力 Hi-Z は端子駆動用トランジスタを駆動禁止状態にして端子をハイインピーダンスにすることを意味
します。
*6: これらのモードではポート 0 ∼ポート 3 のプルアップ機能は無効になります。
*7: ストップ / 時計 / タイムベースタイマモードでは , 外部割込み要因選択レジスタ (EISSR) の INTxR ビット
が "0" で , かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となります。これ以外の
設定の場合は入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H" レベルが内
部に伝わります。
*8: ストップモード / 時計モード / タイムベースタイマモードでは , 外部割込み要因選択レジスタ (EISSR) の
INTxR ビットが "1" で , かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となります。
これ以外の設定の場合は入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H"
レベルが内部に伝わります。
< 注意事項 >
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを兼用
している端子をハイインピーダンスに設定する場合には周辺機能の出力を禁止に設定し
た後には低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" または TMD ビッ
トを "0" に設定してください。
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第 9 章 低消費電力モード
9.7 スタンバイモードとリセット時の端子状態
MB90350E Series
■ 入出力端子の状態 (16 ビットアクセスモード )
表 9.7-2 入出力端子の状態 (16 ビットアクセスモード )
端子名
スリープ時
ストップ / 時計 /
タイムベースタイマ時
SPL=0
P07 ∼ P00
(AD07 ∼ AD00) 入力不可 /
出力 Hi-Z
P17 ∼ P10
SPL=1
外部 ROM
リセット
解除直後の アクセス後
ホールド時 リセット時
内部 ROM に内部 ROM
アクセス時 アクセス時
入力遮断 /
出力 Hi-Z
入力不可 /
出力 Hi-Z
出力 Hi-Z/
入力可能
出力 Hi-Z/
入力可能
出力状態 *1
直前のアド
レスを保持
出力 Hi-Z/
入力可能
出力 Hi-Z/
入力可能
(AD15 ∼ AD08)
P25 ∼ P20
(A21 ∼ A16)
出力状態
出力状態
*1,*3
*1,*3
入力不可 /
出力 Hi-Z*3
P37(CLK)
入力不可 /
出力可能
入力不可 /
出力状態
入力不可 /
出力可能
*2,*3
*1,*3
*2,*3
直前の状態
を保持 *4
入力遮断 /
直前の状態
を保持 *4
P36(RDY)
P35(HAK)
"H" 出力 *3
"H" 出力 *3
P31(RD)
"H" 出力
"H" 出力
P30(ALE)
"L" 出力
"L" 出力
P45 ∼ P40
P56 ∼ P50
P67 ∼ P60
直前の状態
を保持 *4
P32(WRL)
P42, P32, P12*6
入力不可 /
出力 Hi-Z*3
"L"
出力 *3
"1" 入力 *3
P34(HRQ)
P33(WRH)
入力遮断 /
出力 Hi-Z*5
入力不可 /
出力 Hi-Z
直前の状態
を保持 *4
入力不可 /
出力 Hi-Z*3
入力不可 /
出力 Hi-Z
"H" 出力
"H" 出力
"H" 出力
"L" 出力
"L" 出力
"L" 出力
直前の状態
を保持 *4
入力不可 /
出力 Hi-Z
出力 Hi-Z/
入力可能
出力 Hi-Z/
入力可能
入力可能
*1: 出力状態とは , 端子駆動用トランジスタの駆動を許可しているが , 内部回路の動作が停止されているため ,
"H" レベルまたは "L" レベルの固定値を出力することを意味します。内部周辺回路が動作中で , 出力機能を
使用している場合には , リセット時を除いて出力が変化します ( リセット時の出力変化はありません ) 。
*2: 出力可能とは , 端子駆動用トランジスタを駆動状態にしてあり , 内部回路の動作が許可されているため , 動
作内容が端子に出力されることを意味します。
*3: 出力ポートとして使用している場合は , 直前に出力されていた値を保持します。
*4: 各スタンバイモードになる直前に出力していた状態をそのまま出力 , または入力の場合には入力不可を意
味します。出力していた状態をそのまま出力するとは , 出力のある周辺機能が動作中の場合には周辺機能
の状態に従って出力を行い , 出力端子として出力している場合にはその出力を保持するということを意味
します。入力不可とは , 端子の入力ゲートの動作は許可されているが , 内部回路が停止しているので , 端子
の内容が内部で受け付けられない状態を意味します。
*5: 入力遮断状態では入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H" レベル
が内部に伝わります。出力 Hi-Z は端子駆動用トランジスタを駆動禁止状態にして端子をハイインピーダン
スにすることを意味します。
*6: ストップモード / 時計モード / タイムベースタイマモードでは , 外部割込み要因選択レジスタ (EISSR) の
INTxR ビットが "1" で , かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となります。
これ以外の設定の場合は入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H"
レベルが内部に伝わります。
188
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第 9 章 低消費電力モード
9.7 スタンバイモードとリセット時の端子状態
< 注意事項 >
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを兼用
している端子をハイインピーダンスに設定する場合には周辺機能の出力を禁止に設定し
た後に低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" または TMD ビット
を "0" に設定してください。
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189
第 9 章 低消費電力モード
9.7 スタンバイモードとリセット時の端子状態
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■ 入出力端子の状態 (8 ビットアクセスモード )
表 9.7-3 入出力端子の状態 (8 ビットアクセスモード )
端子名
スリープ時
ストップ / 時計 /
タイムベースタイマ時
SPL=0
P07 ∼ P00
(AD07 ∼ AD00)
P17 ∼ P10
(AD15 ∼ AD08)
入力不可 /
出力 Hi-Z
入力遮断 /
出力 Hi-Z
SPL=1
外部 ROM
リセット
解除直後の アクセス後
ホールド時 リセット時
内部 ROM に内部 ROM
アクセス時 アクセス時
出力状態
出力状態
*1,*3
*1,*3
入力不可 /
出力 Hi-Z*3
P37(CLK)
入力不可 /
出力可能
入力不可 /
出力状態
入力不可 /
出力可能
*2,*3
*1,*3
*2,*3
P35(HAK)
P34(HRQ)
入力不可 /
出力 Hi-Z*3
出力状態 *1
直前のアド
レスを保持
出力 Hi-Z/
入力可能
出力 Hi-Z/
入力可能
"H" 出力
"H" 出力
"H" 出力
"L" 出力
"L" 出力
"L" 出力
出力 Hi-Z/
入力可能
出力 Hi-Z/
入力可能
入力不可 /
出力 Hi-Z
入力遮断 /
入力遮断 /
*5 "L" 出力 *3
直前の状態
直前の状態 出力 Hi-Z
*4
を保持
"1" 入力 *3
を保持 *4
直前の状態
を保持 *4
P33
P32(WR)
"H" 出力 *3
"H" 出力 *3
P31(RD)
"H" 出力
"H" 出力
P30(ALE)
"L" 出力
"L" 出力
P45 ∼ P40
P56 ∼ P50
P67 ∼ P60
入力遮断 /
直前の状態 直前の状態
を保持 *4
を保持 *4
P42, P32, P12*6
出力 Hi-Z/
入力可能
入力不可 /
出力 Hi-Z
P25 ∼ P20
(A21 ∼ A16)
P36(RDY)
出力 Hi-Z/
入力可能
入力不可 /
出力 Hi-Z*3
入力不可 /
出力 Hi-Z
直前の状態 入力不可 /
出力 Hi-Z
を保持 *4
入力可能
*1: 出力状態とは , 端子駆動用トランジスタの駆動を許可しているが , 内部回路の動作が停止されているため ,
"H" レベルまたは "L" レベルの固定値を出力することを意味します。内部周辺回路が動作中で , 出力機能を
使用している場合には , リセット時を除いて出力が変化します ( リセット時の出力変化はありません ) 。
*2: 出力可能とは , 端子駆動用トランジスタを駆動状態にしてあり , 内部回路の動作が許可されているため , 動
作内容が端子に出力されることを意味します。
*3: 出力ポートとして使用している場合は , 直前に出力されていた値を保持します。
*4: 各スタンバイモードになる直前に出力していた状態をそのまま出力 , または入力の場合には入力不可を意
味します。出力していた状態をそのまま出力するとは , 出力のある周辺機能が動作中の場合には周辺機能
の状態に従って出力を行い , 出力端子として出力している場合にはその出力を保持するということを意味
します。入力不可とは , 端子の入力ゲートの動作は許可されているが , 内部回路が停止しているので , 端子
の内容が内部で受け付けられない状態を意味します。
*5: 入力遮断状態では入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時には "H" レベ
ルが内部に伝わります。出力 Hi-Z は端子駆動用トランジスタを駆動禁止状態にして端子をハイインピーダ
ンスにすることを意味します。
*6: ストップモード / 時計モード / タイムベースタイマモードでは , 外部割込み要因選択レジスタ (EISSR) の
INTxR ビットが "1" で , かつ DTP/ 外部割込みが許可されているとき (ENIR:EN=1) に入力可能となります。
これ以外の設定の場合は入力がマスクされ , CMOS/Automotive 選択時は "L" レベルが , TTL 選択時は "H"
レベルが内部に伝わります。
190
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第 9 章 低消費電力モード
9.7 スタンバイモードとリセット時の端子状態
< 注意事項 >
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを兼用
している端子をハイインピーダンスに設定する場合には周辺機能の出力を禁止に設定し
た後に低消費電力モード制御レジスタ (LPMCR) の STP ビットを "1" または TMD ビット
を "0" に設定してください。
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191
第 9 章 低消費電力モード
9.8 低消費電力モード使用上の注意
MB90350E Series
低消費電力モード使用上の注意
9.8
低消費電力モードを使用するときには , 以下の点に注意してください。
■ スタンバイモードへの移行
周辺装置から CPU に対して割込み要求が発生している場合は , 低消費電力モード制御
レジスタ (LPMCR) の STP ビット , SLP ビットに "1" を設定しても , TMD ビットに "0"
を設定しても各スタンバイモードには移行しません ( 割込み処理後にも, 各スタンバイ
モードに移行しません ) 。
CPU が割込み処理中の場合は , 割込み処理中の割込み要求フラグがクリアされて , ほか
に割込み要求が発生していなければ , スタンバイモードに移行することができます。
■ スタンバイモードへ移行する場合の注意
ストップモード , 時計モード , タイムベースタイマモード時に , 周辺機能とポートを兼
用している端子をハイインピーダンスにするときは,以下の手順に従って設定してくだ
さい。
1) 周辺機能の出力を禁止します。
2) 低消費電力モード制御レジスタ (LPMCR) の SPL ビットを "1", STP ビットを "1" また
は TMD ビットを "0" に設定します。
■ スタンバイモードの割込みによる解除
スリープモード , 時計モード , タイムベースタイマモード , ストップモード中に動作し
ている周辺機能 , および外部割込みから割込みレベルが "7" よりも強い割込み要求が発
生した場合にスタンバイモードが解除されます。割込みによるスタンバイモードの解
除は , CPU が割込みを受け付けるかどうかとは関係ありません。
< 注意事項 >
スタンバイモードからの復帰直後に割込み処理に分岐させない場合は , スタンバイモード
設定の前に割込みを禁止するなどの対策を行ってください。
■ スタンバイモードを解除する場合の注意
ストップモードに入る前に , 外部割込みの入力要因の設定に従った入力によりスタン
バイモードを解除できます。入力要因としては "H" レベル , "L" レベル , 立上りエッジ ,
立下りエッジを選択できます。
192
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第 9 章 低消費電力モード
9.8 低消費電力モード使用上の注意
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■ 発振安定待ち時間
● メインクロック発振安定待ち時間
サブクロックモード , 時計モード , ストップモード中は , メインクロックの発振が停止
しているため , メインクロック発振安定待ち時間を確保する必要があります。発振安定
待ち時間はクロック選択レジスタ (CKSCR) の WS1, WS0 ビットで設定します。
● サブクロック発振安定待ち時間
サブストップモード中は , サブクロック (SCLK) の発振が停止しているため , サブク
ロック発振安定待ち時間を確保する必要があります。発振安定待ち時間は 214/SCLK
(SCLK: サブクロック ) に固定されています。
● PLL クロック発振安定待ち時間
メインクロックモード中は , PLL 逓倍回路が停止しているため , PLL クロックモードに
移行する場合には PLL クロック発振安定待ち時間を確保する必要があります。PLL ク
ロック発振安定待ち時間中はメインクロックで動作します。メインクロックモードから
PLL クロックモードに切り換えた場合の PLL クロック発振安定待ち時間は , 214/HCLK
(HCLK: 発振クロック ) に固定されています。
サブクロックモード中は , メインクロックおよび PLL 逓倍回路が停止しているため ,
PLL クロックモードに移行する場合にはメインクロック発振安定待ち時間および PLL
クロック発振安定待ち時間を確保する必要があります。この場合の発振安定待ち時間
は , クロック選択レジスタの発振安定待ち時間選択ビット (CKSCR: WS1, WS0) に設定
された値に従ってメインクロック発振安定待ち時間および PLL クロック発振安定待ち
時間を同時にカウントするので , CKSCR:WS1, WS0 ビットには発振安定待ち時間の長
い方に合わせて値を設定してください。ただし , PLL クロック発振安定待ち時間は 214/
HCLK 以上必要ですので , CKSCR: WS1, WS0 ビットには 10B または 11B を設定してく
ださい。
PLL ストップモード中は , メインクロックおよび PLL 逓倍回路が停止しているため ,
PLL ストップモードから復帰する場合にはメインクロック発振安定待ち時間および
PLL クロック発振安定待ち時間を確保する必要があります。この場合の発振安定待ち
時間は , クロック選択レジスタの発振安定待ち時間選択ビット (CKSCR: WS1, WS0) に
設定された値に従ってメインクロック発振安定待ち時間および PLL クロック発振安定
待ち時間を同時にカウントするので , CKSCR:WS1, WS0 ビットには発振安定待ち時間
の長い方に合わせて値を設定してください。ただし , PLL クロック発振安定待ち時間
は 214/HCLK 以上必要ですので , CKSCR: WS1, WS0 ビットには 10B または 11B を設定
してください。
■ クロックモードの切換え
クロックモードを切り換えた場合 , 切換えが完了するまでは低消費電力モードおよび
ほかのクロックモードへ切り換えないでください。切換えの完了はクロック選択レジ
スタ (CKSCR) の MCM ビットおよび SCM ビットを参照して確認してください。切換
えが完了する前に , ほかのクロックモードおよび低消費電力モードへの切り換えた場
合には切り換わらないことがあります。
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193
第 9 章 低消費電力モード
9.8 低消費電力モード使用上の注意
MB90350E Series
■ スタンバイモード遷移のための低消費電力モード制御レジスタ (LPMCR) へアクセ
スするときの注意事項
● アセンブラ言語を使用して低消費電力モード制御レジスタ (LPMCR) にアクセスする場合
低消費電力モード制御レジスタ (LPMCR) においてスタンバイモードに移行する設定を
行う場合は , 表 9.3-2 の命令を使用してください。
表 9.3-2 の命令によるスタンバイモード遷移命令の直後には必ず下記
を配置してください。
MOV LPMCR, #H’xx
内の命令列
; 表 9.3-2 の低消費電力モード遷移命令
NOP
NOP
JMP $+3
; 次の命令へのジャンプ
MOV A, #H’10
; 任意の命令
内の命令列以外が配置されるとスタンバイモード解除後の動作は保証されません。
● C 言語を使用して低消費電力モード制御レジスタ (LPMCR) にアクセスする場合
低消費電力モード制御レジスタ (LPMCR) においてスタンバイモードに移行する設定を
行う場合は , 以下の 1 から 3 のいずれかの方法でアクセスしてください。
1. スタンバイモードに遷移させる命令を関数化して , スタンバイモード遷移命令の後
に __wait_nop() のビルトイン関数を 2 個挿入してください。関数内で , スタンバイ
復帰の割込み以外の割込みが発生する可能性がある場合にはコンパイル時に最適
化を実施して LINK/UNLINK 命令の発生を抑止してください。
例:時計モードまたはタイムベースタイマモード遷移関数の場合
void enter_watch(){
IO_LPMCR.byte = 0x10; /* LPMCR の TMD ビットに "0" をセット */
__wait_nop();
__wait_nop();
}
2. スタンバイモードに遷移させる命令を __asm 文で記述してスタンバイモード遷移命
令の後に 2 個の NOP と JMP 命令を挿入してください。
例:スリープモード遷移の場合
__asm("
__asm("
__asm("
MOV I:_IO_LPMCR, #H’58"); /* LPMCR の SLP ビットに "1" をセット */
NOP");
NOP");
__asm("
JMP $+3");
/* 次の命令へのジャンプ
*/
3. スタンバイモードに遷移させる命令を #pragma asm ∼ #pragma endasm 間に記述して
スタンバイモード遷移命令の後に 2 個の NOP と JMP 命令を挿入してください。
例:ストップモード遷移の場合
#pragma asm
MOV I:_IO_LPMCR, #H’98
NOP
NOP
JMP $+3
#pragma endasm
194
/* LPMCR の STP ビットに "1" をセット */
/* 次の命令へのジャンプ
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*/
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第 10 章
メモリアクセスモード
メモリアクセスモードの機能と動作について説明
します。
10.1 メモリアクセスモードの概要
10.2 外部メモリアクセス ( バス端子制御回路 )
10.3 外部メモリアクセス制御信号の動作
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195
第 10 章 メモリアクセスモード
10.1 メモリアクセスモードの概要
10.1
MB90350E Series
メモリアクセスモードの概要
F2MC-16LX では , アクセス方式 , アクセス領域について各種のモードがあります。
■ メモリアクセスモードの概要
表 10.1-1 モード端子とモード
動作モード
バスモード
アクセスモード
−
シングルチップ
8 ビット
内 ROM 外バス
RUN
16 ビット
8 ビット
外 ROM 外バス
16 ビット
フラッシュプログラミング
−
−
● 動作モード
動作モードとはデバイスの動作状態を制御するモードを示すもので , MD2 ∼ MD0 モー
ド設定用端子とモードデータ内の M1, M0 ビットで指定します。動作モードを選択す
ることで通常動作の起動やフラッシュメモリに書き込むことができます。
● バスモード
バスモードとは内部 ROM の動作と外部アクセス機能の動作を制御するモードを示す
もので , モード設定用端子 (MD2 ∼ MD0) とモードデータ内の M1, M0 ビットの内容で
指定します。モード設定用端子 (MD2 ∼ MD0) はリセットベクタおよびモードデータ
を読み出すときのバスモードを指定するもので , モードデータ内の M1, M0 ビットは通
常動作時のバスモードを指定するものです。
● アクセスモード
アクセスモードとは , 外部データバス幅を制御するモードを示すもので , MD2 ∼ MD0
モード設定用端子とモードデータ内の S0 ビットで指定します。アクセスモードを選択
することで外部データバスを 8 ビット長あるいは 16 ビット長に指定します。
196
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第 10 章 メモリアクセスモード
10.1 メモリアクセスモードの概要
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モード端子 (MD2 ∼ MD0)
10.1.1
MD2 ∼ MD0 の 3 本の外部端子を組み合せて表 10.1-2 の動作を指定できます。
■ モード端子
表 10.1-2 モード端子とモード
モード端子設定
モード名
リセットベクタ
アクセス領域
外部データ
バス幅
MD2
MD1
MD0
0
0
0
外部ベクタ
モード 0
外部
8 ビット
0
0
1
外部ベクタ
モード 1
外部
16 ビット
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
フラッシュ
シリアル書込み
*
−
−
1
1
1
フラッシュ
メモリ
−
−
備考
リセットベクタ 16 ビットバ
ス幅アクセス
指定禁止
内部ベクタ
モード
内部
( モードデータ )
リセットシーケンス以降は
モードデータで制御
指定禁止
パラレルライタ使用時の
モード
*: フラッシュメモリのシリアル書込みは , モード端子の設定だけでは書き込めません。ほかの端子の設定も必
要です。詳細は , 「第 28 章 フラッシュメモリ品 シリアル書込み接続例」を参照してください。
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197
第 10 章 メモリアクセスモード
10.1 メモリアクセスモードの概要
10.1.2
MB90350E Series
モードデータ
モードデータは主記憶 FFFFDFH に置かれ , CPU の動作を制御するために使用しま
す。リセットシーケンス実行中にこのデータを取り込んでデバイス内部のモードレ
ジスタに格納します。モードレジスタの値を変更できるのはリセットシーケンスだ
けです。
本レジスタによる設定はリセットシーケンス以降に有効となります。
予約ビットには必ず "0" を設定してください。
■ モードデータ
図 10.1-1 モードデータ構成
bit
アドレス : FFFFDFH
7
6
5
4
3
2
1
0
M1
M0
予約
予約
S0
予約
予約
予約
[bit7, bit6] M1, M0 ( バスモード設定ビット )
M1, M0 は , リセットシーケンス終了後の動作モードを指定するビットです。M1, M0
ビットと機能の関係を 表 10.1-3 に示します。
表 10.1-3 M1, M0 ( バスモード設定ビット ) の機能
M1
M0
0
0
シングルチップモード
0
1
内 ROM 外バスモード
1
0
外 ROM 外バスモード
1
1
設定禁止
機能
[bit3] S0 ( モード設定ビット )
S0 は , リセットシーケンス終了後のバスモード , アクセスモードを指定するビットで
す。S0 ビットと機能の関係を表 10.1-4 に示します。
表 10.1-4 S0 ( モード設定ビット ) の機能
S0
198
機能
0
外部データバス 8 ビットモード
1
外部データバス 16 ビットモード
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第 10 章 メモリアクセスモード
10.1 メモリアクセスモードの概要
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< 注意事項 >
• MB90F351E(S), MB90F351TE(S), MB90F352E(S), MB90F352TE(S), MB90F356E(S),
MB90F356TE(S), MB90F357E(S), MB90F357TE(S) においては , 内部ベクタモードで
はハードワイヤードリセットベクタ機能によって , モードデータは FFFFDFH 番地の
値にかかわらず 00H に固定されます。
• ハードワイヤードリセットベクタについては , 「8.4 リセット動作」を参照してくださ
い。
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第 10 章 メモリアクセスモード
10.1 メモリアクセスモードの概要
10.1.3
MB90350E Series
バスモード別メモリ空間
バスモードの指定によるアクセス領域と物理アドレスの対応を 図 10.1-2 に示します。
■ バスモード別メモリ空間
図 10.1-2 各バスモードにおけるアクセス領域と物理アドレスの関係
FFFFFFH
ROM 領域
ROM 領域
アドレス #1
C00100H
010000H
ROM 領域
ROM 領域
FF バンクの
イメージ
FF バンクの
イメージ
拡張 I/O 領域
拡張 I/O 領域
008000H
007900H
拡張 I/O 領域
アドレス #2
RAM
汎用
レジスタ
RAM
汎用
レジスタ
汎用
レジスタ
: 内部
: 外部
000100H
0000F0H
000000H
I/O
I/O
I/O
シングルチップ
内 ROM 外バス
外 ROM 外バス
アドレス #1
アドレス #2
品種
MB90F351E(S), MB90F351TE(S),
MB90F356E(S), MB90F356TE(S),
MB90351E(S), MB90351TE(S),
MB90356E(S), MB90356TE(S)
FF0000H
MB90F352E(S), MB90F352TE(S),
MB90F357E(S), MB90F357TE(S),
MB90352E(S), MB90352TE(S),
MB90357E(S), MB90357TE(S)
FE0000H
MB90V340E-101/102/103/104
F80000H
200
RAM
: アクセス不可
001100H
007900H
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第 10 章 メモリアクセスモード
10.1 メモリアクセスモードの概要
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■ 推奨設定
表 10.1-5 に , モード端子とモードデータの推奨設定例を示します。
表 10.1-5 モード端子とモードデータの推奨設定例
MD2
MD1
MD0
M1
M0
S0
シングルチップ
0
1
1
0
0
×
内 ROM 外バスモード・16 ビットバス
0
1
1
0
1
1
内 ROM 外バスモード・8 ビットバス
0
1
1
0
1
0
外 ROM 外バスモード・16 ビットバス・
ベクタ 16 ビットバス幅
0
0
1
1
0
1
外 ROM 外バスモード・8 ビットバス
0
0
0
1
0
0
設定例
外部端子には各種モードで異なる信号機能があります。
表 10.1-6 各種モードの外部端子の機能
機能
端子名
外部バス拡張
シングルチップ
8 ビット
P07 ∼ P00
16 ビット
AD07 ∼ AD00
P17 ∼ P10
A15 ∼ A08
フラッシュ
プログラミング
DQ07 ∼ DQ00
AD15 ∼ AD08
AQ15 ∼ AQ08
P25 ∼ P20
A21 ∼ A16*
AQ07 ∼ AQ00
P30
ALE
AQ16
P31
RD
CE
P32
P33
ポート
WR*
WRL*
OE
ポート
WRH*
WE
P34
HRQ*
AQ17
P35
HAK*
AQ18
P36
RDY*
BYTE
P37
CLK*
RY/BY
*: アドレス上位出力端子 , WRL/WR, WRH, HRQ, HAK, RDY および CLK 端子は , 機能選択により
ポートとして使用することが可能です。詳細は , 「10.2 外部メモリアクセス ( バス端子制御回
路 ) 」を参照してください。
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201
第 10 章 メモリアクセスモード
10.2 外部メモリアクセス ( バス端子制御回路 )
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外部メモリアクセス ( バス端子制御回路 )
10.2
外部バス端子制御回路は , CPU のアドレス / データバスを外部に拡張するための外
部バス端子を制御します。
■ 外部メモリアクセス ( 外部バス端子制御回路 )
MB90350E シリーズデバイス外部のメモリ / 周辺をアクセスするには , 以下に示すよう
なアドレス / データ / 制御信号を使用します。
• CLK(P37)
: マシンサイクルクロック (KBP) 出力端子です。
• RDY(P36)
: 外部レディ入力端子です。
• WRH(P33)
: データバス上位 8 ビットのライトストローブ信号です。16 ビットバ
スモードでのみ機能します。
• WRL/WR(P32) : 16 ビットバスモードではデータバス下位 8 ビットのライトストロー
ブ信号 , 8 ビットバスモードではライトストローブ信号として機能
します。
• RD(P31)
: リードストローブ信号です。
• ALE(P30)
: アドレスラッチイネーブル信号です。
外部バス端子制御回路は外部バス端子の制御に使用され , CPU アドレス / データバスの
外部拡張を可能にします。
■ 外部メモリアクセスのブロックダイヤグラム
図 10.2-1 外部バス制御器
P0
P1
P2
P3
P0 データ
P3
P0
P0 方向
RB
データ制御
アドレス制御
アクセス
制御
202
アクセス制御
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第 10 章 メモリアクセスモード
10.2 外部メモリアクセス ( バス端子制御回路 )
MB90350E Series
外部メモリアクセス ( 外部バス端子制御回路 ) の
レジスタ
10.2.1
外部メモリアクセス ( 外部バス端子制御回路 ) には , 次の 3 種類のレジスタがありま
す。
• 自動レディ機能選択レジスタ
• 外部アドレス出力制御レジスタ
• バス制御信号選択レジスタ
■ 外部メモリアクセスのレジスタ一覧
図 10.2-2 外部メモリアクセス ( 外部バス端子制御回路 ) のレジスタ一覧
自動レディ機能選択レジスタ
bit
15
14
アドレス : 0000A5H
IOR1
IOR0
リード / ライト →
W
W
W
W
−
−
W
W
初期値 →
0
0
1
1
×
×
0
0
7
6
5
4
3
2
1
0
−
−
E21
E20
E19
E18
E17
E16
外部アドレス出力制御レジスタ
bit
アドレス : 0000A6H
13
12
HMR1 HMR0
11
10
−
−
9
8
LMR1 LMR0
リード / ライト →
−
−
W
W
W
W
W
W
初期値 →
0
0
0
0
0
0
0
0
ARSR
HACR
バス制御信号選択レジスタ
bit
15
14
13
12
11
10
9
8
.
CKE
RYE
HDE
IOBS
HMBS
WRE
LMBS
−
ECSR
リード / ライト →
W
W
W
W
W
W
W
−
初期値 →
0
0
0
0
0
0
0
×
アドレス : 0000A7H
W : ライトオンリ
− : 未使用ビット
× : 不定値
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203
第 10 章 メモリアクセスモード
10.2 外部メモリアクセス ( バス端子制御回路 )
10.2.2
MB90350E Series
自動レディ機能選択レジスタ (ARSR)
自動レディ機能選択レジスタ (ARSR) は , 外部アクセス時に領域ごとのメモリアク
セスの自動ウェイト時間を設定します。
■ 自動レディ機能選択レジスタ (ARSR)
図 10.2-3 自動レディ機能選択レジスタ (ARSR) の構成
アドレス
0000A5H
bit
15
14
IOR1
13
12
IOR0 HMR1 HMR0
W
W
W
W
11
10
−
−
−
−
9
8
LMR1 LMR0
W
初期値
0011XX00B
W
W : ライトオンリ
− : 未使用ビット
X : 不定値
[bit15, bit14] IOR1, IOR0
IOR1, IOR0 ビットでは , 0000F0H ∼ 0000FFH の領域に対する外部アクセスを行ったと
きの自動ウェイト機能を指定します。IOR1, IOR0 ビットの組合せで , 表 10.2-1 に示す
ような設定になります。
表 10.2-1 IOR1, IOR0 ( 自動ウェイト機能指定ビット ) の機能
IOR1
IOR0
0
0
自動ウェイト禁止 [ 初期値 ]
0
1
外部アクセス時 , 1 サイクルの自動ウェイトが入る
1
0
外部アクセス時 , 2 サイクルの自動ウェイトが入る
1
1
外部アクセス時 , 3 サイクルの自動ウェイトが入る
機能
[bit13, bit12] HMR1, HMR0
HMR1, HMR0 では , 800000H ∼ FFFFFFH の領域に対する外部アクセスを行ったときの
自動ウェイト機能を指定します。HMR1, HMR0 ビットの組合せで , 表 10.2-2 に示すよ
うな設定になります。
表 10.2-2 HMR1, HMR0 ( 自動ウェイト機能指定ビット ) の機能
204
HMR1
HMR0
0
0
自動ウェイト禁止
0
1
外部アクセス時 , 1 サイクルの自動ウェイトが入る
1
0
外部アクセス時 , 2 サイクルの自動ウェイトが入る
1
1
外部アクセス時 , 3 サイクルの自動ウェイトが入る [ 初期値 ]
機能
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第 10 章 メモリアクセスモード
10.2 外部メモリアクセス ( バス端子制御回路 )
MB90350E Series
[bit9, bit8] LMR1, LMR0
LMR1, LMR0 では , 008000H ∼ 7FFFFFH の領域に対する外部アクセスを行ったときの
自動ウェイト機能を指定します。LMR1, LMR0 ビットの組合せで , 表 10.2-3 に示すよ
うな設定になります。
表 10.2-3 LMR1, LMR0 ( 自動ウェイト機能指定ビット ) の機能
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LMR1
LMR0
0
0
自動ウェイト禁止 [ 初期値 ]
0
1
外部アクセス時 , 1 サイクルの自動ウェイトが入る
1
0
外部アクセス時 , 2 サイクルの自動ウェイトが入る
1
1
外部アクセス時 , 3 サイクルの自動ウェイトが入る
機能
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205
第 10 章 メモリアクセスモード
10.2 外部メモリアクセス ( バス端子制御回路 )
10.2.3
MB90350E Series
外部アドレス出力制御レジスタ (HACR)
外部アドレス出力制御レジスタ (HACR) は , アドレス (A21 ∼ A16) の外部への出力
を制御するレジスタです。各ビットが , それぞれアドレス (A21 ∼ A16) に対応し ,
各アドレス出力端子を 表 10.2-4 に示すように制御します。本レジスタのビットはす
べて書込み専用で , 読出しでは "1" となります。
■ 外部アドレス出力制御レジスタ (HACR)
図 10.2-4 外部アドレス出力制御レジスタ (HACR) の構成
bit
アドレス
0000A6H
7
6
5
4
3
2
1
0
-
-
E21
E20
E19
E18
E17
E16
−
−
W
W
W
W
W
W
初期値
XX000000B
W : ライトオンリ
− : 未使用ビット
X : 不定値
HACR レジスタは外部回路へのアドレス (A21 ∼ A16) の出力を制御します。6 ビット
がそれぞれ A21 ∼ A16 のアドレスビットに対応し , 下記のようにアドレス出力端子を
制御します。
デバイスがシングルチップモード時には HACR レジスタにアクセスできません。その
場合 , 本レジスタの値にかかわらず , 全端子が I/O ポートとして機能します。
このレジスタの全ビットは , すべて書込み専用で , 読出しでは "1" となります。
[bit5 ∼ bit0] E21 ∼ E16
表 10.2-4 外部アドレス出力制御レジスタ (HACR) の機能
206
0
対応する端子はアドレス出力 (A21 ∼ A16) になります。[ 初期値 ]
1
対応する端子は I/O ポート (P25 ∼ P20) になります。周辺リソースと
して使用する場合には "1" を設定してください。
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第 10 章 メモリアクセスモード
10.2 外部メモリアクセス ( バス端子制御回路 )
MB90350E Series
バス制御信号選択レジスタ (ECSR)
10.2.4
バス制御信号選択レジスタ (ECSR) は , 外部バスモード時のバス動作の制御機能を設
定するレジスタです。デバイスがシングルチップモード時にはアクセスすることが
できません。その場合 , 本レジスタの値にかかわらず , 全端子が I/O ポートとして機
能します。バス制御信号選択レジスタのビットは , すべて書込み専用で , 読出しでは
"1" となります。
■ バス制御信号選択レジスタ (ECSR)
図 10.2-5 バス制御信号選択レジスタ (ECSR) の構成
アドレス
0000A7H
bit
15
14
13
CKE
RYE
HDE
W
W
W
12
11
10
9
IOBS HMBS WRE LMBS
W
W
W
W
8
−
初期値
0000000XB
−
W : ライトオンリ
− : 未使用ビット
X : 不定値
[bit15] CKE
CKE ビットでは , 外部クロック信号端子 (CLK) の出力を表 10.2-5 に示すように制御し
ます。
表 10.2-5 CKE ( 外部クロック (CLK) 出力制御ビット ) の機能
0
I/O ポート (P37) 動作 ( クロック出力禁止 ) [ 初期値 ]
1
クロック信号 (CLK) 出力許可
[bit14] RYE
RYE ビットでは , 外部レディ (RDY) 信号端子の入力を表 10.2-6 に示すように制御しま
す。
表 10.2-6 RYE ( 外部レディ (RDY) 入力制御ビット ) の機能
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0
I/O ポート (P36) 動作 ( 外部 RDY 入力禁止 ) [ 初期値 ]
1
外部レディ (RDY) 入力許可
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207
第 10 章 メモリアクセスモード
10.2 外部メモリアクセス ( バス端子制御回路 )
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[bit13] HDE
HDE ビットは , ホールド関係の信号の入出力許可を指定します。HDE ビットの設定に
より , ホールド要求入力信号 (HRQ) とホールドアクノリッジ出力信号 (HAK) の 2 本を
表 10.2-7 に示すように制御します。
表 10.2-7 HDE ( ホールド関連端子の入出力許可指定ビット ) の機能
0
I/O ポート (P35, P34) 動作 ( ホールド機能入出力禁止 ) [ 初期値 ]
1
ホールド要求 (HRQ) 入力 / ホールドアクノリッジ (HAK) 出力許可
[bit12] IOBS
IOBS ビットでは , 外部データバス 16 ビットモード時に , 0000F0H ∼ 0000FFH の領域に
対する外部アクセスを行ったときのバス幅を指定します。本ビットの設定により , 表
10.2-8 に示すように制御します。
表 10.2-8 IOBS ( バス幅指定ビット )
0
16 ビットバス幅アクセス [ 初期値 ]
1
8 ビットバス幅アクセス
[bit11] HMBS
HMBS ビットは , 外部データバス 16 ビットモード時に , 800000H ∼ FFFFFFH の領域に
対する外部アクセスを行ったときのバス幅を指定します。本ビットの設定により , 表
10.2-9 に示すように制御します。
表 10.2-9 HMBS ( バス幅指定ビット ) の機能
0
16 ビットバス幅アクセス [ 初期値 ]
1
8 ビットバス幅アクセス
[bit10] WRE
WRE ビットは , 外部ライト信号 ( 外部データバス 16 ビットモードの場合は WRH/WRL
両端子 , 外部データバス 8 ビットモードの場合は WR 端子 ) の出力を表 10.2-10 に示す
ように制御します。
外部データバス 8 ビットモードの場合は , 本ビットの設定値とは関係なく , P33 は I/O
ポートとして機能します。
表 10.2-10 WRE ( 外部ライト信号出力制御ビット ) の機能
208
0
I/O ポート (P33, P32) 動作 ( ライト信号出力禁止 ) [ 初期値 ]
1
ライトストローブ信号 (WRH/WRL または WR のみ ) の出力許可
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第 10 章 メモリアクセスモード
10.2 外部メモリアクセス ( バス端子制御回路 )
MB90350E Series
[bit9] LMBS
LMBS ビットは , 外部データバス 16 ビットモード時に , 002000H ∼ 7FFFFFH の領域に
対する外部アクセスを行ったときのバス幅を指定します。本ビットの設定により , 表
10.2-11 のように制御します。
表 10.2-11 LMBS ( バス幅指定ビット ) の機能
0
16 ビットバス幅アクセス [ 初期値 ]
1
8 ビットバス幅アクセス
< 注意事項 >
• 外部データバス 16 ビットモード時に WRE ビットにて WR, WRH, WRL 機能を許可す
る場合には P33, P32 を入力モードにしてください (DDR3 レジスタの bit3, bit2 を "0"
にしてください ) 。
• 外部データバス 8 ビットモード時に WRE ビットにて WR 機能を許可する場合には P32
を入力モードにしてください (DDR3 レジスタの bit2 を "0" にしてください ) 。また ,
RYE, HDE ビットにて RDY, HRQ 信号入力を許可した場合も , そのポートの I/O ポー
ト機能が有効となります。そのため , そのポートに対応する DDR3 レジスタには必ず
"0" ( 入力モード ) を書き込んでください。
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209
第 10 章 メモリアクセスモード
10.3 外部メモリアクセス制御信号の動作
10.3
MB90350E Series
外部メモリアクセス制御信号の動作
外部メモリへのアクセスは , レディ機能を使用しない場合は 3 サイクルで行います。
外部 16 ビットバスモードでの 8 ビットバス幅アクセスは , 8 ビット幅の周辺チップ
と 16 ビット幅の周辺チップを混在して外部バスに接続した場合に , 8 ビット幅の周
辺チップを読出し / 書込みするための機能です。
■ 外部メモリアクセス制御信号
外部データバス 16 ビットモードで 16 ビットバス幅アクセスを行うか 8 ビットバス幅
アクセスを行うかを ECSR レジスタの HMBS/LMBS/IOBS ビットで指定します。
なお , アドレス出力と ALE 信号のアサート出力のみを行って RD/WRL/WRH/WR をア
サートしない場合には実際にはバス動作を行わないことがあります。ALE 信号のみで ,
周辺チップへのアクセスを実行しないでください。
図 10.3-1 外部データバス 8 ビットモードのアクセスタイミングチャート
リード
ライト
リード
P37/CLK
P33/WRH
(ポートデータ)
P32/WRL/WR
P31/RD
P30/ALE
P25~P20/
A21~A16
P17~P10/
A15~A08
P07~P00/
AD07~AD00
リード
アドレス
リードアドレス
ライトアドレス
リード
アドレス
リードアドレス
ライトアドレス
リード
アドレス
ライト
アドレス
リードデータ
210
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リード
アドレス
ライトデータ
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第 10 章 メモリアクセスモード
10.3 外部メモリアクセス制御信号の動作
MB90350E Series
図 10.3-2 外部データバス 16 ビットモードのアクセスタイミングチャート
(16 ビットバス幅アクセス )
8ビットバス幅バイトリード
偶数アドレスバイトリード
8ビットバス幅バイトライト
偶数アドレスバイトライト
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P25~P20/
A21~A16
ライトアドレス
リードアドレス
P17~P10/
AD15~AD08
リード
アドレス
P07~P00/
AD07~AD00
リード
アドレス
無効
ライト
アドレス
(不定)
リード
アドレス
リード
アドレス
ライト
アドレス
ライトデータ
リードデータ
奇数アドレスバイトリード
リード
アドレス
奇数アドレスバイトライト
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P25~P20/
A21~A16
リードアドレス
P17~P10/
AD15~AD08
リード
アドレス
P07~P00/
AD07~AD00
リード
アドレス
ライトアドレス
ライト
アドレス
無効
リード
アドレス
ライト
アドレス
(不定)
リード
アドレス
ライトデータ
リードデータ
偶数アドレスワードリード
リード
アドレス
偶数アドレスワードライト
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P25~P20/
A21~A16
リードアドレス
ライトアドレス
リード
アドレス
P17~P10/
AD15~AD08
リード
アドレス
ライト
アドレス
リード
アドレス
P07~P00/
AD07~AD00
リード
アドレス
ライト
アドレス
リード
アドレス
リードデータ
ライトデータ
< 注意事項 >
常にワードで読み出すように外部回路を設定してください。
P36/RDY 端子 , または自動レディ機能選択レジスタ (ARSR) の設定により , 低速のメモリ
や周辺回路へのアクセスが可能となります。
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211
第 10 章 メモリアクセスモード
10.3 外部メモリアクセス制御信号の動作
10.3.1
MB90350E Series
レディ機能
P36/RDY 端子 , または自動レディ機能選択レジスタ (ARSR) の設定により , 低速の
メモリや周辺回路へのアクセスが可能となります。
バス制御信号選択レジスタ (ECSR) 中の RYE ビットが "1" に設定されている場合に
は , 外部回路へのアクセス時に P36/RDY 信号に "L" レベルが入力されている期間
ウェイトサイクルとなり , アクセスサイクルを延ばすことが可能です。
■ レディ機能
図 10.3-3 レディ機能タイミングチャート
偶数アドレスワードリード
偶数アドレスワードライト
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P25~P20/
A21~A16
P17~P10/
AD15~AD08
P07~P00/
AD07~AD00
P36/RDY
リードアドレス
ライトアドレス
リード
アドレス
ライト
アドレス
リード
アドレス
ライト
アドレス
RDY端子取込み
リードデータ
偶数アドレスワードライト
ライトデータ
偶数アドレスワードリード
P37/CLK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P25~P20/
A21~A16
P17~P10/
AD15~AD08
P07~P00/
AD07~AD00
ライトアドレス
リードアドレス
ライト
アドレス
アドレス
ライト
アドレス
アドレス
ライトデータ
オートレディにより延びたサイクル
212
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第 10 章 メモリアクセスモード
10.3 外部メモリアクセス制御信号の動作
MB90350E シリーズは , 外部メモリアクセス用のオートレディ機能を 2 種類内蔵してい
ます。オートレディ機能は , アドレス 008000H ∼ 7FFFFFH 間に配置した下位アドレス
外部領域へのアクセスが発生したときとアドレス 800000H ∼ FFFFFFH 間に配置した上
位アドレス外部領域へのアクセスが発生したときに , 外部回路なしで自動的に 1 ∼ 3 サ
イクルのウェイトサイクルを挿入してアクセスサイクルを延ばすことができる機能で
す。ARSR 中の LMR1/LMR0 ビット ( 下位アドレス外部領域 ) および ARSR 中の HMR1/
HMR0 ビット ( 上位アドレス外部領域 ) の設定により起動します。さらに , MB90350E
シリーズは I/O 用のオートレディ機能をメモリ用とは独立に内蔵しています。ARSR レ
ジスタの IOR1/IOR0 ビットを "0" に設定すると , アドレス 0000F0H ∼ 0000FFH 間の外
部領域へのアクセス時に , 外部回路なしで自動的に 1 ∼ 3 サイクルのウェイトサイクル
を挿入し , アクセスサイクルを延ばすことができます。
外部メモリ用 , 外部 I/O 用のオートレディどちらでも ECSR 中の RYE ビットが "1" に
設定されている場合 , 上記オートレディ機能によるウェイトサイクル終了後に P36/
RDY 端子に "L" レベルが入力されているとそのままウェイトサイクルを継続します。
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213
第 10 章 メモリアクセスモード
10.3 外部メモリアクセス制御信号の動作
MB90350E Series
ホールド機能
10.3.2
バス制御信号選択レジスタ (ECSR) 中の HDE ビットが "1" に設定されている場合に
は , P34/HRQ, P35/HAK 両端子による外部アドレスホールド機能が有効となります。
■ ホールド機能
P34/HRQ 端子に "H" レベルを入力すると , CPU の命令の終了時 ( ストリング命令の場
合は "1" エレメントデータの処理の終了時 ) にてホールド状態となり , P35/HAK 端子よ
り "L" レベル信号を出力して以下の端子をハイインピーダンス状態にします。
• アドレス出力 :P25/A21 ∼ P20/A16
• データ入出力 :P17/AD15 ∼ P00/AD00
• バス制御信号 :P30/ALE, P31/RD, P32/WRL/WR, P33/WRH
これにより , デバイス外部回路により外部バスを使用することが可能となります。P34/
HRQ 端子に "L" レベル信号を入力すると , P35/HAK 端子は "H" レベル出力となり , 外
部端子状態が復活してバスは動作を再開します。STOP 状態においては , ホールド要求
入力を受け付けません。
図 10.3-4 ホールドタイミング
ホールドサイクル
リードサイクル
ライトサイクル
P37/CLK
P34/HRQ
P35/HAK
P33/WRH
P32/WRL/WR
P31/RD
P30/ALE
P25~P20/
A21~A16
P17~P10/
AD15~AD08
P07~P00/
AD07~AD00
(アドレス)
(アドレス)
(アドレス)
(アドレス)
リードデータ
ライトデータ
< 注意事項 >
• P34/HRQ 端子に "H" レベルを入力した場合には , P35/HAK 端子が "L" レベルになるま
で P34/HRQ 端子を "H" レベルに保持し続けてください。
• P35/HAK 端子が "L" レベルの期間であってもウォッチドッグタイマはカウンタがクリ
アされることなく動作を継続します。ウォッチドッグタイマ制御レジスタ (WDTC) の
WT1/WT0 ビットで設定したウォッチドッグタイマのインターバル時間以上ホールド
状態を継続した場合には , ウォッチドッグリセットが発生します。
214
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第 11 章
I/O ポート
I/O ポートの機能について説明します。
11.1 I/O ポート
11.2 I/O ポートのレジスタ一覧
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215
第 11 章 I/O ポート
11.1 I/O ポート
11.1
MB90350E Series
I/O ポート
それぞれのポートの各端子は , 対応する周辺が端子を用いない設定となっていると
き , ポート方向レジスタ (DDR) の設定により入力 , 出力の指定を行うことができま
す。端子が入力と指定されている場合は , 端子の論理レベルが読み出されます。端
子が出力と指定されている場合は , データレジスタ値が読み出されます。これは ,
リードモディファイライト (RMW) 系命令の読出しでも同じです。
■ I/O ポートの概要
図 11.1-1 に , I/O ポートのブロックダイヤグラムを示します。
図 11.1-1 I/O ポートのブロックダイヤグラム
内部データバス
データレジスタリード
データレジスタ
端子
データレジスタライト
方向レジスタ
方向レジスタライト
方向レジスタリード
216
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第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
MB90350E Series
11.2
I/O ポートのレジスタ一覧
I/O ポートレジスタには 6 つの種類があります。
• ポートデータレジスタ (PDR0 ∼ PDR6)
• ポート方向レジスタ (DDR0 ∼ DDR6)
• SIN 入力レベル選択レジスタ (DDRA)
• プルアップ制御レジスタ (PUCR0 ∼ PUCR3)
• アナログ入力許可レジスタ (ADER5, ADER6)
• 入力レベル選択レジスタ (ILSR0, ILSR1)
■ I/O ポートのレジスタ一覧
図 11.2-1 に , I/O ポートの各レジスタのビット構成を示します。
図 11.2-1 I/O ポートのレジスタ一覧
アドレス
000000H
000001H
bit 7
6
5
4
3
2
1
0
P07
P06
P05
P04
P03
P02
P01
P00
ポート 0 データレジスタ (PDR0)
P17
P16
P15
P14
P13
P12
P11
P10
ポート 1 データレジスタ (PDR1)
P25
P24
P23
P22
P21
P20
ポート 2 データレジスタ (PDR2)
P37
P36
P35
P34
P33
P32
P31
P30
ポート 3 データレジスタ (PDR3)
P45
P44
P43
P42
P41
P40
ポート 4 データレジスタ (PDR4)
P56
P55
P54
P53
P52
P51
P50
ポート 5 データレジスタ (PDR5)
P66
P65
P64
P63
P62
P61
P60
ポート 6 データレジスタ (PDR6)
000002H
000003H
000004H
000005H
000006H
P67
6
5
4
3
2
1
0
000010H
bit 7
D07
D06
D05
D04
D03
D02
D01
D00
ポート 0 方向レジスタ (DDR0)
000011H
D17
D16
D15
D14
D13
D12
D11
D10
ポート 1 方向レジスタ (DDR1)
D25
D24
D23
D22
D21
D20
ポート 2 方向レジスタ (DDR2)
D36
D35
D34
D33
D32
D31
D30
ポート 3 方向レジスタ (DDR3)
D45
D44
D43
D42
D41
D40
ポート 4 方向レジスタ (DDR4)
D56
D55
D54
D53
D52
D51
D50
ポート 5 方向レジスタ (DDR5)
D66
D65
D64
D63
D62
D61
D60
ポート 6 方向レジスタ (DDR6)
000012H
000013H
D37
000014H
000015H
000016H
D67
00001AH
SIN 入力レベル選択レジスタ (DDRA)
SIL3 SIL2
bit 7
6
5
4
3
2
1
0
00001CH
PU07 PU06 PU05 PU04 PU03 PU02 PU01 PU00 ポート 0 プルアップ制御レジスタ (PUCR0)
00001DH
PU17 PU16 PU15 PU14 PU13 PU12 PU11 PU10 ポート 1 プルアップ制御レジスタ (PUCR1)
00001EH
PU25 PU24 PU23 PU22 PU21 PU20 ポート 2 プルアップ制御レジスタ (PUCR2)
00001FH
PU37 PU36 PU35 PU34 PU33 PU32 PU31 PU30 ポート 3 プルアップ制御レジスタ (PUCR3)
bit 15/7 14/6
13/5
12/4
11/3
10/2
9/1
8/0
00000BH
ADE14 ADE13 ADE12 ADE11 ADE10 ADE9 ADE8
ポート 5 アナログ入力許可レジスタ (ADER5)
00000CH
ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
ポート 6 アナログ入力許可レジスタ (ADER6)
bit 15/7 14/6
00000EH
00000FH
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ILT3
13/5
12/4
11/3
10/2
9/1
8/0
IL6
IL5
IL4
IL3
IL2
IL1
IL0
入力レベル選択レジスタ (ILSR0)
ILT2
ILT1
ILT0
ILA
IL9
IL8
入力レベル選択レジスタ (ILSR1)
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217
第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
11.2.1
MB90350E Series
ポートデータレジスタ (PDR)
入出力ポートのリード / ライトは , メモリへのリード / ライトとは多少動作が異なり ,
次のとおりになりますので注意してください。
• 入力モード
リード時 : 対応する端子のレベルが読み出されます。
ライト時 : 出力用のラッチに書き込まれます。
• 出力モード
リード時 : データレジスタラッチの値が読み出されます。
ライト時 : 出力用のラッチに書き込まれ , 対応する端子に出力されます。
図 11.2-2 に , ポートデータレジスタ (PDR) のビット構成の詳細を示します。
■ ポートデータレジスタ (PDR)
図 11.2-2 ポートデータレジスタ (PDR)
bit 7
PDR0
アドレス:000000H
P07
bit 7
PDR1
アドレス:000001H
PDR2
アドレス:000002H
PDR3
アドレス:000003H
P17
bit 7
bit 7
P37
PDR4
アドレス:000004H
bit 7
PDR5
アドレス:000005H
bit 7
PDR6
アドレス:000006H
bit 7
P67
6
5
4
3
2
1
0
P06
P05
P04
P03
P02
P01
P00
6
5
4
3
2
1
0
P16
P15
P14
P13
P12
P11
P10
6
5
4
3
2
1
0
P25
P24
P23
P22
P21
P20
6
5
4
3
2
1
0
P36
P35
P34
P33
P32
P31
P30
6
5
4
3
2
1
0
P45
P44
P43
P42
P41
P40
6
5
4
3
2
1
0
P56
P55
P54
P53
P52
P51
P50
6
5
4
3
2
1
0
P66
P65
P64
P63
P62
P61
P60
初期値
アクセス
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
XXXXXXXXB
R/W
R/W:リード / ライト可能
X :不定
218
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第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
MB90350E Series
■ ポートデータレジスタの読出し
ポートデータレジスタ (PDR) を読み出したときに得られる値は , 入出力方向レジスタ
(DDR) の状態と端子に接続される周辺機能の状態に依存します。
それぞれの組合せで得られる値を表 11.2-1 と表 11.2-2 に示します。
表 11.2-1 ポート 3 ∼ ポート 0 のポートデータレジスタの読出し値
DDR の値
周辺機能の出力状態
読出し値
0 ( 入力 )
許可
周辺機能からの出力値
1 ( 出力 )
許可
出力ラッチの値 (PDR)
0 ( 入力 )
禁止
端子状態
1 ( 出力 )
禁止
出力ラッチの値 (PDR)
表 11.2-2 ポート 6 ∼ ポート 4 のポートデータレジスタの読出し値
DDR の値
周辺機能の出力状態
読出し値
0 ( 入力 )
許可
周辺機能からの出力値
1 ( 出力 )
許可
周辺機能からの出力値
0 ( 入力 )
禁止
端子状態
1 ( 出力 )
禁止
出力ラッチの値 (PDR)
なお , 周辺機能で入力として使用する場合には , 接続されている端子の DDR を "0" ( 入
力 ) にしてください。
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219
第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
11.2.2
MB90350E Series
ポート方向レジスタ (DDR)
ポート方向レジスタは次の機能を持ちます。
• ポートとして使用されている各端子のデータ方向の設定
• SIN(LIN-UART のシリアル入力 ) 端子の入力レベルの設定
■ ポート方向レジスタ (DDR)
図 11.2-3 に , ポート方向レジスタ (DDR) を示します。
図 11.2-3 ポート方向レジスタ (DDR)
DDR0
アドレス:000010H
DDR1
アドレス:000011H
bit 7
D07
bit 7
D17
DDR2
アドレス:000012H
bit 7
DDR3
アドレス:000013H
bit 7
DDR4
アドレス:000014H
bit 7
DDR5
アドレス:000015H
bit 7
DDR6
アドレス:000016H
bit 7
D37
D67
DDRA
アドレス:00001AH
bit 7
6
5
4
3
2
1
0
D06
D05
D04
D03
D02
D01
D00
6
5
4
3
2
1
0
D16
D15
D14
D13
D12
D11
D10
6
5
4
3
2
1
0
D25
D24
D23
D22
D21
D20
6
5
4
3
2
1
0
D36
D35
D34
D33
D32
D31
D30
6
5
4
3
2
1
0
D45
D44
D43
D42
D41
D40
6
5
4
3
2
1
0
D56
D55
D54
D53
D52
D51
D50
6
5
4
3
2
1
0
D66
D65
D64
D63
D62
D61
D60
6
5
4
3
2
1
0
SIL3 SIL2
初期値
アクセス
00000000B
R/W
00000000B
R/W
XX000000B
R/W
00000000B
R/W
XX000000B
R/W
X0000000B
R/W
00000000B
R/W
X00XXXXXB
W
R/W:リード / ライト可能
W :ライトオンリ
− :未使用
ビット Dxx(DDR0 ∼ DDR6)
これらのビットはポートの入出力方向を設定します。各端子がポートとして使用され
ているときは , 対応する各端子を以下のように制御します。
表 11.2-3 ビット Dxx の機能
Dxx
220
機能
0
対応する端子を入力モードに設定します。
1
対応する端子を出力モードに設定します。
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第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
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[bit6, bit5] SIL2, SIL3 (DDRA)
これらのビットは強制的に SIN(LIN-UART のシリアル入力 ) 端子の入力レベルを設定
します。SIL2, SIL3 は SIN2(LIN-UART2), SIN3(LIN-UART3) にそれぞれ対応します。
表 11.2-4 SIL2, SIL3 ビットの機能
SIL2, SIL3
機能
0
ILSR の対応する ILx ビットと ILTx ビットの設定によって入力レベ
ルは CMOS, Automotive または TTL が選択されます
(ILSR については , 「11.2.5 入力レベル選択レジスタ」を参照 )。
1
ILSR の対応する ILx ビットと ILTx ビットの設定によらず , 入力レベ
ルは CMOS が選択されます。
これらのビットの初期値は "0" です。
表 11.2-5 SIN2 入力レベル設定
DDRA
ILSR
SIL2 ビット
IL5 ビット
0
0
Automotive
0
1
CMOS レベル
1
x
CMOS レベル
SIN2(P50) 入力レベル
X:不定値
表 11.2-6 SIN3 入力レベル設定
DDRA
ILSR
SIL3 ビット
ILT1 ビット
IL1 ビット
SIN3(P12)
入力レベル
0
0
0
Automotive レベル
0
0
1
CMOS レベル
0
1
x
TTL レベル
1
x
x
CMOS レベル
X:不定値
< 注意事項 >
SIL2, SIL3 は書込み専用です。これらのビットは読出し時は常に "1" が読み出されます。
したがって , DDRA レジスタに対して INC/DEC 命令のようなリードモディファイライト
(RMW) 系命令を使用しないでください。
[bit7, bit4 ∼ bit0] 未使用ビット
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第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
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本ビットからの読出し値は不定です。
本ビットへの書込みは動作に影響しません。
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第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
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ポートプルアップ制御レジスタ (PUCR)
11.2.3
ポート 0 ∼ポート 3 の各端子にはプログラマブルなプルアップ抵抗があります。こ
のレジスタの各ビットは , 対応するプルアップ抵抗の使用 / 不使用を制御します。
プルアップ制御レジスタ (PUCR) のビット構成を図 11.2-4 に , ブロックダイヤグラ
ムを図 11.2-5 に示します。
■ プルアップ制御レジスタ (PUCR)
図 11.2-4 プルアップ制御レジスタ (PUCR) のビット構成
PUCR0
アドレス:00001CH
bit 7
6
5
4
3
2
1
0
PU07 PU06 PU05 PU04 PU03 PU02 PU01 PU00
PUCR1
アドレス:00001DH
bit 15
PUCR2
アドレス:00001EH
bit 7
PUCR3
アドレス:00001FH
bit 15
14
13
12
11
10
9
5
4
3
2
1
13
12
11
10
9
00000000B
R/W
00000000B
R/W
XX000000B
R/W
00000000B
R/W
0
PU25 PU24 PU23 PU22 PU21 PU20
14
アクセス
8
PU17 PU16 PU15 PU14 PU13 PU12 PU11 PU10
6
初期値
8
PU37 PU36 PU35 PU34 PU33 PU32 PU31 PU30
R/W :リード / ライト可能
― :未定義ビット
X :不定値
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第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
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■ プルアップ制御レジスタ (PUCR) のブロックダイヤグラム
図 11.2-5 プルアップ制御レジスタ (PUCR) のブロックダイヤグラム
プルアップ抵抗 ( 約 50 kΩ)
P-ch
データレジスタ
ポート入出力
方向レジスタ
プルアップ制御レジスタ
内部データバス
入力モード時のプルアップ抵抗を制御します。
"0" に設定した場合 : 入力モード時プルアップ抵抗なし
"1" に設定した場合 : 入力モード時プルアップ抵抗あり
PUCR2 の bit7, bit6 の読出し値は不定です。書込みは動作に影響しません。
< 注意事項 >
• 出力モード時は動作に影響しません ( プルアップ抵抗なし ) 。
• 入出力モードは方向レジスタ (DDR) で決まります。
• ストップモード時 (SPL=1) の場合は , プルアップ抵抗なしになります ( ハイインピーダ
ンス ) 。
• ポートが外部バスとして使用される場合 , この機能は使用禁止になり , レジスタにデー
タは書き込まれません。
224
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第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
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ポートアナログ入力許可レジスタ (ADER5, ADER6)
11.2.4
図 11.2-6 に , アナログ入力許可レジスタ (ADER5, ADER6) のビット構成を示しま
す。
■ アナログ入力許可レジスタ (ADER5, ADER6)
図 11.2-6 アナログ入力許可レジスタ (ADER5, ADER6) のビット構成
ADER6
bit
アドレス:00000CH
bit
ADER5
7
ADE7
15
アドレス:00000BH
6
5
4
3
2
ADE6
ADE5
ADE4
ADE3
ADE2
14
13
12
11
10
ADE14 ADE13 ADE12 ADE11 ADE10
1
ADE1
0
初期値
アクセス
ADE0
11111111B
R/W
X1111111B
R/W
9
8
ADE9
ADE8
R/W:リード / ライト可能
― :未定義ビット
× :不定値
ADER5, ADER6 の各ビットは , ポート 6, ポート 5 の各端子のアナログ入力を許可 / 禁
止に設定します。ADER5, ADER6 はそれぞれポート 6, ポート 5 に対応しています。
"0" に設定した場合 : 対応する端子をアナログ入力禁止に設定します。アナログ入力禁
止に設定された端子は入出力ポート , および A/D コンバータ以外
の周辺機能の入出力端子として使用できます。
"1" に設定した場合 : 対応する端子をアナログ入力モードに設定します。アナログ入力
モードに設定された端子は , A/D コンバータのアナログ入力専用
端子となります。入出力ポート , およびほかの周辺機能の入出力
端子としては使用できません。
ADER5 の bit15 の読出し値は不定です。書込みは動作に影響しま
せん。
< 注意事項 >
アナログ入力許可ビット (ADEx) を "1" に設定した場合 , ポート 6, ポート 5 の各端子は A/D
コンバータ用のアナログ入力端子となります。ADEx ビットは初期値が "1" ですので , 初
期状態ではポート 6, ポート 5 の各端子を入出力ポート , および A/D コンバータ以外の周
辺機能の入出力端子として使用することはできません。入出力ポート , またはほかの周辺
機器の入出力端子として使用する場合は ADEx ビットを "0" に設定してください。
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225
第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
11.2.5
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入力レベル選択レジスタ
入力レベル選択レジスタにより Automotive・ヒステリシス入力レベルから CMOS
ヒステリシス入力レベルまたは TTL 入力レベルに設定を変更することができます。
■ 入力レベル選択レジスタ (ILSR)
図 11.2-7 入力レベル選択レジスタ (ILSR) のビット構成
アドレス
ILSR1 : 00000FH
bit 15
14
13
12
11
10
9
8
X
X
X
X
ILT3 ILT2 ILT1 ILT0
R/W R/W R/W R/W
0/1 0/1 0/1
初期値: 0/1
bit 7
ILSR0 : 00000EH
初期値: X
6
5
4
3
2
1
0
IL6
IL5
IL4
IL3
IL2
IL1
IL0
R/W R/W R/W R/W R/W R/W R/W
0/1 0/1 0/1 0/1 0/1 0/1 0/1
R/W:リード / ライト可能
― :未定義ビット
× :不定値
[bit15 ∼ bit12] ILT3 ∼ ILT0
これらのビットは , 対応するポートの入力レベルを TTL にするか CMOS/Automotive に
するかを選択するビットです。ILT3 ∼ ILT0 ビットはポート 3 ∼ポート 0 にそれぞれ
対応しています。
表 11.2-7 ILT3 ∼ ILT0 の機能
ILT3 ∼ ILT0
機能
0
対応するポートの入力レベルは , ILx ビットによって CMOS 入力
レベルか Automotive 入力レベルに設定されます。
1
ILx ビットの設定によらず TTL 入力レベルに設定します。
[bit11 ∼ bit7] 未使用ビット
本ビットの読出しは不定です。書込みは動作に影響しません。
[bit6 ∼ bit0] IL6 ∼ IL0
これらのビットは , 対応するポートの入力レベルを選択するビットです。
IL6 ∼ IL0 は , ポート 6 ∼ポート 0 にそれぞれ対応しています。
表 11.2-8 IL6 ∼ IL0 の機能
IL6 ∼ IL0
226
機能
0
Automotive 入力レベルになります。
1
CMOS 入力レベルになります。
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第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
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これらのビットの初期値は , 動作モード ( モード端子 ) の設定に依存します。
• フラッシュメモリモード :初期値 "1" (CMOS 入力 )
• その他のモード
:初期値 "0" (Automotive)
■ 入力レベル選択レジスタ (ILSR) の初期値
ILSR レジスタの各ビットの初期値は下表のように , 外部リセット入力解除後の MD2,
MD1, MD0 端子状態に依存します。
各動作モードについての詳細は ,「第 10 章 メモリアクセスモード」を参照してくださ
い。
表 11.2-9 モード端子と入力レベル選択レジスタ (ILSR) 初期値の関係
初期値
MD2
MD1
MD0
動作モード
ポート入力レベル
ILTx
ILx
ポート 0 ∼
ポート 3
ポート 4 ∼
ポート 6
0
0
0
外部ベクタモード 0
1
0
TTL
Autmotive
0
0
1
外部ベクタモード 1
1
0
TTL
Autmotive
0
1
0
0
1
1
0
Autmotive
Autmotive
1
0
0
1
0
1
1
1
0
フラッシュシリアル書込み
0
0
Autmotive
Autmotive
1
1
1
フラッシュメモリ
0
1
CMOS
CMOS
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予約
内部ベクタモード
0
予約
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227
第 11 章 I/O ポート
11.2 I/O ポートのレジスタ一覧
228
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第 12 章
タイムベースタイマ
タイムベースタイマの機能と動作について説明し
ます。
12.1 タイムベースタイマの概要
12.2 タイムベースタイマのブロックダイヤグラム
12.3 タイムベースタイマの構成
12.4 タイムベースタイマの割込み
12.5 タイムベースタイマの動作説明
12.6 タイムベースタイマ使用上の注意
12.7 タイムベースタイマのプログラム例
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229
第 12 章 タイムベースタイマ
12.1 タイムベースタイマの概要
12.1
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タイムベースタイマの概要
タイムベースタイマは , メインクロック ( メイン発振クロックの 2 分周 ) に同期して
カウントアップする 18 ビットフリーランカウンタ ( タイムベースタイマカウンタ )
です。
• 4 種類のインターバル時間を選択でき , インターバル時間ごとに割込み要求を発生
できます。
• 発振安定待ち時間用タイマや周辺機能に動作クロックを供給します。
■ インターバルタイマ機能
• タイムベースタイマのカウンタがインターバル時間選択ビット (TBTC: TBC1, TBC0)
で設定したインターバル時間に達すると , オーバフロー ( 桁上り ) が発生して
(TBTC: TBOF=1) 割込み要求が発生します。
• オーバフロー発生による割込みが許可されている場合は (TBTC: TBIE=1) , オーバ
フローが発生すると (TBTC: TBOF=1) 割込みが発生します。
• タイムベースタイマのインターバル時間は , 次の 4 種類から選択できます。タイム
ベースタイマのインターバル時間を表 12.1-1 に示します。
表 12.1-1 タイムベースタイマのインターバル時間
カウントクロック
インターバル時間
212/HCLK ( 約 1.0 ms)
2/HCLK (0.5 μs)
214/HCLK ( 約 4.1 ms)
216/HCLK ( 約 16.4 ms)
219/HCLK ( 約 131.1 ms)
HCLK: 発振クロック
( ) 内は発振クロックが 4 MHz で動作している場合
230
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第 12 章 タイムベースタイマ
12.1 タイムベースタイマの概要
MB90350E Series
■ クロック供給
発振安定待ち時間用のタイマや , PPG タイマ , ウォッチドッグタイマなどの周辺機能へ
動作クロックを供給します。表 12.1-2 に , タイムベースタイマから供給されるクロッ
ク周期を示します。
表 12.1-2 タイムベースタイマから供給されるクロック周期
クロック供給先
クロック周期
210/HCLK ( 約 256 μs)
213/HCLK ( 約 2.0 ms)
発振安定待ち時間 *
215/HCLK ( 約 8.2 ms)
217/HCLK ( 約 32.8 ms)
212/HCLK ( 約 1.0 ms)
214/HCLK ( 約 4.1 ms)
ウォッチドッグタイマ
216/HCLK ( 約 16.4 ms)
219/HCLK ( 約 131.1 ms)
PPG タイマ
29/HCLK ( 約 128 μs)
HCLK: 発振クロック
( ) 内は発振クロックが 4 MHz で動作している場合
*: 発振開始直後の発振周期は不安定なため , 発振安定待ち時間は目安の値です。
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231
第 12 章 タイムベースタイマ
12.2 タイムベースタイマのブロックダイヤグラム
12.2
MB90350E Series
タイムベースタイマのブロックダイヤグラム
タイムベースタイマは , 以下のブロックで構成されています。
• タイムベースタイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• タイムベースタイマ制御レジスタ (TBTC)
■ タイムベースタイマのブロックダイヤグラム
図 12.2-1 タイムベースタイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
PPG タイマへ
タイムベースタイマカウンタ
21/HCLK
× 21 × 22 × 23
⋅⋅⋅ ⋅⋅⋅
× 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218
OF
OF
OF
OF
クロック制御部
発振安定待ち時間
セレクタへ
パワーオンリセット
ストップモード
CKSCR : MCS=1→0*1
CKSCR : SCS=0→1*2
カウンタ
クリア回路
インターバル
タイマセレクタ
TBOF クリア
タイムベースタイマ制御レジスタ
(TBTC)
予約
⎯
TBOF セット
⎯
TBIE TBOF TBR TBC1 TBC0
タイムベースタイマ割込み信号
OF
HCLK
*1
*2
:オーバフロー
:発振クロック
:マシンクロックをメインクロックから PLL クロックへ切換え
:マシンクロックをサブクロックからメインクロックへ切換え
タイムベースタイマの実際の割込み要求番号は #25 (19H) です。
232
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第 12 章 タイムベースタイマ
12.2 タイムベースタイマのブロックダイヤグラム
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● タイムベースタイマカウンタ
発振クロック (HCLK) の 2 分周クロックをカウントクロックとする 18 ビットアップカ
ウンタです。
● カウンタクリア回路
タイムベースタイマカウンタの値は , 次の要因によってクリアされます。
• タイムベースタイマ制御レジスタのタイムベースタイマカウンタクリアビット
(TBTC: TBR=0)
• パワーオンリセット
• メインストップモード , PLL ストップモードへの遷移
(CKSCR:SCS=1, LPMCR: STP=1)
• クロックモードの切換え ( メインクロックモードから PLL クロックモード , サブク
ロックモードから PLL クロックモード , またはサブクロックモードからメインク
ロックモード )
● インターバルタイマセレクタ
タイムベースタイマカウンタの出力を 4 種類から選択します。選択したインターバル
時間のビットがカウントアップによってオーバフロー (桁上り) すると割込み要求を発
生します。
● タイムベースタイマ制御レジスタ (TBTC)
インターバル時間の選択 , タイムベースタイマカウンタのクリア , 割込みの許可または
禁止 , 割込み要求の状態確認とクリアを行います。
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233
第 12 章 タイムベースタイマ
12.3 タイムベースタイマの構成
12.3
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タイムベースタイマの構成
タイムベースタイマのレジスタおよび割込み要因を示します。
■ タイムベースタイマのレジスタ一覧と初期値の一覧
図 12.3-1 タイムベースタイマのレジスタと初期値の一覧
bit
タイムベースタイマ制御レジスタ
(TBTC)
15
14
13
12
11
10
9
8
1
−
−
0
0
1
0
0
−:未定義ビット
■ タイムベースタイマでの割込み要求の発生
タイムベースタイマは , 選択したインターバルタイマ用のカウンタビットがインター
バル時間に達すると , タイムベースタイマ制御レジスタのオーバフロー割込み要求フ
ラグビット (TBTC: TBOF) に "1" がセットされます。割込みが許可されている場合に
(TBTC: TBIE=1) , オーバフロー割込み要求フラグビットがセットされると (TBTC:
TBOF=1) 割込み要求を発生します。
234
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第 12 章 タイムベースタイマ
12.3 タイムベースタイマの構成
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タイムベースタイマ制御レジスタ (TBTC)
12.3.1
タイムベースタイマ制御レジスタ (TBTC) では , 次の設定ができます。
• タイムベースタイマのインターバル時間の選択
• タイムベースタイマのカウンタ値のクリア
• オーバフロー発生による割込み要求の許可または禁止
• オーバフロー発生による割込み要求フラグの状態確認とクリア
■ タイムベースタイマ制御レジスタ (TBTC)
図 12.3-2 タイムベースタイマ制御レジスタ (TBTC)
bit 15
アドレス
0000A9H
14
13
予約
-
-
TBIE TBOF TBR TBC1 TBC0
R/W
-
-
R/W R/W
12
11
10
W
9
R/W
8
初期値
1XX00100B
R/W
bit9
bit8
インターバル時間選択ビット
TBC1 TBC0
0
0 212/HCLK ( 約 1.0 ms)
0
1
214/HCLK ( 約 4.1 ms)
1
0
216/HCLK ( 約 16.4 ms)
1
1
219/HCLK ( 約 131.1 ms)
HCLK:発振クロック
( ) 内は発振クロック 4 MHz で動作した場合の値
bit10
TBR
0
タイムベースタイマカウンタクリアビット
読出し時
常に "1" が
読み出されます
1
書込み時
タイムベースタイマ
カウンタをクリアする
TBOF ビットをクリアする
影響なし
bit11
TBOF
オーバフロー割込み要求フラグビット
読出し時
書込み時
0
選択したカウントビット
クリアされます
のオーバフローなし
1
選択したカウントビット
影響なし
のオーバフローあり
bit12
オーバフロー割込み許可ビット
TBIE
0 オーバフロー割込み要求の禁止
1 オーバフロー割込み要求の許可
bit15
R/W :リード / ライト可能
W :ライトオンリ
−
X
予約
予約ビット
1 必ず "1" に設定してください。
:初期値
:未定義ビット
:不定値
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235
第 12 章 タイムベースタイマ
12.3 タイムベースタイマの構成
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表 12.3-1 タイムベースタイマ制御レジスタ (TBTC) の機能
ビット名
機 能
bit15
予約ビット
必ず "1" に設定してください。
bit14,
bit13
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
TBIE:
オーバフロー割込み
許可ビット
タイムベースタイマカウンタのインターバルタイマ用ビットのオーバフ
ローによる割込みを許可または禁止します。
"0" に設定した場合 : オーバフローが発生しても (TBOF=1) 割込み要求を発
生しません。
"1" に設定した場合 : オーバフローが発生すると (TBOF=1) 割込み要求を発
生します。
bit12
タイムベースタイマカウンタのインターバルタイマ用ビットのオーバフ
ロー ( 桁上り ) を示します。
割込みを許可している場合は (TBIE=1) , オーバフロー ( 桁上り ) が発生す
ると (TBOF=1) 割込み要求を発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 動作に影響しません。
リードモディファイライト (RMW) 系命令での読出し時 :
"1" が読み出されます。
bit11
TBOF:
オーバフロー割込み
要求フラグビット
bit10
TBR:
タイムベースタイマ
カウンタクリアビット
タイムベースタイマカウンタの全ビットをクリアします。
"0" に設定した場合 : タイムベースタイマカウンタのすべてのビットが "0"
にクリアされます。TBOF ビットもクリアされます。
"1" に設定した場合 : 動作に影響しません。
読出し時 : 常に "1" が読み出されます。
bit9,
bit8
TBC1, TBC0:
インターバル時間選択
ビット
タイムベースタイマカウンタのインターバルタイマの周期を設定します。
• TBC1, TBC0 ビットの設定によって , タイムベースタイマのインターバ
ル時間が設定されます。
• 4 種類のインターバル時間を選択できます。
236
( 注意事項 )
• TBOF ビットをクリアする場合には , 割込みを禁止するか (TBIE=0) ,
プロセッサステータスの割込みマスクレジスタ (ILM) で割込みをマ
スクしてから行ってください。
• TBOF ビットは "0" の書込み , メインストップモードへの遷移 , PLL
ストップモードへの遷移 , サブクロックモードからメインクロック
モードへの遷移 , サブクロックモードから PLL クロックモードへの
遷移 , メインクロックモードから PLL クロックモードへの遷移 , タ
イムベースタイマカウンタクリアビット (TBR) への "0" 書込み , およ
びリセットによってクリアされます。
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第 12 章 タイムベースタイマ
12.4 タイムベースタイマの割込み
MB90350E Series
タイムベースタイマの割込み
12.4
タイムベースタイマは , タイムベースタイマ制御レジスタで設定されたインターバ
ル時間に対応するタイムベースタイマカウンタのインターバル時間用ビットが桁上
り ( オーバフロー ) することによって割込み要求を発生します ( インターバルタイマ
機能 ) 。
■ タイムベースタイマの割込み
• タイムベースタイマは , メインクロック ( 発振クロックの 2 分周 ) が入力されている
限りカウントアップし続けます。
• タイムベースタイマ制御レジスタの TBC1, TBC0 ビットで設定したインターバル時
間に達すると , タイムベースタイマカウンタにおいて選択したインターバル時間に
対応するインターバル時間選択ビットが桁上りしてオーバフローを発生します。
• インターバル時間選択ビットのオーバフローが発生すると , タイムベースタイマ制
御レジスタのオーバフロー割込み要求フラグビット (TBTC: TBOF) が "1" にセット
されます。
• 割込みが許可されている場合に (TBTC: TBIE=1) , タイムベースタイマ制御レジス
タのオーバフロー割込み要求フラグビットがセットされると (TBTC: TBOF=1) 割込
み要求を発生します。
• タイムベースタイマ制御レジスタのオーバフロー割込み要求フラグビット (TBTC:
TBOF) は , 割込みの許可または禁止にかかわらず (TBTC: TBIE) , 設定したインター
バル時間に達するとセットされます。
• オーバフロー割込み要求フラグビット (TBTC: TBOF) のクリアは , 割込み処理でタ
イムベースタイマの割込みを禁止 (TBTC: TBIE=0) するか , プロセッサステータス
(PS) の ILM ビットでタイムベースタイマの割込みをマスクしてから TBOF ビットに
"0" を書き込んでクリアしてください。
< 注意事項 >
タイムベースタイマ制御レジスタのオーバフロー割込み要求フラグビットがセットされ
ている状態で (TBTC: TBOF=1) 割込みを許可した場合には (TBTC: TBIE=1) , 直ちに割込
み要求が発生します。
■ タイムベースタイマの割込みと EI2OS/DMA 転送の対応
• タイムベースタイマは , 拡張インテリジェント I/O サービス (EI2OS) および DMA 転
送には対応していません。
• 割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「3.2 割込み
ベクタ」を参照してください。
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237
第 12 章 タイムベースタイマ
12.5 タイムベースタイマの動作説明
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タイムベースタイマの動作説明
12.5
タイムベースタイマは , インターバルタイマまたは発振安定待ち時間用タイマとし
て動作します。また , 周辺機能へクロックを供給しています。
■ インターバルタイマ機能
インターバル時間ごとに割込みを発生させると , インターバルタイマとして使用でき
ます。
タイムベースタイマをインターバルタイマとして動作させるには , 図 12.5-1 のように
設定してください。
● タイムベースタイマの設定
図 12.5-1 タイムベースタイマの設定
タイムベースタイマ制御レジスタ
(TBTC)
bit
15
予約
14
13
12
11
10
9
8
TBIE TBOF TBR TBC1 TBC0
1
0
0
:未定義ビット
:使用ビット
0 :"0" に設定
1 :"1" に設定
● インターバルタイマ機能の動作
タイムベースタイマは , 設定したインターバル時間ごとに割込みを発生させることに
よってインターバルタイマとして使用できます。
• タイムベースタイマは , 発振クロックが起動している限り , メインクロック ( 発振ク
ロックの 2 分周 ) に同期してカウントアップを続けます。
• タイムベースタイマ制御レジスタのインターバル時間選択ビット (TBTC: TBC1, TBC0)
で設定したインターバル時間に達すると , タイムベースタイマカウンタは桁上りに
よるオーバフローが発生し , オーバフロー割込み要求フラグビット (TBTC: TBOF)
に "1" がセットされます。
• 割込みを許可している場合に (TBTC: TBIE=1) , オーバフロー割込み要求フラグ
ビットがセットされると (TBTC: TBOF=1) 割込み要求が発生します。
< 注意事項 >
インターバル時間は , タイムベースタイマカウンタのクリア動作によって設定したイン
ターバル時間よりも長くなる場合があります。
238
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第 12 章 タイムベースタイマ
12.5 タイムベースタイマの動作説明
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● タイムベースタイマの動作例
インターバルタイマ動作について , 次の状態の動作を図 12.5-2 に示します。
• パワーオンリセットが発生した場合
• インターバルタイマ機能動作中にスリープモードに移行した場合
• インターバルタイマ機能動作中にストップモードに移行した場合
• タイムベースタイマカウンタクリアの要求があった場合
ストップモードに移行するとタイムベースタイマカウンタはクリアされ , カウント
アップ動作を停止します。ストップモードから復帰すると , タイムベースタイマはメイ
ンクロック発振安定待ち時間をカウントします。
図 12.5-2 タイムベースタイマの動作例
カウンタ値
ストップモードへの
移行によるクリア
3FFFFH
発振安定待ち
オーバフロー
00000H
CPU 動作開始 インターバル周期
(TBTC: TBC1,TBC0 = 11B)
パワーオンリセット
カウンタクリア
(TBTC:TBR = 0)
割込み処理でクリア
TBOF ビット
TBIE ビット
SLP ビット
(LPMCR レジスタ )
スリープ
タイムベースタイマのインターバル
割込みでスリープ解除
ストップ
STP ビット
(LPMCR レジスタ )
インターバル時間選択ビット (TBTC:TBC1, TBC0) に 11B を設定した場合 (219/HCLK)
:発振安定待ち時間
HCLK :発振クロック
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239
第 12 章 タイムベースタイマ
12.5 タイムベースタイマの動作説明
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■ 発振安定待ち時間用タイマの動作
タイムベースタイマをメインクロックおよび PLL クロックの発振安定待ち時間用タイ
マとして使用できます。
発振安定待ち時間とはタイムベースタイマカウンタが "0" からカウントアップしていき ,
設定した発振安定待ち時間選択ビットがオーバフロー ( 桁上り ) するまでの時間です。
表 12.5-1 に , タイムベースタイマのクリア条件と発振安定待ち時間について示します。
表 12.5-1 タイムベースタイマのクリア条件と発振安定待ち時間 (1/2)
動 作
カウンタ
クリア
TBOF
クリア
発振安定待ち時間
タイムベースタイマカウンタ
クリアビット (TBTC: TBR) への
"0" 書込み
○
○
―
パワーオンリセット
○
○
メインクロック発振安定待ち時
間終了後 , メインクロックモード
へ
ウォッチドッグリセット
×
○
なし
外部リセット
×
○
なし
ソフトウェアリセット
×
○
なし
メインクロック→ PLL クロック
(CKSCR: MCS=1 → 0)
○
○
PLL クロック発振安定待ち時間
終了後 , PLL クロックモードへ
メインクロック→サブクロック
(CKSCR: SCS=1 → 0)
×
×
サブクロック発振安定待ち時間
終了後 , サブクロックモードへ
サブクロック→メインクロック
(CKSCR: SCS=0 → 1)
○
○
メインクロック発振安定待ち時
間終了後 , メインクロックモード
へ
サブクロック→ PLL クロック
(CKSCR: MCS=0, SCS=0 → 1)
○
○
メインクロック発振安定待ち時
間終了後 , PLL クロックモード
へ
PLL クロック→メインクロック
(CKSCR: MCS=0 → 1)
×
×
なし
PLL クロック→サブクロック
(CKSCR: MCS=0, SCS=1 → 0)
×
×
なし
リセット
クロックモードの切換え
240
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第 12 章 タイムベースタイマ
12.5 タイムベースタイマの動作説明
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表 12.5-1 タイムベースタイマのクリア条件と発振安定待ち時間 (2/2)
カウンタ
クリア
TBOF
クリア
メインストップモード解除
○
○
メインクロック発振安定待ち時
間終了後 , PLL クロックモード
へ
PLL ストップモード解除
○
○
メインクロック発振安定待ち時
間終了後 , PLL クロックモード
へ
サブストップモード解除
×
×
サブクロック発振安定待ち時間
終了後 , サブクロックモードへ
×
×
なし
メインクロックモードに復帰
×
×
なし
サブクロックモードに復帰
×
×
なし
PLL クロックモードに復帰
×
×
なし
メインスリープモード解除
×
×
なし
サブスリープモード解除
×
×
なし
PLL スリープモード解除
×
×
なし
動 作
発振安定待ち時間
ストップモードの解除
時計モードの解除
サブ時計モードの解除
タイムベースタイマモードの解除
スリープモードの解除
■ 動作クロック供給
タイムベースタイマは , PPG タイマおよびウォッチドッグタイマに動作クロックを供
給しています。
< 注意事項 >
タイムベースタイマカウンタをクリアする場合は , タイムベースタイマの出力を使用して
いるウォッチドッグタイマや PPG タイマなどの周辺機能の動作に影響するので注意して
ください。
<参考>
PPG タイマについては「第 17 章 8/16 ビット PPG タイマ」を参照してください。
ウォッチドッグタイマについては「第 13 章 ウォッチドッグタイマ」を参照してください。
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241
第 12 章 タイムベースタイマ
12.6 タイムベースタイマ使用上の注意
MB90350E Series
タイムベースタイマ使用上の注意
12.6
タイムベースタイマを使用するにあたっての注意点を示します。
■ タイムベースタイマ使用上の注意
● 割込み要求をクリアする場合
タイムベースタイマ制御レジスタのオーバフロー割込み要求フラグビットは (TBTC:
TBOF=0) , 割込みを禁止するか (TBTC: TBIE=0) , プロセッサステータスの割込みレベ
ルマスクレジスタでタイムベースタイマの割込みをマスクしてからクリアしてくださ
い。
● タイムベースタイマカウンタをクリアする場合
タイムベースタイマカウンタをクリアすると , 次の動作に影響するので注意してくだ
さい。
• タイムベースタイマをインターバルタイマとして使用している場合 ( インターバル
割込み )
• ウォッチドッグタイマが使用されている場合
• PPG タイマの動作クロックとしてタイムベースタイマからの供給クロックを使用し
ている場合
● 発振安定待ち時間用タイマとして使用している場合
電源投入後またはメインストップモード , PLL ストップモード , サブクロックモードで
は発振クロックは停止しています。したがって , 発振動作を開始すると , タイムベース
タイマによってメインクロック発振安定待ち時間を確保します。高速発振入力端子に
接続する振動子の種類によって , 適切な発振安定待ち時間を選択してください。
<参考>
発振安定待ち時間の詳細については , 「6.6 発振安定待ち時間」を参照してください。
● タイムベースタイマからクロック供給をしている周辺機能について
• 発振クロックが停止する動作モード (PLL ストップモード , サブクロックモード , メ
インストップモード ) に遷移すると , タイムベースタイマカウンタがクリアされて
タイムベースタイマの動作が停止します。
• タイムベースタイマカウンタがクリアされると , クリアからのインターバル時間が
必要となり , タイムベースタイマから供給されているクロックは , "H" レベルが短く
なるか , "L" レベルが 1/2 周期長くなることがあります。
• ウォッチドッグタイマの場合 , ウォッチドッグタイマカウンタはタイムベースタイ
マカウンタのクリアと同時にクリアされるので正常にカウント動作します。
242
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第 12 章 タイムベースタイマ
12.7 タイムベースタイマのプログラム例
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12.7
タイムベースタイマのプログラム例
タイムベースタイマのプログラム例を示します。
■ タイムベースタイマのプログラム例
● 処理内容
212/HCLK (HCLK: 発振クロック ) のインターバル割込みを繰り返して発生します。イ
ンターバル時間は , 約 1.0 ms (4 MHz で動作している場合 ) となります。
● コーディング例
ICR07
EQU
0000B7H
; タイムベースタイマ割込み制御
; レジスタ
TBTC
EQU
0000A9H
; タイムベースタイマ制御レジスタ
TBOF
EQU
TBTC:3
; 割込み要求フラグビット
TBIE
EQU
TBTC:2
; 割込み許可ビット
;------- メインプログラム --------------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
; 割込み禁止
AND
CCR,#0BFH
MOV
MOV
I:ICR07 #00H
; 割込みレベル 0 ( 最強 )
I:TBTC,#10000000B
; 上位 3 ビットは固定
;TBOF クリア ,
; カウンタクリアインターバル時間
;212/HCLK 選択
LOOP:
SETB
I:TBIE
; 割込み許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
MOV
MOV
BRA
A,#00H
A,#01H
LOOP
; 無限ループ
;------- 割込みプログラム -----------------------------------WARI:
CLRB
I:TBIE
; 割込み許可ビットをクリア
CLRB
I:TBOF
; 割込み要求フラグをクリア
I:TBIE
; 割込み許可
・
ユーザ処理
・
SETB
CODE
CM44-10140-5
RETI
ENDS
; 割込み処理から復帰
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243
第 12 章 タイムベースタイマ
12.7 タイムベースタイマのプログラム例
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;------- ベクタ設定 ---------------------------------------VECT
CSEG
ABS=0FFH
VECT
244
; 割込み番号 #25 (19H) にベクタ設定
ORG
0FF98H
DSL
WARI
ORG
DSL
0FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
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第 13 章
ウォッチドッグタイマ
ウォッチドッグタイマの機能と動作について説明
します。
13.1 ウォッチドッグタイマの概要
13.2 ウォッチドッグタイマの構成
13.3 ウォッチドッグタイマのレジスタ
13.4 ウォッチドッグタイマの動作説明
13.5 ウォッチドッグタイマ使用上の注意
13.6 ウォッチドッグタイマのプログラム例
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第 13 章 ウォッチドッグタイマ
13.1 ウォッチドッグタイマの概要
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ウォッチドッグタイマの概要
13.1
ウォッチドッグタイマは , タイムベースタイマまたは時計タイマをカウントクロッ
クとする 2 ビットのカウンタです。カウンタがインターバル時間内にクリアされな
い場合には , CPU をリセットします。
■ ウォッチドッグタイマ機能
• ウォッチドッグタイマは , プログラムの暴走の対策に使用するタイマカウンタです。
ウォッチドッグタイマが起動された場合には , ウォッチドッグタイマのカウンタを
設定したインターバル時間内にクリアし続けてください。ウォッチドッグタイマの
カウンタがクリアされずに設定したインターバル時間に達するとCPUがリセットさ
れます。これをウォッチドッグタイマとよびます。
• ウォッチドッグタイマのインターバル時間は , カウントクロックとして入力するク
ロック周期に起因し , 最小時間から最大時間の間にウォッチドッグリセットが発生
します。
• クロックソースの出力先は時計タイマ制御レジスタのウォッチドッグクロック選
択ビット (WTC: WDCS) で設定します。
• ウォッチドッグタイマのインターバル時間は , ウォッチドッグタイマ制御レジスタ
のタイムベースタイマ出力選択ビット / 時計タイマ出力選択ビット (WDTC: WT1,
WT0) で設定します。
表 13.1-1 に , ウォッチドッグタイマのインターバル時間を示します。
表 13.1-1 ウォッチドッグタイマのインターバル時間
最小
最大
クロック周期
最小
最大
クロック周期
約 3.58 ms
約 4.61 ms
(214 ± 211)/
HCLK
約 0.457 s
約 0.576 s
(212 ± 29)/
SCLK
約 14.33 ms
約 18.3 ms
(216 ± 213)/
HCLK
約 3.584 s
約 4.608 s
(215 ± 212)/
SCLK
約 57.23 ms
約 73.73 ms
(218 ± 215)/
HCLK
約 7.168 s
約 9.216 s
(216 ± 213)/
SCLK
約 458.75 ms
約 589.82 ms
(221 ± 218)/
HCLK
約 14.336 s
約 18.432 s
(217 ± 214)/
SCLK
HCLK: 発振クロック (4 MHz) , SCLK: サブクロック (8.192 kHz)
< 注意事項 >
• ウォッチドッグタイマのカウントクロックをタイムベースタイマ出力 (桁上り信号 ) と
しているときにタイムベースタイマがクリアされると , ウォッチドッグリセットの発
生時間が長くなることがあります。
• マシンクロックとしてサブクロックを使用する場合は , 必ず時計タイマ制御レジスタ
(WTC) のウォッチドッグタイマクロックソース選択ビット (WDCS) を "0" に設定して
から時計タイマの出力を選択するようにしてください。
246
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第 13 章 ウォッチドッグタイマ
13.2 ウォッチドッグタイマの構成
MB90350E Series
13.2
ウォッチドッグタイマの構成
ウォッチドッグタイマは , 以下のブロックで構成されています。
• カウントクロックセレクタ
• ウォッチドッグタイマカウンタ (2 ビットカウンタ )
• ウォッチドッグリセット発生回路
• カウンタクリア制御回路
• ウォッチドッグタイマ制御レジスタ (WDTC)
■ ウォッチドッグタイマのブロックダイヤグラム
図 13.2-1 ウォッチドッグタイマのブロックダイヤグラム
時計タイマ制御レジスタ (WTC)
ウォッチドッグタイマ制御レジスタ (WDTC)
WRST ERST SRST WTE WT1 WT0
PONR
ウォッチドッグタイマ
2
起動
リセットの発生
スリープモードに移行
タイムベースタイマ
モードに移行
カウント
クロック
セレクタ
カウンタ
クリア
制御回路
WDCS
時計モードに移行
ストップモードに移行
リセットの
発生
停止
2 ビット
カウンタ
ウォッチドッグ
リセット
発生回路
内部
リセット
発生回路へ
クリア
4
4
( タイムベースタイマカウンタ )
メインクロック
(HCLK の 2 分周 )
× 21 × 22
⋅⋅⋅
× 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215 × 216 × 217 × 218
( 時計カウンタ )
サブクロック
SCLK*
× 21 × 22
⋅⋅⋅
× 25 × 26 × 27 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215
HCLK :発振クロック
SCLK :サブクロック
* : SCLK は低速発振用端子 (X0A, X1A) に入力されるクロックの 2 分周または 4 分周となります。
分周比の設定は PLL/ サブクロック制御レジスタ (PSCCR) の SCDS ビットで行います
(「第 6 章 クロック」を参照 ) 。
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247
第 13 章 ウォッチドッグタイマ
13.2 ウォッチドッグタイマの構成
MB90350E Series
● カウントクロックセレクタ
ウォッチドッグタイマに入力するカウントクロックをタイムベースタイマまたは時計
タイマから選択します。それぞれのタイマ出力から 4 種類のインターバル時間を設定
できます。
● ウォッチドッグタイマカウンタ (2 ビットカウンタ )
タイムベースタイマまたは時計タイマの出力をカウントクロックとする 2 ビットの
アップカウンタです。クロックソースの出力先を時計タイマ制御レジスタのウォッチ
ドッグクロック選択ビット (WTC: WDCS) で設定します。
● ウォッチドッグリセット発生回路
ウォッチドッグタイマのオーバフロー ( 桁上り ) によってリセット信号を発生します。
● カウンタクリア回路
ウォッチドッグタイマのカウンタをクリアします。
● ウォッチドッグタイマ制御レジスタ (WDTC)
ウォッチドッグタイマの起動とクリア , インターバル時間の設定 , リセット発生要因の
保持を行います。
248
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第 13 章 ウォッチドッグタイマ
13.3 ウォッチドッグタイマのレジスタ
MB90350E Series
13.3
ウォッチドッグタイマのレジスタ
ウォッチドッグタイマの設定に使用するレジスタについて説明します。
■ ウォッチドッグタイマのレジスタと初期値の一覧
図 13.3-1 ウォッチドッグタイマのレジスタと初期値の一覧
bit
7
6
5
4
ウォッチドッグタイマ制御レジスタ
(WDTC)
3
2
1
0
1
1
1
:不定
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249
第 13 章 ウォッチドッグタイマ
13.3 ウォッチドッグタイマのレジスタ
MB90350E Series
ウォッチドッグタイマ制御レジスタ (WDTC)
13.3.1
ウォッチドッグタイマの起動とクリア , インターバル時間の設定 , リセット発生要因
の保持を行います。
■ ウォッチドッグタイマ制御レジスタ (WDTC)
図 13.3-2 ウォッチドッグタイマ制御レジスタ (WDTC)
bit 7
アドレス
0000A8H
6
PONR
-
R
-
5
4
3
2
WRST ERST SRST WTE
R
R
R
W
1
0
WT1
WT0
W
W
初期値
XXXXX111B
bit1 bit0
インターバル時間選択ビット ( タイムベースタイマ出力選択 )
WT1 WT0
インターバル時間
最小
最大
クロック周期
0
0
約 3.58 ms
約 4.61 ms
(214 ± 211)/HCLK
0
1
約 14.33 ms
約 18.3 ms
(216 ± 213)/HCLK
1
0
約 57.23 ms
約 73.73 ms (218 ± 215)/HCLK
1
1
約 458.75 ms 約 589.82 ms (221 ± 218)/HCLK
HCLK:発振クロック
( ) 内は HCLK 4 MHz で動作した場合のインターバル時間
bit1
bit0
インターバル時間選択ビット ( 時計タイマ出力選択 )
WT1 WT0
インターバル時間
最小
最大
クロック周期
0
0
約 0.457 s
約 0.576 s
(212 ± 29)/SCLK
0
1
約 3.584 s
約 4.608 s
(215 ± 212)/SCLK
1
0
約 7.168 s
約 9.216 s
(216 ± 213)/SCLK
1
1
約 14.336 s
約 18.432 s (217 ± 214)/SCLK
SCLK:サブクロック ( 注意事項を参照 )
( ) 内は SCLK 8.192 MHz で動作した場合のインターバル時間
bit2
R
W
*
−
X
:リードオンリ
:ライトオンリ
:前の状態を保持
:未定義ビット
:不定値
:初期値
WTE
ウォッチドッグタイマ制御ビット
0
リセット後 , 最初の書込み: リセット後 , 2 回目以降の書込み:
ウォッチドッグタイマを起動 ウォッチドッグタイマをクリア
1
影響なし
bit7
bit5
bit4
bit3
リセット要因ビット
PONR WRST ERST SRST
リセット要因ビット
1
X
X
X
パワーオンリセット
∗
∗
1
∗
ウォッチドッグリセット
∗
1
∗
∗
∗
∗
∗
1
外部リセット (RST 端子に "L" レベル入力 )
ソフトウェアリセット
(RST ビットへの "1" 書込み )
( 注意事項 ) SCLK は低速発振用端子 (X0A, X1A) に入力されるクロックの 2 分周または 4 分周となります。
分周比の設定は PLL/ サブクロック制御レジスタ (PSCCR) の SCDS ビットで行います
(「第 6 章 クロック」を参照 ) 。
250
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第 13 章 ウォッチドッグタイマ
13.3 ウォッチドッグタイマのレジスタ
表 13.3-1 ウォッチドッグタイマ制御レジスタ (WDTC) の機能
ビット名
機 能
bit7,
bit5
∼
bit3
PONR, WRST, ERST,
SRST:
リセット要因ビット
リセット要因を示します。
• リセットが発生すると , リセット要因に対応したビットに "1" がセット
されます。リセット後 , ウォッチドッグタイマ制御レジスタ (WDTC) を
読み出して , リセット要因を確認することができます。
• リセット要因ビットは , ウォッチドッグタイマ制御レジスタ (WDTC) を
読み出した後にクリアされます。
( 注意事項 )
パワーオンリセット後の PONR ビット以外の内容は保証されません。
読み出した場合に PONR ビットがセットされている場合は , そのほか
のビット内容を無視するようにしてください。
bit6
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
bit2
WTE:
ウォッチドッグタイマ
制御ビット
ウォッチドッグタイマを起動またはクリアします。
"0" に設定した場合 ( リセット後 1 回目 ) : 起動します。
"0" に設定した場合 ( リセット後 2 回目以降 ) : クリアされます。
WT1, WT0:
インターバル時間選択
ビット
ウォッチドッグタイマのインターバル時間を設定します。
時計タイマ制御レジスタ (WTC) により , ウォッチドッグタイマのクロック
ソースが時計タイマになっている場合 ( ウォッチドッグクロック選択ビッ
ト WDCS=0) と , クロックモードとしてメインクロックモードまたは PLL
クロックモードが選択されていて , かつ WTC の WDCS ビットが "1" の場
合とでは , インターバル時間は図 13.3-2 のように異なります。
サブクロックモードの場合 , 必ず時計タイマ制御レジスタ (WTC) のウォッ
チドッグクロック選択ビット (WDCS) を "0" に設定して時計タイマの出力
を選択してください。
• ウォッチドッグタイマ起動時のデータのみが有効です。
• ウォッチドッグタイマ起動後の書込みデータは無視されます。
• これらのビットは書込み専用です。
bit1,
bit0
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251
第 13 章 ウォッチドッグタイマ
13.4 ウォッチドッグタイマの動作説明
13.4
MB90350E Series
ウォッチドッグタイマの動作説明
ウォッチドッグタイマは起動後 , カウンタがクリアされずにインターバル時間に達
するとウォッチドッグリセットを発生します。
■ ウォッチドッグタイマの状態遷移図
ウォッチドッグタイマには下記の 4 つの状態が存在します。
• 無効
:動作していません。
• 動作
:カウンタクリア状態からカウントを開始します。
• 停止
:カウンタクリア状態を継続します。
• オーバフロー :ウォッチドッグリセットを発生します。
図 13.4-1 ウォッチドッグタイマ状態遷移図
無効
(初期状態)
WTEビットに
"0"を書き込む
リセット
リセット
割込みによるストップモード解除
動作
カウンタクリア状態から
カウント開始
カウンタ
オーバフロー
停止
カウンタクリア状態
ストップモードに移行
オーバフロー
常に
ウォッチドッグリセット
を発生
WTEビットに"0"を書き込む
スリープモードに移行
時計モードに移行
タイムベースタイマモードに移行
252
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第 13 章 ウォッチドッグタイマ
13.4 ウォッチドッグタイマの動作説明
MB90350E Series
■ ウォッチドッグタイマの動作
ウォッチドッグタイマの動作には , 図 13.4-2 に示すような設定をしてください。
図 13.4-2 ウォッチドッグタイマの設定
bit7
ウォッチドッグタイマ制御レジスタ
(WDTC)
時計タイマ制御レジスタ
(WTC)
◎ :使用ビット
0 :"0" に設定
6
4
3
2
1
bit0
WRST ERST SRST WTE WT1 WT0
PONR
bit7
5
6
5
4
3
0
◎
2
1
◎
bit0
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
◎
● クロック入力ソースの選択
• ウォッチドッグタイマのカウントクロックのクロック入力ソースは , タイムベース
タイマまたは時計タイマを選択できます。ウォッチドッグクロック選択ビット
(WTC: WDCS) を "1" に設定するとタイムベースタイマが , "0" に設定すると時計タ
イマが設定されます。リセット後は "1" ( タイムベースタイマ ) に戻ります。
• サブクロックモードで動作している場合は , WDCS ビットを "0" に設定して時計タ
イマを選択してください。
● インターバル時間の設定
• インターバル時間は , インターバル時間選択ビット (WDTC: WT1, WT0) を設定して
ウォッチドッグタイマのインターバル時間を選択します。
• インターバル時間は , 起動と同時に設定してください。ウォッチドッグタイマが起
動した後に書き込んだ場合には無視されます。
● ウォッチドッグタイマの起動
ウォッチドッグタイマはリセット後 , ウォッチドッグタイマ制御ビット (WDTC: WTE)
に "0" を書き込むと起動してカウントアップを開始します。
● ウォッチドッグタイマのクリア
• ウォッチドッグタイマを起動した後にインターバル時間内にもう一度ウォッチ
ドッグタイマ制御ビット (WDTC: WTE) に "0" を書き込むとクリアされます。イン
ターバル時間内にクリアされない場合は , ウォッチドッグタイマのオーバフローが
発生して CPU がリセットされます。
• リセットの発生 , スタンバイモード ( スリープモード , ストップモード , 時計モード ,
タイムベースタイマモード ) への移行によって , ウォッチドッグタイマはクリアされ
ます。
• タイムベースタイマ動作中 , 時計モード動作中 , スリープモード状態では , ウォッチ
ドッグタイマのカウンタはクリアされますが , ウォッチドッグタイマは起動したま
まです。
• 図 13.4-3 に , ウォッチドッグタイマのクリアタイミングとインターバル時間を示し
ます。インターバル時間は , ウォッチドッグタイマをクリアするタイミングによっ
て変化します。
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253
第 13 章 ウォッチドッグタイマ
13.4 ウォッチドッグタイマの動作説明
MB90350E Series
< 注意事項 >
1 系統品でウォッチドッグのクロックとして時計タイマを設定した場合にはウォッチドッ
グタイマを使用できません。
● リセット要因の確認
リセット後にウォッチドッグタイマ制御レジスタ (WDTC) のリセット要因ビット
(WDTC: PONR, WRST, ERST, SRST) を読み出すことによってリセット要因を調べるこ
とができます。
<参考>
リセット要因ビットは「第 8 章 リセット」を参照してください。
254
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第 13 章 ウォッチドッグタイマ
13.4 ウォッチドッグタイマの動作説明
MB90350E Series
図 13.4-3 ウォッチドッグタイマのクリアタイミングとインターバル時間
[ ウォッチドッグタイマブロックダイヤグラム ]
2 ビットカウンタ
クロック
セレクタ
WTE ビット
a
2 分周回路
カウント許可
出力回路
b
2 分周回路
c
リセット
回路
d
リセット
信号
カウント許可とクリア
[ 最小インターバル時間 ] カウントクロックの立上り直前に WTE ビットをクリアした場合
カウントスタート
カウンタクリア
カウントクロック a
2 分周値 b
2 分周値 c
カウント許可
リセット信号 d
7 × ( カウントクロック周期 /2)
ウォッチドッグリセット発生
WTE ビットクリア
[ 最大インターバル時間 ] カウントクロックの立上り直後に WTE ビットをクリアした場合
カウントスタート
カウンタクリア
カウントクロック a
2 分周値 b
2 分周値 c
カウント許可
リセット信号
9 × ( カウントクロック周期 /2)
ウォッチドッグリセット発生
WTE ビットクリア
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255
第 13 章 ウォッチドッグタイマ
13.5 ウォッチドッグタイマ使用上の注意
13.5
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ウォッチドッグタイマ使用上の注意
ウォッチドッグタイマを使用する場合は , 以下の点に注意してください。
■ ウォッチドッグタイマ使用上の注意
● ウォッチドッグタイマの停止について
ウォッチドッグタイマはストップモードへの移行で停止します。
● インターバル時間について
• インターバル時間は , タイムベースタイマまたは時計タイマの桁上り信号をカウン
トクロックにしているため , タイムベースタイマまたは時計タイマがクリアされる
と , ウォッチドッグタイマのインターバル時間が長くなる場合があります。タイム
ベースタイマは, タイムベースタイマ制御レジスタ(TBTC)のタイムベースタイマカ
ウンタクリアビット (TBR) への "0" 書込みのほか , メインクロックモードから PLL
クロックモードへの遷移 , サブクロックモードからメインクロックモードへの遷移 ,
サブクロックモードから PLL クロックモードへの遷移時にもクリアされますので注
意してださい。
• インターバル時間は , ウォッチドッグタイマの起動と同時に設定してください。起
動時以外に設定すると無視されます。
● プログラム作成上の注意
• メインループの中で , 繰り返してウォッチドッグタイマをクリアする場合には , 割
込み処理を含めたメインループの処理時間をウォッチドッグタイマのインターバ
ル時間より短い時間に設定してください。
• DMA 転送 , ホールド状態 , スリープモードおよびタイムベースタイマモード , 時計
モードでもウォッチドッグタイマは動作中のため , 各モードでの動作時間について
インターバル時間などをユーザプログラムで考慮してください。
● サブクロックモード時の注意
サブクロックモードの場合には , 必ず時計タイマ制御レジスタ (WTC) のウォッチドッ
グクロック選択ビット (WDCS) を "0" に設定して時計タイマの出力を選択してくださ
い。
● スリープモード , タイムベースタイマモードおよび時計モード中のウォッチドッグタイマ
動作
スリープモード , タイムベースタイマモードおよび時計モードに遷移するとウォッチ
ドッグタイマがクリアされてカウントを再開します ( 表 13.5-1 を参照 )。
● DMA 転送中のウォッチドッグタイマ動作
DMA 転送中もウォッチドッグタイマは動作しますので DMA 転送中にウォッチドッグ
リセットが発生する可能性があります。リセットを抑止する場合はユーザプログラム
にて考慮してください ( 表 13.5-1 を参照 )。
● ホールド状態 ( 外部バスモード ) のウォッチドッグタイマ動作
ホールド状態中もウォッチドッグタイマは動作しますので DMA 転送中にウォッチ
ドッグリセットが発生する可能性があります。リセットを抑止する場合はユーザプロ
256
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第 13 章 ウォッチドッグタイマ
13.5 ウォッチドッグタイマ使用上の注意
MB90350E Series
グラムにて考慮してください。
● ストップモード中のウォッチドッグタイマ動作
ストップモードに遷移するとウォッチドッグタイマがクリアされて停止します。ス
トップモードが解除されると再度カウントを開始します ( 表 13.5-1 を参照 )。
● リセット中のウォッチドッグタイマ動作
ウォッチドッグタイマはすべてのリセット要因で無効となります。リセット解除後も
ウォッチドッグタイマは無効状態です ( 表 13.5-1 を参照 )。
表 13.5-1 ウォッチドッグタイマクリア条件
動作モード
リセット
WDTC
レジスタ
WTE=0
ストップ
モード
スリープ
モード
タイム
ベースタイマ
モード
時計
モード
ホールド
μDMAC
クリア
遷移時
書込み時
遷移時
遷移時
遷移時
遷移時
なし
なし
モード中の
ウォッチ
ドッグ
タイマ状態
無効
−
モード中の
ウォッチ
ドッグ
リセット
発生
しない
−
モード解除 /
復帰後の
ウォッチ
ドッグ
タイマ状態
CM44-10140-5
無効
動作
動作
動作
動作
停止
動作
( クリア直
( クリア直
( クリア直
( クリア状
( カウント
後からカウ 後からカウン 後からカウ
態を保持 )
を継続 )
ント開始 )
ト開始 )
ント開始 )
発生
しない
動作
( カウント
を継続 )
発生する
発生する
発生する
発生する
発生する
動作
動作
( クリア状
( カウント
態からカウ
を継続 )
ント再開 )
動作
( カウント
を継続 )
動作
( カウント
を継続 )
動作
( カウント
を継続 )
動作
( カウント
を継続 )
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257
第 13 章 ウォッチドッグタイマ
13.6 ウォッチドッグタイマのプログラム例
13.6
MB90350E Series
ウォッチドッグタイマのプログラム例
ウォッチドッグタイマのプログラム例を示します。
■ ウォッチドッグタイマのプログラム例
● 処理仕様
• メインプログラムのループの中で毎回ウォッチドッグタイマをクリアします。
• メインプログラムをウォッチドッグタイマの最小インターバル時間内に 1 周させて
ください。
● コーディング例
WDTC
EQU
0000A8H
; ウォッチドッグタイマ制御レジスタ
WTE
;
EQU
WDTC:2
; ウォッチドッグ制御ビット
;--------- メインプログラム ------------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
MOV
I:WDTC,#00000011B
; ウォッチドッグタイマの起動
; インターバル時間 221+218 サイクル
; を選択
LOOP:
CLRB
I:WTE
; ウォッチドッグタイマのクリア
・
ユーザ処理
・
BRA
LOOP
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
VECT
258
ORG
DSL
00FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
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第 14 章
16 ビット入出力タイマ
16 ビット入出力タイマの機能と動作について説明
します。
14.1 16 ビット入出力タイマの概要
14.2 16 ビット入出力タイマのブロックダイヤグラム
14.3 16 ビット入出力タイマの構成
14.4 16 ビット入出力タイマの割込み
14.5 16 ビットフリーランタイマの動作説明
14.6 インプットキャプチャの動作説明
14.7 アウトプットコンペアの動作説明
14.8 16 ビット入出力タイマ使用上の注意
14.9 16 ビット入出力タイマのプログラム例
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259
第 14 章 16 ビット入出力タイマ
14.1 16 ビット入出力タイマの概要
14.1
MB90350E Series
16 ビット入出力タイマの概要
16 ビット入出力タイマは , 16 ビットフリーランタイマ 2 本 , インプットキャプチャ
8 本 , アウトプットコンペア 8 本によって構成されています。
16 ビットフリーランタイマをベースに , 8 本の独立した波形を出力 , 入力パルス測定
や外部クロック周期の測定を行うことができます。
■ 16 ビット入出力タイマのモジュール構成
16 ビット入出力タイマは , 以下のモジュールで構成されています。
● 16 ビットフリーランタイマ× 2
• 16 ビットフリーランタイマ 0 (ch.0)
• 16 ビットフリーランタイマ 1 (ch.1)
● インプットキャプチャ× 6
• インプットキャプチャユニット 0: 16 ビットフリーランタイマ 0 をキャプチャ
- インプットキャプチャ 0 (ch.0)
- インプットキャプチャ 1 (ch.1)
• インプットキャプチャユニット 1: 16 ビットフリーランタイマ 1 をキャプチャ
- インプットキャプチャ 4 (ch.4)
- インプットキャプチャ 5 (ch.5)
- インプットキャプチャ 6 (ch.6)
- インプットキャプチャ 7 (ch.7)
● アウトプットコンペア× 4
• アウトプットコンペアユニット 1: 16 ビットフリーランタイマ 1 をコンペア
( 比較・一致検出 )
- アウトプットコンペア 4 (ch.4)
- アウトプットコンペア 5 (ch.5)
- アウトプットコンペア 6 (ch.6)
- アウトプットコンペア 7 (ch.7)
260
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第 14 章 16 ビット入出力タイマ
14.1 16 ビット入出力タイマの概要
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■ 16 ビット入出力タイマの機能
● 16 ビットフリーランタイマの機能
16 ビットフリーランタイマは , 16 ビットのアップカウンタ , プリスケーラ , 制御レジス
タにより構成されています。
16 ビットフリーランタイマのカウント値をインプットキャプチャ , アウトプットコン
ペアの基準時間として使用します。
• カウントクロック周期を 8 種類から選択して設定することができます。
• カウンタのオーバフローによって割込み要求を発生することができます。
• 16 ビットフリーランタイマのカウンタは , リセット , タイマクリア (TCCSL:
CLR=1) , アウトプットコンペアのコンペア一致により , 0000H にクリアされます。
● インプットキャプチャの機能
インプットキャプチャは , 外部入力用端子に対応した 6 本の 16 ビットキャプチャレジ
スタと制御レジスタ , エッジ検出回路で構成されています。
外部入力用端子にトリガエッジが入力された時点で , 16 ビットフリーランタイマのカ
ウンタ値を保持し , 同時に割込み要求を発生します。
• 各チャネルで独立にキャプチャ割込みを発生することができます。
• DMA 転送 , および拡張インテリジェント I/O サービス (EI2OS) を起動することがで
きます。
• トリガエッジを立上りエッジ / 立下りエッジ / 両エッジから選択することができま
す。
• 各チャネルは独立して動作するため , 最大 8 入力を計測できます。
• 入力信号を LIN-UART に設定した場合には LIN スレーブ動作時のボーレートを測定
できます。
● アウトプットコンペアの機能
アウトプットコンペア機能は , 4 本の 16 ビットコンペアレジスタと制御レジスタ , コン
ペア制御回路 , 出力制御回路で構成されています。
16 ビットフリーランタイマのカウンタ値とアウトプットコンペアレジスタ値とのコン
ペア一致により , 対応するアウトプットコンペア端子の出力レベルを反転して同時に
割込み要求を発生します。
• DMA 転送 , および拡張インテリジェント I/O サービス (EI2OS) を起動することがで
きます。
• 各アウトプットコンペアレジスタに対応した出力端子と割込み要求フラグがあり ,
8 本のアウトプットコンペアレジスタを独立して動作させることができます。
• アウトプットコンペア ch.4, ch.5 など , 2 チャネル以上でのコンペア一致検出により ,
出力レベルを反転することができます (OUT4 端子の出力には対応していません )。
• 各端子の出力レベルを起動時に設定することができます。
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261
第 14 章 16 ビット入出力タイマ
14.2 16 ビット入出力タイマのブロックダイヤグラム
14.2
MB90350E Series
16 ビット入出力タイマのブロックダイヤグラム
16 ビット入出力タイマは , 以下のモジュールで構成されています。
• 16 ビットフリーランタイマ
• インプットキャプチャ
• アウトプットコンペア
■ 16 ビット入出力タイマのブロックダイヤグラム
図 14.2-1 16 ビット入出力タイマのブロックダイヤグラム
内部データバス
インプット
キャプチャ
専用バス
16 ビット
フリーラン
タイマ
専用バス
アウトプット
コンペア
● 16 ビットフリーランタイマ
16 ビットフリーランタイマのカウント値をインプットキャプチャ , アウトプットコン
ペアの基準時間として使用します。
● インプットキャプチャ
外部入力用端子にトリガエッジが入力された時点, もしくはLIN-UARTからLINスレー
ブボーレート測定用のトリガエッジが入力された時点で , 16 ビットフリーランタイマ
のカウンタ値を保持して同時に割込み要求を発生します。
● アウトプットコンペア
16 ビットフリーランタイマのカウンタ値とアウトプットコンペアレジスタ値が一致し
た場合には , 対応する端子の出力レベルを反転して同時に割込み要求を発生します。
262
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CM44-10140-5
第 14 章 16 ビット入出力タイマ
14.2 16 ビット入出力タイマのブロックダイヤグラム
MB90350E Series
■ 端子の詳細と割込み番号
16 ビット入出力タイマで使用する端子 , 割込みの詳細を表 14.2-1 に示します。
表 14.2-1 端子の詳細と割込み番号
専用
端子
端子名
インプットキャプチャ ch.0 (16 ビットフリーランタイマ ch.0 使用 )
IN0
P24/IN0
インプットキャプチャ ch.1 (16 ビットフリーランタイマ ch.0 使用 )
IN1
P25/IN1
インプットキャプチャ ch.4 (16 ビットフリーランタイマ ch.1 使用 )
IN4
P30/IN4
インプットキャプチャ ch.5 (16 ビットフリーランタイマ ch.1 使用 )
IN5
インプットキャプチャ ch.6 (16 ビットフリーランタイマ ch.1 使用 )
チャネル
割込み
番号
DMA
EI2OS
チャネル 対応
#33
(21H)
8
○
6
○
P31/IN5
#31
(1FH)
IN6
P42/IN6/
RX1/INT9R
#13
(0DH)
―
×
インプットキャプチャ ch.7 (16 ビットフリーランタイマ ch.1 使用 )
IN7
P43/IN7/TX1
#14
(0EH)
―
×
アウトプットコンペア ch.4 (16 ビットフリーランタイマ ch.1 使用 )
OUT4
P34/OUT4
○
OUT5
P35/OUT5
#32
(20H)
7
アウトプットコンペア ch.5 (16 ビットフリーランタイマ ch.1 使用 )
アウトプットコンペア ch.6 (16 ビットフリーランタイマ ch.1 使用 )
OUT6
P36/OUT6
9
○
アウトプットコンペア ch.7 (16 ビットフリーランタイマ ch.1 使用 )
OUT7
P37/OUT7
#34
(22H)
16 ビットフリーランタイマ ch.0 ( オーバフロー割込み , アウトプッ
トコンペア ch.0 でのコンペア一致による割込み )
FRCK0
P44/FRCK0/
SDA0
#30
(1EH)
―
×
16 ビットフリーランタイマ ch.1 ( オーバフロー割込み , アウトプッ
トコンペア ch.4 でのコンペア一致による割込み )
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FRCK1
P45/FRCK1/
SCL0
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263
第 14 章 16 ビット入出力タイマ
14.2 16 ビット入出力タイマのブロックダイヤグラム
14.2.1
MB90350E Series
16 ビットフリーランタイマのブロックダイヤグラム
MB90350E シリーズは 16 ビットフリーランタイマを 2 チャネル内蔵し , それぞれ以
下のブロックで構成されています。
■ 16 ビットフリーランタイマのブロックダイヤグラム
図 14.2-2 16 ビットフリーランタイマのブロックダイヤグラム
インプットキャプチャ ,
アウトプットコンペアへ
カウント値を出力
タイマデータレジスタ
(TCDT0,♦TCDT1)
OF
16 ビットカウンタ
CLK
STOP
CLR
外部クロック
(TCDT0,♦TCDT1)
プリスケーラ
アウトプットコンペアレジスタ 0 一致信号
(
3
タイマ制御ステータス
レジスタ 0/1 ( 下位 )
(TCCSL0,♦TCCSL1)
タイマ制御ステータス
レジスタ 0/1 ( 上位 )
(TCCSH0,♦TCCSH1)
♦ アウトプットコンペアレジスタ 4)
内
部
デ
|
タ
バ
ス
IVF IVFE STOP MODE CLR CLK2 CLK1 CLK0
フリーランタイマ
オーバフロー割込み要求
ECKE
φ :マシンクロック
OF :オーバフロー
♦ :16 ビットフリーランタイマ ch.1 の場合の名称
● プリスケーラ
マシンクロックを分周して 16 ビットカウンタにカウントクロックを供給します。タイ
マ制御ステータスレジスタの設定により (TCCSL: CLK2 ∼ CLK0) , カウントクロック
の周期を 8 種類から選択することができます。
● タイマデータレジスタ (TCDT)
タイマデータレジスタは , 16 ビットフリーランタイマのカウンタ値を読み出すことが
できるレジスタです。16 ビットフリーランタイマの停止中は , TCDT にカウンタ値を
書き込むことにより , カウンタ値を設定することができます。
● タイマ制御ステータスレジスタ (TCCSH, TCCSL)
タイマ制御ステータスレジスタ ( 上位 , 下位 ) は , カウントクロックの選択やカウンタ
クリアの条件の選択, カウンタのクリア, カウント動作の許可, 割込み要求の許可, オー
バフロー発生フラグの確認などを設定することができます。
264
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第 14 章 16 ビット入出力タイマ
14.2 16 ビット入出力タイマのブロックダイヤグラム
MB90350E Series
インプットキャプチャのブロックダイヤグラム
14.2.2
インプットキャプチャは , 以下のブロックで構成されています。
■ インプットキャプチャのブロックダイヤグラム
図 14.2-3 インプットキャプチャユニット 0 のブロックダイヤグラム
16 ビットフリーランタイマ
インプットキャプチャ
割込み要求
ICP1 ICP0 ICE1 ICE0 EG11 EG10 EG01 EG00
インプットキャプチャ
制御ステータスレジスタ
(ICS01)
2
2
インプットキャプチャエッジレジスタ (ICE01)
ICUS1
ICUS0 IEI1
内
部
デ
|
タ
バ
ス
IEI0
IN1
端子
インプットキャプチャデータレジスタ 1 (IPCP1)
IN0
端子
インプットキャプチャデータレジスタ 0 (IPCP0)
エッジ検出回路
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第 14 章 16 ビット入出力タイマ
14.2 16 ビット入出力タイマのブロックダイヤグラム
MB90350E Series
図 14.2-4 インプットキャプチャユニット 1 のブロックダイヤグラム
16 ビットフリーランタイマ
エッジ検出回路
IN7
端子
インプットキャプチャデータレジスタ 7 (IPCP7)
LIN-UART3
IN6
端子
インプットキャプチャデータレジスタ 6 (IPCP6)
LIN-UART2
2
ICUS7 ICUS61ICUS60 IEI7
IEI6
インプットキャプチャエッジレジスタ (ICE67)
2
2
インプットキャプチャ
制御ステータスレジスタ
(ICS67)
ICP7 ICP6 ICE7 ICE6 EG71 EG70 EG61 EG60
インプットキャプチャ
割込み要求
インプットキャプチャ
制御ステータスレジスタ
(ICS45)
内
部
デ
|
タ
バ
ス
ICP5 ICP4 ICE5 ICE4 EG51 EG50 EG41 EG40
2
2
インプットキャプチャエッジレジスタ (ICE45)
IEI5
IN5
端子
IEI4
インプットキャプチャデータレジスタ 5 (IPCP5)
IN4
端子
インプットキャプチャデータレジスタ 4 (IPCP4)
エッジ検出回路
266
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第 14 章 16 ビット入出力タイマ
14.2 16 ビット入出力タイマのブロックダイヤグラム
MB90350E Series
● インプットキャプチャデータレジスタ 0, 1, 4 ∼ 7 (IPCP0, IPCP1, IPCP4 ∼ IPCP7)
• インプットキャプチャデータレジスタは , キャプチャ動作によって取り込まれた 16
ビットフリーランタイマのカウンタ値を保持するレジスタです。
• インプットキャプチャデータレジスタ 0, 1 は , 16 ビットフリーランタイマ 0 のカウ
ンタ値を保持します。
• インプットキャプチャデータレジスタ 4 ∼ 7 は , 16 ビットフリーランタイマ 1 のカ
ウンタ値を保持します。
● インプットキャプチャ制御ステータスレジスタ 01, 45, 67 (ICS01, ICS45, ICS67)
• インプットキャプチャ制御ステータスレジスタは , 各インプットキャプチャについ
て , トリガエッジの選択やキャプチャ動作の許可 , キャプチャ割込み要求の許可と
有効エッジ検出フラグの確認などを設定することができます。
• インプットキャプチャ制御ステータスレジスタは 3 本あり , 表 14.2-2 で示すように
対応するチャネルのインプットキャプチャ動作を制御します。
● インプットキャプチャエッジレジスタ 01, 45, 67 (ICE01, ICE45, ICE67)
• インプットキャプチャエッジレジスタは ,
各インプットキャプチャで検出された
エッジの極性を表示します。また , 入力信号の選択 ( 外部端子 INx / LIN-UART) を行
います。入力を LIN-UART に設定した場合は , LIN スレーブ動作時のボーレート測
定を行うことができます (「21.7.3 LIN 機能 ( 動作モード 3) の動作」を参照 ) 。
• インプットキャプチャエッジレジスタは 3 本あり , 表 14.2-2 で示すように対応する
チャネルのインプットキャプチャ動作を制御します。
表 14.2-2 インプットキャプチャのレジスタと端子の対応関係
インプット
キャプチャ
ユニット 0
インプット
キャプチャ
ユニット 1
インプット
キャプチャ
インプット
キャプチャ制御
ステータスレジスタ
エッジレジスタ
ICS01
ICE01
ICS45
端子
からの
入力
IPCP0
IN0
―
IPCP1
IN1
―
IPCP4
IN4
―
IPCP5
IN5
―
IPCP6
IN6
UART2
IPCP7
IN7
UART3
入力
ICE45
ICS67
LIN-UART
インプット
キャプチャ
データレジスタ
ICE67
● エッジ検出回路
エッジ検出回路は , 外部入力用端子に入力された信号のエッジを検出します。検出する
エッジを立上りエッジ / 立下りエッジ / 両エッジ / 検出なし ( キャプチャ停止 ) から選
択することができます。
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267
第 14 章 16 ビット入出力タイマ
14.2 16 ビット入出力タイマのブロックダイヤグラム
14.2.3
MB90350E Series
アウトプットコンペアのブロックダイヤグラム
アウトプットコンペアは , 以下のブロックで構成されています。
■ アウトプットコンペアのブロックダイヤグラム
図 14.2-5 アウトプットコンペアユニット 1 のブロックダイヤグラム
アウトプットコンペア
割込み要求
アウトプットコンペア制御
ステータスレジスタ
OCS6, OCS7
CMOD1
CMOD0 OTE3 OTE2 OTD3 OTD2 IOP3 IOP2 IOE3 IOE2
2
2
CST3 CST2
2
2
タイマデータレジスタ
TCDT1
16 ビットフリーランタイマ 1
コンペア制御回路 7
OCCP7
アウトプットコンペアレジスタ 7
内
部
デ
|
タ
バ
ス
OUT7
コンペア制御回路 6
出力制御
回路 7
OCCP6
アウトプットコンペアレジスタ 6
出力制御
回路 6
端子
OUT6
端子
コンペア制御回路 5
OCCP5
出力制御
回路 5
アウトプットコンペアレジスタ 5
出力制御
回路 4
コンペア制御回路 4
OUT5
端子
OUT4
端子
OCCP4
アウトプットコンペアレジスタ 4
2
2
CMOD1
CMOD0 OTE1 OTE0 OTD1 OTD0 IOP1 IOP0 IOE1 IOE0
アウトプットコンペア制御ステータスレジスタ
OCS4, OCS5
268
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CST1 CST0
アウトプット
コンペア
割込み要求
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第 14 章 16 ビット入出力タイマ
14.2 16 ビット入出力タイマのブロックダイヤグラム
MB90350E Series
● アウトプットコンペアレジスタ 4 ∼ 7 (OCCP4 ∼ OCCP7)
• アウトプットコンペアレジスタは , 16 ビットフリーランタイマのカウンタ値と比較
を行う値を設定します。
• アウトプットコンペアレジスタ 4 ∼ 7 の設定値は , 16 ビットフリーランタイマ 1 の
カウンタ値と比較されます。
• アウトプットコンペアレジスタ 4 ∼ 7 に設定した値とフリーランタイマのカウンタ
値が一致した場合に , アウトプットコンペア出力端子の出力レベルを反転して割込
み要求を発生します。
● アウトプットコンペア制御ステータスレジスタ 4 ∼ 7 (OCS4 ∼ OCS7)
• アウトプットコンペア制御ステータスレジスタは , アウトプットコンペア端子の出
力レベルの設定と確認 , アウトプットコンペア端子出力の許可 , 出力レベル反転
モードの選択 , コンペア一致割込みの許可と確認 , アウトプットコンペア動作の許
可などを設定することができます。
• アウトプットコンペア制御ステータスレジスタは 2 本あり , 表 14.2-3 に示すように
対応するチャネルのアウトプットコンペアの動作を制御します。
表 14.2-3 アウトプットコンペア制御ステータスレジスタと端子の対応関係
レジスタ名
アウトプット
コンペア
ユニット 1
アウトプットコンペア制御ステータス
レジスタ 4, 5 (OCS4, OCS5)
アウトプットコンペア制御ステータス
レジスタ 6, 7 (OCS6, OCS7)
制御するアウトプット
コンペアレジスタ
出力端子
アウトプットコンペアレジスタ 4
OUT4
アウトプットコンペアレジスタ 5
OUT5
アウトプットコンペアレジスタ 6
OUT6
アウトプットコンペアレジスタ 7
OUT7
● コンペア制御回路 4 ∼ 7
コンペア制御回路は , 16 ビットフリーランタイマ値とアウトプットコンペアレジスタ
値を比較して一致を検出し , コンペア一致検出時に出力制御回路に一致の信号を出力
します。
● 出力制御回路 4 ∼ 7
出力制御回路は , 16 ビットフリーランタイマ値とアウトプットコンペアレジスタ値が
一致した場合にアウトプットコンペア端子の出力レベルを反転します。
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269
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
14.3
MB90350E Series
16 ビット入出力タイマの構成
16 ビット入出力タイマの端子 , 割込み要因 , レジスタの詳細を説明します。
■ 16 ビット入出力タイマの端子
16 ビット入出力タイマで使用する端子を汎用入出力ポートと兼用しています。
端子の機能と 16 ビット入出力タイマで使用する場合の設定を表 14.3-1 に示します。
表 14.3-1 16 ビット入出力タイマの端子
チャネル
端子名
16 ビットフリーランタイマ 0
P44/
SDA0/
FRCK0
16 ビットフリーランタイマ 1
P45/
SCL0/
FRCK1
インプットキャプチャ 0
P24/IN0
インプットキャプチャ 1
P25/IN1
インプットキャプチャ 4
P30/IN4
インプットキャプチャ 5
P31/IN5
インプットキャプチャ 6
P42/
IN6/
RX1/
INT9R
汎用入出力ポート /
キャプチャ入力 /
CAN 入力 /
外部割込み入力
ポート方向レジスタ (DDR) で入力ポートに設定
インプットキャプチャ 7
P43/
IN7/
TX1
汎用入出力ポート /
キャプチャ入力 /
CAN 出力
・ポート方向レジスタ (DDR) で入力ポートに設定
・CAN1 を出力禁止に設定 (CAN 制御ステータスレ
ジスタ CSR1:TOE=0)
アウトプットコンペア 4
P34/OUT4
アウトプットコンペア 5
P35/OUT5
アウトプットコンペア 6
P36/OUT6
アウトプットコンペア 7
P37/OUT7
270
端子機能
汎用入出力ポート /
I2C0 データ入出力 /
外部クロック入力
端子の使用に必要な設定
・ポート方向レジスタ (DDR) で入力ポートに設定
・I2C0 の動作を禁止に設定 (ICCR0:EN=0)
汎用入出力ポート /
・ポート方向レジスタ (DDR) で入力ポートに設定
I2C0 クロック入出力 /
外部クロック入力
・I2C0 の動作を禁止に設定 ( クロック制御レジスタ
ICCR0:EN=0)
ポート方向レジスタ (DDR) で入力ポートに設定
汎用入出力ポート /
キャプチャ入力
ポート方向レジスタ (DDR) で入力ポートに設定
ポート方向レジスタ (DDR) で入力ポートに設定
ポート方向レジスタ (DDR) で入力ポートに設定
アウトプットコンペア出力許可 (OCS45: OTE4=1)
汎用入出力ポート /
コンペア出力
アウトプットコンペア出力許可 (OCS45: OTE5=1)
アウトプットコンペア出力許可 (OCS67: OTE6=1)
アウトプットコンペア出力許可 (OCS67: OTE7=1)
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
■ 16 ビット入出力タイマでの割込み要求の発生
16 ビット入出力タイマは以下の割込み要求を発生することができます。
● タイマカウンタオーバフロー割込み
オーバフロー割込み要求を許可に設定している場合は (TCCSL: IVFE=1) , 次の要因に
より割込み要求を発生します。
• 16 ビットフリーランタイマのオーバフロー
• 16 ビットフリーランタイマのカウンタ値とアウトプットコンペアレジスタ値との一
致によるクリア (TCCSL: MODE=1 の場合 )
● インプットキャプチャ割込み
インプットキャプチャ割込み要求を許可に設定している場合は (ICS:ICE=1) , インプッ
トキャプチャ端子でトリガエッジが検出された場合, またはLIN-UARTからLINスレー
ブボーレート測定用のトリガエッジが入力された場合に割込み要求を発生します。
● アウトプットコンペア割込み
アウトプットコンペア割込み要求を許可に設定している場合は (OCS: IOE=1) , 16 ビッ
トフリーランタイマのカウンタ値とアウトプットコンペアレジスタの設定値の一致が
検出されると割込み要求を発生します。
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
14.3.1
MB90350E Series
タイマ制御ステータスレジスタ 0/1 ( 上位 )
(TCCSH0/TCCSH1)
タイマ制御ステータスレジスタ 0/1 ( 上位 ) は , カウントクロックの選択やカウンタ
クリアの条件の選択 , カウンタのクリアやカウント動作の許可 , 割込みの許可 , 割込
み要求フラグの確認などを設定することができます。
■ タイマ制御ステータスレジスタ 0/1 ( 上位 ) (TCCSH0/TCCSH1)
図 14.3-1 タイマ制御ステータスレジスタ 0/1 ( 上位 ) (TCCSH0/TCCSH1)
アドレス bit 15 14
TCCSH0 : 007943H
SCKE -
TCCSH1 : 007947H
R/W -
13
12
11
10
9
8
-
-
-
-
-
-
-
-
-
-
-
-
初期値
0XXXXXXXB
bit15
ECKE
R/W :リード / ライト可能
:不定値
X
:未定義ビット
:初期値
外部クロック入力許可ビット
0
内部クロック ( プリスケーラ出力 ) を使用
1
外部クロック (FRCK0/FRCK1 端子入力 ) を使用
表 14.3-2 タイマ制御ステータスレジスタ 0/1 ( 上位 ) (TCCSH0/TCCSH1) の機能
ビット名
bit15
ECKE :
外部クロック入力許可
ビット
bit14
∼
bit8
272
機 能
未定義ビット
16 ビットフリーランタイマのカウントクロックを選択します。
"0" に設定した場合 : 内部クロック ( プリスケーラから出力されたク
ロック ) を使用します。
"1" に設定した場合 : 外部端子 (FRCK0/FRCK1) から入力されたク
ロックを使用します。
( 注意事項 )
ECKE ビットの設定はフリーランタイマの停止中
(TCCSL:STOP=1) に行ってください。
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
タイマ制御ステータスレジスタ 0/1 ( 下位 )
(TCCSL0/TCCSL1)
14.3.2
タイマ制御ステータスレジスタ 0/1 ( 下位 ) は , カウントクロックの選択やカウンタ
クリアの条件の選択 , カウンタのクリアや , カウント動作の許可 , 割込みの許可 , 割
込み要求フラグの確認などを設定することができます。
■ タイマ制御ステータスレジスタ 0/1 ( 下位 ) (TCCSL0/TCCSL1)
図 14.3-2 タイマ制御ステータスレジスタ 0/1 ( 下位 ) (TCCSL0/TCCSL1)
アドレス bit
TCCSL0:007942H
TCCSL1:007946H
7
IVF
6
5
4
3
IVFE STOP MODE CLR
2
1
0
初期値
CLK2 CLK1 CLK0
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
bit2
bit1
bit0
カウントクロック設定ビット
CLK2 CLK1 CLK0 カウント
φ=16MHz φ=8MHz φ=4MHz φ=1MHz
クロック
0
0
0
φ
62.5ns 0.125μs 0.25μs
1μs
0
0
1
φ/2
0.125μs 0.25μs
0.5μs
2μs
0
1
0
φ/4
0.25μs
0.5μs
1μs
4μs
0
1
1
φ/8
0.5μs
1μs
2μs
8μs
1
0
0
φ/16
1μs
2μs
4μs
16μs
1
0
1
φ/32
2μs
4μs
8μs
32μs
1
1
0
φ/64
4μs
8μs
16μs
64μs
1
1
1
φ/128
8μs
16μs
32μs
128μs
φ:マシンクロック
bit3
CLR
0
1
タイマクリアビット
影響なし
カウンタのクリア (TCDT = 0000H)
bit4
クリア条件選択ビット
MODE
0
リセット , クリアビットによるクリア
1
リセット , クリアビット , コンペアレジスタの一
致によるクリア
bit5
タイマ動作ストップビット
STOP
0
タイマ動作許可
1
タイマ動作禁止 ( 停止 )
bit6
タイマオーバフロー割込み許可ビット
IVFE
0
タイマオーバフローの割込み禁止
1
タイマオーバフローの割込み許可
bit7
IVF
R/W
タイマオーバフロー発生フラグ
読出し時
書込み時
:リード / ライト可能
0
タイマオーバフローなし この IVF ビットのクリア
:初期値
1
タイマオーバフローあり 影響なし
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273
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
表 14.3-3 タイマ制御ステータスレジスタ 0/1 ( 下位 ) (TCCSL0/TCCSL1) の機能 (1 / 2)
ビット名
機 能
bit7
IVF:
タイマオーバフロー
発生フラグビット
タイマオーバフローの発生を示します。
["1" にセットされる条件 ]
次の 2 つの場合にセットされます。
• 16 ビットフリーランタイマがオーバフローした場合
• 16 ビットフリーランタイマ 0, 1 のカウンタ値とアウトプットコンペアレジス
タ 0, 4 値とのコンペア一致が検出されてカウンタ値がクリアされた場合
(TCCSL: MODE=1 に設定されている場合のみ )
["1" にセットされた場合 ]
タイマオーバフロー割込み要求を許可に設定している場合は (TCCSL: IVFE=1) ,
IVF ビットが "1" にセットされると割込み要求を発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 動作に影響しません。
( 注意事項 )
• "1" にセットと "0" の書き込みが同時に起きた場合は , "0" が書き込まれま
す。
• リードモディファイライト (RMW) 系命令では常に "1" が読み出されます。
bit6
IVFE:
タイマオーバフロー
割込み許可ビット
タイマオーバフロー発生フラグビット (TCCSL:IVF) が "1" にセットされた場合
の割込み要求を許可または禁止します。
"0" に設定した場合:割込み要求の発生を禁止します。
"1" に設定した場合 : IVF ビットが "1" にセットされた場合に割込み要求を発生
します。
STOP:
タイマ動作ストップ
ビット
16 ビットフリーランタイマの動作の許可と禁止 ( 停止 ) を設定します。
"0" に設定した場合 : タイマ動作を許可し , CLK2 ∼ CLK0 で設定したカウント
クロックによりカウントアップを行います。
"1" に設定した場合 : タイマ動作を停止します。
( 注意事項 )
16 ビットフリーランタイマの動作が停止すると , アウトプットコンペア動作
も停止します。
MODE:
クリア条件選択
ビット
16 ビットフリーランタイマ (TCDT レジスタ ) のカウンタ値がクリアされる条件
を設定します。
"0" に設定した場合 : 次の条件で TCDT カウンタ値がクリアされます。
• リセット
• タイマクリアビットへの "1" の設定 (TCCSL:CLR=1)
"1" に設定した場合 : 次の条件で TCDT カウンタ値がクリアされます。
• リセット
• タイマクリアビットへの "1" の設定 (TCCSL:CLR=1)
• 16 ビットフリーランタイマ 0 は , 16 ビットフリーランタイマ 0 のカウンタ値
とアウトプットコンペアレジスタ 0 の設定値とのコンペア一致によりクリア
されます。
• 16 ビットフリーランタイマ 1 は , 16 ビットフリーランタイマ 1 のカウンタ値
とアウトプットコンペアレジスタ 4 の設定値とのコンペア一致によりクリア
されます。
bit5
bit4
274
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CM44-10140-5
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
表 14.3-3 タイマ制御ステータスレジスタ 0/1 ( 下位 ) (TCCSL0/TCCSL1) の機能 (2 / 2)
ビット名
bit3
CLR:
タイマクリア
ビット
機 能
16 ビットフリーランタイマのカウンタ (TCDT) をクリアします。クリアはカウ
ンタの変化点に同期して行われます。
"0" に設定した場合 : 影響しません。
"1" に設定した場合 : TCDT が 0000H にクリアされます。
読出し時 : 常に "0" が読み出されます。
( 注意事項 )
• 16 ビットフリーランタイマの停止中 (TCCSL:STOP=1) にクリアする場合
は , TCDT に直接 0000H を書き込んでください。
•
bit2
∼
bit0
CLK2 ∼ CLK0:
カウントクロック
設定ビット
"1" を書き込んだ後 , 次のカウントクロックまでにこのビットに "0" を書
き込むとカウンタ値は初期化されません。
16 ビットフリーランタイマのカウントクロック周期を設定します。
( 注意事項 )
カウントクロック周期の選択は , アウトプットコンペア動作の停止中
(TCCSL:STOP=1) で , かつインプットキャプチャ動作も停止中に (ICSnm:
EGn1, EGn0=00B または ICSnm:EGm1, EGm0=00B) 設定してください。
n = 0, 2, 4, 6 m = n+1
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275
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
タイマデータレジスタ (TCDT)
14.3.3
タイマデータレジスタは , 16 ビットのアップカウンタです。
• 16 ビットフリーランタイマのカウンタ値を読み出せます。
• 16 ビットフリーランタイマの停止中には , カウンタ値を設定できます。
■ タイマデータレジスタ (TCDT)
図 14.3-3 タイマデータレジスタ (TCDT)
アドレス
TCDT0 上位:007941H
TCDT1 上位:007945H
bit 15
14
13
12
11
10
9
8
Tn15 Tn14 Tn13 Tn12 Tn11 Tn10 Tn9
初期値
Tn8
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
bit
TCDT0 下位:007940H
TCDT1 下位:007944H
7
6
5
Tn7
Tn6
Tn5
4
3
Tn4 Tn3
2
1
0
Tn2
Tn1
Tn0
初期値
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
R/W:リード / ライト可能
n = 0, 1
16 ビットフリーランタイマのカウンタ値を読み出すことができるレジスタです。
[ カウンタ値がクリアされる条件 ]
カウンタ値は , 次の条件で 0000H にクリアされます。
• オーバフローの発生
• コンペア一致の発生 (TCCSL: MODE=1 の場合のみ )
• タイマ制御ステータスレジスタのタイマクリアビットへの"1"の設定 (TCCSL: CLR=1)
• 16 ビットフリーランタイマ停止中のタイマデータレジスタへの 0000H の設定
• リセットの発生
[ カウンタ値の設定 ]
タイマデータレジスタ (TCDT) にカウンタ値を書き込んでタイマを設定する場合は ,
タイマ動作の停止中 (TCCSL:STOP=1) に行ってください。
< 注意事項 >
タイマデータレジスタの読出し / 書込みには 必ずワード命令 (MOVW) を使用してくださ
い。
276
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
インプットキャプチャ制御ステータスレジスタ (ICS)
14.3.4
インプットキャプチャ制御ステータスレジスタの機能を以下に示します。
ICS01~ICS67 と入力端子の対応は下記のようになります。
ICS01 の場合:IN0 IN1 インプットキャプチャ ch.0, ch.1
ICS45 の場合:IN4 IN5 インプットキャプチャ ch.4, ch.5
ICS67 の場合:IN6 IN7 インプットキャプチャ ch.6, ch.7
■ インプットキャプチャ制御ステータスレジスタ (ICS)
図 14.3-4 インプットキャプチャ制御ステータスレジスタ (ICS)
アドレス
bit 7
6
5
4
3
2
1
0
ICS01 : 000050H
ICPm ICPn ICEm ICEn EGm1 EGm0 EGn1 EGn0
ICS45 : 000054H
ICS67 : 000056H R/W R/W R/W R/W R/W R/W R/W R/W
初期値
00000000B
bit1
bit0
EGn1
0
0
1
1
EGn0
0
1
0
1
bit3
bit2
EGm1
0
0
1
1
EGm0
0
1
0
1
エッジ選択ビット n
エッジ検出なし ( 動作停止状態 )
立上りエッジ検出
立下りエッジ検出
両エッジ検出
エッジ選択ビット m
エッジ検出なし ( 動作停止状態 )
立上りエッジ検出
立下りエッジ検出
両エッジ検出
bit4
キャプチャ割込み許可ビット n
ICEn
0
インプットキャプチャ 0 の割込み禁止
1
インプットキャプチャ 0 の割込み許可
bit5
キャプチャ割込み許可ビット m
ICEm
0
インプットキャプチャ 1 の割込み禁止
1
インプットキャプチャ 1 の割込み許可
bit6
ICPn
0
1
有効エッジ検出フラグビット n
読出し時
書込み時
インプットキャプチャ 0
この ICPn ビットのクリア
の有効エッジ検出なし
インプットキャプチャ 0
影響なし
の有効エッジ検出あり
bit7
ICPm
0
R/W
:リード / ライト可能
:初期値
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1
有効エッジ検出フラグビット m
読出し時
書込み時
インプットキャプチャ 1 この ICPm ビットの
の有効エッジ検出なし
クリア
インプットキャプチャ 1
影響なし
の有効エッジ検出あり
n = 0, 4, 6 m = n + 1
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277
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
表 14.3-4 インプットキャプチャ制御ステータスレジスタ (ICS) の機能
ビット名
機 能
ICPm:
有効エッジ検出フラグ
ビット m
INm 端子で有効エッジを検出すると "1" にセットされます。
インプットキャプチャ m の割込み要求を許可に設定している場合は
(ICSnm:ICEm=1) , ICPm ビットがセットされると割込み要求を発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 動作に影響しません。
( 注意事項 )
"1" にセットと "0" の書き込みが同時に起きた場合は , "0" が書き込まれま
す。
bit6
ICPn:
有効エッジ検出フラグ
ビット n
INn 端子で有効エッジを検出した場合に , "1" にセットされます。
インプットキャプチャ n の割込み要求を許可に設定している場合は
(ICSnm:ICEn=1) , ICPn ビットがセットされると割込み要求を発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 動作に影響しません。
( 注意事項 )
"1" にセットと "0" の書き込みが同時に起きた場合は , "0" が書き込まれま
す。
bit5
ICEm:
キャプチャ割込み許可
ビット m
インプットキャプチャ m の割込み要求を許可または禁止します。
"1" に設定した場合 : 有効エッジ検出フラグビット m が "1" にセットされた
場合に (ICSnm: ICPm=1) 割込み要求を発生します。
bit4,
ICEn:
キャプチャ割込み許可
ビット n
インプットキャプチャ n の割込み要求を許可または禁止します。
"1" に設定した場合 : 有効エッジ検出フラグビット n が "1" にセットされた
場合に (ICSnm: ICPn=1) 割込み要求を発生します。
bit7
bit3,
bit2
EGm1, EGm0:
エッジ選択ビット m
インプットキャプチャレジスタ m について , キャプチャ動作のトリガエッジ
を設定します。
トリガエッジの設定は , 動作の許可と禁止の設定を兼ねています。
"00B" に設定した場合 : エッジ検出は行われず , キャプチャ動作は停止しま
す。
bit1,
bit0
EGn1, EGn0:
エッジ選択ビット n
インプットキャプチャレジスタ n について , キャプチャ動作のトリガエッジ
を設定します。
トリガエッジの設定は , 動作の許可と禁止の設定を兼ねています。
"00B" に設定した場合 : エッジ検出は行われず , キャプチャ動作は停止しま
す。
n = 0, 4, 6 m = n + 1
278
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
インプットキャプチャレジスタ (IPCP)
14.3.5
• インプットキャプチャレジスタは , キャプチャ動作により 16 ビットフリーランタ
イマから取り込まれたカウンタ値を格納します。
• 16 ビットの読出し専用のレジスタで , インプットキャプチャレジスタ 0 ∼ 7
(IPCP0 ∼ IPCP7) があります。
■ インプットキャプチャレジスタ (IPCP)
図 14.3-5 インプットキャプチャレジスタ (IPCP)
アドレス
IPCP0 ( 上位 ) :007921H
bit
15
14
R
bit
IPCP0 ( 下位 ) :007920H
bit
IPCP1 ( 上位 ) :007923H
R
7
9
8
初期値
R
5
R
4
R
3
R
2
XXXXXXXXB
R
1
0
R
6
R
5
R
4
R
3
R
2
XXXXXXXXB
R
1
0
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
7
R
6
R
5
R
4
R
3
R
2
XXXXXXXXB
R
1
0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00 XXXXXXXXB
R
R
R
R
R
R
R
R
14
13
12
11
10
9
8
bit 15
IPCP5 ( 上位 ) :00792BH
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
bit
R
7
R
6
R
5
R
4
R
3
R
2
XXXXXXXXB
R
1
0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00 XXXXXXXXB
R
R
R
R
R
R
R
R
14
13
12
11
10
9
8
bit 15
IPCP6 ( 上位 ) :00792DH
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
bit
R
7
R
6
R
5
R
4
R
3
R
2
XXXXXXXXB
R
1
0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00 XXXXXXXXB
R
R
R
R
R
R
R
R
bit 15
14
13
12
11
10
9
8
IPCP7 ( 上位 ) :00792FH
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
bit
R
X
6
7
bit
IPCP7 ( 下位 ) :00792EH
R
R
R
IPCP6 ( 下位 ) :00792CH
10
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00 XXXXXXXXB
R
R
R
R
R
R
R
R
14
13
12
11
10
9
8
bit 15
IPCP4 ( 上位 ) :007929H
IPCP5 ( 下位 ) :00792AH
11
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
bit
IPCP4 ( 下位 ) :007928H
12
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00 XXXXXXXXB
R
R
R
R
R
R
R
R
15
14
13
12
11
10
9
8
R
IPCP1 ( 下位 ) :007922H
13
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
R
7
R
6
R
5
R
4
R
3
R
2
XXXXXXXXB
R
1
0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00 XXXXXXXXB
R
R
R
R
R
R
R
R
:リードオンリ
:不定値
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279
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
• キャプチャ動作のトリガエッジ (ICSnm:EGn1, EGn0 または EGm1, EGm0 で設定 ) が
IN4 ∼ IN7 端子で検出された場合に , 各端子に対応するインプットキャプチャレジ
スタ 4 ∼ 7 に 16 ビットフリーランタイマのカウンタ値を格納します。ただし , イン
プットキャプチャレジスタ 6, 7 は LIN-UART からの信号を入力信号として選択可能
です (ICE:IEI ビットで選択 ) 。詳細は「14.3.6 インプットキャプチャエッジレジス
タ (ICE)」を参照してください。
• インプットキャプチャレジスタは読出しのみ可能で書込みはできません。
n = 0, 4, 6 m = n + 1
< 注意事項 >
インプットキャプチャレジスタの読出しには必ずワード命令 (MOVW) を使用してくださ
い。
280
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
インプットキャプチャエッジレジスタ (ICE)
14.3.6
インプットキャプチャエッジレジスタには , 検出されたエッジの方向表示 , および入
力信号を外部端子 / LIN-UART のどちらから入力するかを選択する機能があります。
LIN-UART と連携することで LIN スレーブ動作時のボーレート測定が可能です。
ICE01~ICE67 とチャネル名 , および入力端子 (UART) 名の対応を下記に示します。
ICE01:インプットキャプチャ ch.0, ch.1 IN0
IN1
ICE45:インプットキャプチャ ch.4, ch.5 IN4
IN5
ICE67:インプットキャプチャ ch.6, ch.7 IN6 (/UART2) IN7 (/UART3)
■ インプットキャプチャエッジレジスタ (ICE)
図 14.3-6 インプットキャプチャエッジレジスタ (ICE)
bit
ICE01 : 000051H
15
14
13
12
-
-
- ICUS1 -
ICUS0 IEI1
-
-
-
R/W
R/W
11
-
10
9
R
8
IEI0
R
初期値
XXX0X0XXB
bit10
入力信号選択ビット 0
ICUS0
外部端子 IN0 入力信号
0
設定禁止
1
bit12
入力信号選択ビット 1
ICUS1
外部端子 IN1 入力信号
0
1
bit 15
14
13
12
11
10
9
8
-
-
-
-
-
-
IEI5
IEI4
-
-
-
-
-
-
R
R
bit 15
14
13
12
11
10
9
8
-
-
-
ICUS7 ICUS61 ICUS60
IEI7
IEI6
-
-
-
R/W R/W R/W
R
R
ICE45 : 000055H
ICE67 : 000057H
設定禁止
初期値
XXXXXXXXB
初期値
XXX000XXB
bit8
IEIn 検出エッジ表示ビット n
0 立下りエッジを検出
1 立上りエッジを検出
bit9
IEIm 検出エッジ表示ビット m
0 立下りエッジを検出
1 立上りエッジを検出
bit11
bit10
ICUS61 ICUS60 入力信号選択ビット 61, 60
R/W :リード / ライト可能
R
:リードオンリ
:未定義ビット
X
:不定値
:初期値
0
0
外部端子 IN6 入力信号
0
1
1
bit12
1
0
1
UART2 からの信号
入力信号選択ビット 7
ICUS7
n = 0, 4, 6 m = n+1
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設定禁止
0
外部端子 IN7 入力信号
1
UART3 からの信号
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281
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
表 14.3-5 インプットキャプチャエッジレジスタ 01 (ICE01) の機能
ビット名
機 能
bit15
∼
bit13
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
bit12
ICUS1:
入力信号選択
ビット 1
インプットキャプチャ 1 のトリガとして使用される入力信号を選択します。
"0" に設定した場合 : 外部端子 (IN1) を選択します。
本ビットを "1" に設定しないでください。
bit11
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
bit10
ICUS0:
入力信号選択
ビット 0
インプットキャプチャ 0 のトリガとして使用される入力信号を選択します。
"0" に設定した場合 : 外部端子 IN0 を選択します。
本ビットを "1" に設定しないでください。
IEI1:
検出エッジ
表示ビット 1
インプットキャプチャ 1 が検出したエッジの種類 ( 立上り / 立下り ) を表示します。
本ビットはリードオンリです。
"0" に設定した場合 : 立下りエッジが検出されたことを示します。
"1" に設定した場合 : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS01 : EG11, EG10=00B) には無効です。
IEI0:
検出エッジ
表示ビット 0
インプットキャプチャ 0 が検出したエッジの種類 ( 立上り / 立下り ) を表示します。
本ビットはリードオンリです。
"0" に設定した場合 : 立下りエッジが検出されたことを示します。
"1" に設定した場合 : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS01 : EG01, EG00=00B) には無効です。
bit9
bit8
表 14.3-6 インプットキャプチャエッジレジスタ 45 (ICE45) の機能
ビット名
bit15
∼
bit10
機 能
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
bit9
IEI5:
検出エッジ
表示ビット
3, 5
インプットキャプチャ 5 が検出したエッジの種類 ( 立上り / 立下り ) を表示します。
本ビットはリードオンリです。
"0" に設定した場合 : 立下りエッジが検出されたことを示します。
"1" に設定した場合 : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS45:EG51, EG50=00B) には無効です。
bit8
IEI4 :
検出エッジ
表示ビット
2, 4
インプットキャプチャ 4 が検出したエッジの種類 ( 立上り / 立下り ) を表示します。
本ビットはリードオンリです。
"0" に設定した場合 : 立下りエッジが検出されたことを示します。
"1" に設定した場合 : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS45: EG51, EG50=00B) には無効です。
282
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
表 14.3-7 インプットキャプチャエッジレジスタ 67 (ICE67) の機能
ビット名
機 能
bit15
∼
bit13
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
bit12
ICUS7:
入力信号選択
ビット 7
インプットキャプチャ 7 のトリガとして使用される入力信号を選択します。
"0" に設定した場合 : 外部端子 (IN7) を選択します。
"1" に設定した場合 : LIN-UART3 を選択します。
bit11,
bit10
ICUS61, ICUS60:
入力信号選択
ビット 61, 60
bit9
IEI7:
検出エッジ表示
ビット 7
インプットキャプチャ 6 のトリガとして使用される入力信号を選択します。
"00B" に設定した場合 : 外部端子 (IN6) を選択します。
"01B" に設定した場合 : LIN-UART2 を選択します。
本ビットを 11B, 10B に設定しないでください。
インプットキャプチャ 7 が検出したエッジの種類 ( 立上り / 立下り ) を表示しま
す。
本ビットはリードオンリです。
"0" に設定した場合 : 立下りエッジが検出されたことを示します。
"1" に設定した場合 : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS67 : EG71, EG70=00B) には無効で
す。
bit8
IEI6:
検出エッジ表示
ビット 6
インプットキャプチャ 6 が検出したエッジの種類 ( 立上り / 立下り ) を表示しま
す。
本ビットはリードオンリです。
"0" に設定した場合 : 立下りエッジが検出されたことを示します。
"1" に設定した場合 : 立上りエッジが検出されたことを示します。
( 注意事項 )
本ビットの値はキャプチャ動作停止時 (ICS67 : EG61, EG60=00B) には無効で
す。
< 注意事項 >
インプットキャプチャ6, 7 において入力信号を LIN-UART に選択 (ICEnm:ICUS) した場合 ,
インプットキャプチャは LIN-UART が LIN スレーブ動作時のボーレート計算に使用されま
す。この場合 , インプットキャプチャ割込みイネーブル (ICSnm:ICEn=1 または ICEm=1),
両エッジ検出 (ICSnm:EGn1, EGn0=11B または EGm1, EGm0=11B) に設定する必要があり
ます。ボーレート計算の詳細については「21.7.3 LIN 機能 ( 動作モード 3) の動作」を参照
してください。
n = 0, 4, 6
m = n+1
CM44-10140-5
FUJITSU SEMICONDUCTOR LIMITED
283
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
アウトプットコンペア制御ステータスレジスタ
(OCS) 上位
14.3.7
アウトプットコンペア制御ステータスレジスタ (OCS) の上位は , アウトプットコン
ペア端子の出力の許可と出力レベルの設定や確認 , 出力レベル反転モードの選択を
設定することができます。
OCS5, OCS7 と出力端子名 , およびチャネル名の対応は下記のようになります。
OCS5 の場合:OUT4 OUT5 アウトプットコンペア ch.4, ch.5
OCS7 の場合:OUT6 OUT7 アウトプットコンペア ch.6, ch.7
■ アウトプットコンペア制御ステータスレジスタ (OCS) 上位
図 14.3-7 アウトプットコンペア制御ステータスレジスタ (OCS) 上位
アドレス
bit 15
OCS5 : 00005DH
OCS7 : 00005FH
14
13
12
CMOD1
-
-
CMOD0
R/W
-
- R/W R/W R/W R/W R/W
11
10
9
8
OTEm OTEn OTDm OTDn
初期値
0XX00000B
bit8
出力レベル設定ビット n
OTDn
0
1
OUTn 端子の出力レベル
OUTn 出力を "L" に設定
OUTn 出力を "H" に設定
bit9
出力レベル設定ビット m
OTDm
0
1
OUTm 端子の出力レベル
OUTm 出力を "L" に設定
OUTm 出力を "H" に設定
bit10
コンペア出力許可ビット n
OTEn
汎用入出力ポート
0
アウトプットコンペア出力 (OUTn)
1
bit11
コンペア出力許可ビット m
OTEm
汎用入出力ポート
0
アウトプットコンペア出力 (OUTm)
1
bit15
R/W :リード / ライト可能
:不定値
X
:未定義ビット
:初期値
284
bit12
出力レベル反転モード選択ビット
CMOD1 CMOD0
0
0
端子出力レベル反転の条件を設定しま
0
1
す。詳細は表 14.3-9 を参照してくださ
1
0
い。
1
1
n = 4, 6 m = n+1
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
表 14.3-8 アウトプットコンペア制御ステータスレジスタ (OCS) 上位の機能
ビット名
機 能
bit15,
bit12
CMOD1, CMOD0:
出力レベル反転モード選択
ビット
端子の出力レベルを反転する条件となるコンペア一致の検出の要因を
設定します。
出力レベル反転モードとコンペア一致の検出との関係を表 14.3-9 に示
します。
bit14,
bit13
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
bit11
OTEm:
コンペア出力許可ビット m
アウトプットコンペア端子 OUTm の出力を許可します。
"0" に設定した場合 : 汎用入出力ポートになります。
"1" に設定した場合 : アウトプットコンペア出力端子になります。
bit10
OTEn:
コンペア出力許可ビット n
アウトプットコンペア端子 OUTn の出力を許可します。
"0" に設定した場合 : 汎用入出力ポートになります。
"1" に設定した場合 : アウトプットコンペア出力端子になります。
OTDm:
出力レベル設定ビット m
OUTm 端子の出力レベルを設定します。
• アウトプットコンペア端子の出力を許可した場合は (OCS: OTEm=1),
OTDm ビットに設定した "L" または "H" が OUTm 端子から出力され
ます。
• OTDm ビットの設定は , アウトプットコンペア動作の停止中に (OCS:
CSTm=0) 行ってください。
読出し時 : OUTm 端子の出力レベルが読み出されます。
OTDn:
出力レベル設定ビット n
OUTn 端子の出力レベルを設定します。
• アウトプットコンペア端子の出力を許可した場合は (OCS: OTEn=0),
OTDn ビットに設定した "L" または "H" が OUTn 端子から出力され
ます。
• OTDn ビットの設定は , アウトプットコンペア動作の停止中に (OCS:
CSTn=0) 行ってください。
読出し時 : OUTn 端子の出力レベルが読み出されます。
bit9
bit8
n = 4, 6 m = n+1
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285
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
表 14.3-9 出力レベル反転モードとコンペア一致の検出
制御する
レジスタ
名
出力レベル
反転モード
出力反転
端子名
コンペア動作で比較する
レジスタ名
出力反転
端子名
CMOD1 CMOD0
X
0
X
1
フリーランタイマ 1: OCCP4
フリーランタイマ 1: OCCP5
0
0
フリーランタイマ 1: OCCP7
0
1
1
0
OCS5
フリーランタイマ 1: OCCP5
OUT4
フリーランタイマ 1: OCCP4
OUT5
フリーランタイマ 1: OCCP6
OCS7
OUT6
フリーランタイマ 1: OCCP6
フリーランタイマ 1: OCCP7
OUT7
フリーランタイマ 1: OCCP4
フリーランタイマ 1: OCCP6
1
286
コンペア動作で比較する
レジスタ名
1
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フリーランタイマ 1: OCCP4
フリーランタイマ 1: OCCP7
フリーランタイマ 1: OCCP4
フリーランタイマ 1: OCCP6
フリーランタイマ 1: OCCP7
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
アウトプットコンペア制御ステータスレジスタ
(OCS) 下位
14.3.8
アウトプットコンペア制御ステータスレジスタの機能を以下に示します。
OCS4, OCS6 とチャネル名の対応は下記のようになります。
OCS4 の場合:アウトプットコンペア ch.4, ch.5
OCS6 の場合:アウトプットコンペア ch.6, ch.7
■ アウトプットコンペア制御ステータスレジスタ (OCS) 下位
図 14.3-8 アウトプットコンペア制御ステータスレジスタ (OCS) 下位
アドレス
bit
OCS4 : 00005CH
OCS6 : 00005EH
7
6
5
4
3
2
-
-
CSTm CSTn
R/W R/W R/W R/W -
-
R/W R/W
IOPm IOPn IOEm IOEn
1
0
初期値
0000XX00B
bit0
CSTn
コンペア動作許可ビット n
0
アウトプットコンペア ch.n の動作を禁止
1
アウトプットコンペア ch.n の動作を許可
bit1
CSTm
コンペア動作許可ビット m
0
アウトプットコンペア ch.m の動作を禁止
1
アウトプットコンペア ch.m の動作を許可
bit4
IOEn
コンペア一致割込み許可ビット n
0
アウトプットコンペア ch.n の割込み禁止
1
アウトプットコンペア ch.n の割込み許可
bit5
IOEm
コンペア一致割込み許可ビット m
0
アウトプットコンペア ch.m の割込み禁止
1
アウトプットコンペア ch.m の割込み許可
bit6
IOPn
0
1
コンペア一致フラグビット n
読出し時
書込み時
アウトプットコンペア ch.n
この IOPn をクリア
のコンペア一致検出なし
アウトプットコンペア ch.n
影響なし
のコンペア一致検出あり
bit7
IOPm
R/W :リード / ライト可能
:不定値
X
:未定義ビット
:初期値
0
1
コンペア一致フラグビット m
読出し時
書込み時
アウトプットコンペア ch.m
この IOPm をクリア
のコンペア一致検出なし
アウトプットコンペア ch.m
影響なし
のコンペア一致検出あり
n = 4, 6 m = n+1
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287
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
表 14.3-10 アウトプットコンペア制御ステータスレジスタ (OCS) 下位の機能
ビット名
機 能
IOPm:
コンペア一致フラグビット m
アウトプットコンペアレジスタ m の設定値と対応する 16 ビットフ
リーランタイマのカウンタ値の一致が検出されると "1" にセットされ
ます。
コンペア一致割込み要求を許可に設定している場合に (OCS:IOEm=
1) , IOPm ビットが "1" にセットされると割込み要求を発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 動作に影響しません。
( 注意事項 )
• "1" にセットと "0" の書き込みが同時に起きた場合は , "0" が書
き込まれます。
• リードモディファイライト (RMW) 系命令で読み出した場合に
は , 常に "1" が読み出されます。
IOPn:
コンペア一致フラグビット n
アウトプットコンペアレジスタ n の設定値と対応する 16 ビットフ
リーランタイマのカウンタ値の一致が検出されると "1" にセットされ
ます。
コンペア一致割込み要求を許可に設定している場合に (OCS:IOEn=1) ,
IOPn ビットが "1" にセットされると割込み要求を発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 動作に影響しません。
( 注意事項 )
• "1" にセットと "0" の書き込みが同時に起きた場合は , "0" が書
き込まれます。
• リードモディファイライト (RMW) 系命令で読み出した場合に
は常に "1" が読み出されます。
IOEm:
コンペア一致割込み許可
ビット m
アウトプットコンペアレジスタ m の設定値と対応する 16 ビットフ
リーランタイマのカウンタ値が一致した場合の割込み要求を許可ま
たは禁止します。
"1" に設定した場合 : コンペア一致フラグビット m (OCS:IOPm) が
"1" にセットされた場合に割込み要求を発生し
ます。
bit4
IOEn:
コンペア一致割込み許可
ビット n
アウトプットコンペアレジスタ n の設定値と対応する 16 ビットフ
リーランタイマのカウンタ値が一致した場合の割込み要求を許可ま
たは禁止します。
"1" に設定した場合 : コンペア一致フラグビット n (OCS:IOPn) が "1"
にセットされた場合に割込み要求を発生しま
す。
bit3,
bit2
未定義ビット
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
CSTm:
コンペア動作許可ビット m
アウトプットコンペア ch.m のコンペア動作を許可または禁止します。
"0" に設定した場合 : コンペア動作が禁止されます。
"1" に設定した場合 : コンペア動作が許可されます。
( 注意事項 )
16 ビットフリーランタイマを停止に設定した場合
(TCCSL:STOP=1) , 対応するアウトプットコンペアの動作は停止し
ます。
bit7
bit6
bit5
bit1
288
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
MB90350E Series
表 14.3-10 アウトプットコンペア制御ステータスレジスタ (OCS) 下位の機能
ビット名
bit0
機 能
CSTn:
コンペア動作許可ビット n
アウトプットコンペア ch.n のコンペア動作を許可または禁止します。
"0" に設定した場合 : コンペア動作が禁止されます。
"1" に設定した場合 : コンペア動作が許可されます。
( 注意事項 )
16 ビットフリーランタイマを停止に設定した場合
(TCCSL:STOP=1) , 対応するアウトプットコンペアの動作は停止し
ます。
n = 4, 6, m = n+1
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289
第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
14.3.9
MB90350E Series
アウトプットコンペアレジスタ (OCCP)
アウトプットコンペアレジスタは , 16 ビットフリーランタイマのカウンタ値と比較
する値を設定するレジスタです。
アウトプットコンペアレジスタ 0 ∼ 7 (OCCP0 ∼ OCCP7) の 8 チャネルあります。
■ アウトプットコンペアレジスタ (OCCP)
図 14.3-9 アウトプットコンペアレジスタ (OCCP)
アドレス
bit
15
14
C15 C14
OCCP4 ( 上位 ) :007939H
13
12
C13
11
C12 C11
10
9
8
C10 C09 C08
初期値
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit
7
6
5
4
3
2
1
0
C07 C06
OCCP4 ( 下位 ) :007938H
C05
C04 C03
C02
C01 C00
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit
OCCP5 ( 下位 ) :00793AH
15
14
C15 C14
OCCP5 ( 上位 ) :00793BH
13
12
C13
11
C12 C11
10
9
8
C10 C09 C08
R/W R/W R/W R/W R/W R/W R/W R/W
7
6
5
4
3
2
1
0
bit
C07 C06 C05 C04 C03 C02 C01 C00
XXXXXXXXB
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit
OCCP6 ( 上位 ) :00793DH
15
14
C15 C14
13
12
C13
11
C12 C11
10
9
8
C10 C09 C08
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit
7
6
5
4
3
2
1
0
OCCP6 ( 下位 ) :00793CH
C07 C06
C05
C04 C03
C02
C01 C00
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit
OCCP7 ( 上位 ) :00793FH
15
14
C15 C14
13
12
C13
11
C12 C11
10
9
8
C10 C09 C08
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit
7
6
5
4
3
2
1
0
OCCP7 ( 下位 ) :00793EH
C07 C06
C05
C04 C03
C02
C01 C00
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
R/W :リード / ライト可能
X
:不定値
アウトプットコンペアレジスタ値は , フリーランタイマのカウンタ値と比較し , 一致が
検出された場合にアウトプットコンペア出力端子のレベルを反転し , 割込み要求を発
生します。
290
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第 14 章 16 ビット入出力タイマ
14.3 16 ビット入出力タイマの構成
リセット解除後の値は不定です。アウトプットコンペアレジスタへ比較する値を設定
してからコンペア動作の許可を設定してください (OCS: CST=1)。
< 注意事項 >
アウトプットコンペアレジスタの読出し / 書込みは , 必ずワード命令 (MOVW) を使用して
ください。
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291
第 14 章 16 ビット入出力タイマ
14.4 16 ビット入出力タイマの割込み
14.4
MB90350E Series
16 ビット入出力タイマの割込み
• 16 ビット入出力タイマの割込み要因は , 16 ビットフリーランタイマのカウンタ値
のオーバフロー発生 , インプットキャプチャ入力端子へのトリガエッジの入力 , お
よび LIN-UART からの LIN スレーブボーレート測定用トリガエッジの入力 , アウ
トプットコンペアの一致の検出があります。
• インプットキャプチャ (ch.6, ch.7 以外 ) とアウトプットコンペアの割込みで ,
DMA 転送 , および拡張インテリジェント I/O サービス (EI2OS) を起動することが
できます。インプットキャプチャ (ch.6, ch.7) の割込みで EI2OS を起動すること
ができます。
■ 16 ビット入出力タイマの割込み
表 14.4-1 に , 16 ビット入出力タイマの割込みを示します。
表 14.4-1 16 ビット入出力タイマの割込み
タイマカウンタ
オーバフロー割込み
インプットキャプチャ
割込み
アウトプットコンペア
割込み
割込み要求フラグ
TCCSL: IVF
ICSnm: ICPn, ICPm
OCSn: IOPn, IOPm
割込み要求出力許可ビット
TCCSL: IVFE
ICSnm: ICEn, ICEm
OCSn: IOEn, IOEm
16 ビットフリーラン
タイマのカウンタ
オーバフロー
インプットキャプチャ
入力端子への有効エッ
ジの入力 , および LINUART からの LIN ス
レーブボーレート測定
用トリガエッジの入力
(n =0, 4, 6 m = n+1)
アウトプットコンペア
レジスタ値と
カウンタ値の一致
(n = 4, 6 m = n+1)
割込み発生要因
● タイマカウンタオーバフロー割込み
タイマオーバフロー割込み要求フラグがセットされる場合
次の場合に , タイマ制御ステータスレジスタのタイマオーバフロー発生フラグがセッ
トされます (TCCSL: IVF=1)。
• 16 ビットフリーランタイマのカウントアップでオーバフロー (FFFFH → 0000H) が発
生した場合
• コンペア一致によるクリアを許可に設定していて (TCCSL: MODE=1) , 次のコンペ
ア一致が発生した場合
- 16 ビットフリーランタイマ 0 の設定値とアウトプットコンペアレジスタ 0 値が一致
- 16 ビットフリーランタイマ 1 の設定値とアウトプットコンペアレジスタ 4 値が一致
タイマオーバフロー割込み要求が発生する場合
タイマオーバフロー割込み要求を許可に設定していた場合は (TCCSL: IVFE=1) , タイ
マオーバフロー発生フラグが "1" にセットされると (TCCSL: IVF=1) 割込み要求を発生
します。
292
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CM44-10140-5
第 14 章 16 ビット入出力タイマ
14.4 16 ビット入出力タイマの割込み
MB90350E Series
● インプットキャプチャ割込み
インプットキャプチャ端子で設定した有効エッジ (ICS: EG) が検出された場合 , または
LIN-UART から LIN スレーブボーレート測定用トリガエッジが入力された場合 ( 有効
エッジは両エッジに設定する必要があります ) の割込みの発生動作を次に示します。
• 検出された時点の 16 ビットフリーランタイマのカウンタ値がインプットキャプチ
ャレジスタに格納されます。
• インプットキャプチャ制御ステータスレジスタの有効エッジ検出フラグが "1" に
セットされます (ICS: ICP=1)。
• インプットキャプチャ割込み要求の出力を許可に設定している場合は (ICS: ICE=1),
割込み要求を発生します。
● アウトプットコンペア割込み
16 ビットフリーランタイマのカウンタ値とアウトプットコンペアレジスタの設定値の
一致が検出された場合の割込みの発生動作を次に示します。
• アウトプットコンペア制御ステータスレジスタのアウトプットコンペア一致フラ
グが "1" にセットされます (OCS:IOP=1)。
• アウトプットコンペア割込み要求を許可に設定している場合は (OCS: IOE=1) 割込
み要求を発生します。
■ 16 ビット入出力タイマの割込みと EI2OS
<参考>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「第 3 章 割込み」
を参照してください。
■ DMA 転送および EI2OS 機能への対応
インプットキャプチャ(ch.6, ch.7 以外 ) とアウトプットコンペア ( 全チャネル ) は DMA
転送機能および EI2OS 機能に対応しています。また , インプットキャプチャ (ch.6, ch.7)
は EI2OS 機能にのみ対応しています。ただし , DMA または EI2OS 機能を使用するには ,
割込み制御レジスタ (ICR00 ∼ ICR15) を共有するほかの割込みを禁止に設定してくだ
さい。
CM44-10140-5
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293
第 14 章 16 ビット入出力タイマ
14.5 16 ビットフリーランタイマの動作説明
14.5
MB90350E Series
16 ビットフリーランタイマの動作説明
16 ビットフリーランタイマは , リセット解除後のカウンタ値 0000H よりカウント
アップを行います。
16 ビットフリーランタイマのカウンタ値が , アウトプットコンペアとインプット
キャプチャの基準時間になります。
■ 16 ビットフリーランタイマの動作説明
16 ビットフリーランタイマを動作させるには , 図 14.5-1 に示すような設定をしてくだ
さい。
図 14.5-1 16 ビットフリーランタイマの設定
bit15 14
13
12
11
10
9
×
×
×
×
×
bit8 bit7
TCDT
5
4
3
2
1
bit0
IVF IVFE STOP MODE CLR CLK2 CLK1 CLK0
TCCSH/TCCSL ECKE
◎
6
×
×
0
◎
0
◎
◎ ◎
◎
◎
16 ビットフリーランタイマのカウンタ値
◎:使用ビット
×:未定義ビット
0 :"0" を設定
[16 ビットフリーランタイマのカウンタ値の設定 ]
• 16 ビットフリーランタイマは , リセット解除後にタイマ動作の許可が設定されるの
で (TCCSL: STOP=0) , カウンタ値 0000H からカウントアップが行われます。
• 16 ビットフリーランタイマのカウンタ値を設定する場合は , 16 ビットフリーランタ
イマの動作を禁止に設定してから (TCCSL: STOP=1) , タイマデータレジスタにカウ
ントを開始する値を設定してタイマ動作の許可 (TCCSL: STOP=0) を設定します。
[ タイマオーバフローの発生と割込み要求の発生 ]
• 16 ビットフリーランタイマでオーバフロー (FFFFH → 0000H) が発生した場合にはタ
イマオーバフロー発生フラグが "1" にセットされ (TCCSL: IVF) て 0000H からカウン
トアップが行われます。
• タイマオーバフロー割込み要求の許可を設定していた場合に (TCCSL: IVFE=1) 割
込み要求を発生します。
294
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CM44-10140-5
第 14 章 16 ビット入出力タイマ
14.5 16 ビットフリーランタイマの動作説明
MB90350E Series
[ カウンタ値のクリア要因とクリアのタイミング ]
• 16 ビットフリーランタイマのクリア要因とクリアのタイミングを表 14.5-1 に示し
ます。
表 14.5-1 カウンタ値のクリア要因とクリアのタイミング
クリア要因
クリアのタイミング
タイマ制御ステータスレジスタのタイマクリアビットへの
"1" の書込み (TCCSL: CLR)
要因の発生に同期
停止中のタイマデータレジスタへの 0000H の書込み
要因の発生に同期
リセットの発生
要因の発生に同期
タイマオーバフローの発生
カウントタイミングに同期
コンペア一致の発生 (TCCSL: MODE=1 の場合 )
カウントタイミングに同期
• コンペア一致の発生によるクリアを許可に設定した場合は (TCCSL: MODE=1) , 以
下のコンペア一致が検出されるとコンペア一致フラグが "1" にセットされ (OCS:
IOP) , カウンタ値が 0000H にクリアされてカウントアップが行われます。
- 16 ビットフリーランタイマ 0 値とアウトプットコンペアレジスタ 0 の設定値が
一致
- 16 ビットフリーランタイマ 1 値とアウトプットコンペアレジスタ 4 の設定値が
一致
コンペアレジスタとの一致によるカウンタクリアのタイミングを図 14.5-2 に示しま
す。
図 14.5-2 16 ビットフリーランタイマのクリアタイミング
φ
カウントクロック
コンペア一致
カウンタ値
コンペアレジスタ値
φ:マシンクロック
CM44-10140-5
N-1
0000H
N
N
カウンタクリア
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295
第 14 章 16 ビット入出力タイマ
14.5 16 ビットフリーランタイマの動作説明
MB90350E Series
図 14.5-3 に , オーバフローによるカウンタのクリアを示します。
図 14.5-3 オーバフローによるカウンタのクリア
カウンタ値
オーバフロー
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
図 14.5-4 に , コンペアレジスタとの一致によるカウンタのクリアを示します。
図 14.5-4 コンペア一致によるカウンタのクリア
カウンタ値
FFFFH
BFFFH
一致
一致
7FFFH
3FFFH
時間
0000H
リセット
コンペア
レジスタ値
296
BFFFH
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第 14 章 16 ビット入出力タイマ
14.6 インプットキャプチャの動作説明
MB90350E Series
14.6
インプットキャプチャの動作説明
インプットキャプチャは , 外部入力用端子からの有効エッジの入力信号を検出 , また
は LIN-UART からの LIN スレーブボーレート測定用トリガエッジが入力されたタイ
ミングで 16 ビットフリーランタイマのカウンタ値をインプットキャプチャレジスタ
に格納して割込み要求を発生します。
■ インプットキャプチャの動作説明
インプットキャプチャを使用するには , 図 14.6-1 に示すような設定をしてください。
図 14.6-1 インプットキャプチャ動作の設定
bit15 14
13
12
11
10
ICUS1/
ICUS0/
ICUS61
ICUS7
ICUS60
ICE/ICS
×
×
×
△
△
△
9
bit8 bit7
IEIm IEIn
◎ ◎
6
ICPm ICPn
◎
5
4
3
2
1
bit0
ICEm ICEn EGm1 EGm0 EGn1 EGn0
◎ ◎
◎
◎
◎
◎
◎
キャプチャカウンタ値を保持
IPCP
DDR ポート
方向レジスタ
キャプチャ入力端子として使用する端子
に対応するビットを "0" に設定
◎:使用ビット ( 使用するチャネルに対応するビットを設定 )
△:使用ビット (ICE01, ICE67 にのみビットが存在 , LIN スレーブのボーレート測定時にビットを設定 )
×:未定義ビット
n = 0, 4, 6 m = n + 1
[ インプットキャプチャ動作 ]
インプットキャプチャ端子に , 設定した有効エッジ (ICS:EG) が検出された場合 , また
は LIN-UART からの LIN スレーブボーレート測定用トリガエッジが入力された場合に
次の動作を行います。
• 検出された時点の 16 ビットフリーランタイマのカウンタ値がインプットキャプチャ
レジスタに格納されます。
• 検出されたエッジの方向が検出エッジ表示ビットに格納されます ( 立上り:IEI = 1,
立下り:IEI = 0)。
• インプットキャプチャ制御ステータスレジスタの有効エッジ検出フラグが "1" に
セットされます (ICS:ICP=1)。
• インプットキャプチャ割込み要求を許可に設定している場合は (ICS:ICE=1) , 割込
み要求を発生します。
• LIN スレーブ動作時のボーレートを測定する場合は , 入力信号を LIN-UART に設定
し (ICE:ICUS) , インプットキャプチャ割込み要求許可 (ICS:ICE = 1) , 有効エッジ
を両エッジ (ICE:EG1, EG0 = 11B) に設定してください。ボーレートの計算につき
ましては「21.7.3 LIN 機能 ( 動作モード 3) の動作」を参照してください。
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297
第 14 章 16 ビット入出力タイマ
14.6 インプットキャプチャの動作説明
MB90350E Series
図 14.6-2 にインプットキャプチャのデータ取込みタイミングを , 図 14.6-3 にインプッ
トキャプチャの動作 ( 立上りエッジ / 立下りエッジ ) を , 図 14.6-4 にインプットキャプ
チャの動作 ( 両エッジ ) を示します。
図 14.6-2 インプットキャプチャのデータ取込みタイミング
φ
カウンタ値
N
N+1
インプット
キャプチャ入力
有効エッジ
キャプチャ信号
キャプチャレジスタ
N+1
データ取込み
φ:マシンクロック
図 14.6-3 インプットキャプチャの動作 ( 立上りエッジ / 立下りエッジ )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
INn ( 立上りエッジ )
INm ( 立下りエッジ )
キャプチャ n
不定
キャプチャ m
不定
3FFFH
7FFFH
n = 0, 4, 6 m = n+1
図 14.6-4 インプットキャプチャの動作 ( 両エッジ )
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
INn ( 両エッジ )
キャプチャ例
不定
BFFFH
3FFFH
n = 0, 1, 4 ∼ 7
298
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第 14 章 16 ビット入出力タイマ
14.7 アウトプットコンペアの動作説明
MB90350E Series
アウトプットコンペアの動作説明
14.7
アウトプットコンペアは , 設定したコンペア値と 16 ビットフリーランタイマのカウ
ンタ値を比較し , 一致が検出された場合にアウトプットコンペア端子の出力レベル
を反転して割込み要求を発生します。
■ アウトプットコンペアの動作説明
アウトプットコンペア機能を使用するには , 図 14.7-1 に示すような設定をしてくださ
い。
図 14.7-1 アウトプットコンペア動作の設定
bit15 14
OCSm/OCSn
13
CMOD1
◎
12
CMOD0
×
×
◎
11
10
9
bit8 bit7
6
5
4
OTEm OTEn OTDm OTDn IOPm IOPn IOEm IOEn
△
△
◎
◎
◎
◎
◎ ◎
3
2
1
ー
ー CSTm CSTn
×
×
◎
bit0
◎
コンペア値を設定
OCCP
◎:使用ビット
△:使用するアウトプットコンペア端子に対応するビットを "1" に設定
×:未定義ビット
n = 4, 6 m = n+1
[ アウトプットコンペア動作 ]
• アウトプットコンペアは , アウトプットコンペアレジスタ値と 16 ビットフリーラン
タイマのカウンタ値を比較し , 一致が検出された場合に以下の動作を行います。
- アウトプットコンペアの出力端子のレベルを反転させます。
- アウトプットコンペア制御ステータスレジスタのアウトプットコンペア一致フ
ラグが "1" にセットされます (OCS:IOP=1)。
- アウトプットコンペア割込み要求を許可に設定している場合は (OCS: IOE=1) 割
込み要求を発生します。
[ 出力レベルの設定と反転のタイミング ]
• アウトプットコンペア端子の出力レベルをアウトプットコンペア制御ステータス
レジスタの出力レベル設定ビット (OCS: OTD) により設定することができます。
• コンペア一致時の出力反転のタイミングは , 16 ビットフリーランタイマのカウント
タイミングに同期して行われます。
• アウトプットコンペアレジスタの書換え中は , 16 ビットフリーランタイマのカウン
タ値との比較動作を行いません。
< 注意事項 >
コンペアレジスタを書き換える場合は , コンペア割り込みのルーチン内で行うか , コンペ
ア動作停止の状態で行い , 比較結果一致と書き込みが同時に発生しないようにしてくださ
い。
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299
第 14 章 16 ビット入出力タイマ
14.7 アウトプットコンペアの動作説明
MB90350E Series
図 14.7-2 , 図 14.7-3 , 図 14.7-4 にアウトプットコンペアの動作を示します。
図 14.7-2 アウトプットコンペアのタイミング
φ
カウンタ値
N
N+1
コンペアレジスタ値
N
コンペア一致
φ:マシンクロック
図 14.7-3 アウトプットコンペア出力端子の出力レベルの反転
カウンタ値
N
N+1
N
コンペアレジスタ値
N+1
N
コンペア一致信号
出力端子
図 14.7-4 アウトプットコンペアレジスタの書換え中のコンペア動作
カウンタ値
N
N+1
N+2
N+3
一致信号は発生しない。
コンペアレジスタ 0 値
M
N+1
コンペアレジスタ 0 書込み
コンペアレジスタ 1 値
コンペアレジスタ 1 書込み
300
M
N+3
コンペア 0 停止
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コンペア 1 停止
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第 14 章 16 ビット入出力タイマ
14.7 アウトプットコンペアの動作説明
MB90350E Series
● 2 本または 3 本のコンペアレジスタを使用した出力の反転
出力レベル反転モード選択ビットの設定により (OCS: CMOD1, CMOD0) , OUT 端子
(OUT4 以外 ) の出力レベルを最大 3 チャネルのアウトプットコンペアのいずれかでコ
ンペア一致が発生した場合に反転させることができます。
出力レベル反転モード選択ビットの設定と端子出力レベル反転要因の関係は , 表 14.3-9 を
参照してください。
OUT (m) 端子の出力レベル反転の要因をアウトプットコンペア ch (n) とアウトプット
コンペア ch (m) での一致検出とした場合の出力波形例を図 14.7-5 に示します。
図 14.7-5 アウトプットコンペアの出力波形例
カウンタ値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ
(n) 値
BFFFH
コンペアレジスタ
(m) 値
7FFFH
コンペア (n) に
対応
OUT(n)
コンペア (n) と
コンペア (m) に対応
OUT (m)
n = 4, 6
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m = n+1
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301
第 14 章 16 ビット入出力タイマ
14.8 16 ビット入出力タイマ使用上の注意
14.8
MB90350E Series
16 ビット入出力タイマ使用上の注意
16 ビット入出力タイマを使用するにあたっては , 以下の点に注意してください。
■ 16 ビット入出力タイマの使用上の注意
● アウトプットコンペア動作を許可する場合
アウトプットコンペア動作は 16 ビットフリーランタイマのクロックに同期しているた
め , 16 ビットフリーランタイマのカウントが停止した場合にはアウトプットコンペア
動作も停止します。
アウトプットコンペアの動作を許可する場合は (OCS: CST=1) , 16 ビットフリーランタ
イマのタイマ動作を許可してから (TCCSL: STOP=0) 行ってください。
● 16 ビットフリーランタイマの設定に関する注意
• 16 ビットフリーランタイマの動作中 (TCCSL: STOP=0) は , カウントクロック選択
ビット (TCCSL: CLK2 ∼ CLK0) を変更しないでください。
• 16 ビットフリーランタイマのカウンタ値は , リセットにより 0000H に初期化されま
す。
• タイマデータレジスタ (TCDT) に , 直接カウンタ値を書き込んで設定する場合は , 16
ビットフリーランタイマを停止 (TCCSL: STOP=1) してから行ってください。
• TCDT への書込みには必ずワード命令を使用してください。
● 同期動作による動作遅れ
インプットキャプチャとアウトプットコンペアは , 動作クロックと同期しているため ,
動作時間の遅れが発生します。インプットキャプチャは端子からのトリガ信号を検出
した後にマシンクロックに同期して取込み動作が行われ , アウトプットコンペアはフ
リーランタイマのカウントクロックに同期して比較動作が行われます。
● アウトプットコンペアのコンペアレジスタ書換えによる一致検出遅れ
アウトプットコンペアレジスタの書換え中に 16 ビットフリーランタイマのカウンタ値
と一致した場合には一致検出が無効になります。
事前にフリーランタイマのカウント値を読み出して確認する , またはフリーランタイ
マを 0000H にクリアするなどの対策を行ってください。
302
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第 14 章 16 ビット入出力タイマ
14.9 16 ビット入出力タイマのプログラム例
MB90350E Series
14.9
16 ビット入出力タイマのプログラム例
16 ビット入出力タイマのプログラム例を示します。
■ 16 ビット入出力タイマのプログラム例
● 処理仕様
• IN0 端子に入力される信号の周期を測定します。
• 16 ビットフリーランタイマ 0 とインプットキャプチャ 0 を使用します。
• トリガ検出を立上りエッジに設定します。
• マシンクロック (φ) を 24 MHz として , フリーランタイマのカウントクロックは 4/φ
(0.17μs) を選択します。
• 割込みは , タイマオーバフロー割込みとインプットキャプチャ 0 のキャプチャ割込
みを使用します。
• フリーランタイマのオーバフロー割込みをカウントしておき , 周期計算に使用しま
す。
• 周期は , 以下の計算により求められます。
周期 = ( オーバフロー回数× 10000H+N 回目の IPCP0 の値 - (N-1) 回目の IPCP0 の値 )
×カウントクロック周期
= ( オーバフロー回数× 10000H+N 回目の IPCP0 の値 - (N-1) 回目の IPCP0 の値 )
× 0.17 μs
● コーディング例
ICR09
ICR11
DDR2
TCCSL
TCDT
ICS01
IPCP0
IVF0
ICP0
DATA
EQU
EQU
EQU
EQU
EQU
EQU
0000B9H
0000BBH
000012H
007942H
007940H
000050H
; 割込み制御レジスタ
; 割込み制御レジスタ
; ポート 2 方向レジスタ
; タイマ制御ステータスレジスタ
; タイマデータレジスタ
; インプットキャプチャ制御
; ステータスレジスタ
; インプットキャプチャレジスタ 0
; タイマオーバフロー発生フラグビット
; 有効エッジ検出フラグビット
EQU
007920H
EQU
TCCSL:7
EQU
ICS01:6
DSEG ABS=00H
ORG
0100H
OV_CNT RW
1H
DATA
ENDS
; オーバフロー回数カウンタ
;
;--------- メインプログラム ------------------------------------------CODE
CSEG
START:
;
; スタックポインタ (SP) などは
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR09,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:ICR11,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:DDR2,#00000000B ; ポート 2 方向設定
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303
第 14 章 16 ビット入出力タイマ
14.9 16 ビット入出力タイマのプログラム例
MB90350E Series
I:TCCSL,#01001010B ; カウント許可 , カウンタクリア ,
; オーバフロー , 割込み許可 ,
; カウントクロック 4/f 選択 , カウンタクリア
I:ICS01,#00010001B ;IN0 端子選択 , 外部トリガ ,
;IPCP0 を立上りエッジ
;IPCP1 をエッジ検出なし
; 各有効エッジ検出フラグクリア
; インプットキャプチャ割込み要求許可
ILM,#07H
;PS 内の ILM をレベル 7 に設定
CCR,#40H
; 割込み許可
MOV
MOV
MOV
OR
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム -------------------------------------------WARI0:
CLRB I:ICP0
; 有効エッジ検出フラグをクリア
・
;OV-CNT とインプットキャプチャ値のセーブ
ユーザ処理
・
MOV
A,0
; 次回周期計測のため
MOV
OV_CNT,A
; オーバフロー回数カウンタをクリア
RETI
; 割込み処理からの復帰
WARI1:
CLRB I:IVF0
; タイマオーバフロー発生フラグを
; クリア
INC
OV_CNT
; オーバフローカウンタをインクリメント
・
ユーザ処理
・
RETI
; 割込み処理からの復帰
CODE
ENDS
;--------- ベクタ設定 -----------------------------------------------VECT
CSEG ABS=0FFH
ORG
00FF78H
; 割込み番号 #33 (21H) にベクタを設定
; ( インプットキャプチャ )
DSL
ORG
WARI0
00FF84H
DSL
ORG
DSL
DB
ENDS
END
WARI1
00FFDCH
START
00H
; 割込み番号 #30 (1EH) にベクタを設定
; ( オーバフロー )
VECT
304
; リセットベクタ設定
; シングルチップモードに設定
START
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第 14 章 16 ビット入出力タイマ
14.9 16 ビット入出力タイマのプログラム例
MB90350E Series
■ アウトプットコンペアのプログラム例
● 処理仕様
• 16 ビットフリーランタイマ 0 とアウトプットコンペア 0 を使用します。
• アウトプットコンペア値を 5555H とし , OUT0 端子 , OCCP0 レジスタを使用します。
• コンペア一致で端子出力を反転して同時に割込みを発生させます。
• マシンクロック (φ) を 24 MHz として 16 ビットフリーランタイマのカウントクロッ
クには 4/φ (0.17 μs) を選択します。
● コーディング例
ICR10
TCCS
TCDT
OCS0
EQU
EQU
EQU
EQU
0000BAH
007942H
007940H
000058H
OCS1
EQU
000059H
; 割込み制御レジスタ
; タイマ制御ステータスレジスタ
; タイマデータレジスタ
; アウトプットコンペア
; 制御ステータスレジスタ
; アウトプットコンペア
; 制御ステータスレジスタ
; アウトプットコンペアレジスタ
; コンペア一致フラグビット
OCCP0 EQU
007930H
IOP0
EQU
OCS0:6
;
;--------- メインプログラム ------------------------------------CODE
CSEG
START:
;
; スタックポインタ (SP) などは
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR10,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:TCCSL,#00001010B ; カウント許可 , カウンタクリア
; オーバフロー , 割込み禁止 ,
; カウントクロック 4/φ を選択
MOVW I:OCCP0,#5555H
; コンペアレジスタを設定
MOV
I:OCS0,#00010001B ; コンペア一致フラグクリア ,
; アウトプットコンペア 0 動作許可
MOV
I:OCS1,#00000100B ; アウトプットコンペア 0 出力許可 ,
; 端子出力を "L" に設定
MOV
ILM,#07H
;PS 内の ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB I:IOP0
; コンペア一致フラグをクリア
・
ユーザ処理
・
RETI
; 割込み処理からの復帰
CODE
ENDS
;--------- ベクタ設定 ------------------------------------------
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305
第 14 章 16 ビット入出力タイマ
14.9 16 ビット入出力タイマのプログラム例
VECT
VECT
306
CSEG
ORG
ABS=0FFH
00FF7CH
DSL
ORG
DSL
DB
ENDS
END
WARI
00FFDCH
START
00H
MB90350E Series
; 割込み番号 #32 (20H) にベクタを設定
; リセットベクタ設定
; シングルチップモードに設定
START
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第 15 章
16 ビットリロードタイマ
16 ビットリロードタイマの機能と動作について説
明します。
15.1 16 ビットリロードタイマの概要
15.2 16 ビットリロードタイマのブロックダイヤグラム
15.3 16 ビットリロードタイマの構成
15.4 16 ビットリロードタイマの割込み
15.5 16 ビットリロードタイマの動作説明
15.6 16 ビットリロードタイマ使用上の注意
15.7 16 ビットリロードタイマのプログラム例
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307
第 15 章 16 ビットリロードタイマ
15.1 16 ビットリロードタイマの概要
15.1
MB90350E Series
16 ビットリロードタイマの概要
16 ビットリロードタイマには , 以下の機能があります。
• カウントクロックを 3 種類の内部クロックおよび外部イベントクロックから選択
できます。
• 起動トリガは , ソフトウェアトリガまたは外部トリガ ( リロードタイマ 1, 3 のみ )
を選択することができます。
• 16 ビットタイマレジスタのアンダフローが発生した場合に , CPU に割込みを発生
させることができます。割込みを使用してインターバルタイマとしても使用する
ことができます。
• 16 ビットタイマレジスタ (TMR) のアンダフローが発生した場合に , TMR のカウ
ント動作を停止するワンショットモード , TMR へ 16 ビットリロードレジスタ値
をリロードして TMR のカウント動作を継続するリロードモードを選択できます。
• 拡張インテリジェント I/O サービス (EI2OS, 4 チャネルすべてに対応 ) および
DMA 転送 (16 ビットリロードタイマ 0 ∼ 2 にのみ対応 ) に対応しています。
• MB90350E シリーズには , 16 ビットリロードタイマは 4 チャネル内蔵されていま
す。
■ 16 ビットリロードタイマの動作モード
16 ビットリロードタイマの動作モードを , 表 15.1-1 に示します。
表 15.1-1 16 ビットリロードタイマの動作モード
カウントクロック
起動トリガ
アンダフローした場合の動作
内部クロックモード
ソフトウェアトリガ
外部トリガ ( リロード
タイマ 1, 3 のみ )
ワンショットモード
リロードモード
イベントカウントモード
( リロードタイマ 1, 3 のみ )
ソフトウェアトリガ
ワンショットモード
リロードモード
■ 内部クロックモード
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR: CSL1, CSL0)
を 00B, 01B, 10B に設定することによって , 16 ビットリロードタイマが内部クロック
モードに設定されます。
• 内部クロックモードでは , 内部クロックに同期してカウントダウンします。
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1, CSL0)
によって , 3 種類のカウントクロック周期を選択することができます。
• 起動トリガは , ソフトウェアトリガまたは外部トリガ ( リロードタイマ 1, 3 のみ ) の
エッジ検出を設定します。
308
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第 15 章 16 ビットリロードタイマ
15.1 16 ビットリロードタイマの概要
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■ イベントカウントモード ( リロードタイマ 1, 3 のみ )
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1, CSL0)
を 11B に設定することによって , 16 ビットリロードタイマがイベントカウントモー
ドに設定されます。
• イベントカウントモードでは , TIN 端子に入力された外部イベントクロックのエッ
ジ検出に同期してカウントダウンします。
• 起動トリガは , ソフトウェアトリガです。
• 一定周期の外部クロックを使用して , インターバルタイマとしても使用することが
できます。
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309
第 15 章 16 ビットリロードタイマ
15.1 16 ビットリロードタイマの概要
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■ アンダフローが発生した場合の動作
起動トリガが入力されると , 16 ビットリロードレジスタに設定した値が 16 ビットタイ
マレジスタにリロードされてカウントクロックに同期してカウントダウンが始まりま
す。16 ビットタイマレジスタが 0000H から FFFFH にカウントダウンされるとアンダフ
ローが発生します。
• アンダフロー割込みが許可されている (TMCSR: INTE=1) 場合に, アンダフローが発
生するとアンダフロー割込みが発生します。
• アンダフローが発生した場合の 16 ビットリロードタイマの動作は , タイマ制御ス
テータスレジスタのリロード選択ビット (TMCSR: RELD) で設定します。
[ ワンショットモード (TMCSR: RELD=0) ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) のカウント動作を停止し
ます。次の起動トリガが入力されると , 16 ビットリロードレジスタ (TMRLR) に設定し
た値が TMR にリロードされて TMR のカウント動作を開始します。
• ワンショットモードでは , 16 ビットタイマレジスタのカウント動作中 , TOT 端子か
ら "H" または "L" レベルの矩形波が出力されます ( リロードタイマ 1, 3 のみ )。
• タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) に
よって , 矩形波のレベル ("H" または "L") を設定することができます ( リロードタイ
マ 1, 3 のみ )。
[ リロードモード (TMCSR: RELD=1) ]
アンダフローが発生すると , 16 ビットリロードレジスタに設定した値が 16 ビットタイ
マレジスタ (TMR) にリロードされて TMR のカウント動作が継続されます。
• リロードモードでは , 16 ビットタイマレジスタ (TMR) のカウント動作中に TMR の
アンダフローが発生するごとにTOT端子出力レベルを反転するトグル波が出力され
ます ( リロードタイマ 1, 3 のみ )。
• タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) に
よって , リロードタイマ起動時のトグル波のレベル ("H" または "L") を設定すること
ができます ( リロードタイマ 1, 3 のみ )。
• アンダフロー割込みを使用して , インターバルタイマとしても使用することができ
ます。
表 15.1-2 16 ビットリロードタイマのインターバル時間
カウントクロック
内部クロックモード
イベントカウントモード
カウントクロック周期
インターバル時間例
21T (0.083 μs)
0.083 μs ∼ 5.46 ms
23T (0.33 μs)
0.33 μs ∼ 21.8 ms
25T (1.3 μs)
1.3 μs ∼ 87.4 ms
23T 以上
0.33 μs 以上
T: マシンサイクル
( 注意事項 ) インターバル時間例と () 内はマシンクロックを 24 MHz とした場合の算出例
<参考>
16 ビットリロードタイマ 1 を A/D コンバータの起動トリガに使用できます。
310
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第 15 章 16 ビットリロードタイマ
15.2 16 ビットリロードタイマのブロックダイヤグラム
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16 ビットリロードタイマのブロックダイヤグラム
15.2
16 ビットリロードタイマ 0, 1, 2, 3 は , それぞれ次のブロックで構成されています。
• カウントクロック生成回路
• リロード制御回路
• 出力制御回路
• 動作制御回路
• 16 ビットタイマレジスタ (TMR)
• 16 ビットリロードレジスタ (TMRLR)
• タイマ制御ステータスレジスタ (TMCSR)
■ 16 ビットリロードタイマのブロックダイヤグラム
図 15.2-1 16 ビットリロードタイマのブロックダイヤグラム
内部データバス
TMRLR
16 ビットリロードレジスタ
リロード信号
リロード
制御回路
TMR
16 ビットタイマレジスタ UF
カウンタクロック生成回路 CLK
マシン
クロック
φ
プリス
ケーラ
3
ゲート
入力
有効
クロック
判定回路
ウェイト信号
A/D コンバータへ
(ch.1 のみ )
クリア
内部
クロック
端子
TIN1, TIN3
( リロード
タイマ
1, 3 のみ )
入力
制御回路
出力制御回路
CLK
クロック
セレクタ
出力信号
生成回路
端子
EN
外部クロック
3
2
セレクト
信号
機能選択
動作
制御回路
TOT
( リロード
タイマ
1, 3 のみ )
CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG
タイマ制御ステータスレジスタ (TMCSR)
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割込み要求出力
311
第 15 章 16 ビットリロードタイマ
15.2 16 ビットリロードタイマのブロックダイヤグラム
MB90350E Series
● ブロックダイヤグラム中の端子などの詳細
16 ビットリロードタイマを 4 チャネル内蔵しています。
チャネルごとの実際の端子名 , 内蔵周辺機器への出力 , 割込み要求番号 , DMA チャネ
ルは次のとおりです。
表 15.2-1 16 ビットリロードタイマの端子名 , 内蔵周辺機器への出力 , 割込み番号および DMA チャネル
リロードタイマ 0
リロードタイマ 1
リロードタイマ 2
リロードタイマ 3
TIN 端子
なし
P10
なし
P53
TOT 端子
なし
P11
なし
P54
内蔵周辺機器へ
の出力
―
A/D コンバータ
―
―
割込み要求番号
#17(11H)
#18(12H)
#19(13H)
#20(14H)
DMA チャネル
番号
0
1
2
―
● カウントクロック生成回路
マシンクロックまたは外部イベントクロックを基に , 16 ビットタイマレジスタ (TMR)
に供給するカウントクロックを生成します。
● リロード制御回路
16 ビットリロードタイマ動作を開始する場合 , または 16 ビットタイマレジスタ (TMR)
のアンダフローが発生した場合に , 16 ビットリロードレジスタに設定した値が TMR に
リロードされます。
● 出力制御回路 ( リロードタイマ 1, 3 のみ )
アンダフロー発生による TOT 端子の出力反転 , および TOT 端子出力の許可および禁止
を行います。
● 動作制御回路
16 ビットリロードタイマを起動または停止します。
● 16 ビットタイマレジスタ (TMR)
16 ビットのダウンカウンタです。読み出した場合にはカウント中の値が読み出されま
す。
● 16 ビットリロードレジスタ (TMRLR)
16 ビットリロードタイマのインターバル時間を設定します。16 ビットリロードタイマ
動作を開始する場合 , または 16 ビットタイマレジスタ (TMR) のアンダフローが発生し
た場合に 16 ビットリロードレジスタに設定した値が TMR にリロードされます。
● タイマ制御ステータスレジスタ (TMCSR)
16 ビットリロードタイマ動作モードの選択 , 動作条件の設定 , 起動トリガの選択 , ソフ
トウェアトリガによる起動, リロード動作モードの選択, 割込み要求の許可または禁止,
TOT 端子出力レベルの設定 ( リロードタイマ 1, 3 のみ ), TOT 出力端子の設定 ( リロー
ドタイマ 1, 3 のみ ) を行います。
312
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CM44-10140-5
第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
15.3
16 ビットリロードタイマの構成
16 ビットリロードタイマの端子 , レジスタ , 割込み要因を示します。
■ 16 ビットリロードタイマの端子
16 ビットリロードタイマ 1, 3 の端子は , 汎用入出力ポートと兼用になっています。
16 ビットリロードタイマとして使用する場合の端子機能と必要な設定を表 15.3-1 に示
します。
なお , リロードタイマ 0, 2 には端子がありません。
表 15.3-1 16 ビットリロードタイマの端子
端子名
端子機能
16 ビットリロードタイマ用端子機能として
使用する場合に必要な設定
P10 /
TIN1
汎用入出力ポート /
16 ビットリロードタイマ入力 1
ポート方向レジスタ (DDR1):
入力ポートに設定 (DDR1:D10=0)
P11 /
TOT1
汎用入出力ポート /
16 ビットリロードタイマ出力 1
タイマ制御ステータスレジスタ :
タイマ出力許可 (TMCSR1: OUTE=1)
P53 /
AN11 /
TIN3
汎用入出力ポート /
A/D コンバータアナログ入力 11/
16 ビットリロードタイマ入力 3
• ポート方向レジスタ:
入力ポートに設定 (DDR5:D53=0)
• アナログ入力許可レジスタ:
禁止に設定 (ADER5:ADE11=0)
P54 /
AN12 /
TOT3
汎用入出力ポート /
A/D コンバータアナログ入力 12/
16 ビットリロードタイマ出力 3
• アナログ入力許可レジスタ:
禁止に設定 (ADER5:ADE12=0)
• タイマ制御ステータスレジスタ :
タイマ出力許可 (TMCSR3: OUTE=1)
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313
第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
■ 16 ビットリロードタイマのレジスタと初期値の一覧
● 16 ビットリロードタイマ 0 のレジスタ
図 15.3-1 16 ビットリロードタイマ 0 のレジスタと初期値の一覧
bit
タイマ制御ステータスレジスタ上位 (TMCSR0)
bit
タイマ制御ステータスレジスタ下位 (TMCSR0)
bit
16 ビットタイマレジスタ上位 (TMR0)
bit
16 ビットタイマレジスタ下位 (TMR0)
bit
16 ビットリロードレジスタ上位 (TMRLR0)
bit
16 ビットリロードレジスタ下位 (TMRLR0)
15
14
13
12
11
10
9
8
X
X
X
X
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
X : 不定値
● 16 ビットリロードタイマ 1 のレジスタ
図 15.3-2 16 ビットリロードタイマ 1 のレジスタと初期値の一覧
bit
タイマ制御ステータスレジスタ上位 (TMCSR1)
bit
タイマ制御ステータスレジスタ下位 (TMCSR1)
bit
16 ビットタイマレジスタ上位 (TMR1)
bit
16 ビットタイマレジスタ下位 (TMR1)
bit
16 ビットリロードレジスタ上位 (TMRLR1)
bit
16 ビットリロードレジスタ下位 (TMRLR1)
15
14
13
12
11
10
9
8
X
X
X
X
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
X : 不定値
314
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第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
● 16 ビットリロードタイマ 2 のレジスタ
図 15.3-3 16 ビットリロードタイマ 2 のレジスタと初期値の一覧
bit
タイマ制御ステータスレジスタ上位 (TMCSR2)
bit
タイマ制御ステータスレジスタ下位 (TMCSR2)
bit
16 ビットタイマレジスタ上位 (TMR2)
bit
16 ビットタイマレジスタ下位 (TMR2)
bit
16 ビットリロードレジスタ上位 (TMRLR2)
bit
16 ビットリロードレジスタ下位 (TMRLR2)
15
14
13
12
11
10
9
8
X
X
X
X
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
X : 不定値
● 16 ビットリロードタイマ 3 のレジスタ
図 15.3-4 16 ビットリロードタイマ 3 のレジスタと初期値の一覧
bit
タイマ制御ステータスレジスタ上位 (TMCSR3)
bit
タイマ制御ステータスレジスタ下位 (TMCSR3)
bit
16 ビットタイマレジスタ上位 (TMR3)
bit
16 ビットタイマレジスタ下位 (TMR3)
bit
16 ビットリロードレジスタ上位 (TMRLR3)
bit
16 ビットリロードレジスタ下位 (TMRLR3)
15
14
13
12
11
10
9
8
X
X
X
X
0
0
0
0
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
15
14
13
12
11
10
9
8
X
X
X
X
X
X
X
X
7
6
5
4
3
2
1
0
X
X
X
X
X
X
X
X
X : 不定値
CM44-10140-5
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315
第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
■ 16 ビットリロードタイマでの割込み要求の発生
16 ビットリロードタイマが起動して , 16 ビットタイマレジスタのカウント値が 0000H
から FFFFH にカウントダウンされるとアンダフローが発生します。アンダフローが発
生すると , タイマ制御ステータスレジスタの UF ビットに "1" がセットされます
(TMCSR: UF) 。アンダフロー割込みが許可されている場合は (TMCSR: INTE=1) 割込み
要求が発生します。
UF ビットの "1" にセットと "0" の書込みが同時に起きた場合は , "0" の書込みが優先さ
れます。
316
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第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
タイマ制御ステータスレジスタ上位 (TMCSR: H)
15.3.1
タイマ制御ステータスレジスタ上位 (TMCSR: H) では , 動作モードやカウントク
ロックを設定します。
なお , タイマ制御ステータスレジスタ下位 (TMCSR: L) の bit7 についても説明しま
す。
■ タイマ制御ステータスレジスタ上位 (TMCSR: H)
図 15.3-5 タイマ制御ステータスレジスタ上位 (TMCSR: H)
アドレス :
TMCSR0 : 000061H
TMCSR1 : 000063H
TMCSR2 : 000065H
TMCSR3 : 000067H
bit 15 14 13
12
11
10
8
9
7
-
-
-
-
CSL1 CSL0 MOD2 MOD1 MOD0
-
-
-
-
R/W R/W R/W R/W R/W
初期値
XXXX00000B
bit9
bit8
bit7
MOD2
MOD1
MOD0
0
0
0
0
0
1
0
1
0
0
1
1
両エッジ
1
X
0
"L" レベル
1
X
1
bit9
bit8
bit7
MOD2
MOD1
MOD0
X
0
0
X
0
1
X
1
0
X
1
1
bit11
bit10
CSL1
CSL0
0
0
0
1
1
0
1
1
動作モード選択ビット ( 内部クロックモード )
(CSL1, CSL0= 00B, 01B, 10B)
入力端子機能
R/W
X
−
: リード / ライト可能
: 不定値
: 未定義ビット
: 初期値
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有効エッジ , レベル
−
トリガ禁止
立上りエッジ
トリガ入力
ゲート入力
立下りエッジ
"H" レベル
動作モード選択ビット ( イベントカウント
モード ) (CSL1, CSL0= 11B)
入力端子機能
−
有効エッジ
−
立上りエッジ
トリガ入力
立下りエッジ
両エッジ
カウントクロック選択ビット
カウントクロック
カウントクロック周期
21 T
内部クロックモード
23T
25T
イベントカウントモード
( リロードタイマ 1, 3 のみ )
外部イベントクロック
T:マシンサイクル
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317
第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
表 15.3-2 タイマ制御ステータスレジスタ上位 (TMCSR: H) の機能
ビット名
bit15
∼
bit12
未定義ビット
機 能
読出し時 : 値は不定です。
書込み時 : 動作に影響しません。
16 ビットリロードタイマのカウントクロックを選択します。
"11B" 以外に設定した場合 : 内部クロックによってカウントします
bit11,
bit10
CSL1, CSL0:
カウントクロック
選択ビット
( 内部クロックモード )。
"11B" に設定した場合 : 外部イベントクロックのエッジをカウントします
( イベントカウントモード )。
( 注意事項 )
リロードタイマ 0, 2 はイベントカウントモードには対応していません。
11B 以外に設定しないでください。
16 ビットリロードタイマの動作条件を設定します。
[ 内部クロックモードの場合 ]
MOD2 ビットで入力端子の機能を選択します。
MOD2 ビットが "0" の場合 :
MOD1, MOD0=00B のときにはソフトウェアトリガ起動になります。リ
ロードタイマ 0, 2 は必ずこの設定で使用してください。
MOD1, MOD0=00B 以外のときには外部トリガ起動となります。MOD1,
bit9
∼
bit7
318
MOD2 ∼ MOD0:
動作モード選択ビット
MOD0 ビットの設定で検出するエッジを選択します。
エッジが検出されると , 16 ビットリロードレジスタに設定した値が
16 ビットタイマレジスタ (TMR) にリロードされて TMR のカウント動
作を開始します。
MOD2 ビットが "1" の場合 :
入力端子は , ゲート入力として機能します。
MOD1 ビットは使用しません。MOD0 ビットで検出する信号レベル
("H", "L") を選択します。信号レベルが入力されている間のみ , 16 ビッ
トタイマレジスタのカウント動作を行います。
[ イベントカウントモードの場合 ]
MOD2 ビットは使用しません。入力端子から外部イベントクロックを入力
します。MOD1, MOD0 ビットで検出するエッジを選択します。
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第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
タイマ制御ステータスレジスタ下位 (TMCSR: L)
15.3.2
タイマ制御ステータスレジスタ下位 (TMCSR:L) は , タイマ動作の許可または禁止 ,
ソフトウェアトリガ , アンダフロー発生の確認 , アンダフロー割込みの許可または禁
止 , リロードモードの選択 , TOT 端子出力 ( リロードタイマ 1, 3 のみ ) を設定しま
す。
■ タイマ制御ステータスレジスタ下位 (TMCSR: L)
図 15.3-6 タイマ制御ステータスレジスタ下位 (TMCSR: L)
アドレス :
TMCSR0 : 000060H
TMCSR1 : 000062H
TMCSR2 : 000064H
TMCSR3 : 000066H
bit
7
6
5
4
3
OUTE OUTL RELD INTE
2
1
UF
0
初期値
CNTE TRG
00000000B
R/W R/W R/W R/W R/W R/W R/W
bit0
ソフトウェアトリガビット
TRG
0
影響なし
1
リロード後 , カウント動作開始
bit1
タイマ動作許可ビット
CNTE
0
タイマ動作禁止
1
タイマ動作許可 ( 起動トリガ待ち )
bit2
UF
アンダフロー発生フラグビット
読出し時
書込み時
0
アンダフローなし
UF ビットのクリア
1
アンダフローあり
影響なし
bit3
アンダフロー割込み許可ビット
INTE
0
アンダフロー割込みの禁止
1
アンダフロー割込みの許可
bit4
リロード選択ビット
RELD
0
ワンショットモード
1
リロードモード
bit5
TOT 端子出力レベル選択ビット ( リロードタイマ 1, 3 のみ )
OUTL
ワンショットモード (RELD=0)
リロードモード (RELD=1)
0
カウント中 "H" の矩形波出力
リロードタイマ起動時 "L" の
トグル出力
1
カウント中 "L" の矩形波出力
リロードタイマ起動時 "H" の
トグル出力
bit6
TOT 端子出力許可ビット ( リロードタイマ 1, 3 のみ )
OUTE
R/W
: リード / ライト可能
端子機能
0
汎用入出力ポート
1
TOT 出力
: 初期値
∗
: MOD0 (bit7) については「15.3.1 タイマ制御ステータスレジスタ上位 (TMCSR: H)」を参照してください。
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319
第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
表 15.3-3 タイマ制御ステータスレジスタ下位 (TMCSR: L) の機能
ビット名
機 能
OUTE:
TOT 端子出力
許可ビット
16 ビットリロードタイマの TOT 端子の機能を設定します。
本ビットの設定はリロードタイマ 1, 3 にのみ有効です。
"0" に設定した場合 : 汎用入出力ポートとして機能します。
"1" に設定した場合 : 16 ビットリロードタイマの TOT 端子として機能します。
OUTL:
TOT 端子出力
レベル選択
ビット
16 ビットリロードタイマの出力端子の出力レベルを設定します。
本ビットの設定はリロードタイマ 1, 3 にのみ有効です。
<ワンショットモードを選択した場合 (RELD=0) >
"0" に設定した場合 : タイマレジスタカウント中に "H" の矩形波を出力
"1" に設定した場合 : タイマレジスタカウント中に "L" の矩形波を出力
<リロードモードを選択した場合 (RELD=1) >
"0" に設定した場合 : リロードタイマ起動時 "L" のトグル出力
"1" に設定した場合 : リロードタイマ起動時 "H" のトグル出力
bit4
RELD:
リロード選択
ビット
アンダフローが発生した場合のリロード動作を設定します。
"0" に設定した場合 : アンダフローが発生すると , カウント動作は停止します ( ワン
ショットモード ) 。
"1" に設定した場合 : アンダフローが発生すると , 16 ビットリロードレジスタに設定
した値が 16 ビットタイマレジスタにリロードされてカウント
動作が継続されます ( リロードモード ) 。
bi3
INTE:
アンダフロー
割込み許可
ビット
アンダフロー割込みを許可または禁止します。
アンダフロー割込みが許可されている状態 (TMCSR: INTE=1) でアンダフローが発生
(TMCSR: UF=1) した場合に割込み要求が発生します。
bit2
UF:
アンダフロー
発生フラグ
ビット
タイマレジスタのアンダフローが発生したことを示します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 動作に影響しません。
リードモディファイライト (RMW) 系命令で読み出した場合 : "1" が読み出されます。
bit1
CNTE:
タイマ動作
許可ビット
16 ビットリロードタイマの動作を許可または禁止します。
"0" に設定した場合 : カウント動作を停止します。
"1" に設定した場合 : 起動トリガ待ち状態になります。起動トリガが入力される
と , タイマレジスタのカウント動作を再開します。
TRG:
ソフトウェア
トリガビット
ソフトウェアで 16 ビットリロードタイマを起動します。
ソフトウェアトリガ機能は , タイマ動作が許可されている場合 (CNTE=1) にのみ機能
します。
"0" に設定した場合 : 動作に影響しません。
"1" に設定した場合 : 16 ビットリロードレジスタに設定した値が 16 ビットタイマレ
ジスタ (TMR) にリロードされて TMR のカウント動作を開始し
ます。
読出し時 : 常に "0" が読み出されます。
bit6
bit5
bit0
320
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第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
16 ビットタイマレジスタ (TMR)
15.3.3
16 ビットタイマレジスタは , 16 ビットダウンカウンタです。読み出した場合にカウ
ント中の値を読み出せます。
■ 16 ビットタイマレジスタ (TMR)
図 15.3-7 16 ビットタイマレジスタ (TMR)
アドレス :
bit
TMR0 : 007949H
TMR1 : 00794BH
TMR2 : 00794DH
TMR3 : 00794FH
アドレス
TMR0 : 007948H
TMR1 : 00794AH
TMR2 : 00794CH
TMR3 : 00794EH
R
: リードオンリ
X
: 不定値
bit
15
14
D15 D14
R
13
12
D13
D12 D11 D10
R
R
11
R
10
R
9
8
D9
D8
R
R
R
初期値
XXXXXXXXB
7
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
初期値
XXXXXXXXB
タイマ動作を許可し (TMCSR:CNTE=1) て起動トリガが入力されると , 16 ビットリロー
ドレジスタ (TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリロードされ
て TMR のカウント動作が開始されます。
タイマ動作を禁止 (TMCSR: CNTE=0) している場合は , TMR の値は保持されます。
TMR のカウント中に TMR 値が 0000H から FFFFH にカウントダウンされると , アンダ
フローが発生します。
[ リロードモードの場合 ]
16 ビットタイマレジスタ (TMR) のアンダフローが発生すると , 16 ビットリロードレジ
スタ (TMRLR) に設定した値が TMR にリロードされて TMR のカウント動作が再開さ
れます。
[ ワンショットモードの場合 ]
16ビットタイマレジスタ (TMR) のアンダフローが発生すると, TMRのカウント動作が
停止し , 起動トリガ入力待ち状態になります。TMR 値は , FFFFH のまま保持されます。
< 注意事項 >
• 16 ビットタイマレジスタ (TMR) の読出しは TMR のカウント動作中でも可能ですが ,
必ずワード命令 (MOVW) を使用してください。
• 16 ビットタイマレジスタ (TMR) は , 16 ビットリロードレジスタ (TMRLR) と同一アド
レスに配置されています。書き込んだ場合は TMR に影響をせずに TMRLR に対して設
定値を書き込めます。読み出した場合は TMR のカウント中の TMR 値を読み出せます。
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321
第 15 章 16 ビットリロードタイマ
15.3 16 ビットリロードタイマの構成
MB90350E Series
16 ビットリロードレジスタ (TMRLR)
15.3.4
16 ビットリロードレジスタは , 16 ビットタイマレジスタへのリロード値を設定しま
す。16 ビットリロードレジスタに設定した値は , 起動トリガが入力されると 16 ビッ
トタイマレジスタにリロードされて 16 ビットタイマレジスタのカウント動作を開始
します。
■ 16 ビットリロードレジスタ (TMRLR)
図 15.3-8 16 ビットリロードレジスタ (TMRLR)
アドレス :
TMRLR0 : 007949H
TMRLR1 : 00794BH
TMRLR2 : 00794DH
TMRLR3 : 00794FH
アドレス :
TMRLR0 : 007948H
TMRLR1 : 00794AH
TMRLR2 : 00794CH
TMRLR3 : 00794EH
W
: ライトオンリ
X
: 不定値
bit
15
14
D15 D14
W
bit
13
12
D13
D12 D11 D10
W
W
11
W
10
W
W
9
8
D9
D8
W
W
初期値
XXXXXXXXB
7
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
W
W
W
W
W
W
W
W
初期値
XXXXXXXXB
16 ビットリロードレジスタを設定する場合は , タイマの動作を禁止 (TMCSR: CNTE=0)
してから行います。16 ビットリロードレジスタの設定が終了してからタイマの動作を
許可 (TMCSR: CNTE=1) します。
起動トリガが入力されると , 16 ビットリロードレジスタ (TMRLR) に設定した値が 16
ビットタイマレジスタ (TMR) にリロードされて TMR のカウント動作が開始されます。
< 注意事項 >
• 16ビットタイマレジスタの書込みは, 16ビットリロードタイマの動作を禁止 (TMCSR:
CNTE=0) してから行ってください。必ずワード命令 (MOVW) で書き込んでください。
• 16 ビットリロードレジスタ (TMRLR) は , 16 ビットタイマレジスタ (TMR) と同一アド
レスに配置されています。書き込んだ場合は TMR に影響せずに TMRLR に対して設定
値を書き込めます。読み出した場合はカウント中の TMR 値を読み出せます。
• INC/DEC 命令などリードモディファイライト (RMW) 系命令は使用できません。
322
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第 15 章 16 ビットリロードタイマ
15.4 16 ビットリロードタイマの割込み
MB90350E Series
15.4
16 ビットリロードタイマの割込み
16 ビットリロードタイマは , 16 ビットタイマレジスタのアンダフローが発生すると
割込み要求を発生します。
■ 16 ビットタイマの割込み
16 ビットタイマレジスタ (TMR) のカウント中に TMR 値が 0000H から FFFFH にカウン
トダウンされるとアンダフローが発生します。アンダフローが発生すると , タイマ制御
ステータスレジスタのアンダフロー発生フラグビット (TMCSR: UF) に "1" がセットさ
れます。アンダフロー割込みが許可されている場合は (TMCSR: INTE=1) 割込み要求が
発生します。UF ビットの "1" の設定と , "0" の書き込みが同時に起きた場合は , "0" の
書き込みが優先されます。
表 15.4-1 16 ビットリロードタイマの割込み制御ビットと割込み要因
16 ビットリロード
タイマ 0
16 ビットリロード
タイマ 1
16 ビットリロード
タイマ 2
16 ビットリロード
タイマ 3
割込み要求フラグ
ビット
TMCSR0: UF
TMCSR1: UF
TMCSR2: UF
TMCSR3: UF
割込み要求許可ビット
TMCSR0: INTE
TMCSR1: INTE
TMCSR2: INTE
TMCSR3: INTE
割込み要因
16 ビットタイマ
レジスタ (TMR0)
のアンダフロー
16 ビットタイマ
レジスタ (TMR1)
のアンダフロー
16 ビットタイマ
レジスタ (TMR2)
のアンダフロー
16 ビットタイマ
レジスタ (TMR3)
のアンダフロー
■ 16 ビットリロードタイマの割込みと EI2OS および DMA 転送
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「第 3 章 割込
み」を参照してください。
■ 16 ビットリロードタイマの EI2OS の機能および DMA 転送
16 ビットリロードタイマ 0 ∼ 3 は EI2OS 機能に対応しています。また , 16 ビットリ
ロードタイマ 0 ∼ 2 は DMA 転送に対応しています。16 ビットタイマレジスタのアン
ダフロー発生で EI2OS または DMA 転送を起動できます。ただし , EI2OS/DMA は , 割
込み制御レジスタ (ICR00 ∼ ICR15) を共有するほかの周辺機能が割込みを使用してい
ない場合にのみ使用できます。16 ビットリロードタイマ 0 と 1 は ICR03 を , 16 ビット
リロードタイマ 2 と 3 は ICR04 をそれぞれ共有しています。16 ビットリロードタイマ
0 ∼ 3 で EI2OS/DMA を使用する場合には , 割込み制御レジスタを共有する 16 ビットリ
ロードタイマの割込みを禁止にしてください。
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323
第 15 章 16 ビットリロードタイマ
15.5 16 ビットリロードタイマの動作説明
15.5
MB90350E Series
16 ビットリロードタイマの動作説明
16 ビットリロードタイマの設定とカウンタの動作状態について説明します。
■ 16 ビットリロードタイマの設定
● 内部クロックモードの設定
内部クロックをカウントするには , 図 15.5-1 のように設定をしてください。
図 15.5-1 内部クロックモードの設定
bit 15
14
13
12
-
-
-
-
TMCSR
11
10
9
8
7
6
5
4
3
2
1
0
CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG
11B 以外
◎
◎
◎
◎
◎
◎
◎
◎
1
◎
16 ビットタイマレジスタへのリロード値を設定
TMRLR
◎ : 使用ビット
1 : "1" を設定
● イベントカウントモードの設定 ( リロードタイマ 1, 3 のみ )
外部イベントの入力で動作させるには , 図 15.5-2 のように設定をしてください。
図 15.5-2 イベントカウントモードの設定
bit 15
14
13
12
11
-
-
-
-
CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG
TMCSR
1
TMRLR
10
1
9
◎
8
◎
7
◎
6
◎
5
◎
4
◎
3
◎
2
◎
1
1
0
◎
16 ビットタイマレジスタへのリロード値を設定
TIN 端子として使用する端子に該当する DDR( ポート方向レジスタ ) のビットに "0" を設定
◎ : 使用ビット
1 : "1" を設定
324
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第 15 章 16 ビットリロードタイマ
15.5 16 ビットリロードタイマの動作説明
MB90350E Series
■ 16 ビットタイマレジスタの動作状態
16 ビットタイマレジスタの動作状態は , タイマ制御ステータスレジスタのタイマ動作
許可ビット (TMCSR: CNTE) と WAIT 信号で決定されます。停止状態 (STOP 状態 ) , 起
動トリガ入力待ち状態 (WAIT 状態 ) , 実行状態 (RUN 状態 ) があります。
16 ビットタイマレジスタの動作状態の遷移図を図 15.5-3 に示します。
図 15.5-3 動作状態の遷移図
STOP 状態 CNTE=0, WAIT=1
TIN 端子 : 入力禁止
( リロードタイマ 1, 3 のみ )
TOT 端子 : 汎用入出力ポート
リセット
( リロードタイマ 1, 3 のみ )
16 ビットタイマレジスタ : 停止時の値を保持
リセット直後の値
は不定
CNTE=0
CNTE=0
CNTE=1
TRG=0
WAIT 状態
CNTE=1
TRG=1
RUN 状態
CNTE=1, WAIT=1
TIN 端子 : トリガ入力のみ有効
( リロードタイマ 1, 3 のみ )
TOT 端子 : 16 ビットリロードレジスタの
値を出力
( リロードタイマ 1, 3 のみ )
16 ビットタイマレジスタ : 停止時の値を保持
リセット直後の値
は不定
CNTE=1, WAIT=0
TIN 端子 : 16 ビットリロードタイマの
入力端子として機能
( リロードタイマ 1, 3 のみ )
UF=1&
RELD=0
TOT 端子 : 16 ビットリロードタイマ
の出力端子として機能
( リロードタイマ 1, 3 のみ )
( ワンショット
モード )
UF=1&
RELD=1
16 ビットタイマレジスタ : 動作
( リロードモード )
TRG=1
TRG=1
( ソフトウェアトリガ )
TIN から外部トリガ
( リロードタイマ 1, 3 のみ )
LOAD
CNTE=1, WAIT=0
( ソフトウェアトリガ )
16 ビットリロードレジスタの内容を
16 ビットタイマレジスタへロード
ロード終了
: ハードウェアによる状態遷移
: レジスタアクセスによる状態遷移
WAIT
TRG
CNTE
UF
RELD
: WAIT 信号 ( 内部信号 )
: ソフトウェアトリガビット (TMCSR)
: タイマ動作許可ビット (TMCSR)
: アンダフロー発生フラグビット (TMCSR)
: リロード選択ビット (TMCSR)
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第 15 章 16 ビットリロードタイマ
15.5 16 ビットリロードタイマの動作説明
MB90350E Series
内部クロックモードの動作
15.5.1
内部クロックモードでは , タイマ制御ステータスレジスタの動作モード選択ビット
(TMCSR: MOD2 ∼ MOD0) を設定することによって 3 種類の動作モードを選択する
ことができます。動作モードの設定とリロードモードの設定により TOT 端子から矩
形波またはトグル波が出力されます。
■ 内部クロックモードの設定
• タイマ制御ステータスレジスタのカウントクロック選択ビット (CSL1, CSL0) を
00B, 01B, 10B に設定することによって , 16 ビットリロードタイマは内部クロック
モードに設定されます。
• 内部クロックモードでは , 16 ビットタイマレジスタは内部クロックに同期してカウ
ントダウンします。
• タイマ制御ステータスレジスタのカウントクロック選択ビット (CSL1, CSL0) を設
定することによって , 3 種類のカウントクロック周期を選択することができます。
[16 ビットタイマレジスタへのリロード値の設定 ]
16 ビットリロードタイマ起動後 , 16 ビットリロードレジスタ (TMRLR) に設定した値
は 16 ビットタイマレジスタ (TMR) にリロードされます。
1. タイマの動作を禁止 (TMCSR: CNTE=0) します。
2. 16 ビットリロードレジスタに 16 ビットタイマレジスタへのリロード値を設定しま
す。
3. タイマの動作を許可 (TMCSR: CNTE=1) します。
< 注意事項 >
起動トリガが入力されて , 16 ビットリロードレジスタ (TMRLR) に設定した値が 16 ビッ
トタイマレジスタ (TMR) にリロードされるまでは 1T (T: マシンサイクル ) の時間がかか
ります。
326
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第 15 章 16 ビットリロードタイマ
15.5 16 ビットリロードタイマの動作説明
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■ 16 ビットタイマレジスタのアンダフローが発生した場合の動作
16 ビットタイマレジスタ (TMR) のカウント動作中に , TMR 値が 0000H から FFFFH に
カウントダウンされるとアンダフローが発生します。
• アンダフローが発生すると , タイマ制御ステータスレジスタのアンダフロー発生フ
ラグビット (TMCSR: UF) に "1" がセットされます。
• タイマ制御ステータスレジスタのアンダフロー割込み許可ビット (TMCSR: INTE)
が "1" に設定されている場合はアンダフロー割込みが発生します。
• アンダフローが発生した場合のリロード動作をタイマ制御ステータスレジスタの
リロード選択ビット (TMCSR: RELD) で設定します。
[ ワンショットモード (TMCSR: RELD=0) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) が停止して起動トリガ入
力待ちの状態になります。次の起動トリガが入力されると , TMR のカウント動作を再
開します。
ワンショットモードでは , TMR のカウント動作中に TOT 端子から矩形波が出力されま
す。タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) を設
定することによって , 矩形波のレベル ("H" または "L") を選択することができます ( リ
ロードタイマ 1, 3 のみ )。
[ リロードモード (TMCSR: RELD=1) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) に 16 ビットリロードレ
ジスタ (TMRLR) で設定した値がリロードされて TMR のカウント動作が継続されま
す。
リロードモードでは , TMR のカウント動作中にアンダフローが発生するごとに TOT 端
子出力レベルを反転するトグル波が出力されます。タイマ制御ステータスレジスタの
端子出力レベル選択ビット (TMCSR: OUTL) を設定することによって, リロードタイマ
起動時のトグル波レベル ("H" または "L") を選択することができます ( リロードタイマ
1, 3 のみ )。
■ 内部クロックモードの動作
内部クロックモードでは , タイマ制御ステータスレジスタの動作モード選択ビット
(TMCSR: MOD2 ∼ MOD0) を設定することによって動作モードを選択することができ
ます。タイマ制御ステータスレジスタのタイマ動作許可ビット (TMCSR: CNTE) を "0"
に設定してタイマ動作を禁止に設定してください。
[ ソフトウェアトリガモード (MOD2 ∼ MOD0=000B) ]
ソフトウェアトリガモードに設定した場合は , タイマ制御ステータスレジスタのソフ
トウェアトリガビット (TMCSR: TRG) を "1" に設定して , 16 ビットリロードタイマを
起動します。16 ビットリロードタイマが起動されると , 16 ビットリロードレジスタ
(TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリロードされて TMR の
カウント動作を開始します。
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第 15 章 16 ビットリロードタイマ
15.5 16 ビットリロードタイマの動作説明
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< 注意事項 >
タイマ制御ステータスレジスタのタイマ動作許可ビット (TMCSR: CNTE) とソフトウェ
アトリガビット (TMCSR: TRG) を同時に "1" に設定すると , 16 ビットリロードタイマの
起動と同時に 16 ビットタイマレジスタのカウント動作が開始されます。ただし , ゲート
入力動作時のタイマ起動は , ソフトウェアトリガでのみ有効となります。
図 15.5-4 ソフトウェアトリガ動作モードのカウント動作 ( ワンショットモード )
カウンタクロック
カウンタ
リロード
データ
-1
リロード
データ
0000H FFFFH
-1
0000H FFFFH
データロード信号
UF ビット
CNTE ビット
TRG ビット
T*
TOT 端子
( リロードタイマ 1, 3 のみ )
起動トリガ入力待ち
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでには 1T の時間がかかりま
図 15.5-5 ソフトウェアトリガ動作モードのカウント動作 ( リロードモード )
カウンタクロック
カウンタ
リロード
データ
-1
0000H
リロード
データ
-1
0000H
リロード
データ
-1
0000H
リロード
データ
-1
データロード信号
UF ビット
CNTE ビット
TRG ビット
TOT 端子
T*
( リロードタイマ 1, 3 のみ )
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでには 1T の時間がかかります。
328
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第 15 章 16 ビットリロードタイマ
15.5 16 ビットリロードタイマの動作説明
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[ 外部トリガモード (MOD2 ∼ MOD0=001B, 010B, 011B) ]
リロードタイマ 0, 2 ではこのモードを使用できません。
外部トリガモードに設定した場合は , 外部から TIN 端子に有効エッジを入力して 16
ビットリロードタイマを起動します。16ビットリロードタイマが起動されると, 16ビッ
トリロードレジスタ (TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリ
ロードされて TMR のカウント動作を開始します。
タイマ制御ステータスレジスタの動作モード選択ビット (TMCSR: MOD2 ∼ MOD0) を
設定することによって , エッジ検出を立上りエッジ , 立下りエッジ , 両エッジから選択
することができます。
< 注意事項 >
TIN 端子に入力するトリガパルス幅 , ゲート入力のパルス幅は , データシートの規格値を
参照してください。
図 15.5-6 外部トリガモードのカウント動作 ( ワンショットモード )
カウンタクロック
カウンタ
リロードデータ
-1
リロードデータ
0000H FFFFH
-1
0000H FFFFH
データロード信号
UF ビット
CNTE ビット
TIN 端子
2T~2.5T*
TOT 端子
起動トリガ入力待ち
T : マシンサイクル
* : 外部トリガ入力からリロードレジスタのデータをロードするまでには 2T ∼ 2.5T の時間がかかります。
図 15.5-7 外部トリガモードのカウント動作 ( リロードモード )
カウンタクロック
カウンタ
リロードデータ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
0000H リロードデータ
-1
データロード信号
UF ビット
CNTE ビット
TIN 端子
TOT 端子
2T~2.5T*
T : マシンサイクル
* : 外部トリガ入力からリロードレジスタのデータをロードするまでには 2T ∼ 2.5T の時間がかかります。
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15.5 16 ビットリロードタイマの動作説明
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[ 外部ゲート入力動作モード (MOD2 ∼ MOD0=1X0B, 1X1B) ]
リロードタイマ 0, 2 ではこのモードを使用できません。
外部ゲート入力動作モードに設定した場合は , タイマ制御ステータスレジスタのソフ
トウェアトリガビット (TMCSR: TRG) を "1" に設定して 16 ビットリロードタイマを起
動します。16 ビットリロードタイマが起動されると , 16 ビットリロードタイマ
(TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にリロードされます。
• 16 ビットリロードタイマ起動後 , 設定したゲート入力のレベルが TIN 端子に入力さ
れている間は 16 ビットタイマレジスタのカウント動作を行います。
• タイマ制御ステータスレジスタの動作モード選択ビット (TMCSR: MOD2 ∼ MOD0)
を設定することによって , ゲート入力のレベル ("H" または "L") を選択することがで
きます。
図 15.5-8 外部ゲート入力動作モードのカウント動作 ( ワンショットモード )
カウンタクロック
カウンタ
リロードデータ
-1
0000H
-1
FFFFH
リロード
データ
-1
-1
データロード信号
UF ビット
CNTE ビット
TRG ビット
T*
T*
TIN 端子
TOT 端子
起動トリガ入力待ち
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでには 1T の時間がかかります。
図 15.5-9 外部ゲート入力動作モードのカウント動作 ( リロードモード )
カウンタクロック
カウンタ
リロードデータ
-1
-1
-1
0000H
リロード
データ
-1
-1
データロード信号
UF ビット
CNTE ビット
TRG ビット
TIN 端子
T*
TOT 端子
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでには 2T ∼ 2.5T の時間がかかります。
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15.5 16 ビットリロードタイマの動作説明
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イベントカウントモードの動作
15.5.2
イベントカウントモードでは , 16 ビットリロードタイマ起動後 , TIN 端子に入力さ
れた信号のエッジを検出して 16 ビットタイマレジスタのカウント動作を行います。
動作モードの設定とリロードモードの設定により TOT 端子から矩形波またはトグル
波が出力されます。このモードは 16 ビットリロードタイマ 1, 3 にのみ設定可能で
す。
■ イベントカウントモードの設定
• タイマ制御ステータスレジスタのカウントクロック選択ビット (TMCSR:CSL1, CSL0)
を"11B"に設定することによって, 16ビットリロードタイマはイベントカウントモー
ドに設定されます。
• イベントカウントモードでは , TIN 端子に入力された外部イベントクロックのエッ
ジ検出に同期して 16 ビットタイマレジスタをカウントダウンします。
[ カウンタ初期値の設定 ]
16 ビットリロードタイマ起動後 , 16 ビットリロードレジスタ (TMRLR) に設定した値
は , 16 ビットタイマレジスタ (TMR) にリロードされます。
1. 16 ビットリロードタイマの動作を禁止 (TMCSR: CNTE=0) します。
2. 16 ビットリロードレジスタに 16 ビットタイマレジスタへのリロード値を設定しま
す。
3. 16 ビットリロードタイマの動作を許可 (TMCSR: CNTE=1) します。
< 注意事項 >
起動トリガが入力されて , 16 ビットリロードレジスタ (TMRLR) に設定した値が 16 ビッ
トタイマレジスタ (TMR) にロードされるまでには 1T (T: マシンサイクル ) の時間がかか
ります。
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第 15 章 16 ビットリロードタイマ
15.5 16 ビットリロードタイマの動作説明
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■ 16 ビットタイマレジスタのアンダフローが発生した場合の動作
16 ビットタイマレジスタ (TMR) のカウント動作中に , TMR 値が 0000H から FFFFH に
カウントダウンされるとアンダフローが発生します。
• アンダフローが発生すると , タイマ制御ステータスレジスタのアンダフロー発生フ
ラグビット (TMCSR: UF) に "1" がセットされます。
• タイマ制御ステータスレジスタのアンダフロー割込み許可ビット (TMCSR: INTE)
が "1" に設定されている場合はアンダフロー割込みが発生します。
• アンダフローが発生した場合のリロード動作をタイマ制御ステータスレジスタの
リロード選択ビット (TMCSR: RELD) で設定します。
[ ワンショットモード (TMCSR: RELD=0) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) が停止して起動トリガ入
力待ちの状態になります。次の起動トリガが入力されると , TMR のカウント動作を再
開します。
ワンショットモードでは , TMR のカウント動作中に TOT 端子から矩形波が出力されま
す。タイマ制御ステータスレジスタの端子出力レベル選択ビット (TMCSR: OUTL) を設
定することによって , 矩形波のレベル ("H" または "L") を選択することができます。
[ リロードモード (TMCSR: RELD=1) の場合 ]
アンダフローが発生すると , 16 ビットタイマレジスタ (TMR) に 16 ビットリロードレ
ジスタ (TMRLR) で設定した値がリロードされて TMR のカウント動作が継続されま
す。
リロードモードでは , TMR のカウント動作中にアンダフローが発生するごとに TOT 端
子出力レベルを反転するトグル波が出力されます。タイマ制御ステータスレジスタの
端子出力レベル選択ビット (TMCSR: OUTL) を設定することによって, リロードタイマ
起動時のトグル波レベル ("H" または "L") を選択することができます。
■ イベントカウントモードの動作
タイマ制御ステータスレジスタのタイマ動作許可ビット (TMCSR: CNTE) を "1" に設定
して 16 ビットリロードタイマの動作を許可します。タイマ制御ステータスレジスタの
ソフトウェアトリガビット (TMCSR: TRG) を "1" に設定すると , 16 ビットリロードタ
イマが起動します。16 ビットリロードタイマが起動されると , 16 ビットリロードレジ
スタ (TMRLR) に設定した値が 16 ビットタイマレジスタ (TMR) にロードされて TMR
のカウント動作が開始されます。16 ビットリロードタイマ起動後 , TIN 端子に入力さ
れた外部イベントクロックのエッジを検出して TMR のカウント動作が行われます。
タイマ制御ステータスレジスタの動作モード選択ビット (TMCSR: MOD2 ∼ MOD0) を
設定することによって , 検出するエッジを立上りエッジ , 立下りエッジ , 両エッジから
選択することができます。
< 注意事項 >
TIN 端子に入力されるクロックの "H" 幅および "L" 幅は , データシートの規格値を参照し
てください。
332
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第 15 章 16 ビットリロードタイマ
15.5 16 ビットリロードタイマの動作説明
MB90350E Series
図 15.5-10 イベントカウントモードのカウント動作 ( ワンショットモード )
TIN 端子
カウンタ
リロード
データ
-1
リロード
データ
0000H FFFFH
-1
0000H FFFFH
データロード信号
UF ビット
CNTE ビット
TRG ビット
T*
TOT 端子
起動トリガ入力待ち
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでには 1T の時間がかかります。
図 15.5-11 イベントカウントモードのカウント動作 ( リロードモード )
TIN 端子
カウンタ
リロード
データ
-1
0000H
リロード
データ
-1
0000H
リロード
データ
-1
0000H
リロード
データ
-1
データロード信号
UF ビット
CNTE ビット
TRG ビット
TOT 端子
T*
T : マシンサイクル
* : トリガ入力からリロードレジスタのデータをロードするまでには 1T の時間がかかります。
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333
第 15 章 16 ビットリロードタイマ
15.6 16 ビットリロードタイマ使用上の注意
15.6
MB90350E Series
16 ビットリロードタイマ使用上の注意
16 ビットリロードタイマを使用するときは , 次の点に注意してください。
■ 16 ビットリロードタイマ使用上の注意
● プログラムで設定する場合の注意
• 16 ビットリロードレジスタ (TMRLR) の設定は , タイマ動作を禁止 (TMCSR: CNTE=0)
してから行ってください。
• 16 ビットタイマレジスタ (TMR) の読出しは , TMR のカウント動作中でも可能です
が , 必ずワード命令を使用してください。
• タイマ制御ステータスレジスタ (TMCSR) の CSL1, CSL0 ビットの変更は , タイマ動
作を禁止 (TMCSR: CNTE=0) してから行ってください。
● 割込みに関連する注意
• タイマ制御ステータスレジスタ (TMCSR) の UF ビットが "1" にセットされ , アンダ
フロー割込み出力を許可 (TMCSR: INTE=1) している状態では割込み処理から復帰
できません。UF ビットを必ずクリアしてください。ただし , EI2OS または DMA 転
送を使用した場合は , UF ビットが自動的にクリアされます。
• 16 ビットリロードタイマで EI2OS または DMA 転送を使用する場合は , 割込み制御
レジスタ (ICR00 ∼ ICR15) を共有する 16 ビットリロードタイマの割込みを禁止に
してください。
334
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第 15 章 16 ビットリロードタイマ
15.7 16 ビットリロードタイマのプログラム例
MB90350E Series
15.7
16 ビットリロードタイマのプログラム例
16 ビットリロードタイマの内部クロックモードとイベントカウントモードのプログ
ラム例を示します。
■ 内部クロックモードのプログラム例
● 処理仕様
• 16 ビットリロードタイマ 0 で , 24 ms のインターバルタイマ割込みを発生します。
• リロードモードで使用し , 繰り返して割込みを発生させます。
• 外部トリガ入力を使用せず , ソフトウェアトリガでタイマを起動します。
• EI2OS, DMA を使用しません。
• マシンクロック 24 MHz, カウントクロック 1.33 μs とします。
● コーディング例
ICR03
EQU
0000B3H
;16 ビットリロードタイマ用
; 割込み制御レジスタ
TMCSR1 EQU
000062H
; タイマコントロールステータスレジスタ
TMR1
EQU
00794BH
;16 ビットタイマレジスタ
TMRLR1 EQU
00794BH
;16 ビットリロードレジスタ
UF1
EQU
TMCSR1:2
; 割込み要求フラグビット
CNTE1
EQU
TMCSR1:1
; カウンタ動作許可ビット
TRG1
EQU
TMCSR1:0
; ソフトウェアトリガビット
;-------- メインプログラム -----------------------------------CODE
CSEG
;
; スタックポインタ (SP) などは
:
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR03,#00H
; 割込みレベル 0 ( 最強 )
CLRB I:CNTE1
; カウンタを一時停止
MOVW I:TMRLR1,#4650H ;24 ms タイマのデータを設定
MOVW I:TMCSR1,#0000100000011011B
; インターバルタイマ動作 ,
; クロック 1.33 μs
; 外部トリガ禁止 , 外部出力禁止
; リロードモード選択 , 割込み許可
; 割込みフラグクリア , カウントスタート
MOV
ILM,#07H
;PS 内の ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
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LOOP
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335
第 15 章 16 ビットリロードタイマ
15.7 16 ビットリロードタイマのプログラム例
MB90350E Series
;--------- 割込みプログラム ----------------------------------WARI:
CLR
I:UF0
; 割込み要求フラグをクリア
・
・
ユーザ処理
・
・
; 割込みからの復帰
RETI
CODE
ENDS
;--------- ベクタ設定 ---------------------------------------VECT
CSEG ABS=0FFH
VECT
ORG
00FFB8H
DSL
WARI
ORG
DSL
00FFDCH
START
DB
00H
ENDS
END START
; 割込み #17(11H) にベクタを設定
; リセットベクタ設定
; シングルチップモードに設定
■ イベントカウントモードのプログラム例
● 処理仕様
• 16 ビットリロードタイマ 0 で , 外部イベント入力端子に入力されるパルスの立上り
エッジを 10,000 回カウントすると割込みを発生します。
• ワンショットモードで動作させます。
• 外部トリガ入力は , 立上りエッジを選択します。
• EI2OS, DMA を使用しません。
● コーディング例
0000B3H ;16 ビットリロードタイマ用
; 割込み制御レジスタ
TMCSR1 EQU 000062H
; タイマコントロールステータスレジスタ
TMR1
EQU 00794BH
;16 ビットタイマレジスタ
TMRLR1 EQU 00794BH
;16 ビットリロードレジスタ
DDR1
EQU 000011H
; ポートデータレジスタ
UF1
EQU TMCSR1:2
; 割込み要求フラグビット
CNTE1 EQU TMCSR1:1
; カウンタ動作許可ビット
TRG1
EQU TMCSR1:0
; ソフトウェアトリガビット
;--------- メインプログラム ----------------------------------CODE
CSEG
;
:
; スタックポインタ (SP) などは
; 初期化済みとする
;A/D コンバータを使用していない ,
; またはソフトウェア起動モード
;(ADCS1 : STS1, STS0 = 00B) で使用
ICR03
EQU
; しているものとする
336
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第 15 章 16 ビットリロードタイマ
15.7 16 ビットリロードタイマのプログラム例
MB90350E Series
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR03,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:DDR1,00H
;P10/TIN1 端子を入力に設定
CLRB
I:CNTE1
; カウンタを一時停止
MOVW
MOVW
I:TMRLR1,#2710H; リロード値 10,000 回の設定
I:TMCSR1,#0000110001001011B
; カウンタ動作 , 立上りエッジ
; 外部出力禁止
; ワンショットモード選択 , 割込み許可
; 割込みフラグクリア , カウントスタート
MOV
ILM,#07H
;PS 内の ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;
;--------- 割込みプログラム ----------------------------------WARI:
CLR
I:UF1
; 割込み要求フラグをクリア
・
・
ユーザ処理
・
・
; 割込みからの復帰
RETI
CODE
ENDS
;--------- ベクタ設定 ---------------------------------------VECT CSEG ABS=0FFH
VECT
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; 割込み #17(11H) にベクタを設定
ORG
00FFB8H
DSL
WARI
ORG
DSL
00FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
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337
第 15 章 16 ビットリロードタイマ
15.7 16 ビットリロードタイマのプログラム例
338
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第 16 章
時計タイマ
時計タイマの機能と動作について説明します。
16.1 時計タイマの概要
16.2 時計タイマのブロックダイヤグラム
16.3 時計タイマの構成
16.4 時計タイマの割込み
16.5 時計タイマの動作説明
16.6 時計タイマのプログラム例
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339
第 16 章 時計タイマ
16.1 時計タイマの概要
16.1
MB90350E Series
時計タイマの概要
時計タイマは , サブクロックに同期してカウントアップする 15 ビットのフリーラン
カウンタです。
• 7 種類のインターバル時間が選択でき , インターバル時間ごとに割込み要求を発生
できます。
• サブクロック発振安定待ち時間用タイマやウォッチドッグタイマに動作クロック
を供給します。
• クロック選択レジスタ (CKSCR) の設定にかかわらず , 常にサブクロックをカウン
トクロックとします。
■ インターバルタイマ機能
• 時計タイマは , インターバル時間選択ビット (WTC: WTC2 ∼ WTC0) で設定したイ
ンターバル時間に達すると , 時計タイマカウンタのインターバル時間に対応する
ビットがオーバフロー ( 桁上り ) を起こし , オーバフローフラグビットがセット
(WTC: WTOF=1) されます。
• オーバフローの発生による割込みを許可に設定している場合は (WTC: WTIE=1) ,
オーバフローフラグビットがセットされると (WTC: WTOF=1) 割込み要求が発生し
ます。
• 時計タイマのインターバル時間は , 次の 8 種類から選択できます。表 16.1-1 に , 時
計タイマのインターバル時間を示します。
表 16.1-1 時計タイマのインターバル時間
サブクロック周期
インターバル時間
28/SCLK (31.25 ms)
29/SCLK (62.5 ms)
210/SCLK (125 ms)
SCLK (122 μs)
211/SCLK (250 ms)
212/SCLK (500 ms)
213/SCLK (1.0 s)
214/SCLK (2.0 s)
215/SCLK (4.0 s)
SCLK: サブクロック周波数
( ) 内はサブクロック 8.192 kHz 動作時の算出例です。
340
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第 16 章 時計タイマ
16.1 時計タイマの概要
MB90350E Series
■ 供給するクロックの周期
時計タイマは , サブクロック発振安定待ち時間用のタイマと , ウォッチドッグタイマに
動作クロックを供給します。表 16.1-2 に , 時計タイマから供給されるクロック周期を
示します。
表 16.1-2 時計タイマから供給されるクロック周期
クロック供給先
サブクロックの発振安定待ち時間用
クロック周期
214/SCLK (2.000 s)
210/SCLK (125 ms)
213/SCLK (1.000 s)
ウォッチドッグタイマ
214/SCLK (2.000 s)
215/SCLK (4.000 s)
SCLK: サブクロック周波数
( ) 内はサブクロック 8.192 kHz 動作時の算出例です。
< 注意事項 >
サブクロック SCLK の周波数は , 低速振動端子 (X0A, X1A) に入力されるクロックを 2 分
周 /4 分周した値になります。
分周比は PLL/ サブクロック制御レジスタ (PSCCR) の SCDS ビットで設定されます。
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341
第 16 章 時計タイマ
16.2 時計タイマのブロックダイヤグラム
16.2
MB90350E Series
時計タイマのブロックダイヤグラム
時計タイマは , 以下のブロックで構成されています。
• 時計タイマカウンタ
• カウンタクリア回路
• インターバルタイマセレクタ
• 時計タイマ制御レジスタ (WTC)
■ 時計タイマのブロックダイヤグラム
図 16.2-1 時計タイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
時計タイマカウンタ
SCLK
× 21 × 22 × 23 × 24 × 25 × 26 × 27 × 28 × 29 × 210 × 211 × 212 × 213 × 214 × 215
OF OF OF
OF
パワーオンリセット
ハードウェアスタンバイ移行
ストップモード移行
OF
カウンタ
クリア回路
OF
OF
OF
サブクロック
発振安定待ち時間へ
インターバル
タイマセレクタ
時計タイマ割込み
OF
:オーバフロー
SCLK :サブクロック
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
時計タイマ制御レジスタ (WTC)
時計タイマの実際の割込み要求番号は次のとおりです。
割込み要求番号 : #27 (1BH)
● 時計タイマカウンタ
サブクロック (SCLK) をカウントクロックとする 15 ビットのアップカウンタです。
● カウンタクリア回路
時計タイマカウンタをクリアする回路です。
● インターバルタイマセレクタ
時計タイマ制御レジスタ (WTC) に設定されているインターバル時間を参照し , 時計タ
イマカウンタがインターバル時間の値に達した場合にオーバフローフラグビットを
セットします。
● 時計タイマ制御レジスタ (WTC)
インターバル時間の選択 , 時計タイマカウンタのクリア , 割込みの許可または禁止 ,
オーバフロー ( 桁上り ) の状態確認とオーバフローフラグビットのクリアを行います。
342
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第 16 章 時計タイマ
16.3 時計タイマの構成
MB90350E Series
16.3
時計タイマの構成
時計タイマのレジスタと割込み要因を示します。
■ 時計タイマのレジスタ一覧と初期値の一覧
図 16.3-1 時計タイマのレジスタと初期値の一覧
bit
時計タイマ制御レジスタ (WTC)
7
6
5
4
3
2
1
0
1
×
0
0
1
0
0
0
×:不定
■ 時計タイマでの割込み要求の発生
• インターバル時間選択ビット (WTC: WTC2 ∼ WTC0) で設定したインターバル時間
に達した場合 , オーバフローフラグビット (WTC: WTOF) に "1" がセットされます。
• 時計タイマカウンタのオーバフロー ( 桁上り ) による割込みを許可している場合は
(WTC: WTIE=1) , オーバフローフラグビットがセットされると (WTC: WTOF=1) 割
込み要求が発生します。
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343
第 16 章 時計タイマ
16.3 時計タイマの構成
MB90350E Series
時計タイマ制御レジスタ (WTC)
16.3.1
時計タイマ制御レジスタ (WTC) の機能を以下に示します。
■ 時計タイマ制御レジスタ (WTC)
図 16.3-2 時計タイマ制御レジスタ (WTC)
bit 7
アドレス
0000AAH
6
WDCS
SCE
R/W
R
5
4
3
WTIE WTOF
WTR
2
1
0
WTC2 WTC1 WTC0
初期値
1X001000B
R/W R/W R/W R/W R/W R/W
bit2
bit1
bit0
WTC2 WTC1 WTC0
インターバル時間選択ビット
0
0
0
28/SCLK (31.25 ms)
0
0
1
29/SCLK (62.5 ms)
0
1
0
210/SCLK (125 ms)
0
1
1
211/SCLK (250 ms)
1
0
0
212/SCLK (500 ms)
1
0
1
213/SCLK (1.0 s)
1
1
0
214/SCLK (2.0 s)
1
1
1
215/SCLK (4.0 s)
bit3
WTR
0
1
時計タイマクリアビット
読出し時
書込み時
⎯
時計タイマカウンタのクリア
常に "1" が読み出されます 影響なし
bit4
WTOF
0
1
オーバフローフラグビット
読出し時
書込み時
設定したインターバル時間
に対応するビットのオーバ WTOF ビットのクリア
フローなし
設定したインターバル時間
に対応するビットのオーバ 影響なし
フローあり
bit5
WTIE
オーバフロー割込み許可ビット
0
割込み要求の禁止
1
割込み要求の許可
bit6
SCE
発振安定待ち時間終了ビット
0 発振安定待ち状態
1 発振安定待ち時間終了
bit7
R/W :リード / ライト可能
R
:リードオンリ
X
:不定
SCLK:サブクロック
:初期値
WDCS
0
1
ウォッチドッグクロック選択ビット
( ウォッチドッグタイマの入力クロック )
メインまたは
PLL クロックモードの場合
時計タイマ
タイムベースタイマ
サブクロックモードの場合
"0" を設定してください
( ) 内はサブクロック 8.192 kHz 動作時の算出例です。
344
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第 16 章 時計タイマ
16.3 時計タイマの構成
MB90350E Series
表 16.3-1 時計タイマ制御レジスタ (WTC) の機能
ビット名
機 能
bit7
WDCS:
ウォッチドッグ
クロック選択ビット
ウォッチドッグタイマの動作クロックを選択します。
<メインクロックモードまたは PLL クロックモードの場合>
"0" に設定した場合 : 時計タイマの出力をウォッチドッグタイマの動作ク
ロックにします。
"1" に設定した場合 : タイムベースタイマの出力をウォッチドッグタイマの
動作クロックにします。
<サブクロックモードの場合>
必ず "0" に設定して , 時計タイマの出力を選択してください。
( 注意事項 )
時計タイマとタイムベースタイマは非同期に動作しているため , WDCS
ビットを "0" → "1" に変更した場合には , ウォッチドッグタイマが進む
可能性があります。変更の前後で , ウォッチドッグタイマをクリアする
必要があります。
bit6
SCE:
発振安定待ち時間終了
ビット
サブクロックの発振安定待ち時間が終了したことを示します。
"0" にクリアされた場合 : 発振安定待ち状態であることを示します。
"1" にセットされた場合 : 発振安定待ち時間が終了したことを示します。
サブクロック発振安定待ち時間は , 214/SCLK 固定 (SCLK: サブクロック周波
数 ) です。
WTIE:
オーバフロー割込み
許可ビット
時計タイマカウンタのオーバフロー ( 桁上り ) による割込み要求の発生を許
可または禁止します。
"0" に設定した場合 : オーバフローが発生した場合でも (WTOF=1) 割込み要
求は発生しません。
"1" に設定した場合 : オーバフローが発生した場合に (WTOF=1) 割込み要求
が発生します。
bit4
WTOF:
オーバフローフラグ
ビット
時計タイマのカウンタ値が , インターバル時間選択ビットで設定した値に達
した場合に "1" にセットされます。
割込み要求を許可に設定している場合は (WTIE=1) , オーバフロー ( 桁上り )
が発生すると (WTOF=1) 割込み要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
オーバフローフラグビットが "1" にセットされるのは , インターバル時間選
択ビット (WTC2 ∼ WTC0) で設定したインターバル時間に対応する時計タ
イマカウンタのビットのオーバフロー ( 桁上り ) が生じた場合です。
( 注意事項 )
オーバフロー割込み要求フラグビット (WTC:WTOF) をクリアするには ,
割込み処理時に時計タイマのオーバフロー割込みを無効にするか , プロ
セッサステータス (PS) の ILM ビットを使用して割込みをマスクしてく
ださい。
時計タイマの割込み (WTC:WTIE=1) の有効 , および割込みフラグのクリ
ア (WTC:WTOF=0) を同時に行わないでください。
bit3
WTR:
時計タイマクリア
ビット
bit5
bit2
∼
bit0
WTC2 ∼ WTC0:
インターバル時間選択
ビット
CM44-10140-5
時計タイマカウンタをクリアします。
"0" に設定した場合 : 時計タイマカウンタが 0000H にクリアされます。
"1" に設定した場合 : 影響しません。
読出し時 : 常に "1" が読み出されます。
時計タイマのインターバル時間を設定します。
• WTC2 ∼ WTC0 ビットで設定したインターバル時間に達すると , 時計タ
イマカウンタの対応するビットがオーバフロー ( 桁上り ) を起こし ,
オーバフローフラグビットがセット (WTC:WTOF=1) されます。
• WTC2 ∼ WTC0 を設定する場合は , WTOF ビットを同時に "0" に設定し
てください。
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345
第 16 章 時計タイマ
16.4 時計タイマの割込み
16.4
MB90350E Series
時計タイマの割込み
時計タイマの割込みを許可している場合は , インターバル時間に達するとオーバフ
ローフラグビットが "1" にセットされ , 割込み要求が発生します。
■ 時計タイマの割込み
表 16.4-1 に , 時計タイマの割込み制御ビットを示します。
表 16.4-1 時計タイマの割込み制御ビット
時計タイマ
割込み要因
時計タイマカウンタのインターバル時間
割込み要求フラグビット
WTC: WTOF ( オーバフローフラグビット )
割込み要因許可ビット
WTC: WTIE
• 時計タイマ制御レジスタ (WTC) のインターバル時間選択ビット (WTC2 ∼ WTC0)
で設定した値に達した場合に , WTC のオーバフローフラグビットに "1" がセットさ
れます (WTC: WTOF=1) 。
• 時計タイマでの割込みを許可に設定している場合は (WTC: WTIE=1) , オーバフロー
フラグビットがセット (WTC: WTOF=1) されると割込み要求が発生します。
• 割込み処理で WTOF ビットに "0" を設定し , 割込み要求を解除してください。
■ 時計タイマの割込みと EI2OS/DMA 転送機能
• 時計タイマは , 拡張インテリジェント I/O サービス (EI2OS) 機能および DMA 転送に
対応していません。
• 割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「第 3 章 割
込み」を参照してください。
346
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第 16 章 時計タイマ
16.5 時計タイマの動作説明
MB90350E Series
時計タイマの動作説明
16.5
時計タイマは , インターバルタイマまたはサブクロック発振安定待ち時間用タイマ
として動作します。また , ウォッチドッグタイマに動作クロックを供給します。
■ 時計タイマカウンタ
時計タイマカウンタはサブクロック (SCLK) が動作している限り, サブクロックに同期
してカウントアップを続けます。
時計タイマカウンタのクリア
次の場合は , 時計タイマカウンタが 0000H にクリアされます。
• パワーオンリセット
• ストップモードへの遷移
• 時計タイマ制御レジスタ (WTC) の時計タイマクリアビット (WTR) に "0" を設定
< 注意事項 >
• 時計タイマカウンタのクリアが発生した場合 , 時計タイマカウンタの出力を使用して
いるウォッチドッグタイマとインターバルタイマ割込みは , 動作に影響を受けます。
時計タイマ制御レジスタ (WTC) の時計タイマクリアビット (WTR) に "0" を設定して時
計タイマをクリアする場合は , WTC のオーバフロー割込み許可ビット (WTIE) に "0" を
設定し , 時計タイマの割込みを禁止した状態で行ってください。また , 割込みを許可す
る前に , WTC のオーバフロービット (WTOF) への "0" 設定による割込み要求のクリア
を行ってください。
• オーバフロー割込み要求フラグビット (WTC:WTOF) をクリアするには , 割込み処理時
に時計タイマのオーバフロー割込みを無効にするか, プロセッサステータス(PS)のILM
ビットを使用して割込みをマスクしてください。
時計タイマの割込み (WTC:WTIE=1) の有効 , および割込みフラグのクリア (WTC:
WTOF=0) を同時に行わないでください。
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347
第 16 章 時計タイマ
16.5 時計タイマの動作説明
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■ インターバルタイマ機能
インターバル時間ごとに割込みを発生させて , インターバルタイマとして使用できま
す。
● インターバルタイマとして使用する場合の設定
時計タイマをインターバルタイマとして動作させるには , 図 16.5-1 の設定が必要です。
図 16.5-1 時計タイマの設定
bit
WTC
7
6
5
4
3
2
1
0
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
:使用ビット
:未使用ビット
• 時計タイマ制御レジスタ (WTC) のインターバル時間選択ビット (WTC1, WTC0) で
設定した値に達した場合に , WTC のオーバフローフラグビットに "1" がセットされ
ます (WTC: WTOF=1) 。
• 時計タイマカウンタのオーバフローによる割込みを許可している場合は (WTC:
WTIE=1), オーバフローフラグビットがセットされると (WTC: WTOF=1)割込み要求
が発生します。
• オーバフローフラグビット (WTC: WTOF) は , 最後に時計タイマがクリアされたタ
イミングを起点に , インターバル時間に達した時点でセットされます。
● オーバフローフラグビット (WTC: WTOF) のクリア
ストップモードに遷移した場合 , 時計タイマはサブクロック発振安定待ち時間用タイ
マとして使用されるため , モードの遷移と同時に WTOF がクリアされます。
■ ウォッチドッグタイマの動作クロックの設定
時計タイマ制御レジスタ (WTC) のウォッチドッグクロック選択ビット (WDCS) に
よって , ウォッチドッグタイマのクロック入力ソースを設定できます。
マシンクロックとしてサブクロックを使用する場合は , 必ず WDCS ビットを "0" に設
定して時計タイマの出力を選択してください。
■ サブクロックの発振安定待ち時間用タイマ
パワーオンリセット , ストップモードから復帰した場合には , 時計タイマはサブクロッ
ク発振安定待ち用タイマとして機能します。
サブクロック発振安定待ち時間は , 214/SCLK (SCLK: サブクロック ) に固定されていま
す。
348
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CM44-10140-5
第 16 章 時計タイマ
16.6 時計タイマのプログラム例
MB90350E Series
16.6
時計タイマのプログラム例
時計タイマのプログラム例を示します。
■ 時計タイマのプログラム例
● 処理仕様
213/SCLK (SCLK: サブクロック ) のインターバル割込みを繰り返し発生します。このと
きのインターバル時間は , 約 1.0 s ( サブクロック 8.192 kHz 動作の場合 ) となります。
● コーディング例
ICR08
EQU
0000B8H
; 割込み制御レジスタ
WTC
EQU
0000AAH
; 時計タイマ制御レジスタ
WTOF
;
EQU
WTC:4
; オーバフローフラグビット
;--------- メインプログラム ------------------------------------CODE
CSEG
START:
; スタックポインタ (SP) などは
;
; 初期化済みとする
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR07,#00H
; 割込みレベル 0 ( 最強 )
MOV
I:WTC,#10100101B
; 割込み許可 ,
; オーバフローフラグクリア
; 時計タイマカウンタクリア ,
;213/SCLK ( 約 1.0 s)
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
I:WTOF
; オーバフローフラグをクリア
・
ユーザ処理
・
CODE
; 割込み処理からの復帰
RETI
ENDS
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
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ORG
00FF90H
DSL
WARI
; 割込み番号 #27 (1BH) にベクタ設定
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349
第 16 章 時計タイマ
16.6 時計タイマのプログラム例
VECT
350
MB90350E Series
ORG
DSL
00FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
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第 17 章
8/16 ビット PPG タイマ
8/16 ビット PPG タイマの機能と動作について説明
します。
17.1 8/16 ビット PPG タイマの概要
17.2 8/16 ビット PPG タイマのブロックダイヤグラム
17.3 8/16 ビット PPG タイマの構成
17.4 8/16 ビット PPG タイマの割込み
17.5 8/16 ビット PPG タイマの動作説明
17.6 8/16 ビット PPG タイマ使用上の注意
CM44-10140-5
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351
第 17 章 8/16 ビット PPG タイマ
17.1 8/16 ビット PPG タイマの概要
17.1
MB90350E Series
8/16 ビット PPG タイマの概要
8/16 ビット PPG タイマは , 任意の周期およびデューティ比のパルス出力が可能な 2
チャネルのリロードタイマモジュール (PPG8, PPG9) です。2 チャネルのモジュー
ルの組合せにより , 以下の動作が可能です。
• 8 ビット PPG 出力 2 チャネル独立動作モード
• 16 ビット PPG 出力動作モード
• 8+8 ビット PPG 出力動作モード
MB90350E シリーズでは , 6 つの 8/16 ビット PPG タイマを内蔵しています。ここ
では , PPG8/9 の機能について説明します。PPG4/5, PPG6/7, PPGA/B, PPGC/D,
PPGE/F は PPG8/9 と同一機能です。
■ 8/16 ビット PPG タイマの機能
8/16 ビット PPG タイマは , 4 つの 8 ビットリロードレジスタ (PRLH8/PRLL8, PRLH9/
PRLL9) と , 2 つの PPG ダウンカウンタ (PCNT8, PCNT9) で構成されています。
• 出力パルスの "H" 幅 , "L" 幅を個別に設定できるので , 出力パルスの周期とデュー
ティ比を任意に設定できます。
• カウントクロックは , 6 種類の内部クロックから選択できます。
• インターバル時間ごとに割込み要求を発生させて , インターバルタイマとして使用
できます。
• 外付け回路によって D/A コンバータとして使用することができます。
352
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第 17 章 8/16 ビット PPG タイマ
17.1 8/16 ビット PPG タイマの概要
MB90350E Series
■ 8/16 ビット PPG タイマの動作モード
● 8 ビット PPG 出力 2 チャネル独立動作モード
2 チャネルのモジュール (PPG8, PPG9) をそれぞれ独立した 8 ビット PPG タイマとして
動作させます。
表 17.1-1 に , 8 ビット PPG 出力 2 チャネル独立動作モードのインターバル時間を示し
ます。
表 17.1-1 8 ビット PPG 出力 2 チャネル独立動作モードのインターバル時間
PPG8, PPG9
カウントクロック周期
インターバル時間
出力パルス時間
1/φ (41.7 ns)
1/φ ∼ 28/φ
2/φ ∼ 29/φ
2/φ (83.3 ns)
2/φ ∼ 29/φ
22/φ ∼ 210/φ
22/φ (167 ns)
22/φ ∼ 210/φ
23/φ ∼ 211/φ
23/φ (333 ns)
23/φ ∼ 211/φ
24/φ ∼ 212/φ
24/φ (667 ns)
24/φ ∼ 212/φ
25/φ ∼ 213/φ
29/HCLK (128 μs)
29/HCLK ∼ 217/HCLK
210/HCLK ∼ 218/HCLK
HCLK : 発振クロック
φ
: マシンクロック周波数
( ) 内は HCLK=4 MHz, φ=24 MHz で動作した場合の値
● 16 ビット PPG 出力動作モード
2 チャネルのモジュール (PPG8, PPG9) を連結して , 16 ビット 1 チャネル PPG タイマと
して動作させます。
表 17.1-2 に , 16 ビット PPG 出力動作モードのインターバル時間を示します。
表 17.1-2 16 ビット PPG 出力動作モードのインターバル時間
カウントクロック周期
インターバル時間
出力パルス時間
1/φ (41.7 ns)
1/φ ∼ 216/φ
2/φ ∼ 217/φ
2/φ (83.3 ns)
2/φ ∼ 217/φ
22/φ ∼ 218/φ
22/φ (167 ns)
22/φ ∼ 218/φ
23/φ ∼ 219/φ
23/φ (333 ns)
23/φ ∼ 219/φ
24/φ ∼ 220/φ
24/φ (667 ns)
24/φ ∼ 220/φ
25/φ ∼ 221/φ
29/HCLK (128 μs)
29/HCLK ∼ 225/HCLK
210/HCLK ∼ 226/HCLK
HCLK : 発振クロック
φ
: マシンクロック周波数
( ) 内は HCLK=4 MHz, φ=24 MHz で動作した場合の値
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353
第 17 章 8/16 ビット PPG タイマ
17.1 8/16 ビット PPG タイマの概要
MB90350E Series
● 8+8PPG 出力動作モード
2 チャネルのモジュールのうち , PPG8 を 8 ビットプリスケーラとして動作させ , PPG8
のアンダフロー出力を PPG9 のカウントクロックとして入力して動作させます。
表 17.1-3 に , 8+8 ビット PPG 出力動作モードのインターバル時間を示します。
表 17.1-3 8+8 ビット PPG 出力動作モードのインターバル時間
PPG8
カウント
クロック周期
PPG9
インターバル
時間
出力パルス時間
インターバル
時間
出力パルス時間
1/φ (41.7 ns)
1/φ ∼ 28/φ
2/φ ∼ 29/φ
1/φ ∼ 216/φ
2/φ ∼ 217/φ
2/φ (83.3 ns)
2/φ ∼ 29/φ
22/φ ∼ 210/φ
2/φ ∼ 217/φ
22/φ ∼ 218/φ
22/φ (167 ns)
22/φ ∼ 210/φ
23/φ ∼ 211/φ
22/φ ∼ 218/φ
23/φ ∼ 219/φ
23/φ (333 ns)
23/φ ∼ 211/φ
24/φ ∼ 212/φ
23/φ ∼ 219/φ
24/φ ∼ 220/φ
24/φ (667 ns)
24/φ ∼ 212/φ
25/φ ∼ 213/φ
24/φ ∼ 220/φ
25/φ ∼ 221/φ
29/HCLK
(128 μs)
29/HCLK ∼
217/HCLK
210/HCLK ∼
218/HCLK
29/HCLK ∼
225/HCLK
210/HCLK ∼
226/HCLK
HCLK : 発振クロック
φ
: マシンクロック周波数
( ) 内は HCLK=4 MHz, φ =24 MHz で動作した場合の値
354
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第 17 章 8/16 ビット PPG タイマ
17.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90350E Series
17.2
8/16 ビット PPG タイマのブロックダイヤグラム
MB90350E シリーズでは , 6 つの 8/16 ビット PPG タイマ ( 各 2 チャネル ) を内蔵し
ています。
1 つの 8/16 ビット PPG タイマは , 2 チャネルの 8 ビット PPG タイマで構成されて
います。
ここでは , 8/16 ビット PPG タイマ 8, および 8/16 ビット PPG タイマ 9 のブロック
ダイヤグラムを示します。PPG4, 6, A, C, E は PPG8 と , PPG5, 7, B, D, F は PPG9
と同機能です。
■ PPG タイマのチャネルと PPG 端子
MB90350E シリーズの 8/16 ビット PPG タイマのチャネルと PPG 端子の関係を , 図 17.21 に示します。
図 17.2-1 PPG タイマのチャネルと PPG 端子
端子
PPG4/PPG5
PPG45: REV
PPG4 出力端子
端子
PPG6/PPG7
PPG67: REV
PPG6 出力端子
端子
PPG8/PPG9
PPG89: REV
PPG8 出力端子
端子
PPG9 出力端子
PPGA/PPGB
端子
PPGAB: REV
PPGA 出力端子
端子
PPGB 出力端子
PPGC/PPGD
端子
PPGCD: REV
PPGC 出力端子
端子
PPGD 出力端子
PPGE/PPGF
端子
PPGEF: REV
PPGE 出力端子
端子
PPGF 出力端子
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355
第 17 章 8/16 ビット PPG タイマ
17.2 8/16 ビット PPG タイマのブロックダイヤグラム
17.2.1
MB90350E Series
8/16 ビット PPG タイマ 8 のブロックダイヤグラム
8/16 ビット PPG タイマ 8 は , 以下のブロックで構成されています。
■ 8/16 ビット PPG タイマ 8 のブロックダイヤグラム
図 17.2-2 8/16 ビット PPG タイマ 8 のブロックダイヤグラム
"H" レベル側データバス
"L" レベル側データバス
PPG8
リロード
レジスタ
PRLH8
("H" レベル側 )
PPG8 動作モード制御レジスタ
(PPGC8)
PRLL8
("L" レベル側 )
PEN0
予約
PE0 PIE0 PUF0
PPG8 テンポラリ
バッファ (PRLBH8)
割込み
要求出力 *
R
S Q
2
リロードレジスタ セレクト信号
"L"/"H" セレクタ
カウント開始値
リロード
クリア
パルスセレクタ
動作モード制御信号
PPG9 アンダフロー
PPG8 アンダフロー
(PPG9 へ )
PPG8 ダウンカウンタ アンダフロー
(PCNT8)
CLK
反転
タイムベースタイマ出力
(512/HCLK)
周辺クロック (1/φ)
周辺クロック (2/φ)
周辺クロック (4/φ)
周辺クロック (8/φ)
周辺クロック (16/φ)
PPG8
出力ラッチ
端子
PPG 出力制御回路
PPG8
PPG9
出力
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
REV
PPG8/PPG9 カウントクロック選択レジスタ (PPG89)
―
予約
HCLK
φ
*
356
:未定義
:予約ビット
:発振クロック周波数
:マシンクロック周波数
:8/16 ビット PPG タイマ 8 の割込み出力は , PPG タイマ 9, C, D の割込み要求出力との OR 回路によって
1 つの割込みに統合されています。
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第 17 章 8/16 ビット PPG タイマ
17.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90350E Series
● ブロックダイヤグラム中の端子などの詳細
表 17.2-1 に , 8/16 ビット PPG タイマの実際の端子名および割込み要求番号を示します。
表 17.2-1 ブロックダイヤグラムの端子および割込み要求番号
出力端子
チャネル
割込み要求番号
PPG:REV=0
PPG:REV=1
PPG4
P62 / PPG4
―
PPG5
―
P62 / PPG4
PPG6
P63 / PPG6
―
PPG7
―
P63 / PPG6
PPG8
P64 / PPG8
P20 / PPG9
PPG9
P20 / PPG9
P64 / PPG8
PPGA
P65 / PPGA
P21 / PPGB
PPGB
P21 / PPGB
P65 / PPGA
PPGC
P66 / PPGC
P22 / PPGD
PPGD
P22 / PPGD
P66 / PPGC
PPGE
P67/ PPGE
P23 / PPGF
PPGF
P23/ PPGF
P67 / PPGE
#21 (15H)
#22 (16H)
#23 (17H)
#24 (18H)
#23 (17H)
#24 (18H)
● PPG 動作モード制御レジスタ 8 (PPGC8)
8/16 ビット PPG タイマの動作 , 端子出力 , アンダフロー割込みを許可または禁止しま
す。また , アンダフローの発生を示します。
● PPG0/1 カウントクロック選択レジスタ (PPG89)
8/16 ビット PPG タイマのカウントクロック , PPG8 と PPG9 の出力端子入替えを設定し
ます。
● PPG0 リロードレジスタ (PRLH8, PRLL9)
出力パルスの "H" 幅 , "L" 幅を設定します。PPG8 リロードレジスタに設定した値は , 8/
16ビットPPGタイマが起動するとPPG8ダウンカウンタ (PCNT8) にリロードされます。
● PPG8 ダウンカウンタ (PCNT8)
PPG8 リロードレジスタ (PRLH8, PRLL8) の設定値を交互にリロードしてカウントダウ
ンする 8 ビットのダウンカウンタです。アンダフローが発生すると端子出力を反転し
ます。2 チャネルの PPG ダウンカウンタ (PPG8, PPG9) を連結して , 1 チャネルの 16
ビット PPG ダウンカウンタとして使用することもできます。
● PPG8 テンポラリバッファ (PRLBH8)
PPG リロードレジスタ (PRLH8, PRLL8) への書込みのタイミングによって起こる出力
パルス幅のズレを防止するバッファです。PRLH8 の値を一時的に格納し , PRLL8 への
書込みのタイミングに同期させて PRLH8 の設定値を有効にします。
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第 17 章 8/16 ビット PPG タイマ
17.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90350E Series
● リロードレジスタ L/H セレクタ
"L" 側および "H" 側のリロードレジスタ (PRLL8, PRLH8) のどちらを PPG8 ダウンカウ
ンタにリロードするか , 現在の端子出力レベルを検出して選択します。
● カウントクロックセレクタ
5 種類のマシンクロックの分周クロック , またはタイムベースタイマの分周クロックか
ら PPG ダウンカウンタ 0 に入力するカウントクロックを選択します。
● PPG 出力制御回路
端子出力レベル , およびアンダフロー発生による出力反転を行います。
358
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第 17 章 8/16 ビット PPG タイマ
17.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90350E Series
8/16 ビット PPG タイマ 9 のブロックダイヤグラム
17.2.2
8/16 ビット PPG タイマ 9 は , 以下のブロックで構成されています。
■ 8/16 ビット PPG タイマ 9 のブロックダイヤグラム
図 17.2-3 8/16 ビット PPG タイマ 9 のブロックダイヤグラム
"H" 側データバス
"L" 側データバス
PPG9 動作モード制御レジスタ (PPGC9)
PPG9 リロード
レジスタ
PRLH9
("H" 側 )
PRLL9
("L" 側 )
PE1 PIE1 PUF1 MD1 MD0 予約
PEN1
動作モード
制御信号
2
R
PPG9 テンポラリ
バッファ (PRLBH9)
S
リロードセレクタ
"L"/"H" セレクタ
カウント開始値
セレクト信号
リロード
クリア
アンダ
PPG9 ダウンカウンタ フロー
(PCNT9)
PPG9 アンダフロー
(PPG8 へ )
割込み
要求出力 *
Q
反転
CLK
PPG9
出力ラッチ
PPG 出力制御回路
MD0
端子
PPG9
PPG8
出力
PPG8 アンダフロー
(PPG8 より )
タイムベースタイマ出力
(512/HCLK)
周辺クロック (1/φ)
周辺クロック (2/φ)
周辺クロック (4/φ)
周辺クロック (8/φ)
周辺クロック (16/φ)
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
REV
PPG8/9 カウントクロック選択レジスタ (PPG89)
―
:未定義
予約 :予約ビット
HCLK :発振クロック周波数
φ
:マシンクロック周波数
*
:8/16 ビット PPG タイマ 9 の割込み出力は , PPG タイマ 8, C, D の割込み要求出力との OR 回路によって
1 つの割込みに統合されています。
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第 17 章 8/16 ビット PPG タイマ
17.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90350E Series
● ブロックダイヤグラム中の端子などの詳細
表 17.2-2 に , ブロックダイヤグラムの端子および割込み要求番号を示します。
表 17.2-2 ブロックダイヤグラムの端子および割込み要求番号
出力端子
チャネル
割込み要求番号
PPG:REV=0
PPG:REV=1
PPG4
P62 / PPG4
―
PPG5
―
P62 / PPG4
PPG6
P63 / PPG6
―
PPG7
―
P63 / PPG6
PPG8
P64 / PPG8
P20 / PPG9
PPG9
P20 / PPG9
P64 / PPG8
PPGA
P65 / PPGA
P21 / PPGB
PPGB
P21 / PPGB
P65 / PPGA
PPGC
P66 / PPGC
P22 / PPGD
PPGD
P22 / PPGD
P66 / PPGC
PPGE
P67/ PPGE
P23 / PPGF
PPGF
P23/ PPGF
P67 / PPGE
#21 (15H)
#22 (16H)
#23 (17H)
#24 (18H)
#23 (17H)
#24 (18H)
● PPG 動作モード制御レジスタ 9 (PPGC9)
8/16 ビット PPG タイマの動作モードを設定します。8/16 ビット PPG タイマ 9 の動作 ,
端子出力 , アンダフロー割込みを許可または禁止します。また , アンダフローの発生を
示します。
● PPG8/9 カウントクロック選択レジスタ (PPG89)
8/16 ビット PPG タイマのカウントクロックを設定します。
● PPG9 リロードレジスタ (PRLH9, PRLL9)
出力パルスの "H" 幅 , "L" 幅を設定します。PPG9 リロードレジスタに設定した値は , 8/
16 ビット PPG タイマ 9 が起動すると PPG9 ダウンカウンタ (PCNT9) にリロードされま
す。
● PPG9 ダウンカウンタ (PCNT9)
PPG9 リロードレジスタ (PRLH9, PRLL9) の設定値を交互にリロードしてカウントダウ
ンする 8 ビットのダウンカウンタです。アンダフローが発生すると , 端子出力を反転し
ます。2 チャネルの PPG ダウンカウンタ (PPG8, PPG9) を連結して , 1 チャネルの 16
ビット PPG ダウンカウンタとして使用することもできます。
● PPG9 テンポラリバッファ (PRLBH9)
PPG リロードレジスタ (PRLH9, PRLL9) への書込みのタイミングによって起こる出力
パルス幅のズレを防止するバッファです。PRLH9 の値を一時的に格納し , PRLL9 への
書込みのタイミングに同期させて PRLH9 の設定値を有効にします。
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第 17 章 8/16 ビット PPG タイマ
17.2 8/16 ビット PPG タイマのブロックダイヤグラム
MB90350E Series
● リロードレジスタ "L"/"H" セレクタ
"L" 側および "H" 側のリロードレジスタ (PRLL9, PRLH9) のどちらを PPG9 ダウンカウ
ンタにリロードするか , 現在の端子出力レベルを検出して選択します。
● カウントクロックセレクタ
5 種類のマシンクロックの分周クロック , またはタイムベースタイマの分周クロックか
ら , PPG9 ダウンカウンタに入力するカウントクロックを選択します。
● PPG 出力制御回路
端子出力レベル , およびアンダフロー発生による出力反転を行います。
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361
第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
17.3
MB90350E Series
8/16 ビット PPG タイマの構成
8/16 ビット PPG タイマの端子 , レジスタ , 割込み要因を示します。
■ 8/16 ビット PPG タイマの端子
8/16 ビット PPG タイマの端子は , 汎用入出力ポートと兼用です。表 17.3-1 に , 端子の
機能 , 8/16 ビット PPG タイマを使用する場合の設定を示します。
表 17.3-1 8/16 ビット PPG タイマの端子
チャネル
端子名
端子機能
8 / 16PPG タイマの使用に必要な設定
PPG4
P62 /
AN2 /
PPG4
汎用入出力ポート /
A/D コンバータアナログ入力 2/
PPG 出力 4
• アナログ入力許可レジスタ:
禁止に設定 (ADER6:ADE2=0)
• PPG 動作モード制御レジスタ:
端子出力許可 (PPGC4:PE0=1)
PPG6
P63 /
AN3 /
PPG6
汎用入出力ポート /
A/D コンバータアナログ入力 3/
PPG 出力 6
• アナログ入力許可レジスタ:
禁止に設定 (ADER6:ADE3=0)
• PPG 動作モード制御レジスタ:
端子出力許可 (PPGC6:PE0=1)
PPG8
P64 /
AN4 /
PPG8
汎用入出力ポート /
A/D コンバータアナログ入力 4/
PPG 出力 8
• アナログ入力許可レジスタ:
禁止に設定 (ADER6:ADE4=0)
• PPG 動作モード制御レジスタ:
端子出力許可 (PPGC8:PE0=1)
PPG9
P20 /
PPG9
汎用入出力ポート /
PPG 出力 9
PPG 動作モード制御レジスタ:
端子出力許可 (PPGC9:PE1=1)
PPGA
P65 /
AN5 /
PPGA
汎用入出力ポート /
A/D コンバータアナログ入力 5/
PPG 出力 A
• アナログ入力許可レジスタ:
禁止に設定 (ADER6:ADE5=0)
• PPG 動作モード制御レジスタ:
端子出力許可 (PPGCA:PE0=1)
PPGB
P21 /
PPGB
汎用入出力ポート /
PPG 出力 B
PPG 動作モード制御レジスタ:
端子出力許可 (PPGCB:PE1=1)
PPGC
P66 /
AN6 /
PPGC
汎用入出力ポート /
A/D コンバータアナログ入力 6/
PPG 出力 C
• アナログ入力許可レジスタ:
禁止に設定 (ADER6:ADE6=0)
• PPG 動作モード制御レジスタ:
端子出力許可 (PPGCC:PE0=1)
PPGD
P22 /
PPGD
汎用入出力ポート /
PPG 出力 D
PPG 動作モード制御レジスタ:
端子出力許可 (PPGCD:PE1=1)
PPGE
P67 /
AN7 /
PPGE
汎用入出力ポート /
A/D コンバータアナログ入力 7/
PPG 出力 E
• アナログ入力許可レジスタ:
禁止に設定 (ADER6:ADER7=0)
• PPG 動作モード制御レジスタ:
端子出力許可 (PPGCE:PE0=1)
PPGF
P23 /
PPGF
汎用入出力ポート /
PPG 出力 F
PPG 動作モード制御レジスタ:
端子出力許可 (PPGCF0:PE1=1)
362
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CM44-10140-5
第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
MB90350E Series
■ 8/16 ビット PPG タイマのレジスタと初期値の一覧
図 17.3-1 8/16 ビット PPG タイマのレジスタと初期値の一覧
bit
PPG0 動作モード制御レジスタ:H
(PPGCm)
14
0
bit
PPG0 動作モード制御レジスタ:L
(PPGCn)
PPGn/m カウントクロック選択レジスタ
(PPGnm)
15
7
6
0
13
12
11
10
9
8
0
0
0
0
0
1
5
4
3
2
1
0
0
0
0
1
7
6
5
4
3
2
0
0
0
0
0
0
bit
15
14
13
12
11
10
9
8
bit
7
6
5
4
3
2
1
0
bit
15
14
13
12
11
10
9
8
bit
7
6
5
4
3
2
1
0
bit
1
0
0
PPGn リロードレジスタ:H (PRLHn)
PPGm リロードレジスタ:L (PRLLn)
PPGm リロードレジスタ:H (PRLHm)
PPGm リロードレジスタ:L (PRLLm)
×:不定
n = 4, 6, 8, A, C, E
m = 5, 7, 9, B, D, F
■ 8/16 ビット PPG タイマでの割込みの発生
8/16 ビット PPG タイマでは , アンダフローが発生すると , PPG 動作モード制御レジス
タのアンダフロー発生フラグビット (PPGCn: PUFn, PPGCm: PUFm) に"1"がセットされ
ます。アンダフローが発生したチャネルのアンダフロー割込みが許可されている場合
は (PPGCn: PIE0=1, PPGCm: PIE1=1) , 割込みコントローラにアンダフロー割込み要求
が発生します。
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363
第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
MB90350E Series
PPG8 動作モード制御レジスタ (PPGC8)
17.3.1
PPG8 動作モード制御レジスタでは , 8/16 ビット PPG タイマ 0 の動作について次の
設定ができます。
• 8/16 ビット PPG タイマ 8 の動作の許可または禁止
• 端子機能の切換え ( パルス出力の許可または禁止 )
• アンダフロー割込みの許可または禁止
• アンダフロー発生による割込み要求フラグの設定
以下に , PPGC8 の機能のみ説明します。PPGC4, 6, A, C, E は PPGC8 と同機能で ,
それぞれ 8/16 ビット PPG タイマ 4, 6, A, C, E の設定を行います。
■ PPG8 動作モード制御レジスタ (PPGC8)
図 17.3-2 PPG8 動作モード制御レジスタ (PPGC8)
アドレス bit 7
6
5
2
1
0
ch.8 PPGC8
PEN0
-
PE0
PIE0 PUF0
-
-
予約
R/W
- R/W R/W R/W
-
-
W
000040H
ほかのチャネル:
ch.4 PPGC4 000038H
ch.6 PPGC6 00003CH
ch.A PPGCA 000044H
ch.C PPGCC 000048H
ch.E PPGCE 00004CH
4
3
初期値
0X000XX1B
bit 0
予約
1
予約ビット
必ず "1" に設定してください。
bit 3
PUF0
0
1
アンダフロー発生フラグビット
読出し時
書込み時
PUF0 ビットの
アンダフロー
なし
クリア
アンダフロー
影響なし
あり
bit 4
PIE0
0
1
アンダフロー割込み許可ビット
割込み要求の禁止
割込み要求の許可
bit 5
PPG8 端子出力許可ビット
PE0
0
汎用入出力ポート
( パルス出力禁止 )
1
PPG8 出力 ( パルス出力許可 )
bit 7
PPG8 動作許可ビット
PEN0
R/W
W
X
−
364
:リード / ライト可能
:ライトオンリ
:不定
:未定義
:初期値
0
カウント動作禁止
("L" レベル出力保持 )
1
カウント動作許可
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第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
MB90350E Series
表 17.3-2 PPG8 動作モード制御レジスタ (PPGC8) の機能
ビット名
機 能
bit7
PEN0:
PPG8 動作許可ビット
8/16 ビット PPG タイマ 8 のカウント動作を許可または禁止します。
"0" に設定した場合 : カウント動作は禁止されます。
"1" に設定した場合 : カウント動作は許可されます。
カウント動作を禁止 (PEN0=0) して , パルス出力を許可 (PE0=1) した場合は ,
"L" レベルの出力が保持されます。
bit6
未定義ビット
読出し時 : 値は不定です。
書込み時 : 影響しません。
bit5
PE0:
PPG8 端子出力許可
ビット
PPG8 端子の機能を切り換え , パルス出力を許可または禁止します。
"0" に設定した場合 : 汎用入出力ポートとして機能します。パルス出力は
禁止されます。
"1" に設定した場合 : PPG8 出力端子として機能します。パルス出力は許可
されます。
bit4
PIE0:
アンダフロー割込み
許可ビット
割込みを許可または禁止します。
"0" に設定した場合 : アンダフローが発生しても (PUF0=1) 割込み要求は発
生しません。
"1" に設定した場合 : アンダフローが発生すると (PUF0=1) 割込み要求が発
生します。
8 ビット PPG 出力 2 チャネル独立動作モード , 8+8 ビット PPG 出力動作
モードの場合 :
PPG8 ダウンカウンタの値が 00H から FFH にカウント
ダウンするとアンダフローが発生します (PUF0=1) 。
16 ビット PPG 出力動作モードの場合 :
PPG8+PPG9 ダウンカウンタの値が 0000H から FFFFH
bit3
PUF0:
アンダフロー発生
フラグビット
bit2,
bit1
未定義ビット
書込み時 : 影響しません。
読出し時 : 値は不定です。
bit0
予約ビット
必ず "1" に設定してください。
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にカウントダウンするとアンダフローが発生します
(PUF0=1) 。
アンダフロー割込みを許可している場合に (PIE0=1) , アンダフローが発生
すると (PUF0=1) 割込み要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト (RMW) 系命令で読み出した場合 :
"1" が読み出されます。
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365
第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
17.3.2
MB90350E Series
PPG9 動作モード制御レジスタ (PPGC9)
PPG9 動作モード制御レジスタでは , 8/16 ビット PPG タイマ 9 の動作について次の
設定ができます。
• 8/16 ビット PPG タイマ 9 の動作の許可または禁止
• 端子機能の切換え ( パルス出力の許可または禁止 )
• アンダフロー割込みの許可または禁止
• アンダフロー発生による割込み要求フラグの設定
• 8/16 ビット PPG タイマ 9 および 8 の動作モードの設定
以下に , PPGC9 の機能のみ説明します。PPGC 5, 7, B, D, F は PPGC9 と同機能で ,
それぞれ 8/16 ビット PPG タイマ 5, 7, B, D, F の設定を行います。
■ PPG9 動作モード制御レジスタ (PPGC9)
図 17.3-3 PPG9 動作モード制御レジスタ (PPGC9)
ch.9 PPGC9
アドレス bit 15
000041H
PEN1
14
13
-
PE1
R/W -
ほかのチャネル:
ch.5 PPGC5 000039H
ch.7 PPGC7 00003DH
ch.B PPGCB 000045H
ch.D PPGCD 000049H
ch.F PPGCF 00004DH
12
11
10
9
PIE1 PUF1 MD1 MD0
R/W R/W R/W R/W R/W
8
初期値
予約
0X000001B
W
bit 8
予約
1
予約ビット
必ず "1" に設定してください。
bit 10 bit 9
MD1
MD0
0
0
0
1
1
1
0
1
動作モード選択ビット
8 ビット PPG 出力 2 チャネル独立
動作モード
8+8 ビット PPG 出力動作モード
設定禁止
16 ビット PPG 出力動作モード
bit 11
PUF1
0
1
アンダフロー発生フラグビット
読出し時
書込み時
アンダフローなし PUF1 ビットのクリア
アンダフローあり 影響なし
bit 12
アンダフロー割込み許可ビット
PIE1
アンダフロー割込み要求の禁止
0
アンダフロー割込み要求の許可
1
bit 13
PE1
0
1
PPG9 端子出力許可ビット
汎用入出力ポート ( パルス出力禁止 )
PPG9 出力 ( パルス出力許可 )
bit 15
R/W
:リード / ライト可能
W
:ライトオンリ
X
:不定
−
:未定義
PPG9 動作許可ビット
PEN1
カウント動作禁止 ("L" レベル出力保持 )
0
カウント動作許可
1
:初期値
366
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第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
MB90350E Series
表 17.3-3 PPG9 動作モード制御レジスタ (PPGC9) の機能
ビット名
機 能
bit15
PEN1:
PPG9 動作許可ビット
8/16 ビット PPG タイマ 9 のカウント動作を許可または禁止します。
"0" に設定した場合 : カウント動作は禁止されます。
"1" に設定した場合 : カウント動作は許可されます。
カウント動作を禁止 (PEN1 = 0) し , パルス出力を許可 (PE1 = 1) した場合は ,
"L" レベルの出力が保持されます。
bit14
未定義ビット
読出し時 : 値は不定です。
書込み時 : 影響しません。
bit13
PE1:
PPG9 端子出力許可
ビット
PPG9 端子の機能を切り換え , パルス出力を許可または禁止します。
"0" に設定した場合 : 汎用入出力ポートとして機能します。パルス出力は禁
止されます。
"1" に設定した場合 : PPG9 出力端子として機能します。パルス出力は許可
されます。
bit12
PIE1:
アンダフロー割込み
許可ビット
割込みを許可または禁止します。
"0" に設定した場合 : アンダフローが発生しても (PUF1=1) 割込み要求は発
生しません。
"1" に設定した場合 : アンダフローが発生すると (PUF1=1) 割込み要求が発
生します。
8 ビット PPG 出力 2 チャネル独立動作モード , 8+8 ビット PPG 出力動作
モードの場合 :
PPG9 ダウンカウンタの値が 00H から FFH にカウントダウンするとア
bit11
bit10,
bit9
bit8
PUF1:
アンダフロー発生
フラグビット
ンダフローが発生します (PUF1=1) 。
16 ビット PPG 出力動作モードの場合 :
PPG8+PPG9 ダウンカウンタの値が 0000H から FFFFH にカウントダウ
ンするとアンダフローが発生します (PUF1=1) 。
アンダフロー割込み要求を許可している場合に (PIE1=1) , アンダフローが発
生すると (PUF1=1) 割込み要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
リードモディファイライト (RMW) 系の命令でリードした場合 :
"1" が読み出されます。
MD1, MD0:
動作モード選択
ビット
8/16 ビット PPG タイマの動作モードを設定します。
[8 ビット PPG 出力 2 チャネル独立動作モード以外の場合 ]
• PPG 動作許可ビット (PEN0, PEN1) は , ワード命令で 2 ビット同時に設定
してください。
• 片側のチャネルのみを動作させる設定にはしないでください (PEN1=0/
PEN0=1 または PEN1=1/PEN0=0) 。
( 注意事項 )
MD1, MD0=10B には設定しないでください。
予約ビット
必ず "1" に設定してください。
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367
第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
17.3.3
MB90350E Series
PPG8/9 カウントクロック選択レジスタ (PPG89)
PPG8/9 カウントクロック選択レジスタでは , 8/16 ビット PPG タイマ 8, 9 のカウン
トクロックおよび出力端子の選択を行います。
以下に , PPG89 の機能のみ説明します。PPG45, 67, AB, CD, EF は PPG89 と同機
能で , それぞれ 8/16 ビット PPG タイマ 4 と 5, 6 と 7, A と B, C と D, E と F の設定
を行います。
■ PPG8/9 カウントクロック選択レジスタ (PPG89)
図 17.3-4 PPG8/9 カウントクロック選択レジスタ (PPG89)
ch.9 PPG89
アドレス bit 7
000042H
6
5
4
3
2
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
ほかのチャネル:
R/W R/W R/W R/W R/W R/W
ch.5 PPG45
00003AH
ch.7 PPG67
00003EH
ch.B PPGAB 000046H
ch.D PPGCD 00004AH
ch.F PPGEF 00004EH
1
0
-
REV
初期値
000000X0B
- R/W
bit 0
PPG 出力端子選択ビット
REV
標準の出力端子からパルスを出力
0
出力端子 PPGn↔PPGm を入替え
1
bit 4 bit 3 bit 2
PCM2 PCM1 PCM0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
PPG8 カウント
クロック選択ビット
1/φ (41.7 ns)
2/φ (83.3 ns)
22/φ (167 ns)
23/φ (333 ns)
24/φ (667 ns)
設定禁止
設定禁止
29/HCLK (128 μs)
bit 7 bit 6 bit 5
PCS2 PCS1 PCS0
0
0
0
0
1
1
1
1
R/W :リード / ライト可能
X
:不定
−
:未定義
:初期値
HCLK:発振クロック
φ
:マシンクロック周波数
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
PPG9 カウント
クロック選択ビット
1/φ (41.7 ns)
2/φ (83.3 ns)
22/φ (167 ns)
23/φ (333 ns)
24/φ (667 ns)
設定禁止
設定禁止
29/HCLK (128 μs)
( ) 内は HCLK = 4 MHz, φ= 24 MHz で動作した場合の値
368
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第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
MB90350E Series
表 17.3-4 PPG8/9 カウントクロック選択レジスタ (PPG89) の機能
ビット名
bit7
∼
bit5
PCS2 ∼ PCS0:
PPG9 カウント
クロック選択ビット
機 能
8/16 ビット PPG タイマ 9 のカウントクロックを設定します。
• 5 種類のマシンクロックの分周クロック , またはタイムベースタイマの分
周クロックからカウントクロックを選択します。
• PPG9 カウントクロック選択ビット (PCS2 ∼ PCS0) の設定は , 8 ビット
PPG 出力 2 チャネル独立モード (PPGC9: MD1, MD0= 00B) でのみ有効で
す。
bit4
∼
bit2
PCM2 ∼ PCM0:
PPG8 カウント
クロック選択ビット
8/16 ビット PPG タイマ 8 のカウントクロックを設定します。
5 種類のマシンクロックの分周クロック , またはタイムベースタイマの分周
クロックからカウントクロックを選択します。
bit1
未定義ビット
読出し時 : 値は不定です。
書込み時 : 影響しません。
REV:
PPG 出力端子選択
ビット
8/16 ビット PPG タイマ 0 と 1 の出力端子を入れ替えます。
"0" に設定した場合:標準の出力端子から出力します。
PPG8 → PPG8 出力端子
PPG9 → PPG9 出力端子
"1" に設定した場合:出力端子を入れ替えます。
PPG8 → PPG9 出力端子
PPG9 → PPG8 出力端子
bit0
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369
第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
17.3.4
MB90350E Series
PPG リロードレジスタ (PRLL8/PRLH8, PRLL9/
PRLH9)
PPG リロードレジスタには , PPG ダウンカウンタがカウントを開始する値 ( リロー
ド値 ) を設定します。"L" レベル側 , "H" レベル側 , 各 8 ビットのレジスタです。
以下に , PRLL8/PRLH8, PRLL9/PRLH9 の機能のみ説明します。PRLL4/PRLH4 ∼
PRLLF/PRLHF は PRLL8/PRLH8 と同機能で , それぞれ 8/16 ビット PPG タイマ
4 ∼ F の設定を行います。
■ PPG リロードレジスタ (PRLL8/PRLH8, PRLL9/PRLH9)
図 17.3-5 PPG リロードレジスタ (PRLL8/PRLH8, PRLL9/PRLH9)
アドレス bit 15
ch.8 PRLH8 007911H
ch.9 PRLH9 007913H
D15
ほかのチャネル:
ch.4 PRLH4 007909H
ch.5 PRLH5 00790BH
ch.6 PRLH6 00790DH
ch.7 PRLH7 00790FH
ch.A PRLHA 007915H
ch.B PRLHB 007917H
ch.C PRLHC 007919H
ch.D PRLHD 00791BH
ch.E PRLHE 00791DH
ch.F PRLHF 00791FH
14
13
D14
D13
12
11
10
9
8
D12 D11 D10
D9
D8
初期値
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
bit
アドレス
ch.8 PRLL8 007910H
ch.9 PRLL9 007912H
7
6
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
初期値
XXXXXXXXB
R/W R/W R/W R/W R/W R/W R/W R/W
ほかのチャネル:
ch.4 PRLL4 007908H
ch.5 PRLL5 00790AH
ch.6 PRLL6 00790CH
ch.7 PRLL7 00790EH
ch.A PRLLA 007914H
ch.B PRLLB 007916H
ch.C PRLLC 007918H
ch.D PRLLD 00791AH
ch.E PRLLE 00791CH
ch.F PRLLF 00791EH
R/W :リード / ライト可能
× :不定
370
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第 17 章 8/16 ビット PPG タイマ
17.3 8/16 ビット PPG タイマの構成
MB90350E Series
表 17.3-5 に , PPG リロードレジスタの機能を示します。
表 17.3-5 PPG リロードレジスタの機能
機 能
8/16 ビット PPG タイマ 0
8/16 ビット PPG タイマ 1
"L" レベル側のリロード値を保持
PRLL8
PRLL9
"H" レベル側のリロード値を保持
PRLH8
PRLH9
< 注意事項 >
• 16 ビット PPG 出力動作モードの場合は (PPGC9: MD1, MD0=11B) , リロードレジスタ
の設定はロングワード命令で設定するか , またはワード命令で PPG8 → PPG9 の順に
設定してください。
• 8+8 ビット PPG 出力動作モードの場合は (PPGC9: MD1, MD0=01B) , 8/16 ビット PPG
タイマ 8 の PPG リロードレジスタ (PRLL8/PRLH8) は "L" レベル側 , "H" レベル側とも
同じ値を設定してください。"L" レベル側 , "H" レベル側で異なる値を設定すると 8/16
ビット PPG タイマ 9 の PPG 出力波形がクロック周期ごとに異なってしまう恐れがあ
ります。
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371
第 17 章 8/16 ビット PPG タイマ
17.4 8/16 ビット PPG タイマの割込み
17.4
MB90350E Series
8/16 ビット PPG タイマの割込み
8/16 ビット PPG タイマは , PPG ダウンカウンタのアンダフロー発生によって割込
み要求を発生できます。また , 拡張インテリジェント I/O サービス (EI2OS) および
DMA 転送に対応しています。
■ 8/16 ビット PPG タイマの割込み
表 17.4-1 に , 8/16 ビット PPG タイマの割込み制御ビットと割込み要因を示します。
表 17.4-1 8/16 ビット PPG タイマの割込み制御ビット
PPGn
PPGm
割込み要求フラグビット
PPGCn: PUF0
PPGCm: PUF1
割込み要求許可ビット
PPGCn: PIE0
PPGCm: PIE1
割込み要因
PPGn ダウンカウンタの
アンダフロー発生
PPGm ダウンカウンタの
アンダフロー発生
n = 4, 6, 8, A, C, E
m=n+1
[8 ビット PPG 出力 2 チャネル独立動作モード , 8+8 ビット PPG 出力動作モードの場合 ]
• 8 ビット PPG 出力 2 チャネル独立動作モードまたは 8+8 ビット PPG 出力動作モード
では , PPGn と PPGm それぞれ独立して割込みを発生できます。
• PPGn または PPGm のダウンカウンタのどちらかが 00H から FFH にカウントダウン
するとアンダフローが発生します。アンダフローが発生すると , アンダフローが発
生したチャネル側のアンダフロー発生フラグビットがセットされます (PPGCn:
PUF0=1 または PPGCm: PUF1=1) 。
• アンダフローが発生したチャネル側の割込み要求が許可されている場合は (PPGCn:
PIE0=1 または PPGCm: PIE1=1) 割込み要求が発生します。
[16 ビット PPG 出力動作モードの場合 ]
• 16 ビット PPG 出力動作モードでは, PPGn+PPGm ダウンカウンタが 0000H から FFFFH
にカウントダウンするとアンダフローが発生します。アンダフローが発生すると , 2
チ ャ ネ ル の ア ン ダ フ ロ ー 発 生 フ ラ グ ビ ッ ト が 同 時 に セ ッ ト さ れ ま す (PPGCn:
PUF0=1 かつ PPGCm: PUF1=1) 。
• 2 チャネルの割込み要求のうち , どちらかが許可されている場合は (PPGCn: PIE1=0,
PPGCm: PIE1=1またはPPGCn: PIE0=1, PPGCm: PIE1=0) , アンダフローが発生すると
割込み要求が発生します。
• 割込み要求が重複して発生しないよう , 事前に 2 チャネルのアンダフロー割込み許
可ビットのうち , どちらか片方を禁止しておいてください (PPGCn: PIE0=0, PPGCm:
PIE1=1 または PPGCn: PIE0=1, PPGCm: PIE1=0) 。
• 2 チャネルのアンダフロー発生フラグビットがセットされた場合は (PPGCn: PUF0=1
かつ PPGCm: PUF1=1) , 2 チャネル同時にクリアしてください。
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレスについては , 「第 3 章 割込
み」を参照してください。
372
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第 17 章 8/16 ビット PPG タイマ
17.5 8/16 ビット PPG タイマの動作説明
MB90350E Series
17.5
8/16 ビット PPG タイマの動作説明
8/16 ビット PPG タイマは , 任意の周波数およびデューティ比のパルス幅を連続して
出力します。
■ 8/16 ビット PPG タイマの動作
● 8/16 ビット PPG タイマの出力動作
• 8/16 ビット PPG タイマには , チャネルごとに 2 本 ("L" レベル側 , "H" レベル側 ) , 各
8 ビットのリロードレジスタがあります (PRLLn/PRLHn, PRLLm/PRLHm) 。
• リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) に設定された値が , PPG ダウン
カウンタ (PCNTn, PCNTm) に交互にリロードされます。
• PPG ダウンカウンタへのリロード後 , PPG カウントクロック選択ビット (PPGnm:
PCM2 ∼ PCM0, PCS2 ∼ PCS0) で設定されたカウントクロックに同期してカウント
ダウンが開始されます。
• アンダフロー発生によってリロードレジスタの設定値が PPG ダウンカウンタにリ
ロードされた場合は , 端子出力が反転されます。
図 17.5-1 に , 8/16 ビット PPG タイマの出力波形を示します。
図 17.5-1 8/16 ビット PPG タイマの出力波形
動作開始
動作停止
PPG 動作許可ビット
(PEN)
PPG 出力端子
T × (L + 1)
T × (H + 1)
L :PPG リロードレジスタ (PRLL) の値
H :PPG リロードレジスタ (PRLH) の値
T :カウントクロック周期
● 8/16 ビット PPG タイマの動作モード
8/16 ビット PPG タイマ動作が許可されている間は (PPGCn: PEN0=1, PPGCm: PEN1=1) ,
PPG 出力端子からパルス波が連続して出力されます。パルス波の周波数 , デューティ
比は任意に設定できます。
8/16 ビット PPG タイマのパルス出力は , 8/16 ビット PPG タイマの動作が停止されるま
で (PPGCn: PEN0=0, PPGCm: PEN1=0) 停止しません。
• 8 ビット PPG 出力 2 チャネル独立動作モード
• 16 ビット PPG 出力動作モード
• 8+8 ビット PPG 出力動作モード
n = 4, 6, 8, A, C, E
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m = n + 1 です。
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373
第 17 章 8/16 ビット PPG タイマ
17.5 8/16 ビット PPG タイマの動作説明
MB90350E Series
8 ビット PPG 出力 2 チャネル独立動作モード
17.5.1
8 ビット PPG 出力 2 チャネル独立動作モードでは , 8/16 ビット PPG タイマを独立
した 2 チャネルの 8 ビット PPG タイマとして設定します。PPG 出力動作 , 割込み
要求の発生など各チャネルで独立して行うことができます。
■ 8 ビット PPG 出力 2 チャネル独立動作モードの設定
8 ビット PPG 出力 2 チャネル独立動作モードで動作させるには , 図 17.5-2 の設定が必
要です。
図 17.5-2 8 ビット PPG 出力 2 チャネル独立動作モードの設定
bit15 14
PPGCm/PPGCn PEN1
13
12
11
9
bit8 bit7
PE1 PIE1 PUF1 MD1 MD0 予約 PEN0
1
0
0
1
( 予約領域 )
PPGnm
PRLHn/PRLLn
10
6
5
4
3
2
1
bit0
予約
PE0 PIE0 PUF0
1
1
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
REV
PPGn "H" レベル側リロード値を設定
PPGn "L" レベル側リロード値を設定
PPGm "H" レベル側リロード値を設定
PPGm "L" レベル側リロード値を設定
PRLHm/PRLLm
◎ :使用ビット
― :未定義ビット
1 :"1" を設定
0 :"0" を設定
n = 4, 6, 8, A, C, E
m=n+1
< 注意事項 >
PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) は , ワード命令で "H" レベル側 ,
"L" レベル側を同時に設定してください。
374
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第 17 章 8/16 ビット PPG タイマ
17.5 8/16 ビット PPG タイマの動作説明
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● 8 ビット PPG 出力 2 チャネル独立動作モードの動作
• 2 チャネルの 8 ビット PPG タイマは , それぞれ独立した PPG 動作を行います。
• 端子出力を許可されている場合は (PPGCn: PE0=1, PPGCm: PE1=1) PPG 出力端子選
択が標準に設定されていれば (PPGnm:REV=0) , PPGn 端子から PPGn のパルス波が ,
PPGm 端子から PPGm のパルス波が出力されます。PPG 出力端子入替え設定時は
(PPGnm:REV=1) , PPGn 端子から PPGm のパルス波が , PPGm 端子から PPGn のパ
ルス波が出力されます。
• PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) にリロード値を設定して ,
PPG タイマの動作を許可すると (PPGCn: PEN0=1, PPGCm: PEN1=1) , 動作を許可さ
れたチャネルの PPG ダウンカウンタはカウント動作を開始します。
• PPG ダウンカウンタのカウント動作を停止する場合は , 停止するチャネルの PPG タ
イマの動作を禁止します (PPGCn: PEN0=0, PPGCm: PEN1=0) 。PPG ダウンカウンタ
のカウント動作は停止し , PPG 出力端子は "L" レベルの出力を保持します。
• 各チャネルの PPG ダウンカウンタがアンダフローを発生した場合は , PPG リロード
レジスタ (PRLLn/PRLHn, PRLLm/PRLHm) に設定したリロード値がアンダフローを
発生した PPG ダウンカウンタにリロードされます。
• アンダフローを発生すると , アンダフローを発生したチャネルのアンダフロー発生
フラグビットがセットされます (PPGCn: PUF0=1, PPGCm: PUF1=1) 。アンダフロー
を発生したチャネル側で割込み要求が許可されていれば (PPGCn: PIE0=1, PPGCm:
PIE1=1) , 割込み要求が発生します。
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375
第 17 章 8/16 ビット PPG タイマ
17.5 8/16 ビット PPG タイマの動作説明
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● 8 ビット PPG 出力 2 チャネル独立動作モードの出力波形
出力されるパルス幅は , "L" 幅 , "H" 幅とも各チャネルの PPG リロードレジスタの値に
1 を加えて , カウントクロック周期を掛けた値になります。例えば , PPG リロードレジ
スタの値が 00H の場合はカウントクロック 1 周期分のパルス幅になり , FFH の場合はカ
ウントクロック 256 周期分のパルス幅になります。
パルス幅の計算式を , 以下に示します。
PL=T × (L+1)
PH=T × (H+1)
PL : 出力パルスの "L" 幅
PH : 出力パルスの "H" 幅
L : PPG リロードレジスタ (PRLLn または PRLLm) の 8 ビット値
H : PPG リロードレジスタ (PRLHn または PRLHm) の 8 ビット値
T : カウントクロック周期
図 17.5-3 に , 8 ビット PPG 出力 2 チャネル独立動作モードの出力波形を示します。
図 17.5-3 8 ビット PPG 出力 2 チャネル独立動作モードの出力波形
動作開始
動作停止
PPG 動作許可ビット
(PEN)
PPG 出力端子
T × (L + 1)
T × (H + 1)
L :PPG リロードレジスタ (PRLL) の値
H :PPG リロードレジスタ (PRLH) の値
T :カウントクロック周期
n = 4, 6, 8, A, C, E
m=n+1
376
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17.5 8/16 ビット PPG タイマの動作説明
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16 ビット PPG 出力動作モード
17.5.2
16 ビット PPG 出力動作モードでは , 8/16 ビット PPG タイマを 1 チャネルの 16
ビット PPG タイマとして設定します。
■ 16 ビット PPG 出力動作モードの設定
16 ビット PPG 出力動作モードで動作させるには , 図 17.5-4 の設定が必要です。
図 17.5-4 16 ビット PPG 出力動作モードの設定
bit15 14
PPGCm/PPGCn PEN1
1
13
12
11
10
9
bit8 bit7
PE1 PIE1 PUF1 MD1 MD0 予約 PEN0
1
1
1
6
5
4
3
2
1
PE0 PIE0 PUF0
bit0
予約
1
1
PPGnm
( 予約領域 )
PRLHn/PRLLn
PPGn "H" レベル側リロード値
下位 8 ビットを設定
PPGn "L" レベル側リロード値
下位 8 ビットを設定
PRLHm/PRLLm
PPGm "H" レベル側リロード値
上位 8 ビットを設定
PPGm "L" レベル側リロード値
上位 8 ビットを設定
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
REV
◎ :使用ビット
× :未使用ビット
― :未定義ビット
1 :"1" を設定
n = 4, 6, 8, A, C, E
m=n+1
< 注意事項 >
PPG リロードレジスタの値は , ロングワード命令で設定するか , PPGn → PPGm
(PRLLn → PRLLm, PRLHn → PRLHm) の順にワード命令で設定してください。
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第 17 章 8/16 ビット PPG タイマ
17.5 8/16 ビット PPG タイマの動作説明
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● 16 ビット PPG 出力動作モードの動作
• PPGn 端子 , PPGm 端子どちらの端子出力を許可した場合でも (PPGCn:PE0=1,
PPGCm: PE1=1) , PPGn 端子 , PPGm 端子とも同じ波形のパルス波が出力されます。
• PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) にリロード値を設定して ,
PPG タイマの動作を同時に許可すると (PPGCn:PEN0=1 かつ PPGCm: PEN1=1) , PPG
ダウンカウンタは 16 ビットのダウンカウンタ (PCNTn + PCNTm) としてカウント動
作を開始します。
• PPG ダウンカウンタのカウント動作を停止する場合は , 両チャネルの PPG タイマの
動作を同時に禁止します (PPGCn: PEN0=0 かつ PPGCm: PEN1=0) 。PPG ダウンカウ
ンタのカウント動作は停止し , PPG 出力端子は "L" レベルの出力を保持します。
• PPGm のダウンカウンタがアンダフローを発生した場合は , PPGn および PPGm のリ
ロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) に設定したリロード値が同時に
PPG ダウンカウンタ (PCNTn + PCNTm) にリロードされます。
• アンダフローを発生すると , 両チャネルのアンダフロー発生フラグビットが同時に
セットされます (PPGCn:PUF0=1, PPGCm:PUF1=1) 。どちらかのチャネル側で割込み
要求が許可されていれば (PPGCn: PIE0=1, PPGCm: PIE1=1) , 割込み要求が発生しま
す。
< 注意事項 >
• 16 ビット PPG 出力動作モードでは , アンダフローが発生すると , 2 チャネルのアンダ
フロー発生フラグビットが同時にセットされます (PPGCn: PUF0=1 かつ PPGCm:
PUF1=1) 。割込み要求が重複して発生しないよう , 2 チャネルのアンダフロー割込み
許 可 ビ ッ ト の う ち , ど ち ら か 片 方 を 禁 止 し て お い て く だ さ い (PPGCn:PIE0=0,
PPGCm:PIE1=1 または PPGCn:PIE0=1, PPGCm:PIE1=0) 。
• アンダフロー発生フラグビットがセットされた場合は , 2 チャネル同時にクリアしてく
ださい (PPGCn: PUF0=0 かつ PPGCm: PUF1=0) 。
ただし , n = 4, 6, 8, A, C, E , m = n+1 です。
378
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17.5 8/16 ビット PPG タイマの動作説明
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● 16 ビット PPG 出力動作モードの出力波形
出力されるパルス幅は , "L" 幅 , "H" 幅とも各チャネルの PPG リロードレジスタの値に
1 を加えて , カウントクロック周期を掛けた値になります。例えば , PPG リロードレジ
スタの値が , 0000H の場合はカウントクロック 1 周期分のパルス幅になり , FFFFH の場
合はカウントクロック 65,536 周期分のパルス幅になります。
パルス幅の計算式を , 以下に示します。
PL=T × (L+1)
PH=T × (H+1)
PL : 出力パルスの "L" 幅
PH : 出力パルスの "H" 幅
L : PPG リロードレジスタ (PRLLn+PRLLm) の 16 ビット値
H : PPG リロードレジスタ (PRLHn+PRLHm) の 16 ビット値
T : カウントクロック周期
図 17.5-5 に , 16 ビット PPG 出力動作モードの出力波形を示します。
図 17.5-5 16 ビット PPG 出力動作モードの出力波形
動作開始
動作停止
PPG 動作許可ビット
(PEN)
PPG 出力端子
T × (L + 1)
T × (H + 1)
L:PPG リロードレジスタ (PRLLm + PRLLn) の 16 ビット値
H:PPG リロードレジスタ (PRLHm + PRLHn) の 16 ビット値
T:カウントクロック周期
n = 4, 6, 8, A, C, E
m=n+1
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17.5 8/16 ビット PPG タイマの動作説明
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8+8 ビット PPG 出力動作モード
17.5.3
8+8 ビット PPG 出力動作モードでは , PPG8 は 8 ビットプリスケーラとして動作
し , PPG9 は PPG0 の PPG 出力をクロックソースとして動作する 8 ビット PPG タ
イマとして設定されます。
■ 8+8 ビット PPG 出力動作モードの設定
8+8 ビット PPG 出力動作モードで動作させるには , 図 17.5-6 の設定が必要です。
図 17.5-6 8+8 ビット PPG 出力動作モードの設定
bit15 14
PPGCm/PPGCn PEN1
1
12
11
10
9
bit8 bit7
0
1
1
( 予約領域 )
PPGnm
PRLHn/PRLLn
13
PE1 PIE1 PUF1 MD1 MD0 予約 PEN0
PPGn "H" レベル側リロード値を設定
PRLHm/PRLLm PPGm "H" レベル側リロード値を設定
6
5
4
3
2
PE0 PIE0 PUF0
1
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
1
bit0
予約
1
REV
PPGn "L" レベル側リロード値を設定
PPGm "L" レベル側リロード値を設定
◎ :使用ビット
× :未使用ビット
― :未定義ビット
1 :"1" を設定
0 :"0" を設定
n = 4, 6, 8, A, C, E
m=n+1
< 注意事項 >
PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) は , ワード命令で "H" レベル側 ,
"L" レベル側を同時に設定してください。
380
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第 17 章 8/16 ビット PPG タイマ
17.5 8/16 ビット PPG タイマの動作説明
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● 8+8 ビット PPG 出力動作モードの動作
• PPGn は PPGm タイマのプリスケーラとして動作し , PPGm は PPGn の出力をカウン
トクロックとして PPG 動作を行います。
• 端子出力を許可している場合は (PPGCn: PE0=1, PPGCm: PE1=1) PPG 出力端子選択
が標準に設定していれば (PPGnm:REV=0) , PPGn 端子から PPGn のパルス波が ,
PPGm 端子から PPGm のパルス波が出力されます。PPG 出力端子入替え設定時は
(PPGnm:REV=1) , PPGn と PPGm の出力端子が入れ替わります。
• PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) にリロード値を設定して ,
PPG タイマの動作を許可すると (PPGCn:PEN0=1 かつ PPGCm: PEN1=1) , PPG ダウン
カウンタはカウント動作を開始します。
• PPG ダウンカウンタのカウント動作を停止する場合は , 両チャネルの PPG タイマの
動作を同時に禁止します (PPGCn: PEN0=0 かつ PPGCm: PEN1=0) 。PPG ダウンカウ
ンタのカウント動作は停止し , PPG 出力端子は "L" レベルの出力を保持します。
• 各チャネルの PPG ダウンカウンタがアンダフローを発生した場合は , PPG リロード
レジスタ (PRLLn/PRLHn, PRLLm/PRLHm) に設定したリロード値がアンダフローを
発生した PPG ダウンカウンタにリロードされます。
• アンダフローを発生すると , アンダフローを発生したチャネルのアンダフロー発生
フラグビットがセットされます (PPGCn:PUF0=1, PPGCm:PUF1=1) 。アンダフローを
発生したチャネル側で割込み要求が許可されていれば (PPGCn: PIE0=1, PPGCm:
PIE1=1) , 割込み要求が発生します。
< 注意事項 >
• PPGn が停止している状態で (PPGCn: PEN0=0) , PPGm を動作させないでください
(PPGCm: PEN1=1) 。
• PPG リロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) は , "L" レベル側 , "H" レベル
側とも同じ値を設定することを推奨します。
ただし , n = 4, 6, 8, A, C, E , m = n+1 です。
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第 17 章 8/16 ビット PPG タイマ
17.5 8/16 ビット PPG タイマの動作説明
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出力されるパルス幅は , "L" 幅 , "H" 幅とも各チャネルの PPG リロードレジスタの値に
1 を加えて , カウントクロック周期を掛けた値になります。
パルス幅の計算式を , 以下に示します。
PL=T × (Ln+1) × (Lm+1)
PH=T × (Hn+1) × (Hm+1)
PL: PPGm 端子の出力パルスの "L" 幅
PH: PPGm 端子の出力パルスの "H" 幅
Ln: PPG リロードレジスタ (PRLLn) の 8 ビット値
Hn: PPG リロードレジスタ (PRLHn) の 8 ビット値
Lm: PPG リロードレジスタ (PRLLm) の 8 ビット値
Hm: PPG リロードレジスタ (PRLHm) の 8 ビット値
T: カウントクロック周期
図 17.5-7 に , 8+8 ビット PPG 出力動作モードの出力波形を示します。
図 17.5-7 8+8 ビット PPG 出力動作モードの出力波形
動作禁止
動作開始
PPG 動作許可ビット
(PEN0, PEN1)
T × (L0 + 1) T × (H0 + 1)
PPGn 出力端子
PPGm 出力端子
T × (L0 + 1) × (L1+ 1)
T × (H0 + 1) × (H1 + 1)
Ln :PPG リロードレジスタ (PRLLn) の 8 ビット値
Hn :PPG リロードレジスタ (PRLHn) の 8 ビット値
Lm :PPG リロードレジスタ (PRLLm) の 8 ビット値
Hm:PPG リロードレジスタ (PRLHm) の 8 ビット値
T :カウントクロック周期
n = 4, 6, 8, A, C, E
m=n+1
382
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第 17 章 8/16 ビット PPG タイマ
17.6 8/16 ビット PPG タイマ使用上の注意
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17.6
8/16 ビット PPG タイマ使用上の注意
8/16 ビット PPG タイマを使用する場合は , 次の点に注意してください。
■ 8/16 ビット PPG タイマ使用上の注意
● タイムベースタイマ出力を使用した場合の 8/16 ビット PPG タイマへの影響
• タイムベースタイマの出力を 8/16 ビット PPG タイマのカウントクロック入力に使
用した場合 (PPGnm: PCM2 ∼ PCM0=111B, PCS2 ∼ PCS0=111B) , トリガ入力によっ
て PPG タイマが起動される最初のカウント周期 , またはストップ直後のカウント周
期にズレが生じることがあります。
• PPG ダウンカウンタのカウント動作中に , タイムベースタイマのカウンタをクリア
すると (TBTC: TBR=0) , カウント周期にズレが発生することがあります。
● 8 ビット PPG タイマを使用した場合の PPG リロードレジスタの設定
• "L" レベル側および "H" レベル側のパルス幅は , "L" 側レベルの PPG リロードレジス
タ (PRLLn, PRLLm) の値を PPG ダウンカウンタにリロードするタイミングで決定さ
れます。
• 8 ビット PPG 出力 2 チャネル独立動作モード , または 8+8 ビット PPG 出力動作モー
ドで8ビットPPGタイマを使用している場合, PPGリロードレジスタ (PRLLn/PRLHn,
PRLLm/PRLHm) は , ワード命令で "H" レベル側 , "L" レベル側を同時に設定してく
ださい。
バイト命令を使用した場合は , 予想外のパルスが発生する恐れがあります。
[ バイト命令使用による PPG リロードレジスタ書換え例 ]
PPG 端子の信号レベルが "H" → "L" に切り換わる直前に "L" レベル側の PPG リロード
レジスタ (PRLL) の値をバイト命令で書き換えてから , "H" レベル側の PPG リロードレ
ジスタ (PRLH) を書き換えた場合 , 一度だけ "L" 幅は書換え後の幅 , "H" 幅は書換え前
の幅のパルスが発生します。
図 17.6-1 に , バイト命令で PPG リロードレジスタを書き換えた場合の波形を示します。
ただし:n =4, 6, 8, A, C, E, m = n+1 です。
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第 17 章 8/16 ビット PPG タイマ
17.6 8/16 ビット PPG タイマ使用上の注意
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図 17.6-1 バイト命令で PPG リロードレジスタを書き換えた場合の波形
PRLL
A
PRLH
B
C
D
A+B
A+B
B+C
C+D
B
B
C+D
C + D リロード値更新
のタイミング
D
D
PPG 端子
A
B
A
C
*1
C
C
*2
*1:PPG リロードレジスタ (PRLL) の値を変更 (A → C)
*2:PPG リロードレジスタ (PRLH) の値を変更 (B → D)
● 16 ビット PPG タイマを使用した場合の PPG リロードレジスタの設定
PPGリロードレジスタ (PRLLn/PRLHn, PRLLm/PRLHm) は, ロングワード命令で設定す
るか , PPGn → PPGm (PRLLn/PRLHn → PRLLm/PRLHm) の順にワード命令で設定して
ください。
[16 ビット PPG 出力動作モードでのリロードタイミング ]
16 ビット PPG 出力動作モードの場合 , PPGn リロードレジスタに書き込んだリロード
値は一時的にテンポラリラッチに書き込まれ , PPGm リロードレジスタにリロード値
が書き込まれてから , PPGn リロードレジスタ (PRLLn, PRLHn) に転送されます。した
がって , PPGm のリロード値を設定する場合は , PPGn のリロード値も同時に設定する
か , PPGm のリロード値を設定する前に PPGn のリロード値を設定しておく必要があ
ります。
図 17.6-2 に , 16 ビット PPG 出力動作モードの場合のリロードタイミングを示します。
図 17.6-2 16 ビット PPG 出力動作モードでのリロードタイミング
PPGn の
リロード値
16 ビット PPG 出力動作モード
以外での PPGn への書込み
16 ビット PPG 出力動作モードのみ
テンポラリラッチ
PPGm の
リロード値
PPGm へ
の書込み
PPGm への書込みに
同期して転送
PPG リロードレジスタ
(PRLLn, PRLHn)
PPG リロードレジスタ
(PRLLm, PRLHm)
n =4, 6, 8, A, C, E
m = n+1
384
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第 18 章
DTP/ 外部割込み
DTP/ 外部割込みの機能と動作について説明しま
す。
18.1 DTP/ 外部割込みの概要
18.2 DTP/ 外部割込みのブロックダイヤグラム
18.3 DTP/ 外部割込みの構成
18.4 DTP/ 外部割込みの動作説明
18.5 DTP/ 外部割込み使用上の注意
18.6 DTP/ 外部割込み回路のプログラム例
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385
第 18 章 DTP/ 外部割込み
18.1 DTP/ 外部割込みの概要
18.1
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DTP/ 外部割込みの概要
DTP/ 外部割込みは , 外部の周辺装置が発生する割込み要求またはデータ転送要求を
CPU に伝達し , 外部割込み要求を発生し , DMA/ 拡張インテリジェント I/O サービス
(EI2OS) を起動します。
■ DTP/ 外部割込み機能
外部の周辺装置からの割込み要求は , 周辺機能の割込みと同様に , 外部割込みの発生や ,
DMA/ 拡張インテリジェント I/O サービス (EI2OS) の起動を行います。
割込み制御レジスタで拡張インテリジェント I/O サービス (EI2OS) を禁止に設定 (ICR00 ∼
ICR15: ISE=0) しており , DMA イネーブルレジスタで DMA 転送 (DER: EN=0) を禁止に
設定している場合は , 外部割込み機能が有効になり , 割込み処理に分岐します。
DMA または EI2OS を許可に設定している場合は , DTP 機能が有効となって , DMA ま
たは EI2OS による自動データ転送が行われ , 指定回数のデータ転送終了後に割込み処
理に分岐します。
表 18.1-1 に DTP/ 外部割込みの概要を示します。
表 18.1-1 DTP/ 外部割込みの概要
外部割込み
入力端子
DTP 機能
8 本 : INT8 ∼ INT15 (INT9R ∼ INT11R)
検出レベル設定レジスタ (ELVR) にて , 端子ごとに設定
割込み要因
"H" レベル / "L" レベル /
立上りエッジ / 立下りエッジの入力
"H" レベル / "L" レベルの入力
割込み番号
#26(1AH), #28(1CH)
割込み制御
DTP/ 外部割込み許可レジスタ (ENIR) による , 割込み要求出力の許可または禁止
割込みフラグ
DTP/ 外部割込み要因レジスタ (EIRR) による , 割込み要因の保持
処理選択
DMA と EI2OS を禁止に設定
(DER:EN=0 かつ ICR00 ∼ ICR15: ISE=0)
DMA または EI2OS を許可に設定
(DER:EN=1 または ICR00 ∼ ICR15:
ISE=1)
処理
外部割込み処理へ分岐
DMA または EI2OS によるデータ自動転
送 , 指定回数処理後 , 割込み処理へ分岐
386
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第 18 章 DTP/ 外部割込み
18.2 DTP/ 外部割込みのブロックダイヤグラム
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DTP/ 外部割込みのブロックダイヤグラム
18.2
DTP/ 外部割込みのブロックダイヤグラムを以下に示します。
■ DTP/ 外部割込みのブロックダイヤグラム
図 18.2-1 DTP/ 外部割込みのブロックダイヤグラム
検出レベル設定レジスタ(ELVR1)
LB15 LA15 LB14 LA14 LB13 LA13 LB12 LA12
レベル・エッジ
セレクタ
端子
レベル・エッジ
セレクタ
部
デ
ー
タ
バ
ス
内
レベル・エッジ
セレクタ
端子
レベル・エッジ
セレクタ
端子
レベル・エッジ
セレクタ
INT9
INT13
レベル・エッジ
セレクタ
端子
レベル・エッジ
セレクタ
INT10
INT14
端子
端子
INT11
INT15
端子
LB11 LA11 LB10 LA10 LB9 LA9 LB8 LA8
INT12
端子
レベル・エッジ
セレクタ
INT8
DTP/外部割込み入力検出回路
ER15 ER14 ER13 ER12 ER11 ER10 ER9 ER8
割込み要求
信号
割込み要求
信号
EN15 EN14 EN13 EN12 EN11 EN10 EN9 EN8
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DTP/外部割込み
要因レジスタ(EIRR1)
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DTP/外部割込み許可
レジスタ(ENIR1)
387
第 18 章 DTP/ 外部割込み
18.2 DTP/ 外部割込みのブロックダイヤグラム
MB90350E Series
● DTP/ 外部割込み入力検出回路
外部の周辺装置が発生する割込み要求またはデータ転送要求を検出します。
検出レベル設定レジスタで設定したレベルまたはエッジが検出された端子に対応する
割込み要求フラグを "1" にセットします (EIRR: ER)。
● 検出レベル設定レジスタ (ELVR1)
検出レベル設定レジスタでは , DTP/ 外部割込みの要因発生の条件となる外部周辺装置
からの入力信号のレベルまたはエッジを設定します。
● DTP/ 外部割込み要因レジスタ (EIRR1)
DTP/ 外部割込みの要因を保持するレジスタです。
DTP/ 外部割込み端子に有効な信号の入力があった場合に , 対応する DTP/ 外部割込み
要求フラグビットが "1" にセットされます。
● DTP/ 外部割込み許可レジスタ (ENIR1)
DTP/ 外部割込み許可レジスタ (ENIR) では , 外部周辺装置の DTP/ 外部割込み要求を許
可または禁止に設定します。
■ 端子の詳細と割込み番号
表 18.2-1 に , DTP/ 外部割込みで使用する端子 , 割込み番号を示します。
表 18.2-1 DTP/ 外部割込みで使用する端子 , 割込み番号
端子
チャネル
P00
INT8
P01 / P42
INT9 / INT9R
P02 / P32
INT10 / INT10R
P03 / P12
INT11 / INT11R
P04
INT12
P05
INT13
P06
INT14
P07
INT15
割込み番号
DMA 番号
#26(1AH)
3
#28(1CH)
4
INT9 ∼ INT11 / INT9R ∼ INT11R は外部割込み要因選択レジスタ (EISSR) で選択
されます。
388
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第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
MB90350E Series
18.3
DTP/ 外部割込みの構成
DTP/ 外部割込みの端子 , 割込み要因 , レジスタの一覧および詳細を記載します。
■ DTP/ 外部割込みの端子
DTP/ 外部割込みで使用する端子は , 汎用入出力ポートと兼用の端子です。
表 18.3-1 に , DTP/ 外部割込みの端子を示します。
表 18.3-1 DTP/ 外部割込みの端子
端子名
端子機能
DTP/ 外部割込みの使用に必要な端子
の設定
P00/INT8/AD00
P01/INT9/AD01
P02/INT10/AD02
P03/INT11/AD03
P04/INT12/AD04
汎用入出力ポート /
DTP 外部割込み入力 /
アドレス・データバス下位入出力
P05/INT13/AD05
• 外部割込み要因選択レジスタ
(EISSR) を "0" に設定
• ポート方向レジスタ (DDR0) で入力
ポートに設定
( 注意事項 ) シングルチップモードで
のみ使用可能
P06/INT14/AD06
P07/INT15/AD07
P42/
INT9R/
RX1/
IN6
汎用入出力ポート /
DTP 外部割込み入力 /
CAN1 入力 Rx1/
インプットキャプチャ入力 IN6
P32/
INT10R/
WR1/WR
汎用入出力ポート /
DTP 外部割込み入力 /
ライトストローブ出力 /
CAN2 入力 Rx2
P12/
INT11R/
AD10/
SIN3
汎用入出力ポート /
DTP 外部割込み入力 /
アドレスデータバス上位入出力 /
UART3 入力 SIN3
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• 外部割込み要因選択レジスタ
(EISSR) を "1" に設定
• ポート方向レジスタ (DDR) で入力
ポートに設定
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389
第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
MB90350E Series
■ DTP/ 外部割込みのレジスタと初期値の一覧
図 18.3-1 DTP/ 外部割込みのレジスタと初期値の一覧
ENIR1
初期値
bit
7
アドレス: 0000CA H
EN15
bit
EIRR1
アドレス: 0000CB H
15
ELVR1
bit
ER15
7
アドレス: 0000CC H LB11
ELVR1
bit
15
bit
アドレス: 0000CE H
390
5
EN14 EN13
14
13
4
3
2
1
0
EN12
EN11
EN10
EN9
EN8
12
11
10
9
8
ER10
ER9
ER8
ER14 ER13 ER12
ER11
6
5
4
3
2
1
0
LA11
LB10
LA10
LB9
LA9
LB9
LA8
14
13
12
11
10
9
8
LA15
LB14
LA14
LB13
LA13
LB12
LA12
7
6
5
4
3
2
1
0
-
-
-
-
アドレス: 0000CD H LB15
EISSR
6
INT11R INT10R
INT9R
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-
00000000B
XXXXXXXXB
00000000B
00000000B
00000000B
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第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
MB90350E Series
18.3.1
DTP/ 外部割込み要因レジスタ (EIRR1)
DTP/ 外部割込みの要因を保持するレジスタです。
DTP/ 外部割込み端子に有効な信号の入力があった場合に , 対応する割込み要求フラ
グビットが "1" にセットされます。
■ DTP/ 外部割込み要因レジスタ (EIRR1)
図 18.3-2 DTP/ 外部割込み要因レジスタ (EIRR1)
bit 15 14 13 12 11 10
アドレス
EIRR1:0000CBH ER15 ER14 ER13 ER12 ER11 ER10
9
8
ER9
ER8
R/W R/W R/W R/W R/W R/W R/W R/W
初期値
XXXXXXXB
bit15~bit8
ER15~ER8
R/W :リード/ライト可能
X :不定
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0
1
DTP/外部割込み要求フラグビット
読出し時
書込み時
DTP/外部割込み入力なし ERビットのクリア
DTP/外部割込み入力あり 影響なし
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391
第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
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表 18.3-2 DTP/ 外部割込み要因レジスタ (EIRR) の機能
ビット名
機 能
DTP/ 外部割込み端子に , 検出レベル設定レジスタの検出条件選択ビット
(ELVR: LB, LA) で設定したエッジまたはレベル信号が入力された場合に ,
"1" にセットされます。
"1" にセットされた場合 : DTP/ 外部割込み要求許可ビット (ENIR: EN) を
"1" に設定している場合は , 対応する DTP/ 外部
割込みチャネルの割込み要求が発生します。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
• リードモディファイライト (RMW) 系命令の読出し時には , "1" が読
み出されます。
• 複数の DTP/ 外部割込み要求が許可されている場合は (ENIR: EN=1),
bit15 ER15 ∼ ER8 :
割込みを受け付けたチャネルのビットだけをクリアするようにして
∼ DTP/ 外部割込み
ください (EIRR: ER=0)。それ以外のビットを無条件にクリアするこ
bit8 要求フラグビット
とは避けてください。
• DTP/ 外部割込み要因ビット (EIRR:ER) の値は , 対応する DTP/ 外部割
込み許可ビット (ENIR:EN) が "1" に設定されているときのみ有効で
す。DTP/ 外部割込みが許可されていない状態 (ENIR:EN=0) では ,
DTP/ 外部割込み要因の有無にかかわらず DTP/ 外部割込み要因ビッ
トがセットされる可能性があります。
• DTP/ 外部割込みを許可 (ENIR:EN=1) する直前に , 対応する DTP/ 外
部割込み要因ビット (EIRR:ER) をクリアしてください。
〔参考〕
DMA 転送または拡張インテリジェント I/O サービス (EI2OS) が起動さ
れた場合は , 1 データの転送が終了した時点で対応する割込み要求フラ
グビットが自動的にクリアされます (EIRR: ER=0)。
392
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第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
MB90350E Series
18.3.2
DTP/ 外部割込み許可レジスタ (ENIR1)
DTP/ 外部割込み許可レジスタ (ENIR1) では , 外部周辺装置の DTP/ 外部割込み要求
を許可または禁止に設定します。
■ DTP/ 外部割込み許可レジスタ (ENIR1)
図 18.3-3 DTP/ 外部割込み許可レジスタ (ENIR1)
bit
アドレス
7
6
5
4
3
2
1
ENIR1:0000CAH EN15 EN14 EN13 EN12 EN11 EN10 EN9
R/W
R/W :リード/ライト可能
R/W
R/W
R/W
R/W
R/W
R/W
0
EN8
R/W
初期値:00000000B
bit7~bit0
EN15~EN8
0
DTP/外部割込み要求許可ビット
DTP/外部割込み禁止
1
DTP/外部割込み許可
:初期値
表 18.3-3 DTP/ 外部割込み許可レジスタ (ENIR1) の機能
ビット名
bit7
∼
bit0
機 能
DTP/ 外部割込みチャネルに対して , DTP/ 外部割込み要求を許可または
禁止に設定します。
DTP/ 外部割込み要求許可ビット (ENIR: EN) と DTP/ 外部割込み要求フ
ラグビット (EIRR: ER) が "1" である場合に , 対応する DTP/ 外部割込み
端子の割込み要求が発生します。
EN15 ∼ EN8:
( 注意事項 )
DTP/ 外部割込み
DTP/ 外部割込みを許可 (ENIR:EN=1) する直前に , 対応する DTP/ 外
要求許可ビット
部割込み要因ビット (EIRR:ER) をクリアしてください。
〔参考〕
DTP/ 外部割込み要求許可ビットの設定にかかわらず , DTP/ 外部割込
み端子の状態は ポートデータレジスタにより , 直接読み出せます。
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第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
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表 18.3-4 DTP/ 外部割込み端子と割込み要求フラグビット , 割込み許可ビットの対応
394
DTP/ 外部割込み端子
DTP/ 外部割込み要求
フラグビット
DTP/ 外部割込み要求
許可ビット
INT8
ER8
EN8
INT9 / INT9R
ER9
EN9
INT10 / INT10R
ER10
EN10
INT11 / INT11R
ER11
EN11
INT12
ER12
EN12
INT13
ER13
EN13
INT14
ER14
EN14
INT15
ER15
EN15
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第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
MB90350E Series
検出レベル設定レジスタ 1 (ELVR1)
18.3.3
検出レベル設定レジスタ 1 は , DTP/ 外部割込み端子の割込み要因となる入力信号レ
ベルまたはエッジを設定します。
■ 検出レベル設定レジスタ 1 (ELVR1)
図 18.3-4 検出レベル設定レジスタ 1 (ELVR1)
アドレス
ELVR1:0000CCH
bit 15
13
14
12
11
10
9
8
7
6
5
4
3
2
LB15 LA15 LB14 LA14 LB13 LA13 LB12 LA12 LB11 LA11 LB10 LA10 LB9 LA9
1
LB8
0
LA8
初期値
0000000000000000B
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
bit15~bit0
LB15,LA15,LB14,LA14,
LB13,LA13,LB12,LA12,
LB11,LA11,LB10,LA10,
LB9 ,LA9 ,LB8 ,LA8
0
0
0
1
1
0
R/W:リード/ライト可能
:初期値
1
1
検出条件選択ビット
"L"レベル検出
"H"レベル検出
立上りエッジ検出
立下りエッジ検出
表 18.3-5 検出レベル設定レジスタ 1: (ELVR1) の機能
ビット名
bit15
∼
bit0
機 能
DTP/ 外部割込み端子に対して , 割込み要因の発生の条件となる外部周辺
装置からの入力信号のレベルまたはエッジを設定します。
外部割込みの場合は 2 種類のレベルまたは 2 種類のエッジから , DMA も
LB15 ∼ LB8,
LA15 ∼ LA8: しくは EI2OS の場合は , 2 種類のレベルから選択します。
検出条件選択 〔参考〕
設定した検出信号が , DTP/ 外部割込み端子に入力されると , DTP/ 外部
ビット
割込み要求を禁止に設定していても (ENIR: EN=0), DTP/ 外部割込み要
求フラグビットが "1" にセットされます。
表 18.3-6 検出レベル設定レジスタ 1 と各チャネルの対応
DTP/ 外部割込み端子
レジスタ名
ビット名
INT8
LB8, LA8
INT9 / INT9R
LB9, LA9
INT10 / INT10R
LB10, LA10
INT11 / INT11R
LB11, LA11
ELVR1
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INT12
LB12, LA12
INT13
LB13, LA13
INT14
LB14, LA14
INT15
LB15, LA15
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395
第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
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< 注意事項 >
本レジスタの設定変更を行った場合 , 割込み要因フラグがセットされる場合があります。
このため , 本レジスタの設定変更を行う場合は , 割込みを禁止 (ENIR0/ENIR1 の対応する
ビットを "0" に設定 ) した状態で行ってください。
また, 本レジスタ設定変更後に割込みを許可(ENIR0/ENIR1の対応するビットを"1"に設定)
する前には , 必ず割込み要因フラグビット (EIRR0/EIRR1 の対応するビット ) をクリアし
てください。
396
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第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
MB90350E Series
DTP/ 外部割込み要因選択レジスタ (EISSR)
18.3.4
本レジスタの設定により , 外部割込み端子の割当てを最大 3 本まで変更することが
できます。これにより , 外部バス使用時にも外部割込みが可能となります。また ,
CAN ウェイクアップなどの機能を実現します。
■ 外部割込み要因の選択
外部割込み端子は , 標準では INT15 ∼ INT8 に割り当てられ , ポート 0/ 外部バスと端子
を兼用しています。外部バスモード時にはポート 0 を外部割込み端子として使用でき
ませんが , INT11 ∼ INT9 に限りそれぞれ別の端子 (INT11R ∼ INT9R) に割り当てるこ
とでこれらの外部割込みを使用できます。端子の切換えは , 外部割込み要因選択レジス
タ (EISSR) によって行います。また , INT9R は CAN 入力端子などと機能を兼用してい
ますので , CAN ウェイクアップなどの機能が実現できます。INT11R ∼ INT9R の端子
機能につきましては表 18.3-8 を参照してください。
図 18.3-5 DTP/ 外部割込み要因選択レジスタ (EISSR)
bit 7
アドレス
EISSR:0000CEH -
3
2
1
0
INT INT INT
- - - 11R 10R 9R -
R/W R/W R/W R/W R/W R/W R/W R/W
6
5
4
初期値
00000000B
bit3~bit1
R/W:リード/ライト可能
X
: 不定
:初期値
INT11R~INT9R
0
1
外部割込み要因選択ビット
端子INT11~INT9(Port0)を外部割込み要因とする
端子INT11R~INT9Rを外部割込み要因とする
INT11R ∼ INT9R の端子割当ては表 18.3-8 を参照してください。
表 18.3-7 DTP/ 外部割込み要因レジスタ (EISSR) の機能
ビット名
bit7
∼
bit4,
bit0
bit3
∼
bit1
機 能
予約ビット
本ビットは必ず "0" に設定するようにしてください。
INT11R ∼ INT9R:
外部割込み要因
選択ビット
INT11R ∼ INT9R のビットを "1" に設定すると対応する外部割込み
要因 ( 上位 8 ビット ) の入力端子は INT11R ∼ INT9R に割り当てら
れます。
"0" に設定した場合 : 上位 8 ビットの外部割込み要因は INT15 ∼
INT8 端子に割り当てられます。
"1" に設定した場合 : 上位 8 ビットの外部割込み要因は INT15R ∼
INT8R 端子に割り当てられます。
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397
第 18 章 DTP/ 外部割込み
18.3 DTP/ 外部割込みの構成
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表 18.3-8 外部割込み要因選択 ( 上位 8 ビット )
398
"1"
EISSR ビット
"0"( 初期値 )
INT9R
INT9 :P01
INT9R :P42 (RX1/IN6)
INT10R
INT10:P02
INT10R:P32
INT11R
INT11:P03
INT11R:P12 (SIN3)
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第 18 章 DTP/ 外部割込み
18.4 DTP/ 外部割込みの動作説明
MB90350E Series
DTP/ 外部割込みの動作説明
18.4
DTP/ 外部割込みには , 外部割込み機能と DTP 機能があります。各機能の設定と動
作について説明します。
■ DTP/ 外部割込みの設定
DTP/ 外部割込みを使用するには , 図 18.4-1 の設定が必要です。
図 18.4-1 DTP/ 外部割込みの設定
bit15 14
ICR割込み制御レジスタ
外部割込み/DTP(DMA)の場合
DTP(EI2OS)の場合
13
12
11
10
9 bit8 bit7 6
5
4
3
2
1 bit0
ICS3 ICS2 ICS1 ICS0 ISE IL2 IL1 IL0 ICS3 ICS2 ICS1 ICS0 ISE IL2 IL1 IL0
- -
◎ ◎
-
◎
-
◎
0
1
◎
◎
◎
◎
◎
◎
- -
◎ ◎
-
◎
-
◎
0
1
◎
◎
◎
◎
◎
◎
DER
EN15 EN14 EN13 EN12 EN11 EN10 EN9 EN8 EN7 EN6 EN5 EN4 EN3 EN2 EN1 EN0
(DMAイネーブルレジスタ)
2
DTP(EI OS)の場合 - - - - - - - - - - - 0
0 - - -
DTP(DMA)の場合 - - - - - - - - - - - 1
1 - - -
ENIR1
EN15 EN14 EN13 EN12 EN11 EN10 EN9 EN8
○ ○
EIRR1
○
○ ○
○
○
ER15 ER14 ER13 ER12 ER11 ER10 ER9 ER8
◎ ◎
ELVR1
○
◎
◎
◎ ◎
◎
◎
LB15 LA15 LB14 LA14 LB13 LA13 LB12 LA12 LB11 LA11 LB10 LA10 LB9 LA9 LB8 LA8
◎ ◎
◎
◎
◎ ◎
◎
◎
◎ ◎
◎
◎
◎ ◎
◎
◎
DDRポート方向レジスタ
DTP/外部割込み入力に使用する端子に対応するビットを"0"に設定
-
◎
○
0
1
:未定義ビット
:使用ビット
:使用する端子に対応するビットに"1"を設定
:"0"を設定
:"1"を設定
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399
第 18 章 DTP/ 外部割込み
18.4 DTP/ 外部割込みの動作説明
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● 設定の手順
DTP/ 外部割込みを使用する場合は , 次の手順で各レジスタの設定を行ってください。
1. 外部割込み入力として使用する端子と使用する汎用入出力ポートを入力ポートに
設定する。
2. 使用する DTP/ 外部割込みチャネルに対応する割込み要求許可ビットを "0" に設定し
ます (ENIR: EN)。
3. 使用する DTP/ 外部端子に対応する検出条件選択ビットで , 検出するエッジまたはレ
ベルを設定します (ELVR: LA, LB)。
4. 使用する DTP/ 外部割込みチャネルに対応する割込み要求フラグビットを "0" に設定
します (EIRR: ER)。
5. 対応する割込み要求許可ビットを "1" に設定します (ENIR: EN)。
• DTP/ 外部割込みのレジスタの設定は , 外部割込み要求を禁止に (ENIR: EN=0) 設
定してから行います。
• DTP/ 外部割込み要求を許可 (ENIR: EN=1) する場合は , 先に対応する DTP/ 外部
割込み要求フラグビットをクリア (EIRR: ER=0) する必要があります。これは , レ
ジスタ設定時に誤って割込み要求が発生するのを防ぐためです。
● 外部割込み機能と DTP 機能の選択
外部割込み機能と DTP 機能のどちらが実行されるかは , 対応する割込み制御レジスタ
の EI2OS 許可ビット (ICR00 ∼ ICR15: ISE) の設定および DMA イネーブルレジスタ
(DER:EN) の設定によって決定されます。
ISE ビットを "1" に設定した場合は拡張インテリジェント I/O サービス (EI2OS) が , EN
ビットを "1" に設定した場合は DMA 転送が許可されます。
ISE ビットと EN ビットを "0" に設定した場合は , EI2OS および DMA 転送は禁止され ,
外部割込み機能が実行されます。
< 注意事項 >
• 1 つの割込み制御レジスタに割り当てられている割込み要求は , すべて割込みレベル
(IL2 ∼ IL0) が同じになります。
• 1 つの割込み制御レジスタに複数の割込み要求が割り当てられている場合 , そのうちの
1 つで EI2OS を使用すると , ほかの割込み要求は使用できません。
400
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第 18 章 DTP/ 外部割込み
18.4 DTP/ 外部割込みの動作説明
MB90350E Series
■ DTP/ 外部割込み動作
表 18.4-1 に , DTP/ 外部割込みの制御ビットと割込み要因を示します。
表 18.4-1 DTP/ 外部割込みの制御ビットと割込み要因
DTP/ 外部割込み
割込み要求フラグビット
EIRR1: ER15 ∼ ER8
割込み要求許可ビット
ENIR1: EN15 ∼ EN8
割込み要因
INT15 ∼ INT8, INT11R ∼ INT9R 端子への有効エッジ / レベルの入力
DTP/ 外部割込みの割込み要求が割込みコントローラに対して出力された場合 , 割込み
制御レジスタの EI2OS 許可ビット (ICR00 ∼ ICR15: ISE) と DMA イネーブルレジスタ
(DER:EN) を "0" に設定している場合は , 割込み処理が実行されます。どちらかを "1"
に設定している場合は , 拡張インテリジェント I/O サービス (EI2OS) もしくは DMA 転
送が実行されます。
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401
第 18 章 DTP/ 外部割込み
18.4 DTP/ 外部割込みの動作説明
MB90350E Series
図 18.4-2 に , DTP/ 外部割込みの動作を示します。
図 18.4-2 DTP/ 外部割込みの動作
DTP/外部割込み回路
ほかの要求 割込みコントローラ
ELVR
ICR YY
EIRR
CMP
ICR
XX
ENIR
CPU
IL
CMP
割込み処理
ILM
要因
DMA起動
DTP/外部割込み
要求発生
メモリ 周辺データ転送
ディスクリプタ更新
割込みコントローラ
受付け判定
ディスクリプタ
データカウンタ
CPU割込み
受付け判定
=0
割込み処理
≠0
再設定または停止
割込み処理
マイクロプログラム
起動
DTP処理から復帰
DMA処理(DTP処理)
から復帰
1
DER:EN
EI2OS起動
0
メモリ 周辺データ転送
1
ICR:ISE
ディスクリプタ更新
0
外部割込みを起動
ディスクリプタ
データカウンタ
処理と割込みフラグクリア
=0
割込み処理
≠0
再設定または停止
外部割込みから復帰
DTP処理から復帰
2
<注意事項> DMAとEI OSを同時に使用しないでください。
402
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EI2OS処理(DTP処理)
から復帰
CM44-10140-5
第 18 章 DTP/ 外部割込み
18.4 DTP/ 外部割込みの動作説明
MB90350E Series
外部割込み機能
18.4.1
DTP/ 外部割込み機能には , DTP/ 外部割込み端子での信号 ( エッジまたはレベル ) の
検出により , 割込み要求を発生させる外部割込み機能があります。
■ 外部割込み機能
• DTP/ 外部割込み端子に , 検出レベル設定レジスタで設定した信号 ( エッジまたはレ
ベル ) が検出されると , DTP/ 外部割込み要因レジスタの割込み要求フラグビット
(EIRR: ER) が "1" にセットされます。
• 割込み要求フラグビットが "1" にセットされた場合に , DTP/ 外部割込み許可レジス
タの割込み要求許可ビットを許可に設定していると (ENIR: EN=1), 割込みコント
ローラに対して , 割込み要求の発生を通知します。
• 割込みコントローラで , ほかの割込み要求よりも割込み優先順位が高いと判定され
た場合は , 割込み要求が発生します。
• CPU では , コンディションコードレジスタの割込みレベルマスクビット (CCR: ILM)
と割込み要求のレベル (ICR00 ∼ ICR15: IL) が比較され , 割込み要求レベルが ILM よ
り高く , 割込み許可ビットが許可に設定されていた場合は (PS: CCR: I=1), 現在実行
中の命令の終了後に , 割込み処理が実行され , 割込み処理に分岐します。
• 割込み処理で対応する DTP/ 外部割込み要求フラグビットに "0" を設定し , DTP/ 外
部割込み要求をクリアしてください。
< 注意事項 >
• DTP/ 外部割込み要求フラグビット (EIRR: ER) は , 対応する DTP/ 外部割込み要求許可
ビット (ENIR: EN) の設定にかかわらず , DTP/ 外部割込み起動要因が発生すると "1" に
セットされます。
• 割込み処理が起動された場合は , 起動要因となった DTP/ 外部割込み要求フラグビット
をクリアしてください。DTP/ 外部割込み要求フラグビットが "1" のままでは割込みか
ら復帰できません。クリアする場合は , 受け付けられている DTP/ 外部割込み要因以外
のフラグビットをクリアしないように注意してください。
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403
第 18 章 DTP/ 外部割込み
18.4 DTP/ 外部割込みの動作説明
MB90350E Series
DTP 機能
18.4.2
DTP/ 外部割込みには , 外部の周辺装置からの信号を DTP/ 外部割込み端子から検出
し , DMA 転送もしくは拡張インテリジェント I/O サービスを起動する DTP 機能があ
ります。
■ DTP 機能
DTP/ 外部割込み機能の検出レベル設定レジスタで設定した信号レベルの検出により ,
DMA 転送もしくは拡張インテリジェント I/O サービス (EI2OS) を起動します。
• DMA 転送が許可 (DER:EN=1) されていれば , 割込み要求が受け付けられた時点で
DMA を起動し , データ転送を開始します。
• EI2OS の動作が許可 (ICR00 ∼ ICR15: ISE=1) されていれば , 割込み要求が受け付け
られた時点で EI2OS を起動し , データ転送を開始します。
• 1 データの転送が終了するとディスクリプタの更新などが行われ , DTP/ 外部割込み
要求フラグビットがクリアされて , DTP/ 外部割込み端子からの次の要求に備えま
す。
• DMA/EI2OS による転送がすべて終了すると , 割込み処理に分岐します。
図 18.4-3 外部周辺装置とのインタフェース例 ( シングルチップモードで EI2OS を利用する場合 )
"H"レベル要求(ELVR1:LBx, LAx=01 B)
INT0端子への入力
(DTP要因)
CPU内部動作
ディスクリプタ
選択,読出し
外部接続の
周辺装置
ディスクリプタ
更新
内部データバス
リード・
ライト動作*2
データ転送要求
DTP要因*1
INT
DTP/
外部割込み
回路
割込み
要求
CPU
(EI2OS)
内部メモリ
*1:転送開始後,3マシンクロック以内に取り下げる
*2:拡張インテリジェントI/Oサービスが「周辺機能→内部メモリ転送」の場合
404
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第 18 章 DTP/ 外部割込み
18.5 DTP/ 外部割込み使用上の注意
MB90350E Series
18.5
DTP/ 外部割込み使用上の注意
DTP/ 外部割込みを使用する際は , 以下の点にご注意ください。
■ 使用上の注意
● DTP 機能を使用する場合の外部に接続する周辺装置の条件
• DTP 機能を使用する場合は , 転送が行われたことにより自動的にデータ転送要求を
クリアする周辺装置であることが必要です。
• 転送動作を開始してから 3 マシンクロック以内で転送要求信号をインアクティブに
してください。アクティブにしたままの場合 , DTP/ 外部割込みでは , 次の転送要求
が発生したものとして扱ってしまいます。
● 外部割込みの入力極性について
• 検出レベル設定レジスタでエッジ検出を設定している場合は , データシート記載の
エッジを検出するための最小パルス幅が必要です。データシートを参照してくださ
い。
• 検出レベル設定レジスタでレベル検出を設定している場合は , 割込み要因となるレ
ベルが入力されると , DTP/ 外部割込み要因レジスタ内部の要因 F/F が "1" にセット
され , 図 18.5-1 に示すように要因が保持されます。
要因 F/F に要因が保持された場合は , DTP/ 外部割込み要因が取り下げられても , 割込
み要求許可状態 (ENIR: EN=1) であれば , 割込みコントローラへの要求はアクティブの
ままです。割込みコントローラへの要求を取り下げるには割込み要求フラグビット
(EIRR: ER)をクリアして, 図 18.5-2 に示すように要因F/Fをクリアする必要があります。
図 18.5-1 レベル設定の場合の要因保持回路のクリア
DTP/
外部割込み要因
DTP/割込み入力
検出回路
要因F/F
(EIRRレジスタ)
許可ゲート
割込み
コントローラへ
(割込み要求)
クリアしない限り要因を保持し続ける
図 18.5-2 割込み要求許可の場合の DTP/ 外部割込み要因と割込み要求
DTP/外部割込み要因
("H"レベル検出の場合)
割込み要因の取下げ
割込みコントローラ
への割込み要求
要因F/Fのクリアによってインアクティブとなる
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405
第 18 章 DTP/ 外部割込み
18.5 DTP/ 外部割込み使用上の注意
MB90350E Series
● 割込みに関する注意
• 外部割込み機能として使用している場合は, DTP/外部割込み要求フラグビットが"1"
にセットされ (EIRR: ER), DTP/ 外部割込み要求を許可に設定した状態 (ENIR: EN=1)
では , 割込み処理から復帰できません。割込み処理内で必ず DTP/ 外部割込み要求フ
ラグビットを "0" に設定してください (EIRR: ER)。
• 検出レベル設定レジスタでレベル検出を設定している場合は , 割込み要因となるレ
ベルが入力されたままであれば , DTP/ 外部割込み要求フラグビットをクリアしても
(EIRR: ER=0) すぐに再セットされます。必要に応じて DTP/ 外部割込み要求を禁止
するか (ENIR: EN=0), 割込み要因そのものを解消してください。
406
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CM44-10140-5
第 18 章 DTP/ 外部割込み
18.6 DTP/ 外部割込み回路のプログラム例
MB90350E Series
18.6
DTP/ 外部割込み回路のプログラム例
DTP/ 外部割込み機能のプログラム例を示します。
■ DTP/ 外部割込み機能のプログラム例
● 処理仕様
INT0 端子に入力されるパルスの立上りエッジを検出して外部割込みを発生します。
● コーディング例
ICR07
EQU
; 割込み制御レジスタ ICR7
0000B7H
DDR7
EQU
000017H
; ポート 7 方向レジスタ
ENIR0
EQU
0000C6H
;DTP/ 外部割込み許可レジスタ 0
EIRR0
EQU
0000C7H
;DTP/ 外部割込み要因レジスタ 0
ELVR0L EQU
0000C8H
; 検出レベル設定レジスタ 0: L
ELVR0H EQU
0000C9H
; 検出レベル設定レジスタ 0: H
ADER7
EQU
00000DH
;Port7 アナログ入力許可レジスタ
ER0
EQU
EIRR0:0
;INT0 割込み要求フラグビット
EN0
EQU
ENIR0:0
;INT0 割込み要求許可ビット
;--------- メインプログラム ------------------------------------CODE
CSEG
; スタックポインタ (SP) などは初期化済みとする
START:
MOV
I:ADER7,#00000000B
;Port7 のアナログ入力を禁止に設定
MOV
I:DDR7,#00000000B
;DDR7 を入力ポートに設定
AND
CCR,#0BFH
; 割込み禁止
MOV
I:ICR07,#00H
; 割込みレベル 0( 最強 )
CLRB
I:EN0
;ENIR で INT0 を禁止
MOV
I:ELVR0L,#00000010B ;INT0 は , 立上りエッジ選択
CLRB
I:ER0
;EIRR で INT0 の割込み要求フラグ
; クリア
SETB
I:EN0
;ENIR で INT0 の割込み要求許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
I:ER0
; 割込み要求フラグをクリア
・
ユーザ処理
・
RETI
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; 割込み処理からの復帰
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407
第 18 章 DTP/ 外部割込み
18.6 DTP/ 外部割込み回路のプログラム例
CODE
MB90350E Series
ENDS
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
VECT
; 割込み番号 #26(1AH) にベクタを設定
ORG
00FF94H
DSL
WARI
ORG
DSL
00FFDCH
START
; リセットベクタ設定
DB
ENDS
END
00H
; シングルチップモードに設定
START
■ DTP 機能のプログラム例
● 処理仕様
• INT0 端子に入力される信号の "H" レベルを検出して拡張インテリジェント I/O サー
ビス (EI2OS) の ch.0 を起動します。
• DTP 処理 (EI2OS) で RAM 上のデータをポート 0 に出力します。
● コーディング例
ICR07
EQU
0000B7H
;DTP/ 外部割込み制御レジスタ
DDR0
EQU
000010H
; ポート 0 方向レジスタ
DDR7
EQU
000017H
; ポート 7 方向レジスタ
ENIR0
EQU
0000C6H
;DTP/ 外部割込み許可レジスタ 0
EIRR0
EQU
0000C7H
;DTP/ 外部割込み要因レジスタ 0
ELVR0L EQU
0000C8H
; 検出レベル設定レジスタ 0: L
ELVR0H EQU
0000C9H
; 検出レベル設定レジスタ 0: H
ADER7
EQU
00000DH
;Port7 アナログ入力許可レジスタ
ER0
EQU
EIRR:0
;INT0 割込み要求フラグビット
EN0
;
EQU
ENIR:0
;INT0 割込み要求許可ビット
BAPL
EQU
000100H
; バッファアドレスポインタ下位
BAPM
EQU
000101H
; バッファアドレスポインタ中位
BAPH
EQU
000102H
; バッファアドレスポインタ上位
ISCS
EQU
000103H
;EI2OS ステータスレジスタ
IOAL
EQU
000104H
;I/O アドレスレジスタ下位
IOAH
EQU
000105H
;I/O アドレスレジスタ上位
DCTL
EQU
000106H
; データカウンタ下位
DCTH
;
EQU
000107H
; データカウンタ上位
;--------- メインプログラム ------------------------------------CODE
CSEG
; スタックポインタ (SP) などは
START:
; 初期化済みとする
408
MOV
I:ADER7,#00000000B ;Port7 のアナログ入力を禁止に設定
MOV
I:DDR0,#11111111B
;DDR0 で出力ポートに設定
MOV
I:DDR7,#00000000B
;DDR7 で入力ポートに設定
AND
CCR,#0BFH
; 割込み禁止
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第 18 章 DTP/ 外部割込み
18.6 DTP/ 外部割込み回路のプログラム例
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MOV
I:ICR07,#08H
; 割込みレベル 0( 最強 )EI2OS
;ch.0
; データバンクレジスタ (DTB) =
;00H
; 出力データの格納先アドレスの設定
MOV
BAPL,#00H
MOV
BAPM,#06H ;(600H ∼ 60AH を使用 )
MOV
BAPH,#00H
MOV
ISCS,#12H
; バイト転送 , バッファアドレス+ 1,
;I/O アドレス固定 ,
; メモリ→ I/O へ転送
MOV
IOAL,#00H
; 転送先アドレスポインタとして
MOV
IOAH,#00H
; ポート 0 を設定
MOV
MOV
DCTL,#0AH
DCTH,#00H
; 転送回数を 10 回に設定
CLRB
I:EN0
;ENIR で INT0 を禁止
MOV
I:ELVR0L,#00000001B ;INT0 は ,"H" レベル検出を設定
CLRB
I:ER0
;
;EIRR で INT0 の割込み要求フラグ
; クリア
SETB
I:EN0
;ENIR で INT0 の割込み要求許可
MOV
ILM,#07H
;PS 内 ILM をレベル 7 に設定
OR
CCR,#40H
; 割込み許可
LOOP:
・
ユーザ処理
・
BRA
LOOP
;--------- 割込みプログラム ------------------------------------WARI:
CLRB
I:ER0
;INT0 割込み要求フラグをクリア
・
ユーザ処理
・
CODE
; 割込み処理からの復帰
RETI
ENDS
;--------- ベクタ設定 -----------------------------------------VECT
CSEG ABS=0FFH
VECT
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; 割込み番号 #26(1AH) にベクタを設定
ORG
00FF94H
DSL
WARI
ORG
DSL
00FFDCH
START
; リセットベクタ設定
00H
; シングルチップモードに設定
DB
ENDS
END
START
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409
第 18 章 DTP/ 外部割込み
18.6 DTP/ 外部割込み回路のプログラム例
410
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CM44-10140-5
第 19 章
8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータの機能と動作について
説明します。
19.1 8/10 ビット A/D コンバータの概要
19.2 8/10 ビット A/D コンバータのブロックダイヤグラム
19.3 8/10 ビット A/D コンバータの構成
19.4 8/10 ビット A/D コンバータの割込み
19.5 8/10 ビット A/D コンバータの動作説明
19.6 8/10 ビット A/D コンバータ使用上の注意
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411
第 19 章 8/10 ビット A/D コンバータ
19.1 8/10 ビット A/D コンバータの概要
19.1
MB90350E Series
8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータは , RC 型逐次比較変換方式によって , アナログ入力電圧
を 8 ビットまたは 10 ビットのデジタル値に変換します。
• 入力信号は , 最大 15 チャネルのアナログ入力端子から選択します。
• 起動トリガは , ソフトウェアトリガ , 内部タイマ出力 , 外部トリガから選択できま
す。
■ 8/10 ビット A/D コンバータの機能
アナログ入力端子に入力されたアナログ電圧 ( 入力電圧 ) を 8 ビットまたは 10 ビット
のデジタル値に変換します (A/D 変換 ) 。
8/10 ビット A/D コンバータには以下の機能があります。
• A/D 変換時間は , サンプリング時間を含めて 1 チャネルで最小 1.9 μs* です。
• サンプリング時間は , 1 チャネルで最小 0.5 μs* です。
• 変換方式は , サンプル & ホールド回路付き RC 型逐次変換比較方式です。
• 8 ビットまたは 10 ビットの分解能を設定できます。
• アナログ入力端子は , 最大 15 チャネルまで使用できます。
• A/D 変換結果を A/D データレジスタに格納することにより , 割込み要求を発生でき
ます。
• 割込み要求が発生した場合に μDMAC もしくは EI2OS を起動することができます。
• 起動トリガは , ソフトウェア , 内部タイマ出力 , 外部トリガ ( 立下りエッジ ) から選
択できます。
*: マシンクロック周波数 24 MHz, AVCC ≧ 4.5 V で動作している場合
412
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第 19 章 8/10 ビット A/D コンバータ
19.1 8/10 ビット A/D コンバータの概要
MB90350E Series
■ 8/10 ビット A/D コンバータの変換モード
8/10 ビット A/D コンバータの変換モードには , 次の種類があります。
表 19.1-1 8/10 ビット A/D コンバータの変換モード
CM44-10140-5
変換モード
内 容
単発変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , A/D 変換機能を停止し
ます。
連続変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , 開始チャネルに戻って
A/D 変換動作を継続します。
停止変換モード
1 チャネルごとに停止しながら A/D 変換を行います。終了チャ
ネルの A/D 変換が終了すると , 開始チャネルに戻って A/D 変換
と停止を繰り返します。
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413
第 19 章 8/10 ビット A/D コンバータ
19.2 8/10 ビット A/D コンバータのブロックダイヤグラム
19.2
MB90350E Series
8/10 ビット A/D コンバータのブロックダイヤグラム
8/10 ビット A/D コンバータは , 以下のブロックで構成されています。
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 19.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
割込み要求出力
A/D制御ステータス
レジスタ
(ADCS0/ BUSY INT INTE PAUS STS1 STS0 STRT ― MD1 MD0 S10 ―
ADCS1)
2
端子
ADTG
TO
16ビット
リロードタイマ1から
起動
セレクタ
AN14~AN8
―
―
予約
ソフトウェア
起動
2
サンプル&
ホールド回路
AN0~AN7
―
コンパレータ
内
部
デ
コントロール回路
アナログ
チャネル
セレクタ
AVRH
AVcc
AVss
D/Aコンバータ
逐次比較回路
SAR
タ
バ
ス
3
3
A/Dデータ
レジスタ
D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
(ADCR0/
ADCR1)
デコーダ
8
A/Dセッティング
レジスタ
ST2 ST1 ST0 CT2 CT1 CT0 予約 ANS3 ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
(ADSR0/
ADSR1)
TO :内部タイマ出力
- :未定義
予約:必ず"0"に設定してください
:マシンクロック
414
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第 19 章 8/10 ビット A/D コンバータ
19.2 8/10 ビット A/D コンバータのブロックダイヤグラム
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● ブロックダイヤグラム中の端子などの詳細
表 19.2-1 に , ブロックダイヤグラムの端子および割込み要求番号を示します。
表 19.2-1 ブロックダイヤグラムの端子および割込み要求番号
ブロックダイヤグラム中の端子名 / 割込み要求番号
実際の端子名 / 割込み要求番号
ADTG
トリガ入力端子
P25/A21/IN1/ADTG
TO
内部タイマ出力
16 ビットリロードタイマ 1 の出力
アナログ入力端子 ch.0 ∼ ch.7
P60/AN0
P61/AN1
P62/AN2/PPG4(5)
P63/AN3/PPG6(7)
P64/AN4/PPG8(9)
P65/AN5/PPGA(B)
P66/AN6/PPGC(D)
P67/AN7/PPGE(F)
AN8 ∼ AN14
アナログ入力端子 ch.8 ∼ ch.14
P50/AN8/SIN2
P51/AN9/SOT2
P52/AN10/SCK2
P53/AN11/TIN3
P54/AN12/TOT3
P55/AN13
P56/AN14
AVRH
Vref 入力端子
AVRH
AVCC
A/D コンバータ電源端子
AVCC
AVSS
A/D コンバータ用アナログ GND
端子
AVSS
割込み要求出力
割込み要求出力
#29 (1DH)
AN0 ∼ AN7
● A/D 制御ステータスレジスタ (ADCS)
ソフトウェアによる A/D 変換機能の起動 , A/D 変換機能の起動トリガの選択 , 変換モー
ドの選択 , 割込み要求の許可または禁止 , 割込み要求フラグの確認とクリア , A/D 変換
動作の一時停止および変換中の状態確認 , 分解能の選択を行います。
● 逐次比較回路 (SAR)
1 ビットずつ逐次比較を実行し , 変換結果を格納します。次の A/D 変換が開始されると
本回路内の A/D 変換結果は破壊されます。
● A/D データレジスタ (ADCR)
A/D 変換結果は A/D 変換実行時に逐次比較回路に 1 ビットずつ格納され , A/D 変換が
終了して変換結果が確定した時点で本レジスタに格納されます。本レジスタから A/D
変換結果を読み出すことができます。
● A/D セッティングレジスタ (ADSR)
A/D 変換の開始チャネルおよび終了チャネルの設定 , A/D 変換のコンペア時間 , サンプ
リング時間の設定を行います。
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415
第 19 章 8/10 ビット A/D コンバータ
19.2 8/10 ビット A/D コンバータのブロックダイヤグラム
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● 起動セレクタ
A/D 変換を起動するトリガを選択します。起動トリガには , 内部タイマ出力または外部
端子入力を設定できます。
● デコーダ
A/D セッティングレジスタの A/D 変換開始チャネル選択ビット (ADSR: ANS3 ∼ ANS0)
および A/D 変換終了チャネル選択ビット (ADSR: ANE3 ∼ ANE0) の設定から , A/D 変
換に使用するアナログ入力端子を選択します。
● アナログチャネルセレクタ
デコーダからの信号を受けて , 15 チャネルのアナログ入力端子から A/D 変換に使用す
る端子を選択します。
● サンプル & ホールド回路
アナログチャネルセレクタで選択された入力電圧を保持します。A/D 変換を開始した
直後の入力電圧を保持することによって, A/D変換中の入力電圧の変動の影響を受けず
に変換できます。
● D/A コンバータ
サンプル & ホールド回路で保持された入力電圧と比較するための基準電圧を発生しま
す。
● コンパレータ
サンプル & ホールド回路で保持された入力電圧と , D/A コンバータの出力電圧を比較
して電圧の大小を判定します。
● コントロール回路
コンパレータからの大小信号を受けて , A/D 変換値を決定します。変換結果が確定する
と , 変換結果のデータを A/D データレジスタに格納します。割込み要求が許可されて
いる場合は割込みが発生します。
416
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CM44-10140-5
第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
MB90350E Series
19.3
8/10 ビット A/D コンバータの構成
A/D コンバータの端子 , レジスタ , 割込み要因を示します。
■ 8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子は , 汎用入出力ポートと兼用です。表 19.3-1 に , 8/10
ビット A/D コンバータの端子を示します。
表 19.3-1 8/10 ビット A/D コンバータの端子
機能名
端子名
トリガ入力
P25/A21/IN1/
ADTG
ch.0
P60 / AN0
ch.1
P61 / AN1
ch.2
P62 / AN2/
PPG4(5)
ch.3
P63 / AN3/
PPG6(7)
ch.4
P64 / AN4/
PPG8(9)
ch.5
P65 / AN5/
PPGA(B)
ch.6
P66 / AN6/
PPGC(D)
ch.7
P67 / AN7/
PPGE(F)
ch.8
P50 / AN8/
SIN2
ch.9
P51 / AN9/
SOT2
ch.10
P52 / AN10/
SCK2
ch.11
P53 / AN11/
TIN3
ch.12
P54 / AN12/
TOT3
ch.13
P55 / AN13
ch.14
P56 / AN14
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端子機能
8/10 ビット A/D コンバータを
使用した場合の設定
汎用入出力ポート /
外部トリガ入力
ポート方向レジスタ DDR2 で入力
ポートに設定
汎用入出力ポート /
アナログ入力 /
PPG 出力
アナログ信号の入力許可 (ADER6:
ADE7 ∼ ADE0 の対応するビットを
"1" に設定 )
汎用入出力ポート /
アナログ入力 /
UART2 入出力
汎用入出力ポート /
アナログ入力 /
リロードタイマ 3 入出力
アナログ信号の入力許可 (ADER5:
ADE14 ∼ ADE8 の対応するビットを
"1" に設定 )
汎用入出力ポート /
アナログ入力
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417
第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
MB90350E Series
■ 8/10 ビット A/D コンバータのレジスタと初期値の一覧
図 19.3-1 8/10 ビット A/D コンバータのレジスタと初期値の一覧
A/D制御ステータスレジスタ1 ADCS1
14
bit 15
アドレス:000069H
BUSY INT
R/W
13
12
11
10
9
R/W
R/W
R/W
R/W
A/D制御ステータスレジスタ0 ADCS0
6
7
bit
5
4
3
2
R/W
R/W
R/W
14
13
12
11
10
9
8
D9
R
D8
R
5
4
3
2
1
0
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
ST2
R/W
13
12
ST1
R/W
ST0
R/W
A/Dセッティングレジスタ0 ADSR0
7
6
bit
5
11
10
CT2 CT1
R/W R/W
4
3
9
8
1
0
ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
R/W
R/W
R/W
R/W
R/W
R/W
000XXXX0B
XXXXXX00B
初期値
00000000B
初期値
CT0 予約 ANS3
R/W R/W R/W
2
初期値
初期値
6
R/W
418
0
R/W
A/Dセッティングレジスタ1 ADSR1
14
bit 15
R/W
R
W
―
X
1
予約
A/Dデータレジスタ0 ADCR0
7
bit
アドレス:00006CH
W
S10
アドレス:00006BH
アドレス:00006DH
0000000XB
MD1 MD0
A/Dデータレジスタ1 ADCR1
bit 15
アドレス:00006AH
初期値
INTE PAUS STS1 STS0 STRT
R/W
アドレス:000068H
8
00000000B
初期値
00000000B
R/W
:リード/ライト可能
:リードオンリ
:ライトオンリ
:未定義ビット
:不定
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第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
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A/D 制御ステータスレジスタ 1 (ADCS1)
19.3.1
A/D 制御ステータスレジスタ 1 (ADCS1) では , 次の設定ができます。
• ソフトウェアによる A/D 変換機能の起動
• A/D 変換機能の起動トリガの選択
• A/D データレジスタへの A/D 変換結果格納による割込み要求の許可または禁止
• A/D データレジスタへの A/D 変換結果格納による割込み要求フラグの確認と
クリア
• A/D 変換動作の一時停止および変換中の状態確認
■ A/D 制御ステータスレジスタ 1 (ADCS1)
図 19.3-2 A/D 制御ステータスレジスタ 1 (ADCS1)
bit
15
14
13
12
11
10
9
8
初期値
アドレス
000069H BUSY INT INTE PAUS STS1 STS0 STRT R/W R/W
R/W
R/W R/W R/W
W
0000000XB
bit8
-
未定義ビット
読出し値は常に"1"です
bit9
STRT
0
1
A/D変換ソフトウェア起動ビット
A/D変換機能を起動しない
A/D変換機能を起動する
bit11 bit10
A/D変換起動トリガ選択ビット
STS1 STS0
0
0 ソフトウェア起動
0
1 ソフトウェア起動または外部端子トリガ起動
0 ソフトウェア起動または16ビットリロードタイマ1起動
1
1
1
ソフトウェア起動, 外部端子トリガ起動
または16ビットリロードタイマ1起動
bit12
一時停止フラグビット
PAUS
(EI2OSまたはDMAが使用されている場合のみ有効)
読出し時
0
1
変換は一時停止していない
変換は一時停止している
書込み時
"0"にクリア
影響なし
bit13
割込み要求許可ビット
INTE
割込み要求の禁止
0
割込み要求の許可
1
bit14
INT
0
1
割込み要求フラグビット
読出し時
A/D変換未終了
書込み時
"0"にクリア
A/D変換終了
影響なし
bit15
BUSY
R/W
W
―
X
:リード/ライト可能
:ライトオンリ
:未定義ビット
:不定
:初期値
CM44-10140-5
0
1
A/D変換動作中フラグビット
読出し時
書込み時
A/D変換終了(非起動状態) A/D変換機能の強制終了
A/D変換動作中
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影響なし
419
第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
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表 19.3-2 A/D 制御ステータスレジスタ 1 (ADCS1) の機能 (1 / 2)
ビット名
bit15
bit14
bit13
420
機 能
BUSY:
A/D 変換動作中
フラグビット
8/10 ビット A/D コンバータを強制終了します。読み出した場合は , 8/10 ビット
A/D コンバータが動作中か停止中かを示します。
"0" に設定した場合 : 8/10 ビット A/D コンバータを強制終了します。
"1" に設定した場合 : 影響しません。
読出し時 : 8/10 ビット A/D コンバータが動作中であれば "1" が , 停止中であれば
"0" が読み出されます。停止変換モードの " 停止状態 " では
"1" が読み出されます。
( 注意事項 )
• リードモディファイライト (RMW) 系命令では "1" が読み出されます。
• 単発変換モードでは A/D 変換終了でクリアされます。
• 連続変換モード , 停止変換モードでは "0" 書込みで停止するまでクリアされ
ません。
• A/D コンバータの強制終了 (BUSY=0) と起動 ( ソフト (STRT=1)/ 外部トリガ /
タイマのいずれも ) は同時に行わないでください。
INT:
割込み要求
フラグビット
割込み要求が発生したことを示します。
• A/D 変換が終了して , A/D 変換結果が A/D データレジスタ (ADCR) に格納され
ると INT ビットに "1" がセットされます。
• 割込み要求を許可した場合に (INTE=1) 割込み要求フラグビットがセットされ
ると (INT=1) 割込み要求が発生します。
• 本ビットは "0" を書き込んだ場合にクリアされます。また , EI2OS/ μDMAC に
よる A/D 変換結果データの転送が完了すると自動的にクリアされます。
"0" に設定した場合 : クリアされます。
"1" に設定した場合 : 影響しません。
( 注意事項 )
リードモディファイライト (RMW) 系命令では "1" が読み出されます。
INTE:
割込み要求許可
ビット
割込み要求の出力を許可または禁止します。
割込み要求を許可した場合に (INTE=1) , 割込み要求フラグビットがセットされる
と (INT=1) 割込み要求が発生します。
( 注意事項 )
EI2OS / μDMAC で A/D 変換結果を転送する場合は , 必ず "1" に設定してくださ
い。
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第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
表 19.3-2 A/D 制御ステータスレジスタ 1 (ADCS1) の機能 (2 / 2)
ビット名
機 能
PAUS ビットは A/D 変換データ保護機能が働いたことを示します。PAUS ビットは
割込み要求の出力を許可 (ADCS:INTE=1) に設定している場合のみ有効です。
A/D 変換データ保護機能が働いた場合 : "1" にセットされます。
"0" に設定した場合 : "0" にクリアされます。
"1" に設定した場合 : "1" にセットされます。
割込み要求の出力を許可 (ADCS:INTE=1) に設定して A/D 変換を実行した場合 ,
A/D 変換が 1 回終了すると割込み要求フラグビット (ADCS:INT) がセットされ
ると同時に割込み要求が発生します。割込み要求フラグビット (ADCS:INT) を
クリアしないまま次の A/D 変換が終了した場合 , 前データが上書き破壊される
ことを防ぐために A/D 変換動作が一時停止します (A/D 変換データ保護機能 )。
A/D 変換動作が一時停止すると PAUS ビットが "1" にセットされます。
• 割込み要求フラグビット (ADCS:INT) がクリアされると , 8/10 ビット A/D コン
バータは一時停止状態を解除し , A/D 変換動作を再開します。
• 割込み要求フラグビット (ADCS:INT) は "0" を書き込むことでクリアされます。
また , EI2OS/μDMAC で A/D 変換結果を A/D データレジスタから転送する設定
の場合は , A/D 変換結果の転送が完了した時点で割込み要求フラグビット
(ADCS:INT) は EI2OS/μDMAC によってクリアされます。
( 注意事項 )
• A/D 変換データ保護機能に関しては「19.5.5 A/D 変換データ保護機能」を参
照してください。
• 一時停止状態が解除されても PAUS ビットは自動的にはクリアされません。
PAUS ビットをクリアするためには "0" を書き込んでください。
•
bit12
PAUS:
一時停止フラグ
ビット
8/10 ビット A/D コンバータを起動するトリガ ( 起動トリガ ) を選択します。
bit11,
bit10
STS1, STS0:
A/D 変換起動
トリガ選択
ビット
"00B" に設定した場合 : ソフトウェア起動
"01B" に設定した場合 : 外部端子トリガ / ソフトウェア起動
"10B" に設定した場合 :16 ビットリロードタイマ 1/ ソフトウェア起動
"11B" に設定した場合 : 外部端子トリガ /16 ビットリロードタイマ 1/
ソフトウェア起動
( 注意事項 )
• 外部端子トリガが選択された場合 (01B, 11B), ADTG 端子に立下りエッジが
検出されると A/D 変換を開始します。
• 16 ビットリロードタイマを選択した場合 (10B, 11B), 16 ビットリロードタイ
マ 1 の出力が "1" になると A/D 変換を開始します。
• 起動トリガを複数に設定した場合 (STS1, STS0=00B 以外 ) , 8/10 ビット A/D
コンバータは最初に発生した起動トリガで起動します。
• 起動トリガの設定を変更する場合は , 起動トリガを発生させる周辺機能の動
作が停止している状態 ( トリガがインアクティブの状態 ) で設定してください。
bit9
STRT:
A/D 変換
ソフトウェア
起動ビット
8/10 ビット A/D コンバータをソフトウェアで起動します。
"0" に設定した場合 : 無効です。変化しません。
"1" に設定した場合 : 8/10 ビット A/D コンバータが起動します。
停止変換モードで A/D 変換動作が一時停止している場合は , STRT ビットに "1" を
書き込むことによって A/D 変換動作を再開します。
( 注意事項 )
• リードモディファイライト (RMW) 系命令では "0" が読み出されます。
• リードモディファイライト (RMW) 系命令以外で読んだ場合は , 書き込んだ
値ではなく "1" が読み出されます。
• 8/10 ビット A/D コンバータの強制終了 (BUSY=0) とソフトウェア起動
(STRT=1) は同時に行わないでください。
bit8
未定義ビット
•
•
CM44-10140-5
読出し時:常に "1" が読み出されます。
書込み時:影響しません。
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421
第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
MB90350E Series
A/D 制御ステータスレジスタ 0 (ADCS0)
19.3.2
A/D 制御ステータスレジスタ 0 (ADCS0) では , 次の設定ができます。
• A/D 変換モードの選択
• A/D 変換の開始チャネルおよび終了チャネルの選択
■ A/D 制御ステータスレジスタ 0 (ADCS0)
図 19.3-3 A/D 制御ステータスレジスタ 0 (ADCS0)
アドレス
bit 7
6
5
000068H MD1 MD0 S10
R/W R/W
R/W
4
3
2
1
0
-
-
-
-
予約
-
-
-
-
R/W
初期値
000XXXX0B
bit0
予約
0
予約ビット
常に"0"を書き込んでください。
bit5
S10
0
1
R/W
X
422
:リード/ライト可能
:未定義ビット
:不定
:初期値
分解能選択ビット
A/D変換の分解能を10ビットに設定します。
A/D変換の分解能を8ビットに設定します。
bit7 bit6
MD1 MD0
0
0
1
0
0
1
1
1
A/D変換モード選択ビット
単発変換モード1
単発変換モード2
連続変換モード
停止変換モード
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第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
MB90350E Series
表 19.3-3 A/D 制御ステータスレジスタ 0 (ADCS0) の機能
ビット名
機 能
MD1, MD0:
A/D 変換モード
選択ビット
A/D 変換の変換モードを設定します。 各モードの使用方法の詳細につきましては「19.5 8/10 ビット A/D コンバータの
動作説明」を参照してください。
単発変換モード 1 および単発変換モード 2 の場合 : • 開始チャネル (ADSR: ANS3 ∼ ANS0) から終了チャネル (ADSR: ANE3 ∼ ANE0)
までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
• 単発変換モード 1, 単発変換モード 2 の違いについては「19.5 8/10 ビット A/D
コンバータの動作説明」を参照してください。
連続変換モードの場合 : • 開始チャネル (ADSR: ANS3 ∼ ANS0) から終了チャネル (ADSR: ANE3 ∼ ANE0)
までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , 開始チャネルのアナログ入力に戻っ
て A/D 変換を継続して行います。
停止変換モードの場合 : • 開始チャネル (ADSR: ANS3 ∼ ANS0) から A/D 変換が開始されます。
1 チャネルの A/D 変換が終了すると A/D 変換動作は停止します。
A/D 変換動作が停止している間に起動トリガを入力すると , 次のチャネルの
A/D 変換が行われます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。A/D 変
換動作が停止している間に起動トリガを入力すると , 開始チャネルのアナログ
入力に戻って A/D 変換を継続します。
( 注意事項 )
変換モードを変更する場合は , A/D 変換を開始する前の停止状態で行ってくだ
さい。
bit5
S10:
分解能選択
ビット
A/D 変換の分解能を設定します。
"0" に設定した場合 : A/D 変換の分解能を A/D 変換データビット D9 ∼ D0 まで
の 10 ビットに設定します。
"1" に設定した場合 : A/D 変換の分解能を A/D 変換データビット D7 ∼ D0 まで
の 8 ビットに設定します。
( 注意事項 )
S10 ビットを変更する場合は , A/D 変換を開始する前の停止状態で行ってくださ
い。A/D 変換開始後に S10 ビットを変更すると , A/D 変換データビット (D9 ∼ D0)
に格納された変換結果は無効になります。
bit4
∼
bit1
未定義ビット
読み出しのみできます。初期値は , "1" になります。
bit0
予約ビット
常に "0" を書き込んでください。
bit7,
bit6
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19.3 8/10 ビット A/D コンバータの構成
19.3.3
MB90350E Series
A/D データレジスタ 0/1 (ADCR0/ADCR1)
A/D データレジスタ 0/1 (ADCR0/ADCR1) は , 変換の結果として生成されたデジタル
値を格納するために使用されます。ADCR0 は下位 8 ビットを格納し , ADCR1 は変
換結果の最上位の 2 ビットを格納します。本レジスタは変換が完了するたびに書き
換えられ , 通常は最後の変換値が格納されています。
■ A/D データレジスタ 0/1 (ADCR0/ADCR1)
図 19.3-4 A/D データレジスタ 0/1 (ADCR0/ADCR1)
A/Dデータレジスタ1
bit
アドレス 15
ADCR1 00006BH
A/Dデータレジスタ0
アドレス bit 7
ADCR0 00006AH
D7
R :リードオンリ
X :不定
―:未定義ビット
R
14
13
12
11
10
9
8
-
-
-
-
-
D9
D8
R
R
初期値
6
5
4
3
2
1
0
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
XXXXXX00B
初期値
00000000B
表 19.3-4 A/D データレジスタ (ADCR0/1) の機能
ビット名
bit15
∼
bit10
bit9
∼
bit0
未定義ビット
D9 ∼ D0:
A/D 変換データ
ビット
機 能
読出し時は常に "1" が読み出されます。
A/D 変換の結果を格納します。
分解能を 10 ビットに設定した場合 (S10=0) :
変換データは D9 ∼ D0 までの 10 ビットに格納されます。
分解能を 8 ビットに設定した場合 (S10=1) :
変換データは D7 ∼ D0 までの 8 ビットに格納されます。このと
き , D9, D8 の読出し値は "1" となります。
( 注意事項 )
• 本レジスタへの書込みは禁止です。
• A/D 変換データビット (D9 ∼ D0) に格納された変換結果を読み出す場合
は , ワード命令 (MOVW) を使用してください。
424
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19.3 8/10 ビット A/D コンバータの構成
MB90350E Series
A/D セッティングレジスタ (ADSR0/ADSR1)
19.3.4
A/D セッティングレジスタ (ADSR0/ADSR1) では , 次の設定ができます。
• A/D 変換時間 ( サンプリング時間 , コンペア時間 ) の設定
• サンプリングチャネル ( 開始チャネル , 終了チャネル ) の設定
• 現在のサンプリングチャネルを表示
■ A/D セッティングレジスタ (ADSR0/ADSR1)
図 19.3-5 A/D セッティングレジスタ (ADSR0/ADSR1)
bit 15
14
13
12
11
アドレス ST2
00006CH
ST1
ST0
CT2
CT1
CT0 予約 ANS3 ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
10
9
R/W
R/W
R/W
R/W
R/W
R/W
R/W
8
7
R/W
6
R/W
5
R/W
4
R/W
bit3~bit0
ANE3~ANE0
R/W
3
R/W
2
1
R/W
R/W
0
初期値
0000000000000000B
R/W
A/D変換終了チャネル選択ビット
1110B~0000B
AN14端子(*)~AN0端子
(初期値:0000B)
bit4
予約
予約ビット
このビットへは必ず”0”を書き込んでくだ
さい。読出し値は常に”0”となります。
0
bit8~bit5
A/D変換開始チャネル選択ビット
ANS3~ANS0
書込み
(非起動状態)
1110B~0000B
AN14端子*~
AN0端子
(初期値:0000B)
bit9
予約
0
1
0
1
0
1
0
1
bit15 bit14 bit13
ST2
ST1
ST0
R/W :リード/ライト可能
φ :マシンクロック
:初期値
*
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
変換中の
直前に変換した
チャネル番号 チャネル番号
予約ビット
bit12 bit11 bit10
CT2
CT1
CT0
0
0
1
1
0
0
1
1
停止変換モード
で一時停止中の
読出し
このビットへは必ず”0”を書き込んでくだ
さい。読出し値は常に”0”となります。
0
0
0
0
0
1
1
1
1
変換中の
読出し
0
1
0
1
0
1
0
1
コンペア時間選択ビット
22/φ(φ=20 MHz: 1.1 μs)
33/φ(φ=24 MHz: 1.4 μs)
44/φ(φ=24 MHz: 1.8 μs)
66/φ(φ=24 MHz: 2.75 μs)
88/φ(φ= 8 MHz:11.0 μs)
132/φ(φ=16 MHz: 8.25 μs)
176/φ(φ=20 MHz: 8.8 μs)
264/φ(φ=24 MHz:11.0 μs)
サンプリング時間選択ビット
4/φ(φ= 8 MHz:0.5 μs)
6/φ(φ= 8 MHz:0.75 μs)
8/φ(φ=16 MHz:0.5 μs)
12/φ(φ=24 MHz:0.5 μs)
24/φ(φ= 8 MHz:3.0 μs)
36/φ(φ=16 MHz:2.25 μs)
48/φ(φ=16 MHz:3.0 μs)
128/φ(φ=24 MHz:5.3 μs)
: AN14~AN0が設定可能です。AN15以上の端子は存在しません。
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425
第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
MB90350E Series
表 19.3-5 A/D セッティングレジスタ (ADSR0/ADSR1) の機能 (1 / 2)
ビット名
機 能
ST2 ∼ ST0:
サンプリング時間
選択ビット
A/D 変換のサンプリング時間を設定します。
• A/D 変換を開始してから , 入力されたアナログ電圧がサンプル & ホールド
回路でサンプリングされ , 保持されるまでの時間を設定します。
• 本ビットの設定については表 19.3-6 を参照してください。
( 注意事項 )
• 使用禁止の設定を行った場合 , 正常なアナログ電圧を取り込めない場合が
あります。
• A/D 変換中は , サンプル時間の設定は行わないでください。
bit12
∼
bit10
CT2 ∼ CT0:
コンペア時間選択
ビット
A/D 変換のコンペア時間 ( 比較時間 ) を設定します。
• アナログ入力を A/D 変換してデータビット (D9 ∼ D0) に格納するまでの時
間を設定します。
• 本ビットの設定については表 19.3-7 を参照してください。
( 注意事項 )
使用禁止の設定を行った場合 , 正常なアナログ電圧を取り込めない場合があ
ります。
bit9
予約ビット
このビットには必ず "0" を書き込んでください。読み出し値は常に "0" になり
ます。
bit15
∼
bit13
A/D 変換を開始するチャネルを設定します。読み出した場合は , A/D 変換中で
あれば現在変換中のチャネル番号 , A/D 変換終了後または停止中であれば最後
に A/D 変換したチャネル番号が確認できます。また , 本ビットに値を設定した
場合でも , A/D 変換が開始されるまでは設定した値ではなく , 前回に A/D 変換
したチャネル番号が読み出されます。リセット時は , 0000B に初期化されます。
bit8
∼
bit5
ANS3 ∼ ANS0:
A/D 変換開始
チャネル選択
ビット
bit4
予約ビット
426
開始チャネル < 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定されたチャネ
ルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット (ANE3 ∼
ANE0) で設定されたチャネルで A/D 変換を終了します。
開始チャネル = 終了チャネルの場合 :
A/D 変換開始 (= 終了 ) チャネル選択ビット (ANS3 ∼ ANS0=ANE3 ∼
ANE0) で設定された 1 チャネルのみ A/D 変換を行います。
開始チャネル > 終了チャネルの場合 :
設定しないでください。
連続変換モード , 停止変換モードの場合 :
A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) に設定されたチャネ
ルで A/D 変換が終了すると , A/D 変換開始チャネル選択ビット
(ANS3 ∼ ANS0) で設定されたチャネルに戻ります。
読出し時 ( 停止変換モード以外 ) :
A/D 変換中のチャネル番号 (14 ∼ 0) が読み出されます。
読出し時 ( 停止変換モード ) :
停止中に読み出すと , 停止直前に A/D 変換したチャネル番号が読み出
されます。
( 注意事項 )
• A/D 変換中は , A/D 変換開始チャネルビット (ANS3 ∼ ANS0) の設定は行わ
ないでください。
• 本ビットへの書込みはワードアクセスで行ってください。バイトライトや
ビット操作を行った場合は意図しないチャネルから A/D 変換が開始される
可能性があります。
このビットには必ず "0" を書き込んでください。読み出し値は常に "0" になり
ます。
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第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
表 19.3-5 A/D セッティングレジスタ (ADSR0/ADSR1) の機能 (2 / 2)
ビット名
bit3
∼
bit0
ANE3 ∼ ANE0:
A/D 変換終了
チャネル選択
ビット
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機 能
A/D 変換を終了するチャネルを設定します。
開始チャネル < 終了チャネルの場合 :
A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定されたチャネル
から A/D 変換を開始し , A/D 変換終了チャネル選択ビット (ANE3 ∼
ANE0) で設定されたチャネルで A/D 変換を終了します。
開始チャネル = 終了チャネルの場合 :
A/D 変換開始 (= 終了 ) チャネル選択ビット (ANS3 ∼ ANS0=
ANE3 ∼ ANE0) で設定された 1 チャネルのみ A/D 変換を行います。
開始チャネル > 終了チャネルの場合 :
設定しないでください。
連続変換モード , 停止変換モードの場合 :
A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) に設定されたチャネル
で A/D 変換が終了すると , A/D 変換開始チャネル選択ビット (ANS3 ∼
ANS0) で設定されたチャネルに戻ります。
( 注意事項 )
• A/D 変換中は , A/D 変換終了チャネルビット (ANE3 ∼ ANE0) の設定は行わ
ないでください。
• A/D 変換開始チャネル選択ビット (ANS3, ANS2, ANS1, ANS0) を設定した後
に , サンプリング時間選択ビット (ST2, ST1, ST0), コンペア時間選択ビット
(CT2, CT1, CT0) および A/D 変換終了チャネル選択ビット (ANE3, ANE2,
ANE1, ANE0) をリードモディファイライト (RMW) 系命令で設定しないで
ください。ANS3, ANS2, ANS1, ANS0 ビットは A/D 変換動作が開始するま
では前回の変換チャネルが読み出されるため , ANS3, ANS2, ANS1, ANS0
ビット設定後に ST2, ST1, ST0 ビット , CT2, CT1, CT0 ビットおよび ANE3,
ANE2, ANE1, ANE0 ビットをリードモディファイライト (RMW) 系命令で設
定した場合 , ANS3, ANS2, ANS1, ANS0 ビットの値が書き換わる可能性があ
ります。
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427
第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
MB90350E Series
■ サンプリング時間の設定 (ST2 ∼ ST0 ビット )
表 19.3-6 ST2 ∼ ST0 ビットとサンプリング時間の関係
ST2
ST1
ST0
サンプリング時間設定
0
0
0
4 マシンサイクル
φ= 8 MHz:0.5 μs
0
0
1
6 マシンサイクル
φ= 8 MHz:0.75 μs
0
1
0
8 マシンサイクル
φ= 16 MHz:0.5 μs
0
1
1
12 マシンサイクル
φ= 24 MHz:0.5 μs
1
0
0
24 マシンサイクル
φ= 8 MHz:3 μs
1
0
1
36 マシンサイクル
φ= 16 MHz:2.25 μs
1
1
0
48 マシンサイクル
φ= 16 MHz:3.0 μs
1
1
1
128 マシンサイクル
φ= 24 MHz:5.3 μs
設定例 (φ: 内部動作周波数 )
サンプリング時間は , アナログ入力に接続される駆動インピーダンス Rext に応じて設
定する必要があります。各パラメータはデータシートを参照してください。
• Rext ≦ Rext max の場合:
サンプリング時間を STmin 以上に設定してください。
• Rext > Rext max の場合:サンプリング時間を下式の ST 以上に設定してください。
ST = (Rin+Rext) × Cin × 7
■ コンペア時間の設定 (CT2 ∼ CT0 ビット )
表 19.3-7 CT2~CT0 ビットとコンペア時間の関係
設定例 (φ: 内部動作周波数 )
CT2
CT1
CT0
コンペア時間設定
0
0
0
22 マシンサイクル
φ= 20 MHz:1.1 μs
0
0
1
33 マシンサイクル
φ= 24 MHz:1.4 μs
0
1
0
44 マシンサイクル
φ= 24 MHz:1.8 μs
0
1
1
66 マシンサイクル
φ= 24 MHz:2.75 μs
1
0
0
88 マシンサイクル
φ= 8 MHz:11.0 μs
1
0
1
132 マシンサイクル
φ= 16 MHz:8.25 μs
1
1
0
176 マシンサイクル
φ= 20 MHz:8.8 μs
1
1
1
264 マシンサイクル
φ= 24 MHz:11.0 μs
コンペア時間は , アナログ電源電圧 AVCC に応じて設定する必要があります。詳細は
データシートを参照してください。
428
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第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
MB90350E Series
アナログ入力許可レジスタ (ADER5, ADER6)
19.3.5
8/10 ビット A/D コンバータで使用するアナログ入力端子を許可または禁止します。
■ アナログ入力許可レジスタ (ADER5, ADER6)
図 19.3-6 アナログ入力許可レジスタ (ADER5, ADER6)
13
12
11
10
9
8
bit 15
14
アドレス
ADER5 : 00000BH 予約 ADE14 ADE13 ADE12 ADE11 ADE10 ADE9 ADE8
ー
初期値
X1111111B
R/W R/W R/W R/W R/W R/W R/W
bit14~bit8
ADE14~ADE8 アナログ入力許可ビット14~8(AN14~AN8)
0
アナログ入力を禁止する
1
アナログ入力を許可する
6
5
4
3
2
1
0
bit 7
アドレス
ADER6 : 00000CH ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
初期値
11111111B
R/W R/W R/W R/W R/W R/W R/W R/W
R/W
:リード/ライト可能
:初期値
bit7~bit0
ADE7~ADE0
0
1
アナログ入力許可ビット7~0(AN7~AN0)
アナログ入力を禁止する
アナログ入力を許可する
表 19.3-8 ポート 5 アナログ入力許可レジスタ (ADER5) の機能
ビット名
機 能
bit15
予約ビット
本ビットは必ず "0" に設定するようにしてください。
bit14
∼
bit8
ADE14 ∼ ADE8:
アナログ入力許可
bit14 ∼ bit8
ポート 5 上に配置された A/D 変換アナログ入力端子 AN14 ∼ AN8 のアナ
ログ入力を許可または禁止します。
"0" に設定した場合 : アナログ入力を禁止します。
"1" に設定した場合 : アナログ入力を許可します。
表 19.3-9 ポート 6 アナログ入力許可レジスタ (ADER6) の機能
ビット名
bit7
∼
bit0
ADE7 ∼ ADE0:
アナログ入力許可
bit7 ∼ bit0
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機 能
ポート 6 上に配置された A/D 変換アナログ入力端子 AN7 ∼ AN0 のアナロ
グ入力を許可または禁止します。
"0" に設定した場合 : アナログ入力を禁止します。
"1" に設定した場合 : アナログ入力を許可します。
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429
第 19 章 8/10 ビット A/D コンバータ
19.3 8/10 ビット A/D コンバータの構成
MB90350E Series
< 注意事項 >
• アナログ入力端子として使用する場合は , 使用する端子に対応するアナログ入力許可
レジスタ (ADER5, ADER6) のビットに "1" を書き込んで , アナログ入力に設定してく
ださい。
• アナログ入力端子を ADERx=0 に設定することは禁止します。常に ADERx=1 に設定し
てください。
• 各アナログ入力端子は , 汎用入出力ポートおよび周辺機能の入出力と兼用になってい
ます。ADERx=1 に設定された端子は , ポート方向レジスタ (DDR5, DDR6) および各周
辺機能の入出力設定にかかわらず , 強制的にアナログ入力端子になり , それ以外の使用
はできなくなります。
430
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第 19 章 8/10 ビット A/D コンバータ
19.4 8/10 ビット A/D コンバータの割込み
MB90350E Series
19.4
8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータでは , A/D 変換が終了して変換結果が A/D データレジス
タ (ADCR) に格納されると割込み要求が発生します。μDMAC および拡張インテリ
ジェント I/O サービス (EI2OS) が利用できます。
■ A/D コンバータの割込み
アナログ入力電圧の A/D 変換が終了して , A/D 変換結果が A/D データレジスタ (ADCR)
に格納されると , A/D 制御ステータスレジスタの割込み要求フラグビット (ADCS: INT)
に "1" がセットされます。割込み要求の出力が許可されている場合に (ADCS: INTE=1) ,
割込み要求フラグビットがセットされると (ADCS: INT=1) 割込み要求が発生します。
■ 8/10 ビット A/D コンバータの割込みと μDMAC, EI2OS
<参考>
割込み番号 , 割込み制御レジスタ , 割込みベクタアドレス , DMA チャネルについては ,
「第 3 章 割込み」を参照してください。
■ 8/10 ビット A/D コンバータの μDMAC, EI2OS
8/10 ビット A/D コンバータでは , μDMAC または EI2OS を使用して , A/D 変換結果を A/
D データレジスタ (ADCR) からメモリに転送することができます。μDMAC/EI2OS 機能
の使用方法につきましては「19.5.4 μDMAC または EI2OS 機能を使用した変換動作」,
および「19.5.5 A/D 変換データ保護機能」を参照してください。
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431
第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
MB90350E Series
8/10 ビット A/D コンバータの動作説明
19.5
8/10 ビット A/D コンバータの A/D 変換動作には , 次の変換モードがあります。A/D
制御ステータスレジスタの A/D 変換モード選択ビット (ADCS: MD1, MD0) の設定に
よって各モードを設定します。
• 単発変換モード
• 連続変換モード
• 停止変換モード
■ 単発変換モード (ADCS: MD1, MD0=00B または 01B)
• 起動トリガを入力すると , 開始チャネル (ADSR: ANS3 ∼ ANS0) から終了チャネル
(ADSR: ANE3 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
< 注意事項 >
• 単発変換モード 1(ADCS:MD1, MD0=00B) では A/D 変換中または一時停止状態 * のとき
に起動トリガが入力されると , 8/10 ビット A/D コンバータが再起動する場合がありま
すので , A/D 変換中または一時停止状態のときは起動トリガを入力しないでください。
• 単発変換モード 2(ADCS:MD1, MD0=01B) では A/D 変換中または一時停止状態 * のとき
に起動トリガが入力されても , 8/10 ビット A/D コンバータが再起動することはありま
せん。
• 単発変換モード 1, 単発変換モード 2 いずれの場合も再起動する場合は「19.5.1 単発変
換モード」に示す手順で再起動を行ってください。
*:一時停止状態は A/D 変換保護機能が動作して変換が一時停止している状態です。詳
細は「19.5.5 A/D 変換データ保護機能」を参照してください。
■ 連続変換モード (ADCS: MD1, MD0=10B)
• 起動トリガを入力すると , 開始チャネル (ADSR: ANS3 ∼ ANS0) から終了チャネル
(ADSR: ANE3 ∼ ANE0) までのアナログ入力を連続して A/D 変換していきます。
• 終了チャネルの A/D 変換が終了すると , 開始チャネルのアナログ入力に戻って A/D
変換を継続して行います。
■ 停止変換モード (ADCS: MD1, MD0=11B)
• 起動トリガを入力すると , 開始チャネル (ADSR: ANS3 ∼ ANS0) の A/D 変換が開始
されます。1 チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。この
状態を " 停止状態 " といいます。A/D 変換動作が停止している間に起動トリガを入
力すると , 次のチャネルの A/D 変換が行われます。
• 終了チャネルの A/D 変換が終了すると , A/D 変換動作は停止します。A/D 変換動作
が停止している間に起動トリガを入力すると , 開始チャネルのアナログ入力に戻っ
て A/D 変換を継続します。
432
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第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
MB90350E Series
単発変換モード
19.5.1
単発変換モードでは , 開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , A/D 変換動作を停止します。
■ 単発変換モードの設定
8/10 ビット A/D コンバータを単発変換モードで動作させるには , 図 19.5-1 の設定が必
要です。
図 19.5-1 単発変換モードの設定
bit15 14 13 12 11 10
ADCS
ADSR
-
-
◎
○
0
4
◎
◎
◎
◎
0
- -
◎
3
2
-
- - 予約
◎
0
D9~D0(変換結果を保持)
◎
◎
◎
◎
◎ ◎
◎
◎
◎
◎
◎
◎
◎
◎
予約 ADE14 ADE13 ADE12 ADE11 ADE10 ADE9 ADE8
○
○
○
○
○
○
○
ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"0"を設定
CM44-10140-5
1 bit0
ST2 ST1 ST0 CT2 CT1 CT0 予約 ANS3 ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
0
ADER6
◎
- - -
◎ ◎
ADER5
5
BUSY INT INTE PAUS STS1 STS0 STRT - MD1 MD0 S10 -
◎ ◎
ADCR
9 bit8 bit7 6
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○
○
○
433
第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
MB90350E Series
■ 単発変換モードの動作と使用方法
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット (ANE3 ∼
ANE0) で設定されたチャネルまで連続して A/D 変換を行います。
• A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると A/D 変換動作を停止します。
• A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS:BUSY) に "0" を書き込みます。
[ 開始チャネルと終了チャネルが同じ場合 ]
開始チャネルと終了チャネルを同じチャネル番号に設定した場合は (ADSRS:ANS3 ∼
ANS0=ADSR: ANE3 ∼ ANE0) , 開始チャネル (= 終了チャネル ) として設定した 1 チャ
ネルだけを 1 回だけ A/D 変換して終了します。
[ 単発変換モードでの変換順序 ]
表 19.5-1 に , 単発変換モードでの変換順序の例を示します。
表 19.5-1 単発変換モードでの変換順序
開始チャネル
終了チャネル
単発変換モードでの変換順序
AN0 端子
(ADSR: ANS=0000B)
AN3 端子
(ADSR: ANE=0011B)
AN0 → AN1 → AN2 → AN3 →終了
AN3 端子
(ADSR: ANS=0011B)
AN3 端子
(ADSR: ANE=0011B)
AN3 →終了
[ 再起動について ]
A/D 変換実行中および一時停止状態中に A/D 変換を再起動する場合は , 変換をいった
ん強制終了させてから再度起動させます。以下の手順で実施してください。
1) A/D 変換動作中フラグビット (ADCS:BUSY) をクリア
2) 割込み要求フラグビット (ADCS:INT) をクリア
3) A/D 変換ソフトウェア起動ビット (ADCS:STRT) をセット
434
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第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
MB90350E Series
連続変換モード
19.5.2
連続変換モードでは , 開始チャネルから終了チャネルまで順次 A/D 変換を行います。
終了チャネルの A/D 変換が終了すると , 開始チャネルに戻って A/D 変換動作を継続
します。
■ 連続変換モードの設定
8/10 ビット A/D コンバータを連続変換モードで動作させるには , 図 19.5-2 の設定が必
要です。
図 19.5-2 連続変換モードの設定
bit15 14 13 12 11 10
ADCS
◎ ◎
ADCR
ADSR
-
-
◎
○
1
0
5
4
3
◎
◎
◎
◎
1
- -
0
1 bit0
◎
0
D9~D0(変換結果を保持)
◎
◎
◎
◎
◎ ◎
◎
◎
◎
◎
◎
◎
◎
◎
予約 ADE14ADE13ADE12ADE11ADE10 ADE9 ADE8
○
○
○
○
○
○
○
ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"1"を設定
:"0"を設定
CM44-10140-5
2
- - 予約
ST2 ST1 ST0 CT2 CT1 CT0 予約 ANS3 ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
0
ADER6
◎
- - -
◎ ◎
ADER5
9 bit8 bit7 6
BUSY INT INTE PAUS STS1 STS0 STRT - MD1 MD0 S10 - -
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○
○
○
435
第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
MB90350E Series
■ 連続変換モードの動作と使用方法
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定
されたチャネルから A/D 変換を開始し , A/D 変換終了チャネル選択ビット (ANE3 ∼
ANE0) で設定されたチャネルまで連続して A/D 変換を行います。
• A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定された
チャネルに戻って A/D 変換を継続します。
• A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS:BUSY) に "0" を書き込みます。
[ 開始チャネルと終了チャネルが同じ場合 ]
開始チャネルと終了チャネルを同じチャネルに設定した場合は (ADSR: ANS3 ∼
ANS0=ADSR: ANE3 ∼ ANE0) , 開始チャネル (= 終了チャネル ) として設定した 1 チャ
ネルの A/D 変換を繰り返して行います。
[ 連続変換モードでの変換順序 ]
表 19.5-2 に , 連続変換モードでの変換順序の例を示します。
表 19.5-2 連続変換モードでの変換順序
開始チャネル
終了チャネル
連続変換モードでの変換順序
AN0 端子
(ADSR: ANS=0000B)
AN3 端子
(ADSR: ANE=0011B)
AN0 → AN1 → AN2 → AN3 → AN0
→繰返し
AN3 端子
(ADSR: ANS=0011B)
AN3 端子
(ADSR: ANE=0011B)
AN3 → AN3 →繰返し
[ 再起動について ]
A/D 変換実行中および一時停止状態中に A/D 変換を再起動する場合は , 変換をいった
ん強制終了させてから再度起動させます。以下の手順で実施してください。
1) A/D 変換動作中フラグビット (ADCS:BUSY) をクリア
2) 割込み要求フラグビット (ADCS:INT) をクリア
3) A/D 変換ソフトウェア起動ビット (ADCS:STRT) をセット
436
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第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
MB90350E Series
停止変換モード
19.5.3
停止変換モードでは , 1 チャネルごとに停止と起動を繰り返しながら A/D 変換を行
います。終了チャネルの A/D 変換が終了して A/D 変換動作が停止した後 , 起動トリ
ガを入力すると開始チャネルに戻って A/D 変換を継続します。
■ 停止変換モードの設定
8/10 ビット A/D コンバータを停止変換モードで動作させるには , 図 19.5-3 の設定が必
要です。
図 19.5-3 停止変換モードの設定
bit15 14 13 12 11 10
ADCS
ADSR
-
◎
◎
- - -
3
◎
◎
◎
1
- -
1
2
1 bit0
- - 予約
◎
0
D9~D0(変換結果を保持)
◎
◎
◎
◎
◎ ◎
◎
◎
◎
◎
◎
◎
◎
◎
予約 ADE14ADE13ADE12ADE11ADE10 ADE9 ADE8
0
○
○
○
○
○
○
○
ADE7 ADE6 ADE5 ADE4 ADE3 ADE2 ADE1 ADE0
ADER6
-
◎
○
1
0
4
ST2 ST1 ST0 CT2 CT1 CT0 予約 ANS3 ANS2 ANS1 ANS0 予約 ANE3 ANE2 ANE1 ANE0
◎ ◎
ADER5
5
BUSY INT INTE PAUS STS1 STS0 STRT - MD1 MD0 S10 - -
◎ ◎
ADCR
9 bit8 bit7 6
○ ○ ○ ○ ○
:未定義
:使用ビット
:アナログ入力端子として使用する端子に対応するビットに"1"を設定
:"1"を設定
:"0"を設定
○
○
○
■ 停止変換モードの動作と使用方法
• 起動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定さ
れたチャネルから A/D 変換を開始します。
1 チャネルの A/D 変換が終了すると A/D 変
換動作は停止します。A/D 変換動作が停止している間に起動トリガを入力すると ,
次のチャネルの A/D 変換を行います。
•
A/D 変換終了チャネル選択ビット (ANE3 ∼ ANE0) で設定されたチャネルの A/D 変
換が終了すると , A/D 変換動作は停止します。A/D 変換動作が停止している間に起
動トリガを入力すると , A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) で設定さ
れたチャネルに戻って A/D 変換を継続します。
• A/D 変換動作を強制終了するには , A/D 制御ステータスレジスタの A/D 変換動作中
フラグビット (ADCS:BUSY) に "0" を書き込みます。
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437
第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
MB90350E Series
[ 開始チャネルと終了チャネルが同じ場合 ]
開 始 チ ャ ネ ル と 終 了 チ ャ ネ ル を 同 じ チ ャ ネ ル に 設 定 し た 場 合 は (ADSR:ANS3 ∼
ANS0=ADSR: ANE3 ∼ ANE0) , 開始チャネル (= 終了チャネル ) として設定した 1 チャ
ネルの A/D 変換と停止を繰り返します。
[ 停止変換モードでの変換順序 ]
表 19.5-3 に , 停止変換モードでの変換順序の例を示します。
表 19.5-3 停止変換モードでの変換順序
開始チャネル
終了チャネル
単発変換モードでの変換順序
AN0 端子
(ADSR: ANS= 0000B)
AN3 端子
(ADSR: ANE= 0011B)
AN0 →停止・起動→ AN1 →停止・起動→
AN2 →停止・起動→ AN3 →停止・起動→
AN0 →繰返し
AN3 端子
(ADSR: ANS= 0011B)
AN3 端子
(ADSR: ANE= 0011B)
AN3 →停止・起動→ AN3 →停止・起動→
繰返し
[ 再起動について ]
A/D 変換実行中および一時停止状態中に A/D 変換を再起動する場合は , 変換をいった
ん強制終了させてから再度起動させます。以下の手順で実施してください。
1) A/D 変換動作中フラグビット (ADCS:BUSY) をクリア
2) 割込み要求フラグビット (ADCS:INT) をクリア
3) A/D 変換ソフトウェア起動ビット (ADCS:STRT) をセット
438
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第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
MB90350E Series
19.5.4
μDMAC または EI2OS 機能を使用した変換動作
8/10 ビット A/D コンバータでは , μDMAC または EI2OS 機能を使用して , A/D 変換
結果をメモリに転送することができます。
■ μDMAC/EI2OS 機能を使用した変換動作
図 19.5-4 に , μDMAC または EI2OS 機能を使用した場合の変換動作のフローを示しま
す。
図 19.5-4 μDMAC/EI2OS 機能を使用した場合の変換動作のフロー
A/Dコンバータ起動
サンプル&ホールド
A/D変換開始
A/D変換終了
割込み発生
μDMACまたはEI2OS起動
変換結果転送
NO
指定回数終了か*
割込みクリア
YES
割込み処理
*:μDMACまたはEI2OSの設定で決定されます。
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439
第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
19.5.5
MB90350E Series
A/D 変換データ保護機能
割込み要求の出力を許可した状態で A/D 変換を実行すると , データ保護機能が働き
ます。
■ 8/10 ビット A/D コンバータの A/D 変換データ保護機能の説明
A/D 変換データ保護機能は A/D 変換データの取りこぼしを防ぐ機能です。
8/10 ビット A/D コンバータには , 変換データ格納用の A/D データレジスタ (ADCR1/
ADCR0)1 個と現在 A/D 変換中のデータを格納する逐次比較回路 1 個があります。
A/D 変換実行中 , 8/10 ビット A/D コンバータは変換データを 1 ビットずつ逐次比較回
路に格納し , A/D 変換が完了すると A/D 変換結果を A/D データレジスタに格納します。
A/D 変換データ保護機能を使用する場合 , 使用しない場合によって , 8/10 ビット A/D コ
ンバータの動作は下記のようになります。
• 割込み要求許可ビット (ADCS:INTE) = 0 に設定すると , データ保護機能は無効にな
ります。この場合 , A/D 変換が連続して行われると , 8/10 ビット A/D コンバータは
変換が終了するたびに A/D データレジスタに変換結果を格納します ( 常に最新の変
換データが格納されることになります )。
• 割込み要求許可ビット (ADCS:INTE) = 1 に設定すると , データ保護機能が有効にな
ります。この状態で A/D 変換が連続して行われると , はじめの変換が終了したとき
に割込み要求フラグビット:ADCS:INT=1 になります。さらに , 次の A/D 変換が行
われ , INT=1 の状態で変換終了すると , 変換結果を逐次比較回路から A/D データレ
ジスタに転送する直前で 8/10 ビット A/D コンバータは " 一時停止状態 " となり , 変
換データの上書きを防ぎます。このとき , A/D 制御ステータスレジスタの一時停止
フラグビット (ADCS: PAUS) に "1" がセットされます。一時停止状態中に割込み要
求フラグビット (ADCS:INT) を "0" にクリアすると逐次比較回路に格納されている
データは A/D データレジスタへ転送されます ( 図 19.5-5 を参照 )。
図 19.5-5 A/D 変換データ保護機能の動作
A/D①変換時間
サンプリング時間 コンペア時間
A/D②変換時間
サンプリング時間 コンペア時間
A/D変換データレジスタADCR
A/D変換割り込み(INT bit)
A/D③変換時間
サンプリング時間
A/D②変換結果
A/D①変換結果
INTクリア
INT = 0 INT = 1
A/D変換データ保護機能(PAUS bit)
440
A/D変換データ
保護機能動作
PAUS = 0
PAUS = 1
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第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
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● CPU で A/D 変換結果を読み出す場合の A/D 変換データ保護機能
• アナログ入力が A/D 変換された後 , A/D 変換結果が A/D データレジスタ (ADCR) に
格納されると , A/D 制御ステータスレジスタの割込み要求フラグビット (ADCS:
INT) に "1" がセットされます。
• 次の回の A/D 変換が終了した時点で , 前回の A/D 変換終了時にセットされた 割込み
要求フラグビット (ADCS: INT) がセットされたままの場合 , 割込み要求が許可され
ていれば (ADCS: INTE=1) , A/D 変換動作は新しいデータを A/D データレジスタに上
書きする直前でデータ保護のため一時停止状態となります。
• A/D 制御ステータスレジスタの割込み要求が許可されているため (ADCS: INTE=1) ,
INT ビットがセットされると割込み要求が発生します。INT ビットをクリアすると ,
A/D 変換動作の一時停止状態が解除されます。
• 連続して A/D 変換を行っている場合 , 8/10 ビット A/D コンバータは次の A/D 変換動
作を開始します。このとき , 一時停止フラグビット (ADCS: PAUS) は自動的には "0"
にクリアされません。クリアするためには同ビットに "0" を書き込んでください。
< 注意事項 >
• 一時停止状態中に割込み要求の出力を禁止すると (ADCS:INTE=0), A/D 変換が開始さ
れ , A/D データレジスタのデータが書き換えられてしまう場合があります。
• 複数回の A/D 変換を連続実行する場合 , 割込み要求フラグビット (ADCS:INT) をクリア
する前に必ず A/D データレジスタに格納されたデータを読み出してください。A/D 変
換が一時停止の状態で A/D データレジスタに格納されたデータを読み出す前に割込み
要求フラグビット (ADCS:INT) をクリアすると最初に格納された変換データが次の変
換データによって上書きされ破壊されます。
● μDMAC/EI2OS で A/D 変換結果を転送する場合の A/D 変換データ保護機能
DMA または EI2OS 機能を利用して A/D 変換後 , A/D 変換結果を A/D データレジスタ
からメモリに転送している間に次の回の A/D 変換が終了した場合 , データ保護のため
A/D 変換動作は新しいデータを A/D データレジスタに上書きする直前で一時停止状態
になります。A/D 変換動作が停止すると , A/D 制御ステータスレジスタの一時停止フラ
グビット (ADCS: PAUS) に "1" がセットされます。
μDMAまたは EI2OS機能による A/D変換結果のメモリ転送が終了すると, A/D変換の一
時停止状態が解除されます。連続して A/D 変換を行っている場合は , A/D 変換動作が
再開されます。このとき , 一時停止フラグビット (ADCS: PAUS) は自動的には "0" にク
リアされません。クリアする場合は同ビットに "0" を書き込んでください。
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第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
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< 注意事項 >
• μDMAC または EI2OS 機能によって A/D 変換結果がメモリ転送されている場合 , CPU
から割込み要求フラグビットをクリア (ADCS: INT=0) しないでください。転送中の A/D
データレジスタのデータが書き換えられてしまう場合があります。
• μDMAC または EI2OS 機能によって A/D 変換結果がメモリ転送されている場合 , 割込
み要求の出力を禁止しないでください。一時停止中に割込み要求の出力を禁止すると
(ADCS:INTE=0), A/D 変換が開始され , 転送中の A/D データレジスタのデータが書き換
えられてしまう場合があります。
• μDMAC または EI2OS 機能によって A/D 変換結果がメモリ転送されている場合に再起
動をかけないでください。A/D 変換一時停止中に再起動すると , 変換結果が壊れる場合
があります。
442
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第 19 章 8/10 ビット A/D コンバータ
19.5 8/10 ビット A/D コンバータの動作説明
MB90350E Series
● μDMAC/EI2OS を使用した場合の A/D 変換データ保護機能の処理フロー
図 19.5-6 に , μDMAC/EI2OS を使用した場合の A/D 変換データ保護機能の処理フローを
示します。
図 19.5-6 μDMAC/EI2OS を使用した場合の A/D 変換データ保護機能の処理フロー
μDMACまたはEI2OS設定
A/D連続変換起動
1回目変換終了
A/Dデータレジスタに格納
μDMACまたはEI2OS起動
2回目変換終了
μDMAC/EI2OS終了
NO
A/D一時停止
YES
A/Dデータレジスタに格納
3回目変換
μDMACまたはEI2OS起動
続く
すべて変換終了
μDMAC/EI2OS終了
NO
A/D一時停止
YES
μDMACまたはEI2OS起動
割込み処理
A/D変換停止
(注意事項) A/Dコンバータ動作停止時のフローは省略
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終了
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443
第 19 章 8/10 ビット A/D コンバータ
19.6 8/10 ビット A/D コンバータ使用上の注意
19.6
MB90350E Series
8/10 ビット A/D コンバータ使用上の注意
8/10 ビット A/D コンバータを使用する場合は , 次の点に注意してください。
■ 8/10 ビット A/D コンバータ使用上の注意
● アナログ入力端子について
• アナログ入力端子は , ポート 5, 6 の汎用入出力ポートと兼用になっています。アナ
ログ入力端子として使用する場合はアナログ入力許可レジスタ (ADER5, ADER6)
の設定によってアナログ入力端子に切り換えてください。
•
アナログ入力端子として使用する場合は , 使用する端子に対応するアナログ入力許
可レジスタ (ADER5, ADER6) のビットに "1" を書き込んで , アナログ入力許可に設
定してください。
•
汎用入出力ポートに設定したままで中間レベルの信号が入力されると , ゲートに入
力リーク電流が流れます。アナログ入力端子として使用する場合は , 必ずアナログ
入力許可に設定して使用してください。
● 内部タイマまたは外部トリガで起動する場合の注意
8/10 ビット A/D コンバータを内部タイマ出力または外部トリガで起動するように A/D
制御ステータスレジスタの A/D 起動トリガ選択ビット (ADCS: STS1, STS0) を設定する
場合は , タイマ出力および外部トリガのレベルをインアクティブ側 (外部トリガの場合
は "H" 側 ) に設定してください。起動トリガの入力値をアクティブ側に設定しておく
と , A/D 制御ステータスレジスタの A/D 起動トリガ選択ビット (ADCS: STS1, STS0) の
設定と同時に動作を開始する恐れがあります。
● 8/10 ビット A/D コンバータの電源・アナログ入力の投入順序
• 8/10 ビット A/D コンバータの電源 , アナログ入力 (AN0 ∼ AN14 端子 ) の印加は , 必
ずデジタル電源 (VCC) の投入後に行ってください。
• 電源切断時は , 8/10 ビット A/D コンバータの電源およびアナログ入力の遮断の後で
デジタル電源の遮断を行ってください。
• AVRH は , AVCC を超えないように投入および切断を行ってください。
● 8/10 ビット A/D コンバータの電源電圧について
ラッチアップ防止のため , 8/10 ビット A/D コンバータの電源 (AVCC) は , デジタル電源
(VCC) の電圧を超えないように注意してください。
444
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第 20 章
低電圧検出 /CPU 動作検出
リセット
低電圧検出 /CPU 動作検出リセットの機能と動作に
ついて説明します。本機能は MB90350E シリーズ
の "T" サフィックスのある製品のみ使用できます。
20.1 低電圧 /CPU 動作検出リセット回路の概要
20.2 低電圧 /CPU 動作検出リセット回路の構成
20.3 低電圧 /CPU 動作検出リセット回路のレジスタ
20.4 低電圧 /CPU 動作検出リセット回路の動作
20.5 低電圧 /CPU 動作検出リセット回路使用上の注意
20.6 低電圧 /CPU 動作検出リセット回路のプログラム例
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445
第 20 章 低電圧検出 /CPU 動作検出リセット
20.1 低電圧 /CPU 動作検出リセット回路の概要
20.1
MB90350E Series
低電圧 /CPU 動作検出リセット回路の概要
低電圧検出リセット回路は , 電源電圧を監視し , 検出電圧値より電源電圧が下がった
ことを検出する機能があります。低電圧を検出したときに , 内部リセットを発生しま
す。 CPU 動作検出リセット回路は , 発振クロックをカウントクロックとする 20 ビットの
カウンタで , 起動後 , 一定時間内にクリアされない場合 , 内部リセットを発生します。
■ 低電圧検出リセット回路
図 20.1-1 低電圧 /CPU 動作検出リセット回路の検出電圧
検出電圧
4.0 V ± 0.3 V
低電圧を検出すると , 低電圧検出フラグ (LVRC: LVRF) が "1" にセットされ , 内部リセッ
トが出力されます。
STOP モード時も動作を続けますので , 低電圧を検出すると , 内部リセットが発生し
STOP モードを解除します。
内部 RAM 書込み期間は , 書込み終了後に低電圧リセットが発生します。
446
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第 20 章 低電圧検出 /CPU 動作検出リセット
20.1 低電圧 /CPU 動作検出リセット回路の概要
MB90350E Series
■ CPU 動作検出リセット回路
CPU 動作検出リセット回路は , プログラム暴走対策用のカウンタです。パワーオンリ
セット後 , 自動で起動します。起動後は , 一定時間内で定期的にクリアし続ける必要が
あります。プログラムが無限ループに陥るなどして , 一定時間クリアされない場合 , 内
部リセットを発生します。CPU 動作検出回路で発生する内部リセットは , 5 マシンサイ
クル分の幅です。
図 20.1-2 CPU 動作検出リセット回路のインターバル時間
インターバル時間
220/Fc ( 約 262 ms)*
*: 発振クロック 4 MHz 動作時のインターバル時間です。
CPU が動作を停止するモードでは , 回路が停止します。
CPU 動作検出リセット回路のカウンタ条件を以下に示します。
• LVRC レジスタの CL ビットへの "0" 書込み
• 内部リセット
• 発振クロック停止
• スリープモードへの遷移
• タイムベースタイマモードへの遷移
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447
第 20 章 低電圧検出 /CPU 動作検出リセット
20.2 低電圧 /CPU 動作検出リセット回路の構成
20.2
MB90350E Series
低電圧 /CPU 動作検出リセット回路の構成
低電圧 /CPU 動作検出リセット回路は , 次の 3 つのブロックで構成されています。
• CPU 動作検出回路
• 電圧比較回路
• 低電圧 /CPU 動作検出リセット制御レジスタ (LVRC)
■ 低電圧 /CPU 動作検出リセット回路のブロックダイヤグラム
図 20.2-1 低電圧 /CPU 動作検出リセット回路のブロックダイヤグラム
VCC
電圧比較回路
+
VSS
定電圧源
CPU動作検出回路
カウンタ
OF
内部リセット
発振
クロック
F/F
ノイズキャンセラ
クリア
予約
予約
予約 予約
CL
LVRF
予約
CPUF
低電圧検出リセット制御レジスタ(LVRC)
内部データバス
● CPU 動作検出回路
プログラム暴走対策用のカウンタです。起動後は , 一定時間内で定期的にクリアし続け
る必要があります。
● 電圧比較回路
検出電圧と電源電圧を比較して , 低電圧を検出すると出力を "H" にします。
電源投入後は常に動作しています。
● 低電圧 /CPU 動作検出リセット制御レジスタ (LVRC)
低電圧 /CPU 動作検出リセットフラグおよび CPU 動作検出機能のカウンタのクリアを
行います。
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第 20 章 低電圧検出 /CPU 動作検出リセット
20.2 低電圧 /CPU 動作検出リセット回路の構成
● 低電圧 /CPU 動作検出リセット回路のリセット要因
電源電圧が検出電圧よりも低下したときに , 内部リセットを発生します。
CPU 動作検出回路のカウンタが一定時間クリアされなかった場合に , 内部リセットを
発生します。
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449
第 20 章 低電圧検出 /CPU 動作検出リセット
20.3 低電圧 /CPU 動作検出リセット回路のレジスタ
20.3
MB90350E Series
低電圧 /CPU 動作検出リセット回路のレジスタ
低電圧 /CPU 動作検出リセット制御レジスタ (LVRC) は , 低電圧 /CPU 動作検出リ
セットフラグおよび CPU 動作検出回路のカウンタクリアなどを行うレジスタです。
■ 低電圧 /CPU 動作検出リセット制御レジスタ (LVRC)
図 20.3-1 低電圧 /CPU 動作検出リセット制御レジスタ (LVRC)
アドレス bit 7
00006EH
6
5
4
3
2
1
0
予約
予約
予約
予約
CL
LVRF
予約
CPUF
R/W
R/W
R/W
R/W
W
R/W
初期値
00111000B
R/W
bit0
CPUF
0
1
bit2
LVRF
CPU動作検出フラグビット
読出し時
書込み時
オーバフローなし
CPUFビットクリア
オーバフローあり
変化なし, 影響なし
低電圧検出フラグビット
書込み時
読出し時
電圧低下検出なし
LVRFビットクリア
電圧低下検出あり
変化なし, 影響なし
0
1
bit3
CPU動作検出クリアビット
CL
0
カウンタクリア
1
変化なし, 影響なし
bit4, bit5
予約
予約ビット
必ず"1"を書き込んでください。
bit1, bit6, bit7
予約
予約ビット
必ず"0"を書き込んでください。
R/W:リード/ライト可能
W :ライトオンリ
:初期値
450
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第 20 章 低電圧検出 /CPU 動作検出リセット
20.3 低電圧 /CPU 動作検出リセット回路のレジスタ
表 20.3-1 低電圧 /CPU 動作検出リセット制御レジスタの機能説明
ビット名
機能
bit7,
bit6
予約ビット
( 注意事項 ) 必ず "0" を書き込んでください。
bit5,
bit4
予約ビット
( 注意事項 ) 必ず "1" を書き込んでください。
bit3
CL:
CPU 動作検出
クリアビット
CPU 動作検出回路のカウンタをクリアするビットです。CL ビットに "0" を書き込
むと , CPU 動作検出回路のカウンタがクリアされます。
bit2
LVRF:
低電圧検出
フラグビット
電源電圧の低下が検出されると , LVRF ビットが "1" にセットされます。書込み時
は "0" でクリアされ , "1" では LVRF ビットに影響を与えず , 変化しません。
内部リセットでは初期化されず , 外部リセット入力で初期化されます。
bit1
予約ビット
( 注意事項 ) 必ず "0" を書き込んでください。
bit0
CPUF:
CPU 動作検出
フラグビット
CPU 動作検出機能のカウンタがオーバフローすると , CPUF ビットが "1" にセッ
トされます。
書込み時は "0" でクリアされ , "1" では CPUF ビットに影響を与えず変化しません。
内部リセットでは初期化されず , 外部リセット入力で初期化されます。
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第 20 章 低電圧検出 /CPU 動作検出リセット
20.4 低電圧 /CPU 動作検出リセット回路の動作
MB90350E Series
低電圧 /CPU 動作検出リセット回路の動作
20.4
電源電圧を監視し , 設定値よりも電源電圧が低下したときに内部リセットを発生しま
す。CPU 動作検出機能では , 一定間隔でカウンタをクリアしなければ内部リセット
を発生します。低電圧または CPU の暴走を検出して内部リセットが発生した場合 ,
レジスタの内容は保証できません。低電圧リセット解除後は , リセットシーケンスを
実行した後にリセットベクタで指定されたアドレスからプログラムが再スタートし
ます。
■ 低電圧検出リセット回路の動作
低電圧検出リセット回路は , リセット解除後 , 動作安定待ち時間を確保せず , 低電圧検
出動作を開始します。
■ CPU 動作検出リセット回路の動作
CPU 動作検出リセット回路は , リセット解除後 , 動作安定待ち時間を確保せず , CPU 動
作検出動作を開始します。
< 注意事項 >
低電圧リセット回路は常に動作していますので , スリープ , ストップモード時においても
電流を消費します。
452
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第 20 章 低電圧検出 /CPU 動作検出リセット
20.5 低電圧 /CPU 動作検出リセット回路使用上の注意
MB90350E Series
20.5
低電圧 /CPU 動作検出リセット回路使用上の注意
低電圧 /CPU 動作検出リセット回路を使用するにあたっての注意点を示します。
■ 低電圧検出リセット回路使用上の注意
● プログラムでの動作停止不可
低電圧検出リセット回路は , 電源投入後 , 動作安定待ち時間を経過すると連続で動作し
ます。ソフトウェアでの動作停止はできません。
● STOP モード時の動作
低電圧検出リセットは , STOP モード時も動作を続けますので , STOP モード中に低電
圧検出すると , リセットが発生し , STOP モードは解除されます。
■ CPU 動作検出リセット回路使用上の注意
● プログラムでの動作停止不可
CPU 動作検出リセット回路は , 電源投入後 , 連続で動作します。ソフトウェアでの動作
停止はできません。
● CPU 動作検出機能のリセット発生抑止
CPU 動作検出機能は , 一定時間ごとにカウンタをクリアする必要があります。LVRC レ
ジスタの CL ビットに "0" を書き込むことによりカウンタをクリアし , リセット発生を
抑止することができます。
● カウンタの停止とクリア
CPU 動作検出機能は , CPU が動作を停止するモードでは , カウンタをクリアし , 動作を
停止します。
● サブ発振モード時の動作
CPU 動作検出機能は , サブ発振モードでは動作を停止しますので , ウォッチドッグリ
セット機能を併用してください。
● MD2=1 設定時の動作について
MD2 端子を "1" 入力に設定すると , CPU 動作検出リセット回路はリセットを発生しま
せん。
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第 20 章 低電圧検出 /CPU 動作検出リセット
20.6 低電圧 /CPU 動作検出リセット回路のプログラム例
20.6
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低電圧 /CPU 動作検出リセット回路のプログラム例
低電圧 /CPU 動作検出リセット回路のプログラム例を示します。
■ 低電圧 /CPU 動作検出リセット回路のプログラム例
● 処理仕様
CPU 動作検出機能のカウンタをクリアします。
● コーディング例
LVRC EQU 006EH ;低電圧/CPU動作検出リセット制御レジスタのアドレス
----------------- メインプログラム ------------------------------- CSEG ;[CODE SEGMENT]
:
MOV LVRC,#00110101B
:
END
454
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CM44-10140-5
第 21 章
LIN-UART
LIN-UART の機能と動作について説明します。
21.1 LIN-UART の概要
21.2 LIN-UART の構成
21.3 LIN-UART の端子
21.4 LIN-UART のレジスタ
21.5 LIN-UART の割込み
21.6 LIN-UART のボーレート
21.7 LIN-UART の動作
21.8 LIN-UART 使用上の注意
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455
第 21 章 LIN-UART
21.1 LIN-UART の概要
MB90350E Series
LIN-UART の概要
21.1
LIN(Local Interconnect Network)-UART は , 外部装置と同期通信または非同期通信
( 調歩同期 ) をするための汎用のシリアルデータ通信インタフェースです。双方向通
信機能 ( ノーマルモード ), マスタ / スレーブ型通信機能 ( マルチプロセッサモード :
マスタ / スレーブ両方をサポート ) に加え LIN バスに対応するための特別な機能もサ
ポートしています。
■ LIN-UART の機能
● LIN-UART の機能
LIN-UART は , ほかの CPU や周辺装置とシリアルデータの送受信をする汎用シリアル
データ通信インタフェースで , 表 21.1-1 に示す機能があります。
表 21.1-1 LIN-UART の機能 (1 / 2)
機 能
データバッファ
全二重ダブルバッファ
シリアル入力
5 回オーバサンプリングを行い , サンプリング値の多数決により受
信値を決定します ( 非同期モードのみ )。
転送モード
• クロック同期 ( スタート / ストップ同期 , またはスタート / ストッ
プビット選択 )
• クロック非同期 ( スタート / ストップビットが使用可能 )
ボーレート
• 専用ボーレートジェネレータあり (15 ビットリロードカウンタか
ら構成 )
• 外部クロック入力可能。また , リロードカウンタで調節可能
データ長
• 7 ビット ( 同期または LIN モード以外 )
• 8 ビット
信号方式
NRZ (Non Return to Zero)
スタートビットタイミング
非同期モード時は , スタートビット立下りエッジに同期
受信エラー検出
• フレーミングエラー
• オーバランエラー
• パリティエラー ( 動作モード 1 , 動作モード 3 では不可 )
割込み要求
•
•
•
•
受信割込み ( 受信完了 , 受信エラー検出 , LIN Synch break 検出 )
送信割込み ( 送信データエンプティ )
ICU への割込み要求 (LIN synch field 検出 : LSYN)
送受信とも拡張インテリジェント I/O サービス (EI2OS) および
DMA 機能の対応あり
マスタ / スレーブ型通信機能
( マルチプロセッサモード )
1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能
( マスタとスレーブシステムの両方をサポート )
同期モード
マスタまたはスレーブ機能
端子アクセス
シリアル入出力端子の状態を直接読出し可能
456
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第 21 章 LIN-UART
21.1 LIN-UART の概要
MB90350E Series
表 21.1-1 LIN-UART の機能 (2 / 2)
機 能
•
•
•
•
•
LIN バスオプション
マスタデバイス動作
スレーブデバイス動作
LIN Synch break 検出
LIN Synch break 生成
インプットキャプチャ0, 1, 6, 7 に接続している LIN Synch field の
スタート / ストップエッジ 検出
同期シリアルクロック
スタート / ストップビットで同期通信するために , SCK 端子に連続
出力可能
クロック遅延オプション
クロックを遅らせるための特殊な同期クロックモード (SPI に有効 )
LIN-UART は 4 つの異なるモードで動作します。動作モードは , LIN-UART シリアル
モードレジスタ (SMR) の MD0, MD1 ビットにより決定されます。モード 0 と 2 は双方
向シリアル通信 , モード 1 はマスタ / スレーブ通信 , モード 3 は LIN マスタ / スレーブ
通信に使用されます。
表 21.1-2 LIN-UART の動作モード
データ長
動作モード
パリティ
なし
0
ノーマルモード
1
マルチ
プロセッサ
モード
パリティ
あり
7 ビットまたは 8 ビット
7 ビット
または
8 ビット
+1*
2
ノーマルモード
3
LIN モード
―
8 ビット
8 ビット
―
ストップ
ビット長
同期方式
データビット
フォーマット
非同期
1 ビット
または
2 ビット
非同期
同期
なし ,
1 ビット ,
2 ビット
非同期
1 ビット
LSB ファースト
MSB ファースト
LSB ファースト
―:設定不可
*: "+1" はマルチプロセッサモードで通信制御用に使用されるアドレス / データ選択ビット (AD)
です。
LIN-UART シリアルモードレジスタ (SMR) の MD1 と MD0 ビットで , 下記に示す LINUART の動作モードを決定します。
表 21.1-3 LIN-UART の動作モード
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MD1
MD0
0
0
モード
0
種類
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
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457
第 21 章 LIN-UART
21.1 LIN-UART の概要
MB90350E Series
< 注意事項 >
• モード 1 は , マスタ / スレーブ接続時にはマスタとスレーブいずれの動作にも対応しま
す。
• モード 3 は , 通信フォーマット 8N-1, LSB ファーストに固定されます。
• モードを変更すると UART は送受信を打ち切り , 次の通信開始を待ちます。
■ LIN-UART の割込みと EI2OS
表 21.1-4 LIN-UART の割込みと EI2OS
割込み制御レジスタ
チャネル
LIN-UART3
受信
LIN-UART3
送信
LIN-UART2
受信
LIN-UART2
送信
ベクタテーブルのアドレス
EI2OS
チャネル
FFFF6AH
*1
DRQ12 *3
FFFF65H
FFFF66H
*2
DRQ13
FFFF60H
FFFF61H
FFFF62H
*1
DRQ14 *3
FFFF5CH
FFFF5DH
FFFF5EH
*2
DRQ15
割込み番号
レジスタ名
アドレス
下位
上位
バンク
#37(25H)
ICR13
0000BDH
FFFF68H
FFFF69H
#38(26H)
ICR13
0000BDH
FFFF64H
#39(27H)
ICR14
0000BEH
#40(28H)
ICR14
0000BEH
*1: ICR12 ∼ ICR14 および割込みベクタを共有する割込み要因が使用されていない場合のみ使用可能。
受信エラー検出可能。また , EI2OS 停止機能あり。
*2: ICR12 ∼ ICR14 および割込みベクタを共有する割込み要因が使用されていない場合のみ使用可能。
*3: 受信エラー検出時 , DMA 停止機能あり。
458
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第 21 章 LIN-UART
21.2 LIN-UART の構成
MB90350E Series
21.2
LIN-UART の構成
LIN-UART の構成ブロックを簡単な概要で示します。
■ LIN-UART の構成
LIN-UART は次のブロックで構成されます。
• リロードカウンタ
• 受信制御回路
• 受信シフトレジスタ
• 受信データレジスタ (RDR)
• 送信制御回路
• 送信シフトレジスタ
• 送信データレジスタ (TDR)
• エラー検出回路
• オーバサンプリング回路
• 割込み生成回路
• LIN synch break/Synch Field 検出
• バスアイドル検出回路
• LIN-UART シリアルモードレジスタ (SMR)
• シリアル制御レジスタ (SCR)
• シリアルステータスレジスタ (SSR)
• 拡張通信制御レジスタ (ECCR)
• 拡張ステータス制御レジスタ (ESCR)
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459
第 21 章 LIN-UART
21.2 LIN-UART の構成
MB90350E Series
■ LIN-UART のブロックダイヤグラム
図 21.2-1 LIN-UART のブロックダイヤグラム
OTO,
EXT,
REST
CLK
PE
ORE FRE
TIE
RIE
LBIE
LBD
送信クロック
リロード
カウンタ
受信クロック
SCKn
書込み
生成回路
送信制御回路
受信制御回路
RBI
TBI
端子
送信スタート
回路
スタートビット
検出回路
受信
IRQ
SINn
再スタート受信
リロードカウンタ
端子
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
送信
TDRE
IRQ
SOTn
オーバサン
プリング
回路
端子
RDRF
SOTn
SINn
キャプチャへ
の内部信号
LIN Synch break/
SynchField 検出
回路
DMA/
EI2OS へ
SINn
受信シフト
レジスタ
送信シフト
レジスタ
LIN Synch
break 生成回路
送信開始
エラー
検出回路
バスアイドル
検出回路
PE
ORE
FRE
RDRn
LBR
LBL1
LBL0
TDRn
RBI
LBD
TBI
内部データバス
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
SSRn
レジスタ
MD1
MD0
OTO
EXT
REST
UPCL
SCKE
SOE
SMRn
レジスタ
PEN
P
SBL
CL
AD
CRE
RXE
TXE
SCRn
レジスタ
LBIE
LBD
LBL1
LBL0
SOPE
SIOP
CCO
SCES
LBR
MS
ESCRn SCDE
レジスタ
SSM
ECCRn
レジスタ
RBI
TBI
n = 2, 3
460
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第 21 章 LIN-UART
21.2 LIN-UART の構成
MB90350E Series
■ 各ブロックの説明
● リロードカウンタ
専用ボーレートジェネレータとして機能する 15 ビットリロードカウンタです。リロー
ド値に対する 15 ビットレジスタから構成され , 外部クロックまたは内部クロックより ,
送受信クロックを生成します。また , 送信リロードカウンタのカウント値を BGRn1,
BGRn0 から読み出すことができます。
● 受信制御回路
受信ビットカウンタ , スタートビット検出回路 , および受信パリティカウンタから構成
されています。受信ビットカウンタは , 受信データビットをカウントして , 設定した
データ長に応じて 1 データの受信を完了すると , LIN-UART 受信データレジスタにフラ
グをセットします。このとき , 受信割込みが許可されていれば受信割込み要求を発生し
ます。スタートビット検出回路は , シリアル入力信号からスタートビットを検出する回
路で , スタートビットを検出するとスタートビットの立下りエッジに同期して , リロー
ドカウンタに信号を送ります。受信パリティカウンタは , 受信データのパリティを計算
します。
● 受信シフトレジスタ
SINn 端子から入力された受信データをビットシフトしながら取り込み , 受信が完了す
ると , RDR レジスタに受信データを転送します。
● 受信データレジスタ (RDR)
受信データを保持します。シリアル入力データは変換され , 受信データレジスタに格納
されます。
● 送信制御回路
送信ビットカウンタ , 送信スタート回路 , および送信パリティカウンタから構成されて
います。送信ビットカウンタは , 送信データビットをカウントして , 設定したデータ長
に応じて 1 データを送信します。送信ビットカウンタが書込みデータの送信開始を示
すと , シリアルステータスレジスタにフラグをセットします。このとき , 送信割込みが
許可されていれば送信割込み要求を発生します。送信スタート回路は , TDR のデータ
書込みで送信動作を開始します。送信パリティカウンタは , パリティありの場合 , 送信
するデータのパリティビットを生成します。
● 送信シフトレジスタ
TDR に書き込まれたデータを送信シフトレジスタに転送し , ビットシフトしながら
SOTn 端子に出力します。
● 送信データレジスタ (TDR)
送信データを設定します。書き込まれたデータは , シリアルデータに変換され出力され
ます。
● エラー検出回路
受信終了時において , エラーがあったかどうか検出します。エラーが発生すると , 対応
するエラーフラグをセットします。
● オーバサンプリング回路
非同期モード動作では , 5 回オーバサンプリングを行い , サンプリング値の多数決によ
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461
第 21 章 LIN-UART
21.2 LIN-UART の構成
MB90350E Series
り受信値を決定します。また , 同期モード動作では停止します。
● 割込み生成回路
すべての割込み要因を制御します。対応する割込み許可ビットがセットされていると ,
直ちに割込みが発生します。
● LIN synch break/Synch Field 検出回路
LINマスタノードがメッセージヘッダを送信すると, LIN synch breakを検出します。
LIN
synch break が検出されると , LBD フラグビットがセットされます。LIN Synch Field の
1 回目と 5 回目の立下りエッジを検出し , マスタノードが送信する実際のシリアルク
ロック同期を測定するために , キャプチャへ内部信号を出力します。
● LIN synch break 生成回路
設定された長さの LIN synch break を生成します。
● バスアイドル検出回路
送受信が行われていないことを検出し , TBI, RBI フラグビットを生成します。
● LIN-UART シリアルモードレジスタ (SMR)
以下に動作機能を示します。
• LIN-UART 動作モード選択
• クロック入力ソースの選択
• 外部クロックが 1 対 1 接続またはリロードカウンタ接続であるか選択
• 専用リロードタイマのリセット
• LIN-UART ソフトウェアリセット ( レジスタの設定は維持 )
• シリアルデータ端子への出力許可 / 禁止設定
• クロック端子への出力許可 / 禁止設定
● シリアル制御レジスタ (SCR)
以下に動作機能を示します。
• パリティビット有無の設定
• パリティビット選択
• ストップビット長の設定
• データ長の設定
• モード 1 でのフレームデータ形式の選択
• エラーフラグのクリア
• 送信許可 / 禁止
• 受信許可 / 禁止
● シリアルステータスレジスタ (SSR)
以下に動作機能を示します。
• 送受信やエラーの状態確認
• 転送方向 LSB ファースト /MSB ファーストの選択
• 受信割込み許可 / 禁止
• 送信割込み許可 / 禁止
462
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第 21 章 LIN-UART
21.2 LIN-UART の構成
MB90350E Series
● 拡張ステータス制御レジスタ (ESCR)
• LIN synch break 割込み許可 / 禁止
• LIN synch break 検出
• LIN synch break 長選択
• SINn, SOTn 端子への直接アクセス
• LIN-UART 同期クロックモードでの連続クロック出力設定
• サンプリングクロックエッジ選択
● 拡張通信制御レジスタ (ECCR)
• バスアイドル検出
• 同期クロック設定
• LIN synch break 生成
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463
第 21 章 LIN-UART
21.3 LIN-UART の端子
21.3
MB90350E Series
LIN-UART の端子
LIN-UART の端子 , 割込み要因 , レジスタの一覧および詳細を示します。
■ LIN-UART の端子
LIN-UART の端子は , 汎用ポートと兼用になっています。表 21.3-1 に , LIN-UART の端
子を示します。
表 21.3-1 LIN-UART の端子
スタンバイ
制御
端子の使用に
必要な設定
端子機能
P50/SIN2
P12/SIN3
ポート入出力 /
シリアルデータ入力
入力ポートに設定
(DDR:対応するビット = 0)
P51/SOT2
P13/SOT3
ポート入出力 /
シリアルデータ出力
出力許可に設定
(SMRn:SOE = 1)
P52/SCK2
P14/SCK3
ポート入出力 /
シリアルクロック
入出力
入出力形式
プルアップ
選択
端子名
P12 ∼ P17 は
プルアップ付き,
ほかは
Automotive 入力
プルアップなし
CMOS 出力 /
CMOS,
クロック入力時
入力ポートに設定
(DDR:対応するビット = 0)
あり
クロック出力時
出力許可に設定
(SMRn:SCKE = 1)
規格値はデータシート「■電気的特性 3. 直流規格」を参照してください。
■ LIN-UART の端子のブロックダイヤグラム
図 21.3-1 LIN-UART の端子のブロックダイヤグラム
リソース入力
ポートデータレジスタ (RDR)
リソース出力
リソース出力許可
内部データバス
PDR リード
P-ch
出力ライト
PDR リード
Pin
ポート方向レジスタ (RDR)
N-ch
方向ラッチ
汎用 I/O 端子 /SIN
汎用 I/O 端子 /SCK
汎用 I/O 端子 /SOT
DDR ライト
スタンバイ制御 (SPL = 1)
DDR リード
スタンバイ制御 : ストップモード (SPL =1), 時計モード (SPL = 1), タイムベースタイマモード (SPL = 1)
( 注意事項 ) リソース入出力信号はリソース機能を持つ端子から入出力される。
464
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
21.4
LIN-UART のレジスタ
LIN-UART のレジスタ一覧を示します。
■ LIN-UART のレジスタ一覧
図 21.4-1 LIN-UART のレジスタ一覧
• LIN-UART2
bit 15
アドレス :
bit 8 bit 7
bit 0
0000D9H,
0000D8H SCR2 ( シリアル制御レジスタ )
SMR2 ( シリアルモードレジスタ )
0000DBH,
0000DAH SSR2 ( シリアルステータスレジスタ )
RDR2/TDR2 ( 受信データレジスタ / 送信データレジスタ )
0000DDH,
0000DCH ESCR2 ( 拡張ステータス制御レジスタ )
ECCR2 ( 拡張通信制御レジスタ )
0000DFH,
0000DEH BGR21 ( ボーレートジェネレータレジスタ ) BGR20 ( ボーレートジェネレータレジスタ )
• LIN-UART3
bit 15
アドレス :
bit 8 bit 7
bit 0
007951H,
007950H SCR3 ( シリアル制御レジスタ )
SMR3 ( シリアルモードレジスタ )
007953H,
007952H SSR3 ( シリアルステータスレジスタ )
RDR3/TDR3 ( 受信データレジスタ / 送信データレジスタ )
007955H,
007954H ESCR3 ( 拡張ステータス制御レジスタ )
ECCR3 ( 拡張通信制御レジスタ )
007957H,
007956H BGR31 ( ボーレートジェネレータレジスタ ) BGR30 ( ボーレートジェネレータレジスタ )
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465
第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
21.4.1
MB90350E Series
シリアル制御レジスタ (SCR)
シリアル制御レジスタ (SCR) は , パリティの設定 , ストップビット長やデータ長の
選択 , モード 1 でのフレームデータ形式の選択 , 受信エラーフラグのクリア , 送受信
動作の許可または禁止の設定を行います。
■ シリアル制御レジスタ (SCR)
図 21.4-2 シリアル制御レジスタ (SCR)
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7
SCR2 : 0000D9H
P SBL CL AD CRE RXE TXE
SCR3 : 007951H PEN
R/W R/W R/W R/W R/W W R/W R/W
初期値
bit0
00000000B
bit8
TXE
送信動作許可ビット
0
送信禁止
1
送信許可
bit9
RXE
受信動作許可ビット
0
受信禁止
1
受信許可
bit10
CRE
受信エラーフラグクリアビット
書込み時
0
影響なし
1
受信エラーフラグ
(PE, FRE, ORE) クリア
読出し時
常に "0" をリー
ド
bit11
AD
アドレス / データ形式選択ビット
0
データフレーム
1
アドレスフレーム
bit12
CL
データ長選択ビット
0
7 ビット
1
8 ビット
bit13
SBL
ストップビット長選択ビット
0
1 ビット
1
2 ビット
bit14
P
パリティ選択ビット
0
偶数パリティ
1
奇数パリティ
bit15
R/W
W
: リード / ライト可能
: ライトオンリ
: 初期値
466
PEN
パリティ許可ビット
0
パリティなし
1
パリティあり
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
表 21.4-1 シリアル制御レジスタ (SCR) の各ビットの機能説明 (1 / 2)
ビット名
機 能
bit15
PEN:
パリティ許可
ビット
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかどうかを設定します。
( 注意事項 )
パリティビットは動作モード 0 の場合 , または動作モード 2 でスタート / ストッ
プあり (ECCR:SSM=1) に設定した場合にのみ付加されます。
動作モード 1, 動作モード 3(LIN) のときには "0" に固定されます。
bit14
P:
パリティ選択
ビット
パリティビットあり (SCR:PEN=1) に設定した場合に , 奇数パリティ (1) か偶数パ
リティ (0) のいずれかに設定します。
bit13
SBL:
ストップビット
長選択ビット
動作モード 0, 1 ( 非同期 ) の場合 , または動作モード 2 ( 同期 ) でスタート / ストッ
プビットあり (ECCR:SSM=1) に設定した場合のストップビット ( 送信データのフ
レームエンドマーク ) のビット長を設定します。
本ビットは , モード 3(LIN) では "0" に固定されます。
( 注意事項 )
受信時は , 常にストップビットの 1 ビット目だけを検出します。
bit12
CL:
データ長選択
ビット
送受信データのデータ長を指定します。本ビットは , モード 2, 3 では "1" に固定さ
れます。
AD:
アドレス / データ
形式選択ビット
マルチプロセッサモード ( モード 1) で送受信するフレームのデータ形式を指定し
ます。マスタ側は本ビットにライト , スレーブ側は本ビットをリードしてくださ
い。
• "0" に設定した場合:データフレームに設定されます。
• "1" に設定した場合:アドレスデータのフレームに設定されます。
読出しは , 最後に受信したデータ形式の値になります。
( 注意事項 )
本ビットの使用にあたっては , 「21.8 LIN-UART 使用上の注意」を参照してく
ださい。
CRE:
受信エラー
フラグクリア
ビット
シリアルステータスレジスタ (SSR) の FRE, ORE, PE フラグをクリアするビットで
す。
• "0" を書き込んだ場合 : 影響ありません。
• "1" を書き込んだ場合 : エラーフラグがクリアされます。
読み出した場合 , 常に "0" が読めます。
( 注意事項 )
受信動作禁止 (RXE=0) 後に受信エラーフラグをクリアしてください。
受信動作を禁止せずに受信エラーフラグをクリアにすると , そのタイミングで
受信をいったん中断し, その後再開します。このため, 受信再開時に正常なデー
タを受信しない場合があります。
bit11
bit10
bit9
RXE:
受信動作許可
ビット
CM44-10140-5
LIN-UART の受信動作を許可または禁止します。
• "0" に設定した場合:受信動作が禁止されます。
• "1" に設定した場合:受信動作が許可されます。
モード 3 での LIN synch break 検出は影響されません。
( 注意事項 )
• 受信中に受信動作を禁止 (RXE=0) した場合には , 直ちに受信動作が
停止します。この場合データは保証されません。
• 動作モード 2 で ECCR:MS=0 で , 受信中に送信動作を禁止
(TXE=0)にする場合は , 受信動作(RXE=0)も禁止して下さい。
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467
第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
表 21.4-1 シリアル制御レジスタ (SCR) の各ビットの機能説明 (2 / 2)
ビット名
bit8
468
TXE:
送信動作許可
ビット
機 能
LIN-UART の送信動作を許可または禁止します。
• "0" に設定した場合:送信動作が禁止されます。
• "1" に設定した場合:送信動作が許可されます。
( 注意事項 )
• 送信中に送信動作を禁止 (TXE=0) した場合には , 直ちに送信動作が
停止します。この場合 , データは保証されません。
• 動作モード 2 で ECCR:MS=1 の場合、送信動作を許可(TXE=1)は
シリアルクロックをマークレベルにしてから行って下さい。
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
LIN-UART シリアルモードレジスタ (SMR)
21.4.2
LIN-UART シリアルモードレジスタ (SMR) は , 動作モードの選択 , ボーレートク
ロックの選択 , シリアルデータとクロックの端子への出力許可または禁止の設定を
行います。
■ LIN-UART シリアルモードレジスタ (SMR)
図 21.4-3 シリアルモードレジスタ (SMR)
アドレス
bit15
SMR2:0000D8H
SMR3:007950H
bit8 bit7
bit6 bit5
bit4
bit2
bit3
bit0
bit1
初期値
MD1 MD0 OTO EXT REST UPCL SCKE SOE 00000000B
R/W R/W R/W R/W W
W
R/W R/W
bit0
SOE
LIN-UART シリアルデータ出力許可ビット
0
汎用入出力ポート
1
LIN-UART シリアルデータ出力端子
bit1
SCKE
LIN-UART シリアルクロック出力許可ビット
0
汎用入出力ポートまたは LIN-UART クロック
入力端子
1
LIN-UART のシリアルクロック出力端子
bit2
LIN-UART プログラマブルクリアビット
UPCL
書込み時
読出し時
0
影響なし
1
LIN-UART リセット
常に 0 を
読出し
bit3
リロードカウンタ再スタートビット
REST
書込み時
0
影響なし
1
リロードカウンタの再スタート
読出し時
常に 0 を
読出し
bit4
EXT
外部シリアルクロック選択ビット
0
ボーレートジェネレータ
( リロードカウンタ ) 使用
1
外部シリアルクロックソース使用
bit5
OTO
R/W
W
1 対 1 外部クロック許可ビット
0
ボーレートジェネレータ
( リロードカウンタ ) 使用
1
外部クロック直接使用
bit7
bit6
MD1
MD0
0
0
モード 0: 非同期 ノーマル
動作モード選択ビット
: リード / ライト可能
: ライトオンリ
0
1
モード 1: 非同期 マルチプロセッサ
1
0
モード 2: 同期
: 初期値
1
1
モード 3: 非同期 LIN
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469
第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
表 21.4-2 シリアルモードレジスタ (SMR) の各ビットの機能説明
ビット名
機 能
bit7,
bit6
MD1, MD0 :
動作モード選択
ビット
動作モードを設定します。
( 注意事項 )
動作モードの設定は , LIN-UART の動作停止中に行ってください。送受信
中に動作モード設定をした場合 , そのときに送受信されたデータは保証さ
れません。
送信データレジスタ(TDR)に書き込み後にモード設定の変更を行った場
合は , TDR の書き込みは無効になり , 送信データエンプティフラグ
(SSR:TDRE)がセットされます。
bit5
OTO:
1 対 1 外部クロック
許可ビット
"1" の書込みで , LIN-UART シリアルクロックに外部クロックを直接使用する
ことを許可します。
動作モード 2( 同期 ) スレーブ動作 (ECCR:MS=1) 時に使用されます。
EXT=0 の場合 , OTO ビットは "0" に固定されます。
bit4
EXT:
外部シリアルクロック
選択ビット
クロック入力を選択します。
"0" に設定した場合:内部ボーレートジェネレータ ( リロードカウンタ ) のク
ロック
"1" に設定した場合:外部シリアルクロックソースを選択
bit3
REST:
リロードカウンタ
再スタートビット
"0" を書き込んだ場合:影響ありません。
"1" を書き込んだ場合:リロードカウンタは再スタート
常に "0" が読み出されます。
bit2
UPCL:
LIN-UART
プログラマブル
クリアビット
(LIN-UART
ソフトウェア
リセット )
"0" を書き込んだ場合:影響ありません。
"1" を書き込んだ場合:LIN-UART を即時リセット (LIN-UART ソフトウェア
リセット ) します。ただし , レジスタの設定は維持さ
れます。その際 , 送受信は中断されます。
すべての送受信割込み要因 (TDRE, RDRF, LBD, PE,
ORE, FRE) は解除されます。割込み禁止および送信禁
止に設定した後 , LIN-UART のリセットを行ってくだ
さい。また , 受信データレジスタはクリア (RDR=00H)
され , リロードカウンタは再スタートします。
常に "0" が読み出されます。
( 注意事項 )
シリアル制御レジスタ (SCR) の TXE ビットが "0" のときに LIN-UART ソ
フトウェアリセット (UPCL=1) を実行してください。
bit1
SCKE:
LIN-UART
シリアルクロック
出力許可ビット
シリアルクロックの入出力ポートを制御するビットです。
"0" の場合は SCKn 端子は汎用入出力ポート , またはシリアルクロック入力端
子として機能します。"1"の場合はシリアルクロック出力端子となり, 動作モー
ド 2( 同期 ) でクロックを出力します。
( 注意事項 )
SCKn 端子をシリアルクロック入力 (SCKE=0) として使用する場合は , 汎用
入出力ポートの対応する DDR ビットを入力ポートに設定してください。ま
た , クロック選択ビットによって外部クロックを選択 (EXT=1) してくださ
い。
〔参考〕 SCKn 端子がシリアルクロック出力 (SCKE=1) に設定されている場合
は , 汎用入出力ポートの状態にかかわらず , シリアルクロック出力端
子として機能します。
bit0
SOE:
LIN-UART シリアル
データ出力許可
ビット
シリアルデータの出力を許可 / 禁止するビットです。
"0" の場合は SOTn 端子は汎用入出力ポートとなり , "1" の場合はシリアルデー
タ出力端子 (SOTn) となります。
〔参考〕 シリアルデータ出力 (SOE=1) の場合 , SOTn 端子は汎用入出力ポート
の状態にかかわらず , SOTn 端子として機能します。
470
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
シリアルステータスレジスタ (SSR)
21.4.3
シリアルステータスレジスタ (SSR) は , 送受信やエラーの状態の確認 , 割込みの許
可または禁止の設定を行います。
■ シリアルステータスレジスタ (SSR)
図 21.4-4 シリアルステータスレジスタ (SSR)
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7
SSR2:0000DBH PE
ORE FRE RDRF TDRE BDS RIE TIE
SSR3:007953H
R
R
R
R
R
初期値
bit0
00001000B
R/W R/W R/W
bit8
TIE
送信割込み要求許可ビット
0
送信割込み禁止
1
送信割込み許可
bit9
RIE
受信割込み要求許可ビット
0
受信割込み禁止
1
受信割込み許可
bit10
BDS
転送方向選択ビット
0
LSB ファースト ( 最下位ビットから転送 )
1
MSB ファースト ( 最上位ビットから転送 )
bit11
TDRE
送信データエンプティフラグビット
0
送信データレジスタ TDR にデータが存在
する
1
送信データレジスタ TDR が空
bit12
RDRF
受信データフルフラグビット
0
受信データレジスタ RDR が空
1
受信データレジスタ RDR にデータが存在
する
bit13
FRE
フレーミングエラーフラグビット
0
フレーミングエラーなし
1
フレーミングエラーあり
bit14
ORE
オーバランエラーフラグビット
0
オーバランエラーなし
1
オーバランエラーあり
bit15
PE
R/W
R
: リード / ライト可能
: リードオンリ
パリティエラーフラグビット
0
パリティエラーなし
1
パリティエラーあり
: 初期値
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
表 21.4-3 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (1 / 2)
ビット名
機 能
•
bit15
PE:
パリティエラー
フラグビット
bit14
ORE:
オーバランエラー
フラグビット
•
•
•
•
•
PE = 1 で受信時にパリティエラーが発生すると "1" にセットされ , LIN-UART
シリアル制御レジスタ (SCR) の CRE ビットに "1" を書き込むとクリアされま
す。
PE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
本フラグがセットされた場合は , 受信データレジスタ (RDR) のデータは無効
です。
受信時にオーバランが発生すると "1" にセットされ , LIN-UART シリアル制御
レジスタ (SCR) の CRE ビットに "1" を書き込むとクリアされます。
ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
本フラグがセットされた場合は , 受信データレジスタ (RDR) のデータは無効
です。
受信時にフレーミングエラーが発生すると "1" にセットされ , LIN-UART シリ
アル制御レジスタ (SCR) の CRE ビットに "1" を書き込むとクリアされます。
• FRE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
• 本フラグがセットされた場合は , 受信データレジスタ (RDR) のデータは無効
です。
( 注意事項 )
SCR:SBL=1 のとき , ストップビットの 1, 2 ビット目でフレーミングエラーを
検出した場合 , どちらのストップビットでも本ビットは "1" にセットされま
す。そのため , ストップビットの 2 ビット目で受信データが有効か無効か判
断が必要です。
•
bit13
FRE:
フレーミング
エラーフラグ
ビット
bit12
RDRF:
受信データ
フルフラグビット
•
•
•
受信データレジスタ (RDR) の状態を示すフラグです。
RDR に受信データがロードされると "1" にセットされ , 受信データレジスタ
(RDR) を読み出すと "0" にクリアされます。
RDRF ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力します。
送信データレジスタ (TDR) の状態を示すフラグです。
TDR に送信データを書き込むと "0" となり , TDR に有効なデータが存在して
いることを示します。データが送信シフトレジスタにロードされて送信が開
始されると "1" となり , TDR に有効なデータが存在していないことを示しま
す。
• TDRE ビットと TIE ビットが "1" の場合 , 送信割込み要求を出力します。
• TDRE ビットが "1" のとき , 拡張通信制御レジスタ (ECCR) の LBR ビットに
"1" をセットすると TDRE ビットは "0" となり , LIN sync break 生成後 "1" にな
ります。
( 注意事項 )
•
•
bit11
TDRE:
送信データ
エンプティフラグ
ビット
• 初期状態では , TDRE = 1 になっています。
• 送信データレジスタ(TDR)への書き込みにより TDRE=0 とした
後に , 動作モード設定(SMR.MD[1:0])の設定を行うと , 送信デー
タは無効となり , TDRE=1 となります。
bit10
472
BDS:
転送方向選択
ビット
転送シリアルデータを最下位ビット側から先に転送するか (LSB ファースト ,
BDS=0), 最上位ビット側から先に転送するか (MSB ファースト , BDS=1) を選択
するビットです。
( 注意事項 )
シリアルデータレジスタへの読出し , 書込み時にデータの上位側と下位側を
入れ替えるため , RDR レジスタへデータを書き込んだ後 , BDS ビットを書き
換えると , そのデータは無効になります。BDS ビットはモード 3(LIN) では
"0" に固定されます。
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
表 21.4-3 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (2 / 2)
ビット名
bit9
RIE:
受信割込み要求
許可ビット
bit8
TIE:
送信割込み要求
許可ビット
CM44-10140-5
機 能
•
•
CPU への受信割込み要求出力の許可 / 禁止をするビットです。
RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , または 1 つ以上
のエラーフラグビット (PE, ORE, FRE) が "1" の場合 , 受信割込み要求を出力
します。
•
•
CPU への送信割込み要求出力の許可 / 禁止をするビットです。
TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力します。
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473
第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
21.4.4
MB90350E Series
受信データレジスタ / 送信データレジスタ
(RDR/TDR)
受信データと送信データレジスタは同一アドレスに配置されています。読み出した
場合は , 受信データレジスタとして機能し , 書き込んだ場合は送信データレジスタと
して機能します。
■ 受信データレジスタ (RDR)
図 21.4-5 に , 受信データレジスタ / 送信データレジスタ (RDR/TDR) を示します。
図 21.4-5 受信データレジスタ / 送信データレジスタ (RDR/TDR)
アドレス
bit 7
6
5
4
3
2
1
0
RDR2/TDR2: 0000DAH
D7 D6 D5 D4 D3 D2 D1 D0
RDR3/TDR3: 007952H
初期値
00000000 B
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 ∼ bit0
R/W:リード / ライト可能
R/W
データレジスタ
読出し
書込み
受信データレジスタから読出し
送信データレジスタに書込み
受信データレジスタ (RDR) は , シリアルデータ受信用のデータバッファレジスタです。
シリアル入力端子 (SINn 端子 ) に送られてきたシリアルデータ信号がシフトレジスタ
で変換されて , 受信データレジスタ (RDR) に格納されます。
データ長が 7 ビットの場合は , 上位 1 ビット (RDR:D7) は "0" となります。
受信データが受信データレジスタ (RDR) に格納されると , 受信データフルフラグビッ
ト (SSR:RDRF) が "1" に セ ッ ト さ れ ま す。受 信 割 込 み が 許 可 さ れ て い る 場 合 は
(SSR:RIE=1) 受信割込み要求を発生します。
受信データレジスタ (RDR) は , 受信データフルフラグビット (SSR:RDRF) が "1" の状態
で読み出してください。受信データフルフラグビット (SSR:RDRF) は , 受信データレジ
スタ (RDR) を読み出すと自動的に "0" にクリアされます。また , 受信割込みが許可さ
れていて , エラーが生じていない場合には , 受信割込みもクリアされます。
受信エラーが発生 (SSR:PE, ORE, FRE のいずれかが "1") した場合 , 受信データレジス
タ (RDR) のデータは無効となります。
474
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
■ 送信データレジスタ (TDR)
送信データレジスタ (TDR) は , シリアルデータ送信用のデータバッファレジスタです。
送信動作が許可されている場合に (SCR:TXE=1), 送信するデータを送信データレジス
タ (TDR) に書き込むと , 送信データが送信用シフトレジスタに転送されシリアルデー
タに変換されて , シリアルデータ出力端子 (SOTn 端子 ) から送出されます。
データ長が 7 ビットの場合 , 上位 1 ビット (TDR:D7) は無効データとなります。
送信データエンプティフラグ (SSR:TDRE) は , 送信データが送信データレジスタ (TDR)
に書き込まれると , "0" にクリアされます。
送信データエンプティフラグ(SSR:TDRE)は, 送信用シフトレジスタへの転送が終了し,
送信が開始されると , "1" にセットされます。
送信データエンプティフラグ (SSR:TDRE) が "1" の場合は , 次の送信用データを書き込
むことができます。送信割込みが許可されている場合には送信割込みが発生します。次
の送信データの書込みは , 送信割込みの発生によるか , 送信データエンプティフラグ
(SSR:TDRE) が "1" の状態で行ってください。
< 注意事項 >
送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し専用のレジ
スタです。2 つのレジスタは同一アドレスに配置されているため , 書込み値と読出し値が
異なります。したがって , INC/DEC 命令などリードモディファイライト (RMW) 系命令は
使用できません。
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475
第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
21.4.5
MB90350E Series
拡張ステータス制御レジスタ (ESCR)
拡張ステータス制御レジスタ (ESCR) は , LIN synch break 割込み許可 / 禁止 , LIN
synch break 長選択 , LIN synch break 検出 , SINn, SOTn 端子への直接アクセス ,
LIN-UART 同期クロックモードでの連続クロック出力 , サンプリングクロックエッジ
の設定があります。
■ 拡張ステータス制御レジスタ (ESCR) のビット構成
図 21.4-6 に , 拡張ステータス制御レジスタ (ESCR) のビット構成を , 表 21.4-4 に , 拡張
ステータス制御レジスタ (ESCR) の各ビットの機能説明を示します。
図 21.4-6 拡張ステータス制御レジスタ (ESCR) のビット構成
アドレス
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7
ESCR2 : 0000DDH
LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES
ESCR3 : 007955H
R/W R/W R/W R/W R/W R/W R/W R/W
bit 0
初期値
00000100B
bit 8
SCES
サンプリングクロックエッジ選択ビット ( モード 2)
0
クロックの立上りエッジでサンプリング ( ノーマル )
1
クロックの立下りエッジでサンプリング ( 反転クロック )
bit 9
CCO
0
1
連続クロック出力許可ビット ( モード 2)
連続クロック出力禁止
連続クロック出力許可
bit 10
SIOP
0
1
シリアル入出力端子直接アクセス設定ビット
書込み時 (SOPE = 1)
読出し時
SOTn 端子を "0" に固定
SINn 端子の値を
SOTn 端子を "1" に固定
読み出します
bit 11
SOPE
シリアル出力端子直接アクセス許可ビット
0
シリアル出力端子直接アクセス禁止
1
シリアル出力端子直接アクセス許可
bit 12
LBL0
0
1
0
1
bit 13
LBL1
0
0
1
1
LIN Synch break 長選択ビット
13 ビット分
14 ビット分
15 ビット分
16 ビット分
bit 14
LBD
0
1
R/W
: リード / ライト可能
: 初期値
476
bit 15
LBIE
0
1
LIN Synch break 検出フラグビット
書込み時
読出し時
LIN synch break 検出
LIN synch break 検出なし
フラグクリア
LIN synch break 検出あり
影響なし
LIN synch break 検出割込み許可ビット
LIN synch break 検出割込み禁止
LIN synch break 検出割込み許可
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
表 21.4-4 拡張ステータス制御レジスタ (ESCR) の各ビットの機能説明
ビット名
bit15
bit14
bit13,
bit12
bit11
bit10
bit9
bit8
機 能
LBIE:
LIN synch break 検出
割込み許可ビット
LIN synch break 検出割込みを許可 / 禁止するビットです。
LIN synch break 検出フラグ (LBD) が "1" のとき , 割込みが許可 (LBIE=1) され
ると割込みを発生します。
モード 1, 2 では "0" に固定されます。
LBD:
LIN synch break 検出
フラグビット
動作モード 3 で LIN synch break が検出される ( シリアル入力が 11 ビット幅
以上 "0" になる ) と "1" にセットされます。また , "0" を書き込むと LBD ビッ
トと割込みはクリアされます。リードモディファイライト (RMW) 系命令を
実行すると常に "1" が読み出されますが LIN synch break の検出によるもので
はありませんのでご注意ください。
( 注意事項 )
LIN synch break 検出を行う際には , LIN synch break 検出割込みを許可
(LBIE=1) に設定した後 , 受信禁止 (SCR: RXE=0) に設定してください。
LBL1/LBL0:
LIN synch break 長
選択ビット
SOPE:
シリアル出力端子直接
アクセス許可ビット *
これらのビットは , LIN synch break の生成時間を何ビット分とするか設定し
ます。
受信 LIN synch break 長は常に 11 ビットです。
シリアルデータの出力が許可 (SMR:SOE=1) されているときに本ビットに "1"
を設定すると , SOTn 端子への直接書込みを許可します。*
SIOP:
シリアル入出力端子
直接 アクセスビット *
通常の読出し命令は , 常に SINn 端子の値を返します。
シリアル出力端子直接アクセス許可 (SOPE=1) のときに書込みを行うと本
ビット値が SOTn 端子に反映されます。
( 注意事項 )
ビット操作命令の場合は読出しサイクル内の SOTn のビット値を返しま
す。*
本ビットの設定値は , シリアル制御レジスタ (SCR) の TXE ビットが "0"
の場合のみ有効です。
CCO:
連続クロック出力許可
ビット
動作モード 2 ( 同期 ) でマスタ設定のとき , SCKn 端子がクロック出力に設定
されていれば , SCKn 端子からの連続シリアルクロック出力を許可します。
( 注意事項 )
CCO ビットが "1" のとき , ECCR の SSM ビットを "1" にして使用してく
ださい。
SCK 端子をクロック出力設定にしてください (SMR:SCKE=1)。CCO ビッ
ト に "1" を設定する場合 , スタート / ストップビット付加設定
(ECCR:SSM=1) にします。
・動作モード 0, 1, 3 と動作モード 2 のスレーブ設定のときは , 本ビットを
"0" 設定して下さい。
・シリアルクロック出力許可中(SMR:SCKE="1")に , 以下の条件で CCO
と SCES ビットを設定した場合 , シリアルクロック出力切り替え直後に
所定のクロック幅がシリアルクロック出力端子 (SCK 端子 ) に出力され
ない場合があります。その後 , 正常に出力されます。
・CCO ビットが "1" の状態で SCES ビットを変更した場合
・CCO ビットと SCES ビットを同時に変更した場合
・CCO ビットを "1" から "0" に変更した場合
SCES:
サンプリングクロック
エッジ 選択ビット
動作モード 2 ( 同期 ) のスレーブ設定のとき , SCES を "1" に設定するとサン
プリングエッジが立上りエッジから立下りエッジへ切り換わります。
動作モード 2 のマスタ設定 (ECCR:MS=0) で SCKn 端子がクロック出力のと
き , 内部シリアルクロックと出力クロック信号が反転します。
動作モード 0, 1, 3 のときは "0" に設定してください。
( 注意事項 )
本ビットに"1"を設定している場合, ソフトウェアリセットを禁止します。
また , 送受信が禁止設定になっている時のみ本ビットを変更して下さい。
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477
第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
* : 表 21.4-5 を参照してください。
表 21.4-5 SOPE と SIOP の相互作用説明
SOPE
SIOP
SIOP への書込み
SIOP からの読出し
0
R/W
影響なし ( ただし , 書込み値は保持される )
SINn の値を返す
1
R/W
SOTn へ "0" または "1" 書込み
SINn の値を返す
0
RMW
影響なし ( ただし , 書込み値は保持される )
SOTn の値を返す
1
RMW
SOTn へ "0" または "1" 書込み
SOTn の値を返す
478
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
拡張通信制御レジスタ (ECCR)
21.4.6
拡張通信制御レジスタ (ECCR) は , バスアイドル検出 , 同期クロック設定 , および
LIN Synch break の生成を行います。
■ 拡張通信制御レジスタ (ECCR) のビット構成
図 21.4-7 に , 拡張通信制御レジスタ (ECCR) のビット構成を , 表 21.4-6 に , 拡張通信制
御レジスタ (ECCR) の各ビットの機能説明を示します。
図 21.4-7 拡張通信制御レジスタ (ECCR) のビット構成
アドレス
bit 15
ECCR2:0000DCH
ECCR3:007954H
bit 8 bit 7
bit 6
bit 5
LBR
MS
W
bit 4
bit 3
bit 2
SCDE SSM
R/W R/W R/W
bit 1
bit 0
RBI
TBI
R
R
初期値
000000XXB
bit 0
TBI*
0
1
送信バスアイドル検出フラグビット
送信中
送信動作なし
bit1
RBI*
0
1
受信バスアイドル検出フラグビット
受信中
受信動作なし
bit 2
未使用ビット
読出し値は不定です。
常に "0" を書き込んでください。
bit 3
SSM
0
1
スタート / ストップビットモード許可ビット ( モード 2)
スタート / ストップビットなし
スタート / ストップビットあり
bit 4
SCDE シリアルクロック遅延許可ビット ( モード 2)
0
クロック遅延禁止
1
クロック遅延許可
bit 5
MS
0
1
マスタ / スレーブモード選択ビット ( モード 2)
マスタモード ( シリアルクロック発生 )
スレーブモード ( 外部シリアルクロック受信 )
bit 6
LBR
R/W
R
W
0
1
: リード / ライト可能
: リードオンリ
: ライトオンリ
bit 7
未使用ビット
読出し値は不定です。常に "0" を書き込んでください。
: 初期値
X
LIN Synch break 生成ビット
書込み時
読出し時
影響なし
常に "0" を読出し
LIN Synch break 生成
: 不定
*:動作モード 2 で SSM = 0 のときには未使用
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
表 21.4-6 拡張通信制御レジスタ (ECCR) の各ビットの機能説明
ビット名
機 能
bit7
未使用ビット
未使用ビットです。読出し値は不定です。常に "0" を書き込ん
でください。
bit6
LBR:
Lin Synch break
生成ビット
動作モード3において, 本ビットに1を設定するとESCRのLBL0/
1 ビットで設定された長さの LIN synch break を生成します。動
作モード 0 時は , "0" に設定してください。
MS:
マスタ / スレーブ
モード選択ビット
モード 2 においてマスタまたはスレーブモードを選択できます。
"0" のマスタモード選択時は , 同期クロックを生成します。
"1" のスレーブモード選択時は , 外部シリアルクロックを受信し
ます。モード 0, 1, 3 のときは "0" に固定されます。
本ビットを変更する場合は, SCR: TXEビットが"0"のときに行っ
てください。
( 注意事項 )
スレーブモード選択時は , クロックソースを外部クロックに
設定し, 1対1外部クロック入力を許可(SMR:SCKE=0, EXT=1,
OTO=1) にする必要があります。
SCDE:
シリアルクロック
遅延許可ビット
モード 2 のマスタモード動作時に , SCDE ビットを 1 に設定する
と図 21.7-5 に示すような遅延したシリアルクロックを出力しま
す。本ビットは SPI に有効です。
モード 0, 1, 3 のときは "0" に固定されます。
( 注意事項 )
動作モード 2 のスレーブモード時 (MS=1) は "0" で使用して
ください。ESCR:CCO="1" のときに本ビットを "1" に設定し
ても無効となり , シリアルクロックは遅延しません。
bit3
SSM:
スタート / ストップ
ビットモード許可
ビット
モード 2 で本ビットが 1 に設定されているとスタート / ストップ
ビットを同期データフォーマットに付加します。
• "0" を設定した場合:スタート / ストップビットが付加されま
せん。
• "1" を設定した場合:送信時 , スタート / ストップビットが付
加され , 受信時 , スタートビットを検出して、受信を開始しま
す。ストップビットでフレーミングエラーの検出を行います。
モード 0, 1, 3 のときは "0" に固定されます。
bit2
未使用ビット
未使用ビットです。
読出し値は不定です。
常に "0 を書き込んでください。
bit5
bit4
RBI:
bit1
受信バスアイドル検出
フラグビット
TBI:
bit0
480
送信バスアイドル検出
フラグビット
SIN 端子が "H" レベルかつ受信動作をしていないときに "1" にな
ります。動作モード 2 のときは本ビットを使用しないでくださ
い。
SOTn 端子に送信動作がない場合は "1" になります。動作モード
2 のマスタモード時 (MS=0) に本ビットを使用してください。
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第 21 章 LIN-UART
21.4 LIN-UART のレジスタ
MB90350E Series
ボーレートジェネレータレジスタ 0, 1(BGR0/BGR1)
21.4.7
ボーレートジェネレータレジスタ 0, 1(BGR0/BGR1) は , シリアルクロックの分周比
を設定します。また , 送信リロードカウンタのカウント値を読み出すことができま
す。
■ ボーレートジェネレータレジスタ (BGRn0/BGRn1) のビット構成
図 21.4-8 に , ボーレートジェネレータレジスタ (BGRn0/BGRn1) のビット構成を示しま
す。
図 21.4-8 ボーレートジェネレータレジスタ (BGRn0/BGRn1) のビット構成
アドレス
BGR20: 0000DEH
BGR21: 0000DFH
BGR30: 007956H
BGR31: 007957H
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8
bit7 bit6 bit5 bit4 bit3 bit2
bit1 bit0
初期値
00000000 B
00000000 B
R
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
bit 7 ∼ bit 0
BGR7 ∼ BGR2,
BGR0
書込み
読出し
bit 14 ∼ bit 8
BGR1
書込み
読出し
ボーレートジェネレータレジスタ n0
リロードカウンタ 0 ∼ 7 に書込み
送信リロードカウンタビット 0 ∼ 7 の読出し
ボーレートジェネレータレジスタ n1
リロードカウンタ 8 ∼ 14 に書込み
送信リロードカウンタビット 8 ∼ 14 の読出し
bit 15
R/W :リード / ライト可能
R :リードオンリ
n = 2, 3
読出し
未使用ビット
"0" を読み出せます
ボーレートジェネレータレジスタはシリアルクロックの分周比を設定します。
BGRn1 は上位ビット , BGRn0 は下位ビットに対応し , カウンタのリロード値の書込み
と送信リロードカウンタ値の読出しが可能です。また , バイト・ワードアクセスできま
す。
ボーレートジェネレータレジスタにリロード値を書き込むとリロードカウンタはカウ
ントを開始します。
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481
第 21 章 LIN-UART
21.5 LIN-UART の割込み
21.5
MB90350E Series
LIN-UART の割込み
LIN-UART には , 受信割込みと送信割込みがあり , 次に示す要因で割込み要求を発生
させることができます。
• 受信データが受信データレジスタ (RDR) にセットされた場合 , または受信エラー
が発生した場合
• 送信データが送信データレジスタ (TDR) から送信用シフトレジスタに転送され ,
送信が開始された場合
• LIN synch break 検出
それぞれの割込みは拡張インテリジェント I/O サービス (EI2OS) および DMA に対応
しています。
■ LIN-UART の割込み
LIN-UART の割込み制御ビットと割込み要因は表 21.5-1 のようになっています。
表 21.5-1 LIN-UART の割込み制御ビットと割込み要因
割込み
送受信 /
要求フラグ
キャプチャ
ビット
フラグ
レジスタ
動作モード
0
1
2
3
RDRF
SSR
○
○
○
○
受信データの
RDR 書込み
ORE
SSR
○
○
○
○
オーバラン
エラー
FRE
SSR
○
○
△
○
フレーミング
エラー
PE
SSR
○
×
△
×
パリティエラー
受信
LBD
送信
482
割込み要因
TDRE
ESCR
SSR
×
○
×
○
×
○
○
○
割込み要因
許可ビット
割込み要求
フラグのクリア
受信データの読
出し ,
プログラマブル
リセットビット
(SMR:UPCL) へ
の "1" 書込み
SSR:RIE
受信エラーフラ
グクリアビット
(SCR:CRE) への
"1" 書込み ,
プログラマブル
リセットビット
(SMR:UPCL) へ
の "1" 書込み
LIN synch break
ESCR:LBIE
検出
ESCR:LBD への
"0" 書込み ,
プログラマブル
リセットビット
(SMR:UPCL) へ
の "1" 書込み
送信レジスタが SSR:TIE
空
送信データの書
込み , LIN Synch
break 生成ビッ
ト (ECCR:LBR)
への "1" 書込み
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第 21 章 LIN-UART
21.5 LIN-UART の割込み
MB90350E Series
表 21.5-1 LIN-UART の割込み制御ビットと割込み要因
割込み
送受信 /
要求フラグ
キャプチャ
ビット
動作モード
フラグ
レジスタ
0
1
2
3
ICP0/1/6/7
ICS01/67
×
×
×
○
ICP0/1/6/7
ICS01/67
×
×
×
○
インプット
キャプチャ
割込み要因
割込み要因
許可ビット
割込み要求
フラグのクリア
LIN synch fieldの
1 回目の立下り
エッジ
ICS01/45:ICE0/ ICP0/ICP1/ICP6/
ICP7 を禁止
LIN synch fieldの 1/6/7
5 回目の立下り
エッジ
○ : 使用ビット
× : 未使用ビット
△ : ECCR/SSM=1 のみ使用可能
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483
第 21 章 LIN-UART
21.5 LIN-UART の割込み
MB90350E Series
● 受信割込み
以下に示す動作が受信モードで発生するとシリアルステータスレジスタ (SSR) の各フ
ラグビットは "1" に設定されます。
データ受信完了
受信データがシリアル入力シフトレジスタから受信データレジスタ (RDR)
へ転送され , 読出し可能 (RDRF=1)
オーバランエラー
RDRF=1 で , RDR が CPU によって読み出されずに , 次のシリアルデータを
受信した場合 (ORE=1)
フレーミングエラー
ストップビット受信エラー (FRE=1)
パリティエラー
パリティ検出エラー (PE=1)
上記のフラグビットいずれかが "1" のとき , 受信割込みが許可 (SSR:RIE=1) されている
と受信割込み要求が発生します。
RDRF フラグは , 受信データレジスタ (RDR) を読み出すと自動的に "0" にクリアされま
す。エラーフラグはシリアル制御レジスタ (SCR) の受信エラーフラグクリアビット
(CRE) に "1" を書き込むと , すべて "0" にクリアされます。
< 注意事項 >
CRE ビットは受信動作禁止 (RXE=0) 後に受信エラーフラグをクリアしてください。
受信動作を禁止せずに受信エラーフラグをクリアにすると , そのタイミングで受信をいっ
たん中断し , その後再開します。
このため , 受信再開時に正常なデータを受信しない場合があります。
● 送信割込み
送信データが送信データレジスタ (TDR) から送信シフトレジスタに転送され , 送信が
開始されると , シリアルステータスレジスタ (SSR) の送信データレジスタエンプティフ
ラグビット (TDRE) が "1" にセットされます。この場合 , 送信割込みが許可 (SSR:TIE=1)
されていると , 送信割込み要求が発生します。
< 注意事項 >
ハードウェアリセット / ソフトウェアリセット後の TDRE の初期値が "1" であるため , TIE
ビットが "1" に設定されると直ちに割込みが発生します。また TDRE は , 送信データレジ
スタ (TDR) にデータを書き込むか , LIN Synch break 生成ビット (ECCR:LBR) へ "1" を書
き込むことでクリアされます。
484
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21.5 LIN-UART の割込み
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● LIN synch break 割込み
動作モード 3 で , LIN スレーブ動作をする場合に機能します。
バス ( シリアル入力 ) が 11 ビットの間以上 "0" になると , 拡張ステータス制御レジスタ
(ESCR) の LIN synch break 検出フラグビット (LBD) は "1" にセットされます。LIN synch
break 割込みと LBD フラグは , LBD フラグの "0" 書込みでクリアされます。LIN synch
field でキャプチャ割込みが発生する前に LBD フラグをクリアしてください。
LIN synch break 検出を行う際には , 受信禁止 (SCR:RXE=0) にする必要があります。
● LIN synch field エッジ検出割込み
動作モード 3 で , LIN スレーブ動作をする場合に機能します。
LIN synch break 検出後 , 内部信号は LIN synch field の 1 回目の立下りエッジで "1" に
セットされ , 5 回目の立下りエッジ後に "0" にセットされます。内部信号をキャプチャ
へ (ICU0/1/6/7) 入力するようにキャプチャ側で設定 , かつ両方のエッジを検出するよう
に設定し , キャプチャ割込みが許可のとき割込みが発生します。
キャプチャで検出されたカウント値の差は, マスタのシリアルクロック8ビット分に相
当し , 新しいボーレートを計算することができます。
スタートビットの立下りエッジを検出すると , リロードカウンタは自動的に再スター
トします。
■ LIN-UART の割込みと EI2OS
表 21.5-2 LIN-UART の割込みと EI2OS
割込み制御レジスタ
チャネル
ベクタテーブルのアドレス
割込み番号
レジスタ名
アドレス
下位
上位
バンク
EI2OS
DMA
チャネル
LIN-UART3 受信
#37(25H)
ICR13
0000BDH
FFFF68H
FFFF69H
FFFF6AH
*1
DRQ12 *3
LIN-UART3 送信
#38(26H)
ICR13
0000BDH
FFFF64H
FFFF65H
FFFF66H
*2
DRQ13
LIN-UART2 受信
#39(27H)
ICR14
0000BEH
FFFF60H
FFFF61H
FFFF62H
*1
DRQ14 *3
LIN-UART2 送信
#40(28H)
ICR14
0000BEH
FFFF5CH
FFFF5DH
FFFF5EH
*2
DRQ15
*1: ICR12 ∼ ICR14 および割込みベクタを共有する割込み要因が使用されてない場合のみ使用可能。
受信エラー検出可能。また , EI2OS 停止機能あり。
*2: ICR12 ∼ ICR14 および割込みベクタを共有する割込み要因が使用されてない場合のみ使用可能。
*3: 受信エラー検出時 , DMA 停止機能あり。
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485
第 21 章 LIN-UART
21.5 LIN-UART の割込み
MB90350E Series
■ LIN-UART の EI2OS 機能
LIN-UART は EI2OS 対応の回路を有しています。このため , 受信 / 送信の各割込みで
別々に EI2OS を起動することができます。
● 受信時
割込み制御レジスタを送信割込みやほかの UART と共有していますので , ほかの割込
みが許可されていない場合のみ EI2OS を使用できます。
● 送信時
割込み制御レジスタを受信割込みやほかの UART と共有していますので , ほかの割込
みが許可されていない場合のみ , EI2OS を使用できます。
486
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第 21 章 LIN-UART
21.5 LIN-UART の割込み
MB90350E Series
受信割込み発生とフラグセットのタイミング
21.5.1
受信時の割込みとしては , 受信完了 (SSR:RDRF), および受信エラーの発生
(SSR:PE, ORE, FRE) があります。
■ 受信割込み発生とフラグセットのタイミング
モード 0, 1, 2(SSM=1), 3 で最初のストップビットの検出 , またはモード 2(SSM=0) で最
終データビットが検出されることにより , 受信データが受信データレジスタ (RDR) に
格納されます。受信が完了したとき (SSR:RDRF=1) または受信エラーが発生 (SSR:PE,
ORE, FRE=1) す る と 各 フ ラ グ が セ ッ ト さ れ ま す。そ の と き , 受 信 割 込 み が 許 可
(SSR:RIE=1) されていると受信割込みが発生します。
< 注意事項 >
各モードで受信エラーが発生したときは , 受信データレジスタ(RDR) のデータは無効とな
ります。
図 21.5-1 に , 受信動作とフラグセットのタイミングを示します。
図 21.5-1 受信動作とフラグセットのタイミング
受信データ
( モード 0/3)
ST
D0
D1
D2
…
D5
D6
D7/P
SP
ST
受信データ
( モード 1)
ST
D0
D1
D2
…
D6
D7
AD
SP
ST
D0
D1
D2
…
D4
D5
D6
D7
D0
受信データ
( モード 2)
PE*1, FRE
RDRF
ORE*2
(RDRF = "1")
受信割込み発生
*1:モード 1, 3 で PE フラグは常に "0" となります。
*2:受信データが読み出される前に (RDRF = 1) , 次のデータが転送されるとオーバランエラーが発生します。
ST:スタートビット SP:ストップビット AD:モード 1 ( マルチプロセッサ ) アドレスデータ選択ビット
< 注意事項 >
図 21.5-1 はモード 0 におけるすべての受信動作を表しているわけではありません。"7p1"
と "8N1"(p=" 偶数パリティ " または " 奇数パリティ ") の例のみ示されています。
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第 21 章 LIN-UART
21.5 LIN-UART の割込み
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図 21.5-2 ORE フラグセットタイミング
受信データ
RDRF
ORE
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第 21 章 LIN-UART
21.5 LIN-UART の割込み
MB90350E Series
送信割込み発生とフラグセットのタイミング
21.5.2
送信時の割込みは , 送信データが送信データレジスタ (TDR) から送信用シフトレジ
スタに転送され , 送信が開始されると発生します。
■ 送信割込み発生とフラグセットのタイミング
送信データレジスタ (TDR) に書き込まれたデータが送信シフトレジスタに転送され ,
送信が開始されると , 次のデータの書込みが可能な状態 (SSR:TDRE=1) になります。そ
のとき , 送信割込みが許可 (SSR:TIE=1) されていると送信割込みが発生します。
TDRE ビットはリードオンリビットなので , 送信データレジスタ (TDR) へのデータ書
込みのみにより "0" にクリアされます。
図 21.5-3 に , LIN-UART の各モードに設定したときの送信動作とフラグセットのタイ
ミングについて示します。
図 21.5-3 送信動作とフラグセットのタイミング
送信割込み発生
送信割込み発生
モード 0, 1 または 3:
TDR 書込み
TDRE
シリアル出力
ST D0 D1 D2 D3 D4 D5 D6 D7 P SP ST D0 D1 D2 D3 D4 D5 D6 D7 P SP
AD
AD
送信割込み発生
送信割込み発生
モード 2 (SSM = 0) :
TDR 書込み
TDRE
シリアル出力
D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4
ST:スタートビット D0 ∼ D7:データビット P:パリティ SP:ストップビット
AD:アドレスデータ選択ビット ( モード 1)
< 注意事項 >
図 21.5-3 はモード 0 におけるすべての送信動作については説明していません。"8p1" (p=
偶数パリティまたは奇数パリティ ) についてのみ示されています。
パリティビットはモード3の場合, もしくはモード2でSSM=0の場合には送信されません。
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489
第 21 章 LIN-UART
21.5 LIN-UART の割込み
MB90350E Series
■ 送信割込み要求発生タイミング
送信割込みが許可されている場合に (SSR:TIE=1), TDRE フラグが "1" にセットされると
送信割込みが発生します。
< 注意事項 >
初期状態では , TDRE ビットが "1" になっていますので , 送信割込みを許可 (SSR:TIE=1)
にすると直ちに送信割込みが発生します。TDRE ビットのクリアは送信データレジスタ
(TDR) に新規データを書き込むしかありませんので , 送信割込み許可のタイミングには注
意してください。
490
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第 21 章 LIN-UART
21.6 LIN-UART のボーレート
MB90350E Series
21.6
LIN-UART のボーレート
LIN-UART の送受信クロックソースは , 次のいずれかを選択できます。
• 専用ボーレートジェネレータ ( リロードカウンタ )
• 外部クロックをボーレートジェネレータに入力 ( リロードカウンタ )
• 外部クロック (SCKn 端子入力クロックの直接使用 )
■ UART ボーレート選択
ボーレートは次の 3 種類の中から 1 種類を選択できます。ボーレートの選択回路を図
21.6-1 に示します。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られるボー
レート
2 つの内部リロードカウンタがあり , それぞれ送受信シリアルクロックに対応していま
す。ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロード値を
設定することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で内部クロックを分周します。
非同期モード , 同期モード ( マスタ ) 時に使用します。
クロックソースの設定は , 内部クロックとボーレートジェネレータクロック使用を選
択 (SMR:EXT=0, OTO=0) してください。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で外部クロックを分周して得られるボー
レート
リロードカウンタのクロックソースに外部クロックを使用します。
ボーレートジェネレータレジスタ 1, 0(BGR1, BGR0) で 15 ビットのリロード値を設定
することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で外部クロックを分周します。
非同期モード時に使用します。
クロックソースの設定は , 外部クロックとボーレートジェネレータクロック使用を選
択 (SMR:EXT=1, OTO=0) してください。
本モードは特殊な周波数の発振子を分周して使用するケースを想定して用意されてい
ます。
● 外部クロック (1 対 1 モード ) によるボーレート
LIN-UART のクロック入力端子 (SCKn) から入力されたクロックを , そのままボーレー
トとして使用します ( 同期モード 2 スレーブ動作 (ECCR:MS=1))。
同期モード ( スレーブ ) 時に使用します。
クロックソースの設定は , 外部クロックと外部クロック直接使用を選択 (SMR:EXT=1,
OTO=1) してください。
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第 21 章 LIN-UART
21.6 LIN-UART のボーレート
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図 21.6-1 LIN-UART ボーレート選択回路
リセット
スタートビット
立下りエッジ検出
リロード値:v
セット
Rxc = 0?
受信
リロード
15 ビットリロードカウンタ
Rxc = v/2?
FF
受信クロック
0
リセット
1
リロード値:v
CLK
0
SCKn
( 外部クロック
入力 )
1
送信
15 ビットリロードカウンタ
カウンタ値:TXC
EXT
Txc = 0?
セット
FF
リロード
OTO
0
リセット
Txc = v/2?
1
送信クロック
内部データバス
EXT
REST
OTO
SMRn
レジスタ
BGR14
BGR13
BGR12
BGR11
BGR10
BGR9
BGR8
BGRn1
レジスタ
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
BGRn0
レジスタ
n=2,3
492
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第 21 章 LIN-UART
21.6 LIN-UART のボーレート
MB90350E Series
ボーレート設定
21.6.1
ボーレートの設定を示します。また , シリアルクロック周波数の計算結果を示しま
す。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で設定します。
ボーレートの計算式を以下に示します。
リロード値 :
v=
( φb ) − 1
v: リロード値 b: ボーレート φ: マシンクロック , 外部クロック周波数
計算例
マシンクロック16 MHz, 内部クロック使用, ボーレートを19200 bpsに設定する場合,
次のようになります。
リロード値 :
6
v=
× 10
( 1619200
) − 1 = 832
よって , 実際のボーレートは下記のように計算できます。 b=
φ
(v + 1)
=
16 × 106
= 19207.6831
833
< 注意事項 >
リロード値を "0" に設定するとリロードカウンタは停止します。そのため , 最低の分周比
は "2" になります。
非同期モードで送受信する際, 5回オーバサンプリングして受信値を決定するため, リロー
ド値を最低でも "4" に設定する必要があります。
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493
第 21 章 LIN-UART
21.6 LIN-UART のボーレート
MB90350E Series
■ 各クロック速度のリロード値とボーレート
表 21.6-1 に , リロード値とボーレートを示します。
表 21.6-1 リロード値とボーレート
ボー
レート
(bps)
8 MHz
10 MHz
16 MHz
20 MHz
24 MHz
value
dev.
value
dev.
value
dev.
value
dev.
value
dev.
4M
―
―
―
―
―
―
―
―
5
0
2M
―
―
―
―
7
0
9
0
11
0
1M
7
0
9
0
15
0
19
0
23
0
500000
15
0
19
0
31
0
39
0
47
0
460800
―
―
―
―
―
―
―
―
51
− 0.16
250000
31
0
39
0
63
0
79
0
95
0
230400
―
―
―
―
―
―
―
―
103
− 0.16
153600
51
− 0.16
64
− 0.16
103
− 0.16
129
− 0.16
155
− 0.16
125000
63
0
79
0
127
0
159
0
191
0
115200
68
− 0.64
86
0.22
138
0.08
173
0.22
207
− 0.16
76800
103
− 0.16
129
− 0.16
207
− 0.16
259
− 0.16
311
− 0.16
57600
138
0.08
173
0.22
277
0.08
346
− 0.06
416
0.08
38400
207
− 0.16
259
− 0.16
416
0.08
520
0.03
624
0
28800
277
0.08
346
< 0.01
554
− 0.01
693
− 0.06
832
− 0.03
19200
416
0.08
520
0.03
832
− 0.03
1041
0.03
1249
0
10417
767
< 0.01
959
< 0.01
1535
< 0.01
1919
< 0.01
2303
< 0.01
9600
832
0.04
1041
0.03
1666
0.02
2083
0.03
2499
0
7200
1110
< 0.01
1388
< 0.01
2221
< 0.01
2777
< 0.01
3332
< 0.01
4800
1666
0.02
2082
− 0.02
3332
< 0.01
4166
< 0.01
4999
0
2400
3332
< 0.01
4166
< 0.01
6666
< 0.01
8332
< 0.01
9999
0
1200
6666
< 0.01
8334
0.02
13332
< 0.01
16666
< 0.01
19999
0
600 13332
< 0.01
16666
< 0.01
26666
< 0.01
―
―
―
―
300 26666
< 0.01
―
―
―
―
―
―
―
―
周波数偏差 (dev.) の単位は % です。
同期モード時の最大ボーレートは , マシンクロックの 1/5 です。
494
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第 21 章 LIN-UART
21.6 LIN-UART のボーレート
MB90350E Series
■ 外部クロック
LIN-UART シリアルモードレジスタ (SMR) の EXT ビットに "1" を書き込むと , 外部ク
ロックが選択されます。ボーレートジェネレータで外部クロックは内部クロックと同
じように使用できます。
動作モード 2 でスレーブ動作を使用する際に , 1 対 1 外部クロック入力モード
(SMR:OTO=1) を選択します。このモードでは , SCKn に入力された外部クロックを
UART のシリアルクロックに直接入力します。
< 注意事項 >
外部クロック信号は LIN-UART で内部クロックに同期します。したがって , 分周不可能な
外部クロックの場合 , 不安定な信号状態になります。
■ リロードカウンタの動作
図 21.6-2 に , リロードカウンタの動作を示します。
図 21.6-2 リロードカウンタの動作
送受信クロック
リロード
カウンタ
001
000
832
831
830
829
828
827
413
412
411
410
リロードカウンタ値
送受信クロック
リロード
カウンタ
417
416
415
414
< 注意事項 >
シリアルクロック信号の立下りエッジは , リロード値を "2" で割った値 ( (v+1)/2 ) をカウ
ントした後に発生します。
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495
第 21 章 LIN-UART
21.6 LIN-UART のボーレート
21.6.2
MB90350E Series
リロードカウンタ
専用ボーレートジェネレータとして機能する 15 ビットのリロードカウンタです。 外
部クロックまたは内部クロックより送受信クロックを生成します。
また , 送信リロードカウンタのカウント値をボーレートジェネレータレジスタ
(BGR1, BGR0) より読み出すことができます。
■ リロードカウンタの機能
リロードカウンタには , 送信リロードカウンタと受信リロードカウンタがあり , 専用
ボーレートジェネレータとして機能します。リロード値に対する 15 ビットレジスタか
ら構成されており , 外部クロックまたは内部クロックより送受信クロックを生成しま
す。また , 送信リロードカウンタのカウント値をボーレートジェネレータレジスタ
(BGR1, BGR0) より読み出すことができます。
● カウントの開始
ボーレートジェネレータレジスタ (BGR1, BGR0) にリロード値を書き込むと , リロード
カウンタはカウントを開始します。
● 再スタート
リロードカウンタは下記の条件で再スタートします。
送信 / 受信リロードカウンタ共通
• ボーレートジェネレータレジスタ (BGR1, BGR0) への書込み
• UART プログラマブルリセット (SMR:UPCL ビット )
• プログラマブル再スタート (SMR:REST ビット )
受信リロードカウンタ
• 非同期モードでのスタートビット立下りエッジ検出
シリアルモードレジスタ (SMR) の REST ビットを "1" にセットすると , 次のクロッ
クサイクルで 2 つのリロードカウンタは再スタートします。
この機能により送信リロードカウンタを簡易的なタイマとして利用することが可
能です。
本機能の使用例を図 21.6-3 に示します ( リロード値 100 の場合 ) 。
496
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第 21 章 LIN-UART
21.6 LIN-UART のボーレート
MB90350E Series
図 21.6-3 リロードタイマの再スタートによる簡易タイマの使用例
マシンクロック
リロードカウンタ
クロック出力
リセット
リロード値
37
36
35 100 99 98
97
96
95 94
93
92 91 90 89
88 87
BGR0/BGR1 読出し
データバス
90
:不定
この例では , 再スタート後のマシンサイクル数 cyc は下式で求められます。
cyc = v - c + 1 = 100 - 90 + 1 = 11
v : リロード値 , c : リロードカウンタの値
< 注意事項 >
SMR:UPCL ビットに "1" を書き込むことで UART をリセットした場合にも , リロードカ
ウンタは再スタートします。
• 自動再スタート ( 受信リロードカウンタのみ )
非同期モードでスタートビット立下りエッジが検出されると , 受信リロードカウン
タが再スタートします。これは受信シフトレジスタを受信データに同期させるため
の機能です。
● カウンタのクリア
リセットによりボーレートジェネレータレジスタ (BGR1, BGR0) のリロード値とリ
ロードカウンタが 00H にクリアされ , リロードカウンタは停止します。
LIN-UART リセット (SMR:UPCL への "1" 書込み ) でカウンタ値は一時 00H にクリアさ
れますが , リロード値は保持されていますのでリロードカウンタは再スタートします。
再スタートの設定 (SMR:REST への "1" 書込み ) ではカウンタ値は 00H にクリアされず
に再スタートします。
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497
第 21 章 LIN-UART
21.7 LIN-UART の動作
MB90350E Series
LIN-UART の動作
21.7
LIN-UART は , モード 0 の双方向シリアル通信 , モード 1 のマスタ / スレーブマルチ
プロセッサ通信 , モード 2, 3 のマスタ / スレーブ双方向通信で動作します。
■ LIN-UART の動作
● 動作モード
LIN-UART の動作モードにはモード 0 ∼ 3 の 4 種類があり , 表 21.7-1 に示すように CPU
間の接続方式やデータ転送方式を選択することができます。
表 21.7-1 LIN-UART の動作モード
データ長
動作モード
パリティなし
0
ノーマルモード
1
マルチプロセッ
サモード
2
ノーマルモード
3
LIN モード
パリティあり
7 ビットまたは 8 ビット
7 ビットまたは
8 ビット + 1*
―
8 ビット
8 ビット
―
ストップ
ビット長
同期方式
非同期
1 ビット
または
2 ビット
非同期
同期
なし , 1 ビット ,
2 ビット
非同期
1 ビット
データビット
フォーマット
LSB ファースト
MSB ファースト
LSB ファースト
― : 設定不可
* : "+1" はマルチプロセッサモードで通信制御用に使用されるアドレス / データ選択ビット (AD) です。
< 注意事項 >
モード 1 でマスタ / スレーブ接続されたシステムにおいて , マスタとスレーブいずれの動
作にも対応しています。モード 3 では , 通信フォーマットが 8N1, LSB ファーストに固定
されます。
モード切換えを行った場合 , すべての送受信動作は打ち切られ , 次の動作待ち状態になり
ます。
■ CPU 間接続方式
外部クロック 1 対 1 接続 ( ノーマルモード ) とマスタ / スレーブ型接続 ( マルチプロ
セッサモード ) のどちらかを選択できます。どちらの方式でも , データ長 , パリティ有
無 , 同期方式などは , すべての CPU で統一しておく必要があり , 動作モードを次のよう
に選択します。
• 1 対 1 接続の場合:2 つの CPU で動作モード 0, 動作モード 2 のいずれかの同じ方式
を採用する必要があります。非同期方式では動作モード 0, 同期
方式では動作モード 2 を選択してください。また , 動作モード 2
では 1 つの CPU をマスタへ , もう 1 つの CPU をスレーブへ設定
してください。
• マスタ / スレーブ型接続の場合:
動作モード 1 を選択します。マスタ / スレーブシステムとして
使用してください。
498
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第 21 章 LIN-UART
21.7 LIN-UART の動作
MB90350E Series
■ 同期方式
非同期方式において , 受信クロックは受信スタートビットの立下りエッジに同期しま
す。同期方式では , マスタのクロック信号またはマスタとして動作したときのクロック
信号によって同期させることができます。
■ 信号方式
NRZ(Non Return to Zero) 形式です。
■ 送受信許可
LIN-UART は送信と受信の動作をそれぞれ SCR:TXE ビットと SCR:RXE ビットによっ
て制御します。送信または受信を禁止に設定する場合は , 下記のように行ってくださ
い。
• 受信を禁止する場合 , 受信動作中であれば受信が終了するのを待ち , 受信データレ
ジスタ RDR を読み出してから行ってください。
• 送信を禁止する場合 , 送信動作中であれば送信動作が終了するのを待ってから行っ
てください。
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499
第 21 章 LIN-UART
21.7 LIN-UART の動作
21.7.1
MB90350E Series
非同期モード ( 動作モード 0, 1) の動作
LIN-UART を動作モード 0( ノーマルモード ), または動作モード 1( マルチプロセッ
サモード ) で使用する場合 , 転送方式は非同期となります。
■ 非同期モードの動作
● 送受信データフォーマット
送受信データは必ずスタートビット ("L" レベル ) から始まり , 指定されたデータビッ
ト長の送受信が行われ , 少なくとも 1 ビットのストップビット ("H" レベル ) で終了し
ます。
ビット転送方向 (LSB ファーストまたは MSB ファースト ) はシリアルステータスレジ
スタ (SSR) の BDS ビットで決定されます。パリティありの場合 , パリティビットは常
に最終データビットと最初のストップビットの間に置かれます。
動作モード 0 では , データ長は 7 ビットまたは 8 ビットを選択します。パリティは , あ
り / なしの選択ができます。また , ストップビット長 (1 または 2) が選択可能です。
動作モード 1 では , データ長は 7 ビットまたは 8 ビットで , パリティは付加されず , ア
ドレス / データビットが付加されます。ストップビット長 (1 または 2) を選択できます。
送受信フレームのビット長計算式は , 以下のようになります。
長さ = 1 + d + p + s
(d= データビット数 [7 または 8], p= パリティ [0 または 1],
s= ストップビットの数 [1 または 2])
図 21.7-1 に , 非同期モードの場合のデータフォーマットを示します。
500
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第 21 章 LIN-UART
21.7 LIN-UART の動作
MB90350E Series
図 21.7-1 送受信データフォーマット ( 動作モード 0, 1)
[ 動作モード 0]
ST D0
D1 D2 D3 D4 D5 D6 D7 SP SP
ST D0
D1 D2 D3 D4 D5 D6 D7 SP
P なし
データ 8 ビット
ST D0
D1 D2 D3 D4 D5 D6 D7
P
SP SP
ST D0
D1 D2 D3 D4 D5 D6 D7
P
SP
ST D0
D1 D2 D3 D4 D5 D6 SP SP
P あり
P なし
ST D0
D1 D2 D3 D4 D5 D6 SP
データ 7 ビット
ST D0
D1 D2 D3 D4 D5 D6
P
SP SP
P あり
ST D0
D1 D2 D3 D4 D5 D6
P
SP
ST D0
D1 D2 D3 D4 D5 D6 D7 AD SP SP
ST D0
D1 D2 D3 D4 D5 D6 D7 AD SP
ST D0
D1 D2 D3 D4 D5 D6 A/D SP SP
ST D0
D1 D2 D3 D4 D5 D6 A/D SP
[ 動作モード 1]
データ 8 ビット
データ 7 ビット
ST
SP
P
AD
:スタートビット
:ストップモード
:パリティビット
:アドレス / データビット
< 注意事項 >
シリアルステータスレジスタ (SSR) の BDS ビットを "1"(MSB ファースト ) に設定する場
合 , ビットは D7, D6, …D1, D0(P) の順序で処理されます。
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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● 送信動作
シリアルステータスレジスタ (SSR) の送信データレジスタエンプティフラグビット
(TDRE) が "1" であれば , 送信データレジスタ (TDR) に送信データを書き込むことがで
きます。データを書き込むと TDRE フラグは "0" になります。このとき , 送信が許可さ
れていれば ( シリアルコントロールレジスタ (SCR) の TXE=1), データは送信シフトレ
ジスタに書き込まれ , シリアルクロックの次のサイクルでスタートビットから順に送
信が開始されます。
送信割込みが許可されていれば (TIE=1), TDRE フラグがセットされると割込みが発生
します。TDRE の初期値は "1" であるため , その状態で TIE に "1" を書き込むと直ちに
割込みが発生しますので注意してください。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , TDR の MSB が未使用ビット
になります。
< 注意事項 >
送信データエンプティフラグビット (SSR:TDRE) の初期値が "1" になっているため , 送信
割込みが許可 (SSR:TIE=1) されると直ちに割込みが発生します。
● 受信動作
受信動作が許可 (SCR:RXE=1) されていると , 受信動作を行います。スタートビットを
検出すると , シリアル制御レジスタ (SCR) で設定しているデータフォーマットに従っ
て 1 フレームデータの受信が行われます。エラーが発生した場合にはエラーフラグ
(SSR:PE, ORE, FRE) がセットされます。1 フレームの受信が完了すると , 受信データは
受信シフトレジスタから受信データレジスタ (RDR) へ転送され , 受信データレジスタ
フルフラグビット (SSR:RDRF) が "1" にセットされます。このとき , 受信割込み要求が
許可 (SSR:RIE=1) されていると受信割込み要求を出力します。
受信データを読み出す際には , 1 フレームデータの受信完了後に , エラーフラグの状態
を確認し , 正常に受信が行われていれば受信データレジスタ (RDR) から受信データを
読み出してください。受信エラーが発生している場合には , エラー処理を行ってくださ
い。
受信データの読出しで , 受信データレジスタフルフラグビット (SSR:RDRF) は "0" にク
リアされます。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定
(LSB ファーストまたは MSB ファースト ) にかかわらず , TDR の MSB が未使用ビット
になります。
< 注意事項 >
受 信 デ ー タ レ ジ ス タ (RDR) の デ ー タ は , 受 信 デ ー タ レ ジ ス タ フ ル フ ラ グ ビ ッ ト
(SSR:RDRF) が "1" にセットされ , エラーが発生しなかった (SSR:PE, ORE, FRE=0) 場合
に有効となります。
502
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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● 使用クロック
内部クロックまたは外部クロックを使用します。ボーレートは , ボーレートジェネレー
タを選択 (SMR:EXT=0 または 1, OTO=0) してください。
● ストップビット
送信時に 1 ビットまたは 2 ビットのストップビットを選択できます。2 ビットのストッ
プビットを選択したときは , 両方のストップビットが受信時に検出されます。
最初のストップビットが検出されると受信データレジスタフルフラグ (SSR:RDRF) が
"1" になります。その後 , スタートビットが検出されない場合 , 受信バスアイドルフラ
グ (ECCR:RBI) が "1" になり , 受信動作がないことを示します。
● エラー検出
モード 0 では , パリティエラー , オーバランエラー , フレームエラーが検出できます。
モード 1 では , オーバラン , フレームエラーが検出できます。パリティエラーは検出で
きません。
● パリティ
パリティビットの付加 ( 送信時 ), 検出 ( 受信時 ) を設定できます。
パリティ許可ビット (SCR:PEN) でパリティの有無を , パリティ選択ビット (SCR:P) で
偶数 / 奇数パリティを選択できます。
動作モード 1 では , パリティを使用できません。
図 21.7-2 パリティ有効時の送信データ
SIN
ST
SP
1 0 1 1 0 0 0 0 0
SOT
ST
偶数パリティにて受信時
パリティエラー発生
(SCR:P = 0)
SP
偶数パリティの送信
(SCR:P = 0)
SP
奇数パリティの送信
(SCR:P = 1)
1 0 1 1 0 0 0 0 1
SOT
ST
1 0 1 1 0 0 0 0 0
データ
パリティ
ST:スタートビット SP:ストップビット パリティあり (PEN = 1) の場合
( 注意事項 ) 動作モード 1 では , パリティは使用できません。
● データ信号方式
NRZ データフォーマットです。
● データ転送方法
データビット転送方法を LSB ファーストまたは MSB ファーストに選択できます。
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503
第 21 章 LIN-UART
21.7 LIN-UART の動作
21.7.2
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同期モード ( 動作モード 2) の動作
LIN-UART を動作モード 2( ノーマルモード ) で使用する場合 , 転送方式はクロック
同期となります。
■ 同期モード ( 動作モード 2) の動作
● 送受信データフォーマット
同期モードでは , 8 ビットデータを送受信し , スタートビット , ストップビットの有無
を選択 (ECCR:SSM) できます。また , スタート / ストップあり (ECCR:SSM=1) のとき ,
パリティビットの有無を選択 (SCR:PEN) できます。
図 21.7-3 に同期モード使用時のデータフォーマットを示します。
図 21.7-3 送受信データフォーマット ( 動作モード 2)
送受信データ
(ECCR:SSM=0,SCR:PEN=0)
D0 D1 D2 D3 D4 D5 D6 D7
*
送受信データ
(ECCR:SSM=1,SCR:PEN=0)
ST D0 D1 D2 D3 D4 D5 D6 D7
SP
送受信データ
(ECCR:SSM=1,SCR:PEN=1)
ST D0
P
SP
*
D1 D2 D3 D4 D5 D6 D7
SP
SP
*:2 ストップビットに設定 (SCR:SBL = 1) した場合
ST:スタートビット SP:ストップビット P:パリティビット LSB ファーストの場合
● クロック反転機能
拡張ステータス制御レジスタ ESCR の SCES ビットが "1" の場合 , シリアルクロックは
反転します。スレーブモードでは UART は受信したシリアルクロックの立下りエッジ
でデータをサンプリングします。マスタモードでは SCES ビットが "1" のとき , マーク
レベルが "0" になることにご注意ください。
図 21.7-4 クロック反転時の送信データフォーマット
送受信クロック
(SCES = 0, CCO = 0):
マークレベル
送受信クロック
(SCES = 1, CCO = 0):
マークレベル
データストリーム (SSM = 1)
( 例 : パリティなし , 1 ストップビット )
ST
SP
データフレーム
● スタートビット / ストップビット
拡張通信制御レジスタ ECCR の SSM ビットが "1" の場合には , 非同期モードのように
スタートビットとストップビットが付加されます。
504
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21.7 LIN-UART の動作
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● クロックの供給
クロック同期モード ( ノーマル ) では , 送受信ビット数はクロックサイクル数と同じで
なければなりません。スタートビット / ストップビットが許可されている場合は追加
されたスタートビット / ストップビット分まで一致している必要があります。
マスタモード (ECCR: MS = 0) でシリアルクロック出力許可 (SMR: SCKE = 1) を選択
した場合は , 送受信時には同期クロックが自動的に出力されます。スレーブモード
(ECCR: MS = 1) またはシリアルクロック出力禁止 (SMR: SCKE = 0) を選択した場合
には , 送受信データの各ビット分のクロックが外部から供給される必要があります。
送受信動作に関係ない場合にはクロック信号はマークレベル("H")に保たれる必要があ
ります。
ECCR の SCDE ビットを "1" に設定すると , 図 21.7-5 に示すように遅延した送信クロッ
クを出力します。本機能は , 受信側のデバイスがクロックの立上りエッジ , または立下
りエッジでデータをサンプリングする場合に必要となります。
図 21.7-5 送信クロックの遅延 (SCDE=1)
送信データ書込み
受信データサンプリングエッジ (SCES = 0)
送受信クロック ( 通常 )
マークレベル
マークレベル
送信クロック (SCDE = 1)
マークレベル
送受信データ
0
1
LSB
1
0
1
0
0
データ
1
MSB
拡張ステータスレジスタ ESCR の SCES ビットが "1" の場合 , UART のクロックは反転
し , 受信データをクロックの立下りエッジでサンプリングします。このとき , シリアル
データがクロック立下りタイミングで有効な値になる必要があります。
ESCR の CCO ビットが "1" の場合 , マスタモードでは , SCKn 端子のシリアルクロック
出力は連続供給されます。このモードでは , データフレームの開始と終了を明確にする
ために , スタートビット / ストップビットを付加してください (SSM = 1)。図 21.7-6 は
本機能の動作を示しています。
図 21.7-6 連続クロック供給 ( モード 2)
送受信クロック
(SCES = 0, CCO = 1):
送受信クロック
(SCES = 1, CCO = 1):
データストリーム (SSM = 1)
( 例 : パリティなし , 1 ストップビット )
ST
SP
データフレーム
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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サンプリングクロックエッジ選択ビット (ESCR:SCES) に "1" を設定している場合 , ソ
フトウェアリセットを禁止します。
• サンプリングクロックエッジ選択ビット(ESCR:SCES)を"0"から"1"へ変更する場合
送受信を禁止にしソフトウェアリセット実行 (SCR:UPCL=1) 後 , サンプリングク
ロックエッジ選択ビット (ESCR:SCES) を "1" に変更してください。
• サンプリングクロックエッジ選択ビット(ESCR:SCES)を"1"から"0"へ変更する場合
送受信を禁止にしサンプリングクロックエッジ選択ビット (ESCR:SCES) を "0" に変
更後 , ソフトウェアリセットを実行 (SCR:UPCL=1) してください。
● エラー検出
スタートビット / ストップビットが有効でない場合 (ECCR:SSM=0) は , オーバランエ
ラーのみが検出されます。
● パリティ
パリティビットの付加 ( 送信時 ), 検出 ( 受信時 ) を設定できます。パリティ許可ビット
(SCR:PEN) でパリティの有無を , パリティ選択ビット (SCR:P) で偶数 / 奇数パリティを
選択できます。スタート / ストップビットなしのときは , パリティを使用できません。
● ストップビット
送信時に , 1 ビットまたは 2 ビットのストップビットを選択できます。
● データ信号方式
NRZ データフォーマットです。
● データ転送方法
データビット転送方法を LSB または MSB ファーストに選択できます。
● 同期モードの通信設定
同期モードで通信を行うためには下記の設定が必要です。
• ボーレートジェネレータレジスタ (BGR0/BGR1)
専用ボーレートリロードカウンタを必要な値に設定してください。
• シリアルモードレジスタ (SMR)
MD1, MD0 : 10B ( モード 2)
SCKE
: "1" ・・・専用ボーレートリロードカウンタを使用
"0"
SOE
・・・外部クロックを入力
: "1" ・・・送受信許可
"0"
・・・受信のみ許可
• シリアル制御レジスタ (SCR)
RXE, TXE : どちらかのビットを "1" に設定
506
AD
: アドレス / データ選択機能が使用されないため , 本ビットの値は無効
CL
: 自動的に 8 ビット長に設定される。本ビットの値は無効
CRE
: "1" ・・・エラーフラグはクリアされ , 送受信は中断される
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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--- SSM=0 の場合
PEN, P, SBL : パリティビット , ストップビットは使用されないため無効
--- SSM=1 の場合
PEN : "1"・・・パリティビット付加 / 検出 ,"0"・・・パリティビット不使用
P
: "1"・・・偶数パリティ ,
SBL : "1"・・・ストップビット長 2,
"0"・・・奇数パリティ
"0"・・・ストップビット長 1
シリアルステータスレジスタ (SSR)
BDS
: "0"・・・LSB ファースト ,
"1"・・・MSB ファースト
RIE
: "1"・・・受信割込み許可 ,
"0"・・・受信割込み禁止
TIE
: "1"・・・送信割込み許可 ,
"0"・・・送信割込み禁止
• 拡張通信制御レジスタ (ECCR)
SSM : "0" ・・・スタートビット / ストップビット不使用 ( 通常 )
"1"
・・・スタートビット / ストップビット使用 ( 拡張機能 )
MS : "0" ・・・マスタモード ( シリアルクロック出力 )
"1"
・・・スレーブモード ( マスタデバイスからシリアルクロックを入力 )
< 注意事項 >
通信を開始する際には , 送信データレジスタ TDR にデータを書き込んでください。
データの受信のみ行う場合は , シリアル出力を禁止 (SMR:SOE=0) に設定し , TDR にダ
ミーデータを書き込んでください。
連続クロックとスタート / ストップビットを許可することで , 非同期モードのような双方
向通信が可能となります。
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507
第 21 章 LIN-UART
21.7 LIN-UART の動作
21.7.3
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LIN 機能 ( 動作モード 3) の動作
動作モード 3 において , UART は LIN マスタおよび LIN スレーブとして動作します。
動作モード 3 ではデータフォーマットは 8N1-LSB ファーストに設定されます。
■ 非同期 LIN モード動作
● LIN マスタとしての動作
LINモードではマスタがバス全体のボーレートを決定し, スレーブはマスタに同期しま
す。初期設定後にマスタが動作することでボーレートが要求する値に固定されます。
拡張通信制御レジスタ ECCR の LBR ビットに "1" を書き込むと , SOTn 端子から "L" レ
ベルが 13 ビット∼ 16 ビット出力されます。これは LIN メッセージの開始を示す LIN
synch break です。
シリアルステータスレジスタ SSR の TDRE フラグビットは "0" になり , break の後に
"1"( 初期値 ) になります。このとき SSR の TIE ビットが "1" であれば送信割込みを出力
します。
送信される LIN break の長さは ESCR の LBL0/LBL1 ビットによって , 下表のように設
定されます。
表 21.7-2 LIN break 長
LBL0
LBL1
break 長
0
0
13 ビット
1
0
14 ビット
0
1
15 ビット
1
1
16 ビット
Synch field は LIN break の後にバイトデータ 55H として送信されます。送信割込みの発
生を防ぐため , TDRE フラグが "0" の状態であっても LBR ビットを "1" に設定した後
に 55H を TDR に書き込むことができます。
● LIN スレーブとしての動作
LIN スレーブモードでは UART はマスタのボーレートに同期する必要があります。受
信が禁止 (RXE=0) されていても LIN break 割込みが許可 (LBIE=1) であれば , UART は
受信割込みを発生します。このとき , ESCR の LBD ビットが "1" になります。
LBD ビットに "0" を書き込むと受信割込み要求フラグがクリアされます。
ボーレートの計算について , 例として UART0 の動作を以下に説明します。Synch field
の最初の立下りエッジを UART0 が検出すると , インプットキャプチャ (ICU0) に入力
される内部信号を "H" にして ICU0 をスタートさせます。この内部信号は 5 番目の立下
りエッジで "L" になります。ICU0 は LIN モードに設定されている必要があります
(ICE01)。また , ICU0 の割込みを許可設定 , 両エッジ検出に設定する必要があります
(ICS01)。ICU0 入力信号が "1" の時間がボーレートを 8 倍した値となります。
ボーレート設定値は次の式で算出できます。
508
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第 21 章 LIN-UART
21.7 LIN-UART の動作
MB90350E Series
フリーランタイマがオーバフローしていない場合 : BGR 値 = { (b - a)・Fe / (8 × φ ) } -1
フリーランタイマがオーバフローした場合 :BGR 値 = { (max + b - a) ・Fe / (8 × φ ) } -1
max : フリーランタイマの最大値
a : 1 度目の割込み後の ICU データレジスタ値
b : 2 度目の割込み後の ICU データレジスタ値
φ : マシンクロック周波数 (MHz)
Fe : 外部クロック周波数 (MHz)
内部ボーレートジェネレータ使用時 (EXT=0), Fe=φ と
して計算
< 注意事項 >
上記のように LIN スレーブモード時 , Sync field で新たに計算された BGR 値がボーレート
の± 15% 以上の誤差が生じた場合は , ボーレートの設定は行わないでください。
UART と ICU の関係につきましては , 「14.5 16 ビットフリーランタイマの動作説明」,
および「14.6 インプットキャプチャの動作説明」を参照してください。
● LIN Synch Break 検出割込みとフラグ
スレーブモードにおいて , LIN synch break が検出されると ESCR の LIN break 検
出フラグ (LBD) が "1" になります。LIN break 割込みが許可の場合 (LBIE=1)
は割込みが発生します。
図 21.7-7 LIN synch break 検出とフラグセットのタイミング
シリアルクロックサイクル #
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
シリアル
クロック
シリアル入力
(LIN バス )
FRE
(RXE=1)
LBD
(RXE=0)
RXE = 1 の場合に受信割込み発生
RXE = 0 の場合に受信割込み発生
上図は LIN synch break 検出とフラグのタイミングを示しています。
SSR のデータフレーミングエラー(FRE) フラグビットは LIN break 割込みよりも 2 ビッ
ト早く受信割込みを発生させますので (8N1 の場合 ), LIN break を使用する場合に
は RXE=0 に設定してください。
LIN synch break 検出は動作モード 3 のみ機能します。
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509
第 21 章 LIN-UART
21.7 LIN-UART の動作
MB90350E Series
図 21.7-8 に , LIN スレーブモードでの UART の動作を示します。
図 21.7-8 LIN スレーブモードでの UART の動作
シリアル
クロック
シリアル入力
(LIN バス )
CPU による LBR クリア
LBD
ICU 入力
(LSYN)
Synch field
Synch break (14 ビット設定の場合 )
● LIN バスタイミング
図 21.7-9 LIN バスタイミングと UART 信号
前回のシリアルクロック
クロックなし
( 計算フレーム )
新たに計算されたシリアルクロック
ICU カウント
LIN
bus
(SIN)
RXE
LBD
(IRQ0)
LBIE
ICU 入力
(LSYN)
IRQ(ICU)
RDRF
(IRQ0)
RIE
CPU による
RDR 読出し
受信割込み許可
LIN break 開始
LIN break 検出 , 割込み発生
CPU による IRQ クリア (LBD → 0)
IRQ (ICU)
IRQ クリア:ICU スタート
IRQ(ICU)
IRQ クリア:ボーレートを計算して設定
LBIE ディセーブル
受信イネーブル
スタートビットの立下りエッジ
受信データ 1 バイト RDR に保存
CPU による RDR 読出し
510
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第 21 章 LIN-UART
21.7 LIN-UART の動作
MB90350E Series
シリアル端子直接アクセス
21.7.4
送信端子 (SOTn) または受信端子 (SINn) へ直接アクセスすることができます。
■ LIN-UART 端子直接アクセス
LIN-UART では , プログラマがシリアル入出力端子に直接アクセスすることができま
す。
シリアル入力端子 (SINn) の状態をシリアル入出力端子直接アクセスビット
(ESCR:SIOP) で読み出すことができます。
シリアル出力端子 (SOTn) への直接書込みを可能 (ESCR:SOPE=1) にし , シリアル入出力
端子直接アクセスビット (ESCR:SIOP) へ "0" または "1" を書き込んだ後 , シリアル出力
を許可 (SMR:SOE=1) にすると , シリアル出力端子 (SOTn) の値を任意に設定すること
ができます。
LIN モードの場合は , 送信したデータの読出し , または物理的に LIN バス線信号が間
違っていたときのエラー処理に使用できます。
< 注意事項 >
• 送信動作中ではない ( 送信シフトレジスタが空 ) 場合のみ直接アクセス可能です。
• 送信を許可 (SMR:SOE=1) する前にシリアル出力端子直接アクセスビット
(ESCR:SIOP) へ値を書き込んでください。これは , SIOP ビットが以前の値を保持して
いるため , 期待しないレベルの信号が出力されることを防ぐためです。
• 通常の読出しで SINn 端子の値が読み出されますが , リードモディファイライト (RMW)
系命令では SIOP ビットは SOTn 端子の値が読み出されます。
• SCR:TXE=1 で , 送信中または動作モード 2 のスレーブモードのときは , 本ビットの設
定に関らず SOTn 端子への直接アクセスはできません。
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第 21 章 LIN-UART
21.7 LIN-UART の動作
21.7.5
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双方向通信機能 ( ノーマルモード )
動作モード 0, 2 で , 通常のシリアル双方向通信をすることができます。動作モード 0
は非同期通信 , 動作モード 2 は同期通信の選択ができます。
■ 双方向通信機能
LIN-UART をノーマルモード ( 動作モード 0, 2) で動作させるためには , 図 21.7-10 に示
す設定が必要です。
図 21.7-10 LIN-UART の動作モード 0, 2 の設定
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
SCRn, SMRn
PEN
P
SBL CL
AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
モード 0
モード 2
SSRn, TDRn/RDRn
PE ORE FRE RDRF TDRE BDS RIE TIE
送信データ ( 書込み時 )/ 受信データ ( 読出し時 )
モード 0
モード 2
ESCRn, ECCRn
LBIE
LBD LBL1 LBL0 SOPE SIOP CCO SCES
LBR MS SCDE SSM
モード 0
モード 2
:使用ビット
:未使用ビット
:"1" を設定
:"0" を設定
:SSM = 1 の場合に使用 ( 同期スタート / ストップビットモード )
:自動的に正しく設定されるビット
RBI TBI
n = 2, 3
● CPU 間接続
双方向通信では , 図 21.7-11 に示すように , 2 つの CPU を相互に接続します。
図 21.7-11 LIN-UART モード 2 の双方向通信の接続例
SOT
SOT
SIN
SCK
SIN
出力
入力
SCK
CPU-1 ( マスタ )
CPU-2 ( スレーブ )
● 通信手順
通信は , 送信データが準備できたときに送信側から任意なタイミングで開始されます。
受信側で送信データを受け取ると , 定期的に ANS( 例では 1 バイトごと ) を返します。
図 21.7-12 に双方向通信フローチャートの一例を示します。
512
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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図 21.7-12 双方向通信フローチャートの例
( 送信側 )
( 受信側 )
スタート
スタート
動作モード設定
(0, 2 いずれか )
動作モード設定
( 送信側と合わせる )
TDR に 1 バイトデータを
セットして通信
データ送信
受信データあり
NO
YES
NO
受信データあり
受信データ読出しと
処理
YES
受信データ読出しと
処理
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データ送信
(ANS)
1 バイトデータ送信
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第 21 章 LIN-UART
21.7 LIN-UART の動作
21.7.6
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マスタ / スレーブ型通信機能
( マルチプロセッサモード )
動作モード 1 で , 複数 CPU のマスタ / スレーブモード接続による通信が可能です。
マスタまたはスレーブとして使用できます。
■ マスタ / スレーブ型通信機能
LIN-UART をマルチプロセッサモード ( 動作モード 1) で動作させるためには , 図 21.713 に示す設定が必要です。
図 21.7-13 LIN-UART の動作モード 1 の設定
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8 bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
SCRn, SMRn
PEN
P
SBL
CL
AD CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
モード 1
SSRn, TDRn/RDRn
PE ORE FRE RDRF TDRE BDS RIE
TIE
送信データ ( 書込み時 )/ 受信データ ( 読出し時 )
モード 1
ESCRn, ECCRn
LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES
LBR MS SCDE SSM
RBI
TBI
モード 1
:使用ビット
:未使用ビット
:"1" を設定
:"0" を設定
:自動的に正しく設定されるビット
n = 2, 3
● CPU 間接続
マスタ / スレーブ型通信では , 図 21.7-14 に示すように 2 本の共通通信ラインに 1 つの
マスタ CPU と複数のスレーブ CPU を接続して通信システムを構成します。LIN-UART
はマスタまたはスレーブのどちらでも使用できます。
図 21.7-14 LIN-UART のマスタ / スレーブ型通信の接続例
SOT
SIN
マスタ CPU
SOT
SIN
スレーブ CPU#0
514
SOT
SIN
スレーブ CPU#1
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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● 機能選択
マスタ / スレーブ型通信では , 表 21.7-3 に示すように動作モードとデータ転送方式を選
択してください。
表 21.7-3 マスタ / スレーブ型通信機能の選択
動作モード
マスタ
CPU
スレーブ
CPU
アドレス
送受信
モード 1
(AD ビット
送受信 )
データ
送受信
モード 1
(AD ビット
送受信 )
データ
パリティ
同期方式
ストップ
ビット
ビット
方向
なし
非同期
1 ビットまたは
2 ビット
LSB ファースト
または
MSB ファースト
AD=1
+
7 ビットまたは
8 ビットアドレス
AD=0
+
7 ビットまたは
8 ビットアドレス
● 通信手順
通信はマスタ CPU がアドレスデータを送信することによって始まります。アドレス
データとは AD ビットを "1" としたデータで , 通信先となるスレーブ CPU を選択しま
す。各スレーブ CPU はプログラムでアドレスデータを判断し , 割り当てられたアドレ
スと一致した場合にマスタ CPU との通信をします。
図 21.7-15 に , マスタ / スレーブ型通信フローチャートを示します。
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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図 21.7-15 マスタ / スレーブ型通信フローチャート
( マスタ CPU)
( スレーブ CPU)
スタート
スタート
動作モード 1 に設定
動作モード 1 に設定
SINn 端子をシリアルデータ
入力に設定
SOTn 端子をシリアルデータ
出力に設定
SINn 端子をシリアルデータ
入力に設定
SOTn 端子をシリアルデータ
出力に設定
7 または 8 データビット設定
1 または 2 ストップビット
設定
7 または 8 データビット設定
1 または 2 ストップビット
設定
AD ビットに "1" をセット
送受信動作許可
受信バイト
送受信動作許可
スレーブへアドレスを送信
AD ビット = 1
NO
YES
スレーブ
アドレスが一致
AD ビットに "0" をセット
YES
マスタ CPU と通信
スレーブ CPU と通信
通信終了 ?
NO
NO
通信終了 ?
NO
YES
YES
ほかのスレーブ
CPU と通信
NO
YES
送受信動作禁止
エンド
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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21.7.7
LIN 通信機能
LIN-UART 通信で LIN デバイスは , LIN マスタシステムまたは LIN スレーブシステム
に使用できます。
■ LIN マスタ / スレーブ型通信機能
LIN-UART の LIN 通信モード ( 動作モード 3) に必要な設定を図 21.7-16 に示します。
図 21.7-16 LIN-UART の動作モード 3(LIN) 設定
PEN
P
SBL CL
AD CRE RXE TXE MD1 MD0 OTO EXT
REST UPCL SCKE
SOE
モード 3
PE ORE FRE
RDRF TDRE
BDS RIE TIE
送信データ ( 書込み時 )/ 受信データ ( 読出し時 )
モード 3
LBIE LBD LBL1 LBL0 SOPE
SIOP
CCO SCES
LBR MS
SCDE SSM
RBI TBI
モード 3
:使用ビット
:未使用ビット
:"1" を設定
:"0" を設定
:自動的に正しく設定されるビット
n = 2, 3
● LIN デバイス接続
1 つの LIN マスタと LIN スレーブの通信システムを図 21.7-17 で示します。
LIN-UART は , LIN マスタまたは LIN スレーブとして動作することができます。
図 21.7-17 LIN バスシステムの通信例
SOT
SOT
LIN バス
SIN
LIN マスタ
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SIN
トランシーバ
トランシーバ
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LIN スレーブ
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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LIN-UART の LIN 通信フローチャート例
( 動作モード 3)
21.7.8
LIN-UART の LIN 通信フローチャート例を示します。
■ LIN マスタデバイス
図 21.7-18 LIN マスタフローチャート
スタート
初期設定:
動作モードを 3 に設定
シリアルデータ出力許可 , ボーレート設定
Synch break 長設定
TXE = 1, TIE = 0, RXE = 1, RIE = 1
NO
メッセージ ?
( 受信 )
YES
ウェイク
アップ ?
(80H 受信 )
NO
Data Field
受信 ?
YES
RDRF = 1
受信割込み
Data 1 受信 *1
YES
送信 Data 1 セット
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
RXE = 0
Synch Break 割込み許可
Synch Break 送信:
ECCR: LBR = 1
Synch Field 送信:
TDR = 55H
( 送信 )
NO
TDRE = 1
送信割込み
Data N 受信 *1
送信 Data N セット
TDR = Data N
送信割込み禁止
LBD = 1
Synch Break 割込み
RDRF = 1
受信割込み
受信許可
LBD = 0
Synch Break 割込み禁止
Data 1 受信 *1
Data 1 読出し
RDRF = 1
受信割込み
RDRF = 1
受信割込み
Synch Field 受信 *1
Identify Field セット : TDR = lD
Data N 受信 *1
Data N 読出し
RDRF = 1
受信割込み
ID Field 受信 *1
エラーなし ?
NO
エラー処理 *2
YES
*1: エラーが発生した場合 , エラー処理を行ってください。
*2: ・ FRE, ORE が "1" になっていた場合 , SCR: CRE ビットに "1" を書込み , エラーフラグをクリアしてください。
・ ESCR: LBD ビットが "1" になっていた場合 , UART リセットを実行してください。
( 注意事項 ) 各処理の中でエラー検出を行い , 適切に対処してください。
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第 21 章 LIN-UART
21.7 LIN-UART の動作
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■ LIN スレーブデバイス
図 21.7-19 LIN スレーブフローチャート
スタート
初期設定:
動作モードを 3 に設定
シリアルデータ出力許可
TXE = 1, TIE = 0, RXE = 0, RIE = 1
UART と ICU の接続
受信禁止
ICU 割込み許可
Synch Break 割込み許可
LBD = 1
Synch Break 割込み
Synch Break 検出クリア
ECCR: LBD = 0
Synch Break 割込み禁止
( 受信 )
Data Field
受信 ?
YES
RDRF = 1
受信割込み
Data 1 受信 *1
送信 Data 1 セット
TDR = Data 1
送信割込み許可
RDRF = 1
受信割込み
ICU 割込み
( 送信 )
NO
TDRE = 1
送信割込み
Data N 受信 *1
ICU データ読出し
ICU 割込みフラグクリア
ICU 割込み
送信 Data N セット
TDR = Data N
送信割込み禁止
受信禁止
RDRF = 1
受信割込み
ICU データ読出し
ボーレート調整
受信許可
ICU 割込みフラグクリア
ICU 割込み禁止
Data 1 受信 *1
Data 1 読出し
RDRF = 1
受信割込み
RDRF = 1
受信割込み
Data N 受信 *1
Data N 読出し
受信禁止
Identify Field 受信 *1
スリープ
モード ?
NO
YES
エラーなし ?
ウェイク
アップ受信 ?
NO
エラー処理 *2
YES
NO
YES
ウェイク
アップ送信 ?
NO
YES
ウェイクアップコード送信
*1: エラーが発生した場合 , エラー処理を行ってください。
*2: ・ FRE, ORE が "1" になっていた場合 , SCR: CRE ビットに "1" を書込み , エラーフラグをクリアしてください。
・ ESCR: LBD ビットが "1" になっていた場合 , UART リセットを実行してください。
( 注意事項 ) 各処理の中でエラー検出を行い , 適切に対処してください。
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第 21 章 LIN-UART
21.8 LIN-UART 使用上の注意
21.8
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LIN-UART 使用上の注意
LIN-UART を使用する場合の注意点を示します。
■ LIN-UART 使用上の注意
● 動作許可
LIN-UART には送信 , 受信のそれぞれに対してシリアル制御レジスタ (SCR) に TXE( 送
信 ), RXE( 受信 ) の動作許可ビットがあります。デフォルト ( 初期値 ) では , 送受信と
も動作禁止であるため , 転送前に動作を許可する必要があります。また , 必要に応じて
動作禁止にし , 転送を中止することもできます。
● 通信モードの設定
通信モードの設定は , LIN-UART の動作停止中にしてください。送受信中にモード設定
をした場合 , そのとき送受信されたデータは保証されません。
● 送信割込み許可のタイミング
送信データエンプティフラグビット (SSR:TDRE) はデフォルト ( 初期値 ) が "1"( 送信
データなし , 送信データ書込み許可 ) であるため , 送信割込み要求を許可 (SSR:TIE=1)
すると , 直ちに送信割込み要求が発生します。これを避けるため , 必ず送信データを設
定してから , TIE フラグを "1" にしてください。
● 動作設定の変更
スタート / ストップビットの付加またはデータフォーマットを変更した場合など , 設定
を変更した後には LIN-UART のリセットを推奨します。
LIN-UART シリアルモードレジスタ (SMR) の設定と同時に LIN-UART のリセット
(SMR:UPCL=1) を行っても , 正しい動作設定は保証されません。そのため , LIN-UART
シリアルモードレジスタ (SMR) のビット設定を行った後 , 再度 LIN-UART をリセット
(SMR:UPCL=1) することを推奨します。
● LIN 機能の使用
LIN 機能はモード 3 で使用可能ですが , モード 3 では自動的に LIN フォーマットの設
定 (8 ビット長 , パリティなし , 1 ストップビット , LSB ファースト ) になります。
LIN break の送信ビット長は可変ですが , 検出は 11 ビット長固定になっています。
● LIN スレーブ設定
LIN synch break の最小 13 ビット長を確実に検出するために , LIN スレーブを開始する
ときは , 必ず最初の LIN synch break を受信する前にボーレートを設定してください。
● プログラムの互換性
LIN-UART は古い FJ-UART と類似していますが , プログラムの互換性はありません。
プログラミングの型は同じときもありますが , レジスタの構造は異なります。さらに ,
ボーレートの設定はあらかじめ設定された値を選出する代わりにリロード値によって
決定されます。
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第 21 章 LIN-UART
21.8 LIN-UART 使用上の注意
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● バスアイドル機能
動作モード 2 では受信バスアイドル検出機能は使用できません。また , スレーブモード
を選択した場合 (MS=1), 送信バスアイドル検出機能も使用できません。
● AD ビット ( シリアル制御レジスタ (SCR):アドレス / データ形式選択ビット )
本ビットを使用する際には下記の点に注意してください。
本ビットは書込み時は送信のアドレス / データ選択設定を行い , 読出し時は最後に受信
した AD ビットの値を返します。内部的には送信・受信の AD ビット値は個別のレジ
スタに保存されています。
リードモディファイライト (RMW) 系命令使用時には送信 AD ビット値が読み出されま
す。したがって , SCR のほかのビットにビットアクセスした場合 , AD ビットに間違っ
た値が書き込まれる可能性があります。
上記の理由により , 本ビットの設定は送信前の最後の SCR レジスタアクセス時に行う
必要があります。もしくは , SCR 書込み時は常にバイトアクセスすることで上記の問
題を防ぐことができます。
● LIN-UART ソフトウェアリセット
シリアル制御レジスタ (SCR) の TXE ビットが "0" のときに , LIN-UART ソフトウェア
リセット (SMR: UPCL = 1) を実行してください。
● Synch Break 検出
モード 3 (LIN モード ) 時 , シリアル入力が 11 ビット幅以上 "0" になると拡張ステータ
ス制御レジスタ (ESCR) の LBR ビットは "1" になり (Synch Break 検出 ), LIN-UART は
Synch Field 待ちになります。このため , Synch Break 以外のところでシリアル入力が
11 ビット以上 "0" になった場合 , LIN-UART は Synch Break が入力されたものと認識
(LBD = 1) し , Synch Field 待ちになります。
この場合 , LIN-UART リセット (SMR: UPCL = 1) を実行してください。
● ESCR:LBD ビット
LIN Synchk break を検出し , LBD ビットに "1" をセットされるタイミングで ESCR レジ
スタにライトアクセスすると , "1" がセットされません。そのため動作モード 3 の場合 ,
ESCR レジスタの設定は初期設定時または LBD ビットが "1" にセットされた後に行っ
て下さい。
● ESCR:SCES ビット
サンプリングクロックエッジ選択ビット (ESCR:SCES) に "1" を設定している場合 , ソ
フトウェアリセットを禁止します。
• サンプリングクロックエッジ選択ビット(ESCR:SCES)を"0"から"1"へ変更する場合
送受信を禁止にしソフトウェアリセット実行(SCR:UPCL=1)後, サンプリングクロッ
クエッジ選択ビット (ESCR:SCES) を "1" に変更してください。
• サンプリングクロックエッジ選択ビット(ESCR:SCES)を"1"から"0"へ変更する場合
送受信を禁止にしサンプリングクロックエッジ選択ビット (ESCR:SCES) を "0" に変
更後 , ソフトウェアリセットを実行 (SCR:UPCL=1) してください。
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521
第 21 章 LIN-UART
21.8 LIN-UART 使用上の注意
MB90350E Series
● シリアル通信について
シリアル通信においては , ノイズ等により間違ったデータを受信する可能性がありま
す。そのため , ノイズを抑えるボードの設計をしてください。
また , 万が一ノイズ等の影響により , 誤ったデータを受信した場合を考慮して最後に
データのチェックサム等を付加してエラーが発生した場合には再送を行う等の処理を
してください。
● フレーミングエラー対処方法
1. CRE は受信状態マシンをリセットし , SINn の次の立下りエッジが新しいバイトの受
信を開始します ( 図 21.8-1 参照 )。よってデータストリームの非同期化を防ぐため
に , 半分のビット時間内でエラー受信後すぐに CRE ビットを設定するか ( 図 21.8-2
参照 ), またはエラー受信後 , SINn がアイドル状態時にアプリケーション依存時間
待ってください。この場合, LIN-UARTリセット(SMR:UPCL=1)を実行してください。
2. フレーミングエラーが起こり ( ストップビット:SINn=0), 次のスタートビット
(SINn=0) がすぐ後に続く場合 , そのスタートビットの立下りエッジの有無にかかわ
らずスタートビットと認識し , 受信が開始されます。これはデータストリームに同
期した状態で次にフレーミングエラーが検出されることにより , シリアルデータ入
力 (SINn) が "L" の状態が続いていることを検出するのに使用されます ( 図 21.8-3 上
参照 )。
この動作が必要ない場合は , フレーミングエラー後 , 一時的に受信を禁止してくだ
さい (RXE=1 → 0 → 1)。これにより , シリアルデータ入力 (SINn) の立下りエッジが
検出され , 受信サンプリングポイントで "L" を検出するとスタートビットと認識し ,
受信が開始されます ( 図 21.8-3 下参照 )。
522
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第 21 章 LIN-UART
21.8 LIN-UART 使用上の注意
MB90350E Series
図 21.8-1 CRE ビットのタイミング
ストップビットの1/2ビット時間内のCREビットタイミング
最後のデータビット
ストップビット
SIN
スタートビット
1/2 ビット時間
サンプル
ポイント
エラー
フラグ
CRE
受信状態マシンのリセット
立下りエッジ検出:新しいフレームの受信
ストップビットの1/2ビット時間外のCREビットタイミング
最後のデータビット
ストップビット
SIN
スタートビット
1/2 ビット時間
サンプル
ポイント
エラー
フラグ
CRE
立下りエッジ検出:新しいフレームの受信
受信状態マシンのリセット,
スタートビット条件のリセット,
受信の非同期化
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523
第 21 章 LIN-UART
21.8 LIN-UART 使用上の注意
MB90350E Series
図 21.8-2 データストリームの同期化
非同期例
SIN
スタートビット中の
CRE
CRE
受信のリセット
RX
リード
次の立下りエッジ
がスタートビット
として扱われる
1番目のフレーム
最初の非同期
フレーム
2番目のフレーム
失ったビット
524
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2番目の非同期
フレームの
始まり
失ったビット
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第 21 章 LIN-UART
21.8 LIN-UART 使用上の注意
MB90350E Series
図 21.8-3 UART ドミナントバス動作
UARTドミナントバス動作
受信が常に許可される場合(RXE=1)
SIN
FRE
CRE
フレーミング
エラー発生
エラー
クリア
立下りエッジの 次のフレーミング 立下りエッジが
有無にかかわらず
エラー
次のスタートビット
受信を継続
エッジ
受信が一時的に禁止される場合(RXE=1→0→1)
SIN
FRE
CRE
RXE
エラークリア
フレーミングエラー
発生
受信リセット:
立下りエッジまで待機
立下りエッジの有無に
かかわらず受信を継続
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立下りエッジが次の
スタートビットエッジ
エラーは発生
しない
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525
第 21 章 LIN-UART
21.8 LIN-UART 使用上の注意
526
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第 22 章
I2C インタフェース
(400 kHz)
高速 I2C インタフェースの機能と動作について説
明します。
22.1 I2C インタフェース (400 kHz) の概要
22.2 I2C インタフェースのレジスタ
22.3 I2C インタフェースの動作
22.4 I2C インタフェースのプログラミングフローチャート
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527
第 22 章 I2C インタフェース (400 kHz)
22.1 I2C インタフェース (400 kHz) の概要
22.1
MB90350E Series
I2C インタフェース (400 kHz) の概要
I2C インタフェースは IC 間バスをサポートし , I2C バス上のマスタ / スレーブデバイ
スとして動作するシリアル I/O ポートです。
MB90350E シリーズは I2C を 1 つ搭載しています。
■ I2C インタフェース (400 kHz) の特長
I2C インタフェース (400 kHz) には , 以下の機能があります。
• マスタ / スレーブ送受信機能
• 調停機能
• クロック同期機能
• ゼネラルコールアドレッシング機能
• 伝送方向検出機能
• 再起動条件の発生と検出機能
• バスエラー検出機能
• マスタ , およびスレーブとしての 7 ビットアドレッシング
• マスタ , およびスレーブとしての 10 ビットアドレッシング
• 7 ビット , および 10 ビットのスレーブアドレスのインタフェースを提供可能
• スレーブアドレス受信のアクノリッジを禁止可能 ( マスタのみの動作 )
• 複数スレーブアドレス (7 ビットモード , 10 ビットモード ) のインタフェースを提供
するアドレスマスク機能
• 400 kbps までの伝送速度
• SDA 用 , SCL 用の組込みノイズフィルタを使用可能
• プリスケーラ設定にかかわらず , マシンクロックが 6 MHz を超える場合に 400 kbps
でデータを受信可能
• 伝送 , およびバスエラー時に割込み発生可能
• ビットレベルとバイトレベルでのスレーブによる減速をサポート
I2C インタフェースは , プリスケーラの設定にかかわらずマシンクロックが 6 MHz を超
える場合は , データ伝送速度 400 kbps をフル受信できるので , ビットレベルでの SCL
クロック引延しをサポートしません。ただし , 割込み中 (IBCR レジスタの INT=1) は
SCL が "L" になるので , バイトレベルでのクロック引延しが行われます。
528
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第 22 章 I2C インタフェース (400 kHz)
22.1 I2C インタフェース (400 kHz) の概要
MB90350E Series
■ I2C インタフェースのブロックダイヤグラム
図 22.1-1 に , I2C インタフェース (400 kHz) のブロックダイヤグラムを示します。
図 22.1-1 I2C インタフェース (400 kHz) のブロックダイヤグラム
ICCR
I2C 許可
EN
クロック分周期 1
2 3 4 5 ... 32
ICCR
CS4
CS3
5
CS2
5
同期
クロックセレクタ
CS1
CS0
IBSR
BB
RSC
LRB
TRX
クロック分周期 2 (12 で分周 )
SCL デューティサイクル発生器
バスビジー
折返し起動
バスオブザーバ
最終ビット
バスエラー
送信 / 受信
アドレスデータ
ADT
AL
内部データバス
シフトクロック
発生器
調停消失検出器
ICCR
NSF
IBCR
許可
BER
BEIE
MCU
IRQ
割込み要求
INTE
INT
ノイズ
フィルタ
SCL
SDA
SCL
SDA
IBCR
SCC
MSS
ACK
起動
マスタ
起動−停止条件発生器
ACK 許可
ACK 発生器
GC-ACK 許可
GCAA
8
IBSR
AAS
GCA
ISMK
ENSB
ITMK
ENTB
RAL
IDAR
8
スレーブ
ゼネラルコール
7 ビットモード許可
10 ビットモード許可
スレーブアドレス
比較器
受信アドレス長
7
10
10
ITBA
ITMK
7
ISBA
ISMK
10
10
7
7
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529
第 22 章 I2C インタフェース (400 kHz)
22.2 I2C インタフェースのレジスタ
22.2
MB90350E Series
I2C インタフェースのレジスタ
I2C インタフェースのレジスタの機能について説明します。
■ I2C インタフェースのレジスタ一覧
図 22.2-1 に , I2C インタフェースのレジスタ一覧を示します。
図 22.2-1 I2C インタフェースのレジスタ一覧
I2C バス制御レジスタ 0 (IBCR0)
bit 15 14
アドレス:
IBCR0: 007971H
13
12
BER BEIE SCC MSS
11
10
9
ACK GCAA INTE
8
INT
R/W R/W W R/W R/W R/W R/W R/W
IBCR0
初期値
00000000 B
I2C バスステータスレジスタ 0 (IBSR0)
bit 7
アドレス:
IBSR0: 007970H
BB
R
6
5
4
3
RSC
AL
LRB
TRX AAS
R
R
R
R
2
R
1
0
GCA
ADT
初期値
R
00000000 B
R
IBSR0
I2C 10 ビットスレーブアドレスレジスタ 0 (ITBAH0/ITBAL0)
bit 15
アドレス:
14
13
12
11
10
ITBAH0: 007973H
アドレス:
bit 7
ITBAL0: 007972H
6
5
4
3
2
9
8
ITBAH0 ( 上位 )
TA9 TA8
初期値
R/W R/W
00000000 B
1
0
ITBAL0 ( 下位 )
TA7 TA6 TA5 TA4 TA3 TA2 TA1 TA0
初期値
R/W R/W R/W R/W R/W R/W R/W R/W
00000000 B
I2C 10 ビットスレーブアドレスマスクレジスタ 0 (ITMKH0/ITMKL0)
bit 15
アドレス:
ITMKH0: 007975H
アドレス:
13
12
11
10
9
8
TM9 TM8
R/W R/W
R/W R/W
bit 7
ITMKL0: 007974H
14
ENTB RAL
6
5
4
3
2
1
0
ITMKH0 ( 上位 )
初期値
00111111B
ITMKL0 ( 下位 )
TM7 TM6 TM5 TM4 TM3 TM2 TM1 TM0
初期値
R/W R/W R/W R/W R/W R/W R/W R/W
11111111B
I2C 7 ビットスレーブアドレスレジスタ 0 (ISBA0)
アドレス:
bit 7
ISBA0: 007976H
R/W
W
R
―
6
5
4
3
2
1
0
ISBA0
SA6 SA5 SA4 SA3 SA2 SA1 SA0
初期値
R/W R/W R/W R/W R/W R/W R/W
00000000 B
:リード / ライト可能
:ライトオンリ
:リードオンリ
:未使用ビット
( 続く )
530
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第 22 章 I2C インタフェース (400 kHz)
22.2 I2C インタフェースのレジスタ
MB90350E Series
( 続き )
I2C 7 ビットスレーブアドレスマスクレジスタ 0 (ISMK0)
アドレス:
ISMK0: 007977H
bit 15
14
13
12
11
10
9
8
ISMK0
ENSB SM6 SM5 SM4 SM3 SM2 SM1 SM0
初期値
R/W R/W R/W R/W R/W R/W R/W R/W
01111111 B
I2C データレジスタ 0 (IDAR0)
アドレス:
IDAR0: 007978H
bit 7
D7
6
5
4
3
2
D6
D5
D4
D3
D2
1
0
D1 D0
R/W R/W R/W R/W R/W R/W R/W R/W
IDAR0
初期値
00000000 B
I2C クロック制御レジスタ 0 (ICCR0)
アドレス:
ICCR0: 00797BH
bit 15
14
13
12
11
10
9
8
ICCR0
NSF EN CS4 CS3 CS2 CS1 CS0
初期値
R/W R/W R/W R/W R/W R/W R/W
00011111 B
R/W :リード / ライト可能
― :未使用ビット
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531
第 22 章 I2C インタフェース (400 kHz)
22.2 I2C インタフェースのレジスタ
22.2.1
MB90350E Series
バスステータスレジスタ (IBSR)
バスステータスレジスタ (IBSR) の機能について説明します。
■ バスステータスレジスタ (IBSR) の機能
バスステータスレジスタ (IBSR) には , 以下の機能があります。
• バスビジー検出
• 再起動条件検出
• 調停消失検出
• アクノリッジ検出
• データ転送方向表示
• スレーブとしてのアドレッシング検出
• ゼネラルコールアドレス検出
• アドレスデータ転送検出
■ バスステータスレジスタ (IBSR) のビット機能
このレジスタは読出し専用です。すべてのビットは , ハードウェアにより制御されま
す。インタフェースが許可されていない場合 (ICCR の EN=0) は , すべてのビットがク
リアされます。
図 22.2-2 に , バスステータスレジスタ (IBSR) のビット構成を示します。
532
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第 22 章 I2C インタフェース (400 kHz)
22.2 I2C インタフェースのレジスタ
MB90350E Series
図 22.2-2 I2C バスステータスレジスタ 0 (IBSR0) のビット構成
bit 7
アドレス:
IBSR0: 007970H BB
R
6
5
4
3
2
1
0
RSC
AL
LRB
TRX
AAS
GCA
ADT
R
R
R
R
R
R
R
初期値
00000000 B
bit 0
ADT
アドレスデータ転送検出ビット
0
受信データはアドレスデータではない
( またはバスが使用中でない )
1
受信データはアドレスデータ
bit 1
ゼネラルコールアドレス検出ビット
GCA
0 ゼネラルコールアドレスを検出していない
1 ゼネラルコールアドレスを検出した
bit 2
スレーブアドレッシング検出ビット
AAS
0 スレーブとしてアドレッシングされていない
1 受信データはアドレスデータ
bit 3
送信動作表示ビット
TRX
0 データ送信中ではない
1 データ送信中
bit 4
受信検出ビット
LRB
0 受信を確認した
1 受信を確認していない
bit 5
調停消失フラグビット
AL
0 調停消失は未検出
1 マスタ送信中に調停消失を検出
bit 6
再起動条件検出ビット
RSC
0 再起動条件は未検出
1 再起動条件を検出 ( バス使用中 )
bit 7
バスビジーフラグビット
BB
0 停止条件を検出 ( バスアイドル )
1 開始条件を検出 ( バス使用中 )
R
:リードオンリ
:初期値
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第 22 章 I2C インタフェース (400 kHz)
22.2 I2C インタフェースのレジスタ
MB90350E Series
表 22.2-1 バスステータスレジスタの機能 (IBSR) (1 / 2) ビット名
機 能
bit7
BB:
バスビジー
フラグビット
このビットは , I2C バスの状態を表示します。
"0" に設定した場合 : 停止条件検出 ( バスアイドル )
"1" に設定した場合 : 起動条件検出 ( バス使用中 )
起動条件が検出されると , このビットは "1" に設定されます。停止条件が検出され
るとリセットされます。
bit6
RSC:
再起動条件検出
ビット
このビットは , 再起動条件の検出を表示します。
"0" に設定した場合 : 再起動条件が検出されない
"1" に設定した場合 : バス使用中 , 再起動条件を検出する
このビットは , アドレスデータ転送の終了 (ADT=0) あるいは停止条件の検出により
クリアされます。
AL:
調停消失フラグ
ビット
このビットは , 調停消失を示します。
"0" に設定した場合 : 調停消失が検出されない
"1" に設定した場合 : マスタ送信中に調停消失が発生
このビットは , IBCR レジスタの INT ビットに "0" を書き込むか , または MSS ビッ
トに "1" を書き込むとクリアされます。
調停消失は , 以下の場合に発生します。
• 送信データが , SCL の立上りエッジで読み出した SDA ラインのデータと一致し
ない場合
• データバイトの最初のビットで , 別のマスタによる再起動条件が発生した場合
• 事前に別のスレーブにより SCL ラインが "L" となったために , インタフェースが
起動条件 , または停止条件を発生できなかった場合
LRB:
受信検出ビ