富士時報 Vol.74 No.10 2001 700 V ワンチップパワー IC デバイス技術 鶴田 芳雄（つるた よしお） 多田 元（ただ げん） 斉藤 俊（さいとう まさる） まえがき イスを示す。また， 図 １に要素デバイスの断面図を示す。 ワールドワイド（100 ∼ 240 V）の商用電源入力に耐える 近年，世界的な携帯電子機器の普及拡大に伴い，それら ため，パワー MOSFET の耐圧は 700 V 保証としている。 に用いられる AC アダプタやバッテリーチャージャなどの 制御回路部は低耐圧 CMOS（Complementary MOS） ，中 電源システムに対する，小型化・軽量化・低消費電力化の 耐圧 CMOS およびバイポーラトランジスタを用い，高精 要求はますます強まっている。これらの電源システムは， 度のアナログ回路を構成している。 これまで個別のパワー MOSFET（Metal Oxide Semicon- 表２にプロセスフローを示す。各要素デバイスの拡散層 ductor Field Effect Transistor） と 電 源 制 御 IC（ Inte- を共通化することで工程を簡略化し，低コスト化を達成し grated Circuit）を組み合わせて使用されている例が多く， ている。 上記の対応には十分ではなかった。 富士電機はこのような要求にこたえるため，スイッチン グ電源用の高耐圧パワー MOSFET と制御 IC を一体化し， さらに高信頼性を確保できる 700 V ワンチップパワー IC ２.２ 新構造パワー MOSFET の特徴 700 V ワンチップパワー IC は，プラスチックパッケー ジに封止される。プラスチックパッケージ中にはイオン性 の不純物が含まれており，動作時にパワー MOSFET に高 技術を開発した。 本稿では，新規に開発したパワー MOSFET デバイス技 電圧が印加されると，高電圧電極（ドレイン）側には−イ 術，制御回路デバイス技術，およびこれらの技術を適用し オンが蓄積し，低電圧電極（ソース）側には＋イオンが蓄 積する。したがって，パワー MOSFET にはこのようなイ た製品例について概要を紹介する。 オン蓄積後の状態においても，初期のデバイス特性を維持 デバイス構造と特徴 することが要求される。 さらに，使用環境下においてはプラスチックパッケージ 700 V ワンチップパワー IC を構成するデバイスの構造と 中に水分が浸入するが，高電圧が印加された状態であって 特徴について述べる。 も，その水分によってデバイス特性の劣化や電極の腐食が ２.１ 要素デバイスとプロセスフロー ２.２.１ イオンシールドおよび低オン抵抗化技術 おこらないように，高信頼性構造が要求される。 表１ に 700 V ワンチップパワー IC を構成する要素デバ 富士電機では，プラスチックパッケージ中のイオン性不 純物の影響を受けにくい２層メタルフィールドプレート構 （1） 造のデバイスを開発した。 表１ 要素デバイス 分 類 図２に従来構造（１層メタル）でのイオン蓄積後の電界 デバイス名称 耐圧（V） 分布を，図３に新構造（２層メタル）でのイオン蓄積後の LVNMOS 7 LVPMOS 7 MVNMOS 30 MVPMOS 30 の間隔を広くとる必要があった。この構造では，初期耐圧 npn トランジスタ 30 は 700 V 以上あるものの，イオン蓄積後はソース電極側に pnp トランジスタ 30 電界分布を示す。 低耐圧 CMOS 従来構造は１層メタル構造であり，初期状態（イオン蓄 積前）の耐圧を確保するためにソース電極とドレイン電極 中耐圧 CMOS バイポーラ トランジスタ 高耐圧デバイス 584（40） パワー MOS 蓄積した＋イオンとドレイン電極側に蓄積した−イオンの 700 影響で電界分布が不均一になる。その結果，イオン蓄積後 鶴田 芳雄 多田 元 斉藤 俊 CMOSIC のプロセス・デバイス 高耐圧 IC のプロセス・デバイス 高耐圧 IC のプロセス・デバイス 開発に従事。現在，松本工場 IC 開発に従事。現在，松本工場 IC 開発に従事。現在，松本工場 IC 開発部マネージャー。 開発部。 開発部。 富士時報 700 V ワンチップパワー IC デバイス技術 Vol.74 No.10 2001 図１ 要素デバイス断面図 2層目メタル 1層目メタル D S G n ＋ n＋ n−（nウェル-1） p− n− （nウェル-2） パワーMOS （a）パワーMOSデバイス S S D G n＋ S D D n＋ p＋ − S D G G p＋ n＋ − p p n LVNMOS LVPMOS G n＋ − n p＋ − − p n p＋ p − MVNMOS MVPMOS （b）低耐圧CMOSおよび中耐圧CMOSデバイス C E n＋ n＋ p B C E B p＋ p＋ p＋ n＋ n− p− n− npnトランジスタ p− pnpトランジスタ （c）バイポーラデバイス 表２ プロセスフロー デバイス 低耐圧 CMOS 中耐圧 CMOS バイポーラトランジスタ パワー MOSFET プロセス p ウェル拡散 NMOS PMOS ○ NMOS PMOS npn トランジスタ ○ pnp トランジスタ ○ ○ n ウェル-1拡散 ○ ○ ○ ○ ○ ○ n ウェル-2拡散 ○ ○ ○ ○ ○ ○ ○ ○ ベース拡散 フィールド酸化膜形成 ○ ○ ○ ○ ○ ○ ○ ゲート電極形成 ○ ○ ○ ○ ○ ○ ○ ソース・ドレイン形成 ○ ○ ○ ○ ○ ○ ○ コンタクト形成 ○ ○ ○ ○ ○ ○ ○ 1層目メタル形成 ○ ○ ○ ○ ○ ○ ○ ビア形成 ○ 2層目メタル形成 ○ の耐圧は 640 V 程度に低下する。さらに，オン状態でのド した構造である。２層目メタルの下には厚い層間膜を形成 レイン電流もイオンの影響を受けて変動することが分かっ してあるので，ソース電極側とドレイン電極側の２層目メ ている。 タルの間隔を狭くしても初期耐圧を 700 V 以上に確保する これらの問題を解決するために，富士電機では独自の２ ことができる。２層目メタルの間隔を狭くできたことによ 層メタルフィールドプレート構造を開発した。２層メタル り，高電圧印加後のイオン蓄積状態であっても，デバイス フィールドプレート構造は，従来の１層目メタル（1st 表面がイオンの影響を受けにくくなり，初期状態の耐圧や Metal）に２層目メタル（2nd Metal）を接続し，２層目 ドレイン電流特性を維持できる。 メタルをソース電極側とドレイン電極側から内側に張り出 図４に耐圧とドレイン拡散層（n ウェル-1）濃度との関 585（41） 富士時報 700 V ワンチップパワー IC デバイス技術 Vol.74 No.10 2001 図２ 従来構造（1 層メタル）でのイオン蓄積後電界分布 モールド樹脂 図５ 新構造パワー MOSFET の出力波形 VG ＝ 5 V 不純物イオン ＋ ＋ ＋ VG ＝ 4 V − − − p ＋ SiO G S D ＋ n n pウェル ＋ nウェル-2 ブレイクダウンポイント（640 V） nウェル-1 電流（100 mA/div） SiN VG ＝ 3 V VG ＝ 2 V 等電位線 p基板 電圧（1 V/div） 図３ 新構造（2 層メタル）でのイオン蓄積後電界分布 図６ 新構造パワー MOSFET の耐圧波形 モールド樹脂 p SiO D 2層目メタル ＋ n n pウェル nウェル-1 ＋ nウェル-2 電流（20 μA/div） G S ＋ 不純物イオン ＋ ＋ ＋ − − − SiN 等電位線 ブレイクダウンポイント（760 V） p基板 電圧（100 V/div） 図４ 耐圧とドレイン拡散層濃度の関係 900 ２.２.２ 高信頼性化技術 新構造 700 V ワンチップパワー IC に内蔵されるパワー MOS BV ds（V） 800 FET には高電圧がかかるため，特に耐湿性が要求される。 従来構造 700 プラスチックパッケージを通して水分がデバイス内部に浸 入すると，電気的特性の変動（しきい値電圧の低下）やア 600 ルミ配線の腐食を引き起こすので，湿気に対して保護する 500 必要がある。その保護の手段として，富士電機では専用の 400 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 nウェル-1ドーズ量（1012cm−2） 平たん化プロセスを開発し，本デバイスに適用した。 2.4 コンタクト部やアルミ配線端部などの段差が発生する箇 所では，そのまま最終保護膜（パッシベーション膜）を形 成すると被覆が不完全な形状となり，そこが水分浸入経路 係を示す。２層メタルフィールドプレート構造とすること となる。そこで，最終保護膜形成前に段差を吸収する平た で従来構造よりも電界緩和された結果，ドレイン拡散層を ん化プロセス（図７）を適用し，最終保護膜の段差形状を 高濃度にしても耐圧を確保できるようになった。その結果， 従来構造よりもオン抵抗を低減することが可能となり，単 （592 ページの「解説」 位面積あたりオン抵抗（Ron × A） 改善した。その結果，耐湿性を評価する高温高湿印加試験 （85 ℃，85 ％，700 V 印加）において 5,000 時間以上の高 。 信頼性を達成した（図８） 2 参照）で 26 Ω・mm を達成することができた。 図５に新構造パワー MOSFET の出力波形を，図６に耐 圧波形を示す。 以上の技術によって，低オン抵抗で耐圧マージンのある デバイスとすることができた。 586（42） ２.３ 制御回路部デバイスの特徴 制御回路部は，低耐圧デバイスおよび中耐圧デバイスか ら構成されており，デザインルールに１μｍルールを適用 することにより，チップサイズの縮小および高精度化を実 富士時報 700 V ワンチップパワー IC デバイス技術 Vol.74 No.10 2001 図７ 平たん化プロセス適用構造 図９ 製品適用例（FA5701P） （2 ） パルスバイパルス電流制限 （3） 過負荷保護，過熱保護，低電圧保護など各種保護機能 の充実 図８ 高温高湿印加試験結果 （4 ） 外部設定可能なソフトスタート回路の内蔵 900 （5） CMOS プロセスによる低消費電力化 800 （6 ） パッケージは標準外形の DIP（Dual In-line Package） BV（V） 700 を使用 600 500 あとがき 400 300 200 スイッチング電源用高耐圧パワー MOSFET と，制御 100 0 0 1,000 2,000 3,000 時間（h） 4,000 5,000 IC を一体化した 700 V ワンチップパワー IC 技術について 紹介した。 富士電機では，この技術を用いて，小電力 AC アダプタ 用電源 IC（本特集号の別稿にて紹介）や，バッテリー 現した。制御回路に用いられる抵抗は，低温度係数ポリシ チャージャ用電源 IC を開発している。今後とも，小型・ （2 ） リコン抵抗 を採用している。この抵抗は，−20 ∼＋125 ℃ 軽量・低消費電力化の市場要求にこたえるべく，特長ある にわたって温度係数が 100 ppm/℃以下であり，温度に対 技術開発を行い，社会に貢献していく所存である。 しても高性能な回路を構成可能としている。さらに，制御 回路部の中で大きな面積を占めていた抵抗部分の面積も， 本抵抗を用いることで，従来（拡散抵抗使用）の 40 ％に 縮小することができた。 参考文献 （1） Fujishima, N. et al．A 700V Lateral Power MOSFET with Narrow Gap Double Metal Field Plates Realizing Low On-resistance and Long-term Stability of Perform- ２.４ 製品適用例 ance．Proceedings of ISPSD’01．2001，p.255- 258． 本デバイス技術を用いて，スイッチング電源用ワンチッ （2 ） 北村明夫，佐々木修．アナログ C/DMOS デバイス・プロ （ 3） プパワー IC「FA5701P」を開発した。 図９ にチップ写真 を示す。 本 IC の特徴は次のとおりである。 セス技術．富士時報．vol.73，no.8，2000，p.456- 459． （3） 佐藤満，多田元．700 V 耐圧電源用パワー IC．電子技術． vol.43，no.5，2001，p.114- 115． （1） 安定度，高速応答に優れている電流モード制御を採用 587（43） ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。