AN-417: 在低压高速系统中利用快速轨到轨运算放大器减少设计限制 (Rev. 0)

AN-417
ONE TECHNOLOGY WAY
• P.O.
BOX 9106
• NORWOOD, MASSACHUSETTS
应用笔记
02062-9106
• 617/329-4700
在低压高速系统中利用快速轨到轨运算放大器减少设计限制
作者:Eamon Nash
不断降低系统功耗的要求以及减少系统中电源电压数量的
期望推动着业界向更低电源电压这一趋势发展。降低电源
电压、减少电源数量具有明显的优势。其一是可以降低系
统功耗,同时还能节省空间。降低总功耗的另一好处在
于,将来系统中可能不再需要冷却风扇。
然而,随着传统的±15 V和±12 V系统电源电压逐渐让位于
更低的±5 V双极性电源和+5 V及+3.3 V单电源,电路设计
人员必须清楚,新环境下的设计不是找到额定工作电压较
低的器件这么简单。过去使用的设计原则不可能都直接适
用低电压环境。
至接近两个轨的器件。这种定义并不规定“接近两个轨”的
确切值,也不指定维持轨到轨性能的负载条件。轨到轨运
算放大器属于一种单电源运算放大器,也就是单轨器件。
单电源运算放大器的输入和输出不一定能接近轨。为了正
确使用轨到轨和单电源运算放大器,必须对一些常用的输
出级有个基本了解。
OUTPUT
降低典型运算放大器的电源电压可起到多种效果。显然,
输入和输出端的信号摆幅均减小。信号与轨之间所需裕量
(常规放大器一般为1 V至2 V)尽管在±15 V电源下重要性较
低,但此时却可大幅缩小可用信号的范围。虽然这种缩减
一般不会增加系统中的噪声水平,但会导致信噪比恶化。
由于设计人员无法再通过提高电源电压、加大信号摆幅等
技术来“覆盖”噪声水平,因此必须更加注意系统中的噪声
水平。
带宽和压摆率都会随着电源下降而降低。然而,需要注意
的是,为了维持相同的带宽,较小的信号摆幅需要更低的
压摆率。选择运算放大器时,必须仔细研究数据手册。在
此,列出了不同电源电压条件下(如±5 V、+5 V和+3 V)压
摆率和带宽以及相应负载条件的数据手册规格参数是非常
有用且必要的。
轨到轨放大器可视为降低电源电压这一难题的一种解决方
案。若未明确定义,轨到轨这个术语指输入和/或输出可能
摆
+VS
+VS
OUTPUT
RL
50Ω TO
500Ω
–VS
–VS
COMMON EMITTER
EMITTER FOLLOWER
图1. 常见的运算放大器输出级
图1所示为两个典型高速运算放大器输出级。发射极-跟随
器级广泛应用于低失真运算放大器中。其输出电压摆幅受
限,稍大于供电轨的一个二极管压降。现实应用中,裕量
更接近1 V。为了在高频下维持低失真,可能需要更多裕
量,从而进一步降低可用峰峰值摆幅。如果添加一个以负
轨(单电源应用中为接地)为基准的外部负载电阻(典型值为
50 Ω至500 Ω),则可提供一个输出下拉通道。再结合NPN
和PNP晶体管基极上的偏置,可以关闭PNP晶体管。这样
做允许将输出拉至接近负轨的水平,结果使输出级的表现
非常接近简单的NPN跟随器。这样只允许电压接近负轨。
负载电阻需要以正电源为基准,才能使输出级接近正轨。
这种配置的另一潜在缺点在于,当信号摆幅大于数百毫伏
时,将吸取较大的负载电流。举例来说,使用50 Ω下拉电
阻时,如果目标峰峰值摆幅为2V,则会从运算放大器吸取
40 mA的电流。
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图中的共发射极级允许输出在两个轨的晶体管饱和电压
(VCESAT)范围内摆动。对于较小的负载电流(小于100
µA),饱和电压可能低至5 mV至20 mV;但是,对于较高
负载电流,饱和电压可能增加至数百毫伏(比如50 mA下为
500mV)。这类输出级的开环输出阻抗比发射极跟随器级
高,在驱动Flash转换器等非线性负载时更可能发生失真。
但重要的是,不能孤立地考察开环输出阻抗。闭环输出阻
抗Zo通过以下公式计算
Zo =
Zo
1 + ao β
其中,Zo为开环输出阻抗,ao为开环增益,β为反馈因子(ao
β通常称为环路增益)。因此,大开环增益(如100 dB)会将运
算放大器的输出阻抗降低100,000倍,作为单位增益缓冲器
连接。随着频率的增加,下降的开环增益会使输出阻抗增
加。
尽管轨到轨放大器一般可在电源电压的数十毫伏范围内摆
动,失真与信号摆幅之间一般也存在折衷。运算放大器数
据手册一般会指定最佳失真,其输出信号不会利用整个可
用电压范围。随着信号电平接近两个轨的数百毫伏范围
内,失真性能会大幅下降。在共射输出极的轨到轨运算放
大器中,当信号到轨裕量为各轨的500 mV左右时,可实现
最佳失真/信号电平折衷。这只是大概值,最佳值同样取决
于负载情况。
除了使用轨到轨放大器以外,还有多种技术可用来增加信
号摆幅,而无需增加电源电压。差分驱动电路可以更有效
地利用可用电压范围。升压放大器可以将电压提高到任意
高的水平,但其代价是增大了驱动放大器的输出电流。以
下列出一些常见高速应用,为了说明低电压模拟电路设计
面临的困难,具体考察在使用轨到轨运算放大器时,为取
得最佳性能而要使用的一些技术。
驱动高速ADC
尽管多数现代高速ADC采用单电源运行模式,但仍然常常
用于具有双极性电源的信号链中。由于单电源ADC的静态
电流一般低于双电源ADC,这一趋势的主要动因却是节能
问题。
双极性信号在应用于单电源ADC之前,通常需要进行某种
形式的电平转换。由于ADC的安全输入电压超过电源电压
的值不得大于几百毫伏,因此,在双电源环境中,必须考
虑单电源器件的保护问题。
图2所示8位125 MSPS Flash转换器由一个240 MHz箝位放大
器驱动。该ADC采用ECL逻辑,以–5.2 V单电源驱动。输
入电压摆幅为2 V (–1 V ± 1 V)。该器件的绝对最大额定值
规定的安全输入电压范围为–VS至 +0.5 V。虽然选择基于
相同单电源的轨到轨放大器可以有效保护ADC,使其不受
过压影响,但本例中利用双极性电源驱动运算放大器更合
适。
尽管采用–5.2 V单电源的轨到轨放大器能够摆动到非常接近
地电压的水平,但随着电压接近两个轨,信号失真将严重
恶化。一种更合理的方式是,利用双极性电源驱动运算放
大器,以便在信号与两个轨之间获得较大的裕量(正极5 V,
负极3 V)。
用两个电阻分压器将运算放大器折合到输入的箝位电压设
为±0.55 V,比正常的最大输入电压高50 mV。为了将±0.5 V
的输入电压映射到ADC的0 V至–2 V的输入范围之内,运算
放大器的增益为2,采用+2.5V基准电压,结果产生–1 V1的
电平转换。折合到输出的箝位电压转换成+0.1 V和–2.1 V。
1N5712肖特基二极管可在上电过程中提供额外的保护,实
际上可使ADC输入端的最大电压保持在+0.3 V左右。过压
过程中,在运算放大器输出串联的一个50 Ω电阻会限制通
过二极管的电流,并将输出级与Flash ADC2(最大值为22pF)
的信号相关容性负载相分离。其负箝位电平为–2.1 V,虽然
不是保护转换器的必要条件,但有效防止了模拟输入发生
负过驱。
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+5V
0.1µF
BIPOLAR
SIGNAL
+/–0.5 V
+5V
RT
75Ω
806Ω
AD8037
0.1µF
806Ω
1N5712
AD9002
100Ω
VH = +0.55V
FLASH CONVERTER
(8-BITS, 125 MSPS)
49.9Ω
VIN = –1 +/–1V
VL = –0.55V
100Ω
SUBSTRATE
DIODE
+
10µF
AD780
R3
750Ω
–5.2V
0.1µF
+2.5 V REF
0.1µF
R1
499Ω
R2
301Ω
–5.2V
AD8037 OUTPUT
CLAMPS AT +0.1 V, –2.1 V
图2. AD9002,8位125 MSPS Flash转换器
除了提供必要的信号调理以外,也可能是更重要的事项,
入级。图中开关显示为跟踪模式,在采样频率下开启和关
驱动放大器必须提供低阻抗源,以不损害ADC的动态性
闭。标着CPAR的电容为16 pF左右,代表开关和输入引脚的
能。ADC的信号对噪声加失真比(S/(N+D)或SINAD)的坐标
组合寄生电容。CS和CH分别表示采样电容和保持电容。在
图应作为驱动放大器的首要选择标准。该坐标图应与运算
跟踪模式下,差分输入电压施加于CS电容。当器件进入保
放大器的总谐波失真加噪声比(THD+N)相比较。此处,进
持模式时,这些电容上的电压将传递到保持电容。
行同类比较非常重要,两种测量结果应表现出与实际电路
ADC的输入范围通过引脚限定设置为2V峰峰值。差分驱动
相似的信号电平、电源电压和偏置条件。放大器的负载条
件也应与ADC类似。一般地,为了防止运算放大器损害
ADC的动态性能,其THD+N应比ADC最高信号频率3(通
常为ADC的奈奎斯特频率,也有例外)下的S/(N+D)优6 dB
至10 dB。在某些应用中,比如频谱分析,低失真可能比低
噪声更重要。这类情况下,更有意义的做法是比较运算放
大器的THD与ADC失真(通常限定为无杂散动态范围,简称
SFDR)。同样地,可以选择失真比ADC优6 dB至10 dB的运算
放大器。
放大器设定2.5 V的共模电压。从信号失真角度来看,这属
于最优配置,其原因有多种。
在真正工作于单电源的系统中,通常很难在从源到ADC的
范围内维持直流耦合。在这类系统中,经常会产生虚拟
地,通常位于两个轨的中间。这就为单电源ADC带来了最
佳输入电压范围问题。初步看来,以零伏特为基准的输入
可能就够用了。但事实上,这会给ADC及其驱动放大器带
来严重的限制,因为它们都必须在0V处或附近维持全线性
和低失真。
这种选择标准可用在ADC的输入阻抗固定且在转换过程中
不会变化的情况下。针对双极性工艺设计的ADC一般即是
这种情况。另一方面,基于CMOS工艺设计的ADC一般直
接将采样保持开关与模拟输入相连。这会在转换过程中产
生瞬态电流,外部驱动电路必须具备相应的处理能力。此
外,CMOS开关的(相对低)通电阻抗具有一定的信号相关
性。ADC的模拟输入可能展现出取决于信号电平的输入阻
对于ADC和运算放大器来说,更好的电压范围既不包括地
电压,也不包括正电源。一般而言,以VS/2为中心的范围是
最佳选择。例如,以+2.5 V为中心的2 V峰峰值输入范围的
界限为+1.5 V和+3.5 V。如果单电源运算放大器的动态规格
针对的是中量程偏置条件,则可直接进行规格比较,使运
算放大器与ADC适当匹配。然而,如果单电源ADC的偏置
点偏移VS/2理想值的程度较大,则运算放大器的失真和其
抗,结果导致失真。
图3所示12位10 MSPS单电源CMOS ADC由差分放大器(采
他动态规格可能恶化。
用单电源双运算放大器)驱动。ADC采用差分采样保持输
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在所示例子中,差分放大器的增益为24,将±0.5 V单端信号转
从安全角度来看,单电源信号链中的箝位输入电压问题不
换成2 V峰峰值差分信号,其共模电平为+2.5 V。但各运算
是很重要,因为放大器和ADC通常都采用同一驱动源。然
放大器只需在2 V至3 V范围内摆动(即2.5 V ± 0.5 V)。这样
而,有些ADC上的模拟输入端的绝对最大额定值低于电源
一来,信号范围得到了有效利用,由于各轨拥有相对较大的
电压。这种情况下,必须再次考虑通过箝位来保护输入的
2V裕量,结果可以降低运算放大器失真。该方案同样对转
问题。
换器有益。当输入电压为中间电源电压时,ADC CMOS采
线路驱动器
样开关的导通电阻(前面提到过)最低。减少各输入端的电
差分增益和差分相位规格参数是小信号增益和相位在大信
压变化可降低开关的信号阻抗变化,从而限制可能引起的
号幅度变化时的表达式,而小信号是叠加于大信号之上
失真。
的。尽管这些规格主要是放大器架构的函数,但信号与电
该ADC也可配置为支持5V峰峰值的输入电压范围(单端或
源之间的裕量会影响到运算放大器的差分增益和相位性
差分)。当5V峰峰值差分输入范围采用所示配置时,驱动
能。结果,虽然复合视频信号的最大电平的范围为1V至
放大器需要在1.25 V至3.75 V范围内摆动,结果给两个电源
2 V,但在过去,复合视频线路驱动器一般运行于±12V和
留下了1.25V的裕量。选择较大的输入范围可优化直流线
±15V电源。现在的系统都要求差分增益和相位规格至少不
性度和信噪比。加大的信号范围会导致转换器失真性能略
得低于过去的水平。为了节能,设计人员不太容易在信号
微下滑。
与电源之间设计较大的裕量。
+5V
0.1µF
+5V
0.1µF
0.1µF
AVDD
DVDD
+5V
+5V
AVDD
0.1µF
+5V
BIPOLAR
SIGNAL
+/–0.5V
AD9220
RF
1kΩ
CPIN
CPAR
16pF
2.49kΩ
0.1µF
1/2
AD8042
RIN
1kΩ
2.49kΩ
12-BIT, 10 MSPS, ADC
(additional pins omitted for clarity)
CS
4pF
CH
4pF
S1
VINA
S6
1kΩ
S4
1kΩ
1kΩ
S3
S7
1kΩ
+5 V
2.49kΩ
2.49kΩ
S2
VINB
1/2
AD8042
VREF
0.1µF
SENSE
CH
4pF
16pF
CPIN
CPAR
CS
4pF
CML
0.1µF
REFCOM
DVSS
AVSS
AVSS
图3. 用单端转差分运算放大器配置驱动单电源差分输入ADC
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S5
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+VS (+5 V to +15 V)
+5V
4.99kΩ
C3
VIN
75Ω
AD811/
AD8001*
C1
0.1µF
RT1
75Ω
C2
0.1µF
4.99kΩ
VOUT 1
RL1
75Ω
+
10µF
0.1µF
47µF
+
COMPOSITE
VIDEO IN
75Ω
RG
649Ω
10µF
75Ω
COAX
1000µF
10kΩ
AD8041
C4
–VS (–5 V to –15 V)
+
RT
75Ω
RL V
OUT
75Ω
0.1µF
RT2
75Ω
RFB
649Ω
RG
1kΩ
VOUT 2
RF
1kΩ
220µF
RL2
75Ω
C3, C4: 100µF/25 V
图5. 交流耦合单电源复合视频线路驱动器
*AD8001 CAN BE USED ONLY WHERE +/–5 V POWER SUPPLIES ARE PRESENT
图4. 带可选的视频分配功能的传统高品质视频线路驱动器
图5所示为一种增益为2的单电源复合视频线路驱动器的示
意图。由于复合视频信号的同步端延伸至地以下,因此输
图4所示为一种高性能视频线路驱动器,具有可选分配放
入必须进行正交流耦合和电平转换。最佳偏置点的设置需
大器功能。运算放大器级的工作增益为2,通过75 Ω后端驱
要对复合视频信号的性质以及所用运算放大器的视频性能
动一对75 Ω输出线路。因此,VOUT1和VOUT2为VIN的独立隔
有所了解。
离式/缓冲式单位增益版本。在总端接单位增益下,该电路
完全可以胜任低失真缓冲器或视频分配放大器的工作。
在交流耦合之后,占空比不同、峰峰值幅度受限的信号要
求其动态摆动性能大于其峰峰值幅度。最差情况下,需要
如图所示,利用AD811运算放大器和±15 V电源,该电路的
的动态信号摆幅接近峰峰值的两倍。两种相应情况为:占
–3 dB带宽为120 MHz,单路驱动差分增益/相位为0.01%/
空比多数时候较低,但偶尔会变高;反之亦然。复合视频
0.01°(RL = 150 Ω)。驱动两条线路时,增益误差相同,相位
的要求不如这么严格。一种极端情况是:对于整帧,信号
误差上升到0.04°左右。采用±15V电源时,该电路的增益平
以黑色为主,但每帧至少有一个白色(全强度)最低宽度尖
坦度范围为0.1 dB至35 MHz。与预期一样,低电源确实会
峰。另一种极端情况是:视频信号均为全白。这种信号的
导致一定的性能下降,但在±5V电源下,差分相位仍低于
消隐间隔和同步端将出现趋负偏移,与复合视频规范一
0.18°。–3 dB点位降至80 MHz,0.1 dB增益平坦度维持于25
致。水平和垂直消隐间隔相结合,将在75%左右的时间内
MHz。
使这种信号维持于最高电平(白色)。
这一示例采用AD811,展示了在电源从±15 V降至±5 V的情
这两个极端间变化的占空比带来的结果是,交流耦合2V峰
况下,差分增益和相位下降的程度。AD8001一类更新的放
峰值复合视频信号要求约3.2V的动态电压摆幅,以避免削
大器仅能工作于±5 V。这款放大器拥有更高的带宽,增益
波。
平坦度为0.1 dB,其±15 V差分增益和相位指标与AD811几
乎不相上下,功耗更低。
有的电路采用同步端箝位和交流耦合使同步端保持于相对
稳定的电平,以降低所需动态信号摆幅。然而,若不能采
为了获得最佳精度和稳定性,建议使用金属薄膜电阻,同
用输出阻抗极低的驱动源,这类电路可能产生同步端压缩
时建议采用重去耦。作为最低要求,须在器件电源引脚处
等伪像。
采用局部低电感/低ESR RF旁路电容,图示为C1/C2。这些
是0.1 µF 表贴芯片(或其他低电感类)电容。在驱动高峰值电
流负载时,这些高频旁路电容需要被扩充,通过局部短引
线/较大值,低ESR,范围为47 µF至100 µ的电解电容(如图
示为C3/C4)。此类电容将承载瞬态电流,可以是额定为高
频的钽电容或铝电容(如开关电源类)。
由于图示电路采用带有轨到轨输出级的运算放大器,因而
具备充足的信号摆幅能力,能够满足动态范围要求而无需
采用同步端箝位。测试中,我们在改变电源的情况下,测
量了差分增益和相位。当相对低的电源升至接近视频信号
的水平时,观察到的第一种效应是同步端压缩,之后是差
分增益和相位受到不良影响。当相对高的电源降至接近视
频信号水平时,在峰值视频输出和电源之差达到0.6V之
前,差分增益和相位并未受到明显的不良影响。
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通过测试发现,同相输入的最佳偏置点为2.2 V直流。在这
一 点 上 , 测 得 的 最 差 差 分 增 益 和 相 位 分 别 为 0.06%和
100
90
0.06°。
2V
电路中用到的交流耦合电容看似较大。复合视频信号的下
频带边沿为30Hz。各交流耦合点的电阻(尤其是输出端)非
10
常小。为了减小相移和基线倾斜,要求采用大电容。对于
0%
50mV
非最高品质的视频系统性能,这些电容的值最多可降低5
0.5V
1µs
倍,会对画质仅产生轻微影响。
图7. 低失真线路驱动器在500 kHz下的输出信号摆幅
如果输出信号的电压摆幅需要接近地电压,则直流耦合单
电源线路驱动器将是个大问题。其原因在于,随着输出电
接近两个轨。然而,当信号的共模电平位于两个电源的中
间且各轨均拥有约500 mV裕量时,可实现最低失真。在单
电源应用中,如果摆幅接近地电压的信号要求低失真,可
在运算放大器输出端采用发射极跟随器电路。
+5V
VERTICAL SCALE – 10dB/Div
压接近地电压,信号失真也会增大。例如,AD8031的摆幅
10µF
VIN
3
49.9Ω
2
7
0.1µF
AD8031
4
6
STOP 5MHz
START 0Hz
2N3904
图8. 低失真线路驱动器在500 kHz下的THD
VOUT
2.49kΩ
2.49kΩ
49.9Ω
200Ω
1.5V
49.9Ω
100
90
图6. 针对单电源接地基准信号的低失真线路驱动器
图6所示AD8031配置为直流耦合单电源线路驱动器,其增
10
0%
益为2。其输出驱动后端接50 Ω线路,从VIN到VOUT的总增
50mV
益为单位增益。除降低反射以外,50 Ω后端接电阻还能在
电线短路时保护晶体管,使其免受损坏。反馈环路中的发
0.2V
200ns
图9. 低失真线路驱动器在2 MHz下的输出信号摆幅
射极跟随器可确保AD8031的输出电压处于比地电压高约
700 mV的水平。采用这种电路时,即使输出信号摆动至地
kHz和2 MHz两种条件下进行了测试。图7和图8展示了500
kHz下的输出信号摆幅和频谱。该频率下,输出信号(VOUT)
的峰峰值摆幅为1.95 V(50 mV至2 V),其THD为–68 dB。
VERTICAL SCALE – 10dB/Div
电压50mV之内,失真也可保持极低水平。该电路在500
START 0Hz
STOP 20MHz
图10. 低失真线路驱动器在2 MHz下的THD
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图9和图10展示了2 MHz下的输出信号摆幅和频谱。正如预
dB。这一水平足以确保滤波器的中心频率不受运算放大器
期,较高频率下,信号质量略有下降。当输出信号的峰峰
带宽的影响。举例来说,如果该应用选择了增益带宽积为
值摆幅为1.45 V(从50 mV摆动到1.5 V),其THD为–55 dB。
10 MHz的运算放大器,则结果中心频率将偏移20%,至1.6
该电路也可用于驱动单电源高速ADC的模拟输入端,其输
MHz。
入电压范围以地电压为基准(0 V至2 V或0 V至4 V)。这种情
R6
1kΩ
C1
50pF
况下,无需使用后端接电阻(假定从晶体管到ADC的物理
距离较短)。因此,外部晶体管的发射极将直接连接至
R2
2kΩ
ADC输入端。结果会使电路的可用输出电压摆幅增加一
R4
2kΩ
+5V
倍。
有源滤波器
VIN
0.1µF
R1
3kΩ
传统上,在设计高速有源滤波器时,设计人员可以选择增
1kΩ
AD8031
+5V
R3
2kΩ
电源电压为±15 V或±12 V时,意味着可保持较大的信号到
0.1µF
1kΩ
1/2
AD8032
VOUT
轨道裕量。至少从带宽和信号摆幅的角度来看,可将放大
器视为理想元件。有利于降低带宽和压摆率的低电压电源
R5
2kΩ
1/2
AD8032
益带宽积(GBP)远高于滤波器转折频率的放大器。另外,
C2
50pF
0.1µF
图11. 采用AD8032和 AD8031的单电源2 MHz双二阶带通滤波器
的出现,再加上最大限度增加信号范围的需求,这些因素
意味着在多数情况下,滤波器转折频率与滤波器中实际放
0
大器带宽之差不再像以前那样大。在为有源滤波器选用运
算放大器时,必须根据给定的电源电平、目标信号摆幅和
–10
所需负载条件,提前计算放大器将在电路中表现出来的带
GAIN – dB
宽和相移。考虑信号摆幅时,除输入和输出电平以外,必
须同时考虑电路内节点上的信号电平。在Q大于0.707的滤
波器中,响应中将出现峰化。必须在滤波器的动态范围中
考虑峰化水平,以避免出现削波。
–20
–30
–40
许多现代高速运算放大器都采用一种电流反馈拓扑结构。
电流反馈放大器反馈环路中的电容一般会使放大器变得不
–50
10k
100k
稳定。结果,在将运算放大器配置为积分器的滤波器拓扑
图11所示为一种单电源双二阶带通滤波器电路,其中心频
率为2 MHz。将全部三个运算放大器的同相输入端连接到
由+5 V和地电压之间连接的两个1 kΩ电阻构成的电阻分压
器,结果可轻松得到2.5 V偏置电平。该偏置点同时通过一
个0.1 μF电容去耦至地。此滤波器的频率响应曲线如图12所
示。
为了维持精确的中心频率,运算放大器必须在2 MHz下拥
有充足的环路增益。这就要求选用单位增益交越频率高得
多的运算放大器。AD8031/AD8032的单位增益交越频率为
40 MHz。用各自运放电路的反馈因子乘以开环增益,结果
得到各增益级的环路增益。基于各运算放大器电路的反馈
网络,我们可以发现,各运算放大器的环路增益至少为21
10M
100M
图12. 单电源2 MHz带通滤波器的频率响应曲线
结构中,一般不可使用电流反馈放大器 5。不含积分器的
Sallen-Key滤波器是个例外。
1M
FREQUENCY – Hz
变压器驱动电路
即使采用轨到轨放大器,运算放大器的信号摆幅也限于电
源电压之内。如果使用变压器耦合,则有可能将信号摆幅
提高到大于供电轨电压的水平。另外,一般而言,差分变
压器耦合信号对外部干扰具有更好的免疫性能。在信号传
输距离较长的情况下,这是至关重要的。
通过选用匝数比适当的升压变压器,可将信号的峰峰值幅
度提高到任意高的水平。然而,从升压变压器副边到源边
的反射阻抗等于副边阻抗除以匝数比平方得到的商。结果
会提高运算放大器的电流要求。在为升压变压器选择适当
的驱动运算放大器时,设计人员必须考虑良好的信号摆
幅,即使放大器电流相对较高亦需如此。
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AN-417
HDSL收发器
HDSL(高比特率数字用户线路)日益成为普及型全双工数据
通信解决方案,可通过常规双绞电话线路在中等距离内提
供高达2.048 Mb/s的传输速率。为了在12,000英尺的距离内
实现无中继数据传输,要求发射功率为+13.5dBm(假定负
载阻抗为135Ω)。由于客户端收发器有时通过中央交换局
电源的双绞线供电,因此,电路功耗显得至关重要。
图13所示电路采用+5 V单电源供电,其功率水平可达到这
种要求。这里通过一个双运算放大器来将功率合成到变压
器的两个初级绕组中。这两个初级绕组实际上采用并联连
接。两个运算放大器均配置为增益为2。结果允许输出在
轨到轨电压范围内摆动,即使放大器输入范围并非轨到轨
(输入范围为–0.2 V至+4 V)。尽管在负载相当大的情况下,
输出电压能摆动到非常接近两个轨电压的水平,但0.5 V至
4.2V左右的电压摆幅更为合适,可以将THD水平维持在
–70 dB左右(在500 kHz下测得)。作为两个源边变压器的基
准,一个100 μF电容产生虚拟地,其值等于输出信号的平
均直流值(约2.4 V)。从副边反射到各源边的阻抗为29.78 Ω
(134/1.52/2)。源边分别与约等于该值的电阻串联。因此,
各源边中的电压等于其驱动运算放大器电压的一半。
同时,两个发射器运算放大器的分频电压也馈入差分接收
器的两个输入端。这些信号在接收器端表现为共模电压,
且未放大。现实中,X和Y两个节点的电压并不完全相等,
因此,接收器放大了部分发射信号。发射器到接收器的抑
制性能测量值为–20 dB。
接收到的信号耦合至两个源边。然而,在这些电压的驱动
下,差分接收器相互反相180°。结果使接收器增益等于变
压器匝数比的倒数(1/1.5)。
各运算放大器输出端的峰峰值电压为3.5 V,各源边的峰峰
值电压为1.75。副边峰峰值电压约为5.2 V,为源边电压和
乘以1.5的匝数比之积。对应的功率水平约为+14 dBm。其
计算等式为:
功率 = 10log10
参考文献
1.
Replacing Output Clamping Op Amps with Input Clamping Amps, Application Note AN-402, Analog Devices,
1995, p. 3
2.
Amplifier Applications Guide, Analog Devices, 1992, pp.
7.49–52
3.
Practical Analog Design Techniques, Analog Devices,
1995, pp. 4.12–15
4.
AD 8042, Dual 160 MHz Rail-to-Rail Amplifier, Data
Sheet, Analog Devices, 1995, pp 12-13
5.
Amplifier Applications Guide, Analog Devices, 1992, pp.
6.27–29
4.7Ω
+5V
0.47µF
VIN
1/2
AD8042
2kΩ
LUCENT
TECHNOLOGIES
2718AK
1:1.5
2kΩ
VOUT
1/2
AD8042
29.4Ω
2kΩ
2kΩ
X
13.4Ω
Y
29.4Ω
1µF
2kΩ
2kΩ
100µF
4.7Ω
+5V
0.47µF
2kΩ
AD8041
2


 / RLOAD 





以上计算采用的波峰因子为 。如果采用不同的波峰因子,
结果得到的功率将高于或低于该值。如果需要较高的信号
摆幅,则可使用匝数比较高的变压器。这要求运算放大器
提供更多电流。在如图所示配置中,运算放大器提供给负
载的电流约为28 mA,这些负载的基准电压为+2.5 V。由于
这些运算放大器可以提供最高50 mA电流,同时使信号摆
幅维持在0.5 V至4.5 V的范围内,因而副边上还存在增加信
号摆幅的可能。不过,提高匝数比会降低接收信号的幅
度。
2.1
0.3
  V peak - peak
 
  2 × crest factor

1 mW


VOUT
2kΩ
1µF
图13. 单电源HDSL收发器
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E2184–10–10/96
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