电路笔记 CN-0302 连接/参考器件 Circuits from the Lab™ reference circuits are engineered and tested for quick and easy system integration to help solve today’s analog, mixed-signal, and RF design challenges. For more information and/or support, visit www.analog.com/CN0302. ADF4159 13 GHz小数N分频频率合成器 AD8065 高性能145 MHz FastFET™运算放大器 RF至13 GHz超快速建立PLL 评估和设计支持 采用带宽为2.4 MHz的有源环路滤波器获得该性能。由于 设计和集成文件 ADF4159鉴频鉴相器(PFD)最大频率为110 MHz，并且AD8065 原理图、布局文件、物料清单 运算放大器具有145 MHz的高增益带宽积，因此可获得该宽 ADIsimPLL仿真文件 带宽环路滤波器性能。 电路功能与优势 有源滤波器中使用的AD8065运算放大器能够采用24 V电源电 图1所示PLL电路采用13 GHz小数N分频频率合成器、宽带有 压工作，允许控制调谐电压为0 V至18 V的大多数宽带VCO。 源环路滤波器和VCO，5°以内的200 MHz跳频相位建立时间 短于5 μs。 ACTIVE PLL LOOP FILTER, 2.4MHz CLOSED LOOP BANDWIDTH 3.3V 1.8V C3 3.3V R2 AVDD RFIN 100MHz DVDD 3kΩ VP ADF4159 FRACTIONAL-N SYNTHESIZER 2.7pF 15V R1 220Ω CP C1 12pF REFIN 3.3V 47kΩ 100pF 82pF AD8065 OP AMP U4 47kΩ AGND DGND CPGND SDGND C2 R3 120Ω C4 180pF 1µF 5V 6dB PAD VCC 11.4GHz TO 12.8GHz VCO RFOUT/2 5.7GHz TO 6.4GHz VTUNE 52pF RFOUT 11.4GHz TO 12.8GHz TO SPECTRUM ANALYZER 11903-001 GND 图1. ADF4159、有源环路滤波器AD8065以及11.4 GHz至12.8 GHz VCO的功能框图 (原理示意图： 未显示所有连接和去耦) Rev. 0 Circuits from the Lab™ circuits from Analog Devices have been designed and built by Analog Devices engineers. Standard engineering practices have been employed in the design and construction of each circuit, and their function and performance have been tested and verified in a lab environment at room temperature. However, you are solely responsible for testing the circuit and determining its suitability and applicability for your use and application. Accordingly, in no event shall Analog Devices be liable for direct, indirect, special, incidental, consequential or punitive damages due to any cause whatsoever connected to the use of any Circuits from the Lab circuits. (Continued on last page) One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2013 Analog Devices, Inc. All rights reserved. CN-0302 –60 电路描述 在PLL和VCO频率合成系统中，获得低于5 μs的频率和相位 位噪声和杂散信号的衰减能力。 图1所示电路将ADF4159锁定至12 GHz VCO (MACOM MAOC009269)的RFOUT/2信号(~6 GHz)。然而，具有RFOUT/2信号且 最高为24 GHz的VCO可配合ADF4159使用，因为它支持的最 –140 –180 0.001 ADF4159小数N分频频率合成器 在小数N分频架构PLL中，来自Σ-Δ调制器(SDM)的噪声在 定。图2显示此条件下的仿真相位噪声曲线。 LOOP FILTER VCO 0.1 1 10 0.01 FREQUENCY OFFSET FROM 12GHz CARRIER (MHz) 100 图3. 12 GHz输出时的相位噪声曲线(fPFD = 110 MHz， LBW = 2.4 MHz) PFD频率(fPFD)的一半处达到峰值。例如，如果小数N分频 处达到峰值。SDM噪声使环路不稳定，导致PLL无法锁 CHIP SDM –120 –160 高RF输入为13 GHz。 PLL的PFD频率为32 MHz，则未经滤波的SDM噪声在16 MHz TOTAL –100 11903-003 路的速度。更宽的LBW允许更快的建立时间，但会牺牲相 –80 PHASE NOISE (dBc/Hz) 建立时间需极宽的环路带宽。环路带宽(LBW)定义控制环 ADF4159较高的最大PFD频率同样很重要，因为建议将LBW 保持在1/10 PFD频率以下，以保证稳定性。 ADF4159的最大RF输入频率为13 GHz。在该电路配置中， –60 ADF4159实际上由VCO RFOUT/2信号驱动。这表示当VCO主 要输出12 GHz时，ADF4159实际上锁定在6 GHz。 –80 PHASE NOISE (dBc/Hz) TOTAL CHIP –100 –120 该配置意味着可以使用24 GHz VCO，从而12 GHz的RFOUT/2 SDM 信号反馈回ADF4159。评估板的尺寸可支持各种32引脚 LOOP FILTER 5 mm × 5 mm LFCSP VCO。 VCO ADF4159内部电荷泵的电源电压为3.3 V。然而，很多宽带 –140 VCO要求具有最高18 V的调谐电压。为了满足这一要求，需 –160 谐范围与运算放大器的增益相乘。更多详情，请参见本电 0.01 0.1 1 10 FREQUENCY OFFSET FROM 12GHz CARRIER (MHz) 100 11903-002 –180 0.001 要使用有源环路滤波器。有源滤波器将ADF4159的输出调 路笔记的AD8065部分。 图2. 12 GHz输出时的相位噪声曲线(fPFD = 32 MHz， LBW = 2.4 MHz) ADF4159支持可编程电荷泵电流特性。该特性允许用户轻 ADF4159的最大PFD频率为110 MHz。这表示未经滤波的SDM 本电路的2.5 mA电荷泵电流下，LBW设计为2.4 MHz。可以 松修改环路滤波器的动态特性而无需改变物理元器件。在 噪声将在55 MHz处达到峰值。图3显示PFD频率为110 MHz 时的相位噪声曲线。SDM噪声出现在距离载波较大的偏移 处，因此采用环路滤波器可将其滤除。 降低电荷泵电流，从而可在不对环路滤波器元件做出物理 改变的情况下降低LBW。 该 电 路 的 ADIsimPLL仿 真 请 参 见 CN0302设 计 支 持 包 (http://www.analog.com/CN0302-DesignSupport)。 Rev. 0 | Page 2 of 5 CN-0302 使用AD8065的有源滤波器 测试结果 AD8065运算放大器电源电压范围为24 V，增益带宽积(GBP) 电路的测量相位噪声如图4所示。200 MHz跳频的频率和相 约为145 MHz，并具有低噪声(7 nV/√Hz)特性。该特性使其 位建立时间分别如图5和图6所示。 成为有源滤波器的理想选择。 –60 对于大多数PLL应用而言，建议相位裕量采用45°至55°，以 环路滤波器中(比如环路滤波器中存在运算放大器)，则在 运算放大器的单位增益频率(或增益带宽积)处会产生额外 的极点。这一额外极点会引入更多相位滞后，因此在不同 极点频率下可能会出现环路不稳定现象。 –80 PHASE NOISE (dBc/Hz) 保持稳定的环路，并在最大程度上缩短建立时间。在有源 表1. 相位滞后作为GBP的函数：LBW比 –120 –140 –160 –180 0.001 0.01 0.1 1 10 100 11903-004 额外相位迟滞(°) 11.3 5.7 2.9 FREQUENCY OFFSET FROM 12GHz CARRIER (MHz) 图4. 12.002 GHz时的相位噪声(LBW = 2.4 MHz) 12.30 GBP/LBW的比值为10将使相位裕量下降5.7°。若GBP/LBW 12.25 比值过低，则相位裕量同样会变得很低，使环路不稳定。 12.20 位迟滞几乎可以忽略不计(GBP/LBW = 60)。 与OP184有源滤波器进行比较 OP184是一款有源滤波器PLL应用中常用的运算放大器。 12.15 12.10 12.05 12.00 11.95 然而，OP184不适合用于极宽LBW的应用，因为其GBP为 11.90 4 MHz。对相位裕量进行优化后，OP184便可用于宽LBW应 11.85 用，但OP184终将限制最大LBW。 11.80 –5 电容具有更快的放电时间)，以最大程度缩短相位建立时间。 该电路要求具有出色的布局、接地和去耦技术，如教程 MT-031和MT-101所述。可在CN-0302设计支持包(www. analog.com/CN0302-DesignSupport)中找到完整的原理图、 布局文件和物料清单。 Rev. 0 | Page 3 of 5 30 PHASE (°) - 0° AT 12GHz 对于环路滤波器电容，建议采用C0G/NP0陶瓷电容(比标准 5 40 出改变而变化，而在同相配置中运算放大器输出会改变。 的输入电容为52 pF。 3 50 运算放大器正输入能以固定电压偏置，不随运算放大器输 电容的组合电容值必须为1.5 pF左右。但是，VCO单独测得 1 图5. 200 MHz跳频建立时间(12.2 GHz至12.0 GHz) 采用鉴相器的负极性编程。反相配置比较容易实现，因为 2.4 MHz LBW无源滤波器，VCO输入端与滤波器最后一个 –1 TIME (µs) 有源滤波器中的运算放大器配置为反相模式，因此ADF4159 AD8065还可用作缓冲器，降低VCO的输入电容。对于 –3 20 10 0 –10 –20 –30 –40 –50 0 2 4 6 8 TIME (µs) 图6. 200 MHz相位建立时间(12.2 GHz至12.0 GHz) 10 11903-006 本电路采用2.4 MHz LBW，因此AD8065 145 MHz GBP的相 FREQUENCY (GHz) GBP与LBW之比越高，相位迟滞越低。例如，表1显示若 11903-005 GBP/LBW比 5(如GBW = 1 MHz，LBW = 200 kHz) 10 20 –100 CN-0302 设备要求 电路评估与测试 • 针对AD8065运算放大器和2.4 MHz LBW滤波器元件修 2.4 MHz有源滤波器PCB修改 使用AD8065而非OP184，为实现2.4 MHz有源滤波器而需要 改的EV-ADF4159EB1Z评估板 • ADF4159评估软件 对标准EV-ADF4159EB1Z所做的修改如下所示： • 运行Windows®的PC，带USB端口 • 以AD8065ARZ代替U4(8引脚SOIC) • +15 V电源 • 以220 Ω、1%、0603代替R1 • +5.5 V电源 • 以3 kΩ、1%、0603代替R2 • 频谱分析仪：R&S:FSUP26、FSQ26、FSW26、Agilent • 以120 Ω、1%、0603代替R3 E5052B或同等设备。 • 以12 pF、10%、0603代替C1 • 以82 pF、10%、0603代替C2 测试设置功能框图 • 以2.7 pF、5%、0603代替C3 测试设置的功能框图如图7所示，该设置的照片如图8所示。 • 保持C4、180 pF不变 有关运行测试和设置软件的详情，请参见用户指南UG-383。 REFERENCE CRYSTAL TO PC GND ADF4159 15V 50Ω TERMINATION OP AMP 5.5V VCO TO SPECTRUM ANALYZER 图7. 测试设置功能框图 图8. EV-ADF4159EB1Z板和测试设置的照片(显示外部连接) Rev. 0 | Page 4 of 5 11903-007 GND CN-0302 了解详情 数据手册和评估板 CN-0302 Design Support Package: http://www.analog.com/CN0302-DesignSupport ADF4159 Data Sheet and Evaluation Board AD8065 Data Sheet ADIsimPLL Design Tool AN-30 Application Note, Ask the Application Engineer—PLL Synthesizers, Analog Devices MT-031 Tutorial, Grounding Data Converters and Solving the Mystery of “AGND” and “DGND”, Analog Devices. 修订历史 2013年10月—修订版0： 初始版 MT-086 Tutorial, Fundamentals of Phase Locked Loops (PLLs), Analog Devices. MT-101 Tutorial, Decoupling Techniques, Analog Devices. UG-383: Evaluating the ADF4159 Frequency Synthesizer for Phase-Locked Loops (Continued from first page) Circuits from the Lab circuits are intended only for use with Analog Devices products and are the intellectual property of Analog Devices or its licensors. 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