8通道、12位、可配置ADC/DAC， 集成片内基准电压源和SPI接口 AD5592R 产品特性 12位ADC。ADC输入范围为0 V至VREF或0 V至2 × VREF。ADC 可配置的8通道ADC/DAC/GPIO 可配置为下列任意组合： 8个12位DAC通道 8个12位ADC通道 8个通用数字输入/输出引脚 集成温度传感器 SPI接口 提供下列封装： 16引脚、2 mm × 2 mm WLCSP封装 16引脚、3 mm x 3 mm LFCSP封装 16引脚TSSOP封装 的总吞吐速率为400 kSPS。I/Ox引脚还可配置为数字、通用 输入或输出(GPIO)引脚。通过串行外设接口(SPI)执行写/读 操作，可分别访问GPIO写数据寄存器或GPIO读配置寄存 器，从而置位或回读GPIO引脚状态。 AD5592R/AD5592R-1集成2.5 V、25 ppm/°C基准电压源(默认 关闭)和温度指示器(指示芯片温度)。温度值回读为ADC读 序列的一部分。 AD5592R/AD5592R-1提供16引脚2 mm × 2 mm WLCSP、16引 脚3 mm × 3 mm LFCSP和16引脚TSSOP三种封装。工作温度 范围为−40°C至+105°C。 应用 控制与监测 通用模拟和数字输入/输出 表1. 相关产品 产品型号 AD5593R 概述 AD5592R / AD5592R-1 集成8个可单独配置为数模转换器 说明 AD5592R 同等产品，具有VLOGIC和RESET引脚 及I2C接口 (DAC)输出、模数转换器(ADC)输入、数字输出或数字输 入的I/Ox引脚(I/O0至I/O7)。I/Ox引脚配置为模拟输出时， 由12位DAC驱动。DAC输出范围为0 V至VREF或0 V至2 × VREF。 I/Ox引脚配置为模拟输入时，通过模拟多路复用器连接至 功能框图 VREF VDD AD5592R 2.5V REFERENCE POWER-ON RESET GPIO0 SYNC INPUT REGISTER DAC REGISTER DAC 0 INPUT REGISTER DAC REGISTER DAC 7 I/O0 SCLK SDI SDO GPIO7 SPI INTERFACE LOGIC RESET I/O7 MUX SEQUENCER 12-BIT SUCCESSIVE APPROXIMATION ADC T/H 12506-001 TEMPERATURE INDICATOR GND 图1. AD5592R功能框图 Rev. A Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2014 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD5592R 目录 产品特性 ...........................................................................................1 串行接口 ........................................................................................ 24 应用....................................................................................................1 上电时间................................................................................... 24 概述....................................................................................................1 写入模式................................................................................... 24 功能框图 ...........................................................................................1 读取模式................................................................................... 24 修订历史 ...........................................................................................2 配置AD5592R/AD5592R-1.................................................... 25 功能框图(AD5592R-1) ..................................................................3 通用控制寄存器...................................................................... 26 技术规格 ...........................................................................................4 DAC写操作 .............................................................................. 27 时序特性......................................................................................7 DAC回读................................................................................... 28 绝对最大额定值..............................................................................9 ADC操作 .................................................................................. 29 热阻 ..............................................................................................9 GPIO操作 ................................................................................. 33 ESD警告.......................................................................................9 三态引脚................................................................................... 35 引脚配置和功能描述 .................................................................. 10 85 kΩ上拉电阻引脚 ............................................................... 35 典型性能参数 ............................................................................... 14 关断模式................................................................................... 36 术语................................................................................................. 19 复位功能................................................................................... 37 ADC术语 .................................................................................. 19 回读和LDAC模式寄存器...................................................... 37 DAC术语................................................................................... 20 应用信息 ........................................................................................ 38 工作原理 ........................................................................................ 22 微处理器接口 .......................................................................... 38 DAC部分................................................................................... 22 AD5592R/AD5592R-1与SPI接口 ......................................... 38 ADC部分 .................................................................................. 23 AD5592R/AD5592R-1与SPORT接口 .................................. 38 GPIO部分 ................................................................................. 23 布局布线指南 .......................................................................... 38 内部基准电压源...................................................................... 23 外形尺寸 ........................................................................................ 39 RESET(复位)功能 ................................................................... 23 订购指南................................................................................... 40 温度指示器.................................................................................... 23 修订历史 2014年10月 — 修订版0至修订版A 增加16引脚TSSOP...................................................................通篇 更改表2中的增益误差...................................................................4 更改表6 .......................................................................................... 10 增加图6和表8 ............................................................................... 12 增加图8和表10 ............................................................................. 14 更改表12 ........................................................................................ 25 “外形尺寸”部分增加图48 .......................................................... 40 更改“订购指南”部分................................................................... 41 2014年8月—修订版0：初始版 Rev. A | Page 2 of 40 AD5592R 功能框图(AD5592R-1) VLOGIC VDD VREF AD5592R-1 2.5V REFERENCE POWER-ON RESET SYNC GPIO0 INPUT REGISTER DAC REGISTER DAC 0 INPUT REGISTER DAC REGISTER DAC 7 I/O0 SCLK SDI SPI INTERFACE LOGIC GPIO7 I/O7 MUX SEQUENCER 12-BIT SUCCESSIVE APPROXIMATION ADC T/H TEMPERATURE INDICATOR GND 图2. AD5592R-1功能框图 Rev. A | Page 3 of 40 12506-202 SDO AD5592R 技术规格 除非另有说明，VDD = 2.7 V至5.5 V，VREF = 2.5 V(外部)，RL = 2 kΩ接GND，CL = 200 pF接GND，TA = TMIN至TMAX， 温度范围 = −40°C至+105°C。 表2. 参数 ADC性能 分辨率 输入范围 积分非线性(INL) 差分非线性(DNL) 失调误差 增益误差 吞吐速率2 跟踪时间(tTRACK)2 转换时间(tCONV)2 信噪比(SNR) 最大值 单位1 0 VREF 位 V 0 −2 −1 2 × VREF +2 +1 ±5 0.3 400 最小值 12 500 2 69 67 61 69 67 60 −91 −89 −72 91 91 72 15 12 50 −95 45 8.2 1.6 信纳比(SINAD) 总谐波失真(THD) 峰值谐波或杂散噪声(SFDR) 孔径延迟2 孔径抖动2 通道间隔离度 输入电容 全功率带宽 DAC性能3 分辨率 输出范围 积分非线性(INL) 差分非线性(DNL) 失调误差 失调误差漂移2 增益误差 典型值 12 0 0 −1 −1 −3 0.65 ±0.03 ±0.015 容性负载稳定性2 阻性负载 短路电流 VREF 2 × VREF +1 +1 +3 位 V V LSB LSB mV µV/°C ±0.2 ±0.1 % FSR % FSR 2 ±0.25 ±0.1 2 10 mV % FSR 8 零代码误差 总不可调整误差 V LSB LSB mV % FSR kSPS ns µs dB dB dB dB dB dB dB dB dB dB dB dB ns ns ps dB pF MHz MHz 1 25 Rev. A | Page 4 of 40 nF nF kΩ mA 测试条件/注释 fIN = 10 kHz正弦波 使用内部ADC缓冲器时， 存在0 V至5 mV的死区 VDD = 2.7 V，输入范围 = 0 V至VREF VDD = 5.5 V，输入范围 = 0 V至VREF VDD = 5.5 V，输入范围 = 0 V至2 × VREF VDD = 2.7 V，输入范围 = 0 V至VREF VDD = 3.3 V，输入范围 = 0 V至VREF VDD = 5.5 V，输入范围 = 0 V至2 × VREF VDD = 2.7 V，输入范围 = 0 V至VREF VDD = 3.3 V，输入范围 = 0 V至VREF VDD = 5.5 V，输入范围 = 0 V至2 × VREF VDD = 2.7 V，输入范围 = 0 V至VREF VDD = 3.3 V，输入范围 = 0 V至VREF VDD = 5.5 V，输入范围 = 0 V至2 × VREF VDD = 3 V VDD = 5 V fIN = 5 kHz 3 dB时 0.1 dB时 输出范围 = 0 V至VREF 输出范围 = 0 V至2 × VREF 输出范围 = 0 V至VREF 输出范围 = 0 V至2 × VREF RLOAD = ∞ RLOAD = 1 kΩ AD5592R 参数 直流串扰2 直流输出阻抗 直流电源抑制比(PSRR)2 最小值 −4 供电轨上的负载阻抗4 负载调整率 上电时间 交流规格 压摆率 建立时间 DAC毛刺脉冲 DAC间串扰 数字串扰 模拟串扰 数字馈通 乘法带宽 输出电压噪声频谱密度 信噪比(SNR) 峰值谐波或杂散噪声(SFDR) 信纳比(SINAD) 总谐波失真(THD) 基准输入 VREF输入电压 直流漏电流 基准输入阻抗 基准输出 VREF输出电压 VREF温度系数 容性负载稳定性 输出阻抗2 25 200 Ω µV/mA 200 µV/mA 7 µs 1.25 6 2 1 0.1 1 0.1 240 200 V/µs µs nV-sec nV-sec nV-sec nV-sec nV-sec kHz nV/√Hz 81 77 74 −76 dB dB dB dB 1 −1 最大值 +4 2.495 测试条件/注释 单通道、满量程输出变化引起 DAC代码 = 中间电平，VDD = 3 V ± 10%或 5 V ± 10% VDD = 5 V ± 10%，DAC代码 = 中间电平， −10 mA ≤ IOUT ≤ +10 mA VDD = 3 V ± 10%，DAC代码 = 中间电平， −10 mA ≤ IOUT ≤ +10 mA 退出关断模式，VDD = 5 V 测量范围为满量程的10%至90% ¼量程至¾量程，建立至1 LSB DAC代码 = 满量程，输出范围 = 0 V至VREF DAC代码 = 中间电平，输出范围 = 0 V至 2 × VREF，测量频率为10 kHz VDD +1 V µA kΩ kΩ 2.505 V ppm/°C F Ω Ω µV p-p nV/√Hz µV/V µV/V 环境温度 210 120 ±5 µV/mA µV/mA mA 环境温度，−5 mA ≤ 负载电流 ≤ +5 mA 环境温度，−5 mA ≤ 负载电流 ≤ +5 mA VDD ≥ 3 V 1.6 mA 12 24 输出电压噪声 输出电压噪声密度 电压调整率 负载调整率 源电流 吸电流 输出电流负载能力 GPIO输出 ISOURCE, ISINK 输出电压 高(VOH) 低(VOL) 0.2 0.15 单位1 µV Ω mV/V 典型值 2.5 20 5 0.15 0.7 10 240 20 10 VDD − 0.2 0.4 Rev. A | Page 5 of 40 V V 无I/Ox引脚配置为DAC DAC输出范围 = 0 V至2 × VREF DAC输出范围 = 0 V至VREF RL = 2 kΩ VDD = 2.7 V VDD = 5 V 0.1 Hz至10 Hz 环境温度，f = 10 kHz，CL = 10 nF 环境温度，VDD扫描范围从2.7 V至5.5 V 环境温度，VDD扫描范围从2.7 V至3.3 V ISOURCE = 1 mA ISOURCE = 1 mA AD5592R 参数 GPIO输入 输入电压 高(VIH) 低(VIL) 输入电容 迟滞 输入电流 逻辑输入 AD5592R输入电压 高(VINH) 低(VINL) AD5592R-1输入电压 高(VINH) 低(VINL) 输入电流(IIN) 输入电容(CIN) 逻辑输出(SDO) 输出高电压(VOH) AD5592R AD5592R-1 输出低电压(VOL) 浮空态输出电容 温度传感器2 分辨率 工作范围 精度 跟踪时间 电源要求 VDD IDD 关断模式 VDD = 5 V(正常模式) 最小值 典型值 最大值 0.7 × VDD 0.3 × VDD 20 0.2 ±1 0.7 × VDD V V 0.3 × VLOGIC +1 10 V V µA pF VDD − 0.2 VLOGIC − 0.2 0.4 10 12 V V V pF 5 20 Bits °C °C µs µs 5.5 2.7 V mA 3.5 1.6 µA mA 1 mA 2.4 mA 1.1 mA 1 mA 0.75 mA 0.5 0.5 0.5 mA mA mA −40 +105 ±3 2.7 测试条件/注释 V V pF V µA 0.3 × VDD 0.7 × VLOGIC −1 单位1 Rev. A | Page 6 of 40 典型值10 nA，RESET = 1 µA(典型值) ISOURCE = 200 µA，VDD = 2.7 V至5. 5 V ISOURCE = 200 µA，VDD = 2.7 V至5. 5 V ISINK = 200 µA ADC缓冲器使能 ADC缓冲器禁用 数字输入 = 0 V或VDD， I/O0至I/O7配置为DAC和ADC， 内部基准电压源开启，ADC缓冲器开启， DAC代码 = 0xFFF，DAC和ADC的范围为0 V至2 × VREF I/O0至I/O7为DAC，内部基准电压源， 增益 = 2 I/O0至I/O7为DAC，外部基准电压源， 增益 = 2 I/O0至I/O7为DAC并由ADC采样，内部基准电压源， 增益 = 2 I/O0至I/O7为DAC并由ADC采样，外部基准电压源， 增益 = 2 I/O0至I/O7为ADC，内部基准电压源， 增益 = 2 I/O0至I/O7为ADC，外部基准电压源， 增益 = 2 I/O0至I/O7为通用输出 I/O0至I/O7为通用输入 I/O0至I/O3为通用输出，I/O4至I/O7为通用输入 AD5592R 参数 最小值 VDD = 3 V(正常模式) 1 2 3 4 典型值 1.1 最大值 单位1 mA 1 mA 1.1 mA 0.78 mA 0.75 mA 0.5 mA 0.45 0.45 mA mA 测试条件/注释 I/O0至I/O7为DAC，内部基准电压源， 增益 = 1 I/O0至I/O7为DAC，外部基准电压源， 增益 = 1 I/O0至I/O7为DAC并由ADC采样， 内部基准电压源，增益 = 1 I/O0至I/O7为DAC并由ADC采样， 外部基准电压源，增益 = 1 I/O0至I/O7为ADC，内部基准电压源， 增益 = 1 I/O0至I/O7为ADC，外部基准电压源， 增益 = 1 I/O0至I/O7为通用输出 I/O0至I/O7为通用输入 除非另有说明，所有用分贝(dB)表示的规格均参考满量程输入(FSR)，并用低于满量程0.5 dB的输入信号进行测试。 通过设计和特性保证，但未经生产测试。 除非另有说明，直流规格均在输出端无负载的情况下测得。线性度计算使用8至4095的代码范围。当VREF = VDD时，存在一个10 mV的上行死区。 从任一供电轨吸取负载电流时，相对于该供电轨的输出电压裕量受输出器件的25 Ω典型通道电阻限制。例如，当吸电流为1 mA时， 最小输出电压 = 25 Ω × 1 mA = 25 mV(见图32)。 时序特性 通过设计和特性保证，未经生产测试。除非另有说明，所有输入信号均在tR = tF = 5 ns(10%至90%的VDD)情况下标定并从 (VIL + VIH)/2电平起开始计时，TA = TMIN 至 TMAX。 表3. AD5592R时序特性 参数 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 2.7 V ≤ VDD < 3 V 33 50 16 16 15 2 7 5 15 30 60 0 25 3 V ≤ VDD ≤ 5.5 V 20 50 10 10 10 2 7 5 10 30 60 0 25 单位 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) µs(最大值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最大值) Rev. A | Page 7 of 40 测试条件/注释 SCLK周期时间(写操作) SCLK周期时间(读操作) SCLK高电平时间 SCLK低电平时间 SYNC到SCLK下降沿建立时间 SYNC到SCLK下降沿建立时间 数据建立时间 数据保持时间 SCLK下降沿到SYNC上升沿 最小SYNC高电平时间(寄存器写操作) 最小SYNC高电平时间(寄存器读操作) SYNC上升沿到下一个SCLK下降沿 SCLK上升沿到SDO有效 AD5592R 表4. AD5592R-1时序特性 t5 t6 t7 t8 t9 t10 3 V ≤ VLOGIC ≤ 5.5 V 20 50 10 10 10 2 7 5 10 30 60 0 25 单位 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) µs(最大值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最大值) 200µA TO OUTPUT PIN 测试条件/注释 SCLK周期时间(写操作) SCLK周期时间(读操作) SCLK高电平时间 SCLK低电平时间 SYNC到SCLK下降沿建立时间 SYNC到SCLK下降沿建立时间 数据建立时间 数据保持时间 SCLK下降沿到SYNC上升沿 最小SYNC高电平时间(写操作) 最小SYNC高电平时间(寄存器读操作) SYNC上升沿到下一个SCLK下降沿 SCLK上升沿到SDO有效 IOL 1.6V CL 25pF 200µA IOH 图3. 逻辑输出(SDO)时序规格的负载电路 t1 t9 SCLK t8 t2 t3 t4 t7 SYNC t6 SDI t5 DB0 DB15 t10 SDO DB15 DB0 图4. 时序图 Rev. A | Page 8 of 40 12506-002 t2 t3 t4 1.8 V ≤ VLOGIC < 3 V 33 50 16 16 15 2 7 5 15 30 60 0 40 12506-203 参数 t1 AD5592R 绝对最大额定值 除非另有说明，TA = 25°C。100 mA以下的瞬态电流不会造 热阻 成SCR闩锁。 θJA针对最差条件，即器件焊接在电路板上实现表贴封装。 表5. 参数 VDD至GND VLOGIC至GND 模拟输入电压至GND AD5592R 数字输入电压至GND 数字输出电压至GND AD5592R-1 数字输入电压至GND 数字输出电压至GND VREF至GND 工作温度范围 存储温度范围 结温(TJ最大值) 引脚温度 焊接 表6. 热阻 额定值 −0.3 V至+7 V −0.3 V至+7 V −0.3 V至VDD + 0.3 V 封装类型 16引脚 WLCSP 16引脚 LFCSP 16引脚 TSSOP −0.3 V至VDD + 0.3 V −0.3 V至VDD + 0.3 V ESD警告 θJA 60 137 112 单位 °C/W °C/W °C/W ESD(静电放电)敏感器件。 −0.3 V至VLOGIC + 0.3 V −0.3 V至VLOGIC + 0.3 V −0.3 V至VDD + 0.3 V −40°C至+105°C −65°C至+150°C 150°C JEDEC工业标准 J-STD-020 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高能 量ESD时，器件可能会损坏。因此，应当采取适当的 ESD防范措施，以避免器件性能下降或功能丧失。 注意，等于或超出上述绝对最大额定值可能会导致产品永 久性损坏。这只是额定最值，并不能以这些条件或者在任 何其它超出本技术规范操作章节中所示规格的条件下，推 断产品能否正常工作。长期在超出最大额定值条件下工作 会影响产品的可靠性。 Rev. A | Page 9 of 40 AD5592R 引脚配置和功能描述 BALL A1 INDICATOR 2 1 SDI 3 4 SCLK RESET SYNC A GND I/O7 I/O0 VDD I/O6 I/O3 I/O2 I/O1 I/O4 SDO VREF I/O5 B C D 12506-003 AD5592R TOP VIEW (BALL SIDE DOWN) Not to Scale 图5. AD5592R 16引脚WLCSP引脚配置 表7. AD5592R 16引脚WLCSP引脚功能描述 引脚编号 A1 引脚名称 SDI A2 SCLK A3 A4 RESET SYNC B1 B2 GND I/O7 B3, C4, C3, C2, D1, D4, C1 I/O0至I/O6 B4 D2 VDD SDO D3 VREF 说明 数据输入。逻辑输入。 待写入DAC和控制寄存器的数据通过此输入提供，并在SCLK的下降沿读入寄存器。 串行时钟输入。数据在串行时钟输入的下降沿读入输入移位寄存器。写入DAC时， 数据能够以最高50 MHz的速率传输。执行转换或从AD5592R传输数据时，SCLK的最大速度为20 MHz。 异步复位引脚。正常工作时，将该引脚接高电平。此引脚变为低电平时，AD5592R复位至默认配置。 同步。低电平有效控制输入。SYNC是输入数据的帧同步信号。 当SYNC变为低电平时，数据在后续16个时钟的下降沿读入。 AD5592R上所有电路的接地基准点。 输入/输出7。此引脚可配置为DAC、ADC或通用数字输入/输出。 此引脚的功能由I/Ox引脚配置寄存器决定(参见表13和表14)。 I/O7也可配置为BUSY信号，指示ADC转换正在进行中(参见表28和表29)。 输入/输出0至输入/输出6。这些引脚可独立配置为DAC、ADC或通用数字输入/输出。 各引脚的功能由I/Ox引脚配置寄存器决定(参见表13和表14)。 电源输入引脚。AD5592R工作电压范围为2.7 V至5.5 V，此引脚必须通过0.1 µF电容去耦至GND。 数据输出。逻辑输出。ADC转换结果、 寄存器读操作结果和温度传感器信息以串行数据流形式通过此输出提供。 各位在SCLK输入的上升沿逐个输出。MSB在SYNC下降沿置于SDO引脚。 SCLK空闲时可以处于高电平或低电平，因此，当SYNC为低电平时， 下一位在SCLK下降沿之后的第一个上升沿输出(参见图4)。 基准电压输入/输出。内部基准电压源使能时，此引脚提供2.5 V基准电压。 建议在VREF引脚与GND之间连接一个0.1 µF电容，以实现AD5592R额定性能。 内部基准电压源禁用时，必须将外部基准电压源施加到此引脚。外部基准电压的范围为1 V至VDD。 Rev. A | Page 10 of 40 AD5592R RESET 1 16 SCLK SYNC 2 15 SDI VDD 3 I/O1 5 14 GND AD5592R 13 I/O7 TOP VIEW (Not to Scale) 12 I/O6 I/O2 6 11 I/O5 I/O3 7 10 I/O4 VREF 8 9 SDO 12506-303 I/O0 4 图6. AD5592R 16引脚TSSOP引脚配置 表8. AD5592R 16引脚TSSOP引脚功能描述 引脚编号 15 引脚名称 SDI 16 SCLK 1 2 RESET SYNC 14 13 GND I/O7 4, 5, 6, 7, 10, 11, 12 I/O0至I/O6 3 9 VDD SDO 8 VREF 说明 数据输入。逻辑输入。 待写入DAC和控制寄存器的数据通过此输入提供，并在SCLK的下降沿读入寄存器。 串行时钟输入。数据在串行时钟输入的下降沿读入输入移位寄存器。 写入DAC时，数据能够以最高50 MHz的速率传输。 执行转换或从AD5592R传输数据时，SCLK的最大速度为20 MHz。 异步复位引脚。正常工作时，将该引脚接高电平。此引脚变为低电平时，AD5592R复位至默认配置。 同步。低电平有效控制输入。SYNC是输入数据的帧同步信号。 当SYNC变为低电平时，数据在后续16个时钟的下降沿读入。 AD5592R上所有电路的接地基准点。 输入/输出7。此引脚可配置为DAC、ADC或通用数字输入/输出。 此引脚的功能由I/Ox引脚配置寄存器决定(参见表13和表14)。 I/O7也可配置为BUSY信号，指示ADC转换正在进行中(参见表28和表29)。 输入/输出0至输入/输出6。这些引脚可独立配置为DAC、ADC或通用数字输入/输出。 各引脚的功能由I/Ox引脚配置寄存器决定(参见表13和表14)。 电源输入引脚。AD5592R工作电压范围为2.7 V至5.5 V，此引脚必须通过0.1 µF电容去耦至GND。 数据输出。逻辑输出。 ADC转换结果、寄存器读操作结果和温度传感器信息以串行数据流形式通过此输出提供。 各位在SCLK输入的上升沿逐个输出。MSB在SYNC下降沿置于SDO引脚。 SCLK空闲时可以处于高电平或低电平，因此，当SYNC为低电平时， 下一位在SCLK下降沿之后的第一个上升沿输出(参见图4)。 基准电压输入/输出。内部基准电压源使能时，此引脚提供2.5 V基准电压。 建议在VREF引脚与GND之间连接一个0.1 µF电容，以实现AD5592R额定性能。 内部基准电压源禁用时，必须将外部基准电压源施加到此引脚。外部基准电压的范围为1 V至VDD。 Rev. A | Page 11 of 40 13 SDI 14 SCLK 16 SYNC 15 V LOGIC AD5592R V DD 1 I/O1 3 12 GND AD5592R-1 TOP VIEW (Not to Scale) 11 I/O7 10 I/O6 9 I/O4 8 SDO 7 I/O3 5 VREF 6 I/O2 4 I/O5 12506-004 I/O0 2 图7. AD5592R-1 16引脚LFCSP引脚配置 表9. AD5592R-1 16引脚LFCSP引脚功能描述 引脚编号 1 引脚名称 VDD 说明 电源输入引脚。AD5592R-1工作电压范围为2.7 V至5.5 V，此引脚必须通过0.1 µF电容去耦至GND。 2至5、8至10 I/O0至I/O6 6 VREF 7 SDO 11 I/O7 12 13 GND SDI 14 SCLK 15 16 VLOGIC SYNC 输入/输出0至输入/输出6。这些引脚可独立配置为DAC、ADC或通用数字输入/输出。 各引脚的功能由I/Ox引脚配置寄存器决定(参见表13和表14)。 基准电压输入/输出。内部基准电压源使能时，此引脚提供2.5 V基准电压。 建议在VREF引脚与GND之间连接一个0.1 µF电容，以实现AD5592R-1额定性能。 内部基准电压源禁用时，必须将外部基准电压源施加到此引脚。外部基准电压的范围为1 V至VDD。 数据输出。逻辑输出。 ADC转换结果、寄存器读操作结果和温度传感器信息以串行数据流形式通过此输出提供。 各位在SCLK输入的上升沿逐个输出。MSB在SYNC下降沿置于SDO引脚。 SCLK空闲时可以处于高电平或低电平，因此，当SYNC为低电平时， 下一位在SCLK下降沿之后的第一个上升沿输出(参见图4)。 输入/输出7。此引脚可配置为DAC、ADC或通用数字输入/输出。 此引脚的功能由I/Ox引脚配置寄存器决定(参见表13和表14)。 I/O7也可配置为BUSY信号，指示ADC转换正在进行中(参见表28和表29)。 AD5592R-1上所有电路的接地基准点。 数据输入。逻辑输入。 待写入DAC和控制寄存器的数据通过此输入提供，并在SCLK的下降沿读入寄存器。 串行时钟输入。数据在串行时钟输入的下降沿读入输入移位寄存器。 写入DAC时，数据能够以最高50 MHz的速率传输。 执行转换或从AD5592R-1传输数据时，SCLK的最大速度为20 MHz。 接口电源。此引脚的电压范围为1.8 V至5.5 V。 同步。低电平有效控制输入。SYNC是输入数据的帧同步信号。 当SYNC变为低电平时，数据在后续16个时钟的下降沿读入。 Rev. A | Page 12 of 40 AD5592R BALL A1 INDICATOR 2 1 SDI 3 4 SCLK VLOGIC SYNC A GND I/O7 I/O0 VDD I/O6 I/O3 I/O2 I/O1 I/O4 SDO VREF I/O5 B C AD5592R-1 TOP VIEW (BALL SIDE DOWN) Not to Scale 12506-308 D 图8. AD5592R-1 16引脚WFCSP引脚配置 表10. AD5592R-1 16引脚WFCSP引脚功能描述 引脚编号 B4 B3, C4, C3, C2, D1, D4, C1 D3 引脚名称 VDD I/O0至I/O6 D2 SDO B2 I/O7 B1 A1 GND SDI A2 SCLK A3 A4 VLOGIC SYNC VREF 说明 电源输入引脚。AD5592R-1工作电压范围为2.7 V至5.5 V，此引脚必须通过0.1 µF电容去耦至GND。 输入/输出0至输入/输出6。这些引脚可独立配置为DAC、ADC或通用数字输入/输出。 各引脚的功能由I/Ox引脚配置寄存器决定(参见表13和表14)。 基准电压输入/输出。内部基准电压源使能时，此引脚提供2.5 V基准电压。 建议在VREF引脚与GND之间连接一个0.1 µF电容，以实现AD5592R-1额定性能。 内部基准电压源禁用时，必须将外部基准电压源施加到此引脚。 外部基准电压的范围为1 V至VDD。 数据输出。逻辑输出。 ADC转换结果、寄存器读操作结果和温度传感器信息以串行数据流形式通过此输出提供。 各位在SCLK输入的上升沿逐个输出。MSB在SYNC下降沿置于SDO引脚。 SCLK空闲时可以处于高电平或低电平，因此，当SYNC为低电平时， 下一位在SCLK下降沿之后的第一个上升沿输出(参见图4)。 输入/输出7。此引脚可配置为DAC、ADC或通用数字输入/输出。 此引脚的功能由I/Ox引脚配置寄存器决定(参见表13和表14)。 I/O7也可配置为BUSY信号，指示ADC转换正在进行中(参见表28和表29)。 AD5592R-1上所有电路的接地基准点。 数据输入。逻辑输入。 待写入DAC和控制寄存器的数据通过此输入提供，并在SCLK的下降沿读入寄存器。 串行时钟输入。数据在串行时钟输入的下降沿读入输入移位寄存器。 写入DAC时，数据能够以最高50 MHz的速率传输。 执行转换或从AD5592R-1传输数据时，SCLK的最大速度为20 MHz。 接口电源。此引脚的电压范围为1.8 V至5.5 V。 同步。低电平有效控制输入。SYNC是输入数据的帧同步信号。 当SYNC变为低电平时，数据在后续16个时钟的下降沿读入。 Rev. A | Page 13 of 40 AD5592R 典型性能参数 1.0 0.5 0.4 0.8 0.3 0.2 DNL (LSB) INL (LSB) 0.6 0.4 0.2 0.1 0 –0.1 –0.2 –0.3 0 1000 2000 3000 4000 ADC CODE –0.5 12506-102 0 0 1000 图9. ADC INL，VDD = 5.5 V 35000 0.4 30000 NUMBER OF OCCURRENCES 0.3 0.1 0 –0.1 –0.2 –0.3 25000 VDD = 2.7V SAMPLES = 60000 VIN = 1.5V GAIN = 1 EXTERNAL REFERENCE = 2.5V 20000 15000 10000 1000 2000 3000 4000 ADC CODE 0 12506-103 0 2528 2529 12506-100 5000 –0.4 2530 ADC CODE 图10. ADC DNL，VDD = 5.5 V 图13. ADC代码直方图，VDD = 2.7 V 0.5 35000 0.4 30000 NUMBER OF OCCURRENCES 0.3 0.2 0.1 0 –0.1 –0.2 –0.3 25000 VDD = 5.5V SAMPLES = 60000 VIN = 1.5V GAIN = 1 EXTERNALREFERENCE = 2.5V 20000 15000 10000 5000 –0.4 0 1000 2000 3000 ADC CODE 4000 12506-104 INL (LSB) 4000 图11. ADC INL，VDD = 2.7 V 0 2520 2521 2522 2523 2524 2525 ADC CODE 图14. ADC代码直方图，VDD = 5.5 V Rev. A | Page 14 of 40 2526 12506-101 DNL (LSB) 0.2 –0.5 3000 图12. ADC DNL，VDD = 2.7 V 0.5 –0.5 2000 ADC CODE 12506-105 –0.4 –0.2 AD5592R 4 VDD = 3V, 5V 0 2 GLITCH (nV-sec) –1 –2 –3 –4 0 –2 –6 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) –4 0 0.5 2.505 VOUT (V) 4095 0 2.500 1024 2048 3072 4095 DAC CODE 2.490 –10 12506-130 0 0 10 20 TIME (µs) 图16. DAC INL 12506-115 2.495 图19. DAC数模转换毛刺(上升) 2.510 0.5 2.505 VOUT (V) 1.0 0 –0.5 2.500 0 1024 2048 DAC CODE 3072 4095 12506-127 2.495 图17. DAC DNL 2.490 –10 0 10 TIME (µs) 图20. DAC数模转换毛刺(下降) Rev. A | Page 15 of 40 20 12506-116 INL (LSB) 2.510 –0.5 DNL (LSB) 3072 图18. DAC相邻代码毛刺 1.0 –1.0 2048 DAC CODE 图15. ADC乘法带宽 –1.0 1024 12506-126 –5 12506-124 ADC MULTIPLYING BANDWIDTH (dB) 1 AD5592R 2.58 4.0 2.56 1/4 SCALE TO 3/4 SCALE 3.5 RL = 2kΩ CL = 200pF 2.54 3.0 VOUT (V) VOUT (V) 2.52 2.50 2.48 2.5 2.0 2.46 1.5 0 5 10 TIME (µs) 1.0 0 3.5 2.54 3.0 2.52 2.5 VOUT (V) 2.56 2.50 2.48 1.5 2.46 1.0 2.44 0.5 5 TIME (µs) 4 5 2.0 10 0 –5 12506-120 0nF LOAD 10nF LOAD 22nF LOAD 47nF LOAD 0 5 10 15 TIME (µs) 图22. DAC建立时间(100代码变化，下降沿) 图25. 不同容性负载下的DAC建立时间 0 fS = 250kHz fOUT = 999.45Hz SNR = 81dB THD = –77dB SFDR = 77dB SINAD = 74dB –20 –40 VOUT (dBV) –60 –80 –100 –120 –140 0 5000 10000 15000 20000 FREQUENCY (Hz) 图23. DAC建立时间，输出范围 = 0 V至VREF 图26. DAC正弦波输出，输出范围 = 0 V至2 × VREF ， 带宽 = 0 Hz至20 kHz Rev. A | Page 16 of 40 12506-106 VOUT (V) 4.0 0 3 图24. DAC建立时间，输出范围 = 0 V至2 × VREF 2.58 –5 2 TIME (µs) 图21. DAC建立时间(100代码变化，上升沿) 2.42 –10 1 12506-121 –5 12506-119 2.42 –10 3/4 SCALE TO 1/4 SCALE 12506-132 2.44 AD5592R 0 SNR = 80dB THD = –67dB SFDR = 67dB SINAD = 65dB –20 FULL SCALE 3/4 SCALE MIDSCALE 1/4 SCALE ZERO SCALE 2000 NSD (nV/√Hz) –40 VOUT (dBV) 2500 fS = 250kHz fOUT = 999.45Hz –60 –80 1500 1000 –100 500 0 5000 10000 15000 20000 FREQUENCY (Hz) 0 10 12506-107 –140 100 1k 10k 100k 1M FREQUENCY (Hz) 图27. DAC正弦波输出，输出范围 = 0 V至VREF ， 带宽 = 0 Hz至20 kHz 12506-112 –120 图30. DAC输出噪声频谱密度(NSD) 5 200 150 4 OUTPUT VOLTAGE (V) 50 0 –50 –100 3 FULL SCALE 2 3/4 SCALE 1/2 SCALE 1 1/4 SCALE –150 2 4 6 8 10 TIME (Seconds) 0 –30 0 10 20 30 图31. DAC输出吸电流和源电流能力，输出范围 = 0 V至VREF 200 6 150 5 OUTPUT VOLTAGE (V) 100 VOUT (µV p-p) –10 LOAD CURRENT (mA) 图28. DAC 1/f噪声(外部基准电压源) 50 0 –50 –100 FULL SCALE 3/4 SCALE 4 3 1/2 SCALE 2 1/4 SCALE 1 ZERO SCALE 0 –150 0 2 4 6 8 TIME (Seconds) 图29. DAC 1/f噪声(内部基准电压源) 10 –1 –30 12506-110 –200 ZERO SCALE –20 12506-133 0 12506-109 –200 –20 –10 0 10 LOAD CURRENT (mA) 20 30 12506-134 VOUT (µV p-p) 100 图32. DAC输出吸电流和源电流能力，输出范围 = 0 V至2 × VREF Rev. A | Page 17 of 40 AD5592R 20 2.5005 15 2.5003 5 VREF (V) VOUT (µV p-p) 10 0 –5 2.5001 2.4999 –10 2.4997 0 2 4 6 8 10 TIME (Seconds) 图33. 内部基准电压源1/f噪声 800 600 400 200 1k 10k 100k FREQUENCY (Hz) 1M 12506-113 NSD (nV/√Hz) 1000 100 3.0 3.3 3.6 3.9 4.2 VDD (V) 4.5 图35. 基准电压源电压调整率 1200 0 10 2.4995 2.7 图34. 基准电压源噪声频谱密度(NSD) Rev. A | Page 18 of 40 4.8 5.1 5.4 12506-204 –20 12506-111 –15 AD5592R 术语 ADC术语 信纳比(SINAD) 积分非线性(INL) 信纳比(SINAD)是指在ADC输出端测得的信号对噪声及失 INL指ADC传递函数与一条通过ADC传递函数端点的直线 真比。这里的信号是基波幅值的均方根值。噪声为所有达 的最大偏差。传递函数有两个端点，起点在低于第一个 到采样频率一半(fS/2，直流信号除外)的非基波信号之和。 码转换的1 LSB处的零电平，终点在高于最后一个码转换的 在数字化过程中，这个比值的大小取决于量化级数，量化 1 LSB处的满量程。 级数越多，量化噪声就越小。对于一个正弦波输入的理想 N位转换器，信纳比理论值计算公式为： 差分非线性(DNL) SINAD (dB) = 6.02N + 1.76 DNL指ADC中任意两个相邻码之间所测得变化值与理想的 1 LSB变化值之间的差异。 因此，对于12位转换器，SINAD为74 dB。 失调误差 总谐波失真(THD) 失调误差指第一个码转换(从00 … 000到00 … 001)的跃变点 THD指所有谐波均方根和与基波的比值。对于AD5592R/ 与理想点(AGND + 1 LSB)的偏差。 AD5592R-1，其定义为： 失调误差匹配 THD (dB ) = 20 × log 失调误差匹配是指任意两个通道之间的失调误差之差。 V2 2 + V3 2 + V4 2 + V5 2 + V6 2 V1 其中： 增益误差 增益误差指在失调误差调零之后，最后一个码转换(从111 ... V1 是基波幅度的均方根值。 110到111 ... 111)的跃变点与理想点(VREF − 1 LSB)的偏差。 V2、 V3 、 V4 、 V5 及V6 是二次到六次谐波幅度的均方根值。 通道间隔离度 峰值谐波或杂散噪声(SFDR) 通道间隔离衡量通道之间的串扰水平。通过向所有未选定 峰值谐波或杂散噪声是指在ADC输出频谱(最高达fS/2，直 的ADC输入通道施加一个满量程5 kHz正弦波信号，并决定 流信号除外)中，下一个最大分量的均方根值与基波均方根 该信号在选定通道内的衰减程度来测量。此规格是针对 值的比。通常情况下，此参数值由频谱内的最大谐波决定， AD5592R/AD5592R-1全部ADC通道的最差情况而言。 但对于谐波淹没于本底噪声内的ADC，它为噪声峰值。 采样保持器采集时间 采样保持器在SYNC下降沿进入保持模式，转换完成时回 到跟踪模式。采样保持器采集时间是指采样保持放大器 处于跟踪模式以使其输出达到并稳定在所施加输入信号 ±1 LSB范围内所需的最短时间，此时考虑输入信号存在阶跃 变化。 Rev. A | Page 19 of 40 AD5592R DAC术语 相对精度或积分非线性(INL) 对于DAC，相对精度或积分非线性是指DAC输出与通过 DAC传递函数的两个端点的直线之间的最大偏差，单位为 LSB。图16给出了典型的INL与代码的关系图。 差分非线性(DNL) 差分非线性是指任意两个相邻编码之间所测得变化值与理 想的1 LSB变化值之间的差异。最大±1 LSB的额定微分非线 性可确保单调性。本DAC通过设计保证单调性。图17所示 为典型DNL与代码的关系图。 零代码误差 零代码误差衡量将零电平码(0x000)载入DAC寄存器时的输 出误差。理想情况下，输出为0 V。在AD5592R/AD5592R-1 中，零代码误差始终为正值，因为在DAC和输出放大器中 的失调误差的共同作用下，DAC输出不能低于0 V。零代码 误差用mV表示。 增益误差 增益误差衡量DAC的量程误差，是指DAC传递特性的斜率 与理想值之间的偏差，用% FSR表示。 失调误差漂移 失调误差漂移衡量失调误差随温度的变化，用µV/°C表示。 增益温度系数 增益温度系数用来衡量增益误差随温度的变化，用ppm FSR/°C表示。 失调误差 失调误差是指传递函数线性区内VOUT(实际)和VOUT(理想)之 间的差值，用mV表示。失调误差可以为正，也可为负。 直流电源抑制比(PSRR) PSRR表示电源电压变化对DAC输出的影响大小，是指DAC 满量程输出的条件下V OUT 变化量与V DD 变化量之比，用 mV/V表示。VREF保持在2 V，而VDD的变化范围为±10%。 数字馈通 数字馈通衡量从DAC的数字输入注入到DAC的模拟输出的 脉冲，但在DAC输出未更新时进行测量。单位为nV-sec， 测量数据总线上发生满量程编码变化时的情况，即全0至 全1，反之亦然。 基准馈通 基准馈通是指DAC输出未更新时的DAC输出端的信号幅度 与基准输入之比，用dB表示。 噪声频谱密度 噪声频谱密度衡量内部产生的随机噪声。随机噪声表示为 频谱密度(nV/√Hz)。测量方法是将DAC加载到中间电平， 然后测量输出端噪声。单位为nV/√Hz。 直流串扰 直流串扰是一个DAC输出电平因响应另一个DAC输出变化 而发生的直流变化。其测量方法是让一个DAC发生满量程 输出变化(或软件关断并上电)，同时监控另一个保持中间 电平的DAC。单位为μV。 负载电流变化引起的直流串扰用来衡量一个DAC的负载电流 变化对另一个保持中间电平的DAC的影响。单位为μV/mA。 数字串扰 数字串扰是指一个输出为中间电平的DAC，其输出因响应 另一个DAC的输入寄存器的满量程编码变化(全0至全1或 相反)而引起的毛刺脉冲，该值在独立模式下进行测量，用 nV-sec表示。 模拟串扰 模拟串扰是指一个DAC的输出因响应另一个DAC输出的变 化引起毛刺脉冲，其测量方法是向一个DAC的输入寄存器 加载满量程编码变化(全0至全1，或相反)，然后执行软件 LDAC(参见表43和表44)并监控数字编码未改变的DAC的输 出。毛刺面积用nV-sec表示。 输出电压建立时间 输出电压建立时间是指对于一个¼至¾满量程输入变化， DAC输出建立为指定电平所需的时间。该时间从SYNC上 升沿开始测量。 DAC间串扰 DAC间串扰是指一个DAC的输出因响应另一个DAC的数字 编码变化和后续的模拟输出变化，而引起的毛刺脉冲，其 测量方法是使用写入和更新命令让一个通道发生满量程编 码变化(全0到全1，或相反)，同时监控处于中间电平的另 一个通道的输出。毛刺的能量用nV-sec表示。 数模转换毛刺脉冲 数模转换毛刺脉冲是DAC寄存器中的编码输入变化时注入 到模拟输出的脉冲。数模转换毛刺脉冲通常规定为毛刺的 面积，用nV-sec表示，数字输入代码在主进位跃迁中改变 1 LSB(0x7FF至0x800)时进行测量。 乘法带宽 DAC内部的放大器具有有限的带宽，乘法带宽即是衡量 该有限带宽的指标。参考端的正弦波(DAC加载满量程编 码)出现在输出端。乘法带宽指输出幅度降至输入幅度以 下3 dB时的频率。 Rev. A | Page 20 of 40 AD5592R 基准电压温度系数(TC) 其中： 基准电压源TC衡量基准输出电压随温度的变化。它利用黑 VREF(MAX) 是在整个温度范围内测量的最大基准电压输出。 盒法计算，即将TC定义为基准输出在给定温度范围内的最 VREF(MIN) 是在整个温度范围内测量的最小基准电压输出。 大变化，用ppm/°C表示；计算公式如下： VREF(NOM) 是2.5 V的标称基准输出电压。 VREF ( MAX ) − VREF ( MIN ) 6 TC = × 10 VREF ( NOM ) × Temp Range Temp Range 为额定温度范围−40°C至+105°C。 Rev. A | Page 21 of 40 AD5592R 工作原理 AD5592R/AD5592R-1是可配置的8通道模拟和数字输入/输 电阻串 出端口，其8个引脚可独立配置为12位DAC输出通道、12 简化的分段式电阻串DAC结构如图37所示。载入DAC寄存 位ADC输入通道、数字输入引脚或数字输出引脚。 器的编码决定串上连接到输出缓冲器的开关状态。 各引脚的功能由相应的ADC、DAC或GPIO配置寄存器决 串中的各电阻具有相同的值R，因此串DAC必定是单调的。 定。更多信息参见“配置AD5592R/AD5592R-1”部分和表14。 R DAC部分 AD5592R/AD5592R-1包含8个12位DAC，采用分段式串DAC R 架构，内置输出缓冲器。图36为DAC架构的内部框图。 VREF TO OUTPUT BUFFER R REF (+) RESISTOR STRING REF (–) I/Ox OUTPUT AMPLIFIER GND 12506-011 DAC REGISTER R 图36. DAC架构内部框图 DAC通道共用一个增益位，它可将输出范围设置为0 V至 R 12506-012 V REF或0 V至2 × V REF。该增益位为所有通道所共用，因此 无法将各通道设置为不同的输出范围。DAC的输入编码方 式为直接二进制。理想输出电压可通过以下公式计算： D VOUT = G × VREF × 2N 图37. 简化电阻串结构 输出缓冲器 输出缓冲器设计为输入/输出轨到轨缓冲器，可以驱动2 nF电 容与1 kΩ电阻的并联组合。压摆率为1.25 V/µs，¼到¾量程 建立时间为6 µs。默认情况下，数据写入输入寄存器之后， 其中： D 是载入DAC寄存器的二进制编码(0至4095)的十进制等 效值。 G = 1时，输出范围为0 V至VREF；G = 2时，输出范围为0 V DAC输出直接更新。需要时，可以使用LDAC寄存器来将 更新延迟到写入其他通道之后。更多信息参见“回读和 LDAC模式寄存器”部分。 至2 × VREF。 N = 12。 Rev. A | Page 22 of 40 AD5592R ADC部分 内部基准电压源 12位单电源ADC的吞吐速率可达400 kSPS。ADC之前有一个 AD5592R/AD5592R-1内置一个2.5 V片内基准电压源。该基 多路复用器，它将所选的I/Ox引脚切换到ADC。器件内置 准电压源默认关断，将关断寄存器的位D9置1可予以使能 一个序列器，自动将多路复用器切换到所选的下一通道。 (参见表41)。当片内基准电压源上电时，基准电压出现在 通过写入ADC序列寄存器来选择通道进行转换。完成对 V REF 引脚上，可用作其它元件的基准源。使用内部基准 ADC序列寄存器的写操作之后，转换序列中的第一个通道 电压源时，建议利用100 nF电容将内部基准电压源去耦至 进入跟踪模式。每个通道可以跟踪输入信号至少500 ns。写 GND。将内部基准电压用于系统的其它地方之前，建议对 入ADC序列寄存器之后的第一个SYNC下降沿启动序列中 其进行缓冲。当内部基准电压源关断时，必须将一个外部 第一个通道的转换。下一个SYNC下降沿启动序列中第二 基准电压源连接到VREF引脚。合适的外部基准电压源包括 个通道的转换，同时开始将第一个ADC转换结果传输到串 AD780、AD1582//ADR431、REF193和ADR391。 行接口。 RESET(复位)功能 每次转换耗时2 µs，必须完成当前转换后才能启动下一次转 AD5592R/AD5592R-1有一个异步RESET引脚。正常工作 换 。 只 有 当 转 换 不 在 进 行 时 ， 才 能 写 入 AD5592R/ 时，RESET接高电平。RESET的下降沿会将所有寄存器复 AD5592R-1。I/O7可以配置为BUSY信号，指示转换正在进 位至默认值，并将所有I/Ox引脚重新配置为默认值(85 kΩ 行中。转换正在进行时，BUSY变为低电平；ADC结果可 下拉至GND)。复位功能最多耗时250 µs，在此期间请勿向 用时，BUSY变为高电平。ADC有一个输入范围选择位(通 用控制寄存器的位D5)，它可将输入范围设置为0 V至VREF或 AD5592R/AD5592R-1写入新数据。AD5592R/AD5592R-1有 一个软件复位功能，其作用与RESET引脚相同。向复位寄 0 V至2 × VREF。所有输入通道共用同一范围。ADC的输出编 存器写入0x5AC可激活该复位功能(参见表42)。 码方式为直接二进制。每个I/Ox引脚可同时设置为DAC和 ADC。当一个I/Ox引脚同时设置为DAC和ADC时，其主 温度指示器 要功能是DAC。如果该引脚入选ADC转换序列，该引脚 AD5592R/AD5592R-1集成一个温度传感器，读取它可估计 上的电压将被转换并通过串行接口提供，从而监控DAC 芯片温度。温度读数可用于故障检测；当芯片温度突然升 电压。 高时，可能表明发生短路等故障。将ADC序列寄存器中的 位D8置1，即可使能温度回读(参见表26)。随后，温度结果 GPIO部分 增加到ADC序列中。温度结果的地址为0b1000；注意不要 通过设置GPIO读取配置寄存器或GPIO写入配置寄存器， 将此结果与DAC0的回读结果混淆。ADC缓冲器使能时， 8个I/Ox引脚的每一个都可以配置为通用数字输入引脚或 温度转换耗时5 µs；缓冲器禁用时，温度转换耗时20 µs。温 数字输出引脚。当一个I/Ox引脚配置为输出时，通过设置 度计算公式如下： GPIO写入数据寄存器，可将该引脚设置为高电平或低电 Temperature (°C ) = 25 + 平。通用输出的逻辑电平参考VDD和GND。当一个I/Ox引 脚配置为输入时，通过设置GPIO读取配置寄存器的位 ADC Code − 820 2.654 D10，可以确定其状态(参见表35)。下一个SPI操作输出 读取温度指示器时，ADC返回的编码范围约为645至1035， GPIO引脚的状态。当I/Ox引脚设置为输出时，同时将其 对应的温度范围为−40°C至+105°C。温度指示器的精度典 设置为输入引脚可以读取其状态。当读取设置为输入的 型值为3°C。 I/Ox引脚的状态时，也会返回同时设置为输入和输出的 I/Ox引脚的状态。 Rev. A | Page 23 of 40 AD5592R 串行接口 AD5592R/AD5592R-1配备串行接口(SYNC、SCLK、SDI和 写入模式 SDO)，该接口兼容SPI标准以及大多数DSP。输入移位寄存 图4显示了AD5592R/AD5592R-1的读操作和写操作时序。 器为16位宽(参见表11)。MSB (D15)决定需要何种类型的写 写序列通过将SYNC线拉低来启动。SDI上的数据在SCLK的 操作功能。D15为0时，选择对控制寄存器执行写操作。控 下降沿输入16位移位寄存器。在第16个时钟下降沿之后， 制寄存器地址由D14至D11选择。D10和D9为保留位且置0。 最后一位数据被读入，SYNC变为高电平，所编程的功能 D8至D0设置要写入所选控制寄存器的数据。D15为1时，数 执行完毕(即DAC输入寄存器或控制寄存器发生变化)。执 据写入DAC通道(假设该通道已被设为DAC)。D14至D12选 行下一次写操作之前，SYNC必须保持高电平至少20 ns。所 择DAC地址。D11至D0为载入所选DAC的12位数据，其中 有接口引脚的工作电压必须接近VDD或VLOGIC供电轨，以使 D11是DAC数据的MSB。表12显示了AD5592R/AD5592R-1的 数字输入缓冲器的功耗最低。 控制寄存器映射。该寄存器映射允许配置各I/Ox引脚的操 读取模式 作。ADC可以入选采样序列。DAC可以独立更新或同步更 AD5592R/AD5592R-1允许通过串行接口从ADC和控制寄存 新(参见“LDAC模式操作”部分)。GPIO设置同样是通过寄存 器回读数据。ADC转换结果自动通过串行接口输出，作为 器映射加以控制。 一个序列的一部分或作为单次ADC转换。要读取一个寄存 上电时间 器，首先需要写入回读和LDAC模式寄存器，以便选择要 对AD5592R/AD5592R-1供电时，上电复位模块即开始配置 回读的寄存器。所选寄存器的内容在SYNC下降沿之后的 器件，并将默认值加载到寄存器。配置过程耗时250 µs，在 16个SCLK中输出。请注意，由于t10的时序要求(25 ns)，SPI 此期间请勿写入任何寄存器。 接口在读操作期间的最大速度不得超过20 MHz。 表11. 输入移位寄存器格式 MSB D15 0 1 D14 D13 D12 控制寄存器地址 DAC地址 D11 D10 0 D9 0 D8 D7 D6 D5 D4 D3 控制寄存器数据 12位DAC数据 D2 D1 表12. 控制寄存器映射 MSB (D15) 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 2 地址 (D14至D11) 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 XXX2 名称 无操作(NOP) DAC回读 ADC序列寄存器 通用控制寄存器 ADC引脚配置 DAC引脚配置 下拉配置 回读和LDAC模式 GPIO写入配置1 GPIO写入数据 GPIO读取配置 关断/基准电压源控制 GPIO开漏配置 三态配置 保留 软件复位 DAC写入 说明 无操作 选择并使能DAC回读 选择要转换的ADC DAC和ADC控制寄存器 选择哪些引脚是ADC输入 选择哪些引脚是DAC输出 选择哪些引脚具有85 kΩ下拉接地电阻 选择加载DAC (LDAC)功能的操作和/或回读哪个配置寄存器 选择哪些引脚是通用输出 向通用输出写入数据 选择哪些引脚是通用输入 关断DAC和使能/禁用基准电压源 选择通用输出是开漏型还是推挽型 选择哪些引脚处于三态 保留 复位AD5592R/AD5592R-1 写入寻址的DAC寄存器 此寄存器也用于将I/O7设置为BUSY输出。 D14至D11是DAC寄存器地址(参见表11)。 Rev. A | Page 24 of 40 默认值 0x000 0x000 0x000 0x000 0x000 0x000 0x0FF 0x000 0x000 0x000 0x000 0x000 0x000 0x000 0x000 0x000 LSB D0 AD5592R 配置AD5592R/AD5592R-1 或同时配置为数字输入和输出。当一个I/Ox引脚同时配置 AD5592R/AD5592R-1 I/Ox引脚通过写入一系列配置寄存器 为DAC和ADC时，其主要功能是用作DAC，ADC可以测 来配置。当一个串行写操作的MSB为0时，访问控制寄存 量DAC所提供的电压。此特性可以监控输出电压，以便检 器，如表11所示。AD5592R/AD5592R-1的控制寄存器映射 测短路或过载状况。 如表12所示。上电时，I/Ox引脚配置为85 kΩ下拉接地(GND) 当一个引脚同时配置为通用输入和输出时，其主要功能是 电阻。 用作输出引脚。此配置允许通过读取GPIO寄存器来确定输 AD5592R/AD5592R-1的输入/输出通道可配置为DAC输出、 出引脚的状态。图38显示了一个典型的配置示例，其中 I/O0和I/O1配置为ADC，I/O2和I/O3配置为DAC，I/O4为通 ADC输入、数字输出、数字输入、三态或通过85 kΩ下拉电 阻连接到GND。配置为数字输出时，I/Ox引脚还有一个附 用输出引脚，I/O5为通用输入引脚，I/O6和I/O7为三态。 加选项——推挽型或开漏型。输入/输出通道通过写入相应 通用控制寄存器还包含其他与DAC和ADC相关的功能， 的配置寄存器来配置，如表13和表14所示。要将特定功能 例如锁定配置位。当锁定配置位设为1时，任何对引脚配 分配给某个输入/输出通道，用户需写入适当的寄存器，并 置寄存器的写操作都会被忽略，从而防止更改I/Ox引脚的 将对应的位设置为1。例如，将DAC配置寄存器的位D0置1 功能。 时，I/O0配置为DAC(参见表18)。 当AD5592R/AD5592R-1处于空闲状态时，即无ADC转换且 如果多个配置寄存器均设置了某个输入/输出通道对应的 未回读寄存器时，可以随时重新配置I/Ox引脚。锁定配置 位，则输入/输出通道的功能由最后一次写操作决定。这一 位也必须是0。 规则的例外情况是I/Ox引脚可以同时配置为DAC和ADC， 表13. I/Ox引脚配置寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 保留 D8 D7 IO7 D6 IO6 D5 IO5 D4 IO4 表14. I/Ox引脚配置寄存器的位功能描述 位名称 MSB 寄存器地址 D10至D8 D7至D0 保留 IO7至IO0 说明 此位置0。 选择要寻址的引脚配置寄存器。 0100: ADC引脚配置。 0101: DAC引脚配置。 0110: 下拉配置。(上电时的默认状态) 1000: GPIO写入配置。 1010: GPIO读取配置。 1100: GPIO开漏配置。 1101: 三态配置。 保留。这些位置0。 使能所选I/Ox引脚的寄存器功能。 0: 未选择任何功能。 1: 将所选I/Ox引脚设置为该寄存器功能。 SYNC CONFIGURE I/O0 AND I/O1 AS ADCS CONFIGURE I/O2 AND I/O3 AS DACS SDI 0b0010 0000 0000 00 11 0b0010 1000 0000 1100 SYNC SDI SYNC SDI CONFIGURE I/O4 AS GPO CONFIGURE I/O5 AS GPI 0b0100 0000 0001 0000 0b0101 0100 0010 0000 CONFIGURE I/O6 AND I/O7 AS THREE-STATE PINS 0b0110 1000 1100 0000 图38. 典型配置示例 Rev. A | Page 25 of 40 12506-205 位 D15 D14至D11 D3 IO3 D2 IO2 D1 IO1 LSB D0 IO0 AD5592R 通用控制寄存器还可使能或禁用ADC缓冲器及预充电功能 通用控制寄存器 通用控制寄存器用于使能或禁用与DAC、ADC和I/Ox引脚 (详情参见“ADC部分”)。该寄存器还可用来锁定I/Ox引脚配 配置相关的某些功能(参见表15和表16)。通用控制寄存器 置，防止其意外改变。当位D7置1时，对配置寄存器的写 设置DAC和ADC的增益。位D5设置ADC的输入范围，位 操作会被忽略。 D4设置DAC的输出范围。 表15. 通用控制寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 保留 D9 ADC缓冲器 预充电 D8 ADC缓冲 器使能 D7 锁定 D6 所有 DAC D5 ADC 范围 D4 DAC 范围 D3 D2 D1 保留 LSB D0 表16. 通用控制寄存器的位功能描述 位 D15 D14至D11 D10 D9 位名称 MSB 寄存器地址 保留 ADC缓冲器预充电 D8 ADC缓冲器使能 D7 锁定 D6 所有DAC D5 ADC范围 D4 DAC范围 D3至D0 保留 说明 此位置0。 这些位设置为0b0011。 保留。此位置0。 ADC缓冲器预充电。 0: ADC缓冲器不用于对ADC预充电(默认)。 1: ADC缓冲器用于对ADC预充电。 ADC缓冲器使能。 0: 禁用ADC缓冲器(默认)。 1: 使能ADC缓冲器。 锁定配置。 0: 可以改变I/Ox引脚配置寄存器的内容(默认)。 1: 不能改变I/Ox引脚配置寄存器的内容。 写入所有DAC。 0: 对于将来的DAC写操作，DAC地址位决定写入哪个DAC(默认)。 1: 对于将来的DAC写操作，DAC地址位会被忽略，所有配置为DAC的通道用相同数据更新。 ADC输入范围选择。 0: ADC增益为0 V至VREF(默认)。 1: ADC增益为0 V至2 × VREF。 DAC输出范围选择。 0: DAC输出范围为0 V至VREF(默认)。 1: DAC输出范围为0 V至2 × VREF。 保留。这些位置0。 Rev. A | Page 26 of 40 AD5592R DAC写操作 LDAC模式操作 要将一个引脚设置为DAC，需将DAC引脚配置寄存器中的 当LDAC模式位(D1和D0)为00时，新数据从输入寄存器自 相应位设为1(参见表17和表18)。例如，位0置1将把I/O0设 动传输到DAC寄存器，模拟输出随即更新。当LDAC模式 置为DAC输出。当串行写操作的MSB (D15)为1时，数据写 位为01时，数据留在输入寄存器中。这种LDAC模式允许 入DAC。D14、D13和D12决定要寻址的DAC，D11至D0包 写入输入寄存器而不影响模拟输出。输入寄存器加载所需 含要写入DAC的12位数据，如表19和表20所示。数据写入 所选的DAC输入寄存器。若需要，写入输入寄存器的数据 的值之后，LDAC模式位设为10将把输入寄存器中的值传 s 输到DAC寄存器，模拟输出同时更新。然后，LDAC模式 可以自动复制到DAC寄存器。数据根据LDAC模式寄存器 位回到01(假设之前的设置为01)。参见表43和表44。 的设置传输到DAC寄存器(参见表43和表44)。 . 表17. DAC引脚配置寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 保留 D8 D7 DAC7 D6 DAC6 D5 DAC5 D4 DAC4 D3 DAC3 D2 DAC2 D1 DAC1 LSB D0 DAC0 表18. DAC引脚配置寄存器的位功能描述 位 D15 D14至D11 D10至D8 D7至D0 位名称 MSB 寄存器地址 保留 DAC7至DAC0 说明 此位置0。 这些位设置为0b0101。 保留。这些位置0。 选择I/Ox引脚作为DAC输出。 1: I/Ox为DAC输出。 0: I/Ox功能由引脚配置寄存器决定(默认)。 表19. DAC写入寄存器 MSB D15 1 D14 D13 DAC地址 D12 D11 (MSB) D10 D9 D8 D7 D6 D5 12位DAC数据 D4 D3 表20. DAC数据寄存器的位功能描述 位 D15 D14至D12 位名称 MSB DAC地址 D11至D0 12位DAC数据 说明 此位置0。 位D14至位D12选择D11至D0中的数据所要加载的DAC寄存器。 000: DAC0 001: DAC1 010: DAC2 011: DAC3 100: DAC4 101: DAC5 110: DAC6 111: DAC7 12位DAC数据。 Rev. A | Page 27 of 40 D2 D1 LSB D0 AD5592R DAC回读 现(参见表21和表22)。D4和D3位设为1就会使能回读功能。 各DAC的输入寄存器可通过SPI接口回读。回读的DAC寄 D2至D0位选择需要哪个DAC的数据。DAC数据在随后的 存器值可用来确认数据已正确接收，然后写入LDAC寄存 SPI操作中从AD5592R/AD5592R-1输出。在图39所示的例 器，或者检查最后载入DAC的是何值。仅当无ADC转换序 子中，配置为DAC的I/O3被设置为中间电平，然后回读 列正在进行时，才能从DAC回读数据。 输入数据。D14至D12包含所回读的DAC寄存器地址， 要回读DAC输入寄存器，首先需要使能回读功能，并选择 D15为1。 所需的DAC寄存器。这可以通过写入DAC回读寄存器来实 表21. DAC回读寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 D8 保留 D7 D6 D5 D4 使能DAC回读 表22. DAC回读寄存器的位功能描述 位名称 MSB 寄存器地址 保留 使能DAC回读 D2至D0 DAC通道 SYNC SDI SYNC SDI 说明 此位置0。 这些位设置为0b0001。 保留。这些位置0。 使能对DAC输入寄存器的回读。 11: 使能回读。 00: 禁用回读(默认)。 选择DAC通道。 000: DAC0 001: DAC1 … 110: DAC6 111: DAC7 SET I/O3 (DAC) TO MIDSCALE 0b1011 1000 0000 0000 SELECT I/O3 (DAC) FOR READBACK 0b0000 1000 0001 10 11 NOP 0b0000 0000 0000 0000 I/O3 (DAC) DATA D15 = 1 D14 TO D12 = DAC ADDRESS D11 TO D0 = DAC DATA 图39. DAC回读操作 Rev. A | Page 28 of 40 12506-206 位 D15 D14至D11 D10至D5 D4和D3 D3 D2 D1 DAC通道 LSB D0 AD5592R ADC操作 控制寄存器中的所有选定通道转换完毕，并且REP位置1， 要将一个引脚设置为ADC，需将ADC引脚配置寄存器中的 ADC就会重复该序列。如果REP位为0，则ADC进入三态。 相应位设为1(参见表23和表24)。例如，位0置1将把I/O0设 图40至图43显示了ADC的典型工作模式。I/O7可以配置为 置为ADC输入。AD5592R/AD5592R-1的ADC通道像传统 BUSY输出引脚，指示转换结果是否可用。转换正在进行 多通道ADC一样工作，各串行传输选择下一个要转换的通 时，BUSY变为低电平；转换结果可用时，BUSY变为高电 道。写入ADC序列寄存器(参见表25和表26)以选择要包括 平。转换结果在随后的读/写操作中通过SDO引脚输出。对 在序列中的ADC通道，REP位决定该序列是否重复。SYNC 于ADC转换，D15为0，D14至D12包含ADC地址，D11至 信号用于实现以帧形式通过SDI引脚写入转换器。在对 D0包含12位转换结果，如表27所示。 ADC序列寄存器的初始写操作期间，出现在SDO引脚上的 数据无效。写入序列寄存器后，ADC即开始跟踪序列中的 第一个通道。跟踪耗时500 ns，须等到此时间过去之后才能 启动转换。下一个SYNC下降沿启动对所选通道的转换。后 续SYNC下降沿开始输出ADC转换结果，同时启动下一个 更改ADC序列 通过停止现有转换序列，便可更改ADC序列中包括的通道 (参见图44)。要停止ADC转换序列，需将ADC序列寄存器 中的REP、TEMP和ADC7至ADC0位清0。 转换。ADC工作时有1个周期的延迟，因此，启动转换的 写入停止序列的命令时，ADC转换也在进行中。必须等到 周期结束后，经过一个串行读取周期才能提供对应的转换 此转换完成后，才能将新序列写入ADC序列寄存器。开始 结果。 写入命令以结束当前序列与开始写入命令以选择新序列之 如果ADC序列寄存器中选择了一个以上的通道，ADC将在 相继的SYNC下降沿上按升序转换所有选定的通道。一旦 间至少应等待2 µs。选择新序列之后，等待500 ns的ADC跟 踪时间，然后启动下一次转换。 表23. ADC引脚配置寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 保留 D8 D7 ADC7 D6 ADC6 表24. ADC引脚配置寄存器的位功能描述 位 D15 D14至D11 D10至D8 D7至D0 位名称 MSB 寄存器地址 保留 ADC7至ADC0 说明 此位置0。 这些位设置为0b0100。 保留。这些位置0。 选择I/Ox引脚作为ADC输入。 1: I/Ox为ADC输入。 0: I/Ox功能由引脚配置寄存器决定(默认)。 Rev. A | Page 29 of 40 D5 ADC5 D4 ADC4 D3 ADC3 D2 ADC2 D1 ADC1 LSB D0 ADC0 AD5592R 表25. ADC序列寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 保留 D9 REP D8 TEMP D7 ADC7 D6 ADC6 D5 ADC5 D4 ADC4 D3 ADC3 D2 ADC2 D1 ADC1 LSB D0 ADC0 D1 LSB D0 表26. ADC序列寄存器的位功能描述 位 D15 D14至D11 D10 D9 位名称 MSB 寄存器地址 保留 REP D8 TEMP D7至D0 ADC7至ADC0 说明 此位置0。 这些位设置为0b0010。 保留。这些位置0。 ADC序列重复。 0: 禁用序列重复(默认)。 1: 使能序列重复。 ADC序列中包括温度指示器。 0: 禁用温度指示器回读(默认)。 1: 使能温度指示器回读。 转换序列中包括ADC通道。 0: 转换序列中不包括所选的ADC通道。 1: 转换序列中包括所选的ADC通道。 表27. ADC转换结果 MSB D15 0 1 D14 D13 D12 ADC地址1 D11 D10 D9 D8 D7 D6 D5 12位ADC结果 D4 D3 D2 ADC地址如下：000 = ADC0 … 111 = ADC7。 CONVERSION STARTS ON CHANNEL 1 SYNC 1 12 16 1 16 1 16 1 16 SCLK DATA WRITTEN TO SEQUENCE REGISTER CHANNEL 1 SELECTED NOP, DAC, OR CONTROL REGISTER WRITE INVALID DATA SDO NOP, DAC, OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE 12506-207 SDI CONVERSION RESULT FOR CHANNEL 1 INVALID DATA 图40. 单通道ADC转换序列，不重复 CONVERSION STARTS ON CHANNEL 1 NEW CONVERSION STARTS ON CHANNEL 1 SYNC 1 12 16 1 16 1 16 1 16 SCLK SDO DATA WRITTEN TO SEQUENCE REGISTER CHANNEL 1 SELECTED INVALID DATA NOP, DAC, OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE CONVERSION RESULT FOR CHANNEL 1 INVALID DATA 图41. 单通道ADC转换序列，重复 Rev. A | Page 30 of 40 NOP, DAC, OR CONTROL REGISTER WRITE NEW CONVERSION RESULT FOR CHANNEL 1 12506-208 SDI AD5592R CONVERSION STARTS ON CHANNEL 1 CONVERSION STARTS ON CHANNEL 2 SYNC 1 12 16 1 16 1 16 SCLK SDI WRITE TO SEQUENCE REGISTER CH 1 AND CH 2 SELECTED NOP, DAC, OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE INVALID DATA INVALID DATA CONVERSION RESULT FOR CHANNEL 1 SDO SYNC 1 16 1 16 SCLK NOP, DAC, OR CONTROL REGISTER WRITE 12506-209 NOP, DAC, OR CONTROL REGISTER WRITE SDI CONVERSION RESULT FOR CHANNEL 2 SDO 图42. 多通道ADC转换序列，不重复 CONVERSION STARTS ON CHANNEL 1 CONVERSION STARTS ON CHANNEL 2 SYNC 1 12 16 1 16 1 16 SCLK SDI WRITE TO SEQUENCE REGISTER CH 1 AND CH 2 SELECTED NOP, DAC, OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE INVALID DATA INVALID DATA CONVERSION RESULT FOR CHANNEL 1 SDO NEW CONVERSION STARTS ON CHANNEL 1 SYNC 1 16 1 16 SDI SDO NOP, DAC, OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE CONVERSION RESULT FOR CHANNEL 2 NEW CONVERSION RESULT FOR CHANNEL 1 图43. 多通道ADC转换序列，重复 Rev. A | Page 31 of 40 12506-210 SCLK AD5592R CONVERSION STARTS ON CHANNE L 1 CONVERSION STARTS ON CHANNE L 2 SYNC 1 12 16 1 16 1 16 SCLK SDI WRITE TO SEQUENCE REGISTER CH 1 AND CH 2 SELECTED NOP, DAC, OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE INVALID DATA INVALID DATA CONVERSION RESULT FOR CHANNEL 1 SDO CONVERSION STARTS ON CHANNEL 1 CONVERSION STARTS ON CHANNEL 2 CONVERSION STARTS ON CHANNEL 1 SYNC 1 12 16 1 16 1 16 SCLK SDI SDO NOP, DAC, OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE WRITE TO SEQUENCE REGISTER TO END SEQUENCE CONVERSION RESULT FOR CHANNEL 2 CONVERSION RESULT FOR CHANNEL 1 CONVERSION RESULT FOR CHANNEL 2 CONVERSION STARTS ON CHANNEL 4 CONVERSION STARTS ON CHANNEL 5 SYNC 1 12 16 1 16 1 16 SCLK WRITE TO SEQUENCE REGISTER CH 4 AND CH 5 SELECTED SDI SDO INVALID DATA CONVERSION STARTS ON CHANNEL 4 NOP, DAC OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE INVALID DATA CONVERSION RESULT FOR CHANNEL 4 CONVERSION STARTS ON CHANNEL 5 SYNC 1 16 1 16 1 16 SDI SDO NOP, DAC, OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE NOP, DAC, OR CONTROL REGISTER WRITE CONVERSION RESULT FOR CHANNEL 5 CONVERSION RESULT FOR CHANNEL 4 CONVERSION RESULT FOR CHANNEL 5 12506-211 SCLK 图44. 更改一个多通道重复ADC转换序列 SYNC SDI SET I/O4 TO I/O7 AS INPUTS 0b0101 0000 1111 0000 SELECT THE GPIO INPUT REGISTER FOR READBACK 0b0101 0100 1111 0000 0b0101 0100 0011 0000 I/O7 to I/O4 PINS STATES SDO DAC WRITE SET I/O3 TO MIDSCALE SDI 0b1011 1000 0000 0000 SDO I/O5 AND I/04 PINS STATES 12506-212 SYNC SELECT THE GPIO INPUT REGISTER FOR READBACK 图45. 配置并读取通用输入引脚 Rev. A | Page 32 of 40 AD5592R GPIO操作 是高电平，开漏配置允许一个引脚拉低其他引脚。这种方 AD5592R/AD5592R-1的每个I/Ox引脚可以用作通用数字输 法常常用于多个引脚触发报警或中断引脚的情况。 入或输出引脚。引脚的功能是通过写入GPIO读取配置和 要更改I/Ox引脚的状态，需写入GPIO写入数据寄存器。将 GPIO写入配置寄存器中的相应位来决定。 某一位设为1时，所选输出为逻辑1。将某一位清0时，所 引脚设置为输出 选输出为逻辑0。 要将一个引脚设置为通用输出，需将GPIO写入配置寄存 引脚设置为输入 器中的相应位设为1(参见表28和表29)。例如，位0置1将把 要将一个引脚设置为通用输入，需将GPIO读取配置寄存 I/O0设置为通用输出。输出引脚的状态是通过设置或清除 器中的相应位设为1(参见表34和表35)。例如，位0置1将把 GPIO写入数据寄存器中的相应位来控制(参见表32)。如果 I/O0设置为通用输入。要读取通用输入的状态，需写入 写入未被配置为输出的位置，数据位会被忽略。 GPIO读取配置寄存器，将位D10以及任何与通用输入引脚 输出可以独立配置为推挽型或开漏型输出。采用推挽配置 对应的位(D7至D0)置1。下一个SPI操作输出所有设置为通 时，根据GPIO写入数据寄存器中的数据，输出被驱动至 用输入的引脚的状态。图45显示了I/O4至I/O7设置为通用 VDD或GND。要将一个引脚设置为开漏输出，需将GPIO开 输入的例子。I/O3假定为DAC。要读取I/O7至I/O4的状 漏配置寄存器中的相应位设为1(参见表30和表31)。采用开 态，位D10和位D7至D4须置1。要读取I/O5和I/O4的状 漏配置时，当GPIO写入数据寄存器中的数据位将该引脚 态，仅须将位D10、位D5和位D4置1。不读取I/O7和I/O6 设置为低电平时，输出被驱动至GND。当该引脚被设置为 的状态，位D7和位D6清0。图45还有一个对DAC的写操 高电平时，输出无驱动，必须通过外部电阻拉高。开漏配 作，以说明在读取通用引脚状态时可以包括其他操作。 置允许将多个输出引脚连接在一起。如果所有引脚通常都 表28. GPIO写入配置寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 保留 D8 使能BUSY D7 GPIO7 D6 GPIO6 D5 GPIO5 D4 GPIO4 D3 GPIO3 表29. GPIO写入配置寄存器的位功能描述 位 D15 D14至D11 D10至D9 D8 位名称 MSB 寄存器地址 保留 使能BUSY 说明 此位置0。 这些位设置为0b1000。 保留。此位置0。 使能I/O7引脚用作BUSY。 0: 引脚I/O7非配置为BUSY。 1: 引脚I/O7配置为BUSY。要使能I/O7引脚用作输出，D7还必须置1。 D7至D0 GPIO7至GPIO0 选择I/Ox引脚作为GPIO输出。 1: I/Ox是通用输出引脚。 0: I/Ox功能由引脚配置寄存器决定(默认)。 Rev. A | Page 33 of 40 D2 GPIO2 D1 GPIO1 LSB D0 GPIO0 AD5592R 表30. GPIO开漏配置寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 保留 D8 D7 开漏7 D6 开漏6 D5 开漏5 D4 开漏4 D3 开漏3 D2 开漏2 D1 开漏1 LSB D0 开漏0 表31. GPIO开漏配置寄存器的位功能描述 位 D15 D14至D11 D10至D8 D7至D0 位名称 MSB 寄存器地址 保留 开漏7至开漏0 说明 此位置0 这些位设置为0b1000 保留。这些位置0。 输出引脚设置为开漏型。还必须将这些引脚设置为数字输出引脚。参见表29。 1: I/Ox是开漏输出引脚。 0: I/Ox是推挽输出引脚(默认)。 表32. GPIO写入数据寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 保留 D8 D7 GPIO7 D6 GPIO6 D5 GPIO5 D4 GPIO4 D3 GPIO3 D2 GPIO2 D1 GPIO1 LSB D0 GPIO0 表33. GPIO写入数据寄存器的位功能描述 位 D15 D14至D11 D10至D8 D7至D0 位名称 MSB 寄存器地址 保留 GPIO7至GPIO0 说明 此位置0。 这些位设置为0b1001。 保留。这些位置0。 设置输出引脚的状态。 1: I/Ox为逻辑1。 0: I/Ox为逻辑0。 表34. GPIO读取配置寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 使能回读 D9 D8 保留 D7 GPIO7 D6 GPIO6 表35. GPIO读取配置寄存器的位功能描述 位 D15 D14至D11 D10 位名称 MSB 寄存器地址 使能回读 D9至D8 D7至D0 保留 GPIO7至GPIO0 说明 此位置0。 这些位设置为0b1010。 使能GPIO回读。 1: 下一个SPI操作输出GPIO引脚的状态。 0: 位D7至位D0决定哪些引脚设置为通用输入。 保留。这些位置0。 I/Ox引脚设置为GPIO输入。 1: I/Ox是通用输入引脚。 0: I/Ox功能由引脚配置寄存器决定(默认)。 Rev. A | Page 34 of 40 D5 GPIO5 D4 GPIO4 D3 GPIO3 D2 GPIO2 D1 GPIO1 LSB D0 GPIO0 AD5592R 三态引脚 85 kΩ下拉电阻 通过写入三态配置寄存器，可将I/Ox引脚设置为三态，如 通过设置下拉配置寄存器中的相应位，可将I/Ox引脚通过 表36和表37所示。 下拉电阻(85 kΩ)连接到GND，如表38和表39所示。 表36. 三态配置寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 保留 D8 D7 TSO7 D6 TSO6 D5 TSO5 D4 TSO4 D3 TSO3 D2 TSO2 D1 TSO1 LSB D0 TSO 表37. 三态配置寄存器的位功能描述 位 D15 D14至D11 D10至D8 D7至D0 位名称 MSB 寄存器地址 保留 TSO7至TSO0 说明 此位置0。 这些位设置为0b0110。 保留。这些位置0。 I/Ox引脚设置为三态输出。 1: I/Ox是三态输出引脚。 0: I/Ox功能由引脚配置寄存器决定(默认)。 表38. 下拉配置寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 保留 D8 D7 下拉7 D6 下拉6 D5 下拉5 D4 下拉4 表39. 下拉配置寄存器的位功能描述 位 D15 D14至D11 D10至D8 D7至D0 位名称 MSB 寄存器地址 保留 下拉7至下拉0 说明 此位置0。 这些位设置为0b1101。 保留。这些位置0。 I/Ox引脚设置为弱下拉输出。 1: I/Ox通过85 kΩ下拉电阻连接到GND。 0: I/Ox功能由引脚配置寄存器决定(默认)。 Rev. A | Page 35 of 40 D3 下拉3 D2 下拉2 D1 下拉1 LSB D0 下拉0 AD5592R 关断模式 将关断寄存器中的EN_REF位设为1。随后，内部基准电压 AD5592R/AD5592R-1有一个电源配置寄存器，用以在不需 便会出现在VREF引脚上。 要某些功能时降低功耗。关断寄存器可将任何设置为DAC ADC没有专用关断功能，但若无任何I/Ox引脚被设置为 的通道单独置于关断状态。在关断状态下，DAC输出为三 ADC，则ADC会自动关断。PD_ALL位用于同时关断所有 态。当DAC通道回到正常模式时，DAC输出恢复其先前的 DAC、基准电压源及其缓冲器和ADC。表40和表41说明了 值。内部基准电压源及其缓冲器默认关断，若要使能，需 关断寄存器。 表40. 关断/基准电压源控制寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 PD_ALL D9 EN_REF D8 保留 D7 PD7 D6 PD6 D5 PD5 D4 PD4 D3 PD3 D2 PD2 表41. 关断/基准电压源控制寄存器的位功能描述 位 D15 D14至D11 D10 位名称 MSB 寄存器地址 PD_ALL D9 EN_REF D8 D7至D0 保留 PD7至PD0 说明 此位置0。 这些位设置为0b1011。 关断DAC和内部基准电压源。 0: 基准电压源和DAC关断状态由D9和D7至D0决定(默认)。 1: 关断基准电压源、DAC和ADC。 使能内部基准电压源。 0: 关断基准电压源及其缓冲器(默认)。如果使用外部基准电压源，此位应置1。 1: 基准电压源及其缓冲器上电。基准电压通过VREF引脚提供。 保留。此位置0。 关断DAC。 0: 通道处于正常工作模式(默认)。 1: 通道若配置为DAC则关断。 Rev. A | Page 36 of 40 D1 PD1 LSB D0 PD0 AD5592R 复位功能 回读和LDAC模式寄存器 通过写入复位寄存器，AD5592R/AD5592R-1可以复位到默 可以回读AD5592R/AD5592R-1寄存器中的值，以确保寄存 认状态，如表42所示。此写操作会将所有寄存器复位至 器设置正确。要启动寄存器回读，需写入回读和LDAC模式 默认值，并将所有I/Ox引脚重新配置为默认值(85 kΩ电阻 寄存器，将位D6置1。位D5至D2选择要回读哪个寄存器。 下拉至GND)。复位功能最多耗时250 µs，在此期间请勿向 寄存器数据在随后的SPI传输中从AD5592R/AD5592R-1 AD5592R/AD5592R-1写入新数据。AD5592R的RESET引脚 输出。 具有同样的功能。正常工作时，RESET接高电平。RESET 下降沿会触发复位功能。 回读和LDAC模式寄存器的位D1至位D0选择LDAC模式。 LDAC模式决定写入DAC输入寄存器的数据是否同时传输 到DAC寄存器。有关LDAC模式功能的详细信息，参见 “LDAC模式操作”部分。 表42. 软件复位 MSB D15 0 控制寄存器写入 D14 1 D13 D12 1 1 写入复位寄存器 D11 1 D10 1 D9 0 D8 1 D7 D6 D5 D4 D3 1 0 1 0 1 复位AD5592R/AD5592R-1 D2 1 D1 0 LSB D0 0 表43. 回读和LDAC模式寄存器 MSB D15 0 D14 D13 D12 寄存器地址 D11 D10 D9 D8 保留 D7 D6 EN D5 D4 D3 D2 REG_READBACK LSB D1 D0 LDAC模式 表44. 回读和LDAC模式寄存器的位功能描述 位 D15 D14至D11 D10至D7 D6 位名称 MSB 寄存器地址 保留 EN D5至D2 REG_READBACK D1至D0 LDAC模式 说明 此位置0。 这些位设置为0b0111。 保留。这些位置0。 使能回读。注意，无论EN位为何值，都会使用LDAC模式位。 1: 位D5至D2选择回读哪个寄存器。读取完成时，位D6自动清0。 0: 不启动回读。 如果位D6为1，则位D5至D2决定要回读哪个寄存器。 . 0000: 无操作(NOP)。 0001: DAC回读。 0010: ADC序列。 0011: 通用配置。 0100: ADC引脚配置。 0101: DAC引脚配置。 0110: 下拉配置。 0111: LDAC配置。 1000: GPIO写入配置。 1001: GPIO写入数据。 1010: GPIO读取配置。 1011: 关断和基准电压源控制。 1100: 开漏配置。 1101: 三态引脚配置。 1110: 保留。 1111: 软件复位。 决定如何处理写入DAC输入寄存器的数据。 00: 写入输入寄存器的数据立即复制到DAC寄存器，并且DAC输出更新(默认)。 01: 写入输入寄存器的数据不复制到DAC寄存器。DAC输出不更新。 10: 输入寄存器中的数据复制到对应的DAC寄存器。数据传输完毕时，DAC输出同时更新。 11: 保留。 Rev. A | Page 37 of 40 AD5592R AD5592R/AD5592R-1与SPORT接口 应用信息 ADI公司的ADSP-BF527有两个串行端口(SPORT)。图47显 微处理器接口 AD5592R/AD5592R-1的微处理器接口是通过串行总线，使 用与DSP和微控制器兼容的标准协议。通信通道需要一个 由时钟信号、数据输入信号、数据输出信号和同步信号组 示 如 何 利 用 SPORT接 口 来 控 制 AD5592R/AD5592R-1。 ADSP-BF527有一个SPI端口，也可以使用该端口。此方法 与使用ADSP-BF531时相同。 成的四线接口。器件要求16位数据字，数据在SCLK下降沿 AD5592R/ AD5592R-1 有效。 AD5592R/AD5592R-1与SPI接口 ADSP-BF527 SPORT_TFS AD5592R/AD5592R-1的SPI接口设计旨在能够轻松连接到业 SYNC SPORT_RFS 界标准DSP和微控制器。图46显示AD5592R/AD5592R-1连 SPORT_TSCK 接到ADI公司的ADSP-BF531 Blackfin® DSP。Blackfin具有一 SPORT_RSCK SPORT_DR SDO 个集成的SPI端口，可以直接连接到AD5592R/AD5592R-1的 SPORT_DT SDI SPI引脚。 RESET 12506-165 GPIO1 SCLK 图47. ADSP-BF527 SPORT接口 布局布线指南 AD5592R/ AD5592R-1 在任何注重精度的电路中，精心考虑电源和接地回路布局 都 有 助 于 确 保 达 到 规 定 的 性 能 。 安 装 AD5592R或 ADSP-BF531 PF8 AD5592R-1所用的印刷电路板(PCB)应经过专门设计，使器 SYNC SCLK SDI SD0 RESET 图46. ADSP-BF531 SPI接口 件位于模拟平面。 12506-164 SPISELx SCK MOSI MISO AD5592R/AD5592R-1必须具有足够大的10 μF电源旁路电容， 与每个电源上的0.1 μF电容并联，并且尽可能靠近封装，最 好是正对着该器件。10 μF电容最好为钽电容。0.1 μF电容必 须具有低等效串联电阻(ESR)和低等效串联电感(ESI)。例 如，陶瓷电容可在高频时提供低阻抗接地路径，以便处理 内部逻辑开关所引起的瞬态电流。 Rev. A | Page 38 of 40 AD5592R 外形尺寸 5.10 5.00 4.90 16 9 4.50 4.40 4.30 6.40 BSC 1 8 PIN 1 1.20 MAX 0.15 0.05 0.65 BSC 0.30 0.19 0.20 0.09 SEATING PLANE COPLANARITY 0.10 0.75 0.60 0.45 8° 0° COMPLIANT TO JEDEC STANDARDS MO-153-AB 图48. 16引脚超薄紧缩小型封装[TSSOP] (RU-16) 图示尺寸单位：mm 0.30 0.25 0.20 0.50 BSC 16 13 12 1 4 9 TOP VIEW 0.80 0.75 0.70 PKG-004132 SEATING PLANE 0.50 0.40 0.30 8 5 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.152 REF COMPLIANT TO JEDEC STANDARDS MO-220-WEED. 图49. 16引脚引线框芯片级封装[LFCSP_WQ] 3 mm × 3 mm，超薄体 (CP-16-32) 图示尺寸单位：mm Rev. A | Page 39 of 40 09-03-2013-A PIN 1 INDICATOR 3.10 3.00 SQ 2.90 AD5592R 2.000 1.960 SQ 1.920 4 3 2 1 A BALL A1 IDENTIFIER B 1.50 REF C TOP VIEW 0.50 BSC (BALL SIDE DOWN) SEATING PLANE BOTTOM VIEW (BALL SIDE UP) SIDE VIEW COPLANARITY 0.05 0.340 0.320 0.300 0.270 0.240 0.210 10-17-2012-B 0.640 0.595 0.540 D 图50. 16引脚晶圆级芯片规模封装 [WLCSP] (CB-16-3) 图示尺寸单位：mm 订购指南 型号1 AD5592RBCBZ-1-RL7 AD5592RBCPZ-1-RL7 AD5592RBRUZ AD5592RBCBZ-RL7 EVAL-AD5592R-1SDZ 1 温度范围 −40°C至+105°C −40°C至+105°C −40°C至+105°C −40°C至+105°C 封装描述 16引脚晶圆级芯片规模封装 [WLCSP] 16引脚引线框芯片级封装 [LFCSP_WQ] 16引脚超薄紧缩小型封装 [TSSOP] 16引脚晶圆级芯片规模封装 [WLCSP] 评估板 Z = 符合RoHS标准的器件。 ©2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D12506sc-0-10/14(A) Rev. A | Page 40 of 40 封装选项 CB-16-3 CP-16-32 RU-16 CB-16-3 标识 DMD