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リファレンスとSPIインターフェース内蔵の
8チャンネル、12ビット、可変設定ADC/DAC
AD5592R
データシート
ピンをアナログ入力に設定した場合、アナログ・マルチプレク
サを介して 12 ビット ADC に接続されます。ADC の入力範囲は、
0 V～VREF または 0 V～2 × VREF です。ADC の合計スループッ
ト・レートは 400 kSPS です。また、I/Ox ピンをデジタル汎用入
力／出力 (GPIO) ピンに設定することもできます。シリアル・ペ
リフェラル・インターフェース (SPI) の書き込み動作または読
み出し動作で、それぞれ GPIO 書き込みデータ・レジスタまた
は GPIO 読み出し設定レジスタをアクセスすることにより、
GPIO ピンの状態を設定またはリードバックすることができます。
特長
8 チャンネル ADC/DAC/GPIO コンフィギャラブル素子
次の素子の組み合わせが設定可能:
8 × 12 ビット DAC チャンネル
8 × 12 ビット ADC チャンネル
8 × 汎用デジタル入力／出力ピン
温度センサーを内蔵
SPI インターフェースを内蔵
次のパッケージで提供
16 ボールの 2 mm × 2 mm WLCSP
16 ピンの 3 mm × 3 mmLFCSP
16 ピンの TSSOP
AD5592R/AD5592R-1 は 2.5 V、25 ppm/°C のリファレンス電圧(デ
フォルトではターンオフ)と温度インジケータ(チップ温度表示
用)を内蔵しています。温度値は、ADC 読み出しシーケンスの一
部としてリードバックされます。
AD5592R/AD5592R-1 は、16 ボールの 2 mm × 2 mm WLCSP、16
ピンの 3 mm × 3 mm LFCSP、または 16 ピンの TSSOP の各パッ
ケージを採用しています。AD5592R/AD5592R-1 は、−40°C～
+105°C の温度範囲で動作します。
アプリケーション
制御と監視装置
汎用のアナログおよびデジタル入力／出力
概要
表 1.関連製品
AD5592R/AD5592R-1 は 8 本の I/Ox ピン (I/O0～I/O7)を持ってい
ます。これらのピンは、D/A コンバータ (DAC) 出力、A/D コン
バータ (ADC) 入力、デジタル出力、またはデジタル入力として
個別に設定することができます。I/Ox ピンをアナログ出力に設
定した場合、12 ビット DAC として駆動することができます。
DAC の出力範囲は、0 V～VREF または 0 V～2 × VREF です。I/Ox
Part No.
Description
AD5593R
AD5592R equivalent with VLOGIC and RESET pins and an
I2C interface
機能ブロック図
VDD
VREF
AD5592R
2.5V
REFERENCE
POWER-ON
RESET
GPIO0
SYNC
INPUT
REGISTER
DAC
REGISTER
DAC 0
INPUT
REGISTER
DAC
REGISTER
DAC 7
I/O0
SCLK
SDI
SDO
GPIO7
SPI
INTERFACE
LOGIC
RESET
I/O7
MUX
SEQUENCER
12-BIT
SUCCESSIVE
APPROXIMATION
ADC
T/H
GND
12506-001
TEMPERATURE
INDICATOR
図 1.AD5592R 機能ブロック図
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. A
©2015 Analog Devices, Inc. All rights reserved.
本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD5592R
データシート
目次
特長 ...................................................................................................... 1
シリアル・インターフェース ........................................................ 24
アプリケーション .............................................................................. 1
パワーアップ時間 ........................................................................ 24
概要 ...................................................................................................... 1
書き込みモード............................................................................ 24
機能ブロック図 .................................................................................. 1
読み出しモード............................................................................ 24
改訂履歴 .............................................................................................. 2
AD5592R/AD5592R-1 の設定 ...................................................... 25
機能ブロック図 (AD5592R-1) ........................................................... 3
汎用コントロール・レジスタ .................................................... 26
仕様 ...................................................................................................... 4
DAC 書き込み動作 ...................................................................... 27
タイミング特性 .............................................................................. 7
DAC リードバック ...................................................................... 28
絶対最大定格 ...................................................................................... 9
ADC 動作 ...................................................................................... 29
熱抵抗.............................................................................................. 9
GPIO 動作 ..................................................................................... 33
ESD の注意 ..................................................................................... 9
スリーステート・ピン ................................................................ 35
ピン配置およびピン機能説明 ........................................................ 10
85 KΩ プルダウン抵抗ピン ........................................................ 35
代表的な性能特性 ............................................................................ 14
パワーダウン・モード ................................................................ 36
用語 .................................................................................................... 19
リセット機能................................................................................ 37
ADC 用語 ...................................................................................... 19
リードバックおよび LDAC モード・レジスタ........................ 37
DAC 用語 ...................................................................................... 20
アプリケーション情報 .................................................................... 38
動作原理 ............................................................................................ 22
マイクロプロセッサ・インターフェース ................................ 38
DAC セクション........................................................................... 22
AD5592R/AD5592R-1 と SPI とのインターフェース ............... 38
ADC セクション .......................................................................... 23
AD5592R/AD5592R-1 と SPORT のインターフェース............. 38
GPIO セクション.......................................................................... 23
レイアウトのガイドライン ........................................................ 38
内蔵リファレンス ........................................................................ 23
外形寸法............................................................................................ 39
RESET 機能 ................................................................................. 23
オーダー・ガイド ........................................................................ 40
温度インジケータ ........................................................................ 23
改訂履歴
10/14—Rev. 0 to Rev. A
Added 16-Lead TSSOP .......................................................... Universal
Changes to Gain Error; Table 2 ............................................................ 4
Changes to Table 6 ............................................................................. 10
Added Figure 6 and Table 8 ................................................................ 12
Added Figure 8 and Table 10 .............................................................. 14
Changes to Table 12 ........................................................................... 25
Added Figure 48; Outline Dimensions ............................................... 40
Changes to Ordering Guide ................................................................ 41
8/14—Revision 0: Initial Version
Rev. A
－ 2/40 －
AD5592R
データシート
機能ブロック図 (AD5592R-1)
VLOGIC
VDD
VREF
AD5592R-1
2.5V
REFERENCE
POWER-ON
RESET
GPIO0
SYNC
INPUT
REGISTER
DAC
REGISTER
DAC 0
INPUT
REGISTER
DAC
REGISTER
DAC 7
I/O0
SCLK
SDI
SDO
GPIO7
SPI
INTERFACE
LOGIC
I/O7
MUX
SEQUENCER
12-BIT
SUCCESSIVE
APPROXIMATION
ADC
T/H
GND
図 2.AD5592R-1 機能ブロック図
Rev. A
－ 3/40 －
12506-202
TEMPERATURE
INDICATOR
AD5592R
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V、VREF = 2.5 V (外付け)、RL = 2 kΩ (GND へ接続)、CL = 200 pF (GND へ接続)、TA = TMIN～TMAX、温度
範囲 = −40°C～+105°C。
表 2.
Parameter
Min
Typ
Max
Unit 1
ADC PERFORMANCE
Test Conditions/Comments
fIN = 10 kHz sine wave
Resolution
12
Bits
Input Range
0
VREF
V
0
2 × VREF
V
Integral Nonlinearity (INL)
−2
+2
LSB
Differential Nonlinearity (DNL)
−1
+1
LSB
Offset Error
±5
mV
Gain Error
0.3
% FSR
Throughput Rate2
400
kSPS
2
µs
Track Time (tTRACK)2
500
ns
Conversion Time (tCONV)2
Signal-to-Noise Ratio (SNR)
Signal-to-Noise-and-Distortion (SINAD) Ratio
Total Harmonic Distortion (THD)
Peak Harmonic or Spurious Noise (SFDR)
Aperture Delay 2
When using the internal ADC buffer, there is a dead
band of 0 V to 5 mV
69
dB
VDD = 2.7 V, input range = 0 V to VREF
67
dB
VDD = 5.5 V, input range = 0 V to VREF
61
dB
VDD = 5.5 V, input range = 0 V to 2 × VREF
69
dB
VDD = 2.7 V, input range = 0 V to VREF
67
dB
VDD = 3.3 V, input range = 0 V to VREF
60
dB
VDD = 5.5 V, input range = 0 V to 2 × VREF
−91
dB
VDD = 2.7 V, input range = 0 V to VREF
−89
dB
VDD = 3.3 V, input range = 0 V to VREF
−72
dB
VDD = 5.5 V, input range = 0 V to 2 × VREF
91
dB
VDD = 2.7 V, input range = 0 V to VREF
91
dB
VDD = 3.3 V, input range = 0 V to VREF
72
dB
VDD = 5.5 V, input range = 0 V to 2 × VREF
15
ns
VDD = 3 V
12
ns
VDD = 5 V
Aperture Jitter2
50
ps
Channel-to-Channel Isolation
−95
dB
Input Capacitance
45
pF
Full Power Bandwidth
8.2
MHz
At 3 dB
1.6
MHz
At 0.1 dB
DAC PERFORMANCE
fIN = 5 kHz
3
Resolution
Output Range
12
Bits
0
VREF
V
V
0
2 × VREF
Integral Nonlinearity (INL)
−1
+1
LSB
Differential Nonlinearity (DNL)
−1
+1
LSB
Offset Error
−3
Offset Error Drift2
+3
8
mV
µV/°C
±0.2
±0.1
Gain Error
% FSR
% FSR
Output range = 0 V to VREF
Output range = 0 V to 2 × VREF
Zero Code Error
0.65
2
mV
Total Unadjusted Error
±0.03
±0.25
% FSR
Output range = 0 V to VREF
±0.015
±0.1
nF
RLOAD = ∞
nF
RLOAD = 1 kΩ
Capacitive Load Stability2
2
10
Resistive Load
Short-Circuit Current
Rev. A
1
Output range = 0 V to 2 × VREF
kΩ
25
mA
－ 4/40 －
AD5592R
データシート
Parameter
DC Crosstalk
Min
2
Typ
−4
Max
Unit 1
Test Conditions/Comments
+4
µV
Due to single channel, full-scale output change
DC Output Impedance
0.2
Ω
DC Power Supply Rejection Ratio (PSRR)2
0.15
mV/V
Load Impedance at Rails 4
25
Ω
Load Regulation
200
µV/mA
VDD = 5 V ± 10%, DAC code = midscale,
−10 mA ≤ IOUT ≤ +10 mA
200
µV/mA
VDD = 3 V ± 10%, DAC code = midscale,
−10 mA ≤ IOUT ≤ +10 mA
7
µs
Coming out of power-down mode, VDD = 5 V
Slew Rate
1.25
V/µs
Measured from 10% to 90% of full scale
Settling Time
6
µs
¼ scale to ¾ scale settling to 1 LSB
DAC Glitch Impulse
2
nV-sec
DAC to DAC Crosstalk
1
nV-sec
Power-Up Time
DAC code = midscale, VDD = 3 V ± 10% or
5 V ± 10%
AC SPECIFICATIONS
Digital Crosstalk
0.1
nV-sec
Analog Crosstalk
1
nV-sec
Digital Feedthrough
0.1
nV-sec
Multiplying Bandwidth
240
kHz
DAC code = full scale, output range = 0 V to VREF
Output Voltage Noise Spectral Density
200
nV/√Hz
DAC code = midscale, output range = 0 V to 2 ×
VREF, measured at 10 kHz
Signal-to-Noise Ratio (SNR)
81
dB
Peak Harmonic or Spurious Noise (SFDR)
77
dB
Signal-to-Noise-and-Distortion (SINAD) Ratio
74
dB
Total Harmonic Distortion (THD)
−76
dB
REFERENCE INPUT
VREF Input Voltage
1
DC Leakage Current
−1
Reference Input Impedance
VDD
V
+1
µA
No I/Ox pins configured as DACs
12
kΩ
DAC output range = 0 V to 2 × VREF
24
kΩ
DAC output range = 0 V to VREF
V
At ambient
REFERENCE OUTPUT
VREF Output Voltage
2.495
2.5
2.505
VREF Temperature Coefficient
20
ppm/°C
Capacitive Load Stability
5
μF
RL = 2 kΩ
Output Impedance2
0.15
Ω
VDD = 2.7 V
0.7
Ω
VDD = 5 V
Output Voltage Noise
10
µV p-p
0.1 Hz to 10 Hz
Output Voltage Noise Density
240
nV/√Hz
At ambient, f = 10 kHz, CL = 10 nF
Line Regulation
20
µV/V
At ambient, sweeping VDD from 2.7 V to 5.5 V
10
µV/V
At ambient, sweeping VDD from 2.7 V to 3.3 V
Load Regulation
Sourcing
210
µV/mA
At ambient, −5 mA ≤ load current ≤ +5 mA
Sinking
120
µV/mA
At ambient, −5 mA ≤ load current ≤ +5 mA
±5
mA
VDD ≥ 3 V
1.6
mA
Output Current Load Capability
GPIO OUTPUT
ISOURCE, ISINK
Output Voltage
High (VOH)
Low (VOL)
Rev. A
VDD − 0.2
0.4
－ 5/40 －
V
ISOURCE = 1 mA
V
ISOURCE = 1 mA
AD5592R
データシート
Parameter
Min
Typ
Max
Unit 1
Test Conditions/Comments
GPIO INPUT
Input Voltage
High (VIH)
0.7 × VDD
V
Low (VIL)
0.3 × VDD
V
Input Capacitance
20
pF
Hysteresis
0.2
V
Input Current
±1
µA
LOGIC INPUTS
AD5592R Input Voltage
High (VINH)
0.7 × VDD
V
Low (VINL)
0.3 × VDD
V
AD5592R-1 Input Voltage
High (VINH)
0.7 × VLOGIC
V
Low (VINL)
Input Current (IIN)
0.3 × VLOGIC
−1
Input Capacitance (CIN)
V
+1
µA
10
pF
Typically 10 nA, RESET = 1 µA typical
LOGIC OUTPUT (SDO)
Output High Voltage (VOH)
AD5592R
VDD − 0.2
V
ISOURCE = 200 µA, VDD = 2.7 V to 5. 5 V
AD5592R-1
VLOGIC − 0.2
V
ISOURCE = 200 µA, VDD = 2.7 V to 5. 5 V
V
ISINK = 200 µA
Output Low Voltage (VOL)
0.4
Floating-State Output Capacitance
10
pF
TEMPERATURE SENSOR2
Resolution
Operating Range
12
−40
Accuracy
Bits
+105
±3
Track Time
°C
°C
5
µs
ADC buffer enabled
20
µs
ADC buffer disabled
POWER REQUIREMENTS
VDD
2.7
IDD
Power-Down Mode
VDD = 5 V (Normal Mode)
Rev. A
5.5
V
2.7
mA
3.5
µA
Digital inputs = 0 V or VDD, I/O0 to I/O7 configured
as DACs and ADCs, internal reference on, ADC
buffer on, DAC code = 0xFFF, range is 0 V to 2 × VREF
for DACs and ADCs
1.6
mA
I/O0 to I/O7 are DACs, internal reference, gain = 2
1
mA
I/O0 to I/O7 are DACs, external reference, gain = 2
2.4
mA
I/O0 to I/O7 are DACs and sampled by the ADC,
internal reference, gain = 2
1.1
mA
I/O0 to I/O7 are DACs and sampled by the ADC,
external reference, gain = 2
1
mA
I/O0 to I/O7 are ADCs, internal reference, gain = 2
0.75
mA
I/O0 to I/O7 are ADCs, external reference, gain = 2
0.5
mA
I/O0 to I/O7 are general-purpose outputs
0.5
mA
I/O0 to I/O7 are general-purpose inputs
0.5
mA
I/O0 to I/O3 are general-purpose outputs, I/O4 to
I/O7 are general-purpose inputs
－ 6/40 －
AD5592R
データシート
Parameter
Min
VDD = 3 V (Normal Mode)
Typ
Max
Unit 1
Test Conditions/Comments
1.1
mA
I/O0 to I/O7 are DACs, internal reference, gain = 1
1
mA
I/O0 to I/O7 are DACs, external reference, gain = 1
1.1
mA
I/O0 to I/O7 are DACs and sampled by the ADC,
internal reference, gain = 1
0.78
mA
I/O0 to I/O7 are DACs and sampled by the ADC,
external reference, gain = 1
0.75
mA
I/O0 to I/O7 are ADCs, internal reference, gain = 1
0.5
mA
I/O0 to I/O7 are ADCs, external reference, gain = 1
0.45
mA
I/O0 to I/O7 are general-purpose outputs
0.45
mA
I/O0 to I/O7 are general-purpose inputs
1
デシベル値で表すすべての仕様はフルスケール入力 FSR を基準とし、特に指定がない限り、フルスケールより 0.5 dB 低い入力信号を使ってテスト。
2
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
3
特に指定がない限り、DC 仕様は出力無負荷でテスト。 直線性は 8～4095 のコード範囲を使って計算。VREF = VDD の場合、10 mV の上側デッドバンドはありません。
4
いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 25 Ω (typ)により制限され
ます。 例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります (図 32 参照)。
タイミング特性
設計とキャラクタライゼーションで保証しますが、出荷テストは行いません。すべての入力信号は tR = tF = 5 ns (VDD の 10%から 90% )で
規定し、電圧レベル (VIL + VIH)/2 からの時間とします。特に指定がない限り、TA = TMIN～TMAX。
表 3.AD5592R のタイミング特性
Parameter
2.7 V ≤ VDD < 3 V
3 V ≤ VDD ≤ 5.5 V
Unit
Test Conditions/Comments
t1
t2
t3
t4
33
50
16
16
15
20
50
10
10
10
ns min
ns min
ns min
ns min
ns min
SCLK cycle time, write operation
SCLK cycle time, read operation
SCLK high time
SCLK low time
SYNC to SCLK falling edge setup time
2
2
µs max
SYNC to SCLK falling edge setup time
t5
t6
t7
7
5
15
7
5
10
ns min
ns min
ns min
Data setup time
Data hold time
SCLK falling edge to SYNC rising edge
t8
30
30
ns min
Minimum SYNC high time for register write operations
60
60
ns min
Minimum SYNC high time for register read operations
t9
0
0
ns min
SYNC rising edge to next SCLK falling edge
t10
25
25
ns max
SCLK rising edge to SDO valid
Rev. A
－ 7/40 －
AD5592R
データシート
表 4.AD5592R-1 のタイミング特性
Parameter
1.8 V ≤ VLOGIC < 3 V
3 V ≤ VLOGIC ≤ 5.5 V
Unit
Test Conditions/Comments
t1
33
50
16
16
15
20
50
10
10
10
ns min
ns min
ns min
ns min
ns min
SCLK cycle time, write operation
SCLK cycle time, read operation
SCLK high time
SCLK low time
SYNC to SCLK falling edge setup time
t2
t3
t4
2
2
µs max
SYNC to SCLK falling edge setup time
t5
t6
t7
7
5
15
7
5
10
ns min
ns min
ns min
Data setup time
Data hold time
SCLK falling edge to SYNC rising edge
t8
30
30
ns min
Minimum SYNC high time for write operations
60
60
ns min
Minimum SYNC high time for register read operations
t9
0
0
ns min
SYNC rising edge to next SCLK falling edge
t10
40
25
ns max
SCLK rising edge to SDO valid
200µA
1.6V
CL
25pF
200µA
IOH
12506-203
TO OUTPUT
PIN
IOL
図 3.ロジック出力 (SDO) タイミング仕様の負荷回路
t1
t9
SCLK
t8
t2
t3
t4
t7
SYNC
t6
t5
SDI
DB0
DB15
SDO
DB15
DB0
図 4.タイミング図
Rev. A
－ 8/40 －
12506-002
t10
AD5592R
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。最大 100 mA までの過渡電流
では SCR ラッチ・アップは生じません。
表 5.
Parameter
Rating
VDD to GND
VLOGIC to GND
Analog Input Voltage to GND
AD5592R
Digital Input Voltage to GND
Digital Output Voltage to GND
AD5592R-1
Digital Input Voltage to GND
Digital Output Voltage to GND
VREF to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature (TJ max)
Lead Temperature
Soldering
−0.3 V to + 7 V
−0.3 V to + 7 V
−0.3 V to VDD + 0.3 V
熱抵抗
θJA はワーストケース条件で規定。すなわち表面実装パッケージ
の場合、デバイスを回路ボードにハンダ付けした状態で規定。
表 6.熱抵抗
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
Package Type
θJA
Unit
16-Ball WLCSP
16-Lead LFCSP
16-Lead TSSOP
60
137
112
°C/W
°C/W
°C/W
ESD の注意
−0.3 V to VLOGIC + 0.3 V
−0.3 V to VLOGIC + 0.3 V
−0.3 V to VDD + 0.3 V
−40°C to +105°C
−65°C to +150°C
150°C
JEDEC industry standard
J-STD-020
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上での製品動作を定めたものではあり
ません。製品を長時間絶対最大定格状態に置くと製品の信頼性
に影響を与えます。
Rev. A
－ 9/40 －
AD5592R
データシート
ピン配置およびピン機能説明
BALL A1
INDICATOR
2
1
SDI
3
4
SCLK RESET SYNC
A
GND
I/O7
I/O0
VDD
I/O6
I/O3
I/O2
I/O1
I/O4
SDO
VREF
I/O5
B
C
D
12506-003
AD5592R
TOP VIEW
(BALL SIDE DOWN)
Not to Scale
図 5.AD5592R 16 ボール WLCSP のピン配置
表 7.AD5592R 16 ボール WLCSP のピン機能説明
ピン番号
記号
説明
A1
SDI
シリアル・データ入力。ロジック入力。DAC とコントロール・レジスタに書込むデータはこのピンに入力され、
SCLK の立下がりエッジでレジスタに書き込まれます。
A2
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに書き込まれ
ます。DAC への書き込みでは、データは最大 50 MHz のレートで転送することができます。 AD 変換実行
または AD5592R からのデータ読み出しでの SCLK の最大速度は 20 MHz です。
A3
RESET
非同期リセット・ピン。このピンは通常動作時にはハイ・レベルに固定します。このピンをロー・レベルにする
と、AD5592R はデフォルト設定にリセットされます。
A4
SYNC
同期。アクティブ・ローの制御入力。 SYNC は入出力データに対するフレーム同期信号です。 SYNCがロー・レ
ベルになると、データは次の 16 個のクロックの立下がりエッジで入出力されます。
B1
GND
AD5592R のすべての回路のグラウンド基準ポイント。
B2
I/O7
入力／出力 7。このピンは、DAC、ADC、または汎用のデジタル入力または出力に設定することができます。こ
のピンの機能は、I/Ox ピン設定レジスタから指定されます (表 13 と表 14 参照)。また、I/O7 は ADC 変換中を表示
する BUSY 信号として設定することもできます (表 28 と表 29 参照)。
B3、C4、C3、
C2、D1、D4、
C1
B4
I/O0～I/O6
入力／出力 0～入力／出力 6。これらのピンは、DAC、ADC、または汎用のデジタル入力または出力として独立
に設定することができます。各ピンの機能は、I/Ox ピン設定レジスタから指定されます (表 13 と表 14 参照)。
VDD
電源入力。AD5592R は 2.7 V～5.5 V で動作します。このピンは 0.1 µF のコンデンサで GND へデカップリングし
てください。
D2
SDO
シリアル・データ出力。ロジック出力。ADC の変換結果、レジスタ読み出し、温度センサー情報が、シリアル・
データ・ストリームとしてこのピンから出力されます。ビットは、 SCLK 入力の立上がりエッジで出力されま
す。MSB は、SYNCの立下がりエッジで SDO ピンに出力されます。SCLK はハイまたはローにアイドルできるた
め、次のビットは、SYNCがロー・レベルのときの SCLK 立下がりエッジに続く、SCLK の最初の立上がりエッジ
で出力されます (図 4 参照)。
D3
VREF
リファレンス電圧入力／出力。内蔵リファレンス電圧をイネーブルすると、2.5 V のリファレンス電圧がこのピン
に出力されます。AD5592R の規定性能を実現するためには、VREF ピンと GND との間に 0.1 µF のコンデンサを接
続することが推奨されます。 内蔵リファレンス電圧をディスエーブル場合は、外付けリファレンス電圧をこのピ
ンに入力する必要があります。外付けリファレンスの電圧範囲は 1 V～VDD です。
Rev. A
－ 10/40 －
AD5592R
データシート
RESET
1
16 SCLK
SYNC
2
15 SDI
VDD
3
I/O0
4
I/O1
5
I/O2
6
11 I/O5
I/O3
7
10 I/O4
VREF
8
14 GND
AD5592R
9
SDO
12506-303
13 I/O7
TOP VIEW
(Not to Scale) 12 I/O6
図 6.AD5592R 16 ピン TSSOP のピン配置
表 8.AD5592R 16 ピン TSSOP のピン機能説明
ピン番号
記号
説明
15
SDI
シリアル・データ入力。ロジック入力。DAC とコントロール・レジスタに書込むデータはこのピンに入力され、
SCLK の立下がりエッジでレジスタに書き込まれます。
16
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入力されま
す。DAC への書き込みでは、データは最大 50 MHz のレートで転送することができます。 変換実行または
AD5592R からのデータ読み出しでの SCLK の最大速度は 20 MHz です。
1
RESET
非同期リセット・ピン。このピンは通常動作時にはハイ・レベルに固定します。このピンをロー・レベルにする
と、AD5592R はデフォルト設定にリセットされます。
2
SYNC
同期ピン。アクティブ・ローの制御入力。 SYNC は入出力データに対するフレーム同期信号です。 SYNCがロ
ー・レベルになると、データは次の 16 個のクロックの立下がりエッジで入出力されます。
14
GND
AD5592R のすべての回路のグラウンド基準ポイント。
13
I/O7
入力／出力 7。このピンは、DAC、ADC、または汎用のデジタル入力または出力に設定することができます。こ
のピンの機能は、I/Ox ピン設定レジスタから指定されます (表 13 と表 14 参照)。また、I/O7 は ADC 変換中を表示
する BUSY 信号として設定することもできます (表 28 と表 29 参照)。
4、5、6、7、
10、11、12
I/O0～I/O6
入力／出力 0～入力／出力 6。これらのピンは、DAC、ADC、または汎用のデジタル入力または出力として独立
に設定することができます。各ピンの機能は、I/Ox ピン設定レジスタから指定されます (表 13 と表 14 参照)。
3
VDD
電源入力。AD5592R は 2.7 V～5.5 V で動作します。このピンは 0.1 µF のコンデンサで GND へデカップリングす
る必要があります。
9
SDO
シリアル・データ出力。ロジック出力。ADC の変換結果、レジスタ読み出し、温度センサー情報が、シリアル・
データ・ストリームとしてこのピンから出力されます。ビットは、 SCLK 入力の立上がりエッジで出力されま
す。MSB は、SYNCの立下がりエッジで SDO ピンに出力されます。SCLK はハイまたはローにアイドルできるた
め、次のビットは、SYNCがロー・レベルのときの SCLK 立下がりエッジに続く、SCLK の最初の立上がりエッジ
で出力されます (図 4 参照)。
8
VREF
リファレンス電圧入力／出力。内蔵リファレンス電圧をイネーブルすると、2.5 V のリファレンス電圧がこのピン
に出力されます。 AD5592R の規定性能を実現するためには、VREF ピンと GND との間に 0.1 µF のコンデンサを接
続することが推奨されます。 内蔵リファレンス電圧をディスエーブル場合は、外付けリファレンス電圧をこのピ
ンに入力する必要があります。外付けリファレンスの電圧範囲は 1 V～VDD です。
Rev. A
－ 11/40 －
AD5592R
13 SDI
14 SCLK
16 SYNC
15 V LOGIC
データシート
V DD 1
I/O1 3
12 GND
AD5592R-1
11 I/O7
TOP VIEW
(Not to Scale)
10 I/O6
9
I/O4 8
SDO 7
I/O3 5
VREF 6
I/O2 4
I/O5
12506-004
I/O0 2
図 7.AD5592R-1 16 ピン LFCSP のピン配置
表 9.AD5592R-1 16 ピン LFCSP のピン機能説明
ピン番号
記号
説明
1
VDD
電源入力。AD5592R-1 は 2.7 V～5.5 V で動作します。このピンは 0.1 µF のコンデンサで GND へデカップリ
ングしてください。
2 to 5、8 to 10
I/O0～I/O6
入力／出力 0～入力／出力 6。これらのピンは、DAC、ADC、または汎用のデジタル入力または出力として
独立に設定することができます。各ピンの機能は、I/Ox ピン設定レジスタから指定されます (表 13 と表 14
参照)。
6
VREF
リファレンス電圧入力／出力。内蔵リファレンス電圧をイネーブルすると、2.5 V のリファレンス電圧がこ
のピンに出力されます。 AD5592R-1 の規定性能を実現するためには、VREF ピンと GND との間に 0.1 µF のコ
ンデンサを接続することが推奨されます。 内蔵リファレンス電圧をディスエーブル場合は、外付けリファレ
ンス電圧をこのピンに入力する必要があります。外付けリファレンスの電圧範囲は 1 V～VDD です。
7
SDO
シリアル・データ出力。ロジック出力。ADC の変換結果、レジスタ読み出し、温度センサー情報が、シリ
アル・データ・ストリームとしてこのピンから出力されます。ビットは、 SCLK 入力の立上がりエッジで出
力されます。MSB は、SYNCの立下がりエッジで SDO ピンに出力されます。SCLK はハイまたはローにアイ
ドルできるため、次のビットは、SYNCがロー・レベルのときの SCLK 立下がりエッジに続く、SCLK の最
初の立上がりエッジで出力されます (図 4 参照)。
11
I/O7
入力／出力 7。このピンは、DAC、ADC、または汎用のデジタル入力または出力に設定することができま
す。このピンの機能は、I/Ox ピン設定レジスタから指定されます (表 13 と表 14 参照)。また、I/O7 は ADC 変
換中を表示する BUSY 信号として設定することもできます (表 28 と表 29 参照)。
12
GND
AD5592R-1 のすべての回路のグラウンド基準ポイント。
13
SDI
シリアル・データ入力。ロジック入力。DAC とコントロール・レジスタに書込むデータはこのピンに入力
され、SCLK の立下がりエッジでレジスタに書き込まれます。
14
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに書き込
まれます。DAC への書き込みでは、データは最大 50 MHz のレートで転送することができます。 変換実行
または AD5592R-1 からのデータ読み出しでの SCLK の最大速度は 20 MHz です。
15
VLOGIC
インターフェース電源。このピンの電圧範囲は 1.8 V～5.5 V。
16
SYNC
同期ピン。アクティブ・ローの制御入力。 SYNC は入出力データに対するフレーム同期信号です。 SYNCが
ロー・レベルになると、データは次の 16 個のクロックの立下がりエッジで入出力されます。
Rev. A
－ 12/40 －
AD5592R
データシート
BALL A1
INDICATOR
2
1
SDI
3
4
SCLK VLOGIC SYNC
A
GND
I/O7
I/O0
VDD
I/O6
I/O3
I/O2
I/O1
I/O4
SDO
VREF
I/O5
B
C
AD5592R-1
TOP VIEW
(BALL SIDE DOWN)
Not to Scale
12506-308
D
図 8.AD5592R-1 16 ボール WFCSP のピン配置
表 10.AD5592R-1 16 ピン WFCSP のピン機能説明
ピン番号
記号
説明
B4
VDD
電源入力。AD5592R-1 は 2.7 V～5.5 V で動作します。このピンは 0.1 µF のコンデンサで GND へデカップリ
ングしてください。
B3、C4、C3、
C2、D1、D4、
C1
I/O0～I/O6
入力／出力 0～入力／出力 6。これらのピンは、DAC、ADC、または汎用のデジタル入力または出力として
独立に設定することができます。各ピンの機能は、I/Ox ピン設定レジスタから指定されます (表 13 と表 14
参照)。
D3
VREF
リファレンス電圧入力／出力。内蔵リファレンス電圧をイネーブルすると、2.5 V のリファレンス電圧がこ
のピンに出力されます。 AD5592R-1 の規定性能を実現するためには、VREF ピンと GND との間に 0.1 µF のコ
ンデンサを接続することが推奨されます。 内蔵リファレンス電圧をディスエーブル場合は、外付けリファレ
ンス電圧をこのピンに入力する必要があります。外付けリファレンスの電圧範囲は 1 V～VDD です。
D2
SDO
シリアル・データ出力。ロジック出力。ADC の変換結果、レジスタ読み出し、温度センサー情報が、シリ
アル・データ・ストリームとしてこのピンから出力されます。ビットは、 SCLK 入力の立上がりエッジで出
力されます。MSB は、SYNCの立下がりエッジで SDO ピンに出力されます。SCLK はハイまたはローにアイ
ドルできるため、次のビットは、SYNCがロー・レベルのときの SCLK 立下がりエッジに続く、SCLK の最
初の立上がりエッジで出力されます (図 4 参照)。
B2
I/O7
入力／出力 7。このピンは、DAC、ADC、または汎用のデジタル入力または出力に設定することができま
す。このピンの機能は、I/Ox ピン設定レジスタから指定されます (表 13 と表 14 参照)。また、I/O7 は ADC 変
換中を表示する BUSY 信号として設定することもできます (表 28 と表 29 参照)。
B1
GND
AD5592R-1 のすべての回路のグラウンド基準ポイント。
A1
SDI
シリアル・データ入力。ロジック入力。DAC とコントロール・レジスタに書込むデータはこのピンに入力
され、SCLK の立下がりエッジでレジスタに書き込まれます。
A2
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに書きこ
まれます。DAC への書き込みでは、データは最大 50 MHz のレートで転送することができます。 変換実行
または AD5592R-1 からのデータ読み出しでの SCLK の最大速度は 20 MHz です。
A3
VLOGIC
インターフェース電源。このピンの電圧範囲は 1.8 V～5.5 V。
A4
SYNC
同期ピン。アクティブ・ローの制御入力。 SYNC は入出力データに対するフレーム同期信号です。 SYNCが
ロー・レベルになると、データは次の 16 個のクロックの立下がりエッジで転送されます。
Rev. A
－ 13/40 －
AD5592R
データシート
代表的な性能特性
0.5
1.0
0.4
0.8
0.3
0.2
DNL (LSB)
INL (LSB)
0.6
0.4
0.2
0.1
0
–0.1
–0.2
–0.3
0
1000
2000
3000
4000
ADC CODE
–0.5
12506-102
0
0
3000
4000
ADC CODE
図 9.ADC INL、VDD = 5.5 V
図 12.ADC DNL、VDD = 2.7 V
0.5
35000
0.4
30000
NUMBER OF OCCURRENCES
0.3
0.2
DNL (LSB)
2000
1000
12506-105
–0.4
–0.2
0.1
0
–0.1
–0.2
–0.3
25000
VDD = 2.7V
SAMPLES = 60000
VIN = 1.5V
GAIN = 1
EXTERNAL
REFERENCE = 2.5V
20000
15000
10000
5000
–0.4
1000
2000
3000
4000
ADC CODE
0
2528
2530
ADC CODE
図 10.ADC DNL、VDD = 5.5 V
図 13.ADC コードのヒストグラム、VDD = 2.7 V
0.5
35000
0.4
30000
NUMBER OF OCCURRENCES
0.3
0.2
INL (LSB)
2529
12506-100
0
12506-103
–0.5
0.1
0
–0.1
–0.2
–0.3
VDD = 5.5V
SAMPLES = 60000
VIN = 1.5V
GAIN = 1
EXTERNALREFERENCE = 2.5V
25000
20000
15000
10000
5000
0
1000
2000
3000
ADC CODE
4000
0
12506-104
–0.5
2520
2522
2523
2524
2525
2526
ADC CODE
図 11.ADC INL、VDD = 2.7 V
Rev. A
2521
図 14.ADC コードのヒストグラム、VDD = 5.5 V
－ 14/40 －
12506-101
–0.4
AD5592R
データシート
1
4
0
2
GLITCH (nV-sec)
–1
–2
–3
–4
0
–2
–6
1k
10k
100k
1M
10M
100M
FREQUENCY (Hz)
–4
0
0.5
2.505
VOUT (V)
2.510
4095
0
–0.5
2.500
0
1024
2048
3072
4095
DAC CODE
2.490
–10
12506-130
–1.0
0
10
20
TIME (µs)
図 16.DAC INL
12506-115
2.495
図 19.DAC グリッチ (立上がり)
2.510
0.5
2.505
VOUT (V)
1.0
0
–0.5
2.500
2.495
0
1024
2048
DAC CODE
3072
4095
2.490
–10
12506-127
–1.0
0
10
TIME (µs)
図 17.DAC DNL
図 20.DAC グリッチ (立下がり)
－ 15/40 －
20
12506-116
INL (LSB)
3072
図 18.DAC 隣接コード・グリッチ
1.0
DNL (LSB)
2048
DAC CODE
図 15.ADC 乗算帯域幅
Rev. A
1024
12506-126
–5
12506-124
ADC MULTIPLYING BANDWIDTH (dB)
VDD = 3V, 5V
AD5592R
データシート
2.58
4.0
1/4 SCALE TO 3/4 SCALE
2.56
3.5
RL = 2kΩ
CL = 200pF
2.54
3.0
VOUT (V)
VOUT (V)
2.52
2.50
2.5
2.48
2.0
2.46
1.5
2.44
5
0
10
TIME (µs)
1.0
0
3.5
2.54
3.0
2.52
2.5
VOUT (V)
2.56
2.50
2.48
1.5
2.46
1.0
2.44
0.5
5
10
TIME (µs)
0
–5
0
5
10
15
図 25.様々な容量負荷での DAC セトリング・タイム
2.00
0
1/4 SCALE TO 3/4 SCALE
fS = 250kHz
fOUT = 999.45Hz
SNR = 81dB
THD = –77dB
SFDR = 77dB
SINAD = 74dB
–20
RL = 2kΩ
CL = 200pF
–40
VOUT (dBV)
1.50
VOUT (V)
0nF LOAD
10nF LOAD
22nF LOAD
47nF LOAD
TIME (µs)
図 22.DAC セトリング・タイム
(100 コード変化、立下がりエッジ)
1.75
5
4
2.0
12506-120
VOUT (V)
4.0
0
3
図 24.DAC セトリング・タイム
出力範囲 = 0 V～2×VREF
2.58
–5
2
TIME (µs)
図 21.DAC セトリング・タイム
(100 コード変化、立上がりエッジ)
2.42
–10
1
12506-121
–5
12506-119
2.42
–10
12506-132
3/4 SCALE TO 1/4 SCALE
1.25
–60
–80
1.00
–100
0.75
3/4 SCALE TO 1/4 SCALE
0
1
2
3
4
TIME (µs)
5
–140
0
10000
15000
20000
FREQUENCY (Hz)
図 23.DAC セトリング・タイム
出力範囲 = 0 V～VREF
Rev. A
5000
図 26.DAC 正弦波出力
出力範囲 = 0 V～2 × VREF、帯域幅 = 0 Hz～20 kHz
－ 16/40 －
12506-106
0.50
12506-131
–120
AD5592R
データシート
0
2500
FULL SCALE
3/4 SCALE
MIDSCALE
1/4 SCALE
ZERO SCALE
fS = 250kHz
fOUT = 999.45Hz
SNR = 80dB
THD = –67dB
SFDR = 67dB
SINAD = 65dB
–20
2000
NSD (nV/√Hz)
VOUT (dBV)
–40
–60
–80
1500
1000
–100
500
0
5000
10000
15000
20000
FREQUENCY (Hz)
0
10
12506-107
–140
1k
100
100k
10k
1M
FREQUENCY (Hz)
図 27.DAC 正弦波出力
出力範囲 = 0 V～VREF、帯域幅 = 0 Hz～20 kHz
12506-112
–120
図 30.DAC 出力ノイズ・スペクトル密度 (NSD)
5
200
4
OUTPUT VOLTAGE (V)
150
50
0
–50
3
FULL SCALE
2
3/4 SCALE
1/2 SCALE
1
–100
1/4 SCALE
–150
0
2
4
6
8
10
TIME (Seconds)
10
20
30
図 31.DAC 出力シンク／ソース能力
出力範囲 = 0 V～VREF
200
6
150
5
FULL SCALE
OUTPUT VOLTAGE (V)
100
VOUT (µV p-p)
0
LOAD CURRENT (mA)
図 28.DAC 1/f ノイズ、外付けリファレンス電圧
50
0
–50
3/4 SCALE
4
3
1/2 SCALE
2
1/4 SCALE
1
–100
ZERO SCALE
0
–150
0
2
4
6
8
TIME (Seconds)
10
–1
–30
12506-110
–200
–20
–10
0
10
20
LOAD CURRENT (mA)
図 32.DAC 出力シンク／ソース能力
出力範囲 = 0 V～2×VREF
図 29.DAC 1/f ノイズ、内蔵リファレンス電圧
Rev. A
–10
12506-133
–200
ZERO SCALE
–20
12506-109
0
–30
－ 17/40 －
30
12506-134
VOUT (µV p-p)
100
AD5592R
データシート
2.5005
20
15
2.5003
10
VREF (V)
VOUT (µV p-p)
5
0
2.5001
2.4999
–5
–10
2.4997
0
2
4
6
8
10
TIME (Seconds)
2.4995
2.7
12506-111
–20
図 33.内蔵リファレンス電圧 1/f ノイズ
1000
NSD (nV/√Hz)
800
600
400
1k
10k
100k
1M
FREQUENCY (Hz)
12506-113
200
100
図 34.リファレンス電圧ノイズ・スペクトル密度 (NSD)
Rev. A
3.3
3.6
3.9
4.2
VDD (V)
4.5
4.8
5.1
5.4
図 35.リファレンス・ライン・レギュレーション
1200
0
10
3.0
－ 18/40 －
12506-204
–15
AD5592R
データシート
用語
ADC の用語
積分非直線性(INL)
ADC 伝達関数の両端を結ぶ直線からの最大許容偏差です。伝達
関数の両端とは、ゼロスケール(最初のコード遷移より 1 LSB 下
のポイント)とフルスケール(最後のコード遷移より 1 LSB 上の
ポイント)を指します。
微分非直線性(DNL)
ADC の 2 つの隣接コード間における 1LSB 変化の測定値と理論
値の差です。
SINAD (dB) = 6.02N + 1.76
したがって、12 ビット・コンバータの場合、SINAD は 74 dB に
なります。
オフセット誤差
理論値(AGND + 1 LSB)と最初のコード変化((00...000)から
(00...001))に位置との差です。
全高調波歪み(THD)
THD は高調波の rms 値総和と基本波の比です。
AD5592R/AD5592R-1 の場合、次式で与えられます。
オフセット誤差マッチング
オフセット誤差マッチングは、任意の 2 つのチャンネル間のオ
フセット誤差の差です。
THD (dB) = 20× log
ゲイン誤差
オフセット誤差調整後の最後のコード変化((111...110)から
(111...111))と理論値(VREF - 1 LSB)との差です。
チャンネル間アイソレーション
チャンネル間アイソレーションは、チャンネル間でのクロスト
ークのレベルの大きさを表します。フルスケールの 5 kHz 正弦
波信号をすべての非選択 ADC 入力チャンネルに入力し、選択し
たチャンネルでこの信号の減衰を測定することにより規定しま
す。この仕様は、AD5592R/AD5592R-1 の全 ADC チャンネルで
のワーストケースです。
トラック・アンド・ホールド・アクイジション・タイム
トラック・アンド・ホールド・アンプは、 SYNCの立下がりエ
ッジでホールド・モードに入り、変換が完了すると、トラッ
ク・モードに戻ります。トラック・アンド・ホールド・アクイ
ジション時間は、加えられた入力信号(入力信号のステップ変
化)の±1 LSB 以内に出力が収まるために、トラック・アンド・
ホールド・アンプがトラック・モードに留まる必要のある最小
時間です。
Rev. A
信号対ノイズおよび歪み(SINAD)比
SINAD は、A/D コンバータ出力での信号対(ノイズ+歪み)比の測
定値です。信号は基本波の rms 振幅で表します。ノイズは 1/2
サンプリング周波数(fS/2)までのすべての非高調波の和で表しま
す(DC を除く)。この比はデジタル化処理の量子化レベル数に依
存し、レベル数が大きいほど、量子化ノイズは小さくなります。
正弦波を入力した場合の、理想的 N ビット・コンバータに対す
る SINAD の理論値は次式で表されます。
V22 + V32 + V42 + V52 + V6 2
V1
ここで、
V1 は基本波の rms 振幅。
V2、V3、V4、V5、V6 は、2 次～6 次の高調波の rms 振幅。
ピーク高調波またはスプリアス・ノイズ (SFDR)
高調波またはスプリアス・ノイズは、ADC 出力スペクトル内の
(DC を除いて fS/2 まで)基本波の次に大きい成分の rms 値対、基
本波 rms 値の比として定義されます。通常、この仕様の値はス
ペクトル内の最大の高調波により決定されますが、高調波がノ
イズ・フロアに埋めこまれている ADC の場合は、ノイズ・ピー
クにより決定されます。
－ 19/40 －
AD5592R
データシート
DAC の用語
デジタル・フィードスルー
デジタル・フィードスルーは、DAC 出力の更新が行われていな
いときに、DAC のデジタル入力から DAC のアナログ出力に注
入されるインパルス・ノイズを表します。nV-sec で規定され、
データ・バス上でのフルスケール・コード変化時、すなわち全
ビット 0 から全ビット 1 への変化、またはその逆の変化のとき
に測定されます。
相対精度または積分非直線性(INL)
DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関
数の上下両端を結ぶ直線からの最大偏差(LSB 数で表示)を表し
ます。INL(typ)対コードのプロットを図 16 に示します。
微分非直線性(DNL)
微分非直線性(DNL)は、隣接する 2 つのコードの間における測
定された変化と理論的な 1 LSB 変化との誤差です。最大±1 LSB
の微分非直線性の規定により、単調性が保証されます。この
DAC はデザインにより単調性を保証しています。代表的な
DNL 対コードについては図 17 を参照してください。
リファレンス・フィードスルー
DAC 出力に変化がない時の DAC 出力における信号振幅のリフ
ァレンス入力に対する比であり、dB で表されます。
ゼロ・コード誤差
ゼロ・コード誤差は、ゼロ・コード(0x000)を DAC レジスタに
ロードしたときの理論値と出力の誤差として測定されます。理
論的には、出力は 0 V です。ゼロ・コード誤差は AD5592R/
AD5592R-1 では常に正です。これは、DAC と出力アンプのオフ
セット誤差の組み合わせによって DAC 出力が 0 V より低くなる
ことができないためです。ゼロ・コード誤差は mV で表します。
ゲイン誤差
ゲイン誤差は DAC のスパン誤差を表します。理論 DAC 伝達特
性傾斜からの変位を表し、DAC 出力の%FSR で表示されます。
DC クロストーク
別の DAC の出力変化に起因する 1 つの DAC の出力レベルでの
DC 変化。1 つのミッドスケールに維持した DAC 出力をモニタ
しながら、別の DAC 上でのフルスケール出力変化(またはソフ
ト・パワーダウンとパワーアップ)を使って測定し、μV で表さ
れます。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負
荷電流変化がミッドスケールに設定された別の DAC へ与える影
響を表し、μV/mA で表わされます。
オフセット誤差ドリフト
オフセット誤差ドリフトは、温度変化によるオフセット誤差の
変化を表し、µV/°C で表されます。
ゲイン温度係数
ゲイン温度係数は、温度変化に対するゲイン誤差の変化を表し、
FSR/°C の ppm で表されます。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論値)の差を表し、mV で表示されます。この誤差は正
または負になります。
DC 電源除去比(PSRR)
PSRR は、電源電圧変化の DAC 出力に対する影響を表します。
PSRR は、DAC フルスケール出力での、VOUT 変化の VDD 変化に
対する比です。これは mV/V で測定されます。VREF を 2 V に維
持して、VDD を±10%変化させ測定します。
出力電圧セトリング・タイム
これは、1/4 フルスケール入力から 3/4 フルスケール入力への変
化に対して、DAC 出力が所定のレベルまでに安定するために要
する時間であり、SYNCの立上がりエッジから測定されます。
デジタルからアナログへのグリッチ・インパルス
デジタルからアナログへのグリッチ・インパルスは、DAC レジ
スタ内の入力コードが変化したときに、アナログ出力に混入す
るインパルス・ノイズを表します。通常、nV-sec で表すグリッ
チの面積として規定され、メジャーキャリー変化のコードでの、
デジタル入力コードが 1 LSB だけ変化したとき(0x7FF から
0x800)に測定されます。
Rev. A
ノイズ・スペクトル密度
ノイズ・スペクトル密度は、内部で発生するランダム・ノイズ
の大きさを表します。ランダム・ノイズは、スペクトル密度
(nV/√Hz)としてキャラクタライズされます。DAC にミッドスケ
ールを入力し、出力のノイズを測定して nV/√Hz で表します。
デジタル・クロストーク
1 つの DAC の入力レジスタにおけるフルスケール・コード変化
(全ビット 0 から全ビット 1 への変化、およびその逆変化)から、
ミッドスケール・レベルにある別の DAC の出力に混入したグリ
ッチ・インパルスを表し、スタンドアロン・モードで測定し、
nV-sec で表されます。
アナログ・クロストーク
DAC の出力変化に起因して、別の DAC 出力に混入するグリッ
チ・インパルスを表し、入力レジスタの 1 つにフルスケール・
コード変化(全ビット 0 から全ビット 1 への変化、およびその逆
変化)をロードして、次にソフトウェア LDAC を実行し ( 表 43
と表 44 参照)、デジタル・コードに変化のない別の DAC 出力を
モニタすることにより測定します。グリッチの面積は nV-sec で
表示します。
DAC 間クロストーク
デジタル・コードの変化とそれに続く DAC のアナログ出力変化
に起因して、別の DAC 出力に混入するグリッチ・インパルス。
書込コマンドと更新コマンドを使って、DAC の 1 つにフルスケ
ール・コード変化 (全ビット 0 から全ビット 1 への変化、および
その逆変化)をロードして、この間にミッドスケールにある別の
DAC 出力をモニタすることにより測定します。グリッチのエネ
ルギーは nV-sec で表示します。
乗算帯域幅
DAC 内のアンプは有限な帯域幅を持っています。マルチプライ
ング帯域幅はこれを表します。リファレンス上の正弦波 (DAC
にフルスケール・コードをロード)が、出力に現われます。乗算
帯域幅は、出力振幅が入力より 3 dB 小さくなる周波数で表しま
す。
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AD5592R
データシート
リファレンス電圧温度係数 (TC)
温度変化に対するリファレンス出力電圧の変化を意味し、リフ
ァレンス電圧 TC はボックス法を使って計算されます。この方
法では、与えられた温度範囲でのリファレンス出力の最大変化
として TC を定義し、次式のように ppm/°C で表わします。
ここで、
VREF(MAX) は全温度範囲で測定した最大リファレンス出力。
VREF(MIN) は全温度範囲で測定した最小リファレンス出力。
VREF(NOM)は公称リファレンス出力電圧 2.5 V。
Temp Range は規定の温度範囲(−40°C～+105°C)。
 V REF( MAX ) − V REF( MIN ) 
6
TC = 
 × 10
 V REF( NOM ) × Temp Range
Rev. A
－ 21/40 －
AD5592R
データシート
動作原理
AD5592R/AD5592R-1 は、8 チャンネルの選択可能なアナログお
よびデジタル入力／出力ポートです。AD5592R/AD5592R-1 は 8
本の入出力ピンを持っています。これらのピンは、12 ビット
DAC 出力チャンネル、12 ビット ADC 入力チャンネル、デジタ
ル入力ピン、またはデジタル出力ピンとして独立に設定するこ
とができます。
各ピンの機能は、ADC、DAC、または GPIO の設定レジスタを
設定することにより、指定されます。詳細については、
AD5592R/AD5592R-1 の設定のセクションと表 14 を参照してく
ださい。
抵抗ストリング
セグメント化抵抗ストリング DAC の簡略化した構造を図 37 に
示します。DAC レジスタにロードされるコードにより、出力バ
ッファに接続されたストリングのオンになるスイッチが決定さ
れます。
ストリングの各抵抗は同じ値 R を持つため、ストリング DAC
では単調性が保証されます。
R
DAC セクション
R
AD5592R/AD5592R-1 は 8 個の 12 ビット DAC を内蔵しています。
セグメント化したストリング DAC アーキテクチャを採用し、
出力バッファを内蔵しています。 図 36 に内部ブロック図を示
します。
R
TO OUTPUT
BUFFER
VREF
REF (+)
RESISTOR
STRING
OUTPUT
AMPLIFIER
GND
R
R
12506-012
REF (–)
I/Ox
12506-011
DAC REGISTER
図 36.DAC アーキテクチャの内部ブロック図
各 DAC チャンネルは、0 V～VREF または 0 V～2 × VREF の出力範
囲を設定するゲイン・ビットを共用しています。ゲイン・ビッ
トをすべてのチャンネルで共用しているため、チャンネルごと
に異なる出力範囲を設定することはできません。DAC の入力コ
ーディングはストレート・バイナリです。理論的な出力電圧は
次式で与えられます。
 D
VOUT = G × VREF × 
 2N




ここで、
D は DAC レジスタにロードされるバイナリ・コードの 10 進数
表示 (0～4095)。
出力範囲 V～VREF では G = 1、出力範囲 0 V～2 × VREF では G = 2。
N = 12。
Rev. A
図 37.簡略化した抵抗ストリング構造
出力バッファ
出力バッファ･アンプは、入出力レール to レール・バッファと
してデザインされています。バッファ出力は、2 nF の容量と 1
kΩ 抵抗の並列接続を駆動することができます。スルーレートは
1.25 V/µs であり、1/4 スケールから 3/4 スケールまでのセトリン
グ・タイムは 6 µs です。デフォルトでは、DAC 出力はデータが
入力レジスタに書込まれた直後に更新されます。必要に応じて、
LDAC レジスタを使って他の追加チャンネルへの書き込みまで
更新を待たせることができます。詳細については、リードバッ
クおよび LDAC モード・レジスタのセクションを参照してくだ
さい。
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AD5592R
データシート
ADC セクション
内蔵リファレンス
この単電源の 12 ビット ADC は、400 kSPS の変換スループッ
ト・レートを持っています。ADC の前には、選択した I/Ox ピ
ンを ADC へ接続するマルチプレクサがあります。次の選択チャ
ンネルへマルチプレクサを自動的に切り替えるシーケンサが内
蔵されています。ADC シーケンス・レジスタへの書き込みによ
り、変換チャンネルが選択されます。ADC シーケンス・レジス
タへの書き込みが完了すると、変換シーケンス内の最初のチャ
ンネルがトラック・モードになります。各チャンネルには、入
力信号に追従するため最小 500 ns が許容されています。ADC シ
ーケンス・レジスタに対する書き込みに続く最初の SYNC 立下
がりエッジで、シーケンス内の最初のチャンネルの変換が開始
されます。その次の SYNC 立下がりエッジで、シーケンス内の
2 番目のチャンネルの変換が開始され、さらに最初の ADC 変換
結果のシリアル・インターフェースへの出力も開始されます。
AD5592R/AD5592R-1 は、 2.5 V のリファレンス電圧を内蔵して
います。デフォルトで、このリファレンスはパワーダウンされ
ているため、パワーダウン・レジスタのビット D9 に 1 を書き込
んでイネーブルします (表 41 参照)。内蔵リファレンスをパワー
アップさせると、リファレンス電圧が VREF ピンに出力されるた
め、他の部品に対するリファレンス電源として使用することが
できます。内蔵リファレンスを使用する場合、内蔵リファレン
スを 100 nF のコンデンサを使って GND へデカップリングする
ことが推奨されます。内蔵リファレンス電圧をシステム内の他
の場所で使う前にバッファすることを強くお勧めします。リフ
ァレンスをパワーダウンさせた場合、VREF ピンに外付けリファ
レンスを接続する必要があります。AD5592R/AD5592R-1 に適す
る 外 付 け リ フ ァ レ ン ス 電 源 と し て は 、 AD780 、 AD1582 、
ADR431、REF193、ADR391 などがあります。
各変換には 2 µs を要し、次の変換を開始するには、前の変換が
完了していなければなりません。変換が必要でない場合は、単
に AD5592R/ AD5592R-1 への書き込みのみ行ってください。ま
た、I/O7 ピン は ADC 変換中を表示する BUSY 信号として設定
することができます。 変換中は、 BUSY はロー・レベルになり、
ADC 変換結果が読み出し可能になるとハイ・レベルになります。
ADC には、入力範囲 0 V～VREF または 0 V～2 × VREF を設定する
入力範囲選択ビット (汎用コントロール・レジスタのビット
D5 )があります。ただしすべての入力チャンネルは、同じ範囲
を共用します。ADC の出力コーディングはストレート・バイナ
リです。各 I/Ox ピンを個別に DAC 出力 および ADC 入力とし
て設定することができます。I/Ox ピンを 同時に DAC および
ADC として設定した場合、基本機能は DAC 出力機能になりま
す。このピンを選択して ADC 変換シーケンスに含めると、ピ
ンの DAC 出力電圧が AD 変換されて、シリアル・インターフェ
ースから読み出し可能になるため、 DAC 電圧をモニタすること
ができます。
GPIO セクション
GPIO 読み出し設定レジスタに書き込みを行って、8 本の各 I/Ox
ピンを汎用デジタル入力ピンとして設定することができます。
あるいは、GPIO 書き込み設定レジスタに書き込みを行って、デ
ジタル出力ピンに設定することができます。I/Ox ピンを出力に
設定した場合、GPIO 書き込みデータ・レジスタに書き込みを行
って、ピンをハイ・レベルまたはロー・レベルに設定すること
ができます。汎用出力のロジック・レベルは、VDD と GND を基
準とします。I/Ox ピンを入力に設定した場合、GPIO 読み出し
設定レジスタのビット D10 を設定してステータスを決めること
ができます (表 35 参照)。次の SPI 動作で GPIO ピンの状態がシ
リアル･データ出力ピンに出力されます。I/Ox ピンを出力に設定
した場合、そのピンを入力ピンにも設定して、実際の出力ピン
のステータスを読み出すことができます。入力に設定された
I/Ox ピンのステータスを読み出すと、入力ピンおよび出力ピン
として設定された I/Ox ピンのステータスも返されます。
Rev. A
RESET 機能
AD5592R/AD5592R-1 には、非同期の RESET ピンがあります。
通常動作では、RESETはハイ・レベルに固定します。 RESETの
立下がりエッジで、すべてのレジスタがデフォルト値にリセット
され、 I/Ox ピンにはデフォルト状態 (85 kΩ で GND へプルダウ
ン)が再設定されます。リセット機能の実行完了には最大 250 µs
要します。この間に新しいデータを AD5592R/AD5592R-1 へ書
き込まないでください。AD5592R/AD5592R-1 には RESET ピン
と同じ機能を実行するソフトウェア・リセットがあります。リ
セット・レジスタへ 0x5AC を書き込むと、リセット機能が起動
されます (表 42 参照)。
温度インジケータ
AD5592R/AD5592R-1 は温度インジケータを内蔵しています。こ
のインジケータを読み出して、チップ温度の推定値を取得する
ことができます。このため温度読み出しデータは、故障検出で
使うことができます。チップ温度の突然の上昇は、出力の短絡
などの故障状態を示します。ADC シーケンス・レジスタのビッ
ト D8 に 1 を設定すると、温度のリードバックが有効になりま
す (表 26 参照)。温度の変換結果は ADC シーケンスに追加され
ます。温度変換結果の収容アドレスは 0b1000 です。この変換結
果と DAC0 からのリードバックを混同しないように注意してく
ださい。温度変換では、ADC バッファのイネーブル時には 5 µs
を、バッファのディスエーブル時には 20 µs を、それぞれ要し
ます。温度は、次式で計算します。
Temperatur e (°C) = 25 +
ADC Code − 820
2.654
温度インジケータからの読み出しで ADC から返されるコードの
範囲は約 645～1035 で、これは温度−40°C～+105°C に対応しま
す。温度インジケータの精度は 3°C (typ)です。
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AD5592R
データシート
シリアル・インターフェース
AD5592R/AD5592R-1 は、シリアル・インターフェース (SYNC、
SCLK、SDI、SDO)を内蔵しています。これは、SPI 規格および
大部分の DSP と互換です。入力シフトレジスタは 16 ビット幅
です(表 11 参照)。MSB (D15)は、要求される書き込み機能のタイ
プを指定します。D15 が 0 のとき、データのコントロール・レ
ジスタへの書き込みが選択されます。続く D14～D11 で複数あ
るコントロール・レジスタのアドレスが選択されます。D10 と
D9 は予約済みビットで 0 としてください。D8～D0 は、選択さ
れたコントロール・レジスタへ書き込むデータです。D15 が 1
のときは、データが DAC チャンネルへ書込まれます (その指定
したチャンネルが DAC として設定されている場合)。D14～D12
は、選択される DAC のアドレスを指定します。D11～D0 は、選
択された DAC へロードされる 12 ビット・データで、D11 が
DAC データの MSB です。表 12 に、AD5592R/AD5592R-1 のコン
トロール・レジスタ・マップを示します。レジスタ・マップによ
り、各 I/Ox ピンの機能と動作を設定することができます。ADC
を選択してサンプリング・シーケンスに含めることができます。
DAC は、個別または同時に更新することができます (LDAC モ
ード動作 のセクション参照)。GPIO 設定値もレジスタ・マップ
を使って制御することができます。
パワーアップ時間
AD5592R/AD5592R-1 に電源を印加すると、パワーオン・リセッ
ト・ブロックがデバイスの設定を開始し、各レジスタにデフォ
ルト値をロードします。この設定プロセスには 250 µs を要しま
す。この間にレジスタに対する書き込みを行わないでください。
書き込みモード
図 4 に、AD5592R/ AD5592R-1 の読み出しと書き込みのタイミ
ングを示します。 SYNC ラインをロー・レベルにすると、書き
込みシーケンスが開始されます。SDI のデータは、SCLK の立下
がりエッジで 16 ビット・シフトレジスタに入力されます。16
番目の立下がりクロック・エッジの後で最後のデータ・ビット
が入力されます。SYNCをハイ・レベルに戻すと、指定した内容
が実行されます (DAC 入力レジスタ値の変更またはコントロー
ル・レジスタの変更)。次の書き込みの前に、 SYNC は少なくと
も 20 ns の間はハイ・レベルにする必要があります。消費電力を
小さくするためには、すべてのインターフェース・ピンは VDD
レールまたは VLOGIC レールの近くの電圧で動作させて、デジタ
ル入力バッファでの電力を小さくします。
読み出しモード
AD5592R/AD5592R-1 では、ADC とコントロール・レジスタよ
りシリアル・インターフェースを介してデータをリードバック
することができます。ADC 変換結果は、シーケンスの一部とし
て、またはシングル ADC 変換として、自動的にシリアル・イン
ターフェースへ出力されます。レジスタを読み出すときは、ま
ずリードバックの指示および LDAC モード・レジスタに書き込
みを行って、リードバックするレジスタを選択する必要があり
ます。選択されたレジスタの値は、SYNCの立下がりエッジの後
の、次の 16 個の SCLK クロックで出力されます。タイミング条
件 t10 (25 ns)があるため、読み出し動作時の SPI インターフェー
スの最大速度は 20 MHz 以下であることに注意してください。
（ 書 き 込 み は 、 最 大
50MHz で す ）
表 11.入力シフトレジスタのフォーマット
MSB
D15
LSB
D14
D13
D12
0
Control register address
1
DAC address
D11
D10
D9
0
0
D8
D7
D6
D5
D4
D3
D2
D1
Control register data
12-bit DAC data
表 12.コントロール・レジスタ・マップ
MSB
(D15)
0
0
0
0
0
0
0
0
Address
(D14 to D11)
0000
0001
0010
0011
0100
0101
0110
0111
Name
NOP
DAC readback
ADC sequence register
General-purpose control register
ADC pin configuration
DAC pin configuration
Pull-down configuration
Readback and LDAC mode
0
0
0
0
1000
1001
1010
1011
GPIO write configuration 1
GPIO write data
GPIO read configuration
Power-down/reference control
0
1100
GPIO open-drain configuration
0
0
0
1
1101
1110
1111
XXX 2
Three-state configuration
Reserved
Software reset
DAC write
Description
無動作
DAC リードバック動作を選択／イネーブルします。
シーケンス変換する ADC を選択します。
DAC および ADC コントロール・レジスタ
ADC 入力にするピンを選択します。
DAC 出力にするピンを選択します。
85 kΩ の抵抗で GND へプルダウンするピンを選択します。
ロード DAC (LDAC)機能の動作および／またはリードバックする設
定レジスタを選択します。
汎用デジタル出力にするピンを選択します。
汎用デジタル出力へデータを書き込みます。
汎用デジタル入力にするピンを選択します。
DAC をパワーダウンさせ、リファレンスをイネーブル／ディスエ
ーブルします。
汎用デジタル出力をオープン・ドレインまたはプッシュ／プルにす
るかを選択します。
スリー・ステートにするピンを選択します。
予約済み（使用しないでください）
AD5592R/AD5592R-1 をリセットします。
指定された DAC レジスタへ書き込みます。
1
このレジスタは、I/O7 をBUSY出力として設定するときにも使います。
2
D14～D11 は、DAC レジスタ・アドレスです(表 11 参照)。
Rev. A
－ 24/40 －
Default
Value
0x000
0x000
0x000
0x000
0x000
0x000
0x0FF
0x000
0x000
0x000
0x000
0x000
0x000
0x000
0x000
0x000
D0
AD5592R
データシート
びデジタル出力の両方として、それぞれ設定できることです。
I/Ox ピンを DAC および ADC 両方として設定すると、基本機能
は DAC 出力になり、ADC は同じピンの DAC から出力された電
圧を測定することができます。この機能により出力電圧をモニ
タして、短絡または過負荷状態を検出することができます。
AD5592R/AD5592R-1 の設定
一連の設定レジスタに書き込みを行って、AD5592R/AD5592R-1
の I/Ox ピンの動作を設定します。シリアル書き込みデータの
MSB が 0 のとき、コントロール・レジスタがアクセスされます
(表 11 参照)。AD5592R/AD5592R-1 のコントロール・レジスタ・
マップを表 12 に示します。パワーアップ時は、I/Ox ピンと
GND の間に 85 kΩ のプルダウン抵抗が接続された状態になって
います。
ピンを汎用のデジタル入力および出力両方に設定すると、基本
機能はデジタル出力ピンになります。この設定を使うと、GPIO
レジスタを読み出して出力ピンのステータスを知ることができま
す。 図 38 に、代表的な設定例を示します。ここでは、I/O0 と
I/O1 が ADC として、I/O2 と I/O3 が DAC として、I/O4 が汎用デ
ジタル出力ピンとして、I/O5 が汎用デジタル入力ピンとして、
I/O6 と I/O7 がスリー・ステートとして、それぞれ設定されていま
す。
AD5592R/AD5592R-1 の入力／出力チャンネルは、DAC 出力、
ADC 入力、デジタル出力、デジタル入力、スリー・ステートと
して動作するように設定するか、または 85 kΩ のプルダウン抵
抗で GND へ接続することができます。デジタル出力として設
定すると、I/Ox ピンにはプッシュ／プルまたはオープン・ドレ
インとして設定するオプションが加わります。入力／出力チャ
ンネルの設定は、該当する設定レジスタに対する書き込みによっ
て行います(表 13 と表 14 参照)。特定の機能を入力／出力チャン
ネルに割り当てるときは、該当するレジスタに書き込みを行い、
対応するビットに 1 を設定します。例えば、DAC 設定レジスタ
のビット D0 を 1 にすると、I/O0 が DAC として設定されます
(表 18 参照)。
また、汎用コントロール・レジスタには、ロック設定ビットの
ような、DAC と ADC に関係したその他の機能が含まれていま
す。ロック設定ビットを 1 にすると、ピン設定レジスタに対す
るすべての書き込みが無視されて、I/Ox ピン機能の変更が防止
されます。
AD5592R/ AD5592R-1 がアイドル状態のとき、すなわち ADC 変
換中でなく、レジスタのリードバックがないときに、I/Ox ピン
は何時でも再設定することができます。ただしロック設定ビット
は、 0 である必要があります。
複数の設定レジスタで入力／出力チャンネルに対するビットが
設定された場合は、入力／出力チャンネルは最後の書き込み動
作で指定された機能になります。この規則の例外は、I/Ox ピン
を DAC および ADC の両方とした時、またはデジタル入力およ
表 13.I/Ox ピン設定レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
D10
Register address
D9
D8
Reserved
D7
D6
D5
D4
D3
D2
D1
D0
IO7
IO6
IO5
IO4
IO3
IO2
IO1
IO0
表 14.I/Ox ピン設定レジスタのビット説明
Bit(s)
Bit Name
D15
MSB
Description
このビットに 0 を設定してください。
D14 to D11
Register address
アドレス指定するピン設定レジスタを選択します。
0100: ADC ピン設定。
0101: DAC ピン設定。
0110: プルダウン設定。(パワーアップ時のデフォルト状態)
1000: GPIO 書き込み設定。
1010: GPIO 読み出し設定。
1100: GPIO オープン・ドレイン設定。
1101: スリー・ステート設定。
D10 to D8
Reserved
D7 to D0
IO7 to IO0
予約済み。これらのビットに 0 を設定してください。
選択した I/Ox ピンのレジスタ機能をイネーブルします。
0:選択する機能なし。
1: 選択した I/Ox ピンにレジスタ機能を設定。
SYNC
CONFIGURE
I/O0 AND I/O1 AS ADCS
CONFIGURE
I/O2 AND I/O3 AS DACS
SDI
0b0010 0000 0000 00 11
0b0010 1000 0000 1100
SDI
SYNC
SDI
CONFIGURE
I/O4 AS GPO
CONFIGURE
I/O5 AS GPI
0b0101 0100 0010 0000
0b0100 0000 0001 0000
CONFIGURE I/O6 AND I/O7
AS THREE-STATE PINS
12506-205
SYNC
0b0110 1000 1100 0000
図 38.代表的な設定例
Rev. A
－ 25/40 －
AD5592R
データシート
ャージ機能もイネーブル／ディスエーブルします (詳細について
は、ADC セクションを参照してください)。このレジスタは、
I/Ox ピン設定をロックして偶発的な変更を防止するときにも使
用することができます。ビット D7 に 1 を設定すると、設定レ
ジスタへの書き込みが無視されます。
汎用コントロール・レジスタ
汎用コントロール・レジスタは、DAC、ADC、I/Ox の各ピン設
定に関係する機能をイネーブル／ディスエーブルします (表 15 と
表 16 参照)。汎用コントロール・レジスタは、DAC と ADC のゲ
インを設定します。ビット D5 は ADC の入力レンジを、ビット
D4 は DAC の出力レンジを、それぞれ設定します。
また、汎用コントロール・レジスタは、ADC バッファとプリチ
表 15.汎用コントロール・レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
Register address
D10
D9
D8
D7
D6
D5
D4
Reserved
ADC buffer
precharge
ADC buffer
enable
Lock
All
DACs
ADC
range
DAC
range
D3
D2
D1
D0
Reserved
表 16.汎用コントロール・レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b0011 を設定してください。
D10
Reserved
予約済み。このビットに 0 を設定してください。
D9
ADC buffer precharge
ADC バッファのプリチャージ。
0: ADC のプリチャージに ADC バッファを使用しません (デフォルト)。
1: ADC のプリチャージに ADC バッファを使用します。
D8
ADC buffer enable
ADC バッファのイネーブル。
0: ADC バッファをディスエーブルします (デフォルト)。
1: ADC バッファをイネーブルします。
D7
Lock
ロックの設定。
0: I/Ox ピン設定レジスタ値を変更できます (デフォルト)。
1: I/Ox ピン設定レジスタ値を変更できません。
D6
All DACs
すべての DAC の書込。
0: 以後の DAC 書き込みで、DAC アドレス・ビットで書込む DAC を指定します (デフォルト)。
1: 以後の DAC 書き込みで、DAC アドレス・ビットが無視され、DAC として設定されたすべてのチャ
ンネルが同じデータで更新されます。
D5
ADC range
ADC 入力範囲の選択。
0: ADC ゲイン = 0 V～VREF (デフォルト)。
1: ADC ゲイン = 0 V～2 × VREF。
D4
DAC range
DAC 出力範囲の選択。
0: DAC 出力範囲 = 0 V～VREF (デフォルト)。
1: DAC 出力範囲 = 0 V～2 × VREF。
D3 to D0
Rev. A
Reserved
予約済み。これらのビットに 0 を設定してください。
－ 26/40 －
AD5592R
データシート
DAC 書き込み動作
LDAC モード動作
ピンを DAC として設定するときは、DAC ピン設定レジスタの
該当するビットに 1 を設定します (表 17 と表 18 参照)。例えば、
ビット 0 に 1 をセットすると、I/O0 が DAC 出力としてイネーブ
ルされます。シリアル書き込みの MSB (D15)が 1 のとき、ワー
ド内のデータが DAC へ書込まれます。 D14、D13、D12 は、デ
ータ書き込みを指定する DAC のアドレスを示し、D11～D0 は、
DAC へ書込む 12 ビットのデータを格納します(表 19 と 表 20 参
照)。データは、選択された DAC の入力レジスタへ書込まれま
す。入力レジスタに書込まれたデータは、必要に応じて、自動
的に DAC レジスタへコピーされます。方法は、LDAC モード・
レジスタの設定値に基づき、データが DAC レジスタへ転送さ
れます (表 43 と表 44)。
LDAC モード・ビット (D1 と D0) がそれぞれ 00 のとき、新しい
データは入力レジスタから DAC レジスタへ自動的に転送され
て、アナログ出力が更新されます。LDAC モード・ビットが 01
のときは、データは入力レジスタに留まります。この LDAC モ
ードを使うと、アナログ出力に変化を与えることなく入力レジ
スタのみへ書込むことができます。入力レジスタに所望の値を
ロードした後に、LDAC モード・ビットに 10 を設定すると、そ
のタイミングで入力レジスタ値が DAC レジスタに転送されて、
アナログ出力が同時に更新されます。次に、前の設定が 01 であ
るとして、LDAC モード・ビットを 01 に戻します (表 43 と表
44 参照)。LDAC レジスタについては、37 頁をご覧ください。
表 17.DAC ピン設定レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
D10
Register address
D9
D8
Reserved
D7
D6
D5
D4
D3
D2
D1
D0
DAC7
DAC6
DAC5
DAC4
DAC3
DAC2
DAC1
DAC0
表 18.DAC ピン設定レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b0101 を設定してください。
D10 to D8
Reserved
予約済み。これらのビットに 0 を設定してください。
D7 to D0
DAC7 to DAC0
I/Ox ピンを DAC 出力として選択します。
1: I/Ox を DAC 出力とします。
0: I/Ox 機能はピン設定レジスタから指定されます (デフォルト)。
表 19.DAC 書き込みレジスタ
MSB
D15
LSB
D14
1
D13
D12
D11 (MSB)
D10
D9
D8
DAC address
D7
D6
D5
D4
D3
D2
D1
D0
12-bit DAC data
表 20.DAC データ・レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D12
DAC address
ビット D14～ビット D12 で、D11～D0 のデータをロードする DAC レジスタを選択します。
000: DAC0
001: DAC1
010: DAC2
011: DAC3
100: DAC4
101: DAC5
110: DAC6
111: DAC7
D11 to D0
Rev. A
12-bit DAC data
12 ビットの DAC データ。
－ 27/40 －
AD5592R
データシート
ク機能をイネーブルし、必要とされる DAC レジスタを選択しま
す。これは、DAC リードバック・レジスタへ書き込みを行って
実行されます (表 21 と表 22 参照)。D4 ビットと D3 ビットに 1
を設定して、リードバック機能をイネーブルします。D2～D0
ビットは、必要とされる DAC データを選択します。DAC デー
タは、後続の SPI 動作で AD5592R/ AD5592R-1 から出力されま
す。図 39 に、I/O3 を設定して、 DAC をミッドスケールに設定
した例を示します。次に入力データがリードバックされます。
D14～D12 はリードバックされる DAC レジスタのアドレスで、
D15 は 1 です。
DAC リードバック
各 DAC の入力レジスタ値は、SPI インターフェースを介してリ
ードバックすることができます。 DAC レジスタ値のリードバ
ックは、LDAC レジスタ書き込みの前にデータが正しく受信さ
れたことの確認のため、または DAC へ直前にロードされた値の
チェックのために使用することができます。実行中の ADC 変
換シーケンスがないときにのみ DAC からデータをリードバック
することができます。
DAC 入力レジスタをリードバックするときは、先ずリードバッ
表 21.DAC リードバック・レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
D10
D9
Register address
D8
D7
D6
D5
Reserved
D4
D3
Enable DAC readback
表 22.DAC リードバック・レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b0001 を設定してください。
D10 to D5
Reserved
予約済み。これらのビットに 0 を設定してください。
D4 and D3
Enable DAC readback
DAC 入力レジスタのリードバックのイネーブル。
11: リードバックをイネーブル。
00: リードバックをディスエーブル (デフォルト)。
D2 to D0
DAC channel
DAC チャンネルを選択。
000: DAC0
001: DAC1
…
110: DAC6
111: DAC7
SYNC
SDI
SYNC
SDI
SET I/O3 (DAC) TO
MIDSCALE
0b1011 1000 0000 0000
SELECT I/O3 (DAC)
FOR READBACK
0b0000 1000 0001 10 11
NOP
0b0000 0000 0000 0000
I/O3 (DAC) DATA
12506-206
D15 = 1
D14 TO D12 = DAC ADDRESS
D11 TO D0 = DAC DATA
図 39.DAC リードバック動作
Rev. A
－ 28/40 －
D2
D1
DAC channel
D0
AD5592R
データシート
ル・レジスタ内のすべての選択されたチャンネルを変換すると、
REP ビットがセットされている場合、ADC は最初のチャンネル
に戻りシーケンスを繰り返します。REP ビットがクリアされてい
る場合は、ADC 出力はスリー・ステートになります。図 40～図
43 に、代表的な ADC 動作モードを示します。I/O7 を BUSY 出力
ピンとして設定して、変換が完了し結果が使用可能であること
を表示することができます。変換中 BUSY はロー・レベルにな
り、変換結果が使用可能になると、ハイ・レベルになります。
変換結果は、次のリード／ライト動作で SDO ピンから出力され
ます。AD 変換の場合、D15 は 0 を、D14～D12 は ADC アドレ
スを、D11～D0 は 12 ビット変換結果を、それぞれ格納します
(表 27 参照)。
ADC 動作
I/Ox ピンを ADC 入力とするときは、ADC ピン設定レジスタの
該当するビットに 1 を設定します (表 23 と表 24 参照)。例えば、
ビット 0 に 1 をセットすると、I/O0 が ADC 入力としてイネーブ
ルされます。AD5592R/AD5592R-1 の ADC チャンネルは、従来
型のマルチチャンネル ADC として動作します。この場合、変換
データのシリアル転送サイクルで次の変換チャンネルを選択し
ます。ADC シーケンス・レジスタに書き込みを行うと (表 25 と
表 26 参照)、シーケンスに含める ADC チャンネルが順次選択さ
れ、REP ビットでシーケンスの繰り返しの有無が指定されま
す。 SYNC 信号を使って、SDI ピン上のコンバータへの書き込
みデータをフレーム化します。ADC シーケンス・レジスタに対
する最初の書き込みサイクルで SDO ピンに現れるデータは無効
です。シーケンス・レジスタに書き込みが行われると、ADC は
シーケンス内の最初のチャンネルのトラック（アナログ信号へ
の追従）を開始します。トラッキングには 500 ns を要します。
この間は変換を開始させないでください。次の SYNC 立下がり
エッジで、選択されたチャンネルの変換が開始されます。後続の
次の SYNC 立下がりエッジにより ADC 変換結果の出力を開始し、
次の変換も開始します。この ADC は 1 サイクルの遅延で動作す
るため、各変換に対応する変換結果は、変換が開始されたサイ
クルから 1 シリアル読み出しサイクル遅れて得られます。
ADC シーケンスの変更
動作中の変換シーケンスを停止させた後に、ADC シーケンスに
含まれるチャンネルを変更することができます (図 44 参照)。
ADC シーケンス・レジスタの REP、TEMP、ADC7～ADC0 の各
ビットを 0 にクリアすると、ADC 変換シーケンスが停止します。
また、シーケンスを停止させるコマンドを書込んだときも、
ADC 変換が停止します。この変換は、新しいシーケンスを
ADC シーケンス・レジスタに書込む前に終了する必要がありま
す。現在のシーケンスを終了させる書き込みの開始と、新しい
シーケンスを選択する書き込みの開始との間に最小 2 µs を確保
してください。新しいシーケンスを選択した後、ADC トラック
時間 500 ns を確保した後に次の変換を開始してください。
ADC シーケンス・レジスタで複数のチャンネルを選択すると、
ADC は選択されたすべてのチャンネルを連続する SYNC の立下
がりエッジで昇順にシーケンシャルに変換します。コントロー
表 23.ADC ピン設定レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
D10
Register address
D9
Reserved
D8
D7
D6
D5
D4
ADC7
ADC6
ADC5
ADC4
表 24.ADC ピン設定レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b0100 を設定してください。
D10 to D8
Reserved
予約済み。これらのビットに 0 を設定してください。
D7 to D0
ADC7 to ADC0
I/Ox ピンを ADC 入力として選択。
1: I/Ox を ADC 入力とします。
0: I/Ox 機能はピン設定レジスタから指定されます (デフォルト)。
Rev. A
－ 29/40 －
D3
ADC3
D2
ADC2
D1
ADC1
D0
ADC0
AD5592R
データシート
表 25.ADC シーケンス・レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
Register address
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Reserved
REP
TEMP
ADC7
ADC6
ADC5
ADC4
ADC3
ADC2
ADC1
ADC0
表 26.ADC シーケンス・レジスタのビット説明
Bit(s)
Bit Name
D15
MSB
Description
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b0010 を設定してください。
D10
Reserved
予約済み。これらのビットに 0 を設定してください。
D9
REP
ADC シーケンスの繰り返し。
0: シーケンス繰り返しをディスエーブル (デフォルト)。
1: シーケンス繰り返しをイネーブル。
D8
温度インジケータを ADC シーケンスに含めます。
TEMP
0: 温度インジケータのリードバックをディスエーブル (デフォルト)。
1: 温度インジケータのリードバックをイネーブル。
D7 to D0
ADC チャンネルを変換シーケンスに含めます。
ADC7 to ADC0
0: 選択した ADC チャンネルを変換シーケンスに含めません。
1: 選択した ADC チャンネルを変換シーケンスに含めます。
表 27.ADC 変換結果
MSB
D15
LSB
D14
D12
D11
D10
D9
D8
D7
D6
ADC address1
0
1
D13
D5
D4
D3
D2
D1
D0
12-bit ADC result
ADC アドレスは、 000 = ADC0 … 111 = ADC7 です。
CONVERSION
STARTS ON
CHANNEL 1
SYNC
1
12
1
16
16
1
16
1
16
SCLK
DATA WRITTEN TO SEQUENCE
REGISTER CHANNEL 1 SELECTED
INVALID DATA
SDO
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
12506-207
SDI
CONVERSION RESULT
FOR CHANNEL 1
INVALID DATA
図 40.シングル・チャンネル ADC 変換シーケンス、繰り返しなし
NEW CONVERSION
STARTS ON
CHANNEL 1
CONVERSION
STARTS ON
CHANNEL 1
SYNC
1
12
16
1
16
1
16
16
1
SCLK
SDO
DATA WRITTEN TO SEQUENCE
REGISTER CHANNEL 1 SELECTED
INVALID DATA
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
CONVERSION RESULT
FOR CHANNEL 1
INVALID DATA
図 41.シングル・チャンネル、繰り返しあり、ADC 変換シーケンス
Rev. A
－ 30/40 －
NOP, DAC, OR CONTROL
REGISTER WRITE
NEW CONVERSION RESULT
FOR CHANNEL 1
12506-208
SDI
AD5592R
データシート
CONVERSION
STARTS ON
CHANNEL 1
CONVERSION
STARTS ON CHANNEL 2
SYNC
1
12
16
1
16
1
16
SCLK
SDI
WRITE TO SEQUENCE
REGISTER CH 1 AND CH 2 SELECTED
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
INVALID DATA
INVALID DATA
CONVERSION RESULT
FOR CHANNEL 1
SDO
SYNC
1
16
1
16
SCLK
NOP, DAC, OR CONTROL
REGISTER WRITE
12506-209
NOP, DAC, OR CONTROL
REGISTER WRITE
SDI
CONVERSION RESULT
FOR CHANNEL 2
SDO
図 42.マルチチャンネル ADC 変換シーケンス、繰り返しなし
CONVERSION
STARTS ON
CHANNEL 1
CONVERSION
STARTS ON CHANNEL 2
SYNC
1
12
16
1
16
1
16
SCLK
SDI
WRITE TO SEQUENCE
REGISTER CH 1 AND CH 2 SELECTED
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
INVALID DATA
INVALID DATA
CONVERSION RESULT
FOR CHANNEL 1
SDO
NEW CONVERSION
STARTS ON
CHANNEL 1
SYNC
1
16
1
16
SDI
SDO
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
CONVERSION RESULT
FOR CHANNEL 2
NEW CONVERSION RESULT
FOR CHANNEL 1
図 43.マルチチャンネル、繰り返しあり、ADC 変換シーケンス
Rev. A
－ 31/40 －
12506-210
SCLK
AD5592R
データシート
CONVERSION
STARTS ON CHANNE L 2
CONVERSION
STARTS ON
CHANNE L 1
SYNC
1
12
16
1
16
1
16
SCLK
SDI
WRITE TO SEQUENCE
REGISTER CH 1 AND CH 2 SELECTED
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
INVALID DATA
INVALID DATA
CONVERSION RESULT
FOR CHANNEL 1
SDO
CONVERSION
STARTS ON
CHANNEL 1
CONVERSION
STARTS ON
CHANNEL 2
CONVERSION
STARTS ON
CHANNEL 1
SYNC
1
12
16
1
16
1
16
SCLK
SDI
SDO
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
WRITE TO SEQUENCE
REGISTER TO END SEQUENCE
CONVERSION RESULT
FOR CHANNEL 2
CONVERSION RESULT
FOR CHANNEL 1
CONVERSION RESULT
FOR CHANNEL 2
CONVERSION
STARTS ON
CHANNEL 4
CONVERSION
STARTS ON
CHANNEL 5
SYNC
1
12
16
1
16
1
16
SCLK
WRITE TO SEQUENCE
REGISTER CH 4 AND CH 5 SELECTED
SDI
SDO
INVALID DATA
CONVERSION
STARTS ON
CHANNEL 4
NOP, DAC OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
INVALID DATA
CONVERSION RESULT
FOR CHANNEL 4
CONVERSION
STARTS ON
CHANNEL 5
SYNC
1
16
1
1
16
16
SDI
SDO
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
NOP, DAC, OR CONTROL
REGISTER WRITE
CONVERSION RESULT
FOR CHANNEL 5
CONVERSION RESULT
FOR CHANNEL 4
CONVERSION RESULT
FOR CHANNEL 5
12506-211
SCLK
図 44.マルチチャンネルの変更、繰り返しあり、ADC 変換シーケンス
SYNC
SDI
SET I/O4 TO I/O7
AS INPUTS
0b0101 0000 1111 0000
SELECT THE GPIO INPUT
REGISTER FOR READBACK
0b0101 0100 1111 0000
0b0101 0100 0011 0000
I/O7 to I/O4 PINS STATES
SDO
DAC WRITE
SET I/O3 TO MIDSCALE
SDI
0b1011 1000 0000 0000
SDO
I/O5 AND I/04 PINS STATES
12506-212
SYNC
SELECT THE GPIO INPUT
REGISTER FOR READBACK
図 45.汎用入力ピンの設定と読み出し
Rev. A
－ 32/40 －
AD5592R
データシート
にすることでで、他のピン出力をプルダウンさせることができ
ます。複数のピンを使ってアラームまたは割込みピンをトリガ
させる場合、この方法は広く使われています。（ワイヤード
OR 接続）
GPIO 動作
AD5592R/AD5592R-1 の各 I/Ox ピンは、汎用のデジタル入力ま
たはデジタル出力ピンとして動作することができます。ピン機
能は、GPIO 読み出し設定レジスタおよび GPIO 書き込み設定レ
ジスタの該当するビットへ書き込みを行って指定します。
I/Ox ピンの状態を変更するときは、GPIO 書き込みデータ・レジ
スタへの書き込みが必要です。ビットに 1 を設定すると、選択さ
れた出力にロジック 1 が得られます。ビットに 0 を設定すると、
選択された出力にロジック 0 が得られます。
ピンをデジタル出力として設定
ピンを汎用デジタル出力として設定するときは、GPIO 書き込み
設定レジスタの該当するビットに 1 を設定します (表 28 と表 29
参照)。例えば、ビット 0 に 1 をセットすると、I/O0 が汎用出力
としてイネーブルされます。出力ピンの状態は、GPIO 書き込み
データ・レジスタのビットをセットまたはクリアして制御しま
す (表 32 参照)。出力として設定されていないロケーションへ書
込むと、そのデータ・ビットは無視されます。
ピンを入力として設定
デジタル出力は、プッシュ／プル出力またはオープン・ドレイ
ン出力として個別に設定することができます。プッシュ／プル
設定の場合、GPIO 書き込みデータ・レジスタ内のデータの指示
に基づき、出力は VDD または GND に駆動されます。 ピンをオ
ープン・ドレイン出力として設定するときは、GPIO オープン・
ドレイン設定レジスタの該当するビットに 1 を設定します (表
30 と表 31 参照)。オープン・ドレイン設定の場合、GPIO 書き込
みデータ・レジスタのデータ・ビットがそのピンをロー・レベ
ル設定すると、出力は GND へ駆動されます。ピンがハイ・レ
ベルに設定されると、出力は駆動されないため、外付け抵抗で
ハイ・レベルにプルアップする必要があります。オープン・ド
レイン設定では、複数の出力ピンを相互接続することができま
す。相互接続したすべてのピンが通常ハイ・レベルである場合、
オープン・ドレイン設定を使うと、 1 本のピンをロー・レベル
ピンを汎用デジタル入力として設定するときは、GPIO 読み出し
設定レジスタの該当するビットに 1 を設定します (表 34 と表 35
参照)。例えば、ビット 0 に 1 をセットすると、I/O0 が汎用入力
としてイネーブルされます。汎用デジタル入力の状態を読み出
すときは、GPIO 読み出しおよび設定レジスタへ書き込みを行い
ビット D10 に 1 を設定し、さらに汎用デジタル入力ピンに対応
する任意のビット D7～ビット D0 にも 1 を設定します。それに
続く SPI 読み出し動作が、汎用デジタル入力として設定された
ピンの状態を出力します。図 45 に、I/O4～I/O7 を汎用入力に設
定した例を示します。I/O3 は DAC 出力とします。I/O7～I/O4 の
ステータスを読出すときは、ビット D10 とビット D7～ビット
D4 に 1 を設定します。 I/O5 と I/O4 のステータスを読出すとき
は、ビット D10、ビット D5、ビット D4 だけに 1 を設定します。
I/O7 と I/O6 のステータスは読出されず、ビット D7 とビット D6
は 0 として読み出しされます。図 45 には、汎用ピンのステータ
スの読み出し時に、他の動作を含めることができることを示す
DAC への書き込みも示してあります。
表 28.GPIO 書き込み設定レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
Register address
D10
D9
Reserved
D8
D7
D6
D5
D4
D3
D2
D1
D0
Enable BUSY
GPIO7
GPIO6
GPIO5
GPIO4
GPIO3
GPIO2
GPIO1
GPIO0
表 29.GPIO 書き込み設定レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b1000 を設定してください。
D10 to D9
Reserved
予約済み。このビットに 0 を設定してください。
D8
Enable BUSY
I/O7 ピンを BUSYとしてイネーブルします。
0: ピン I/O7 を BUSYとして設定しない。
1: ピン I/O7 を BUSYとして設定します。D7 にも 1 を設定して、I/O7 ピンを出力としてイネーブルする必要
があります。
D7 to D0
GPIO7 to GPIO0
I/Ox ピンを GPIO 出力として選択します。
1: I/Ox を汎用出力ピンとします。
0: I/Ox 機能はピン設定レジスタから指定されます (デフォルト)。
Rev. A
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AD5592R
データシート
表 30.GPIO オープン・ドレイン設定レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
D10
Register address
D9
D8
Reserved
D7
D6
D5
D4
D3
D2
D1
D0
Open
Drain 7
Open
Drain 6
Open
Drain 5
Open
Drain 4
Open
Drain 3
Open
Drain 2
Open
Drain 1
Open
Drain 0
表 31.GPIO オープン・ドレイン設定レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b1000 を設定してください。
D10 to D8
Reserved
予約済み。これらのビットに 0 を設定してください。
D7 to D0
Open Drain 7 to Open Drain 0
出力ピンをオープン・ドレインとして設定します。このピンは、デジタル出力ピンとしても設定
する必要があります。表 29 を参照してください。
1: I/Ox をオープン・ドレイン出力ピンとします。
0: I/Ox をプッシュ／プル出力ピンとします (デフォルト)。
表 32.GPIO 書き込みデータ・レジスタ
MSB
LSB
D15
D14
0
D13
D12
D11
D10
Register address
D9
D8
Reserved
D7
D6
D5
D4
D3
D2
D1
D0
GPIO7
GPIO6
GPIO5
GPIO4
GPIO3
GPIO2
GPIO1
GPIO0
表 33.GPIO 書き込みデータ・レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b1001 を設定してください。
D10 to D8
Reserved
予約済み。これらのビットに 0 を設定してください。
D7 to D0
GPIO7 to GPIO0
出力ピンの状態を設定します。
1: I/Ox をロジック 1 にします。
0: I/Ox をロジック 0 にします。
表 34.GPIO 読み出し設定レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
Register address
D10
Enable readback
D9
D8
Reserved
D7
D6
D5
D4
D3
D2
D1
D0
GPIO7
GPIO6
GPIO5
GPIO4
GPIO3
GPIO2
GPIO1
GPIO0
表 35.GPIO 読み出し設定レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b1010 を設定してください。
D10
Enable readback
GPIO のリードバックをイネーブルします。
1: 次の SPI 動作で GPIO ピンの状態を出力します。
0: ビット D7～ビット D0 で、汎用入力として設定するピンを指定します。
D9 to D8
Reserved
予約済み。これらのビットに 0 を設定してください。
D7 to D0
GPIO7 to GPIO0
I/Ox ピンを GPIO 入力として設定します。
1: I/Ox を汎用入力ピンとします。
0: I/Ox 機能はピン設定レジスタから指定されます (デフォルト)。
Rev. A
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AD5592R
データシート
スリーステート・ピン
85 KΩ プルダウン抵抗ピン
スリー・ステート設定レジスタに書き込みを行って、I/Ox ピン
をスリー・ステート（ハイ･インピーダンス状態）に設定するこ
とができます(表 36 と表 37 参照)。
プルダウン設定レジスタの該当するビットを設定すると、I/Ox
ピンをプルダウン抵抗 (85 kΩ) を介して GND へ接続することが
できます (表 38 と表 39 参照)。
表 36.スリーステート設定レジスタ
MSB
LSB
D15
D14
0
D13
D12
D11
D10
Register address
D9
D8
Reserved
D7
D6
D5
D4
TSO7
TSO6
TSO5
TSO4
D3
D2
TSO3
D1
TSO2
TSO1
D0
TSO
表 37.スリーステート設定レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b0110 を設定してください。
D10 to D8
Reserved
予約済み。これらのビットに 0 を設定してください。
D7 to D0
TSO7 to TSO0
I/Ox ピンをスリー・ステート出力に設定します。
1: I/Ox をスリー・ステート出力ピンとします。
0: I/Ox 機能はピン設定レジスタから指定されます (デフォルト)。
表 38.プルダウン設定レジスタ
MSB
D15
LSB
D14
0
D13
D12
D11
Register address
D10
D9
Reserved
D8
D7
D6
D5
D4
D3
D2
D1
D0
Pull
Down 7
Pull
Down 6
Pull
Down 5
Pull
Down 4
Pull
Down 3
Pull
Down 2
Pull
Down 1
Pull
Down 0
表 39.プルダウン設定レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b1101 を設定してください。
D10 to D8
Reserved
予約済み。これらのビットに 0 を設定してください。
D7 to D0
Pull Down 7 to Pull Down 0
I/Ox ピンを弱いプルダウン出力に設定します。
1: I/Ox を 85 kΩ のプルダウン抵抗を介して GND へ接続します。
0: I/Ox 機能はピン設定レジスタから指定されます (デフォルト)。
Rev. A
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AD5592R
データシート
パワーダウン・モード
AD5592R/AD5592R-1 には、不要な機能がある場合に消費電力を
削減するための消費電力設定レジスタがあります。 このパワー
ダウン・レジスタを使うと、DAC として設定されたチャンネル
を個別にパワーダウン状態にすることができます。パワーダウ
ン状態では、DAC 出力がスリー・ステートになります。DAC
チャンネルが通常モードに戻ると、DAC 出力は前の値に戻りま
す。デフォルトで、内蔵リファレンスとそのバッファはパワー
ダウンしているため、パワーダウン・レジスタの EN_REF ビッ
トを設定してイネーブルします。そうすると、内蔵リファレン
ス電圧は VREF ピンへ出力されます。
ADC には専用のパワーダウン機能がありませんが、 ADC とし
て選択された I/Ox ピンがない場合には、ADC は自動的にパワー
ダウンします。PD_ALL ビットは、すべての DAC、リファレン
スとそのバッファ、ADC を同時にパワーダウンさせます。表 40
と表 41 に、パワーダウン・レジスタを示します。
表 40.パワーダウン／リファレンス・コントロール・レジスタ
MSB
D15
LSB
D14
0
D13
D12
Register address
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
PD_ALL
EN_REF
Reserved
PD7
PD6
PD5
PD4
PD3
PD2
PD1
PD0
表 41.パワーダウン／リファレンス・コントロール・レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b1011 を設定してください。
D10
PD_ALL
DAC と内蔵リファレンス電圧をパワーダウンさせます。
0: リファレンス電圧と DAC のパワーダウン状態は、D9 および D7～D0 で指定されます (デフォルト)。
1: リファレンス電圧、DAC、ADC は、パワーダウンします。
D9
EN_REF
内蔵リファレンス電圧のイネーブル。
0: リファレンス電圧とバッファがパワーダウンします (デフォルト)。外付けリファレンスを使用する場合
はこのビットをセットします。
1:リファレンス電圧とバッファがパワーアップします。リファレンス電圧は VREF ピンに出力されます。
D8
Reserved
予約済み。このビットに 0 を設定してください。
D7 to D0
PD7 to PD0
DAC のパワーダウン。
0: チャンネルは通常動作モードになります (デフォルト)。
1: チャンネルが DAC として設定された場合、そのチャンネルはパワーダウンします。
Rev. A
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AD5592R
データシート
リセット機能
リードバックおよび LDAC モード・レジスタ
リセット・レジスタに書き込みを行って、AD5592R/AD5592R-1
をデフォルト状態へリセットすることができます (表 42 参照)。
この書き込みで、すべてのレジスタがデフォルト値にリセットさ
れ、 I/Ox ピンにはデフォルト状態(85 kΩ で GND へプルダウン)
が再設定されます .リセット機能の完了には最大 250 µs 要しま
す。この間に新しいデータを AD5592R/AD5592R-1 へ書き込ま
ないでください。 AD5592R には、同じ機能を実行する RESET
ピンがあります。通常動作では、 RESET はハイ・レベルに固定
します。RESET の立下がりエッジで、リセット機能が起動され
ます。
AD5592R/AD5592R-1 レジスタの値をリードバックして、レジス
タが正しく設定されたことを確認することができます。リード
バックおよび LDAC モード・レジスタに書き込みを行いビット
D6 に 1 を設定すると、レジスタ値の読み出しが開始されます。
ビット D5～ビット D2 はリードバックするレジスタを選択しま
す。次の SPI 転送で AD5592R/AD5592R-1 からレジスタ・デー
タが出力されます。
リードバックおよび LDAC モード・レジスタのビット D1～ビ
ット D0 は、LDAC モードを選択します。LDAC モードは、
DAC 入力レジスタに書込まれたデータを DAC レジスタへ転送
するタイミングを指定します。LDAC モード機能の詳細につい
ては、LDAC 動作モード のセクションを参照してください。
表 42.ソフトウェア・リセット
MSB
LSB
D15
D14
0
1
Control register write
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
1
1
1
1
0
1
1
0
1
0
1
1
0
0
Write to reset register
Reset the AD5592R/AD5592R-1
表 43.リードバックおよび LDAC モード・レジスタ
MSB
D15
LSB
D14
D13
0
D12
D11
Register address
D10
D9
D8
D7
Reserved
D6
EN
D5
D4
D3
D2
REG_READBACK
D1
D0
LDAC mode
表 44.リードバックおよび LDAC モード・レジスタのビット説明
Bit(s)
Bit Name
Description
D15
MSB
このビットに 0 を設定してください。
D14 to D11
Register address
これらのビットに 0b0111 を設定してください。
D10 to D7
Reserved
予約済み。これらのビットに 0 を設定してください。
D6
EN
リードバックのイネーブル。EN ビットに無関係に、LDAC モード・ビットは常に使用されることに注意してく
ださい。
1: ビット D5～ビット D2 で、リードバックするレジスタを選択します。読み出しが完了すると、ビット D6 は自動
的にクリアされます。
0: リードバックは開始されません。
D5 to D2
REG_READBACK
ビット D6 が 1 の場合、ビット D5～ビット D2 でリードバックするレジスタを指定します。
0000: NOP。
0001: DAC リードバック。
0010: ADC シーケンス。
0011: 汎用設定。
0100: ADC ピン設定。
0101: DAC ピン設定。
0110: プルダウン設定。
0111: LDAC 設定。
1000: GPIO 書き込み設定。
1001: GPIO 書き込みデータ。
1010: GPIO 読み出し設定。
1011: パワーダウンおよびリファレンスの制御。
1100: オープン・ドレイン設定。
1101: スリー・ステート・ピン設定。
1110:予約済み。
1111: ソフトウェア・リセット。
D1 to D0
LDAC mode
DAC 入力レジスタに書き込まれたデータの処理方法を指定します。
00: 入力レジスタに書き込まれたデータを直ちに DAC レジスタへコピーし、DAC 出力つを更新します (デフォル
ト)。
01: 入力レジスタへ書き込まれたデータを DAC レジスタへコピーしません。DAC 出力は更新されません。
10: 入力レジスタのデータが対応する DAC レジスタへコピーされます。データが転送されると、各 DAC 出力は
同時に更新されます。
11:予約済み。
Rev. A
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AD5592R
データシート
アプリケーション情報
AD5592R/AD5592R-1 と SPORT のインターフ
ェース
マイクロプロセッサ・インターフェース
アナログ・デバイセズの ADSP-BF527 は、2 個の SPORT シリア
ル・ポートを内蔵しています。図 47 に、1 個の SPORT インタ
ーフェースを使って、AD5592R/AD5592R-1 を制御する方法を示
します。ADSP-BF527 は使用できる SPI ポートも内蔵していま
す。この方法は、ADSP-BF531 を使用する場合と同じです。
マイクロプロセッサと AD5592R/AD5592R-1 とのインターフェ
ースは、マイクロコントローラと DSP に対して互換性を持つ標
準プロトコルを使うシリアル・バスを使って行います。この通
信チャンネルは、クロック信号、データ入力信号、データ出力
信号、同期信号から構成される 4 線式インターフェースです。
このデバイスでは 16 ビット・ワードを使い、データは SCLK の
立下がりエッジで有効になります。
AD5592R/
AD5592R-1
ADSP-BF527
AD5592R/AD5592R-1 と SPI とのインターフェ
ース
SPORT_TFS
SPORT_TSCK
AD5592R/AD5592R-1 の SPI インターフェースは、業界標準の
DSP とマイクロコントローラに容易に接続できるようにデザイ
ンされています。AD5592R/AD5592R-1 とアナログ・デバイセズ
の ADSP-BF531Blackfin® DSP と の 接 続 方 法 を 示 し ま す 。
Blackfin は、AD5592R/AD5592R-1 の SPI ピンへ直接接続できる
SPI ポートを内蔵しています。
AD5592R/
AD5592R-1
SYNC
SCLK
SDI
SD0
RESET
図 46.ADSP-BF531 の SPI インターフェース
Rev. A
SDO
SPORT_DT
SDI
GPIO1
RESET
12506-165
SPORT_DR
図 47.ADSP-BF527 の SPORT インターフェース
高精度が重要となる回路では、電源とグラウンド・リターンの
レイアウトを注意深く行うことが、定格性能の保証に役立ちま
す 。 AD5592R/AD5592R-1 を 実 装 す る PCB は 、
AD5592R/AD5592R-1 をアナログ・プレーン上に配置するように
デザインする必要があります。
12506-164
PF8
SCLK
SPORT_RSCK
レイアウトのガイドライン
ADSP-BF531
SPISELx
SCK
MOSI
MISO
SYNC
SPORT_RFS
AD5592R/AD5592R-1 に対しては、10µF と 0.1µF の並列接続によ
る十分な電源バイパス・コンデンサをパッケージのできるだけ
近くに、理想的にはデバイスに直接に、接続する必要がありま
す。10 µF のコンデンサはタンタルのビーズ型を使います。0.1
µF のコンデンサは、実効直列抵抗(ESR)と実効直列インダクタ
ンス(ESI)が小さい必要があります。例えばセラミック・コンデ
ンサは、内部ロジックのスイッチングにより発生する過渡電流
に起因する高周波に対してグラウンドへの低インピーダンス・
パスを提供します。
－ 38/40 －
AD5592R
データシート
外形寸法
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.65
BSC
0.30
0.19
COPLANARITY
0.10
0.75
0.60
0.45
8°
0°
SEATING
PLANE
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図 48.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
0.30
0.25
0.20
0.50
BSC
16
13
12
1
4
9
TOP VIEW
0.80
0.75
0.70
PKG-004132
SEATING
PLANE
0.50
0.40
0.30
8
5
BOTTOM VIEW
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.152 REF
COMPLIANT TO JEDEC STANDARDS MO-220-WEED.
09-03-2013-A
PIN 1
INDICATOR
3.10
3.00 SQ
2.90
図 49.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
3 mm x 3 mm ボディ、極薄クワッド
(CP-16-32)
寸法: mm
Rev. A
－ 39/40 －
AD5592R
データシート
2.000
1.960 SQ
1.920
4
3
2
1
A
BALL A1
IDENTIFIER
B
1.50
REF
C
D
0.50
BSC
TOP VIEW
BOTTOM VIEW
(BALL SIDE DOWN)
(BALL SIDE UP)
SEATING
PLANE
SIDE VIEW
COPLANARITY
0.05
0.340
0.320
0.300
0.270
0.240
0.210
10-17-2012-B
0.640
0.595
0.540
図 50.16 ボール・ウェハー・レベル・チップ・スケール・パッケージ[WLCSP]
(CB-16-3)
寸法: mm
オーダー・ガイド
Model 1
Temperature Range
Package Description
Package Option
Branding
AD5592RBCBZ-1-RL7
AD5592RBCPZ-1-RL7
−40°C to +105°C
−40°C to +105°C
16-Ball Wafer Level Chip Scale Package [WLCSP]
16-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
CB-16-3
CP-16-32
DMD
AD5592RBRUZ
AD5592RBCBZ-RL7
−40°C to +105°C
−40°C to +105°C
16-Lead Thin Shrink Small Outline Package [TSSOP]
16-Ball Wafer Level Chip Scale Package [WLCSP]
RU-16
CB-16-3
EVAL-AD5592R-1SDZ
1
Evaluation Board
Z = RoHS 準拠製品。
Rev. A
－ 40/40 －