10位、125/105 MSPS、1.8 V 双通道模数转换器(ADC) AD9608 产品特性 功能框图 1.8 V模拟电源供电 AVDD SDIO SCLK CSB AGND 1.8 V CMOS或1.8 V LVDS输出 无杂散动态范围(SFDR)：85 dBc (70 MHz) 低功耗：每通道71 mW（ADC内核，125 MSPS） VIN+A 差分模拟输入、650 MHz带宽 VIN–A 2 V P-P差分模拟输入 差分非线性(DNL)：±0.13 LSB 串行端口控制选项 数据格式：偏移二进制、格雷码或二进制补码 VREF SENSE VCM AD9608 REF SELECT RBIAS VIN–B ADC VIN+B 可选时钟占空比稳定器 1至8整数输入时钟分频器 数据输出复用选项 ORA D9A D0A DCOA DRVDD CMOS/LVDS OUTPUT BUFFER 片内基准电压源和采样保持电路 MUX OPTION 中频采样频率达200 MHz PROGRAMMING DATA ADC CMOS/LVDS OUTPUT BUFFER SPI 信噪比(SNR)：61.7 dBFS (70 MHz) DIVIDE 1 TO 8 DUTY CYCLE STABILIZER MODE CONTROLS SYNC DCS PDWN DFS OEB ORB D9B D0B DCOB 节能的掉电模式 带可编程时钟和数据对准功能的数据时钟输出 CLK+ CLK– NOTES 1. PIN NAMES ARE FOR THE CMOS PIN CONFIGURATION ONLY; SEE FIGURE 7 FOR LVDS PIN NAMES. 应用 图1. 通信 分集无线电系统 I/Q解调系统 宽带数据应用 电池供电仪表 手持式示波器 便携式医疗成像 超声 产品特色 1. 采用1.8 V单模拟电源供电，而数字输出驱动器采用独立 的电源供电，以适应1.8 V CMOS或1.8 V LVDS逻辑。 2. 取得专利的采样保持电路在最高200 MHz的输入频率下 仍保持出色的性能，而且成本低、功耗低、易于使用。1 3. 标准串行端口接口支持各种产品特性和功能，例如：数 据输出格式化、内部时钟分频器、掉电模式、DCO/数 据时序和失调调整等。 4. 采用64引脚LFCSP封装，符合RoHS标准，与16位ADC AD9650/AD9269/AD9268、14位ADC AD9258/AD9648、 12位ADC AD9628/AD9231和10位ADC AD9204引脚兼 容，因此采样速率为20 MSPS至125 MSPS的10位至16位转 换器可轻松实现升级。 1 该产品受美国专利保护。 Rev. 0 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2011 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 09977-001 内置可选数字测试码生成功能 AD9608 目录 特性...................................................................................................... 1 基准电压源 ................................................................................. 25 应用...................................................................................................... 1 时钟输入考虑 ............................................................................. 26 功能框图 ............................................................................................. 1 通道/芯片同步 ........................................................................... 28 产品特色 ............................................................................................. 1 功耗和待机模式......................................................................... 28 修订历史 ............................................................................................. 2 数字输出...................................................................................... 29 概述...................................................................................................... 3 时序 .............................................................................................. 29 技术规格 ............................................................................................. 4 内置自测(BIST)和输出测试 ......................................................... 30 直流规格........................................................................................ 4 内置自测(BIST).......................................................................... 30 交流规格........................................................................................ 5 输出测试模式 ............................................................................. 30 数字规格...................................................................................... 6 串行端口接口(SPI) ......................................................................... 31 开关规格........................................................................................ 7 使用SPI的配置 ........................................................................... 31 时序规格........................................................................................ 8 硬件接口...................................................................................... 32 绝对最大额定值.............................................................................. 10 不使用SPI的配置 ....................................................................... 32 热特性 .......................................................................................... 10 SPI访问特性................................................................................ 32 ESD警告....................................................................................... 10 存储器映射....................................................................................... 33 引脚配置和功能描述 ..................................................................... 11 读取存储器映射寄存器表 ....................................................... 33 典型性能参数 .................................................................................. 17 存储器映射寄存器表................................................................ 34 AD9608-125................................................................................. 17 存储器映射寄存器描述 ........................................................... 37 AD9608-105................................................................................. 20 应用信息 ........................................................................................... 39 等效电路 ........................................................................................... 22 设计指南...................................................................................... 39 工作原理 ........................................................................................... 23 外形尺寸 ........................................................................................... 40 ADC架构 ..................................................................................... 23 订购指南...................................................................................... 40 模拟输入考虑 ............................................................................. 23 修订历史 2011年7月—修订版0：初始版 Rev. 0 | Page 2 of 40 AD9608 概述 AD9608是一款单芯片、双通道、10位、105/125 MSPS模数 采用一个差分时钟输入来控制所有内部转换周期。可选的 转换器(ADC)，采用1.8 V电源供电，内置高性能采样保持电 占空比稳定器(DCS)用来补偿较大的时钟占空比波动，同 路和片内基准电压源。 时保持出色的ADC总体性能。 该产品采用多级差分流水线架构，内置输出纠错逻辑，在 数字输出数据格式为偏移二进制、格雷码或二进制补码。每 125 MSPS数据速率时可提供10位精度，并保证在整个工作 个ADC通道均有一个数据输出时钟(DCO)，用来确保接收 温度范围内无失码。 逻辑具有正确的锁存时序。支持1.8 V CMOS和1.8 V LVDS的 该ADC内置多种功能特性，可使器件的灵活性达到最佳、 逻辑电平。输出数据也可以在一条输出总线上多路复用。 系统成本最低，例如可编程时钟与数据对准、生成可编程 AD9608采用64引脚LFCSP封装，符合RoHS标准，额定温 数字测试码等。可获得的数字测试码包括内置固定码和伪 度范围为−40°C至+85°C工业温度范围。该产品受美国专利 随机码，以及通过串行端口接口(SPI)输入的用户自定义测 保护。 试码。 Rev. 0 | Page 3 of 40 AD9608 技术规格 直流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 表1. 参数 温度 最小值 分辨率 精度 无失码 失调误差 增益误差 差分非线性(DNL)1 全 10 积分非线性(INL)1 匹配特性 失调误差 增益误差 温度漂移 失调误差 增益误差 内部基准电压源 输出电压(1 V模式) 负载调整误差@1.0 mA 折合到输入端噪声 VREF = 1.0 V 模拟输入 输入范围，VREF = 1.0 V 输入电容2 输入电阻(差分) 输入共模电压 输入共模范围 电源 电源电压 AVDD DRVDD 电源电流 IAVDD1 IDRVDD1 (1.8 V CMOS) IDRVDD1 (1.8 V LVDS) 功耗 直流输入 正弦波输入1(DRVDD = 1.8 V CMOS输出模式) 正弦波输入1(DRVDD = 1.8 V LVDS输出模式) 待机功耗3 掉电模式的功耗 全 全 全 全 25°C 全 25°C −1.0 −2.8 AD9608-105 典型值 最大值 最小值 AD9608-125 典型值 最大值 10 保证 −0.3 ±1.5 +0.4 +9.0 ±0.35 −1.0 −2.8 ±0.12 保证 −0.3 ±1.5 全 全 ±0.1 ±0.5 全 全 ±2 ±50 0.98 全 全 1.00 2 +0.4 +9.0 ±0.35 ±0.13 ±0.40 ±0.40 ±0.14 ±0.14 ±1.0 ±6.5 ±0.1 ±0.5 ±1.0 ±6.5 ±2 ±50 1.02 0.98 单位 Bits 1.00 2 % FSR % FSR LSB LSB LSB LSB % FSR % FSR ppm/°C ppm/°C 1.02 V mV 25°C 0.08 0.08 LSB rms 全 全 全 全 全 2 5 7.5 0.9 2 5 7.5 0.9 0.5 1.3 V p-p pF kΩ V V 全 全 1.7 1.7 1.8 1.8 1.9 1.9 V V 87.7 17.4 49.7 93.0 mA mA mA 1.3 0.5 1.8 1.8 1.9 1.9 1.7 1.7 全 全 全 76.8 14.7 48.5 82.0 全 全 全 全 全 125 165 226 108 2.0 测量条件为：低输入频率、满量程正弦波、每个输出位的负载约为5 pF。 输入电容指一个差分输入引脚与AGND之间的有效电容。 3 待机功耗的测量条件为：直流输入且CLK±引脚有效(1.8 V CMOS模式)。 1 2 Rev. 0 | Page 4 of 40 174 141 189 247 120 2.0 199 mW mW mW mW mW AD9608 交流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 表2. 参数1 信噪比(SNR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 100 MHz fIN = 200 MHz 信纳比(SINAD) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 100 MHz fIN = 200 MHz 有效位数(ENOB) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 100 MHz fIN = 200 MHz 最差二次或三次谐波 fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 100 MHz fIN = 200 MHz 无杂散动态范围(SFDR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 100 MHz fIN = 200 MHz 最差其它谐波或杂散 fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 100 MHz fIN = 200 MHz 双音无杂散动态范围(SFDR) fIN = 29 MHz (−7 dBFS ), 32 MHz (−7 dBFS ) 串扰2 模拟输入带宽 1 2 温度 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 25°C 全 25°C 25°C 最小值 AD9608-105 典型值 最大值 最小值 61.7 61.7 61.7 AD9608-125 典型值 最大值 61.7 61.7 61.7 61.3 dBFS dBFS dBFS dBFS dBFS dBFS 61.3 61.6 61.4 61.6 61.4 61.6 61.6 61.6 61.6 61.6 61.6 单位 61.5 61.3 61.5 61.3 dBFS dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 25°C 9.9 9.9 9.9 9.9 9.9 9.9 9.9 9.9 9.9 9.9 Bits Bits Bits Bits Bits 25°C 25°C 25°C 全 25°C 25°C −90 −89 −89 −90 −89 −89 −89 −84 −89 −84 dBc dBc dBc dBc dBc dBc 25°C 25°C 25°C 全 25°C 25°C 85 85 85 85 85 85 61.1 61.1 −75 75 −75 dBc dBc dBc dBc dBc dBc 75 85 84 85 84 25°C 25°C 25°C 全 25°C 25°C −85 −85 −85 −85 −85 −85 −85 −85 −85 −85 dBc dBc dBc dBc dBc dBc 25°C 全 25°C 82 −95 650 82 −95 650 dBc dB MHz −75 如需了解完整的定义，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 串扰的测量条件：一个通道参数为−1.0 dBFS、100 MHz且另一个通道上无输入信号。 Rev. 0 | Page 5 of 40 −75 AD9608 数字规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 表3. 参数 差分时钟输入(CLK+、CLK−) 逻辑兼容 内部共模偏置 差分输入电压 输入电压范围 输入共模范围 高电平输入电流 低电平输入电流 输入电容 输入电阻 逻辑输入(CSB)1 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(SCLK/DFS/SYNC)2 高电平输入电压 低电平输入电压 高电平输入电流(VIN = 1.8 V) 低电平输入电流 输入电阻 输入电容 逻辑输入/输出(SDIO/DCS)1 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(OEB、PDWN)2 高电平输入电压 低电平输入电压 高电平输入电流(VIN = 1.8 V) 低电平输入电流 输入电阻 输入电容 数字输出 CMOS模式—DRVDD = 1.8 V 高电平输出电压 IOH = 50 µA IOH = 0.5 mA 低电平输出电压 IOL = 1.6 mA IOL = 50 µA 温度 全 全 全 全 全 全 全 全 最小值 0.3 AGND − 0.3 0.9 −10 −10 8 全 全 全 全 全 全 1.22 0 −10 40 全 全 全 全 全 全 1.22 0 −92 −10 全 全 全 全 全 全 1.22 0 −10 38 全 全 全 全 全 全 1.22 0 −90 −10 全 全 1.79 1.75 典型值 最大值 CMOS/LVDS/LVPECL 0.9 3.6 AVDD + 0.2 1.4 +10 +10 4 10 12 V V µA µA kΩ pF DRVDD + 0.2 0.6 −135 +10 V V µA µA kΩ pF DRVDD + 0.2 0.6 +10 128 V V µA µA kΩ pF DRVDD + 0.2 0.6 −134 +10 V V µA µA kΩ pF 26 2 26 5 26 5 Rev. 0 | Page 6 of 40 V V p-p V V µA µA pF kΩ DRVDD + 0.2 0.6 +10 132 26 2 全 全 单位 V V 0.2 0.05 V V AD9608 参数 LVDS模式—DRVDD = 1.8 V 差分输出电压(VOD)，ANSI模式 输出失调电压(VOS)，ANSI模式 差分输出电压(VOD)，小摆幅模式 输出失调电压(VOS)，小摆幅模式 1 2 温度 最小值 典型值 最大值 单位 全 全 全 全 290 1.15 160 1.15 345 1.25 200 1.25 400 1.35 230 1.35 mV V mV V 上拉。 下拉。 开关规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 表4. 参数 时钟输入参数 输入时钟速率 转换速率1 DCS使能 DCS禁用 时钟周期—1分频模式(tCLK) 高电平时钟脉宽(tCH) 孔径延迟(tA) 孔径不确定性(抖动，tJ) 数据输出参数 CMOS模式 CMOS模式(DRVDD = 1.8 V) 数据传播延迟(tPD) DCO传播延迟(tDCO)2 DCO至数据偏斜(tSKEW) LVDS模式(DRVDD = 1.8 V) 数据传播延迟(tPD) DCO传播延迟(tDCO)2 DCO至数据偏斜(tSKEW) CMOS模式流水线延迟 LVDS模式流水线延迟 通道A/通道B 唤醒时间(省电模式)3 唤醒时间(待机) 超范围恢复时间 温度 最小值 AD9608-105 典型值 最大值 1000 全 全 全 全 全 全 全 20 10 全 全 全 1.8 2.0 −1.2 全 全 全 全 全 最小值 AD9608-125 典型值 最大值 105 105 20 10 9.52 4.76 1.0 0.07 −0.1 全 全 全 2.9 3.1 −0.1 1.8 2.0 −1.2 2.9 3.1 −0.1 2.4 2.4 4.4 4.4 +0.2 16 16/16.5 350 250 2 1 转换速率指分频之后的时钟速率。 写入SPI寄存器0x17的位[2:0]可以增加额外的DCO延迟时间(见表18)。 3 唤醒时间指从掉电模式返回正常工作模式所需的时间。 2 Rev. 0 | Page 7 of 40 1000 MHz 125 125 MSPS MSPS ns ns ns ps rms 4.4 4.4 +1.0 ns ns ns +0.5 ns ns ns 周期 周期 8 4 1.0 0.07 4.4 4.4 +1.0 +0.5 −0.1 +0.2 16 16/16.5 350 250 2 单位 µs ns 周期 AD9608 时序规格 表5. 参数 同步时序要求 tSSYNC tHSYNC SPI时序要求 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO 描述 限值 SYNC至CLK+建立时间的上升沿 SYNC至CLK+保持时间的上升沿 0.24 ns，典型值 0.40 ns，典型值 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK高电平脉冲宽度 SCLK低电平脉冲宽度 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的时间 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的时间 2 ns，最小值 40 ns，最小值 2 ns，最小值 2 ns，最小值 10 ns，最小值 10 ns，最小值 10 ns，最小值 10 ns，最小值 2 ns，最小值 时序图 N–1 N+4 tA N+5 N N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCOA/DCOB tSKEW N – 17 N – 16 N – 15 N – 14 N – 13 N – 12 09977-002 CH A/CH B DATA tPD 图2. CMOS默认输出模式数据输出时序 N–1 N+4 tA N+5 N N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCOA/DCOB CH A DATA CH B CH A N – 11 N – 10 CH B N–9 CH A N–8 CH B CH A CH B CH A CH B CH A CH B N – 16 N – 15 N – 14 N – 13 N – 12 N – 11 N – 10 CH A N–9 CH B N–8 tPD CH B DATA 图3. CMOS交错输出模式数据输出时序 Rev. 0 | Page 8 of 40 09977-003 tSKEW CH A CH B CH A CH B CH A N – 16 N – 15 N – 14 N – 13 N – 12 AD9608 N–1 N+4 tA N+5 N N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCO– D0+ (LSB) D0– (LSB) D9+ (MSB) D9– (MSB) CHANNEL MULTIPLEXED MODE CHANNEL A D1+/D0+ (LSB) D1–/D0– (LSB) D9+/D8+ (MSB) D9–/D8– (MSB) CHANNEL MULTIPLEXED MODE CHANNEL B D1+/D0+ (LSB) D1–/D0– (LSB) D9+/D8+ (MSB) D9–/D8– (MSB) tSKEW CH A N – 16 CH B N – 16 CH A N – 15 CH B N – 15 CH A N – 14 CH B N – 14 CH A N – 13 CH B N – 13 CH A N – 12 CH A N – 16 CH B N – 16 CH A N – 15 CH B N – 15 CH A N – 14 CH B N – 14 CH A N – 13 CH B N – 13 CH A N – 12 CH A0 N – 16 CH A1 N – 16 CH A0 N – 15 CH A1 N – 15 CH A0 N – 14 CH A1 N – 14 CH A0 N – 13 CH A1 N – 13 CH A0 N – 12 CH A8 N – 16 CH A9 N – 16 CH A8 N – 15 CH A9 N – 15 CH A8 N – 14 CH A9 N – 14 CH A8 N – 13 CH A9 N – 13 CH A8 N – 12 CH B0 N – 16 CH B1 N – 16 CH B0 N – 15 CH B1 N – 15 CH B0 N – 14 CH B1 N – 14 CH B0 N – 13 CH B1 N – 13 CH B0 N – 12 CH B8 N – 16 CH B9 N – 16 CH B8 N – 15 CH B9 N – 15 CH B8 N – 14 CH B9 N – 14 CH B8 N – 13 CH B9 N – 13 CH B8 N – 12 图4. LVDS模式数据输出时序 CLK+ tSSYNC tHSYNC 09977-005 PARALLEL INTERLEAVED MODE tPD SYNC 图5. SYNC输入时序要求 Rev. 0 | Page 9 of 40 09977-004 DCO+ AD9608 绝对最大额定值 表6. 参数 电气参数1 AVDD至AGND DRVDD至AGND VIN+A/VIN+B、VIN−A/VIN−B至AGND CLK+、CLK−至AGND SYNC至AGND VCM至AGND RBIAS至AGND CSB至AGND SCLK/DFS至AGND SDIO/DCS至AGND OEB PDWN D0A、D0B - D9A、D9B至AGND DCOA、DCOB至AGND 环境参数 工作温度范围(环境) 偏置条件下的最大结温 存储温度范围(环境) 1 热特性 额定值 LFCSP封装的裸露焊盘必须焊接到接地层。将裸露焊盘焊 −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V −0.3 V至DRVDD + 0.2 V 接到PCB上可提高焊接可靠性，从而最大限度发挥封装的 热性能。 表7. 热阻 封装类型 64引脚 LFCSP 9 mm × 9 mm (CP-64-4) 气流速度 (m/s) 0 1.0 2.5 θJA1, 2 22.3 19.5 17.5 θJC1, 3 1.4 N/A N/A θJB1, 4 N/A 11.8 N/A ΨJT1, 2 0.1 0.2 0.2 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 25-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 按照MIL-Std 883、方法1012.1。 4 按照JEDEC JESD51-8(静止空气)。 1 2 3 θJA典型值的测试条件为带实接地层的四层PCB。如表7所 示，气流可改善散热，从而降低θJA。另外，直接与封装引 脚接触的金属，包括金属走线、通孔、接地层、电源层， −40°C至+85°C 150°C −65°C至+150°C 可降低θJA。 ESD警告 输入和输出的额定工作电压为电源电压(AVDD或DRVDD)+ 0.2 V，但不得 超过2.1 V。 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 注意，超出上述绝对最大额定值可能会导致器件永久性损 尽管本产品具有专利或专有保护电路，但在遇到高 坏。这只是额定最值，并不能以这些条件或者在任何其它 能量ESD时，器件可能会损坏。因此，应当采取适当 超出本技术规范操作章节中所示规格的条件下，推断器件 能否正常工作。长期在绝对最大额定值条件下工作会影响 器件的可靠性。 Rev. 0 | Page 10 of 40 的ESD防范措施，以避免器件性能下降或功能丧失。 AD9608 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD RBIAS VCM SENSE VREF AVDD AVDD VIN–A VIN+A AVDD AVDD 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR AD9608 PARALLEL CMOS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK/DFS SDIO/DCS ORA D9A (MSB) D8A D7A D6A D5A DRVDD D4A D3A D2A D1A NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 图6. 并行CMOS引脚配置(顶视图) 表8. 引脚功能描述(并行CMOS模式) 引脚编号 ADC电源 10, 19, 28, 37 49, 50, 53, 54, 59, 60, 63, 64 4, 5, 6, 7, 8, 9, 25, 26, 27, 29, 30, 31 0 ADC模拟 51 52 62 61 55 56 58 57 1 2 引脚名称 类型 描述 DRVDD AVDD 电源 电源 数字输出驱动器电源(标称值1.8 V)。 模拟电源(标称值1.8 V)。 NC 不连接。请勿连接该引脚。 AGND, 裸露焊盘 地 封装底部的裸露热焊盘为器件提供模拟地。 该焊盘必须与地相连，才能正常工作。 VIN+A VIN−A VIN+B VIN−B VREF SENSE RBIAS VCM CLK+ CLK− 输入 输入 输入 输入 输入/输出 输入 输入/输出 输出 输入 输入 通道A的差分模拟输入引脚(+)。 通道A的差分模拟输入引脚(−)。 通道B的差分模拟输入引脚(+)。 通道B的差分模拟输入引脚(−)。 基准电压输入/输出。 基准电压模式选择。 外部基准偏置电阻。 模拟输入的共模电平偏置输出。 ADC时钟输入(+)。 ADC时钟输入(−)。 Rev. 0 | Page 11 of 40 09977-006 D6B D7B DRVDD D8B D9B (MSB) ORB DCOB DCOA NC NC NC DRVDD NC NC NC D0A (LSB) 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC NC NC NC NC NC NC DRVDD D0B (LSB) D1B D2B D3B D4B D5B AD9608 引脚编号 数字输入 3 数字输出 32 33 34 35 36 38 39 40 41 42 43 11 12 13 14 15 16 17 18 20 21 22 24 23 SPI控制 45 44 46 ADC配置 47 48 引脚名称 类型 描述 SYNC 输入 数字同步引脚。仅用于从机模式。 D0A (LSB) D1A D2A D3A D4A D5A D6A D7A D8A D9A (MSB) ORA D0B (LSB) D1B D2B D3B D4B D5B D6B D7B D8B D9B (MSB) ORB DCOA DCOB 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 通道A CMOS输出数据。 通道A CMOS输出数据。 通道A CMOS输出数据。 通道A CMOS输出数据。 通道A CMOS输出数据。 通道A CMOS输出数据。 通道A CMOS输出数据。 通道A CMOS输出数据。 通道A CMOS输出数据。 通道A CMOS输出数据。 通道A超量程输出。 通道B CMOS输出数据。 通道B CMOS输出数据。 通道B CMOS输出数据。 通道B CMOS输出数据。 通道B CMOS输出数据。 通道B CMOS输出数据。 通道B CMOS输出数据。 通道B CMOS输出数据。 通道B CMOS输出数据。 通道B CMOS输出数据。 通道B超量程输出。 通道A数据时钟输出。 通道B数据时钟输出。 SCLK/DFS SDIO/DCS CSB 输入 输入/输出 输入 在外部引脚模式下，SPI串行时钟/数据格式选择引脚。 在外部引脚模式下，SPI串行数据输入/输出/占空比稳定器引脚。 SPI片选(低电平有效)。 OEB PDWN 输入 输入 输出使能输入(低电平有效)。此引脚必须通过SPI使能。 在外部引脚模式下，掉电输入引脚。在SPI模式下， 此输入引脚可以配置为掉电或待机引脚。 Rev. 0 | Page 12 of 40 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD RBIAS VCM SENSE VREF AVDD AVDD VIN–A VIN+A AVDD AVDD AD9608 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR AD9608 INTERLEAVED PARALLEL LVDS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK/DFS SDIO/DCS OR+ OR– D9+ (MSB) D9– (MSB) D8+ D8– DRVDD D7+ D7– D6+ D6– NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 图7. 交错并行LVDS引脚配置(俯视图) 表9. 引脚功能描述(交错并行LVDS模式) 引脚编号 ADC电源 10, 19, 28, 37 49, 50, 53, 54, 59, 60, 63, 64 4, 5, 6, 7, 8, 9, 11, 12, 13, 14, 15, 16 0 ADC模拟 51 52 62 61 55 56 58 57 1 2 数字输入 3 引脚名称 类型 描述 DRVDD AVDD 电源 电源 数字输出驱动器电源(标称值1.8 V)。 模拟电源(标称值1.8 V)。 NC 不连接。请勿连接该引脚。 AGND, 裸露焊盘 地 封装底部的裸露热焊盘为器件提供模拟地。 该焊盘必须与地相连，才能正常工作。 VIN+A VIN−A VIN+B VIN−B VREF SENSE RBIAS VCM CLK+ CLK− 输入 输入 输入 输入 输入/输出 输入 输入/输出 输出 输入 输入 通道A的差分模拟输入引脚(+)。 通道A的差分模拟输入引脚(−)。 通道B的差分模拟输入引脚(+)。 通道B的差分模拟输入引脚(−)。 基准电压输入/输出。 基准电压模式选择。 外部基准偏置电阻。 模拟输入的共模电平偏置输出。 ADC时钟输入(+)。 ADC时钟输入(−)。 SYNC 输入 数字同步引脚。仅用于从机模式。 Rev. 0 | Page 13 of 40 09977-007 D0– (LSB) D0+ (LSB) DRVDD D1– D1+ D2– D2+ DCO– DCO+ D3– D3+ DRVDD D4– D4+ D5– D5+ 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC NC NC NC NC NC NC DRVDD NC NC NC NC NC NC AD9608 引脚编号 数字输出 18 17 21 20 23 22 27 26 30 29 32 31 34 33 36 35 39 38 41 40 43 42 25 24 SPI控制 45 44 46 ADC配置 47 48 引脚名称 类型 描述 D0+ (LSB) D0− (LSB) D1+ D1− D2+ D2− D3+ D3− D4+ D4− D5+ D5− D6+ D6− D7+ D7− D8+ D8− D9+ (MSB) D9− (MSB) OR+ OR− DCO+ DCO− 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 通道A/通道B LVDS输出数据0(+)。 通道A/通道B LVDS输出数据0(−)。 通道A/通道B LVDS输出数据1(+)。 通道A/通道B LVDS输出数据1(−)。 通道A/通道B LVDS输出数据2(+)。 通道A/通道B LVDS输出数据2(−)。 通道A/通道B LVDS输出数据3(+)。 通道A/通道B LVDS输出数据3(−)。 通道A/通道B LVDS输出数据4(+)。 通道A/通道B LVDS输出数据4(−)。 通道A/通道B LVDS输出数据5(+)。 通道A/通道B LVDS输出数据5(−)。 通道A/通道B LVDS输出数据6(+)。 通道A/通道B LVDS输出数据6(−)。 通道A/通道B LVDS输出数据7(+)。 通道A/通道B LVDS输出数据7(−)。 通道A/通道B LVDS输出数据8(+)。 通道A/通道B LVDS输出数据8(−)。 通道A/通道B LVDS输出数据9(+)。 通道A/通道B LVDS输出数据9(−)。 通道A/通道B LVDS超量程输出(+)。 通道A/通道B LVDS超量程输出(−)。 通道A/通道B LVDS数据时钟输出(+)。 通道A/通道B LVDS数据时钟输出(−)。 SCLK/DFS SDIO/DCS CSB 输入 输入/输出 输入 在外部引脚模式下，SPI串行时钟/数据格式选择引脚。 在外部引脚模式下，SPI串行数据输入/输出/占空比稳定器引脚。 SPI片选(低电平有效)。 OEB PDWN 输入 输入 输出使能输入(低电平有效)。此引脚必须通过SPI使能。 在外部引脚模式下，掉电输入引脚。在SPI模式下， 此输入引脚可以配置为掉电或待机引脚。 Rev. 0 | Page 14 of 40 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD RBIAS VCM SENSE VREF AVDD AVDD VIN–A VIN+A AVDD AVDD AD9608 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR AD9608 CHANNEL MULTIPLEXED LVDS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK/DFS SDIO/DCS OR+ OR– A D9+/D8+ (MSB) A D9–/D8– (MSB) A D7+/D6+ A D7–/D6– DRVDD A D5+/D4+ A D5–/D4– A D3+/D2+ A D3–/D2– NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 09977-008 B D5–/D4– B D5+/D4+ DRVDD B D7–/D6– B D7+/D6+ B D9–/D8– (MSB) B D9+/D8+ (MSB) DCO– DCO+ NC NC DRVDD NC NC A D1–/D0– (LSB) A D1+/D0+ (LSB) 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC NC NC NC NC NC NC DRVDD NC NC B D1–/D0– (LSB) B D1+/D0+ (LSB) B D3–/D2– B D3+/D2+ 图8. 通道复用LVDS引脚配置(俯视图) 表10. 引脚功能描述(通道复用并行LVDS模式) 引脚编号 ADC电源 10, 19, 28, 37 49, 50, 53, 54, 59, 60, 63, 64 4, 5, 6, 7, 8, 9, 11, 12, 26, 27, 29, 30 0 ADC模拟 51 52 62 61 55 56 58 57 1 2 数字输入 3 引脚名称 类型 描述 DRVDD AVDD 电源 电源 数字输出驱动器电源(标称值1.8 V)。 模拟电源(标称值1.8 V)。 NC 不连接。请勿连接该引脚。 AGND, 裸露焊盘 地 封装底部的裸露热焊盘为器件提供模拟地。 该焊盘必须与地相连，才能正常工作。 VIN+A VIN−A VIN+B VIN−B VREF SENSE RBIAS VCM CLK+ CLK− 输入 输入 输入 输入 输入/输出 输入 输入/输出 输出 输入 输入 通道A的差分模拟输入引脚(+)。 通道A的差分模拟输入引脚(−)。 通道B的差分模拟输入引脚(+)。 通道B的差分模拟输入引脚(−)。 基准电压输入/输出。 基准电压模式选择。 外部基准偏置电阻。 模拟输入的共模电平偏置输出。 ADC时钟输入(+)。 ADC时钟输入(−)。 SYNC 输入 数字同步引脚。仅用于从机模式。 Rev. 0 | Page 15 of 40 AD9608 引脚编号 数字输出 14 13 16 15 18 17 21 20 23 22 32 31 34 33 36 35 39 38 41 40 43 42 25 24 SPI控制 45 44 46 ADC配置 47 48 引脚名称 类型 描述 B D1+/D0+ (LSB) B D1−/D0− (LSB) B D3+/D2+ B D3−/D2− B D5+/D4+ B D5−/D4− B D7+/D6+ B D7−/D6− B D9+/D8+ (MSB) B D9−/D8− (MSB) A D1+/D0+ (LSB) A D1−/D0− (LSB) A D3+/D2+ A D3−/D2− A D5+/D4+ A D5−/D4− A D7+/D6+ A D7−/D6− A D9+/D8+ (MSB) A D9−/D8− (MSB) OR+ OR− DCO+ DCO− 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 通道B LVDS输出数据1/数据0(+)。 通道B LVDS输出数据1/数据0(−)。 通道B LVDS输出数据3/数据2(+)。 通道B LVDS输出数据3/数据2(−)。 通道B LVDS输出数据5/数据4(+)。 通道B LVDS输出数据5/数据4(−)。 通道B LVDS输出数据7/数据6(+)。 通道B LVDS输出数据7/数据6(−)。 通道B LVDS输出数据9/数据8(+)。 通道B LVDS输出数据9/数据8(−)。 通道A LVDS输出数据1/数据0(+)。 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 通道A LVDS输出数据3/数据2(+)。 通道A LVDS输出数据3/数据2(−)。 通道A LVDS输出数据5/数据4(+)。 通道A LVDS输出数据5/数据4(−)。 通道A LVDS输出数据7/数据6(+)。 通道A LVDS输出数据7/数据6(−)。 通道A LVDS输出数据9/数据8(+)。 通道A LVDS输出数据9/数据8(−)。 通道A/通道B LVDS超量程输出(+)。 通道A/通道B LVDS超量程输出(−)。 通道A/通道B LVDS数据时钟输出(+)。 通道A/通道B LVDS数据时钟输出(−)。 SCLK/DFS SDIO/DCS CSB 输入 输入/输出 输入 在外部引脚模式下，SPI串行时钟/数据格式选择引脚。 在外部引脚模式下，SPI串行数据输入/输出/占空比稳定器引脚。 SPI片选(低电平有效)。 OEB PDWN 输入 输入 输出使能输入(低电平有效)。此引脚必须通过SPI使能。 在外部引脚模式下，掉电输入引脚。在SPI模式下， 此输入引脚可以配置为掉电或待机引脚。 Rev. 0 | Page 16 of 40 AD9608 典型性能参数 AD9608-125 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 0 –40 –60 –80 –100 –40 –60 –80 10 20 30 40 50 60 FREQUENCY (MHz) –120 0 –60 –80 10 20 30 40 50 60 09977-010 0 FREQUENCY (MHz) 60 50 60 –40 –60 –80 0 125MSPS 70.1MHz AT –1dBFS SNR = 60.7dB (61.7dBFS) SFDR = 86.5dBc –20 –40 –60 –80 10 20 30 40 FREQUENCY (MHz) 50 60 09977-011 –100 0 –120 0 10 20 30 40 FREQUENCY (MHz) 图13. 单音FFT (fIN = 200.5 MHz) 图10. 单音FFT (fIN = 30.5 MHz) AMPLITUDE (dBFS) 50 –100 –100 –120 40 125MSPS 200.5MHz AT –1dBFS SNR = 60.3dB (61.3dBFS) SFDR = 83.0dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 –40 –120 30 图12. 单音FFT (fIN = 100.5 MHz) 125MSPS 30.5MHz AT –1dBFS SNR = 60.7dB (61.7dBFS) SFDR = 86.3dBc –20 20 FREQUENCY (MHz) 图9. 单音FFT (fIN = 9.7 MHz) 0 10 09977-012 0 09977-013 –100 09977-009 –120 125MSPS 100.5MHz AT –1dBFS SNR = 60.6dB (61.6dBFS) SFDR = 85.2dBc –20 AMPLITUDE (dBFS) –20 AMPLITUDE (dBFS) 0 125MSPS 9.7MHZ AT –1dBFS SNR = 60.6dB (61.6dBFS) SFDR = 85.4dBC 图11. 单音FFT (fIN = 70.1 MHz) Rev. 0 | Page 17 of 40 AD9608 AMPLITUDE (Hz) 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 0 –2 –15 –12 –30 –22 –45 –32 –60 –42 –75 –52 –90 2F2 – F1 2F1 + F2 2F1 – F2 + SFDR(dBc) IMD3 (dBc) –62 –105 –72 –120 –82 SFDR(dBFS) 12 18 24 30 36 42 FREQUENCY (MHz) 48 54 60 –92 –70 09977-067 6 90 95 80 SFDR SNR/SFDR (dBc AND dBFS) 80 75 70 SNRFS 60 –10 SNRFS SFDR SNR SFDRFS 70 60 50 40 30 20 100 150 200 250 0 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 09977-033 50 09977-035 0 ANALOG INPUT FREQUENCY (MHz) 图18. SNR/SFDR与输入幅度(AIN)的关系(fIN = 9.7 MHz) 图15. SNR/SFDR与输入频率(AIN)的关系(2 V P-P满量程) 120 120 100 100 SFDR (dBc) SNR/SFDR (dBFS/dBc) SFDR (dBc) 80 SNR (dBFS) 60 40 20 80 SNR (dBFS) 60 40 20 5 25 45 65 85 105 SAMPLE RATE (MSPS) 125 09977-031 SNR/SFDR (dBFS/dBc) –20 10 55 0 –30 0 5 25 45 65 85 105 SAMPLE RATE (MSPS) 图19. SNR/SFDR与采样速率的关系(AIN = 70 MHz) 图16. SNR/SFDR与采样速率的关系(AIN = 9.7 MHz) Rev. 0 | Page 18 of 40 125 09977-032 SNR/SFDR (dBFS/dBc) 90 50 –40 图17. 双音SFDR/IMD3与输入幅度(AIN)的关系 (fIN1 = 29 MHz，fIN2 = 32 MHz) 100 65 –50 INPUT AMPLITUDE (dBFS) 图14. 双音FFT(fIN1 = 29 MHz，fIN2 = 32 MHz) 85 –60 09977-022 IMD3 (dBFS) –135 AD9608 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 1.0 2.0 1.5 1.0 INL ERROR (LSB) DNL ERROR (LSB) 0.5 0 0.5 0 –0.5 –1.0 –0.5 0 500 1000 OUTPUT CODE 1,000 800 600 400 200 N–2 N–1 N N+1 OUTPUT CODE N+2 N+3 09977-034 NUMBER OF HITS (Thousands) 1,200 N–3 0 200 400 600 OUTPUT CODE 图22. INL误差(fIN = 9.7 MHz) 图20. DNL误差(fIN = 9.7 MHz) 0 –2.0 图21. 短路输入直方图 Rev. 0 | Page 19 of 40 800 1000 09977-020 –1.0 09977-021 –1.5 AD9608 AD9608-105 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 0 –20 –40 –60 –80 –100 –40 –60 –80 0 10 20 30 40 50 FREQUENCY (MHz) –120 0 0 40 50 105MSPS 200.5MHz AT –1dBFS SNR = 60.3dB (61.3dBFS) SFDR = 85.9dBc –20 –40 AMPLITUDE (dBFS) –60 –80 –100 –40 –60 –80 0 10 20 30 40 50 FREQUENCY (MHz) 09977-015 –100 图24. 单音FFT (fIN = 30.5 MHz) 0 –40 –60 –80 10 20 30 40 FREQUENCY (MHz) 50 09977-016 –100 0 0 10 20 30 40 FREQUENCY (MHz) 图27. 单音FFT (fIN = 200.5 MHz) 105MSPS 70.1MHz AT –1dBFS SNR = 60.7dB (61.7dBFS) SFDR = 86.8dBc –20 –120 图25. 单音FFT (fIN = 70.1 MHz) Rev. 0 | Page 20 of 40 50 09977-018 AMPLITUDE (dBFS) 105MSPS 30.5MHz AT –1dBFS SNR = 60.6dB (61.6dBFS) –20 SFDR = 84.5dBc AMPLITUDE (dBFS) 30 图26. 单音FFT (fIN = 100.5 MHz) 0 –120 20 FREQUENCY (MHz) 图23. 单音FFT (fIN = 9.7 MHz) –120 10 09977-017 –100 09977-014 –120 105MSPS 100.5MHz AT –1dBFS SNR = 60.7dB (61.7dBFS) SFDR = 85.9dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 105MSPS 9.7MHz AT –1dBFS SNR = 60.7dB (61.7dBFS) SFDR = 84.9dBc AD9608 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 100 90 95 80 SFDR SNR/SFDR (dBc AND dBFS) 85 80 75 70 65 SNRFS 60 60 50 40 30 20 50 100 150 200 250 ANALOG INPUT FREQUENCY (MHz) 0 –60 09977-029 0 –50 –40 图28. SNR/SFDR与输入频率(AIN)的关系(2 V P-P满量程) 0 100 SFDR (dBc) SNR/SFDR (dBFS/dBc) SFDR (dBc) 80 SNR (dBFS) 60 40 80 SNR (dBFS) 60 40 20 20 15 25 35 45 55 65 75 85 95 105 SAMPLE RATE (MSPS) 0 09977-026 5 15 25 35 45 55 65 75 85 95 105 SAMPLE RATE (MSPS) 图32. SNR/SFDR与采样速率的关系(AIN = 70 MHz) 图29. SNR/SFDR与采样速率的关系(AIN = 9.7 MHz) 1.0 0.5 0.5 INL ERROR (LSB) 1.0 0 0 –0.5 0 500 OUTPUT CODE 1000 09977-019 –0.5 –1.0 5 09977-027 SNR/SFDR (dBFS/dBc) –10 120 100 DNLERROR (LSB) –20 图31. SNR/SFDR与输入幅度(AIN)的关系(fIN = 9.7 MHz) 120 0 –30 INPUT AMPLITUDE (dBFS) 09977-028 10 55 50 70 –1.0 0 200 400 600 OUTPUT CODE 图33. INL误差(fIN = 9.7 MHz) 图30. DNL误差(fIN = 9.7 MHz) Rev. 0 | Page 21 of 40 800 1000 09977-025 SNR/SFDR (dBFS/dBc) 90 SNRFS SFDR SNR SFDRFS AD9608 等效电路 DRVDD AVDD 350Ω SCLK/DFS, SYNC, OEB, AND PDWN 30kΩ 09977-045 09977-039 VIN±x 图 38. 等效SCLK/DFS、SYNC、OEB、PDWN输入电路 图34. 等效模拟输入电路 5Ω CLK+ AVDD 15kΩ 0.9V 375Ω SENSE 15kΩ 09977-040 09977-043 5Ω CLK– 图39. 等效SENSE电路 图35. 等效时钟输入电路 DRVDD DRVDD AVDD PAD 350Ω 30kΩ 09977-044 09977-047 CSB 图 40. 等效CSB输入电路 图36. 等效数字输出电路 AVDD DRVDD AVDD 30kΩ 350Ω 30kΩ 375Ω VREF 09977-042 7.5kΩ 图 37. 等效SDIO/DCS输入电路 图41. 等效VREF电路 Rev. 0 | Page 22 of 40 09977-048 SDIO/DCS AD9608 工作原理 AD9608双ADC设计可用于信号分集接收；两个ADC以相 模拟输入考虑 同方式处理来自两个独立天线的相同载波。另外，两个 AD9608的模拟输入端是一个差分开关电容电路，设计用于 ADC还可处理相互独立的模拟输入信号。用户能够借助 处理差分输入信号。该电路支持宽共模范围，同时能保持 ADC输入端的低通滤波器或带通滤波器，对任fS/2带宽， 出色的性能。当输入共模电压为中间电源电压时，信号相 频率由DC直至200 MHz的信号进行采样，这不会明显降低 关误差最小，并且能实现最佳性能。 ADC的性能。ADC可对300 MHz模拟输入信号进行处理， 但这会加大ADC的噪声和失真。 H CPAR 机。此时，可将一个ADC用于I输入数据，另一个用于Q输 H VIN+x CSAMPLE 入数据。 S S 同步功能用于多个通道或多个器件之间的同步定时。 VIN–x 借助一个三线型SPI兼容的串行接口，可对AD9608进行编 S CSAMPLE S H CPAR 程和控制。 H ADC架构 09977-049 在非分集应用场合，AD9608可用作基带或直接下变频接收 图42. 开关电容输入电路 AD9608架构由一个多级、流水线式ADC组成。各级均提 供充分的重叠，以便校正上一级的Flash误差。各个级的量 化输出组合在一起，在数字校正逻辑中最终形成一个10位 输入电路根据时钟信号，在采样模式和保持模式之间切换 (见图42)。当输入电路切换到采样模式时，信号源必须能 够对采样电容充电，并且在半个时钟周期内完成建立。每 转换结果。流水线结构允许第一级处理新的输入采样点，而 个输入端都串联一个小电阻，可以降低从驱动源输出级注 其它级继续处理之前的采样点。采样在时钟的上升沿进行。 入的峰值瞬态电流。此外，输入端的每一侧可以使用低Q 除最后一级以外，流水线的每一级都由一个低分辨率Flash 电感或铁氧体磁珠，以减小模拟输入端的高差分电容，从 型ADC、与之相连的一个开关电容DAC和一个级间余量放 而实现ADC的最大带宽。在高中频(IF)下驱动转换器前端 大器(例如乘法数模转换器MDAC)组成。余量放大器用于 时，必须使用低Q电感或铁氧体磁珠。输入端可以使用一 放大重构DAC输出与Flash型输入之间的差，用于流水线的 个并联电容或两个单端电容，以提供匹配的无源网络。这 下一级。为了便于实现Flash误差的数字校正，每一级设定 最终会在输入端形成一个低通滤波器，用来限制无用的宽 了一位的冗余量。最后一级由一个Flash型ADC组成。 带噪声。欲了解更多信息，请参阅应用笔记AN-742、 输出级模块能够实现数据对齐，执行误差校正，并且能将 AN-827以及Analog Dialogue的文章“用于宽带模数转换器的 数据传输到CMOS/LVDS输出缓冲器。输出缓冲器需要单 独(DRVDD)供电，以便将数字输出噪声与模拟内核隔离。 变压器耦合前端”(第39卷，2005年4月)。通常，模数转换 的精度取决于应用。 在掉电期间，输出缓冲器进入高阻态。 Rev. 0 | Page 23 of 40 AD9608 输入共模 通过AD9608的VCM引脚，可以方便地设置ADA4938-2的 AD9608的模拟输入端无内部直流偏置。因此，在交流耦合 输出共模电压(见图44)；驱动器可以配置为Sallen-Key滤波 应用中，用户必须提供外部直流偏置。为能够获得最佳性 器拓扑电路结构，从而对输入信号进行带宽限制。 200Ω 的范围内都能获得合理的性能，如图43所示。 VIN 76.8Ω 芯片通过VCM引脚提供板上共模基准电压。必须用一个 ADA4938 0.1µF 0.1 μF电容对VCM引脚去耦到地，如“应用信息”部分所述。 120Ω VIN–x ADC 10pF 33Ω VIN+x VCM 图44. 利用ADA4938-2进行差分输入配置 SFDR (dBc) 在SNR为关键参数的10 MHz以下基带应用中，建议使用的 80 70 输入配置是差分变压器耦合(见图45)。为实现模拟输入偏 SNR (dBFS) 置，可将VCM电压连接到变压器次级绕组的中心抽头处。 60 50 VIN+x R 40 2V p-p 30 49.9Ω ADC C R 20 10 VIN–x 0.1µF 0.7 0.8 0.9 1.0 1.1 1.2 图45. 差分变压器耦合配置 09977-056 0.6 1.3 INPUT COMMON-MODE VOLTAGE (V) VCM 09977-051 90 0 0.5 AVDD 200Ω 100 SNR/SFDR (dBFS/dBc) 33Ω 90Ω 09977-050 能，建议用户对器件设置为VCM = AVDD/2；但器件在更宽 选择变压器时，必需考虑其信号特性。大多数射频变压器 图43. SNR/SFDR与输入共模电压的关系 (fIN = 70 MHz，fS = 125 MSPS) 在工作频率低于几兆赫兹时，产生饱和现象。信号功率过 差分输入配置 大也可导致磁芯饱和，从而导致失真。 通过差分输入配置驱动AD9608时，可实现芯片的最佳性 当输入频率处于第二或更高奈奎斯特区域时，大多数放大 能。在基带应用中，AD8138、ADA4937-2和ADA4938-2差 器的噪声性能无法满足要求以达到AD9608真正的SNR性 分驱动器能够为ADC提供出色的性能和灵活的接口。 能。在SNR为关键参数的10 MHz以上应用中，建议使用的 输入配置是差分双巴伦耦合(见图46)。 频率在第二奈奎斯特区域内的时候，除了使用变压器耦合 输入外，还可以使用AD8352差分驱动器(见图47)。更多信 息参见AD8352数据手册。 0.1µF 0.1µF 2V p-p R VIN+x 25Ω S S P 0.1µF 25Ω ADC C 0.1µF R VCM VIN–x 09977-053 PA 图46. 差分双巴伦输入配置 VCC ANALOG INPUT 0Ω 16 1 8, 13 11 0.1µF 2 CD RD RG 3 5 0.1µF 0Ω R VIN+x 200Ω C AD8352 10 4 ANALOG INPUT 0.1µF 0.1µF 200Ω R 14 0.1µF 0.1µF 图47. 利用AD8352进行差分输入配置 Rev. 0 | Page 24 of 40 ADC VIN–x VCM 09977-054 0.1µF AD9608 在任何配置中，并联电容值C均取决于输入频率和源阻 内部基准电压连接 抗，并且可能需要降低电容量或去掉该并联电容。表11列 AD9608的内置比较器可检测出SENSE引脚的电压，从而将 出了设置RC网络的建议值。不过，这些值取决于输入信 基 准 电 压 配 置 成 两 种 可 能 的 模 式 之 一 (见 表 12)。 如 果 号，且只能用作初始参考。 SENSE引脚接地，则基准放大器开关与内部电阻分压器相 表11. RC网络示例 连(见图49)，因而将VREF设为1.0 V。 串联电阻 (Ω，每个) 33 125 频率范围(MHz) 0至70 70至200 VIN+A/VIN+B 差分电容C (pF) 22 开路 VIN–A/VIN–B ADC CORE 单端输入配置 单端输入在对成本敏感的应用中可以满足性能要求。在此 VREF 配置中，由于输入共模摆幅较大，因此会降低无杂散动态 1.0µF 范围(SFDR)和失真性能。如果每个输入端的各信号源阻抗 0.1µF SELECT LOGIC SENSE 都是匹配的，则对信噪比(SNR)性能的影响极小。图48显 AVDD 1kΩ 1V p-p 49.9Ω 0.1µF 1kΩ 0.1µF 图49. 内部基准电压配置 VIN+x 1kΩ AVDD 10µF ADC R R 如需利用AD9608的内部基准电压来驱动多个转换器，从而 ADC C 提高增益的匹配度，则必须考虑到其它转换器对基准电压 VIN–x 1kΩ 09977-052 10µF 09977-055 0.5V 示了典型的单端输入配置。 的负载。图50说明负载如何影响内部基准电压。 0 AD9608内置稳定、精确的1.0 V基准电压源。VREF引脚可 以利用内部1.0 V基准电压或外部施加的1.0 V基准电压来配 置。在接下来的部分中，将对各种基准电压模式进行介 绍。“基准电压去耦”部分详细描述基准电压的最佳PCB布 局布线。 –0.5 –1.0 INTERNAL VREF = 1.00V –1.5 –2.0 –2.5 –3.0 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 LOAD CURRENT (mA) 图50. VREF 精度与负载电流的关系 表12. 基准电压配置表 所选模式 固定内部基准电压 固定外部基准电压 SENSE电压(V) AGND至0.2 AVDD 相应的VREF (V) 1.0，内部 1.0，施加于外部VREF引脚 Rev. 0 | Page 25 of 40 相应的差分范围(Vp-p) 2.0 2.0 1.8 2.0 09977-057 基准电压源 REFERENCE VOLTAGE ERROR (%) 图48. 单端输入配置 AD9608 外部基准电压 时钟输入选项 采用外部基准电压有可能进一步提高ADC增益精度、改善 AD9608的时钟输入结构非常灵活。CMOS、LVDS、LVPECL 热漂移特性。图51显示内部基准电压为1.0 V时的典型漂移 或正弦波信号均可作为其时钟输入信号。无论采用哪种信 特性。 号，都必须考虑到时钟源抖动(见抖动考虑部分说明)。 4 图53和图54显示两种为AD9608提供时钟信号的首选方法(内 3 部时钟分频前的时钟速率可达1 GHz)。利用射频变压器或射 频巴伦，可将低抖动时钟源的单端信号转换成差分信号。 VREF ERROR (mV) 1 对于125 MHz至1 GHz的时钟频率，建议采用射频巴伦配置； 0 –1 对于10 MHz至200 MHz的时钟频率，建议采用射频变压器配 –2 置。跨接在变压器/巴伦次级上的背对背肖特基二极管可以 –3 将输入到AD9608中的时钟信号限制为约差分0.8 V峰峰值。 –4 这样，既可以防止时钟的大电压摆幅馈通至AD9608的其它 –5 部分，还可以保留信号的快速上升和下降时间，这一点对 –20 0 20 40 TEMPERATURE (°C) 60 80 低抖动性能来说非常重要。 Mini-Circuits® ADT1-1WT, 1:1 Z 图51. 典型VREF 漂移 将SENSE引脚与AVDD相连，可以禁用内部基准电压，从 而允许使用外部基准电压。内部基准电压缓冲器对外部基 CLOCK INPUT 0.1µF 50Ω XFMR 0.1µF CLK+ 100Ω ADC 0.1µF 准电压的负载相当于7.5 kΩ负载(见图41)。内部缓冲器为ADC CLK– 内核生成正、负满量程基准电压。因此，外部基准电压的 SCHOTTKY DIODES: HSMS2822 0.1µF 最大值为1.0 V。 09977-059 –6 –40 09977-066 VREF ERROR (mV) 2 图53. 变压器耦合差分时钟(频率可达200 MHz) 时钟输入考虑 为了充分发挥芯片的性能，应利用一个差分信号作为AD9608 采样时钟输入端(CLK+和CLK−)的时钟信号。该信号通常 CLK+和CLK−引脚有内部偏置(见图52)，无需外部偏置。 CLOCK INPUT ADC 0.1µF CLK– SCHOTTKY DIODES: HSMS2822 0.9V 图54. 巴伦耦合差分时钟(频率可达1 GHz) CLK– 2pF 09977-058 2pF 0.1µF CLK+ 50Ω 1nF AVDD CLK+ 1nF 图52. 等效时钟输入电路 Rev. 0 | Page 26 of 40 09977-060 使用变压器或电容器交流耦合到CLK+和CLK−引脚内。 AD9608 如果没有低抖动的时钟源，那么，另一种方法是将差分PECL 输入时钟分频器 信号交流耦合至采样时钟输入引脚(如图55所示)。AD9510/ AD9608内置一个输入时钟分频器，可对输入时钟进行1至8 AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD9517 整数倍分频。 时钟驱动器具有出色的抖动性能。 利用外部SYNC输入信号，可同步AD9608时钟分频器。通 过对寄存器0x3A的位1和位2进行写操作，可以设置每次收 0.1µF CLOCK INPUT 到SYNC信号或者仅第一次收到SYNC信号后，对时钟分频 CLK+ 0.1µF 50kΩ AD951x PECL DRIVER 240Ω 50kΩ 0.1µF 器再同步。有效SYNC可使分频器复位至初始状态。该同 ADC 100Ω 步特性可让多个器件的时钟分频器对准，从而保证同时进 CLK– 09977-061 CLOCK INPUT 0.1µF 240Ω 图55. 差分PECL采样时钟(频率可达1 GHz) 行输入采样。 时钟占空比 第三种方法是将差分LVDS信号交流耦合至采样时钟输入 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 引脚(如图56所示)。AD9510/AD9511/AD9512/AD9513/AD9514/ 号，因此，它对时钟占空比非常敏感。通常，为保持ADC AD9515/AD9516/AD9517时钟驱动器具有出色的抖动性能。 的动态性能，时钟占空比容差应为±5%。 AD9608内置一个占空比稳定器(DCS)，可对非采样边沿(下 0.1µF CLOCK INPUT CLK+ 0.1µF 50kΩ AD951x LVDS DRIVER 0.1µF 信号。因此，用户可提供的时钟输入占空比范围非常广， ADC 100Ω 且不会影响AD9608的性能。当DCS处于开启状态时，在很 CLK– 09977-062 CLOCK INPUT 降沿)进行重新定时，并提供标称占空比为50%的内部时钟 0.1µF 50kΩ 图56. 差分LVDS采样时钟(频率可达1 GHz) 宽的占空比范围内，噪声和失真性能几乎是平坦的(如图58 所示)。 输入上升沿的抖动依然值得关注，且无法借助内部稳定电 在某些应用中，可以利用单端1.8 V CMOS信号来驱动采样 时钟输入。在此类应用中，CLK+引脚直接由CMOS门电路 路来轻易减少这种抖动。当时钟速率低于20 MHz(标称值) 驱动，CLK−引脚则通过一个0.1 μF电容旁路至地(见图57)。 时，占空比控制环路没有作为。在时钟速率动态改变的应 用中，必须考虑与环路相关的时间常量。在DCS环路重新 锁定输入信号前，都需要等待1.5 μs至5 μs的时间。 VCC 50Ω 1 AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ 70 CLK+ ADC 65 CLK– 150Ω RESISTOR IS OPTIONAL. 图57. 单端1.8 V CMOS输入时钟(频率可达200 MHz) DCS ON 60 SNR (dBFs) 0.1µF 09977-063 CLOCK INPUT 1kΩ 55 DCS OFF 50 45 40 35 40 45 50 55 POSITIVE DUTY CYCLE (%) 图58. SNR与DCS(开启/关闭)的关系 Rev. 0 | Page 27 of 40 60 65 09977-036 0.1µF AD9608 最大DRVDD电流值(IDRVDD)的计算公式如下： 抖动考虑 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(fINPUT)下，由于抖动(tJRMS)造成的信噪比 (SNR)下降(相对于低频信噪比SNRLF)可通过下式计算： IDRVDD = VDRVDD × CLOAD × fCLK × N 其中N为输出位数(对于AD9608，N = 22)。 当每个输出位在每个时钟周期内都发生切换时(即以fCLK/2 SNRHF = −10 log[(2π × fINPUT × tJRMS)2 + 10 ( − SNRLF /10) ] 的奈奎斯特频率产生满量程方波时)，电流达到最高值。实 上式中，均方根孔径抖动表示时钟输入抖动规格。中频欠 际操作中，DRVDD电流由输出位切换的平均数确定，后 采样应用对抖动尤其敏感(如图59所示)。 者取决于采样速率和模拟输入信号的特性。 80 降低输出驱动器的容性负载可以很好地降低数字功耗。图 75 60中的数据是在CMOS模式下采用与表1中的电源和功耗参 0.05ps 数相同的工作条件得出，每个输出驱动器的负载为5 pF。 70 0.10 3.0ps 1 10 2.0ps 2.5ps 100 FREQUENCY (MHz) 1k 0.06 0.05 140 0.04 0.03 90 0.02 图59. 信噪比与输入频率和抖动的关系 POWER (mW) 1.5ps 50 190 0.07 0.01 当孔径抖动可能影响AD9608的动态范围时，应将时钟输入 0 信号视为模拟信号。为避免在时钟信号内混入数字噪声， 5 25 45 65 85 40 125 105 09977-030 1.0ps SUPPLY CURRENT (mA) 55 240 0.08 0.5ps 60 45 IAVDD IDRVDD TOTAL POWER 0.09 09977-065 SNR (dBFS) 0.2ps 65 ENCODE RATE (Msps) 时钟驱动器电源应与ADC输出驱动器电源分离。低抖动的 图60. AD9608-125功耗和电流与时钟速率的关系 (1.8 V CMOS输出模式) 晶体控制振荡器可提供最佳时钟源。如果时钟信号来自其 它类型的时钟源(通过门控、分频或其它方法)，则需要在 欲了解更多信息，请参阅ADI公司网站(www.analog.com)上 0.08 提供的应用笔记AN-501和AN-756。 0.07 AD9608有一个同步(SYNC)输入端，允许用户通过灵活的 同步选项实现多个ADC的采样时钟同步。可以使能输入时 钟分频器，以便在第一次或每次出现SYNC信号时进行同 步。SYNC输入信号在内部与采样时钟同步，但为避免多 240 190 0.06 0.05 140 0.04 0.03 90 0.02 个器件之间出现定时不确定性，SYNC输入信号应在外部 0.01 与输入时钟信号同步，满足表5所示的建立和保持时间要 0 求。SYNC输入信号应由单端CMOS型信号驱动。 5 15 25 35 45 55 65 75 85 95 40 105 ENCODE RATE (Msps) 图61. AD9608-105功耗和电流与时钟速率的关系 (1.8 V CMOS输出模式) 功耗和待机模式 如图60所示，AD9608的模拟内核功耗与其采样速率成比例 关系。CMOS输出的数字功耗主要由数字驱动器的强度和 每个输出位的负载大小决定。 Rev. 0 | Page 28 of 40 09977-023 通道/芯片同步 IAVDD IDRVDD TOTAL POWER POWER (mW) 0.09 SUPPLY CURRENT (mA) 最后一步中利用原始时钟进行重定时。 AD9608 通过SPI端口或将PDWN引脚置位高电平，可使AD9608进 如应用笔记AN-877“通过SPI与高速ADC接口”中所述，在 入掉电模式。这种状态下，ADC的典型功耗小于2 mW。掉 SPI控制模式下，数据的输出格式可选择偏移二进制、二进 电模式下，输出驱动器处于高阻抗状态。将PDWN引脚置 制补码或格雷码。 位低电平后，AD9608返回正常工作模式。注意，PDWN以 表13. SCLK/DFS模式选择(外部引脚模式) 数据输出驱动器电源电压(DRVDD)为基准，且不得高于该 引脚电压 AGND DRVDD 电压。 在掉电模式下，通过关闭基准电压、基准电压缓冲器、偏 置网络以及时钟，可实现低功耗。进入掉电模式时，内部 电容放电；返回正常工作模式时，内部电容必须重新充 电。因此，唤醒时间与处于掉电模式的时间有关；处于掉 SCLK/DFS 偏移二进制(默认) 二进制补码 SDIO/DCS DCS禁用 DCS使能(默认) 数据输出使能功能(OEB) AD9608的数字输出引脚具有灵活的三态功能。三态模式通 过SPI接口使能，随后可以利用OEB引脚或通过SPI控制。 一旦通过寄存器0x101的SPI(位7)使能，并且OEB引脚处于 电模式的时间越短，则相应的唤醒时间越短。 低电平状态，则使能输出数据驱动器和DCO。若OEB引脚 使用SPI端口接口时，用户可将ADC置于掉电模式或待机 模式。如需较短的唤醒时间，可以使用待机模式，该模式 下内部基准电压电路处于通电状态。更多信息见存储器映 射部分。 处于高电平状态，则将输出数据驱动器和DCO置于高阻 态。OEB功能不适用于快速访问数据总线。注意，OEB以 数据输出驱动器电源电压(DRVDD)为基准，且不得高于该 电压。 数字输出 使用SPI接口时，通过寄存器0x14的输出端口禁用位(位 AD9608输出驱动器可以配置为与1.8 V CMOS或1.8 V LVDS 4)，可以独立设置每个通道的数据输出和DCO的三态。 逻辑系列接口。默认输出模式为CMOS，各通道在单独的 总线上输出，如图2所示。 在CMOS输出模式下，CMOS输出驱动器应能够提供足够的 输出电流，以便驱动各种逻辑电路。然而，大驱动电流可 时序 AD9608提供流水线延迟为16个时钟周期的锁存数据。在经 过时钟信号上升沿后的一个传播延迟时间(tPD)之后，产生 输出数据。 能导致在电源信号中产生毛刺脉冲，影响转换器的性能。 为减少AD9608内的瞬时现象，应尽可能缩短输出数据线的 因此，在那些需要ADC来驱动大容性负载或较大扇出的应 用中，可能需要用到外部缓冲器或锁存器。 也可以通过SPI端口将CMOS输出配置为交错CMOS输出模 式。这种模式下，两个通道的数据输出到单一输出总线 长度并降低输出负载。瞬时现象可降低转换器的动态性能。 AD9608的典型最低转换速率为10 MSPS。当时钟速率低于 10 MSPS时，芯片的动态性能会有所下降。 上，以降低所需的走线总数。交错CMOS输出模式的时序 数据时钟输出(DCO) 图见图3。 AD9608提供两路数据时钟输出(DCO)信号，用于采集外部 通过寄存器0x14的位5，可以同时使能两个输出通道的交 错CMOS输出模式。不用的通道输出可以通过如下方法禁 用：选择寄存器0x05中的适当位(位1或位0)，然后将1写入 寄存器0x14的本地(取决于通道)输出端口禁用位(位4)。 寄存器中的数据。在CMOS输出模式下，数据输出在DCO 的上升沿有效，除非通过SPI改变了DCO时钟的极性。在 LVDS输出模式下，DCO和数据输出开关沿接近一致。通 过SPI寄存器0x17可以给DCO输出增加额外延迟，以延长 数据建立时间。这种情况下，通道A输出数据在DCO的上 在外部引脚模式下，设置SCLK/DFS引脚可以控制数据以 升沿有效，通道B输出数据在DCO的下降沿有效。有关输 偏移二进制格式或二进制补码格式输出(见表13)。 出模式的图形化时序说明，参见图2、图3和图4。 表14. 输出数据格式 输入(V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− 条件(V) < −VREF − 0.5 LSB = −VREF =0 = +VREF − 1.0 LSB > +VREF − 0.5 LSB 偏移二进制输出模式 00 0000 0000 00 0000 0000 10 0000 0000 11 1111 1111 11 1111 1111 Rev. 0 | Page 29 of 40 二进制补码模式 10 0000 0000 10 0000 0000 00 0000 0000 01 1111 1111 01 1111 1111 OR 1 0 0 0 1 AD9608 内置自测(BIST)和输出测试 AD9608包括内置测试功能，支持对各通道的完整性验证， 向寄存器0x0E写入值0x05将运行BIST测试。这将使能寄存 同时也有利于电路板级调试。内置自测(BIST)功能可以对 器0x0E的位0(BIST使能)，并复位PN序列发生器(寄存器 AD9608数字数据路径的完整性进行验证。此外还提供各种 0x0E的位2，初始化BIST序列)。BIST完成后，寄存器0x24 输出测试选项，以便对AD9608的输出进行预测。 的位0自动清0。向寄存器0x0E的位2写入0可以使PN序列从 上一个值继续运行。不过，如果PN序列未复位，测试结束 内置自测(BIST) BIST能够对所选AD9608信号路径的数字部分进行详尽的测 试。复位后执行BIST测试可确保器件处于已知状态。在 时签名计算结果将不等于预定值。此时，用户必须验证输 出数据。 BIST测试期间，来自内部伪随机噪声(PN)源的数据从ADC 输出测试模式 模块输出开始，驱动通过两个通道的数字数据路径。在数 输出测试选项见表18的地址0x0D部分所述。当使能输出测 据路径输出端，CRC逻辑计算数据签名。BIST序列运行 试模式时，ADC的模拟部分与数字后端模块断开，测试码 512个周期后停止。测试完成后，BIST将签名结果与预定 经过输出格式化模块。有些测试码需要进行输出格式化， 值进行比较。如果二者一致，则BIST将寄存器0x24的位0 有些则不需要。将寄存器0x0D的位4或位5置1，可以将PN 置1，表示测试通过。如果BIST测试失败，寄存器0x24的 序列测试的PN发生器复位。执行这些测试时，模拟信号可 位0清0。测试期间输出相连，因此可以观察到PN序列的运 有可无(如有，则忽略模拟信号)，但编码时钟必不可少。 行过程。 如需了解更多信息，请参阅应用笔记AN-877：“通过SPI与 高速ADC接口。” Rev. 0 | Page 30 of 40 AD9608 串行端口接口(SPI) AD9608的串行端口接口(SPI)允许用户利用ADC内部的一 CSB的下降沿与SCLK的上升沿共同决定帧的开始。图62为 个结构化寄存器空间来配置转换器，以满足特定功能和操 串行时序图范例，相应的定义见表5。 作的需要。SPI具有灵活性，可根据具体的应用进行定制。 CSB可以在多种模式下工作。CSB可始终维持在低电平状 通过串行端口，可访问地址空间、对地址空间进行读写。 态，从而使器件一直处于使能状态；这称作流。CSB可以 存储空间以字节为单位进行组织，并且可以进一步细分成 在字节之间停留在高电平，这样可以允许其他外部时序。 多个区域，如存储器映射部分所述。如需了解详细操作信 CSB引脚拉高时，SPI功能处于高阻态模式。在该模式下， 息，请参阅应用笔记AN-877“通过SPI与高速ADC接口”。 可以开启SPI引脚的第二功能。 使用SPI的配置 在一个指令周期内，传输一条16位指令。在指令传输后将 该ADC的SPI由三部分组成：SCLK/DFS引脚、SDIO/DCS 进行数据传输，数据长度由W0位和W1位共同决定。 引脚和CSB引脚(见表15)。SCLK/DFS(串行时钟)引脚用于 除了字长，指令周期还决定串行帧是读操作指令还是写操 同步ADC的读出和写入数据。SDIO/DCS(串行数据输入/输 作指令，从而通过串行端口对芯片编程或读取片上存储器 出)双功能引脚允许将数据发送至内部ADC存储器映射寄 内的数据。多字节串行数据传输帧的第一个字节的第一位 存器或从寄存器中读出数据。CSB(片选信号)引脚是低电 表示发出的是读命令还是写命令。如果指令是回读操作， 平有效控制引脚，它能够使能或者禁用读写周期。 则执行回读操作会使串行数据输入/输出(SPIO)引脚的数据 表15. 串行端口接口引脚 引脚 SCLK SDIO CSB 传输方向，在串行帧的一定位置由输入改为输出。 功能 串行时钟。串行移位时钟输入， 用来同步串行接口的读、写操作。 串行数据输入/输出。双功能引脚； 通常用作输入或输出，取决于发送的指令和 时序帧中的相对位置。 片选信号。低电平有效控制信号， 用来选通读写周期。 tHIGH tDS tS tDH 所有数据均由8位字组成。数据可通过MSB优先模式或LSB 优先模式发送。芯片上电后，默认采用MSB优先的方式， 可以通过SPI端口配置寄存器来更改数据发送方式。如需了 解更多关于该特性及其它特性的信息，请参阅应用笔记 AN-877“通过SPI与高速ADC接口”。 tCLK tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 图62. 串行端口接口时序图 Rev. 0 | Page 31 of 40 D5 D4 D3 D2 D1 D0 DON’T CARE 09977-046 SCLK DON’T CARE AD9608 硬件接口 当器件处于SPI模式时，PDWN和OEB引脚(若使能)仍然有 表15中所描述的引脚包括用户编程器件与AD9608的串行端 效。为通过SPI控制输出使能和掉电，应将OEB和PDWN引 口之间的物理接口。当使用SPI接口时，SCLK引脚和CSB 脚设为默认状态。 引脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段， 表16. 模式选择 用作输入引脚；在回读阶段，用作输出引脚。 引脚 SDIO/DCS SPI接口非常灵活，FPGA或微控制器均可控制该接口。应 用笔记AN-812“基于微控制器的串行端口接口(SPI)启动电 SCLK/DFS 路”中详细介绍了一种SPI配置方法。 当需要转换器充分发挥其全动态性能时，应禁用SPI端口。 通常SCLK信号、CSB信号和SDIO信号与ADC时钟是异步 OEB PDWN 的，因此，这些信号中的噪声会降低转换器性能。如果其 它器件使用板上SPI总线，则可能需要在该总线与AD9608 之间连接缓冲器，以防止这些信号在关键的采样周期内， 在转换器的输入端发生变化。 外部电压 DRVDD(默认) AGND DRVDD AGND(默认) DRVDD AGND(默认) DRVDD AGND(默认) 配置 占空比稳定器使能 占空比稳定器禁用 二进制补码使能 偏移二进制使能 输出处于高阻抗状态 输出使能 芯片处于掉电或待机状态 正常工作 SPI访问特性 表17简要说明了可通过SPI访问的一般特性。如需详细了解 这些特性，请参阅应用笔记AN-877“通过SPI与高速ADC接 当不使用SPI接口时，有些引脚用作第二功能。在器件上电 口”。AD9608器件特定的特性详见表18(外部存储器映射寄 期间，当这些引脚与DRVDD或接地端连接时，这些引脚 存器表，参见“存储器映射寄存器描述”部分)。 可起到特定的作用。表16说明了AD9608支持的绑定功能。 不使用SPI的配置 在不使用SPI控制寄存器接口的应用中，SDIO/DCS引脚、 SCLK/DFS引脚和PDWN引脚用作独立的CMOS兼容控制引 脚。当器件上电后，假设用户希望将这些引脚用作静态控 制线，分别控制占空比稳定器、输出数据格式和掉电特性 控制。在此模式下，CSB片选引脚应与AVDD相连，用于 禁用串行端口接口。 表17. 可通过SPI访问的特性 特性名称 模式 时钟 失调 测试I/O 输出模式 输出相位 输出延迟 Rev. 0 | Page 32 of 40 描述 允许用户设置掉电模式或待机模式 允许用户访问DCS，设置时钟分频器， 设置时钟分频器相位，以及使能同步 允许用户以数字方式调整转换器失调 允许用户设置测试模式， 以便在输出位上获得已知数据 允许用户设置输出模式，包括LVDS 允许用户设置输出时钟极性 允许用户改变DCO延迟 AD9608 存储器映射 读取存储器映射寄存器表 默认值 存储器映射寄存器表的每一行有8位。存储器映射大致分 AD9608复位后，关键寄存器将载入默认值。表18(存储器 为三个部分：芯片配置寄存器(地址0x00至地址0x02)、通 映像寄存器表)内列出了各寄存器的默认值。 道索引和传送寄存器(地址0x05和地址0xFF)，以及ADC功 能 寄 存 器 ， 包 括 设 置 、 控 制 和 测 试 (地 址 0x08至 地 址 0x102)。 存储器映射寄存器表(见表18)列出了每个十六进制地址及 其十六进制默认值。位7 (MSB)栏为给定十六进制默认值的 逻辑电平 以下是逻辑电平的术语说明： • “置位”指将某位设置为逻辑1或向某位写入逻辑1。 • “清除位”指“位设置为逻辑0”或“向某位写入逻辑0”。 起始位。例如，器件索引寄存器(地址0x05)的十六进制默 特定通道寄存器 认值为0x03，这表示在地址0x05中，位[7:2] = 0、位[1:0] = 1。 可通过编程，单独为每个通道设置某些通道功能(例如：信 该设置为默认通道索引设置。该默认值导致两个ADC通道 号监控阈值)。在这些情况下，可在内部为每个通道复制通 均会接收下一个写命令。如需了解更多关于该功能及其它 道地址位置。这些寄存器及相应的局部寄存器位，见表 功能的信息，请参阅应用笔记AN-877：“通过SPI与高速 18。通过设置寄存器0x05的通道A位或通道B位，可访问这 ADC接口”。该应用笔记详细描述了寄存器0x00至寄存器 些局部寄存器及相应位。如果这两个位均置位，后续写操 0xFF控制的功能。存储器映射寄存器描述摂部分介绍了其 作将影响两个通道的寄存器。在一个读周期内，仅允许将 它寄存器。 一个通道位(通道A位或通道B位)置位，以便对其中的一个 或两个寄存器执行读操作。如果在一个SPI读周期内置位两 禁用的地址 此器件目前不支持表18中未包括的所有地址和位。有效地 址中未使用的位应写为0。当一个地址(例如地址0x05)仅有 部分位处于禁用状态时，才需要对这些位置进行写操作。 个通道位，则器件返回通道A的值。表18给出的全局寄存 器及相应位会影响整个器件或通道的特性，不允许分别设 置每个通道。 如果整个地址(例如：地址0x13)均禁用，则不应对该地址 进行写操作。 Rev. 0 | Page 33 of 40 AD9608 存储器映射寄存器表 此器件目前不支持表18中未包括的所有地址和位。 表18. 存储器映射寄存器 地址 寄存器 (十六 名称 进制) 芯片配置寄存器 0x00 SPI端口 配置 (全局) 0x01 芯片ID (全局) 0x02 芯片等级 (全局) 位7 (MSB) 位6 位5 位4 位3 位2 禁用 LSB优先 软复位 1 1 软复位 位1 位0 (LSB) 默认值 (十六 进制) LSB优先 禁用 0x18 半字节之间 是镜像关系， 使得无论在 何种移位模 式下，LSB优 先或MSB优先 模式寄存器 均能正确记 录数据 只读 唯一芯片ID， 用来区分器 件；只读 8位芯片ID，位[7:0] AD9608 = 0x9C 禁用 速度等级ID 100 = 105 MSPS 101 = 125 MSPS 注释 禁用 禁用 禁用 禁用 只读 唯一速度等 级ID，用来 区分器件； 只读 通道索引和传送寄存器 0x05 禁用 器件索引 (全局) 禁用 禁用 禁用 禁用 禁用 通道B 通道A 0x03 设置这些位 以决定片内 何器件接收 下一个写命 令；仅适用 于局部寄存 器 0xFF 禁用 禁用 禁用 禁用 禁用 禁用 禁用 传输 0x00 从主移位寄 存器向从移 位寄存器同 步传输数据 ADC功能 0x08 功耗模式 (局部) 禁用 禁用 外部掉电 引脚功能 0 = 掉电 1 = 待机 禁用 禁用 禁用 内部省电模式 00 = 正常工作 01 = 完全掉电 10 = 待机 11 = 数字复位 0x00 决定芯片的 一般工作模 式 0x09 禁用 禁用 禁用 禁用 禁用 禁用 禁用 0x01 传输 (全局) 全局时钟 (全局) Rev. 0 | Page 34 of 40 占空比 稳定器 0 = 禁用 1 = 使能 AD9608 地址 (十六 进制) 0x0B 寄存器 名称 时钟分频 (全局) 位7 (MSB) 禁用 位6 位5 位4 位3 位2 禁用 禁用 禁用 禁用 0x0C 增强控制 (全局) 禁用 禁用 禁用 禁用 禁用 时钟分频比 000 = 1分频 001 = 2分频 010 = 3分频 011 = 4分频 100 = 5分频 101 = 6分频 110 = 7分频 111 = 8分频 斩波模式 禁用 0 = 禁用 1 = 使能 0x0D 测试模式 (局部) 用户测试模式控制 00 = 单一测试码 模式 01 = 交替连续/ 重复测试码模式 10 = 单一一次 测试码模式 11 = 交替一次 测试码模式 产生复位 PN长序列 产生复位 PN短序列 0x0E BIST使能 (全局) 禁用 禁用 禁用 0x10 自定义 失调调整 (局部) 0x14 输出模式 0x15 输出调整 禁用 禁用 0x16 时钟相位 控制 (全局) DCO时钟 反相 0= 不反转 1 = 反转 禁用 0x17 输出延迟 (全局) DCO时钟 延迟 0 = 禁用 1 = 使能 禁用 禁用 禁用 位1 输出测试模式 0000 = 关（默认） 0001 = 中间电平短路 0010 = 正FS 0011 = 负FS 0100 = 交替棋盘形式 0101 = PN长序列 0110 = PN短序列 0111 = 1/0字反转 1000 = 用户测试模式 1111 = 斜坡输出 初始化BIST 禁用 序列 位0 (LSB) 禁用 BIST使能 输出交错 使能 (全局) 输出端口 禁用(局部) CMOS 1.8 V DCO 驱动强度 00 = 1× 01 = 2× 10 = 3× 11 = 4× 禁用 禁用 数据延迟 0 = 禁用 1 = 使能 禁用 禁用 (全局) 输出反转 (局部) 禁用 禁用 禁用 禁用 Rev. 0 | Page 35 of 40 注释 分频比为该 值加1 0x00 若位2 = 1， 斩波模式使 能 0x00 设置此寄存 器后，测试 数据将取代 正常数据被 置于输出引 脚上 0x00 0x00 失调调整以LSB为单位， 从+127到−128(二进制补码格式) 输出端口逻辑类型 (全局) 00 = CMOS, 1.8 V 10 = LVDS, ANSI 11 = LVDS，小范围 默认值 (十六 进制) 0x00 输出格式 00 = 偏移二进制 01 = 二进制补码 10 = 格雷码 CMOS 1.8 V数据 驱动强度 00 = 1× 01 = 2× 10 = 3× 11 = 4× 输入时钟分频器相位相对于 编码时钟调整 000 = 无延迟 001 = 1输入时钟周期 010 = 2输入时钟周期 011 = 3输入时钟周期 100 = 4输入时钟周期 101 = 5输入时钟周期 110 = 6输入时钟周期 111 = 7输入时钟周期 延迟选择 000 = 0.56 ns 001 = 1.12 ns 010 = 1.68 ns 011 = 2.24 ns 100 = 2.80 ns 101 = 3.36 ns 110 = 3.92 ns 111 = 4.48 ns 0x00 配置输出和 数据格式 0x00 决定CMOS输 出驱动强度 特性 0x00 允许选择输 入时钟分频 器的时钟延 迟时间 0x00 设置输出时 钟的精密输 出延迟，但 不改变内部 时序 AD9608 地址 (十六 进制) 0x18 寄存器 名称 VREF选择 (全局) 位7 (MSB) 禁用 位6 位5 位4 位3 禁用 禁用 禁用 禁用 0x19 用户测试 码1，LSB (全局) B7 B6 B5 B4 B3 B2 0x1A 用户测试 码1，MSB (全局) B15 B14 B13 B12 B11 B10 B9 0x1B 用户测试 码2，LSB (全局) B7 B6 B5 B4 B3 B2 0x1C 用户测试 码2，MSB B15 B14 B13 B12 B11 B10 0x24 0x25 0x2A MISR LSB MISR MSB 超量程 控制 (全局) 0x2E 禁用 禁用 禁用 禁用n 输出指定 (局部) 禁用 禁用 禁用 禁用 0x3A 同步控制 (全局) 禁用 禁用 禁用 0x100 采样速率 覆盖 禁用 采样速率 覆盖使能 0x101 用户I/O 控制寄存 器2 0x102 用户I/O 控制寄存 器3 MISR LSB, Bits[7:0] MISR MSB, Bits[15:8] 禁用 位2 位1 位0 (LSB) 内部VREF数字调整 000 = 1.0 V p-p 001 = 1.14 V p-p 010 = 1.33 V p-p 011 = 1.6 V p-p 100 = 2.0 V p-p B1 B0 用户定义的 测试码1， LSB B8 0x00 用户定义的 测试码1， MSB B1 B0 0x00 用户定义的 测试码2， LSB B9 B8 0x00 用户定义的 测试码2， MSB 0xFF 0xFF 0x01 只读 只读 超量程控制 设置 0x00 = ADC A 0x01 = ADC B 0x00 为输出通道 指定ADC 禁用 超量程输出 0 = 禁用 1 = 使能 禁用 禁用 禁用 0 = ADC A 1 = ADC B (local) 禁用 禁用 时钟分频器 仅与下一同 步脉冲同步 时钟分频器 同步使能 禁用 禁用 禁用 禁用 输出使能 禁用 (OEB)引 脚使能 禁用 禁用 禁用 禁用 禁用 禁用 VCM掉电 禁用 Rev. 0 | Page 36 of 40 注释 选择和/或调 整VREF 0x00 禁用 禁用 默认值 (十六 进制) 0x04 采样速率 011 = 80 MSPS 100 = 105 MSPS 101 = 125 MSPS 禁用 禁用SDIO 下拉电阻 禁用 设置全局同 步选项 0x00 0x00 0x00 OEB和SDIO 引脚控制 AD9608 存储器映射寄存器描述 位在高电平DCO时钟发送，奇数位在低电平DCO时钟发送。 如需了解有关寄存器0x00至寄存器0xFF所控制功能的更多信 对于CMOS输出，位5置1将使能CMOS DDR模式下的交错 息，请参阅应用笔记AN-877：“通过SPI与高速ADC接口”。 特性。在ADC输出端口A上，通道A在低电平DCO时钟发 送，通道B在高电平DCO时钟发送。在ADC输出端口B 功耗模式(寄存器0x08) 位[7:6]—禁用 上，通道B在低电平DCO时钟发送，通道A在高电平DCO 时钟发送。位5清0将禁用交错特性，数据以CMOS SDR模 位5—外部掉电引脚使能 式输出。通道A送至端口A，通道B送至端口B。 若 置 1， 外 部 PDWN引 脚 启 动 掉 电 模 式 。 若 清 0， 外 部 位4—输出端口禁用 PDWN引脚启动待机模式。 位4设为高电平将禁用器件索引寄存器(寄存器0x05)的位 位[4:2]—禁用 [1:0]所选通道的输出端口。 位[1:0]—内部掉电模式 位3—禁用 正常工作(位[1:0] = 00)时，两个ADC通道均启用。 位2—输出反转 掉电模式(位[1:0] = 01)下，数字数据路径时钟禁用，数字 位2设为高电平将反转器件索引寄存器(寄存器0x05)的位 数据路径复位。输出禁用。 [1:0]所选通道的输出端口数据。 待机模式(位[1:0] = 10)下，数字数据路径时钟和输出均禁用。 位[1:0]—输出格式 数字复位(位[1:0] = 11)期间，数字数据路径时钟禁用，数字 00 = 偏移二进制 数据路径处于复位状态。此状态下，输出使能。为实现最 01 = 二进制补码 佳性能，建议两个ADC通道同时复位。这可以通过以下方 10 = 格雷码 法实现：确认通过寄存器0x05选择两个通道，然后发出数 同步控制(寄存器0x3A) 位[7:3]—禁用 字复位指令。 增强控制(寄存器0x0C) 位2—时钟分频器仅与下一同步脉冲同步 位[7:3]—禁用 如果时钟分频器同步使能位(地址0x3A的位1)为高电平，则 位2—斩波模式 位2允许时钟分频器与它接收到的第一个同步脉冲同步，并 某些应用对失调电压和其它低频噪声敏感，如零差或直接 变 频 接 收 机 等 ， 针 对 这 些 应 用 ， 可 以 将 位 2置 1来 使 能 AD9628第一级的斩波特性。在频域，斩波将失调和其它低 频噪声转换为fCLK/2，可以通过滤波器予以滤除。 忽略其它同步脉冲。同步后，时钟分频器同步使能位复位。 位1—时钟分频器同步使能 位1选通时钟分频器的同步脉冲。当位1为高电平时，同步 信号使能，这是连续同步模式。 位[1:0]—禁用 位0—禁用 输出模式(寄存器0x14) 位[7:6]—输出端口逻辑类型 传送(寄存器0xFF) 除寄存器0x100外，所有其它寄存器都在写入时立刻更 00 = CMOS，1.8 V 新。此传送寄存器的位0置1时，ADC采样速率覆盖寄存器 10 = LVDS，ANSI (地址0x100)的设置初始化。 11 = LVDS，小范围 采样速率覆盖(寄存器0x100) 位5—输出交错使能 对于LVDS输出，位5置1将使能交错。通道A在高电平DCO 时钟发送，通道B在低电平DCO时钟发送。位5清0将禁用 交错特性。通道A在LSB上发送，通道B在MSB上发送。偶数 利用此寄存器，用户可以降低器件性能。任何提升默认速 度等级的尝试都会导致芯片掉电。此寄存器的设置在传送 寄存器(寄存器0xFF)的位0写入1后初始化。 Rev. 0 | Page 37 of 40 AD9608 用户I/O控制2(寄存器0x101) 位7—OEB引脚使能 用户I/O控制3(寄存器0x102) 位[7:4]—禁用 如果OEB引脚使能位(位7)置1，则OEB引脚使能。如果位7 位3—VCM掉电 清0，则OEB引脚禁用(默认)。 通过将位3置1，可关断内部VCM发生器。使用外部基准电 位[6:1]—禁用 压源时使用此功能。 位0—SDIO下拉 位[2:0]—禁用 位0可以置1以禁用SDIO引脚内置的30 kΩ下拉电阻；当许 多器件连接到SPI总线时，它可以用来限制负载。 Rev. 0 | Page 38 of 40 AD9608 应用信息 设计指南 铜平面上应有多个通孔，获得尽可能低的热阻路径以通过 在进行AD9608的系统设计和布局之前，建议设计者先熟悉 PCB底部进行散热。应当填充或堵塞这些通孔，防止通孔 下述设计指南，其中讨论了某些引脚所需的特殊电路连接 渗锡而影响连接性能。 和布局布线要求。 为了最大化地实现ADC与PCB之间的覆盖与连接，应在PCB 电源和接地建议 上覆盖一个丝印层，以便将PCB上的连续平面划分为多个 当连接电源至AD9608时，建议使用两个独立的1.8 V电源： 均等的部分。这样，在回流焊过程中，可在ADC与PCB之 一个电源用于模拟输出(AVDD)，另一个电源用于数字输 出(DRVDD)。对于AVDD和DRVDD，应使用多个不同的 去耦电容以支持高频和低频。去耦电容应放置在接近PCB 间提供多个连接点。而一个连续的、无分割的平面则仅可 保证在ADC与PCB之间有一个连接点。如需了解有关封装 和芯片级封装PCB布局布线的详细信息，请参阅应用笔记 入口点和接近器件引脚的位置，并尽可能缩短走线长度。 AN-772：“LFCSP封装设计与制造指南”(www.analog.com)。 AD9608仅需要一个PCB接地层。对PCB模拟、数字和时钟 VCM 模块进行合理去耦和巧妙分隔，可以轻松获得最佳性能。 VCM引脚应通过一个0.1 μF电容去耦至地。 LVDS操作 基准电压源去耦 上 电 时 ， AD9608默 认 采 用 CMOS输 出 模 式 。 如 果 需 要 VREF引脚应通过外部一个低ESR 0.1 μF陶瓷电容和一个低 LVDS工作模式，必须在上电后利用SPI配置寄存器设置此 ESR 1.0 μF电容的并联组合去耦至地。 模式。当AD9608上电后处于CMOS模式，并且输出端有 SPI端口 LVDS端接电阻(100 Ω)时，DRVDD电流可能高于典型值， 除非将器件置于LVDS模式。这一额外的DRVDD电流不会 损坏AD9608，但在考虑器件的最大DRVDD电流时，必须 对此加以考虑。 当需要转换器充分发挥其全动态性能时，应禁用SPI端口。 通常SCLK信号、CSB信号和SDIO信号与ADC时钟是异步 的，因此，这些信号中的噪声会降低转换器性能。如果其 它器件使用板上SPI总线，则可能需要在该总线与AD9608 为消除这一额外DRVDD电流，可以在上电时拉高PDWN 之间连接缓冲器，以防止这些信号在关键的采样周期内， 引脚，从而禁用AD9608输出。通过SPI端口将器件置于 在转换器的输入端发生变化。 LVDS模式之后，可以拉低PDWN引脚以使能输出。 裸露焊盘散热块建议 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至模拟地(AGND)。PCB上裸露(无阻焊膜)的连续 铜平面应与AD9608的裸露焊盘(引脚0)匹配。 Rev. 0 | Page 39 of 40 AD9608 外形尺寸 0.60 MAX 9.00 BSC SQ 0.60 MAX 48 64 49 1 PIN 1 INDICATOR PIN 1 INDICATOR 0.50 BSC 0.50 0.40 0.30 1.00 0.85 0.80 33 32 16 17 0.05 MAX 0.02 NOM SEATING PLANE 0.30 0.23 0.18 0.25 MIN 7.50 REF 0.80 MAX 0.65 TYP 12° MAX 6.35 6.20 SQ 6.05 EXPOSED PAD (BOTTOM VIEW) 0.20 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 091707-C 8.75 BSC SQ TOP VIEW 图63. 64引脚引脚架构芯片级封装[LFCSP_VQ] 9 mm × 9 mm，超薄体 (CP-64-4) 图示尺寸单位：mm 订购指南 型号1 AD9608BCPZ-105 AD9608BCPZ-125 AD9608BCPZRL7-105 AD9608BCPZRL7-125 AD9608-125EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 评估板 Z = 符合RoHS标准的器件。 ©2011 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D09977sc-0-7/11(0) Rev. 0 | Page 40 of 40 封装选项 CP-64-4 CP-64-4 CP-64-4 CP-64-4