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12位、1 GSPS/500 MSPS
JESD204B双通道模数转换器
AD9234
产品特性
功能框图
BUFFER
VIN+A
VIN–A
FD_A
FD_B
ADC
CORE
12
DECIMATE
BY 2
SIGNAL
MONITOR
12
VIN+B
VIN–B
DECIMATE
BY 2
ADC
CORE
JESD204B
HIGH SPEED SERIALIZER +
Tx OUTPUTS
AVDD1 AVDD2 AVDD3 AVDD1_SR DVDD DRVDD
SPIVDD
(1.25V) (2.5V) (3.3V)
(1.25V)
(1.25V) (1.25V) (1.8V TO 3.3V)
FAST
DETECT
4
SERDOUT0±
SERDOUT1±
SERDOUT2±
SERDOUT3±
BUFFER
FAST
DETECT
V_1P0
CLK+
CLK–
÷2
÷4
÷8
AGND
SYNCINB±
JESD204B
SUBCLASS 1
CONTROL
CLOCK
GENERATION
AND ADJUST
SPI CONTROL
SYSREF±
SIGNAL
MONITOR
AD9234
PDWN/
STBY
DRGND DGND SDIO SCLK CSB
12244-001
JESD204B(子类1)编码串行数字输出
1 GSPS时每通道总功耗：1.5 W(默认设置)
SFDR
79 dBFS(340 MHz，1 GSPS)
86 dBFS(340 MHz，500 MSPS)
SNR
63.4 dBFS(340 MHz，AIN = −1.0 dBFS，1 GSPS)
65.6 dBFS(340 MHz，AIN = −1.0 dBFS，500 MSPS)
ENOB = 10.4 位(10 MHz)
DNL = ±0.16 LSB；INL = ±0.35 LSB
噪声密度
−151 dBFS/Hz (1 GSPS)
−150 dBFS/Hz (500 MSPS)
直流电源：1.25 V、2.5 V和3.3 V
低摆幅满量程输入
1.34 V p-p标称值(1 GSPS)
1.63 V p-p标称值(500 MSPS)
无失码
ADC内部基准电压源
灵活的端接阻抗
400 Ω、200 Ω、100 Ω和50 Ω差分
2 GHz可用模拟输入全功率带宽
95 dB通道隔离/串扰
幅度检测位支持实现高效AGC
差分时钟输入
每通道具有可选2分频DDC
差分时钟输入
整数时钟分频值：1、2、4或8
灵活的JESD204B通道配置
小信号扰动
图1.
产品特色
1. 低功耗模拟内核，12位、1.0 GSPS双通道模数转换器
(ADC)，每通道1.5 W。
2. 较宽的全功率带宽，支持高达2 GHz的IF信号采样。
3. 提供可编程输入端的缓冲输入，简化了滤波器设计和
实施。
4. 灵活的串行端口接口(SPI)控制各种产品特性和功能，满
足特定系统要求。
5. 可编程快速超量程检测。
6. 9 mm × 9 mm、64引脚LFCSP。
7. 引脚兼容AD9680 14位、1 GSPS/500 MSPS双通道ADC。
应用
通信
分集多频段、多模数字接收器
3G/4G、TD-SCDMA、W-CDMA、GSM、LTE
点对点无线电系统
数字预失真观测路径
通用软件无线电
超宽带卫星接收机
仪器仪表(频谱分析仪、网络分析仪、集成式RF测试解决方案)
数字示波器
高速数据采集系统
DOCSIS 3.0 CMTS上游接收路径
HFC数字反向路径接收机
Rev. A
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的最新英文版数据手册。
AD9234
目录
产品特性 ...........................................................................................1
数字下变频器(DDC)....................................................................34
应用....................................................................................................1
DDC概述 ...................................................................................34
功能框图 ...........................................................................................1
半带滤波器 ...............................................................................35
产品特色 ...........................................................................................1
DDC增益级...............................................................................36
修订历史 ...........................................................................................3
DDC复数转实数......................................................................36
概述....................................................................................................4
数字输出 .........................................................................................37
技术规格 ...........................................................................................5
JESD204B接口简介..................................................................37
直流规格......................................................................................5
JESD204B概述 ..........................................................................37
交流规格......................................................................................6
功能概述....................................................................................38
数字规格......................................................................................8
JESD204B链路建立..................................................................39
开关规格......................................................................................9
物理层(驱动器)输出 ...............................................................41
时序规格......................................................................................9
配置JESD204B链路..................................................................43
绝对最大额定值............................................................................11
多芯片同步.....................................................................................46
热特性 ........................................................................................11
SYSREF±设置/保持窗口监控器............................................48
ESD警告.....................................................................................11
测试模式 .........................................................................................50
引脚配置和功能描述 ...................................................................12
ADC测试模式 ..........................................................................50
典型性能参数 ................................................................................14
JESD204B模块测试模式.........................................................51
AD9234-1000.............................................................................14
串行端口接口 ................................................................................53
AD9234-500...............................................................................18
使用SPI的配置 .........................................................................53
等效电路 .........................................................................................22
硬件接口....................................................................................53
工作原理 .........................................................................................24
SPI访问特性..............................................................................53
ADC架构 ...................................................................................24
存储器映射.....................................................................................54
模拟输入考虑 ...........................................................................24
读取存储器映射寄存器表 .....................................................54
基准电压源 ...............................................................................27
存储器映射寄存器表..............................................................55
时钟输入考虑 ...........................................................................28
应用信息 .........................................................................................65
关断/待机模式 .........................................................................29
电源建议....................................................................................65
温度二极管 ...............................................................................29
裸露焊盘散热块建议..............................................................65
ADC超量程和快速检测 ..............................................................30
AVDD1_SR(引脚57)和AGND(引脚56和引脚60)..............65
ADC超量程...............................................................................30
外形尺寸 .........................................................................................66
快速阈值检测(FD_A和FD_B) ..............................................30
订购指南....................................................................................66
信号监控 .........................................................................................31
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AD9234
修订历史
2015年3月—修订版0至修订版A
增加AD9234-500 ......................................................................通篇
更改图79 ........................................................................................ 28
更改“产品特性”部分................................................................ 1
更改图80 ........................................................................................ 29
更改表1 ............................................................................................ 5
更改图91 ........................................................................................ 38
更改表2 ............................................................................................ 6
更改“DDC概述”部分 ............................................................. 34
更改表4 ............................................................................................ 9
增加“示例2：500 MSPS全带宽模式”部分 ........................ 44
更改表6、“热特性”部分和表7 ............................................ 11
增加“测试模式”部分和表15至表19.................................... 50
增加AD9234-500部分和图29至图51 ....................................... 18
更改表22 ........................................................................................ 55
更改图63和图64标题、“模拟输入控制和SFDR优化”部分
更改“电源建议”部分和图106............................................... 65
以及图66 ........................................................................................ 25
更改“订购指南”部分.............................................................. 66
更改图70和图71 ........................................................................... 26
更改“基准电压源”部分 ......................................................... 27
2014年8月—修订版0：初始版
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AD9234
概述
AD9234是一款双通道、12位、1 GSPS/500 MSPS ADC。该
示器的延迟极短，因此用户能够快速调低系统增益，从而
器件内置片内缓冲器和采样保持电路，专门针对低功耗、
避免ADC输入端出现超量程现象。除了快速检测输出外，
小尺寸和易用性而设计。该产品用于对宽带宽模拟信号进
AD9234还具有信号监控能力。信号监控模块可提供ADC
行采样。AD9234针对宽输入带宽、高采样速率、出色的线
进行数字化处理信号的其它信息。
性度和小封装低功耗而优化。
用户可将JESD204B子类1的高速串行输出采用单通道、双
这款双通道ADC内核采用多级、差分流水线架构，并集成
通道或四通道配置，具体取决于接收逻辑器件的可接受通
了输出纠错逻辑。每个ADC均具有宽带宽缓冲输入，支持
道速率以及ADC的采样速率。通过SYSREF±和SYNCINB±
用户可选的各种输入范围。集成基准电压源可简化设计。
输入引脚，可提供多器件同步支持。
各ADC的数据输出内部连接到可选2分频时钟。
AD9234内置多种功能，可以简化通信接收机中的自动增益
控制(AGC)功能。利用ADC的快速检测输出位，可编程阈
值检测器可以监控输入信号功率。如果输入信号电平超过
可编程阈值，快速检测指示器就会变为高。由于该阈值指
AD9234具有灵活的掉电选项，在需要时可以明显降低功
耗。这些特性均可通过1.8 V至3.3 V三线式SPI进行编程。
AD9234采用64引脚无铅LFCSP封装，额定温度范围为−40°C
至+85°C工业温度范围。该产品受美国专利保护。
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AD9234
技术规格
直流规格
除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V，
SPIVDD = 1.8 V，额定最大采样速率，AIN = −1.0 dBFS，时钟分频器 = 2，默认SPI设置，TA = 25°C。
表1.
参数
分辨率
精度
无失码
失调误差
失调匹配
增益误差
增益匹配
差分非线性(DNL)
积分非线性(INL)
温度漂移
失调误差
增益误差
内部基准电压源
电压
折合到输入端噪声
VREF = 1.0 V
模拟输入
差分输入电压范围
共模电压(VCM)
差分输入电容1
全功率模拟输入带宽
电源
AVDD1
AVDD2
AVDD3
AVDD1_SR
DVDD
DRVDD
SPIVDD
IAVDD1
IAVDD2
IAVDD3
IAVDD1_SR
IDVDD2
IDRVDD1
IDRVDD(L = 2模式)
ISPIVDD
温度
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
AD9234-500
最小值 典型值 最大值
12
−0.22
−13.8
−3.9
−0.3
−0.8
保证
0
0
−5.1
+1
+0.20
+0.19
+3.6
+5.9
+0.3
+1.1
AD9234-1000
最小值 典型值 最大值
12
单位
位
保证
0
0
0
1
±0.16
±35
% FSR
% FSR
% FSR
% FSR
LSB
LSB
−0.22
−0.3
−1.2
+0.20
+0.19
+4.8
+0.3
+1.4
25°C
25°C
±2.6
±36
±6
±36
ppm/°C
ppm/°C
全温度范围
1.0
1.0
V
25°C
0.74
1.02
LSB rms
全温度范围
25°C
25°C
25°C
1.63
2.05
1.5
2
1.34
2.05
1.5
2
V p-p
V
pF
GHz
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
25°C
全温度范围
1.22
2.44
3.2
1.22
1.22
1.22
1.7
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1.25
2.50
3.3
1.25
1.25
1.25
1.8
430
380
65
15
140
190
140
5
1.28
2.56
3.4
1.28
1.28
1.28
3.4
480
430
75
18
152
246
6
1.22
2.44
3.2
1.22
1.22
1.22
1.7
1.25
2.50
3.3
1.25
1.25
1.25
1.8
675
525
75
16
230
205
N/A3
5
1.28
2.56
3.4
1.28
1.28
1.28
3.4
740
590
91
18
236
225
6
V
V
V
V
V
V
V
mA
mA
mA
mA
mA
mA
mA
mA
AD9234
参数
功耗
总功耗(包括输出驱动器)2
总功耗(L = 2模式)
关断功耗
待机4
1
2
3
4
温度
AD9234-500
最小值 典型值 最大值
2.15
2.08
670
1.1
全温度范围
25°C
全温度范围
全温度范围
AD9234-1000
最小值 典型值 最大值
2.5
3.0
N/A3
750
1.25
3.3
单位
W
W
mW
W
所有通道工作。DRVDD上的功耗随通道速率和所用的通道数而变。
默认模式。未使用DDC。L = 4，M = 2，F = 1。
N/A表示不适用。在最大采样速率时，JESD204B输出接口不能使用L = 2模式，因为这会超过12.5 Gbps的最大通道速率。当公式((M × N΄ × (10/8) × fOUT)/L)得
到的通道速率小于等于12.5 Gbps时，支持L = 2模式。fOUT为输出采样速率，用fS/DCM表示，其中DCM = 抽取率。
可通过SPI控制。
交流规格
除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V，
SPIVDD = 1.8 V，额定最大采样速率，AIN = −1.0 dBFS，时钟分频器 = 2，默认SPI设置，TA = 25°C。
表2.
参数1
模拟输入满量程
噪声密度2
信噪比(SNR)3
fIN = 10 MHz
fIN = 170 MHz
fIN = 340 MHz
fIN = 450 MHz
fIN = 737 MHz
fIN = 985 MHz
fIN = 1410 MHz
信纳比(SINAD)3
fIN = 10 MHz
fIN = 170 MHz
fIN = 340 MHz
fIN = 450 MHz
fIN = 737 MHz
fIN = 985 MHz
fIN = 1410 MHz
有效位数(ENOB)
fIN = 10 MHz
fIN = 170 MHz
fIN = 340 MHz
fIN = 450 MHz
fIN = 737 MHz
fIN = 985 MHz
fIN = 1410 MHz
无杂散动态范围(SFDR)3
fIN = 10 MHz
fIN = 170 MHz
fIN = 340 MHz
fIN = 450 MHz
fIN = 737 MHz
fIN = 985 MHz
fIN = 1410 MHz
温度
全温度范围
全温度范围
25°C
全温度范围
25°C
25°C
25°C
25°C
25°C
25°C
全温度范围
25°C
25°C
25°C
25°C
25°C
25°C
全温度范围
25°C
25°C
25°C
25°C
25°C
25°C
全温度范围
25°C
25°C
25°C
25°C
25°C
AD9234-500
最小值 典型值 最大值
1.63
−150
65.1
65.0
10.5
77
Rev. A | Page 6 of 66
65.9
65.8
65.6
65.3
64.2
63.6
62.2
65.8
65.7
65.5
65.2
63.7
63.1
61.2
10.7
10.6
10.6
10.5
10.3
10.2
9.9
84
85
85
87
75
75
71
AD9234-1000
最小值 典型值 最大值
1.34
−151
61.6
61.2
9.9
70
单位
V p-p
dBFS/Hz
64.2
63.9
63.4
63.1
61.6
60.7
58.8
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
64.1
63.8
63.3
63.0
61.5
60.6
58.7
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
10.4
10.3
10.2
10.2
9.9
9.8
9.5
位
位
位
位
位
位
位
89
80
79
80
81
79
78
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
AD9234
参数1
最差谐波，二次或三次3
fIN = 10 MHz
fIN = 170 MHz
fIN = 340 MHz
fIN = 450 MHz
fIN = 737 MHz
fIN = 985 MHz
fIN = 1410 MHz
最差其它谐波，二次或三次除外3
fIN = 10 MHz
fIN = 170 MHz
fIN = 340 MHz
fIN = 450 MHz
fIN = 737 MHz
fIN = 985 MHz
fIN = 1410 MHz
双音交调失真(IMD)，AIN1和AIN2 = −7 dBFS
fIN1 = 187 MHz, fIN2 = 190 MHz
fIN1 = 338 MHz, fIN2 = 341 MHz
串扰4
全功率带宽5
1
2
3
4
5
温度
AD9234-500
最小值 典型值 最大值
25°C
全温度范围
25°C
25°C
25°C
25°C
25°C
25°C
全温度范围
25°C
25°C
25°C
25°C
25°C
−84
−85
−85
−87
−75
−75
−71
−82
25°C
25°C
25°C
25°C
−89
−80
−79
−80
−82
−79
−78
−96
−95
−94
−93
−88
−89
−86
−89
−85
−83
−82
−81
−85
−80
−90
−86
95
2
−81
−78
95
2
如需了解定义以及如何完成这些测试的详情，请参阅应用笔记AN-835：了解高速ADC测试和评估。
在低模拟输入频率下测量噪声密度(30 MHz)。
有关针对SFDR优化缓冲器电流设置的建议设置，请参见表9。
串扰的测量条件：一个通道参数为170 MHz、−1.0 dBFS模拟输入且相邻通道上无输入信号。
采用图64中的电路测量。
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−77
AD9234-1000
最小值 典型值 最大值
−70
−76
单位
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dBFS
dB
GHz
AD9234
数字规格
除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V，
SPIVDD = 1.8 V，额定最大采样速率，AIN = −1.0 dBFS，默认SPI设置，TA = 25°C。
表3.
参数
时钟输入(CLK+、CLK−)
逻辑兼容
差分输入电压
输入共模电压
输入电阻(差分)
输入电容
系统基准输入(SYSREF+、SYSREF−)
逻辑兼容
差分输入电压
输入共模电压
输入电阻(差分)
输入电容(差分)
逻辑输入(SDIO、SCLK、CSB、PDWN/STBY)
逻辑兼容
逻辑1电压
逻辑0电压
输入电阻
逻辑输出(SDIO)
逻辑兼容
逻辑1电压(IOH = 800 μA)
逻辑0电压(IOL = 50 μA)
同步输入(SYNCINB+、SYNCINB−)
逻辑兼容
差分输入电压
输入共模电压
输入电阻(差分)
输入电容
逻辑输出(FD_A、FD_B)
逻辑兼容
逻辑1电压
逻辑0电压
输入电阻
数字输出(SERDOUTx±，x = 0至3)
逻辑兼容
差分输出电压
输出共模电压(VCM)
交流耦合
短路电流(IDshort)
差分回损(RLDIFF)1
共模回损(RLCM)1
差分端接阻抗
1
温度
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
最小值
典型值
LVDS/LVPECL
1200
0.85
35
600
最大值
单位
1800
mV p-p
V
kΩ
pF
2.5
LVDS/LVPECL
1200
0.85
35
400
0.6
1800
2.0
2.5
mV p-p
V
kΩ
pF
CMOS
0.8 × SPIVDD
0
0.5
30
V
V
kΩ
CMOS
0.8 × SPIVDD
0
400
0.6
0.5
LVDS/LVPECL/CMOS
1200
1800
0.85
2.0
35
2.5
V
V
mV p-p
V
kΩ
pF
CMOS
0.8 × SPIVDD
0
0.5
V
V
kΩ
30
CML
全温度范围
全温度范围
360
770
mV p-p
25°C
25°C
25°C
25°C
全温度范围
0
−100
8
6
80
1.8
+100
V
mA
dB
dB
Ω
差分和共模回损的测量范围是100 MHz至0.75 MHz x 波特率。
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100
120
AD9234
开关规格
除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V，
SPIVDD = 1.8 V，额定最大采样速率，AIN = −1.0 dBFS，默认SPI设置，TA = 25°C。
表4.
参数
时钟
时钟速率(CLK+/CLK−引脚处)
最大采样速率1
最小采样速率2
时钟高电平脉宽
时钟低电平脉宽
输出参数
单位间隔(UI)3
上升时间(tR)(20%至80%，100 Ω负载)
下降时间(tF)(20%至80%，100 Ω负载)
PLL锁定时间
每通道的数据速率(NRZ)4
延迟5
流水线延迟时间
快速检测延迟
唤醒时间6
待机
关断
孔径
孔径延迟(tA)
孔径不确定性(抖动，tj)
超范围恢复时间
1
2
3
4
5
6
温度
AD9234-500
最小值 典型值 最大值
AD9234-1000
最小值 典型值 最大值
单位
全温度范围
全温度范围
全温度范围
全温度范围
全温度范围
0.3
500
300
1000
1000
0.3
1000
300
500
500
GHz
MSPS
MSPS
ps
ps
全温度范围
25°C
25°C
25°C
25°C
80
24
24
3.125
4
200
32
32
2
5
全温度范围
全温度范围
55
25°C
25°C
1
全温度范围
全温度范围
全温度范围
530
55
1
80
24
24
12.5
3.125
4
100
32
32
2
10
12.5
ps
ps
ps
ms
Gbps
28
时钟周期
时钟周期
4
ms
ms
55
28
1
4
530
55
1
ps
fs rms
时钟周期
最大采样速率为分频后的时钟速率。
最小采样速率在300 MSPS，L = 2或L = 1。
波特率 = 1/UI。支持该范围的子集。
默认L = 4。该数字可根据采样速率和抽取速率而改变。
未使用DDC。L = 4，M = 2，F = 1。
唤醒时间指从掉电模式返回正常工作模式所需的时间。
时序规格
表5.
参数
CLK+至SYSREF+时序要求
tSU_SR
tH_SR
SPI时序要求
tDS
tDH
tCLK
tS
tH
tHIGH
tLOW
tEN_SDIO
tDIS_SDIO
测试条件/注释
参见图2
器件时钟至SYSREF+建立时间
器件时钟至SYSREF+保持时间
参见图3
数据与SCLK上升沿之间的建立时间
数据与SCLK上升沿之间的保持时间
SCLK周期
CSB与SCLK之间的建立时间
CSB与SCLK之间的保持时间
SCLK应处于逻辑高电平状态的最短时间
SCLK应处于逻辑低电平状态的最短时间
相对于SCLK下降沿，SDIO引脚从输入状态
切换到输出状态所需的时间(图3未显示)
相对于SCLK上升沿，SDIO引脚从输出状态
切换到输入状态所需的时间(图3未显示)
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最小值 典型值 最大值
117
−96
单位
ps
ps
2
2
40
2
2
10
10
10
ns
ns
ns
ns
ns
ns
ns
ns
10
ns
AD9234
时序图
CLK–
CLK+
tSU_SR
tH_SR
12244-003
SYSREF–
SYSREF+
图2. SYSREF±建立和保持时间
tHIGH
tDS
tS
tCLK
tDH
tACCESS
tH
tLOW
CSB
SDIO DON’T CARE
DON’T CARE
R/W
A14
A13
A12
A11
A10
A9
A8
A7
D5
D4
D3
D2
D1
D0
DON’T CARE
12244-004
SCLK DON’T CARE
图3. 串行端口接口时序图
APERTURE
DELAY
ANALOG
INPUT
SIGNAL
N – 55
SAMPLE N
N – 54
N+1
N – 53
N – 52
N–1
N – 51
CLK–
CLK+
CLK–
CLK+
SERDOUT0–
SERDOUT0+
A
B
C
D
E
F
G
H
I
J
A
B
C
D
E
F
G
H
I
J
A
B
C
D
E
F
G
H
I
J
CONVERTER0 MSB
A
B
C
D
E
F
G
H
I
J
A
B
C
D
E
F
G
H
I
J
A
B
C
D
E
F
G
H
I
J
CONVERTER0 LSB
A
B
C
D
E
F
G
H
I
J
A
B
C
D
E
F
G
H
I
J
A
B
C
D
E
F
G
H
I
J
CONVERTER1 MSB
A
B
C
D
E
F
G
H
I
J
A
B
C
D
E
F
G
H
I
J
A
B
C
D
E
F
G
H
I
J
CONVERTER1 LSB
SERDOUT1–
SERDOUT1+
SERDOUT2–
SERDOUT2+
SAMPLE N – 55
ENCODED INTO 1
8-BIT/10-BIT SYMBOL
SAMPLE N – 54
ENCODED INTO 1
8-BIT/10-BIT SYMBOL
SAMPLE N – 53
ENCODED INTO 1
8-BIT/10-BIT SYMBOL
图4. 数据输出时序(全带宽模式；L = 4；M = 2；F = 1)
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12244-002
SERDOUT3–
SERDOUT3+
AD9234
绝对最大额定值
表6.
热特性
参数
电气
AVDD1至AGND
AVDD1_SR至AGND
AVDD2至AGND
AVDD3至AGND
DVDD至DGND
DRVDD至DRGND
SPIVDD至AGND
AGND至DRGND
VIN±x至AGND
SCLK, SDIO, CSB至AGND
PDWN/STBY至AGND
工作温度范围
结温范围
存储温度范围(环境)
θJA、θJB和θJC典型值的测试在不同气流速度(单位：m/s)的印
额定值
刷电路板(PCB)的层数条件下进行。气流可增强散热，从
1.32 V
1.32 V
2.75 V
3.63 V
1.32 V
1.32 V
3.63 V
−0.3 V至+0.3 V
3.2 V
−0.3 V至SPIVDD + 0.3 V
−0.3 V至SPIVDD + 0.3 V
−40°C至+85°C
−40°C至+115°C
−65°C至+150°C
注意，等于或超出上述绝对最大额定值可能会导致产品永
久性损坏。这只是额定最值，并不能以这些条件或者在任
何其它超出本技术规范操作章节中所示规格的条件下，推
断产品能否正常工作。长期在超出最大额定值条件下工作
会影响产品的可靠性。
而有效降低θJA和θJB。此外，金属直接与封装引脚和裸露焊
盘接触，包括金属走线、通孔、地和电源层，同样可降低
θJA。关于实际应用的热性能，需要仔细检查应用条件。建
议采用适当的热管理技术，确保最大结温不超过表6中的
限值。
表7. 热阻值
PCB
类型
JEDEC
2s2p
板
1
2
3
4
5
气流
速度
(m/s)
0.0
1.0
2.5
θJA
17.81, 2
15.61, 2
15.01, 2
ΨJB
6.31, 3
5.91, 3
5.71, 3
θJC_TOP
4.71, 5
N/A4
N/A4
θJC_BOT
1.21, 5
单位
°C/W
°C/W
°C/W
按照JEDEC 51-7，加上JEDEC 51-5 2s2p测试板。
按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。
按照JEDEC JESD51-8(静止空气)。
N/A表示不适用。
按照MIL-STD 883、方法1012.1。
ESD警告
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路，但在遇到高能
量ESD时，器件可能会损坏。因此，应当采取适当的
ESD防范措施，以避免器件性能下降或功能丧失。
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AD9234
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
AVDD1
AVDD2
AVDD2
AVDD1
AGND
SYSREF–
SYSREF+
AVDD1_SR
AGND
AVDD1
CLK–
CLK+
AVDD1
AVDD2
AVDD2
AVDD1
引脚配置和功能描述
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
AD9234
TOP VIEW
(Not to Scale)
AVDD1
AVDD1
AVDD2
AVDD3
VIN–B
VIN+B
AVDD3
AVDD2
AVDD2
AVDD2
SPIVDD
CSB
SCLK
SDIO
DVDD
DGND
NOTES
1. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE
PROVIDES THE GROUND REFENCE FOR AVDDx. THIS EXPOSED
PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION.
12244-005
FD_A
DRGND
DRVDD
SYNCINB–
SYNCINB+
SERDOUT0–
SERDOUT0+
SERDOUT1–
SERDOUT1+
SERDOUT2–
SERDOUT2+
SERDOUT3–
SERDOUT3+
DRVDD
DRGND
FD_B
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
AVDD1
AVDD1
AVDD2
AVDD3
VIN–A
VIN+A
AVDD3
AVDD2
AVDD2
AVDD2
AVDD2
V_1P0
SPIVDD
PDWN/STBY
DVDD
DGND
图5. 引脚配置
表8. 引脚功能描述
引脚编号
电源
0
引脚名称
类型
描述
EPAD
地
1, 2, 47, 48, 49, 52, 55, 61, 64
3, 8, 9, 10, 11, 39, 40, 41,
46, 50, 51, 62, 63
4, 7, 42, 45
13, 38
15, 34
16, 33
18, 31
19, 30
56, 60
57
模拟
5, 6
12
AVDD1
AVDD2
电源
电源
裸露焊盘。封装底部的裸露热焊盘为AVDDx
提供接地基准。该焊盘必须与地相连，
才能正常工作。
模拟电源(标称值1.25 V)。
模拟电源(标称值2.5 V)。
AVDD3
SPIVDD
DVDD
DGND
DRGND
DRVDD
AGND1
AVDD1_SR1
电源
电源
电源
地
地
电源
地
电源
模拟电源(标称值3.3 V)。
SPI数字电源(1.8 V至3.3 V)。
数字电源(标称值为1.25 V)。
DVDD的接地基准。
DRVDD接地基准。
数字驱动器电源(标称值：1.25 V)。
SYSREF±接地基准。
SYSREF±模拟电源(标称值：1.25 V)。
VIN−A, VIN+A
V_1P0
输入
输入/DNC
VIN+B, VIN−B
CLK+, CLK−
输入
输入
ADC A模拟输入(－/＋)。
1.0 V基准电压输入/不连接。此引脚可通过SPI配置为
无连接或输入。如果使用内部基准，则不连接此引脚。
如果使用外部基准电压源，则此引脚需要一个1.0 V
基准电压输入。
ADC B模拟输入(＋/－)。
时钟输入(＋/－)。
FD_A, FD_B
输出
通道A和通道B的快速检测输出。
43, 44
53, 54
CMOS输出
17, 32
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AD9234
引脚编号
数字输入
20, 21
58, 59
数据输出
22, 23
24, 25
26, 27
28, 29
待测器件(DUT)
控制
14
35
36
37
1
引脚名称
类型
描述
SYNCINB−, SYNCINB+
SYSREF+, SYSREF−
输入
输入
低电平有效JESD204B LVDS同步输入(－/＋)。
高电平有效JESD204B LVDS系统基准输入(＋/－)。
SERDOUT0−, SERDOUT0+
SERDOUT1−, SERDOUT1+
SERDOUT2−, SERDOUT2+
SERDOUT3−, SERDOUT3+
输出
输出
输出
输出
通道0输出数据(－/＋)。
通道1输出数据(－/＋)。
通道2输出数据(－/＋)。
通道3输出数据(－/＋)。
PDWN/STBY
输入
SDIO
SCLK
CSB
输入/输出
输入
输入
掉电输入(高电平有效)。此引脚的操作取决于
SPI模式，可配置为掉电或待机。
SPI串行数据输入/输出。
SPI串行时钟。
SPI片选(低电平有效)。
为了确保ADC正常工作，应使AVDD1_SR和AGND独立于AVDD1和EPAD连接而进行连接。更多信息见“应用信息”部分。
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AD9234
典型性能参数
AD9234-1000
除非另有说明，AVDD1 = 1.25 V，AVDD1_SR = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，DVDD = 1.25 V，DRVDD = 1.25 V，
= 2，TA = 25°C，128k FFT采样。
SPIVDD = 1.8 V，1.34 V p-p满量程差分输入，AIN = −1.0 dBFS，默认SPI设置，时钟分频值
A
0
0
AIN = –1dBFS
SNR = 64.2dBFS
ENOB = 10.4BITS
SFDR = 88dBFS
BUFFER CURRENT = 2.5×
AIN = –1dBFS
SNR = 63.1dBFS
ENOB = 10.2 BITS
SFDR = 80dBFS
BUFFER CURRENT = 4.5×
–20
AMPLITUDE (dBFS)
–40
–60
–80
–100
–40
–60
–80
0
100
200
300
400
500
FREQUENCY (MHz)
–120
12244-100
–120
0
300
400
500
400
500
图9. 单音FFT(fIN = 450.3 MHz)
0
0
AIN = –1dBFS
SNR = 63.9dBFS
ENOB = 10.3 BITS
SFDR = 80dBFS
BUFFER CURRENT = 2.5×
AIN = –1dBFS
SNR = 61.6dBFS
ENOB = 9.9 BITS
SFDR = 81dBFS
BUFFER CURRENT = 6.5×
–20
AMPLITUDE (dBFS)
–20
–40
–60
–80
–40
–60
–80
–100
–100
0
100
200
300
400
500
FREQUENCY (MHz)
–120
12244-101
–120
0
100
200
300
FREQUENCY (MHz)
图7. 单音FFT(fIN = 170.3 MHz)
12244-300
AMPLITUDE (dBFS)
200
FREQUENCY (MHz)
图6. 单音FFT(fIN = 10.3 MHz)
图10. 单音FFT(fIN = 737.3 MHz)
0
0
AIN = –1dBFS
SNR = 63.4dBFS
ENOB = 10.2 BITS
SFDR = 79dBFS
BUFFER CURRENT = 3.0×
–20
AIN = –1dBFS
SNR = 60.7dBFS
ENOB = 9.8 BITS
SFDR = 79dBFS
BUFFER CURRENT = 6.5×
–20
AMPLITUDE (dBFS)
–40
–60
–80
–100
–40
–60
–80
–100
–120
0
100
200
300
FREQUENCY (MHz)
400
500
12244-102
AMPLITUDE (dBFS)
100
12244-103
–100
图8. 单音FFT(fIN = 340.3 MHz)
–120
0
100
200
300
FREQUENCY (MHz)
图11. 单音FFT(fIN = 985.3 MHz)
Rev. A | Page 14 of 66
400
500
12244-301
AMPLITUDE (dBFS)
–20
AD9234
0
90
AIN = –1dBFS
SNR = 59.7dBFS
ENOB = 9.6 BITS
SFDR = 80dBFS
BUFFER CURRENT = 7.0×
SFDR (dBFS)
–40
SNR/SFDR (dBFS)
–60
–80
80
70
SNR (dBFS)
–100
0
100
200
300
400
500
FREQUENCY (MHz)
60
10.3
12244-302
–120
128.3
180.3
242.3
309.3
361.3
420.3
480.3
INPUT FREQUENCY (MHz)
图12. 单音FFT(fIN = 1213.3 MHz)
图15. SNR/SFDR与输入频率(fIN )的关系(fIN < 500 MHz；
缓冲器电流 = 3.5×；使用图63中的电路)
0
90
AIN = –1dBFS
SNR = 58.8dBFS
ENOB = 9.5 BITS
SFDR = 78dBFS
BUFFER CURRENT = 7.5×
–20
80
–40
SNR/SFDR (dBFS)
AMPLITUDE (dBFS)
85.3
12244-306
AMPLITUDE (dBFS)
–20
–60
–80
SFDR (dBFS)
70
SNR (dBFS)
60
0
100
200
300
400
500
FREQUENCY (MHz)
50
453.3 629.3 737.3 837.3 937.3 1077.3 1177.3 1277.3 1377.3 1477.3
12244-303
–120
INPUT FREQUENCY (MHz)
图16. SNR/SFDR与输入频率(fIN )的关系(450 MHz < fIN < 1500 MHz；
缓冲器电流 = 7.5×；使用图64中的电路)
图13. 单音FFT(fIN = 1413.3 MHz)
80
90
SFDR (dBFS)
SFDR (dBFS)
SNR/SFDR (dBFS)
80
70
70
60
SNR (dBFS)
60
700
750
800
850
900
950
1000
1050
SAMPLE RATE (MHz)
图14. SNR/SFDR与采样速率(fS )的关系
(fIN = 170.3 MHz；缓冲器电流 = 3.0×)
1100
50
1523.3 1587.3 1623.3 1687.3 1723.3 1787.3 1823.3 1887.3 1923.3 1987.3
INPUT FREQUENCY (MHz)
12244-308
SNR (dBFS)
12244-304
SNR/SFDR (dBFS)
12244-307
–100
图17. SNR/SFDR与输入频率(fIN )的关系(1500 MHz < fIN < 2000 MHz；
缓冲器电流 = 8.5×；使用图64中的电路)
Rev. A | Page 15 of 66
AD9234
0
SFDR (dBc)
–20
SFDR/IMD3 (dBc AND dBFS)
–20
–40
–60
–80
–100
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
0
100
200
300
400
500
FREQUENCY (MHz)
IMD3 (dBFS)
–120
–90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6
12244-205
–120
–40
INPUT AMPLITUDE (dBFS)
12244-208
AMPLITUDE (dBFS)
0
AIN1 AND AIN2 = –7dBFS
SFDR = 81dBFS
IMD2 = 81dBFS
IMD3 = 83dBFS
BUFFER CURRENT = 4.5×
图21. 双音SFDR/IMD3与输入幅度(AIN )的关系
(fIN1 = 338 MHz，fIN2 = 341 MHz)
图18. 双音FFT(fIN1 = 184 MHz，fIN2 = 187 MHz)
120
AIN1 AND AIN2 = –7dBFS
SFDR = 78dBFS
IMD2 = 78dBFS
IMD3 = 85dBFS
BUFFER CURRENT = 4.5×
–15
AMPLITUDE (dBFS)
–30
SFDR (dBFS)
100
SNR/SFDR (dBc AND dBFS)
0
–45
–60
–75
–90
–105
80
SNR (dBFS)
60
40
SFDR (dBc)
20
SNR (dBc)
0
–120
0
100
200
300
400
500
FREQUENCY (MHz)
–40
–97
12244-206
–150
–84
–74
–64
–54
–44
–34
–24
–14
–4
INPUT AMPLITUDE (dBFS)
图19. 双音FFT(fIN1 = 338 MHz，fIN2 = 341 MHz)
12244-209
–20
–135
图22. SNR/SFDR与模拟输入电平的关系
(fIN = 10.3 MHz；缓冲器电流 = 2.0×)
0
90
SFDR (dBc)
SFDR
SNR/SFDR (dBFS)
–40
IMD3 (dBc)
–60
SFDR (dBFS)
80
70
SNR
–100
IMD3 (dBFS)
–120
–90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6
INPUT AMPLITUDE (dBFS)
图20. 双音SFDR/IMD3与输入幅度(AIN )的关系
(fIN1 = 184 MHz，fIN2 = 187 MHz)
60
–45 –35 –25 –15 –5
5
15
25
35
45
55
65
75
TEMPERATURE (°C)
图23. SNR/SFDR与温度的关系(fIN = 170.3 MHz)
Rev. A | Page 16 of 66
85
12244-400
–80
12244-207
SFDR/IMD3 (dBc AND dBFS)
–20
AD9234
3.10
0.4
3.05
POWER DISSIPATION (W)
0.6
0
–0.2
–0.4
2.95
2.90
2.85
2.80
–0.6
0
500
1000
1500
2000
2500
3000
3500
2.75
–45 –35 –25 –15 –5
12244-401
–0.8
3.00
4000
OUTPUT CODE
5
15
25
35
45
55
65
75
85
TEMPERATURE (°C)
图24. INL(fIN = 10.3 MHz)
12244-404
INL (LSB)
0.2
图27. 功耗与温度的关系
0.3
3.5
3.4
0.2
POWER DISSIPATION (W)
3.3
DNL (LSB)
0.1
0
–0.1
3.2
3.1
3.0
2.9
2.8
2.7
–0.2
500
1000
1500
2000
2500
3000
3500
2.5
700
12244-402
0
4000
OUTPUT CODE
1.02 LSB rms
3000000
2000000
1500000
1000000
500000
N
N+1
OUTPUT CODE
N+2
N+3
12244-403
NUMBER OF HITS
2500000
N–1
820
860
900
940
980
1020 1060 1110
图28. 功耗与采样速率(fS )的关系
3500000
N–2
780
SAMPLE RATE (MHz)
图25. DNL(fIN = 10 MHz)
0
N–3
740
图26.等效输入噪声直方图
Rev. A | Page 17 of 66
12244-405
2.6
–0.3
AD9234
AD9234-500
除非另有说明，AVDD1 = 1.25 V，AVDD1_SR = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，DVDD = 1.25 V，DRVDD = 1.25 V，
SPIVDD = 1.8 V，1.63 V p-p满量程差分输入，AIN = −1.0 dBFS，默认SPI设置，时钟分频值 = 2，TA = 25°C，128k FFT采样。
0
0
AIN = –1dFBS
SNR = 65.9dBFS
ENOB = 10.7BITS
SFDR = 85dBFS
BUFFER CURRENT = 2.5×
–20
AMPLITUDE (dBFS)
–40
–60
–80
–100
–40
–60
–80
50
100
150
FREQUENCY (MHz)
200
250
–120
0
200
250
200
250
250
0
AIN = –1dFBS
SNR = 65.9dBFS
ENOB = 10.6BITS
SFDR = 85dBFS
BUFFER CURRENT = 2.5×
–20
AIN = –1dFBS
SNR = 64.2dBFS
ENOB = 10.3BITS
SFDR = 75dBFS
BUFFER CURRENT = 4.5x
–20
–40
AMPLITUDE (dBFS)
AMPLITUDE (dBFS)
150
图32. 单音FFT(fIN = 450.3 MHz)
0
–60
–80
–100
–40
–60
–80
0
50
100
150
200
250
FREQUENCY (MHz)
12244-506
–100
–120
–120
0
50
100
150
FREQUENCY (MHz)
图30. 单音FFT(fIN = 170.3 MHz)
图33. 单音FFT(fIN = 737.3 MHz)
0
0
AIN = –1dFBS
SNR = 65.5dBFS
ENOB = 10.5BITS
SFDR = 86dBFS
BUFFER CURRENT = 4.5×
–20
AIN = –1dFBS
SNR = 63.6dBFS
ENOB = 10.2BITS
SFDR = 75dBFS
BUFFER CURRENT = 5.5×
–20
AMPLITUDE (dBFS)
–40
–60
–80
–100
–40
–60
–80
–100
0
50
100
150
FREQUENCY (MHz)
200
250
12244-507
AMPLITUDE (dBFS)
100
FREQUENCY (MHz)
图29. 单音FFT(fIN = 10.3 MHz)
–120
50
12244-509
0
12244-030
–120
12244-508
–100
12244-510
AMPLITUDE (dBFS)
–20
AIN = –1dFBS
SNR = 65.3dBFS
ENOB = 10.5BITS
SFDR = 86dBFS
BUFFER CURRENT = 4.5×
图31. 单音FFT(fIN = 340.3 MHz)
–120
0
50
100
150
FREQUENCY (MHz)
图34. 单音FFT(fIN = 985.3 MHz)
Rev. A | Page 18 of 66
200
AD9234
90
0
AIN = –1dFBS
SNR = 62.9dBFS
ENOB = 10.0BITS
SFDR = 72dBFS
BUFFER CURRENT = 8.5×
AMPLITUDE (dBFS)
–20
SNR/SFDR (dBFS)
–40
–60
–80
80
SNR (dBFS)
SFDR (dBFS)
SNR (dBFS)
SFDR (dBFS)
70
–100
FREQUENCY (MHz)
图35. 单音FFT(fIN = 1213.3 MHz)
图38. SNR/SFDR与输入频率(fIN )的关系(fIN < 500 MHz；
缓冲器电流 = 2.5×和4.5×；使用图63中的电路)
0
90
AIN = –1dFBS
SNR = 62.2dBFS
ENOB = 9.9BITS
SFDR = 71dBFS
BUFFER CURRENT = 8.5×
–20
AMPLITUDE (dBFS)
12244-515
480.3
450.3
420.3
390.3
360.3
340.7
330.3
301.3
270.3
240.3
210.3
180.3
FREQUENCY (MHz)
60
170.3
250
150.3
200
95.3
150
125.3
100
65.3
50
10.3
0
12244-511
–120
SNR (dBFS)
SFDR (dBFS)
SNR (dBFS)
SFDR (dBFS)
SNF/SFDR (dBFS)
–40
–60
–80
80
70
FREQUENCY (MHz)
图36. 单音FFT(fIN = 1413.3 MHz)
12244-516
1510.3
1410.3
1310.3
1205.3
1110.3
1010.3
985.3
FREQUENCY (MHz)
60
810.3
250
765.3
200
610.3
150
515.3
100
510.3
50
480.3
0
450.3
–120
12244-512
–100
图39. SNR/SFDR与输入频率(fIN )的关系(450 MHz < fIN < 1500 MHz；
缓冲器电流 = 6.5×和8.5×；使用图64中的电路)
90
72
70
SFDR (dBFS)
SFDR (dBFS)
SNR/SFDR (dBFS)
80
70
SNRFS (dBFS)
66
64
62
SNR (dBFS)
60
58
60
300 320 340 360 380 400 420 440 460 480 500 520 540
FREQUENCY (MHz)
图37. SNR/SFDR与采样速率(fS )的关系
(fIN = 170.3 MHz；缓冲器电流 = 3.0×)
54
1510.3
1600.3
1710.3
1810.3
FREQUENCY (MHz)
1910.3
1950.3
12244-517
56
12244-513
SNRFS/SFDR (dBFS)
68
图40. SNR/SFDR与输入频率(fIN )的关系(1500 MHz < fIN < 2000 MHz；
缓冲器电流 = 8.5×；使用图64中的电路)
Rev. A | Page 19 of 66
AD9234
0
0
AIN1 AND A IN2 = –7dBFS
SFDR = 90dBFS
IMD2 = 99dBFS
IMD3 = 90dBFS
BUFFER CURRENT = 2.0×
–40
–60
–80
–40
IMD3 (dBc)
–60
–80
SFDR (dBFS)
50
100
150
200
250
FREQUENCY (MHz)
–120
–90
12244-518
0
–60
–50
–40
AMPLITUDE
–30
–20
–10
SFDR (dBFS)
AIN1 AND A IN2 = –7dBFS
SFDR = 86dBFS
IMD2 = 86dBFS
IMD3 = 76dBFS
BUFFER CURRENT = 4.5×
100
–40
–60
–80
–100
80
SNR (dBFS)
60
40
20
0
–20
50
100
150
200
250
FREQUENCY (MHz)
–40
–90
12244-519
0
SFDR (dBc)
SNR (dBc)
–80
–70
–60
–50
–40
–30
–20
–10
0
65
85
AMPLITUDE (dBFS)
12244-522
SNR/SFDR (dBc AND dBFS)
–20
图45. SNR/SFDR与模拟输入电平的关系
(fIN = 10.3 MHz；缓冲器电流 = 2.0×)
图42. 双音FFT(fIN1 = 338 MHz，fIN2 = 341 MHz)
0
100
SFDR (dBc)
–20
SFDR (dBFS)
90
–40
SNR/SFDR (dBFS)
IMD3 (dBc)
–60
–80
SFDR (dBFS)
80
70
–100
–120
–90
IMD3 (dBFS)
–80
–70
–60
–50
–40
AMPLITUDE (dBFS)
–30
–20
–10
12244-520
SNRFS (dBFS)
60
–45
–25
–15
–5
15
25
45
TEMPERATURE (°C)
图46. SNR/SFDR与温度的关系(fIN = 170.3 MHz)
图43. 双音SFDR/IMD3与输入幅度(AIN )的关系
(fIN1 = 184 MHz，fIN2 = 187 MHz)
Rev. A | Page 20 of 66
12244-523
AMPLITUDE (dBFS)
–70
120
0
SFDR/IMD3 (dBc AND dBFS)
–80
图44. 双音SFDR/IMD3与输入幅度(AIN )的关系
(fIN1 = 338 MHz，fIN2 = 341 MHz)
图41. 双音FFT(fIN1 = 184 MHz，fIN2 = 187 MHz)
–120
IMD3 (dBFS)
12244-521
–100
–100
–120
SFDR (dBc)
–20
SFDR/IMD3 (dBc AND dBFS)
AMPLITUDE (dBFS)
–20
AD9234
0.4
2.14
0.3
2.13
2.12
0.2
2.11
DUT POWER
0
–0.1
–0.2
2.09
2.08
2.07
–0.3
2.06
–0.4
0
500
1000
1500
2000
2500
3000
3500
4000
OUTPUT CODE
2.04
–45
–25
–15
–5
15
25
TEMPERATURE (°C)
45
65
85
12244-527
2.05
12244-524
–0.5
2.10
550
12244-528
INL (LSB)
0.1
图50. 功耗与温度的关系
图47. INL(fIN = 10.3 MHz)
2.20
0.15
2.15
0.10
POWER DISSIPATION (W)
2.10
DNL (LSB)
0.05
0
–0.05
L.M.F = 4.2.1
2.05
2.00
1.95
L.M.F = 2.2.2
1.90
1.85
1.80
–0.10
0
500
1000
1500
2000
2500
3000
3500
4000
OUTPUT CODE
12244-525
–0.15
1.75
2,000,000
1,800,000
1,600,000
1,400,000
1,200,000
1,000,000
800,000
600,000
400,000
12244-526
200,000
N – 10
N–9
N–8
N–7
N–6
N–5
N–4
N–3
N–2
N–1
N
N+1
N+2
N+3
N+4
N+5
N+6
N+7
N+8
N+9
N + 10
NUMBER OF HITS
350
400
450
SAMPLE RATE (MHz)
图51. 功耗与采样速率(fS )的关系
图48. DNL(fIN = 10 MHz)
0
1.70
300
OUTPUT CODE
图49. 等效输入噪声直方图
Rev. A | Page 21 of 66
500
AD9234
等效电路
图52. 模拟输入
图55. 数字输出
图53. 时钟输入
图56. SYNCINB±输入
图54. SYSREF±输入
图57. SCLK输入
Rev. A | Page 22 of 66
AD9234
图58. CSB输入
图61. PDWN/STBY输入
图59. SDIO输入
图62. V_1P0输入
图60. FD_A/FD_B输出
Rev. A | Page 23 of 66
AD9234
工作原理
AD9234具有两个模拟输入通道和四个JESD204B输出通道对。
模拟输入考虑
该ADC设计用于高达2 GHz的宽带模拟信号采样。AD9234
AD9234的模拟输入端是一个差分缓冲器。缓冲器的内部共
针对宽输入带宽、高采样速率、出色的线性度和小封装低
模电压为2.05 V。输入电路根据时钟信号在采样模式和保持
功耗而优化。
模式之间切换。当输入电路切换到采样模式时，信号源必
这款双通道ADC内核采用多级、差分流水线架构，并集成
了输出纠错逻辑。每个ADC均具有宽带宽输入，支持用户
须能够对采样电容充电，并且在半个时钟周期内完成建
立。每个输入端都串联一个小电阻，帮助降低从驱动源输
出级注入的峰值瞬态电流。此外，输入端的每一侧可以使
可选的各种输入范围。集成基准电压源可简化设计。
AD9234内置多种功能，可以简化通信接收机中的AGC功
能。利用ADC的快速检测输出位，可编程阈值检测器可以
监控输入信号功率。如果输入信号电平超过可编程阈值，
快速检测指示器就会变为高。由于该阈值指示器的延迟极
短，因此用户能够快速调低系统增益，从而避免ADC输入
用低Q电感或铁氧体磁珠，以减小模拟输入端的高差分电
容，从而实现ADC的最大带宽。在高中频(IF)下驱动转换
器前端时，必须使用低Q电感或铁氧体磁珠。输入端可以
使用一个差分电容或两个单端电容，以提供匹配的无源网
络。这最终会在输入端形成一个低通滤波器，用来限制无
用的宽带噪声。欲了解更多信息，请参阅应用笔记
端出现超量程现象。
AN-742、AN-827以及Analog Dialogue的文章“用于宽带模
基于JESD204B子类1的高速串行化输出数据速率可以配置
数转换器的变压器耦合前端”(第39卷，2005年4月)。通
为单通道(L = 1)、双通道(L = 2)和四通道(L = 4)，具体取决
常，精确值取决于应用。
于采样速率和抽取率。通过SYSREF±和SYNCINB±输入引
脚，可提供多器件同步支持。
为得到最佳动态性能，必须保证驱动VIN+x的源阻抗与驱
动VIN−x的源阻抗相匹配，从而保证共模建立误差是对称
ADC架构
的。这些误差会被ADC的共模抑制削弱。内部基准缓冲器
AD9234的结构由输入缓冲流水线式ADC组成。输入缓冲
可创建差分基准，用来定义ADC内核范围。
器设计为可向模拟输入信号提供端接阻抗。可使用SPI改变
在差分配置中，将ADC设置为最大范围可以实现最高的
端接阻抗，满足驱动器/放大器的端接需要。默认端接值设
SNR性能。对于AD9234，AD9234-1000的可用范围为差分
置为400 Ω。模拟输入端接的等效电路如图52所示。输入缓
1.34 V p-p，AD9234-500为1.63 V p-p。
冲器针对高线性度、低噪声和低功耗优化。
差分输入配置
输入缓冲器提供线性高输入阻抗(便于驱动)，同时降低
ADC的反冲。缓冲器针对高线性度、低噪声和低功耗优
有多种有源或无源方法可以驱动AD9234，不过，通过差分
方式驱动模拟输入可实现最佳性能。
化。各级的量化输出组合在一起，在数字校正逻辑中最终
形成一个12位转换结果。流水线式架构允许第一级处理新
的输入样本，而其它级继续处理之前的样本。采样在时钟
的上升沿进行。
在SNR和SFDR为关键参数的应用中，因为大部分放大器的
噪声性能不足以实现AD9234的真正性能，所以输入配置中
建议采用差分变压器耦合(见图63和图64)。
对于低范围至中间范围频率，建议使用一个双巴伦或双变
压器网络(参见图63)，以便实现AD9234的最优性能。对于
第二和第三奈奎斯特区中的较高频率，最好能移除部分前
端无源器件，确保宽带正常工作(参见图64)。
Rev. A | Page 24 of 66
AD9234
图63. 针对最高500 MHz频率的差分变压器耦合配置
图64. 针对500 MHz以上频率的差分变压器耦合配置
输入共模
各通道的缓冲器电流可通过寄存器0x018进行调节，以便针
AD9234的模拟输入内部偏置到共模电压，如图65所示。共
对各种输入频率和目标带宽优化SFDR。设置输入缓冲器电
模缓冲器的范围有限，因为如果共模电压降幅超过100 mV，
流之后，AVDD3电源所需的电流量也会发生改变。此关系
性能就会大受影响。因此，在直流耦合应用中，应将共模
如图66所示。关于缓冲器电流设置的完整列表，参见表22。
电压设为2.05 V ±100 mV，以确保ADC正常工作。
模拟输入控制和SFDR优化
AD9234为模拟输入提供灵活的控制，比如输入端接和缓冲
器电流。所有可用控制如图65所示。
图66. AVDD3电源(IAVDD3 )与缓冲器电流设置的关系
图65. 模拟输入控制
Rev. A | Page 25 of 66
AD9234
图67、图68和图69显示如何针对不同的奈奎斯特区，使用
寄 存 器 0x018中 的 缓 冲 器 电 流 设 置 优 化 AD9234-1000的
SFDR。图70、图71和图72显示如何针对不同的奈奎斯特
区，使用寄存器0x018中的缓冲器电流设置优化AD9234-500
的SFDR。当频率高于1 GHz时，最好让ADC的输入幅度低
于−1 dBFS(比如−3 dBFS)，这样可以极大地改善转换信号的
线性度而无需牺牲SNR性能。
图69. 缓冲器电流扫描时AD9234-1000 SFDR
与输入频率的关系(IBUFF ；1500 MHz < fIN < 2000 MHz)
图67. 缓冲器电流扫描时AD9234-1000 SFDR
与输入频率的关系(IBUFF ；fIN < 500 MHz)
图70. 缓冲器电流扫描时AD9234-500 SFDR
与输入频率的关系(IBUFF ；fIN < 500 MHz)
图68. 缓冲器电流扫描时AD9234-1000 SFDR
与输入频率的关系(IBUFF ；500 MHz < fIN < 1500 MHz)
图71. 缓冲器电流扫描时AD9234-500 SFDR
与输入频率的关系(IBUFF ；500 MHz < fIN < 1500 MHz)
Rev. A | Page 26 of 66
AD9234
72
VIN+A/
VIN+B
70
VIN–A/
VIN–B
8.5×
68
7.5×
SFDR (dBFS)
66
INTERNAL
V_1P0
GENERATOR
64
62
60
6.5×
ADC
CORE
FULL-SCALE
VOLTAGE
ADJUST
V_1P0 ADJUST
SPI REGISTER
(0x024)
V_1P0
58
52
1510.3
12244-531
54
1600.3
1710.3
1810.3
FREQUENCY (MHz)
1910.3
1950.3
12244-031
V_1P0 PIN
CONTROL SPI
REGISTER
(0x024)
56
图73. 内部基准电压配置与控制
SPI寄存器0x024允许用户使用此1.0 V内部基准电压源，也允
图72. 缓冲器电流扫描时AD9234-500 SFDR
与输入频率的关系(IBUFF ；1500 MHz < fIN < 2000 MHz)
许用户提供1.0 V外部基准电压源。使用外部基准电压源时，
表9显示了推荐的缓冲器电流设置，以及不同模拟输入频
可提供1.0 V基准电压。
率范围内的满量程电压设置。
在某些应用中，采用外部基准电压有可能进一步提高ADC
表9. 各输入频率下的SFDR优化
增益精度或改善热漂移特性。图74显示1.0 V内部基准电压的
典型漂移特性。
输入缓冲器电流控制设置，
寄存器0x018
2.5×或3.0×
4.5×或6.5×
6.5×或更高
1.0010
1.0009
1.0008
1.0007
V_1P0 VOLTAGE (V)
绝对最大输入摆幅
AD9234输入端允许的绝对最大输入摆幅为差分4.3 V p-p。位
于该电平值(或接近该值)的信号会导致ADC永久性受损。
基准电压源
1.0006
1.0005
1.0004
1.0003
1.0002
1.0001
AD9234内置稳定、精确的1.0 V基准电压源。此1.0 V内部基
1.0000
0.9998
摆幅的更多信息，请参见表22。图73为内部1.0 V基准电压
–50
0
25
90
TEMPERATURE (°C)
源的控制框图。
12244-106
0.9999
准电压源用来设置ADC的满量程输入范围。有关调整输入
图74. 典型V_1P0漂移
外部基准电压源必须是稳定的1.0 V基准源。ADR130很适
合作为1.0 V基准电压源使用。图75显示如何将ADR130用作
AD9234的1.0 V外部基准电压源。灰色部分显示使用ADR130
作为外部基准电压源时，AD9234中的未使用模块。
INTERNAL
V_1P0
GENERATOR
ADR130
INPUT
1
NC
2
GND SET 5
3
VIN
0.1µF
V_1P0
ADJUST
NC 6
VOUT 4
V_1P0
0.1µF
V_1P0
ADJUST
图75. 使用ADR130作为外部基准电压源
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12244-032
输入
频率
<400 MHz
400 MHz至1 GHz
>1 GHz
AD9234
时钟输入考虑
输入时钟分频器
为能够获得最佳性能，应利用一个差分信号驱动AD9234采
AD9234内置一个输入时钟分频器，可对奈奎斯特输入时钟
样时钟输入端(CLK+和CLK−)。通常，应使用变压器或时
进行1、2、4和8分频。分频比可通过寄存器0x10B选择。
钟驱动器将该信号交流耦合到CLK+引脚和CLK−引脚。这
如图79所示。
两个引脚有内部偏置，无需其它偏置。
CLK±输入的最大频率为4 GHz。这是分频器的限值。对于
图76显示了一种为ADAD9234提供时钟信号的首选方法。
时钟输入为采样时钟倍数的应用，在施加时钟信号之前应
利用射频变压器，可将低抖动时钟源的单端信号转换成差
仔细将适当的分频比编程至时钟分频器。这样可以保证器
分信号。
件启动时的电流瞬态是可控的。
图76. 变压器耦合的差分时钟
另一种方法是将差分CML或LVDS信号交流耦合到采样时
钟输入引脚，如图77和图78所示。
图79. 时钟分频器电路
利用外部SYSREF输入信号，可同步AD9234时钟分频器。
有效SYSREF±可使时钟分频器复位至可编程状态。通过设
置寄存器0x10D的位7来实现此功能。该同步特性可让多个
器件的时钟分频器对准，从而保证同时进行输入采样。更
多信息请参见“多芯片同步”部分。
输入时钟分频器½周期延迟调节
AD9234内的输入时钟分频器提供递增量为½输入时钟周期
图77. 差分CML采样时钟
的相位延迟。可编程寄存器0x10C，以便针对各通道单独
使能此延迟。改变此寄存器值不会影响JESD204B链路的稳
定性。
时钟延迟精调
AD9234采样边沿时刻可通过写入寄存器0x117和寄存器
0x118来调节。置位寄存器0x117的位0可使能该功能；寄存
器0x118位[7:0]可设置延迟值。此数值可针对各通道单独编
图78. 差分LVDS采样时钟
程。时钟延迟调节范围为−151.7 ps至+150 ps，递增量约为
时钟占空比考虑
典型的高速ADC利用时钟的两个边沿来产生各种内部时序
信号。因此，这些ADC可能对时钟占空比很敏感。通常，
为保持ADC的动态性能，时钟占空比容差应为5%。对于无
法保证50%时钟占空比的应用，可向器件提供更高的多频
1.7 ps。通过SPI写入使能后，时钟延迟调节立即生效。在寄
存器0x117中使能时钟延迟精调会导致数据路径复位。然
而，可在不影响JESD204B链路稳定性的前提下改变寄存器
0x118的内容。
率时钟。内部时钟分频器设为2时，AD9234可采用2 GHz时
钟。分频器的输出可向内部ADC提供具有50%占空比的高
压摆率(快速边沿)时钟信号。有关使用此功能的更多信息
见“存储器映射”部分。
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AD9234
时钟抖动考虑
关断/待机模式
高速、高分辨率ADC对时钟输入信号的质量非常敏感。在
AD9234提供PDWN/STBY引脚，可用来将器件配置为关断
给定的输入频率(f A )下，仅由孔径抖动(t J )造成的信噪比
或待机模式。器件默认执行PDWN功能。PDWN/STBY引脚
(SNR)下降计算公式如下：
是一个逻辑高电平引脚。关断模式下，JESD204B链路被打
断。还可通过寄存器0x03F和寄存器0x040设置关断选项。
SNR = 20 × log 10 (2 × π × fA × tJ)
公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信
在待机模式下，JESD204B链路不会被打断，并针对所有转
号、模拟输入信号和ADC孔径抖动规格)的均方根。中频
换器样本发送零。可通过寄存器0x571位7改变该特性(选择/
欠采样应用对抖动尤其敏感(见图80)。
K/字符)。
130
110
100
90
AD9234内置一个基于二极管的温度传感器，用于测量芯片
温度。该二极管可输出电压，并作为粗调温度传感器监控
内部芯片温度。
80
温度二极管电压可通过SPI输出至FD_A引脚。使用寄存器
70
0x028位0来使能或禁用此二极管。寄存器0x028是局部寄存
60
器。通道A必须在器件索引寄存器(寄存器0x008)中选定，
50
以使能温度二极管读取。对寄存器0x040[2:0]进行编程，可
40
将FD_A引脚配置为输出二极管电压。更多信息参见表22。
30
10
100
1000
ANALOG INPUT FREQUENCY (MHz)
10000
12244-039
SNR (dB)
温度二极管
12.5fS
25fS
50fS
100fS
200fS
400fS
800fS
120
温度二极管的电压响应(SPIVDD = 1.8 V)如图81所示。
0.90
图80. 理想信噪比与模拟输入频率和抖动的关系
当孔径抖动可能影响AD9234的动态范围时，应将时钟输入
电源分离，以免在时钟信号内混入数字噪声。如果时钟信
号来自其它类型的时钟源(通过门控、分频或其它方法)，
则需要在最后一步中利用原始时钟进行重定时。如需更深
入 了 解 与 ADC相 关 的 抖 动 性 能 信 息 ， 请 参 阅 应 用 笔 记
DIODE VOLTAGE (V)
信号视为模拟信号。将时钟驱动器电源与ADC输出驱动器
0.85
AN-501和AN-756。
0.80
0.75
0.70
0.60
–55 –45 –35 –25 –15 –5
5
15 25 35 45 55 65 75 85 95 105 115 125
TEMPERATURE (°C)
图81. 二极管电压与温度的关系
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12244-353
0.65
AD9234
ADC超量程和快速检测
在接收机应用中，需要一种可靠的机制，能够决定转换器
阈值上限和下限寄存器工作以及驻留时间寄存器的情况如
何时发生箝位。JESD204B输出中的标准超量程位可提供有
图82所示。
关模拟输入状态提供信息，但作用有限。因此，最好可以
当输入信号幅度超过快速检测阈值上限寄存器(寄存器
设定低于满量程的可编程阈值，以便在箝位发生前降低增
0x247和寄存器0x248)的设置值时，FD指示器置位。选定
益。另外，由于输入信号的压摆率可能非常高，因此，该
阈值寄存器的值与ADC输出的信号幅度进行比较。快速阈
功能的延迟时间非常关键。然而，高度流水线转换器有非
值上限检测具有28个时钟周期的延迟(最大值)。近似阈值
常大的延迟。AD9234内置各通道的快速检测电路，可监控
上限幅度由下式定义：
阈值，并置位FD_A和FD_B引脚。
阈值上限幅度 (dBFS) = 20 log (阈值幅度 /213)
ADC超量程
在信号降至阈值下限以下且保持时间超过设定的驻留时间
ADC输入端检测到超量程时，ADC超量程指示器将置位。
之前，FD指示器不会清零。阈值下限在快速检测阈值下限
超量程指示器可作为控制位内嵌在JESD204B链路中(CSB > 0
寄存器(寄存器0x249和寄存器0x24A)中进行设置。13位快
时)。此超量程指示器的延迟匹配采样延迟。
速检测阈值下限寄存器的值与ADC输出的信号幅度进行比
AD9234还会记录四个虚拟转换器中的所有超量程状况。有
较。比较受ADC流水线延迟的控制；比较精度取决于转换
关虚拟转换器的更多信息请参见图87。每一个虚拟转换器
器分辨率。阈值下限幅度由下式定义：
的超量程状态均在寄存器0x563中注册为粘滞位。通过寄
阈值下限幅度 (dBFS) = 20 log (阈值幅度 /213)
存器0x562可清零寄存器0x563的内容，方法是切换与虚拟
转换器有关的位以置位/复位位置。
例如，若要设置−6 dBFS上限阈值，可向寄存器0x247和寄存
快速阈值检测(FD_A和FD_B)
器0x249和寄存器0x24A写入0xA1D。
器0x248写入0xFFF。若要设置−10 dBFS下限阈值，可向寄存
一旦输入信号的绝对值超过可编程上限阈值电平，FD位
驻留时间可以在1至65,535个采样时钟周期范围内设置，方
(通过寄存器0x559和寄存器0x55A中的控制位使能)便立即
法是将所需值写入快速检测驻留时间寄存器(寄存器0x24B
置位。只有输入信号的绝对值降至阈值下限以下，并且持
和寄存器0x24C)。更多详情，请参见“存储器映射”部分
续时间超过可编程驻留时间，FD位才会清零。该特性提供
(表22中的寄存器0x040和寄存器0x245至寄存器0x24C)。
了一个迟滞，防止FD位过快切换。
UPPER THRESHOLD
DWELL TIME
LOWER THRESHOLD
DWELL TIME
FD_A OR FD_B
图82. FD_A和FD_B信号的阈值设置
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TIMER COMPLETES BEFORE
SIGNAL RISES ABOVE
LOWER THRESHOLD
12244-040
MIDSCALE
TIMER RESET BY
RISE ABOVE
LOWER
THRESHOLD
AD9234
信号监控
信号监控模块可提供ADC进行数字化处理信号的其它信
使能此模式后，SMPR中的值载入监控器周期定时器；该
息。信号监控器计算数字化信号的峰值幅度。此信息可用
定时器以抽取时钟速率递减。输入信号的幅度与内部幅度
于驱动AGC环路，从而优化实际信号环境中ADC的范围。
存储寄存器(用户无法访问该寄存器)的值进行比较，较大
可从SPI端口回读内部数值，或将信号监控信息作为特殊控
制位嵌入JESD204B接口，从而获取信号监控器模块的结
果。全局24位可编程周期控制测量持续时间。图83显示信
SIGNAL MONITOR
PERIOD REGISTER
(SMPR)
0x271, 0x272, 0x273
IS
COUNT = 1?
器的值，或者通过JESD204B实现SPORT接口输出该值。
SMPR寄存器的值重载入监控周期定时器后，该定时器重
MAGNITUDE
STORAGE
REGISTER
LOAD
新开始倒计时。此外，用第一个输入采样点的幅度值更新
LOAD
SIGNAL
MONITOR
HOLDING
REGISTER
幅度存储寄存器，随后，比较和更新过程(如前所述)继续
TO SPORT OVER
JESD204B AND
MEMORY MAP
COMPARE
A>B
进行。
12244-406
FROM
INPUT
的值为1。
信号监控保持寄存器内；通过存储器映射可以读出该寄存
DOWN
COUNTER
LOAD
CLEAR
前ADC输入信号幅度。持续进行比较直到监控周期定时器
当监控周期定时器的值达到1时，13位峰值电平值发送到
号监控器模块的简化框图。
FROM
MEMORY
MAP
者将作为当前峰值电平。幅度存储寄存器的初始值设为当
通过JESD204B实现SPORT
还可对信号监控数据进行串行化，并作为控制位通过
图83. 信号监控器模块
JESD204B接口发送。必须对样本中的这些控制位进行去串
峰值检测器可在观测周期内捕获最大信号。检测器仅观察
行化，才能重构统计数据。通过置位寄存器0x279中的位1
信号幅度。峰值检测器的分辨率为13位数值，观察周期为
和位0、以及寄存器0x27A中的位1来使能此功能。图84显
24位，表示转换器输出样本。使用下列公式可推导出峰值
示了JESD204B样本内部信号监控器控制位位置的两种不同
幅度：
的配置示例。最多可以有三个控制位插入JESD204B样本
中；然而，信号监控器仅需一个控制位。控制位以MSB到
峰值幅度 (dBFS) = 20 log (峰值检测器值 /213)
在可编程时间周期内(由信号监控器周期寄存器SMPR确定)
监控输入端口信号幅度。置位信号监控器控制寄存器(寄存
器0x270)中的位1，可使能峰值检测器功能。必须在激活该
模式前通过编程设置24位SMPR的值。
LSB的顺序插入。如果仅插入一个控制位(CS = 1)，则只使用
最高有效控制位(参见图84中的示例配置1和示例配置2)。
如需选择“通过JESD204B实现SPORT”选项，则应设置寄
存器0x559、寄存器0x55A和寄存器0x58F。有关设置这些
位的更多信息，请参见表22。
图85显示了带有峰值检测器值的25位帧数据。帧数据以
MSB方式传输，具有五个5位子帧。每一个子帧都包含一
个开始位，可供接收器验证去串行化数据。图86显示了通
过JESD204B实现SPORT的信号监控器数据，监控器周期定
时器设为80个样本。
Rev. A | Page 31 of 66
AD9234
16-BIT JESD204B SAMPLE SIZE (N' = 16)
EXAMPLE
CONFIGURATION 1
(N' = 16, N = 15, CS = 1)
1-BIT
CONTROL
BIT
(CS = 1)
15-BIT CONVERTER RESOLUTION (N = 15)
15
S[14]
X
14
S[13]
X
13
S[12]
X
12
S[11]
X
11
10
S[10]
X
9
S[9]
X
8
S[8]
X
7
S[7]
X
6
S[6]
X
5
S[5]
X
S[4]
X
4
S[3]
X
3
S[2]
X
2
S[1]
X
1
0
S[0]
X
CTRL
[BIT 2]
X
SERIALIZED SIGNAL MONITOR
FRAME DATA
16-BIT JESD204B SAMPLE SIZE (N' = 16)
14-BIT CONVERTER RESOLUTION (N = 14)
15
S[13]
X
14
S[12]
X
13
S[11]
X
12
S[10]
X
11
10
S[9]
X
9
S[8]
X
8
S[7]
X
7
S[6]
X
6
S[5]
X
5
S[4]
X
S[3]
X
4
S[2]
X
3
S[1]
X
2
1
0
S[0]
X
CTRL
[BIT 2]
X
TAIL
X
SERIALIZED SIGNAL MONITOR
FRAME DATA
图84. 信号监控器控制位位置
5-BIT SUB-FRAMES
5-BIT IDLE
SUB-FRAME
(OPTIONAL)
25-BIT
FRAME
IDLE
1
IDLE
1
IDLE
1
IDLE
1
IDLE
1
5-BIT IDENTIFIER START
0
SUB-FRAME
ID[3]
0
ID[2]
0
ID[1]
0
ID[0]
1
5-BIT DATA
MSB
SUB-FRAME
START
0
P[12]
P[11]
P[10]
P[9]
5-BIT DATA
SUB-FRAME
START
0
P[8]
P[7]
P[6]
P5]
5-BIT DATA
SUB-FRAME
START
0
P[4]
P[3]
P[2]
P1]
5-BIT DATA
LSB
SUB-FRAME
START
0
P[0]
0
0
0
P[] = PEAK MAGNITUDE VALUE
图85. 通过JESD204B实现SPORT的信号监控帧数据
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12244-408
EXAMPLE
CONFIGURATION 2
(N' = 16, N = 14, CS = 1)
12244-407
1
CONTROL
BIT
1 TAIL
(CS = 1)
BIT
AD9234
SMPR = 80 SAMPLES (0x271 = 0x50; 0x272 = 0x00; 0x273 = 0x00)
80 SAMPLE PERIOD
PAYLOAD #3
25-BIT FRAME (N)
IDENT.
DATA
MSB
DATA
DATA
DATA
LSB
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
IDLE
80 SAMPLE PERIOD
PAYLOAD #3
25-BIT FRAME (N + 1)
IDENT.
DATA
MSB
DATA
DATA
DATA
LSB
IDLE
IDLE
IDLE
IDLE
IDLE
80 SAMPLE PERIOD
IDENT.
DATA
MSB
DATA
DATA
DATA
LSB
IDLE
IDLE
IDLE
IDLE
IDLE
图86. 通过JESD204B实现SPORT的信号监控示例(周期 = 80个样本)
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12244-409
PAYLOAD #3
25-BIT FRAME (N + 2)
AD9234
数字下变频器(DDC)
AD9234集成两个数字下变频器(DDC 0和DDC 1)，提供滤波
每一个DDC模块均包含一个2抽取数字处理模块，如图87
功能，并可降低输出数据速率。此数字处理部分包括一个
所示。
半带抽取滤波器、一个增益级和一个复数转实数级。各子
若DDC具有不同的抽取率，则必须将芯片的抽取率(寄存
处理模块都有控制线路，能单独使能或者禁用，以便提供
器0x201)设为所有DDC模块中的最低抽取率。此时，要求
所需的处理功能。通过配置数字下变频器，可以输出实数
对较高抽取率的DDC进行采样，以便匹配芯片的抽取率采
数据或复数数据。
样速率。一旦设置或更改了NCO频率，就必须发出DDC软
DDC概述
复位。如果未发出DDC软复位，则输出可能表现出幅度变
两个DDC模块用来提取由ADC捕获的全范围数字频谱的一
化特性。DDC输出16位流。如需使能该操作，可将转换器
部分。它们可用于IF采样，或者用于需要宽带宽输入信号
位数N设为默认值16，哪怕模拟内核仅输出12位。
的过采样基带无线电。
DDC 0
ADC A
SAMPLING
AT fS
REAL/I
I
HB1 FIR
DCM = 2
REAL/Q
Q
I/Q
CROSSBAR
MUX
OUTPUT
INTERFACE
DDC 1
REAL/I
REAL/Q
ADC B
SAMPLING
AT fS
REAL/I
CONVERTER 0
Q
CONVERTER 1
I
HB1 FIR
DCM = 2
REAL/Q
Q
图87. DDC详细框图
Rev. A | Page 34 of 66
REAL/I
CONVERTER 2
Q
CONVERTER 3
12244-161
REAL/I
AD9234
半带滤波器
表10. 半带滤波器系数
AD9234为每个DDC提供一个半带滤波器，以实现ADC转
HB1
系数号
C1, C55
C2, C54
C3, C53
C4, C52
C5, C51
C6, C50
C7, C49
C8, C48
C9, C47
C10, C46
C11, C45
C12, C44
C13, C43
C14, C42
C15, C41
C16, C40
C17, C39
C18, C38
C19, C37
C20, C36
C21, C35
C22, C34
C23, C33
C24, C32
C25, C31
C26, C30
C27, C29
C28
换数据的数字信号处理。
2抽取半带(HB)低通FIR滤波器采用55抽头、对称、固定系数
滤波器部署，针对低功耗进行了优化。选定DDC后，使能
HB滤波器。表10和图88显示了HB1滤波器的系数和响应。
0
–40
–60
–80
–100
–120
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
NORMALIZED FREQUENCY (× π RAD/SAMPLE)
图88. HB1滤波器响应
0.9
12244-048
MAGNITUDE (dB)
–20
Rev. A | Page 35 of 66
归一化
系数
−0.000023
0
0.000097
0
−0.000288
0
0.000696
0
−0.0014725
0
0.002827
0
−0.005039
0
0.008491
0
−0.013717
0
0.021591
0
−0.033833
0
0.054806
0
−0.100557
0
0.316421
0.500000
十进制系数
(21位)
−24
0
102
0
−302
0
730
0
−1544
0
2964
0
−5284
0
8903
0
−14,383
0
22640
0
−35476
0
57468
0
−105442
0
331,792
524,288
AD9234
DDC增益级
DDC复数转实数
每一个DDC都集成独立受控的增益级。增益可以选择0 dB
每一个DDC均包含一个独立受控的复数转实数模块。复数
或6 dB。将实数输入信号向下混频至基带时，建议用户使
转实数模块重复使用滤波器级的最后一个滤波器(HB1 FIR)
能6 dB增益，以便重新设置输出位满量程内信号的动态范
以及一个fS/4复数混频器，实现信号的上变频。
围中点。
对信号完成上变频操作后，不再需要复数混频器的Q部
分，因此将其舍弃。
将虚数输入信号向下混频至基带时，混频器已经重新设置
了输出位满量程内信号的动态范围中点，无需额外增益。
图89显示了复数转实数的示意框图。
然而，可选6 dB增益可用来补偿低电平信号强度。使用复数
转实数级时，旁路HB1 FIR滤波器的2倍下采样(参见图89)。
HB1 FIR
GAIN STAGE
COMPLEX TO
REAL ENABLE
LOW-PASS
FILTER
I
2
0dB
OR
6dB
I
0 I/REAL
1
COMPLEX TO REAL CONVERSION
0dB
OR
6dB
I
cos(wt)
+
REAL
90°
fS/4
0°
–
sin(wt)
LOW-PASS
FILTER
2
Q
0dB
OR
6dB
Q
Q
12244-049
Q
0dB
OR
6dB
HB1 FIR
图89. 复数转实数模块
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AD9234
数字输出
JESD204B接口简介
• K = 每个多帧的帧数目(AD9234值 = 4、8、12、16、20、
AD9234数字输出针对JEDEC标准JESD204B数据转换器的
串行接口而设计。JESD204B是AD9234通过串行接口(最高
10 Gbps通道速率)连接数字处理设备的协议。相比于LVDS，
24、28或32)
• S = 传送的样本/单个转换器/帧周期(AD9234值 = 根据L、
M、F和N΄自动设置)
JESD204B接口的优势包括：数据接口路由所需电路板空间
• HD = 高密度模式(AD9234 = 根据L、M、F和N΄自动设置)
更少，以及转换器和逻辑器件的封装更小。
• CF = 控制字的位数/帧时钟周期/转换器(AD9234值 = 0)
JESD204B概述
图90显示AD9234 JESD204B链路的简化框图。AD9234默认
JESD204B数据发送模块可将来自ADC的并行数据组合成数
配置为使用两个转换器和四个通道。转换器A的数据输出
据帧，并使用8B/10B编码以及可选数据加扰技术，输出串
至SERDOUT0±和/或SERDOUT1±，转换器B的数据输出至
行数据。在初始链路的建立过程中，使用特殊控制字符可
SERDOUT2±和/或SERDOUT3±。AD9234支持其它配置，
支持通道同步。用于维持同步的额外控制字符则嵌入在随
如将两个转换器的输出组合成单通道，或改变A和B数字输
后的数据流中。完整的串行链路需要一个JESD204B接收
出路径的映射。这些模式可通过寄存器映射中的快速配置
机。有关JESD204B接口的详细信息，建议用户查阅JESD204B
寄存器进行设置，并且提供额外的自定义选项。
标准。
默认情况下，每个AD9234转换器的12位转换器字都被分为
AD9234 JESD204B数据发送模块将最多两个物理ADC(或DDC
两个8位字(数据位为8位)。第一个八位字包括位13(MSB)到
使能时最多八个虚拟转换器)映射到链路上。一条链路可以
位6。第二个8位字包括位5到位0(LSB)和两个结束位。结束
配置为使用1/2/4个JESD204B通道。JESD204B规范用多个参
位可以配置为0或者伪随机数字序列。结束位还可替换为
数来定义链路，JESD204B发射机(AD9234的输出)和JESD204B
控制位，指示超量程、SYSREF±、信号监控器或快速检测
接收机(逻辑器件输入)的这些参数必须匹配。
输出。
JESD204B链路可通过下列参数描述：
可对生成的两个8位字进行加扰。加扰为可选；建议在传
• L = 通道数/转换器数(通道/链路)(AD9234值 = 1、2或4)
• M = 转换器数/转换器件数(虚拟转换器/链路)(AD9234值 =
1、2、4或8)
散。加扰器采用自同步、基于多项式的算法，由方程1 + x14 +
x15定义。接收机中的解扰器也应使用加扰器多项式的自同
步版本。
• F = 8位字/帧(AD9234值 = 1、2、4、8或16)
• N΄ = 每个样本的位数(JESD204B字大小)(AD9234值 = 8
或16)
输相似的数字数据模式时使能该功能以避免出现频谱杂
之后，这两个8位字通过8B/10B编码器进行编码。8B/10B
编码器将8个数据位(一个8位字)编码为一个10位的符号。
• N = 转换器分辨率(AD9234值 = 7至16)
图91显示12位的数据是如何从ADC中取出、结束位如何添
• CS = 控制位的位数/样本数(AD9234值 = 0、1、2或3)
加、两个8位字如何加扰，以及8位字如何被编码为两个10
位符号。图91显示了默认的数据格式。
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AD9234
CONVERTER 0
CONVERTER A
INPUT
ADC
A
JESD204B LINK
CONTROL
(L.M.F)
(SPI REG 0x570)
MUX/
FORMAT
(SPI
REG 0x561,
REG 0x564)
CONVERTER B
INPUT
LANE MUX
AND MAPPING
(SPI
REG 0x5B0,
REG 0x5B2,
REG 0x5B3,
REG 0x5B5,
REG 0x5B6)
ADC
B
SERDOUT0–,
SERDOUT0+
SERDOUT1–,
SERDOUT1+
SERDOUT2–,
SERDOUT2+
SERDOUT3–,
SERDOUT3+
12244-050
CONVERTER 1
SYSREF±
SYNCINB±
图90. 发射链路简化功能框图(显示全带宽模式，寄存器0x200 = 0x00)
JESD204B
INTERFACE
TEST PATTERN
(REG 0x573,
REG 0x551 TO
REG 0x558)
OCTET 1
OCTET 0
MSB A13
A12
A11
A10
A9
A8
A6
LSB A7
TAIL BITS
0x571[6]
(OPTIONAL)
A5
A4
A3
A2
A1
A0
C2
T
MSB S7
S6
S5
S4
S3
S2
S1
LSB S0
S7
S6
S5
S4
S3
S2
S1
S0
8-BIT/10-BIT
ENCODER
a b
a b c d e f g h i j
SERDOUT0±
SERDOUT1±
i j a b
SYMBOL0
i j
SYMBOL1
a b c d e f g h i j
12244-151
ADC
JESD204B SAMPLE
CONSTRUCTION
MSB A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
LSB A0
SERIALIZER
SCRAMBLER
1 + x14 + x15
FRAME
CONSTRUCTION
OCTET 1
ADC TEST PATTERNS
(RE0x550,
REG 0x551 TO
REG 0x558)
JESD204B DATA
LINK LAYER TEST
PATTERNS
REG 0x574[2:0]
OCTET 0
JESD204B
LONG TRANSPORT
TEST PATTERN
REG 0x571[5]
C2
CONTROL BITS C1
C0
图91. ADC输出数据路径(显示数据成帧)
TRANSPORT
LAYER
SAMPLE
CONSTRUCTION
FRAME
CONSTRUCTION
SCRAMBLER
ALIGNMENT
CHARACTER
GENERATION
8-BIT/10-BIT
ENCODER
PHYSICAL
LAYER
CROSSBAR
MUX
SERIALIZER
Tx
OUTPUT
12244-052
PROCESSED
SAMPLES
FROM ADC
DATA LINK
LAYER
SYSREF±
SYNCINB±
图92. 数据流
T = N΄ – N – CS
功能概述
图92中的框图显示了数据通过JESD204B硬件从采样输入到
物理输出的流程。处理可依据OSI模型分为多层，开源倡
议(OSI)模型广泛用于描述通信系统的抽象层。它们是传输
层、数据链路层和物理层(串行器和输出驱动器)。
数据链路层
数据链路层负责执行通过链路传送数据的低级功能，包括
加扰数据(可选)、用于多芯片同步/通道对齐/监控的插入控
制字符，以及将8位字编码为10位符号。数据链路层还负
传输层
责发送初始通道对齐序列(ILAS)，它包含链路配置数据，
传输层将数据(由样本和可选控制位组成)包装成JESD204B
接收机利用它来验证传输层的设置。
帧，并映射至8位字。这些8位字发送到数据链路层。传输
层映射受链路参数产生的规则控制。必要时添加结束位，
以填补空隙。下列公式可用来确定样本(JESD204B字)内的
结束位位数：
物理层
物理层由以串行时钟速率运行的高速电路构成。这些层
中，并行数据转换为1/2/4个高速差分串行数据通道。
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AD9234
JESD204B链路建立
初始通道对齐序列(ILAS)
AD9234 JESD204B发射机(Tx)接口按照JEDEC标准JESD204B
CGS阶段之后是ILAS阶段，它在下一LMFC边界开始。
(2011年7月规范)的规定，以子类1工作。链路建立过程分
ILAS由4个多帧组成，/R/字符表示开始，/A/字符表示结
为下列几个步骤：代码组同步和SYNCINB±、初始通道对
束。ILAS从发送/R/字符开始，然后发送一个多帧的0至255
齐序列以及用户数据和纠错。
斜坡数据。在第二个多帧发送链路配置数据，从第三个字
符开始。第二个字符是/Q/字符，用以确认随后是链路配
代码组同步(CGS)和SYNCINB±
CGS是JESD204B接收机找到数据流中10位符号间边界的过
程。在CGS阶段，JESD204B传送模块传送/K28.5/字符。接
置数据。所有未定义数据时隙都用斜坡数据填充。ILAS序
列从不加扰。
收机必须使用时钟和数据恢复(CDR)技术，在输入数据流
ILAS序列结构如图93所示。4个多帧包括：
中定位/K28.5/字符。
• 多帧1以/R/字符(/K28.0/)开始，以/A/字符(/K28.3/)结束。
接收机通过置位AD9234的SYNCINB±引脚，发出一个同步
• 多帧2以/R/字符开始，后接/Q/ (/K28.4/)字符，然后是14
请求。然后，JESD204B Tx便开始发送/K/字符。当接收机
个配置8位字的链路配置参数(见表11)，最后以/A/字符
已同步时，它便等待接收机至少正确接收4个连续的/K/符
号，然后解除置位SYNCINB±。AD9234接着在下一个局部
多帧时钟(LMFC)边界发送一个ILAS。
结束。许多参数值用1表示。
• 多帧3以/R/字符(/K28.0/)开始，以/A/字符(/K28.3/)结束。
• 多帧4以/R/字符(/K28.0/)开始，以/A/字符(/K28.3/)结束。
有 关 代 码 组 同 步 阶 段 的 更 多 信 息 ， 请 参 见 JEDEC标 准
JESD204B(2011年7月)第5.3.3.1节。
SYNCINB±引 脚 操 作 还 可 以 由 SPI控 制 。 默 认 情 况 下 ，
SYNCINB±信号是一个差分直流耦合LVDS模式信号，但也
可以单端驱动。有关配置SYNCINB±引脚操作的更多信
息，参见寄存器0x572。
K K R D
D A R Q C
C D
D A R D
D A R D
D A D
START OF
ILAS
START OF LINK
CONFIGURATION DATA
START OF
USER DATA
图93. 初始通道对齐序列
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12244-053
END OF
MULTIFRAME
AD9234
用户数据和错误检测
8B/10B编码器
完成初始通道对齐序列之后便发送用户数据。通常，在一
8B/10B编码器将8位字转换为10位符号，并在需要时将控
帧中，所有字符都是用户数据。然而，为了监控帧时钟和
制字符插入流中。JESD204B使用的控制字符如表11所示。
多帧时钟同步，当数据符合某些条件时，有一个机制来将
8B/10B编码通过在多个符号中使用相同数量的1和0来确保
字符替换为/F/或/A/对齐字符。对于未加扰和加扰的数
信号达到直流平衡。
据，这些条件是不同的。默认使能加扰操作，但可以通过
8B/10B接口选项可通过SPI控制，包括旁路和反转。这些选
SPI禁用。
项用作数字前端(DFE)验证的故障排除工具。有关配置
对于加扰的数据，帧末尾的任何0xFC字符都用/F/替换，多
8B/10B编码器的更多信息，参见“存储器映射”部分的寄
帧末尾的任何0x7C字符都用/A/替换。JESD204B接收机(Rx)
存器0x572[2:1]。
检查接收数据流中有无/F/和/A/字符，验证其仅出现在预期
的位置。如果发现意外的/F/或/A/字符，接收机将利用动态
重对齐处理这种情况，或置位SYNCINB±信号并持续四帧
以上的时间以启动重新同步。对于未加扰的数据，如果两
个连续帧的最后字符相同，则第二个字符将被替换为/F/(若
它位于一个帧的末尾)或/A/(若它位于一个多帧的末尾)。
对齐字符的插入可通过SPI修改。帧对齐字符插入(FACI)默
认使能。有关链路控制的更多信息，参见存储器映射部分
的寄存器0x571。
表11. AD9234用于JESD204B的控制字符
缩写
/R/
/A/
/Q/
/K/
/F/
1
控制符号
/K28.0/
/K28.3/
/K28.4/
/K28.5/
/K28.7/
8位值
000 11100
011 11100
100 11100
101 11100
111 11100
10位值，RD1 = −1
001111 0100
001111 0011
001111 0010
001111 1010
001111 1000
RD表示运行差异。
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10位值，RD1 = +1
110000 1011
110000 1100
110000 1101
110000 0101
110000 0111
描述
多帧开始
通道对齐
链路配置数据开始
组同步
帧对齐
AD9234
物理层(驱动器)输出
图95至图100显示一条AD9234通道分别工作在10 Gbps和
数字输出、时序和控制
6 Gbps时的数字输出数据眼、时间间隔误差(TIE)抖动直方
AD9234物理层由JEDEC标准JESD204B(2011年7月)所定义
图和浴盆曲线示例。输出数据格式默认为二进制补码。若
的驱动器组成。差分数字输出默认上电。驱动器利用100 Ω
要改变输出数据格式，请参阅“存储器映射”部分(表22中
的动态内部端接电阻来降低反射干扰。
的寄存器0x561)。
在每个接收机的输入端放置一个100 Ω差分端接电阻，可实
去加重
现标称300 mV p-p的接收机摆幅(见图94)。建议使用交流耦
当互连插入损耗不符合JESD204B规范时，利用去加重可以
合将AD9234 SERDES输出与接收机相连。
符合接收机眼图眼罩。只能在接收机因为插入损耗过大而
无法恢复时钟时使用去加重特性。一般情况下，该特性禁
用以节省功耗。此外，对一个短链路使能并设置过高的去
加重值，可能导致接收机眼图失效。去加重设置应慎重使
用，因为它会增加电磁干扰(EMI)。更多详情，请参见“存
储器映射”部分(表22中的寄存器0x5C1至寄存器0x5C5)。
锁相环
图94. 交流耦合数字输出端接示例
如果没有远端接收机端接电阻，或者差分走线布线不佳，
可能会导致时序错误。为避免产生时序错误，建议走线长
PLL用于生成串行器时钟，该时钟采用JESD204B通道速率
工作。必须将JESD204B通道速率寄存器0x056E[4:3]设为与
通道速率相对应。
度不要超过6英寸，差分输出走线应尽可能彼此靠近且长
度相等。
400
400
300
300
200
–100
VOLTAGE (mV)
0
Tx EYE
MASK
100
0
–100
Tx EYE
MASK
–200
–200
–300
–300
–100
–80
–60
–40
–20
0
20
40
60
80
TIME (ps)
图95. 数字输出数据眼(10 Gbps时进行外部100 Ω端接)
–150
–100
–50
0
50
100
TIME (ps)
图96. 数字输出数据眼(6 Gbps时进行外部100 Ω端接)
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150
12244-503
–400
–400
12244-500
VOLTAGE (mV)
200
100
AD9234
8000
12000
7000
10000
6000
4000
HITS
HITS
8000
6000
4000
3000
4000
2000
2000
–2
0
2
4
6
–3
–2
–1
1
0
2
3
4
TIME (ps)
图99. 数字输出直方图(6 Gbps时进行外部100 Ω端接)
1
1
1–2
1–2
1–4
1–4
1–6
1–6
BER
图97. 数字输出直方图(10 Gbps时进行外部100 Ω端接)
1–8
1–8
1–10
1–10
1–12
1–12
1–14
1–14
1–16
–0.5
1–16
–0.5
–0.4
–0.3
–0.2
–0.1
0
0.1
0.2
0.3
0.4
0.5
UI
12244-502
BER
TIME (ps)
0
–4
–0.4
–0.3
–0.2
–0.1
0
0.1
0.2
0.3
0.4
0.5
UI
图100. 数字输出浴盆曲线(6 Gbps时进行外部100 Ω端接)
图98. 数字输出浴盆曲线(10 Gbps时进行外部100 Ω端接)
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12244-505
–4
12244-501
0
12244-504
1000
AD9234
配置JESD204B链路
下列步骤可用来配置输出：
AD9234提供一条JESD204B链路。该器件可通过快速配置
1. 链路关断。
寄存器(寄存器0x570)方便地设置JESD204B链路。串行输出
2. 选择快速配置选项。
(SERDOUT0±至SERDOUT3±)可视为JESD204B链路的一部
3. 配置详细选项。
分。决定链路设置的基本参数有：
4. 设置输出通道匹配(可选)。
• 每链路的通道数(L)
5. 设置其他驱动器配置选项(可选)。
• 每链路的转换器数(M)
6. 链路上电。
• 每帧的8位字数(F)
如果计算得到的通道线路速率低于6.25 Gbps，则选择“低线
JESD204B规格允许的最大通道速率为12.5 Gbps。通道线路
路速率”选项。这是通过将数值0x10编程至寄存器0x56E
速率与JESD204B参数有关，关系式如下所示：
来实现的。
 10 
M × N '×   × f OUT
8
Lane Line Rate =
L
表12和表13显示针对给定的虚拟转换器数，同时支持N΄ = 16
和N΄ = 8的JESD204B输出配置。必须仔细确保特定配置的串
行线路速率处于支持的3.125 Gbps至12.5 Gbps范围内。
其中，fOUT = fADC_CLOCK/抽取率。
表12. JESD204B输出配置(N΄= 16)
支持的虚拟
转换器数
(与M值相同)
1
2
4
1
2
3
JESD204B
快速配置
(0x570)
0x01
0x40
0x41
0x80
0x81
0x0A
0x49
0x88
0x89
0x13
0x52
0x91
JESD204B传输层设置2
JESD204B串行
线路速率1
20 × fOUT
10 × fOUT
10 × fOUT
5 × fOUT
5 × fOUT
40 × fOUT
20 × fOUT
10 × fOUT
10 × fOUT
80 × fOUT
40 × fOUT
20 × fOUT
L
1
2
2
4
4
1
2
4
4
1
2
4
M
1
1
1
1
1
2
2
2
2
4
4
4
F
2
1
2
1
2
4
2
1
2
8
4
2
S
1
1
2
2
4
1
1
1
2
1
1
1
HD
0
1
0
1
0
0
0
1
0
0
0
0
N
8至16
8至16
8至16
8至16
8至16
8至16
8至16
8至16
8至16
8至16
8至16
8至16
N΄
16
16
16
16
16
16
16
16
16
16
16
16
CS
0至3
0至3
0至3
0至3
0至3
0至3
0至3
0至3
0至3
0至3
0至3
0至3
K3
只能使用
可被4整除
的有效K值
fOUT = 输出采样速率 = ADC采样速率/芯片抽取率。JESD204B串行线路速率必须≥3.125 Gbps且≤12.5 Gbps；当串行线路速率≤12.5 Gbps且≥6.25 Gbps时，
必须禁用低电平线路速率模式(将寄存器0x56E中的位4设为0x0)。当串行线路速率<6.25 Gbps且≥3.125 Gbps时，必须使能低电平线路速率模式(将寄存器
0x56E中的位4设为0x1)。
JESD204B传输层说明参见“JESD204B概述”部分的说明。
对于F = 1，K = 20、24、28和32。对于F = 2，K = 12、16、20、24、28和32。对于F = 4，K = 8、12、16、20、24、28和32。对于F = 8和F = 16，K = 4、
8、12、16、20、24、28和32。
表13. JESD204B输出配置(N΄= 8)
支持的虚拟
转换器数
(与M值相同)
1
JESD204B
快速配置
(0x570)
0x00
0x01
0x40
0x41
0x42
0x80
0x81
JESD204B传输层设置2
串行线路速率1
10 × fOUT
10 × fOUT
5 × fOUT
5 × fOUT
5 × fOUT
2.5 × fOUT
2.5 × fOUT
L
1
1
2
2
2
4
4
M
1
1
1
1
1
1
1
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F
1
2
1
2
4
1
2
S
1
2
2
4
8
4
8
HD
0
0
0
0
0
0
0
N
7至8
7至8
7至8
7至8
7至8
7至8
7至8
N΄
8
8
8
8
8
8
8
CS
0至1
0至1
0至1
0至1
0至1
0至1
0至1
K3
只能使用
可被4整除
的有效K值
AD9234
JESD204B
快速配置
(0x570)
0x09
0x48
0x49
0x88
0x89
0x8A
支持的虚拟
转换器数
(与M值相同)
2
1
2
3
JESD204B传输层设置2
串行线路速率1
20 × fOUT
10 × fOUT
10 × fOUT
5 × fOUT
5 × fOUT
5 × fOUT
L
1
2
2
4
4
4
M
2
2
2
2
2
2
F
2
1
2
1
2
4
S
1
1
2
2
4
8
HD
0
0
0
0
0
0
N
7至8
7至8
7至8
7至8
7至8
7至8
N΄
8
8
8
8
8
8
CS
0至1
0至1
0至1
0至1
0至1
0至1
K3
fOUT = 输出采样速率 = ADC采样速率/芯片抽取率。JESD204B串行线路速率必须≥3125 Mbps且≤12,500 Mbps；当串行线路速率≤12.5 Gbps且≥6.25 Gbps时，
必须禁用低电平线路速率模式(将寄存器0x56E中的位4设为0x0)。当串行线路速率<6.25 Gbps且≥3.125 Gbps时，必须使能低电平线路速率模式(将寄存器
0x56E中的位4设为0x1)。
JESD204B传输层说明参见“JESD204B”概述部分。
对于F = 1，K = 20、24、28和32。对于F = 2，K = 12、16、20、24、28和32。对于F = 4，K = 8、12、16、20、24、28和32。对于F = 8和F = 16，K = 4、
8、12、16、20、24、28和32。
参见“示例1：全带宽模式”部分、“示例2：500 MSPS全
带宽模式”部分和“示例3：采用DDC选项的ADC(两个
ADC加两个DDC)”部分，了解哪些JESD204B传输层设置
对于给定芯片模式有效。
示例2：500 MSPS全带宽模式
芯片应用模式为全带宽模式(参见图101)。
示例1：1 GSPS全带宽模式
• 两个12位转换器工作在500 MSPS
• 全带宽应用层模式
• 无抽取
芯片应用模式为全带宽模式(参见图101)。
JESD204B输出配置包括：
• 两个12位转换器工作在1000 MSPS
• 全带宽应用层模式
• 无抽取
• 要求的两个虚拟转换器(参见表12)
• 输出采样速率(fOUT) = 500/1 = 500 MSPS
支持JESD204B的输出配置(参见表12)包括
JESD204B输出配置包括：
• 要求的两个虚拟转换器(参见表12)
• 输出采样速率(fOUT) = 1000/1 = 1000 MSPS
支持JESD204B的输出配置(参见表12)包括
• N΄ = 16位
• N = 12位
• L = 4、M = 2和F = 1，或L = 4、M = 2和F = 2(快速配置 =
0x88或0x89)
• CS = 0至2
• K = 32
• 输出串行线路速率 = 10 Gbps/每通道，禁用低电平线路
速率模式
• N΄ = 16位
• N = 12位
• L = 4、M = 2和F = 1，或L = 2、M = 2和F = 2(快速配置 =
0x88或0x49)
• CS = 0至2
• K = 32
• 输出串行线路速率
• 每通道5 Gbps(L.M.F = 4.2.1，低线路速率模式使能，
0x56E = 0x00)
• 每通道10 Gbps(L.M.F = 2.2.2，低线路速率模式禁用，
0x56E = 0x00)
CMOS
FAST
DETECTION
REAL/Q
14-BIT
AT
1Gbps
14-BIT
AT
1Gbps
CONVERTER 0
JESD204B
TRANSMIT
INTERFACE
L
JESD204B
LANES
AT UP TO
12.5Gbps
CONVERTER 1
FAST
DETECTION
CMOS
12244-060
REAL/I
图101. 全带宽模式
Rev. A | Page 44 of 66
AD9234
示例3：带DDC选项的ADC(两个ADC加两个DDC)
支持JESD204B的输出配置包括(参见表12)
芯片应用模式为两个DDC模式。(参见图102)。
• N΄ = 16位
• 两个12位转换器工作在1 MSPS
• N = 12位
• 带复数输出的两个DDC应用层模式(I/Q)
• L = 4、M = 4和F = 2(快速配置 = 0x91)
• 芯片抽取率 = 2
• CS = 0至1
• DDC抽取率 = 2(参见表22)
• K = 32
• 输出串行线路速率 = 10 Gbps/每通道(L = 4)
JESD204B输出配置包括：
• 低电平线路速率模式禁用(0x56E = 0x00)
• 要求的虚拟转换器 = 4(参见表12)
示例2显示AD9234数字配置和通道配置的灵活性。采样速
• 输出采样速率(fOUT) = 1000/2 = 500 MSPS
率为1 GSPS，但输出全部组合为一条或两条通道，具体取
决于接收器件的I/O速度。
REAL
SYSREF
ADC A
SAMPLING
AT fS
ADC B
SAMPLING
AT fS
REAL/I
I/Q
CROSSBAR
MUX
REAL/Q
DDC 0
I
CONVERTER 0
Q
CONVERTER 1
DDC 1
I
CONVERTER 2
Q
CONVERTER 3
L JESD204B
LANES UP TO
12.5Gbps
L
JESD204B
LANES
AT UP TO
12.5Gbps
12244-061
REAL
SYNCHRONIZATION
CONTROL CIRCUITS
图102. 两个ADC加两个DDC模式
Rev. A | Page 45 of 66
AD9234
多芯片同步
AD9234有一个SYSREF±输入端，允许用户通过灵活的选项
图103中的流程图描述了AD9234实现多芯片同步的内部机
实现内部模块同步。SYSREF±输入端是源同步系统基准信
制。AD9234支持多种功能，可帮助用户满足捕捉SYSREF±
号，支持多芯片同步。可通过SYSREF±输入同步输入时钟
信号所需的要求。SYSREF采样事件可定义为同步低电平至
分频器、DDC、信号监控器模块和JESD204B链路。为了获
高电平转换，或同步高电平至低电平转换。此外，AD9234
得最高的时序精度水平，SYSREF±必须满足与CLK±输入相
允许通过CLK±输入的上升沿或下降沿对SYSREF信号进行
关的建立和保持要求。
采样。AD9234还可以忽略SYSREF±事件的可编程数(最高
16)。通过寄存器0x120和寄存器0x121可以选择SYSREF±控
制选项。
Rev. A | Page 46 of 66
AD9234
START
INCREMENT
SYSREF± IGNORE
COUNTER
NO
NO
RESET
SYSREF± IGNORE
COUNTER
SYSREF±
ENABLED?
(0x120)
NO
YES
NO
SYSREF±
ASSERTED?
UPDATE
SETUP/HOLD
DETECTOR STATUS
(0x128)
YES
SYSREF±
IGNORE
COUNTER
EXPIRED?
(0x121)
YES
ALIGN CLOCK
DIVIDER
PHASE TO
SYSREF
INPUT
CLOCK
DIVIDER
ALIGNMENT
REQUIRED?
YES
YES
NO
SYNCHRONIZATION
MODE?
(0x1FF)
CLOCK
DIVIDER
AUTO ADJUST
ENABLED?
(0x10D)
NO
TIMESTAMP
MODE
SYSREF±
TIMESTAMP
DELAY
(0x123)
INCREMENT
SYSREF±
COUNTER
(0x12A)
CLOCK
DIVIDER
> 1?
(0x10B)
YES
NO
SYSREF±
CONTROL BITS?
(0x559, 0x55A,
0x58F)
YES
SYSREF±
INSERTED
IN JESD204B
CONTROL BITS
NO
RAMP
TEST
MODE
ENABLED?
(0x550)
NORMAL
MODE
YES
SYSREF± RESETS
RAMP TEST
MODE
GENERATOR
BACK TO START
NO
YES
ALIGN PHASE
OF ALL
INTERNAL CLOCKS
(INCLUDING LMFC)
TO SYSREF±
SEND INVALID
8B/10B
CHARACTERS
(ALL 0's)
SYNC~
ASSERTED
NO
SEND K28.5
CHARACTERS
NORMAL
JESD204B
INITIALIZATION
NO
NO
SIGNAL
MONITOR
ALIGNMENT
ENABLED?
(0x26F)
YES
YES
ALIGN SIGNAL
MONITOR
COUNTERS
DDC NCO
ALIGNMENT
ENABLED?
(0x300)
NO
图103. 多芯片同步
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YES
ALIGN DDC
NCO PHASE
ACCUMULATOR
BACK TO START
12244-410
JESD204B
LMFC
ALIGNMENT
REQUIRED?
AD9234
SYSREF±设置/保持窗口监控器
显示SYSREF±不同阶段的建立和保持状态值。设置检测器
为了提供协助以确保有效的SYSREF±信号捕捉，AD9234提
在CLK±边沿以前返回SYSREF±信号的状态，而保持检测器
供了SYSREF±建立/保持窗口监控器。此特性允许系统设计
则在CLK±边沿以后返回SYSREF信号的状态。寄存器0x128
人员确定SYSREF±信号相对于CLK±信号的位置，方法是通
保存SYSREF±的状态，并让用户知晓ADC是否成功捕获
过存储器映射回读接口上的建立/保持裕量。图104和图105
SYSREF±信号。
REG 0x128[3:0]
–1
–2
–3
–4
–5
–6
–7
–8
7
6
5
4
3
2
1
0
CLK±
INPUT
SYSREF±
INPUT
VALID
FLIP-FLOP
HOLD (MIN)
FLIP-FLOP
HOLD (MIN)
12244-411
FLIP-FLOP
SETUP (MIN)
图104. SYSREF±建立检测器
REG 0x128[7:4]
–1
–2
–3
–4
–5
–6
–7
–8
7
6
5
4
3
2
1
0
CLK±
INPUT
SYSREF±
INPUT
FLIP-FLOP
SETUP (MIN)
FLIP-FLOP
HOLD (MIN)
FLIP-FLOP
HOLD (MIN)
图105. SYSREF±保持检测器
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12244-412
VALID
AD9234
表14显示寄存器0x128的内容描述，以及如何解读这些内容。
表14. SYSREF±建立/保持监控器(寄存器0x128)
寄存器0x128[7:4]
保持状态
0x0
0x0至0x8
0x8
0x8
0x9至0xF
0x0
寄存器0x128[3:0]
建立状态
0x0至0x7
0x8
0x9至0xF
0x0
0x0
0x0
描述
可能设置错误。此数值越小，设置裕量也越小。
无设置或保持错误(最佳保持裕量)。
无设置或保持错误(最佳设置和保持裕量)。
无设置或保持错误(最佳设置裕量)。
可能保持错误。此数值越大，保持裕量越小。
可能设置或保持错误。
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AD9234
测试模式
ADC测试模式
有些测试码需要进行输出格式化，有些则不需要。将寄存
AD9234有多种测试选项可帮助实现系统级解决方案。
器0x550的位4或位5置1，可以将PN序列测试的PN发生器
AD9234的ADC测试模式可通过寄存器0x550使用。这些测
复位。执行这些测试时，模拟信号可有可无(如有，则忽略
试模式如表15所示。当使能输出测试模式时，ADC的模拟
模拟信号)，但编码时钟必不可少。如需了解更多信息，请
部分与数字后端模块断开，测试码经过输出格式化模块。
参阅应用笔记AN-877：“通过SPI与高速ADC接口”。
表15. ADC测试模式1
输出测试
模式位序列
0000
0001
0010
0011
0100
0101
0110
0111
1000
测试码名称
关闭(默认)
中间电平短码
+满量程短码
−满量程短码
棋盘形式
PN长序列
PN短序列
1/0字反转
用户输入
表达式
不适用
0000 0000 0000
0111 1111 1111
1000 0000 0000
1010 1010 1010
X23 + X18 + 1
X9 + X5 + 1
1111 1111 1111
寄存器0x551至
寄存器0x558
1111
斜坡输出
(X) % 212
1
默认值/
种子值
不适用
不适用
不适用
不适用
不适用
0x3AFF
0x0092
不适用
不适用
不适用
N/A表示不适用。
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样本(N, N + 1, N + 2,….)
不适用
不适用
不适用
不适用
0x0AAA，0x0555，0x0AAA，0x0555，0x0AAA
0x3FD7，0x0002，0x26E0，0x0A3D，0x1CA6
0x125B，0x3C9A，0x2660，0x0c65，0x0697
0x0FFF，0x0000，0x0FFF，0x0000，0x0FFF
用户码1[15:2]，用户码2[15:2]，用户码3[15:2]，
用户码4[15:2]，用户码1[15:2] …（重复模式）
用户码1[15:2]，用户码2[15:2]，用户码3[15:2]，
用户码4[15:2]，0x0000 …（单次模式）
(X) % 212, (X +1) % 212, (X +2) % 212, (X +3) % 212
AD9234
JESD204B模块测试模式
传输层样本测试模式
除了ADC流水线测试模式，AD9234还有灵活的JESD204B
按照JEDEC JESD204B规范第5.1.6.3节的规定，AD9234实现
模块测试模式。这些测试模式列于寄存器0x573和寄存器
了传输层样本测试。这些测试参见寄存器0x571[5]的说
0x574中。可将这些测试码在输出数据路径的不同点注入。
明。测试码等效于ADC的原始样本。
测试注入点如图91所示。表16显示了JESD204B模块提供的
各种测试模式。对于AD9234，从测试模式(寄存器0x573 ≠
0x00)转换到正常模式(寄存器0x573 = 0x00)需要SPI软复位。
这可通过将0x81写入寄存器0x00(自清零)来实现。
接口测试模式
接口测试模式参见寄存器0x573位[3:0]的说明。表16也对这
些测试模式进行了解释。接口测试可以在数据的不同点注
入。有关测试注入点的更多信息参见图91。寄存器0x573的
位[5:4]显示何处注入这些测试。
表17、表18和表19显示了注入JESD样本输入、PHY 10位输
入和加扰器8位输入时某些测试模式的示例。表中的UP表
示用户码控制位来自客户寄存器映射。
表16. JESD204B接口测试模式
输出测试
模式位序列
0000
0001
0010
0011
0100
0101
0110
0111
1000
1110
1111
测试码名称
关闭(默认)
交替棋盘形式
1/0字反转
31位PN序列
23位PN序列
15位PN序列
9位PN序列
7位PN序列
斜坡输出
连续/重复用户测试
单次用户测试
表达式
不适用
0x5555, 0xAAAA, 0x5555…
0x0000, 0xFFFF, 0x0000…
X31 + X28 + 1
X23 + X18 + 1
X15 + X14 + 1
X9 + X5 + 1
X7 + X6 + 1
(X) % 216
寄存器0x551至寄存器0x558
寄存器0x551至寄存器0x558
默认
不适用
不适用
不适用
0x0003AFFF
0x003AFF
0x03AF
0x092
0x07
斜坡大小取决于测试注入点
用户码1至用户码4，然后重复
用户码1至用户码4，然后是0
表17. JESD204B样本输入：M = 2、S = 2、N' = 16(寄存器0x573[5:4] = 'b00)
帧数
0
0
0
0
1
1
1
1
2
2
2
2
3
3
3
3
4
4
4
4
转换器数
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
样本数
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
交替棋盘形式
0x5555
0x5555
0x5555
0x5555
0xAAAA
0xAAAA
0xAAAA
0xAAAA
0x5555
0x5555
0x5555
0x5555
0xAAAA
0xAAAA
0xAAAA
0xAAAA
0x5555
0x5555
0x5555
0x5555
1/0字反转
0x0000
0x0000
0x0000
0x0000
0xFFFF
0xFFFF
0xFFFF
0xFFFF
0x0000
0x0000
0x0000
0x0000
0xFFFF
0xFFFF
0xFFFF
0xFFFF
0x0000
0x0000
0x0000
0x0000
斜坡
(X) % 216
(X) % 216
(X) % 216
(X) % 216
(X +1) % 216
(X +1) % 216
(X +1) % 216
(X +1) % 216
(X +2) % 216
(X +2) % 216
(X +2) % 216
(X +2) % 216
(X +3) % 216
(X +3) % 216
(X +3) % 216
(X +3) % 216
(X +4) % 216
(X +4) % 216
(X +4) % 216
(X +4) % 216
Rev. A | Page 51 of 66
PN9
0x496F
0x496F
0x496F
0x496F
0xC9A9
0xC9A9
0xC9A9
0xC9A9
0x980C
0x980C
0x980C
0x980C
0x651A
0x651A
0x651A
0x651A
0x5FD1
0x5FD1
0x5FD1
0x5FD1
PN23
0xFF5C
0xFF5C
0xFF5C
0xFF5C
0x0029
0x0029
0x0029
0x0029
0xB80A
0xB80A
0xB80A
0xB80A
0x3D72
0x3D72
0x3D72
0x3D72
0x9B26
0x9B26
0x9B26
0x9B26
用户重复
UP1[15:0]
UP1[15:0]
UP1[15:0]
UP1[15:0]
UP2[15:0]
UP2[15:0]
UP2[15:0]
UP2[15:0]
UP3[15:0]
UP3[15:0]
UP3[15:0]
UP3[15:0]
UP4[15:0]
UP4[15:0]
UP4[15:0]
UP4[15:0]
UP1[15:0]
UP1[15:0]
UP1[15:0]
UP1[15:0]
用户单次
UP1[15:0]
UP1[15:0]
UP1[15:0]
UP1[15:0]
UP2[15:0]
UP2[15:0]
UP2[15:0]
UP2[15:0]
UP3[15:0]
UP3[15:0]
UP3[15:0]
UP3[15:0]
UP4[15:0]
UP4[15:0]
UP4[15:0]
UP4[15:0]
0x0000
0x0000
0x0000
0x0000
AD9234
表18. 物理层10位输入(寄存器0x573[5:4] = 'b01)
10位符号数
0
1
2
3
4
5
6
7
8
9
10
11
交替棋盘形式
0x155
0x2AA
0x155
0x2AA
0x155
0x2AA
0x155
0x2AA
0x155
0x2AA
0x155
0x2AA
1/0字反转
0x000
0x3FF
0x000
0x3FF
0x000
0x3FF
0x000
0x3FF
0x000
0x3FF
0x000
0x3FF
斜坡
(X) % 210
(X + 1)% 210
(X + 2)% 210
(X + 3)% 210
(X + 4)% 210
(X + 5)% 210
(X + 6)% 210
(X + 7)% 210
(X + 8)% 210
(X + 9)% 210
(X + 10)% 210
(X + 11)% 210
PN9
0x125
0x2FC
0x26A
0x198
0x031
0x251
0x297
0x3D1
0x18E
0x2CB
0x0F1
0x3DD
PN23
0x3FD
0x1C0
0x00A
0x1B8
0x028
0x3D7
0x0A6
0x326
0x10F
0x3FD
0x31E
0x008
斜坡
(X) % 28
(X + 1)% 28
(X + 2)% 28
(X + 3)% 28
(X + 4)% 28
(X + 5)% 28
(X + 6)% 28
(X + 7)% 28
(X + 8)% 28
(X + 9)% 28
(X + 10)% 28
(X + 11)% 28
PN9
0x49
0x6F
0xC9
0xA9
0x98
0x0C
0x65
0x1A
0x5F
0xD1
0x63
0xAC
PN23
0xFF
0x5C
0x00
0x29
0xB8
0x0A
0x3D
0x72
0x9B
0x26
0x43
0xFF
用户重复
UP1[15:6]
UP2[15:6]
UP3[15:6]
UP4[15:6]
UP1[15:6]
UP2[15:6]
UP3[15:6]
UP4[15:6]
UP1[15:6]
UP2[15:6]
UP3[15:6]
UP4[15:6]
用户单次
UP1[15:6]
UP2[15:6]
UP3[15:6]
UP4[15:6]
0x000
0x000
0x000
0x000
0x000
0x000
0x000
0x000
表19. 加扰器8位输入(寄存器0x573[5:4] = 'b10)
8位字数
0
1
2
3
4
5
6
7
8
9
10
11
交替棋盘形式
0x55
0xAA
0x55
0xAA
0x55
0xAA
0x55
0xAA
0x55
0xAA
0x55
0xAA
1/0字反转
0x00
0xFF
0x00
0xFF
0x00
0xFF
0x00
0xFF
0x00
0xFF
0x00
0xFF
用户重复
UP1[15:9]
UP2[15:9]
UP3[15:9]
UP4[15:9]
UP1[15:9]
UP2[15:9]
UP3[15:9]
UP4[15:9]
UP1[15:9]
UP2[15:9]
UP3[15:9]
UP4[15:9]
用户单次
UP1[15:9]
UP2[15:9]
UP3[15:9]
UP4[15:9]
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
数据链路层测试模式
[2:0]所示。插在此点的测试码可用于验证数据链路层的功
按照JEDEC JESD204B规范第5.3.3.8.2节的规定，AD9234实
能。使能数据链路层测试模式时，应向寄存器0x572写入
现了数据链路层测试模式。这些测试如寄存器0x574的位
0xC0以禁用SYNCINB±。
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AD9234
串行端口接口
AD9234 SPI允许用户利用ADC内部的一个结构化寄存器空
除了字长，指令周期还决定串行帧是读操作还是写操作，
间来配置转换器，以满足特定功能和操作的需要。SPI具有
从而通过串行端口对芯片编程以及读取片上存储器内的数
灵活性，可根据具体的应用进行定制。通过串行端口，可
据。如果指令是回读操作，则执行回读操作会使SDIO引脚
访问地址空间，以及对地址空间进行读写。存储空间以字
在串行帧的适当位置由输入变为输出。
节为单位进行组织，并且能进一步划分成多个区域。各个
数据可通过MSB优先模式或LSB优先模式发送。芯片上电
区域的说明见存储器映射部分。如需了解详细操作信息，
后，默认采用MSB优先的方式，可以通过SPI端口配置寄存
请参阅串行控制接口标准(Rev. 1.0)。
器来更改数据发送方式。有关此功能及其他功能的更多信
息，请参阅串行控制接口标准(Rev. 1.0)。
使用SPI的配置
该ADC的SPI由三个引脚组成：SCLK引脚、SDIO引脚和
硬件接口
CSB引脚(见表20)。SCLK(串行时钟)引脚用于同步从ADC
表20中所描述的引脚包括用户编程器件与AD9234的串行端
读出的数据和写入ADC的数据。SDIO(串行数据输入/输
口之间的物理接口。当使用SPI接口时，SCLK引脚和CSB
出)引脚是一个双功能引脚，可通过此引脚将数据发送至内
引脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段，
部ADC存储器映射寄存器或从该寄存器中读出数据。CSB
用作输入引脚；在回读阶段，用作输出引脚。
(片选信号)引脚是低电平有效控制引脚，它能够使能或者
禁用读写周期。
SPI接口非常灵活，FPGA或微控制器均可控制该接口。应
表20. 串行端口接口引脚
中详细介绍了一种SPI配置方法。
引脚
SCLK
SDIO
CSB
用笔记AN-812“基于微控制器的串行接口(SPI)启动电路”
函数
串行时钟。串行移位时钟输入，用来同步
串行接口的读写操作。
串行数据输入/输出。双功能引脚；
通常用作输入或输出，具体取决于
发送的指令和时序帧中的相对位置。
片选信号。低电平有效控制信号，用来
选通读写周期。
当需要转换器充分发挥其全动态性能时，应禁用SPI端口。
通常SCLK信号、CSB信号和SDIO信号与ADC时钟是异步
的，因此，这些信号中的噪声会降低转换器性能。如果其
它器件使用板上SPI总线，则可能需要在该总线与AD9234
之间连接缓冲器，以防止这些信号在关键的采样周期内，
CSB的下降沿与SCLK的上升沿共同决定帧的开始。图3为
在转换器的输入端发生变化。
串行时序图示例，相应的定义见表5。
SPI访问特性
CSB引脚可以在其它模式下工作。CSB引脚可始终维持在
表21简要说明了可通过SPI访问的一般特性。有关这些特性
低电平状态，从而使器件一直处于使能状态；这称作流。
CSB引脚可以在字节之间停留在高电平，这样可以允许其
的详情，请参见串行控制接口标准(Rev. 1.0)。AD9234特定
器件特性详见“存储器映射”部分。
他外部时序。CSB引脚拉高时，SPI功能处于高阻抗模式。
在该模式下，可以开启SPI引脚的第二功能。
所有数据均由8位字组成。串行数据的每个字节的第一位
表示发出的是读命令还是写命令。这样，就能将SDIO引脚
的数据传输方向从输入改为输出。
表21. 可通过SPI访问的特性
特性名称
模式
时钟
DDC
测试输入/输出
输出模式
SERDES输出设置
描述
允许用户设置省电模式或待机模式。
允许用户通过SPI访问模块分频器。
允许用户针对不同应用设置抽取滤波器。
允许用户设置测试模式，以便在输出位上获得已知数据。
允许用户设置输出。
允许用户改变SERDES设置，比如摆动和加重。
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AD9234
存储器映射
读取存储器映射寄存器表
逻辑电平
存储器映射寄存器表的每一行有8位。存储器映射分为四个
以下是逻辑电平的术语说明：
部分：ADI SPI寄存器(寄存器0x000至寄存器0x00D)、ADC
• “置位”指“将某位设置为逻辑1”或“向某位写入逻
功能寄存器(寄存器0x015至寄存器0x27A)、DDC功能寄存
器(寄存器0x300至寄存器0x347)以及数字输出和测试模式
寄存器(寄存器0x550至寄存器0x5C5)。
辑1”。
• “清除位”指“将某位设置为逻辑0”或“向某位写入
逻辑0”。
表22(参见“存储器映射”部分)记录了每个十六进制地址
及其十六进制默认值。位7(MSB)栏为给定十六进制默认值
的起始位。例如，输出模式寄存器(地址0x561)的十六进制
默认值为0x01。这表明，位0 = 1，其余位均为0。此设置是
默认输出格式值(二进制补码)。有关此功能及其他功能的
更多信息，请参见表22。
• X表示无关位。
特定通道寄存器
可通过编程分别为每个通道设置某些通道功能(例如输入端
接，寄存器0x016)。在这些情况下，可在内部为每个通道
复制通道地址位置。这些寄存器及相应的位在表22中被称
为局部寄存器。通过设置寄存器0x008的通道A位或通道B
禁用位置和保留位置
位，可访问这些局部寄存器及相应位。如果这两个位均置
此器件目前不支持表22中未包括的所有地址和位。除非已
位，后续写操作将影响两个通道的寄存器。 在一个读周期
设置了默认值，否则将0写入有效地址位置的未使用位。
内，仅允许设置一个通道(通道A或通道B)来读取两个寄存
在该地址(例如：地址0x561)仅有部分位处于未分配状态
器中的一个。如果在一个SPI读周期内置位这两个位，则器
时，才可以对这些位置进行写操作。如果整个地址(例如地
件返回通道A的值。表22给出的全局寄存器及相应位会影
址0x013)均禁用，则不应对该地址进行写操作。
响整个器件或通道的特性，不允许分别设置每个通道。寄
存器0x005中的设置不影响全局寄存器及相应位的值。
默认值
AD9234复位后，关键寄存器将载入默认值。表22列出了各
SPI软复位
寄存器的默认值。
发出软复位后(通过将寄存器0x000设为0x81)，AD9234需要
5 ms才能恢复。编程AD9234以便进行应用设置时，应在软
复位置位之后、器件设置启动之前保证在固件中设置了足
够的延迟时间。
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AD9234
存储器映射寄存器表
此器件目前不支持表22中未包括的所有地址和位，并且不可写入。
表22. 存储器映射寄存器
寄存器
地址(十 寄存器
六进制) 名称
ADI SPI寄存器
INTERFACE_
0x000
CONFIG_A
位7
(MSB)
位1
位5
位4
位3
位2
地址上升
0
0
地址上升
0x00
0
0
0
0
0x00
软复位
LSB优先
0 = MSB
(自清零)
1 = LSB
数据
0
路径
软复位
(自清零)
00 = 正常工作
10 = 待机
11 = 掉电
011 = 高速ADC
1
0
0x001
INTERFACE_
CONFIG_B
单指令
LSB优先
0 = MSB
1 = LSB
0
0x002
DEVICE_
CONFIG(局部)
0
0
0
0
0
0
0x003
0x004
CHIP_TYPE
CHIP_ID
(低字节)
CHIP_ID
(高字节)
CHIP_GRADE
0
1
0
1
0
0
0
0
1
1
0
0
0
0
0
0
0
X
X
0x005
0x006
0x008
0x00A
0x00B
0x00C
器件索引
暂存区
SPI修订版
供应商ID
(低字节)
0x00D 供应商ID
(高字节)
ADC功能寄存器
模拟输入
0x015
(局部)
0x016
输入端接
(局部)
0x018
输入缓冲器
电流控制
(局部)
0x024
V_1P0控制
软复位
(自清零)
位0 (LSB)
位6
1010 = 1000 MSPS
0101 = 500 MSPS
默认
0x00
0x03
0xCE
只读
只读
0
0x00
只读
X
X
只读
只读
只读
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
通道B
0
0
1
通道A
0
1
0
0xAX
AD92341000
0x5X
AD9234500
0x03
0x00
0x01
0x56
0
0
0
0
0
1
0
0
0x04
0
0
0
0
0
0
0
输入
禁用
0 = 正常
工作
1 = 输入
禁用
0x00
0011 = AD9234-1000
0001 = AD9234-500
模拟输入差分端接
0000 = 400 Ω
0001 = 200 Ω
0010 = 100 Ω
0110 = 50 Ω
0
0000 = 1.0×缓冲器电流
0001 = 1.5×缓冲器电流
0010 = 2.0×缓冲器电流
0011 = 2.5×缓冲器电流
0100 = 3.0×缓冲器电流
0101 = 3.5×缓冲器电流
…
1111 = 8.5×缓冲器电流
0
0
0
0
0
0
0
0
0
0
1.0 V基准
电压选择
0 = 内部
1 = 外部
Rev. A | Page 55 of 66
注释
0x03
AD92341000;
0x01
AD9234500
0x30
AD92341000;
0x20
AD9234500
0x00
AD9234
寄存器
地址(十 寄存器
六进制) 名称
温度二极管
0x028
(局部)
位7
(MSB)
0
位6
0
位5
0
位4
0
位3
0
位2
0
位1
0
0 = PDWN/ 0
STBY
使能
1=
禁用
PDWN/STBY功能
00 = 关断
01 = 待机
10 = 禁用
0
0
0
0
0
0x03F
PDWN/STBY
引脚控制
(局部)
0x040
芯片引
脚控制
0x10B
时钟分频器
0
0
0
0
0x10C
时钟分频器
相位(局部)
0
0
0
0
0x10D
时钟分频器
和SYSREF
控制
时钟分
频器自
动相位
调节
0=
禁用
1=
使能
0
0
0
0x117
时钟延
迟控制
0
0
0
0
0x118
时钟延
迟精调
(局部)
0x11C
时钟状态
0
0
位0 (LSB)
二极管
选择
0 = 未选择
二极管
1 = 选择
温度
二极
管
0
快速检测B (FD_B)
000 = 快速检测B输出
001 = JESD204B LMFC输出
010 = JESD204B内部SYNC~
输出
111 = 禁用
快速检测A (FD_A)
000 = 快速检测A输出
001 = JESD204B LMFC输出
010 = JESD204B内部SYNC~
输出
011 = 温度二极管
111 = 禁用
000 = 1分频
0
001 = 2分频
011 = 4分频
111 = 8分频
独立控制通道A和通道B时钟
分频器相位偏移
0000 = 0输入时钟周期被延迟
0001 = ½输入时钟周期被延迟
0010 = 1输入时钟周期被延迟
0011 = 1½输入时钟周期被延迟
0100 = 2输入时钟周期被延迟
0101 = 2½输入时钟周期被延迟
…
1111 = 7½输入时钟周期被延迟
时钟分频器负
时钟分频器正
偏斜窗口
偏斜窗口
00 = 无负偏斜
00 = 无正偏斜
01 = 1个器件时钟
01 = 1个器件时钟
负偏斜
正偏斜
10 = 2个器件时钟
10 = 2个器件时钟
负偏斜
正偏斜
11 = 3个器件时钟
11 = 3个器件时钟
负偏斜
正偏斜
时钟延迟
0
0
0
精调调节
使能
0 = 禁用
1 = 使能
时钟延迟精调调节[7:0]，
二进制补码编码控制，能以大约1.7 ps步进精调采样时钟偏斜
≤ −88 = −151.7 ps偏斜
−87 = −150 ps偏斜
…
0 = 0 ps偏斜
…
≥ +87 = +150 ps偏斜
0
0
0
0
0
Rev. A | Page 56 of 66
默认
0x00
注释
与寄存器
0x040一起
使用
0x00
与寄存器
0x040一起
使用
0x3F
0x00
0x00
0x00
时钟
分频器
必须>1
0x00
使能时
钟延迟
精调会
导致数
据路径
复位
与寄存器
0x0117
一起使用
0x00
0 = 未检
测到输入
时钟
1 = 检测
到输入
时钟
只读
AD9234
寄存器
地址(十 寄存器
六进制) 名称
SYSREF±
0x120
控制1
0x121
SYSREF±
控制2
0x123
SYSREF±
时间戳延
迟控制
0x128
SYSREF±
状态1
SYSREF±和
时钟分频器
状态
0x129
0x12A
0x1FF
SYSREF±
计数器
芯片同
步模式
位7
(MSB)
0
0
0
0
位6
位5
SYSREF± 0
标志复位
0 = 正常
工作
1 = 标志
保持在
复位状态
0
芯片应
用模式
0
0
0x201
芯片
抽取率
0
0
0x228
客户
偏移
快速检测
(FD)控制
(局部)
0x247
0x248
FD阈值
上限LSB
(局部)
FD阈值
上限MSB
(局部)
0
位3
CLK±边沿
选择
0 = 上升
1 = 下降
位2
位1
SYSREF±模式选择
00 = 禁用
01 = 连续
10 = N次
0
0
0
芯片Q
忽略
0=
正常
(I/Q)
1=
忽略
(仅I)
0
0
0
0
0
0
0
0
0
同步模式
00 = 正常
01 = 时间戳
芯片工作模式
00 = 全带宽
模式
01 = DDC 0开启
10 = DDC 0和DDC 1
0
芯片抽取率选择
000 = 全采样速率(抽取 = 1)
001 = 2抽取
失调调整以LSB为单位，从+127到−128(二进制补码格式)
0
0
强制
FD_A/ FD_B
引脚；
0 = 正常
功能；
1 = 强制到
数值
强制
FD_A/
FD_B
引脚数
值；若强
制引脚为
真值，则
FD引脚
输出该
数值
0
快速检测阈值上限，位[7:0]
0
位0 (LSB)
0
SYSREF±N次忽略计数器选择
0000 = 仅下一个SYSREF±
0001 = 忽略第一个SYSREF±跃迁
0010 = 忽略前两个SYSREF±跃迁
…
1111 = 忽略前16个SYSREF±跃迁
SYSREF±时间戳延迟，位[6:0]
0
0x00 = 无延迟
0x01 = 1个时钟延迟
…
0x7F = 127个时钟延迟
SYSREF±保持状态，寄存器0x128[7:4]，
SYSREF±设置状态，寄存器0x128[3:0]，
参考表14
参考表14
捕捉SYSREF±时的时钟分频器相位
0
0
0
0000 = 同相
0001 = SYSREF±延迟½个时钟周期
0010 = SYSREF±延迟1个时钟周期
0011 = 1½输入时钟周期被延迟
0100 = 2输入时钟周期被延迟
0101 = 2½输入时钟周期被延迟
…
1111 = 7½输入时钟周期被延迟
SYSREF±计数器，捕捉SYSREF±信号时位[7:0]递增
0
0x200
0x245
位4
SYSREF±
跃迁
选择
0 = 低电平
到高电平
1 = 高电平
到低电平
0
0
快速检测阈值上限，位[12:8]
Rev. A | Page 57 of 66
使能快
速检测
输出
默认
0x00
注释
0x00
模式选择
(寄存器
0x120位
[2:1])必须
为N次
0x00
寄存器
0x01FF =
0x00时
忽略
只读
只读
只读
0x00
0x00
0x00
0x00
0x00
0x00
0x00
AD9234
寄存器
地址(十 寄存器
六进制) 名称
FD阈值
0x249
下限LSB
(局部)
0x24A FD阈值
下限MSB
(局部)
FD驻留时间
0x24B
LSB(局部)
0x24C FD驻留时间
MSB(局部)
信号，控制
0x26F
器同步控制
位7
(MSB)
位6
位5
0
0
0
位4
位3
位2
快速检测阈值下限，位[7:0]
位1
位0 (LSB)
默认
0x00
0x00
快速检测阈值下限，位[12:8]
快速检测驻留时间，位[7:0]
0x00
快速检测驻留时间，位[15:8]
0x00
0
0
0
0
0
0
0
0
0
0
0
0
同步模式
00 = 禁用
01 = 连续
11 = 单次采样
峰值
0
检波器
0=
禁用
1=
使能
0x00
信号监控器
控制(局部)
0x271
信号监控
器周期寄
存器0
(局部)
信号监控器周期，位[7:0]
0x80
0x272
信号监控
器周期寄
存器1
(局部)
信号监控器周期，位[15:8]
0x00
0x273
信号监控
器周期寄
存器2
(局部)
信号监控器周期，位[23:16]
0x00
0x274
信号监控
器结果控
制(局部)
0x275
信号监控
器结果寄
存器0
(局部)
信号监控
器结果寄
存器1
(局部)
信号监控
器结果寄
存器1
(局部)
信号监控
器周期计
数器结果
(局部)
信号监控器
通过JESD204B
实现SPORT控
制(局部)
通过JESD204B
实现SPORT
输入选择
(局部)
0x276
0x277
0x278
0x279
0x27A
结果
结果
0
0
0
更新
选择
0 = 保留
1 = 更新
1 = 峰值
结果
(自清零)
检测
信号监控器结果，位[7:0]
寄存器0x0274[0] = 1时，结果位[19:7] = 峰值检测器绝对值[12:0]；结果位[6:0] = 0
0
0
0
0
0
0
信号监控器结果，位[19:16]
周期计数结果，位[7:0]
0
0
0
0
0
0
0
0
0
0
0
Rev. A | Page 58 of 66
只读
只读
只读
0
峰值
检波器
0=
禁用
1=
使能
单位
为抽取
输出
时钟
周期
单位
为抽取
输出
时钟
周期
单位
为抽取
输出
时钟
周期
0x01
只读
信号监控器结果，位[15:8]
参见“信
号监控器”
部分
0x00
0x270
0
注释
00 = 保留
11 = 使能
0x00
0
0x00
根据
寄存器
0x274[4]
更新
根据
寄存器
0x274[4]
更新
根据
寄存器
0x274[4]
更新
根据
寄存器
0x274[4]
更新
AD9234
寄存器
位7
地址(十 寄存器
位6
位5
(MSB)
六进制) 名称
DDC功能寄存器(参见“数字下变频器(DDC)”部分)
DDC同步
0x300
0
0
0
控制
0x310
DDC 0控制
混频器
选择
0 = 实数
混频器
1 = 复数
混频器
增益
选择
0 = 0 dB
增益
1 = 6 dB
增益
0x311
DDC 0输入
选择
0
0
0x314
DDC 0
频率LSB
DDC0
频率MSB
DDC 0相位
LSB
DDC 0相位
MSB
DDC 0输出
测试模式
选择
0x315
0x320
0x321
0x327
X
X
X
X
0
0
0x330
DDC 1控制
混频器
选择
0 = 实数
混频器
1 = 复数
混频器
增益
选择
0 = 0 dB
增益
1 = 6 dB
增益
0x331
DDC 1输入
选择
0
0
0x334
DDC 1
频率LSB
DDC 1
频率MSB
DDC 1相位
LSB
DDC 1相位
MSB
0x335
0x340
0x341
X
X
X
X
位4
DDC NCO
软复位
0 = 正常
工作
1 = 复位
IF(中等频率)
模式
00 = 可变IF模式
(混频器和NCO
使能)
01 = 0 Hz IF模式
(混频器旁路，
NCO禁用)
10 = fADC/4 Hz IF模式
(fADC/4下混频
模式)
11 = 测试模式
(混频器输入强制
为+FS，NCO使能)
0
0
位3
位2
0
0
复数
转实数
使能
0=
禁用
1=
使能
0
位1
位0 (LSB)
同步模式
(由SYSREF±触发)
00 = 禁用
01 = 连续
11 = 单次采样
抽取速率选择
(复数至实数
禁用)
11 = 2抽取
(复数转实数
使能)
11 = 1抽取
I输入
Q输入
0
选择
选择
0 = 通道A
0 = 通道A
1 = 通道B
1 = 通道B
DDC 0 NCO频率值，位[7:0]，
二进制补码
DDC 0 NCO频率值，位[11:8]，
X
X
二进制补码
DDC 0 NCO相位值，位[7:0]，
二进制补码
DDC 0 NCO相位值，位[11:8]，
X
X
二进制补码
Q输出
I输出测
0
0
0
0
测试模
试模式
式使能
使能
0 = 禁用
0=
1 = 从通道
禁用
1=
A使能
从通道
B使能
IF(中等频率)
抽取速率选择
复数转
0
模式
(复数至实数
实数
00 = 可变IF模式
禁用)
使能
11 = 2抽取
0=
(混频器和NCO
使能)
(复数转实数
禁用
01 = 0 Hz IF模式
1=
使能)
11 = 1抽取
(混频器旁路，
使能
NCO禁用)
10 = fADC/4 Hz IF模式
(fADC/4下混频
模式)
11 = 测试模式
(混频器输入强制为
+FS，NCO使能)
Q输入
I输入
0
0
0
0
选择
选择
0 = 通道A
0 = 通道A
1 = 通道B
1 = 通道B
DDC 1 NCO频率值，位[7:0]，
二进制补码
DDC 1 NCO频率值，位[11:8]，
X
X
二进制补码
DDC 1 NCO相位值，位[7:0]，
二进制补码
DDC 1 NCO相位值，位[11:8]，
X
X
二进制补码
0
Rev. A | Page 59 of 66
默认
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
注释
AD9234
寄存器
地址(十 寄存器
六进制) 名称
DDC 1输出
0x347
测试模式
选择
数字输出和测试模式
ADC测
0x550
试模式
(局部)
位7
(MSB)
0
位6
0
位5
0
位4
0
位3
0
用户
码选
择
0=
连续
重复
1 = 单次
模式
0
产生复位
PN长序列
0 = PN
长序列
使能
1 = PN
长序列
复位
产生复位
PN短序列
0 = PN短
序列使能
1 = PN短
序列复位
位2
Q输出
测试模
式使能
0=
禁用
1=
从通
道B
使能
位1
0
位0 (LSB)
I输出
测试模
式使能
0 = 禁用
1 = 从通道
A使能
测试模式选择
0000 = 关闭，正常工作
0001 = 中间电平短码
0010 = 正满量程
0011 = 负满量程
0100 = 交替棋盘形式
0101 = PN长序列
0110 = PN短序列
0111 = 1/0字交替
1000 = 用户模式测试模式
(与寄存器0x550位7和用户模式(1、2、3、4)
寄存器共同使用)，1111 = 斜坡输出
0
0
0
默认
0x00
0x00
0x551
用户码1
LSB
0
0
0
0
0
0x552
用户码1
MSB
0
0
0
0
0
0
0
0
0x00
0x553
用户码2
LSB
0
0
0
0
0
0
0
0
0x00
0x554
用户码2
MSB
0
0
0
0
0
0
0
0
0x00
0x555
用户码3
LSB
0
0
0
0
0
0
0
0
0x00
0x556
用户码3
MSB
0
0
0
0
0
0
0
0
0x00
0x557
用户码4
LSB
0
0
0
0
0
0
0
0
0x00
0x558
用户码4
MSB
0
0
0
0
0
0
0
0
0x00
0x559
输出模式
控制1
0
转换器控制位1选择
000 = 接低电平(1’b0)
001 = 超量程位
010 = 信号监控器位
011 = 快速检测(FD)位
101 = SYSREF±
仅当CS(寄存器0x58F)
= 2或3时使用
0
Rev. A | Page 60 of 66
转换器控制位0选择
000 = 接低电平(1’b0)
001 = 超量程位
010 = 信号监控器位
011 = 快速检测(FD)位
101 = SYSREF±
仅当CS(寄存器0x58F)
= 3时使用
注释
0x00
0x00
结合寄存
器0x550
和寄存器
0x573使用
结合寄存
器0x550
和寄存器
0x573使用
结合寄存
器0x550
和寄存器
0x573使用
结合寄存
器0x550
和寄存器
0x573使用
结合寄存
器0x550
和寄存器
0x573使用
结合寄存
器0x550
和寄存器
0x573使用
结合寄存
器0x550
和寄存器
0x573使用
结合寄存
器0x550
和寄存器
0x573使用
AD9234
寄存器
地址(十 寄存器
六进制) 名称
0x55A 输出模式
控制2
位7
(MSB)
0
位6
0
位5
0
位4
0
位3
0
0x561
输出模式
0
0
0
0
0
0x562
输出超
量程(OR)
清零
虚拟
转换器
7 OR
0 = OR位
使能
1 = OR位
清零
虚拟
转换器
6 OR
0 = OR位
使能
1 = OR位
清零
虚拟转换
器4 OR
0 = OR位
使能
1 = OR位
清零
虚拟
转换器
3 OR
0 = OR位
使能
1 = OR位
清零
0x563
输出OR
状态
虚拟转换
器7 OR
0 = 无OR
1 = OR
出现
虚拟
转换器
4 OR
0 = 无OR
1 = OR
出现
0x564
输出通道
选择
0
虚拟
转换
器6
OR
0=无
OR
1 = OR
出现
0
虚拟
转换
器
5 OR
0 = OR
位
使能
1 = OR
位
清零
虚拟
转换
器5
OR
0 = 无OR
1 = OR
出现
0
0
0x56E
JESD204B通道
速率控制
0
0
0
0x570
JESD204B
快速配置
0x571
JESD204B
链路模式
控制1
待机
模式
0 = 所有
转换器
输出0
1 = CGS
(/K28.5/)
结束位(t)
PN
0=
禁用
1=
使能
T = N΄ −
N − CS
长传
输层
测试
0=
禁用
1=
使能
位1
位0 (LSB)
转换器控制位2选择
000 = 接低电平(1’b0)
001 = 超量程位
010 = 信号监控器位
011 = 快速检测(FD)位
101 = SYSREF
CS(寄存器0x58F)=
1、2或3时使用
数据格式选择
样本
00 = 偏移二进制
反转
01 = 二进制补码
0 = 正常
1 = 样本
反转
虚拟转换
虚拟
虚拟转换
器2 OR
转换器
器0 OR
0 = OR位
0 = OR位
1 OR
0 = OR位
使能
使能
1 = OR位
1 = OR位
使能
1 = OR位
清零
清零
清零
默认
0x01
虚拟
转换器
3 OR
0 = 无OR
1 = OR
出现
虚拟转换
器2 OR
0 = 无OR
1 = OR
出现
虚拟
转换器
1 OR
0 = 无OR
1 = OR
出现
虚拟转换
器0 OR
0 = 无OR
1 = OR
出现
0x00
0
0
0
转换器
通道
交换
0 = 正常
通道
顺序
1 = 通道
交换
使能
0
0x00
位2
0 = 串行
0
0
通道速率 ≥
6.25 Gbps
且
≤ 12.5 Gbps
1 = 串行
通道速率
必须≥
3.125 Gbps
且≤
6.25 Gbps
JESD204B快速配置
L = 通道数 = 2寄存器0x570位[7:6]
M = 转换器数 = 2寄存器0x570位[5:3]
F = 每帧8位字数 = 2寄存器0x570位[2:0]
ILAS序列模式
通道
00 = ILAS禁用
同步
0 = 禁止
01 = ILAS使能
11 = ILAS始终开启
FACI使用
测试模式
/K28.7/
1 = 允许
FACI使用
/K28.3/
和
/K28.7/
Rev. A | Page 61 of 66
0
0x01
0x00
链路控制
0 = 有效
1 = 掉电
只读
0x00
AD92341000;
0x10
AD9234500
0x88
FACI
0=
使能
1=
禁用
注释
0x14
参见
表12
和
表13
AD9234
寄存器
地址(十 寄存器
六进制) 名称
JESD204B
0x572
链路模式
控制2
0x573
JESD204B
链路模式
控制3
0x574
JESD204B
链路模式
控制4
0x578
JESD204B
LMFC偏移
JESD204B DID
配置
JESD204B BID
配置
JESD204B LID
配置1
JESD204B LID
配置2
JESD204B LID
配置3
JESD204B LID
配置4
JESD204B
参数
SCR/L
0x580
0x581
0x583
0x584
0x585
0x586
0x58B
0x58C
JESD204B F
配置
0x58D
JESD204B K
配置
JESD204B M
配置
0x58E
位7
位6
(MSB)
SYNCINB±引脚控制
00 = 正常
10 = 忽略SYNCINB±
(强制CGS)
11 = 忽略SYNCINB±
(强制ILAS/用户数据)
CHKSUM模式
00 = 所有8位链路
配置寄存器之和
01 = 各链路配置
字段之和
10 = 校验和置零
0
位5
位4
SYNCINB±
SYNC引脚类型
INB±引
0=
脚反转
0 = 低电
差分
1 = cmos
平有效
1 = 高电
平有效
测试注入点
00 = N΄样本输出
01 = 8B/10B输出
时10位数据
(用于PHY测试)
10 = 加扰输入时
8位数据
ILAS延迟
0000 = SYNCINB±解除置位后在
第一个LMFC上发送ILAS
0001 = SYNCINB±解除置位后在
第二个LMFC上发送ILAS
…
1111 = SYNCINB±解除置位后在
第16个LMFC上发送ILAS
0
0
位3
0
0
位2
8B/10B
旁路
0 = 正常
1 = 旁路
位1
8B/10B位
反转
0 = 正常
1 = 反转
a…j
符号
位0 (LSB)
0
JESD204B测试模式码
0000 = 正常工作(测试模式禁用)
0001 = 交替棋盘形式
0010 = 1/0字交替
0011 = 31位PN序列—X31 + X28 + 1
0100 = 23位PN序列—X23 + X18 + 1
0101 = 15位PN序列—X15 + X14 + 1
0110 = 9位PN序列—X9 + X5 + 1
0111 = 7位PN序列—X7 + X6 + 1
1000 = 斜坡输出
1110 = 连续/重复用户测试
1111 = 单次用户测试
链路层测试模式
000 = 正常工作(链路层测试
模式禁用)
001 = /D21.5/字符
连续序列
100 = 修改RPAT测试序列
101 = JSPAT测试序列
110 = JTSPAT测试序列
LMFC相位偏移值，位[4:0]
JESD204B Tx DID值，位[7:0]
0
默认
0x00
0x00
0x00
0x00
0x00
0
0
0
0
0
0
通道0 LID值，位[4:0]
0x00
0
0
0
通道1 LID值，位[4:0]
0x01
0
0
0
通道2 LID值，位[4:0]
0x01
0
0
0
通道3 LID值，位[4:0]
0x03
JESD204B
加扰
(SCR)
0=
禁用
1=
使能
0
0
0
JESD204B Tx BID值，位[7:0]
0
0
JESD204B通道(L)
00 = 1通道
01 = 2通道
11 = 4通道
只读，参见
寄存器0x570
每帧8位字数，F = 寄存器0x58C，位[7:0] + 1
0
0
0
每个多帧的帧数，K = 寄存器0x58D，位[4:0] + 1
仅支持(F × K) mod 4 = 0的值
每条链路的转换器数，位[7:0]
0x00 = 链路连接到一个虚拟转换器(M = 1)
0x01 = 链路连接到两个虚拟转换器(M = 2)
0x03 = 链路连接到四个虚拟转换器(M = 4)
0x07 = 链路连接到八个虚拟转换器(M = 8)
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注释
0x00
0x8X
0x88
0x1F
只读，参
见寄存器
0x570
参见寄存
器0x570
只读
AD9234
寄存器
地址(十 寄存器
六进制) 名称
JESD204B
0x58F
CS/N配置
0x0590
JESD204B N’
配置
0x591
JESD204B S
配置
JESD204B
HD和CF
配置
0x592
0x5A0
0x5A1
0x5A2
0x5A3
JESD204B
CHKSUM 0
JESD204B
CHKSUM 1
JESD204B
CHKSUM 2
JESD204B
CHKSUM 3
JESD204B
通道掉电
位7
位6
位5
(MSB)
每个样本的控制
0
位数(CS)
00 = 无控制位
(CS = 0)
01 = 1控制位(CS
= 1)；仅控制位2
10 = 2控制位(CS
= 2)；仅控制位2
和控制位1
11 = 3控制位(CS
= 3)；所有控制位
(2、1、0)
支持子类(子类
版本)
000 = 子类0
(无确定性延迟)
001 = 子类1
0
0
1
HD值
0=
禁用
1=
使能
0
位4
位3
0
注释
只读
0x80
只读
SERDOUT0±位[7:0]的CHKSUM值
0x81
只读
SERDOUT1±位[7:0]的CHKSUM值
0x82
只读
SERDOUT2±位[7:0]的CHKSUM值
0x82
只读
SERDOUT3±位[7:0]的CHKSUM值
0x84
只读
1
X
SERDOUT2±
0=开
1=关
X
JESD204B通道
SERDOUT0±
分配
X
0x5B3
JESD204B通道
SERDOUT1±
分配
X
X
X
X
0
0x5B5
JESD204B通道
SERDOUT2±
分配
X
X
X
X
0
0x5B6
JESD204B通道
SERDOUT3±
分配
X
X
X
X
0
1
默认
0x0F
0x2F
每个转换器帧周期的样本数(S)
S值 = 寄存器0x591[4:0] +1
每链路上每个帧时钟周期的控制字(CF)
CF值 = 寄存器0x592，位[4:0]
0x5B2
1
位0 (LSB)
每个样本的ADC数(N’)
0x7 = 8位
0xF = 16位
SERDOUT3±
0=开
1=关
X
0x5B0
位2
位1
ADC转换器分辨率(N)
0x06 = 7位分辨率
0x07 = 8位分辨率
0x08 = 9位分辨率
0x09 = 10位分辨率
0x0A = 11位分辨率
0x0B = 12位分辨率
0x0C = 13位分辨率
0x0D = 14位分辨率
0x0E = 15位分辨率
0x0F = 16位分辨率
0
Rev. A | Page 63 of 66
SERDOUT1±
0=开
1=关
1
SERDOU
0=开
1=关
SERDOUT0±通道分配
000 = 逻辑通道0
001 = 逻辑通道1
010 = 逻辑通道2
011 = 逻辑通道3
SERDOUT1±通道分配
000 = 逻辑通道0
001 = 逻辑通道1
010 = 逻辑通道2
011 = 逻辑通道3
SERDOUT2±通道分配
000 = 逻辑通道0
001 = 逻辑通道1
010 = 逻辑通道2
011 = 逻辑通道3
SERDOUT3±通道分配
000 = 逻辑通道0
001 = 逻辑通道1
010 = 逻辑通道2
011 = 逻辑通道3
0xAA
0x00
0x11
0x22
0x33
AD9234
寄存器
地址(十 寄存器
六进制) 名称
JESD串行器
0x5BF
驱动调节
位7
(MSB)
0
0x5C1
去加重
选择
0
0x5C2
SERDOUT0±
去加重设置
0x5C3
位6
0
位5
0
位4
0
位3
0
SERDOUT2±
0 = 禁用
1 = 使能
0
0
SERDOUT3±
0=
禁用
1=
使能
0
0
0
SERDOUT1±
去加重设置
0
0
0
0
0x5C4
SERDOUT2±
去加重设置
0
0
0
0
0x5C5
SERDOUT3±
去加重设置
0
0
0
0
位2
位1
摆动电压
0000 = 237.5 mV
0001 = 250 mV
0010 = 262.5 mV
0011 = 275 mV
0100 = 287.5 mV
0101 = 300 mV(默认)
0110 = 312.5 mV
0111 = 325 mV
1000 = 337.5 mV
1001 = 350 mV
1010 = 362.5 mV
1011 = 375 mV
1100 = 387.5 mV
1101 = 400 mV
1110 = 412.5 mV
1111 = 425 mV
SERD0
OUT1±
0 = 禁用
1 = 使能
位0 (LSB)
默认
0x05
SERDOUT0±
0 = 禁用
1 = 使能
0x00
SERDOUT0±去加重设置：
0000 = 0 dB
0001 = 0.3 dB
0010 = 0.8 dB
0011 = 1.4 dB
0100 = 2.2 dB
0101 = 3.0 dB
0110 = 4.0 dB
0111 = 5.0 dB
SERDOUT1±去加重设置：
0000 = 0 dB
0001 = 0.3 dB
0010 = 0.8 dB
0011 = 1.4 dB
0100 = 2.2 dB
0101 = 3.0 dB
0110 = 4.0 dB
0111 = 5.0 dB
SERDOUT2±去加重设置：
0000 = 0 dB
0001 = 0.3 dB
0010 = 0.8 dB
0011 = 1.4 dB
0100 = 2.2 dB
0101 = 3.0 dB
0110 = 4.0 dB
0111 = 5.0 dB
SERDOUT3±去加重设置：
0000 = 0 dB
0001 = 0.3 dB
0010 = 0.8 dB
0011 = 1.4 dB
0100 = 2.2 dB
0101 = 3.0 dB
0110 = 4.0 dB
0111 = 5.0 dB
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0x00
0x00
0x00
0x00
注释
AD9234
应用信息
电源建议
为了最大化地实现ADC与PCB之间的覆盖与连接，应在
AD9234必须由以下7个电源供电：AVDD1 = 1.25 V、AVDD2 =
PCB上覆盖一个丝印层，以便将PCB上的连续铜层划分为
2.5 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、
多个均等的部分。这样，在回流焊过程中，可在ADC与
DRVDD = 1.25 V和SPIVDD = 1.8 V。对于要求高电源效率
PCB之间提供多个连接点，而一个连续的、无分割的平面
和低噪声性能的应用，建议使用开关稳压器ADP2164和
只能保证一个连接点。可以参考图107所示的PCB布局布线
ADP2370来将3.3 V、5.0 V或12 V输入供电轨转换为中间供
范例。如需了解有关封装和芯片级封装PCB布局布线的详
电轨(1.8 V和3.8 V)。然后用超低噪声、低压差(LDO)稳压器
细信息，请参阅应用笔记AN-772：“LFCSP封装设计与制
(ADP1741、ADM7172和ADP125)调节这些中间供电轨。图
造指南”。
106显示了AD9234的建议电源方案。
ADP1741
1.8V
AVDD1
1.25V
AVDD1_SR
1.25V
ADP1741
DVDD
1.25V
DRVDD
1.25V
3.6V
ADP125
AVDD3
3.3V
3.3V
ADM7172
OR
ADP1741
AVDD2
2.5V
12244-063
SPIVDD
(1.8V OR 3.3V)
12244-064
图106. AD9234的高效率、低噪声电源解决方案
无需针对所有情况区分所有这些电源域。图106中的建议
图107. AD9234的建议PCB裸露焊盘布局
解决方案为AD9234提供了噪声最低、效率最高的供电系
统。如果仅有1.25 V电源可用，则应先连接到AVDD1，然后
AVDD1_SR(引脚57)和AGND(引脚56和引脚60)
分接出来，并用铁氧体磁珠或滤波扼流圈及去耦电容隔离，
AVDD1_SR(引脚57)和AGND(引脚56和引脚60)可用来向
再依次连接到AVDD1_SR、SPIVDD、DVDD和DRVDD。
AD9234的SYSREF±电路提供独立的电源节点。如果工作在
用户可以使用多个不同的去耦电容以适用于高频和低频。
子类1下，则AD9234可支持周期性单次采样或带隙信号。
去耦电容应放置在接近PCB入口点和接近器件的位置，并
为了减少此电源与AVDD1电源节点的耦合，需提供充分的
尽可能缩短走线长度。
电源旁路。
裸露焊盘散热块建议
为获得最佳的AD9234电气性能和热性能，必须将ADC底部
的裸露焊盘连接至地。PCB上裸露的连续铜层应与AD9234
的裸露焊盘(引脚0)相连。铜层上必须有多个过孔，获得尽
可能低的热阻路径以通过PCB底部进行散热。这些过孔应
填满或插入焊料。过孔和填充数量确定了电路板上测量的
θJA结果。如表7所示。
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AD9234
外形尺寸
9.10
9.00 SQ
8.90
0.30
0.25
0.18
49
1
0.50
BSC
EXPOSED
PAD
7.70
7.60 SQ
7.50
33
TOP VIEW
0.80
0.75
0.70
16
32
17
BOTTOM VIEW
7.50 REF
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.203 REF
SEATING
PLANE
PKG-004396
0.45
0.40
0.35
PIN 1
INDICATOR
64
48
0.20 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-WMMD
02-12-2014-A
PIN 1
INDICATOR
图108. 64引脚引线框芯片级封装[LFCSP_WQ]
9 mm × 9 mm，超薄四方体
(CP-64-15)
尺寸单位：mm
订购指南
型号1
AD9234BCPZ-500
AD9234BCPZRL7-500
AD9234BCPZ-1000
AD9234BCPZRL7-1000
AD9234-500EBZ
温度范围
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
AD9234-1000EBZ
1
封装描述
64引脚引线框芯片级封装[LFCSP_WQ]
64引脚引线框芯片级封装[LFCSP_WQ]
64引脚引线框芯片级封装[LFCSP_WQ]
64引脚引线框芯片级封装[LFCSP_WQ]
AD9234-500评估板(针对全模拟输入
范围进行优化)
AD9234-1000评估板(针对全模拟输入
范围进行优化)
Z = 符合RoHS标准的器件。
©2014–2015 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D12244sc-0-3/15(A)
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封装选项
CP-64-15
CP-64-15
CP-64-15
CP-64-15