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日本語参考資料
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特長
機能ブロック図
4 チャンネルの低ノイズ・アンプ（LNA）の後段にプログラマ
ブル・ゲイン・アンプ（PGA）を配置
−3 dB 帯域幅（最小）: 5 MHz
−3 dB 帯域幅（typ）: 42.3 MHz
スルー・レート（typ）: 28 V/µs
差動入出力
ゲイン: 18 dB ～ 36 dB、6 dB ステップ
選択可能な低ノイズ／低消費電力モード
入力換算ノイズ: 4.5 nV/√Hz、チャンネルあたり 18.3 mW
入力換算ノイズ: 3.8 nV/√Hz、チャンネルあたり 26.5 mW
入力換算ノイズ: 3.6 nV/√Hz、チャンネルあたり 34.8 mW
入力換算ノイズ: 3.4 nV/√Hz、チャンネルあたり 54.8 mW
チャンネル間ゲイン・マッチング: ±0.25 dB
絶対ゲイン誤差: ±0.5 dB
SPI プログラマブル
パワーダウン・モード（SPI 選択可能）
3.1 V p-p 差動出力振幅、3.3 V 電源使用時
32 ピン、5 mm × 5 mm LFCSP パッケージ
温度仕様: −40 °C ～ +125 °C
車載アプリケーション向けの性能評価済み
ADA8282
+OUTA
+INA
3nV√Hz
LNA
PGA
–INA
–OUTA
+24dB
–6dB TO +12dB
+OUTB
+INB
3nV√Hz
LNA
PGA
–OUTB
–INB
+24dB
–6dB TO +12dB
+INC
+OUTC
3nV√Hz
LNA
PGA
–INC
–OUTC
+24dB
–6dB TO +12dB
+OUTD
+IND
3nV√Hz
LNA
PGA
–OUTD
–IND
+24dB
POWER
MODE
–6dB TO +12dB
GAIN
SELECT
SPI
CS SCLK SDI SDO VIO AVDD RESET
アプリケーション
13132-001
データシート
レーダー受信経路の AFE:
4 チャンネルの LNA および PGA
ADA8282
図 1.
車載レーダー
アダプティブ・クルーズ・コントロール
衝突回避
死角検知
セルフ・パーキング
電子バンパー
概要
ADA8282 は、低価格、低消費電力、小型で優れた柔軟性が求
められるアプリケーション向けに設計されています。
ADA8282
には 4 つの並列チャネルがあり、それぞれが LNA と PGA を備
えています。LNA と PGA の組み合わせにより、ゲイン範囲 18
dB ～ 36 dB（6dB 単位でのインクリメント）、最低保証帯域幅
5 MHz のシグナル・チェーンが実現されています。
最大消費電力の設定を使用した場合、LNA と PGA を組み合わ
せたチャンネルの入力換算電圧ノイズは、最大ゲイン時に 3.4
nV/√Hz です。
ADA8282 は、消費電力とノイズ性能のトレードオフがある 4 つ
のいずれかの消費電力モードに設定して、最終アプリケーショ
ンに応じて全体性能を最適化することができます。
ADA8282 は、最新の相補型金属酸化膜半導体（CMOS）プロ
セスで製造され、RoHS 準拠の 5 mm × 5 mm、32 ピン LFCSP
パッケージが採用されています。仕様は車載温度範囲 −40 °C ～
+125 °C にわたって仕様規定されています。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に
よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利
の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標
は、それぞれの所有者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. 0
©2016 Analog Devices, Inc. All rights reserved.
本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
ADA8282
データシート
目次
特長 .................................................................................................. 1
ゲインによる出力振幅の変動 ................................................ 12
アプリケーション .......................................................................... 1
オフセット電圧の調整 ............................................................ 12
機能ブロック図 .............................................................................. 1
シングルエンド入力または差動入力 .................................... 12
概要 .................................................................................................. 1
短絡電流.................................................................................... 12
改訂履歴 .......................................................................................... 2
SPI インターフェース ............................................................. 12
仕様 .................................................................................................. 3
チャンネル間の位相整合 ........................................................ 13
デジタル仕様 .............................................................................. 4
アプリケーション情報 ................................................................ 14
絶対最大定格 .................................................................................. 5
2 個の ADA8282 デバイスを直列で使用することによるゲイ
ンの増大.................................................................................... 14
熱抵抗 .......................................................................................... 5
複数の ADA8282 デバイスを使用したマルチプレクサ入力
................................................................................................... 15
ESD に関する注意 ...................................................................... 5
ピン配置およびピン機能の説明 ................................................... 6
代表的な性能特性 .......................................................................... 7
代表的なアプリケーションの基本的な接続......................... 16
レジスタ・マップ ........................................................................ 17
動作原理 ........................................................................................ 11
レジスタの一覧 ........................................................................ 17
レーダー受信経路の AFE ........................................................ 11
デフォルトの SPI 設定............................................................. 11
入力インピーダンス ................................................................ 11
レジスタの詳細 ........................................................................ 17
外形寸法 ........................................................................................ 21
オーダー・ガイド ........................................................................ 21
パワー・モード ........................................................................ 11
プログラマブル・ゲイン範囲................................................. 12
改訂履歴
7/15—Revision 0:初版
Rev. 0 | 2/21
車載製品.................................................................................... 21
ADA8282
データシート
仕様
特に指定のない限り、AVDD = 3.3 V、LNA + PGA ゲイン = 36 dB（LNA ゲイン = 24 dB、PGA ゲイン = 12 dB）、TA = −40 0C ～ +125 0C、
PGA_BIAS_SEL = b’10、LNA_BIAS_SEL= b’10。
表 1.
Parameter
ANALOG CHANNEL CHARACTERISTICS
Gain
Gain Range
Gain Error
−3 dB Bandwidth
Channel to Channel Gain Matching
Channel to Channel Phase Matching 1
Slew Rate
Input Referred Noise
Output Referred Noise
Offset Voltage
Referred to Input
Referred to Output
SPI Offset Adjustment Resolution (Relative
to Input)
SPI Offset Adjustment Range (Relative to
Input)
Harmonic Distortion
Second Harmonic (HD2)
Third Harmonic (HD3)
Intermodulation Distortion
Test Conditions/Comments
Min
Typ
Max
Unit
±0.5
dB
dB
dB
18/24/30/36
18
VOUT = 100 mV p-p, gain = 36 dB
PGA_BIAS_SEL = b’00, LNA_BIAS_SEL = b’00
PGA_BIAS_SEL = b’01, LNA_BIAS_SEL = b’01
PGA_BIAS_SEL = b’01, LNA_BIAS_SEL = b’10
PGA_BIAS_SEL = b’11, LNA_BIAS_SEL = b’11
Frequencies up to 5 MHz
Frequencies up to 5 MHz
5
5
5
5
20.5
34.2
42.3
52.3
0.1
0.1
28
±0.25
±1
MHz
MHz
MHz
MHz
dB
Degrees
V/µs
Gain = 36 dB at 2 MHz
PGA_BIAS_SEL = b’00, LNA_BIAS_SEL = b’00
PGA_BIAS_SEL = b’01, LNA_BIAS_SEL = b’01
PGA_BIAS_SEL = b’01, LNA_BIAS_SEL = b’10
PGA_BIAS_SEL = b’11, LNA_BIAS_SEL = b’11
50 Ω impedance used for voltage to power conversion
Gain = 18 dB
Gain = 24 dB
Gain = 30 dB
Gain = 36 dB
4.5
3.8
3.6
3.4
−156
36
61
115
218
Gain = 36 dB
Gain = 36 dB
LNA_BIAS_SEL = b’00
±0.8
±50
113
LNA_BIAS_SEL = b’01
LNA_BIAS_SEL = b’10
LNA_BIAS_SEL = b’11
LNA_BIAS_SEL = b’00
186
250
440
±4
µV
µV
µV
mV
LNA_BIAS_SEL = b’01
LNA_BIAS_SEL = b’10
LNA_BIAS_SEL = b’11
±6
±8
±14
mV
mV
mV
VOUT = 2 V p-p, fIN = 100 kHz
VOUT = 100 mV p-p, fIN = 2 MHz
VOUT = 2 V p-p, fIN = 100 kHz
VOUT = 100 mV p-p, fIN = 2 MHz
VOUT = 2 V p-p, fIN1 = 100 kHz, fIN2 = 150 kHz
VOUT = 100 mV p-p, fIN1 = 2 MHz, fIN2 = 2.1 MHz
−70
−85
−85
−95
−72
−83
−80
−105
dBc
dBc
dBc
dBc
dBc
dBc
dB
dBc
Common-Mode Rejection Ratio (CMRR)
Crosstalk
Rev. 0 | 3/21
nV/√Hz
nV/√Hz
nV/√Hz
nV/√Hz
dBm/Hz
nV/√Hz
nV/√Hz
nV/√Hz
nV/√Hz
±3
±200
mV
mV
µV
ADA8282
Parameter
POWER SUPPLY
Total Power Dissipation
データシート
Test Conditions/Comments
Min
Typ
PGA_BIAS_SEL = b’00, LNA_BIAS_SEL = b’00
PGA_BIAS_SEL = b’01, LNA_BIAS_SEL = b’01
PGA_BIAS_SEL = b’01, LNA_BIAS_SEL = b’10
PGA_BIAS_SEL = b’11, LNA_BIAS_SEL = b’11
Power Dissipation per Channel
AVDD
VIO
IAVDD
IVIO
Power-Down Current
Power-Down Dissipation
Power-Up Time
Power Supply Rejection Ratio (PSRR)
INPUT
Input Resistance
Differential Input Resistance
Common-Mode Input Resistance
Differential Input Capacitance
OUTPUT
Output Voltage Swing
Output Balance
Short-Circuit Current
Capacitive Load
1
Max
Unit
73
106
139
219
mW
mW
mW
mW
mW
V
V
31
3.0
1.8
3.6
3.6
Four channels active
PGA_BIAS_SEL = b’00, LNA_BIAS_SEL = b’00
PGA_BIAS_SEL = b’01, LNA_BIAS_SEL = b’01
PGA_BIAS_SEL = b’01, LNA_BIAS_SEL = b’10
PGA_BIAS_SEL = b’11, LNA_BIAS_SEL = b’11
One channel active
19.6
29
37.7
60
9.8
10
20
0.07
5
IAVDD and IVIO
Time to operational after chip is enabled
At dc
At 1 MHz
mA
mA
mA
mA
mA
µA
µA
mW
µs
dB
dB
1.7
0.42
13.2
kΩ
kΩ
pF
−80
−80
1.45
0.37
10.8
+OUTx (−OUTx), gain = 18 dB
+OUTx (−OUTx), gain = 24 dB, 30 dB, or 36 dB
fIN = 100 kHz
Per output at 25°C
20% overshoot
22
32
42
66.3
11
12
100
0.33
1.57
0.39
12
3.1
6.3
V p-p
V p-p
dB
mA
pF
−70
205
30
25 °C での 0 °位相マッチングに正規化。詳細については、Theory of Operation のセクションを参照してください。
デジタル仕様
特に指定のない限り、AVDD = 3.3 V、TA = −40 0C ～ +125 0C。
表 2.
Parameter
LOGIC INPUT (CS)
Temperature
Min
Logic 1 Voltage
Logic 0 Voltage
Input Resistance
Input Capacitance
LOGIC INPUTS (SDI, SCLK, RESET)
Logic 1 Voltage
Logic 0 Voltage
Input Resistance
Input Capacitance
Maximum SCLK Frequency
LOGIC OUTPUT (SDO)
Logic 1 Voltage (IOH = 800 μA)
Logic 0 Voltage (IOL = 50 μA)
Full
Full
25°C
25°C
1.2
Full
Full
25°C
25°C
1.2
0
Typ
Max
Unit
VIO + 0.3
0.3
V
V
kΩ
pF
VIO + 0.3
0.3
10
V
V
kΩ
pF
MHz
0.3
V
V
15
0.5
2.5
2
VIO − 0.3
Full
Full
Rev. 0 | 4/21
ADA8282
データシート
絶対最大定格
熱抵抗
表 3.
Parameter
Electrical
AVDD to EPAD
+INx, −INx, SCLK, SDI, SDO, CS, VIO,
RESET, −OUTx, +OUTx to EPAD
ESD Ratings
Human Body Model (HBM)
Charged Device Model (CDM)
Environmental
Operating Temperature Range (Ambient)
Storage Temperature Range (Ambient)
Maximum Junction Temperature
Lead Temperature (Soldering, 10 sec)
Rating
θJA は最悪の条件、すなわち、回路基板に表面実装パッケージ
をハンダ付けした状態で仕様規定しています。
−0.3 V to +3.9 V
−0.3V to AVDD +
0.3 V
表 4. 熱抵抗
±4000 V
±2000 V
Package Type
32-Lead, 5 mm × 5 mm LFCSP
θJA
33.51
θJC
4.1
Unit
°C/W
ESD に関する注意
−40°C to +125°C
−65°C to +150°C
150°C
300°C
上記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありま
せん。製品を長時間絶対最大定格状態に置くと、製品の信頼性
に影響を与えることがあります。
Rev. 0 | 5/21
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されな
いまま放電することがあります。本製品は当社独自
の特許技術である ESD 保護回路を内蔵してはいます
が、デバイスが高エネルギーの静電放電を被った場
合、損傷を生じる可能性があります。したがって、
性能劣化や機能低下を防止するため、ESD に対する
適切な予防措置を講じることをお勧めします。
ADA8282
データシート
32
31
30
29
28
27
26
25
AVDD
SDO
SDI
CS
SCLK
RESET
VIO
AVDD
ピン配置およびピン機能の説明
1
2
3
4
5
6
7
8
ADA8282
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
+OUTA
–OUTA
+OUTB
–OUTB
+OUTC
–OUTC
+OUTD
–OUTD
NOTES
1. NIC = NO INTERNAL CONNECTION.
2. TIE THE EXPOSED PAD ON THE BOTTOM SIDE OF THE
PACKAGE TO THE ANALOG/DIGITAL GROUND PLANE.
13132-002
AVDD
NIC
NIC
NIC
NIC
NIC
NIC
AVDD
9
10
11
12
13
14
15
16
+INA
–INA
+INB
–INB
+INC
–INC
+IND
–IND
図 2. ピン配置
表 5. ピン機能の説明
ピン番号
記号
説明
0
EPAD
露出パッド。パッケージ底面の露出パッドをアナログ／デジタル・グラウンド・プレーンに接続します。
1
+INA
チャンネル A の正の LNA アナログ入力。
2
−INA
チャンネル A の負の LNA アナログ入力。
3
+INB
チャンネル B の正の LNA アナログ入力。
4
−INB
チャンネル B の負の LNA アナログ入力。
5
+INC
チャンネル C の正の LNA アナログ入力。
6
−INC
チャンネル C の負の LNA アナログ入力。
7
+IND
チャンネル D の正の LNA アナログ入力。
8
−IND
チャンネル D の負の LNA アナログ入力。
9
AVDD
3.3 V アナログ電源。
10
NIC
内部接続なし。このピンはフロート状態のままにしておきます。
11
NIC
内部接続なし。このピンはフロート状態のままにしておきます。
12
NIC
内部接続なし。このピンはフロート状態のままにしておきます。
13
NIC
内部接続なし。このピンはフロート状態のままにしておきます。
14
NIC
内部接続なし。このピンはフロート状態のままにしておきます。
15
NIC
内部接続なし。このピンはフロート状態のままにしておきます。
16
AVDD
3.3 V アナログ電源。
17
−OUTD
チャンネル D の負のアナログ出力。
18
+OUTD
チャンネル D の正のアナログ出力。
19
−OUTC
チャンネル C の負のアナログ出力。
20
+OUTC
チャンネル C の正のアナログ出力。
21
−OUTB
チャンネル B の負のアナログ出力。
22
+OUTB
チャンネル B の正のアナログ出力。
23
−OUTA
チャンネル A の負のアナログ出力。
24
+OUTA
チャンネル A の正のアナログ出力。
25
AVDD
3.3 V アナログ電源。
26
VIO
SPI と RESET のデジタル・レベル選択。このピンには 1.8 V ～ 3.3 V を入力できます。
27
RESET
リセット入力。RESET は、SPI をオーバーライドして、デバイスをパワーダウンし、すべての設定をデフォルトに戻
します。RESET は、デフォルトでグラウンドにプルダウンされます。ロジック・ハイがリセットをトリガします。
28
SCLK
シリアル・クロック。
29
CS
チップ・セレクト・バー。
30
SDI
シリアル・データ入力。
31
SDO
シリアル・データ出力。
32
AVDD
3.3 V アナログ電源。
Rev. 0 | 6/21
ADA8282
データシート
代表的な性能特性
特に指定のない限り、AVDD = 3.3 V、LNA + PGA ゲイン = 36 dB（LNA ゲイン = 24 dB、PGA ゲイン = 12 dB）、TA = 25 0C、PGA_BIAS_SEL
= b’10、LNA_BIAS_SEL= b’10。
25000
350
TA = +125°C
TA = +25°C
TA = –40°C
TA = +125°C
TA = –40°C
300
20000
NUMBER OF HITS
NUMBER OF HITS
250
15000
10000
200
150
100
5000
0
2500
N: 12353
M: –7.49789
SD: 20.0841
–20
2000
N: 11292
M: 0.0246995
SD: 21.4755
–40
1500
1000
–80
500
–100
50
0
150
100
VOS (mV)
0
1
2
0.35
0.30
0.25
0.20
0.15
3
4
5
FREQUENCY (MHz)
図 4. 出力オフセット電圧の分布
3000
0.10
30dB
–120
13132-110
–50
–100
0
24dB
18dB
36dB
0
–150
0.05
–0.05
–0.10
–0.15
–0.20
–60
13132-108
THD (dB)
NUMBER OF HITS
図 6. チャンネル間位相マッチングの分布
N: 12199
M: –13.1269
SD: 19.535
TA = +125°C
TA = +25°C
TA = –40°C
–0.25
PHASE MISMATCH (Degrees)
図 3. ゲイン精度の分布
3000
13132-107
GAIN ERROR (dB)
0
13132-103
–0.20
–0.19
–0.18
–0.17
–0.16
–0.15
–0.14
–0.13
–0.12
–0.11
–0.10
–0.09
–0.08
–0.07
–0.06
–0.05
–0.04
–0.03
–0.02
–0.01
0
0
–0.30
50
図 7. 全高調波歪み（THD）と各種ゲインの周波数の関係、
VOUT = −10 dBm
1800
TA = +125°C
TA = +25°C
TA = –40°C
1600
2500
INPUT IMPEDANCE (Ω)
2000
1500
1000
1200
1000
800
600
400
500
13132-106
0.050
0.045
0.040
0.035
0.030
0.025
0.020
0.015
0.010
0.005
DC GAIN MISMATCH (dB)
0
1k
10k
100k
1M
10M
100M
FREQUENCY (Hz)
図 5. チャンネル間ゲイン・マッチングの分布
図 8. 入力インピーダンスと周波数の関係
Rev. 0 | 7/21
1G
13132-109
200
0
0
NUMBER OF HITS
1400
ADA8282
データシート
42
GAIN = 36dB
36
30
ANALOG OUTPUT (1V/DIV)
2V
24
ANALOG OUTPUT
18
GAIN (dB)
250mV
GAIN = 30dB
GAIN = 24dB
GAIN = 18dB
12
6
0
SDI
b'11
–12
TIME (80ns/DIV)
–24
100k
1M
10M
13132-113
–18
13132-105
b'00
–6
100M
FREQUENCY (Hz)
図 12. すべてのゲインでの周波数応答（バイアス・モード 0）
図 9. ゲイン・ステップ過渡応答
30
42
GAIN = 18dB
GAIN = 24dB
GAIN = 30dB
GAIN = 36dB
25
GAIN = 36dB
36
30
20
18
GAIN (dB)
NOISE (nV/√Hz)
24
15
GAIN = 30dB
GAIN = 24dB
GAIN = 18dB
12
6
0
10
–6
–12
5
10k
100k
1M
10M
100M
FREQUENCY (Hz)
–24
100k
13132-111
0
1k
図 10. 入力換算ノイズと周波数の関係
1M
10M
13132-114
–18
100M
FREQUENCY (Hz)
図 13. すべてのゲインでの周波数応答（バイアス・モード 2）
40
4
35
3
30
2
AMPLITUDE (V)
25
50Ω
20
15
VOUT
1
0
–1
10
–2
5
–3
0
1k
10k
100k
1M
10M
FREQUENCY (Hz)
100M
–4
0
100
200
300
400
500
600
TIME (ns)
図 11. ノイズ指数と周波数の関係
図 14. オーバードライブ回復
Rev. 0 | 8/21
700
800
13132-115
UNTERMINATED
13132-112
NOISE FIGURE (dB)
VIN × GAIN
ADA8282
データシート
200
GAIN = 36dB
29
28
SLEW RATE (V/µs)
150
VOUT (mV)
30
NO LOAD
5pF
33pF
66pF
100pF
100
50
GAIN = 30dB
27
GAIN = 24dB
26
25
GAIN = 18dB
24
23
22
0
400
600
800
1000
TIME (ns)
20
–40
MODE 0
MODE 1
MODE 2
MODE 3
VOUT (V)
VOUT (V)
0.5
0
–0.5
–1.5
200
300
400
500
600
700
800
900
1000
TIME (ns)
13132-121
–1.0
100
5
20
35
50
65
80
95
110
125
図 18. 出力スルー・レートと温度の関係
1.5
0
10
TEMPERATURE (°C)
図 15. 各種出力の容量性負荷でのパルス応答
1.0
–25
3.4
3.0
2.6
2.2
1.8
1.4
1.0
0.6
0.2
–0.2
–0.6
–1.0
–1.4
–1.8
–2.2
–2.6
–3.0
–3.4
18
24
30
36
GAIN (dB)
図 16. 各種 LNA および PGA バイアス・
モードの大信号パルス応答
13132-125
200
0
13132-116
–50
13132-119
21
図 19. 最大および最小の差動 VOUT とゲインの関係
4
500
3
OUTPUT VOLTAGE SWING (V)
460
440
420
400
380
360
340
1
0
–1
TA = +85°C
TA = +25°C
TA = –40°C
–2
–4
10
–25
10
5
20
35
50
65
80
95
110
125
TEMPERATURE (°C)
100
1k
10k
100k
OUTPUT LOAD RESISTANCE (Ω)
図 20. 差動出力電圧振幅と出力負荷抵抗の関係
図 17. チャンネルあたりの短絡電流と温度の関係
Rev. 0 | 9/21
13132-117
320
300
–40
2
–3
13132-118
SHORT-CIRCUIT CURRENT (mA)
480
ADA8282
データシート
120
0
GAIN = 18dB
GAIN = 24dB
GAIN = 30dB
GAIN = 36dB
100
–20
–40
CROSSTALK (dB)
PSRR (dB)
80
60
40
–60
–80
–100
20
100k
10M
1M
100M
FREQUENCY (Hz)
–140
10k
13132-122
0
10k
100k
1M
100M
10M
FREQUENCY (Hz)
図 21. 各種ゲインでの PSRR と周波数の関係
13132-124
–120
図 23. クロストークと周波数の関係
37.85
100
90
37.80
SUPPLY CURRENT (mA)
80
60
50
40
30
GAIN = 18dB
GAIN = 24dB
GAIN = 30dB
GAIN = 36dB
10
0
100k
1M
10M
100M
FREQUENCY (Hz)
37.75
37.70
37.65
37.60
37.55
–40
–25
10
5
20
35
50
65
80
95
TEMPERATURE (°C)
図 24. 静止電源電流と温度の関係
図 22. 各種ゲインでの CMRR と周波数の関係
Rev. 0 | 10/21
110
125
13132-120
20
13132-123
CMRR (dB)
70
ADA8282
データシート
動作原理
ワークでバイアスされ、1.57 kΩ の差動入力インピーダンスが
生成されます。
レーダー受信経路の AFE
ADA8282 の主なアプリケーションは、高速ランプ、周波数変
調、連続波レーダー（HSR-FMCW レーダー）です。図 25 に、
HSR-FMCW レーダー・システムの簡略化したブロック図を示
します。シグナル・チェーンでは、LNA と PGA を含む複数の
チャンネルが必要です。ADA8282 は、これらの主要コンポー
ネントを 1 つの 5 mm × 5 mm LFCSP で提供します。
通常、ADA8282 への入力は AC 結合されています。AC カップ
リング・コンデンサは、ADA8282 の入力インピーダンスで動
作して、1/(2π2RC)（R = 785 Ω、許容誤差±15 %（typ））に
極を持つハイパス・フィルタを生成します。
パワー・モード
各コンポーネントの性能は、HSR-FMCW レーダー・システム
のニーズを満たすように設計されています。これらの性能基準
の例として、LNA ノイズ、PGA ゲイン範囲、およびシグナル・
チェーン帯域幅と消費電力が挙げられます。ADA8282 は、調
整可能な消費電力モードも備えていて、さまざまなアプリケー
ションに適合できるように消費電力と性能を調整できます。
ADA8282 には、4 つの消費電力モードがあります。これらの
モードはレジスタ 0x14（BIAS_SEL）を通じて制御できます。
消費電力モードを使用すれば、最終アプリケーションに適した
消費電力と性能のトレードオフを調整できます。省電力が求め
られる場合は低消費電力モードを使用し、広帯域幅および低ノ
イズが求められるアプリケーションの場合は高消費電力モード
を使用します。
ADA8282 は、SPI を介してプログラムすることができます。SPI
ポートを使用して、チャンネル・ゲイン、消費電力モード、お
よびオフセット電圧を調整できます。
表 6 に、各種 SPI 設定の消費電力と性能のトレードオフを示し
ます。
デフォルトの SPI 設定
表 6. 消費電力モードのトレードオフ
初めて電源を投入したときに、デフォルトで ADA8282 のレジ
スタ 0x17 は 0x00 に設定されます。レジスタ 0x17 に 0x0F を書
き込むことで、デバイスがイネーブルになります。
Mode
Setting
b’00
b’01
b’10
b’11
入力インピーダンス
ADA8282 への入力インピーダンスは、各入力の 785 Ω の内部
抵抗によって設定され、内部電圧バッファによって電源の中央
値にバイアスされます。正入力と負入力は両方とも同じネット
Power per
Channel
(mW)
18.3
26.5
34.8
54.8
Input Referred
Noise at 2 MHz
(nV/√Hz)
4.5
3.8
3.6
3.4
TRANSMIT SIGNAL GENERATION
REF.
OSCILLATOR
CHIRP RAMP
GENERATOR
PA
VCO
DSP
LNA
PGA
12-BIT
ADC
LNA
PGA
12-BIT
ADC
LNA
PGA
12-BIT
ADC
ANTENNA
図 25. 代表的なシグナル・チェーンの概要
Rev. 0 | 11/21
13132-021
ADA8282
Typical Bandwidth
(MHz), Gain = 36 dB
20.5
34.2
42.3
52.3
ADA8282
データシート
デフォルト設定（0x20）はゼロ・オフセット、0x00 は負の最
大オフセット、0x3F は正の最大オフセットを適用します。
プログラマブル・ゲイン範囲
ADA8282 は、プログラマブル・ゲインを備えていて、さまざ
まなアプリケーションに適合できるように信号の出力振幅を調
整できます。ADA8282 のゲインは、18 dB ～ 36 dB の範囲で 6
dB のインクリメントでプログラムできます。ゲインは、レジ
スタ 0x15 を使用して制御します。同じレジスタで 4 つのチャ
ンネルをすべて制御しますが、レジスタの適切なビットを使用
して各チャンネルを個別に制御できます。チャンネル A は、レ
ジスタ 0x15 の 2 つの LSB（ビット［1:0］）を使用して制御し、
チャンネル B はビット［3:2］、チャンネル C はビット［5:4］、
チャンネル D は 2 つの MSB（ビット［7:6］）を使用して制御
します。
LNA_OFFSETx 調整の範囲と分解能は、表 9 で説明しているよ
うに LNA バイアス・モードに依存します。
表 9. オフセット電圧の調整
LNA_BIAS_SEL
Setting
b’00
b’01
b’10
b’11
Referred to Input (RTI)
Offset Resolution (µV)
113
186
250
440
RTI Offset
Range (mV)
±4
±6
±8
±14
ゲイン設定とゲインを Table 7 に示します。
VIO ピン
表 7. ゲイン設定
VIO ピンは、SPI インターフェースが使用する電圧レベルを設
定します。VIO ピンを 3.3 V 電源に接続した場合、SPI ポート
は 3.3 V ロジック上で機能します。
Register 0x15 Setting
b’00
b’01
b’10
b’11
Gain (dB)
18
24
30
36
Gain (V/V)
7.9
15.9
31.6
63.1
シングルエンド入力または差動入力
ADA8282 は、
差動またはシングルエンド信号源で動作します。
どちらの構成でも最大入力電圧の振幅は同じです。シングルエ
ンド信号源を使用する場合は、コンデンサで未使用入力をグラ
ウンドに接続します。AC カップリング・コンデンサを AC グ
ラウンド・コンデンサにマッチングさせると、CMRR 性能が
最適化されます。
ゲインによる出力振幅の変動
ADA8282 のゲインは、2 つの内部ゲイン・ステージを使用し
て実装されています。最初のステージはゲインが 24 dB の LNA
で、2 番目のステージはゲインが −6 dB ～ +12 dB の範囲で変
化する PGA です。LNA の出力の振幅範囲は固定されていて、
チャンネル・ゲインが 18 dB のときに制限要因となります。
LNA
振幅範囲の制限事項により、ADA8282 の出力振幅はゲインに
依存します（Table 8 を参照）。
短絡電流
ADA8282 の短絡電流は、出力ピンあたり 205 mA（typ）です。
このデバイスを使用したボードを設計する場合、これらの出力
が意図せずに短絡した際に、短絡電流の熱的影響を考慮する必
要があります。
表 8. 各種ゲインでの出力振幅
Gain (dB)
18
24
30
36
SPI インターフェース
Output Swing (V p-p)
3.1
6.3
6.3
6.3
ADA8282 SPI インターフェースは、4 線式インターフェースを
使用して 16 ビットの命令ヘッダと後続の 8 ビットのデータを
送信します。最初のビットは、リード／ライト・ビットです。
W1 と W0 は転送されるバイト数を決定します。ADA8282 を 1
つのレジスタに書き込むには、両方ともゼロに設定する必要が
あります。このデータには、13 ビットのアドレスと 8 ビット
のデータ・バイトが続きます。
オフセット電圧の調整
レジスタ 0x10 ～ レジスタ 0x13 は、各チャンネルの DC オフ
セット電圧を調整します。0 V に最も近いオフセットの設定と
なるようにデフォルト値は 0x20 になっていますが、アプリケー
ションに応じて調整できます。
SPI ポートは、最大 10 MHz の SCLK 周波数で動作します。SPI
タイミングに関する詳細については、AN-877 アプリケーショ
ン・ノートを参照してください。
CS
SDI DON’T CARE
DON’T CARE
R/W W1
W0
A12 A11 A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
16-BIT INSTRUCTION HEADER
MSB-FIRST 16-BIT INSTRUCTION
図 26. シリアル命令の詳細
Rev. 0 | 12/21
A0
D7
D6
D5
D4
D3
D2
REGISTER (N) DATA
D1
D0
DON’T CARE
13132-022
SCLK DON’T CARE
ADA8282
データシート
チャンネル間の位相整合
350
マルチチャンネル・レーダー・アプリケーションでは、チャン
ネル間で AC 性能をマッチングさせると
（特に、
アプリケーショ
ンの関心のある帯域での位相整合）、検出されたオブジェクト
の距離と角度分解能が向上します。ADA8282 のレイアウトと
設計は、位相整合が増大するように最適化されています。
ADA8282 は、最大 5 MHz の入力信号のチャンネル間の位相変
動を最小限に抑えることが可能な十分な帯域幅も備えています。
300
NUMBER OF HITS
250
チャンネル間の位相不一致は特定の温度で較正できますが、温
度範囲にわたる位相整合の変動によりシステム性能が低下しま
す。ADA8282 は、温度が較正温度（25 °C）から変化したとき
にチャンネル間の最大位相不一致を捕捉できるように特性評価
されています。
200
150
100
PHASE MISMATCH (Degrees)
13132-126
0.35
0.25
0.30
0.20
0.10
0.15
0
0.05
–0.10
–0.05
–0.15
–0.20
0
–0.25
50
–0.30
図 27 に、最大 5 MHz の信号周波数のチャンネル間位相不一致
の分布を示します。
チャンネル間の初期位相不一致を +25 °C で
0 °に正規化した場合、6σ 不一致は −40 °C で 0.43 °、+125 °C で
0.6 °になります。
TA = +125°C
TA = –40°C
図 27. チャンネル間の位相不一致、25°C で 0 °に正規化、
LNA_BIAS_SEL = PGA_BIAS_SEL = b’00、PGA_GAIN = b’11
チャンネル間の位相不一致の量は、消費電力モードとともに変
化します。表 10 に、さまざまな消費電力モードのすべてのゲ
イン設定での、全温度範囲にわたる最大 5 MHz の 6σ 位相不
一致を示します（各消費電力モードで、25 °C で 0 °に正規化）。
表 10. 25 °C で較正後の温度範囲にわたるチャンネル間の最大位相不一致
PGA_BIAS_SEL
b’00
b’01
b’10
b’11
LNA_BIAS_SEL
b’00
b’01
b’10
b’11
6σ Channel to Channel Phase Mismatch
over Temperature (Degrees)
0.60
0.41
0.33
0.60
Rev. 0 | 13/21
Maximum Channel to Channel Phase
Mismatch (Degrees)
±1
±1
±1
±1
ADA8282
データシート
アプリケーション情報
2 個の ADA8282 デバイスを直列で使用するこ
とによるゲインの増大
表 11. 直列接続した 2 個のデバイスのゲイン設定
36 dB を超えるゲインが必要なアプリケーションの場合は、
2個
の ADA8282 デバイスを直列で使用します。経路の信号振幅を
最適化するには、Table 11 に従ってゲインをインクリメントし
ます。
+3.3V
+3.3V
10kΩ
0.1µF
0.1µF
25
27
28
29
26
20
EPAD TIED
TO GROUND
6
19
18
8
17
0.1µF
TO ADC
0.1µF
0.1µF
TO ADC
0.1µF
0.1µF
TO ADC
0.1µF
0.1µF
TO ADC
0.1µF
16
7
9
0.1µF
+3.3V
5
21
+OUTA
–OUTA
+OUTB
–OUTB
+OUTC
–OUTC
+OUTD
–OUTD
0.1µF
0.1µF
+3.3V
+3.3V
+3.3V
図 28. 2 個の ADA8282 デバイスを直列で使用することによるゲインの増大
Rev. 0 | 14/21
13132-023
0.1µF
22
ADA8282
4
15
0.1µF
3
14
0.1µF
23
13
0.1µF
24
2
12
0.1µF
16
17
15
18
8
14
7
0.1µF
1
11
19
0.1µF
+INA
–INA
+INB
–INB
+INC
–INC
+IND
–IND
30
AVDD
20
EPAD TIED
TO GROUND
6
0.1µF
10
5
21
0.1µF
31 SDO
32
25
26
27
28
29
SDI
CS
SCLK
RESET
VIO
AVDD
22
ADA8282
4
+OUTA
–OUTA
+OUTB
–OUTB
+OUTC
–OUTC
+OUTD
–OUTD
AVDD
NIC
NIC
NIC
NIC
NIC
NIC
AVDD
3
13
0.1µF
23
12
0.1µF
24
2
11
0.1µF
30
AVDD
0.1µF
31 SDO
32
0.1µF
1
9
INPUT D
SOURCE
0.1µF
+INA
–INA
+INB
–INB
+INC
–INC
+IND
–IND
10
INPUT C
SOURCE
0.1µF
SDI
CS
SCLK
RESET
VIO
AVDD
SPI BUS
AVDD
NIC
NIC
NIC
NIC
NIC
NIC
AVDD
INPUT B
SOURCE
0.1µF
+3.3V
10kΩ
0.1µF
0.1µF
SPI BUS
INPUT A
SOURCE
A2 (Output Side
ADA8282) Gain (dB)
18
24
24
24
30
30
36
GPIO: +3.3V/0V
GPIO: +3.3V/0V
+3.3V
A1 (Input Side
ADA8282) Gain (dB)
18
18
24
30
30
36
36
Total Gain (dB)
36
42
48
54
60
66
72
ADA8282
データシート
デバイスをイネーブルにする場合に限り、2 個のデバイスの出
力を接続できます（図 29 を参照）。1 個の ADA8282 がディス
エーブルになると、これらの出力の結果として、出力バスに 6
kΩ の負荷が現れます。
複数の ADA8282 デバイスを使用したマルチプ
レクサ入力
2 個の ADA8282 デバイスを使用して、8 つの差動入力を 4 つの
差動出力にマルチプレクスすることができます。1 度に 1 個の
GPIO: +3.3V/0V
+3.3V
+3.3V
10kΩ
0.1µF
0.1µF
0.1µF
25
26
27
28
29
30
3
22
ADA8282
4
5
21
20
EPAD TIED
TO GROUND
6
19
7
18
8
17
AVDD
NIC
NIC
NIC
NIC
NIC
NIC
AVDD
+3.3V
0.1µF
+OUTA
–OUTA
+OUTB
–OUTB
+OUTC
–OUTC
+OUTD
–OUTD
0.1µF
0.1µF
0.1µF
0.1µF
0.1µF
0.1µF
0.1µF
0.1µF
16
0.1µF
23
15
0.1µF
2
14
0.1µF
24
13
0.1µF
1
9
INPUT D
SOURCE
0.1µF
+INA
–INA
+INB
–INB
+INC
–INC
+IND
–IND
12
INPUT C
SOURCE
0.1µF
11
INPUT B
SOURCE
0.1µF
10
INPUT A
SOURCE
31
32
AVDD
SDO
SDI
CS
SCLK
RESET
VIO
AVDD
SPI BUS
+3.3V
0.1µF
GPIO: +3.3V/0V
TO ADC
TO ADC
+3.3V
+3.3V
10kΩ
TO ADC
0.1µF
0.1µF
SPI BUS
25
26
27
28
30
29
ADA8282
4
5
21
20
EPAD TIED
TO GROUND
6
19
18
8
17
+OUTA
–OUTA
+OUTB
–OUTB
+OUTC
–OUTC
+OUTD
–OUTD
0.1µF
0.1µF
0.1µF
0.1µF
0.1µF
0.1µF
0.1µF
0.1µF
16
7
15
0.1µF
22
14
0.1µF
3
13
0.1µF
23
12
0.1µF
24
2
11
0.1µF
0.1µF
+3.3V
+3.3V
図 29. 2 個の ADA8282 を 1 つの出力バスに接続することによるマルチプレクス
Rev. 0 | 15/21
13132-024
INPUT H
SOURCE
0.1µF
1
9
INPUT G
SOURCE
0.1µF
+INA
–INA
+INB
–INB
+INC
–INC
+IND
–IND
10
INPUT F
SOURCE
0.1µF
0.1µF
AVDD
NIC
NIC
NIC
NIC
NIC
NIC
AVDD
INPUT E
SOURCE
31
32
AVDD
SDO
SDI
CS
SCLK
RESET
VIO
AVDD
TO ADC
ADA8282
データシート
バイパス経路と直列の金属パターンの長さを最小限に抑えます。
Figure 30 に示すように、各チャンネルの入力と出力を AC 結合
します。10 kΩ 抵抗を使用して RESET ピンをロー・レベルにプ
ルダウンし、3.3 V GPIO ロジックで駆動します。SPI ピンは、
SPI バスに直接接続できます。
代表的なアプリケーションの基本的な接続
通常、ADA8282 は、EPAD をアナログ・グラウンド接続とし
て使用して、公称電圧 3.3 V で動作するように設定します。バ
イパス・コンデンサを電源ピンのできるだけ近くに配置して、
GPIO: +3.3V/0V
+3.3V
+3.3V
10kΩ
0.1µF
0.1µF
3
25
26
27
28
29
SDI
CS
SCLK
RESET
VIO
AVDD
22
ADA8282
4
5
21
20
EPAD TIED
TO GROUND
6
19
18
8
17
+OUTA
–OUTA
+OUTB
–OUTB
+OUTC
–OUTC
+OUTD
–OUTD
0.1µF
TO ADC
0.1µF
0.1µF
TO ADC
0.1µF
0.1µF
TO ADC
0.1µF
0.1µF
TO ADC
0.1µF
16
7
15
0.1µF
0.1µF
+3.3V
+3.3V
図 30. 代表的なコンポーネント接続
Rev. 0 | 16/21
13132-025
0.1µF
23
14
0.1µF
2
13
INPUT D
SOURCE
0.1µF
24
12
INPUT C
SOURCE
0.1µF
0.1µF
1
11
0.1µF
30
AVDD
32
INPUT B
SOURCE
+INA
–INA
+INB
–INB
+INC
–INC
+IND
–IND
9
0.1µF
10
0.1µF
AVDD
NIC
NIC
NIC
NIC
NIC
NIC
AVDD
INPUT A
SOURCE
31 SDO
SPI BUS
ADA8282
データシート
レジスタ・マップ
レジスタの一覧
表 12. レジスタの一覧
Reg.
0x00
0x01
0x04
0x05
0x06
0x10
0x11
0x12
0x13
0x14
0x15
0x17
Name
INTF_CONFA
SOFT_RESET
CHIP_ID1
CHIP_ID2
Revision
LNA_OFFSET0
LNA_OFFSET1
LNA_OFFSET2
LNA_OFFSET3
BIAS_SEL
PGA_GAIN
EN_CHAN
Bits Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
[7:0]
INTF_CONFA2
LSBFIRST1
INTF_CONFA1
LSBFIRST0
[7:0]
Unused
[7:0]
CHIP_IDLOW
[7:0]
CHIP_IDHI
[7:0]
Revision
[7:0]
Unused
LNA_OFFSET0
[7:0]
Unused
LNA_OFFSET1
[7:0]
Unused
LNA_OFFSET2
[7:0]
Unused
LNA_OFFSET3
[7:0]
Unused
PGA_BIAS_SEL
[7:0]
PGA_GAIN3
PGA_GAIN2
PGA_GAIN1
[7:0]
Unused
EN_
EN_
CHANNEL3 CHANNEL2
0x18 EN_BIAS_GEN [7:0]
Unused
0x1D SPAREWR0
[7:0]
Unused
0x1E SPARERD0
[7:0]
Unused
Bit 1
Bit 0
INTF_CONFA0
SOFT_RESET
Reset
0x00
0x00
0x82
0x82
0x00
0x20
0x20
0x20
0x20
0x0A
0x00
0x00
LNA_BIAS_SEL
PGA_GAIN0
EN_
EN_
CHANNEL1 CHANNEL0
EN_BIAS_GEN 0x00
GPIO_WRITE GPIO_WR_
0x00
MODE
GPIO_READ
0x00
RW
RW
R
R
R
R
RW
RW
RW
RW
RW
RW
RW
RW
RW
R
レジスタの詳細
レジスタ 0x00:インターフェース設定レジスタ
Bit 7
Bit 6
INTF_CONFA2
Bit 5
LSBFIRST1
Bit 4
Bit 3
INTF_CONFA1
Bit 2
LSBFIRST0
Bit 1
Bit 0
INTF_CONFA0
INTF_CONFA 設定レジスタは、最初に書き込む対称型レジスタで、データの方向（LSB ファーストまたは MSB ファースト）の設定に
使用します。
表 13. INTF_CONFA 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
[7:0]
INTF_CONFA2
INTF_CONFA2 は b’00 を維持する必要があります。
0x00
RW
5
LSBFIRST1
LSBFIRST1 は、LSB ファースト動作の場合は b’1 に設定し、MSB ファースト動作の場合
は b’0 に設定する必要があります。
0x00
RW
[4:3]
INTF_CONFA1
INTF_CONFA1 は b’00 に維持する必要があります。
0x00
RW
2
LSBFIRST0
LSBFIRST0 は、LSB ファースト動作の場合は b’1 に設定し、MSB ファースト動作の場合
は b’0 に設定する必要があります。
0x00
RW
[1:0]
INTF_CONFA0
INTF_CONFA0 は b’00 に維持する必要があります。
0x00
RW
レジスタ 0x01:ソフト・リセット・レジスタ
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
SOFT_RESET
Unused
表 14. SOFT_RESET 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
0
SOFT_RES
ET
SOFT_RESET ビットを b’1 に設定すると、すべてのレジスタがデフォルト値にリセットされ
ます。
0x00
RW
レジスタ 0x04:チップ ID ロー・レジスタ
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
CHIP_IDLOW
表 15. CHIP_IDLOW 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
［7:0］
CHIP_IDLOW
CHIP_ID1 レジスタと CHIP_ID2 レジスタは ADA8282 を特定します。
0x82
R
Rev. 0 | 17/21
ADA8282
データシート
レジスタ 0x05:チップ ID ハイ・レジスタ
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
CHIP_IDHI
Bit 2
Bit 1
Bit 0
表 16. CHIP_IDHI 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
［7:0］
CHIP_IDHI
CHIP_ID1 レジスタと CHIP_ID2 レジスタは ADA8282 を特定します。
0x82
R
レジスタ 0x06:リビジョン・レジスタ
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Revision
Bit 2
Bit 1
Bit 0
表 17. リビジョン設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
［7:0］
リビジョン
リビジョン・レジスタは、現在のチップのシリコン・リビジョンを特定します。
0x00
R
レジスタ 0x10:LNA オフセット 0 レジスタ
Bit 7
Bit 6
Unused
Bit 5
Bit 4
Bit 3
Bit 2
LNA_OFFSET0
Bit 1
Bit 0
表 18. LNA_OFFSET0 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
［5:0］
LNA_OFFSET0
LNA_OFFSET0 はチャンネル A のオフセットを制御します。デフォルト設定（0x20）は最
小オフセットを適用し、0x00 は負の最大オフセットを適用し、0x3F は正の最大オフセッ
トを適用します。
0x20
RW
オフセットの分解能は、次のように LNA バイアス・モードによって異なります。
LNA バイアス・モード 0:113 µV RTI オフセット分解能、±4 mV 範囲。
LNA バイアス・モード 1:186 µV RTI オフセット分解能、±6 mV 範囲。
LNA バイアス・モード 2:250 µV RTI オフセット分解能、±8 mV 範囲。
LNA バイアス・モード 3:440 µV RTI オフセット分解能、±14 mV 範囲。
レジスタ 0x11:LNA オフセット 1 レジスタ
Bit 7
Bit 6
Unused
Bit 5
Bit 4
Bit 3
Bit 2
LNA_OFFSET1
Bit 1
Bit 0
表 19. LNA_OFFSET1 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
［5:0］
LNA_OFFSET1
LNA_OFFSET0 はチャンネル B のオフセットを制御します。デフォルト設定（0x20）は最
小オフセットを適用し、0x00 は負の最大オフセットを適用し、0x3F は正の最大オフセッ
トを適用します。
0x20
RW
オフセットの分解能は、次のように LNA バイアス・モードによって異なります。
LNA バイアス・モード 0:113 µV RTI オフセット分解能、±4 mV 範囲。
LNA バイアス・モード 1:186 µV RTI オフセット分解能、±6 mV 範囲。
LNA バイアス・モード 2:250 µV RTI オフセット分解能、±8 mV 範囲。
LNA バイアス・モード 3:440 µV RTI オフセット分解能、±14 mV 範囲。
レジスタ 0x12:LNA オフセット 2 レジスタ
Bit 7
Bit 6
Unused
Bit 5
Bit 4
Bit 3
Rev. 0 | 18/21
Bit 2
LNA_OFFSET2
Bit 1
Bit 0
ADA8282
データシート
表 20. LNA_OFFSET2 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
［5:0］
LNA_OFFSET2
LNA_OFFSET0 はチャンネル C のオフセットを制御します。デフォルト設定（0x20）は最
小オフセットを適用し、0x00 は負の最大オフセットを適用し、0x3F は正の最大オフセッ
トを適用します。
0x20
RW
オフセットの分解能は、次のように LNA バイアス・モードによって異なります。
LNA バイアス・モード 0:113 µV RTI オフセット分解能、±4 mV 範囲。
LNA バイアス・モード 1:186 µV RTI オフセット分解能、±6 mV 範囲。
LNA バイアス・モード 2:250 µV RTI オフセット分解能、±8 mV 範囲。
LNA バイアス・モード 3:440 µV RTI オフセット分解能、±14 mV 範囲。
レジスタ 0x13:LNA オフセット 3 レジスタ
Bit 7
Bit 6
Unused
Bit 5
Bit 4
Bit 3
Bit 2
LNA_OFFSET3
Bit 1
Bit 0
表 21. LNA_OFFSET3 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
［5:0］
LNA_OFFSET3
LNA_OFFSET0 はチャンネル D のオフセットを制御します。デフォルト設定（0x20）は最
小オフセットを適用し、0x00 は負の最大オフセットを適用し、0x3F は正の最大オフセッ
トを適用します。
0x20
RW
オフセットの分解能は、次のように LNA バイアス・モードによって異なります。
LNA バイアス・モード 0:113 µV RTI オフセット分解能、±4 mV 範囲。
LNA バイアス・モード 1:186 µV RTI オフセット分解能、±6 mV 範囲。
LNA バイアス・モード 2:250 µV RTI オフセット分解能、±8 mV 範囲。
LNA バイアス・モード 3:440 µV RTI オフセット分解能、±14 mV 範囲。
レジスタ 0x14:PGA バイアス・レジスタ
Bit 7
Bit 6
Bit 5
Unused
Bit 4
Bit 3
Bit 2
PGA_BIAS_SEL
Bit 1
Bit 0
LNA_BIAS_SEL
PGA バイアス選択レジスタにより、消費電力と性能（帯域幅とノイズなど）をトレードオフすることができます。
表 22. BIAS_SEL 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
［3:2］
PGA_BIAS_SEL
PGA バイアスを最小にするには PGA_BIAS_SEL を b’00 に設定し、PGA バイアスを最大
にするには PGA_BIAS_SEL を b’11 に設定します。
0x00
RW
［1:0］
LNA_BIAS_SEL
LNA バイアスを最小にするには LNA_BIAS_SEL を b’00 に設定し、LNA バイアスを最小
にするには LNA_BIAS_SEL を b’11 に設定します。
0x00
RW
レジスタ 0x15:PGA ゲイン・レジスタ
Bit 7
Bit 6
PGA_GAIN3
Bit 5
Bit 4
PGA_GAIN2
Bit 3
Bit 2
PGA_GAIN1
Bit 1
Bit 0
PGA_GAIN0
PGA ゲイン・レジスタにより、各チャンネルのゲインを個別に設定できます。
表 23. PGA_GAIN 設定レジスタ・ビットの説明
ビット
ビット名
説明
［7:6］
PGA_GAIN3
［5:4］
PGA_GAIN2
［3:2］
PGA_GAIN1
［1:0］
PGA_GAIN0
チャンネル D のゲインを 18 dB にする場合は PGA_GAIN3 を b’00、24 dB にする場合は b’01、 0x00
30 dB にする場合は b’10、36 dB にする場合は b’11 に設定します。
チャンネル C のゲインを 18 dB にする場合は PGA_GAIN2 を b’00、24 dB にする場合は b’01、 0x00
30 dB にする場合は b’10、36 dB にする場合は b’11 に設定します。
チャンネル B のゲインを 18 dB にする場合は PGA_GAIN1 を b’00、24 dB にする場合は b’01、 0x00
30 dB にする場合は b’10、36 dB にする場合は b’11 に設定します。
チャンネル A のゲインを 18 dB にする場合は PGA_GAIN0 を b’00、24 dB にする場合は b’01、 0x00
30 dB にする場合は b’10、36 dB にする場合は b’11 に設定します。
リセット
Rev. 0 | 19/21
アクセス
RW
RW
RW
RW
ADA8282
データシート
レジスタ 0x17:イネーブル・チャンネル・レジスタ
Bit 7
Bit 6
Bit 5
Unused
Bit 4
Bit 3
EN_CHANNEL3
Bit 2
EN_CHANNEL2
Bit 1
EN_CHANNEL1
Bit 0
EN_CHANNEL0
イネーブル・チャンネル・レジスタにより、個別のチャンネルをイネーブルまたはディスエーブルにできます。チャンネルのデフォ
ルト・モードは、ディスエーブルです。すべてのチャンネルをイネーブルにするには、EN_CHAN レジスタに 0x0F を書き込みます。
チャンネルはディスエーブルであるが、バイアス・ジェネレータがイネーブルになっている場合、チャンネルの電流消費量は 100 µA 未
満です。チャンネルがディスエーブルの場合、出力ピンは high-Z になります。イネーブル・チャンネル・レジスタは、高速電源ラン
プの突入電流を回避できるように AVDD パワーオン時に 0x00 にリセットされます。
表 24. EN_CHAN レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
3
EN_CHANNEL3
チャンネル D をイネーブルにするには b’1 に設定し、ディスエーブルにするには b’0 に設
定します。
0x00
RW
2
EN_CHANNEL2
チャンネル C をイネーブルにするには b’1 に設定し、ディスエーブルにするには b’0 に設
定します。
0x00
RW
1
EN_CHANNEL1
チャンネル B をイネーブルにするには b’1 に設定し、ディスエーブルにするには b’0 に設
定します。
0x00
RW
0
EN_CHANNEL0
チャンネル A をイネーブルにするには b’1 に設定し、ディスエーブルにするには b’0 に設
定します。
0x00
RW
レジスタ 0x18:イネーブル・バイアス・ジェネレータ・レジスタ
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Unused
Bit 0
EN_BIAS_GEN
いずれかのチャンネルがイネーブルになっている場合、バイアス・ジェネレータは自動的にイネーブルになります。EN_BIAS_GEN レ
ジスタは、すべてのチャンネルがディスエーブルになっている場合でも、バイアス・ジェネレータをアクティブのままにするかどう
かを制御します。バイアス・ジェネレータをアクティブのままにしておくと、デバイスのイネーブル時間が短くなります。
表 25. EN_BIAS_GEN レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
0
EN_BIAS_GE
N
EN_BIAS_GEN を 1 に設定すると、バイアス・ジェネレータがアクティブのままになり、イ
ネーブル時間が短くなります（約 2 µs）。
0x00
RW
レジスタ 0x1D:GPIO ライト・レジスタ
Bit 7
Bit 6
Bit 5
Bit 4
Unused
Bit 3
Bit 2
Bit 1
GPIO_WRITE
Bit 0
GPIO_WR_MODE
GPIO_WR_MODE ビットは、SDO ピンを GPIO_WRITE レジスタによって書き込んだり、GPIO_READ レジスタによって読み出したり
することが可能な汎用入出力（GPIO）ポートに再設定します。
表 26. SPAREWR0 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
1
GPIO_WRITE
GPIO 書込みモードがアクティブな場合、データ・ビットは SDO ピンに出力されます。
0x00
RW
0
GPIO_WR_MOD
E
GPIO 書込みモードをアクティブにするには、このレジスタに b’1 を書き込みます。
0x00
RW
レジスタ 0x1E:GPIO リード・レジスタ
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Unused
Bit 0
GPIO_READ
表 27. SPARERD0 設定レジスタ・ビットの説明
ビット
ビット名
説明
リセット
アクセス
0
GPIO_READ
GPIO_WR_MODE に b’0 が書き込まれた場合、
このレジスタは SDO に出力されたロジック・
レベルを反映します。
0x00
R
Rev. 0 | 20/21
ADA8282
データシート
外形寸法
0.30
0.25
0.18
0.50
BSC
1
24
0.80
0.75
0.70
0.50
0.40
0.30
8
16
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
3.65
3.50 SQ
3.45
EXPOSED
PAD
17
TOP VIEW
PIN 1
INDICATOR
32
25
9
BOTTOM VIEW
0.25 MIN
3.50 REF
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
04-02-2012-A
PIN 1
INDICATOR
5.10
5.00 SQ
4.90
COMPLIANT TO JEDEC STANDARDS MO-220-WHHD.
図 31. 32 ピン・リードフレーム・チップ・スケール・パッケージ［LFCSP_WQ］
5 mm × 5 mm ボディ、極薄型クワッド
（CP-32-11）
寸法単位: mm
オーダー・ガイド
Model 1, 2
ADA8282WBCPZ-R7
ADA8282WBCPZ
ADA8282CP-EBZ
1
2
Temperature Range
−40°C to +125°C
−40°C to +125°C
Package Description
32-Lead LFCSP_WQ, 7” Tape and Reel
32-Lead LFCSP_WQ
Evaluation Board
Package Option
CP-32-11
CP-32-11
Z = RoHS 準拠製品。
W = 車載アプリケーション向けの性能評価済み。
車載製品
ADA8282W モデルは、車載アプリケーションの品質と信頼性の要件をサポートするため、管理された環境で製造されています。これ
らの車載モデルの仕様は商用モデルと異なる場合があるため、設計者はこのデータシートの Specifications のセクションを慎重にレビュー
してください。ここに記載する車載グレード製品のみを車載アプリケーション用として提供しています。特定製品のオーダー情報と
これらのモデルに特定の車載信頼性レポートについては、最寄りのアナログ・デバイセズのアカウント担当者にお尋ねください。
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