日本語参考資料 最新版英語データシートはこちら 真のレール to レール・バッファ内蔵、低消費電力、 24 ビット、31.25 kSPS、シグマ・デルタ（Σ-Δ）ADC AD7172-4 データシート 特長 概要 高速かつ柔軟な出力レート：1.25 SPS ～ 31.25 kSPS チャンネル・スキャン・データ・レート: 6.21 kSPS／ チャン ネル (セトリング時間 161μs) 性能仕様 ノイズ・フリー・ビット数：31.25 kSPS で 17.2 ビット ノイズ・フリー・ビット数：5 SPS で 24 ビット INL：FSR の ±2 ppm 50 Hz と 60 Hz の除去比：50 ms セトリングで 85 dB 入力チャンネルがユーザー設定可能 4 チャンネル完全差動または 8 チャンネル・シングルエンド クロスポイント・マルチプレクサ 真のレール to レールのアナログ入力バッファとリファレンス 入力バッファ 内部または外部クロック 電源 AVDD1 = 3.0 V ～ 5.5 V、AVDD2 = IOVDD = 2 V ～ 5.5 V AVDD1 および AVSS を ±2.5 V または ±1.65 V とする両電 源も可能 ADC 消費電流：1.5 mA 動作温度範囲：−40°C to +105°C 3 線式または 4 線式のシリアル・デジタル・インターフェース (シュミット・トリガー付き SCLK) シリアル・インターフェース：(SPI) /QSPI/MICROWIRE/DSP 互 換 AD7172-4 は、低ノイズ、低消費電力、マルチプレクス型のシ グマ・デルタ (Σ-Δ) A/D コンバータ (ADC) で、低帯域幅信号用 の 4 チャンネル または 8 チャンネル (完全差動／シングルエン ド) 入力を備えています。AD7172-4 の完全にセトリングされ たデータの最大チャンネル・スキャン・データ・レートは 6.21 kSPS (161 μs) です。出力データ・レートは 1.25 SPS ～ 31.25 kSPS の範囲です。 AD7172-4 は、主要なアナログ／デジタル信号処理ブロックを 内蔵しており、ユーザーは SPI を介して使用する各アナログ入 力チャンネルの構成を個別に設定することができます。アナロ グ入力とリファレンス入力に内蔵されている真のレール toレー ル・バッファにより、高インピーダンス入力の駆動が容易になっ ています。 デジタル・フィルタにより、27.27 SPS の出力データ・レート で 50 Hz と 60 Hz の同時除去が可能です。ユーザーは、アプリ ケーションの各チャンネルの要求に応じてフィルタ・オプ ションを切り替えたり、チャンネルごとに設定可能なオフセッ ト・キャリブレーション・レジスタやゲイン・キャリブレー ション・レジスタなどの追加のデジタル処理機能を使用できま す。汎用入出力 (GPIO) は、ADC 変換タイミングと同期した状 態で外部マルチプレクサを制御します。 規定温度範囲は、−40°C ～ +105°C です。AD7172-4 には 5 mm × 5 mm、32 ピン LFCSP パッケージが採用されています。 アプリケーション プロセス制御：PLC／DCS モジュール 温度計測および圧力計測 医療や科学分野向けのマルチ・チャンネル計測器 クロマトグラフィ なお、このデータシートでは、複数の機能名を持つピンは、該 当する名前のみを記載し、該当する機能のみを説明しているこ とにご注意下さい。 機能ブロック図 AVDD1 CROSSPOINT MULTIPLEXER AIN0/REF2– IOVDD REGCAPD AVDD2 REGCAPA REF– REF+ 1.8V LDO AVDD AIN1/REF2+ RAIL-TO-RAIL REFERENCE INPUT BUFFERS RAIL-TO-RAIL ANALOG INPUT BUFFERS 1.8V LDO CS SCLK Σ-Δ ADC DIGITAL FILTER SERIAL INTERFACE AND CONTROL DIN DOUT/RDY SYNC AIN7 AVSS AIN8 ERROR XTAL AND INTERNAL CLOCK OSCILLATOR CIRCUITRY I/O AND EXTERNAL MUX CONTROL AVSS PDSW GPIO0 GPIO1 GPO2 GPO3 XTAL1 XTAL2/CLKIO DGND 12676-001 AD7172-4 図 1. アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利 の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標 は、それぞれの所有者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. 0 ©2015 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD7172-4 データシート 目次 特長 ......................................................................................................1 CRC の計算 ................................................................................... 39 アプリケーション ..............................................................................1 内蔵機能 ............................................................................................ 41 概要 ......................................................................................................1 汎用の入出力 ................................................................................ 41 機能ブロック図 ..................................................................................1 外部マルチプレクサの制御 ........................................................ 41 改訂履歴 ..............................................................................................2 遅延................................................................................................ 41 仕様 ......................................................................................................3 16 ビット／24 ビット変換 .......................................................... 41 タイミング特性 ..............................................................................6 DOUT_RESET .............................................................................. 41 タイミング図 ..................................................................................6 同期................................................................................................ 41 絶対最大定格 ......................................................................................7 エラー・フラグ ............................................................................ 42 熱抵抗 ..............................................................................................7 DATA_STAT .................................................................................. 42 ESD に関する注意..........................................................................7 IOSTRENGTH ............................................................................... 42 ピン配置およびピン機能の説明 .......................................................8 グラウンディングとレイアウト .................................................... 43 代表的な性能特性 ............................................................................10 レジスタの一覧 ................................................................................ 44 ノイズ特性と分解能 ........................................................................16 レジスタの詳細 ................................................................................ 46 評価開始にあたって ........................................................................17 コミュニケーション・レジスタ ................................................ 46 電源 ................................................................................................18 ステータス・レジスタ ................................................................ 47 デジタル通信 ................................................................................18 ADC モード・レジスタ............................................................... 48 AD7172-4 のリセット ..................................................................19 インターフェース・モード・レジスタ .................................... 49 構成概要 ........................................................................................19 レジスタ・チェック .................................................................... 50 回路説明 ............................................................................................25 データ・レジスタ ........................................................................ 50 バッファ付きアナログ入力 ........................................................25 GPIO 設定レジスタ...................................................................... 51 クロスポイント・マルチプレクサ.............................................25 ID レジスタ................................................................................... 52 AD7172-4 リファレンス ..............................................................26 チャンネル・レジスタ 0 ............................................................. 53 バッファされたリファレンス入力.............................................27 チャンネル・レジスタ 1 ～ チャンネル・レジスタ 7 ............. 54 クロック源 ....................................................................................27 セットアップ構成レジスタ 0 ..................................................... 55 セットアップ構成レジスタ 1 ～ セットアップ 構成レジスタ 7 ............................................................................. 56 デジタル・フィルタ ........................................................................28 Sinc5 + Sinc1 フィルタ .................................................................28 フィルタ設定レジスタ 0 ............................................................. 57 Sinc3 フィルタ ..............................................................................28 フィルタ設定レジスタ 1 ～ フィルタ設定レジスタ 7 ............. 58 シングル・サイクル・セトリング.............................................29 オフセット・レジスタ 0 ............................................................. 58 強化された 50 Hz／60 Hz 除去フィルタ ...................................32 オフセット・レジスタ 1 ～ オフセット・レジスタ 7 ............. 58 動作モード ........................................................................................34 ゲイン・レジスタ 0 ..................................................................... 59 連続変換モード ............................................................................34 連続読出しモード ........................................................................35 シングル変換モード ....................................................................36 ゲイン・レジスタ 1 ～ ゲイン・レジスタ 7 ............................. 59 外形寸法 ............................................................................................ 60 スタンバイ・モードとパワーダウン・モード .........................37 キャリブレーション ....................................................................37 デジタル・インターフェース.........................................................38 チェックサム保護 ........................................................................38 改訂履歴 5/15—Revision 0:初版 Rev. 0 | 2/60 オーダー・ガイド ........................................................................ 60 AD7172-4 データシート 仕様 特に指定のない限り、AVDD1 = 3.0 V ～ 5.5 V、AVDD2 = IOVDD = 2 V ～ 5.5 V、AVSS = DGND = 0 V、REF+ = 2.5 V、REF− = AVSS、MCLK = 内部マスター・クロック = 2 MHz、TA = TMIN ～ TMAX (−40 °C ～ +105 °C) 表 1. Parameter ADC SPEED AND PERFORMANCE Output Data Rate (ODR) No Missing Codes 1 Resolution Noise ACCURACY Integral Nonlinearity (INL) Offset Error 2 Offset Drift Gain Error2 Gain Drift REJECTION Power Supply Rejection Common-Mode Rejection At DC At 50 Hz, 60 Hz1 Normal Mode Rejection1 ANALOG INPUTS Differential Input Range Absolute Voltage Limits1 Input Buffers Disabled Input Buffers Enabled Analog Input Current Input Buffers Disabled Input Current Input Current Drift Input Buffers Enabled Input Current Input Current Drift Crosstalk REFERENCE INPUTS Differential Input Range Absolute Voltage Limits1 Input Buffers Disabled Input Buffers Enabled REFIN Input Current Input Buffers Disabled Input Current Input Current Drift Input Buffers Enabled Input Current Input Current Drift Normal Mode Rejection1 Common-Mode Rejection BURNOUT CURRENTS Source/Sink Current Test Conditions/Comments Excluding sinc3 filter ≥ 15 kSPS See Table 6 and Table 7 See Table 6 and Table 7 Min Typ 1.25 24 ±2 ±75 ±230 ±5 ±0.2 Internal short Internal short AVDD1 = 5 V AVDD1, AVDD2, VIN = 1 V VIN = 0.1 V Max Unit 31,250 SPS Bits ±5.2 ppm of FSR µV nV/°C ppm of FSR ppm/°C ±45 ±0.5 98 20 Hz output data rate (postfilter), 50 Hz ± 1 Hz and 60 Hz ± 1 Hz 50 Hz ± 1 Hz and 60 Hz ± 1 Hz Internal clock, 20 SPS ODR (postfilter) External clock, 20 SPS ODR (postfilter) 95 120 71 85 VREF = (REF+) − (REF−) dB dB 90 90 dB dB ±VREF V AVSS − 0.05 AVSS 1 kHz input VREF = (REF+) − (REF−) 1 AVDD1 + 0.05 AVDD1 V V ±6 ±0.45 µA/V nA/V/°C ±5.5 ±0.1 -120 nA nA/°C dB 2.5 AVSS − 0.05 AVSS External clock Internal clock dB AVDD1 V AVDD1 + 0.05 AVDD1 V V ±9 ±0.75 ±1 µA/V nA/V/°C nA/V/°C ±100 ±2.5 nA nA/°C 95 dB ±10 µA See the Rejection parameter Analog input buffers must be enabled Rev. 0 | 3/60 AD7172-4 Parameter GPIO (GPIO0, GPIO1) Input Mode Leakage Current1 Floating State Output Capacitance Output Voltage1 High, VOH Low, VOL Input Voltage1 High, VIH Low, VIL CLOCK Internal Clock Frequency Accuracy Duty Cycle Output Voltage Low, VOL High, VOH Crystal Frequency Startup Time External Clock (CLKIO) Duty Cycle1 LOGIC INPUTS Input Voltage1 High, VINH Low, VINL Hysteresis1 データシート Test Conditions/Comments With respect to AVSS Low, VOL Leakage Current Output Capacitance SYSTEM CALIBRATION1 Full-Scale (FS) Calibration Limit Zero-Scale Calibration Limit Input Span POWER REQUIREMENTS Power Supply Voltage AVDD1 to AVSS AVDD2 to AVSS AVSS to DGND IOVDD to DGND IOVDD to AVSS Typ -10 Max Unit +10 µA pF 5 ISOURCE = 200 µA ISINK = 800 µA AVSS + 4 AVSS + 0.4 V V AVSS + 0.7 V V AVSS + 3 2 -2.6% +2.5% 50 14 30 2 V ≤ IOVDD < 2.3 V 2.3 V ≤ IOVDD ≤ 5.5 V 2 V ≤ IOVDD < 2.3 V 2.3 V ≤ IOVDD ≤ 5.5 V IOVDD ≥ 2.7 V IOVDD < 2.7 V 0.65 × IOVDD 0.7 × IOVDD IOVDD ≥ 4.5 V, ISOURCE = 1 mA 2.7 V ≤ IOVDD < 4.5 V, ISOURCE = 500 µA IOVDD < 2.7 V, ISOURCE = 200 µA IOVDD ≥ 4.5 V, ISINK = 2 mA 2.7 V ≤ IOVDD < 4.5 V, ISINK = 1 mA IOVDD < 2.7 V, ISINK = 400 µA Floating state Floating state 0.8 × IOVDD 0.8 × IOVDD 0.8 × IOVDD 16 10 2 50 0.08 0.04 -10 V V 16.384 2.048 70 MHz µs MHz % 0.35 × IOVDD 0.7 0.25 0.2 +10 V V V V V V µA 0.4 0.4 0.4 +10 -10 10 1.05 × FS -1.05 × FS 0.8 × FS 3.0 2 -2.75 2 For AVSS < DGND Rev. 0 | 4/60 MHz % % 0.4 0.8 × IOVDD Leakage Currents LOGIC OUTPUT (DOUT/RDY) Output Voltage1 High, VOH Min V V V V V V µA pF 2.1 × FS V V V 5.5 5.5 0 5.5 6.35 V V V V V AD7172-4 データシート Parameter POWER SUPPLY CURRENTS Full Operating Mode AVDD1 Current AVDD1 = 5 V Typical, 5.5 V Maximum AVDD1 = 3.3 V Typical, 3.6 V Maximum1 AVDD2 Current IOVDD Current Standby Mode Power-Down Mode POWER DISSIPATION Full Operating Mode Standby Mode Power-Down Mode 1 2 Test Conditions/Comments All outputs unloaded, digital inputs connected to IOVDD or DGND Typ Max Unit AIN± and REF± buffers disabled 0.23 0.29 mA AIN± and REF± buffers enabled Each buffer: AIN± and REF± AIN± and REF± buffers disabled 1.7 0.38 0.15 2.15 mA mA mA AIN± and REF± buffers enabled Each buffer: AIN± and REF± 1.45 0.33 1 0.33 0.61 0.98 32 1 1.9 External clock Internal clock External crystal LDO on Full power-down including LDO Unbuffered, external clock; AVDD1 = 3.3 V, AVDD2 = 2 V, IOVDD = 2 V Unbuffered, external clock; all supplies = 5 V Unbuffered, external clock; all supplies = 5.5 V Fully buffered, internal clock; AVDD1 = 3.3 V, AVDD2 = 2 V, IOVDD = 2 V Fully buffered, internal clock; all supplies = 5 V Fully buffered, internal clock; all supplies = 5.5 V All supplies = 5 V Full power-down, all supplies = 5 V Full power-down, all supplies = 5.5 V Min 0.2 1.1 0.5 0.82 10 mA mA mA mA mA mA µA µA 3.16 mW 7.8 mW 10.4 mW 8 mW 16.6 mW 22.4 mW 55 µW µW µW 160 5 これらの値に対する出荷テストは行われていませんが、設計および／または量産開始時の特性評価データで保証されています。 システムまたは内蔵ゼロスケールのキャリブレーション手順に従えば、オフセット誤差は、プログラムされた出力データ・レートにおけるノイズ・レベルとほぼ 同等になります。システム・フルスケール・キャリブレーションでは、プログラムされた出力データ・レートのノイズ・レベルと同等レベルにまでゲイン誤差を 減少させることができます。 Rev. 0 | 5/60 AD7172-4 データシート タイミング特性 特に指定のない限り、IOVDD = 2 V ～ 5.5 V、DGND = 0 V、Input Logic 0 = 0 V、Input Logic 1 = IOVDD、CLOAD = 20 pF 表 2. Parameter SCLK t3 t4 READ OPERATION t1 t2 3 t5 t6 t7 5 WRITE OPERATION t8 t9 t10 t11 Limit at TMIN, TMAX Unit Test Conditions／Comments 1, 2 25 25 ns min ns min SCLK high pulse width SCLK low pulse width 0 15 40 0 12.5 25 2.5 20 0 10 ns min ns max ns max ns min ns max ns max ns min ns max ns min ns min CS falling edge to DOUT／RDY active time IOVDD = 4.75 V to 5.5 V IOVDD = 2 V to 3.6 V SCLK active edge to data valid delay 4 IOVDD = 4.75 V to 5.5 V IOVDD = 2 V to 3.6 V Bus relinquish time after CS inactive edge 0 ns min 8 8 5 ns min ns min ns min CS falling edge to SCLK active edge setup time4 Data valid to SCLK edge setup time Data valid to SCLK edge hold time CS rising edge to SCLK edge hold time SCLK inactive edge to CS inactive edge SCLK inactive edge to DOUT／RDY high/low 1 初期リリース時にサンプル・テストによりコンプライアンスを保証。 図 2 および図 3 を参照。 3 このパラメータは、出力が VOL または VOH を交差するのに要する時間で定義されています。 4 SCLK のアクティブ・エッジとは、SCLK の立ち下がりエッジを意味します。 5 データ・レジスタを読み出した後、DOUT／RDY はハイ・レベルに戻ります。シングル変換モードおよび連続変換モードで、DOUT／RDY がハイ・レベルの間 に、必要ならば、同一データを再度読み出すことができますが、2 回目以降の読み出しは次の出力更新が近いところで読み出さないように注意してください。連 続読み出し機能をイネーブルにすると、デジタル・ワードは 1 回しか読み出すことができません。 2 タイミング図 CS (I) t6 t1 MSB DOUT/RDY (O) t5 LSB t7 t2 t3 12676-003 SCLK (I) t4 I = INPUT, O = OUTPUT 図 2.読出しサイクルのタイミング図 CS (I) t11 t8 SCLK (I) t9 t10 MSB LSB I = INPUT, O = OUTPUT 図 3. 書込みサイクルのタイミング図 Rev. 0 | 6/60 12676-004 DIN (I) AD7172-4 データシート 絶対最大定格 特に指定のない限り、TA = 25°C。 熱抵抗 表 3. Parameter AVDD1, AVDD2 to AVSS AVDD1 to DGND IOVDD to DGND IOVDD to AVSS AVSS to DGND Analog Input Voltage to AVSS Reference Input Voltage to AVSS Digital Input Voltage to DGND Digital Output Voltage to DGND Analog Input/Digital Input Current Operating Temperature Range Storage Temperature Range Maximum Junction Temperature Lead Soldering, Reflow Temperature ESD Rating (HBM) Rating −0.3 V to +6.5 V −0.3 V to +6.5 V −0.3 V to +6.5 V −0.3 V to +7.5 V -3.25 V to +0.3 V −0.3 V to AVDD1 + 0.3 V −0.3 V to AVDD1 + 0.3 V −0.3 V to IOVDD + 0.3 V −0.3 V to IOVDD + 0.3 V 10 mA −40°C to +105°C −65°C to +150°C 150 °C 260°C 4 kV θJA は、表面実装パッケージ用の JEDEC テスト・ボードにハン ダ付けされたデバイスで仕様規定されています。 表 4. 熱抵抗 Package Type 32-Lead, 5 mm × 5 mm LFCSP 1-Layer JEDEC Board 4-Layer JEDEC Board 4-Layer JEDEC Board with 9 Thermal Vias θJA Unit 138 63 41 °C/W °C/W °C/W ESD に関する注意 上記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありま せん。長時間にわたり、デバイスを絶対最大定格を超える状態 に置くと、デバイスの信頼性に影響を与えます。 Rev. 0 | 7/60 ESD（静電放電）の影響を受けやすいデバイスです。 電荷を帯びたデバイスや回路ボードは、検知されない まま放電することがあります。本製品は当社独自の特 許技術である ESD 保護回路を内蔵してはいますが、 デバイスが高エネルギーの静電放電を被った場合、損 傷を生じる可能性があります。したがって、性能劣化 や機能低下を防止するため、ESD に対する適切な予 防措置を講じることをお勧めします。 AD7172-4 データシート 32 31 30 29 28 27 26 25 REF+ REF– GPO3 AIN8 AIN7 AIN6 AIN5 AIN4 ピン配置およびピン機能の説明 1 2 3 4 5 6 7 8 AD7172-4 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 AIN3 AIN2 GPO2 GPIO1 GPIO0 REGCAPD DGND IOVDD NOTES 1. DNC = DO NOT CONNECT. 2. SOLDER THE EXPOSED PAD TO A SIMILAR PAD ON THE PCB UNDER THE EXPOSED PAD TO CONFER MECHANICAL STRENGTH TO THE PACKAGE AND FOR HEAT DISSIPATION. THE EXPOSED PAD MUST BE CONNECTED TO AVSS THROUGH THIS PAD ON THE PCB. 12676-002 XTAL1 XTAL2/CLKIO DOUT/RDY DIN SCLK CS ERROR SYNC 9 10 11 12 13 14 15 16 AIN0/REF2– AIN1/REF2+ DNC REGCAPA AVSS AVDD1 AVDD2 PDSW 図 4.ピン配置 表 5. ピン機能の説明 ピン 番号 記号 1 AIN0／REF2− タイプ 1 AI 2 AIN1／REF2+ AI 3 DNC 4 REGCAPA AO アナログ LDO レギュレータ出力です。1 µF のコンデンサを使用して、このピンを AVSS へデカップリング します。 5 AVSS P 負のアナログ電源。電源電圧範囲は 0 V ～ −2.75 V で、通常は 0 V に設定します。 6 AVDD1 P アナログ電源電圧 1。この電圧範囲は、AVSS を基準にして 3.0 V (min) ～ 5.5 V (max) です。 7 AVDD2 P アナログ電源電圧 2。この電圧範囲は、AVSS を基準にして、2 V ～ AVDD1 です。 8 PDSW AO AVSS に接続されたパワーダウン・スイッチ。このピンは、GPIOCON レジスタの PDSW ビットで制御されます。 9 XTAL1 AI 水晶発振器用の入力 1 10 XTAL2／ CLKIO AI/DI 11 DOUT／RDY DO 水晶発振器用の入力 2／クロック入出力。詳細については、表 28 の ADCMODE レジスタの CLOCKSEL ビッ トの設定を参照してください。 シリアル・データ出力／データ・レディ出力。DOUT／RDY は 2 つの機能を備えたピンです。このピンは、 ADC の出力シフト・レジスタにアクセスするためのシリアル・データ出力ピンとして機能します。出力シフ ト・レジスタには、内蔵のデータ・レジスタまたはコントロール・レジスタからのデータを格納できます。 データワード／コントロール・ワード情報が SCLK の立ち下がりエッジで、DOUT／RDY ピンに出力され、 SCLK の立ち上がりエッジで有効になります。CS がハイ・レベルの場合、DOUT／RDY 出力はトライステー トになります。CS がロー・レベルの場合、DOUT／RDY は、データ・レディー・ピンとして機能し、レジス タは読み出されず、ロー・レベルへ移行することで変換の完了を示します。変換後にデータが読み出されな かった場合、このピンは次のデータ更新の直前にハイ・レベルになり、次の更新が完了するまでハイ・レベ ルを維持します。DOUT／RDY の立ち下がりエッジは、プロセッサに対する割込みとして使用され、有効な データが存在することを示します。 12 DIN DI ADC の入力シフト・レジスタに対するシリアル・データ入力です。該当するレジスタは、コミュニケーション・ レジスタのレジスタ・アドレス (RA) ビットにより指定され、ADC のコントロール・レジスタに転送されま す。データは、SCLK の立ち上がりエッジに同期して入力されます。 13 SCLK DI シリアル・クロック入力です。このシリアル・クロック入力は、ADC との双方向データ転送に使用します。 SCLK ピンにはシュミット・トリガー入力が内蔵されているため、光学絶縁されたアプリケーションのイン ターフェースに適しています。 説明 アナログ入力 0／リファレンス 2 負入力端子。REF2+ ピンと REF2− ピンの間にリファレンスを適用できます。 REF2− の電圧範囲は AVSS ～ AVDD1 − 1 V です。アナログ入力 0 は、クロスポイント・マルチプレクサを通 じて選択できます。リファレンス 2 は、セットアップ構成 (SETUPCONx) レジスタの REF_SELx ビットを通 じて選択できます。 アナログ入力 1／リファレンス 2 正入力端子。REF2+ ピンと REF2− ピンの間にリファレンスを適用できます。 REF2+ の電圧範囲は AVDD1 ～ AVSS + 1 V です。アナログ入力 1 は、クロスポイント・マルチプレクサを通 じて選択できます。リファレンス 2 は、セットアップ構成 (SETUPCONx) レジスタの REF_SELx ビットを通 じて選択できます。 接続なし。このピンは接続しないでください。 Rev. 0 | 8/60 AD7172-4 データシート ピン 番号 記号 14 CS タイプ 1 DI 15 ERROR DI/O 説明 チップ・セレクト入力です。これは ADC を選択するのに使用するアクティブ・ローのロジック入力です。CS を 使用して、シリアル・バス上に複数のデバイスが存在するシステムで ADC を選択できます。CS をロー・レ ベルに配線すれば、SCLK、DIN、DOUT ピンをデバイスとのインターフェースに使用して ADC を 3 線式モー ドで動作させることができます。CS がハイ・レベルの場合、DOUT／RDY 出力はトライステートになります。 このピンは、次の 3 つのいずれかのモードで使用できます。 アクティブ・ローのエラー入力モード: このモードは、ステータス・レジスタの ADC_ERROR ビットで設定 できます。 アクティブ・ローのオープンドレイン・エラー出力モード: ステータス・レジスタのエラー・ビットが ERROR ピンにマップされます。複数のデバイスの ERROR ピンを共通のプルアップ抵抗にまとめて接続して、あら ゆるデバイスのエラーを監視できます。 汎用出力モード: このピンの状態は、GPIOCON レジスタの ERR_DAT ビットによって制御されます。ピンは、 GPIO0 および GPIO1 ピンで使用される AVDD1 および AVSS レベルとは異なり、IOVDD と DGND 間の電圧を 基準にしています。この場合、ERROR ピンは、アクティブ・プルアップになります。 16 SYNC DI 同期入力:複数の AD7172-4 デバイスを使用している場合は、このピンによりデジタル・フィルタとアナログ 変調器を同期できます。 17 IOVDD P デジタル入出力電源電圧。IOVDD 電圧範囲は 2 V ～ 5 V です。IOVDD は AVDD1 および AVDD2 から独立 しています。例えば、AVDD1 または AVDD2 が 5 V の場合に、IOVDD は 3.3 V で動作でき、その逆も可能 です。AVSS に -2.5 V をかけた場合、IOVDD にかける電圧は 3.6 V を超えてはいけません。 18 DGND P デジタル・グラウンド。 19 REGCAPD AO デジタル LDO レギュレータ出力:このピンはデカップリング専用です。1 µF のコンデンサを使用して、この ピンを DGND へデカップリングします。 20 GPIO0 DI/O 汎用の入出力 0。このピンのロジック入出力は、AVDD1 および AVSS 電源を基準にしています。 21 GPIO1 DI/O 汎用の入出力 1。このピンのロジック入出力は、AVDD1 および AVSS 電源を基準にしています。 22 GPO2 DO 汎用出力。このピンのロジック出力は、AVDD1 および AVSS 電源を基準にしています。 23 AIN2 AI アナログ入力 2: アナログ入力 2 は、クロスポイント・マルチプレクサから選択可能。 24 AIN3 AI アナログ入力 3: アナログ入力 3 は、クロスポイント・マルチプレクサから選択可能。 25 AIN4 AI アナログ入力 4: アナログ入力 4 は、クロスポイント・マルチプレクサから選択可能。 26 AIN5 AI アナログ入力 5: アナログ入力 5 は、クロスポイント・マルチプレクサから選択可能。 27 AIN6 AI アナログ入力 6: アナログ入力 6 は、クロスポイント・マルチプレクサから選択可能。 28 AIN7 AI アナログ入力 7: アナログ入力 7 は、クロスポイント・マルチプレクサから選択可能。 29 AIN8 AI アナログ入力 8: アナログ入力 8 は、クロスポイント・マルチプレクサから選択可能。 30 GPO3 DO 汎用出力。このピンのロジック出力は、AVDD1 および AVSS 電源を基準にしています。 31 REF- AI リファレンス 1 入力負端子。REF− の入力電圧範囲は AVSS ～ AVDD1 − 1 V です。リファレンス 1 は、セッ トアップ構成 (SETUPCONx) レジスタの REF_SELx ビットを通じて選択できます。 32 REF+ AI リファレンス 1 入力正端子。REF+ と REF− の間にリファレンスを適用できます。REF+ の入力電圧範囲は AVDD1 ～ AVSS + 1 V です。リファレンス 1 は、セットアップ構成 (SETUPCONx) レジスタの REF_SELx ビットを通 じて選択できます。 EP P 露出パッドです。露出パッドは、パッケージの機械的強度と放熱効果を高めるため、プリント基板 (PCB) と 同様のパッドにはんだ付けします (露出パッドの下)。露出パッドは、PCB のこのパッドを通じて AVSS に接 続する必要があります。 1 AI = アナログ入力、AO = アナログ出力、DI = デジタル入力、DO = デジタル出力、DIO = デジタル入力／出力、P = 電源。 Rev. 0 | 9/60 AD7172-4 データシート 代表的な性能特性 特に指定のない限り、AVDD1 = 5 V、AVDD2 = 5 V、IOVDD = 3.3 V、TA = 25 °C。 1200 8388492 8388490 1000 800 OCCURENCE 8388486 8388484 600 400 8388482 200 8388480 0 200 400 600 800 1000 SAMPLE NUMBER 0 12676-205 8388478 図 5. ノイズ (アナログ入力バッファはディスエーブル、 VREF = 5 V、出力データ・レート = 1.25 SPS) 8388480 8388482 8388484 8388486 8388488 8388490 8388492 ADC CODE 図 8. ヒストグラム (アナログ入力バッファはディスエー ブル、VREF = 5 V、出力データ・レート = 1.25 SPS) 140 8388510 8388505 120 8388500 100 OCCURENCE 8388495 ADC CODE 12676-208 ADC CODE 8388488 8388490 8388485 8388480 8388475 80 60 40 8388470 8388505 ADC CODE 図 9. ヒストグラム (アナログ入力バッファはディスエー ブル、VREF = 5 V、出力データ・レート = 2.6 kSPS) 100 8388530 90 8388520 80 8388510 70 8388490 8388480 60 50 40 8388470 30 8388460 20 8388450 10 8388440 0 100 200 300 400 500 600 700 800 900 1000 SAMPLE NUMBER 0 ADC CODE 12676-210 8388500 8388446 8388449 8388452 8388455 8388458 8388461 8388464 8388467 8388470 8388473 8388476 8388479 8388482 8388485 8388488 8388491 8388494 8388497 8388500 8388503 8388506 8388509 8388512 8388515 8388518 8388521 8388524 8388527 8388530 8388533 OCCURENCE 8388540 12676-207 ADC CODE 図 6. ノイズ (アナログ入力バッファはディスエーブル、 VREF = 5 V、出力データ・レート = 2.6 kSPS) 12676-209 8388503 8388501 8388499 8388497 8388495 8388493 8388491 8388489 0 8388487 1000 8388485 900 8388483 800 8388481 700 8388479 600 8388477 500 8388475 400 SAMPLE NUMBER 8388473 300 8388471 200 8388469 100 8388467 0 12676-206 8388460 8388465 20 8388465 図 10. ヒストグラム (アナログ入力バッファはディスエー ブル、VREF = 5 V、出力データ・レート = 31.25 kSPS) 図 7. ノイズ (アナログ入力バッファはディスエーブル、 VREF = 5 V、出力データ・レート = 31.25 kSPS) Rev. 0 | 10/60 AD7172-4 データシート 8388495 1200 8388493 1000 800 OCCURENCE 8388489 8388487 400 8388485 200 400 600 800 1000 SAMPLE NUMBER 図 11. ノイズ (アナログ入力バッファはイネーブル、 VREF = 5 V、出力データ・レート = 1.25 SPS) 図 14. ヒストグラム (アナログ入力バッファはイネーブル、VREF = 5 V、出力データ・レート = 1.25 SPS) 8388520 120 8388510 100 8388500 80 8388490 8388480 60 40 8388470 0 100 200 300 400 500 600 700 800 900 1000 SAMPLE NUMBER 0 ADC CODE 図 12. ノイズ (アナログ入力バッファはイネーブル、 VREF = 5 V、出力データ・レート = 2.6 kSPS) 12676-215 20 12676-212 8388460 8388482 8388484 8388486 8388488 8388490 8388492 8388494 ADC CODE OCCURENCE ADC CODE 0 12676-211 0 12676-214 200 8388483 8388481 600 8388462 8388464 8388466 8388468 8388470 8388472 8388474 8388476 8388478 8388480 8388482 8388484 8388486 8388488 8388490 8388492 8388494 8388496 8388498 8388500 8388502 8388504 8388506 8388508 8388510 8388512 8388514 8388516 ADC CODE 8388491 図 15. ヒストグラム (アナログ入力バッファはイネーブル、VREF = 5 V、出力データ・レート = 2.6 kSPS) 8388560 120 8388540 100 80 OCCURENCE 8388500 8388480 8388460 60 40 8388440 ADC CODE 8388542 8388534 8388526 12676-216 図 13. ノイズ (アナログ入力バッファはイネーブル、 VREF = 5 V、出力データ・レート = 31.25 kSPS) 0 8388518 1000 8388510 900 8388502 800 8388494 700 8388486 600 8388478 500 8388470 400 SAMPLE NUMBER 8388462 300 8388454 200 8388446 100 8388438 0 8388430 8388400 8388422 20 8388420 12676-213 ADC CODE 8388520 図 16. ヒストグラム (アナログ入力バッファはイネーブル、VREF = 5 V、出力データ・レート = 31.25 kSPS) Rev. 0 | 11/60 AD7172-4 データシート 0.000020 –60 ANALOG INPUT BUFFERS OFF ANALOG INPUT BUFFERS ON 0.000018 –70 0.000016 –80 NOISE (µV rms) 0.000014 PSRR (dB) 0.000012 0.000010 0.000008 0.000006 –90 –100 –110 –120 0.000004 –140 12676-218 0 1000 201000 401000 601000 80100010010001201000140100016010001801000 FREQUENCY (MHz) 10k 100k 1M 10M 100M 図 20. 電源電圧変動除去比 (PSRR) と VIN 周波数の関係 0 6 –20 4 –40 CRYSTAL BUFFERS OFF CRYSTAL BUFFERS ON CLK BUFFERS OFF CLK BUFFERS ON 2.5V REFERENCE, ANALOG INPUT BUFFERS OFF 2 INL (ppm/FS) –90 –80 0 –2 –4 –140 –6 –5 1 10 100 1k 10k 100k 1M VIN FREQUENCY (Hz) 12676-224 –120 –4 –3 –2 –1 0 1 2 3 4 VIN (V) 図 18. コモンモード除去比 (CMRR) と VIN 周波数の関係 (VIN = 0.1 V、出力データ・レート = 31.25 kSPS) 5 図 21. 積分非直線性 (INL) と VIN (差動入力) の 関係 0 35 –20 30 –40 25 OCCURENCE –90 –80 –100 –120 20 15 10 –140 –160 5 20 30 40 50 VIN FREQUENCY (Hz) 60 70 12676-225 –180 10 2.5V REFERENCE, ANALOG INPUT BUFFERS ON 5V REFERENCE, ANALOG INPUT BUFFERS OFF 5V REFERENCE, ANALOG INPUT BUFFERS ON 12676-227 –100 図 19. コモンモード除去比 (CMRR) と VIN 周波数の関係 (VIN = 0.1 V、10 Hz ～ 70 Hz、出力データ・ レート = 20 SPS 強化フィルタ) 0 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3.00 3.25 INL (ppm) 12676-228 CMRR (dB) 1k 100 VIN FREQUENCY (Hz) 図 17. ノイズと外部マスター・クロック周波数の関係、 アナログ入力バッファはオン／オフ CMRR (dB) 10 1 12676-226 –130 0.000002 図 22. INL 分布ヒストグラム (差動入力、すべての入力バッ ファはイネーブル、VREF = 2.5 V 外部、100 ユニット) Rev. 0 | 12/60 AD7172-4 データシート 40 5.0 4.0 3.5 25 INL (ppm) 20 15 3.0 2.5 2.0 1.5 10 1.0 5 0.5 INL (ppm) 0 –40 –30 –20 –10 0 12676-229 0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3.00 10 20 30 40 50 60 70 80 90 100 TEMPERATURE (°C) 図 23. INL 分布ヒストグラム (差動入力、すべての入力バッファ はディスエーブル、VREF = 2.5 V 外部、100 ユニット) 12676-232 OCCURENCE 30 0 AIN BUFFERS ON AIN BUFFERS OFF 4.5 35 図 26. INL の温度特性 (差動入力、VREF = 2.5 V 外部) 35 50 45 30 40 25 OCCURENCE 30 25 20 15 15 10 10 5 5 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 INL (ppm) 0 12676-230 0 20 1.996 1.997 1.998 1.999 2.00 2.001 2.002 2.003 FREQUENCY (MHz) 12676-233 OCCURENCE 35 図 27. 内部発振器の周波数／精度分布ヒストグラム (100 ユニット) 図 24. INL 分布ヒストグラム (すべての入力バッファはイネー ブル、差動入力、VREF = 5 V 外部、100 ユニット) 2.01 40 35 2.00 FREQUENCY (Hz) OCCURENCE 30 25 20 15 1.99 1.98 1.97 10 0 0.2 0.4 0.6 0.8 INL (ppm) 1.0 1.2 1.4 1.95 –40 –30 –20 –10 0 12676-231 0 10 20 30 40 50 60 70 80 90 100 TEMPERATURE (°C) 図 25. INL 分布ヒストグラム (すべてのアナログ入力 バッファはディスエーブル、差動入力、VREF = 5 V 外部、 100 ユニット) 図 28. 内蔵発振器周波数と温度の関係 Rev. 0 | 13/60 12676-234 1.96 5 AD7172-4 データシート 25 30 25 20 OCCURENCE OCCURENCE 20 15 15 10 10 –50 –40 –30 –20 –10 0 10 20 30 40 50 60 70 OFFSET (µV) 0 12676-236 –4 –3 –2 –1 0 1 2 3 4 5 6 35 30 12 25 OCCURENCE 10 8 6 20 15 10 4 5 2 OFFSET DRIFT (nV/°C) 12676-237 0 –50 –40 –30 –20 –10 0 10 20 30 40 50 60 70 80 90 100 110 –0.2 –0.1 0 0.1 0.2 0.3 0.4 0.5 GAIN DRIFT (ppm/°C) 図 33. ゲイン・ドリフト分布ヒストグラム (すべての入力バッファはイネーブル、100 ユニット) 図 30. オフセット誤差ドリフト分布ヒストグラム (内部ショート、100 ユニット) 30 25 25 20 OCCURENCE 20 15 15 10 10 5 5 0 –8 –7 –6 –5 –4 –3 –2 –1 0 1 2 3 4 5 6 GAIN ERROR (ppm of FSR) –0.05 0 0.05 0.10 0.15 GAIN DRIFT (ppm/°C) 12676-238 0 0.20 0.25 12676-241 OCCURENCE –5 図 32. ゲイン誤差分布ヒストグラム (すべての入力バッファはディスエーブル、100 ユニット) 14 OCCURENCE –6 GAIN ERROR (ppm of FSR) 図 29. オフセット誤差分布ヒストグラム (内部ショート、100 ユニット) 0 –7 12676-240 0 12676-239 5 5 図 34. ゲイン・ドリフト分布ヒストグラム (すべての入力バッファはディスエーブル、100 ユニット) 図 31. ゲイン誤差分布ヒストグラム (すべての入力バッファはイネーブル、100 ユニット) Rev. 0 | 14/60 AD7172-4 データシート 700 10 –40°C, AIN– –40°C, AIN+ +25°C, AIN– +25°C, AIN+ +85°C, AIN– +85°C, AIN+ +105°C, AIN– 600 5 INPUT CURRENT (nA) CURRENT (µA) 500 400 300 200 0 –5 100 INPUT VOLTAGE (V) 図 37. アナログ入力電流と入力電圧の関係 (VCM = 2.5 V) 図 35. 消費電流と温度の関係 (スタンバイ・モード) 15 45 40 AIN+ = AVDD1 – 0.2V AIN– = AVSS + 0.2V AIN+ = AVDD1 AIN– = AVSS 10 35 CURRENT (nA) 30 OCCURENCE 12676-246 TEMPERATURE (°C) –10 –5.00 –4.62 –4.29 –3.96 –3.63 –3.30 –2.97 –2.64 –2.31 –1.98 –1.65 –1.32 –990.00m –660.00m –330.00m 0 330.00m 660.00m 990.00m 1.32 1.65 1.98 2.31 2.64 2.97 3.30 3.63 3.96 4.29 4.62 5.00 10 20 30 40 50 60 70 80 90 100 12676-243 0 –40 –30 –20 –10 0 25 20 15 5 0 –5 10 9.5 9.6 9.7 9.8 9.9 10.0 10.1 10.2 10.3 10.4 10.5 CURRENT (µA) –15 –40 –30 –20 –10 0 12676-245 0 10 20 30 40 50 60 70 80 90 100 TEMPERATURE (°C) 図 36. バーンアウト電流分布ヒストグラム (100 ユニット) 図 38. アナログ入力電流と温度の関係 Rev. 0 | 15/60 12676-247 –10 5 AD7172-4 データシート ノイズ特性と分解能 表 6 と表 7 に、AD7172-4 の各種出力データ・レートとフィル タの組み合わせによる AD7172-4 の rms ノイズ、ピーク to ピー ク・ノイズ、実効分解能、およびノイズ・フリー (ピーク to ピー ク) 分解能を示します。ここに示している値は、5 V のリファ レンス電圧を使用した場合のバイポーラ入力範囲です。これら の値は代表値であり、ADC の単一チャンネルの差動入力端子 に 0 V を入力して、連続変換しているときに生成される値です。 ピーク to ピーク分解能は、ピーク to ピーク・ノイズを基に計 算された値であることに注意をしてください。このピーク to ピーク分解能は、コード・フリッカが生じない分解能を示しま す。 表 6. 出力データ・レートと RMS ノイズおよびピーク to ピーク分解能の関係 (Sinc5 + Sinc1 フィルタ (デフォルト) を使用) Output Data Rate (SPS) Input Buffers Disabled 31,250 15,625 10,417 1007 59.52 49.68 16.63 1.25 Input Buffers Enabled 31,250 15,625 10,417 1007 59.52 49.68 16.63 1.25 1 RMS Noise (µV rms) Effective Resolution (Bits) Peak-to-Peak Noise (µV p-p) Peak-to-Peak Resolution (Bits) 8.2 7.0 6.0 2.2 0.48 0.47 0.25 0.088 20.2 20.4 20.7 22.2 24 24 24 24 66 52 45 15 3.2 3.1 1.6 0.32 17.2 17.5 17.8 19.3 21.6 21.6 22.6 24 9.5 8.2 7.1 2.6 0.62 0.53 0.32 0.089 20 20.2 20.4 21.9 24 24 24 24 74 63 53 16 3.6 3.3 1.7 0.35 17 17.3 17.5 19.3 21.4 21.5 22.2 24 選択されたレートのみ: 1000 サンプル 表 7. 出力データ・レートに対する RMS ノイズおよびピーク to ピーク分解能の関係 (Sinc3 フィルタを使用) Output Data Rate (SPS) Input Buffers Disabled 31,250 15,625 10,417 1008 59.98 50 16.67 1.25 Input Buffers Enabled 31,250 15,625 10,417 1008 59.98 50 16.67 1.25 1 1 1 RMS Noise (µV rms) Effective Resolution (Bits) Peak-to-Peak Noise (µV p-p) Peak-to-Peak Resolution (Bits) 211 27.2 7.9 1.6 0.38 0.35 0.21 0.054 15.5 18.5 20.3 22.6 24 24 24 24 1600 205 57 11 2.5 2.3 1.1 0.27 12.5 15.6 17.4 19.8 21.9 22 23.1 24 212 27.7 8.5 1.8 0.45 0.44 0.24 0.073 15.5 18.5 20.2 22.4 24 24 24 24 1600 210 63 13 2.8 2.5 1.2 0.29 12.5 15.5 17.3 19.6 21.8 22 23 24 選択されたレートのみ: 1000 サンプル Rev. 0 | 16/60 AD7172-4 データシート 評価開始にあたって AD7172-4 は、設定機能の優れた、高速セトリングおよび高分 解能のマルチプレクス型 ADC で、次の機能を備えています。 • • • 4 個の完全差動入力、または 8 個のシングルエンド入力。 変換する入力信号としてあらゆるアナログ入力の組み合わ せを選択し、それらを変調器の正入力または負入力にルー ティングするクロスポイント・マルチプレクサ。 真のレール to レール・バッファ付きアナログ入力および リファレンス入力。 あらゆるアナログ入力を基準とした完全差動入力または シングルエンド入力。 チャンネルごとに構成可能。最大 8 個のセットアップを定 義可能。各チャンネルに個別のセットアップをマップ可能。 各セットアップでは、バッファのイネーブル／ディスエー ブル、ゲインおよびオフセット補正、フィルタ・タイプ、 出力データ・レートを設定したり、リファレンス源を選択 したりできます。 16MHz CX2 CX1 SEE THE BUFFERED ANALOG INPUT SECTION FOR FURTHER DETAILS. 1 AIN0/REF2– 2 AIN1/REF2+ OPTIONAL EXTERNAL CRYSTAL CIRCUITRY CAPACITORS XTAL1 9 XTAL2/CLKIO 10 DOUT/RDY 11 DOUT/RDY DIN DIN 12 27 SCLK SCLK 13 AIN6 CS CS 14 28 ERROR ERROR 15 AIN7 SYNC SYNC 16 AD7172-4 29 IOVDD IOVDD 17 0.1µF DGND 18 VIN 1 2 4.7µF AIN8 0.1µF VIN 3 REGCAPD 19 NC 7 0.1µF ADR44xBRZ 4 GND 5 VOUT 6 8 CLKIN OPTIONAL EXTERNAL CLOCK INPUT 1µF AVDD1 AVDD1 6 0.1µF 4.7µF 32 REF+ 31 REF– 0.1µF 0.1µF AVDD2 AVDD2 7 0.1µF AVSS 5 図 39. 代表的な接続図 Rev. 0 | 17/60 REGCAPA 4 0.1µF 1µF 12676-040 • • AD7172-4 は、アナログおよびデジタル回路用に 2 つの個別の リニア電圧レギュレータ・ブロックを内蔵しています。アナロ グ LDO レギュレータは、AVDD2 電源を 1.8 V に調整して ADC コアに供給します。接続を簡単にするには、AVDD1 と AVDD2 電源を接続します。システム内に 2 V (min) ～ 5.5 V (max) のク リーンなアナログ電源レールがすでに存在する場合は、この電 源を AVDD2 入力に接続して消費電力を抑えることができます。 AD7172-4 データシート ADM660 と ADP7182 は、 バイポーラ構成での AVSS 用のクリーン な負側レールを生成し、最適なコンバータ性能を発揮します。 5V INPUT • • 電源 AD7172-4 には、次の 3 つの独立した電源ピン AVDD1、 AVDD2、 IOVDD があります。AD7172-4 には。電源シーケンスに特定の 要件はありません。すべての電源が安定したら、デバイスをリ セットする必要があります。デバイスのリセット方法について は、AD7172-4 のリセットのセクションを参照してください。 AVDD1 は、クロスポイント・マルチプレクサの他に、内蔵ア ナログ入力バッファとリファレンス入力バッファを駆動します。 AVDD1 は AVSS を基準としており、AVDD1 − AVSS = 3.3 V ま たは 5 V です。AVDD1 と AVSS には、3.3 V または 5 V の単電 源、あるいは ±1.65 V または ±2.5 V の分離電源を使用できます。 分離電源動作により、真のバイポーラ入力が可能になります。 分離電源を使用する場合は、絶対最大定格を考慮してください (絶対最大定格のセクションを参照)。 AVDD2 は、内部 1.8 V アナログ LDO レギュレータを駆動しま す。このレギュレータは、ADC コアも駆動します。AVDD2 は AVSS を基準としており、 AVDD2 から AVSS への電圧範囲は 5.5 V (max) ～ 2 V (min) です。 IOVDD は、内部 1.8 V デジタル LDO レギュレータを駆動しま す。このレギュレータは、ADC のデジタル・ロジックも駆動 します。IOVDD は、ADC の SPI インターフェースの電圧レベ ルを設定します。IOVDD は DGND を基準としており、IOVDD から DGND への電圧範囲は 5.5 V (max) ～ 2 V (min) です。 推奨リニア電圧レギュレータ 12V INPUT ADP7118 5V: AVDD1 ADP7118 3.3V: AVDD2/IOVDD LDO LDO 12676-100 ADP7118 は正電源レールを提供し、必要な電源構成に応じて AVDD1／IOVDD 用に 5 V または 3.3 V の単電源あるいは両電 源を生成します。ADP7118 は、最大 20 V の入力電圧で動作で きます。 ADP7118 +3.3V: IOVDD ADM660 LDO –5V ADP7182 –2.5V: AVSS LDO 図 41. バイポーラ AD7172-4 電源レール 表 8. 推奨パワー・マネジメント・デバイス 製品 ADP7118 説明 ADP7182 −28 V、−200 mA、低ノイズ、リニア電圧レギュレータ ADM660 CMOS スイッチド・キャパシタ電圧コンバータ 20 V、200 mA、低ノイズ、CMOS LDO レギュレータ デジタル通信 AD7172-4 は、QSPI™、MICROWIRE、および DSP と互換性 のある 3 線式または 4 線式の SPI インターフェースを備えて います。このインターフェースは、SPI モード 3 で動作し、CS がロー・レベルに接続したままでも動作します。SPI モード 3 の場合、SCLK ピンはアイドル・ハイになり、SCLK の立ち下 りエッジは起動エッジ、立ち上がりエッジはサンプル・エッ ジになります。すなわち、データは立ち下りの起動エッジに 同期して出力され、立ち上がりのサンプル・エッジに同期し て入力されます。 DRIVE EDGE SAMPLE EDGE 12676-052 • 内部マルチプレクサを使用したアナログ入力チャンネルの 高速スキャニング GPIO からの自動制御と外部マルチプレクサを使用したア ナログ入力チャンネルの高速スキャニング チャンネル・スキャニング・アプリケーションまたはチャン ネルごとの ADC アプリケーションでの低速時の高分解能 チャンネルごとに 1 個の ADC: 高速で低遅延の出力により、 外部マイクロコントローラ、DSP、または FPGA でのアプ リケーション固有のフィルタリングが可能 +2.5V: AVDD1/AVDD2 LDO LDO AD7172-4 は、さまざまなアプリケーションで使用でき、高い 分解能と精度を提供できます。 これらのアプリケーションの例を 以下に示します。 • ADP7118 12676-101 デジタル IOVDD 電源のリニア電圧レギュレータは同様な機 能を備えており、内蔵デジタル・フィルタリング用に IOVDD ピン に入力された電圧を 1.8 V に調整します。シリアル・インター フェース信号は、常にピンの IOVDD 電源で動作します。つま り、IOVDD ピンに 3.3 V が入力されている場合、インターフェー ス・ロジック入出力はこのレベルで動作します。 図 42. SPI モード 3 SCLK のエッジ ADC のレジスタ・マップへのアクセス コミュニケーション・レジスタは、ADC 内のレジスタ・マッ プ全体へのアクセスを制御しています。このレジスタは 8 ビッ トの書込み専用レジスタです。パワーアップ時またはリセット 後に、デジタル・インターフェースは、デフォルトでコミュニ ケーション・レジスタへの書込み待ちの状態になります。した がって、すべての通信はコミュニケーション・レジスタへの書 込みによって開始されます。 コミュニケーション・レジスタへのデータ書込みによって、ど のレジスタにアクセスするか決定され、次の動作が書込みまた は読出しのどちらであるかも決定されます。RA ビット (レジ スタ 0x00 の ビット[5:0]) により、どのレジスタに対して読出 しまたは書込みが実行されるか決まります。 選択されたレジスタへの読出し動作または書込み動作が完了す ると、インターフェースはデフォルト状態、すなわち、コミュ ニケーション・レジスタに対する書込み動作待ちの状態に戻り ます。 図 40. 単電源リニア電圧レギュレータ Rev. 0 | 18/60 AD7172-4 データシート 図 43 と 図 44 に、レジスタへの書込み動作とレジスタからの 読出し動作を示します。8 ビット・コマンドをコミュニケー ション・レジスタに書き込んだ後に、そのレジスタのデータの 書込み／読出しを実行します。 8-BIT COMMAND フェースがデフォルト状態に設定され、すべてのシリアル・イン ターフェースが停止します。 構成概要 パワーオンまたはリセット後の AD7172-4 のデフォルト設定は、 次のとおりです。 8 BITS, 16 BITS, OR 24 BITS OF DATA CS • COMMAND DIN • DATA • 12676-053 SCLK 図 43. レジスタへの書込み (レジスタ・アドレスを含む 8 ビッ ト・コマンドを送信して 8 ビット、16 ビット、または 24 ビッ トのデータを書き込む。DIN のデータ長は選択されたレジスタ によって異なる) 8-BIT COMMAND 8 BITS, 16 BITS, OR 24 BITS OUTPUT CS DIN • • チャンネル構成。CH 0 はイネーブル、AIN0 は正入力とし て選択されており、 AIN1 は負入力として選択されている。 Setup0 が選択されている。 セットアップ構成。アナログ入力バッファとリファレンス 入力バッファはディスエーブル。REF± ピンはリファレン ス源として選択されている。 フィルタ構成。sinc5 + sinc1 フィルタが選択されており、 31.25 kSPS の最大出力データ・レートが選択されている。 ADC モード。連続変換モードと内部発振器はイネーブル。 インターフェース・モード。CRC、データ + ステータス 出力はディスエーブル。 いくつかの重要なレジスタ設定オプションのみを示しました。 このリストは一例であることに留意してください。レジスタの 詳細については、レジスタの詳細のセクションを参照してくだ さい。 図 45 に、 ADC 動作の設定を変更するときの推奨フローの概要を 示します。このフローは 3 つのブロックに分割されます。 • • • COMMAND DOUT/RDY DATA チャンネル構成 (図 45 のボックス A を参照) セットアップ構成 (図 45 のボックス B を参照) ADC モードとインターフェース・モードの構成 (図 45 の ボックス C を参照) SCLK 12676-054 チャンネル構成 図 44. レジスタからの読出し (レジスタ・アドレスを含む 8 ビッ ト・コマンドを送信して、8 ビット、16 ビット、または 24 ビットのデータを読み出す。DOUT／RDY のデータ長は選 択されたレジスタによって異なる) このデバイスが正常に通信しているか確認するには、ID レジ スタの読出しが推奨されます。ID レジスタは読出し専用のレ ジスタで、AD7172-4 の値 0x205X が格納されています。コミュ ニケーション・レジスタと ID レジスタの詳細については、表 9 と表 10 を参照してください。 AD7172-4 のリセット パワーアップ・サイクル後に電源が安定したら、デバイスをリ セットする必要があります。インターフェースの同期が失われ た場合も、デバイスをリセットする必要があります。DIN がハ イ・レベルで、少なくとも 64 シリアル・クロック・サイクル の書込み動作が実行されると、レジスタの内容を含むデバイス のすべての設定がリセットされ、ADC がデフォルト状態に戻 ります。代わりに、CS をデジタル・インターフェースと一緒 に使用し、CS をハイ・レベルに戻すと、デジタル・インター AD7172-4 は 8 個の独立したチャンネルと 8 個の独立したセッ トアップを備えています。あらゆるチャンネルで任意のアナロ グ入力ペアを選択でき、 あらゆるチャンネルで 8 個のセットアッ プのうち 1 つを自由に選択できるため、チャンネル構成に関す る完全な柔軟性が実現されます。また、各チャンネルに独自の 専用セットアップを適用できるため、差動入力およびシングル エンド入力を使用しているときにチャンネルごとの構成も可能 です。 チャンネル・レジスタ チャンネル・レジスタでは、9 個のアナログ入力ピン (AIN0 ～ AIN8) のうち、どのピンをチャンネルの正のアナログ入力 (AIN+) または負のアナログ入力 (AIN-) として使用するか選択します。 このレジスタには、チャンネルのイネーブル／ディスエーブル・ ビットや、このセットアップ・チャンネルで使用するセットアッ プ (8 個のセットアップのいずれか) を選択するためのセットアッ プ選択ビットも含まれています。 複数のチャンネルがイネーブルになっている状態で AD7172-4 が 動作している場合、チャンネル・シーケンサはチャンネル 0 か らチャンネル 7 までイネーブル・チャンネルを順番にスキャン します。チャンネルがディスエーブルの場合、この動作はシー ケンサによってスキップされます。チャンネル 0 のチャンネル・ レジスタの詳細を表 11 に示します。 Rev. 0 | 19/60 AD7172-4 A CHANNEL CONFIGURATION SELECT POSITIVE AND NEGATIVE INPUT FOR EACH ADC CHANNEL SELECT ONE OF 8 SETUPS FOR ADC CHANNEL B SETUP CONFIGURATION 8 POSSIBLE ADC SETUPS SELECT FILTER ORDER, OUTPUT DATA RATE, AND MORE C ADC MODE AND INTERFACE MODE CONFIGURATION SELECT ADC OPERATING MODE, CLOCK SOURCE, ENABLE CRC, DATA + STATUS, AND MORE 12676-044 データシート 図 45. 推奨する ADC 構成時のフロー 表 9. コミュニケーション・レジスタ Reg. 0x00 Name COMMS Bits [7:0] Bit 7 WEN Bit 6 R/W Bit 5 Bit 4 Bit 3 Bit 2 RA Bit 1 Bit 0 Reset 0x00 RW W Bits [15:8] [7:0] Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 ID[15:8] ID[7:0] Bit 2 Bit 1 Bit 0 Reset 0x205X RW R Bit 5 Bit 4 SETUP_SEL0 AINPOS0[2:0] Bit 3 Bit 1 Bit 0 AINPOS0[4:3] Reset 0x8001 RW RW 表 10. ID レジスタ Reg. 0x07 Name ID 表 11. チャンネル・レジスタ 0 Reg. 0x10 Name CH0 Bits [15:8] [7:0] Bit 7 CH_EN0 Bit 6 Rev. 0 | 20/60 Bit 2 Reserved AINNEG0 AD7172-4 データシート ADC セットアップ セットアップ構成レジスタ AD7172-4 には、8 個の独立したセットアップがあります。各 セットアップは以下の 4 つのレジスタで構成されています。 セットアップ構成レジスタにより、バイポーラ・モードやユニ ポーラ・モードを選択して ADC の出力コーディングを選択でき ます。バイポーラ・モードの場合、ADC は負の差動入力電圧に も対応し、出力コーディングはオフセット・バイナリになりま す。ユニポーラ・モードの場合、ADC は正の差動電圧のみに対 応し、コーディングはストレート・バイナリになります。どち らの場合も、入力電圧は AVDD1／AVSS 電源電圧以下にする必 要があります。これらのレジスタを使用してリファレンス源を 選択できます。REF+ ピンと REF− ピンの間に接続されたリファ レンス、 REF2+ ピンと REF2− ピン間に接続されたリファレンス、 または AVDD1 − AVSS 電圧を使用できます。 これらのレジスタを 使用して、アナログ入力バッファとリファレンス電圧入力バッ ファをイネーブルまたはディスエーブルにすることもできます。 • • • • セットアップ構成レジスタ フィルタ設定レジスタ ゲイン・レジスタ オフセット・レジスタ 例えば、Setup 0 は、セットアップ構成レジスタ 0、フィルタ設 定レジスタ 0、ゲイン・レジスタ 0、およびオフセット・レジ スタ 0 で構成されています。図 46 に、これらのレジスタのグ ループを示します。セットアップは、チャンネル・レジスタか ら選択できます (チャンネル構成のセクションを参照)。これに より、各チャンネルを 8 個の個別のセットアップのいずれかに 割り当てることができます。表 12 から フィルタ設定レジスタ 表 15 に、Setup 0 に関連する 4 つのレジスタを示しています。 Setup 1 から Setup 7 までは、Setup 0 と全く同じ構造です。 フィルタ設定レジスタは、ADC 変調器の出力で使用するデジタ ル・フィルタを選択します。フィルタの次数と出力データ・レー トは、これらのレジスタのビットをセットして選択します。詳細 については、デジタル・フィルタのセクションを参照してくださ い。 FILTER CONFIG REGISTERS SETUP CONFIG REGISTERS GAIN REGISTERS* OFFSET REGISTERS SETUPCON0 0x20 FILTCON0 0x28 GAIN0 0x38 OFFSET0 0x30 SETUPCON1 0x21 FILTCON1 0x29 GAIN1 0x39 OFFSET1 0x31 SETUPCON2 0x22 FILTCON2 0x2A GAIN2 0x3A OFFSET2 0x32 SETUPCON3 0x23 FILTCON3 0x2B GAIN3 0x3B OFFSET3 0x33 SETUPCON4 0x24 FILTCON4 0x2C GAIN4 0x3C OFFSET4 0x34 SETUPCON5 0x25 FILTCON5 0x2D GAIN5 0x3D OFFSET5 0x35 SETUPCON6 0x26 FILTCON6 0x2E GAIN6 0x3E OFFSET6 0x36 SETUPCON7 0x27 FILTCON7 0x2F GAIN7 0x3F SELECT DIGITAL FILTER TYPE AND OUTPUT DATA RATE ANALOG INPUT BUFFERS REFERENCE INPUT BUFFERS BURNOUT REFERENCE SOURCE 31.25kSPS TO 1.25SPS SINC5 + SINC1 SINC3 SINC3 MAP ENHANCED 50/60 GAIN CORRECTION OPTIONALLY PROGRAMMED PER SETUP AS REQUIRED (*FACTORY CALIBRATED) OFFSET7 0x37 OFFSET CORRECTION OPTIONALLY PROGRAMMED PER SETUP AS REQUIRED 12676-045 SELECT PERIPHERAL FUNCTIONS FOR ADC CHANNEL 図 46. ADC セットアップ・レジスタのグループ 表 12. セットアップ構成レジスタ 0 Reg. Name Bits Bit 7 0x20 SETUPCON0 [15:8] [7:0] Bit 6 Reserved Bit 5 BURNOUT_EN0 Reserved Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reset BI_UNIPOLAR REFBUF0+ REFBUF0− AINBUF0+ AINBUF0− 0x1000 0 REF_SEL0 Reserved RW RW 表 13. フィルタ設定レジスタ 0 Reg. Name Bits Bit 7 0x28 FILTCON0 [15:8] SINC3_MAP0 [7:0] Reserved Bit 6 Bit 5 Bit 4 Reserved ORDER0 Bit 3 Bit 2 ENHFILTEN 0 ODR0 Bit 1 Bit 0 ENHFILT0 Reset 0x0500 RW RW 表 14. ゲイン・レジスタ 0 Reg. Name 0x38 GAIN0 Bits [23:0] Bits[23:0] GAIN0[23:0] Reset RW 0x5XXXX RW 0 Bits[23:0] OFFSET0[23:0] Reset RW 0x800000 RW 表 15. オフセット・レジスタ 0 Reg. Name 0x30 OFFSET0 Bits [23:0] Rev. 0 | 21/60 AD7172-4 データシート ゲイン・レジスタ ADC モードとインターフェース・モードの構成 ゲイン・レジスタは、ADC のゲイン・キャリブレーション係 数を保持する 24 ビット・レジスタです。ゲイン・レジスタは リード／ライト・レジスタです。パワーオン時、これらのレジ スタには工場出荷時のキャリブレーション係数が格納されます。 従って、各デバイスは個別のデフォルト係数を持っています。 ユーザーがシステム・フルスケール・キャリブレーションを実 行した場合、 またはゲイン・レジスタに書き込みを行った場合、 デフォルト値は自動的に上書きされます。詳細については、動 作モードのセクションを参照してください。 ADC モード・レジスタとインターフェース・モード・レジス タは、AD7172-4 によって使用される ADC コア・ペリフェラル とデジタル・インターフェースのモードを設定します。 オフセット・レジスタ オフセット・レジスタは、ADC のオフセット・キャリブレー ション係数を保持します。オフセット・レジスタのパワーオン・ リセット値は、0x800000 です。オフセット・レジスタは 24 ビッ トのリード／ライト・レジスタです。ユーザーが内部キャリブ レーションまたはシステム・ゼロスケール・キャリブレーションを 実行した場合、あるいはオフセット・レジスタに書き込みを行っ た場合、パワーオン・リセット値は自動的に上書きされます。 ADC モード・レジスタ ADC モード・レジスタでは、主に ADC の変換モードを連続変 換モードまたはシングル変換モードに設定します。 また、 スタン バイ・モード、パワーダウン・モードの選択もできます。さら に、各種キャリブレーション・モードの選択も可能です。さら に、このレジスタにはクロック源の選択ビットも含まれていま す。リファレンスの選択ビットは、セットアップ構成レジスタ に含まれています (詳細については、ADC セットアップのセク ションを参照)。このレジスタの詳細を表 16 に示します。 インターフェース・モード・レジスタ インターフェース・モード・レジスタは、デジタル・インター フェースの動作を設定します。このレジスタにより、データワー ド長、CRC イネーブル、データとステータスの読出し、およ び連続読出しモードを制御できます。このレジスタの詳細を表 17 に示します。詳細については、デジタル・インターフェース のセクションを参照してください。 表 16. ADC モード・レジスタ Reg. 0x01 Name ADCMODE Bits [15:8] [7:0] Bit 7 Reserved Reserved Bit 6 HIDE_DELAY Bit 5 SING_CYC Mode Bit 4 Bit 3 Bit 2 Reserved CLOCKSEL Bit 1 Bit 0 Delay Reserved Reset 0x2000 RW RW Reset 0x0000 R W RW 表 17. インターフェース・モード・レジスタ Reg. 0x02 Name IFMODE Bits [15:8] [7:0] Bit 7 CONTREAD Bit 6 Reserved DATA_STA T Bit 5 REG_CHEC K Bit 4 Bit 3 Bit 2 Bit 1 ALT_SYNC IOSTRENGTH Reserved Reserved CRC_EN Reserved Rev. 0 | 22/60 Bit 0 DOUT_RESET WL16 AD7172-4 データシート 柔軟な構成 4 個の差動入力と隣接するアナログ入力を使用して、それらす べてを同じセットアップ、ゲイン補正、およびオフセット補正 レジスタで実行するには、AD7172-4 を実装するのが最も簡単 な方法です。この場合、以下の組み合わせの差動入力を使用し ます。AIN0／AIN1、AIN2／AIN3、AIN4／AIN5、および AIN6 ／AIN7。図 47 に黒色の文字で示しているレジスタは、このよ うな構成でプログラムする必要があります。灰色の文字で示さ れているレジスタは、この構成では設定不要です。 これら 4 個の完全差動入力を実装するためのもう一つの方法と して、使用可能な 8 つのセットアップの 4 つを使用する方法が あります。この方法を実行するのは、各差動入力で異なる速度 ／ノイズ要件があることや、各チャンネルで特定のオフセット またはゲイン補正が必要なことが理由です。図 48 では、各差 動入力が個別のセットアップを使用する方法や、各チャンネル の設定で柔軟性を最大限に発揮する方法について示します。 レジスタ・ブロック間において点線で示すように、ゲインおよ びオフセット・レジスタのプログラミングは、常にオプション です。 CHANNEL REGISTERS CH0 AIN1 CH1 AIN2 CH2 AIN3 CH3 AIN4 CH4 AIN5 AIN6 AIN7 CH5 CH6 CH7 FILTER CONFIG REGISTERS GAIN REGISTERS* OFFSET REGISTERS 0x38 OFFSET0 0x30 GAIN1 0x39 OFFSET1 0x31 GAIN2 0x3A OFFSET2 0x32 FILTCON3 0x2B GAIN3 0x3B OFFSET3 0x33 0x14 SETUPCON4 0x24 FILTCON4 0x2C GAIN4 0x3C OFFSET4 0x34 0x15 SETUPCON5 0x25 FILTCON5 0x2D GAIN5 0x3D OFFSET5 0x35 0x16 SETUPCON6 0x26 FILTCON6 0x2E GAIN6 0x3E OFFSET6 0x36 0x17 SETUPCON7 0x27 FILTCON7 0x2F GAIN7 0x3F OFFSET7 0x37 0x10 SETUPCON0 0x20 FILTCON0 0x28 GAIN0 0x11 SETUPCON1 0x21 FILTCON1 0x29 0x12 SETUPCON2 0x22 FILTCON2 0x2A 0x13 SETUPCON3 0x23 AIN8 SELECT ANALOG INPUT PARTS ENABLE THE CHANNEL SELECT SETUP 0 SELECT PERIPHERAL FUNCTIONS FOR ADC CHANNEL SELECT DIGITAL FILTER TYPE AND OUTPUT DATA RATE ANALOG INPUT BUFFERS REFERENCE INPUT BUFFERS BURNOUT REFERENCE SOURCE 31.25kSPS TO 1.25SPS SINC5 + SINC1 SINC3 GAIN CORRECTION OFFSET CORRECTION OPTIONALLY OPTIONALLY PROGRAMMED PROGRAMMED PER SETUP AS REQUIRED PER SETUP AS REQUIRED (*FACTORY CALIBRATED) 12676-046 AIN0 SETUP CONFIG REGISTERS SINC3 MAP ENHANCED 50/60 図 47. 4 個の完全差動入力すべてが 1 つのセットアップ (SETUPCON0、FILTCON0、GAIN0、OFFSET0) を使用 AIN0 CH0 AIN1 CH1 AIN2 CH2 AIN3 CH3 AIN4 CH4 AIN5 CH5 AIN6 AIN7 CH6 CH7 SETUP CONFIG REGISTERS FILTER CONFIG REGISTERS GAIN REGISTERS* OFFSET REGISTERS 0x10 SETUPCON0 0x20 FILTCON0 0x28 GAIN0 0x38 OFFSET0 0x30 0x11 SETUPCON1 0x21 FILTCON1 0x29 GAIN1 0x39 OFFSET1 0x31 0x12 SETUPCON2 0x22 FILTCON2 0x2A GAIN2 0x3A OFFSET2 0x32 0x13 SETUPCON3 0x23 FILTCON3 0x2B GAIN3 0x3B OFFSET3 0x33 0x14 SETUPCON4 0x24 FILTCON4 0x2C GAIN4 0x3C OFFSET4 0x34 0x15 SETUPCON5 0x25 FILTCON5 0x2D GAIN5 0x3D OFFSET5 0x35 0x16 SETUPCON6 0x26 FILTCON6 0x2E GAIN6 0x3E OFFSET6 0x36 0x17 SETUPCON7 0x27 FILTCON7 0x2F GAIN7 0x3F OFFSET7 0x37 AIN8 SELECT ANALOG INPUT PARTS ENABLE THE CHANNEL SELECT SETUP 0 SELECT PERIPHERAL FUNCTIONS FOR ADC CHANNEL SELECT DIGITAL FILTER TYPE AND OUTPUT DATA RATE ANALOG INPUT BUFFERS REFERENCE INPUT BUFFERS BURNOUT REFERENCE SOURCE 31.25kSPS TO 1.25SPS SINC5 + SINC1 SINC3 GAIN CORRECTION OFFSET CORRECTION OPTIONALLY OPTIONALLY PROGRAMMED PROGRAMMED PER SETUP AS REQUIRED PER SETUP AS REQUIRED (*FACTORY CALIBRATED) SINC3 MAP ENHANCED 50/60 図 48. 4 個の完全差動入力がチャンネルごとに 1 つのセットアップを使用 Rev. 0 | 23/60 12676-047 CHANNEL REGISTERS AD7172-4 データシート CHANNEL REGISTERS AIN0 CH0 AIN1 CH1 AIN2 CH2 AIN3 CH3 AIN4 CH4 AIN5 CH5 AIN6 CH6 AIN7 CH7 SETUP CONFIG REGISTERS ～ FILTCON4 レジスタを必要に応じてプログラムします。 GAIN0、 GAIN1、OFFSET0、OFFSET1 レジスタをプログラムして、オ プションのゲインおよびオフセット補正もセットアップごとに 適用できます。 図 49 に示している例では、CH0 ～ CH4 レジスタを使用してい ます。これらの各レジスタの MSB を設定すると、CH_EN0 ～ CH_EN4 ビットによりクロスポイント・マルチプレクサ経由で 5 つの組合わせがイネーブルになります。AD7172-4 の変換時 に、シーケンサは CH0 ～ CH4 の昇順で遷移した後、 CH0 に戻っ てこのシーケンスを繰り返します。 FILTER CONFIG REGISTERS GAIN REGISTERS* OFFSET REGISTERS 0x10 SETUPCON0 0x20 FILTCON0 0x28 GAIN0 0x38 OFFSET0 0x30 0x11 SETUPCON1 0x21 FILTCON1 0x29 GAIN1 0x39 OFFSET1 0x31 0x12 SETUPCON2 0x22 FILTCON2 0x2A GAIN2 0x3A OFFSET2 0x32 0x13 SETUPCON3 0x23 FILTCON3 0x2B GAIN3 0x3B OFFSET3 0x33 0x14 SETUPCON4 0x24 FILTCON4 0x2C GAIN4 0x3C OFFSET4 0x34 0x15 SETUPCON5 0x25 FILTCON5 0x2D GAIN5 0x3D OFFSET5 0x35 0x16 SETUPCON6 0x26 FILTCON6 0x2E GAIN6 0x3E OFFSET6 0x36 0x17 SETUPCON7 0x27 FILTCON7 0x2F GAIN7 0x3F OFFSET7 0x37 AIN8 SELECT ANALOG INPUT PARTS ENABLE THE CHANNEL SELECT SETUP 0 SELECT PERIPHERAL FUNCTIONS FOR ADC CHANNEL SELECT DIGITAL FILTER TYPE AND OUTPUT DATA RATE ANALOG INPUT BUFFERS REFERENCE INPUT BUFFERS BURNOUT REFERENCE SOURCE 31.25kSPS TO 1.25SPS SINC5 + SINC1 SINC3 GAIN CORRECTION OFFSET CORRECTION OPTIONALLY OPTIONALLY PROGRAMMED PROGRAMMED PER SETUP AS REQUIRED PER SETUP AS REQUIRED (*FACTORY CALIBRATED) SINC3 MAP ENHANCED 50/60 図 49. 複数の共有セットアップを使用して差動とシングルエンドを混在させる場合の構成 Rev. 0 | 24/60 12676-048 図 49 では、チャンネル・レジスタによってアナログ入力ピン とダウンストリーム側のセットアップ構成をどのように繋げて 行くか例を示しています。この例では、3 つの差動入力と 2 つ のシングルエンド入力が必要です。シングルエンド入力は、AIN4 ／AIN8 と AIN7／AIN8 の組み合わせです。差動入力ペアは、 AIN0／AIN1 と AIN2／AIN3 (両方とも Setup 0 を使用) 、およ び AIN5／AIN6 (Setup 2 を使用) です。2 つのシングルエンド入 力ペアは診断としてセットアップされ、この例では Setup 1 と Setup 4 という個別のセットアップを使用しています。5 つのセッ トアップを使用するように選択しているため、SETUPCON0 ～ SETUPCON4 レジスタを必要に応じてプログラムし、 FILTCON0 AD7172-4 データシート 回路説明 AVDD1 バッファ付きアナログ入力 AD7172-4 は、ADC の両方のアナログ入力に、真のレール to レールの内蔵された高精度ユニティ・ゲイン・バッファを装備 しています。このバッファは、わずか 5.5 nA (typ) の入力電流 で高い入力インピーダンスを提供するため、高インピーダンス 源をアナログ入力に直接接続できます。このバッファは、ADC コアのスイッチド・キャパシタ・サンプリング・ネットワークを 十分に駆動できます。さらに、バッファごとの消費電流は公称 0.38 mA と非常に小さいため、アナログ・フロントエンド回路を 簡略化できます。各アナログ入力バッファ・アンプは、完全に チョッピング方式で動作しています。これは、バッファのオフ セット誤差ドリフトと 1/f ノイズを最小限に抑えるためです。 ADC とバッファの組合わせの 1/f ノイズ・プロファイルを 図 50 に示します。 AIN0 AVSS AVDD1 +IN AIN1 Ø1 CS1 AVSS Ø2 AVDD1 Ø2 AIN2 CS2 AVSS AVDD1 –IN Ø1 AIN3 0 AVSS AVDD1 AIN4 AVSS –100 図 51. 簡略化されたアナログ入力回路 CS1 と CS2 コンデンサは、それぞれピコ・ファラッド (pF) オー ダーの容量を持っています。このコンデンサの容量値は、サン プリング・コンデンサと寄生容量からなっています。 –150 –200 完全差動入力 1 10 100 FREQUENCY (Hz) 1k 10k 12676-255 –250 0.1 12676-056 AMPLITUDE (dB) –50 図 50. 短絡入力の高速フーリエ変換 (FFT) 、アナログ入力バッ ファはイネーブル このデバイスのアナログ入力バッファは、他の多くのディスク リート・アンプとは異なり、レール電圧に近い電圧が入力され ても、直線性が低下することはありません。 AVDD1 と AVSS レー ル電圧、またはその電圧近くでアナログ入力バッファが動作す ると、入力電流が増加します。温度が高くなると、入力電流の 増加が顕著になります。図 37 と図 38 に、さまざまな条件の入 力電流を示します。アナログ入力バッファがディスエーブルの 場合、AD7172-4 への平均入力電流は、差動入力電圧によって 6 µA/V の割合で直線的に変化します。 クロスポイント・マルチプレクサ 9 つのアナログ入力ピンAIN0 ～ AIN8 があります。 これらのピン は、それぞれ内部のクロスポイント・マルチプレクサに接続さ れています。クロスポイント・マルチプレクサは、これらの入 力端子をイネーブルにして、シングルエンド、または完全差動 の入力ペアを構成します。AD7172-4 は、最大 8 つのアクティブ・ チャンネルを持つことができます。 1 つ以上のチャンネルがイネー ブルになっているとき、イネーブルになっている番号が小さい チャンネルから、同じくイネーブルになっている番号の大きい チャンネルへ、自動的に切り替えが行われます。マルチプレク サの出力は、真のレール to レール・バッファの内部入力に接続 されます。これらのバッファをバイパスして、マルチプレクサ の出力を ADC のスイッチド・キャパシタ入力に直接接続できま す。簡略化されたアナログ入力回路を図 51 に示します。 AIN0 ～ AIN8 のアナログ入力はクロスポイント・マルチプレ クサに接続されているため、信号のあらゆる組合わせでアナロ グ入力ペアを構成できます。これにより、4 個の完全差動入力 または 8 個のシングルエンド入力を選択できます。 4 つの完全差動入力経路を AD7172-4 に接続する場合は、AIN2／ AIN3 など、差動入力ペアに隣接するアナログ入力を使用する ことを推奨します。このデバイスの AIN0／AIN1 及び AIN2／ AIN3 ピンが、差動入力ペアとして使用するのに適したピン配 置になっているからです。すべてのアナログ入力を AVSS へデ カップリングします。 シングルエンド入力 8 個の異なるシングルエンド・アナログ入力を測定することも できます。この場合、各アナログ入力は、測定対象のシングル エンド入力と設定済みのアナログ入力コモン・ピンの間の差異 として変換されます。クロスポイント・マルチプレクサがある ため、どのアナログ入力ピンでも、コモン・ピンとして設定で きます。例えば、AIN4 ピンを AVSS に接続し、クロスポイン ト ・ マル チプ レク サの 設定 時に こ の入 力を 選択 しま す 。 AD7172-4 をシングルエンド入力で使用した場合、INL が低下 します。 Rev. 0 | 25/60 AD7172-4 データシート AD7172-4 リファレンス ADR445、ADR444、および ADR441 などの標準的な低ノイズ、 低ドリフト電圧リファレンスを使用することをお勧めします。 図 52 に示しているように、AD7172-4 のリファレンス・ピンに リファレンスを接続します。AVSS へのリファレンスの出力を デカップリングします。図 52 では、安定化のために、ADR441 の出力に 0.1 μF のコンデンサを接続してデカップリングしてい ます。また、この出力には 4.7 μF のコンデンサが接続されてい ますが、このコンデンサは REF+ 入力における ADC によるダ イナミックな電荷変動に対する、 電荷供給源として機能します。 このコンデンサは、REF+ ピンと REF− ピンのできるだけ近く に配置してください。REF− ピンは、AVSS の電位に直接接続 してください。 AD7172-4 では、デバイスの REF± ピンまたは REF2± ピンにリ ファレンスを供給することも、AVDD1 – AVSS 電圧を使用する こともできます。アナログ入力端子に対して使用したいリファ レンス電源を選択するには、セットアップ構成レジスタ内の REF_SELx ビット (ビット[5:4]) を設定してください。セットアッ プ構成レジスタ 0 の構造を表 18 に示します。AD7172-4 は、 パワーアップ時にデフォルトで REF+ および REF− リファレン ス入力 (REF+、REF−) を使用します。 AD7172-4 3V TO 18V ADR4412 2.5V VREF 0.1µF 1 0.1µF 4.7µF 1 1 32 REF+ 31 REF– 0.1µF 1 1 1ALL DECOUPLING IS TO AVSS. 2ANY OF THE ADR44x FAMILY OF 12676-159 REFERENCES CAN BE USED. THE ADR441 ENABLES REUSE OF THE 3.3V ANALOG SUPPLY NEEDED FOR AVDD1 TO POWER THE REFERENCE VIN. 図 52. ADR441、AD7172-4 REF± ピンへの接続 表 18. セットアップ構成 0 レジスタ Reg. Name Bits 0x20 SETUPCON0 [15:8] [7:0] Bit 7 Bit 6 Reserved BURNOUT_EN0 Reserved Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reset BI_UNIPOLAR 0 REF_SEL0 REFBUF0+ REFBUF0− AINBUF0+ AINBUF0− 0x1000 R W RW Reset 0x2000 RW RW Reserved 表 19. ADC モード・レジスタ Reg. 0x01 Name ADCMODE Bits [15:8] [7:0] Bit 7 Reserved Reserved Bit 6 HIDE_DELAY Bit 5 SING_CYC Mode Bit 4 Rev. 0 | 26/60 Bit 3 Bit 2 Reserved CLOCKSEL Bit 1 Bit 0 Delay Reserved AD7172-4 データシート バッファされたリファレンス入力 外部水晶発振子 AD7172-4 は、ADC の両方のリファレンス入力に、真のレール to レールの内蔵型高精度ユニティ・ゲイン・バッファを装備し ています。このバッファによって高い入力インピーダンスが実 現され、高い出力インピーダンスを持つ信号源をリファレンス 入力に直接接続できます。内蔵リファレンス・バッファは、内 部のスイッチド・キャパシタ・サンプリング・ネットワークを 十分に駆動できます。さらに、バッファごとの消費電流は公称 0.38 mA と非常に小さいため、リファレンス回路を簡略化でき ます。各リファレンス入力バッファ・アンプは、完全にチョッ ピング方式で動作しています。これは、オフセット誤差ドリフ トと 1/f ノイズを最小限に抑えるためです。 ADR445、 ADR444、 または ADR441 などのリファレンスを使用する場合、これら のバッファは必要ありません。これは、適切にデカップリング した場合、これらのリファレンスはリファレンス入力を直接駆 動できるためです。 高精度で低ジッタのクロック源が必要な場合は、AD7172-4 で 外部水晶発振器を使用してマスター・クロックを生成できます。 水晶発振子は、XTAL1 と XTAL2／CLKIO ピンとの間に接続し ます。推奨される水晶発振器は FA-20H です。これはエプソン -トヨコム製の 16 MHz、10 ppm、9 pF の水晶発振器で、表面実 装パッケージが採用されています。図 53 に示しているように、 水晶発振器と XTAL1 ピンおよび XTAL2／CLKIO ピンの間に 2 つのコンデンサ (CX 1 と CX 2) を取り付けます。これらのコン デンサにより、回路を調整できます。これらのコンデンサは、 DGND ピンに接続してください。2 つのコンデンサの容量は、 水晶発振子および XTAL1 ピン、XTAL2／CLKIO ピンを接続し ているパターンの長さとそのパターンによって形成される静電 容量に依存します。このため、これらコンデンサの容量は、PCB のレイアウトと採用した水晶発振器によって異なります。 AD7172-4 クロック源 CX1 AD7172-4 は、2 MHz の公称マスター・クロックを使用します。 AD7172-4 は、次の 3 つのいずれかのクロック源からサンプリン グ・クロックを得ることができます。 XTAL2/CLKIO 10 • • 1DECOUPLE TO DGND. • このデータシートに記載されている出力データ・レートは、す べてこの 2 MHz のマスター・クロック・レートを基にして作 られています。外部クロック源などから得られる低いクロック 周波数を使用すると、記載されているデータ・レートが比例的 に変化します。指定された出力データ・レートを実現し、特に 50 Hz と 60 Hz の影響を除去するには、2 MHz のクロックを使 用してください。マスター・クロック源は、ADC モード・レ ジスタの CLOCKSEL ビット (ビット[3:2]) をセットして選択し ます (表 19 を参照)。デフォルトでは、AD7172-4 はパワーアッ プおよびリセット時に内部発振器で動作します。低い出力デー タ・レートの場合、SINC3_MAPx ビットを使用して、出力デー タ・レートを微調整することも可能です。詳細については、 Sinc3 フィルタのセクションを参照してください。 CX2 1 12676-160 内部発振器 外部水晶発振器 (2 MHz クロックを設定するように内部で 自動的に分周される 16 MHｚ の水晶発振器を使用) 外部クロック源 1 XTAL1 9 図 53. 外部水晶発振器の接続 SCLK 周波数、IOVDD 電圧、水晶発振器の回路レイアウト、 および使用する水晶発振器によっては、外部水晶発振器回路は SCLK エッジの影響を受けやすくなることがあります。水晶発 振回路の起動時、SLCK エッジによって引き起こされる妨害に よって、水晶発振回路にダブル・エッジが入力される可能性が あります。その結果、水晶発振器の出力電圧が十分に高くなっ て、SCLK エッジからの干渉がダブル・クロッキングを引き起 こさなくなるまで、不正で無効な変換が行われます。スタート アップ後、SCLK を与える前に、水晶発振回路の出力レベルが 十分高い値になるようにしておけば、このダブル・クロッキン グを避けることができます。 水晶発振器回路の性質により、最終的な PCB レイアウトと水 晶発振器を使用して、要求される条件下で回路の実証テストを 行って、正常に動作することを確認することをお勧めします。 内部発振器 外部クロック 内部発振器は 16 MHz で動作し、変調器用に内部で 2 MHz に 分周され、ADC のマスター・クロックとして使用できます。 AD7172-4 のデフォルトのクロック源は内部発振器で、その精 度は −2.6% ～ +2.5% に仕様規定されています。 AD7172-4 は、外部から供給されるクロックを使用することも できます。このような構成を必要とするシステムの場合、外部 クロックを XTAL2／CLKIO ピンに接続してください。この構 成では、XTAL2／CLKIO ピンは外部からのクロックを受け入 れて、変調器に送ります。このロジック・レベルは、IOVDD ピン に入力される電圧によって決まります。 オプションで、この内部発振器の信号を XTAL2／CLKIO ピン から出力させることもできます。クロック出力は、IOVDD の ロジック・レベルで動作します。このオプションは、出力ドラ イバによって生じる外乱により、 AD7172-4 の DC 特性に影響を 与える可能性があります。DC 特性に与える影響の大きさは、 IOVDD 電源の質に依存します。IOVDD 電圧が高いほど、ドラ イバからのロジック出力の電圧振幅が大きくなり、DC 特性に 与える影響がより深刻になります。高い IOVDD レベルで IOSTRENGTH ビットをセットした場合、影響はさらに大きく なります (詳細については、表 29 を参照)。 Rev. 0 | 27/60 AD7172-4 データシート デジタル・フィルタ AD7172-4 は、3 つの柔軟なフィルタ・オプションを備えてお り、ノイズ、セトリング時間、および除去を最適化できます。 Sinc5 + Sinc1 フィルタ Sinc3 フィルタ 強化された 50 Hz／60 Hz 除去フィルタ 50Hz AND 60Hz POSTFILTER tSETTLE = 3/Output Data Rate 図 54. デジタル・フィルタ・ブロック図 図 56 に、Sinc3 フィルタの周波数領域のフィルタ応答を示し ます。Sinc3 フィルタは、広い周波数にわたって良好なロール オフ特性を示し、ノッチ周波数帯域の除去に適した、広いノッ チ幅を備えています。 0 フィルタと出力データ・レートは、選択されたセットアップに 対してフィルタ構成レジスタの適切なビットをセットすること で構成されます。各チャンネルには、異なるセットアップを使 用できます。従って、異なるフィルタと出力データ・レートを 使用できます。詳細については、 レジスタの詳細のセクションを 参照してください。 SINC5 + SINC1 フィルタ Sinc5 + Sinc1 フィルタは、マルチプレクス・アプリケーションを 対象としており、2.6 kSPS 以下の出力データ・レートでシング ル・サイクル・セトリングを実現します。Sinc5 ブロックの出 力は 31.25 kSPS の最大レートで固定されており、Sinc1 ブロッ クの出力データ・レートを変更して最終 ADC 出力データ・レー トを制御できます。図 55 に、50 SPS 出力データ・レートでの Sinc5 + Sinc1 フィルタの周波数領域応答を示します。Sinc5 + Sinc1 フィルタは、広い周波数にわたって緩やかなロールオフ 特性を示し、狭いノッチを備えています。 0 –20 –40 –60 –10 –20 –30 –60 –70 –80 –90 –100 –110 –120 0 50 Sinc3 フィルタの出力データ・レート、対応するセトリング時 間および rms ノイズを表 22 と表 23 に示します。フィルタ設 定レジスタの SINC3_MAPx ビットをセットして、Sinc3 フィル タの出力データ・レートを微調整できます。このビットを変更 すると、このフィルタ設定レジスタから反映された値で、Sinc3 フィルタのデシメーション・レートが直接変更されます。他の オプションはすべて消去されます。シングル・チャンネルのデー タ・レートは、下記の式で計算できます。 150 12676-059 100 FREQUENCY (Hz) f MOD 32 × FILTCONx[14:0] ここで、 fMOD は、変調器のレート (MCLK/2) で、1 MHz です。 FILTCONx[14:0] は、MSB を除いたフィルタ設定レジスタの内 容です。 –100 50 150 図 56. Sinc3 フィルタ応答 Output Data Rate = 0 100 FREQUENCY (Hz) –80 –120 –40 –50 12676-060 SINC1 SINC3 FILTER GAIN (dB) Sinc3 フィルタは、低い出力データ・レートにおいて、最良の シングルチャンネル・ノイズ特性を実現しています。 このため、 このフィルタはシングル・チャンネル・アプリケーションに最 適です。Sinc3 フィルタのセトリング時間は、常に以下の式と 等しくなります。 FILTER GAIN (dB) SINC5 12676-058 • • • SINC3 フィルタ 例 え ば 、FILTCONx[14:0] ビ ッ ト の 値 を 625 に 設 定 し 、 SINC3_MAPx をイネーブルにすれば、出力データ・レートと して 50 SPS が得られます。 図 55. 出力データ・レート 50 SPS における Sinc5 + Sinc1 フィルタの応答 Sinc5 + Sinc1 フィルタの出力データ・レート、対応するセトリン グ時間および rms ノイズを表 20 と表 21 に示します。 Rev. 0 | 28/60 AD7172-4 データシート AD7172-4 は、ADC モード・レジスタの SING_CYC ビットを セットして、完全にセトリングされたデータのみが出力され、 ADC が効果的にシングル・サイクル・セトリング・モードに なるように設定できます。このモードは、選択された出力デー タ・レートにおける ADC のセトリング時間に等しくなるよう に出力データ・レートを下げて、シングル・サイクルでのセト リングを実現しています。このビットは、Sinc5 + Sinc1 フィル タを使用しており、出力データ・レートが 2.6 kSPS 未満の場 合は無視されます。 図 57 に、シングル・サイクル・セトリング・モードがディス エーブルで、Sinc3 フィルタを選択した場合のアナログ入力の ステップを示します。アナログ入力のステップ波形が変わって も、出力が最終セトリング値に到達するには最低でも 3 サイク ル必要です。 図 58 に、シングル・サイクル・セトリングをイネーブルにし た場合の、アナログ入力のステップを示します。出力が完全に セトリングするには、シングル・サイクルで済みます。RDY 信 号によって示される出力データ・レートは、選択した出力デー タ・レートのフィルタのセトリング時間と同じになるように低 減されます。 ANALOG INPUT FULLY SETTLED ADC OUTPUT 12676-062 シングル・サイクル・セトリング tSETTLE 図 58. シングル・サイクル・セトリングありでのステップ入力 ANALOG INPUT 12676-061 FULLY SETTLED ADC OUTPUT 1/ODR 図 57. シングル・サイクル・セトリングなしでのステップ入力 表 20. 出力データ・レート、セトリング時間、およびノイズ - Sinc5 + Sinc1 フィルタ使用、入力バッファはディスエーブル Default Output Data Rate (SPS); SING_CYC = 0 and Single Channel Enabled 1 31,250 15,625 10,417 5208 2597 1007 503.8 381 200.3 100.2 59.52 49.68 20.01 16.63 10 5 2.5 1.25 Output Data Rate (SPS／Channel); SING_CYC = 1 or with Multiple Channels Enabled1 6211 5181 4444 3115 2597 1007 503.8 381 200.3 100.2 59.52 49.68 20.01 16.63 10 5 2.5 1.25 Settling Time1 161 µs 193 µs 225 µs 321 µs 385 µs 993 µs 1.99 ms 2.63 ms 4.99 ms 9.99 ms 16.8 ms 20.13 ms 49.98 ms 60.13 ms 100 ms 200 ms 400 ms 800 ms Notch Frequency (Hz) 31,250 15,625 10,417 5208 3906 1157 539 401 206 102 59.98 50 20 16.67 10 5 2.5 1.25 Noise (µV rms) 8.2 7.0 6.0 4.5 3.9 2.2 1.5 1.3 0.88 0.64 0.48 0.47 0.27 0.25 0.2 0.14 0.091 0.088 1 Effective Resolution with 5 V Reference (Bits) 20.2 20.4 20.7 21.1 21.3 22.2 22.6 22.9 23.3 23.8 24 24 24 24 24 24 24 24 Noise (µV p-p) 2 66 52 45 33 29 15 10 9.1 6.1 4.2 3.2 3.1 1.7 1.6 1.1 0.75 0.32 0.32 Peak-to-Peak Resolution with 5 V Reference (Bits) 17.2 17.5 17.8 18.2 18.4 19.3 19.9 20.1 20.6 21.2 21.6 21.6 22.4 22.6 23.1 24 24 24 セトリング時間は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映しています。チャンネ ル・スイッチング・レート = 1 ÷ セトリング時間 2 1000 サンプル Rev. 0 | 29/60 AD7172-4 データシート 表 21. 出力データ・レート、セトリング時間、およびノイズ - Sinc5 + Sinc1 フィルタ使用、入力バッファはイネーブル Default Output Data Rate (SPS); SING_CYC = 0 and Single Channel Enabled 1 31,250 15,625 10,417 5208 2597 1007 503.8 381 200.3 100.2 59.52 49.68 20.01 16.63 10 5 2.5 1.25 Output Data Rate (SPS／Channel); SING_CYC = 1 or with Multiple Channels Enabled1 6211 5181 4444 3115 2597 1007 503.8 381 200.3 100.2 59.52 49.68 20.01 16.63 10 5 2.5 1.25 Settling Time1 161 µs 193 µs 225 µs 321 µs 385 µs 993 µs 1.99 ms 2.63 ms 4.99 ms 9.99 ms 16.8 ms 20.13 ms 49.98 ms 60.13 ms 100 ms 200 ms 400 ms 800 ms Notch Frequency (Hz) 31,250 15,625 10,417 5208 3906 1157 539 401 206 102 59.98 50 20 16.67 10 5 2.5 1.25 Noise (µV rms) 9.5 8.2 7.1 5.3 4.7 2.6 1.8 1.6 1.1 0.75 0.62 0.53 0.32 0.32 0.25 0.18 0.11 0.089 1 Effective Resolution with 5 V Reference (Bits) 20 20.2 20.4 20.9 21 21.9 22.4 22.6 23.1 23.6 24 24 24 24 24 24 24 24 Noise (µV p-p) 2 74 63 53 39 29 16 12 11 7.5 5.1 3.6 3.3 1.8 1.7 1.2 0.83 0.35 0.35 Peak-to-Peak Resolution with 5 V Reference (Bits) 17 17.3 17.5 18 18.4 19.3 19.7 19.8 20.3 21 21.4 21.5 22.4 22.5 23 23.5 24 24 セトリング時間は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映しています。チャンネ ル・スイッチング・レート = 1 ÷ セトリング時間 2 1000 サンプル Rev. 0 | 30/60 AD7172-4 データシート 表 22. 出力データ・レート、セトリング時間、およびノイズ - Sinc3 フィルタ使用、入力バッファはディスエーブル Default Output Data Rate (SPS); SING_CYC = 0 and Single Channel Enabled 1 31,250 15,625 10,417 5,208 2,604 1,008 504 400.6 200.3 100.2 59.98 50 20.01 16.67 10 5 2.5 1.25 Output Data Rate (SPS／Channel); SING_CYC = 1 or with Multiple Channels Enabled1 10,309 5,181 3,460 1,733 867.3 335.9 167.98 133.5 66.67 33.39 19.99 16.67 6.67 5.56 3.33 1.67 0.83 0.42 Settling Time1 97 µs 193 µs 289 µs 577 µs 1.15 ms 2.98 ms 5.95 ms 7.49 ms 14.98 ms 29.95 ms 50.02 ms 60 ms 149.95 ms 180 ms 300 ms 600 ms 1.2 sec 2.4 sec Notch Frequency (Hz) 31,250 15,625 10,417 5,208 2,604 1,008 504 400.6 200.3 100.2 59.98 50 20.01 16.67 10 5 2.5 1.25 Noise (µV rms) 211 27.2 7.9 3.7 2.5 1.6 1.1 0.99 0.68 0.47 0.38 0.35 0.21 0.21 0.18 0.18 0.16 0.054 Effective Resolution with 5 V Reference (Bits) 15.5 18.5 20.3 21.4 21.9 22.6 23.1 23.3 23.7 24 24 24 24 24 24 24 24 24 Noise (µV p-p) 2 1600 205 57 27 17 11 7.5 6.7 4.6 3.1 2.5 2.3 1.2 1.1 0.83 0.56 0.41 0.27 Peak-to-Peak Resolution with 5 V Reference (Bits) 12.5 15.6 17.4 18.5 19.2 19.8 20.3 20.5 21 21.6 21.9 22 23 23.1 23.5 24 24 24 1 セトリング時間は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映しています。チャンネ ル・スイッチング・レート = 1 ÷ セトリング時間 2 1000 サンプル 表 23. 出力データ・レート、セトリング時間、およびノイズ - Sinc3 フィルタ使用、入力バッファはイネーブル Default Output Data Rate (SPS); SING_CYC = 0 and Single Channel Enabled 1 31,250 15,625 10,417 5,208 2,604 1,008 504 400.6 200.3 100.2 59.98 50 20.01 16.67 10 5 2.5 Output Data Rate (SPS／Channel); SING_CYC = 1 or with Multiple Channels Enabled1 10,309 5,181 3,460 1,733 867.3 335.9 167.98 133.5 66.67 33.39 19.99 16.67 6.67 5.56 3.33 1.67 0.83 1.25 0.42 Settling Time1 97 µs 193 µs 289 µs 577 µs 1.15 ms 2.98 ms 5.95 ms 7.49 ms 14.98 ms 29.95 ms 50.02 ms 60 ms 149.95 ms 180 ms 300 ms 600 ms 1.2 sec Notch Frequency (Hz) 31,250 15,625 10,417 5,208 2,604 1,008 504 400.6 200.3 100.2 59.98 50 20.01 16.67 10 5 2.5 2.4 sec 1.25 Noise (µV rms) 212 27.7 8.5 4.3 3.0 1.8 1.3 1.2 0.82 0.57 0.45 0.44 0.26 0.24 0.19 0.12 0.098 Effective Resolution with 5 V Reference (Bits) 15.5 18.5 20.2 21.2 21.7 22.4 22.9 23 23.5 24 24 24 24 24 24 24 24 Noise (µV p-p) 2 1600 210 63 28 20 13 8.9 8.2 5.6 3.8 2.8 2.5 1.3 1.2 0.91 0.62 0.45 Peak-to-Peak Resolution with 5 V Reference (Bits) 12.5 15.5 17.3 18.4 19 19.6 20.1 20.2 20.8 21.3 21.8 22 22.9 23 23.4 24 24 0.073 24 0.29 24 1 セトリング時間は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映しています。チャンネ ル・スイッチング・レート = 1 ÷ セトリング時間 2 1000 サンプル Rev. 0 | 31/60 AD7172-4 データシート 強化された 50 HZ／60 HZ 除去フィルタ 強化されたフィルタは 50Hz と 60 Hz を同時に除去することが でき、セトリング・タイムと除去比のトレード・オフが可能で す。これらのフィルタは、27.27 SPS まで動作可能で、50 Hz ± 1 Hz と 60 Hz ± 1 Hz における干渉信号を最大 90 dB で除去でき ます。これらのフィルタは、 Sinc5 + Sinc1 フィルタの出力を ポスト・フィルタすることで動作します。このため、この強化 されたフィルタの定格セトリング時間とノイズ性能を達成する には、 Sinc5 + Sinc1 フィルタを必ず選択してください。表 24 に、 出力データ・レート、対応するセトリング・タイム、除去、お よび rms ノイズを示します。図 59 ～図 66 に、強化されたフィ ルタの応答の周波数領域プロットを示します。 表 24. 出力データ・レート、ノイズ、セトリング時間、および除去特性 - 強化されたフィルタ使用 Output Data Rate (SPS) 27.27 25 20 16.667 Simultaneous Rejection of 50 Hz ± 1 Hz and 60 Hz ± 1 Hz (dB) 1 47 62 85 90 Noise (µV rms) 0.45 0.44 0.41 0.417 Peak-to-Peak Resolution (Bits) 21.4 21.4 21.7 21.7 Comments See Figure 59 and Figure 62 See Figure 60 and Figure 63 See Figure 61 and Figure 64 See Figure 65 and Figure 66 0 0 –10 –10 –20 –20 –30 –30 FILTER GAIN (dB) –40 –50 –60 –70 –80 –40 –50 –60 –70 –100 0 100 200 300 400 500 600 FREQUENCY (Hz) 12676-063 –90 –100 0 100 200 300 400 500 600 FREQUENCY (Hz) 図 59. 27.27 SPS ODR、36.67 ms セトリング時間 12676-067 –80 –90 図 61. 20 SPS ODR、50 ms セトリング時間 0 –10 –10 –20 –20 –30 –30 FILTER GAIN (dB) 0 –40 –50 –60 –70 –80 –40 –50 –60 –70 –80 –90 –100 40 0 100 200 300 400 500 FREQUENCY (Hz) 600 12676-065 –90 –100 45 50 55 60 65 70 FREQUENCY (Hz) 図 60. 25 SPS ODR、40 ms セトリング時間 図 62. 27.27 SPS ODR、36.67 ms セトリング時間 (40 Hz ～ 70 Hz) Rev. 0 | 32/60 12468-064 FILTER GAIN (dB) マスター・クロック = 2.00 MHz FILTER GAIN (dB) 1 Settling Time (ms) 36.67 40.0 50.0 60.0 AD7172-4 0 –10 –20 –20 –30 –30 –40 –50 –60 –70 –50 –60 –70 –80 –80 –90 –90 45 50 55 60 65 70 FREQUENCY (Hz) –100 0 100 200 300 400 500 600 FREQUENCY (Hz) 図 63. 25 SPS ODR、40 ms セトリング時間 (40 Hz ～ 70 Hz) 図 65. 16.667 SPS ODR、60 ms セトリング時間 0 –10 –10 –20 –20 –30 –30 FILTER GAIN (dB) 0 –40 –50 –60 –70 –80 –40 –50 –60 –70 –80 –90 –100 40 –100 40 45 50 55 FREQUENCY (Hz) 60 65 70 12676-068 –90 45 50 55 60 65 FREQUENCY (Hz) 図 64. 20 SPS ODR、50 ms セトリング時間 (40 Hz ～ 70 Hz) Rev. 0 | 33/60 図 66. 16.667 SPS ODR、60 ms セトリング時間 (40 Hz ～ 70 Hz) 70 12676-070 –100 40 FILTER GAIN (dB) –40 12676-069 FILTER GAIN (dB) 0 –10 12676-066 FILTER GAIN (dB) データシート AD7172-4 データシート 動作モード AD7172-4 は、ADC モード・レジスタとインターフェース・モー ド・レジスタで設定可能な、数種類の動作モードを備えていま す (表 28 および表 29 を参照)。これらのモードは次のとおりで す。これらについては、後続のセクションで説明します。 ハイ・レベルに移行します。このレジスタの内容は、必要に応 じて何回も読み出すことが可能です。ただし、次の変換の完了 時に、データ・レジスタへのアクセスを防止する必要がありま す。そうしないと、新しい変換ワードが失われます。 • • • • • • 複数のチャンネルがイネーブルになると、ADC はイネーブル 状態にあるチャンネルを自動的にスキャンし、各チャンネルの データ変換を実行します。全チャンネルの変換が完了すると、 最初のチャンネルに戻って、シーケンスが再度開始されます。 チャンネルのデータ変換は、最も番号の小さいチャンネルから、 最も番号の大きいチャンネルへ順番に行われます。データ・レ ジスタは、各変換が可能な状態になると、直ちに更新されます。 RDY 出力は、新しい変換結果が得られるたびに、ロー・レベ ルに移行します。ADC がイネーブル状態にある次のチャンネ ルを変換している間に、変換結果を読み出してください。 連続変換モード 連続読出しモード シングル変換モード スタンバイ・モード パワーダウン・モード 3 種類のキャリブレーション・モード 連続変換モード 連続変換モードは、パワーアップ時のデフォルト・モードです。 AD7172-4 は連続的に変換を実行し、変換が完了するたびに、 ステータス・レジスタの RDY ビットがロー・レベルに移行し ます。CS がロー・レベルの場合、変換が完了すると、RDY 出 力もロー・レベルに移行します。変換結果を読み出すには、コ ミュニケーション・レジスタに書込みを行って、 次の動作がデー タ・レジスタからの読出しであることを示します。データ・レ ジスタからデータワードを読み出すと、 DOUT／RDY ピンが インターフェース・モード・レジスタの DATA_STAT ビットが 1 に設定されている場合、 データ・レジスタを読み出す度に、 変換されたデータがステータス・レジスタの内容に付加されて 一緒に出力されます。ステータス・レジスタには、変換を実行 したチャンネルの情報が表示されます。 CS DOUT/RDY 0x44 0x44 DATA DATA 12676-071 DIN SCLK 図 67. 連続変換モード Rev. 0 | 34/60 AD7172-4 データシート 連続読出しモード 連続読出しモードをイネーブルにするには、インターフェース・ モード・レジスタの CONTREAD ビットを設定します。このビッ トがセットされると、使用可能なシリアル・インターフェース の機能は、データ・レジスタからのデータの読出しのみになり ます。連続読出しモードを終了するには、RDY 出力がロー・ レベルになっているときに ADC データ・レジスタのダミー読 出しコマンド (0x44) を発行します。あるいは、CS = 0 かつ DIN = 1 のとき、64 個 の SCLK を送信して、ソフトウエア・リセッ トを実行してください。この動作で、ADC とすべてのレジス タの内容がリセットされます。これらは、インターフェースが 連続読出しモードになった後、認識できる唯一のコマンドです。 したがって、命令がデバイスに書き込まれるまで、連続読出し モードでは DIN をロー・レベルに維持しておく必要がありま す。 連続読出しモードでは、ADC データを読み出す前にコミュニ ケーション・レジスタに書き込む必要はありません。RDY 出 力がロー・レベルに移行した後に、必要な数の SCLK を適用し RDY て変換が終了したことを示します。変換結果を読み出すと、 出力はハイ・レベルに戻り、次の変換結果が得られるまでハイ・ レベルを維持します。このモードでは、一度の変換で 1 回しか データを読み出すことができません。次の変換が完了する前に、 必ずデータワードを読み出してください。次の変換が完了する 前に変換結果を読み出さなかった場合、またはデータワードを 読み出すのに十分なシリアル・クロックが AD7172-4 に適用さ れていない場合は、次の変換の完了直前にシリアル出力レジス タがリセットされ、新しい変換結果が出力シリアル・レジスタ に格納されます。連続読出しモードを使用するには、ADC を 連続変換モードに設定する必要があります。 複数の ADC チャンネルがイネーブルで、インターフェース・ モード・レジスタの DATA_ STAT ビットがセットされている 場合、データにステータス・ビットが付加された状態で各チャン ネルが順番に出力されます。ステータス・レジスタには、変換を 実行したチャンネルの情報が表示されます。 CS DOUT/RDY 0x02 0x0080 DATA DATA DATA 12676-072 DIN SCLK 図 68. 連続読出しモード Rev. 0 | 35/60 AD7172-4 データシート シングル変換モード シングル変換モードでは、AD7172-4 は、一度だけ変換を行い、 変換が終了するとスタンバイ・モードに移行します。RDY 出 力はロー・レベルに移行して変換が完了したことを示します。 データ・レジスタからデータワードを読み出すと、 RDY 出力 がハイ・レベルに移行します。RDY 出力がハイ・レベルに移 行しても、必要に応じてデータ・レジスタを複数回読み出すこ とができます。 複数のチャンネルがイネーブルになっていれば、 ADC はイネー ブル状態にあるチャンネルを自動的にスキャンし、各チャンネ ルもデータ変換動作を実行します。変換が開始されると、RDY 出力はハイ・レベルに移行し、 有効な変換結果が得られて CS が ロー・レベルになるまでハイ・レベルを維持します。変換結果 が得られると、RDY 出力がロー・レベルに移行します。続い て、ADC は次のチャンネルを選択して、変換を開始します。 この変換データは、次の変換を実行している間に、必ず読み出 してください。次の変換が完了すると、データ・レジスタが更 新されます。したがって、変換データを読み出せる期間は限ら れています。ADC は、選択されたチャンネルのシングル変換を 行った後、スタンバイ・モードに戻ります。 インターフェース・モード・レジスタの DATA_STAT ビットが 1 にセットされた場合、データ・レジスタが読み出されるたび に、ステータス・レジスタの内容が変換結果と一緒に出力され ます。ステータス・レジスタの下位 LSB4 ビットは、変換を行っ たチャンネルを表示します。 CS DIN 0x01 0x8010 0x44 DATA 12676-073 DOUT/RDY SCLK 図 69. シングル変換モード Rev. 0 | 36/60 AD7172-4 データシート スタンバイ・モードとパワーダウン・モード スタンバイ・モードでは、ほとんどのブロックへの電力供給が 停止します。しかし、LDO レギュレータはレジスタの内容を 保持するため、動作状態を維持します。水晶発振器は、選択さ れている場合はアクティブのままになります。スタンバイ・モー ドでクロックをパワーダウンするには、ADC モード・レジス タの CLOCKSEL ビットを 00 (内蔵発振器モード) に設定します。 パワーダウン・モードでは、LDO レギュレータを含むすべて のブロックへの電力供給が停止します。この時、すべてのレジ スタの内容が失われ、 GPIO 出力はスリーステートになります。 偶発的にパワーダウン・モードに入らないようにするため、最 初に ADC がスタンバイ・モードになるようにしてください。 パワーダウン・モードを終了するには、CS = 0、DIN = 1 (シリ アル・インターフェース・リセット) の状態で 64 SCLK が必要 です。LDO レギュレータがパワーアップするまでの待機時間 として、後続のシリアル・インターフェース・コマンドの発行を 500 µs 遅延させることをお勧めします。 キャリブレーション AD7172-4 では、2 ポイント・キャリブレーションを実行して、 あらゆるオフセットおよびゲイン誤差を排除できます。セット アップごとのオフセットとゲイン誤差を除去するため、以下の 3 つのキャリブレーション・モードが提供されています。 • • • 内部ゼロスケール・キャリブレーション・モード システム・ゼロスケール・キャリブレーション・モード システム・フルスケール・キャリブレーション・モード 生産時に工場でキャリブレーションされているため、内部フル スケール・キャリブレーション・モードはありません。 キャリブレーション中は、1 チャンネルのみアクティブになり ます。各変換後、ADC の変換結果は、データ・レジスタを書 き込む前に ADC キャリブレーション・レジスタのデータを使 用して補正されます。 オフセット・レジスタのデフォルト値は 0x800000 で、ゲイン・ レジスタの公称値は 0x555555 です。ADC ゲインのキャリブレー ション範囲は、0.4 × VREF から 1.05 × VREF です。この計算には、 以下の式が使用されます。ユニポーラ・モードにおいて、ADC ゲイン誤差とオフセット誤差を考慮しない場合、データとゲ イン・オフセットとの理想的な関係式は以下のようになります。 0.75 × VIN × 2 23 − (Offset − 0 x 800000) × Data = VREF Gain ×2 0 x 400000 バイポーラ・モードにおいて、ADC ゲイン誤差とオフセット 誤差を考慮しない場合、データとゲイン・オフセットとの理想 的な関係式は以下のようになります。 キャリブレーションを開始するには、ADC モード・レジスタ にある、MODE ビットにそれぞれのキャリブレーション・モー ドに対応する値を書き込みます。キャリブレーションを起動す ると、DOUT／RDY ピンと、ステータス・レジスタの RDY ビッ トがハイ・レベルになります。キャリブレーションが完了する と、対応するオフセットまたはゲイン・レジスタの内容が更新 され、ステータス・レジスタの RDY ビットがリセットされ、 RDY 出力ピンがロー・レベルに戻り (CS がロー・レベルの場 合) 、AD7172-4 がスタンバイ・モードに復帰します。 内部オフセット・キャリブレーション中、選択された正側アナ ログ入力ピンは切り離され、AD 変調器入力と選択された負側 アナログ入力ピンとが内部で短絡されます。このため、選択し た負のアナログ入力ピンの電圧が許容値を超えず、過度なノイ ズや干渉がないことを確認する必要があります。 ただし、 システム・キャリブレーションでは、 キャリブレーション・ モードを開始する前に、システム・ゼロスケール電圧 (オフセッ ト) とシステム・フルスケール電圧 (ゲイン) を ADC ピンに入 力する必要があります。この結果、ADC に対する外部誤差を 排除できます。 動作の観点から、キャリブレーションは ADC 変換と同等に扱 う必要があります。必要に応じて、オフセット・キャリブレー ションは、常にフルスケール・キャリブレーションの前に行う ようにして下さい。ステータス・レジスタの RDY ビットまた は RDY 出力をモニタするようにシステム・ソフトウェアを設 定して、ポーリング・シーケンスまたは割込みによるルーチン によってキャリブレーションが終了したことを判断します。ど のキャリブレーションにも、選択されたフィルタのセトリング 時間とデータ出力が完了する時間を合わせた時間がかかります。 内部オフセット・キャリブレーション、システム・ゼロ・キャ リブレーション、およびシステム・フルスケール・キャリブレー ションは、どの出力データ・レートでも実行できます。出力デー タ・レートを低くしてキャリブレーションを行うと、精度の高 いキャリブレーション結果が得られ、すべての出力データ・レー トに対して高精度のキャリブレーション・データが得られます。 あるチャンネルのリファレンス電圧が変更された場合、新たな オフセット・キャリブレーションが必要です。 オフセット誤差は、代表値で ±75 µV であり、オフセット・キャ リブレーションを行うと、ノイズと同等レベルにまで減少させ ることができます。ゲイン誤差は、工場出荷時に周囲温度でキャ リブレーションされています。工場出荷時のキャリブレーション によるゲイン誤差は、代表値で FSR の ±5 ppm です。 AD7172-4 では、ユーザーが内蔵キャリブレーション・レジス タにアクセスできるため、 マイクロプロセッサでデバイスのキャ リブレーション係数を読み出し、独自のキャリブレーション係 数を書き込むことができます。内部キャリブレーションまたは セルフキャリブレーション時以外は、オフセット設定レジスタ とゲイン設定レジスタの読み書きはいつでも行えます。 0.75 × V IN Data = × 2 23 − (Offset − 0 x 800000 ) × V REF Gain + 0 x 800000 0 x 400000 Rev. 0 | 37/60 AD7172-4 データシート デジタル・インターフェース 図 2 と 図 3 に、 デバイスのデコードに CS を使用した AD7172-4 に対するインターフェースのタイミング図を示します。図 2 に AD7172-4 からの読出し動作のタイミング図を示し、図 3 に AD7172-4 への書込み動作のタイミング図を示します。最初の 読出し動作の後に、RDY 出力がハイ・レベルに戻った後でも、 データ・レジスタから複数回読み出すことができます。 ただし、 次の出力更新が開始される前に、読出し動作が完了するように してください。連続読出しモードでは、データ・レジスタは 1 変換につき 1 回しか読み出すことができません。 シリアル・インターフェースを 3 線式モードで動作させるには、 CS をロー・レベルに固定します。この場合、SCLK、DIN、お よび DOUT／RDY ピンを使用して AD7172-4 と通信します。 変換の終了は、ステータス・レジスタの RDY ビットを使用し て監視することもできます。 AD7172-4 は、CS = 0 および DIN = 1 で 64 SCLK を書き込むこ とでリセットできます。リセットにより、インターフェースを コミュニケーション・レジスタに対する書き込み動作待ちの状 態に戻します。この動作により、すべてのレジスタ値が対応す るパワーオン時の値にリセットされます。リセット後、シリア ル・インターフェースに書き込む前に、500 µs の待ち時間が必 要です。 チェックサム保護 x8 + x2 + x + 1 データ読出し時には、この多項式を使用して、より簡単な排他 的論理和 (XOR) 関数を選択することができます。XOR 関数を 使用したチェックサムは、多項式ベースのチェックサムに比べ ると、ホスト・マイクロコントローラ上での処理時間が短いで す。インターフェース・モード・レジスタ内の CRC_EN ビッ トで、チェックサムを有効または無効にし、有効の場合は多項 式によるエラー・チェックを使用するか、XOR によるシンプ ルなエラー・チェックを使用するか選択できます。 チェックサムは、読出しと書込みの各データ交換トランザク ションの最後に付加されます。書込みトランザクションのチェッ クサム計算は、8 ビット・コマンド・ワードと 8 ～ 24 ビット のデータを使用して計算されます。読出しトランザクションは、 8 ビットのコマンド・ワードと 8 ～ 32 ビットのデータ出力を 使用して計算されます。図 70 と 図 71 に、SPI での読出しおよ び書込みトランザクションを示します。 8-BIT COMMAND UP TO 24-BIT INPUT 8-BIT CRC CS DATA CRC CS DIN SCLK 12676-074 DOUT／RDY ピンはデータ・レディ信号としても機能し、新 しいデータワードがデータ・レジスタから読出し可能になった ときに CS がロー・レベルであると、出力はロー・レベルにな RDY ります。データ・レジスタからの読出し動作が完了すると、 出力はハイ・レベルに戻ります。RDY 出力はデータ・レジス タの更新前にもハイ・レベルになり、デバイスからの読出しが 実行できないことを示し、レジスタの更新中にデータが読み出 されることを防止します。RDY 出力がロー・レベルになりそ うなときに、データ・レジスタからの読出しが行われないよう にしてください。常に RDY 出力を監視するのが、データ読み 出しを防止するのに最良の方法です。RDY 出力がロー・レベ ルになったら直ちにデータ・レジスタの読出しを開始し、次の 変換結果の前に読出しが完了するのに十分な SCLK レートであ ることを確認します。CS はデバイスを選択するときに使用し ます。シリアル・バスに複数のコンポーネントが接続されてい るシステムでは、CS を使用して AD7172-4 をデコードできま す。 データ書き込み時の CRC チェックサムの計算には、以下の多 項式を使用します。 図 70.CRC 付き SPI 書込みトランザクション 8-BIT COMMAND UP TO 32-BIT OUTPUT 8-BIT CRC CS DIN DOUT/ RDY CMD DATA CRC SCLK 12676-075 AD7172-4 のプログラマブル機能は、SPI 経由で制御します。 AD7172-4 のシリアル・インターフェースはCS、DIN、SCLK、 DIN 入 および DOUT／RDY の 4 つの信号で構成されています。 力は内蔵レジスタにデータを転送し、DOUT 出力は内蔵レジス タのデータにアクセスします。SCLK はデバイスのシリアル・ クロック入力であり、すべてのデータ転送 (DIN 入力または DOUT 出力上での転送) は、この SCLK 信号を基準として実行 されます。 図 71. CRC 付き SPI 読出しトランザクション 連続読出しモードがアクティブで、チェックサム保護がイネー ブルであれば、 データ転送ごとに、暗黙のデータ読み込みコマン ド 0x44 が存在します。従って、チェックサムの計算時に、こ のコマンドを必ず考慮しなければなりません。これにより、 ADC のデータが 0x000000 であっても、チェックサム値がゼロにな らないことが保証されます。 AD7172-4 には、インターフェースの信頼性を向上できるチェッ クサム・モードがあります。チェックサムを使用すると、レジ スタには有効なデータのみが書き込まれ、検証済みのレジスタ からのデータ読み出しが可能になります。レジスタへの書き込 み 時 にエ ラー が発 生す ると 、ス テ ータ ス・ レジ スタ 内 の CRC_ERROR ビットがセットされます。ただし、レジスタ・デー タのリードバックを実行し、チェックサムの確認を行って、レ ジスタへの書込みが正常に行われたことを確認ください。 Rev. 0 | 38/60 AD7172-4 データシート CRC の計算 多項式 8 ビット幅のチェックサムは、以下の多項式で生成します。 x8 + x2 + x + 1 チェックサムを生成するため、データは 8 ビットごとに左側に シフトされ、8 ビットのロジック 0 で終わる数値を生成します。 多項式の MSB が、データの左端にあるロジック 1 と整列する ように、多項式の位置を調整します。XOR 関数をデータに適 用して、短い数値を新規生成します。多項式の MSB が、得ら れたデータの左端にあるロジック 1 と整列するよう、多項式の 位置を再度調整します。このプロセスは、元データが多項式の 値よりも小さくなるまで繰り返されます。これが 8 ビットの チェックサムです。 24 ビット・ワードに対する多項式による CRC 計算例:0x654321 (8 ビット・コマンドと 16 ビット・データ) この例では、多項式ベースのチェックサムを使用して、8 ビットのチェックサムを計算します。 011001010100001100100001 初期値 8 2 x +x +x+1 01100101010000110010000100000000 8 ビット左にシフト = 多項式 100000111 100100100000110010000100000000 100000111 XOR の結果 多項式 100011000110010000100000000 100000111 XOR の結果 多項式 11111110010000100000000 100000111 XOR の結果 多項式の値 1111101110000100000000 100000111 XOR の結果 多項式の値 111100000000100000000 100000111 XOR の結果 多項式の値 11100111000100000000 100000111 XOR の結果 多項式の値 1100100100100000000 100000111 XOR の結果 多項式の値 100101010100000000 100000111 XOR の結果 多項式の値 101101100000000 100000111 1101011000000 100000111 101010110000 100000111 1010001000 100000111 10000110 XOR の結果 多項式の値 XOR の結果 多項式の値 XOR の結果 多項式の値 XOR の結果 多項式の値 チェックサム = 0x86 Rev. 0 | 39/60 AD7172-4 データシート 排他的論理和 (XOR ) の計算 元データをバイトごとに分離して、それぞれのバイトに XOR 演算を行って、8 ビット幅のチェックサムを生成します。 XOR 計算例 - 24 ビット・ワード:0x654321 (8 ビット・コマンドと 16 ビット・データ) 前の例を 3 つのバイト 0x65、0x43、0x21 に分割したものを以下に示します。 01100101 0x65 01000011 0x43 00100110 XOR の結果 00100001 0x21 00000111 CRC Rev. 0 | 40/60 AD7172-4 データシート 内蔵機能 AD7172-4 は、数多くのアプリケーションの有用性を向上させ る機能を内蔵しているとともに、安全性が重要なアプリケー ションで診断機能を提供します。 汎用の入出力 AD7172-4 は 2 つの汎用デジタル入出力ピン (GPIO0 と GPIO1) と、2 つの汎用デジタル出力 (GPO2 と GPO3) を備えています。 名前が示しているように GPIO0 ピンと GPIO1 ピンは入力また は出力として構成できますが、GPO2 ピンと GPO3 ピンは出力 としてのみ構成できます。GPIOx ピンと GPOx ピンは、 GPIOCON レジスタの次のビットを使用してイネーブルします。 GPIO0 ピン と GPIO1 ピンは IP_EN0、IP_EN1 (または OP_EN0、OP_EN1) 、 GPO2 ピンと GPO3 ピンは OP_EN2_3。 GPIO0 ピンまたは GPIO1 ピンが入力としてイネーブルになっ ている場合、 GP_DATA0 ビットまたは GP_DATA1 ビットにピン のロジック・レベルが格納されます。GPIO0、GPIO1、GPO2、 または GPO3 ピンが出力としてイネーブルになっている場合、 GP_DATA0、GP_DATA1、GP_DATA2、または GP_DATA3 ビッ トはピンのロジック・レベル出力を決定します。これらのピン のロジック・レベルは、AVDD1 および AVSS を基準としてい ます。 ERROR ピンを汎用出力として使用することもできます。 また、 GPIOCON レジスタの ERR_EN ビットが 11 にセットされてい る場合、ERROR ピンは汎用出力として動作します。この構成 では、GPIOCON レジスタの ERR_DAT ビットが、 ピンの出力 ロジック・レベルを決めます。ピンのロジック・レベルは、 IOVDD および DGND を基準としています。 すべての汎用出力にアクティブ・プルアップがあります。 外部マルチプレクサの制御 チャンネル数を増やすために外部マルチプレクサを使用する場 合、AD7172-4 の GPIOx ピンを介してマルチプレクサのロジッ ク・ピンを制御できます。MUX_IO ビットにより、GPIOx の タイミングは ADC によって制御されます。このため、チャン ネルの変更が ADC と同期され、外部同期機能が不要になりま す。 遅延 AD7172-4 がサンプリングを行う前に、プログラマブルな遅延を 挿入することが可能です。この遅延により、外部アンプやマル チプレクサの出力がセトリングするまで待つことができ、外部 アンプやマルチプレクサの仕様要件を緩和することもできます。 0 µs から 8 ms の範囲で 8 つのプログラマブルな遅延を設定で きます。この設定には、ADC モード・レジスタ (アドレス 0x01、 ビット[10:8]) を使用します。 遅延時間に 0 µs より大きい値を指定し、ADC モード・レジス タの HIDE_DELAY ビットを 0 にセットした場合、選択した出 力データ・レートに関わらず、この遅延時間は変換時間に加算 されます。 Sinc5 + Sinc1 フィルタを使用すると、この遅延を隠す (内包さ せる) ことができます。つまり、遅延を有効にしても、出力デー タ・レートに変化はありません。IHIDE_DELAｄ ビットが 1 に 設定され、選択された遅延時間が、変換時間の半分よりも短い 場合、デジタル・フィルタが実行する平均の回数を減らすこと によって、この遅延時間は、変換時間の中に内包されます。こ れにより、変換時間は変わりませんが、ノイズ特性に影響を与 える恐れがあります。 以下の 4 つのレートでは、遅延時間を全く吸収できません。 381 SPS、59.92 SPS、49.96 SPS、16.66 SPS。 16 ビット／24 ビット変換 デフォルトでは、AD7172-4 は 24 ビット変換を生成します。し かしながら 、データ幅を 16 ビットに減らして出力させること もできます。インターフェース・モード・レジスタの WL 16 ビッ トを 1 にセットすると、すべての変換データは、16 ビットに 丸められます。24 ビット幅でデータを出力させるには、この ビットをクリアしてください。 DOUT_RESET シリアル・インターフェースは、共有の DOUT／RDY ピンを 使用します。デフォルトでは、このピンは RDY 信号を出力し ます。データ読み出し期間中、このピンは指定されたレジスタを 出力します。読出し完了後、一定時間 (t7) が経過した後に、ピン は RDY 信号の出力を開始します。ただし、この時間は一部の マイクロコントローラにとって短すぎることがあります。この 時間は、インターフェース・モード・レジスタの DOUT_RESET ビットに 1 をセットして、CS ピンがハイ・レベルになるまで 延長することができます。この設定は、CS が各読出し動作を フレームして、シリアル・インターフェースのトランザクションを 完了する必要があることを意味します。 同期 ノーマル同期 GPIOCON レジスタの ERR_EN ビットが 1 にセットされている 場合、SYNC ピンは同期入力として機能します。SYNC 入力に より、デバイス内のセットアップ状態に一切影響を与えること なく、変調器とデジタル・フィルタをリセットできます。この 機能により、既知の時点、すなわち SYNC 入力の立ち上がり エッジから、アナログ入力のサンプル取得を開始できます。同 SYNC 入力を少なくとも 1 マスター・ 期を確実に実行するには、 クロック・サイクルの間、ロー・レベルに維持する必要があり ます。 複数の AD7172-4 デバイスが共通のマスター・クロックで動作 する場合、アナログ入力が同時にサンプリングされるようにこ れらのデバイスを同期させることができます。通常、 各 AD7172-4 デバイスがキャリブレーションを実行した後、またはキャリブ レーション係数をキャリブレーション・レジスタへロードした SYNC 入力の立ち下がりエッジで、 後にこの同期が完了します。 デジタル・フィルタとアナログ変調器がリセットされ、 AD7172-4 は一貫した既知の状態になります。SYNC 入力がロー・レベル の間、AD7172-4 はこの状態を維持します。SYNC 入力の立ち 上がりエッジで、変調器とフィルタはこのリセット状態から抜 け出します。デバイスは、次のマスター・クロック・エッジで 入力サンプルの収集を再開します。 このデバイスは、SYNC 入力がロー・レベルからハイ・レベル に遷移した後のマスター・クロックの立ち下がりエッジでリセッ ト状態から抜け出します。このため、複数のデバイスを同期す る場合、マスター・クロックの立ち上がりエッジで SYNC 入 力をハイ・レベルに設定し、すべてのデバイスがマスター・ク ロックの立ち下がりエッジでリリースされるように設定する必 要があります。SYNC 入力を十分な時間ハイ・レベルにしない と、デバイス間で 1 マスター・クロック・サイクルの差が生じ ることがあります。つまり、変換結果が得られるタイミングが、 デバイスによって最大で 1 マスター・クロック・サイクル異な る場合があります。 このノイズ特性への影響は、変換時間と比較した遅延時間の長 さに依存します。遅延時間を吸収できるのは、出力データ・レー トが 、2.6 kSPS 以下の場合のみです。ただし、例外があって、 Rev. 0 | 41/60 AD7172-4 データシート SYNC 入力は、ノーマル同期モードでの 1 つのチャンネルの変 換開始コマンドとして使用することもできます。このモードで RDY SYNC 入力の立ち上がりエッジにより変換が開始され、 は、 出力の立ち下がりエッジにより変換が完了したタイミングが示 されます。フィルタのセトリング時間は、各データ・レジスタ の更新ごとに必要です。変換完了後、次の変換開始信号の準備 のために SYNC 入力をロー・レベルにしてください。 オルタネート同期 オルタネート同期モードでは、AD7172-4 の複数のチャンネル がイネーブルになっている場合、SYNC 入力は変換開始コマン ドとして機能します。インターフェース・モード・レジスタの ALT_SYNC ビットを 1 に設定すると、オルタネート同期方式 がイネーブルになります。SYNC 入力がロー・レベルになると、 ADC は現在のチャンネルでの変換を完了し、シーケンス内の 次のチャンネルを選択して、SYNC 入力がハイ・レベルになっ RDY 出力は、現在のチャン て変換が開始されるまで待機します。 ネルで変換が完了するとロー・レベルになり、対応する変換で データ・レジスタが更新されます。このため、SYNC 入力は、 現在選択されているチャンネルでのサンプリングを妨げること はなく、ユーザーはシーケンス内の次のチャンネルで変換が行 われるタイミングを制御することができます。 オルタネート同期は、いくつかのチャンネルがイネーブルに なっている場合のみ、使用できます。1 つのチャンネルのみ イネーブルになっている場合は、このモードの使用は推奨さ れません。 エラー・フラグ ステータス・レジスタには、ADC 変換エラー、CRC チェック・ エラー、レジスタの変更によって発生したエラーをフラグする 3 つ の エ ラ ー ・ ビ ッ ト (ADC_ERROR、CRC_ERROR、 REG_ERROR) があります。また、ERROR 出力は、エラーが発 生したことを示すことができます。 ADC_ERROR 変換プロセス中にエラーが発生した場合、ステータス・レジス タの ADC_ERROR ビットにフラグが立ちます。このフラグは、 ADC の出力で、オーバーレンジまたはアンダーレンジを検知 したときセットされます。アンダーレンジやオーバーレンジが 発生すると、ADC の出力はそれぞれ、オール 0 またはオール 1 になります。 このフラグは、オーバーレンジまたはアンダーレン ジが解消したときにのみ、リセットされます。このフラグは、 データ・レジスタの読出しによってリセットされません。 CRC_ERROR 書き込み動作時に付加された CRC の値が、送られた情報と一 致しなかった場合、CRC_ERROR フラグがセットされます。こ のフラグは、ステータス・レジスタが明示的に読み出されたと きにリセットされます。 REG_ERROR REG_ERROR フラグは、インターフェース・モード・レジスタ の REG_CHECK ビットとともに使用します。 REG_CHECK ビッ トがセットされると、AD7172-4 は、ビットが変化すると、 REG_ERROR ビットに 1 がセットされます。このため、内蔵レ ジスタへの書き込みを行うには、REG_CHECK ビットを 0 に セットします。レジスタ書き込みで更新されると、 REG_CHECK ビットを 1 に設定できます。 AD7172-4 は、内蔵レジスタのチェッ クサムを計算します。いずれかのレジスタ値が変化すると、 REG_ERROR ビットが 1 にセットされます。エラーが検出され たら、ステータス・レジスタの REG_ERROR ビットをクリア するため、REG_CHECK ビットを必ず 0 にセットしてくださ い。なお、このレジスタ・チェック機能はデータ・レジスタ、 ステータス・レジスタ、インターフェース・モード・レジスタを 監視していません。 ERROR 入力／出力 ERROR ピンは、エラー入力／出力ピン、または汎用出力ピン として機能します。GPIOCON レジスタの ERR_EN ビットが、 このピンの機能を決めます。 ERR_EN を 10 にセットした場合、ERROR ピンはオープンド レイン・エラー出力として機能します。ステータス・レジスタ の 3 つ の エ ラ ー ・ ビ ッ ト (ADC_ERROR、CRC_ERROR、 REG_ERROR) は、論理和がとられ、反転されて、ERROR 出力 にマップされます。このため、ERROR 出力はエラーが発生し たことを示します。エラーの原因を特定するには、ステータス・ レジスタを読み出す必要があります。 ERR_EN を 01 にセットした場合、ERROR ピンはエラー入力 と し て機 能し ます 。他 のコ ンポ ー ネン トの エラ ー出 力を AD7172-4 ERROR の入力に接続すれば、AD7172-4 または外部 コンポーネントでエラーが発生したときにエラーを示すことが ERROR 入力の値が反転され、 ADC 変換からのエラー できます。 と論理和がとられ、ステータス・レジスタの ADC_ERROR ビッ トを介して結果が示されます。ERROR 入力の値は、GPIO 設 定レジスタの ERR_DAT ビットに反映されます。 ERROR 入力／出力は、ERR_EN が 00 にセットされるとディス エーブルになります。 ERR_EN ビットが 11 にセットされると、 ERROR ピンは汎用出力として動作します。 DATA_STAT IFMODE レジスタの DATA_STAT ビットを使用して、ステータ ス・レジスタの内容を AD7172-4 の各変換結果に付加できます。これは、複数のチャンネルがイネーブルになっている場合に便 利な機能です。変換データが出力されるごとに、ステータス・ レジスタの内容が付加されます。ステータス・レジスタの下位 2 ビットは、どのチャンネルを変換したかを表示します。さら に、エラー・ビットによってフラグ付けされたエラーがあれば、 そのエラーを特定できます。 IOSTRENGTH シリアル・インターフェースは、電源電圧が 2 V に低下しても 動作します。ただし、基板に中程度の寄生容量が存在する場合、 または SCLK 周波数が高い場合、この低電圧では DOUT／RDY ピンの駆動能力が十分ではないことがあります。インターフェー ス・モード・レジスタの IOSTRENGTH ビットは、DOUT／RDY ピンの駆動能力を高めます。 Rev. 0 | 42/60 AD7172-4 データシート グラウンディングとレイアウト アナログ入力とリファレンス電圧入力は差動であるため、アナ ログ変調器内の多くの電圧はコモンモード電圧です。このデバ イスの優れたコモンモード除去比により、これらの入力でのコ モンモード・ノイズが除去されます。AD7172-4 のアナログ電 源とデジタル電源は独立しており、デバイスのアナログ部とデ ジタル部のカップリングを最小限に抑えるように個別のピンに 接続されています。デジタル・フィルタは、マスター・クロッ ク周波数の整数倍の周波数以外の広帯域電源ノイズを除去しま す。 また、ノイズ源がアナログ変調器を飽和させない限り、デジタ ル・フィルタはアナログ入力とリファレンス電圧入力のノイズ も除去します。このため、AD7172-4 は従来の高分解能コンバー タよりも優れた耐ノイズ干渉性を発揮します。 ただし、 AD7172-4 の分解能が高く、コンバータのノイズ・レベルが非常に低いた め、グラウンディングとレイアウトについては注意が必要です。 ADC を実装するプリント回路ボード (PCB) は、アナログ部と デジタル部を分離して、ボードの特定領域にまとめて配置する ようにデザインする必要があります。一般に、 エッチング部分を 最小限に抑えると、最適なシールド効果を発揮できるため、こ の方法はグラウンド・プレーンに最適です。 レイアウトの種類に関係なく、システム内における電流の流れ には十分注意を払い、すべてのリターン電流用の経路と目的場 所まで電流を流す経路をできるだけ近づけて配置するよう心が けて下さい。 チップにノイズが混入するため、デバイスの下にデジタル・ラ インを配置しないでください。AD7172-4 の下にアナログ・グ ラウンド・プレーンを配置してノイズの混入を防止してくださ い。低インピーダンス経路を確保し、電源ラインのグリッチを 軽減できるように、AD7172-4 への電源ラインには可能な限り 幅広いパターンを使用してください。クロックなどの高速なス イッチング信号は、デジタル・グラウンドでシールドしてボー ドの他の部分に対するノイズの放射を防止します。 また、クロッ ク信号がアナログ入力の近くを通過しないようにします。デジ タル信号とアナログ信号のクロスオーバーは回避する必要があ ります。デジタル信号とアナログ信号のパターンは、ボードの 反対側で、互いに直角になるように配置してください。これに より、基板上のフィードスルー効果を軽減できます。マイクロ ストリップ技術を使用すれば最善の結果が得られますが、両面 ボードでは常に使用できるとは限りません。 高分解能 ADC を使用する場合は、デカップリングが重要にな ります。 AD7172-4 には、次の 3 つの独立した電源ピン AVDD1、 AVDD2、 IOVDD があります。 AVDD1 と AVDD2 ピンは、 AVSS を 基準としています。一方、IOVDD ピンは、DGND を基準とし ています。AVDD1 と AVDD2 は、10 µF のコンデンサと 0.1 μF のコンデンサを並列に接続したうえで、それぞれ AVSS にデカッ プリングします。 0.1 µF のコンデンサは、 デバイスの各電源ピン のできるだけ近くに配置します。理想的には、デバイスの隣に 配置する必要があります。IOVDD は、10 μF のコンデンサと 0.1 μF のコンデンサとを並列接続して、 DGND へデカップリング します。すべてのアナログ入力を AVSS へデカップリングしま す。 REF± ピンと REF2± ピンを AVSS へデカップリングします。 AD7172-4 は、AVDD2 電源および IOVDD 電源を調整する 2 つ のオンボード LDO レギュレータも備えています。REGCAPA ピンは、1 µF と 0.1 µF のコンデンサを使用して AVSS に接続 します。同様に REGCAPD ピンは、1 µF と 0.1 µF のコンデン サを使用して DGND に接続します。 AD7172-4 を分離電源動作で使用する場合は、AVSS に分離プ レーンを使用する必要があります。 Rev. 0 | 43/60 AD7172-4 データシート レジスタの一覧 表 25. レジスタの一覧 Reg. Name Bits Bit 7 Bit 6 0x00 COMMS [7:0] WEN R/W 0x00 STATUS [7:0] RDY ADC_ERROR CRC_ERROR REG_ERROR 0x01 ADCMODE [15:8] RESERVED HIDE_DELAY SING_CYC [7:0] RESERVED MODE [15:8] Bit 5 IFMODE 0x03 REGCHECK [23:0] 0x04 DATA [23:0] 0x06 GPIOCON [15:8] RESERVED PDSW [7:0] GP_DATA3 GPDATA2 0x07 0x10 0x11 ID CONTREAD CH1 CH2 CH3 CH4 CH5 [15:8] [15:8] [15:8] [15:8] 0x17 CH6 CH_EN2 CH7 [7:0] 0x22 0x23 R BURNOUT_ EN4 GP_DATA1 BURNOUT_ EN5 SETUP_SEL1 AINPOS1[4:3] 0x0001 RW AINPOS2[4:3] 0x0001 RW AINPOS3[4:3] 0x0001 RW AINPOS4[4:3] 0x0001 RW AINPOS5[4:3] 0x0001 RW AINNEG1 RESERVED AINNEG2 RESERVED AINNEG3 RESERVED AINNEG4 SETUP_SEL5 RESERVED AINNEG5 SETUP_SEL6 RESERVED AINNEG6 AINPOS6[4:3] 0x0001 RW SETUP_SEL7 RESERVED AINPOS7[4:3] 0x0001 RW AINBUF0− 0x1000 RW AINBUF1− 0x1000 RW AINBUF2− 0x1000 RW AINBUF3− 0x1000 RW AINBUF4− 0x1000 RW AINBUF5− 0x1000 RW AINBUF6− 0x1000 RW AINBUF7− 0x1000 RW ENHFILT0 0x0500 RW ENHFILT1 0x0500 RW AINNEG7 RESERVED RESERVED RESERVED RESERVED RESERVED BI_UNIPOLAR 0 REF_SEL0 REFBUF0+ BI_UNIPOLAR 1 REF_SEL1 REFBUF1+ BI_UNIPOLAR 2 REF_SEL2 REFBUF2+ BI_UNIPOLAR 3 REF_SEL3 REFBUF3+ BI_UNIPOLAR 4 REF_SEL4 REFBUF4+ BI_UNIPOLAR 5 REFBUF5+ RESERVED BI_UNIPOLAR 6 RESERVED BURNOUT_ EN7 0x28 FILTCON0 [15:8] SINC3_MAP0 [7:0] RESERVED 0x29 FILTCON1 [15:8] SINC3_MAP1 [7:0] RESERVED BI_UNIPOLAR 7 RESERVED REFBUF1− AINBUF1+ REFBUF2− AINBUF2+ RESERVED REFBUF3− AINBUF3+ RESERVED REFBUF4− AINBUF4+ RESERVED REFBUF5− AINBUF5+ RESERVED REFBUF6+ REFBUF6− AINBUF6+ RESERVED REFBUF7+ REF_SEL7 RESERVED AINBUF0+ RESERVED REF_SEL6 RESERVED REFBUF0- RESERVED REF_SEL5 RESERVED BURNOUT_ EN6 GP_DATA0 RW RESERVED SETUPCON7 [15:8] [7:0] OP_EN0 0x8001 RESERVED SETUPCON6 [15:8] [7:0] 0x27 BURNOUT_ EN3 SETUPCON5 [15:8] [7:0] 0x26 0x205X OP_EN1 ERR_DAT AINPOS0[4:3] RESERVED SETUPCON4 [15:8] [7:0] 0x25 RW IP_EN0 ERR_EN AINNEG0 RESERVED RESERVED SETUPCON3 [15:8] [7:0] 0x24 R SYNC_EN RESERVED RESERVED BURNOUT_ EN2 WL16 SETUP_SEL0 RESERVED SETUPCON2 [15:8] [7:0] RESERVED 0x0800 MUX_IO AINPOS7[2:0] BURNOUT_ EN1 RW R AINPOS6[2:0] SETUPCON1 [15:8] DOUT_RESET 0x0000 0x000000 AINPOS5[2:0] BURNOUT_ EN0 RW 0x000000 SETUP_SEL4 CH_EN5 SETUPCON0 [15:8] [7:0] 0x21 IP_EN1 RESERVED AINPOS4[2:0] CH_EN7 R 0x2000 DATA[23:0] SETUP_SEL3 CH_EN4 [15:8] W 0x80 RESERVED CRC_EN AINPOS3[2:0] CH_EN6 RW 0x00 REGISTER_CHECK[23:0] SETUP_SEL2 CH_EN3 [7:0] 0x20 OP_EN2_3 IOSTRENGT H AINPOS2[2:0] [15:8] [7:0] Reset DELAY AINPOS1[2:0] [7:0] 0x16 REG_CHECK RESERVED CH_EN1 [7:0] 0x15 DATA_STAT AINPOS0[2:0] [7:0] 0x14 ALT_SYNC CH_EN0 [7:0] 0x13 RESERVED ID[7:0] [7:0] [15:8] Bit 0 CHANNEL CLOCKSEL ID[15:8] [15:8] Bit 1 RESERVED [7:0] CH0 Bit 2 RESERVED [15:8] [7:0] 0x12 Bit 3 RA 0x02 [7:0] Bit 4 REFBUF7− AINBUF7+ RESERVED ENHFILTEN 0 ORDER0 ODR0 RESERVED ENHFILTEN 1 ORDER1 ODR1 Rev. 0 | 44/60 AD7172-4 データシート Reg. Name Bits Bit 7 0x2A FILTCON2 [15:8] SINC3_MAP2 [7:0] RESERVED [15:8] SINC3_MAP3 [7:0] RESERVED [15:8] SINC3_MAP3 [7:0] RESERVED [15:8] SINC3_MAP3 [7:0] RESERVED [15:8] SINC3_MAP3 [7:0] RESERVED 0x2B FILTCON3 0x2C FILTCON4 0x2D FILTCON5 0x2E FILTCON6 0x2F FILTCON7 [15:8] SINC3_MAP3 [7:0] RESERVED Bit 6 Bit 5 Bit 4 Bit 3 RESERVED Bit 2 ENHFILTEN 2 ORDER2 Bit 1 Reset RW ENHFILT2 Bit 0 0x0500 RW ENHFILT3 0x0500 RW ENHFILT4 0x0500 RW ENHFILT5 0x0500 RW 0x0500 RW 0x0500 RW ODR2 RESERVED ENHFILTEN 3 ORDER3 ODR3 RESERVED ENHFILTEN4 ORDER4 ODR4 RESERVED ENHFILTEN5 ORDER5 ODR5 RESERVED ENHFILTEN6 ORDER6 ODR6 RESERVED ENHFILTEN7 ORDER7 ENHFILT7 ODR7 0x30 OFFSET0 [23:0] OFFSET0[23:0] 0x800000 RW 0x31 OFFSET1 [23:0] OFFSET1[23:0] 0x800000 RW 0x32 OFFSET2 [23:0] OFFSET2[23:0] 0x800000 RW 0x33 OFFSET3 [23:0] OFFSET3[23:0] 0x800000 RW 0x34 OFFSET4 [23:0] OFFSET5[23:0] 0x800000 RW 0x35 OFFSET5 [23:0] OFFSET6[23:0] 0x800000 RW 0x36 OFFSET6 [23:0] OFFSET6[23:0] 0x800000 RW 0x37 OFFSET7 [23:0] OFFSET7[23:0] 0x800000 RW 0x38 GAIN0 [23:0] GAIN0[23:0] RW 0x39 GAIN1 [23:0] GAIN1[23:0] 0x3A GAIN2 [23:0] GAIN2[23:0] 0x3B GAIN3 [23:0] GAIN3[23:0] 0x3C GAIN4 [23:0] GAIN4[23:0] 0x3D GAIN5 [23:0] GAIN5[23:0] 0x3E GAIN6 [23:0] GAIN6[23:0] 0x3F GAIN7 [23:0] GAIN7[23:0] 0x5XXXX 0 0x5XXXX 0 0x5XXXX 0 0x5XXXX 0 0x5XXXX 0 0x5XXXX 0 0x5XXXX 0 0x5XXXX 0 Rev. 0 | 45/60 RW RW RW RW RW RW RW AD7172-4 データシート レジスタの詳細 コミュニケーション・レジスタ Address:0x00, Reset:0x00, Name:COMMS 内蔵のレジスタへのアクセスは、すべてコミュニケーション・レジスタに対する書き込み動作で開始されます。この書込みにより、 次にアクセスされるレジスタが指定され、書込みまたは読出し動作であるか決まります。 表 26. COMMS のビットの説明 ビット 7 6 ビット名 WEN R/W [5:0] RA 設定 0 1 000000 000001 000010 000011 000100 000110 000111 010000 010001 010010 010011 010100 010101 010110 010111 100000 100001 100010 100011 100100 100101 100110 100111 101000 101001 101010 101011 101100 101101 101110 101111 110000 110001 110010 110011 110100 110101 110110 110111 111000 111001 111010 111011 111100 111101 111110 111111 説明 このビットは、ADC との通信を開始するときにロー・レベルにする必要があります。 このビットで、コマンドが読み出しであるか書き込みであるかを指定します。 書き込みコマンド 読み出しコマンド このレジスタ・アドレス・ビットで、どのレジスタに対してアクセスするかを指定します。 ステータス・レジスタ ADC モード・レジスタ インターフェース・モード・レジスタ レジスタ・チェック・レジスタ データ・レジスタ GPIO 設定レジスタ ID レジスタ チャンネル・レジスタ 0 チャンネル・レジスタ 1 チャンネル・レジスタ 2 チャンネル・レジスタ 3 チャンネル・レジスタ 4 チャンネル・レジスタ 5 チャンネル・レジスタ 6 チャンネル・レジスタ 7 セットアップ構成レジスタ 0 セットアップ構成レジスタ 1 セットアップ構成レジスタ 2 セットアップ構成レジスタ 3 セットアップ構成レジスタ 4 セットアップ構成レジスタ 5 セットアップ構成レジスタ 6 セットアップ構成レジスタ 7 フィルタ設定レジスタ 0 フィルタ設定レジスタ 1 フィルタ設定レジスタ 2 フィルタ設定レジスタ 3 フィルタ設定レジスタ 4 フィルタ設定レジスタ 5 フィルタ設定レジスタ 6 フィルタ設定レジスタ 7 オフセット・レジスタ 0 オフセット・レジスタ 1 オフセット・レジスタ 2 オフセット・レジスタ 3 オフセット・レジスタ 4 オフセット・レジスタ 5 オフセット・レジスタ 6 オフセット・レジスタ 7 ゲイン・レジスタ 0 ゲイン・レジスタ 1 ゲイン・レジスタ 2 ゲイン・レジスタ 3 ゲイン・レジスタ 4 ゲイン・レジスタ 5 ゲイン・レジスタ 6 ゲイン・レジスタ 7 Rev. 0 | 46/60 リセット 0x0 0x0 アクセス W W 0x00 W AD7172-4 データシート ステータス・レジスタ Address:0x00, Reset:0x80, Name:STATUS ステータス・レジスタは 8 ビットのレジスタで、ADC とシリアル・インターフェースのステータスに関する情報が格納されています。 インターフェース・モード・レジスタの DATA_STAT ビットをセットすることで、このレジスタの内容をデータ・レジスタへ付加する こともできます。 表 27. STATUS のビットの説明 ビット ビット名 7 RDY 6 5 4 設定 説明 リセット アクセス CS がロー・レベルで、レジスタが読み出されていない場合は、常に RDY のステータスが DOUT／RDY ピンに出力されます。ADC がデータ・レ ジスタに新しい結果を書き込むと、このビットはロー・レベルになりま す。ADC のキャリブレーション・モードでは、ADC がキャリブレーション の結果を書き込むと、このビットはロー・レベルになります。RDY は、 データ・レジスタの読出しによって自動的にハイ・レベルになります。 0x1 R 0x0 R 0x0 R 0x0 R 0 新しいデータが読み出し可能 1 新しいデータ結果の待ち状態 ADC_ERROR このビットの機能は、 デフォルトで ADC がオーバーレンジまたはアンダー レンジになったことを表示します。ADC の変換結果は、オーバーレンジ・ エラーの場合は 0xFFFFFF でクランプされ、アンダーレンジ・エラーの 場合は 0x000000 でクランプされます。このビットは、ADC の変換結果を 書き込むと更新され、オーバーレンジまたはアンダーレンジ状態が解消 された後の更新時にクリアされます。 0 エラーなし 1 エラーあり CRC_ERROR このビットは、レジスタの書き込み時に、CRC エラーが発生したことを 表示します。ホスト・マイクロコントローラがこのレジスタを読み出し て、CRC エラーが発生しているかどうかを判断します。このレジスタを 読み出すと、このビットはクリアされます。 0 エラーなし 1 CRC エラー REG_ERROR レジスタの整合性チェックが作動しているとき、このビットは、内部レ ジスタの値が 1 つでも計算値から変化したかどうかを表示します。この レジスタの整合性チェックは、インターフェース・モード・レジスタの REG_CHEK ビットをセットすると作動します。このビットをクリアする には、REG_CHECK ビットをクリアします。 0 エラーなし 1 エラーあり 3 RESERVED これらのビットは予約済み。 0x0 R [2:0] CHANNEL これらのビットは、どのチャンネルの ADC 変換がアクティブで、現在ど 0x0 のチャンネルの結果がデータ・レジスタに格納されているかを示します。 このビットで表示されるチャンネルは、現在変換を行っているチャンネ ルとは異なる場合があるので注意してください。このビットは、チャン ネル・レジスタに直接マッピングされています。従って、チャンネル 0 の 場合は 0x0 になり、チャンネル 7 の場合は 0x7 になります。 R 000 チャンネル 0 001 チャンネル 1 010 チャンネル 2 011 チャンネル 3 100 チャンネル 4 101 チャンネル 5 110 チャンネル 6 111 チャンネル 7 Rev. 0 | 47/60 AD7172-4 データシート ADC モード・レジスタ Address:0x01, Reset:0x2000, Name:ADCMODE ADC モード・レジスタは ADC の動作モードとマスター・クロックの選択を制御します。ADC モード・レジスタへの書込みによって、 フィルタと RDY ビットがリセットされ、新しい変換またはキャリブレーションが開始されます。 表 28. ADCMODE のビットの説明 ビット 15 ビット名 RESERVED 14 HIDE_DELAY 13 設定 説明 0x0 DELAY ビットを使用してプログラマブルな遅延をセットする場合、 このビットと Sinc5 + Sinc1 フィルタにより、選択したデータ・レート の変換時間に遅延時間が吸収されるので、遅延を隠すことができます。 詳細については、遅延のセクションを参照してください。 0 イネーブル 1 ディスエーブル SING_CYC [12:11] RESERVED [10:8] DELAY リセット 0x0 予約済み RW 0 に固定 (ユーザー使用不可) 0x0 R これらのビットは、プログラマブルな遅延の設定に使用します。この 遅延はチャンネル・スイッチの後に付加され、ADC が入力を処理する 前に、外部回路のセトリングに対する時間的な余裕を持たせます。 0 µs 32 µs 128 µs 320 µs 800 µs 1.6 ms 4 ms 8 ms 0x0 RW 0x0 R 0 ディスエーブル 1 イネーブル 7 RESERVED 0 に固定 (ユーザー使用不可) [6:4] MODE これらのビットは、ADC の動作モードを制御します。詳細については、 0x0 動作モードのセクションを参照してください。 [3:2] 000 連続変換モード 001 シングル変換モード 010 スタンバイ・モード 011 パワーダウン・モード 100 内部オフセットのキャリブレーション 110 システム・オフセットのキャリブレーション 111 システム・ゲインのキャリブレーション CLOCKSEL このビットは、ADC クロック源の選択に使用します。内部発振器を選 択すると、内部発振器もイネーブルになります。 00 内部発振器 01 内部発振器の出力 (XTAL2／CLKIO ピン) 10 外部クロックの入力 (XTAL2／CLKIO ピン) 11 [1:0] RESERVED RW 0x1 1 チャンネルのみがアクティブで、固定のフィルタ・データ・レート のみで出力するように ADC を設定する場合に、このビットを使用で きます。 000 001 010 011 100 101 110 111 アクセス RW RW 0x0 RW 0x0 R 外部水晶発振器 (XTAL1 および XTAL2／CLKIO ピン) 0 に固定 (ユーザー使用不可) Rev. 0 | 48/60 AD7172-4 データシート インターフェース・モード・レジスタ Address:0x02, Reset:0x0000, Name:IFMODE インターフェース・モード・レジスタは、様々なシリアル・インターフェース・オプションの構成に使用します。 表 29. IFMODE のビットの説明 ビット [15:13] ビット名 RESERVED 12 ALT_SYNC 11 設定 説明 0 に固定 (ユーザー使用不可) このビットにより、SYNC ピンの動作を変更して、チャンネル切替え時の 変換制御に SYNC を使用できます (詳細については、GPIO 設定レジスタ のセクションを参照)。 0 ディスエーブル 1 イネーブル IOSTRENGTH このビットは、 DOUT／RDY ピンの駆動能力を制御します。IOVDD の電 圧が低く、 容量が中程度で、高速ビット・レートでシリアル・インターフェー スを使用する場合、このビットをセットします。 0 ディスエーブル (デフォルト) 1 イネーブル リセット 0x0 アクセス R 0x0 RW 0x0 RW [10:9] RESERVED 0 に固定 (ユーザー使用不可) 0x0 R 8 DOUT_RESET 詳細については、DOUT_RESET のセクションを参照してください。 0x0 RW 0x0 RW 0x0 RW 0x0 RW 0 に固定 (ユーザー使用不可) 0x0 R レジスタの読み書きに対する CRC 保護をイネーブルにします。CRC を有効 にすると、シリアル・インターフェース転送における転送バイト数が 1 つ 増加します。詳細については、CRC の計算のセクションを参照してくださ い。 0x00 RW 0x0 R 7 6 5 ディスエーブル 1 イネーブル CONTREAD ADC データ・レジスタの連続読出しを行えるようになります。連続読み 出しを使用する場合は、ADC を連続変換モードに構成する必要がありま す。詳細については、動作モードのセクションを参照してください。 0 ディスエーブル 1 イネーブル DATA_STAT 読出し時にステータス・レジスタをデータ・レジスタに付加すると、チャン ネルとステータス情報がデータとともに転送されるようになります。これ は、ステータス・レジスタから読み出されたチャンネル・ビットが、デー タ・レジスタ内のデータに対応することを保証する唯一の方法です。 0 ディスエーブル 1 イネーブル REG_CHECK 4 RESERVED [3:2] CRC_EN 1 0 RESERVED このビットは、レジスタの整合性チェック機能をイネーブルにします。こ れにより、ユーザー・レジスタ内の値の変化をすべて監視できます。この 機能を使用するには、このビットをクリアしたうえで、必要なレジスタを すべてセットします。このレジスタに書き込み、REG_CHECK ビットを 1 にセットします。あるレジスタの内容が変化すると、ステータス・レジス タ内の REG_ERROR ビットが 1 にセットされます。エラー状態をクリア するには、REG_CHECK ビットを 0 にセットします。ただし、インター フェース・モード・レジスタ、ADC データ・レジスタまたはステータス・ レジスタのいずれも、チェック対象のレジスタには含まれていません。レ ジスタに新しい値を書き込む必要がある場合、最初にこのビットをクリア してください。そうしないと、新しいレジスタ内容を書き込むときに、エ ラーのフラグが立てられます。 0 ディスエーブル 1 イネーブル 00 ディスエーブル 01 レジスタの読み込みトランザクションで、XOR のチェックサムをイネー ブルします。これらのビットの設定では、レジスタの書込み時に CRC が 使用されます。 10 レジスタの読み書きトランザクションで、CRC チェックサムをイネーブ ルします。 0 に固定 (ユーザー使用不可) Rev. 0 | 49/60 AD7172-4 ビット 0 ビット名 WL16 データシート 設定 説明 ADC のデータ・レジスタを 16 ビットに変更します。インターフェース・ モード・レジスタへの書込みで ADC はリセットされません。このため、 このビットへの書込み直後に、ADC の結果が正しいワード長に丸められ ることはありません。次の新しい ADC 結果が正しいワード長です。 0 24 ビット・データ 1 16 ビット・データ リセット 0x0 アクセス RW レジスタ・チェック Address:0x03, Reset:0x000000, Name:レジスタ・チェック レジスタ・チェック・レジスタは、ユーザー・レジスタの排他的論理和 (XOR) 計算で得られた 24 ビット長のチェックサムです。この レジスタを動作させるには、インターフェース・モード・レジスタ内の REG_CHECK ビットをセットする必要があります。このビッ トをセットしないと、レジスタは 0 を読み出します。 表 30. REGCHECK のビットの説明 ビット [23:0] ビット名 REGISTER_CHECK 設定 説明 インターフェース・モード・レジスタ内で REG_CHECK ビットをセッ トすると、ユーザー・レジスタの 24 ビットのチェックサムが生成され ます。 リセット 0x000000 アクセス R データ・レジスタ Address:0x04, Reset:0x000000, Name:DATA データ・レジスタは、ADC の変換結果を格納しています。エンコーディングはオフセット・バイナリです。または、セットアップ構 成レジスタの BI_UNIPOLARx ビットによってユニポーラに変更できます。RDY ビットと RDY 出力が ロー・レベルの場合、データ・ レジスタを読み出すと、これらのビットはハイ・レベルになります。ADC の結果は、複数回読み出すことができます。ただし、RDY 出力がハイ・レベルになっているため、ADC の別の結果が差し迫っているかどうかを知ることはできません。このレジスタが読出し の状態にある間、ADC は新しい変換結結果をレジスタに書き込みません。 表 31. DATA のビットの説明 ビット ビット名 [23:0] DATA 設定 説明 リセット アクセス このレジスタには、ADC 変換結果が格納されます。インターフェース・ モード・レジスタの DATA_STAT ビットがセットされると、読出し時 にステータス・レジスタのデータが付加され、32 ビット・レジスタに なります。インターフェース・モード・レジスタの WL16 が設定され ると、このレジスタは 16 ビット長に短縮されます。 0x000000 R Rev. 0 | 50/60 AD7172-4 データシート GPIO 設定レジスタ Address:0x06, Reset:0x0800, Name:GPIOCON GPIO 設定レジスタは、ADC の汎用入出力ピンを制御します。 表 32. GPIOCON のビットの説明 ビット 15 ビット名 RESERVED 設定 説明 14 PDSW 0x0 パワーダウン・スイッチ機能をイネーブル／ディスエーブルにするには、こ のビットを使用します。このビットをセットすると、ピンが電流をシンクで きるようになります。この機能は、ブリッジのパワーアップ／パワーダウンを スイッチで制御するブリッジ・センサー・アプリケーションで使用できます。 RW 13 OP_EN2_3 このビットは GPO2 ピンと GPO3 ピンをイネーブルします。出力は、AVDD1 と AVSS との間の電圧を基準にした値です。 0x0 RW 12 MUX_IO このビットにより、ADC は内部チャンネルのシーケンスに GPIO0／GPIO1／ GPO2 を使用して、外部マルチプレクサを制御できるようになります。1 つの チャンネルに使用されるアナログ入力ピンは、そのまま入力チャンネルとし て選択します。したがって、各アナログ入力ペア (AIN0／AIN1 ～ AIN6／AIN7) の前に 8 チャンネルのマルチプレクサを配置すれば、合計 32 個の差動チャン ネルに設定できます。ただし、自動的にスキャンされるのは一度に 8 個のチャン ネルのみです。8 個のチャンネルのシーケンスが終了したら、外部マルチプ レクサによって供給される次の 8 個のチャンネルのシーケンスが開始される 前に、SPI コマンドを使用して選択したアナログ入力ペアを変更する必要があ ります。 0x0 RW このビットにより、SYNC ピンを同期入力として使用できるようになります。 0x1 このピンがロー・レベルの場合は、SYNC ピンがハイ・レベルになるまで、 このビットは ADC とフィルタをリセット状態に保持します。インターフェー ス・モード・レジスタ内の ALT_SYNC をセットすれば、SYNC ピンの動作を 変更できます。このモードは、複数チャンネルがイネーブルになっている場 合のみ動作します。この場合、SYNC ピンがロー・レベルになっても、フィ ルタと変調器は直ちにリセットされません。その代わりに、チャンネルが切 り替わろうとするときに SYNC ピンがロー・レベルになると、変換器とフィ ルタで新しい変換が開始されなくなります。SYNC をハイ・レベルにすると、 次の変換が開始されます。この代替同期モードにより、チャンネルの切替え 時に SYNC を使用できるようになります。 RW 0 に固定 (ユーザー使用不可) リセット 0x0 アクセス R 外部マルチプレクサからの切替え時に、アナログ入力がセトリングされるま での時間を設定する遅延機能があります (ADC モード・レジスタセクション の DELAY ビットを参照)。 11 SYNC_EN 0 1 [10:9] ERR_EN ディスエーブル。 イネーブル。 これらのビットにより、ERROR ピンをエラー入出力として使用できるように なります。 00 01 0x0 RW ディスエーブル。 ERROR は、エラー入力。 (反転された) リードバックの状態は、他のエラー 原因との論理和 (OR) がとられ、ステータス・レジスタの ADC_ERROR ビッ トに送られ、確認することができます。ERROR ピンの状態は、このレジスタ の ERR_DAT ビットから読み出すこともできます。 10 ERROR は、オープンドレインのエラー出力。ステータス・レジスタのエラー・ ビットは、論理和 (OR) がとられ、反転されて、ERROR ピンにマップされま す。複数のデバイスの ERROR ピンを共通のプルアップ抵抗にまとめて接続 して、あらゆるデバイスのエラーを監視できます。 11 ERROR は汎用出力。このピンのステータスは、このレジスタの ERR_DAT ビッ トによって制御されます。この出力は、GPIO0 ピンで使用される AVDD1 お よび AVSS レベルとは異なり、IOVDD と DGND 間の電圧を基準にしていま す。この場合、ERROR ピンは、アクティブ・プルアップになります。 8 ERR_DAT このビットがピン ERROR ピンが汎用出力としてイネーブルになっている場合、 でのロジック・レベルを決定します。このビットが入力としてイネーブルに なっている場合、このビットは、このピンのリードバック・ステータスを反 映します。 0x0 RW 7 GP_DATA3 このビットは、GPO3 の書込みデータ。 0x0 W 6 GP_DATA2 このビットは、GPO2 の書込みデータ。 0x0 W 5 IP_EN1 このビットは GPIO1 ピンを入力にします。入力は、AVDD1 と AVSS との間 の電圧を基準にした値です。 0x0 RW 0 ディスエーブル。 Rev. 0 | 51/60 AD7172-4 ビット ビット名 データシート 設定 説明 1 4 3 2 IP_EN0 0 GP_DATA0 0x0 RW 0x0 RW 0x0 RW このビットは、GPIO1 のリードバックまたは書き込みデータです。 0x0 RW このビットは、GPIO0 のリードバックまたは書き込みデータです。 0x0 RW リセット 0x205X アクセス R 0 ディスエーブル。 1 イネーブル。 このビットは GPIO1 ピンを出力にします。出力は、AVDD1 と AVSS との間 の電圧を基準にした値です。 0 ディスエーブル。 1 イネーブル。 OP_EN0 GP_DATA1 アクセス このビットは GPIO0 ピンを入力にします。入力は、AVDD1 と AVSS との間 の電圧を基準にした値です。 OP_EN1 1 リセット イネーブル。 このビットは GPIO0 ピンを出力にします。出力は、AVDD1 と AVSS との間 の電圧を基準にした値です。 0 ディスエーブル。 1 イネーブル。 ID レジスタ Address:0x07, Reset:0x205X, Name:ID ID レジスタを読み出すと、16 ビットの ID コードが返されます。AD7172-4 では、この ID は 0x205X です。 表 33. ID のビットの説明 ビット [15:0] ビット名 ID 設定 説明 0x205X ID レジスタは、この ADC 固有の 16 ビットの ID コードを返します。 AD7172-4 Rev. 0 | 52/60 AD7172-4 データシート チャンネル・レジスタ 0 Address:0x10, Reset:0x8001, Name:CH0 チャンネル・レジスタは 16 ビットのレジスタです。現在アクティブなチャンネル、各チャンネルの入力、チャンネル用の ADC の設 定に使用するセットアップを選択するには、このレジスタを使用します。 表 34. CH0 のビットの説明 ビット 15 [14:12] ビット名 CH_EN0 設定 説明 このビットはチャンネル 0 をイネーブルにします。複数のチャンネルがイネーブ ルになっている場合、ADC はこれらのチャンネルを自動的にスキャンします。 0 ディスエーブル 1 イネーブル (デフォルト) SETUP_SEL0 リセット 0x1 これらのビットは、このチャンネル用の ADC の設定に使用するセットアップ 0x0 (8 個のセットアップのいずれか) を特定します。セットアップは、セットアッ プ構成レジスタ、フィルタ設定レジスタ、オフセット・レジスタ、ゲイン・レ ジスタ の 4 つのレジスタで構成されています。すべてのチャンネルで同じセッ トアップを使用するように設定できます。 この場合、すべてのアクティブなチャン ネルのこれらのビットに同じ 2 ビット値を書き込む必要があります。または、 最大 8 つのチャンネルを異なる設定にすることができます。 000 セットアップ 0 001 セットアップ 1 010 セットアップ 2 011 セットアップ 3 100 セットアップ 4 101 セットアップ 5 110 セットアップ 6 111 セットアップ 7 アクセス RW RW [11:10] RESERVED 0 に固定 (ユーザー使用不可) 0x0 R [9:5] AINPOS0 ADC チャンネルの正側 (非反転) 入力にどのアナログ入力ピンを接続するか選 択するには、これらのビットを使用します。 0x0 RW 0x1 RW 00000 00001 00010 00011 00100 00101 00110 00111 01000 10011 10100 10101 10110 [4:0] AINNEG0 00000 00001 00010 00011 00100 00101 00110 00111 01000 10011 10100 10101 10110 AIN0 (デフォルト) AIN1 AIN2 AIN3 AIN4 AIN5 AIN6 AIN7 AIN8 ((AVDD1 − AVSS)/5) + (アナログ入力バッファを必ずイネーブルにしてください) ((AVDD1 − AVSS)/5) − (アナログ入力バッファを必ずイネーブルにしてください) REF+ REFADC チャンネルの負側 (反転) 入力にどのアナログ入力ピンを接続するか選択 するには、これらのビットを使用します。 AIN0 AIN1 (デフォルト) AIN2 AIN3 AIN4 AIN5 AIN6 AIN7 AIN8 ((AVDD1 − AVSS)/5)+ ((AVDD1 − AVSS)/5)− REF+ REF- Rev. 0 | 53/60 AD7172-4 データシート チャンネル・レジスタ 1 ～ チャンネル・レジスタ 7 Address:0x11 to 0x17, Reset:0x0001, Name:CH1 to CH7 残り 7 つのチャンネル・レジスタは、チャンネル・レジスタ 0 と同じレイアウトです。 表 35. CH1 ～ CH7 レジスタ・マップ Reg. 0x11 Name CH1 0x12 CH2 0x13 CH3 0x14 CH4 0x15 CH5 0x16 CH6 0x17 CH7 Bits [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] Bit 7 CH_EN1 CH_EN2 CH_EN3 CH_EN4 CH_EN5 CH_EN6 CH_EN7 Bit 6 Bit 5 Bit 4 SETUP_SEL1 AINPOS1[2:0] SETUP_SEL2 AINPOS2[2:0] SETUP_SEL3 AINPOS3[2:0] SETUP_SEL4 AINPOS4[2:0] SETUP_SEL5 AINPOS5[2:0] SETUP_SEL6 AINPOS6[2:0] SETUP_SEL7 AINPOS7[2:0] Rev. 0 | 54/60 Bit 3 Bit 2 RESERVED AINNEG1 RESERVED AINNEG2 RESERVED AINNEG3 RESERVED AINNEG4 RESERVED AINNEG5 RESERVED AINNEG6 RESERVED AINNEG7 Bit 1 Bit 0 AINPOS1[4:3] Reset 0x0001 RW RW AINPOS2[4:3] 0x0001 RW AINPOS3[4:3] 0x0001 RW AINPOS4[4:3] 0x0001 RW AINPOS5[4:3] 0x0001 RW AINPOS6[4:3] 0x0001 RW AINPOS7[4:3] 0x0001 RW AD7172-4 データシート セットアップ構成レジスタ 0 Address:0x20, Reset:0x1000, Name:SETUPCON0 セットアップ構成レジスタは 16 ビットのレジスタで、リファレンス電圧、入力バッファ、バーンアウト電流、および ADC の出力コー ディングの構成に使用します。 表 36. SETUPCON0 のビットの説明 ビット ビット名 説明 リセット アクセス [15:13] RESERVED 0 に固定 (ユーザー使用不可) 0x0 R 12 BI_UNIPOLAR0 Setup 0 の ADC の出力コーディングを設定するには、このビットを使用 します。 0x1 RW 0x0 RW 0x0 RW 0x0 RW 0x0 RW 11 10 9 8 設定 0 ユニポーラ・コーディング出力 1 バイポーラ・コーディング出力 (オフセット・バイナリ) REFBUF0+ REF+ 入力バッファをイネーブル／ディスエーブルにするには、このビッ トを使用します。 0 REF+ バッファはディスエーブル 1 REF+ バッファはイネーブル REFBUF0− REF- 入力バッファをイネーブル／ディスエーブルにするには、このビッ トを使用します。 0 REF- バッファはディスエーブル 1 REF- バッファはイネーブル AINBUF0+ AIN+ 入力バッファをイネーブル／ディスエーブルにするには、 このビッ トを使用します。 0 AIN+ バッファはディスエーブル 1 AIN+ バッファはイネーブル AINBUF0− AIN- 入力バッファをイネーブル／ディスエーブルにするには、このビッ トを使用します。 0 AIN- バッファはディスエーブル 1 AIN- バッファはイネーブル 7 BURNOUT_EN0 選択された正側 (非反転) アナログ入力の 10 µA 電流ソースと、選択さ れた負側 (反転) アナログ入力の 10 µA 電流シンクをイネーブルにする には、このビットを使用します。これらのバーンアウト電流が接続さ れていると、配線がオープンのとき、ADC の結果がフル・スケールに なるので、断線の診断に有用です。測定中にバーンアウト電流をイネー ブルすると、ADC にオフセット電圧が生じます。高精度な測定の前後 にバーンアウト電流を断続的にオンにするのが、断線の診断に最適で す。 0x00 R 6 RESERVED 0 に固定 (ユーザー使用不可) 0x00 R [5:4] REF_SEL0 これらのビットにより、Setup 0 で ADC 変換のリファレンス電源を選択 できます。 0x0 RW 0x0 R [3:0] RESERVED 00 REF+ ピンと REF− ピンに供給される外部リファレンス。 01 AIN1／REF2+ ピンと AIN0／REF2− ピンに供給される外部リファレン ス 2。 11 AVDD1 − AVSS。これは、他のリファレンス値を検証するための診断 機能として使用できます。 0 に固定 (ユーザー使用不可) Rev. 0 | 55/60 AD7172-4 データシート セットアップ構成レジスタ 1 ～ セットアップ構成レジスタ 7 Address:0x21 to 0x27, Reset:0x1000, Name:SETUPCON1 to SETUPCON7 残り 7 つのセットアップ構成レジスタは、セットアップ構成レジスタ 0 と同じレイアウトです。 表 37. SETUPCON1 ～ SETUPCON7 レジスタ・マップ Reg. Name Bits 0x21 SETUPCON1 [15:8] [7:0] 0x22 SETUPCON2 [15:8] [7:0] 0x23 SETUPCON3 [15:8] [7:0] 0x24 SETUPCON4 [15:8] [7:0] 0x25 SETUPCON5 [15:8] [7:0] 0x26 0x27 Bit 7 Bit 6 RESERVED BURNOUT_EN1 RESERVED RESERVED BURNOUT_EN2 RESERVED RESERVED BURNOUT_EN3 RESERVED RESERVED BURNOUT_EN4 RESERVED RESERVED BURNOUT_EN5 RESERVED RESERVED Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reset RW BI_UNIPOLAR1 REFBUF1+ REFBUF1− AINBUF1+ AINBUF1− 0x1000 RW AINBUF2− 0x1000 RW AINBUF3− 0x1000 RW AINBUF4− 0x1000 RW AINBUF5− 0x1000 RW REF_SEL1 BI_UNIPOLAR2 REFBUF2+ REF_SEL2 BI_UNIPOLAR3 BI_UNIPOLAR4 REFBUF3+ REFBUF4+ SETUPCON7 [7:0] [15:8] BURNOUT_EN6 RESERVED RESERVED REF_SEL6 BI_UNIPOLAR7 BI_UNIPOLAR6 [7:0] BURNOUT_EN7 REF_SEL7 Rev. 0 | 56/60 REFBUF3− AINBUF3+ REFBUF4− AINBUF4+ RESERVED REFBUF5+ REF_SEL5 [15:8] AINBUF2+ RESERVED REF_SEL4 BI_UNIPOLAR5 REFBUF2− RESERVED REF_SEL3 SETUPCON6 RESERVED RESERVED REFBUF5− AINBUF5+ RESERVED REFBUF6+ REFBUF6− AINBUF6+ AINBUF6− 0x1000 RW REFBUF7+ RESERVED REFBUF7− AINBUF7+ AINBUF7− 0x1000 RW RESERVED AD7172-4 データシート フィルタ設定レジスタ 0 Address:0x28, Reset:0x0500, Name:FILTCON0 フィルタ設定レジスタは 16 ビットのレジスタで、ADC のデータ・レートとフィルタ・オプションの構成に使用します。これらのレジ スタに書き込むと、アクティブな ADC による変換はすべてリセットされ、最初のチャンネルから順番に変換が再スタートします。 表 38. FILTCON0 のビットの説明 ビット 15 ビット名 SINC3_MAP0 [14:12] RESERVED 11 ENHFILTEN0 [10:8] 設定 説明 リセット 0x0 アクセス RW 0 に固定 (ユーザー使用不可) 0x0 R このビットにより、Setup 0 に対して 50 Hz／60 Hz の強化された除去用 の各種ポストフィルタがイネーブルになります。この機能を有効にす るには、ORDER ビットも 00 に設定し、Sinc5 + Sinc1 フィルタを選択 する必要があります。 0x0 RW 0x5 RW このビットを変更すると、Sinc3 フィルタのデシメーション・レートを 直接プログラムするように Setup 0 に対するフィルタ設定レジスタのマッ ピングが変化します。他のオプションはすべて消去されます。これに より、出力データ・レートおよび特定の周波数成分を除去するフィル ター・ノッチの微調整が可能になります。シングル・チャンネルのデー タ・レートは fMOD/ (32 × FILTCON0[14:0]) と等しくなります。 0 ディスエーブル 1 イネーブル ENHFILT0 Setup 0 に対して 50 Hz／60 Hz の強化された除去用の各種ポストフィル タを選択するには、このビットを選択します。 010 27 SPS、除去比: 47 dB、セトリング時間: 36.7 ms 011 21.25 SPS、除去比: 62 dB、セトリング時間: 40 ms 101 20 SPS、除去比: 86 dB、セトリング時間: 50 ms 110 16.67 SPS、除去比: 92 dB、セトリング時間: 60 ms 7 RESERVED 0 に固定 (ユーザー使用不可) 0x0 R [6:5] ORDER0 変調器データを処理するデジタフ・フィルタの次数を制御するには、 これらのビットを使用します。 0x0 RW 0x0 RW 00 11 [4:0] ODR0 00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 10100 10101 10110 Sinc5 + sinc1 (デフォルト) Sinc3 これらのビットを使用して、ADC の出力データ・レートを制御します が、結果として Setup 0 のセトリング時間とノイズの値も変化します。 記載のレートは、Sinc5 + Sinc1 フィルタのものです。表 20 ～ 表 23 を 参照してください。 31,250 31,250 31,250 31,250 31,250 31,250 15,625 10,417 5208 2597 1007 503.8 381 200.3 100.2 59.52 49.68 20.01 16.63 10 5 2.5 1.25 Rev. 0 | 57/60 AD7172-4 データシート フィルタ設定レジスタ 1 ～ フィルタ設定レジスタ 7 Address:0x29 to 0x2F, Reset:0x0500, Name:FILTCON1 to FILTCON7 残り 7 つのフィルタ設定レジスタは、フィルタ設定レジスタ 0 と同じレイアウトです。 表 39. FILTCON1 ～ FILTCON7 レジスタ・マップ Reg. 0x29 Name FILTCON1 0x2A FILTCON2 0x2B 0x2C 0x2D 0x2E 0x2F Bits [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] [15:8] [7:0] FILTCON3 FILTCON4 FILTCON5 FILTCON6 FILTCON7 Bit 7 SINC3_MAP1 RESERVED SINC3_MAP2 RESERVED SINC3_MAP3 RESERVED SINC3_MAP4 RESERVED SINC3_MAP5 RESERVED SINC3_MAP6 RESERVED SINC3_MAP7 RESERVED Bit 6 Bit 5 Bit 4 RESERVED ORDER1 RESERVED ORDER2 RESERVED ORDER3 RESERVED ORDER4 RESERVED ORDER5 RESERVED ORDER6 RESERVED ORDER7 Bit 3 ENHFILTEN1 Bit 2 Bit 1 Bit 0 ENHFILT1 Reset 0x0500 RW RW ENHFILT2 0x0500 RW ENHFILT3 0x0500 RW ENHFILT4 0x0500 RW ENHFILT5 0x0500 RW ENHFILT6 0x0500 RW ENHFILT7 0x0500 RW ODR1 ENHFILTEN2 ODR2 ENHFILTEN3 ODR3 ENHFILTEN4 ODR4 ENHFILTEN5 ODR5 ENHFILTEN6 ODR6 ENHFILTEN7 ODR7 オフセット・レジスタ 0 Address:0x30, Reset:0x800000, Name:OFFSET0 オフセット (ゼロスケール) レジスタは 、ADC またはシステムのオフセット誤差を補正するための 24 ビットのレジスタです。 表 40. OFFSET0 のビットの説明 ビット [23:0] ビット名 OFFSET0 設定 説明 Setup 0 用のオフセット・キャリブレーション係数 リセット 0x800000 アクセス RW オフセット・レジスタ 1 ～ オフセット・レジスタ 7 Address:0x31 to 0x33, Reset:0x800000, Name:OFFSET1 to OFFSET7 残り 7 つのオフセット・レジスタは、オフセット・レジスタ 0 と同じレイアウトです。 表 41. OFFSET1 ～ OFFSET7 レジスタ・マップ Reg. 0x31 0x32 0x33 0x34 0x35 0x36 0x37 Name OFFSET1 OFFSET2 OFFSET3 OFFSET4 OFFSET5 OFFSET6 OFFSET7 Bits [23:0] [23:0] [23:0] [23:0] [23:0] [23:0] [23:0] OFFSET1[23:0] OFFSET2[23:0] OFFSET3[23:0] OFFSET4[23:0] OFFSET5[23:0] OFFSET6[23:0] OFFSET7[23:0] Rev. 0 | 58/60 Reset 0x800000 0x800000 0x800000 0x800000 0x800000 0x800000 0x800000 RW RW RW RW RW RW RW RW AD7172-4 データシート ゲイン・レジスタ 0 Address:0x38, Reset:0x5XXXX0, Name:GAIN0 ゲイン (フルスケール) レジスタは、ADC またはシステムのゲイン誤差を補正するための 24 ビットのレジスタです。 表 42. GAIN0 のビットの説明 ビット [23:0] ビット名 GAIN0 設定 説明 Setup 0 のゲイン・キャリブレーション係数。 リセット 0x5XXXX0 アクセス RW ゲイン・レジスタ 1 ～ ゲイン・レジスタ 7 Address:0x39 to 0x3F, Reset:0x5XXXX0, Name:GAIN1 to GAIN7 残り 7 つのゲイン・レジスタは、ゲイン・レジスタ 0 と同じレイアウトです。 表 43. GAIN1 ～ GAIN7 レジスタ・マップ Reg. 0x39 0x3A 0x3B 0x3C 0x3D 0x3E 0x3F Name GAIN1 GAIN2 GAIN3 GAIN4 GAIN5 GAIN6 GAIN7 Bits [23:0] [23:0] [23:0] [23:0] [23:0] [23:0] [23:0] GAIN1[23:0] GAIN2[23:0] GAIN3[23:0] GAIN4[23:0] GAIN5[23:0] GAIN6[23:0] GAIN7[23:0] Rev. 0 | 59/60 Reset 0x5XXXX0 0x5XXXX0 0x5XXXX0 0x5XXXX0 0x5XXXX0 0x5XXXX0 0x5XXXX0 RW RW RW RW RW RW RW RW AD7172-4 データシート 外形寸法 5.10 5.00 SQ 4.90 PIN 1 INDICATOR 0.30 0.25 0.18 32 25 0.50 BSC 1 24 0.80 0.75 0.70 0.50 0.40 0.30 3.65 3.50 SQ 3.45 EXPOSED PAD 8 17 TOP VIEW PIN 1 INDICATOR 16 9 BOTTOM VIEW 0.25 MIN 3.50 REF SEATING PLANE COMPLIANT TO JEDEC STANDARDS MO-220-WHHD. 04-02-2012-A 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 図 72.32 ピンのリード・フレーム・チップ・スケール・パッケージ[LFCSP_VQ] 5 mm × 5 mm ボディ、極薄クワッド (CP-32-11) 寸法 (ミリ単位) オーダー・ガイド Models 1 AD7172-4BCPZ Temperature Range −40°C to +105°C AD7172-4BCPZ-RL −40°C to +105°C AD7172-4BCPZ-RL7 −40°C to +105°C 1 Package Description 32 ピンのリード・フレーム・チップ・スケール・パッケージ [LFCSP_VQ] 32 ピンのリード・フレーム・チップ・スケール・パッケージ [LFCSP_VQ] 32 ピンのリード・フレーム・チップ・スケール・パッケージ [LFCSP_VQ] Z = RoHS 準拠製品 Rev. 0 | 60/60 Package Option CP-32- 11 CP-32- 11 CP-32- 11