日本語版

14ビット、80MSPS/105MSPS/
125MSPS、1.8VのA/Dコンバータ
AD9246
機能ブロック図
特長
オンチップの電圧リファレンスとサンプル＆ホールド・アンプ
DNL＝±0.4LSB
フレキシブルなアナログ入力レンジ：1∼2Vp-p
オフセット・バイナリ、グレーコード、 2 の補数のデータ・
フォーマット
クロック・デューティ・サイクル・スタビライザ
データ出力クロック
シリアル・ポート制御
選択可能なデジタル・テスト・パターン生成機能
クロックとデータのプログラマブル・アライメント
AVDD
AD9246
VIN+
MDAC1
SHA
VIN–
4
3
補正用ロジック
OR
15
出力バッファ
DCO
D13 (MSB)
VREF
D0 (LSB)
SENSE
0.5V
REF
選択
クロック・
デューティ・
サイクル・
スタビライザ
CLK+
CLK–
SCLK/DFS
モード
選択
PDWN
SDIO/DCS
CSB
DRGND
図1
デジタル出力データは、オフセット・バイナリ、グレーコード、
または2 の補数のフォーマットで提供します。データ・クロッ
ク出力（DCO）は、受信ロジックの適正なラッチ・タイミング
を保証します。
2000
バッテリ駆動計測機器
携帯型スコープメータ
低価格のデジタル・オシロスコープ
概要
AD9246は、高性能のサンプル＆ホールド・アンプ（SHA）と
オンチップ電圧リファレンスを備えた、1.8V単電源、14ビット、
80MSP/105MSPS/125MSPS のモノリシック A/D コンバータ
（ADC）です。出力誤差補正ロジックを備えた複数段の差動パ
イプライン・アーキテクチャによって125MSPS のデータレー
トで14ビットの精度を達成し、動作温度範囲の全域でノー・ミ
AD9246は48ピンLFCSPパッケージで提供しており、工業温度
範囲（−40∼＋85℃）で仕様が規定されています。
製品のハイライト
1. AD9246は1.8Vの単電源で動作し、1.8∼3.3Vのロジック・
ファミリーに対応するデジタル出力ドライバ電源を別に備
えています。
2. 特許取得済みのSHA入力は、225MHzまでの入力周波数に
スコードを保証します。
広帯域幅で、真のに差動入力を備えたSHAを内蔵しているため、
シングルエンドのアプリケーションを含め、選択可能なさまざ
まな入力レンジとオフセットを提供します。このSHAは、連続
的なチャンネルでフルスケール電圧レベルの切替えを行う多重
化システムや、ナイキスト・レートをはるかに超える周波数で
のシングル・チャンネル入力のサンプリングに適しています。
また、既存のADCと比べ消費電力とコストを大きく節約できる
ため、通信、画像処理、医療用超音波装置のアプリケーション
に適しています。
差動クロック入力を使用して、内部変換サイクルのすべてを制
御します。デューティ・サイクル・スタビライザ（DCS）はク
ロック・デューティ・サイクルの幅広い変動を補償し、ADC全
体にわたって優れた性能を維持します。
アナログ・デバイセズ株式会社
8
A/D
REFB
超音波装置
通信レシーバのIFサンプリング：IS-95、CDMA-One、IMT-
REV. A
8段の1 1/2ビット・
パイプライン
A/D
REFT
AGND
アプリケーション
DRVDD
05491-001
1.8Vのアナログ電源動作
1.8∼3.3Vのデジタル出力用電源
70MHzまでの入力に対するSNR＝71.7dBc（72.7dBFS）
70MHzまでの入力に対するSFDR＝85dBc
低消費電力：395mW（@125MSPS）
650MHz帯域幅の差動入力
対して優れた性能を維持します。
3. クロックDCSは、広範なクロック・パルス幅でADC全体に
わたって優れた性能を維持します。
4. 標準のシリアル・ポート・インターフェースは、データ・
フォーマット（オフセット・バイナリ、 2 の補数、グレー
コード）、クロック DCS 、パワーダウン、電圧リファレン
ス・モードのイネーブル設定など、さまざまな機能に対応
します。
5. AD9233 とピン互換であり、12 ビットから14 ビットへの移
行が簡単にできます。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の
利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま
せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので
もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有
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電話06（6350）6868
AD9246
目次
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
製品のハイライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
DC仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
AC仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
デジタル仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
スイッチング仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
タイミング図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
熱抵抗. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
等価回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
アナログ入力に関する注意事項. . . . . . . . . . . . . . . . . . . . . . . 15
電圧リファレンス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
クロック入力に関する注意事項. . . . . . . . . . . . . . . . . . . . . . . 18
ジッタに関する注意事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
消費電力とスタンバイ・モード. . . . . . . . . . . . . . . . . . . . . . . 20
デジタル出力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
タイミング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
シリアル・ポート・インターフェース（SPI）. . . . . . . . . . . . . . 23
SPIを使用した設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
ハードウェア・インターフェース. . . . . . . . . . . . . . . . . . . . . 23
SPIを使用しない設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
メモリ・マップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
メモリ・マップ・テーブルの読出し. . . . . . . . . . . . . . . . . . . 24
メモリ・マップ・レジスタ・テーブル. . . . . . . . . . . . . . . . . 25
レイアウトに関する注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
電源とグラウンドに関する推奨事項. . . . . . . . . . . . . . . . . . . 27
CML . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
RBIAS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
リファレンスのデカップリング. . . . . . . . . . . . . . . . . . . . . . . 27
評価用ボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
電源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
入力信号. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
出力信号. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
デフォルト動作とジャンパ選択の設定. . . . . . . . . . . . . . . . . 29
その他のクロック設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
その他のアナログ入力駆動構成. . . . . . . . . . . . . . . . . . . . . . . 29
回路図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
評価用ボード・レイアウト. . . . . . . . . . . . . . . . . . . . . . . . . . . 36
部品表. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
―2―
REV. A
AD9246
改訂履歴
Deleted Figure 52. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Changes to Figure 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Changes to Figure 46 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Inserted Figure 54 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Added Data Clock Output (DCO) Section. . . . . . . . . . . . . . . . 22
Changes to Table 15. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Changes to Table 16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Changes to the Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . 42
8/06―Rev. 0 to Rev. A
Added 80 MSPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Universal
Changes to Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Deleted Figures 19, 20, 22, 23 . . . . . . . . . . . . . . . . . . . . . . . . . 11
Deleted Figures 24, 25, 27 to 29 . . . . . . . . . . . . . . . . . . . . . . . 12
Deleted Figures 31, 34 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Deleted Figures 37, 38, 40, 41 . . . . . . . . . . . . . . . . . . . . . . . . . 14
Deleted Figure 46. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
4/06―Revision 0: Initial Version
REV. A
―3―
AD9246
仕様
DC仕様
AVDD＝1.8V、DRVDD＝2.5V、最大サンプリング・レート、2Vp-pの差動入力、1.0Vの内部リファレンス。特に指定のない限り、
AIN＝−1.0dBFS、DCSイネーブル。
表1
パラメータ
温度
AD9246BCPZ-80
Min
Typ
Max
AD9246BCPZ-105
Min
Typ
Max
AD9246BCPZ-125
Min
Typ
Max
単位
分解能
全範囲
14
14
14
ビット
精度
ノー・ミスコード
全範囲
保証
オフセット誤差
全範囲
±0.3
±0.5
±0.3
保証
±0.8
±0.3
±0.8
% FSR
ゲイン誤差
全範囲
±0.6
±4.7
±0.6
±5.0
±0.6
±4.2
% FSR
微分非直線性（DNL）1
全範囲
±1.0
LSB
積分非直線性（INL）1
全範囲
±5.0
LSB
±1.0
25℃
保証
±1.0
±0.4
±0.4
±5.0
±0.4
±5.0
LSB
25℃
±1.5
±1.3
±1.5
LSB
オフセット誤差
全範囲
±15
±15
±15
ppm/℃
ゲイン誤差
全範囲
±95
±95
±95
ppm/℃
温度ドリフト
内部電圧リファレンス
出力電圧誤差（1Vモード）
全範囲
±5
負荷レギュレーション（1.0mA時）
全範囲
7
±20
±5
7
±35
±5
7
±35
mV
mV
25℃
1.3
1.3
1.3
LSB rms
入力換算ノイズ
VREF＝1.0V
アナログ入力
入力スパン、VREF＝1.0V
全範囲
2
2
2
V p-p
2
全範囲
8
8
8
pF
リファレンス入力抵抗
全範囲
6
6
6
kΩ
入力容量
電源
電源電圧
AVDD
全範囲
1.7
1.8
1.9
1.7
1.8
1.9
1.7
1.8
1.9
V
DRVDD
全範囲
1.7
2.5
3.6
1.7
2.5
3.6
1.7
2.5
3.6
V
155
178
194
220
236
mA
電源電流
IAVDD1
全範囲
138
IDRVDD1（DRVDD＝1.8V）
全範囲
7
9
11
mA
IDRVDD （DRVDD＝3.3V）
全範囲
12
16
19
mA
DC入力
全範囲
248
サイン波入力1（DRVDD＝1.8V）
全範囲
261
337
415
mW
サイン波入力1（DRVDD＝3.3V）
全範囲
288
373
458
mW
スタンバイ
全範囲
40
40
40
mW
パワーダウン
全範囲
1.8
1.8
1.8
mW
1
消費電力
3
1
2
3
279
320
350
395
425
mW
低入力周波数、フルスケールのサイン波信号、各出力ビットに約5pFの負荷がある状態で測定。
入力容量は、1本の差動入力ピンとAGNDの間の実効容量です。等価なアナログ入力構造については、図4を参照。
スタンバイ時の消費電力は、DC入力を使用し、CLKピンを非アクティブ（AVDDまたはAGNDに設定）にして測定。
―4―
REV. A
AD9246
AC仕様
AVDD＝1.8V、DRVDD＝2.5V、最大サンプリング・レート、2Vp-pの差動入力、1.0Vの内部リファレンス。特に指定のない限り、
AIN＝−1.0dBFS、DCSイネーブル。
表2
温度
AD9246BCPZ-80
Min
Typ
Max
fIN＝2.4MHz
25℃
71.9
fIN＝70MHz
25℃
71.9
パラメータ1
AD9246BCPZ-105 AD9246BCPZ-125
Min
Typ
Max Min
Typ
Max 単位
S/N比
71.9
71.9
全範囲 70.8
69.5
71.9
dBc
71.7
dBc
69.5
dBc
fIN＝100MHz
25℃
71.6
71.6
71.6
dBc
fIN＝170MHz
25℃
70.9
70.9
70.8
dBc
信号／ノイズ＆歪み（SINAD）
fIN＝2.4MHz
25℃
71.1
71.1
71.1
dBc
fIN＝70MHz
25℃
71.5
70.8
70.6
dBc
fIN＝100MHz
25℃
70.6
70.6
70.6
dBc
fIN＝170MHz
25℃
69.9
69.9
69.9
dBc
fIN＝2.4MHz
25℃
11.7
11.7
11.7
ビット
fIN＝70MHz
25℃
11.6
11.6
11.6
ビット
fIN＝100MHz
25℃
11.6
11.6
11.6
ビット
fIN＝170MHz
25℃
11.5
11.5
11.5
ビット
全範囲 70.4
68.5
68.5
dBc
有効ビット数（ENOB）
最悪高調波（2次または3次）
fIN＝2.4MHz
25℃
−90
−90
−90
dBc
fIN＝70MHz
25℃
−85
−85
−85
dBc
fIN＝100MHz
25℃
−85
−85
−85
dBc
fIN＝170MHz
25℃
−83.5
−83.5
−83
dBc
fIN＝2.4MHz
25℃
90
90
90
dBc
fIN＝70MHz
25℃
85
85
dBc
−76
全範囲
−73
−73
dBc
スプリアスフリー・ダイナミック・
レンジ（SFDR）
85
全範囲 76
73
73
dBc
fIN＝100MHz
25℃
85
85
85
dBc
fIN＝170MHz
25℃
83.5
83.5
83
dBc
fIN＝2.4MHz
25℃
−90
−90
−90
dBc
fIN＝70MHz
25℃
−90
その他の最悪高調波またはスプリアス
−90
−85
全範囲
−90
−80
dBc
−80
dBc
fIN＝100MHz
25℃
−90
−90
−90
dBc
fIN＝170MHz
25℃
−90
−90
−90
dBc
fIN＝29MHz（−7dBFS）、
32MHz（−7dBFS）
25℃
87
87
85
dBc
fIN＝169MHz（−7dBFS）、
172MHz（−7dBFS）
25℃
83
83
84
dBc
25℃
650
650
650
MHz
2調波SFDR
アナログ入力帯域幅
1
全用語の定義については、アプリケーション・ノートAN-835『Understanding High Speed ADC Testing and Evaluation』を参照。
REV. A
―5―
AD9246
デジタル仕様
AVDD＝1.8V、DRVDD＝2.5V、最大サンプリング・レート、2Vp-pの差動入力、1.0Vの内部リファレンス。特に指定のない限り、
AIN＝−1.0dBFS、DCSイネーブル。
表3
パラメータ
温度
Min
AD9246BCPZ-80/105/125
Typ
Max
単位
差動クロック入力（CLK＋、CLK−）
CMOS/LVDS/LVPECL
ロジック・コンプライアンス
1.2
V
内部同相バイアス
全範囲
差動入力電圧
全範囲
0.2
入力電圧範囲
全範囲
AVDD−0.3
AVDD＋1.6
V
入力同相電圧範囲
全範囲
1.1
AVDD
V
ハイレベル入力電圧（VIH）
全範囲
1.2
3.6
V
ローレベル入力電圧（VIL）
全範囲
0
0.8
V
ハイレベル入力電流（IIH）
全範囲
−10
＋10
µA
＋10
µA
12
kΩ
ローレベル入力電流（IIL）
全範囲
−10
入力抵抗
全範囲
8
入力容量
全範囲
6
10
4
Vp-p
pF
ロジック入力（SCLK/DFS、OEB、PWDN）
ハイレベル入力電圧（VIH）
全範囲
1.2
3.6
V
ローレベル入力電圧（VIL）
全範囲
0
0.8
V
ハイレベル入力電流（IIH）
全範囲
−50
−75
µA
ローレベル入力電流（IIL）
全範囲
−10
＋10
µA
入力抵抗
全範囲
30
kΩ
入力容量
全範囲
2
pF
ロジック入力（CSB）
ハイレベル入力電圧（VIH）
全範囲
1.2
3.6
V
ローレベル入力電圧（VIL）
全範囲
0
0.8
V
ハイレベル入力電流（IIH）
全範囲
−10
＋10
µA
ローレベル入力電流（IIL）
全範囲
＋40
＋135
µA
入力抵抗
全範囲
26
kΩ
入力容量
全範囲
2
pF
ロジック入力（SDIO/DCS）
ハイレベル入力電圧（VIH）
全範囲
1.2
DRVDD＋0.3 V
ローレベル入力電圧（VIL）
全範囲
0
0.8
V
ハイレベル入力電流（IIH）
全範囲
−10
＋10
µA
ローレベル入力電流（IIL）
全範囲
＋40
＋130
µA
入力抵抗
全範囲
26
kΩ
入力容量
全範囲
5
pF
デジタル出力
DRVDD＝3.3V
ハイレベル出力電圧（VOH、IOH＝50µA）
全範囲
3.29
V
ハイレベル出力電圧（VOH、IOH＝0.5mA）
全範囲
3.25
V
ローレベル出力電圧（VOL、IOL＝1.6mA）
全範囲
0.2
V
ローレベル出力電圧（VOL、IOL＝50µA）
全範囲
0.05
V
DRVDD＝1.8V
ハイレベル出力電圧（VOH、IOH＝50µA）
全範囲
1.79
ハイレベル出力電圧（VOH、IOH＝0.5mA）
全範囲
1.75
ローレベル出力電圧（VOL、IOL＝1.6mA）
全範囲
0.2
V
ローレベル出力電圧（VOL、IOL＝50µA）
全範囲
0.05
V
―6―
V
V
REV. A
AD9246
スイッチング仕様
特に指定のない限り、AVDD＝1.8V、DRVDD＝2.5V。
表4
パラメータ1
温度
AD9246BCPZ-80
Min
Typ
Max
AD9246BCPZ-105 AD9246BCPZ-125
Min
Typ
Max Min
Typ
Max 単位
全範囲
20
80
20
105
20
125
MSPS
80
10
105
10
125
MSPS
クロック入力パラメータ
変換レート（DCSイネーブル）
変換レート（DCSディスエーブル）
全範囲
10
CLK周期
全範囲
12.5
CLKのハイ・パルス幅
（DCSイネーブル）
全範囲
3.75
6.25
8.75
2.85
4.75
6.65
2.4
4
5.6
ns
CLKのハイ・パルス幅
（DCSディスエーブル）
全範囲
5.63
6.25
6.88
4.28
4.75
5.23
3.6
4
4.4
ns
データ伝播遅延（tPD）2
全範囲
3.1
3.9
4.8
3.1
3.9
4.8
3.1
3.9
4.8
DCO伝播遅延（tDCO）
全範囲
9.5
8
ns
データ出力パラメータ
4.4
4.4
ns
4.4
ns
セットアップ時間（tS）
全範囲
4.9
5.7
3.4
4.3
2.6
3.5
ns
ホールド時間（tH）
全範囲
5.9
6.8
4.4
5.3
3.7
4.5
ns
パイプライン遅延（レイテンシ）
全範囲
12
12
12
サイクル
アパーチャ遅延（tA）
全範囲
0.8
0.8
0.8
ns
アパーチャ不確定性（ジッタ、tJ）
全範囲
0.1
0.1
0.1
ps rms
全範囲
350
350
350
µs
全範囲
2
2
3
サイクル
3
ウェイクアップ時間
アウト・オブ・レンジ復帰時間
シリアル・ポート・インターフェース4
SCLK周期（tCLK）
1
2
3
4
全範囲
40
40
40
ns
SCLKのハイレベル・パルス幅の時間（tHI） 全範囲
16
16
16
ns
SCLKのローレベル・パルス幅の時間（tLO） 全範囲
16
16
16
ns
SDIOからSCLKまでのセットアップ時間（tDS） 全範囲
5
5
5
ns
SDIOからSCLKまでのホールド時間（tDH） 全範囲
2
2
2
ns
CSBからSCLKまでのセットアップ時間（tS）全範囲
5
5
5
ns
CSBからSCLKまでのホールド時間（tH） 全範囲
2
2
2
ns
全用語の定義については、アプリケーション・ノートAN-835『Understanding High Speed ADC Testing and Evaluation』を参照してください。
出力伝播遅延は、5pFの負荷で、CLKの50％遷移からデータの50％遷移までを測定。
ウェークアップ時間は、デカップリング・コンデンサの容量によって異なります。記載の値は、REFTとREFBの間に0.1µFのコンデンサを配置した場合のものです。
図57と「シリアル・ポート・インターフェース（SPI）」を参照してください。
タイミング図
N+2
N+1
N+3
N
N+4
tA
N+8
N+5
N+6
N+7
tCLK
CLK+
CLK–
tPD
tS
tH
tDCO
DCO
図2.
REV. A
タイミング図
―7―
tCLK
05491-002
DATA
AD9246
絶対最大定格
表5
パラメータ
左記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
定格値
電気的条件
AGNDに対するAVDD
−0.3∼＋2.0V
DGNDに対するDRVDD
−0.3∼＋3.9V
DGND∼AGND
−0.3∼＋0.3V
熱抵抗
DRVDD∼AVDD
−3.9∼＋2.0V
LFCSP_VQ パッケージの露出パドルをグラウンド・プレーン
DGNDに対するD0∼D13
−0.3V∼DRVDD＋0.3V
DGNDに対するDCO
−0.3V∼DRVDD＋0.3V
DGNDに対するOR
−0.3V∼DRVDD＋0.3V
AGNDに対するCLK＋
−0.3∼＋3.9V
AGNDに対するCLK−
−0.3∼＋3.9V
パッケージのタイプ
AGNDに対するVIN＋
−0.3V∼AVDD＋0.2V
48ピンLFCSP_VQ（CP-48-3） 26.4
AGNDに対するVIN−
−0.3V∼AVDD＋0.2V
AGNDに対するVREF
−0.3V∼AVDD＋0.2V
AGNDに対するSENSE
−0.3V∼AVDD＋0.2V
AGNDに対するREFT
−0.3V∼AVDD＋0.2V
AGNDに対するREFB
−0.3V∼AVDD＋0.2V
DGNDに対するSDIO/DCS
−0.3V∼DRVDD＋0.3V
AGNDに対するPDWN
−0.3∼＋3.9V
AGNDに対するCSB
−0.3∼＋3.9V
AGNDに対するSCLK/DFS
−0.3∼＋3.9V
AGNDに対するOEB
−0.3∼＋3.9V
にハンダ付けする必要があります。露出パドルをカスタマ・
ボードにハンダ付けすると、ハンダ接合部の信頼性が高くなり、
パッケージの最大の熱性能が得られます。
表6.
熱抵抗
θJA
θJC
単位
2.4
℃/W
θJAとθJCの代表値は、自然空冷下での4層ボードに対するもので
す。風を送れば熱の発散を効果的に促進し、θJAが低下します。
また、金属パターン配線、スルーホール、グラウンド、電源プ
レーンからパッケージのリードに金属が直接触れる場合も、θJA
が低くなります。
環境条件
保存温度範囲
−65∼＋125℃
動作温度範囲
−40∼＋85℃
ピン温度（ハンダ処理10秒） ＋300℃
ジャンクション温度
＋150℃
注意
ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静
電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の
ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復
不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、
ESDに対する適切な予防措置を講じることをお勧めします。
―8―
REV. A
AD9246
48
47
46
45
44
43
42
41
40
39
38
37
DRV DD
DRG ND
D1
D0 ( L SB)
DCO
O EB
A V DD
A G ND
A V DD
CL K–
CL K+
A G ND
ピン配置と機能の説明
D2
D3
1
2
1番ピン
識別マーク
D4 3
D5 4
D6 5
D7 6
DRGND 7
DRVDD 8
D8 9
D9 10
D10 11
D11 12
AD9246
上面図
PDWN
RBIAS
CML
AVDD
AGND
VIN–
VIN+
AGND
REFT
REFB
VREF
SENSE
図3.
表7.
05491-003
D12
D13 ( MSB)
OR
DRG ND
DRV DD
SDIO/DCS
SCL K/DF S
CSB
A G ND
A V DD
A G ND
A V DD
13
14
15
16
17
18
19
20
21
22
23
24
（実寸ではありません）
36
35
34
33
32
31
30
29
28
27
26
25
ピン配置
ピン機能の説明
ピン番号
記号
説明
0、21、23、29、
32、37、41
AGND
アナログ・グラウンド（0番ピンは、パッケージ底面の露出サーマル・パッドです。
）
45、46、1∼6、
9∼14
D0（LSB）∼D13（MSB） データ出力ビット
7、16、47
DRGND
デジタル出力グラウンド
8、17、48
DRVDD
デジタル出力ドライバ電源（1.8∼3.3V）
15
OR
アウト・オブ・レンジ・インジケータ
18
SDIO/DCS
シリアル・ポート・インターフェース（SPI）®データ入出力（シリアル・ポート・
モード）。デューティ・サイクル・スタビライザ選択ピン（外部ピン・モード）。
表10を参照。
19
SCLK/DFS
シリアル・ポート・インターフェースのクロック（シリアル・ポート・モード）
。
データ・フォーマット選択ピン（外部ピン・モード）
20
CSB
シリアル・ポート・インターフェースのチップ選択ピン（アクティブ・ローレベル）
。
表10を参照。
22、24、33、40、42 AVDD
アナログ電源
25
SENSE
リファレンス・モード選択ピン。表9を参照。
26
VREF
電圧リファレンス入出力
27
REFB
差動リファレンス（−）
28
REFT
差動リファレンス（＋）
30
VIN＋
アナログ入力ピン（＋）
31
VIN−
アナログ入力ピン（−）
34
CML
同相レベル・バイアス出力
35
RBIAS
外部バイアス抵抗接続ピン。このピンとアナログ・グラウンド（AGND）の間に
10kΩの抵抗を接続してください。
36
PDWN
パワーダウン機能選択ピン
38
CLK＋
クロック入力（＋）
39
CLK−
クロック入力（−）
43
OEB
出力イネーブル（アクティブ・ローレベル）
44
DCO
データ・クロック出力
REV. A
―9―
AD9246
等価回路
1kΩ
SCLK/DFS
OEB
PDWN
30kΩ
05491-004
05491-008
VIN
図4.
図8.
アナログ入力等価回路
SCLK/DFS、OEB、PDWN入力等価回路
AVDD
AVDD
26kΩ
10kΩ
1kΩ
CSB
1.2V
10kΩ
CLK+
05491-005
05491-010
CLK–
図5.
図9.
クロック入力等価回路
CSB入力等価回路
DRVDD
1kΩ
SENSE
1kΩ
05491-006
05491-011
SDIO/DCS
図6.
図10.
SDIO/DCS入力等価回路
センス等価回路
DRVDD
AVDD
DRGND
図7.
05491-007
6kΩ
図11.
デジタル出力等価回路
― 10 ―
05491-012
VREF
VREF等価回路
REV. A
AD9246
代表的な性能特性
AVDD ＝ 1.8V 、 DRVDD ＝ 2.5V 、最大サンプリング・レート、 DCS イネーブル、 1V の内部リファレンス、 2Vp-p の差動入力、
AIN＝−1.0dBFS。特に指定のない限り、64kサンプル、TA＝25℃。図はすべて、全スピード・グレードの代表的な性能です。
0
0
125MSPS
2.3MHz @ –1dBFS
SNR = 71.9dB (72.9dBFS)
ENOB = 11.7ビット
SFDR = 90dBc
–20
–20
–40
–80
–100
–120
–120
0
15.625
31.250
62.500
46.875
周波数（MHz）
図12.
–140
0
15.625
31.250
46.875
62.500
周波数（MHz）
AD9246-125のシングル・トーンFFT
（fIN＝2.3MHz）
図15.
0
AD9246-125のシングル・トーンFFT
（fIN＝100.3MHz）
0
125MSPS
30.3MHz @ –1dBFS
SNR = 71.9dBc (72.9dBFS)
ENOB = 11.6ビット
SFDR = 88.8dBc
–20
125MSPS
140.3MHz @ –1dBFS
SNR = 71dB (72dBFS)
ENOB = 11.4ビット
SFDR = 85dBc
–20
–40
–60
–80
–60
–80
–100
–100
–120
–120
0
15.625
31.250
46.875
62.500
周波数（MHz）
図13.
–140
05491-014
–140
0
15.625
31.250
46.875
62.500
周波数（MHz）
AD9246-125のシングル・トーンFFT
（fIN＝30.3MHz）
図16.
0
05491-017
振幅（dBFS）
–40
AD9246-125のシングル・トーンFFT
（fIN＝140.3MHz）
0
125MSPS
70.3MHz @ –1dBFS
SNR = 71.7dB (72.7dBFS)
ENOB = 11.5ビット
SFDR = 85dBc
–20
125MSPS
170.3MHz @ –1dBFS
SNR = 70.8dB (71.8dBFS)
ENOB = 11.4ビット
SFDR = 83.4dBc
–20
–40
振幅（dBFS）
–40
–60
–80
–60
–80
–100
–100
–120
–120
0
15.625
31.250
46.875
62.500
周波数（MHz）
図14.
–140
05491-015
–140
0
15.625
31.250
46.875
62.500
周波数（MHz）
AD9246-125のシングル・トーンFFT
（fIN＝70.3MHz）
図17.
― 11 ―
AD9246-125のシングル・トーンFFT
（fIN＝170.3MHz）
05491-018
振幅（dBFS）
–80
–100
–140
振幅（dBFS）
–60
05491-016
振幅（dBFS）
–60
05491-013
振幅（dBFS）
–40
REV. A
125MSPS
100.3MHz @ –1dBFS
SNR = 71.6dBc (72.6dBFS)
ENOB = 11.5ビット
SFDR = 85dBc
AD9246
0
95
125MSPS
225.3MHz @ –1dBFS
SNR = 70.3dB (71.3dBFS)
ENOB = 11.3ビット
SFDR = 80.4dBc
–20
SFDR = +25°C
90
SFDR = –40°C
SNR/SF DR ( dBc)
振幅（dBFS）
–40
–60
–80
85
SFDR = +85°C
80
SNR = +85°C
SNR = +25°C
75
SNR = –40°C
–100
0
15.625
31.250
62.500
46.875
周波数（MHz）
図18.
65
05491-019
–140
0
50
100
150
250
200
入力周波数（MHz）
AD9246-125のシングル・トーンFFT
（fIN＝225.3MHz）
図21.
05491-022
70
–120
AD9246のシングル・トーンSNR/SFDR
対入力周波数（fIN）と温度（2Vp-pフル
スケール）
95
0
125MSPS
300.3MHz @ –1dBFS
SNR = 69.3dB (70.3dBFS)
ENOB = 11ビット
SFDR = 77.5dBc
–20
SFDR = +85°C
90
SNR/SF DR ( dBc)
振幅（dBFS）
–40
–60
–80
85
SFDR = –40°C
SFDR = +25°C
80
75
–100
SNR = +85°C
–120
0
15.625
31.250
62.500
46.875
周波数（MHz）
図19.
65
05491-020
–140
SNR = –40°C
SNR = +25°C
0
50
100
150
250
200
入力周波数（MHz）
AD9246-125のシングル・トーンFFT
（fIN＝300.3MHz）
図22.
05491-023
70
AD9246のシングル・トーンSNR/SFDR
対入力周波数（fIN）と温度（1Vp-pフル
スケール）
0
120
ゲイン／オフセット誤差（%FSR）
SFDR (dBFS)
SNR (dBFS)
80
60
40
SFDR (dBc)
85dBリファレンス・ライン
オフセット誤差
–0.25
–0.50
ゲイン誤差
–0.75
20
–80
–70
–60
–50
–40
–30
–20
–10
振幅（dBFS）
図20.
0
–1.00
–40
–20
0
20
40
60
80
温度（℃）
AD9246のシングル・トーン
SNR/SFDR対入力振幅（AIN）
（fIN＝2.4MHz）
図23.
― 12 ―
05491-035
SNR (dBc)
0
–90
05491-040
SNR/SF DR ( dBc および dBF S)
100
AD9246のゲイン、オフセット対温度
REV. A
AD9246
0
0
125MSPS
29.1MHz @ –7dBFS
32.1MHz @ –7dBFS
SFDR = 85dBc (92dBFS)
–40
振幅（dBFS）
SFDR (dBc)
–20
SFDR/IMD3 ( dBc および dBF S)
–20
–60
–80
–100
–40
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
–120
31.250
46.875
62.500
周波数（MHz）
図24.
–120
–90
05491-025
15.625
0
–66
–54
–42
–30
–6
–18
入力振幅（dBFS）
AD9246-125のツー・トーンFFT
（fIN1＝29.1MHz、fIN2＝32.1MHz）
図27.
AD9246：入力振幅（AIN）対 2周波
SFDR/IMD（fIN1＝29.1MHz、
fIN2＝32.1MHz）
0
0
125MSPS
169.1MHz @ –7dBFS
172.1MHz @ –7dBFS
SFDR = 84dBc (91dBFS)
SFDR (dBFS)
–20
SFDR/IMD3 ( dBc および dBF S)
–20
–40
振幅（dBFS）
–78
05491-028
IMD3 (dBFS)
–140
–60
–80
–100
–40
IMD3 (dBFS)
–60
–80
SFDR (dBc)
–100
–120
31.250
46.875
62.500
周波数（MHz）
図25.
05491-026
15.625
0
–120
–90
AD9246-125のツー・トーンFFT
（fIN1＝169.1MHz、fIN2＝172.1MHz）
図28.
–54
–42
–30
–6
–18
AD9246：入力振幅（AIN）対 2周波
SFDR/IMD（fIN1＝169.1MHz、
fIN2＝172.1MHz）
0
–20
–40
–40
–60
–60
–80
–80
–100
–100
–120
0
15.36
図26.
30.72
周波数（MHz）
46.08
61.44
NPR = 62.9dBc
ノッチ @ 18.5MHz
ノッチ幅 = 3MHz
–120
0
15.625
31.250
46.875
周波数（MHz）
AD9246-125：
2つの64k WCDMAキャリア
（fIN1＝215.04MHz、fS＝122.88MSPS）
図29.
― 13 ―
AD9246：ノイズ電力比
62.500
05491-089
振幅（dBFS）
–20
05491-085
振幅（dBFS）
–66
入力振幅（dBFS）
0
REV. A
–78
05491-029
IMD3 (dBc)
–140
AD9246
100
10
1.3LSB rms
95
8
90
ヒット数（1M）
SNR/SF DR ( dBc)
SFDR
85
6
4
80
2
75
5
25
45
65
85
105
125
クロック周波数（MSPS）
図30.
0
05491-030
70
N–4 N–3 N–2
AD9246：クロック周波数（fS）対 単周波
SNR/SFDR（fIN＝2.4MHz）
N+4
2.0
SFDR DCSオン
1.5
1.0
INL 誤差（LSB）
SFDR DCSオフ
80
SNR DCSオン
75
70
0.5
0
–0.5
–1.0
SNR DCSオフ
60
20
40
–1.5
80
60
デューティ・サイクル（％）
図31.
–2.0
05491-027
65
0
2048
4096
6144
8192
10240
12288
14336
16384
出力コード
AD9246：デューティ・サイクル 対
SNR/SFDR（fIN＝10.3MHz）
図34.
90
05491-024
SNR/SF DR ( dBc)
N+1 N+2 N+3
図33. AD9246：グラウンド入力のヒストグラム
90
85
N
出力コード
100
95
N–1
05491-084
SNR
AD9246：INL（fIN＝10.3MHz）
0.5
0.4
SFDR
0.3
DNL 誤差（LSB）
80
0.2
0.1
0
–0.1
–0.2
75
–0.3
SNR
0.6
0.7
0.8
0.9
1.0
1.1
1.2
入力同相電圧（V）
図32.
1.3
–0.5
0
2048
4096
6144
8192
10240
12288
14336
出力コード
AD9246：入力同相電圧（VCM）対
SNR/SFDR（fIN＝30MHz）
図35.
― 14 ―
16384
05491-021
70
0.5
–0.4
05491-031
SNR/SFDR ( dBc)
85
AD9246：DNL（fIN＝10.3MHz）
REV. A
AD9246
動作原理
とめられます。パイプライン・アーキテクチャにより、初段で
は新しい入力サンプルによる動作が行われ、これに続く段では
前段のサンプリングに基づく動作が行われます。クロックの立
上がりエッジでサンプリングを実行します。
詳細については、アプリケーション・ノートAN-742
『Frequency Domain Response of Switched Capacitor ADCs』
お よ び AN-827 『 A Resonant Approach to Interfacing
Amplifiers to Switched-Capacitor ADCs 』および『 Analog
Dialogue 』掲載の「 Transformer-Coupled Front-End for
Wideband A/D Converters」を参照してください。
S
最終段を除き、各パイプライン段はスイッチド・キャパシタ
DACに接続する低分解能のフラッシュADCと段間残差アンプ
（MDAC）で構成されています。残差アンプは、再構成された
DAC出力とパイプラインの次の段に対するフラッシュ入力との
間の差信号を増幅します。各段で1ビットの冗長性を使用して、
フラッシュ誤差のデジタル補正を行います。最終段は、フラッ
シュADCが1つあるだけです。
入力段には、差動モードまたはシングルエンド・モードで AC
結合またはDC結合が可能な差動SHAがあります。出力段のブ
ロックはデータのアライメントを行い、エラー補正を実行した
後で、データを出力バッファに送ります。出力バッファは別電
源で動作するため、出力電圧振幅の調整が可能です。出力バッ
ファは、パワーダウン時にハイ・インピーダンスの状態になり
ます。
アナログ入力に関する注意事項
AD9246のアナログ入力は差動スイッチド・キャパシタSHAで
あり、最適な性能を発揮するとともに、差動入力信号も処理す
るよう設計されています。
SHAは、クロック信号によってサンプル・モードとホールド・
モードに交互にスイッチします（図36を参照）。SHAがサンプ
ル・モードになるときは、信号源がサンプル・コンデンサを充
電し、 1/2 のクロック・サイクル以内にセトリングしなければ
なりません。値の小さい抵抗を各入力に直列に接続することで、
駆動信号源の出力段で必要なピーク過渡電流を低減できます。
シャント・コンデンサを各入力間に接続して、ダイナミックな
充電電流を供給することも可能です。この受動ネットワークは
ADCの入力にローパス・フィルタを形成するので、これらの部
品の正確な数値はアプリケーションによって異なります。
IFアンダーサンプリング・アプリケーションでは、シャント・
コンデンサの容量をすべて小さくしてください。これらのコン
デンサは、駆動信号源のインピーダンスと一緒になって入力帯
域幅を制限します。
REV. A
CH
S
CS
VIN+
CPIN, PAR
S
H
CS
VIN–
CPIN, PAR
CH
S
図36.
05491-037
AD9246 のアーキテクチャは、フロントエンドのサンプル＆
ホールド・アンプ（SHA）とその後段のパイプライン・スイッ
チド・キャパシタADCで構成されています。各段の量子化出力
は、デジタル補正ロジックで最終的な14ビットの変換結果にま
スイッチド・キャパシタSHA入力
最良のダイナミック性能を得るには、VIN＋とVIN−を駆動す
る信号源のインピーダンスをマッチングさせ、同相電圧のセト
リング誤差を対称にする必要があります。そうすることでこれ
らの誤差は、ADCの同相ノイズ除去性能によって、最小限化さ
れます。
ADCコアの入力スパンが規定されます。ADCコアの入力スパ
ンは、バッファによって2×VREFに設定されます。ユーザは、
リファレンス電圧を利用できません。2 つのバイパス・ポイン
ト REFT と REFB をデカップリングします。これによって内部
リファレンス・バッファから生じるノイズを低減します。「レ
イアウトに関する注意事項」で説明しますが、0.1µFのコンデ
ンサを使用して REFT と REFB の間をデカップリングすること
を推奨します。
入力同相電圧
AD9246では、アナログ入力を内部でDCバイアスしていません。
AC 結合のアプリケーションでは、このバイアスを外部から提
供する必要があります。最適な性能を得るには、VCM＝0.55×
AVDDになるように設定することを推奨しますが、通常でも広
範囲にわたって適度な性能を提供します（図32を参照）。オン
ボードの同相電圧リファレンスは設計に含まれており、 CML
ピンから使用できます。アナログ入力の同相電圧が CML ピン
電圧で設定されている場合に、最適な性能が達成されます「レ
イアウトに関する注意事項」で説明しますが、0.1µFのコンデ
ンサを使用して CML ピンをグラウンドにデカップリングしま
す。
― 15 ―
AD9246
入力周波数が2次ナイキスト・ゾーンか、これを超えるときは、
大部分のアンプのノイズ性能はAD9233 の真のS/N 比性能を得
るには不十分です。 S/N 比が重要なパラメータとなるアプリ
ケーションには、トランス・カップリングの入力構成を推奨し
ます。
差動入力構成
AD9246を差動入力構成で駆動すると、最適な性能が得られま
す。ベースバンド・アプリケーションでは、AD8138差動ドラ
イバが優れた性能と ADC に対するフレキシブルなインター
フェースを提供します。AD8138の出力同相電圧はAD9246の
CMLピンで簡単に設定でき（図37を参照）、ドライバは入力信
号帯域を制限できるSallen Keyフィルタ回路として構成できま
SFDRが重要なパラメータとなるアプリケーションには、図40
に示す差動ダブル・バラン・カップリングの入力構成を推奨し
ます。
す。
49.9Ω
2次ナイキスト領域の周波数でトランス結合入力を使用する代
わりに、図41に示すAD8352差動ドライバを使用できます。
499Ω
R
VIN+
AVDD
どのような入力構成の場合も、シャント・コンデンサCの容量
は入力周波数と信号源インピーダンスに依存するため、場合に
よっては、値を低くするかコンデンサを取り除く必要がありま
す。表8に、RCネットワークを設定するときの推奨値を示しま
す。ただし、これらの数値は入力信号によって異なるため、最
初の参考用の値として使用してください。
499Ω
523Ω
R
CML
VIN–
05491-038
0.1µF
AD9246
C
AD8138
499Ω
図37.
AD8138を使用した差動入力構成
表8.
SNRが重要なパラメータとなるベースバンド・アプリケーショ
ンでは、図38に例を示すように差動トランス結合が推奨の入力
構成となります。 CML 電圧をトランスの二次側巻線のセン
ター・タップに接続して、アナログ入力のバイアスを行うこと
ができます。
周波数レンジ
（MHz）
トランスを選択する場合は、信号特性を考慮する必要がありま
す。大部分のRFトランスは周波数が数MHz以下の周波数で飽
和してしまうため、信号電力が極端に大きくなるとコアの飽和
も発生して、歪みの原因になります。
R
49.9Ω
R
VIN–
CML
0.1µF
図38.
差動コンデンサC
（pF）
0∼70
33
15
70∼200
33
5
200∼300
15
5
＞300
15
オープン
推奨事項ではありませんが、入力電圧振幅がAVDD電源の範囲
内にある限り、AD9246をシングルエンド入力構成で使用でき
ます。低コストが要求されるアプリケーションでは、シングル
エンド動作で十分な性能が得られる場合があります。
AD9246
C
直列抵抗R
（Ω）
シングルエンド入力構成
VIN+
この構成では、入力の同相振幅が大きくなるため、SFDRと歪
み性能が劣化します。ただし、各入力の信号源インピーダンス
がマッチングしていれば、SNR性能への影響はほとんどありま
せん。図39に、シングルエンド入力構成の代表的な回路を示し
ます。
05491-039
2V p-p
RCネットワークの推奨値
差動トランス結合の入力構成
10µF
AVDD
1kΩ
R
1V p-p
49.9Ω
0.1µF
AVDD
1kΩ
10µF
0.1µF
図39.
VIN+
1kΩ
C
R
AD9246
VIN–
1kΩ
05491-042
1V p-p
シングルエンド入力構成
― 16 ―
REV. A
AD9246
0.1µF
0.1µF
R
VIN+
2V p-p
25Ω
S
S
P
図40.
AD9246
C
0.1µF
25Ω
0.1µF
R
05491-080
PA
CML
VIN–
差動ダブル・バラン入力構成
V CC
0.1µF
0Ω
アナログ入力
16
8, 13
1
11
0.1µF
2
CD
RD
AD8352
RG
R
VIN+
200Ω
3
10
0.1µF
200Ω
4
5
アナログ入力
0.1µF
表9.
VIN–
CML
14
0Ω
0.1µF
0.1µF
図41.
AD9246
C
R
05491-081
0.1µF
AD8352を使用した差動入力構成
リファレンス設定の概要
選択したモード
SENSE電圧
VREF出力（V）
差動入力スパン（Vp-p）
外部リファレンス
AVDD
なし
2×外部リファレンス
内部固定リファレンス
VREF
0.5
1.0
プログラマブル・リファレンス
0.2V∼VREF
2×VREF
R2
0.5× 1＋
（図43を参照）
R1
内部固定リファレンス
AGND∼0.2V
1.0
2.0
電圧リファレンス
AD9246には、安定した高精度の電圧リファレンスが内蔵され
ています。入力レンジは、内部リファレンスまたは外部から供
給するリファレンス電圧を使用して、AD9246に加えるリファ
レンス電圧を変化させて調整できます。ADCの入力スパンは、
リファレンス電圧の変化に線形的に追随します。以下では、さ
まざまなリファレンス・モードについて説明します。「リファ
レンスのデカップリング」で、リファレンスのPCBレイアウト
に関する最良の方法と条件について説明します。
内部リファレンスの接続
AD9246 のコンパレータが SENSE ピン上の電位を検出し、リ
ファレンスを表9に示す4つの可能な状態のいずれかに設定しま
す。 SENSE ピンをグラウンドに接続すると、リファレンス・
アンプ・スイッチが内部抵抗分圧器に接続し（図 42 を参照）、
VREFの設定が1Vになります。
図43に示すように抵抗分圧器をチップの外部に接続すれば、ス
イッチは SENSE ピンに設定されます。これにより、リファレ
ンス・アンプが非反転モードに入ります。このときのVREF出
力は、以下の式で得られます。
VREF＝0.5× 1＋
SENSEピンをAVDDに接続すれば、リファレンス・アンプが
ディスエーブルになり、外部リファレンス電圧をVREFピンに
入力できるようになります（「外部リファレンス動作」を参
照）。
内部リファレンスでも外部リファレンスでも、ADCの入力レン
ジは常にリファレンス・ピンの電圧の2倍になります。
SENSEピンをVREFに接続すると、リファレンス・アンプの入
力がSENSEピンに切り替わり、ループが形成されて、0.5Vの
リファレンス電圧を出力します。
REV. A
R2
R1
― 17 ―
AD9246
–
ADC
コア
VIN–
外部リファレンス動作
ADC のゲイン精度や熱ドリフト特性を改善するには、外部リ
ファレンスを使用しなければならないことがあります。図45に、
1Vと0.5Vのモードにおける内部リファレンスの代表的なドリ
–
VIN+
REFT
フト特性を示します。
0.1µF
10
REFB
VREF
0.1µF
リファレンス電圧誤差（mV）
選択
ロジック
SENSE
05491-043
0.5V
AD9246
図42.
内部リファレンス構成
4
0
–40
–
ADC
コア
VIN–
VREF = 0.5V
6
2
–
VIN+
VREF = 1V
8
–20
0
20
40
温度（℃）
REFT
図45.
60
80
05491-036
0.1µF
代表的なVREFドリフト
0.1µF
SENSEピンをAVDDに接続すると、内部リファレンスがディ
スエーブルになり、外部リファレンスを使用できるようになり
ます。内部抵抗分圧器が、外部電圧リファレンスに6kΩの等価
抵抗負荷をかけます（図 11 を参照）。また、内部バッファが
ADCコアに正と負のフルスケール・リファレンス電圧を生成し
ます。このため、外部リファレンスは最大1Vに制限する必要が
あります。
REFB
VREF
0.1µF
R2
SENSE
選択
ロジック
0.5V
R1
AD9246
図43.
クロック入力に関する注意事項
05491-044
0.1µF
プログラマブル・リファレンス構成
AD9246の内部リファレンスを使用して複数のコンバータを駆
動することによってゲインのマッチングを向上させるには、他
のコンバータからのリファレンスに対する負荷を考慮に入れる
必要があります。図44に、内部リファレンスの負荷による影響
を示します。
0
図46に、AD9246のクロック入力の好ましい例を示します。こ
の回路では RF トランスを使用して、ジッタの低いクロック・
ソースをシングルエンドから差動の信号に変換します。トラン
スの二次側に接続されている背中合わせのショットキー・ダイ
オードは、AD9246 に入るクロック信号を約0.8Vp-p の差動信
号に制限します。これによって、クロックの大きい電圧振幅が
AD9246の他の部分にフィードスルーするのを防ぎ、同時に信
号の高速な立上がり時間と立下がり時間を維持します。これは、
低ジッタの性能を維持するにはたいへん重要です。
VREF = 1V
–0.50
–0.75
–1.00
–1.25
1.0
1.5
負荷電流（mA）
図44.
2.0
05491-033
リファレンス電圧誤差（％）
–0.25
0.5
クロック入力オプション
AD9246には、きわめてフレキシブルなクロック入力構造があ
ります。クロック入力には、CMOS、LVDS、LVPECL、また
はサイン波の信号が可能です。「ジッタ」で説明するように、
使用する信号の種類に関係なく、クロック・ソースのジッタに
最も注意しなければなりません。
VREF = 0.5V
0
最適な性能を得るために、AD9246のサンプル・クロック入力
（CLK＋とCLK−）を差動信号で駆動してください。この信号
は一般に、トランスまたはコンデンサ経由で CLK ＋ピンと
CLK−ピンにAC結合されます。これらのピンは内部でバイア
スされているため（図5を参照）、外部バイアスは必要ありませ
ん。
負荷とVREFの精度の関係
― 18 ―
REV. A
AD9246
クロック
入力
CLK+
ADC
AD9246
100Ω
0.1µF
50Ω1
1kΩ
AD951x
CMOSドライバ
1kΩ
図46.
CLK+
ADC
AD9246
CLK–
CLK–
0.1µF
05491-048
ショットキー・
ダイオード：
HMS2812
0.1µF
オプションの
100Ω抵抗 0.1µF
39kΩ
05491-051
50Ω
0.1µF
150Ω抵抗はオプションです。
図49.
トランス結合の差動クロック
ジッタが低いクロック・ソースを利用できない場合は、別の方
法として、図47に示すように差動のPECL信号をサンプル・ク
ロック入力ピンにAC結合します。AD9510/AD9511/AD9512/
AD9513/AD9514/AD9515 のクロック・ドライバ製品ファミ
リーのジッタ性能は、非常に優れています。
シングルエンドの1.8V CMOSサンプル・クロック
VCC
0.1µF
クロック
入力
50Ω1
1kΩ
AD951x
CMOSドライバ
オプションの
0.1µF
100Ω抵抗
1kΩ
0.1µF
CLK+
ADC
AD9246
CLK–
150Ω抵抗はオプションです。
0.1µF
クロック
入力
0.1µF
0.1µF
240Ω
150Ω抵抗はオプションです。
図47.
エッジを使用して、さまざまな内部タイミング信号を生成しま
す。その結果、これらのADCはクロックのデューティ・サイク
ルの影響を受けやすくなっています。一般にクロック・デュー
ティ・サイクルの変化を±5%以内に抑える必要があります。
05491-049
240Ω
50Ω1
差動PECLサンプル・クロック
3番目の方法として、図48に示すように差動のLVDS信号をサ
ンプル・クロック入力ピンにAC結合します。AD9510/AD9511/
AD9512/AD9513/AD9514/AD9515のクロック・ドライバ製品
ファミリーのジッタ性能は、非常に優れています。
0.1µF
クロック
入力
0.1µF
AD951x
0.1µF LVDSドライバ
CLK
50Ω1
ADC
AD9246
100Ω
0.1µF
CLK–
50Ω1
150Ω抵抗はオプションです。
図48.
05491-050
クロック
入力
CLK+
CLK
差動LVDSサンプル・クロック
一部のアプリケーションでは、シングルエンドのCMOS信号で
サンプル・クロック入力を駆動できます。このようなアプリ
ケーションでは、 CMOS ゲートから直接 CLK ＋を駆動し、
0.1µFのコンデンサと39kΩの抵抗を並列に接続して、CLK−ピ
ンをグラウンドにバイパスします（図 49 を参照）。 CLK ＋を
CMOS ゲートから直接駆動することができます。この入力は
3.6Vまでの入力電圧に耐えるように設計されているため、駆動
ロジック電圧の選択の幅が広がります。 1.8V の CMOS 信号で
CLK＋を駆動する場合は、0.1µFのコンデンサと39kΩの抵抗を
並列に接続して（図49を参照）、CLK−ピンをバイアスする必
要があります。3.3VのCMOS信号でCLK＋を駆動する場合は、
39kΩの抵抗は必要ありません（図50を参照）。
REV. A
シングルエンドの3.3V CMOSサンプル・クロック
クロックのデューティ・サイクル
標準的な高速 ADC は、クロックの立上がりエッジと立下がり
CLK–
CLK
50Ω1
ADC
AD9246
100Ω
AD951x
0.1µF PECLドライバ
クロック
入力
図50.
CLK+
CLK
05491-052
0.1µF
クロック
入力
VCC
MIN-CIRCUITS
ADT1–1WT, 1:1Z
0.1µF
XFMR
AD9246にはクロック・デューティ・サイクル・スタビライザ
（DCS）があり、これによって非サンプリングや立下がりエッ
ジの再タイミングを行い、公称50％のデューティ・サイクルで
内部クロック信号を供給します。このため、AD9246の性能に
影響することなく、広範な入力クロック・デューティ・サイク
ルを使用できます。DCSをオンにすると、図31に示すように広
いデューティ・サイクルでノイズや歪み性能がほとんどフラッ
トになります。
それでも入力の立上がりエッジのジッタには十分注意する必要
があります。このジッタは、内部安定化回路では低減できませ
ん。公称 20MHz 以下のクロック・レートには、デューティ・
サイクル制御ループが機能しません。クロック・レートが動的
に変化するアプリケーションでは、この制御ループの時定数を
考慮する必要があり、動的クロック周波数が増加（または減少）
してからDCS ループが入力信号に再ロックされるまでに1.5 ∼
5µsの待ち時間が必要になります。DCSループがロックされて
いない間は、ループがバイパスされ、内部デバイスのタイミン
グは入力クロック信号のデューティ・サイクルに依存します。
このようなアプリケーションでは、デューティ・サイクル・ス
タビライザをディスエーブルにしたほうがよい場合がありま
す。それ以外の回路では、性能を最大化するためにDCS回路を
イネーブルにすることを推奨します。
― 19 ―
AD9246
DCS をイネーブルまたはディスエーブルにするには、外部ピ
ン・モードの動作時にSDIO/DCSピンを設定するか（表10を参
照）、表13に示すようにSPIを使用して設定します。
表10.
モードの選択（外部ピン・モード）
ピンの電圧
SCLK/DFS
SDIO/DCS
AGND
バイナリ（デフォルト） DCSディスエーブル
AVDD
2の補数
消費電力とスタンバイ・モード
図 52 と図 53 に示すように、 AD9246 の消費電力はサンプリン
グ・レートに比例します。デジタル消費電力は、主にデジタ
ル・ドライバの駆動力と各出力ビットの負荷によって決まりま
す。DRVDD電流（IDRVDD）の最大値は、以下の式で計算でき
ます。
IDRVDD＝VDRVDD×CLOAD×
DCSイネーブル
（デフォルト）
fCLK
×N
2
ここで、Nは出力ビット数です。AD9246の場合は14になりま
す。
ジッタに関する注意事項
高速、高分解能ADCの性能は、クロック入力の品質に左右され
ます。所定の入力周波数（fIN）においてジッタ（tJ）が原因で
生じるSNRの劣化は、以下の式で計算できます。
S/N比＝−20log（2π×fIN×tJ）
上の式で、rmsアパーチャ・ジッタtJは、クロック入力、アナロ
グ入力信号、 ADC のアパーチャ・ジッタ仕様など、すべての
ジッタ源の二乗平均平方根になります。図51に示すように、IF
アンダーサンプリング・アプリケーションは特にジッタの影響
を受けやすくなっています。
クロック・サイクルごとに各出力ビットがスイッチするとき、
つまりfCLK/2 のナイキスト周波数でフルスケールの矩形波が発
生するときに、最大電流が生じます。実際上は、サンプリン
グ・レートとアナログ入力信号の特性によって出力ビットの平
均スイッチ回数が決まり、この回数によってDRVDD電流が決
まります。出力ドライバにかかる容量性負荷を小さくすると、
デジタル消費電力を最少に抑えられます。図52と図53のデータ
は、各出力ドライバに5pFの容量性負荷を加え、「代表的な性能
特性」に記載したデータと同じ動作条件で得られたものです。
475
250
75
450
IAVDD
0.05ps
200
0.20ps
60
0.5ps
425
150
400
トータル消費電力（mW）
100
375
55
1.0ps
50
350
50
1.50ps
IDRVDD
325
2.50ps
3.00ps
100
入力周波数（MHz）
図51.
25
50
75
0
125
100
クロック周波数（MSPS）
1000
図52.
入力周波数とジッタ 対 SNR
アパーチャ・ジッタがAD9246のダイナミック・レンジに影響
する可能性がある場合は、クロック入力をアナログ信号として
扱ってください。クロック・ドライバの電源をADC出力ドライ
バの電源から切り離し、デジタル・ノイズでクロック信号が変
調しないようにします。また、バッファなどのアナログ入力回
路で電源を共有しないようにし、入力信号とクロックの間で変
調が起きないようにします。ジッタの低い水晶制御発振器は、
最良のクロック・ソースになります。他のタイプのソースを
使ってクロックを生成する場合（ゲーティング、分周などの手
法）は、最後にオリジナル・クロックによる再タイミングを
行ってください。
ADCに関連するジッタ性能の詳細については、アプリケーショ
ン・ノートAN-501『Amperture Uncertainty and ADC System
Performance』とAN-756『Sampled Systems and the Effects
of Clock Phase Noise and Jitter』を参照してください。
― 20 ―
AD9246-125のクロック周波数 対 消費電力と電流
（fIN＝30MHz）
410
200
180
390
IAVDD
160
370
140
350
120
330
100
トータル消費電力（mW）
80
310
消費電流（mA）
10
消費電力（mW）
1
05491-083
40
0
05491-034
2.00ps
45
60
290
40
270
20
IDRVDD
250
0
0
25
50
75
05491-068
SNR ( dBc)
消費電力（mW）
性能測定値
65
消費電流（mA）
70
100
クロック周波数（MSPS）
図53.
AD9246-105のクロック周波数 対 消費電力と電流
（fIN＝30MHz）
REV. A
AD9246
当社のユーザマニュアル『Interfacing to High Speed ADCs via
SPI』に詳しい説明がありますが、SPI制御を使用する場合、オ
フセット・バイナリ、2の補数、グレーコードのデータ・
150
260
90
トータル消費電力（mW）
245
60
230
30
フォーマットを選択できます。
アウト・オブ・レンジ（OR）状態
アナログ入力電圧がADCの入力レンジを超えると、アウト・オ
ブ・レンジ状態になります。 OR は、サンプリングされた特定
の入力電圧に対応する出力データにともなって変化するデジタ
ル出力です。したがって、 OR のパイプライン・レイテンシは
デジタル・データと同じです。
IDRVDD
0
20
40
60
0
80
クロック周波数（MSPS）
図53.
OR
1
0
0
05491-091
215
+FS – 1 LSB
OR
–FS + 1/2 LSB
AD9246-105のクロック周波数 対 消費電力と電流
（fIN＝30MHz）
パワーダウン・モード
PDWNピンをハイレベルにアサートすると、AD9246はパワー
ダウン・モードに入ります。この状態のADCの消費電力は、一
般に1.8mWです。パワーダウン中、出力ドライバはハイ・イン
ピーダンスの状態になります。PDWNピンを再びローレベルに
アサートすると、 AD9246 は通常の動作モードに復帰します。
このピンは、1.8Vと3.3Vに対応できます。
パワーダウン・モードでは、リファレンス、リファレンス・
バッファ、バイアス・ネットワーク、クロックがシャットダウ
ンすることで消費電力が低くなります。 REFT と REFB に接続
するデカップリング用コンデンサは、パワーダウン・モードに
入ると放電するため、通常の動作に復帰するときに再充電する
必要があります。このため、どれだけパワーダウン・モード状
態だったかによってウェークアップ時間が異なり、パワーダウ
ン・サイクルが短ければ、これに比例してウェークアップ時間
も短くなります。REFTとREFBに推奨の0.1µFのデカップリン
グ用コンデンサを接続する場合、リファレンス・バッファのデ
カップリング用コンデンサが完全に放電するまでに約0.25msか
かり、完全な動作状態に復帰するまでには約 0.35ms かかりま
す。
スタンバイ・モード
SPI ポート・インターフェースの使用時に、AD9246 をパワー
0
0
1
デジタル出力
インターフェース・ロジックのデジタル電源とDRVDDを一致
させることによって、AD9246の出力ドライバを1.8∼3.3Vのロ
ジック・ファミリーと接続させることができます。出力ドライ
バを設定することで、広範なロジック・ファミリーの駆動に十
分な出力電流を供給できます。ただし、駆動電流が大きくなる
と、電源上で電流グリッチが発生しやすくなり、そのためにコ
ンバータの性能が損われるおそれがあります。大きい容量性負
荷またはファンアウトを駆動するADCが必要なアプリケーショ
ンでは、バッファまたはラッチの外付けが必要になる場合があ
ります。
00 0000 0000 0001
00 0000 0000 0000
00 0000 0000 0000
–FS
–FS – 1/2 LSB
図55.
+FS
+FS – 1/2 LSB
入力電圧および出力データとORの関係
図55に示すように、アナログ入力電圧がアナログ入力レンジ内
であれば OR はローレベルであり、アナログ入力電圧がアナロ
グ入力レンジを超えるとハイレベルになります。アナログ入力
が ADC の入力レンジ内に復帰し、変換動作が完了するまで、
OR はハイレベルに維持されます。 OR ビットと MSB およびそ
の補数の論理積により、オーバーレンジ・ハイまたはアンダー
レンジ・ローを検出できます。表11に、NANDゲートを使用す
る図56のオーバーレンジ／アンダーレンジ回路の真理値表を示
します。
MSB
オーバーレンジ = 1
OR
アンダーレンジ = 1
MSB
図56.
表11.
ダウン・モードまたはスタンバイ・モードに設定できます。ス
タンバイ・モードでは、高速のウェークアップ時間が必要な場
合に内部リファレンス回路をパワーアップ状態にしておくこと
ができます。詳細については、「メモリ・マップ」を参照して
ください。
オーバーレンジ／アンダーレンジ・ロジック
オーバーレンジ／アンダーレンジ真理値表
OR
MSB
アナログ入力：
0
0
レンジ内
0
1
レンジ内
1
0
アンダーレンジ
1
1
オーバーレンジ
デジタル出力イネーブル機能（OEB）
AD9246はスリーステート状態が可能です。OEBピンがローレベ
ルの場合、出力データ・ドライバがイネーブルになり、OEBピ
ンがハイレベルに遷移すると出力データ・ドライバがハイ・イ
ンピーダンス状態になります。これは、データ・バスへの高速
アクセス向けではありません。OEBはデジタル電源（DRVDD）
を基準とするため、この電源電圧を超えないようにしてくださ
い。
外部ピン・モードで動作する場合、SCLK/DFSピンを設定する
ことによって、オフセット・バイナリまたは 2 の補数の出力
データ・フォーマットを選択できます（表10を参照）。
REV. A
データ出力
11 1111 1111 1111
11 1111 1111 1111
11 1111 1111 1110
05491-088
120
消費電流（mA）
消費電力（mW）
IAVDD
275
05491-087
290
― 21 ―
AD9246
タイミング
AD9246の最小変換レート（typ値）は10MSPSです。10MSPS
より低いクロック・レートでは、ダイナミック性能が低下する
ことがあります。
AD9246は、12クロック・サイクルのパイプライン遅延でラッ
データ・クロック出力（DCO）
AD9246は、外部レジスタのデータを取り込むためのデータ・
クロック出力（DCO）も供給します。データ出力は、DCOの
立上がりエッジで有効になります。図2 のタイミング図を参照
してください。
チしたデータを出力します。クロック信号の立上がりエッジの
後、伝播遅延（tPD）1つでデータ出力が得られます。
出力データ・ラインの長さとライン上の負荷を可能な限り小さ
くして、AD9246内のトランジェントを低減する必要がありま
す。トランジェントによって、コンバータのダイナミック性能
が劣化する可能性があります。
表12.
出力データ・フォーマット
グレーコード・モード
（SPIにアクセス可能）
入力（V）
条件（V）
バイナリ出力モード
2の補数モード
VIN＋−VIN−
＜−VREF−0.5LSB
0000 0000 0000
1000 0000 0000
VIN＋−VIN−
＝−VREF
0000 0000 0000
1000 0000 0000
1100 0000 0000
0
VIN＋−VIN−
＝0
1000 0000 0000
0000 0000 0000
0000 0000 0000
0
VIN＋−VIN−
＝＋VREF−1.0LSB
1111 1111 1111
0111 1111 1111
1000 0000 0000
0
VIN＋−VIN−
＞＋VREF−0.5LSB
1111 1111 1111
0111 1111 1111
1000 0000 0000
1
― 22 ―
1100 0000 0000
OR
1
REV. A
AD9246
シリアル・ポート・インター
フェース（SPI）
AD9246 のシリアル・ポート・インターフェース（ SPI ）に
よって、ADC内部の構造化レジスタ・スペースを介して特定の
機能や動作を実行するようにコンバータを設定できます。これ
によって高い柔軟性が得られ、アプリケーションに応じたカス
タマイズが容易になります。アドレスへのアクセスはシリア
ル・ポートを介して行い、ポートを経由してアドレスの書込み
や読出しができます。「メモリ・マップ」で説明するように、
メモリはバイトで構成され、バイトはさらにフィールドに分か
れています。詳細については、当社のユーザマニュアル
『Interfacing to High Speed ADCs via SPI』を参照してくださ
い。
SPIを使用した設定
表 13 に示すように、 3 本のピンで ADC の SPI を定義します。
SCLK/DFSピンは、ADCの読出しデータと書込みデータを同
期します。SDIO/DCSピンには2つの役割があり、ADC内のメ
モリ・マップ・レジスタへのデータの送信および読出しを行い
ます。CSBピンは、読出しサイクルと書込みサイクルをイネー
ブルまたはディスエーブルにするアクティブ・ローの制御ピン
です。
表13.
ワード長のほか、命令フェーズによってシリアル・フレームの動
作が読出しか書込みかを決めるため、シリアル・ポートを利用し
てチップのプログラムとオンチップ・メモリ内のデータの読出し
ができます。命令が読出し動作の場合は、読出しの実行によって、
シリアル・フレームの適切なポイントでシリアル・データ入出力
（SDIO）ピンが入力から出力に方向を変更します。
データは、MSBファーストまたはLSBファーストで送信できま
す。パワーアップ時にはデフォルトでMSBファーストに設定さ
れますが、設定レジスタで変更できます。詳細については、当
社のユーザマニュアル『Interfacing to High Speed ADCs via
SPI』を参照してください。
表14.
シリアル・ポート・インターフェース・ピン
ピン名
機能
SCLK/DFS
SCLK（シリアル・クロック）は、シリアル・
シフト・クロック入力です。SCLKはシリア
説明
tDS
データからSCLKの立上がりエッジまでのセット
アップ時間
tDH
データからSCLKの立上がりエッジまでのホールド時間
tCLK
クロック期間
tS
CSBからSCLKまでのセットアップ時間
tH
CSBからSCLKまでのホールド時間
tHI
SCLKをロジック・ハイレベルに維持しなければな
tLO
SCLKをロジック・ローレベルに維持しなければな
らない最小時間
SDIO（シリアル・データ入出力）ピンには、
2つの役割があります。一般には、送信された
ハードウェア・インターフェース
表 13 に示したピンは、ユーザのプログラミング・デバイスと
AD9246のシリアル・ポート間の物理的なインターフェースに
なります。 SPI インターフェースを使用する場合は、 SCLK ピ
ンとCSBピンは入力として機能します。SDIOは双方向ピンと
して機能し、書込み動作時は入力、読出し動作時は出力になり
ます。
命令とタイミング・フレームの相対的な位置
によって入力または出力に使用します。
CSB
記号
らない最小時間
ル・インターフェースの読出しと書込みを同
期化します。
SDIO/DCS
SPIタイミング図の仕様
CSB（チップ・セレクト・バー）は、読出し
サイクルと書込みサイクルをゲートするアク
ティブ・ローの制御ピンです。
CSBの立下がりエッジとSCLKの立上がりエッジによって、フ
レーミングの開始が決まります。図57と表14に、シリアル・タ
イミングの例とその定義を示します。
CSBを使用するモードは他にもあります。CSBを常にローレベ
ルに保持すれば、AD9246を常時イネーブル（ストリーミング
といいます）にできます。バイト間でCSBをハイレベルに保持
すれば、外部タイミングを加えることができます。CSBをハイ
レベルに設定すると、SPI機能がハイ・インピーダンスのモー
ドになります。このモードでは、SPIピンの2番目の機能がオン
SPI インターフェースはきわめてフレキシブルであるため、
PROMまたはPICマイクロコントローラで制御できます。ユー
ザはいずれかの方法を用いてADCをプログラミングできます。
そのうちの1つについては、アプリケーション・ノートAN-812
『Microcontroller-based Serial Port Interface Boot Circuit』で詳
しく説明しています。
SPIインターフェースを使用しないときは、一部のピンを2つの
機能に使用できます。デバイスのパワーオン時にAVDDまたは
グラウンドにピンを接続すると、特定の機能に関連付けること
ができます。
になります。
命令フェーズでは、16ビットの命令が送信されます。データは
命令フェーズに追従し、長さはW0ビットとW1ビットによって
決まります。データはすべて8ビット・ワードで構成されます。
シリアル・データの各バイトの先頭ビットが、読出しまたは書
込みのどちらのコマンドが発行されているかを示します。これ
に基づいて、シリアル・データ入出力（SDIO ）ピンが入力か
ら出力に方向を変更します。
REV. A
SPIを使用しない設定
SPIの制御レジスタに接続しないアプリケーションでは、
SDIO/DCSピンとSCLK/DFSピンがスタンドアロンのCMOS互
換制御ピンになります。デバイスのパワーアップ時には、出力
データ・フォーマットとデューティ・サイクル安定化器を設定
するためのスタティックな制御ラインとしてピンが使用できる
状態になります（表10を参照）。このモードでは、チップ選択
のCSBピンをAVDDに接続してください。これによって、シリ
アル・ポート・インターフェースがディスエーブルになりま
す。詳細については、当社のユーザマニュアル『Interfacing to
High Speed ADCs via SPI』を参照してください。
― 23 ―
AD9246
メモリ・マップ
メモリ・マップ・テーブルの読出し
デフォルト値
メモリ・マップ・テーブルの各行には、アドレスを入れる場所
が8つあります。メモリ・マップは大きく3つのセクションに分
けられます。「チップ設定レジスタ」（アドレス0x00 ∼0x02 ）、
「デバイス・インデックスと転送レジスタ」（アドレス 0xFF ）、
「ADC機能」（アドレス0x08∼0x18）のマップです。
表15のメモリ・マップ・レジスタには、最初の列に16進数のレ
ジスタのアドレス番号が記載されています。最後の列は、16進
数の各アドレスのデフォルト値です。ビット7（MSB）の列は、
それぞれの16進数デフォルト値の先頭です。例えば16進数アド
レス0x14はoutput_modeで、そのデフォルト値は0x00です。こ
のデフォルト値は、出力データ・フォーマットはオフセット・
バイナリ（bit0、1=00）、出力データ反転は非反転（bit2=0）、
出力ディスエーブルはイネーブル（bit4=0）で、そして出力ド
ライバ構成は DRVDD ＝ 2.5V ∼ 3.3V （ bit6 、 7=00 ）の設定と
なっています。この機能の詳細については、当社のユーザマ
ニュアル『Interfacing to High Speed ADCs via SPI』を参照し
てください。
オープン・ロケーション
リセットが行われると、重要なレジスタにデフォルト値がロー
ドされます。レジスタのデフォルト値を表15に示します。
ロジック・レベル
2つのレジスタは、以下のようになります。
• 「ビットの設定」は、「ビットをロジック 1 に設定」または
「ビットにロジック1を書き込む」ことです。
• 「ビットのクリア」は、「ビットをロジック 0 に設定」また
は「ビットにロジック0を書き込む」ことです。
SPIからアクセスできる機能
SPIを介してアクセスできる機能一覧と、これらの機能ででき
ることを簡単に説明します。これらの機能については、当社の
ユーザマニュアル『Interfacing to High Speed ADCs via SPI』
で詳しく説明しています。
• モード：パワーダウンまたはスタンバイのいずれかを設定
します。
• クロック：SPIを介してDCSにアクセスします。
オープンと表記されている場所は、今のところこのデバイスで
は対応していません。必要があれば、ここに0 を書き込んでく
ださい。書込みが必要になるのは、アドレス・ロケーションの
一部がオープンになっている場合（アドレス0x14など）のみで
す。アドレス・ロケーションがすべてオープンの場合（アドレ
ス0x13など）は、書込みを行う必要はありません。
• オフセット：コンバータのオフセットをデジタル調整しま
す。
• I/Oテスト：テスト・モードを設定して、出力ビットに既知
のデータを入れます。
• 出力モード：出力を設定して、出力ドライバの力を変化さ
せます。
• 出力位相：出力クロックの極性を設定します。
• VREF：リファレンス電圧を設定します。
tDS
tS
tHI
tCLK
tDH
tH
tLO
CSB
SCLK ドント・ケア
R/W
W1
W0
A12
A11
A10
A9
A8
A7
D5
D4
D3
D2
D1
D0
ドント・ケア
05491-056
SDIO ドント・ケア
ドント・ケア
図57.
シリアル・ポート・インターフェースのタイミング図
― 24 ―
REV. A
AD9246
メモリ・マップ・レジスタ・テーブル
表15.
メモリ・マップ・レジスタ
アドレス
（16進数） パラメータ名
ビット7
（MSB） ビット6
ビット5
ビット4
ビット3
ビット2
ビット1
ビット0 デフォルト値 デフォルトの
（LSB） （16進数） 注記／備考
チップ構成レジスタ
00
chip_port_config 0
LSB
ソフトウェア・ 1
ファースト リセット
0＝オフ
0＝オフ
（デフォルト）（デフォルト）
1＝オン
1＝オン
1
ソフトウェア・ LSB
0
リセット
ファースト
0＝オフ
0＝オフ
（デフォルト）（デフォルト）
1＝オン
1＝オン
0x18
ニブルをミラー
する必要があり
ます。当社の
ユーザマニュア
ル『Interfacing
to High Speed
ADCs via SPI』
を参照。
01
chip_id
02
chip_grade
読出し専用 デフォルト値
は、デバイス
ごとに異なる
一意のチップ
IDです。
8ビットのチップIDビット7:0
（AD9246＝0x00）、（デフォルト値）
オープン オープン
オープン
オープン
オープン
オープン 読出し専用 速度グレード
を区別するた
めに、子IDを
使用します。
オープン オープン オープン
オープン
SW転送
オープン 子ID
0＝125
MSPS、
1＝105
MSPS
デバイス・インデックスと転送レジスタ
FF
device_update
オープン オープン
オープン
PDWN
0―フル
0x00
マスターのシ
フト・レジス
タからスレー
ブにデータを
同期して転送
します。
0x00
チップの一般
的な種動作
モードを決定
します。「消費
電力とスタン
バイ・モード」
と「SPIからア
クセスできる
機能」を参照。
グローバルADC機能
08
モード
オープン オープン
09
クロック
オープン オープン
REV. A
オープン オープン 内部パワーダウン・モード
000―ノーマル
（デフォルト）
（パワーアップ、デフォルト）
1―
001―フル・パワーダウン
010―スタンバイ
スタンバイ
011―ノーマル（パワーアップ）
注：外部PWDNピンで
この設定が無効になります。
オープン
オープン オープン オープン
― 25 ―
オープン
デューティ・ 0x01
サイクル・
スタビライザ
0―
ディスエーブル
1―
イネーブル
（デフォルト）
「クロック・
デューティ・
サイクル」お
よび「SPIから
アクセスでき
る機能」を参
照。
AD9246
アドレス
（16進数） パラメータ名
ビット7
（MSB） ビット6
ビット5
ビット4
ビット3
ビット2
ビット1
ビット0 デフォルト値 デフォルトの
（LSB） （16進数） 注記／備考
フレキシブルADC機能
10
offset
デジタル・オフセット調整<5:0>
011111
011110
011101
オフセット（LSB）
＋31
＋30
＋29
0x00
コンバータに
ともなうオフ
セットを調整
できます。
「SPIからアク
セスできる機
能」を参照。
0x00
当社のユーザ
マニュアル
『Interfacing to
…
000010
000001
000000
111111
111110
111101
...
100001
100000
00
test_io
＋2
＋1
0（デフォルト）
1
−2
−3
−31
−32
PN23
PN9
0＝
0＝
ノーマル
ノーマル
（デフォルト）（デフォルト）
1＝
1＝
リセット
リセット
1
グローバル出力テスト・オプション
000―オフ
001―ミッドスケール短絡
010―＋FS短絡
011―−FS短絡
100―チェッカ・ボード出力
101―PN23シーケンス
110―PN 9
111―1/0のワード・トグル
14
output_mode
出力ドライバ構成
00：DRVDD＝2.5∼3.3V
（デフォルト）
10：DRVDD＝1.8V
オープン
出力
オープン 出力
ディス
データ
エーブル
反転
1―
1＝反転
ディスエーブル
0―
イネーブル1
16
output_phase
出力
オープン
クロック
極性
1＝反転
0＝
ノーマル
（デフォルト）
オープン
オープン オープン オープン
18
VREF
内部リファレンス
抵抗分圧器
00―VREF＝1.25V
01―VREF＝1.5V
10―VREF＝1.75V
11―VREF＝2.00V
（デフォルト）
オープン
オープン オープン オープン
High Speed
ADCs via SPI』
を参照。
データ・フォーマット選択 0x00
00―
オフセット・バイナリ
（デフォルト）
01―2の補数
10―グレーコード
出力とデータ
のフォーマッ
トを設定しま
す。
オープン
オープン 0x00
「SPIからアク
セスできる機
能」を参照。
オープン
オープン 0xC0
「SPIからアク
セスできる機
能」を参照。
外部出力イネーブル（OEB）ピンをハイレベルにしてください。
― 26 ―
REV. A
AD9246
レイアウトに関する注意事項
電源とグラウンドに関する推奨事項
シルクスクリーンの分割
1番ピン識別マーク
コンデンサとフェライト・ビーズまたはフィルタ・チョークで
それを分岐・分離してから、DRVDDへの接続を行います。デ
カップリング用に異なるコンデンサをいくつか使用すること
で、高周波数と低周波数の両方に対応させます。これらのコン
デンサはPCボード・レベルの入口近くに配置し、できる限り短
いパターン配線でデバイスの近くに接続してください。
05491-057
AD9246 に電源を接続する場合、アナログ電源（公称 1.8V の
AVDD）とデジタル電源（公称1.8∼3.3VのDRVDD）の2種類
の電源を使用することを推奨します。1.8Vの単電源しか使用で
きない場合は、最初にAVDDに接続し、次にデカップリング・
図58.
代表的なPCBレイアウト
CML
AD9233を使用するときは、1つのPCボード・グラウンド・プ
図38に示すように、0.1µFのコンデンサを使用してCMLピンを
グラウンドにデカップリングしてください。
レーンで対応できるようにします。ボードのアナログ、デジタ
ル、クロック部を適切に分離しデカップリングすることにより、
最適な性能を簡単に実現できます。
RBIAS
露出パドルの熱スラグに関する推奨事項
AD9246 が最良の電気的性能と熱性能を発揮するには、 ADC
パッケージの底部にある露出パドルをアナログ・グラウンド
（AGND）に接続する必要があります。PCB上の露出した連続
的な銅プレーンは、AD9246の露出パドル（0番ピン）に結合し
ます。できる限り低い抵抗の熱経路を設けるために銅プレーン
にビアをいくつか作ってください。これによって、PCBの底面
から熱が外に逃げます。ビアは、ハンダで充填するか埋め込ん
でください。
ADCとPCBが重なり合い、密着する面積が最大になるように、
PCB上にシルクスクリーンをオーバーレイすることによって、
連続したプレーンをいくつかの一様な部分に分割してくださ
い。この方法により、リフロー処理時に ADC と PCB の間に結
合点がいくつか形成されます。分割を行わないで1 枚の連続プ
レーンを使用すると、ADCとPCBの間にできる結合点が1つだ
けになります。図 58 に、 PCB のレイアウトの例を示します。
パッケージングおよびチップスケール・パッケージのPCBレイ
アウトの詳細については、アプリケーション・ノートAN-772
『A Design and Manufacturing Guide for the Lead Frame Chip
Scale Package』を参照してください。
REV. A
AD9246のRBIASピンとグラウンド間に、10kΩの抵抗を接続
する必要があります。この抵抗によってADCのマスター電流リ
ファレンスを設定します。許容誤差は最低1％にしてください。
リファレンスのデカップリング
ESRの低い1.0µFのコンデンサと0.1µFのセラミック・コンデン
サを並列に外付けして、VREFピンをグラウンドにデカップリ
ングしてください。リファレンスのすべての設定で、REFTと
REFBは内部リファレンス・バッファから発生するノイズを低
減するためのバイパス・ポイントになります。REFT/REFB間
に0.1µFのセラミック・コンデンサを外付けすることを推奨し
ます。この0.1µFのコンデンサは必須というわけではありませ
んが、これを接続しないとSNR性能が約0.1dB低下します。リ
ファレンスのデカップリング用コンデンサはすべて、できるだ
け短いパターン配線を使用して、できる限りADCの近くに配置
してください。
― 27 ―
AD9246
評価用ボード
AD9246の評価用ボードには、さまざまなモードと設定でADC
デフォルト設定以外でこの評価用ボードを使用する場合は、
を動作させるために必要な回路がすべて実装されています。コ
ンバータは、ダブル・バラン構成（デフォルト設定）か、差動
ドライバAD8352を使用して、差動で駆動できます。シングル
エンドでADCを駆動することも可能です。AD8352の駆動回路
とDUTを分離するために、別に電源ピンが用意されています。
各部品を適切に接続することによって、それぞれの入力構成を
選択できます（図60∼70を参照）。図59に、AD9246のAC性能
を評価するために使用した代表的なベンチ特性のセットアップ
を紹介します。
L501、L503、L504、L508、L509を取り外して、スイッチン
グ電源の接続を切断できます。これにより、ユーザはボードの
各部を個別にバイアスできます。各回路部で異なる電源を使用
するときは、P501を使用してください。AVDD_DUTと
DRVDD_DUTには、電流定格値が1Aの1.8V電源が少なくとも
1つ必要です。ただし、アナログとデジタルにそれぞれ別の電
源を使用することを推奨します。AD8352を使用するオプショ
ンで評価用ボードを動作させる場合は、電流定格値が 1A の
5.0V 電源（ AMP_VDD ）が別途必要です。代わりの SPI オプ
ションを使用して評価用ボードを動作させる場合は、その他の
電源に加えて、 3.3V のアナログ電源が必要です。 3.3V 電源
（ AVDD_3.3V ）も 1A の電流が可能なものにします。 J501 、
J502、J505のジャンパ線をハンダ付けすれば、これらの電源を
結合できます。詳細については、図64を参照してください。
コンバータが最適な性能を発揮するには、アナログ入力とク
ロックに使用する信号源の位相ノイズを特に低くすること
（1ps未満のrmsジッタ）が大切です。また、規定のノイズ性能
を実現するには、アナログ入力信号の適切なフィルタ処理によ
り高調波成分を除去し、入力の結合ノイズや広帯域幅ノイズを
低減する必要があります。
入力信号
クロックとアナログ信号源を接続するには、Rohde & Schwarz
社のSMHUやAgilent社のHP8644信号発生器もしくはこれらの
同等品のような、位相ノイズの低いクリーンな信号発生器を使
用してください。評価用ボードの接続には、 1 メートル長の
シールドしたRG-58、50Ωの同軸ケーブルを使用します。ADC
に所望の周波数と振幅の信号を入力してください。アナログ・
デバイセズの大部分の評価用ボードは一般に、クロックとして
約2.8Vp-pまたは13dBmのサイン波入力を受け入れることがで
きます。アナログ入力信号源を接続するには、50Ω終端の多極、
狭帯域幅のバンドパス・フィルタを使用することを推奨しま
す。アナログ・デバイセズでは、 TTE ® 、 Allen Avionics 、
K&L®タイプのバンドパス・フィルタを使用しています。可能
であれば、フィルタを評価用ボードに直接接続してください。
図60∼64に、システム・レベルで適用しなければならない信号
配線やグラウンド処理を紹介する詳細な回路図とレイアウト図
を示します。
電源
評価用ボードには、最大6V、2Aの出力を供給する壁掛け可能
なスイッチング電源が用意されています。この電源を 100 ∼
240V AC、47∼63Hzを定格値とするコンセントに接続してく
ださい。電源ケーブルの他端には、PCBのP500に接続する内径
2.1mmのジャックがあります。PCボード上で6V電源にヒュー
ズを付けて調整を行ってから、ボード上の各回路部にそれぞれ
適切なバイアス電圧を供給する5 個の低ドロップアウト・リニ
ア・レギュレータに接続してください。
出力信号
並列のCMOS出力が、アナログ・デバイセズの標準的なシング
ル・チャンネルの FIFO データ・キャプチャ・ボード（ HSCADC-EVALB-SC）に直接接続します。FIFOボードとそのオ
プション設定の詳細については、www.analog.com/FIFOをご
覧ください。
100∼240V AC、
47∼63Hzの
コンセント
3.3V
+
AV DD_ 3.3V
–
+
V CC
–
G ND
+
G ND
3.3V
–
V DL
3.3V
+
G ND
G ND
2.5V
–
DRV DD_ DUT
–
A MP_ V DD
1.8V
+
+
G ND
5.0V
–
G ND
最大6V DC、
2A
バンドパス・
フィルタ
AIN
AD9246
評価用ボード
Rohde & Schwarz社の
SMHU、2Vp-p信号
シンセサイザ
CLK
14 ビット・
パラレル
CMOS
SPI
図59.
HSC-ADC-EVALB-SC
FIFOデータ・
キャプチャ・
ボード
ADC
アナライザと
SPIユーザ・
ソフトウェアを
実行する
PC
USB接続
SPI
SPI
05491-082
Rohde & Schwarz社の
SMHU、2Vp-p信号
シンセサイザ
AV DD_ DUT
スイッチング
電源
評価用ボードの接続
― 28 ―
REV. A
AD9246
デフォルト動作とジャンパ選択の設定
SCLK/DFS
AD9246 Rev. A評価用ボードで利用できるデフォルトとオプ
SPIポートが外部ピン・モードの場合は、SCLK/DFSピンで出
力のデータ・フォーマットを設定します。このピンをフロー
ティング状態にすると、内部でプルダウンされ、デフォルト設
定がバイナリになります。JP2の2番ピンと3番ピンを接続する
と、フォーマットは 2 の補数になります。 SPI ポートがシリア
ル・ピン・モードの場合は、JP2の1番ピンと2番ピンを結線す
ると、ボードの SPI 回路に SCLK ピンが接続されます。詳細に
ついては、「シリアル・ポート・インターフェース（SPI）」を
参照してください。
ションの設定または動作モードを以下に説明します。
電源
評価用キットの中に含まれるスイッチング電源のケーブルを、
定格値が100∼240V AC、47∼63HzのコンセントとP500に接
続します。
VIN
評価用ボードは、ダブル・バラン構成のアナログ入力用に設定
されており、 70MHz までの周波数で最高 50Ω のインピーダン
ス・マッチングが可能です。これ以上の帯域幅の応答性を得る
ために、アナログ入力間に接続された差動コンデンサを変更す
るか、コンデンサを除去することができます（表8を参照）。ア
ナログ入力の同相電圧は、ADCのCMLピンを経由してトラン
スのセンター・タップから生成されます。「アナログ入力に関
する注意事項」を参照してください。
VREF
JP507（1番ピンと2番ピン）を介してSENSEピンをグラウンド
に接続することによって、VREFを1.0Vに設定します。これに
よって、ADCは2.0Vp-pのフルスケール・レンジで動作するよ
うになります。評価用ボードには、別に外部リファレンス・オ
プションも用意されています。2番ピンと3番ピンの間にJP507
を接続し、JP501を結線するだけで、E500から外部リファレン
スが得られます。VREFオプションの正しい使用方法について
は、「電圧リファレンス」で詳しく説明しています。
RBIAS
RBIASには、10kΩの抵抗（R503）をグラウンド間に接続する
必要があります。RBIASを使用して、ADCコアのバイアス電
流を設定します。
クロック
デフォルトのクロック入力回路は、高帯域幅でインピーダンス
比が1:1のトランス（T503）を用いた単純な構成のトランス結
合回路になっています。このトランスによって、クロック経路
にわずかなジッタが生じます。クロック入力は50Ωに終端され、
AC 結合されることで、シングルエンドのサイン波入力に対応
します。トランスはシングルエンドの入力を差動信号に変換し、
さらに差動信号はクリップされてからADCのクロック入力に印
加されます。
PDWN
パワーダウン機能をイネーブルにするには、JP506を接続して、
PDWNピンをAVDDに短絡させます。
CSB
CSB ピンは内部でプルアップされることで、チップが外部ピ
ン・モードになり、 SDIO と SCLK の情報を無視するようにな
ります。評価用ボード上のSPI回路にCSBピンの制御信号を接
続する場合は、 JP1 の 1 番ピンと 2 番ピンを接続してください。
チップをシリアル・ピン・モードに設定して、 SDIO ピンと
SCLKピン上のSPI情報をイネーブルにするには、JP1をローレ
ベルに（2番ピンと3番ピンを接続）してイネーブル・モードに
固定します。
REV. A
SDIO/DCS
SPI ポートが外部ピン・モードの場合は、 SDIO/DCS ピンが
デューティ・サイクル・スタビライザを設定する機能になりま
す。このピンをフローティング状態にすると、内部でプルアッ
プされ、デフォルト設定がDCSイネーブルになります。DCSを
ディスエーブルにするには、JP3の2番ピンと3番ピンを接続し
ます。SPIポートがシリアル・ピン・モードの場合は、JP3の1
番ピンと2番ピンを結線すると、ボードのSPI回路にSDIOピン
が接続されます。詳細については、「シリアル・ポート・イン
ターフェース（SPI）」を参照してください。
その他のクロック設定
差動のLVPECL クロックを利用して、AD9515 （U500 ）を用
いたADCの入力をクロックできます。この駆動オプションを利
用する場合は、表16に示す部品の実装が必要です。詳細につい
ては、AD9515のデータシートを参照してください。
トランスを使用するデフォルトのオプションではなく、アナロ
グ入力でAD9515を駆動するよう設定する場合は、以下に示す
部品の追加、削除、変更などが必要です。
1. デフォルトのクロック経路にある R507 、 R508 、 C532 、
C533を除去してください。
2. 0Ω抵抗のR505とC531をデフォルトのクロック経路に実装
してください。
3. R511、R512、R513、R515∼R524、U500、R580、R582、
R583、R584、C536、C537、R586を実装してください。
発振器を使用する場合は、ADCの性能チェックに2つの発振器
フットプリントを選べます（OSC500）。JP508では、イネーブ
ル・ピンをフレキシブルに使用できます。これは多くの発振器
で利用されている方法です。このオプションを選択する場合は、
OSC500、R575、R587、R588を実装してください。
その他のアナログ入力駆動構成
ここでは、AD8352を使用する、その他のアナログ入力駆動構
成について簡単に説明します。この特別な駆動オプションを使
用する場合は、表16に示す部品をいくつか実装する必要があり
ます。AD8352差動ドライバの動作方法やオプション・ピンの
設定などの詳細については、AD8352のデータシートを参照し
てください。
トランスを使用するデフォルトのオプションを選択せずに、
AD8352によるアナログ入力駆動に設定する場合は、以下に示
す部品の追加、削除、変更などが必要です。
― 29 ―
AD9246
1. デフォルトのアナログ入力経路に実装されたC1とC2を除去
してください。
2. 200Ω抵抗のR3 とR4 をアナログ入力経路に実装してくださ
い。
4. 5pFコンデンサのC529をアナログ入力経路に実装します。
現状では、信号の接続のために0Ω抵抗のR561とR562が実装さ
れています。条件を追加する必要がある場合は、この領域を利
用してフィルタ設計を行うことができます。
3. R594、R595、C502を除くすべての部品をオプションのア
ンプ入力経路に実装してください。入力経路の終端には、
R9、R592、またはR590およびR591の部品のうち1つのみ
を実装する必要があります。
― 30 ―
REV. A
図60.
S 504
― 31 ―
評価用ボードの回路図（DUTのアナログ入力）
DNI
A m pi n/
S 505
DNI
R8
D NI
GND ; 3,4,5
SMA 200U P
R7
DN I
R 560
0
2
R C 060 3
2
R C 060 3
C 528
0.1UF
C3
DN I
CML
R C0 4 0 2
R6
D NI
R C 0402
R2
0
R 11
0
DN I
R9
DN I
1
1
R C 06 03
2
R 12
0
DN I
R C 06 03
2
R 10
DN I
0
C4
0
C5
0
C509
.1UF
4
5
4
5
T500
S
P
DNI
S
4
5
3
6
2
3
2
1
1
T1
T502
DN I
ETC1-1-13
P
3
2
1
アンプ（AD8352）を使用する場合：
オプションのアンプ入力部品をすべて実装します。
R590/R591、R9、R592は、一度に1つずつ実装します。
C1とC2を除去します。R3＝R4＝200Ωに設定します。
D NI
D NI
T502を使用する際は、T500とT501を除去します。
C1とC2の代わりに0Ωの抵抗を配置します。
R3とR4を除去し、代わりにR6とR502を実装します。
1
R 502
50
D NI
1
GND ; 3,4,5
SMA 200U P
GN D; 3,4,5
RC060 3
A m pi n
A i n/
GN D; 3,4,5
S MA E D GE
S 503
A in
S MA E D GE
CC0402
CC0402
S 500
RC060 3
CC0402
CML
R C0 4 0 2
R 590
25
DN I
R 591
25
DN I
R1
DN I
RC0402
R 592
D NI
S
T501
P
5
C 503
.1U F
D NI
C 500
.1U F
D NI
R5
0
C2
.1UF
A MPO UT-
R 565
D NI
A MPO UT+
R 597
4.3K
DN I
R 596
0
D NI
2
1
4
R 598
100
D NI 3
A MPV DD
C 501
0.3PF
D NI
R 593
0
D NI
R4
25
R3
25
16
5
V IN
RDN
R GN
R GP
RDP
V IP
2
J 500
イネーブル
1
15
U 511
6
7
GN D
V ON
A MPV D D
8
GN D
V OP
V CC
13
A D 8352
DN I
V CM
14
A MPV D D
S IGN A L =GN D; 17
GN D
V CC
E NB
3
ディスエーブル
R 594
10K
D NI
C510
.1UF
9
10
11
12
RC 0402
R 571
0
R 595
10K
DN I
オプションのアンプ入力
R1を使用する場合は、R3、R4、R5を除去します。
R5の代わりに0.1µFのコンデンサを置きます。
C1とC2の代わりに0Ωの抵抗を配置します。
3 ETC1-1-13 4
2
1
C1
.1UF
RC0402
REV. A
RC040 2
CC0402
RC040 2
R C0 4 0 2
R C0 4 0 2
RC0402
R53 6
R535
C 502
.1U F
D NI
R 562
0
C ML
R 561
0
0
0
R C 040 2
D NI
R C 040 2
D NI
1
3
D 500
D NI
R 567
33
R 566
33
V IN+
R 574
DN I
HSMS281 2
ダブル・バラン／XFMR入力
RC0402
C 505
.1UF
DN I
C 504
.1UF
DN I
DU T A V DD
2
R C0 4 0 2
R C0 4 0 2
R 563
D NI
HSMS281 2
1
3
D 501
DN I
A MPO UT-
2
V IN-
D UT A V D D
C529
20PF
A MPO UT+
V IN -
C C0 4 0 2
V IN+
AD9246
回路図
RC060 3
RC060 3
05491-072
図61.
C 556
0.1U F
CML
― 32 ―
T P 50 0
T P 50 4
E 500
48
47
C C 04 0 2
EXT_VREF
45
46
44
D0
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
DCO
J P 502
D NI
D1
CL K
CL K
J P 506
DNI
V IN-
V IN+
C C 04 0 2
C 554
0.1U F
V REF
S E N SE
DU T DR V DD
DUT A V DD
C C 06 0 3
R 5 03
10K
RC060 3
チップの角
A V DD
A GND
A V DD
A GND
CSB
SCL K/DF S
SDIO/DCS
DRV DD
DRGND
OR
D13 ( MSB)
D12
C 555
0.1U F
D NI
J P 501
C C 08 0 5
D NI
J P 500
3
C 5 53
1.0UF
DUT A V DD
2
J P 507
1
R 0402
DNI
R 50 1
V RE F
R 0402
DNI
R 500
SENSE
A D924 6L F CS P
D11
A GND
D10
CL K +
E PA D
CL KD9
A V DD
D8
DRV DD
A GND
DRGND
A V DD
D7
OE B
D6
DCO
D5
D0 ( L S B )
U510
D4
D1
D3
DRGND
D2
DRV DD
SENSE
V RE F
RE F B
RE F T
A GND
V IN+
V INA GND
A V DD
CML
RBIA S
PDWN
1
2
3
4
5
6
7
8
9
10
11
12
D2
D3
D4
D5
D6
D7
D8
D9
D 10
D 11
D 12
D 13
14
13
DOR
T P 502
T P 501
T P 503
D U TD R V D D
DUT A V DD
15
16
17
18
19
20
21
22
23
24
8
10
9
9
R P 5 00 22
R P 5 01 22
R P 5 0 1 22
R P 5 0 2 22
1
7
8
8
DC O
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D 10
D 11
D 12
D 13
D OR
10
7
6
5
16
15
14
13
12
11
16
15
14
13
12
11
R P 50 0 22
R P 50 0 22
R P 50 0 22
R P 50 1 2 2
R P 50 1 2 2
R P 50 1 2 2
R P 50 1 2 2
R P 50 1 2 2
R P 50 1 2 2
R P 50 2 2 2
R P 50 2 2 2
R P 50 2 2 2
R P 50 2 2 2
R P 50 2 2 2
R P 50 2 2 2
R P 50 2 2 2
CSB _ DUT
2
3
4
1
2
3
4
5
6
1
2
3
4
5
6
7
1
JP1
V DL
2
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
3
OE2
I0
I1
2
J P2
U509
74V CX16224
1
3
O 15
OE1
O0
O1
G ND1
O2
O3
V CC1
O4
O5
G ND2
O6
O7
O8
O9
G ND3
O 10
O 11
V CC2
O 12
O 13
G ND4
O 14
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
S D IO_ ODM
OE4
DUT A V DD
出力バッファ
G ND8
I2
I3
V CC4
I4
I5
G ND7
I6
I7
I8
I9
G ND6
I10
I11
V CC3
I12
I13
G ND5
I14
I15
OE3
SC L K _ DT P
1
JP3
3
F DOR
F D0
F D1
F D2
F D3
F D4
F D5
F D6
F D7
F D8
F D9
F D 10
F D 11
F D 12
F D13
F IF OC L K
F IF OCL K
F D0
F D1
F D2
F D3
F D4
F D5
F D6
F D7
F D8
F D9
F D 10
F D11
F D 12
F D 13
F D OR
2
J 503
A1
A2
A3
A4
A5
A6
A7
A8
A9
A 10
A 11
A 12
A 13
A 14
A 15
A 16
A 17
A 18
A 19
A 20
S CL K _ CH A
S D O_ CHA
C S B 1_ C H A
S DI_ CHA
出力コネクタ
J 503
B1
B2
B3
B4
B5
B6
B7
B8
B9
B 10
B 11
B 12
B 13
B 14
B 15
B 16
B 17
B 18
B 19
B 20
J 5 03
C1
C2
C3
C4
C5
C6
C7
C8
C9
C10
C11
C12
C13
C14
C15
C16
C17
C18
C19
C20
05491-073
DUT
AD9246
評価用ボードの回路図（DUT、VREF、デジタル出力インターフェース）
REV. A
SMA E D GE
SMA E D GE
GND ;3,4,5
CL K /
S 50 2
GND ;3,4,5
CL K
S 50 1
R 5 05
49.9
DN I
C 5 30
0.1UF
R C0 4 0 2
OPT _ CL K
1
1
OPT_ CL K
OPT_ CL K
OPT _ CL K
R 504
49.9
C 531
0.1UF
D NI
CC0402
CC0402
VCC
2
R C 0603
2
R C 0603
R 5 79
D NI
R 51 1
DNI
R 51 0
DNI
R 5 12
0
R C0603
R C0603
R 576
D NI
R 507
0
D NI
0
OE
OE
GN D
GN D
CB 3 LV -3 C
OUT
R 50 8
8
10
OUT
12 V C C
C 5 11
.1UF
R 57 8
DNI
R 577
DNI
R 50 9
0
R 506
0
R C0603
R C0603
D 5 02
HS MS2812
2
1
3
C 5 33
0.1U F
C 5 32
0.1U F
CL K
CL K
E 50 1
5
3
2
A D 95 15
R C0 4 0 2
DN I
OUT0 B
OU T0
N C=27,28
OUT1 B
OU T1
A V DD_ 3P3V ; 1,4,17,20,21,24,26,29,30
SY N C B
C LK B
C LK
DNI
U 5 00
R 58 6
4.12K
18
19
22
23
R 58 4
240
DN I
R 585
10 0
DNI
D NI
R 58 3
240
R 5 82
100
D NI
C 5 36
0.1U F
DN I
C 537
0.1UF
D NI
S0
S1
S2
S3
S4
S5
S6
S7
S8
S9
S10
RC060 3
RC060 3
RC060 3
評価用ボードの回路図（DUTのクロック入力）
C 53 4
0.1UF
DNI
C 53 5
0.1UF
DN I
E 50 3
E 50 2
CL K
CL K
AD9515（OPT_CLK）を使用するには、R507、R508、C533、C532を
除去します。C531と0ΩのR505を実装します。
4
3
6
5
R 58 0
1 0K
DN I
T 5 03
R 58 8
10K
DN I
2
1
A V D D _ 3P 3V
R 581
D NI
7
5
3
1
RC0402
14
RC0402
R 57 5
0
DNI
RC0402
RC0402
1
S9
2
S10
DNI
VREF
6
S0
7
S1
8
S2
9
S3
10
S4
11
S5
12
S6
13
S7
14
S8
15
OS C 5 0 0
RSET
16
RC0402
RC0402
CC0402
CC0402
RC0402
DISA B LE
RC0402
D NIJP508
1 0K
DN I 3
E N A B LE
GN D
25
CC0402
R C0 4 0 2
RC0402
A V D D _ 3 P 3 V R 5 87
GND_PAD
RC0402
32
CC0402
31
CC0402
― 33 ―
RC0402
図62.
33
CC0402
REV. A
S 10
S9
S8
S7
S6
S5
S4
S3
S2
S1
S0
R 53 2
D NI
R 53 3
D NI
R 53 4
D NI
R 52 9
D NI
R 52 8
D NI
R 53 0
D NI
R 53 1
D NI
R 52 6
D NI
R 52 7
D NI
R 52 5
D NI
A V D D _ 3 P3 V
R 51 4
D NI
0
0
0
R C0603
0
R C0603
0
R C0603
0
R C0603
0
R C0603
0
R C0603
0
R C0603
0
R C0603
R C0603
0
R C0603
R C0603
R 52 2
R 52 3
R 52 4
R 51 9
R 51 8
R 52 0
R 52 1
R 51 6
R 51 7
R 51 5
R 51 3
0
0
0
0
0
0
0
0
0
0
0
R C0603
DN I
R C0603
DN I
R C0603
DN I
R C0603
DN I
R C0603
DN I
R C0603
DN I
R C0603
DN I
R C0603
DN I
R C0603
DN I
R C0603
DN I
R C0603
DN I
AD9515ロジック・セットアップ
05491-071
XFMR/AD9515
クロック回路
AD9246
2
1
S1
DNI
4
3
RC060 3
2
JP509
SOIC8
DNI
G P1
G P0
V SS
8
5
6
7
R C 0603
GP0
5
7
MCLR-GP3
9
― 34 ―
DNI
J 5 04
E 50 4
2
1
R559
D505 DNI
261
オプション
DNI
2
MCL R
G P2
PIC12F 629
G P4
G P5
V DD
U506
AMPVDD
3
ヘッダ・アップ、オス型
1
4
3
2
1
DNI
3
GP1
2
4
6
PICVCC
8
10
GP1
GP0
MCLR-GP3
R 54 7
4.7 K
PICSPI制御ポートの使用時は、R545、R546、R547を実装し、
R555、R556、R557を除去します。FIFO制御ポートの使用時は、
R555、R556、R557を実装します。
PICヘッダ
DNI
C557 CC0603
0.1UF
DNI
R558
4.7K
1
PICVCC 1
DNI
R 5 45
4.7K
R C 0 6 03
D NI
R 54 6
4.7 K
R C 06 0 3
DNI
R C 0 6 03
R 5 55
0
R 55 7
0
R 556
0
R 54 9
1 0K
A V D D _ 3P 3V
R 55 4
0
RC0603
RC0603
図63.
R 548
10K
R 550
10K
RC0603
RC0603
AVDD_3P3V
U508
6
Y1
5
V CC
4
Y2
6
Y1
5
V CC
4
Y2
NC7WZ16
1
A1
2
GND
3
A2
U507
NC7WZ07
1
A1
2
GND
3
A2
R 552
1K
R 5 51
1K
R 55 3
1K
D U T A V D D A V D D _ 3P 3V
RC0603
＋5V＝プログラム時のみ＝AMPVDD
＋3.3V＝通常の動作時＝AVDD_3P3V
RC0603
SPI回路
SDO_CHA
CS B _ D U T
S CL K _ D T P
S D IO_ ODM
05491-070
PIC（U506）の使用時またはプログラム時には除去します。
AD9246
RC0603
CSB1_CHA
SDI_CHA
SCLK_CHA
評価用ボードの回路図（SPI回路）
REV. A
RC0603
RC0603
RC0603
評価用ボードの回路図（電源入力）
― 35 ―
1
10
P 10
9
P9
8
P8
7
P7
6
P6
5
P5
4
P4
3
P3
2
P2
P 501
1
P1
7.5V POW ER
C ON 005
2.5MM JA CK
P 500
3
2
D 504
S 2A _ R E CT
2A
DO-214A A
A MPV D DIN
J 502
J501
J505
LC 1 2 1 0
L 500
10UH
LC 1 2 1 0
L 5 06
10U H
LC 1 2 1 0
L 502
10U H
LC 1 2 1 0
L 507
10U H
L C1 2 1 0
A C A SE
A C A SE
A C A SE
A C A SE
A CA S E
オプションの電源接続を使用する場合は、
L501、L503、L504、L508、L509を
除去します。
GND
A V DD_ 3P3V IN
GND
V DL IN
GND
DUTDR V DDIN
GND
DUTA V DDIN
GND
L 505
10UH
オプションの電源接続
C 527
10U F
S MDC110F
C 548
1OUF
6.3V
C 552
1OUF
6.3V
C 551
1OUF
6.3V
C 550
1OUF
6.3V
C549
1OUF
6.3V
4
3
C 512
0.1UF
A V DD_ 3P 3V
C 517
0.1UF
DUT DR V DD
C 516
0.1UF
DUTA V DD
C515
0.1UF
V DL
C 514
0.1UF
A MPV DD
F E R 500
CHOK E _ COIL
DUT DR V DD
DUTA V DD
V DL
A MPV DD
P WR _ IN
C C0 6 0 3
C C0 6 0 3
C C0 6 0 3
C C0 6 0 3
C 573
0.1UF
C 56 9
0.1UF
C 564
0.1UF
C567
0.1UF
R 589
261
C 572
0.1UF
C 575
0.1UF
C 565
0.1UF
C C0 6 0 3
C C 06 03
C C 06 03
C C0 6 0 3
C 524
1U F
PWR _ IN
C 521
1U F
P WR _ IN
C 519
1U F
P WR _ IN
U 503
A DP3339A K C -2.5
3
入力
U 504
A DP3339A K C -3.3
C C 06 03
0.1UF
C566
0.1UF
C C0 6 0 3
C559
CC 0 6 0 3
C 599
0.1UF
C C 0603
C 558
C C 06 03
0.1UF
C 568
0.1UF
U 502
A DP3339A K C -1.8
I入力
3 入力
3
GND
1
GND
1
GND
1
C 570
0.1UF
出力 4
出力 4
出力 4
4
4
4
C C 060 3
2
出力1
2
出力1
2
出力1
C 574
0.1U F
C C0 4 0 2
C 540
0.1UF
C C 040 2
C 545
0.1UF
V D LIN
C C0 4 0 2
C C0 4 0 2
C513
1U F
PWR _ IN
C 523
1U F
PWR _ IN
D UTDR V D D IN
D UTA V DD IN
T P 508
T P 505
A V DD_ 3P 3V
L C1 2 1 0
L 508
10UH
LC 1 2 1 0
L 503
10U H
A V DD _ 3P 3V
C 526
1U F
C 520
1U F
C 518
1U F
L 504
10U H
LC 1 2 1 0
T P 506
C 539
0.1UF
C 544
0.1UF
3
3
C C 040 2
C C 040 2
入力
C 542
0.1UF
C 546
0.1UF
C C 040 2
出力 1
出力 1
C 538
0.1UF
C 543
0.1UF
出力 4
出力 4
C C 040 2
U 505
A DP3339A K C-3.3
入力
U 501
A DP3339A K C-5
DUTA V DD=1.8V
DUTDRV DD=2.5V
V DL =3.3V
A MPV DD=5V
A V DD_ 3.3V =3.3V
GND
1
GND
1
F 500
D 503
3A
S HOT _ R E CT
DO-214A B
2
2
LC 1 2 1 0
L 501
10U H
C525
1U F
C522
1U F
グラウンド
テスト・ポイント
4
4
TP510
図64.
TP512
2
TP511
REV. A
CR500
TP509
1
LC 1 2 1 0
L 509
10U H
H 502
H 503
グラウンドに接続される
マウント穴
H 500
H 501
A V D D _ 3P3 V
A MPV DD IN
TP 513
TP 507
05491-069
電源入力 最大6V、2A
AD9246
AD9246
05491-077
評価用ボード・レイアウト
評価用ボード・レイアウト（一次側）
05491-076
図65.
図66.
評価用ボード・レイアウト（二次側、鏡面図）
― 36 ―
REV. A
05491-079
AD9246
評価用ボード・レイアウト（グラウンド・プレーン）
05491-078
図67.
図68.
REV. A
評価用ボード・レイアウト（電源プレーン）
― 37 ―
05491-075
AD9246
評価用ボード・レイアウト（一次側シルクスクリーン）
05491-074
図69.
図70.
評価用ボード・レイアウト（二次側シルクスクリーン、鏡面図）
― 38 ―
REV. A
AD9246
部品表
表16.
評価用ボードの部品表（BOM）
省略
（DNP） 参照記号
項番
数量
1
1
AD9246CE_REVA
PCB
部品名
パッケージ
説明
サプライヤ／部品番号
PCB
アナログ・デバイセズ
2
24
C1、C2、C509、C510、C511、C512、
C514、C515、C516、C517、C528、C530、
C532、C533、C538、C539、C540、C542、
C543、C544、C545、C546、C554、C555
コンデンサ
0402
0.1µF
12
C3、C500、C502、C503、C504、C505、
C531、C534、C535、C536、C537、C557
3
1
C501
コンデンサ
0402
0.3pF
4
2
C4、C5
抵抗
0402
0Ω
5
10
C513、C518、C519、C520、C521、
C522、C523、C524、C525、C526
コンデンサ
0402
1.0µF
6
1
C527
コンデンサ
1206
10µF
7
1
C529
コンデンサ
0402
20pF
8
5
C548、C549、C550、C551、C552
コンデンサ
ACASE
10µF
9
1
C553
コンデンサ
0805
1.0µF
10
15
C556、C558、C559、C564、C565、
C566、C567、C568、C569、C570、
C572、C573、C574、C575、C599
コンデンサ
0603
0.1µF
11
1
CR500
LED
0603
緑色
Panasonic
LNJ314G8TRA
12
1
D502
ダイオード
SOT-23
30V、20mA、
デュアル・
ショットキー
HSMS2812
13
1
D503
ダイオード
DO-214AB 3A、30V、
SMC
Micro Commercial Group
SK33-TPMSCT-ND
14
1
D504
ダイオード
DO-214AA 2A、50V、
SMC
Micro Commercial Group
S2A-TPMSTR-ND
黄色のLED
2
15
16
1
1
D500、D501
D505
LED
LN1461C
AMB
F500
ヒューズ
1210
6.0V、2.2A
Tyco, Raychem
トリップ電流の NANOSMDC110F-2
リセットが可能
なヒューズ
17
1
FER500
チョーク
2020
村田
DLW5BSN191SQ2
18
1
J500
ジャンパ
ハンダ・ジャンパ
19
3
J501、J502、J505
ジャンパ
ハンダ・ジャンパ
J503
コネクタ
120ピン
オス型ヘッダ
Samtec
TSW-140-08-G-T-RA
J504
コネクタ
10ピン
オス型、2×5
Samtec
20
1
21
1
22
3
JP1、JP2、JP3
ジャンパ
3ピン
オス型、
ストレート Samtec
23
4
JP500、JP501、JP502、JP506
ジャンパ
2ピン
オス型、
ストレート Samtec
24
1
JP507
ジャンパ
3ピン・
オス型、
ストレート Samtec
TSW-103-07-G-S
TSW-102-07-G-S
TSW-103-07-G-S
ジャンパ
2
25
10
JP508、JP509
L500、L501、L502、L503、L504、
L505、L506、L507、L508、L509
フェライト・ 3.2mm×
ビーズ
2.5mm×
DigiKey P9811CT-ND
OSC500
発振器
SMT
125MHzまたは
105MHz
CTS Reeves CB3LV-3C
P500
コネクタ
PJ-102A
DC電源ジャック
DigiKey CP-102A-ND
P501
コネクタ
10ピン
オス型、
ストレート PTMICRO10
1.6mm
26
27
28
REV. A
1
1
1
― 39 ―
AD9246
項番
数量
29
省略
（DNP） 参照記号
6
30
5
31
2
6
32
6
33
6
34
4
35
1
1
36
9
38
4
3
39
40
パッケージ
説明
R1、R6、R563、R565、R574、R577
抵抗
0402
DNI
R2、R5、R561、R562、R571
抵抗
0402
0Ω
R3、R4
抵抗
0402
25Ω
R7、R8、R9、R502、R510、R511
抵抗
0603
DNI
1
2
R500、R501、R576、R578、R579、R581
抵抗
0402
DNI
R503、R548、R549、R550
抵抗
0603
10kΩ
R504
抵抗
0603
49.9Ω
抵抗
0603
0Ω
R505
R507、R514、R513、R515、R516、R517、
R518、R519、R520、R521、R522、R523、
R524、R525、R526、R527、R528、R529、
R530、R531、R532、R533、R534
R545、R546、R547、R558
抵抗
0603
4.7kΩ
R551、R552、R553
抵抗
0603
1kΩ
R559
抵抗
0603
261Ω
R566、R567
抵抗
0402
33Ω
41
3
R582、R585、R598
抵抗
0402
100Ω
42
2
R583、R584
抵抗
0402
240Ω
43
1
R586
抵抗
0402
4.12kΩ
44
3
R580、R587、R588
抵抗
0402
10kΩ
R589
抵抗
0603
261Ω
45
1
46
2
R590、R591
抵抗
0402
25Ω
47
1
R592
抵抗
0402
DNI
48
2
R593、R596
抵抗
0402
0Ω
49
2
R594、R595
抵抗
0402
10kΩ
50
1
R597
抵抗
0402
4.3kΩ
RP500
抵抗
RCA74204 22Ω
RP501、RP502
抵抗
RCA74208 22Ω
S1
スイッチ
S500、S501
コネクタ
51
1
52
2
53
54
1
2
サプライヤ／部品番号
R10、R11、R12、R535、R536、R575
R506、R508、R509、R512、R554、
R555、R556、R557、R560
23
37
部品名
瞬時
（ノーマル・
オープン）
Panasonic
EVQ-PLDA15
SMAEDGE SMAエッジ、
右アングル
55
2
S502、S503
2
S504、S505
コネクタ
SMA200UP SMA RF
5ピン、
T500、T501
トランス
SM-22
M/A-Com ETC1-1-13
トランス
CD542
Mini-Circuits ADT1-1WT
アップライト
56
2
1
57
1
58
T1
T503
1
T502
1
U500
IC
32ピン
LFCSP
クロック分配
アナログ・デバイセズ
アナログ・デバイセズ
AD9515BCPZ
59
1
U501
IC
SOT-223
電圧
レギュレータ
ADP3339AKCZ-5
60
1
U502
IC
SOT-223
電圧
レギュレータ
ADP3339AKCZ-1.8
― 40 ―
アナログ・デバイセズ
REV. A
AD9246
項番
数量
61
1
62
省略
（DNP） 参照記号
U503
2
63
U504、U505
1
U506
部品名
パッケージ
説明
サプライヤ／部品番号
IC
SOT-223
電圧
レギュレータ
ADP3339AKCZ-2.5
電圧
レギュレータ
ADP3339AKCZ-3.3
IC
IC
SOT-223
8ピンSOIC 8ビット・
アナログ・デバイセズ
アナログ・デバイセズ
Microchip PIC12F629
マイクロ
コントローラ
64
1
U507
IC
SC70
デュアル・
バッファ
Fairchild NC7WZ16
65
1
U508
IC
SC70
デュアル・
バッファ
Fairchild NC7WZ07
66
1
U509
IC
48ピン
TSSOP
バッファ／ライン・ Fairchild 74VCX162244
ドライバ
67
1
U510
68
合計
REV. A
1
128
U511（またはZ500）
DUT
48ピン
ADC
（AD9246） LFCSP_VQ
IC
107
― 41 ―
16ピン
差動アンプ
LFCSP_VQ
アナログ・デバイセズ
AD9246BCPZ
アナログ・デバイセズ
AD8352ACPZ
AD9246
外形寸法
0.60 MAX
37
36
1番ピン
識別マーク
6.75
BSC SQ
上面図
1番ピン
識別マーク
1
4.25
4.10 SQ
3.95
（底面図）
25
24
12
13
0.25 MIN
5.50
REF
0.80 MAX
0.65 TYP
12° MAX
48
露出パッド
0.50
0.40
0.30
1.00
0.85
0.80
0.30
0.23
0.18
0.60 MAX
D05491-0-8/06(A)-J
7.00
BSC SQ
0.05 MAX
0.02 NOM
0.50 BSC
実装面
0.20 REF
平坦性
0.08
JEDEC規格MO-220-VKKD-2に準拠
図71.
48ピン・リード・フレーム・チップスケール・パッケージ［LFCSP_VQ］
7mm×7mmサイズのボディ、極薄クワッド（CP-48-3）
寸法単位：mm
オーダー・ガイド
パッケージ
パッケージ・
オプション1
モデル
温度範囲
AD9246BCPZ-1252
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9246BCPZRL7-1252
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9246BCPZ-1052
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9246BCPZRL7-1052
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9246BCPZ-802
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9246BCPZRL7-802
−40∼＋85℃
48ピン・リード・フレーム・チップ・スケール・パッケージ
［LFCSP_VQ］
CP-48-3
AD9246-125EB
評価用ボード
AD9246-105EB
評価用ボード
AD9246-80EB
評価用ボード
1
Z＝鉛フリー製品
2
最良の電気的性能と熱性能を得るには、露出パドルをAGNDプレーンにハンダ付けする必要があります。
― 42 ―
REV. A