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日本語参考資料
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8 チャンネル、低ノイズ、低消費電力、24 ビット、シグマ・
デルタ (Σ-Δ 型) ADC、PGA およびリファレンス内蔵
AD7124-8
データシート
内部クロック・オシレータ
内蔵バイアス電圧発生器
ローサイド・パワー・スイッチ
汎用出力
複数のフィルタ・オプション
内部温度センサー
セルフ / システム・キャリブレーション
センサー・バーンアウト検出
オートマティック・チャンネル・シーケンサ
チャンネルごとにコンフィグレーション
電源電圧：2.7 V ～ 3.6 V および ±1.8 V
独立したインターフェース電源
パワーダウン電流：5μA (max)
動作温度範囲：-40°C ～ +105°C
32 ピン LFCSP パッケージ
3 線式または 4 線式シリアル・インターフェース
特徴
3 電源モード
RMS ノイズ
ロー・パワー：24 nV rms @ 1.17 SPS、ゲイン = 128
(255 µA typ)
ミドル・パワー：20 nV rms @ 2.34 SPS、ゲイン = 128
(355 µA typ)
フル・パワー：23 nV rms @ 9.4 SPS、ゲイン = 128
(930 µA typ)
すべての消費電力モードで最大 22 ノイズ・フリー・ビット
(ゲイン = 1)
出力データ・レート
フル・パワー：9.38 SPS ～ 19,200 SPS
ミドル・パワー：2.34 SPS ～ 4800 SPS
ロー・パワー：1.17 SPS ～ 2400 SPS
SPI、QSPI™、MICROWIRE™、DSP 互換
SCLK にシュミット・トリガー内蔵
レール to レール・アナログ入力 (ゲイン > 1 )
25 SPS (シングル・サイクル・セトリング) での 50 Hz / 60 Hz
同時除去
診断機能 (安全度水準 (SIL) 認定取得に有用)
クロスポイント・マルチプレクサ・アナログ入力
ESD: 4 kV
アプリケーション
温度計測
圧力計測
工業用プロセス制御
計測器
スマート・トランスミッタ
8 差動入力 / 15 疑似差動入力
プログラマブル・ゲイン (1 ～ 128)
バンド・ギャップ・リファレンス、ドリフト 15 ppm/°C (max)
(65 µA)
マッチングがとれたプログラマブル励起電流
機能ブロック図
図 1.
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. 0
©2015 Analog Devices, Inc. All rights reserved.
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
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電話 06（6350）6868
本
AD7124-8
データシート
目次
.......................................................................................... 1
SINC3 フィルタ ............................................................................ 55
アプリケーション .............................................................................. 1
高速セトリング・モード (SINC4 + SINC1 フィルタ) ............. 57
機能ブロック図 .................................................................................. 1
高速セトリング・モード (Sinc3 + Sinc1 フィルタ)........................ 59
改訂履歴 .............................................................................................. 3
ポスト・フィルタ ........................................................................ 61
概要 ...................................................................................................... 4
フィルタ・オプション一覧 ........................................................ 64
仕様 ...................................................................................................... 5
診断機能............................................................................................ 65
タイミング特性 ............................................................................ 10
シグナル・チェーンのチェック ................................................ 65
絶対最大定格 .................................................................................... 13
リファレンス電圧の検出 ............................................................ 65
熱抵抗............................................................................................ 13
キャリブレーション・エラー、変換エラー、飽和エラー ..... 65
特徴
ESD に関する注意 ....................................................................... 13
過電圧 / 低電圧の検出 ................................................................. 65
ピン配置およびピン機能の説明 .................................................... 14
電源モニタ.................................................................................... 66
用語 .................................................................................................... 17
LDO モニタリング....................................................................... 66
代表的な性能特性 ............................................................................ 18
MCLK カウンタ ........................................................................... 66
RMS ノイズと分解能 ....................................................................... 27
SPI SCLK カウンタ ...................................................................... 66
フルパワー・モード .................................................................... 27
SPI 読出し / 書込みエラー .......................................................... 67
ミドルパワー・モード ................................................................ 30
SPI_IGNORE エラー .................................................................... 67
ローパワー・モード .................................................................... 33
チェックサム保護 ........................................................................ 67
評価開始にあたって ........................................................................ 36
メモリ・マップ・チェックサム保護 ........................................ 67
概要................................................................................................ 36
バーンアウト電流 ........................................................................ 69
電源................................................................................................ 37
温度センサー................................................................................ 69
デジタル通信 ................................................................................ 37
グラウンド接続とレイアウト ........................................................ 70
構成概要 ........................................................................................ 39
アプリケーション情報 .................................................................... 71
ADC 回路情報................................................................................... 44
熱電対を使用した温度計測 ........................................................ 71
アナログ入力チャンネル ............................................................ 44
RTD を使用した温度計測 ........................................................... 72
プログラマブル・ゲイン・アレイ (PGA) ................................. 45
流量計 ........................................................................................... 74
リファレンス ................................................................................ 45
内蔵レジスタ .................................................................................... 76
バイポーラ / ユニポーラ構成 ..................................................... 46
コミュニケーション・レジスタ ................................................ 77
データ出力コーディング ............................................................ 46
ステータス・レジスタ ................................................................ 77
励起電流 ........................................................................................ 46
ADC_CONTROL レジスタ .......................................................... 78
ブリッジ・パワーダウン・スイッチ ........................................ 46
データ・レジスタ ........................................................................ 80
ロジック出力 ................................................................................ 47
IO_CONTROL_1 レジスタ .......................................................... 80
バイアス電圧発生器 .................................................................... 47
IO_CONTROL_2 レジスタ .......................................................... 82
クロック ........................................................................................ 47
ID レジスタ .................................................................................. 83
パワー・モード ............................................................................ 47
エラー・レジスタ ........................................................................ 83
スタンバイ・モードとパワーダウン・モード ......................... 48
ERROR_EN レジスタ .................................................................. 84
デジタル・インターフェース .................................................... 48
MCLK_COUNT レジスタ............................................................ 85
DATA_STATUS ............................................................................. 50
チャンネル・レジスタ ................................................................ 86
シリアル・インターフェース・リセット (DOUT_RDYB_DEL
および CSB_EN ビット) .............................................................. 50
設定レジスタ................................................................................ 88
フィルタ・レジスタ .................................................................... 89
リセット ........................................................................................ 50
オフセット・レジスタ ................................................................ 90
キャリブレーション .................................................................... 51
スパンとオフセットの限界値 .................................................... 52
システム同期 ................................................................................ 52
ゲイン・レジスタ ........................................................................ 90
外形寸法............................................................................................ 91
デジタル・フィルタ ........................................................................ 53
SINC4 フィルタ ............................................................................ 53
Rev. 0
－ 2/91 －
オーダー・ガイド ........................................................................ 91
AD7124-8
データシート
改訂履歴
4/15—Revision 0: 初版
Rev. 0
－ 3/91 －
AD7124-8
データシート
概要
AD7124-8 は、高精度計測アプリケーション向けのローパワー、
低ノイズの完全統合型アナログ・フロントエンドです。このデ
バイスは、低ノイズ、24 ビット Σ-Δ 型の A/D コンバータ (ADC)
を搭載しており、8 個の差動入力または 15 個のシングルエンド
入力または疑似差動入力を使用するように構成できます。オン
チップの低ゲイン段により、小さな振幅の信号を直接 ADC に
入力できます。
3 つのパワー・モードから選択できることが、AD7124-8 の主な
利点の 1 つです。消費電流、出力データ・レートの範囲、およ
び RMS ノイズは、選択したパワー・モードでカスタマイズで
きます。また、このデバイスは、複数のフィルタ・オプション
を備えているので、優れた柔軟性を発揮します。
AD7124-8 では、25 SPS (シングル・サイクル・セトリング) の
出力データ・レートで動作しているときに 50 Hz と 60 Hz の同
時除去が可能で、低い出力データ・レートでは 80 dB を超える
除去比を達成できます。
AD7124-8 により、高度なシグナル・チェーン集積化を実現でき
ます。このデバイスは、高精度、低ノイズ、低ドリフトの内部
バンド・ギャップ・リファレンスを備えており、内蔵のバッ
ファを使った外部差動リファレンスにも対応しています。その
他の主な内蔵機能として、プログラマブルの低ドリフト励起電
流源、バーンアウト電流、チャンネルのコモン・モード電圧を
AVDD/2 に設定するバイアス電圧発生器があります。ローサイ
ド・パワー・スイッチにより、変換と変換の間にブリッジ・セ
ンサーへの電力供給を停止でき、システムの消費電力を最小限
に抑えることができます。また、内部クロックまたは外部ク
ロックでデバイスを動作させることが可能です。
内蔵チャンネル・シーケンサにより、複数のチャンネルを同時
にイネーブルに設定できます。これにより、AD7124-8 は、各イ
ネーブル・チャンネルで順番に変換を実行するので、デバイス
との通信がシンプルになります。アナログ入力の他に、電源
チェックやリファレンス・チェックなどの診断用に定義された
最大 16 個のチャンネルを同時にイネーブルに設定できます。こ
の独自の機能により、診断機能と AD 変換とをインターリーブ
することができます。AD7124-8 は、チャンネルごとの設定もサ
ポートしています。このデバイスでは、8 つの設定またはセッ
トアップが可能です。各設定は、ゲイン、フィルタ・タイプ、
出力データ・レート、バッファリング、リファレンス電源で構
成されます。これらのセットアップをチャンネルごとに割り当
てることができます。
AD7124-8 には、包括的な機能セットの一部として広範な診断機
能も備えています。これらの診断機能には、巡回冗長性チェッ
ク (CRC)、シグナル・チェーン・チェック、シリアル・イン
ターフェース・チェックが含まれ、より信頼性の高いソリュー
ションになっています。これらの診断機能により、診断機能用
の外付け部品数を削減でき、必要なボード・スペース、設計時
間、およびコストを削減できます。IEC 61508 に従って実施し
た、代表的なアプリケーションの故障モードの影響と診断解析
(FMEDA) において、安全側故障割合 (SFF) は 90 % を超える値
を示しました。
このデバイスは、2.7 V ～ 3.6 V のアナログ単電源または 1.8 V
の両電源で動作します。デジタル電源の範囲は 1.65 V ～ 3.6 V
です。仕様温度範囲は -40°C ～ +105°C です。AD7124-8 には 32
ピン LFCSP パッケージが採用されています。
このデータシートでは、DOUT/RDY などの複数機能を持つもの
をすべてのピン名で表記しますが、特定の機能のみが該当する
ような説明箇所では RDY のようにピンの 1 つの機能で表記し
ています。
表 1. AD7124-8 の概要
Parameter
Maximum Output Data Rate
RMS Noise (Gain = 128)
Peak-to-Peak Resolution at 1200 SPS
(Gain = 1)
Typical Current (ADC + PGA)
Rev. 0
Low Power Mode
2400 SPS
24 nV
16.4 bits
Mid Power Mode
4800 SPS
20 nV
17.1 bits
Full Power Mode
19,200 SPS
23 nV
18 bits
255 μA
355 μA
930 μA
－ 4/91 －
AD7124-8
データシート
仕様
AVDD = 2.9 V ～3.6 V (フルパワー・モード)、2.7 V ～ 3.6 V (ミドルパワーおよびローパワー・モード)、IOVDD = 1.65 V ～ 3.6 V、AVSS =
DGND = 0 V、REFINx(+) = 2.5 V、REFINx(−) = AVSS。特に指定のない限り、すべての仕様は TMIN ～ TMAX です。
表 2.
1
Parameter
ADC
Output Data Rate, fADC
Low Power Mode
Mid Power Mode
Min
Full Power Mode
No Missing Codes 2
Typ
Max
Unit
1.17
2.34
2400
4800
SPS
SPS
9.38
24
24
19,200
SPS
Bits
Bits
Test Conditions/Comments
FS 3 > 2, sinc4 filter
FS3 > 8, sinc3 filter
Resolution
See the RMS ノイズと分解能 section
RMS Noise and Update Rates
See the RMS ノイズと分解能 section
Integral Nonlinearity (INL)
Low Power Mode2
Mid Power Mode2
Full Power Mode
-4
-15
-20
-4
-15
-4
-15
Offset Error 4
Before Calibration
After Internal Calibration/System
Calibration
Offset Error Drift vs. Temperature 5
Low Power Mode
Mid Power Mode
Full Power Mode
Gain Error4, 6
Before Internal Calibration
After Internal Calibration
Mid Power Mode2
Full Power Mode
Common-Mode Rejection 7
At DC2
At DC
Sinc3, Sinc4 Filter2
At 50 Hz, 60 Hz
At 50 Hz
At 60 Hz
Fast Settling Filters2
At 50 Hz
At 60 Hz
Rev. 0
+4
+15
+20
+4
+15
+4
+15
ppm of FSR
ppm of FSR
ppm of FSR
ppm of FSR
ppm of FSR
ppm of FSR
ppm of FSR
Gain = 1
Gain > 1, TA = -40°C to +85°C
Gain > 1, TA = -40°C to +105°C
Gain = 1
Gain > 1
Gain = 12
Gain > 1
±15
200/gain
In order of
noise
µV
µV
Gain = 1 to 8
Gain = 16 to 128
10
80
40
10
40
20
10
nV/°C
nV/°C
nV/°C
nV/°C
nV/°C
nV/°C
nV/°C
Gain = 1 or gain > 16
Gain = 2 to 8
Gain = 16
Gain = 1 or gain > 16
Gain = 2 to 8
Gain = 16
%
%
%
%
Gain = 1, TA = 25°C
Gain > 1
Gain = 2 to 8, TA = 25°C
Gain = 16 to 128
-0.0025
-0.016
After System Calibration
Gain Error Drift vs. Temperature
Power Supply Rejection
Low Power Mode
±1
±2
±2
±1
±2
±1
±2
+0.0025
-0.3
+0.004
±0.025
In order of
noise
1
84
91
89
95
96
85
100
110
+0.016
2
ppm/°C
dB
dB
dB
dB
dB
90
105
115
AIN = 1 V/gain, external reference
Gain = 2 to 16
Gain = 1 or gain > 16
Gain = 2 to 16
Gain = 1 or gain > 16
dB
dB
dB
AIN = 1 V, gain = 1
AIN = 1 V/gain, gain 2 or 4
AIN = 1 V/gain, gain ≥ 8
120
120
120
dB
dB
dB
10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
50 SPS, 50 Hz ± 1 Hz
60 SPS, 60 Hz ± 1 Hz
115
115
dB
dB
First notch at 50 Hz, 50 Hz ± 1 Hz
First notch at 60 Hz, 60 Hz ± 1 Hz
－ 5/91 －
AD7124-8
データシート
1
Parameter
Post Filters2
At 50 Hz, 60 Hz
Normal Mode Rejection2
Sinc4 Filter
External Clock
At 50 Hz, 60 Hz
At 50 Hz
At 60 Hz
Internal Clock
At 50 Hz, 60 Hz
At 50 Hz
At 60 Hz
Sinc3 Filter
External Clock
At 50 Hz, 60 Hz
At 50 Hz
At 60 Hz
Internal Clock
At 50 Hz, 60 Hz
At 50 Hz
At 60 Hz
Fast Settling Filters
External Clock
At 50 Hz
At 60 Hz
Internal Clock
At 50 Hz
At 60 Hz
Post Filters
External Clock
At 50 Hz, 60 Hz
Internal Clock
At 50 Hz, 60 Hz
Min
Unit
Test Conditions/Comments
130
130
dB
dB
20 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
25 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
120
82
dB
dB
120
120
dB
dB
10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
50 SPS, REJ60 8=1, 50 Hz ± 1 Hz,
60 Hz ± 1 Hz
50 SPS, 50 Hz ± 1 Hz
60 SPS, 60 Hz ± 1 Hz
98
66
dB
dB
92
92
dB
dB
100
66
dB
dB
100
100
dB
dB
73
52
dB
dB
68
68
dB
dB
10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
50 SPS, REJ608 = 1, 50 Hz ± 1 Hz,
60 Hz ± 1 Hz
50 SPS, 50 Hz ± 1 Hz
60 SPS, 60 Hz ± 1 Hz
40
40
dB
dB
First notch at 50 Hz, 50 Hz ± 0.5 Hz
First notch at 60 Hz, 60 Hz ± 0.5 Hz
24.5
24.5
dB
dB
First notch at 50 Hz, 50 Hz ± 0.5 Hz
First notch at 60 Hz, 60 Hz ± 0.5 Hz
86
62
dB
dB
20 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
25 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
67
50
dB
dB
20 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
25 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
V
VREF = REFINx(+) − REFINx(−), or
internal reference
ANALOG INPUTS 9
Differential Input Voltage Ranges 10
Absolute AIN Voltage Limits2
Gain = 1 (Unbuffered)
Gain = 1 (Buffered)
Gain > 1
Analog Input Current
Gain > 1 or Gain = 1 (Buffered)
Low Power Mode
Absolute Input Current
Differential Input Current
Analog Input Current Drift
Mid Power Mode
Absolute Input Current
Differential Input Current
Analog Input Current Drift
Rev. 0
Typ
Max
±VREF/gain
AVSS − 0.05
AVDD + 0.05
V
AVSS + 0.1
AVDD − 0.1
V
AVSS − 0.05
AVDD + 0.05
V
±1
±0.2
25
nA
nA
pA/°C
±1.2
±0.4
25
nA
nA
pA/°C
－ 6/91 －
10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
50 SPS, REJ608 = 1, 50 Hz ± 1 Hz,
60 Hz ± 1 Hz
50 SPS, 50 Hz ± 1 Hz
60 SPS, 60 Hz ± 1 Hz
10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz
50 SPS, REJ608 = 1, 50 Hz ± 1 Hz,
60 Hz ± 1 Hz
50 SPS, 50 Hz ± 1 Hz
60 SPS, 60 Hz ± 1 Hz
AD7124-8
データシート
1
Parameter
Full Power Mode
Absolute Input Current
Differential Input Current
Analog Input Current Drift
Gain = 1 (Unbuffered)
Absolute Input Current
Analog Input Current Drift
REFERENCE INPUT
Internal Reference
Initial Accuracy
Drift
Output Current
Load Regulation
Power Supply Rejection
External Reference
External REFIN Voltage2
Absolute REFIN Voltage Limits2
Min
2.5 − 0.2%
VBIAS Generator Start-Up Time
TEMPERATURE SENSOR
Accuracy
Sensitivity
LOW-SIDE POWER SWITCH
On Resistance (RON)
Allowable Current2
BURNOUT CURRENTS
Rev. 0
Unit
±3.3
±1.5
25
nA
nA
pA/°C
±2.65
1.1
µA/V
nA/V/°C
2.5
2
2
Test Conditions/Comments
2.5 + 0.2%
8
15
10
V
ppm/°C
ppm/°C
mA
µV/mA
dB
TA = 25°C
TA = 25°C to 105°C
TA = -40°C to +105°C
AVDD
AVDD + 0.05
AVDD − 0.1
V
V
V
REFIN = REFINx(+) − REFINx(−)
Unbuffered
Buffered
50
85
1
AVSS − 0.05
AVSS + 0.1
2.5
±0.5
10
nA
pA/°C
±1
10
nA
pA/°C
±3
10
nA
pA/°C
±12
6
µA
nA/°C
100
dB
Same as for analog inputs
Available on any analog input pin
50/100/250/
500/750/1000
±4
50
±0.5
Initial Tolerance
Drift
Current Matching
BIAS VOLTAGE (VBIAS) GENERATOR
VBIAS
Max
Current varies with input voltage
Reference Input Current
Buffered
Low Power Mode
Absolute Input Current
Reference Input Current Drift
Mid Power Mode
Absolute Input Current
Reference Input Current Drift
Full Power Mode
Absolute Input Current
Reference Input Current Drift
Unbuffered
Absolute Input Current
Reference Input Current Drift
Normal Mode Rejection
Common-Mode Rejection
EXCITATION CURRENT SOURCES
(IOUT0/IOUT1)
Output Current
Drift Matching
Line Regulation (AVDD)
Load Regulation
Output Compliance2
Typ
5
2
0.2
µA
%
ppm/°C
%
30
AVSS − 0.05
AVDD − 0.37
ppm/°C
%/V
%/V
V
AVSS − 0.05
AVDD − 0.48
V
AVSS + (AVDD
− AVSS)/2
6.7
V
±0.5
13,584
°C
codes/°C
7
µs/nF
10
30
－ 7/91 －
Ω
mA
TA = 25°C
Matching between IOUT0 and IOUT1,
VOUT = 0 V
AVDD = 3 V ± 5%
50 µA/100 µA/250 µA/500 µA current
sources, 2% accuracy
750 µA and 1000 µA current sources,
2% accuracy
Available on any analog input pin
Dependent on the capacitance
connected to AIN
Continuous current
AD7124-8
データシート
1
Parameter
AIN Current
DIGITAL OUTPUTS (P1 to P4)
Output Voltage
High, VOH
Low, VOL
DIAGNOSTICS
Power Supply Monitor Detect Level
Analog Low Dropout Regulator (ALDO)
Digital LDO (DLDO)
Reference Detect Level
Min
AINM/AINP Overvoltage Detect Level
AINM/AINP Undervoltage Detect Level
INTERNAL/EXTERNAL CLOCK
Internal Clock
Frequency
Duty Cycle
External Clock
Frequency
Duty Cycle Range
LOGIC INPUTS2
Input Voltage
Low, VINL
AVDD + 0.04
High, VINH
Hysteresis
Input Currents
Input Capacitance
LOGIC OUTPUTS (INCLUDING CLK)
Output Voltage2
High, VOH
Low, VOL
Floating State Leakage Current
Floating State Output Capacitance
Data Output Coding
SYSTEM CALIBRATION2
Calibration Limit
Full-Scale
Zero-Scale
Input Span
POWER SUPPLY VOLTAGES FOR ALL
POWER MODES
AVDD to AVSS
Low Power Mode
Mid Power Mode
Full Power Mode
IOVDD to GND
AVSS to GND
IOVDD to AVSS
POWER SUPPLY CURRENTS9, 11
IAVDD, External Reference
Low Power Mode
Gain = 12
Gain = 1 IAVDD Increase per AIN Buffer2
Rev. 0
Typ
0.5/2/4
Max
Unit
µA
Test Conditions/Comments
Analog inputs must be buffered
0.4
V
V
ISOURCE = 100 µA
ISINK = 100 µA
1.6
1.55
1
V
V
V
AVDD − AVSS ≥ 2.7 V
IOVDD ≥ 1.75 V
REF_DET_ERR bit active if VREF <
0.7 V
AVSS − 0.04
V
V
AVDD − 0.6
0.7
614.4 − 5%
614.4
50:50
614.4 + 5%
2.4576
45:55 to 55:45
MHz
%
Internal divide by 4
V
V
1.65 V ≤ IOVDD < 1.9 V
1.9 V ≤ IOVDD < 2.3 V
V
V
V
2.3 V ≤ IOVDD ≤ 3.6 V
1.65 V ≤ IOVDD < 1.9 V
1.9 V ≤ IOVDD < 2.3 V
V
V
V
µA
pF
2.3 V ≤ IOVDD < 2.7 V
2.7 V ≤ IOVDD ≤ 3.6 V
1.65 V ≤ IOVDD ≤ 3.6 V
VIN = IOVDD or GND
All digital inputs
V
ISOURCE = 100 µA
0.4
+1
V
µA
pF
ISINK = 100 µA
1.05 × FS
2.1 × FS
V
V
V
3.6
3.6
3.6
3.6
+1.8
5.4
V
V
V
V
V
V
135
20
µA
µA
0.3 × IOVDD
0.35 ×
IOVDD
0.7
0.7 × IOVDD
0.65 ×
IOVDD
1.7
2
0.2
-1
0.6
+1
10
IOVDD −
0.35
-1
10
Offset binary
-1.05 × FS
0.8 × FS
2.7
2.7
2.9
1.65
-1.8
0
125
15
－ 8/91 －
kHz
%
All buffers off
AD7124-8
データシート
1
Parameter
Gain = 2 to 8
Gain = 16 to 128
IAVDD Increase per Reference Buffer2
Mid Power Mode
Gain = 12
Gain = 1 IAVDD Increase per AIN Buffer2
Gain = 2 to 8
Gain = 16 to 128
IAVDD Increase per Reference Buffer2
Full Power Mode
Gain = 12
Gain = 1 IAVDD Increase per AIN Buffer2
Gain = 2 to 8
Gain = 16 to 128
IAVDD Increase per Reference Buffer2
IAVDD Increase
Due to Internal Reference2
Due to VBIAS2
Due to Diagnostics2
IIOVDD
Low Power Mode
Mid Power Mode
Full Power Mode
Rev. 0
Min
Typ
205
235
10
Max
235
280
15
Unit
µA
µA
µA
Test Conditions/Comments
150
30
275
330
20
165
35
325
405
30
µA
µA
µA
µA
µA
All buffers off
315
90
660
875
85
345
125
790
1100
110
µA
µA
µA
µA
µA
All buffers off
50
65
µA
15
4
20
5
µA
µA
Independent of power mode; the
reference buffers are not required
when using this reference
Independent of power mode
20
25
55
35
40
85
µA
µA
µA
－ 9/91 －
All gains
All gains
All gains
AD7124-8
データシート
1
Parameter
POWER-DOWN CURRENTS11
Standby Current
IAVDD
IIOVDD
Power-Down Current
IAVDD
IIOVDD
Min
Typ
Max
Unit
Test Conditions/Comments
Independent of power mode
7
8
12
17
µA
µA
LDOs on only
1
1
3
2
µA
µA
1
温度範囲 = -40 °C ～ +105 °C
これらの仕様については出荷テストを行っていませんが、量産開始時の特性評価データにより保証しています。
3
FS は、フィルタ・レジスタの FS[10:0] ビットに等価な 10 進値です。
4
システムまたは内蔵のゼロスケール・キャリブレーションを実行した後、オフセット誤差は、プログラムされたゲインおよび選択した出力データ・レートのノイズ・
レベルとほぼ同等になります。システム・フルスケール・キャリブレーションにより、ゲイン誤差は、プログラムされたゲインおよび出力データ・レートのノイズ・
レベルまで低減します。
5
任意の温度で再度キャリブレーションを実行すると、これらの誤差が排除されます。
6
ゲイン誤差は、正および負のフルスケールに適用されます。出荷時のキャリブレーションは、ゲイン = 1、TA = 25°C で実施されます。
7
ゲイン > 1 の場合、コモン・モード電圧は (AVSS + 0.1 + 0.1/ゲイン) ～ (AVDD − 0.1 − 0.5/ゲイン) です。
8
REJ60 は、フィルタ・レジスタのビットです。Sinc フィルタの最初のノッチが 50 Hz である場合、REJ60 を 1 に設定すると、ノッチが 60 Hz に配置されます。これに
より、50 Hz と 60 Hz を同時に除去できます。
9
ゲインが 1 よりも大きい場合、アナログ入力バッファは自動的にイネーブルになります。ゲインが 1 の場合のみ、バッファをディスエーブルにできます。
10
VREF = (AVDD − AVSS) の場合、差動入力 (typ) は、ローパワー・モードとミドルパワー・モードでは 0.92 × VREF/ゲイン、フルパワー・モードでは 0.86 × VREF/ゲインに
なります。
11
励起電流およびバイアス電圧発生器がディスエーブルになっている場合、デジタル入力は IOVDD または DGND と等しくなります。
2
タイミング特性
特に指定のない限り、AVDD = 2.9 V ～ 3.6 V (フルパワー・モード)、2.7 V ～ 3.6 V (ミドルパワーおよびローパワー・モード)、IOVDD =
1.65 V ～ 3.6 V、AVSS = DGND = 0 V、入力ロジック 0 = 0 V、入力ロジック 1 = IOVDD です。
表 3.
Parameter 1, 2
t3
t4
t12
Min
100
100
Typ
Max
3/MCLK 3
12/MCLK
24/MCLK
Unit
ns
ns
ns
ns
ns
µs
t13
6
25
50
µs
µs
µs
t14
3/MCLK
12/MCLK
24/MCLK
READ
OPERATION
t1
Test Conditions/Comments
SCLK high pulse width
SCLK low pulse width
Delay between consecutive read/write operations
Full power mode
Mid power mode
Low power mode
DOUT/RDY high time if DOUT/RDY is low and the next
conversion is available
Full power mode
Mid power mode
Low power mode
SYNC low pulse width
ns
ns
ns
Full power mode
Mid power mode
Low power mode
0
80
ns
CS falling edge to DOUT/RDY active time
t2 4
t5 6, 7
0
10
80
80
ns
ns
SCLK active edge 5 to data valid delay
Bus relinquish time after CS inactive edge
t6
0
ns
t7 8
t7A7
Rev. 0
SCLK inactive edge to CS inactive edge
SCLK inactive edge to DOUT/RDY high
10
ns
110
t5
ns
ns
－ 10/91 －
The DOUT_RDYB_DEL bit is cleared, the CSB_EN bit is
cleared
The DOUT_RDYB_DEL bit is set, the CSB_EN bit is cleared
Data valid after CS inactive edge, the CSB_EN bit is set
AD7124-8
データシート
Parameter 1, 2
WRITE
OPERATION
t8
t9
t10
t11
Min
Typ
Max
Unit
Test Conditions/Comments
0
ns
CS falling edge to SCLK active edge5 setup time
30
25
0
ns
ns
ns
Data valid to SCLK edge setup time
Data valid to SCLK edge hold time
CS rising edge to SCLK edge hold time
1
これらの仕様は、初期リリース時にサンプル・テストを実施し、適合性が保証されています。すべての入力信号は tR = tF = 5 ns (IOVDD の 10 % ～ 90 %) で規定し、
IOVDD/2 の電圧レベルで時間を測定しています。
2
図 、図 4、図 5、および 図 6 を参照してください。
3
MCLK はマスター・クロック周波数です。
4
これらの仕様は、図 に示す負荷回路で測定し、出力が VOL または VOH の限界値を超えるまでに必要な時間として定義されています。
5
SCLK のアクティブ・エッジとは、SCLK の立ち下がりエッジを意味します。
6
これらの仕様は、図 に示す負荷回路でデータ出力が 0.5 V 変化するのにかかる時間 (測定値) から導出しています。この測定値に外挿を行い、25 PF コンデンサの充放
電の影響を除去しているので、タイミング特性に記載された時間は、デバイスの真のバス開放時間であり、外部バスの負荷容量とは無関係です。
7
ADC を読み出した後、RDY はハイ・レベルに戻ります。シングル変換モードおよび連続変換モードで、RDY がハイ・レベルになっている間、必要に応じて同じ
データを再度読み出すことができますが、後続の読出しは次の出力更新の近傍で実行してはいけません。連続読出しモードでは、デジタル・ワードは 1 度のみ読み出
すことができます。
8
CSB_EN ビットがクリアされると、SCLK の最後の非アクティブ・エッジの後、DOUT/RDY ピンが DOUT 機能から RDY 機能に変わります。CSB_EN がセットされ
ると、DOUT ピンは CS 非アクティブ・エッジまでデータの LSB を継続的に出力します。
タイミング図
ISINK (100µA)
TO OUTPUT PIN
IOVDD/2
13048-002
25pF
ISOURCE (100µA)
図 2. タイミング・キャラクタライゼーション用の負荷回路
CS (I)
t6
t1
DOUT/RDY (O)
MSB
t5
LSB
t2
t7
t3
I = INPUT, O = OUTPUT
t4
図 3. 読出しサイクルのタイミング図 (CSB_EN ビットはクリア)
Rev. 0
－ 11/91 －
13048-003
SCLK (I)
AD7124-8
データシート
CS (I)
t6
t1
t5
DOUT/RDY (O)
LSB
MSB
t7A
t2
t3
SCLK (I)
13048-004
t4
I = INPUT, O = OUTPUT
図 4. 読出しサイクルのタイミング図 (CSB_EN ビットはセット)
CS (I)
t11
t8
SCLK (I)
t9
t10
LSB
MSB
13048-005
DIN (I)
I = INPUT, O = OUTPUT
図 5. 書込みサイクルのタイミング図
t12
WRITE
DIN
WRITE
t12
t12
READ
READ
13048-006
DOUT/RDY
SCLK
図 6. 連続するシリアル動作間の遅延
CS
DIN
t13
13048-007
DOUT/RDY
SCLK
図 7. 初期に DOUT/RDY がロー・レベルで、次の変換が可能な場合に DOUT/RDY がハイ・レベルの時間
SYNC (I)
13048-008
t14
MCLK (I)
図 8. SYNC パルス幅
Rev. 0
－ 12/91 －
AD7124-8
データシート
絶対最大定格
特に指定のない限り、TA = 25°C。
熱抵抗
θJA は最悪の条件、すなわち、回路基板に表面実装パッケージを
ハンダ付けした状態で規定しています。
表 4.
Parameter
AVDD to AVSS
IOVDD to DGND
IOVDD to DGND
IOVDD to AVSS
AVSS to DGND
Analog Input Voltage to AVSS
Reference Input Voltage to AVSS
Digital Input Voltage to DGND
Digital Output Voltage to DGND
AINx/Digital Input Current
Operating Temperature Range
Rating
−0.3 V to +3.96 V
−0.3 V to +3.96 V
−0.3 V to +3.96 V
−0.3 V to +5.94 V
-1.98 V to +0.3 V
−0.3 V to AVDD + 0.3 V
−0.3 V to AVDD + 0.3 V
−0.3 V to IOVDD + 0.3 V
−0.3 V to IOVDD + 0.3 V
10 mA
Storage Temperature Range
-65°C ～ +150°C
150 °C
Maximum Junction Temperature
Lead Temperature, Soldering
Reflow
ESD Ratings
Human Body Model (HBM)
Field-Induced Charged Device Model
(FICDM)
Machine Model
表 5. 熱抵抗
Package Type
32 ピン LFCSP
θJC
32.71
Unit
°C/W
ESD に関する注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
-40°C ～ +105°C
260 °C
4 kV
1250 V
400 V
上記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。長時間にわたり、デバイスを絶対最大定格の状態に置くと、
デバイスの信頼性に影響を与えます。
Rev. 0
θJA
32.5
－ 13/91 －
AD7124-8
データシート
32
31
30
29
28
27
26
25
CS
CLK
SCLK
DIN
DOUT/RDY
SYNC
AVDD
PSW
ピン配置およびピン機能の説明
1
2
3
4
5
6
7
8
AD7124-8
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
REGCAPA
AVSS
REFOUT
AIN15/IOUT/VBIAS/REFIN2(–)
AIN14/IOUT/VBIAS/REFIN2(+)
AIN13/IOUT/VBIAS
AIN12/IOUT/VBIAS
AIN11/IOUT/VBIAS
NOTES
1. CONNECT EXPOSED PAD TO AVSS.
13048-009
AIN5/IOUT/VBIAS/P4
AIN6/IOUT/VBIAS
AIN7/IOUT/VBIAS
REFIN1(+)
REFIN1(–)
AIN8/IOUT/VBIAS
AIN9/IOUT/VBIAS
AIN10/IOUT/VBIAS
9
10
11
12
13
14
15
16
REGCAPD
IOVDD
DGND
AIN0/IOUT/VBIAS
AIN1/IOUT/VBIAS
AIN2/IOUT/VBIAS/P1
AIN3/IOUT/VBIAS/P2
AIN4/IOUT/VBIAS/P3
図 9. ピン配置
表 6. ピン機能の説明
ピン番号
記号
説明
1
REGCAPD
デジタル LDO レギュレータ出力：0.1 µF のコンデンサを使用して、このピンを DGND へデカップリング
します。
2
IOVDD
シリアル・インターフェース電源電圧は、1.65 V ～ 3.6 V です。IOVDD は AVDD から独立しています。その
ため、たとえば、AVDD が 3.6 V の場合、シリアル・インターフェースは 1.65 V で動作できます。
3
DGND
デジタル・グラウンド基準ポイント。
4
AIN0/IOUT/VBIAS
アナログ入力 0 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力の
正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源をこ
のピンから出力できます。IOUT1 または IOUT2 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
5
AIN1/IOUT/VBIAS
アナログ入力 1 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力の
正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源をこ
のピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
6
AIN2/IOUT/VBIAS/P1
アナログ入力 2 / 内部励起電流源の出力 / バイアス電圧 / 汎用出力 1。この入力ピンは、差動入力または疑
似差動入力の正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励
起電流源をこのピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。ア
ナログ電源レールの中間のバイアス電圧をこのピンで出力できます。このピンは、AVSS と AVDD の間を基
準にした汎用出力ビットとして設定することもできます。
7
AIN3/IOUT/VBIAS/P2
アナログ入力 3 / 内部励起電流源の出力 / バイアス電圧 / 汎用出力 2。この入力ピンは、差動入力または疑
似差動入力の正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励
起電流源をこのピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。ア
ナログ電源レールの中間のバイアス電圧をこのピンで出力できます。このピンは、AVSS と AVDD の間を基
準にした汎用出力ビットとして設定することもできます。
8
AIN4/IOUT/VBIAS/P3
アナログ入力 4 / 内部励起電流源の出力 / バイアス電圧 / 汎用出力 3。この入力ピンは、差動入力または疑
似差動入力の正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励
起電流源をこのピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。ア
ナログ電源レールの中間のバイアス電圧をこのピンで出力できます。このピンは、AVSS と AVDD の間を基
準にした汎用出力ビットとして設定することもできます。
Rev. 0
－ 14/91 －
AD7124-8
データシート
ピン番号
記号
説明
9
AIN5/IOUT/VBIAS/P4
アナログ入力 5 / 内部励起電流源の出力 / バイアス電圧 / 汎用出力 4。この入力ピンは、差動入力または疑
似差動入力の正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励
起電流源をこのピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。ア
ナログ電源レールの中間のバイアス電圧をこのピンで出力できます。このピンは、AVSS と AVDD の間を基
準にした汎用出力ビットとして設定することもできます。
10
AIN6/IOUT/VBIAS
アナログ入力 6 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力の
正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源をこ
のピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
11
AIN7/IOUT/VBIAS
アナログ入力 7 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力の
正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源をこ
のピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
12
REFIN1(+)
正のリファレンス入力です。REFIN1(+) と REFIN1(−) の間に外部リファレンスを適用できます。REFIN(+)
の入力範囲は AVDD ～ AVSS + 1 V です。公称リファレンス電圧 (REFIN1(+) − REFIN1(−)) は 2.5 V ですが、
デバイスは 1 V ～ AVDD の範囲で動作します。
13
REFIN1(−)
負のリファレンス入力。このリファレンス入力の範囲は AVSS ～ AVDD − 1 V です。
14
AIN8/IOUT/VBIAS
アナログ入力 8 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力の
正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源をこ
のピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
15
AIN9/IOUT/VBIAS
アナログ入力 9 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力の
正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源をこ
のピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
16
AIN10/IOUT/VBIAS
アナログ入力 10 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力
の正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源を
このピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
17
AIN11/IOUT/VBIAS
アナログ入力 11 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力
の正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源を
このピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
18
AIN12/IOUT/VBIAS
アナログ入力 12 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力
の正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源を
このピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
19
AIN13/IOUT/VBIAS
アナログ入力 13 / 内部励起電流源の出力 / バイアス電圧。この入力ピンは、差動入力または疑似差動入力
の正端子または負端子になるよう設定レジスタで設定します。または、内部プログラマブル励起電流源を
このピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることができます。アナログ電源
レールの中間のバイアス電圧をこのピンで出力できます。
20
AIN14/IOUT/VBIAS/
REFIN2(+)
アナログ入力 14 / 内部励起電流源の出力 / バイアス電圧 / 正のリファレンス入力。この入力ピンは、差動入
力または疑似差動入力の正端子または負端子になるよう設定レジスタで設定します。または、内部プログ
ラマブル励起電流源をこのピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることがで
きます。アナログ電源レールの中間のバイアス電圧をこのピンで出力できます。このピンは、REFIN2(+)
の正のリファレンス入力としても機能します。REFIN2(+) の入力範囲は AVDD ～ AVSS + 1 V です。公称リ
ファレンス電圧 (REFIN2(+) ～ REFIN2(−)) は 2.5 V ですが、デバイスは 1 V ～ AVDD のリファレンス電圧で
動作します。
Rev. 0
－ 15/91 －
AD7124-8
データシート
ピン番号
記号
説明
21
AIN15/IOUT/VBIAS/
REFIN2(−)
アナログ入力 15 / 内部励起電流源の出力 / バイアス電圧 / 負のリファレンス入力。この入力ピンは、差動入
力または疑似差動入力の正端子または負端子になるよう設定レジスタで設定します。または、内部プログ
ラマブル励起電流源をこのピンから出力できます。IOUT0 または IOUT1 をこの出力に切り替えることがで
きます。アナログ電源レールの中間のバイアス電圧をこのピンで出力できます。このピンは、REFIN2(+)
の負のリファレンス入力としても機能します。このリファレンス入力の範囲は AVSS ～ AVDD − 1 V です。
22
REFOUT
内部リファレンス出力。このピンでは、内部 2.5 V 電圧リファレンスのバッファ付き出力を使用できます。
23
AVSS
アナログ電源電圧。AVDD の電圧は、AVSS を基準としています。AVDD と AVSS の間の差動電圧は、ミドル
パワー・モードおよびローパワー・モードで 2.7 V ～ 3.6 V、フルパワー・モードで 2.9 V ～ 3.6 V にする必
要があります。AVSS を 0 V よりも低くして、AD7124-8 に両電源を提供できます。たとえば、AVSS を −1.8
V に接続し、AVDD を +1.8 V に接続して、ADC に ±1.8 V を供給できます。
24
REGCAPA
アナログ LDO レギュレータ出力です。0.1 µF のコンデンサを使用して、このピンを AVSS へデカップリン
グします。
25
PSW
AVSS へのローサイド・パワー・スイッチです。
26
AVDD
AVSS.を基準としたアナログ電源電圧です。
27
SYNC
同期入力：このピンは、複数の AD7124-8 デバイスを使用する場合にデジタル・フィルタとアナログ変調
器の同期を可能にするロジック入力です。SYNC がロー・レベルの場合、デジタル・フィルタ、フィル
タ・コントロール・ロジック、およびキャリブレーション・コントロール・ロジックがリセットされ、ア
ナログ変調器がリセット状態に保たれます。SYNCは、デジタル・インターフェースに影響を与えません
が、RDY がロー・レベルの場合はハイ・レベルにリセットします。
28
DOUT/RDY
シリアル・データ出力 / データ・レディ出力です。DOUT/RDY は、ADC の出力シフト・レジスタにアクセ
スするためのシリアル・データ出力ピンとして機能します。出力シフト・レジスタには、内蔵のデータ・
レジスタまたはコントロール・レジスタからのデータを格納できます。さらに、DOUT/RDY はデータ・レ
ディ・ピンとして機能し、ロー・レベルへ移行することで変換の完了を示します。変換後にデータが読み
出されなかった場合、このピンは次のデータ更新の直前にハイ・レベルになり、次の更新が完了するまで
ハイ・レベルを維持します。DOUT/RDY の立ち下がりエッジは、プロセッサに対する割込みとして使用さ
れ、有効なデータが存在することを示します。外部シリアル・クロックを使用する場合は、DOUT/RDY ピ
ンを使用してデータを読み出すことができます。CS がロー・レベルのとき、データ / コントロール・ワー
ドの情報が SCLK の立ち下がりエッジで DOUT/RDY ピンに出力され、SCLK の立ち上がりエッジで有効に
なります。
29
DIN
ADC の入力シフト・レジスタに対するシリアル・データ入力です。入力シフト・レジスタ内のデータは、
適切なレジスタを特定するコミュニケーション・レジスタのレジスタ選択ビットと一緒に ADC 内のコント
ロール・レジスタに転送されます。
30
SCLK
シリアル・クロック入力です。このシリアル・クロック入力は、ADC との双方向データ転送に使用しま
す。SCLK ピンにはシュミット・トリガー入力が内蔵されているため、光アイソレーション・アプリケー
ションのインターフェースに適しています。転送された全データがパルスの連続である場合、シリアル・
クロックも連続にすることができます。あるいは、ADC との間で小さいデータ群として情報が送受信され
る場合は、非連続クロックにすることもできます。
31
CLK
クロック入力 / クロック出力です。内部クロックはこのピンから出力できます。代わりに、内部クロック
を無効にして、ADC を外部クロックで駆動することもできます。これにより、複数の ADC を共通のク
ロックで駆動すれば、同時変換が可能になります。
32
CS
チップ・セレクト入力です。これは ADC を選択するアクティブ・ローのロジック入力です。CS は、シリ
アル・バスに複数のデバイスが接続されたシステム内で ADC を選択するために使用するか、デバイスと通
信する際にフレーム同期信号として使用します。CSシリアル・ペリフェラル・インターフェース (SPI) 診
断を使用しない場合、ロー・レベルに配線すれば、SCLK、DIN、DOUT をデバイスとのインターフェース
に使用して ADC を 3 線式モードで動作させることができます。
EP
露出パッドです。露出パッドを AVSS に接続します。
Rev. 0
－ 16/91 －
AD7124-8
データシート
用語
AINP
AINP は正のアナログ入力です。
オフセット誤差
ユニポーラ・モードで動作している場合、オフセット誤差は、
AINP 電圧 (AINM + 0.5 LSB) の理想値と最初のコード遷移との
偏差です。
AINM
AINM は負のアナログ入力です。
積分非直線性 (INL)
INL は、伝達関数の両端を結ぶ直線からのコードの最大偏差で
す。伝達関数の両端とは、ゼロスケール (バイポーラ・ゼロと混
同しないこと) の場合は最初のコード遷移 (000 … 000 から 000
… 001) より 0.5 LSB 下のポイントで、フルスケールの場合は最
後のコード遷移 (111 … 110 から 111 … 111) より 0.5 LSB 上のポ
イントです。誤差は、フルスケール範囲の ppm で表示します。
ゲイン誤差
ゲイン誤差は、最後のコード遷移 (111 … 110 から 111 … 111)
と AINP 電圧 (AINM + VREF/gain − 3/2 LSBs) の理想値との偏差で
す。ゲイン誤差は、ユニポーラおよびバイポーラ・アナログ入
力範囲の両方に適用されます。
ゲイン誤差は、ADC のスパン誤差を表します。フルスケール誤
差は含まれますが、ゼロスケール誤差は含まれません。ユニ
ポーラ入力範囲では、フルスケール誤差からユニポーラ・オフ
セット誤差を引いたものとして定義されます。一方、バイポー
ラ入力範囲では、フルスケール誤差からバイポーラ・ゼロ誤差
を引いたものとして定義されます。
Rev. 0
バイポーラ・モードにおいて、オフセット誤差は、AINP 電圧
(AINM + 0.5 LSB) の理論値とミッドスケール遷移 (0111 … 111
～ 1000 … 000) の間の偏差です。
オフセット・キャリブレーション範囲
システム・キャリブレーション・モードにおいて、AD7124-8 は
アナログ入力を基準にしてオフセットをキャリブレーションし
ます。オフセット・キャリブレーション範囲の仕様は、
AD7124-8 によってオフセットを正確にキャリブレーションする
ことができる許容可能な電圧範囲を規定しています。
フルスケール・キャリブレーション範囲
フルスケール・キャリブレーション範囲は、システム・キャリ
ブレーション・モードで AD7124-8 によってフルスケールを正
確にキャリブレーションすることができる許容可能な電圧範囲
です。
入力スパン
システム・キャリブレーション方式では、AD7124-8 のアナログ
入力に順次適用される 2 つの電圧がアナログ入力範囲を規定し
ています。入力スパン仕様は、AD7124-8 によって正確にゲイン
をキャリブレーションすることができる、ゼロから許容可能な
フルスケールに至る、最小および最大の入力電圧を規定してい
ます。
－ 17/91 －
Rev. 0
CODES (HEX)
0
図 12. ノイズ・ヒストグラム・プロット (ローパワー・モード、
ポスト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 1)
図 10. ノイズ・ヒストグラム・プロット (フルパワー・モード、
ポスト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 1)
10,000 SAMPLES
400
1000
600
400
200
0
CODES (HEX)
図 11. ノイズ・ヒストグラム・プロット (ミドルパワー・モード、
ポスト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 1)
10,000 SAMPLES
400
600
500
400
300
200
100
50
0
0
CODES (HEX)
－ 18/91 －
13048-011
CODES (HEX)
13048-013
500
7FFFE9
7FFFFA
800002
800009
800011
800019
800020
800028
800030
800038
80003F
800047
80004F
800057
80005E
800066
80006E
800075
80007D
800085
80008D
800094
80009C
8000A4
1000
OCCURRENCE
1500
8388394.0
8388452.8
8388469.6
8388486.4
8388503.2
8388520.0
8388536.8
8388553.6
8388570.4
8388587.2
8388604.0
8388620.8
8388637.6
8388654.4
8388671.2
8388688.0
8388704.8
8388721.6
8388738.4
8388755.2
8388772.0
8388788.8
8388805.6
800
OCCURRENCE
350
13048-015
CODES (HEX)
13048-010
7FFFDC
7FFFDB
7FFFDA
7FFFD9
7FFFD8
7FFFD7
7FFFD6
7FFFD5
7FFFD4
7FFFD3
7FFFD2
7FFFD1
7FFFD0
7FFFCF
OCCURRENCE
10,000 SAMPLES
7FFEED
7FFF03
7FFF1A
7FFF30
7FFF47
7FFF5D
7FFF74
7FFF8A
7FFFA1
7FFFB8
7FFFCE
7FFFE5
7FFFFB
800012
800028
80003F
800055
80006C
800083
800099
8000B0
8000C6
8000DD
8000F3
80010A
800121
700
OCCURRENCE
0
13048-012
CODES (HEX)
13048-014
1200
7FFFCE
0
7FFFC6
7FFFC7
7FFFC8
7FFFC9
7FFFCA
7FFFCB
7FFFCC
7FFFCD
7FFFCE
7FFFCF
7FFFD0
7FFFD1
7FFFD2
7FFFD3
7FFFD4
7FFFD5
7FFFD6
7FFFD7
7FFFD8
7FFFD9
7FFFDA
7FFFDB
7FFFDC
7FFFDD
7FFFDE
7FFFDF
7FFFE0
7FFFE1
7FFFE2
7FFFE3
OCCURRENCE
2500
7FFFC1
7FFFC3
7FFFC5
7FFFC7
7FFFC9
7FFFCB
7FFFCD
7FFFCF
7FFFD1
7FFFD3
7FFFD5
7FFFD7
7FFFD9
7FFFDB
7FFFDD
7FFFDF
7FFFE1
7FFFE3
7FFFE5
7FFFE7
7FFFE9
7FFFEB
7FFFED
7FFFF0
7FFFF2
OCCURRENCE
データシート
AD7124-8
代表的な性能特性
300
10,000 SAMPLES
2000
250
200
150
100
50
図 13. ノイズ・ヒストグラム・プロット (フルパワー・モード、
ポスト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 128)
10,000 SAMPLES
350
300
250
200
150
100
50
図 14. ノイズ・ヒストグラム・プロット (ミドルパワー・モード、
ポスト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 128)
350
10,000 SAMPLES
300
250
200
150
100
図 15. ノイズ・ヒストグラム・プロット (ローパワー・モード、
ポスト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 128)
AD7124-8
データシート
60
28 UNITS
40
OFFSET ERROR (µV)
20
0
–20
–10
5
20
35
50
65
80
95
110
TEMPERATURE (°C)
–60
–40
–10
5
20
35
50
65
80
95
110
図 19. 入力換算オフセット誤差と温度の関係 (ゲイン = 16、
フルパワー・モード)
60
28 UNITS
28 UNITS
40
OFFSET ERROR (µV)
40
OFFSET ERROR (µV)
–25
TEMPERATURE (°C)
図 16. 入力換算オフセット誤差と温度の関係 (ゲイン = 8、
フルパワー・モード)
20
0
–20
–40
20
0
–20
–40
–25
–10
5
20
35
50
65
80
95
110
TEMPERATURE (°C)
–60
–40
13048-017
–60
–40
–10
5
20
35
50
65
80
95
110
図 20. 入力換算オフセット誤差と温度の関係 (ゲイン = 16、
ミドルパワー・モード)
60
28 UNITS
28 UNITS
40
OFFSET ERROR (µV)
40
20
0
–20
–40
20
0
–20
–40
–25
–10
5
20
35
50
65
80
95
110
TEMPERATURE (°C)
–60
–40
13048-018
–60
–40
–25
TEMPERATURE (°C)
図 17. 入力換算オフセット誤差と温度の関係 (ゲイン = 8、
ミドルパワー・モード)
OFFSET ERROR (µV)
–20
13048-019
–25
13048-016
–60
–40
–25
–10
5
20
35
50
TEMPERATURE (°C)
図 18. 入力換算オフセット誤差と温度の関係 (ゲイン = 8、
ローパワー・モード)
Rev. 0
0
–40
–40
60
20
13048-020
OFFSET ERROR (µV)
40
60
28 UNITS
65
80
95
110
13048-021
60
図 21. 入力換算オフセット誤差と温度の関係 (ゲイン = 16、
ローパワー・モード)
－ 19/91 －
AD7124-8
データシート
60
0.045
29 UNITS
30 UNITS
0.040
0.035
20
0.030
GAIN ERROR (%)
OFFSET ERROR (µV)
40
0
–20
0.025
0.020
0.015
0.010
0.005
–40
–25
–10
5
20
35
50
65
80
95
110
TEMPERATURE (°C)
–0.005
–40
13048-022
20
35
50
65
80
3
INL (PPM OF FSR)
0
0.0005
0.0010
110
1
0
–1
–2
–10
5
20
35
50
65
80
95
110
–3
–2.5
13048-023
–25
TEMPERATURE (°C)
0.015
–2.0
–1.5
–1.0
–0.5
0
0.5
1.0
1.5
2.0
2.5
ANALOG INPUT VOLTAGE × GAIN (V)
図 26. INL と差動入力信号の関係 (アナログ入力 × ゲイン)、
ODR = 50 SPS、2.5 V 外部リファレンス
図 23. 入力換算ゲイン誤差と温度の関係 (ゲイン = 1)
4
30 UNITS
GAIN = 1
GAIN = 8
GAIN = 16
3
0.010
2
INL (ppm of FSR)
GAIN ERROR (%)
95
GAIN = 1
GAIN = 8
GAIN = 16
2
0.0005
GAIN ERROR (%)
5
図 25. 入力換算ゲイン誤差と温度の関係 (ゲイン = 16)
30 UNITS
0.0015
–40
–10
TEMPERATURE (°C)
図 22. 入力換算オフセット誤差と温度の関係 (ゲイン = 1、アナログ
入力バッファはイネーブル)
0.0010
–25
13048-026
–60
–40
13048-025
0
0.005
0
1
0
–1
–2
–0.005
–25
–10
5
20
35
50
65
80
95
110
TEMPERATURE (°C)
–4
–2.5
13048-024
–0.010
–40
–0.5
0.5
1.5
ANALOG INPUT VOLTAGE × GAIN (V)
2.5
図 27. INL と差動入力信号の関係 (アナログ入力 × ゲイン)、
ODR = 50 SPS、内部リファレンス
図 24. 入力換算ゲイン誤差と温度の関係 (ゲイン = 8)
Rev. 0
–1.5
13048-227
–3
－ 20/91 －
AD7124-8
データシート
30
109 UNITS
25
OCCURRENCE
20
10
5
10
–0.85035
13048-031
–0.76635
–0.79435
–0.82235
–0.85035
–0.87835
490
30 UNITS
485
EXCITATION CURRENT (µA)
2.499
2.498
2.497
2.496
480
475
470
465
10
35
60
85
110
TEMPERATURE (°C)
–25
0
EXCITATION CURRENT MISMATCH (%)
20
15
10
5
50
65
80
95
110
95
110
–2.534660
EXCITATION CURRENT ACCURACY (%)
–0.2
–0.4
–0.6
–0.8
–1.0
–25
–10
5
20
35
50
65
80
TEMPERATURE (°C)
13048-030
–2.707408
–3.880156
–3.052904
–3.225652
–3.398400
–3.571148
–3.743986
35
29 UNITS
–1.2
–40
0
–3.916644
20
図 32. 励起電流ドリフト (500 µA)
109 UNITS
–4.089392
5
TEMPERATURE (°C)
図 29. 内部リファレンス電圧と温度の関係
–4.262140
–10
図 33. 励起電流ドリフト・マッチング (500 µA)
図 30. IOUTx 電流の初期精度のヒストグラム (500 µA)
－ 21/91 －
13048-033
–15
29 UNITS
460
–40
13048-028
2.494
–40
13048-032
2.495
OCCURRENCE
–0.90635
図 31. IOUTx 電流の初期マッチングのヒストグラム (500 µA)
2.500
Rev. 0
–0.93435
EXCITATION CURRENT MATCHING (%)
2.501
25
–0.96235
13048-027
2.500671
2.500471
2.500272
2.500073
2.499874
2.499675
2.499476
2.499277
2.499078
2.498879
2.498680
0
図 28. 内部リファレンス電圧のヒストグラム
INTERNAL REFERENCE VOLTAGE (V)
15
5
INITIAL ACCURACY (V)
2.502
20
–0.99035
COUNTS
15
0
109 UNITS
–1.01835
25
AD7124-8
450
0.9
400
0.8
350
ANALOG CURRENT (µA)
1.0
0.6
0.5
0.4
0.3
50µA
100µA
250µA
500µA
750µA
1mA
0.2
0.1
0
0.33
250
200
150
100
50
0.66
0.99 1.32
1.65
1.98
2.31
2.64
2.97 3.30
VLOAD (V)
0
–40
–10
5
20
35
50
65
80
95
110
図 37. アナログ電流と温度の関係 (ミドルパワー・モード)
300
1.000
0.995
250
ANALOG CURRENT (µA)
0.990
0.985
0.980
0.975
0.970
0.965
50µA
100µA
250µA
500µA
750µA
0.960
0.955
0
0.33
0.66
200
150
100
50
0.99 1.32
1.65
1.98
2.31
2.64
2.97 3.30
VLOAD (V)
0
–40
13048-035
EXCITATION CURRENT (NORMALIZED)
–25
TEMPERATURE (°C)
図 34. 出力適合範囲 (AVDD = 3.3 V)
0.950
GAIN = 1, AIN BUFFERS OFF
GAIN = 2 TO 8
GAIN = 1, AIN BUFFERS ON
GAIN = 16 TO 128
GAIN = 1, AIN BUFFERS OFF
GAIN = 2 TO 8
GAIN = 1, AIN BUFFERS ON
GAIN = 16 TO 128
–25
–10
5
20
35
50
65
80
95
110
TEMPERATURE (°C)
13048-038
0
300
13048-037
0.7
13048-034
EXCITATION CURRENT (NORMALIZED)
データシート
図 38. アナログ電流と温度の関係 (ローパワー・モード)
図 35. 出力適合範囲 (AVDD = 3.3 V)
60
50
800
600
400
40
30
20
10
200
–25
–10
5
20
35
50
65
80
95
110
TEMPERATURE (°C)
0
–40
13048-036
0
–40
–25
–10
5
20
35
50
65
80
TEMPERATURE (°C)
図 39. デジタル電流と温度の関係
図 36. アナログ電流と温度の関係 (フルパワー・モード)
Rev. 0
FULL POWER
MID POWER
LOW POWER
－ 22/91 －
95
110
13048-039
ANALOG CURRENT (µA)
1000
GAIN = 1, AIN BUFFERS OFF
GAIN = 2 TO 8
GAIN = 1, AIN BUFFERS ON
GAIN = 16 TO 128
DIGITAL CURRENT (µA)
1200
AD7124-8
6
4
4
3
2
2
0
1
CURRENT (nA)
–2
–4
–6
–8
–12
–14
–40
–1
–2
–3
–4
–5
GAIN = 2
GAIN = 8
GAIN = 32
GAIN = 128
GAIN = 1
GAIN = 4
GAIN = 16
GAIN = 64
0
–20
20
40
–6
60
80
100
TEMPERATURE (°C)
–7
–40
13048-040
–10
0
GAIN = 1
GAIN = 4
GAIN = 16
GAIN = 64
–20
GAIN = 2
GAIN = 8
GAIN = 32
GAIN = 128
0
20
40
60
80
100
TEMPERATURE (°C)
図 40. 絶対アナログ入力電流と温度の関係 (フルパワー・モード)
13048-041
CURRENT (nA)
データシート
図 43. 差動アナログ入力電流と温度の関係 (フルパワー・モード)
2
2
1
0
CURRENT (nA)
CURRENT (nA)
0
–2
–4
–6
–1
–2
–3
–4
0
20
40
–5
60
80
100
TEMPERATURE (°C)
–6
–40
0
80
100
120
–1
CURRENT (nA)
CURRENT (nA)
60
40
0
–2
–3
–4
–5
–6
–2
–3
–4
GAIN = 2
GAIN = 8
GAIN = 32
GAIN = 128
–20
0
20
40
–5
60
80
100
–6
–40
13048-044
GAIN = 1
GAIN = 4
GAIN = 16
GAIN = 64
TEMPERATURE (°C)
GAIN = 1
GAIN = 4
GAIN = 16
GAIN = 64
–20
GAIN = 2
GAIN = 8
GAIN = 32
GAIN = 128
0
20
40
TEMPERATURE (°C)
図 42. 絶対アナログ入力電流と温度の関係 (ローパワー・モード)
Rev. 0
20
1
–1
–9
–40
0
図 44. 差動アナログ入力電流と温度の関係 (ミドルパワー・モード)
1
–8
–20
GAIN = 2
GAIN = 8
GAIN = 32
GAIN = 128
TEMPERATURE (°C)
図 41. 絶対アナログ入力電流と温度の関係 (ミドルパワー・モード)
–7
GAIN = 1
GAIN = 4
GAIN = 16
GAIN = 64
13048-043
–20
GAIN = 2
GAIN = 8
GAIN = 32
GAIN = 128
60
80
100
13048-045
–10
–40
GAIN = 1
GAIN = 4
GAIN = 16
GAIN = 64
13048-042
–8
図 45. 差動アナログ入力電流と温度の関係 (ローパワー・モード)
－ 23/91 －
AD7124-8
データシート
0
23
22
CURRENT (nA)
–1.0
–1.5
FULL POWER
MID POWER
LOW POWER
–2.0
–2.5
–3.0
–3.5
21
20
19
18
17
16
15
G
G
G
G
G
G
G
G
G
14
13
12
11
20
0
–20
40
100
80
60
TEMPERATURE (°C)
10
13048-046
–4.0
–40
1
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
100
10
1k
10k
OUTPUT DATA RATE, SETTLED (SPS)
図 46. リファレンス入力電流と温度の関係
(リファレンス・バッファはイネーブル)
13048-049
PEAK-TO-PEAK RESOLUTION (Bits)
–0.5
図 49. ピーク to ピーク分解能と出力データ・レートの関係
3
(セトリング済み)、Sinc フィルタ (フルパワー・モード)
23
22
1.0
0.8
0.6
0.4
0.2
0
–0.2
–40 –30 –20 –10
0
15
25
40 50
60
70 85
95 105
16
15
G
G
G
G
G
G
G
G
G
14
13
12
1
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
10
100
1k
10k
図 50. ピーク to ピーク分解能と出力データ・レートの関係、
4
1
Sinc + Sinc フィルタ (フルパワー・モード)
23
23
22
21
20
19
18
17
16
G
G
G
G
G
G
G
G
G
14
13
12
11
1
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
10
20
19
18
17
16
15
G
G
G
G
G
G
G
G
G
14
13
12
11
10
100
1k
OUTPUT DATA RATE, SETTLED (SPS)
10k
13048-048
15
21
1
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
10
100
OUTPUT DATA RATE (SPS)
1k
10k
13048-051
PEAK-TO-PEAK RESOLUTION (Bits)
22
PEAK-TO-PEAK RESOLUTION (Bits)
17
OUTPUT DATA RATE (SPS)
図 47. 温度センサーの精度
図 51. ピーク to ピーク分解能と出力データ・レートの関係、
3
1
Sinc + Sinc フィルタ (フルパワー・モード)
図 48. ピーク to ピーク分解能と出力データ・レートの関係
4
(セトリング済み)、Sinc フィルタ (フルパワー・モード)
Rev. 0
19
18
10
TEMPERATURE (°C)
10
20
11
–0.4
–0.6
21
13048-050
PEAK-TO-PEAK RESOLUTION (Bits)
32 UNITS
13048-047
TEMPERATURE SENSOR ERROR (°C)
1.2
－ 24/91 －
AD7124-8
23
22
22
21
21
20
19
18
17
16
G
G
G
G
G
G
G
G
G
14
13
12
11
1
10
16
15
100
1k
10k
100k
13
12
10
22
21
21
PEAK-TO-PEAK RESOLUTION (Bits)
23
22
20
19
18
17
16
13
12
11
10
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
1
10
100
10k
1k
100k
OUTPUT DATA RATE, SETTLED (SPS)
18
17
16
15
G
G
G
G
G
G
G
G
G
14
13
12
1
= 1 AIN BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
10
100
1k
10k
図 56. ピーク to ピーク分解能と出力データ・レートの関係
4
(セトリング済み)、Sinc フィルタ (ローパワー・モード)
23
22
21
21
PEAK-TO-PEAK RESOLUTION (Bits)
22
20
19
18
17
16
15
G
G
G
G
G
G
G
G
G
14
13
12
11
1
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
10
20
19
18
17
16
15
G
G
G
G
G
G
G
G
G
14
13
12
11
10
100
OUTPUT DATA RATE (SPS)
1k
9
13048-054
PEAK-TO-PEAK RESOLUTION (Bits)
1k
OUTPUT DATA RATE, SETTLED (SPS)
23
1
= 1 AIN BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
10
100
1k
OUTPUT DATA RATE, SETTLED (SPS)
図 54. ピーク to ピーク分解能と出力データ・レートの関係、
4
1
Sinc + Sinc フィルタ (ミドルパワー・モード)
Rev. 0
100
19
10
図 53. ピーク to ピーク分解能と出力データ・レートの関係
3
(セトリング済み)、Sinc フィルタ (ミドルパワー・モード)
10
10
20
11
13048-053
14
1
図 55. ピーク to ピーク分解能と出力データ・レートの関係、
3
1
Sinc + Sinc フィルタ (ミドルパワー・モード)
23
G
G
G
G
G
G
G
G
G
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
OUTPUT DATA RATE (SPS)
図 52. ピーク to ピーク分解能と出力データ・レートの関係
4
(セトリング済み)、Sinc フィルタ (ミドルパワー・モード)
15
G
G
G
G
G
G
G
G
G
14
11
OUTPUT DATA RATE, SETTLED (SPS)
PEAK-TO-PEAK RESOLUTION (Bits)
17
10k
13048-057
10
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
19
18
13048-056
15
20
13048-055
PEAK-TO-PEAK RESOLUTION (Bits)
23
13048-052
PEAK-TO-PEAK RESOLUTION (Bits)
データシート
図 57. ピーク to ピーク分解能と出力データ・レートの関係
3
(セトリング済み)、Sinc フィルタ (ローパワー・モード)
－ 25/91 －
AD7124-8
データシート
35
23
GAIN = 1, LOW POWER
GAIN = 1, MID POWER
GAIN = 1, FULL POWER
GAIN = 8, LOW POWER
GAIN = 8, MID POWER
GAIN = 8, FULL POWER
GAIN = 16, LOW POWER
GAIN = 16, MID POWER
GAIN = 16, FULL POWER
30
21
DIGITAL CURRENT (µA)
20
19
18
17
16
14
13
12
11
1
15
10
5
10
100
1k
OUTPUT DATA RATE (SPS)
0
0
1000
22
PEAK-TO-PEAK RESOLUTION (Bits)
21
800
20
RMS NOISE (nV)
19
18
17
16
13
12
11
10
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
1
10
100
1k
400
0.7
0.8
0.9
1.0
LOW POWER, EXTERNAL REF
MID POWER, EXTERNAL REF
FULL POWER, EXTERNAL REF
LOW POWER INTERNAL REF
MID POWER, INTERNAL REF
FULL POWER, INTERNAL REF
250
–0.04
–0.02
0
0.02
0.04
0.06
0.08
図 62. RMS ノイズと内部リファレンスおよび外部リファレンスの
アナログ入力電圧の関係 (ゲイン = 32、50 SPS)
4
29 UNITS
3
OSCILLATOR ERROR (%)
300
–0.06
ANALOG INPUT VOLTAGE (V)
GAIN = 1, LOW POWER
GAIN = 1, MID POWER
GAIN = 1, FULL POWER
GAIN = 8, LOW POWER
GAIN = 8, MID POWER
GAIN = 8, FULL POWER
GAIN = 16, LOW POWER
GAIN = 16, MID POWER
GAIN = 16, FULL POWER
350
ANALOG CURRENT (µA)
0.6
400
0
–0.08
図 59. ピーク to ピーク分解能と出力データ・レートの関係、
3
1
Sinc + Sinc フィルタ (ローパワー・モード)
200
150
2
1
0
–1
100
–2
50
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
–3
–40
13048-200
0
WAIT TIME IN STANDBY MODE (Seconds)
–25
–10
5
20
35
50
65
80
TEMPERATURE (°C)
図 63. 内部発振器の誤差と温度の関係
図 60. アナログ電流とスタンバイ・モードの待機時間の関係、
ADC はシングル変換モード (50 SPS)
Rev. 0
0.5
200
OUTPUT DATA RATE (SPS)
0
0.4
600
13048-059
14
0.3
図 61. デジタル電流とスタンバイ・モードの待機時間の関係、
ADC はシングル変換モード (50 SPS)
23
G
G
G
G
G
G
G
G
G
0.2
WAIT TIME IN STANDBY MODE (Seconds)
図 58. ピーク to ピーク分解能と出力データ・レートの関係、
4
1
Sinc + Sinc フィルタ (ローパワー・モード)
15
0.1
－ 26/91 －
95
110
13048-029
10
= 1 BUFF OFF
=1
=2
=4
=8
= 16
= 32
= 64
= 128
13048-201
G
G
G
G
G
G
G
G
G
20
13048-202
15
25
13048-058
PEAK-TO-PEAK RESOLUTION (Bits)
22
AD7124-8
データシート
RMS ノイズと分解能
表 7 ～ 表 36 に、多様な出力データ・レート、ゲイン設定、お
よびフィルタの組み合わせに対する AD7124-8 の RMS ノイズ、
ピーク to ピーク・ノイズ、実効分解能、ノイズ・フリー (ピー
ク to ピーク) 分解能を示します。ここに示した値は、2.5 V の外
部リファレンス電圧を使用した場合のバイポーラ入力範囲です。
これらの値は代表値であり、ADC の単一チャンネルの差動入力
端子に 0 V を入力して、連続変換しているときに生成される値
です。実効分解能は RMS ノイズを基に計算された値で、ピー
ク to ピーク分解能は (括弧内の値) はピーク to ピーク・ノイズ
(括弧内の値) を基に計算された値であることに注意してくださ
い。このピーク to ピーク分解能は、コード・フリッカが生じな
い分解能を示します。
実効分解能 = Log2(入力範囲 / RMS ノイズ)
ピーク to ピーク分解能 = Log2(入力範囲 / ピーク to ピーク・
ノイズ)
フルパワー・モード
Sinc4
表 7. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、フルパワー・モード
Filter
Word
(Dec.)
2047
1920
960
480
384
320
240
120
60
30
15
8
4
2
1
Output
Data
Rate
(SPS)
9.4
10
20
40
50
60
80
160
320
640
1280
2400
4800
9600
19,200
Output Data
Rate (Zero
Latency
Mode) (SPS)
2.34
2.5
5
10
12.5
15
20
40
80
160
320
600
1200
2400
4800
f3dB
(Hz)
2.16
2.3
4.6
9.2
11.5
13.8
18.4
36.8
73.6
147.2
294.4
552
1104
2208
4416
Gain = 1
0.24 (1.5)
0.23 (1.5)
0.31 (2.1)
0.42 (3)
0.48 (3.2)
0.51 (3.3)
0.6 (4.8)
0.86 (6.9)
1.2 (8.9)
1.7 (13)
2.4 (19)
3.3 (25)
4.9 (38)
8.8 (76)
72 (500)
Gain = 2
0.15 (0.89)
0.14 (0.89)
0.22 (1.3)
0.3 (2.1)
0.33 (2.1)
0.35 (2.4)
0.41 (3)
0.55 (4.1)
0.76 (6.1)
1.1 (8.8)
1.6 (13)
2.3 (16)
3.4 (25)
6.8 (61)
38 (270)
Gain = 4
0.091 (0.6)
0.094 (0.6)
0.13 (0.89)
0.19 (1.4)
0.2 (1.3)
0.23 (1.3)
0.28 (1.8)
0.37 (2.5)
0.53 (4.1)
0.74 (5.7)
1.1 (8.4)
1.5 (12)
2.4 (20)
4.9 (34)
21 (150)
Gain = 8
0.071 (0.41)
0.076 (0.42)
0.1 (0.6)
0.14 (0.97)
0.16 (1.1)
0.17 (1.2)
0.19 (1.3)
0.29 (2)
0.4 (2.7)
0.57 (4.1)
0.82 (6)
1.2 (8)
2 (13)
4.3 (27)
13 (95)
Gain = 16
0.045 (0.26)
0.048 (0.27)
0.069 (0.41)
0.09 (0.63)
0.1 (0.75)
0.11 (0.78)
0.13 (0.86)
0.2 (1.2)
0.26 (1.8)
0.38 (2.9)
0.55 (4)
0.76 (6)
1.3 (9.1)
2.6 (21)
7.5 (57)
Gain = 32
0.031 (0.17)
0.03 (0.19)
0.044 (0.26)
0.063 (0.39)
0.068 (0.43)
0.077 (0.5)
0.09 (0.54)
0.13 (0.84)
0.18 (1.2)
0.26 (2)
0.38 (2.5)
0.53 (4)
0.83 (6.4)
1.7 (13)
4.4 (33)
Gain = 64
0.025 (0.15)
0.025 (0.16)
0.035 (0.22)
0.053 (0.34)
0.059 (0.42)
0.064 (0.41)
0.072 (0.48)
0.11 (0.7)
0.15 (0.95)
0.22 (1.6)
0.3 (2.3)
0.43 (3.2)
0.68 (4.8)
1.3 (12)
3.3 (26)
Gain = 128
0.023 (0.14)
0.025 (0.15)
0.034 (0.22)
0.043 (0.27)
0.048 (0.28)
0.056 (0.35)
0.063 (0.45)
0.098 (0.6)
0.14 (0.86)
0.19 (1.4)
0.26 (1.8)
0.37 (2.7)
0.58 (4.3)
1.2 (9.4)
2.8 (23)
表 8. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、フルパワー・モード
Filter
Word
(Dec.)
2047
1920
960
480
384
320
240
120
60
30
15
8
4
2
1
Rev. 0
Output Data
Rate (SPS)
9.4
10
20
40
50
60
80
160
320
640
1280
2400
4800
9600
19,200
Output Data
Rate (Zero
Latency
Mode) (SPS)
2.34
2.5
5
10
12.5
15
20
40
80
160
320
600
1200
2400
4800
Gain = 1
24 (21.7)
24 (21.7)
23.9 (21.2)
23.5 (20.7)
23.3 (20.5)
23.2 (20.3)
23 (20)
22.5 (19.5)
22 (19.1)
21.5 (18.5)
21 (18)
20.5 (17.5)
20 (17)
19.1 (16)
16.1 (13.3)
Gain = 2
24 (21.4)
24 (21.4)
23.5 (20.8)
23 (20.3)
22.9 (20.2)
22.8 (20)
22.6 (19.7)
22.1 (19.2)
21.6 (18.6)
21.1 (18.1)
20.5 (17.6)
20.1 (17.2)
19.5 (16.5)
18.5 (15.3)
16 (13.2)
Gain = 4
23.7 (21)
23.7 (21)
23.2 (20.4)
22.6 (19.8)
22.5 (19.6)
22.4 (19.5)
22.1 (19.3)
21.7 (18.9)
21.2 (18.2)
20.7 (17.7)
20.2 (17.2)
19.7 (16.7)
19 (16)
18 (15.1)
15.9 (13)
－ 27/91 －
Gain = 8
23.1 (20.5)
23 (20.5)
22.5 (20)
22.1 (19.3)
21.9 (19.1)
21.8 (19)
21.6 (18.9)
21 (18.3)
20.6 (17.8)
20.1 (17.2)
19.5 (16.7)
19 (16.2)
18.3 (15.6)
17.2 (14.5)
15.5 (12.7)
Gain = 16
22.7 (20.2)
22.6 (20.1)
22.1 (19.5)
21.7 (18.9)
21.5 (18.7)
21.4 (18.6)
21.2 (18.5)
20.6 (18)
20.2 (17.4)
19.7 (16.8)
19.1 (16.3)
18.6 (15.7)
17.9 (15.1)
16.9 (13.9)
15.4 (12.4)
Gain = 32
22.3 (19.8)
22.3 (19.7)
21.8 (19.2)
21.2 (18.6)
21.1 (18.5)
21 (18.3)
20.7 (18.1)
20.1 (17.5)
19.7 (17)
19.2 (16.3)
18.7 (15.9)
18.2 (15.3)
17.5 (14.6)
16.5 (13.5)
15.1 (12.2)
Gain = 64
21.6 (19)
21.6 (19)
21.1 (18.4)
20.5 (17.8)
20.4 (17.7)
20.2 (17.6)
20 (17.3)
19.5 (16.9)
19 (16.3)
18.5 (15.6)
18 (15.1)
17.5 (14.6)
16.8 (14)
15.9 (12.7)
14.6 (11.5)
Gain = 128
20.7 (18.1)
20.7 (18.1)
20.1 (19.4)
19.8 (17.1)
19.6 (17)
19.4 (16.6)
19.2 (16.4)
18.6 (16)
18.1 (15.5)
17.6 (14.8)
17.2 (14.4)
16.7 (13.8)
16 (13.2)
15 (12)
13.8 (10.8)
AD7124-8
データシート
Sinc3
表 9. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、フルパワー・モード
Filter
Word
(Dec.)
2047
1920
1280
640
384
320
160
80
40
20
10
6
3
2
1
Output
Data
Rate
(SPS)
9.4
10
20
30
50
60
120
240
480
960
1920
3200
6400
9600
19,200
Output
Data Rate
(Zero
Latency
Mode)
(SPS)
3.13
3.33
5
10
16.67
20
40
80
160
320
640
1066.67
2133.33
3200
6400
f3dB
(Hz)
2.56
2.72
5.44
8.16
13.6
16.32
32.64
65.28
130.56
261.12
522.24
870.4
1740.8
2611.2
5222.4
Gain = 1
0.37 (1.5)
0.24 (1.5)
0.31 (1.8)
0.4 (2.6)
0.53 (3.3)
0.55 (3.6)
0.78 (5.1)
1.1 (7)
1.5 (11)
2.3 (16)
3.2 (26)
4.9 (38)
25 (170)
110 (820)
890 (6500)
Gain = 2
0.15 (0.89)
0.15 (0.89)
0.18 (1.2)
0.26 (1.6)
0.3 (2.2)
0.37 (2.4)
0.53 (3.4)
0.73 (4.9)
1.1 (6.8)
1.5 (9.8)
2.2 (16)
3.2 (24)
13 (89)
54 (390)
430 (3000)
Gain = 4
0.096 (0.58)
0.096 (0.6)
0.12 (0.82)
0.17 (1.2)
0.2 (1.6)
0.24 (1.8)
0.35 (2.3)
0.49 (3.2)
0.67 (4.5)
0.99 (6.6)
1.5 (11)
2.1 (15)
7.1 (54)
28 (210)
220 (1500)
Gain = 8
0.07 (0.38)
0.07 (0.4)
0.09 (0.55)
0.11 (0.82)
0.17 (1.1)
0.19 (1.3)
0.26 (1.8)
0.37 (2.6)
0.52 (3.7)
0.75 (5.1)
1.1 (8.5)
1.6 (12)
4.3 (35)
14 (110)
110 (790)
Gain = 16
0.046 (0.25)
0.05 (0.26)
0.059 (0.35)
0.088 (0.52)
0.1 (0.75)
0.12 (0.8)
0.17 (1.1)
0.25 (1.6)
0.34 (2.2)
0.53 (3.5)
0.73 (5.5)
1 (7.7)
2.4 (18)
7.4 (57)
55 (390)
Gain = 32
0.033 (0.16)
0.034 (0.17)
0.041 (0.24)
0.055 (0.36)
0.075 (0.51)
0.084 (0.54)
0.12 (0.85)
0.17 (1.2)
0.25 (1.7)
0.35 (2.4)
0.49 (3.9)
0.68 (5.6)
1.5 (11)
3.9 (27)
28 (190)
Gain = 64
0.023 (0.11)
0.023 (0.12)
0.033 (0.18)
0.048 (0.27)
0.062 (0.39)
0.068 (0.44)
0.1 (0.66)
0.14 (1)
0.19 (1.4)
0.28 (2.1)
0.4 (3.2)
0.56 (4.2)
1.1 (8.4)
2.3 (17)
14 (100)
Gain = 128
0.017 (0.09)
0.018 (0.09)
0.027 (0.14)
0.039 (0.22)
0.056 (0.33)
0.06 (0.37)
0.097 (0.55)
0.12 (0.78)
0.17 (1.2)
0.25 (1.8)
0.35 (2.7)
0.48 (3.6)
0.9 (6.7)
1.7 (13)
7.6 (56)
表 10. ゲインと出力データ・レートに対する実効分解能 (ピーク to ピーク分解能)、フルパワー・モード
Filter
Word
(Dec.)
2047
1920
1280
640
384
320
160
80
40
20
10
6
3
2
1
Output
Data
Rate
(SPS)
9.4
10
20
30
50
60
120
240
480
960
1920
3200
6400
9600
19,200
Output Data
Rate (Zero
Latency Mode)
(SPS)
3.13
3.33
5
10
16.67
20
40
80
160
320
640
1066.67
2133.33
3200
6400
Gain = 1
24 (21.7)
24 (21.7)
24 (21.4)
23.6 (20.9)
23.2 (20.5)
23.1 (20.4)
22.6 (19.9)
22.1 (19.4)
21.6 (18.8)
21.1 (18.3)
20.6 (17.6)
19.9 (17)
17.6 (14.8)
15.5 (12.6)
12.5 (9.7)
Gain = 2
24 (21.4)
24 (21.4)
23.7 (21)
23.2 (20.5)
22.8 (20.1)
22.7 (20)
22.2 (19.5)
21.7 (19)
21.2 (18.5)
20.7 (18)
20.1 (17.2)
19.6 (16.6)
17.6 (14.8)
15.5 (12.6)
12.5 (9.7)
Gain = 4
23.6 (21)
23.6 (21)
23.2 (20.5)
22.8 (20)
22.4 (19.6)
22.3 (19.4)
21.8 (19)
21.3 (18.6)
20.8 (18.1)
20.3 (17.5)
19.7 (16.8)
19.2 (16.3)
17.4 (14.5)
15.4 (12.6)
12.5 (9.7)
Gain = 8
23.1 (20.6)
23.1 (20.6)
22.7 (20.1)
22.2 (19.5)
21.8 (19.1)
21.7 (18.9)
21.2 (18.4)
20.7 (17.9)
20.2 (17.4)
19.7 (16.9)
19.1 (16.2)
18.6 (15.6)
17.2 (14.1)
15.4 (12.5)
12.5 (9.6)
Gain = 16
22.7 (20.3)
22.6 (20.2)
22.3 (19.8)
21.8 (19.2)
21.4 (18.7)
21.3 (18.6)
20.8 (18.1)
20.3 (17.6)
19.8 (17.1)
19.2 (16.4)
18.7 (15.8)
18.2 (15.3)
17 (14.1)
15.4 (12.4)
12.5 (9.6)
Gain = 32
22.2 (19.9)
22.2 (19.8)
21.9 (19.3)
21.4 (18.7)
21 (18.2)
20.8 (18.1)
20.3 (17.5)
19.8 (17)
19.3 (16.5)
18.8 (16)
18.3 (15.3)
17.8 (14.8)
16.7 (13.8)
15.3 (12.5)
12.4 (9.6
Gain = 64
21.7 (19.3)
21.7 (19.3)
21.2 (18.7)
20.6 (18.1)
20.3 (17.6)
20.1 (17.4)
19.6 (26.9)
19.1 (16.3)
18.6 (15.8)
18.1 (15.2)
17.6 (14.6)
17.1 (14.2)
16.3 (13.2)
15 (12.2)
12.4 (9.6)
Gain = 128
21 (18.7)
21 (18.7)
20.5 (18.1)
19.9 (17.4)
19.4 (16.9)
19.3 (16.7)
18.7 (16.1)
18.3 (15.6)
17.8 (15)
17.3 (14.4)
16.8 (13.8)
16.3 (13.4)
15.4 (12.5)
14.5 (11.6)
12.3 (9.5)
ポスト・フィルタ
表 11. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、フルパワー・モード
Output Data Rate (SPS)
16.67
20
25
27.27
Rev. 0
Gain = 1
0.51 (3.3)
0.53 (3.3)
0.57 (3.6)
0.6 (3.9)
Gain = 2
0.34 (2.1)
0.36 (2.1)
0.37 (2.2)
0.38 (2.2)
Gain = 4
0.21 (1.3)
0.23 (1.3)
0.25 (1.6)
0.26 (1.6)
Gain = 8
0.16 (0.97)
0.18 (1)
0.18 (1.2)
0.19 (1.2)
－ 28/91 －
Gain = 16
0.11 (0.65)
0.11 (0.65)
0.12 (0.75)
0.13 (0.82)
Gain = 32
0.075 (0.41)
0.078 (0.45)
0.082 (0.47)
0.084 (0.55)
Gain = 64
0.062 (0.34)
0.062 (0.34)
0.062 (0.38)
0.072 (0.44)
Gain = 128
0.051(0.3)
0.051 (0.3)
0.055 (0.31)
0.063 (0.43)
AD7124-8
データシート
表 12. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、フルパワー・モード
Output Data Rate (SPS)
16.67
20
25
27.27
Gain = 1
23.2 (20.5)
23.2 (20.5)
23.1 (20.4)
23 (20.3)
Gain = 2
22.8 (20.2)
22.7 (20.2)
22.7 (20.1)
22.6 (20.1)
Gain = 4
22.5 (19.9)
22.3 (19.9)
22.2 (19.6)
22.2 (19.5)
Gain = 8
21.9 (19.3)
21.7 (19.2)
21.7 (19)
21.7 (19)
Gain = 16
21.5 (18.9)
21.5 (18.9)
21.3 (18.7)
21.2 (18.5)
Gain = 32
21 (18.5)
20.9 (18.4)
20.9 (18.3)
20.8 (18.1)
Gain = 64
20.3 (17.8)
20.3 (17.8)
20.3 (17.7)
20.1 (17.4)
Gain = 128
19.5 (17)
19.5 (17)
19.5 (17)
19.2 (16.5)
高速セトリング・フィルタ (Sinc4 + Sinc1)
表 13. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、フルパワー・モード (16 による平均化)
Filter
Word
(Dec.)
384
120
24
20
2
1
Output
Data Rate
(SPS)
2.63
8.42
42.11
50.53
505.26
1010.53
Gain = 1
0.19 (1.2)
0.32 (2.1)
0.69 (4.6)
0.71 (5.1)
2.4 (18)
4.8 (35)
Gain = 2
0.11 (0.75)
0.2 (1.3)
0.44 (3)
0.49 (3.1)
1.6 (10)
3 (20)
Gain = 4
0.077 (0.52)
0.13 (0.97)
0.29 (2.1)
0.3 (2.2)
1.1 (8.3)
1.9 (12)
Gain = 8
0.063 (0.34)
0.1 (0.63)
0.23 (1.6)
0.25 (1.7)
0.87 (5.5)
1.4 (8.8)
Gain = 16
0.036 (0.21)
0.067 (0.46)
0.14 (0.99)
0.16 (1.1)
0.56 (3.5)
0.89 (5.2)
Gain = 32
0.027 (0.17)
0.045 (0.28)
0.1 (0.72)
0.11 (0.78)
0.47 (2.9)
0.57 (3.7)
Gain = 64
0.021 (0.11)
0.039 (0.23)
0.081 (0.54)
0.09 (0.6)
0.33 (2.1)
0.49 (3)
Gain = 128
0.019 (0.098)
0.031 (0.2)
0.07 (0.49)
0.082 (0.57)
0.3 (2)
0.44 (3)
表 14. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、フルパワー・モード (16 による平均化)
Filter Word
(Dec.)
384
120
24
20
2
1
Output Data Rate
(SPS)
2.63
8.42
42.11
50.53
505.26
1010.53
Gain = 1
24 (22)
23.9 (21.2)
22.8 (20)
22.7 (19.9)
21 (18.1)
20 (17.1)
Gain = 2
24 (21.7)
23.6 (20.8)
22.4 (19.7)
22.3 (19.6)
20.6 (17.9)
19.7 (16.9)
Gain = 4
23.9 (21.2)
23.3 (20.3)
22.1 (19.2)
22 (19.1)
20.2 (17.2)
19.3 (16.6)
Gain = 8
23.3 (20.8)
22.5 (19.9)
21.4 (18.6)
21.2 (18.5)
19.5 (16.8)
18.8 (16.1)
Gain = 16
23 (20.5)
22.2 (19.4)
21.1 (18.3)
20.9 (18.1)
19.1 (16.4)
18.4 (15.9)
Gain = 32
22.5 (19.8)
21.9 (19.1)
20.5 (17.7)
20.4 (17.6)
18.4 (15.7)
18.1 (15.4)
Gain = 64
21.8 (19.5)
20.9 (18.4)
19.9 (17.1)
19.7 (17)
17.8 (15.2)
17.3 (14.7)
Gain = 128
21 (18.6)
20.2 (17.6)
19.1 (16.3)
18.9 (16.1)
17 (14.3)
16.5 (13.7)
高速セトリング・フィルタ (Sinc3 + Sinc1)
表 15. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、フルパワー・モード (16 による平均化)
Filter Word
(Dec.)
384
120
24
20
2
1
Output Data Rate
(SPS)
2.78
8.89
44.44
53.33
533.33
1066.67
Gain = 1
0.22 (1.4)
0.31 (2.1)
0.7 (4.8)
0.77 (5.2)
6.1 (46)
44 (320)
Gain = 2
0.13 (0.75)
0.21 (1.3)
0.46 (3.1)
0.5 (3.4)
3.2 (23)
22 (160)
Gain = 4
0.081 (0.44)
0.13 (0.89)
0.29 (2.1)
0.31 (2.3)
1.8 (12)
11 (80)
Gain = 8
0.048 (0.3)
0.1 (0.63)
0.22 (1.5)
0.24 (1.6)
1.1 (7.5)
5.7 (40)
Gain = 16
0.039 (0.24)
0.068 (0.47)
0.14 (0.95)
0.17 (1)
0.65 (4.3)
2.9 (22)
Gain = 32
0.026 (0.18)
0.047 (0.28)
0.098 (0.67)
0.11 (0.73)
0.4 (2.7)
1.5 (11)
Gain = 64
0.025 (0.13)
0.036 (0.25)
0.079 (0.56)
0.09 (0.66)
0.31 (2.2)
0.83 (6.2)
Gain = 128
0.019 (0.11)
0.033 (0.17)
0.071 (0.44)
0.077 (0.48)
0.27 (2)
0.54 (4)
表 16. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、フルパワー・モード (16 による平均化)
Filter Word
(Dec.)
384
120
24
20
2
1
Rev. 0
Output Data Rate
(SPS)
2.78
8.89
44.44
53.33
533.33
1066.67
Gain = 1
24 (21.8)
24 (21.2)
22.8 (20)
22.6 (19.9)
19.7 (16.8)
16.8 (13.9)
Gain = 2
24 (21.7)
23.5 (20.9)
22.4 (19.6)
22.3 (19.5)
19.6 (16.8)
16.8 (13.9)
Gain = 4
23.9 (21.4)
23.2 (20.4)
22.1 (19.2)
22 (19.1)
19.4 (16.6)
16.8 (13.9)
Gain = 8
23.6 (21)
22.6 (19.9)
21.4 (18.7)
21.3 (18.6)
19.1 (16.3)
16.7 (13.9)
－ 29/91 －
Gain = 16
22.9 (20.3)
22.1 (19.4)
21.1 (18.3)
20.8 (18.2)
18.9 (16.1)
16.7 (13.8)
Gain = 32
22.5 (19.8)
21.7 (19.1)
20.6 (17.8)
20.4 (17.7)
18.6 (15.8)
16.6 (13.8)
Gain = 64
21.6 (19.2)
21 (18.3)
19.9 (17.1)
19.7 (16.9)
17.9 (15.1)
16.5 (13.6)
Gain = 128
21 (18.4)
20.2 (17.8)
19.1 (16.5)
19 (16.3)
17.2 (14.3)
16.1 (13.3)
AD7124-8
データシート
ミドルパワー・モード
Sinc4
表 17. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ミドルパワー・モード
Filter
Word
(Dec.)
2047
1920
960
480
240
120
96
80
60
30
15
8
4
2
1
Output
Data
Rate
(SPS)
2.34
2.5
5
10
20
40
50
60
80
160
320
600
1200
2400
4800
Output Data
Rate (Zero
Latency
Mode) (SPS)
0.586
0.625
1.25
2.5
5
10
12.5
15
20
40
80
150
300
600
1200
f3dB
(Hz)
0.078
0.575
1.15
2.3
4.6
9.2
11.5
13.8
18.4
36.8
73.6
138
276
552
1104
Gain =
1
0.22 (1.4)
0.25 (1.4)
0.34 (2)
0.44 (2.8)
0.67 (3.8)
0.98 (6)
1 (7.4)
1.1 (7.2)
1.3 (8.4)
1.8 (11)
2.6 (17)
3.7 (23)
5.3 (36)
9.3 (72)
71 (500)
Gain = 2
0.14 (0.88)
0.17 (0.88)
0.21 (1.2)
0.28 (1.8)
0.4 (2.4)
0.58 (3.6)
0.67 (4.2)
0.7 (4.3)
0.8 (5.1)
1.2 (7.6)
1.7 (11)
2.3 (15)
3.6 (24)
6.8 (53)
37 (270)
Gain = 4
0.095 (0.6)
0.11 (0.6)
0.13 (0.77)
0.19 (1.1)
0.27 (1.6)
0.37 (2.3)
0.41 (2.5)
0.44 (3)
0.53 (3.4)
0.73 (4.6)
1 (6.6)
1.5 (9.6)
2.4 (16)
4.8 (35)
21 (160)
Gain = 8
0.062 (0.38)
0.073 (0.38)
0.085 (0.52)
0.1 (0.82)
0.2 (1.1)
0.27 (1.7)
0.28 (1.9)
0.33 (2.1)
0.37 (2.4)
0.54 (3.4)
0.79 (4.7)
1.2 (7.2)
1.9 (13)
4.1 (34)
13 (98)
Gain = 16
0.048 (0.24)
0.048 (0.24)
0.064 (0.36)
0.1 (0.55)
0.14 (0.85)
0.2 (1.1)
0.23 (1.3)
0.24 (1.4)
0.27 (1.6)
0.39 (2.4)
0.58 (3.4)
0.84 (5)
1.3 (8.2)
2.5 (19)
7.2 (55)
Gain = 32
0.036 (0.17)
0.037 (0.19)
0.052(0.25)
0.072 (0.41)
0.098 (0.64)
0.14 (0.87)
0.15 (0.95)
0.17 (1.1)
0.2 (1.3)
0.28 (1.9)
0.4 (2.5)
0.56 (4)
0.85 (6)
1.7 (13)
4.3 (33)
Gain = 64
0.024 (0.14)
0.024 (0.14)
0.04 (0.21)
0.057 (0.34)
0.081 (0.47)
0.11 (0.74)
0.13 (0.78)
0.14 (0.89)
0.18 (1.1)
0.23 (1.4)
0.33 (2)
0.46 (2.8)
0.68 (4.3)
1.3 (10)
3.1 (24)
Gain = 128
0.02 (0.1)
0.021 (0.1)
0.035 (0.2)
0.048 (0.28)
0.07 (0.43)
0.09 (0.57)
0.11 (0.7)
0.12 (0.75)
0.13 (0.82)
0.19 (1.2)
0.26 (1.5)
0.4 (2.6)
0.6 (4.5)
1.2 (9.7)
2.6 (21)
表 18. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、ミドルパワー・モード
Filter
Word
(Dec.)
2047
1920
960
480
240
120
96
80
60
30
15
8
4
2
1
Rev. 0
Output
Data
Rate
(SPS)
2.34
2.5
5
10
20
40
50
60
80
160
320
600
1200
2400
4800
Output Data
Rate (Zero
Latency Mode)
(SPS)
0.586
0.625
1.25
2.5
5
10
12.5
15
20
40
80
150
300
600
1200
Gain = 1
24 (21.8)
24 (21.8)
23.8 (21.2)
23.4 (20.8)
22.8 (20.3)
22.3 (19.7)
22.2 (19.5)
22.1 (19.4)
21.9 (19.2)
21.4 (18.8)
20.9 (18.2)
20.4 (17.7)
19.8 (17.1)
19 (16.1)
16.1 (13.3)
Gain = 2
24 (21.4)
23.8 (21.4)
23.5 (21)
23.1 (20.4)
22.5 (20)
22 (19.4)
21.8 (19.2)
21.7 (19.1)
21.5 (18.9)
21 (18.9)
20.5 (17.8)
20 (17.3)
19.4 (16.7)
18.5 (15.5)
16 (13.2)
Gain = 4
23.6 (21)
23.5 (21)
23.2 (20.6)
22.7 (20.1)
22.1 (19.6)
21.7 (19)
21.5 (18.9)
21.4 (18.7)
21.1 (18.5)
20.7 (18.5)
20.2 (17.5)
19.7 (17)
19 (16.3)
18 (15.1)
15.9 (12.9)
－ 30/91 －
Gain = 8
23.3 (20.6)
23 (20.6)
22.8 (20.2)
22.2 (19.6)
21.6 (19.1)
21.1 (18.5)
21 (18.3)
20.9 (18.2)
20.7 (18)
20.2 (17.5)
19.6 (17)
19 (16.4)
18.3 (15.6)
17.2 (14.2)
15.5 (12.6)
Gain = 16
22.6 (20.3)
22.6 (20.3)
22.2 (19.7)
21.5 (19.1)
21.1 (18.5)
20.6 (18.1)
20.4 (17.9)
20.3 (17.8)
20.1 (17.6)
19.6 (17)
19 (16.5)
18.5 (15.9)
17.9 (15.2)
16.9 (14)
15.4 (12.5)
Gain = 32
22.1 (19.7)
22 (19.7)
21.5 (19.2)
21 (18.5)
20.6 (17.9)
20.1 (17.5)
19.9 (17.3)
19.8 (17.2)
19.6 (16.9)
19.1 (16.3)
18.6 (15.9)
18.1 (15.3)
17.5 (14.7)
16.5 (13.6)
15.1 (12.2)
Gain = 64
21.6 (19.1)
21.6 (19.1)
20.9 (18.5)
20.4 (17.8)
19.9 (17.3)
19.4 (16.8)
19.2 (16.6)
19.1 (16.4)
18.9 (16.2)
18.4 (15.8)
17.9 (15.3)
17.4 (14.8)
16.8 (14)
15.8 (12.9)
14.6 (11.7)
Gain = 128
20.9 (18.5)
20.8 (18.5)
20.1 (17.6)
19.6 (17.1)
19.1 (16.5)
18.7 (16)
18.5 (15.8)
18.4 (15.7)
18.2 (15.5)
17.7 (15)
17.2 (14.6)
16.6 (13.9)
16 (13.1)
15 (12)
13.9 (10.9)
AD7124-8
データシート
Sinc3
表 19. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ミドルパワー・モード
Filter
Word
(Dec.)
2047
960
480
320
160
96
80
40
20
10
5
3
2
1
Output
Data
Rate
(SPS)
2.34
5
10
15
30
50
60
120
240
480
960
1600
2400
4800
Output Data
Rate (Zero
Latency
Mode) (SPS)
0.78
1.67
3.33
5
10
16.67
20
40
80
160
320
533.33
800
1600
f3dB
(Hz)
0.64
1.36
2.72
4.08
8.16
13.6
16.32
32.64
65.28
130.6
261.1
435.2
652.8
1306
Gain = 1
0.25 (1.5)
0.35 (2.2)
0.5 (3.1)
0.6 (3.8)
0.83 (5.6)
1.1 (7.5)
1.2 (7.7)
1.7 (11)
2.5 (16)
3.5 (24)
6.7 (53)
25 (170)
110 (740)
880 (5800)
Gain = 2
0.17 (1)
0.23 (1.3)
0.31 (1.9)
0.38 (2.4)
0.54 (3.3)
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1.1 (7)
1.6 (9.7)
2.2 (15)
4.1 (34)
13 (90)
54 (360)
430 (3100)
Gain = 4
0.087 (0.58)
0.14 (0.82)
0.19 (1.3)
0.24 (1.6)
0.34 (2.2)
0.44 (2.9)
0.48 (3.1)
0.7 (4.6)
0.94 (6.2)
1.4 (9.3)
2.5 (19)
7.1 (53)
27 (200)
220 (1500)
Gain = 8
0.065 (0.4)
0.1 (0.58)
0.14 (0.89)
0.17 (1.1)
0.24 (1.6)
0.31 (2)
0.35 (2.2)
0.47 (3.2)
0.7 (5)
1 (7)
1.8 (14)
4.2 (30)
14 (110)
110 (760)
Gain = 16
0.049 (0.27)
0.074 (0.43)
0.1 (0.63)
0.13 (0.8)
0.18 (1.1)
0.24 (1.5)
0.25 (1.6)
0.36 (2.2)
0.53 (3.2)
0.78 (5.3)
1.2 (8.7)
2.4 (18)
7.4 (51)
55 (400)
Gain = 32
0.034 (0.19)
0.053 (0.31)
0.075 (0.44)
0.089 (0.54)
0.13 (0.77)
0.17 (1)
0.18 (1.1)
0.26 (1.7)
0.37 (2.3)
0.56 (3.9)
0.84 (6.4)
1.5 (11)
3.9 (29)
27 (180)
Gain = 64
0.03 (0.16)
0.041 (0.22)
0.6 (0.35)
0.076 (0.46)
0.1 (0.65)
0.14 (0.82)
0.15 (0.94)
0.21 (1.5)
0.31 (2.1)
0.46 (3.1)
0.67 (5)
1.1 (7.8)
2.3 (16)
14 (110)
Gain = 128
0.022 (0.11)
0.034 (0.17)
0.049 (0.28)
0.062 (0.35)
0.088 (0.53)
0.11 (0.7)
0.12 (0.77)
0.18 (1.1)
0.26 (1.8)
0.38 (2.5)
0.57 (3.9)
0.89 (6.8)
1.6 (12)
7.5 (56)
表 20. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、ミドルパワー・モード
Filter
Word
(Dec.)
2047
960
480
320
160
96
80
40
20
10
5
3
2
1
Output
Data
Rate
(SPS)
2.34
5
10
15
30
50
60
120
240
480
960
1600
2400
4800
Output Data
Rate (Zero
Latency
Mode) (SPS)
0.78
1.67
3.33
5
10
16.67
20
40
80
160
320
533.33
800
1600
Gain = 1
24 (21.7)
23.8 (21.1)
23.3 (20.6)
23 (20.3)
22.5 (19.8)
22.1 (19.4)
22 (19.3)
21.5 (18.8)
21 (18.3)
20.4 (17.7)
19.5 (16.5)
17.6 (14.8)
15.5 (12.7)
12.5 (9.7)
Gain = 2
23.8 (21.2)
23.4 (20.8)
22.9 (20.3)
22.6 (20)
22.1 (19.5)
21.7 (19.1)
21.6 (19)
21.1 (18.5)
20.6 (18)
20.1 (17.3)
19.2 (16.2)
17.5 (14.8)
15.5 (12.7)
12.5 (9.7)
Gain = 4
23.6 (21)
23.1 (20.5)
22.6 (19.9)
22.3 (19.6)
21.8 (19.1)
21.4 (18.7)
21.3 (18.6)
20.8 (18.1)
20.3 (17.6)
19.8 (17)
19 (16)
17.4 (14.5)
15.5 (12.6)
12.5 (9.7)
Gain = 8
23.2 (20.6)
22.6 (20)
22.1 (19.4)
21.8 (19.1)
21.3 (18.6)
20.9 (18.2)
20.8 (18.1)
20.3 (17.6)
19.8 (17)
19.2 (16.4)
18.4 (15.4)
17.2 (14.3)
15.4 (12.6)
12.5 (9.7)
Gain = 16
22.6 (20.1)
22 (19.5)
21.5 (18.9)
21.2 (18.6)
20.7 (18.1)
20.3 (17.7)
20.2 (17.6)
19.7 (17.1)
19.2 (16.6)
18.6 (15.9)
18 (15.1)
17 (14.1)
15.4 (12.6)
12.5 (9.6)
Gain = 32
22.1 (19.6)
21.5 19)
21 (18.4)
20.7 (18.1)
20.2 (17.6)
19.8 (17.2)
19.7 (17.1)
19.2 (16.5)
18.7 (16)
18.1 (15.3)
17.5 (14.6)
16.7 (13.8)
15.3 (12.4)
12.5 (9.6)
Gain = 64
21.3 (18.9)
20.8 (18.4)
20.3 (17.8)
20 (17.4)
19.5 (16.9)
19.1 (16.5)
19.1 (16.3)
18.5 (15.7)
18 (15.2)
17.4 (14.6)
16.8 (13.9)
16.1 (13.3)
15 (12.3)
12.4 (9.5)
Gain = 128
20.7 (18.4)
20.1 (17.8)
19.6 (17.1)
19.3 (16.8)
18.8 (16.2)
18.4 (15.8)
18.3 (15.6)
17.7 (15.1)
17.2 (14.4)
16.7 (13.9)
16.1 (13.3)
15.4 (12.6)
14.6 (11.7)
12.4 (9.4)
ポスト・フィルタ
表 21. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ミドルパワー・モード
Output Data Rate (SPS)
16.67
20
25
27.27
Gain = 1
1.1 (6.3)
1.1 (6.9)
1.2 (8)
1.3 (9.2)
Gain = 2
0.69 (4)
0.7 (4)
0.8 (4.6)
0.82 (4.8)
Gain = 4
0.41 (2.5)
0.41 (2.5)
0.46 (2.8)
0.48 (2.8)
Gain = 8
0.31 (2)
0.33 (2.1)
0.36 (2.3)
0.36 (2.3)
Gain = 16
0.23 (1.4)
0.23 (1.5)
0.25 (1.5)
0.28 (1.6)
Gain = 32
0.17 (0.96)
0.18 (0.96)
0.17 (1)
0.19 (1.1)
Gain = 64
0.13 (0.79)
0.14 (0.81)
0.15 (0.9)
0.16 (1)
Gain = 128
0.11 (0.61)
0.12 (0.67)
0.12 (0.74)
0.13 (0.79)
表 22. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、ミドルパワー・モード
Output Data Rate (SPS)
16.67
20
25
27.27
Rev. 0
Gain = 1
22.1 (19.6)
22.1 (19.5)
22 (19.2)
21.9 (19)
Gain = 2
21.8 (19.2)
21.8 (19.2)
21.6 (19.1)
21.5 (19)
Gain = 4
21.5 (18.9)
21.5 (18.9)
21.4 (18.8)
21.3 (18.8)
Gain = 8
20.9 (18.3)
20.9 (18.2)
20.7 (18.1)
20.7 (18.1)
－ 31/91 －
Gain = 16
20.4 (17.8)
20.4 (17.7)
20.3 (17.6)
21.1 (17.6)
Gain = 32
19.8 (17.3)
19.8 (17.3)
19.7 (17.2)
19.7 (17.1)
Gain = 64
19.2 (16.6)
19 (16.6)
18.9 (16.4)
18.9 (16.3)
Gain = 128
18.4 (16)
18.3 (15.8)
18.2 (15.7)
18.2 (15.6)
AD7124-8
データシート
高速セトリング・フィルタ (Sinc4 + Sinc1)
表 23. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ミドルパワー・モード (16 による平均化)
Filter Word
(Dec.)
96
30
6
5
2
1
Output Data Rate
(SPS)
2.63
8.42
42.11
50.53
126.32
252.63
Gain = 1
0.36 (2.4)
0.67 (4.2)
1.5 (9)
1.6 (9.3)
2.5 (15)
5.2 (21)
Gain = 2
0.23 (1.5)
0.44 (2.7)
0.96 (6.1)
1 (7.7)
1.6 (11)
3.1 (19)
Gain = 4
0.15 (0.82)
0.26 (1.6)
0.57 (3.7)
0.62 (4)
1 (7.2)
1.8 (11)
Gain = 8
0.1 (0.71)
0.18 (1.1)
0.42 (2.6)
0.46 (3)
0.76 (4.9)
1.4 (9.8)
Gain = 16
0.078 (0.44)
0.14 (0.8)
0.32 (1.9)
0.33 (2)
0.57 (3.7)
0.92 (6.2)
Gain = 32
0.056 (0.35)
0.1 (0.54)
0.22 (1.5)
0.24 (1.6)
0.41 (2.7)
0.62 (4.2)
Gain = 64
0.045 (0.26)
0.08 (0.48)
0.18 (1.1)
0.2 (1.3)
0.32 (2.4)
0.49 (3)
Gain = 128
0.038 (0.21)
0.067 (0.41)
0.15 (0.95)
0.17 (1.2)
0.29 (1.9)
0.41 (3)
表 24. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、ミドルパワー・モード (16 による平均化)
Filter Word
(Dec.)
96
30
6
5
2
1
Output Data Rate
(SPS)
2.63
8.42
42.11
50.53
126.32
252.63
Gain = 1
23.7 (21)
22.8 (20.2)
21.7 (19.1)
21.5 (19)
20.9 (18.3)
19.9 (17.3)
Gain = 2
23.4 (20.7)
22.4 (19.8)
21.3 (18.6)
21.2 (18.4)
20.5 (17.8)
19.6 (17)
Gain = 4
23 (20.5)
22.2 (19.5)
21.1 (18.4)
20.9 (18.2)
20.2 (17.4)
19.4 (16.8)
Gain = 8
22.5 (19.8)
21.7 (19.1)
20.5 (17.9)
20.4 (17.8)
19.6 (17)
18.8 (16)
Gain = 16
21.9 (19.4)
21 (18.6)
19.9 (17.3)
19.8 (17.2)
19.1 (16.4)
18.4 (15.6)
Gain = 32
21.4 (18.8)
20.6 (18.1)
19.4 (16.7)
19.3 (16.6)
18.6 (15.8)
17.9 (15.2)
Gain = 64
20.7 (18.2)
19.9 (17.3)
18.7 (16)
18.5 (15.9)
17.9 (15.2)
17.3 (14.7)
Gain = 128
20 (17.5)
19.1 (16.5)
18 (15.2)
17.8 (15)
17.1 (14.3)
16.5 (13.7)
高速セトリング・フィルタ (Sinc3 + Sinc1)
表 25. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ミドルパワー・モード (16 による平均化)
Filter Word
(Dec.)
96
30
6
5
2
1
Output Data Rate
(SPS)
2.78
8.89
44.44
53.33
133.33
266.67
Gain = 1
0.39 (2.4)
0.71 (4.2)
1.5 (9.5)
1.6 (11)
6 (37)
44 (320)
Gain = 2
0.25 (1.5)
0.43 (2.5)
0.93 (6)
1 (6.9)
3.2 (20)
23 (160)
Gain = 4
0.16 (1)
0.27 (1.6)
0.59 (3.8)
0.66 (4.2)
1.8 (11)
12 (83)
Gain = 8
0.11 (0.67)
0.19 (1.1)
0.43 (2.6)
0.46 (2.8)
1 (7.2)
5.7 (41)
Gain = 16
0.08 (0.48)
0.15 (1)
0.32 (2.1)
0.35 (2.3)
0.63 (4.5)
3 (20)
Gain = 32
0.058 (0.31)
0.098 (0.64)
0.22 (1.5)
0.24 (1.6)
0.31 (3)
1.6 (9.9)
Gain = 64
0.047 (0.27)
0.083 (0.47)
0.18 (1.1)
0.2 (1.2)
0.33 (2.2)
0.84 (6.4)
Gain = 128
0.039 (0.23)
0.068 (0.4)
0.15 (0.98)
0.17 (1.1)
0.27 (1.8)
0.56 (3.5)
表 26. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、ミドルパワー・モード (16 による平均化)
Filter
Word
(Dec.)
96
30
6
5
2
1
Rev. 0
Output Data
Rate (SPS)
2.78
8.89
44.44
53.33
133.33
266.67
Gain = 1
23.6 (21)
22.7 (20.2)
21.7 (19)
21.5 (18.8)
19.7 (17)
16.8 (13.9)
Gain = 2
23.3 (20.7)
22.5 (19.9)
21.4 (18.7)
21.2 (18.5)
19.6 (16.9)
16.7 (13.9)
Gain = 4
22.9 (20.3)
22.2 (19.6)
21 (18.3)
20.9 (18.2)
19.4 (16.8)
16.7 (13.9)
Gain = 8
22.5 (19.8)
21.7 (19.1)
20.5 (17.9)
20.4 (17.8)
19.2 (16.4)
16.7 (13.9)
－ 32/91 －
Gain = 16
21.9 (19.3)
21 (18.3)
19.9 (17.2)
19.8 (17.1)
18.9 (16.1)
16.7 (13.9)
Gain = 32
21.4 (18.9)
20.6 (17.9)
19.4 (16.7)
19.3 (16.6)
18.5 (15.7)
16.6 (13.9)
Gain = 64
20.7 (18.1)
19.8 (17.3)
18.7 (16.1)
18.6 (16)
17.8 (15.1)
16.5 (13.6)
Gain = 128
19.9 (17.4)
19.1 (16.6)
18 (15.3)
17.8 (15.1)
17.1 (14.4)
16.1 (13.4)
AD7124-8
データシート
ローパワー・モード
Sinc4
表 27. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ローパワー・モード
Filter
Word
(Dec.)
2047
Output
Data
Rate
(SPS)
1.17
Output
Data
Rate
(Zero
Latency
Mode)
(SPS)
0.293
1920
1.25
0.3125
0.288
0.24 (1.5)
0.15 (0.89)
0.095 (0.67)
0.071 (0.41)
960
2.5
0.625
0.575
0.37 (2.1)
0.23 (1.2)
0.13 (0.82)
0.1 (0.61)
480
5
1.25
1.15
0.5 (3)
0.3 (1.7)
0.18 (1.2)
0.13 (0.77)
240
10
2.5
2.3
0.65 (4.1)
0.42 (2.5)
0.26 (1.9)
0.2 (1.1)
Gain = 16
0.053
(0.26)
0.053
(0.26)
0.068
(0.37)
0.099
(0.56)
0.14 (0.8)
120
60
48
40
30
15
8
4
2
1
20
40
50
60
80
160
300
600
1200
2400
5
10
12.5
15
20
40
75
150
300
600
4.6
9.2
11.5
13.8
18.4
36.8
69
138
276
552
0.9 (5.8)
1.3 (8)
1.4 (9.3)
1.6 (10)
1.8 (12)
2.6 (17)
3.7 (24)
5.2 (35)
9.4 (57)
72 (470)
0.61 (3.5)
0.82 (5)
0.95 (6)
0.99 (6.6)
1.2 (7.5)
1.8 (11)
2.5 (17)
4 (24)
7.6 (47)
39 (240)
0.38 (2.5)
0.53 (3.7)
0.6 (4.2)
0.64 (4.5)
0.77 (5.1)
1.1 (7.2)
1.6 (11)
2.6 (17)
5.8 (36)
22 (130)
0.28 (1.7)
0.38 (2.4)
0.46 (2.8)
0.47 (3.2)
0.55 (3.7)
0.85 (5.7)
1.2 (7.5)
2.1 (13)
4.9 (32)
16 (110)
0.2 1.2)
0.29 (1.8)
0.32 (2.1)
0.35 (2.2)
0.4 (2.7)
0.56 (3.9)
0.87 (5.6)
1.4 (8.5)
3 (19)
8 (49)
f3dB
(Hz)
0.269
Gain = 1
0.22 (1.2)
Gain = 2
0.15 (0.89)
Gain = 4
0.095 (0.67)
Gain = 8
0.071 (0.41)
Gain = 32
0.043 (0.2)
0.078 (0.39)
Gain = 64
0.035
(0.16)
0.035
(0.16)
0.041
(0.23)
0.06 (0.31)
0.1 (0.6)
0.085 (0.5)
0.15 (0.85)
0.21 (1)
0.24 (1.5)
0.26 (1.7)
0.3 (2)
0.41 (2.5)
0.58 (3.9)
1 (6)
1.9 (11)
4.8 (29)
0.12 (0.68)
0.17 (0.95)
0.2 (1.1)
0.21 (1.3)
0.25 (1.6)
0.33 (2.1)
0.48 (2.9)
0.76 (5.2)
1.4 (9)
3.3 (21)
0.043 (0.2)
0.055 (0.26)
Gain = 128
0.024
(0.12)
0.024
(0.12)
0.035
(0.17)
0.052
(0.26)
0.072
(0.43)
0.096 (0.6)
0.14 (0.9)
0.16 (1)
0.17 (1.1)
0.19 (1.3)
0.28 (1.6)
0.39 (2.6)
0.6 (3.9)
1.3 (7.8)
2.6 (18)
表 28. ゲインと出力データ・レートに対する実効分解能 (ピーク to ピーク分解能)、ローパワー・モード
Filter
Word
(Dec.)
2047
Output
Data
Rate
(SPS)
1.17
Output Data
Rate (Zero
Latency
Mode) (SPS)
0.29311
Gain = 1
24 (21.7)
Gain = 2
23.8 (21.4)
Gain = 4
23.7 (20.9)
1920
1.25
0.3125
24 (21.7)
23.8 (21.3)
23.6 (20.8)
960
480
2.5
5
0.625
1.25
23.7 (21.2)
23.3 (20.7)
23.4 (21)
23 (20.5)
23.2 (20.5)
22.7 (20)
240
10
2.5
22.9 (20.2)
22.5 (19.9)
22.2 (19.4)
120
20
5
22.4 (19.7)
22 (19.4)
21.7 (18.9)
60
48
40
50
10
12.5
21.9 (19.2)
21.7 (19)
21.5 (18.9)
21.3 (18.7)
21.2 (18.4)
21 (18.2)
40
60
15
21.6 (18.9)
21.2 (18.5)
20.9 (18.1)
30
80
20
21.4 (18.7)
21 (18.3)
20.6 (17.9)
15
160
40
20.9 (18.2)
20.4 (17.8)
20.1 (17.4)
8
4
300
600
75
150
20.4 (17.7)
19.9 (17.1)
19.9 (17.2)
19.3 (16.7)
19.6 (16.8)
18.9 (16.2)
2
1
1200
2400
300
600
19 (16.4)
16.1 (13.4)
18.3 (15.7)
16 (13.4)
17.7 (15.1)
15.8 (13.3)
Rev. 0
－ 33/91 －
Gain = 8
23.2
(20.5)
23.1
(20.5)
22.6 (20)
22.1
(19.6)
21.6
(19.1)
21.1
(18.5)
20.6 (18)
20.4
(17.8)
20.3
(17.6)
20.1
(17.4)
19.5
(16.8)
19 (16.3)
18.2
(15.6)
17 (14.3)
15.3
(12.5)
Gain = 16
22.7 (20.2)
Gain = 32
21.8 (19.7)
Gain = 64
21.3 (18.9)
Gain = 128
20.6 (18.3)
22.6 (20.1)
21.8 (19.6)
21.2 (18.9)
20.6 (18.3)
22.1 (19.7)
21.6 (19.1)
21.4 (19.2)
20.9 (18.6)
20.8 (18.4)
20.3 (17.9)
20.1 (17.8)
19.5 (17.2
21.1 (18.6)
20.5 (18)
19.8 (17.2)
19.1 (16.5)
20.6 (18)
20 (17.5)
19.3 (16.8)
18.6 (16)
20.1 (17.4)
19.9 (17.2)
19.5 (16.9)
19.3 (16.7)
18.8 (16.3)
18.6 (16.1)
18.1 (15.4)
17.9 (15.2)
19.8 (17.1)
19.2 (16.5)
18.5 (15.9)
17.8 (15.1)
19.6 (16.8)
19 (16.2)
18.3 (15.6)
17.6 (14.9)
19.1 (16.3)
18.5 (15.7)
17.8 (15.2)
17.1 (14.5)
18.5 (15.8)
17.8 (15.2)
18 (15.3)
17.3 (14.7)
17.3 (14.7)
16.7 (13.9)
16.6 (13.9)
16 (13.3)
16.7 (14)
15.2 (12.5)
16.3 (13.8)
15 (12.4)
15.7 (13.1)
14.5 (11.9)
14.9 (12.3)
13.9 (11)
AD7124-8
データシート
Sinc3
表 29. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ローパワー・モード
Filter
Word
(Dec.)
2047
Output
Data
Rate
(SPS)
1.17
Output
Data
Rate
(Zero
Latency
Mode)
(SPS)
0.39
480
240
5
10
1.67
3.33
1.36
2.72
0.51 (3.1)
0.75 (4.5)
0.31 (1.9)
0.45 (2.8)
0.2 (1.3)
0.29 (2)
0.15 (0.86)
0.21 (1.3)
0.11 (0.65)
0.16 (0.9)
0.078 (0.45)
0.11 (0.65)
0.063 (0.37)
0.085 (0.51)
160
15
5
4.08
0.88 (5.5)
0.55 (3.3)
0.3 (2.4)
0.26 (1.6)
0.19 (1.2)
0.14 (0.79)
0.1 (0.62)
80
48
40
20
10
5
3
2
1
30
50
60
120
240
480
800
1200
2400
10
16.67
20
40
80
160
266.67
400
800
8.16
13.6
16.32
32.64
65.28
130.6
217.6
326.4
652.8
1.3 (7.8)
2.7 (9.9)
1.8 (12)
2.5 (17)
3.5 (25)
6.8 (48)
25 (180)
110 (740)
870 (5600)
0.77 (4.9)
1 (6.4)
1.1 (7)
1.6 (10)
2.4 (16)
4.3 (32)
13 (98)
55 (390)
430 (2900)
0.47 (3.3)
0.63 (4.6)
0.71 (5)
0.9 (6.1)7
1.5 (9.9)
2.6 (19)
7.4 (53)
28 (180)
220 (1400)
0.36 (2.2)
0.47 (3.1)
0.52 (3.4)
0.73 (5)
1.1 (7.6)
2 (15)
4.5 (34)
15 (100)
110 (670)
0.27 (1.7)
0.36 (2.2)
0.39 (2.5)
0.55 (3.7)
0.8 (5.3)
1.3 (9)
2.7 (18)
7.6 (57)
56 (370)
0.19 (1.2)
0.26 (1.7)
0.27 (1.8)
0.41 (2.5)
0.56 (3.5)
0.9 (6.5)
1.6 (11)
4 (32)
28 (180)
0.15 (0.94)
0.2 ( 1.3)
0.21 (1.4)
0.3 (1.9)
0.45 (2.8)
0.7 (4.5)
1.1 (7.7)
2.4 (16)
14 (100)
Gain = 128
0.026
(0.13)
0.05 (0.28)
0.071
(0.39)
0.089
(0.53)
0.12 (0.72)
0.16 (1)
0.18 (1.3)
0.26 (1.6)
0.37 (2.3)
0.55 (3.3)
0.91 (6)
1.6 (12)
7.6 (52)
Gain = 64
21.2 (18.9)
20.2 (17.7)
19.8 (17.2)
19.5 (16.9)
19 (16.3)
18.6 (15.9)
18.5 (15.8)
18 (15.3)
17.4 (14.8)
16.8 (14.1)
16.1 (13.3)
15 (12.2)
12.5 (9.6)
Gain = 128
20.5 (18.2)
19.6 (17.1)
19.1 (16.6)
18.8 (16.2)
18.3 (15.7)
17.9 (15.2)
17.7 (15.1)
17.2 (14.6)
16.7 (14.1)
16.1 (13.5)
15.4 (12.7)
14.5 (11.6)
12.3 (9.6)
f3dB
(Hz)
0.32
Gain = 1
0.26 (1.5)
Gain = 2
0.17 (0.9)
Gain = 4
0.099 (0.6)
Gain = 8
0.072 (0.36)
Gain = 16
0.055 (0.27)
Gain = 32
0.039 (0.21)
Gain = 64
0.032 (0.16)
表 30. ゲインと出力データ・レートに対する実効分解能 (ピーク to ピーク分解能)、ローパワー・モード
Filter
Word
(Dec.)
2047
480
240
160
80
48
40
20
10
5
3
2
1
Output
Data Rate
(SPS)
1.17
5
10
15
30
50
60
120
120
480
800
1200
2400
Output
Data Rate
(Zero
Latency
Mode)
(SPS)
0.39
1.67
3.33
5
10
16.67
20
40
80
160
266.67
400
800
Gain = 1
24 (21.7)
23.2 (20.6)
22.7 (20.1)
22.4 (19.8)
21.9 (19.3)
21.5 (18.9)
21.4 (18.7)
20.9 (18.2)
20.4 (17.6)
19.5 (16.7)
17.6 (14.8)
15.5 (12.7)
12.5 (9.8)
Gain = 2
23.8 (21.4)
22.9 (20.3)
22.4 (19.8)
22.1 (19.5)
21.6 (19)
21.2 (18.6)
21.1 (18.4)
20.6 (17.9)
20 (17.2)
19.2 (16.3)
17.5 (14.6)
15.5 (12.7)
12.5 (9.8)
Gain = 4
23.6 (21)
22.6 (19.9)
22.1 (19.3)
21.8 (19)
21.3 (18.5)
20.9 (18.1)
20.8 (17.9)
20.3 (17.4)
19.7 (16.9)
18.8 (16)
17.4 (14.5)
15.4 (12.7)
12.5 (9.8)
Gain = 8
23 (20.7)
22 (19.5)
21.5 (18.9)
21.2 (18.6)
20.7 (18.1)
20.3 (17.6)
20.2 (17.5)
19.7 (16.9)
19.1 (16.3)
18.2 (15.4)
17.1 (14.2)
15.4 (12.6)
12.5 (9.8
Gain = 16
22.4 (20.1)
21.4 (18.9)
20.9 (18.4)
20.6 (18)
20.1 (17.5)
19.7 (17.1)
19.6 (16.9)
19.1 (16.4)
18.6 (15.9)
17.9 (15.1)
16.8 (14.1)
15.3 (12.4)
12.5 (9.7)
Gain = 32
21.9 (19.5)
20.9 (18.4)
20.4 (17.9)
20.1 (17.6)
19.6 (17)
19.2 (16.5)
19.1 (16.4)
18.6 (15.9)
18.1 (15.4)
17.4 (14.6)
16.6 (13.8)
15.2 (12.3)
12.5 (9.7)
ポスト・フィルタ
表 31. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ローパワー・モード
Output Data Rate (SPS)
16.67
20
25
27.27
Gain = 1
1.7 (12)
1.7 (11)
1.8 (11)
1.9 (11)
Gain = 2
0.96 (5.8)
1.1 (6.4)
1.1 (6.7)
1.1 (7.3)
Gain = 4
0.65 (4)
0.65 (4.2)
0.68 (4.2)
0.69 (4.4)
Gain = 8
0.45 (2.6)
0.46 (2.6)
0.52 (2.7)
0.54 (2.9)
Gain = 16
0.34 (1.9)
0.36 (1.9)
0.37 (2)
0.4 (2.1)
Gain = 32
0.25 (1.5)
0.26 (1.5)
0.26 (1.6)
0.27 (1.8)
Gain = 64
0.2 (1.2)
0.21 (1.2)
0.22 (1.2)
0.23 (1.4)
Gain = 128
0.16 (0.92)
0.17 (0.93)
0.17 (1.1)
0.18 (1.3)
表 32. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、ローパワー・モード
Output Data Rate (SPS)
16.67
20
25
27.27
Rev. 0
Gain = 1
21.5 (18.8)
21.5 (18.8)
21.4 (18.8)
21.3 (18.7)
Gain = 2
21.3 (18.7)
21.2 (18.6)
21.2 (18.5)
21.1 (18.4)
Gain = 4
20.9 (18.2)
20.9 (18.2)
20.8 (18.2)
20.8 (18.1)
Gain = 8
21.4 (17.9)
20.4 (17.9)
20.2 (17.8)
20.2 (17.7)
－ 34/91 －
Gain = 16
19.8 (17.3)
19.7 (17.3)
19.7 (17.3)
19.6 (17.2)
Gain = 32
19.3 (16.7)
19.2 (16.7)
19.2 (16.6)
19.1 (16.4)
Gain = 64
18.6 (16.1)
18.6 (16.1)
18.5 (15.9)
18.4 (15.8)
Gain = 128
17.9 (15.4)
17.8 (15.4)
17.8 (15.1)
17.7 (14.9)
AD7124-8
データシート
高速セトリング・フィルタ (Sinc4 + Sinc1)
表 33. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ローパワー・モード (8 による平均化)
Filter Word
(Dec.)
96
30
6
5
2
1
Output Data Rate
(SPS)
2.27
7.27
36.36
43.64
109.1
218.18
Gain = 1
0.53 (3.4)
0.89 (5.4)
2.1 (12)
2.2 (13)
3.7 (25)
8.4 (52)
Gain = 2
0.34 (2.2)
0.6 (3.6)
1.4 (8.3)
1.4 (9.7)
2.5 (18)
5.4 (34)
Gain = 4
0.19 (1.2)
0.36 (2.2)
0.82 (5.6)
0.93 (6.5)
1.5 (10)
3.3 (21)
Gain = 8
0.16 (0.97)
0.27 (1.8)
0.64 (3.9)
0.71 (4.2)
1.3 (7.5)
2.6 (16)
Gain = 16
0.1 (0.61)
0.21 (1.2)
0.43 (2.7)
0.5 (3.1)
0.86 (5.6)
1.6 (9.8)
Gain = 32
0.082 (0.48)
0.15 (0.93)
0.33 (2.1)
0.35 (2.4)
0.59 (3.5)
0.97 (6.1)
Gain = 64
0.065 (0.38)
0.12 (0.65)
0.25 (1.6)
0.28 (1.7)
0.47 (3.2)
0.75 (5.4)
Gain = 128
0.058 (0.37)
0.093 (0.59)
0.21 (1.4)
0.23 (1.5)
0.39 (2.4)
0.63 (4.7)
表 34. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、ローパワー・モード (8 による平均化)
Filter Word
(Dec.)
96
30
6
5
2
1
Output Data
Rate (SPS)
2.27
7.27
36.36
43.64
109.1
218.18
Gain = 1
23.2 (20.5)
22.4 (19.8)
21.2 (18.6)
21.1 (18.5)
20.4 (17.6)
19.2 (16.6)
Gain = 2
22.8 (20.1)
22 (19.4)
20.8 (18.1)
20.7 (18)
19.9 (17.1)
18.8 (16.2)
Gain = 4
22.7 (20)
21.7 (19.1)
20.5 (17.8)
20.4 (17.6)
19.6 (16.9)
18.5 (15.9)
Gain = 8
21.9 (19.3)
21.1 (18.4)
19.9 (17.3)
19.8 (17.2)
18.9 (16.3)
17.9 (15.2)
Gain = 16
21.5 (19)
20.5 (18)
19.5 (16.8)
19.3 (16.6)
18.5 (15.8)
17.6 (15)
Gain = 32
20.9 (18.3)
20 (17.4)
18.9 (16.2)
18.8 (16)
18 (15.4)
17.3 (14.7)
Gain = 64
20.2 (17.6)
19.4 (16.9)
18.3 (15.6)
18.1 (15.5)
17.3 (14.6)
16.7 (13.8)
Gain = 128
19.4 (16.7)
18.7 (16)
17.5 (14.8)
17.4 (14.7)
16.6 (14)
15.9 (13)
高速セトリング・フィルタ (Sinc3 + Sinc1)
表 35. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ)、ローパワー・モード (8 による平均化)
Filter Word
(Dec.)
96
30
6
5
2
1
Output Data Rate
(SPS)
2.5
8
40
48
120
240
Gain = 1
0.53 (3.6)
0.92 (5.4)
2.1 (13)
2.3 (14)
11 (72)
88 (530)
Gain = 2
0.33 (2.1)
0.58 (3.4)
1.3 (8.3)
1.5 (8.6)
5.9 (39)
45 (250)
Gain = 4
0.21 (1.4)
0.4 (2.3)
0.83 (6)
0.87 (6.6)
3.2 (23)
22 (140)
Gain = 8
0.15 (0.93)
0.28 (1.6)
0.61 (4.1)
0.7 (4.4)
1.9 (15)
11 (82)
Gain = 16
0.11 (0.6)
0.2 (1.1)
0.44 (3)
0.5 (3.3)
1.1 (8.5)
5.8 (40)
Gain = 32
0.073 (0.44)
0.14 (0.79)
0.33 (2.1)
0.36 (2.3)
0.7 (4.7)
3 (22)
Gain = 64
0.064 (0.39)
0.11 (0.62)
0.26 (1.6)
0.3 (1.7)
0.5 (3.3)
01.6 (11)
Gain = 128
0.051 (0.29)
0.094 (0.51)
0.21 (1.3)
0.23 (1.4)
0.4 (2.4)
0.94 (6.3)
表 36. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能)、ローパワー・モード (8 による平均化)
Filter Word
(Dec.)
96
30
6
5
2
1
Rev. 0
Output Data Rate
(SPS)
2.5
8
40
48
120
240
Gain = 1
23.2 (20.4)
22.4 (19.8)
21.2 (18.6)
21 (18.4)
18.7 (16.1)
15.8 (13.2)
Gain = 2
22.8 (20.2)
22 (19.5)
20.9 (18.2)
20.7 (18.1)
18.7 (16)
15.8 (13.2)
Gain = 4
22.5 (19.8)
21.6 (19)
20.5 (17.7)
20.4 (17.5)
18.6 (15.8)
15.8 (13.2)
Gain = 8
22 (19.4)
21.1 (18.6)
20 (17.2)
19.8 (17)
18.3 (15.3)
15.7 (12.9)
－ 35/91 －
Gain = 16
21.4 (19)
20.6 (18.1)
19.4 (16.7)
19.3 (16.5)
18.1 (15.2)
15.7 (12.9)
Gain = 32
21 (18.4)
20.1 (17.6)
18.9 (16.2)
18.7 (16.1)
17.8 (15)
15.7 (12.8)
Gain = 64
20.2 (17.6)
19.4 (16.9)
18.2 (15.6)
18 (15.5)
17.3 (14.6)
15.6 (12.8)
Gain = 128
19.6 (17)
18.7 (16.2)
17.5 (14.9)
17.4 (14.8)
16.6 (14)
15.3 (12.6)
AD7124-8
データシート
評価開始にあたって
AVDD
IN+
OUT–
OUT+
AIN0
AIN1
AIN2
AIN3
IN–
OUT+
IN–
VBIAS
REFERENCE
DETECT
AVDD
X-MUX
AIN12
AIN13
REFIN2(+)
REFIN2(–)
PGA
RREF
VDD
REFIN1(–)
PSW
SERIAL
INTERFACE
AND
CONTROL
LOGIC
CHANNEL
SEQUENCER
TEMP
SENSOR
AVSS
DIGITAL
FILTER
Σ-Δ
ADC
DIAGNOSTICS
DOUT/RDY
DIN
SCLK
CS
IOVDD
INTERNAL
CLOCK
CLK
SYNC
AD7124-8
AVSS
REGCAPA
REGCAPD
NOTES
1. SIMPLIFIED BLOCK DIAGRAM SHOWN.
AVSS
DGND
13048-068
OUT–
AVDD
REFIN1(+)
IN+
図 64. 基本接続図
概要
バーンアウト電流
AD7124-8 は、Σ-Δ 変調器、バッファ、リファレンス、ゲイン段、
および内蔵デジタル・フィルタリングを備えた低消費電力 ADC
で、広いダイナミック・レンジ、低周波信号 (圧力トランス
デューサなど)、重量計の計測や、温度計測アプリケーションを
対象としています。
外部センサーの存在を検出するため、500 nA、2 µA、または 4
µA に設定可能な 2 つのバーンアウト電流を備えています。
パワー・モード
AD7124-8 は、フルパワー・モード、ミドルパワー・モード、お
よびローパワー・モードの 3 つの電力モードを備えています。
これにより、速度、RMS ノイズ、および消費電流に関して高い
柔軟性を発揮できます。
アナログ入力
このデバイスは、8 個の差動アナログ入力または 15 個の疑似差
動アナログ入力に対応しています。アナログ入力には、バッ
フ ァあ りまたは バッ ファなし のい ずれかを 使用 できます 。
AD7124-8 は、柔軟性の高いマルチプレクサを採用しているため、
あ ら ゆ る ア ナ ロ グ 入 力 ピ ン を 正 入 力 (AINP) ま た は 負 入 力
(AINM) として選択できます。
マルチプレクサ
内蔵マルチプレクサにより、デバイスのチャンネル数が増加し
ます。マルチプレクサが内蔵されているため、チャンネルでの
あらゆる変化が変換プロセスと同期されます。
リファレンス
このデバイスには、ドリフトが 15 ppm/°C (max) の 2.5 V リファ
レンスが内蔵されています。
リファレンス・バッファも内蔵されていて、内部リファレンス
および外部から印加されたリファレンスと一緒に使用できます。
プログラマブル・ゲイン・アレイ (PGA)
Σ-Δ ADC およびフィルタ
AD7124-8 は、4 次 Σ-Δ 変調器を備え、後段にデジタル・フィル
タが搭載されています。デバイスのフィルタ・オプションは次
のとおりです。
•
•
•
•
•
チャンネル・シーケンサ
AD7124-8 では、最大 16 個の構成 (チャンネル) を使用できます。
これらのチャンネルは、アナログ入力、リファレンス入力、ま
たは電源で構成することができ、電源モニタリングなどの診断
機能を変換とインターリーブすることができます。このシーケ
ンサは、イネーブルにされたすべてのチャンネルを自動的に変
換します。イネーブルにされた各チャンネルを選択した場合、
変換結果を生成するのに必要な時間は、選択したチャンネルの
セトリング・タイムと等しくなります。
チャンネルごとの構成
AD7124-8 では、それぞれがゲイン、出力データ・レート、フィ
ルタ・タイプ、リファレンス源で構成された 8 つまでの異なる
セットアップが可能です。その後、各チャンネルがセットアッ
プにリンクされます。
シリアル・インターフェース
AD7124-8 は 3 線式または 4 線式の SPI を備えています。内蔵レ
ジスタには、シリアル・インターフェース経由でアクセスします。
PGA を使用して、アナログ入力信号を増幅できます。PGA は、
1、2、4、8、16、32、64、および 128 のゲインに対応しています。
Rev. 0
Sinc4
Sinc3
高速フィルタ
ポスト・フィルタ
ゼロ遅延
－ 36/91 －
AD7124-8
データシート
クロック
このデバイスは 614.4 kHz の内部クロックを備えています。こ
のクロックまたは外部クロックをデバイスのクロック源として
使用します。外部回路でクロック源が必要な場合は、内部ク
ロックの信号をピンから出力することもできます。
このデバイスには、AVDD と IOVDD の 2 つの独立した電源ピン
があります。
•
•
温度センサー
内蔵の温度センサーがチップの温度を監視します。
単電源動作 (AVSS = DGND)
デジタル出力
AD7124-8 は、4 つの汎用デジタル出力を備えています。これら
の出力は、外部回路の駆動に使用できます。たとえば、これら
の出力で外部マルチプレクサを制御できます。
キャリブレーション
内部キャリブレーションとシステム・キャリブレーションの両
方が内蔵されているため、デバイス内部のみや、エンド・シス
テム全体のオフセットまたはゲイン誤差を除去することができ
ます。
励起電流
このデバイスには 2 つの励起電流が含まれていて、それぞれ 50
µA、100 µA、250 µA、500 µA、750 µA、または 1 mA に設定で
きます。
バイアス電圧
バイアス電圧発生器が内蔵されているため、熱電対からの信号
に適切なバイアスをかけることができます。バイアス電圧は
AVDD/2 に設定され、あらゆる入力で使用できます。複数のチャ
ンネルに供給できます。
ブリッジ・パワー・スイッチ (PSW)
ローサイド・パワー・スイッチにより、ADC にインターフェー
スされたブリッジへの電力供給を停止できます。
診断機能
AD7124-8 は、次のさまざまな診断機能を備えています。
•
•
•
•
•
AVDD は AVSS を基準とします。AVDD は、ADC に電力を供
給する内部アナログ・レギュレータを駆動します。
IOVDD は DGND を基準とします。この電源は、SPI イン
ターフェースのロジック・レベルを設定し、デジタル処理
のための内部レギュレータを駆動します。
リファレンス検出
過電圧 / 低電圧の検出
SPI 通信での CRC
メモリ・マップでの CRC
SPI 読出し / 書込みチェック
AVDD に接続された単電源から AD7124-8 に電力を供給する場合、
AVSS と DGND を 1 つのグラウンド・プレーン上で互いに接続
することができます。このセットアップでは、真のバイポーラ
入力を使用してコモン・モード電圧をシフトする場合、外部レ
ベル・シフト回路が必要になります。ADP162 などの低い静止
電流のレギュレータが推奨されます。
分離電源動作 (AVSS ≠ DGND)
AD7124-8 は、AVSS を負電圧に設定した状態で動作できるので、
真のバイポーラ入力が可能です。これにより、外部のレベル・
シフト回路なしで 0 V を中心とした完全差動入力の信号を
AD7124-8 に供給できるようになります。たとえば、3.6 V 分離
電源を使用した場合は AVDD = +1.8 V、AVSS = −1.8 V になりま
す。この場合、AD7124-8 の内部でレベル・シフトが行われ、
DGND (公称 0 V) と IOVDD の間でデジタル出力が機能します。
AVDD と AVSS に分離電源を使用する場合は、絶対最大定格を考
慮する必要があります (絶対最大定格セクションを参照)。デバ
イスの絶対最大定格を超えないように、IOVDD が 3.6 V 未満に
設定されていることを確認してください。
デジタル通信
AD7124-8 は、QSPI、MICROWIRE、および DSP と互換性のあ
る 3 線式または 4 線式の SPI インターフェースを備えています。
このインターフェースは、SPI モード 3 で動作し、CS がロー・
レベルに接続したままでも動作します。SPI モード 3 の場合、
SCLK はアイドル・ハイになり、SCLK の立ち下りエッジは起
動エッジ、立ち上がりエッジはサンプル・エッジになります。
すなわち、データは立ち下りの起動エッジに同期して出力され、
立ち上がりのサンプル・エッジに同期して入力されます。
DRIVE EDGE
SAMPLE EDGE
13048-069
これらの診断機能により、アプリケーションでの高い故障検出
率を実現できます。
電源
図 65. SPI モード 3、SCLK のエッジ
AD7124-8 は、ローパワー・モードおよびミドルパワー・モード
で 2.7 V ～ 3.6 V のアナログ電源電圧、フルパワー・モードで
2.9 V ～ 3.6 V のアナログ電源電圧で動作します。このデバイス
は 1.65 V ～ 3.6 V のデジタル電源に対応しています。
Rev. 0
ADC のレジスタ・マップへのアクセス
コミュニケーション・レジスタは、ADC 内のレジスタ・マップ
全体へのアクセスを制御しています。このレジスタは 8 ビット
の書込み専用レジスタです。パワーアップ時またはリセット後
に、デジタル・インターフェースは、デフォルトでコミュニ
ケーション・レジスタへの書込み待ちの状態になります。した
がって、すべての通信はコミュニケーション・レジスタへの書
込みによって開始されます。
－ 37/91 －
AD7124-8
データシート
コミュニケーション・レジスタへのデータ書込みによって、ど
のレジスタにアクセスするか決定され、次の動作が書込みまた
は読出しのどちらであるかも決定されます。レジスタ・アドレ
ス・ビット (ビット 5 からビット 0) により、どのレジスタに対
して読出しまたは書込みが実行されるか決まります。
8-BIT COMMAND
8 BITS, 16 BITS,
OR 24 BITS OF DATA
CMD
DATA
CS
DIN
選択されたレジスタへの読出し動作または書込み動作が完了す
ると、インターフェースはデフォルト状態、すなわち、コミュ
ニケーション・レジスタに対する書込み動作待ちの状態に戻り
ます。
インターフェースの同期が失われた場合、DIN がハイ・レベル
で少なくとも 64 シリアル・クロック・サイクルの書込み動作が
実行されると、レジスタの内容を含むデバイスのすべての設定
がリセットされ、ADC がデフォルト状態に戻ります。代わりに、
CS をデジタル・インターフェースと一緒に使用し、 CS をハ
イ・レベルに戻すと、デジタル・インターフェースがデフォル
ト状態にリセットされ、実行中のすべての動作がアボートされ
ます。
13048-070
SCLK
図 66. レジスタへの書込み (レジスタ・アドレスを含む 8 ビット・
コマンドを送信して 8 ビット、16 ビット、または 24 ビットのデー
タを書き込む。データ長は選択されたレジスタによって異なる)
8-BIT COMMAND
図 66 と 図 67 は、レジスタへの書込み動作とレジスタからの読
出し動作を説明しています。まず、8 ビット・コマンドをコ
ミュニケーション・レジスタに書き込んだ後、アドレス指定さ
れたレジスタのデータを書き込んでいます。
8 BITS, 16 BITS,
24 BITS, OR
32 BITS OUTPUT
CS
CMD
DIN
このデバイスが正常に通信しているか確認するには、ID レジス
タの読出しが推奨されます。ID レジスタは読出し専用のレジス
タで、AD7124-8 の値 0x12 が格納されています。コミュニケー
ション・レジスタと ID レジスタの詳細については、表 37 と表
38 を参照してください。
DOUT/RDY
DATA
13048-071
SCLK
図 67. レジスタからの読出し (レジスタ・アドレスを含む 8 ビッ
ト・コマンドを送信して、8 ビット、16 ビット、24 ビット、また
は 32 ビットのデータを読み出す。DOUT のデータ長は選択された
レジスタによって異なる。CRC はイネーブル)
表 37. コミュニケーション・レジスタ
Reg.
0x00
Name
COMMS
Bits
[7:0]
Bit 7
WEN
Bit 6
R/W
Bit 5
Bit 4
Bit 3
Bit 2
RS[5:0]
Bits
[7:0]
Bit 7
Bit 6
Bit 5
DEVICE_ID
Bit 4
Bit 3
Bit 1
Bit 0
Reset
0x00
RW
W
Bit 0
Reset
0x12
RW
R
表 38. ID レジスタ
Reg.
0x05
Rev. 0
Name
ID
－ 38/91 －
Bit 2
Bit 1
SILICON_REVISION
AD7124-8
データシート
構成概要
チャンネル構成
パワーオンまたはリセット後の AD7124-8 のデフォルト設定は、
次のとおりです。
AD7124-8 は 16 個の独立したアナログ入力チャンネルと 8 個の
独立したセットアップを備えています。あらゆるチャンネルで
任意のアナログ入力ペアを選択でき、あらゆるチャンネルで 8
個のセットアップのうち 1 つを自由に選択できるため、チャン
ネル構成に関する完全な柔軟性が実現されます。また、各チャ
ンネルに独自の専用セットアップを適用できるため、すべての
差動入力を使用しているときにチャンネルごとの構成も可能です。
•
•
•
チャンネル: チャンネル 0 はイネーブル、AIN0 は正入力と
して選択されており、AIN1 は負入力として選択されてい
る。Setup0 が選択されている。
セットアップ: 入力バッファとリファレンス・バッファは
ディスエーブル、ゲインは 1 に設定され、外部リファレン
スが選択されている。
ADC コントロール: AD7124-8 はローパワー・モード、連続
変換モードになっており、内部発振器がイネーブルに設定
され、マスター・クロック源として選択されている。
診断機能: イネーブルになっている唯一の診断機能は
SPI_IGNORE_ERR 機能です。
いくつかの重要なレジスタ設定オプションのみを示しました。
このリストは一例であることに留意してください。レジスタの
詳細については、内蔵レジスタセクションを参照してください。
図 68 に、ADC 動作の設定を変更するときの推奨フローの概要
を示します。このフローは 3 つのブロックに分割されます。
•
•
•
•
チャンネルの構成 (図 68 のボックス A を参照)
セットアップ (図 68 のボックス B を参照)
診断機能 (図 68 のボックス C を参照)
ADC コントロール (図 68 のボックス D を参照)
アナログ入力に加え、電源やリファレンスなどの信号も入力と
して使用できます。これらの信号を選択した場合、内部でマル
チプレクサにルーティングされます。AD7124-8 により、ADC
への 16 個の構成 (チャンネル) を定義できます。これにより、
診断機能と変換とをインターリーブすることができます。
チャンネル・レジスタ
チャンネル・レジスタは、あるチャンネルの正のアナログ入力
または負のアナログ入力とする入力ピンを選択するために使用
します。このレジスタには、チャンネル・イネーブル / ディス
エーブル・ビットや、このチャンネルで使用するセットアップ
(8 個のセットアップのいずれか) を選択するためのセットアッ
プ選択ビットも含まれています。
複数のチャンネルがイネーブルになっている状態で AD7124-8
が動作している場合、チャンネル・シーケンサはチャンネル 0
からチャンネル 15 までイネーブル・チャンネルを順番に循環し
ます。チャンネルがディスエーブルの場合、この動作はシーケ
ンサによってスキップされます。チャンネル 0 のチャンネル・
レジスタの詳細を表 39 に示します。
A
CHANNEL CONFIGURATION
SELECT POSITIVE AND NEGATIVE INPUT FOR EACH ADC CHANNE L
SELECT ONE OF 8 SETUPS FOR ADC CHANNE L
B
SETUP
8 POSSIBLE ADC SETUPS
SELECT FILTER, OUTPUT DATA RATE, GAIN AND MORE
C
DIAGNOSTICS
ENABLE CRC, SPI READ AND WRITE CHECKS
ENABLE LDO CHECKS, AND MORE
D
ADC CONTROL
SELECT ADC OPERATING MODE, CLOCK SOURCE,
SELECT POWER MODE, DATA + STATUS, AND MORE
13048-072
•
図 68. 推奨する ADC 構成時のフロー
表 39. チャンネル 0 レジスタ
Reg. Name
Bits Bit 7
0x09 CHANNEL_0 [15:8] Enable
[7:0]
Rev. 0
Bit 6
Bit 5
Setup
Bit 4
Bit 3
Bit 2
0
AINP[2:0]
AINM[4:0]
－ 39/91 －
Bit 1
Bit 0
AINP[4:3]
Reset
0x8001
RW
RW
AD7124-8
データシート
ADC セットアップ
の場合、ADC は負の差動入力電圧にも対応し、出力コーディン
グはオフセット・バイナリになります。ユニポーラ・モードの
場合、ADC は正の差動入力電圧のみに対応し、コーディングは
ストレート・バイナリになります。どちらの場合も、入力電圧
は AVDD および AVSS 電源電圧を超えないようにしてください。
また、これらのレジスタを使用してリファレンス源を選択する
こ と も で き ま す 。 内 部 2.5 V リ フ ァ レ ン ス 、 REFIN1(+) と
REFIN1(−) の間に接続された外部リファレンス、REFIN2(+) と
REFIN2(−) の間に接続された外部リファレンス、または AVDD
と AVSS 間のリファレンスの 4 つから選択できます。PGA ゲイ
ンも設定でき、1、2、4、8、16、32、64、128 のゲインが用意
されています。アナログ入力バッファとリファレンス電圧入力
バッファに関する設定は、このレジスタを使用してイネーブル
に設定できます。
AD7124-8 には 8 個の独立したセットアップがあります。各セッ
トアップは以下の 4 つのレジスタで構成されています。
設定レジスタ
フィルタ・レジスタ
オフセット・レジスタ
ゲイン・レジスタ
たとえば、Setup 0 は、設定レジスタ 0、フィルタ・レジスタ 0、
オフセット・レジスタ 0、およびゲイン・レジスタ 0 で構成さ
れています。図 69 に、これらのレジスタのグループを示します。
セットアップは、チャンネル・レジスタから選択できます。詳
細については、チャンネル構成セクションで説明しています。
これにより、各チャンネルを 8 個の個別のセットアップのいず
れかに割り当てることができます。表 40 から表 43 に、Setup 0
に関連する 4 つのレジスタを示しています。Setup 1 から Setup 7
までは、Setup 0 と全く同じ構造です。
フィルタ・レジスタ
フィルタ・レジスタは、ADC 変調器の出力で使用するデジタ
ル・フィルタを選択します。フィルタ・タイプと出力データ・
レートは、このレジスタのビットをセットして選択します。詳
細については、デジタル・フィルタセクションを参照してくだ
さい。
設定レジスタ
設定レジスタにより、バイポーラまたはユニポーラを選択して
ADC の出力コーディングを選択できます。バイポーラ・モード
CONFIGURATION
REGISTERS
FILTER
REGISTERS
GAIN
REGISTERS
OFFSET
REGISTERS
CONFIG_0
0x19
FILTER_0 0x21
GAIN_0
0x31
OFFSET_0 0x29
CONFIG_1
0x1A
FILTER_1 0x22
GAIN_1
0x32
OFFSET_1 0x2A
CONFIG_2
0x1B
FILTER_2 0x23
GAIN_2
0x33
OFFSET_2 0x2B
CONFIG_3
0x1C
FILTER_3 0x24
GAIN_3
0x34
OFFSET_3 0x2C
CONFIG_4
0x1D
FILTER_4 0x25
GAIN_4
0x35
OFFSET_4 0x2D
CONFIG_5
0x1E
FILTER_5 0x26
GAIN_5
0x36
OFFSET_5 0x2E
CONFIG_6
0x1F
FILTER_6 0x27
GAIN_6
0x37
OFFSET_6 0x2F
CONFIG_7
0x20
FILTER_7 0x28
GAIN_7
0x38
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
ANALOG INPUT BUFFERS
REFERENCE BUFFERS
BURNOUT
REFERENCE SOURCE
GAIN
GAIN CORRECTION
OPTIONALLY
PROGRAMMED
PER SETUP AS REQUIRED
OFFSET_7 0x30
OFFSET CORRECTION
OPTIONALLY PROGRAMMED
PER SETUP AS REQUIRED
SINC4
SINC3
SINC4 + SINC1
SINC3 + SINC1
ENHANCED 50Hz/60Hz REJECTION
13048-073
•
•
•
•
図 69. ADC セットアップ・レジスタのグループ
表 40. 設定 0 レジスタ
Reg.
0x19
Name
Bits
Bit 7
CONFIG_0 [15:8]
[7:0] REF_BUFM
Bit 6
Bit 5
Bit 4
0
AIN_BUFP
AIN_BUFM
Bit 3
Bipolar
REF_SEL
Bit 2
Bit 1
Burnout
PGA
Bit 0
REF_BUFP
Reset
0x0860
RW
RW
表 41. フィルタ 0 レジスタ
Reg.
0x28
Name
Bits Bit 7
FILTER_0 [23:9]
[15:8]
[7:0]
Bit 6
Filter
Bit 5
Bit 4
REJ60
Bit 3
0
Bit 2
Bit 1
Bit 0
Reset
RW
POST_FILTER
SINGLE_CYCLE 0x060180 RW
FS[10:8]
FS[7:0]
表 42. オフセット 0 レジスタ
Reg.
0x29
Name
Bits
OFFSET_0 [23:0]
Bits[23:0]
Offset[23:0]
Reset
RW
0x800000 RW
表 43. ゲイン 0 レジスタ
Reg. Name
0x31 GAIN_0
Rev. 0
Bits
[23:0]
Bits[23:0]
Gain[23:0]
－ 40/91 －
Reset
RW
0x5XXXXX RW
AD7124-8
データシート
オフセット・レジスタ
オフセット・レジスタは、ADC のオフセット・キャリブレー
ション係数を保持します。オフセット・レジスタのパワーオ
ン・リセット値は 0x800000 です。オフセット・レジスタは 24
ビットのリード / ライト・レジスタです。ユーザーが内部また
はシステム・ゼロスケール・キャリブレーションを開始した場
合、またはユーザーがオフセット・レジスタに書き込んだ場合、
パワーオン・リセット値は自動的に上書きされます。
ゲイン・レジスタ
AD7124-8 で内部発振器の周波数を監視することもできます。
MCLK_COUNT レジスタは、マスター・クロックのパルスを監
視します。診断レジスタの詳細を表 44 ～ 表 46 に示します。使
用可能な診断機能の詳細については、診断機能セクションを参
照してください。
ゲイン・レジスタは、ADC のキャリブレーション係数を保持す
る 24 ビット・レジスタです。ゲイン・レジスタはリード / ライ
ト・レジスタです。ゲインは、1 の値で出荷時にキャリブレー
ションされます。このため、デフォルト値はデバイスごとに異
なります。ユーザーが内部またはシステム・フルスケール・
キャリブレーションを開始した場合、デフォルト値は自動的に
上書きされます。詳細については、キャリブレーションセク
ションを参照してください。
ADC コントロール・レジスタ
ADC コントロール・レジスタは、AD7124-8 が使用するコア・
ペリフェラルとデジタル・インターフェースのモードを設定し
ます。消費電力モード (フルパワー、ミドルパワー、またはロー
パワー) は、このレジスタで選択します。また、連続変換やシン
グル変換などの動作モードも選択します。スタンバイ・モード
やパワーダウン・モードだけでなく、あらゆるキャリブレー
ション・モードを選択することもできます。さらに、このレジ
スタには、クロック源の選択ビットと内部リファレンス電圧の
イネーブル・ビットも含まれています。リファレンス電圧の選
択ビットは、セットアップの設定レジスタに含まれています (詳
細については、ADC セットアップセクションを参照)。
診断機能
ERROR_EN レジスタを使用して、AD7124-8 のさまざまな診断
機能をイネーブルまたはディスエーブルに設定します。デフォ
ルトでは、SPI_IGNORE 機能がイネーブルに設定されます。こ
れにより、ADC と通信するには不適切なタイミングが表示され
ます (パワーアップ時やリセット時など)。その他の診断機能と
して、次のものがあります。
•
•
•
•
•
診 断が イネーブ ルに なってい る場 合、対応 する フラグが エ
ラー・レジスタに含まれます。ステータス・レジスタ内の ERR
フラグを制御するため、すべてのイネーブル・フラグが OR 接
続されます。このため、エラーが発生した場合 (たとえば、SPI
CRC チェックでエラーが検出された場合)、エラー・レジスタ内
の関連するフラグ (SPI_CRC_ERR フラグなど) がセットされま
す。ステータス・レジスタ内の ERR フラグもセットされます。
これは、変換にステータス・ビットを追加する場合に便利です。
ERR ビットは、エラーが発生したかどうかを示します。その後、
エラー・レジスタでエラーの原因について詳細を確認できます。
SPI 読出し / 書込みチェック。有効なレジスタのみにアクセ
スを制限
SCLK カウンタ。正しい数の SCLK パルスを使用
SPI CRC
メモリ・マップ CRC
LDO チェック
デジタル・インターフェースの動作も ADC コントロール・レ
ジスタで選択します。このレジスタにより、データとステータ
スの読出しモードや連続読出しモードをイネーブルに設定でき
ます。詳細については、デジタル・インターフェースセクショ
ンを参照してください。このレジスタの詳細を表 47 に示します。
表 44. エラー・レジスタ
Reg.
0x06
Name
Error
Bits
[23:16]
Bit 7
[15:8]
AINP_OV_
ERR
ALDO_PSM_
ERR
[7:0]
Bit 6
Bit 5
Bit 4
0
AINP_UV_
ERR
SPI_IGNORE
_ERR
AINM_OV_
ERR
SPI_SCLK_
CNT_ERR
Bit 3
LDO_CAP_
ERR
AINM_
REF_DET_
UV_ ERR ERR
SPI_READ SPI_WRITE_
_ ERR
ERR
Bit 2
ADC_CAL_
ERR
0
SPI_CRC_ERR
Bit 1
ADC_CONV_
ERR
DLDO_PSM_
ERR
MM_CRC_
ERR
Bit 0
ADC_SAT_
ERR
0
Reset
0x000000
RW
R
0
表 45. エラー・イネーブル・レジスタ
Reg.
0x07
Name
ERROR_
EN
Bits
[23:16]
Bit 7
0
Bit 6
Bit 5
Bit 4
Bit 3
MCLK_CNT_ LDO_CAP_
LDO_CAP_CHK
EN
CHK_TEST_E
N
AINP_UV_
AINM_OV_ AINM_UV REF_DET_
ERR_EN
ERR_EN
_ERR_EN ERR_EN
[15:8]
AINP_OV_
ERR_EN
[7:0]
ALDO_PSM SPI_IGNORE
_ ERR_EN
_ERR_EN
SPI_SCLK_
CNT_ERR_
EN
Bit 2
ADC_CAL_
ERR_EN
DLDO_PSM_
TRIP_TEST_
EN
SPI_READ SPI_WRITE SPI_CRC_
_ERR_EN _ERR_EN
ERR_EN
Bit 1
Bit 0
ADC_CONV_ ADC_SAT_
ERR_EN
ERR_EN
DLDO_PSM_
ERR_EN
MM_CRC_
ERR_EN
Reset
0x000040
RW
RW
Reset
0x00
RW
R
Reset
0x0000
RW
RW
ALDO_PSM_
TRIP_TEST_
EN
0
表 46. MCLK カウント・レジスタ
Reg.
0x08
Name
MCLK_COUNT
Bits
[7:0]
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
MCLK_COUNT
Bit 2
Bit 1
Bit 0
表 47. ADC コントロール・レジスタ
Reg.
0x01
Rev. 0
Name
ADC_CONTROL
Bits
[15:8]
[7:0]
Bit 7
Bit 6
0
POWER_MORE
Bit
5
Bit 4
DOUT_RDYB_DEL
Bit 3
CONT_READ
Mode
－ 41/91 －
Bit 2
DATA_STATUS
Bit 1
Bit 0
CSB_EN REF_EN
CLK_SEL
AD7124-8
データシート
柔軟なコンフィグレーション
図 70、図 71、および図 72 に黒色の文字で示しているレジスタ
は、このコンフィグレーションでプログラムするものです。灰
色の文字で示しているレジスタは、このコンフィグレーション
ではプログラムする必要はありません。
AD7124-8 を実装するには、アナログ入力と隣接する差動入力を
使用して、それらすべてを同じセットアップ、ゲイン補正、お
よびオフセット補正レジスタで実行するのが最も簡単です。た
とえば、4 つの差動入力が必要であるとします。この場合、以
下 の 組 み 合 わ せ の 差 動 入 力 を 使 用 し ま す 。 AIN0/AIN1 、
AIN2/AIN3、AIN4/AIN5、AIN6/AIN7。
レジスタ・ブロック間において点線で示すように、ゲインおよ
びオフセット・レジスタのプログラミングは、常にオプション
です。内部キャリブレーション、システム・オフセット・キャ
リブレーション、またはフルスケール・キャリブレーションを
実行すると、選択したチャンネルのオフセット・レジスタが自
動的に更新されます。
代わりに、使用可能な 8 個のセットアップを利用してこれら 4
個の完全差動入力を実装することもできます。4 個の差動入力
の一部と他の入力の間で速度、ノイズ、またはゲインの要件が
異なる場合、または特定のチャンネルで特定のオフセットまた
はゲイン補正を行う必要がある場合は、この方法を使用できま
す。図 71 では、各差動入力がどのように個別のセットアップを
使用し、各チャンネルの設定で完全な柔軟性を発揮する方法に
ついて示します。
CHANNEL
REGISTERS
CH0 0x09
AIN1
CH1 0x0A
AIN2
CH2 0x0B
AIN3
CH3 0x0C
AIN4
CH4 0x0D
AIN5
CH5 0x0E
AIN6
AIN7
CONFIGURATION
REGISTERS
CH6 0x0F
CH7 0x10
CH8 0x11
CH9 0x12
CH10 0x13
CH11 0x14
CH12 0x15
CH14 0x17
CH15 0x18
SELECT ANALOG INPUT PARTS
ENABLE THE CHANNEL
SELECT SETUP 0
GAIN
REGISTERS
OFFSET
REGISTERS
CONFIG_0 0x19
FILTER_0 0x21
GAIN_0
0x31
OFFSET_0 0x29
CONFIG_1
0x1A
FILTER_1 0x22
GAIN_1
0x32
OFFSET_1 0x2A
CONFIG_2 0x1B
FILTER_2 0x23
GAIN_2
0x33
OFFSET_2 0x2B
CONFIG_3 0x1C
FILTER_3 0x24
GAIN_3
0x34
OFFSET_3 0x2C
CONFIG_4 0x1D
FILTER_4 0x25
GAIN_4
0x35
OFFSET_4 0x2D
CONFIG_5 0x1E
FILTER_5 0x26
GAIN_5
0x36
OFFSET_5 0x2E
CONFIG_6 0x1F
FILTER_6 0x27
GAIN_6
0x37
OFFSET_6 0x2F
CONFIG_7 0x20
FILTER_7 0x28
GAIN_7
0x38
OFFSET_7 0x30
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
CH13 0x16
FILTER
REGISTERS
ANALOG INPUT BUFFERS
REFERENCE BUFFERS
BURNOUT
REFERENCE SOURCE
GAIN
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
SINC4
SINC3
SINC4 + SINC1
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
13048-074
AIN0
SINC3 + SINC1
ENHANCED 50Hz/60Hz REJECTION
図 70. 4 個の完全差動入力すべてが 1 つのセットアップ (CONFIG_0、FILTER_0、GAIN_0、OFFSET_0) を使用
CHANNEL
REGISTERS
AIN0
CH0
AIN1
CH1 0x0A
AIN2
CH2 0x0B
AIN3
CH3 0x0C
AIN4
CH4 0x0D
AIN5
CH5 0x0E
AIN7
CONFIGURATION
REGISTERS
CH6 0x0F
CH7
0x10
CH8
0x11
CH9
0x12
CH10 0x13
CH11 0x14
CH12 0x15
CH14 0x17
CH15 0x18
SELECT ANALOG INPUT PARTS
ENABLE THE CHANNEL
SELECT SETUP
GAIN
REGISTERS
OFFSET
REGISTERS
CONFIG_0 0x19
FILTER_0 0x21
GAIN_0
0x31
OFFSET_0 0x29
CONFIG_1
0x1A
FILTER_1 0x22
GAIN_1
0x32
OFFSET_1 0x2A
CONFIG_2 0x1B
FILTER_2 0x23
GAIN_2
0x33
OFFSET_2 0x2B
CONFIG_3 0x1C
FILTER_3 0x24
GAIN_3
0x34
OFFSET_3 0x2C
CONFIG_4 0x1D
FILTER_4 0x25
GAIN_4
0x35
OFFSET_4 0x2D
CONFIG_5 0x1E
FILTER_5 0x26
GAIN_5
0x36
OFFSET_5 0x2E
CONFIG_6 0x1F
FILTER_6 0x27
GAIN_6
0x37
OFFSET_6 0x2F
CONFIG_7 0x20
FILTER_7 0x28
GAIN_7
0x38
OFFSET_7 0x30
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
CH13 0x16
FILTER
REGISTERS
ANALOG INPUT BUFFERS
REFERENCE BUFFERS
BURNOUT
REFERENCE SOURCE
GAIN
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
SINC4
SINC3
SINC4 + SINC1
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
SINC3 + SINC1
ENHANCED 50Hz/60Hz REJECTION
図 71. 4 個の完全差動入力がチャンネルごとに個別のセットアップを使用
Rev. 0
－ 42/91 －
13048-075
AIN6
0x09
AD7124-8
データシート
ジスタをプログラムして、オプションのゲインとオフセット補
正をセットアップごとに適用できます。
図 72 では、チャンネル・レジスタによってアナログ入力ピンと
ダウンストリーム側のセットアップ構成をどのように繋げて行
くか例を示しています。この例では、2 個の差動入力と 2 個の
シ ング ルエンド 入力 が必要で す。 シングル エン ド入力は 、
AIN0/AIN7 と AIN6/AIN7 の組み合わせです。最初の差動入力ペ
ア (AIN0/AIN1) は Setup 0 を使用します。2 個のシングルエンド
入力ペア (AIN0/AIN7 および AIN6/AIN7) は、診断機能として設
定 され ています 。こ のため、 これ らは個別 のセ ットアッ プ
(Setup 1) を使用します。最後の差動入力 (AIN2/AIN3) も個別の
セットアップである Setup 2 を使用します。
図 72 に示している例では、CHANNEL_0 ～ CHANNEL_3 レジ
スタを使用しています。これらの各レジスタで MSB (イネーブ
ル・ビット) を設定することで、クロスポイント・マルチプレク
サを使用した 4 つの組み合わせが可能です。AD7124-8 の変換時
に、シーケンサは CHANNEL_0、CHANNEL_1、CHANNEL_2、
CHANNEL_3 の昇順で遷移した後、CHANNEL_0 に戻ってこの
シーケンスを繰り返します。
使用するセットアップが 3 個選択されているため、CONFIG_0、
CONFIG_1、および CONFIG_2 レジスタが必要に応じてプログ
ラム済みで、FILTER_0、FILTER_1、および FILTER_2 レジス
タも必要に応じてプログラムされています。GAIN_0、GAIN_1、
GAIN_2 レジスタおよび OFFSET_0、OFFSET_1、OFFSET_2 レ
CHANNEL
REGISTERS
CHANNEL_0 0x09
AIN1
CHANNEL_1 0x0A
AIN2
CHANNEL_2 0x0B
AIN3
CHANNEL_3 0x0C
AIN4
CHANNEL_4 0x0D
AIN5
CHANNEL_5 0x0E
AIN6
CHANNEL_6 0x0F
AIN7
CONFIGURATION
REGISTERS
CONFIG_0
CHANNEL_7 0x10
CHANNEL_8 0x11
CHANNEL_10 0x13
CHANNEL_13 0x16
CHANNEL_14 0x17
CHANNEL_15 0x18
SELECT ANALOG INPUT PARTS
ENABLE THE CHANNEL
SELECT SETUP
GAIN_0
CONFIG_1
0x1A
FILTER_1 0x22
CONFIG_2
0x1B
FILTER_2 0x23
CONFIG_3
0x1C
CONFIG_6
CHANNEL_11 0x14
CHANNEL_12 0x15
FILTER_0 0x21
CONFIG_5
CONFIG_7
0x31
OFFSET_0 0x29
GAIN_1
0x32
OFFSET_1 0x2A
GAIN_2
0x33
OFFSET_2 0x2B
FILTER_3 0x24
GAIN_3
0x34
OFFSET_3 0x2C
0x1D
FILTER_4 0x25
GAIN_4
0x35
OFFSET_4 0x2D
0x1E
FILTER_5 0x26
GAIN_5
0x36
OFFSET_5 0x2E
0x1F
FILTER_6 0x27
GAIN_6
0x37
OFFSET_6 0x2F
0x20
FILTER_7 0x28
GAIN_7
0x38
OFFSET_7 0x30
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
ANALOG INPUT BUFFERS
REFERENCE BUFFERS
BURNOUT
REFERENCE SOURCE
GAIN
OFFSET
REGISTERS
GAIN
REGISTERS
0x19
CONFIG_4
CHANNEL_9 0x12
FILTER
REGISTERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
SINC4
SINC3
SINC4 + SINC1
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
SINC3 + SINC1
ENHANCED 50Hz/60Hz REJECTION
図 72. 複数の共有セットアップを使用して差動とシングルエンドを混在させる場合のコンフィグレーション
Rev. 0
－ 43/91 －
13048-076
AIN0
AD7124-8
データシート
ADC 回路情報
これらのチャンネルは、チャンネル・レジスタの AINP[4:0]
ビットと AINM[4:0] ビットを使用して設定します (表 48 を参照)。
このデバイスは、8 個の差動入力、15 個の疑似差動入力、また
はその両方を使用できるよう設定できます。差動入力を使用す
る場合は、隣接するアナログ入力ピンを使用して入力ペアを構
成します。隣接するピンを使用することで、チャンネル間のミ
スマッチを最小限に抑えることができます。
アナログ入力チャンネル
AD7124-8 には、柔軟性の高いマルチプレクサが採用されている
ため、任意のアナログ入力ピン (AIN0 ～ AIN15) を正入力また
は負入力として選択できます。この機能により、ピンの接続
チ ェッ クなどの 診断 を実行で きま す。また 、プ リント基 板
(PCB) の設計も簡素になります。たとえば、同じ PCB に 2 線式、
3 線式、4 線式の抵抗温度検出器 (RTD) を実装できます。
ゲインが 1 の場合、入力はバッファあり、またはバッファなし
のどちらでもかまいませんが、ゲインが 1 よりも大きい場合は
自動的にバッファありに設定されます。AINP および AINM
バッファは、設定レジスタの AIN_BUFP および AIN_BUFM
ビットを使用して個別にイネーブル / ディスエーブルに設定で
きます (表 49 を参照)。バッファありモードの場合、入力チャン
ネルはバッファ・アンプのハイ・インピーダンス入力段に接続
されます。このため、入力は大きなソース・インピーダンスに
耐えることができ、ストレイン・ゲージや RTD などの外部の抵
抗型センサーに直接接続できるよう特別に設計されています。
AVDD
AIN0
AVSS
AVDD
AVDD
AIN1
BURNOUT
CURRENTS
AVSS
PGA
デバイスがバッファなしモードで動作する場合は、アナログ入
力電流が大きくなります。このバッファなしの入力パスは、駆
動源に対して動的負荷になることに注意する必要があります。
このため、ADC 入力の駆動源の出力インピーダンスによっては、
入力ピンの抵抗 / コンデンサ (RC) の組み合わせにより、ゲイン
誤差が発生する場合があります。
TO ADC
AVDD
AIN14
AVSS
AVSS
バッファなしモード (ゲイン = 1) の絶対入力電圧範囲は AVSS −
50 mV ～ AVDD + 50 mV です。ゲインが 1 でのバッファあり
モードの絶対入力電圧範囲は、AVSS + 100 mV ～ AVDD − 100 mV
に制限されています。コモン・モード電圧はこれらの限界値を
超えてはいけません。これらの限界値を超えると、直線性とノ
イズ性能が低下します。
AVDD
13048-077
AIN15
AVSS
ゲインが 1 よりも大きい場合、アナログ入力バッファは自動的
にイネーブルになります。入力バッファの前に配置されている
PGA はレール to レールです。このため、この場合の絶対入力電
圧範囲は AVSS − 50 mV ～ AVDD + 50 mV になります。
図 73. アナログ入力マルチプレクサ回路
表 48. チャンネル・レジスタ
Reg.
0x09 to
0x18
Name
Bits
CHANNEL_0 [15:8]
to
[7:0]
CHANNEL_15
Bit 7
Enable
Bit 6
Bit 5
Setup
Bit 4
Bit 3
AINP[2:0]
Bit 2
0
AINM[4:0]
Bit 1
Bit 0
AINP[4:3]
Reset
0x8001
RW
RW
Reset
0x0860
RW
RW
表 49. 設定レジスタ
Reg.
0x19 to
0x20
Rev. 0
Name
CONFIG_0
to
CONFIG_7
Bits
Bit 7
Bit 6
[15:8]
[7:0] REF_BUFM AIN_BUFP
Bit 5
0
AIN_BUFM
Bit 4
－ 44/91 －
Bit 3
Bipolar
REF_SEL
Bit 2
Bit 1
Burnout
PGA
Bit 0
REF_BUFP
AD7124-8
データシート
プログラマブル・ゲイン・アレイ (PGA)
BUF
PGA1
PGA2
24-BIT
Σ-Δ ADC
BUF
13048-080
X-MUX
ゲイン段をイネーブルにすると、マルチプレクサからの出力が
PGA の入力に供給されます。PGA が内蔵されているので、
AD7124-8 内で小さい振幅の信号を増幅し、優れたノイズ性能を
維持することが可能です。
ANALOG
BUFFERS
図 74. PGA
AD7124-8 は、設定レジスタの PGA ビットを使用してゲイン = 1、
2、4、8、16、32、64、128 にプログラムすることができます
(表 49 を参照)。PGA は 2 段で構成されています。ゲインが 1 の
場合は、両方の段がバイパスされます。ゲインが 2 ～ 8 の場合
は 1 つの段が使用され、ゲインが 8 よりも大きい場合は両方の
段が使用されます。
アナログ入力範囲は ±VREF/ゲインです。このため、2.5 V 外部リ
ファレンスでは、ユニポーラ範囲は 0 mV ～ 19.53 mV から 0 V
～ 2.5 V になり、バイポーラ範囲は ±19.53 mV ～ ±2.5 V になり
ます。VREF = AVDD などの高いリファレンス値の場合、アナロ
グ入力範囲を制限する必要があります。これらの限界値の詳細
については、仕様セクションを参照してください。
リファレンス
AD7124-8 は 2.5 V リファレンスを内蔵しています。内蔵リファ
レンスは、低ノイズで、ドリフト 15 ppm/°C (max) の低ドリフ
ト・リファレンスです。AD7124-8 にリファレンスを内蔵するこ
とで、熱電対などのアプリケーションで必要となる外部コン
ポーネントの数を削減できるので、PCB の小型化が可能になり
ます。
REFOUT
BAND GAP
REF
AVDD
AVSS
REFIN1(+)
AVSS
REFIN1(–)
REFIN2(+)
REFIN2(–)
こ の リ フ ァ レ ン ス は ADC へ の 電 力 供 給 に 使 用 で き ま す
(ADC_CONTROL レジスタ の REF_EN ビットを 1 に設定)。代
わりに、外部リファレンスを適用できます。外部リファレンス
の場合、ADC はチャンネルに対して完全差動入力の機能を備え
て い ま す 。 さ ら に 、 2 つ の外 部 リ フ ァ レ ン ス ・ オ プ シ ョ ン
(REFIN1 または REFIN2) のいずれかを選択できます。AD7124-8
のリファレンス源は、設定レジスタの REF_SEL ビットを使用
して選択します (表 49 を参照)。内部リファレンスを選択した場
合、このリファレンスは内部で変調器に接続されます。
REFOUT ピンから出力することもできます。内部リファレンス
がアクティブな場合は、REFOUT に 0.1 µF のデカップリング・
コンデンサが必要です。
リファレンス・バッファがディスエーブルになっている場合、
差動リファレンス入力のコモン・モード範囲は AVSS − 50 mV ～
AVDD + 50 mV になります。リファレンス入力はオンチップで
バッファ付きにすることもできます。バッファには、100 mV の
ヘッドルームが必要です。REFIN (REFINx(+) − REFINx(−)) の公
称リファレンス電圧は 2.5 V ですが、AD7124-8 は 1 V ～ AVDD
のリファレンス電圧で機能します。
アナログ入力に接続されたトランスデューサの励起電圧 (または
励起電流) がデバイスのリファレンス電圧も駆動するようなアプ
リケーションはレシオメトリックであるため、励起電源の低周
波ノイズの影響は除去されます AD7124-8 を非レシオメトリッ
ク・アプリケーションで使用する場合は、低ノイズ・リファレ
ンスを使用します。
AD7124-8 用に推奨される 2.5 V リファレンス電圧源として、低
ノイズ、低消費電力リファレンスである ADR4525 があります。
バッファなしの場合、リファレンス入力は、ハイ・インピーダ
ンスの動的負荷を提供することに注意してください。各リファ
レンス入力のインピーダンスは動的であるため、リファレンス
入力がバッファなしの場合、リファレンス入力の駆動源の出力
インピーダンスによっては、これらの入力の抵抗 / コンデンサ
の組み合わせにより dc ゲイン誤差が生じる可能性があります。
通常、リファレンス電圧源の出力インピーダンスは低いため、
システム内でゲイン誤差を発生させることなく、REFINx(+) に
デカップリング・コンデンサを接続できます。外部抵抗の両端
からリファレンス入力電圧を出力すると、リファレンス入力の
外部ソース・インピーダンスが大きくなります。この場合、リ
ファレンス・バッファを使用する必要があります。
3V
REFERENCE
BUFFERS
ADR4525
1µF
4.7µF
REFINx(+)
REFINx(–)
13048-082
2.5V REF
図 76. ADR4525 と AD7124-8 の接続
図 75. リファレンス接続
Rev. 0
0.1µF
13048-081
24-BIT
Σ-Δ ADC
4.7µF
－ 45/91 －
AD7124-8
データシート
バイポーラ / ユニポーラ構成
電 流 を 出 力 で き る ピ ン は 、 IO_CONTROL_1 レ ジ ス タ の
IOUT1_CH および IOUT0_CH ビットを使用してプログラムしま
す (表 50 を参照)。各電流源の大きさは、IO_CONTROL_1 レジ
スタの IOUT1 ビットと IOUT0 ビットを使用して個別にプログ
ラムできます。さらに、どちらの電流も同じアナログ入力ピン
に出力できます。
AD7124-8 のアナログ入力は、ユニポーラまたはバイポーラの入
力電圧範囲に対応します。これにより、ADC の入力範囲をセン
サー出力範囲に対して微調整することができます。分離電源を
使用する場合、デバイスは真のバイポーラ入力に対応します。
単電源を使用する場合、バイポーラ入力範囲を使用しても、シ
ステム AVSS を基準とした負電圧をデバイスに入力できるとは
限りません。AINP 入力のユニポーラ信号とバイポーラ信号は、
AINM 入力の電圧を基準としています。たとえば、AINM が 1.5
V で、ADC がゲイン 1 でユニポーラ・モード用に設定されてい
る場合、VREF = AVDD = 3 V のときに AINP 入力の入力電圧範囲
は 1.5 V ～ 3 V になります。ADC がバイポーラ・モード用に設
定されている場合、AINP 入力のアナログ入力範囲は 0 V ～
AVDD になります。バイポーラ / ユニポーラ・オプションは、設
定レジスタでバイポーラ・ビットをプログラムすることで選択
します。
励起電流を使用する場合、内蔵リファレンスをイネーブルにす
る必要はありません。
IOUT0 IOUT1
VBIAS
AVDD
AIN0
AVSS
データ出力コーディング
VBIAS
AVDD
ADC がユニポーラ動作用に設定されている場合、出力コードは
自然 (ストレート) バイナリになり、ゼロ差動入力の電圧がコー
ド 00 … 00、ミッドスケール電圧がコード 100 … 000、フルス
ケール入力電圧がコード 111 … 111 の自然 (ストレート) バイナ
リになります。アナログ入力電圧の出力コードは次のように表
されます。
AVDD
AIN1
BURNOUT
CURRENTS
AVSS
PGA
TO ADC
Code = (2N × AIN × Gain)/VREF
AVSS
ADC がバイポーラ動作用に設定されている場合、出力コードは
オフセット・バイナリになり、負のフルスケール電圧がコード
000 … 000、ゼロ差動入力電圧がコード 100 … 000、正のフルス
ケール入力電圧がコード 111 … 111 になります。アナログ入力
電圧の出力コードは次のように表されます。
VBIAS
AVDD
13048-083
AIN15
Code = 2N − 1 × [(AIN × Gain/VREF) + 1]
AVSS
ここで、
N = 24
AIN はアナログ入力電圧。
Gain はゲイン設定 (1 ～ 128)。
図 77. 励起電流とバイアス電圧の接続
ブリッジ・パワーダウン・スイッチ
ストレイン・ゲージやロード・セルなどのブリッジ・アプリ
ケーションでは、ブリッジ自体がシステム内で電流の大半を消
費します。たとえば、3 V の電源で励起する場合、350 Ω のロー
ド・セルは 8.6 mA の電流を必要とします。システムの消費電流
を最小限に抑えるには、ブリッジ・パワーダウン・スイッチを
使用してブリッジ (使用していないときに) を切り離すことがで
きます。このスイッチは 30 mA の連続電流に耐え、オン抵抗は
10 Ω (max) です。IO_CONTROL_1 レジスタの PDSW ビットが
スイッチを制御します。
励起電流
AD7124-8 には、50 µA、100 µA、250 µA、500 µA、750 µA、ま
たは 1 mA と等しくなるようにプログラムできるソフトウェア
で設定可能な 2 個のマッチングがとれた定電流源も内蔵されて
います。これらの電流源は、外部抵抗ブリッジや RTD センサー
を励起するのに使用できます。どちらの電流源も AVDD から電
流を供給し、任意のアナログ入力ピンに出力できます (図 77 を
参照)。
表 50. 入出力制御 1 レジスタ
Reg.
0x03
Name
IO_
CONTROL_1
Bits
[23:16]
Bit 7
GPIO_DAT4
Bit 6
GPIO_DAT3
[15:8]
PDSW
0
[7:0]
Rev. 0
Bit 5
GPIO_DAT2
Bit 4
GPIO_DAT1
IOUT1
IOUT1_CH
Bit 3
GPIO_
CTRL4
Bit 2
GPIO_
CTRL3
Bit 1
GPIO_
CTRL2
IOUT0
IOUT0_CH
－ 46/91 －
Bit 0
GPIO_
CTRL1
Reset
0x000000
RW
RW
AD7124-8
データシート
ロジック出力
クロック
AD7124-8 には、4 つの汎用デジタル出力 P1 ～ P4 があります。
これらは IO_CONTROL_1 レジスタの GPIO_CTRL ビットを使
用してイネーブルにします (表 50 を参照)。このピンは、レジス
タの GPIO_DATx ビットを使用してハイ・レベルへプルアップ
またはロー・レベルへプルダウンすることができます。つまり、
ピンの値は GPIO_DATx ビットをセットすることで決まります。
これらのピンのロジック・レベルは、IOVDD ではなく、AVDD に
よって決まります。IO_CONTROL_1 レジスタを読み出すと、ピ
ンの実際の値が GPIO_DATx ビットに反映されます。この機能
は短絡を検出するときに有用です。
AD7124-8 には、内部 614.4 kHz クロックが搭載されています。
この内部クロックの許容誤差は ±5% です。AD7124-8 のクロッ
ク源として、内部クロックまたは外部クロックを使用してくだ
さい。クロック源は、ADC_CONTROL レジスタの CLK_SEL
ビットを使用して選択します (表 53 を参照)。
これらのピンを使用して、外部マルチプレクサなどの外部回路
を駆動できます。チャンネル数を増やすために外部マルチプレ
クサを使用する場合、AD7124-8 の汎用出力ピンを使用してマル
チプレクサのロジック・ピンを制御できます。汎用出力ピンを
使用して、アクティブなマルチプレクサ・ピンを選択できます。
マルチプレクサの動作は AD7124-8 から独立しているため、マ
ルチプレクサ・チャンネルを変更するたびに SYNC ピンを使用
するか、モードまたは設定レジスタに書込みを行って変調器と
フィルタをリセットしてください。
バイアス電圧発生器
AD7124-8 にはバイアス電圧発生器が内蔵されています (図 77
を参照)。選択した入力チャンネルの負端子に (AVDD − AVSS)/2
のバイアスがかかります。この機能は、熱電対アプリケーショ
ンで便利です。これは、ADC を単電源で動作させる場合、熱電
対によって生成された電圧に DC 電圧でバイアスをかける必要
があるためです。バイアス電圧発生器は、IO_CONTROL_2 レジ
スタの VBIASx ビットを使用して制御します (表 52 を参照)。バ
イアス電圧発生器のパワーアップ時間は、負荷容量によって決
まります。詳細については、仕様セクションを参照してくださ
い。
表 52. 入出力制御 2 レジスタ
Reg. Name
Bit 7
0x04 IO_CONTROL_2 VBIAS15
VBIAS7
Bit 6
VBIAS14
VBIAS6
Bit 5
VBIAS13
VBIAS5
内部クロックは、CLK ピンから出力することもできます。この
機能は、アプリケーションで複数の ADC を使用し、デバイス
を同期する必要がある場合に便利です。1 つのデバイスの内蔵
クロックをシステム内のすべての ADC のクロック源として使
用できます。共通のクロックを使用すれば、すべてのデバイス
へ共通のリセットを適用するか、 SYNC ピンにパルスを入力し
て、デバイスを同期できます。
パワー・モード
AD7124-8 には、フルパワー・モード、ミドルパワー・モード、
ローパワー・モードの 3 つのパワー・モードがあります。モー
ドは、ADC_CONTROL レジスタの POWER_MODE ビットを使
用して選択します。パワー・モードは、デバイスの消費電力に
影響を与えるだけでなく、マスター・クロックの周波数も変更
します。デバイスは 614.4 kHz クロックを使用します。ただし、
このクロックは内部で分周され、分周比はパワー・モードに
よって決まります。このため、出力データ・レートの範囲と性
能はパワー・モードの影響を受けます。
表 51. パワー・モード
Power Mode
Full Power
Mid Power
Low Power
1
Bit 4
VBIAS12
VBIAS4
Master Clock
(kHz)
614.4
153.6
76.8
Output Data
Rate1 (SPS)
9.37 to 19,200
2.34 to 4800
1.17 to 2400
Current
See the 仕様
section
セトリングなし、sinc3/sinc4 フィルタを使用。
Bit 3
VBIAS11
VBIAS3
Bit 2
VBIAS10
VBIAS2
Bit 1
VBIAS9
VBIAS1
Bit 0
VBIAS8
VBIAS0
Reset
0x0000
RW
RW
表 53. ADC コントロール・レジスタ
Reg. Name
0x01 ADC_CONTROL
Rev. 0
Bit
5
Bit 6
0
POWER_MODE
Bit 7
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reset
RW
DOUT_RDYB_DEL CONT_READ DATA_STATUS CSB_EN REF_EN 0x0000 RW
Mode
CLK_SEL
－ 47/91 －
AD7124-8
データシート
スタンバイ・モードとパワーダウン・モード
スタンバイ・モードでは、ほとんどのブロックへの電力供給が
停止します。しかし、LDO はレジスタの内容を保持するため、
動作状態を維持します。イネーブルにした場合、リファレンス、
内部発振器、デジタル出力 P1 ～ P4、バイアス電圧発生器、
ローサイド・パワー・スイッチがアクティブ状態を維持します。
対応するビットを正しくセットすることで、必要に応じてこれ
らのブロックをディスエーブルに設定することもできます。励
起電流、リファレンス検出、および LDO コンデンサ検出機能は、
スタンバイ・モードでディスエーブルになります。
ADC がスタンバイ・モードの場合、イネーブルになっている他
の診断機能はアクティブのままになります。診断機能はスタン
バイ・モードでイネーブルまたはディスエーブルに設定できま
す。ただし、マスター・クロックを必要とする診断機能 (過電圧
/ 低電圧検出、LDO トリップ・テスト、メモリ・マップ CRC、
および MCLK カウンタ) は、ADC が連続変換モードまたはアイ
ドル・モードになっているときにイネーブルにする必要があり
ます。これらの診断機能は、スタンバイ・モードでイネーブル
にしても機能しません。
LDO のみがイネーブルになっている場合、スタンバイ電流は 15
µA (typ) です。スタンバイ・モードでバイアス電圧発生器など
の機能がアクティブのままになっている場合、電流は 36 µA
(typ) 増加します。スタンバイ・モードで内部発振器がアクティ
ブのままになっている場合、電流は 22 µA (typ) 増加します。ス
タンバイ・モードを終了する際に、AD7124-8 はパワーアップお
よびセトリングに 130 MCLK サイクルを必要とします。
パワーダウン・モードでは、LDO を含むすべてのブロックへの
電力供給が停止します。すべてのレジスタの内容が失われ、デ
ジタル出力 P1 ～ P4 がトライステートになります。偶発的にパ
ワーダウン・モードにならないよう、まず ADC をスタンバ
イ・モードにする必要があります。パワーダウン・モードを終
了するには、CS = 0、DIN = 1 (シリアル・インターフェース・
リセット) の状態で 64 SCLK サイクルが必要です。AD7124-8 は、
パワーアップとセトリングに 2 ms (typ) を必要とします。ス
テータス・レジスタの POR_FLAG を監視して、パワーアップ /
セトリングの終了を確認することができます。この時間が経過
した後に、内蔵レジスタにアクセスできるようになります。パ
ワーダウン電流は 2 µA (typ) です。
デジタル・インターフェース
AD7124-8 のプログラム可能な機能は、一連の内蔵レジスタを使
用して制御します。データはデバイスのシリアル・インター
フェースを経由してこれらのレジスタに書き込まれます。この
インターフェースでは、内蔵レジスタを読み出すこともできま
す。デバイスとのすべての通信は、コミュニケーション・レジ
スタに対する書込み動作で開始する必要があります。パワーオ
ンまたはリセットの後、デバイスはコミュニケーション・レジ
スタに対する書込みを待ちます。このレジスタに書き込まれた
データにより、次の動作が読出し動作または書込み動作である
か決定され、この読出し動作または書込み動作を実行するレジ
スタが決定されます。したがって、デバイス上の他のすべての
レジスタに対する書込みアクセスは、コミュニケーション・レ
ジスタに対する書込み動作で開始された後、選択したレジスタ
に対する書込みが続きます。デバイス上の他のすべてのレジス
タからの読出し動作は (連続読出しモードが選択されている場合
を除く)、コミュニケーション・レジスタに対する書込み動作で
開始された後、選択したレジスタからの読出し動作が続きます。
Rev. 0
AD7124-8 のシリアル・インターフェースはCS、DIN、SCLK、
および DOUT/RDY の 4 つの信号で構成されています。DIN ラ
インは内蔵レジスタにデータを転送し、DOUT/RDY は内蔵レジ
スタのデータにアクセスします。SCLK はデバイスのシリア
ル・クロック入力であり、すべてのデータ転送 (DIN または
DOUT/RDY 上での転送) は、この SCLK 信号を基準として実行
されます。DOUT/RDY ピンはデータ・レディ信号としても機能
し、新しいデータワードが出力レジスタから読出し可能になる
と、このラインはロー・レベルになります。データ・レジスタ
からの読出し動作が完了すると、この信号はハイ・レベルに戻
ります。この信号はデータ・レジスタの更新前にもハイ・レベ
ルになり、デバイスからの読出しが実行できないことを示し、
レジスタの更新中にデータが読み出されることを防止します。
CS はデバイスを選択するときに使用します。シリアル・バスに
複数のコンポーネントが接続されているシステムでは、これを
使用して AD7124-8 をデコードできます。
図 と 図 4 に、デバイスのデコードに CS を使用した AD7124-8
に対するインターフェースのタイミング図を示します。図 に
AD7124-8 の出力シフト・レジスタの読出し動作のタイミングを
示します。図 4 に入力シフト・レジスタに対する書込み動作の
タイミングを示します。連続する SPI コミュニケーション間に
遅延を設ける必要があります。図 5 に、SPI 読出し / 書込み動作
間に必要な遅延を示します。最初の読出し動作の後に、
DOUT/RDY ラインがハイ・レベルに戻った後でも、データ・レ
ジスタから同じワードを複数回読み出すことができます。ただ
し、次の出力更新が開始される前に、読出し動作を完了する必
要があります。連続読出しモードでは、データ・レジスタは 1
変換につき 1 回しか読み出すことができません。
CS をロー・レベルに固定すれば、シリアル・インターフェース
は 3 線モードで動作可能です。この場合、SCLK、DIN、および
DOUT/RDY ラインは AD7124-8 と通信します。変換の終了は、
ステータス・レジスタの RDY ビットを使用して監視できます。
この方式は、マイクロ・コントローラとのインターフェースに
適しています。デコード信号として CS が必要な場合は、ポー
トのピンから出力できます。マイクロ・コントローラ・イン
ターフェースの場合は、各データ転送の間に SCLK をアイドル
のハイ・レベルにすることが推奨されます。
AD7124-8 は、フレーム同期信号として CS を使用して動作させ
ることもできます。この方式は、DSP インターフェースに便利
です。この場合、DSP において CS は、通常、SCLK の立ち下
がりエッジの後に発生するため、先頭ビット (MSB) は効果的に
CS により出力されます。タイミング数値に従う限り、SCLK は
各データ転送の間も動作を継続できます。
CS を使用して読出しおよび書込み動作をフレームする必要があ
り 、 診 断 機 能 SPI_READ_ERR 、 SPI_WRITE_ERR 、 ま た は
SPI_SCLK_CNT_ERR を イ ネ ー ブ ル に す る 場 合 は 、
ADC_CONTROL レジスタの CSB_EN ビットをセットする必要
があります。
DIN 入力に一連の「1」を書き込むことにより、シリアル・イン
ターフェースをリセットすることもできます。詳細については、
リセットセクションを参照してください。リセットすると、イ
ンターフェースはコミュニケーション・レジスタに対する書込
み動作待ちの状態に戻ります。
AD7124-8 は、連続的に変換するように設定することも、シング
ル変換を実行するように設定することもできます (図 78 ～ 図 80
を参照)。
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AD7124-8
データシート
シングル変換モード
連続変換モード
シングル変換モードの場合、AD7124-8 はシングル変換を実行し、
変換の完了後はアイドル・モードになります。AD7124-8 はスタ
ンバイ・モードを終了するのに 130 MCLK サイクルを必要とし
ます。マスター・クロックが存在する場合 (外部マスター・ク
ロックまたは内部発振器がイネーブル)、DOUT/ RDY はロー・
レベルに移行して変換が完了したことを示します。データ・レ
ジスタからデータワードを読み出すと、DOUT/RDY がハイ・レ
ベルに移行します。DOUT/RDY がハイ・レベルに移行しても、
必要に応じてデータ・レジスタを複数回読み出すことができます。
連続変換モードは、パワーアップ時のデフォルト・モードです
AD7124-8 は連続的に変換を実行し、変換が完了するたびに、ス
テータス・レジスタの RDY ビットがロー・レベルに移行しま
す。CS がロー・レベルの場合、変換が完了すると、DOUT/RDY
ラインもロー・レベルに移行します。変換結果を読み出すには、
コミュニケーション・レジスタに書込みを行って、次の動作が
データ・レジスタからの読出しであることを示します。デー
タ・レジスタからデータワードを読み出すと、DOUT/RDY がハ
イ・レベルに移行します。このレジスタの内容は、必要に応じ
て何回も読み出すことが可能です。ただし、次の変換の完了時
に、データ・レジスタへのアクセスを防止する必要がありま
す。そうしないと、新しい変換ワードが失われます。
複数のチャンネルがイネーブルになっていれば、ADC はイネー
ブル状態にあるチャンネルを自動的に循環し、各チャンネルも
データ変換動作を実行します。変換が開始されると、
DOUT/RDY はハイ・レベルに移行し、有効な変換結果が得られ
て CS がロー・レベルになるまでハイ・レベルを維持します。
変換結果が得られると、直ちに DOUT/RDY がロー・レベルに移
行します。続いて、ADC は次のチャンネルを選択して、変換を
開始します。この変換データは、次の変換を実行している間に、
必ず読み出してください。次の変換が完了すると、直ちにデー
タ・レジスタが更新されます。したがって、変換データを読み
出せる期間は限られています。選択した各チャンネルで ADC
がシングル変換を実行すると、ADC はアイドル・モードに戻り
ます。
ADC_CONTROL レジスタの DATA_STATUS ビットが 1 にセッ
トされている場合、データ読出しが実行されるたびに、ステー
タス・レジスタの内容が変換結果と一緒に出力されます。ス
テータス・レジスタの下位 4 ビットに、変換結果に対応する
チャンネルが示されます。
複数のチャンネルがイネーブルになると、ADC はイネーブル状
態にあるチャンネルを自動的に循環し、各チャンネルのデータ
変換を実行します。全チャンネルの変換が完了すると、最初の
チャンネルに戻って、シーケンスが再度開始されます。チャン
ネルのデータ変換は、最も番号の小さいチャンネルから、最も
番号の大きいチャンネルへ順番に実行されます。データ・レジ
スタは、変換が可能な状態になると、直ちに更新されます。
DOUT/RDY ピンは、新しい変換結果が得られるたびに、ロー・
レベルに移行します。ADC がイネーブル状態にある次のチャン
ネルを変換している間に、変換結果を読み取ってください。
ADC_CONTROL レジスタの DATA_STATUS ビットが 1 にセッ
トされている場合、データ・レジスタが読み出されるたびに、
ステータス・レジスタの内容が変換データと一緒に出力されま
す。ステータス・レジスタには、変換を実行したチャンネルの
情報が表示されます。
CS
DIN
0x01
0x0004
0x42
DATA
13048-087
DOUT/RDY
SCLK
図 78. シングル変換のコンフィグレーション
CS
DOUT/RDY
0x42
0x42
DATA
DATA
13048-088
DIN
SCLK
図 79. 連続変換のコンフィグレーション
Rev. 0
－ 49/91 －
AD7124-8
データシート
CS
DIN
0x01
0x0800
DOUT/RDY
DATA
DATA
13048-089
SCLK
図 80. 連続読出しのコンフィグレーション
連続読出しモード
連続読出しモードでは、ADC データを読み出す前にコミュニ
ケーション・レジスタに書き込む必要はありません。
DOUT/RDY ロー・レベルに移行した後に、必要な数の SCLK を
適 用し て変換の 終了 を示しま す。 変換結果 を読 み出すと 、
DOUTRDY はハイ・レベルに戻り、次の変換結果が得られるま
でハイ・レベルを維持します。このモードでは、一度の変換で
1 回しかデータを読み出すことができません。次の変換が完了
する前に、必ずデータワードを読み出してください。次の変換
が完了する前に変換結果を読み出さなかった場合、またはワー
ドを読み出すのに十分なシリアル・クロックが AD7124-8 に適
用されていない場合は、次の変換の完了時にシリアル出力レジ
スタがリセットされ、新しい変換結果が出力シリアル・レジス
タに格納されます。連続読出しモードを使用するには、ADC を
連続変換モードに設定する必要があります。
連続読出しモードをイネーブルにするには、ADC_CONTROL レ
ジスタの CONT_READ ビットをセットします。このビットが
セットされると、使用可能なシリアル・インターフェースの機
能は、データ・レジスタからのデータの読出しのみになりま
す。連続読出しモードを終了するには、RDY がロー・レベルに
なっているときに ADC データ・レジスタのダミー読出しコマ
ンド (0x42) を発行します。あるいは、CS = 0 かつ DIN = 1 のと
き、64 個 の SCLK を送信して、ソフトウエア・リセットを実行
してください。この動作で、ADC とすべてのレジスタの内容が
リセットされます。これらは、インターフェースが連続読出し
モードになった後、認識できる唯一のコマンドです。命令がデ
バイスに書き込まれるまで、連続読出しモードで DIN をロー・
レベルに維持する必要があります。
複数の ADC チャンネルがイネーブルで、ADC_CONTROL レジ
スタの DATA_ STATUS がセットされている場合、データにス
テータス・ビットが付加された状態で各チャンネルが順番に出
力されます。ステータス・レジスタには、変換を実行したチャ
ンネルの情報が表示されます。
DATA_STATUS
ステータス・レジスタの内容は、AD7124-8 の各変換結果に付加
できます。これは、複数のチャンネルがイネーブルになってい
る場合に便利な機能です。変換データが出力されるごとに、ス
テータス・レジスタの内容が付加されます。ステータス・レジ
スタの下位 4 ビットには、変換を実行したチャンネルが表示さ
れます。さらに、ERROR_FLAG ビットでエラーに対してフラ
グが立っているか判断できます。すべての変換結果にステータ
ス・レジスタの内容を付加するには、ADC_CONTROL レジスタ
の DATA_STATUS ビットを 1 にセットします。
Rev. 0
シリアル・インターフェース・リセット
(DOUT_RDYB_DEL および CSB_EN ビット)
AD7124-8 では、DOUT/RDY ピンが DOUT ピンから RDY ピン
に変わるタイミングをプログラムできます。デフォルトでは、
DOUT/RDY ピンの機能は、最後の SCLK 立ち上がりエッジ (プ
ロセッサによって LSB が読み出される SCLK エッジ) 後に一定
時間が経過した後に変更されます。デフォルトではこの時間は
10 ns (min) で す が 、 ADC_ CONTROL レ ジ ス タ の
DOUT_RDYB_DEL ビットを 1 にセットすることで 110 ns (min)
に延長できます。
ADC_CONTROL レジスタの CSB_EN ビットを 1 にセットする
ことで、機能の変更は CS 立ち上がりエッジによって制御され
ます。この場合、DOUT/RDY ピンは、CS がハイ・レベルにな
るまで、読出し中のレジスタの LSB の出力を継続します。CS
立ち上がりエッジでのみ、DOUT ピンから RDY ピンへの変更が
実行されます。この構成は、CS 信号を使用してすべての読出し
動作をフレームする場合に便利です。すべての読出し動作をフ
レームするのに CS を使用しない場合は、CSB_EN を 0 にセッ
トして、読出し動作の最後の SCLK エッジ後に DOUT/RDY が
機能を変更するようにします。
SPI_READ_ERR、SPI_WRITE_ERR、SPI_SCLK_CNT_ERR の診
断機能をイネーブルにしている場合は、CSB_EN を 1 にセット
する必要があり、CS 信号を使用してすべての読出し動作および
書込み動作をフレームする必要があります。
シリアル・インターフェースは CS 立ち上がりエッジで常にリ
セットされます。つまり、インターフェースは既知の状態にリ
セットされ、コミュニケーション・レジスタへの書込みを待ち
ます。このため、複数の 8 ビット・データ転送を実行して読出
しまたは書込み動作を実行する場合、すべてのビットが転送さ
れるまで CS をロー・レベルに維持する必要があります。
リセット
64 個の連続する 1 をデバイスに書き込むことで、AD7124-8 の
回路とシリアル・インターフェースをリセットできます。これ
により、ロジック、デジタル・フィルタ、アナログ変調器がリ
セットされ、すべての内蔵レジスタがそれぞれのデフォルト値
にリセットされます。リセットは、パワーアップ時に自動的に
実行されます。リセットに必要な時間は 90 MCLK サイクルで
す。リセットが開始されると、ステータス・レジスタの
POR_FLAG ビットが 1 にセットされます。リセットが完了する
と、0 にセットされます。リセットは、SCLK ラインのノイズに
よってシリアル・インターフェースの同期が失われた場合に便
利です。
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AD7124-8
データシート
キャリブレーション
AD7124-8 には、セットアップごとにオフセット誤差とゲイン誤
差を排除するのに使用できる次の 4 つのキャリブレーション・
モードがあります。
•
•
•
•
内部ゼロスケール・キャリブレーション・モード
内部フルスケール・キャリブレーション・モード
システム・ゼロスケール・キャリブレーション・モード
システム・フルスケール・キャリブレーション・モード
キャリブレーション中は、1 チャンネルのみアクティブになり
ます。各変換後、ADC の変換結果は、データ・レジスタを書き
込む前に ADC キャリブレーション・レジスタのデータを使用
して補正されます。
オフセット・レジスタのデフォルト値は 0x800000 で、ゲイン・
レジスタの公称値は 0x5XXXXX です。ADC ゲインのキャリブ
レーション範囲は、0.4 × VREF/ゲイン ～ 1.05 × VREF/ゲインです。
各キャリブレーション・モードで使用する式は次のとおりです。
ユニポーラ・モードにおいて、ADC ゲイン誤差とオフセット誤
差を考慮しない場合、データとゲイン・オフセットとの理想的
な関係式は以下のようになります。
 0.75 × VIN

Data = 
× 2 23 − (Offset − 0x800000)  ×
 VREF

Gain
×2
0x400000
バイポーラ・モードにおいて、ADC ゲイン誤差とオフセット誤
差を考慮しない場合、データとゲイン・オフセットとの理想的
な関係式は以下のようになります。
 0.75 × VIN

Data = 
× 2 23 − (Offset − 0x800000)  ×
V
REF


Gain
+ 0x800000
0x400000
キャリブレーションを開始するには、ADC_CONTROL レジスタ
のモード・ビットに適切な値を書き込みます。キャリブレー
ションが開始されると、DOUT/RDY ピンとステータス・レジス
タの RDYB ビットがハイ・レベルに移行します。キャリブレー
ションが完了すると、対応するオフセットまたはゲイン・レジ
スタの内容が更新され、ステータス・レジスタの RDYB ビット
がリセットされ、DOUT/RDY ピンがロー・レベルに戻り (CS が
ロー・レベルの場合)、AD7124-8 がアイドル・モードに復帰し
ます。
内部オフセット・キャリブレーションの最中、選択した正のア
ナログ入力ピンが切断され、選択した負のアナログ入力ピンに
内部で接続されます。このため、選択した負のアナログ入力ピ
ンの電圧が許容値を超えず、過度なノイズや干渉がないことを
確認する必要があります。
内部フルスケール・キャリブレーションを実行するため、フル
スケール入力電圧がこのキャリブレーション用に選択したアナ
ログ入力に自動的に接続されます。フルスケール誤差を最小限
に抑えるため、チャンネルのゲインを変更するたびにフルス
ケール・キャリブレーションを実行することをお勧めします。
内部キャリブレーションを実行する場合は、内部ゼロスケー
ル・キャリブレーションの前に内部フルスケール・キャリブ
レーションを実行する必要があります。このため、内部フルス
ケール・キャリブレーションを実行する前に、オフセット・レ
ジスタに値 0x800000 を書き込みます。これにより、オフセッ
ト・レジスタを確実にデフォルト値に設定できます。
Rev. 0
システム・キャリブレーションでは、システム・ゼロスケール
電圧 (オフセット) とシステム・フルスケール電圧が ADC ピン
に入力されるまで待ってからキャリブレーション・モードが開
始されます。この結果、ADC に対する外部誤差を排除できます。
システム・ゼロスケールとシステム・フルスケール・キャリブ
レーションは、どちらを先に実行してもかまいません。
動作の観点から、キャリブレーションは ADC 変換と同等に扱
う必要があります。ステータス・レジスタの RDYB ビットまた
は DOUT/RDY ピンをモニタするようにシステム・ソフトウェ
アを設定して、ポーリング・シーケンスまたは割込みによる
ルーチンによってキャリブレーションが終了したことを判断し
ます。
内部 / システム・オフセット・キャリブレーションおよびシス
テム・フルスケール・キャリブレーションの所要時間は、選択
したフィルタのセトリング・タイムと同じです。内部フルス
ケール・キャリブレーションの所要時間は、ゲインが 1 の場合
は 1 セトリング周期、ゲインが 1 よりも大きい場合は 4 セトリ
ング周期です。
キャリブレーションはあらゆる出力データ・レートで実行でき
ます。出力データ・レートを低くしてキャリブレーションを行
うと、精度の高いキャリブレーション結果を得ることができ、
すべての出力データ・レートに対しても、高精度のキャリブ
レーション・データが得られます。特定のチャンネルのリファ
レンス源またはゲインが変更された場合、そのチャンネルに対
してキャリブレーションを再実行する必要があります。
オフセットおよびシステム・フルスケール・キャリブレーショ
ンは、すべての消費電力モードで実行できます。内部フルス
ケール・キャリブレーションは、ローパワー・モードまたはミ
ドルパワー・モードでのみ実行できます。このため、フルパ
ワー・モードを使用している場合、内部フルスケール・キャリ
ブレーションを実行するには、ミドルパワー・モードまたは
ローパワー・モードを選択する必要があります。ただし、同じ
ゲインを使用する場合、ローパワー・モードまたはミドルパ
ワー・モードで実行した内部フルスケール・キャリブレーショ
ンは、フルパワー・モードでも有効です。
通常、オフセット誤差は、ゲイン = 1 ～ 8 では ±15 µV (typ)、高
出力データ・レートでは ±200/ゲイン µV です。内部またはシス
テム・オフセット・キャリブレーションにより、オフセット誤
差はノイズのレベルまで軽減されます。ゲイン誤差は、周囲温
度およびゲイン 1 で出荷時にキャリブレーションされています。
このキャリブレーション後のゲイン誤差は、±0.0025 % (max) で
す。このため、AD7124-8 では、ゲイン 1 での内部フルスケー
ル・キャリブレーションはサポートされていません。その他の
ゲインでは、ゲイン誤差は −0.3 % です。周囲温度での内部フル
スケール・キャリブレーションにより、ゲイン誤差は、ゲイン
= 2 ～ 8 の場合は ±0.016 % (max) に軽減され、それよりも高いゲ
インでは ±0.025 % (typ) に軽減されます。システム・フルスケー
ル・キャリブレーションにより、ゲイン誤差はノイズのレベル
まで軽減されます。
AD7124-8 では、ユーザーが内蔵キャリブレーション・レジスタ
にアクセスできるため、マイクロプロセッサでデバイスのキャ
リブレーション係数を読み出し、EEPROM に格納されている独
自のキャリブレーション係数を書き込むことができます。内部
キャリブレーションまたは自己キャリブレーションの最中を除
くと、オフセット・レジスタとゲイン・レジスタの読出しまた
は書込みはいつでも実行できます。キャリブレーション・レジ
スタの値は 24 ビット幅です。また、レジスタを使用してデバイ
スのスパンとオフセットを操作することもできます。
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AD7124-8
データシート
スパンとオフセットの限界値
システム同期
システム・キャリブレーション・モードを使用する場合、対応
可能なオフセットおよびスパンの量は制限されています。デバ
イスが対応可能なオフセットとゲインの量を決定するための
オーバーライド要件は、正のフルスケール・キャリブレーショ
ンの限界値が ≤1.05 × VREF/ゲインとなる要件です。これにより、
入力範囲は公称範囲を 5 % 超えることができます。AD7124-8
アナログ変調器の内蔵ヘッドルームにより、公称値を 5 % 超え
る正のフルスケール電圧でもデバイスは正常に動作します。
SYNC 入力により、デバイス内のセットアップ状態に一切影響
を与えることなく、変調器とデジタル・フィルタをリセットで
きます。これにより、既知の時点、すなわち SYNC の立ち上が
りエッジから、アナログ入力のサンプル取得を開始できます。
同期機能を実装するには、少なくとも 4 マスター・クロック・
サイクルの間 SYNC をロー・レベルにする必要があります。
ユニポーラ・モードとバイポーラ・モードでの入力スパンの範
囲の最小値は 0.8 × VREF/ゲインで、最大値は 2.1 × VREF/ゲインで
す。ただし、AD7124-8 の入力範囲の上限と下限の差異であるス
パンでは、正のフルスケール電圧の制限を考慮する必要があり
ます。対応可能なオフセットの量は、ユニポーラ・モードとバ
イポーラ・モードのどちらを使用するかによって異なります。
オフセットでは、正のフルスケール電圧の制限を考慮する必要
があります。ユニポーラ・モードの場合、負 (AINM を基準) の
オフセットをかなり柔軟に取り扱うことができます。ユニポー
ラ・モードとバイポーラ・モードのどちらの場合も、デバイス
が処理できる正のオフセットの範囲は選択したスパンによって
決まります。このため、システム・ゼロスケール・キャリブ
レーションとフルスケール・キャリブレーションの限界値を決
定する際は、オフセット範囲とスパン範囲の合計が 1.05 × VREF/
ゲインを超えないようにする必要があります。いくつかの例を
挙げて、わかりやすく説明します。
デバイスをユニポーラ・モード (必要なスパン 0.8 × VREF/ゲイ
ン) で使用した場合、システム・キャリブレーションが処理でき
るオフセット範囲は −1.05 × VREF/ゲイン ～ +0.25 × VREF/ゲイン
です。デバイスをユニポーラ・モード (必要なスパン VREF/ゲイ
ン) で使用した場合、システム・キャリブレーションが処理でき
るオフセット範囲は −1.05 × VREF/ゲイン ～ +0.05 × VREF/ゲイン
です。同様に、デバイスをユニポーラ・モードで使用し、オフ
セット 0.2 × VREF/ゲインを取り除く必要がある場合、システ
ム・キャリブレーションが処理できるスパン範囲は 0.85 × VREF/
ゲインです。
デバイスをバイポーラ・モード (必要なスパン ±0.4 × VREF/ゲイ
ン) で使用した場合、システム・キャリブレーションが処理でき
るオフセット範囲は −0.65 × VREF/ゲイン ～ +0.65 × VREF/ゲイン
です。デバイスをバイポーラ・モード (必要なスパン ±VREF/ゲイ
ン) で使用した場合、システム・キャリブレーションが処理でき
るオフセット範囲は −0.05 × VREF/ゲイン ～ +0.05 × VREF/ゲイン
です。同様に、デバイスをバイポーラ・モードで使用し、±0.2
× VREF/ゲインのオフセットを取り除く必要がある場合、システ
ム・キャリブレーションが処理できるスパン範囲は ±0.85 ×
VREF/ゲインです。
Rev. 0
複数の AD7124-8 が共通のマスター・クロックで動作する場合、
データ・レジスタが同時に更新されるようにこれらのデバイス
を同期させることができます。SYNC ピンの立ち下がりエッジ
で、デジタル・フィルタとアナログ変調器がリセットされ、
AD7124-8 は一貫した既知の状態になります。 SYNC ピンが
ロー・レベルの間、AD7124-8 はこの状態を維持します。SYNC
の立ち上がりエッジで、変調器とフィルタはこのリセット状態
から抜け出します。デバイスは、次のクロック・エッジで入力
サンプルの収集を再開します。複数の AD7124-8 デバイスを使
用するシステムでは、それぞれの SYNC ピンへ入力される共通
の信号により、動作が同期されます。通常、各 AD7124-8 が
キャリブレーションを実行した後、またはキャリブレーション
係数をキャリブレーション・レジスタへロードした後にこの動
作が実行されます。その後、各 AD7124-8 デバイスの変換結果
が同期されます。
デバイスは、SYNC がロー・レベルからハイ・レベルに遷移し
た後のマスター・クロックの立ち下がりエッジでリセットを終
了します。このため、複数のデバイスを同期する場合、マス
ター・クロックの立ち上がりエッジで SYNC ピンをハイ・レベ
ルに設定し、すべてのデバイスがマスター・クロックの立ち下
がりエッジでサンプリングを開始するように設定する必要があ
ります。SYNC ピンを十分な時間ハイ・レベルにしないと、デ
バイス間で 1 マスター・クロック・サイクルの差が生じること
があります。つまり、変換結果が得られるタイミングが、デバ
イスによって最大で 1 マスター・クロック・サイクル異なる場
合があります。
また、SYNC ピンを変換開始コマンドとして使用することもで
きます。このモードでは、SYNC の立ち上がりエッジにより変
換が開始され、RDY の立ち下がりエッジにより変換が完了した
タイミングが示されます。フィルタのセトリング・タイムは、
各データ・レジスタの更新ごとに、適切に割り当てる必要があ
ります。たとえば、ADC で sinc4 フィルタを使用するように設
定し、ゼロ遅延をディスエーブルにした場合、セトリング・タ
イムは 4/fADC に等しくなります。ここで、fADC は 1 つのチャン
ネルで連続変換を実行する時の出力データ・レートです。
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AD7124-8
データシート
デジタル・フィルタ
表 54. フィルタ・レジスタ
FILTER_0
to
FILTER_7
Bit 7
Bit 6
Bit 5
Bit 4
Filter
Bit 3
REJ60
Bit 1
SINC4 フィルタ
AD7124-8 のパワーアップ時に、デフォルトで sinc4 フィルタが
選択されます。このフィルタは、出力データ・レートの全範囲
にわたって優れたノイズ性能を発揮します。また、最高の 50
Hz / 60 Hz 除去比も得られますが、セトリング・タイムが長く
なります。図 81 の灰色で示しているブロックは使用しません。
RW
0x060180
RW
CONVERSIONS
CHANNEL B
CHANNEL A
CHANNEL
CH A
CH A
CH A
CH B CH B
1/fADC
CH B
32/fADC
4
図 82. Sinc チャンネル変更
1 つのチャンネルで変換が実行され、ステップ変化が発生した
場合、ADC はアナログ入力の変換を検出しません。このため、
プログラムされた出力データ・レートで変換結果の
出力を継続します。ただし、出力データにアナログ入力が正確
に反映されるのは、4 回目の変換以降です。ADC が変換を処理
しているときにステップ変化が発生した場合、ADC は、ステッ
プ変化後に 5 回の変換を実行して完全にセトリングされた結果
を生成します。
ANALOG
INPUT
FULLY
SETTLED
ADC
OUTPUT
POST
FILTER
SINC3 /SINC4
1/fADC
FILTER
図 83. アナログ入力での非同期ステップ変化
13048-091
AVERAGING
BLOCK
4
sinc フィルタの 3 dB 周波数は、次のようになります。
4
図 81. Sinc フィルタ
f3dB = 0.23 × fADC
Sinc4 出力データ・レート / セトリング・タイム
出力データ・レート (ADC で連続変換を実行しているときに 1
つのチャンネルで可能な変換レート) は次のようになります。
fADC = fCLK/(32 × FS[10:0])
表 55 に、FS[10:0] ビット内の値および対応する出力データ・
レートとセトリング・タイムの関係について例を示します。
表 55. Sinc4 フィルタの出力データ・レートおよび対応する
セトリング・タイムの例
ここで、
fADC は出力データ・レート。
fCLK は、マスター・クロック周波数 (フルパワー・モード:
614.4 Hz、ミドルパワー・モード: 153.6 kHz、ローパワー・モー
Power Mode
Full Power (fCLK =
614.4 kHz)
ド: 76.8 kHz)。
FS[10:0] は、フィルタ・レジスタの FS[10:0] ビットの 10 進表示
値。FS[10:0] は、1 ～ 2047 の値に設定できます。
Mid Power (fCLK =
153.6 kHz)
出力データ・レートは次のようにプログラムできます。
Low Power (fCLK =
76.8 kHz)
フルパワー・モードの場合: 9.38 SPS ～ 19,200 SPS
ミドルパワー・モードの場合: 2.35 SPS ～ 4800 SPS
ローパワー・モードの場合: 1.17 SPS ～ 2400 SPS
sinc4 フィルタのセトリング・タイムは、次のようになります。
tSETTLE = (4 × 32 × FS[10:0] + Deadtime)/fCLK
ここで Deadtime = 60 (FS[10:0] = 1 の場合) または 94 (FS[10:0] > 1
の場合)
チャンネルが変更されると、変調器とフィルタがリセットされ
ます。セトリング・タイムによって、チャンネル変更後の最初
の変換結果を生成できます。このチャンネルでの後続の変換は
1/fADC で発生します。
Rev. 0
Reset
FS[7:0]
フィルタ・レジスタのフィルタ・ビットで、sinc タイプ・フィ
ルタを選択します。
•
•
•
Bit 0
SINGLE_CYCLE
FS[10:8]
0
AD7124-8 は、デジタル・フィルタに関して優れた柔軟性を発揮
します。このデバイスには、いくつかのフィルタ・オプション
があります。選択したオプションは、出力データ・レート、セ
トリング・タイム、50 Hz と 60 Hz の除去に影響を与えます。以
降のセクションでは、各フィルタ・タイプについて説明します。
具体的には、各フィルタ・オプションで使用可能な出力デー
タ・レート、フィルタ応答とセトリング・タイム、および 50
Hz と 60 Hz の除去について説明します。
MODULATOR
Bit 2
POST_FILTER
13048-092
Name
0x21 to
0x28
13048-093
Reg.
－ 53/91 －
FS[10:0]
1920
384
320
480
96
80
240
48
40
Output Data
Rate (SPS)
10
50
60
10
50
60
10
50
60
Settling
Time (ms)
400.15
80.15
66.82
400.61
80.61
67.28
401.22
81.22
67.89
AD7124-8
データシート
Sinc4 ゼロ遅延
ゼロ遅延は、フィルタ・レジスタの SINGLE_CYCLE ビットを 1
にセットすることでイネーブルになります。ゼロ遅延がイネー
ブルになっている場合、1 つのチャンネルでの連続変換時の変
換時間は、セトリング・タイムとほぼ同じになります。この
モードのメリットは、変換が 1 つのチャンネルで発生するか、
複数のチャンネルを使用するかに関係なく、すべての変換の間
の経過時間がほぼ同じになることです。1 つのチャンネルでア
ナログ入力が連続的にサンプリングされる場合、出力データ・
レートは次のようになります。
アナログ入力が一定の場合、またはチャンネル変更が発生した
場合、ほぼ一定の出力データ・レートで有効な変換結果を得る
ことができます。1 つのチャンネルで変換が実行され、アナロ
グ入力でステップ変化が発生した場合、ステップ変化が変換プ
ロセスに同期されていれば、ADC は完全にセトリングされた変
換結果の出力を継続します。ステップ変化が同期されていない
場合、セトリングが不完全な 1 つの変換が ADC から出力され
ます (図 84 を参照)。
ANALOG
INPUT
fADC = fCLK/(4 × 32 × FS[10:0])
1/fADC
4
図 84. Sinc ゼロ遅延動作
別のチャンネルを選択した場合、最初の変換で次の追加遅延が
発生します。
Deadtime/fCLK
ここで Deadtime = 60 (FS[10:0] = 1 の場合) または 94 (FS[10:0] > 1
の場合)
出力データ・レートが低い場合、この追加遅延によるセトリン
グ・タイムへの影響はほとんどありません。ただし、出力デー
タ・レートが高い場合は、この遅延を考慮する必要があります。
表 56 に、FS[10:0] 値のサンプルについて、1 つのチャンネルで
の連続変換時の出力データ・レートとチャンネル切り替え時の
セトリング・タイムを示します。
チャンネルを切り替えた場合、チャンネル変更後に AD7124-8
でセトリング・タイム全体を使用して最初の変換結果を生成で
きます。このため、複数のチャンネルがイネーブルになってい
る 場 合 、 ADC は 自 動 的 に ゼ ロ 遅 延 モ ー ド で 動 作 し ま す 。
SINGLE_CYCLE ビットの設定は無視されます。
シーケンサ
SINC4 フィルタ セクションの説明は、デバイスに書込みを行っ
てチャンネルを変更する場合など、チャンネルを手動で切り替
える場合に該当します。複数のチャンネルがイネーブルになっ
ている場合は、内蔵シーケンサが自動的に使用されます。デバ
イスは、すべてのイネーブル・チャンネルを自動的に循環しま
す。この場合、最初の変換に必要な時間は表 55 に示したセトリ
ング・タイム全体になります。後続のすべての変換でも、各変
換に必要な時間はセトリング・タイムになりますが、デッド・
タイムは 30 に減少します。
Sinc4 50 Hz / 60 Hz 除去比
図 85 に、出力データ・レートが 50 SPS にプログラム済みで、
ゼロ遅延がディスエーブルの場合の sinc4 フィルタの周波数応答
を示します。同じ設定でゼロ遅延がイネーブルの場合、フィル
タ応答は同じままですが、出力データ・レートは 12.5 SPS にな
ります。安定したマスター・クロックの場合、sinc4 フィルタは
120 dB (min) を超える 50 Hz (±1 Hz) 除去比を実現します。
表 56. Sinc4 フィルタの出力データ・レートおよび対応するセト
リング・タイムの例 (ゼロ遅延)
Settling
Time (ms)
400.15
80.15
66.82
400.61
80.61
67.28
401.22
81.22
67.89
–20
–30
–40
–50
–60
–70
–80
–90
–100
–110
–120
0
25
50
75
100
FREQUENCY (Hz)
4
125
150
13048-095
Low Power (fCLK =
76.8 kHz)
Output Data
Rate (SPS)
2.5
12.5
15
2.5
12.5
15
2.5
12.5
15
0
–10
FILTER GAIN (dB)
Mid Power (fCLK =
153.6 kHz)
FS[10:0]
1920
384
320
480
96
80
240
48
40
13048-094
ここで、
fADC は出力データ・レート。
fCLK は、マスター・クロック周波数。
FS[10:0] は、セットアップ・フィルタ・レジスタの FS[10:0]
ビットの 10 進表示値。
Power Mode
Full Power (fCLK =
614.4 kHz)
FULLY
SETTLED
ADC
OUTPUT
図 85. Sinc フィルタ応答 (50 SPS 出力データ・レート、ゼロ遅延
ディスエーブル、または 12.5 SPS 出力データ・レート、
ゼロ遅延イネーブル)
Rev. 0
－ 54/91 －
AD7124-8
データシート
0
図 86 に、出力データ・レートが 60 SPS にプログラム済みで、
ゼロ遅延がディスエーブルの場合の sinc4 フィルタの周波数応答
を示します。同じ設定でゼロ遅延がイネーブルの場合、フィル
タ応答は同じままですが、出力データ・レートは 15 SPS になり
ます。安定したマスター・クロックの場合、sinc4 フィルタは
120 dB (min) を超える 60 Hz (±1 Hz) 除去比を実現します。
–10
–20
0
–10
–50
–60
–70
–80
–30
–90
–40
–100
–50
–110
–60
–120
–70
25
50
75
100
4
–100
–110
30
60
90
120
150
SINC3 フィルタ
13048-096
0
FREQUENCY (Hz)
4
図 86. Sinc フィルタ応答 (60 SPS 出力データ・レート、ゼロ遅延
ディスエーブル、または 15 SPS 出力データ・レート、
ゼロ遅延イネーブル)
出力データ・レートが 10 SPS でゼロ遅延がディスエーブルの場
合、または 2.5 SPS でゼロ遅延がイネーブルの場合、50 Hz / 60
Hz の同時除去が実現します。安定したマスター・クロックの場
合、sinc4 フィルタは 120 dB (min) の 50 Hz (±1 Hz) / 60 Hz (±1 z)
sinc4 フィルタの代わりに sinc3 フィルタを使用できます。この
フィルタは、フィルタ・レジスタのフィルタ・ビットを使用し
て選択します。このフィルタは、優れたノイズ性能、中程度の
セトリング・タイム、中程度の 50 Hz / 60 Hz (±1 Hz) 除去比を備
えています。図 89 の灰色で示しているブロックは使用しません。
MODULATOR
POST
FILTER
SINC3 /SINC4
FILTER
AVERAGING
BLOCK
除去が実現します。
0
3
図 89. Sinc フィルタ
–10
–20
Sinc3 出力データ・レートとセトリング・タイム
–30
FILTER GAIN (dB)
150
図 88. Sinc フィルタ応答 (50 SPS 出力データ・レート、ゼロ遅延
ディスエーブル、または 12.5 SPS 出力データ・レート、
ゼロ遅延イネーブル、REJ60 = 1)
–90
出力データ・レート (ADC で連続変換を実行しているときに 1
つのチャンネルで可能な変換レート) は次のようになります。
–40
–50
fADC = fCLK/(32 × FS[10:0])
–60
–70
ここで、
fADC は出力データ・レート。
fCLK は、マスター・クロック周波数 (フルパワー・モード: 614.4
kHz、ミドルパワー・モード: 153.6 kHz、ローパワー・モード:
76.8 kHz)。
FS[10:0] は、フィルタ・レジスタの FS[10:0] ビットの 10 進表示
値。FS[10:0] は、1 ～ 2047 の値に設定できます。
–80
–90
–100
0
30
60
90
FREQUENCY (Hz)
120
150
13048-097
–110
–120
125
FREQUENCY (Hz)
–80
–120
0
13048-099
FILTER GAIN (dB)
–20
–40
13048-098
FILTER GAIN (dB)
–30
4
図 87. Sinc フィルタ応答 (10 SPS 出力データ・レート、ゼロ遅延
ディスエーブル、または 2.5 SPS 出力データ・レート、
ゼロ遅延イネーブル)
50 Hz / 60 Hz の同時除去は、フィルタ・レジスタの REJ60 ビッ
トを使用して実現できます。Sinc フィルタが 50 Hz にノッチを
配置した場合、REJ60 ビットは 60 Hz に 1 次ノッチを配置しま
す。出力データ・レートは、ゼロ遅延がディスエーブルの場合
は 50 SPS で、ゼロ遅延がイネーブルの場合は 12.5 SPS です。図
88 に sinc4 フィルタの周波数応答を示します。安定したマス
ター・クロックの場合、フィルタは 82 dB (min) の 50 Hz ± 1 Hz
と 60 Hz ± 1 Hz の除去を実現します。
出力データ・レートは次のようにプログラムできます。
•
•
•
フルパワー・モードの場合: 9.38 SPS ～ 19,200 SPS
ミドルパワー・モードの場合: 2.35 SPS ～ 4800 SPS
ローパワー・モードの場合: 1.17 SPS ～ 2400 SPS
sinc3 フィルタのセトリング・タイムは、次のようになります。
tSETTLE = (3 × 32 × FS[10:0] + Deadtime)/fCLK
ここで Deadtime = 60 (FS[10:0] = 1 の場合) または 94 (FS[10:0] 1
の場合)
3 dB 周波数は、次のとおりです。
f3dB = 0.272 × fADC
表 57 に、FS[10:0] 設定および対応する出力データ・レートとセ
トリング・タイムの例を示します。
Rev. 0
－ 55/91 －
AD7124-8
データシート
表 57. Sinc3 フィルタの出力データ・レートおよび対応する
セトリング・タイムの例
Output Data
Rate (SPS)
10
50
60
10
50
60
10
50
60
FS[10:0]
1920
384
320
480
96
80
240
48
40
Mid Power (fCLK =
153.6 kHz)
Low Power (fCLK =
76.8 kHz)
Settling Time
(ms)
300.15
60.15
50.15
300.61
60.61
50.61
301.22
61.22
51.22
出力データ・レートが低い場合、この追加遅延によるセトリン
グ・タイムへの影響はほとんどありません。ただし、出力デー
タ・レートが高い場合は、この遅延を考慮する必要があります。
表 58 に、FS[10:0] のサンプルについて、1 つのチャンネルでの
連続変換時の出力データ・レートとチャンネル切り替え時のセ
トリング・タイムを示します。
別のチャンネルを選択した場合、チャンネル変更後に AD7124-8
でセトリング・タイム全体を使用して最初の変換結果を生成で
きます。このため、複数のチャンネルがイネーブルになってい
る 場 合 、 ADC は 自 動 的 に ゼ ロ 遅 延 モ ー ド で 動 作 し ま す 。
SINGLE_CYCLE ビットの設定は無視されます。
チャンネルが変更されると、変調器とフィルタがリセットされ
ます。セトリング・タイム全体を使用すれば、チャンネル変更
後の最初の変換結果を生成できます (図 90 を参照)。このチャン
ネルでの後続の変換は 1/fADC で発生します。
CHANNEL A
CONVERSIONS CH A
CHANNEL B
CH B CH B CH B CH B
CH A CH A
1/fADC
13048-100
CHANNEL
32/fADC
アナログ入力が一定の場合、またはチャンネル変更が発生した
場合、ほぼ一定の出力データ・レートで有効な変換結果を得る
ことができます。1 つのチャンネルで変換が実行され、アナロ
グ入力でステップ変化が発生した場合、ステップ変化が変換プ
ロセスに同期されていれば、ADC は完全にセトリングされた変
換結果の出力を継続します。ステップ変化が同期されていない
場合、セトリングが不完全な 1 つの変換が ADC から出力され
ます (図 92 を参照)。
ANALOG
INPUT
3
図 90. Sinc チャンネル変更
1 つのチャンネルで変換が実行され、ステップ変化が発生した
場合、ADC はアナログ入力の変換を検出しません。このため、
プログラムされた出力データ・レートで変換結果の出力を継続
します。ただし、出力データがアナログ入力を正確に反映する
のは、3 回目の変換以降です。ADC が変換を処理しているとき
にステップ変化が発生した場合、ADC は、ステップ変化後に変
換を 4 回実行して完全にセトリングされた結果を生成します。
ANALOG
INPUT
3
図 92. Sinc ゼロ遅延動作
Power Mode
Full Power (fCLK =
614.4 kHz)
13048-101
1/fADC
1/fADC
表 58. Sinc3 フィルタの出力データ・レートおよび対応する
セトリング・タイムの例 (ゼロ遅延)
FULLY
SETTLED
ADC
OUTPUT
図 91. アナログ入力での非同期ステップ変化
Mid Power (fCLK =
153.6 kHz)
3
Sinc ゼロ遅延
ゼロ遅延は、フィルタ・レジスタの SINGLE_CYCLE ビットを 1
にセットすることでイネーブルになります。ゼロ遅延がイネー
ブルになっている場合、1 つのチャンネルでの連続変換時の変
換時間は、セトリング・タイムとほぼ同じになります。この
モードのメリットは、変換が 1 つのチャンネルで発生するか、
複数のチャンネルを使用するかに関係なく、すべての変換の間
の経過時間がほぼ同じになることです。
Low Power (fCLK =
76.8 kHz)
1 つのチャンネルでアナログ入力が連続的にサンプリングされ
る場合、出力データ・レートは次のようになります。
fADC = fCLK/(3 × 32 × FS[10:0])
ここで、
fADC は出力データ・レート。
fCLK は、マスター・クロック周波数。
FS[10:0] は、フィルタ・レジスタの FS[10:0] ビットの 10 進表示
値。
チャンネルを切り替えた場合、最初の変換で次の追加遅延が発
生します。
Deadtime/fCLK
Rev. 0
FULLY
SETTLED
ADC
OUTPUT
13048-102
Power Mode
Full Power (fCLK =
614.4 kHz)
ここで Deadtime = 60 (FS[10:0] = 1 の場合) または 94 (FS[10:0] > 1
の場合)
－ 56/91 －
FS[10:0]
1920
384
320
480
96
80
240
48
40
Output Data
Rate (SPS)
3.33
16.67
20
3.33
16.67
20
3.33
16.67
20
Settling Time
(ms)
300.15
60.15
50.15
300.61
60.61
50.61
301.22
61.22
51.22
AD7124-8
データシート
0
–10
–20
–30
Sinc3 50 Hz と 60 Hz の除去
図 93 に、出力データ・レートが 50 SPS にプログラム済みで、
ゼロ遅延がディスエーブルの場合の sinc3 フィルタの周波数応答
を示します。同じ設定でゼロ遅延がイネーブルの場合、フィル
タ応答は同じままですが、出力データ・レートは 16.67 SPS に
なります。安定したマスター・クロックの場合、sinc3 フィルタ
は 50 Hz ± 1 Hz で 95 dB (min) の除去比を実現します。
–40
–50
–60
–70
–80
–90
–100
–110
–120
0
150
フィルタ・レジスタの REJ60 ビットを使用すれば、50 Hz と
60 Hz の同時除去を達成できます。Sinc フィルタが 50 Hz に
ノッチを配置した場合、REJ60 ビットは 60 Hz に 1 次ノッチを
配置します。出力データ・レートは、ゼロ遅延がディスエーブ
ルの場合は 50 SPS で、ゼロ遅延がイネーブルの場合は 16.67
SPS です。図 96 に、この設定の場合の sinc3 フィルタの周波数
応答を示します。安定したマスター・クロックの場合、50 Hz
と 60 Hz (±1 Hz) での除去比は 67 dB (min) を上回ります。
–50
–60
–70
–80
–90
0
25
50
75
100
125
150
FREQUENCY (Hz)
13048-103
–110
0
–10
3
–20
図 93. Sinc フィルタ応答 (50 SPS 出力データ・レート、ゼロ遅延
ディスエーブル、または 16.67 SPS 出力データ・レート、
ゼロ遅延イネーブル)
FILTER GAIN (dB)
–30
図 94 に、出力データ・レートが 60 SPS にプログラム済みで、
ゼロ遅延がディスエーブルの場合の sinc3 フィルタの周波数応答
を示します。同じ設定でゼロ遅延がイネーブルの場合、フィル
タ応答は同じままですが、出力データ・レートは 20 SPS になり
ます。安定したマスター・クロックの場合、sinc3 フィルタの 60
Hz ±1 Hz での除去比は 95 dB (min) です。
–40
–50
–60
–70
–80
–90
–100
0
–110
–10
–120
–20
0
25
50
75
100
FREQUENCY (Hz)
–30
125
150
13048-106
FILTER GAIN (dB)
–40
–100
FILTER GAIN (dB)
120
3
–30
3
図 96. Sinc フィルタ応答 (50 SPS 出力データ・レート、ゼロ遅延
ディスエーブル、または 16.67 SPS 出力データ・レート、ゼロ遅延
イネーブル、REJ60 = 1)
–40
–50
–60
高速セトリング・モード
(SINC4 + SINC1 フィルタ)
–70
–80
–90
–100
0
30
60
90
FREQUENCY (Hz)
3
120
150
13048-104
–110
図 94. Sinc フィルタ応答 (60 SPS 出力データ・レート、ゼロ遅延
ディスエーブル、または 20 SPS 出力データ・レート、
ゼロ遅延イネーブル)
Rev. 0
90
図 95. Sinc フィルタ応答 (10 SPS 出力データ・レート、ゼロ遅延
ディスエーブル、または 3.33 SPS 出力データ・レート、
ゼロ遅延イネーブル)
–20
–120
60
FREQUENCY (Hz)
–10
–120
30
0
13048-105
SINC3 フィルタセクションの説明は、デバイスに書込みを行っ
てチャンネルを変更する場合など、チャンネルを手動で切り替
える場合に該当します。複数のチャンネルがイネーブルになっ
ている場合は、内蔵シーケンサが自動的に使用されます。デバ
イスは、すべてのイネーブル・チャンネルを自動的に循環しま
す。この場合、最初の変換に必要な時間は表 57 に示したセトリ
ング・タイム全体になります。後続のすべての変換でも、各変
換に必要な時間はセトリング・タイムになりますが、デッド・
タイムは 30 に減少します。
出力データ・レートが 10 SPS でゼロ遅延がディスエーブルの場
合、または 3.33 SPS でゼロ遅延がイネーブルの場合、50 Hz と
60 Hz の同時除去が実現します。sinc3 フィルタの 50 Hz ± 1 Hz /
60 Hz ± 1 Hz での除去比は 100 dB (min) です (図 95 を参照)。
FILTER GAIN (dB)
シーケンサ
高速セトリング・モードにおいて、セトリング・タイムは最初
のフィルタ・ノッチの逆数に近くなります。このため、1/50 Hz
または 1/60 Hz に近い出力データ・レートで 50 Hz および / また
は 60 Hz の除去を達成できます。セトリング・タイムは、出力
データ・レートの逆数にほぼ等しくなります。このため、1 つ
の以上のチャンネルで変換する場合、変換時間はほぼ一定にな
ります。
－ 57/91 －
AD7124-8
データシート
POST
FILTER
MODULATOR
AVERAGING
BLOCK
4
13048-107
FILTER
CH A
CH A
CH B CH B CH B
CH A CH A CH A
1/fADC
4
32/fADC
1
図 98. 高速セトリング、Sinc + Sinc フィルタ
デバイスが 1 つのチャンネルで変換を実行していて、アナログ
入力でステップ変化が発生した場合、ADC は変化を検出せず、
変換結果の出力を継続します。ステップ変化が変換と同期され
ている場合は、完全にセトリングされた結果のみが ADC から
出力されます。ただし、ステップ変化が変換プロセスに同期さ
れていない場合、セトリングが不完全な中間結果が 1 つ出力さ
れます (図 99 を参照)。
1
図 97. 高速セトリング・モード、Sinc + Sinc フィルタ
ANALOG
INPUT
出力データ・レートとセトリング・タイム、Sinc4 + Sinc1
フィルタ
VALID
ADC
OUTPUT
1 つのチャンネルでの連続変換時の出力データ・レートは、次
のようになります。
1/fADC
fADC = fCLK/((4 + Avg − 1) × 32 × FS[10:0])
4
ここで、
fADC は出力データ・レート。
fCLK は、マスター・クロック周波数 (フルパワー・モード:
614.4 Hz、ミドルパワー・モード: 153.6 kHz、ローパワー・モー
ド: 76.8 kHz)。
Avg は、標準消費電力モードまたはミドルパワー・モードの場
合は 16、ローパワー・モードの場合は 8。
FS[10:0] は、フィルタ・レジスタの FS[10:0] ビットの 10 進表示
値。FS[10:0] は、1 ～ 2047 の値に設定できます。
別のチャンネルを選択した場合、最初の変換で追加遅延が発生
します。セトリング・タイムは、次のようになります。
tSETTLE = ((4 + Avg − 1) × 32 × FS[10:0] + Deadtime)/ fCLK
3 dB 周波数は、次のとおりです。
f3dB = 0.44 × fADC
表 59 に、FS[10:0] サンプルの設定および対応する出力データ・
レートとセトリング・タイムを示します。
Power Mode
Full Power (fCLK =
614.4 kHz,
Average by 16)
Mid Power (fCLK =
153.6 kHz,
Average by 16)
Low Power (fCLK =
76.8 kHz,
Average by 8)
FS[10:0]
120
24
20
30
6
5
30
6
5
シーケンサ
高
速
セ
ト
リ
ン
グ
・
モ
ー
ド
(SINC4 + SINC1 フィルタ) セクションの説明は、デバイスに書込
みを行ってチャンネルを変更する場合など、チャンネルを手動
で切り替える場合に該当します。複数のチャンネルがイネーブ
ルになっている場合は、内蔵シーケンサが自動的に使用されま
す。デバイスは、すべてのイネーブル・チャンネルを自動的に
循環します。この場合、最初の変換に必要な時間は表 59 に示し
たセトリング・タイム全体になります。後続のすべての変換で
も、各変換に必要な時間はセトリング・タイムになりますが、
デッド・タイムは 30 に減少します。
図 100 に、FS[10:0] をフルパワー・モードで 24、ミドルパ
ワー・モードおよびローパワー・モードで 6 に設定した場合の
周波数応答を示します。表 59 に対応する出力データ・レートを
示します。Sinc フィルタは、最初のノッチを次の周波数に配置
します。
sinc1 フィルタは、fNOTCH/Avg (Avg は、フルパワー・モードとミ
ドルパワー・モードでは 16、ローパワー・モードでは 8) にノッ
チを配置します。また、ノッチはこの周波数の整数倍のところ
にも配置されます。このため、フルパワー・モードまたはミド
ルパワー・モードで FS[10:0] を 6 に設定した場合、ノッチは
Sinc フィルタにより 800 Hz に配置され、平均化により 50 Hz と
50 Hz の整数倍のところに配置されます。ローパワー・モード
の場合、ノッチは Sinc フィルタにより 400 Hz に配置され、平
均化により 50 Hz と 50 Hz の整数倍のところに配置されます。
Settling
Time
(ms)
118.9
23.9
19.94
119.36
24.36
20.4
138.72
28.72
24.14
アナログ入力が一定の場合、またはチャンネル変更が発生した
場合、ほぼ一定の出力データ・レートで有効な変換結果を得る
ことができます。
Rev. 0
図 99. アナログ入力でのステップ変化、Sinc + Sinc フィルタ
fNOTCH = fCLK/(32 × FS[10:0])
表 59. 出力データ・レートおよび対応するセトリング・タイム
の例 (高速セトリング・モード、Sinc4 + Sinc1)
Output
Data Rate
(SPS)
8.42
42.11
50.53
8.42
42.11
50.53
7.27
36.36
43.64
1
50 Hz と 60 Hz の除去、Sinc4 + Sinc1 フィルタ
ここで Deadtime = 94。
First
Notch
(Hz)
10
50
60
10
50
60
10
50
60
CH B
13048-109
SINC3/SINC4
CONVERSIONS
CHANNEL B
CHANNEL A
CHANNEL
13048-108
高速セトリング・モードは、フィルタ・レジスタのフィルタ・
ビットを使用してイネーブルにします。高速セトリング・モー
ドでは、sinc4 フィルタの後に sinc1 フィルタを使用します。sinc1
フィルタは、フルパワー・モードおよびミドルパワー・モード
の場合は 16 による平均をとり、ローパワー・モードの場合は 8
による平均をとります。図 97 の灰色で示しているブロックは使
用しません。
50 Hz のノッチは 1 次ノッチです。このため、ノッチの幅は広
くありません。安定したマスター・クロックの場合、正確に 50
Hz での除去比が良好であることを意味します。ただし、50 Hz
± 1 Hz の帯域では、除去比が大幅に低下します。安定したク
ロックの場合、50 Hz ± 0.5 Hz での除去比は 40 dB (min) です。
このため、高速セトリング・モードを使用する場合は、優れた
マスター・クロック源を使用することをお勧めします。
－ 58/91 －
AD7124-8
データシート
0
高速セトリング・モード (SINC3 + SINC1 フィルタ)
–10
高速セトリング・モードにおいて、セトリング・タイムは最初
のフィルタ・ノッチの逆数に近くなります。このため、1/50 Hz
または 1/60 Hz に近い出力データ・レートで 50 Hz および / また
は 60 Hz の除去を達成できます。セトリング・タイムは、出力
データ・レートの逆数にほぼ等しくなります。このため、1 つ
の以上のチャンネルで変換する場合、変換時間はほぼ一定にな
ります。
–20
–40
–50
–60
–70
–80
高速セトリング・モードは、フィルタ・レジスタのフィルタ・
ビットを使用してイネーブルにします。高速セトリング・モー
ドでは、sinc3 フィルタの後で sinc1 フィルタを使用します。
sinc1 フィルタは、フルパワー・モードおよびミドルパワー・
モードの場合は 16 による平均をとり、ローパワー・モードの場
合は 8 による平均をとります。図 103 の灰色で示しているブ
ロックは使用しません。
–90
–100
0
30
60
90
120
150
FREQUENCY (Hz)
13048-110
–110
–120
図 100. 50 Hz の除去
図 101 に、FS[10:0] をフルパワー・モードで 20、またはミドル
パワー・モードおよびローパワー・モードで 5 に設定した場合
のフィルタ応答を示します。この場合、ノッチは 60 Hz と 60 Hz
の整数倍のところに配置されます。60 Hz ± 0.5 Hz での除去比は
40 dB (min) です。
MODULATOR
AVERAGING
BLOCK
3
出力データ・レートとセトリング・モード、Sinc3 + Sinc1
フィルタ
–10
–20
FILTER GAIN (dB)
–30
1 つのチャンネルでの連続変換時の出力データ・レートは、次
のようになります。
–40
–50
fADC = fCLK/((3 + Avg − 1) × 32 × FS[10:0])
–60
ここで、
fADC は出力データ・レート。
fCLK は、マスター・クロック周波数 (フルパワー・モード:
614.4 Hz、ミドルパワー・モード: 153.6 kHz、ローパワー・モー
–70
–80
–90
–100
ド: 76.8 kHz)。
Avg は、標準消費電力モードまたはミドルパワー・モードの場
合は 16、ローパワー・モードの場合は 8。
FS[10:0] は、フィルタ・レジスタの FS[10:0] ビットの 10 進表示
値。FS[10:0] は、1 ～ 2047 の値に設定できます。
0
30
60
90
120
150
FREQUENCY (Hz)
13048-111
–110
図 101. 60 Hz の除去
FS[10:0] をフルパワー・モードで 384、またはミドルパワー・
モードおよびローパワー・モードで 30 に設定すると、50 Hz /
60 Hz の同時除去を達成できます。ノッチは 10 Hz と 10 Hz の整
数倍のところに配置されるので、50 Hz / 60 Hz の同時除去が実
現します。50 Hz ± 0.5 Hz および 60 Hz ± 0.5 Hz での除去比は 44
dB (typ) です。
別のチャンネルを選択した場合、最初の変換で追加遅延が発生
します。セトリング・タイムは、次のようになります。
tSETTLE = ((3 + Avg − 1) × 32 × FS[10:0] + Deadtime)/ fCLK
ここで Deadtime = 94。
3 dB 周波数は、次のとおりです。
f3dB = 0.44 × fNOTCH
0
表 60 に、FS[10:0] サンプルの設定および対応する出力データ・
レートとセトリング・タイムを示します。
–10
–20
FILTER GAIN (dB)
–30
–40
–50
–60
–70
–80
–90
–100
0
30
60
90
120
FREQUENCY (Hz)
図 102. 50 Hz と 60 Hz の同時除去
Rev. 0
150
13048-112
–110
–120
1
図 103. 高速セトリング・モード、Sinc + Sinc フィルタ
0
–120
POST
FILTER
SINC3 /SINC4
FILTER
13048-113
FILTER GAIN (dB)
–30
表 60. 出力データ・レートと対応するセトリング・タイムの例
(高速セトリング・モード、Sinc3 + Sinc1)
First Notch Output Data
Settling
FS[10:0] (Hz)
Rate (SPS)
Time (ms)
Power Mode
Full Power (fCLK = 120
10
8.89
112.65
614.4 kHz,
24
50
44.44
22.65
Average by 16)
20
60
53.33
18.9
Mid Power (fCLK
30
10
8.89
113.11
= 153.6 kHz,
6
50
44.44
23.11
Average by 16)
5
60
53.33
19.36
Low Power (fCLK 30
10
8
126.22
= 76.8 kHz,
6
50
40
26.22
Average by 8)
5
60
48
22.06
－ 59/91 －
AD7124-8
データシート
0
アナログ入力が一定の場合、またはチャンネル変更が発生した
場合、ほぼ一定の出力データ・レートで有効な変換結果を得る
ことができます。
1/fADC
3
CH B
32/fADC
1
図 104. 高速セトリング、Sinc + Sinc フィルタ
デバイスが 1 つのチャンネルで変換を実行していて、アナログ
入力でステップ変化が発生した場合、ADC は変化を検出せず、
変換結果の出力を継続します。ステップ変化が変換と同期され
ている場合は、完全にセトリングされた結果のみが ADC から
出力されます。ただし、ステップ変化が変換プロセスに同期さ
れていない場合は、セトリングが不完全な中間結果が 1 つ出力
されます (図 105 を参照)。
ANALOG
INPUT
13048-115
1/fADC
3
–50
–60
–70
–80
–90
–100
–110
–120
0
30
60
90
120
図 106. 50 Hz の除去
0
1
–10
図 105. アナログ入力でのステップ変化、Sinc + Sinc フィルタ
–20
シーケンサ
–30
FILTER GAIN (dB)
高速セトリング・モード (Sinc3 + Sinc1 フィルタ) セクションの説明
は、デバイスに書込みを行ってチャンネルを変更する場合など、
チャンネルを手動で切り替える場合に該当します。複数のチャ
ンネルがイネーブルになっている場合は、内蔵シーケンサが自
動的に使用されます。デバイスは、すべてのイネーブル・チャ
ンネルを自動的に循環します。この場合、最初の変換に必要な
時間は表 60 に示したセトリング・タイム全体になります。後続
のすべての変換でも、各変換に必要な時間はセトリング・タイ
ムになりますが、デッド・タイムは 30 に減少します。
Sinc フィルタは、最初のノッチを次の周波数に配置します。
fNOTCH = fCLK/(32 × FS[10:0])
平均化ブロックは、fNOTCH/Avg (Avg は、フルパワー・モードと
ミドルパワー・モードでは 16、ローパワー・モードでは 8) に
ノッチを配置します。また、ノッチはこの周波数の整数倍のと
ころにも配置されます。このため、フルパワー・モードまたは
ミドルパワー・モードで FS[10:0] を 6 に設定した場合、ノッチ
は Sinc フィルタにより 800 Hz に配置され、平均化により 50 Hz
と 50 Hz の整数倍のところに配置されます。ローパワー・モー
ドの場合、ノッチは Sinc フィルタにより 400 Hz に配置され、
平均化により 50 Hz と 50 Hz の整数倍のところに配置されます。
–50
–60
–70
–80
–90
–110
–120
0
30
60
90
120
150
FREQUENCY (Hz)
図 107. 60 Hz の除去
FS[10:0] をフルパワー・モードで 384、またはミドルパワー・
モードおよびローパワー・モードで 30 に設定すると、50 Hz /
60 Hz の同時除去を達成できます。ノッチは 10 Hz と 10 Hz の整
数倍のところに配置されるので、50 Hz / 60 Hz の同時除去が実
現します。50 Hz ± 0.5 Hz および 60 Hz ± 0.5 Hz での除去比は
42 B (typ) です。
50 Hz のノッチは 1 次ノッチです。このため、ノッチの幅は広
くありません。安定したマスター・クロックの場合、正確に 50
Hz での除去比が良好であることを意味します。ただし、50 Hz
± 1 Hz の帯域では、除去比が大幅に低下します。安定したク
ロックの場合、50 Hz ± 0.5 Hz での除去比は 40 dB (min) です。
このため、高速セトリング・モードを使用する場合は、優れた
マスター・クロック源を使用することをお勧めします。
0
–10
–20
–30
FILTER GAIN (dB)
図 106 に、FS[10:0] をフルパワー・モードで 24、ミドルパ
ワー・モードおよびローパワー・モードで 6 に設定した場合の
周波数応答を示します。表 60 に対応する出力データ・レートを
示します。
–40
–100
50 Hz と 60 Hz の除去、Sinc3 + Sinc1 フィルタ
–40
–50
–60
–70
–80
–90
–100
–110
–120
0
30
60
90
120
FREQUENCY (Hz)
図 108. 50 Hz と 60 Hz の同時除去
Rev. 0
150
FREQUENCY (Hz)
図 107 に、FS[10:0] をフルパワー・モードで 20、またはミドル
パワー・モードおよびローパワー・モードで 5 に設定した場合
のフィルタ応答を示します。この場合、ノッチは 60 Hz と 60 Hz
の整数倍のところに配置されます。60 Hz ± 0.5 Hz での除去比は
40 dB (min) です。
VALID
ADC
OUTPUT
–40
13048-116
CH B CH B CH B
CH A CH A CH A
13048-117
CH A
–30
－ 60/91 －
150
13048-118
CH A
–20
CHANNEL B
FILTER GAIN (dB)
CONVERSIONS
CHANNEL A
13048-114
CHANNEL
–10
AD7124-8
データシート
ポスト・フィルタ
ポスト・フィルタは 50Hz と 60Hz を同時に除去することができ、
セトリング・タイムと除去比のトレード・オフが可能です。こ
れらのフィルタは、27.27 SPS まで動作可能で、50 Hz ± 1 Hz と
60 Hz ± 1 Hz における干渉信号を最大 90 dB で除去できます。こ
れらのフィルタは、sinc3 フィルタの出力をポスト・フィルタリ
ングすることで実現されます。ポスト・フィルタをイネーブル
にするには、すべてのフィルタ・ビットを 1 にセットする必要
があります。使用するポスト・フィルタ・オプションは、フィ
ルタ・レジスタの POST_FILTER ビットを使用して選択します。
図 109 の灰色で示しているブロックは使用しません。
1 つのチャンネルで連続変換を行っている場合、最初の変換に
は tSETTLE の時間が必要です。後続の変換は 1/fADC で発生します。
(手動またはシーケンサを使用して) 複数のチャンネルがイネー
ブルになっている場合、各イネーブル・チャンネルで有効な変
換結果を生成するには、セトリング・タイムが必要です。
AVERAGING
BLOCK
13048-119
POST
FILTER
SINC3/SINC4
FILTER
MODULATOR
表 61 に、出力データ・レートおよび対応するセトリング・タイ
ムと除去比を示します。
図 109. ポスト・フィルタ
表 61. AD7124-8 ポスト・フィルタ:出力データ・レート、セトリング・タイム (tSETTLE)、除去
Output Data Rate
(SPS)
27.27
25
20
16.67
1
f3dB
(Hz)
17.28
15.12
13.38
12.66
tSETTLE, Full Power
Mode (ms)
38.498
41.831
51.831
61.831
tSETTLE, Mid Power
Mode (ms)
38.998
42.331
52.331
62.331
tSETTLE, Low Power
Mode (ms)
39.662
42.995
52.995
62.995
安定したマスター・クロックを使用。
Rev. 0
－ 61/91 －
Simultaneous Rejection of 50 Hz ± 1 Hz and 60
Hz ± 1 Hz (dB) 1
47
62
86
92
AD7124-8
0
–10
–20
–20
–30
–30
–40
–50
–60
–70
–60
–70
–80
–90
–90
200
300
400
500
600
–100
40
0
–10
–20
–20
–30
–30
FILTER GAIN (dB)
0
–40
–50
–60
–70
–70
–90
70
FREQUENCY (Hz)
–100
13048-121
65
–10
–10
–20
–20
–30
–30
FILTER GAIN (dB)
0
–40
–50
–60
–70
–100
40
13048-122
FREQUENCY (Hz)
600
45
50
55
FREQUENCY (Hz)
図 112. DC ～ 600 Hz、出力データ・レート 25 SPS、セトリング・
タイム 40 ms
Rev. 0
500
600
–70
–90
500
400
–60
–80
400
300
–50
–90
300
200
–40
–80
200
100
図 114. DC ～ 600 Hz、出力データ・レート 20 SPS 、セトリン
グ・タイム 50 ms
0
100
0
FREQUENCY (Hz)
図 111. 40 Hz ～ 70 Hz の拡大図、出力データ・レート 27.27 SPS、
セトリング・タイム 36.67 ms
–100
40
70
–60
–80
60
65
–50
–90
55
60
–40
–80
50
55
図 113. 40 Hz ～ 70 Hz の拡大図、出力データ・レート 25 SPS、
セトリング・タイム 40 ms
–10
45
50
FREQUENCY (Hz)
図 110. DC ～ 600 Hz、出力データ・レート 27.27 SPS、
セトリング・タイム 36.67 ms
–100
40
45
－ 62/91 －
13048-124
100
60
65
70
13048-125
0
FREQUENCY (Hz)
FILTER GAIN (dB)
–50
–80
–100
FILTER GAIN (dB)
–40
13048-123
FILTER GAIN (dB)
0
–10
13048-120
FILTER GAIN (dB)
データシート
図 115. 40 Hz ～ 70 Hz の拡大図、出力データ・レート 20 SPS、
セトリング・タイム 50 ms
AD7124-8
0
0
–10
–10
–20
–20
–30
–30
FILTER GAIN (dB)
–40
–50
–60
–70
–80
–40
–50
–60
–70
–80
–90
–100
–100
40
0
100
200
300
FREQUENCY (Hz)
400
500
600
13048-126
–90
図 116. DC ～ 600 Hz、出力データ・レート 16.667 SPS、
セトリング・タイム 60 ms
Rev. 0
45
50
55
FREQUENCY (Hz)
60
65
70
13048-127
FILTER GAIN (dB)
データシート
図 117. 40 Hz ～ 70 Hz の拡大図、出力データ・レート 16.667 SPS、
セトリング・タイム 60 ms
－ 63/91 －
AD7124-8
データシート
フィルタ・オプション一覧
AD7124-8 には、いくつかのフィルタ・オプションがあります。
選択したフィルタは、出力データ・レート、セトリング・タイ
表 62. フィルタ一覧
Sinc4, Zero Latency
Sinc3
Fast Settling (Sinc4 + Sinc1)
Fast Settling (Sinc3 + Sinc1)
1
2
表 62 に、いくつかのサンプル設定および対応するスループット
と 50 Hz / 60 Hz の除去比を示します。
1
Filter
Sinc4
Post Filter
ム、RMS ノイズ、阻止帯域の減衰量、50 Hz / 60 Hz の除去に影
響を与えます。
Power Mode
All
All
All
All
All
All
All
All
All
All
All
Full/mid
Low
Full/mid
Low
Full/mid
Low
Full/mid
Low
Full/mid
Low
Full/mid
Low
All
All
All
All
Output Data Rate (SPS)
10
50
50
60
12.5
12.5
15
10
50
50
60
50.53
43.64
42.11
36.36
8.4
7.27
53.33
48
44.44
40
8.89
8
27.27
25
20
16.67
REJ60
0
0
1
0
0
1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
50 Hz Rejection (dB) 2
120 dB ( 50 Hz and 60 Hz)
120 dB (50 Hz only)
82 dB ( 50 Hz and 60 Hz)
120 dB (60 Hz only)
120 dB (50 Hz only)
82 dB ( 50 Hz and 60 Hz)
120 dB (60 Hz only)
100 dB (50 Hz and 60 Hz)
95 dB (50 Hz only)
67 dB ( 50 Hz and 60 Hz)
95 dB (60 Hz only)
40 dB (60 Hz only)
40 dB (60 Hz only)
40 dB (50 Hz only)
40 dB (50 Hz only)
40 dB ( 50 Hz and 60 Hz)
40 dB ( 50 Hz and 60 Hz)
40 dB (60 Hz only)
40 dB (60 Hz only)
40 dB (50 Hz only)
40 dB (50 Hz only)
40 dB ( 50 Hz and 60 Hz)
40 dB ( 50 Hz and 60 Hz)
47 dB ( 50 Hz and 60 Hz)
62 dB ( 50 Hz and 60 Hz)
85 dB ( 50 Hz and 60 Hz)
90 dB ( 50 Hz and 60 Hz)
これらの計算では、マスター・クロックが安定であると仮定しています。
高速セトリング・モードの場合、50 Hz / 60 Hz の除去比は 50 Hz / 60 Hz ±0.5 Hz の帯域で計測されます。他のモードでは、50 Hz / 60 Hz ±1 Hz の領域が使用されます。
Rev. 0
－ 64/91 －
AD7124-8
データシート
診断機能
AD7124-8 には、さまざまな診断機能が内蔵されています。これ
らの機能を使用して、次の内容を確認できます。
読出し / 書込み動作が有効なレジスタに対してのみ行われる
有効なデータのみが内蔵レジスタに書き込まれる
LDO で適切なデカップリングが使用される
外部リファレンスが存在する (使用する場合)
ADC 変調器とフィルタが仕様範囲内で動作している
シグナル・チェーンのチェック
リファレンスや電源電圧といった機能を ADC への入力として
選択できます。このため、AD7124-8 は、デバイスに接続された
電圧をチェックできます。AD7124-8 は、チャンネル・レジスタ
の V_20MV_P ～ V_20MV_M チャンネルを選択することでチャ
ンネルに内部で入力することが可能な内部 20 mV 信号も生成し
ます。この機能を使用すれば、PGA をチェックできます。たと
えば、PGA の設定が増加するに従って、アナログ入力範囲の割
合を表す信号が半減されます。これにより、PGA が正常に機能
していることをチェックできます。
リファレンス電圧の検出
AD7124-8 は、外部リファレンスをリファレンス源として選択し
た場合に、変換またはキャリブレーション用の有効なリファレ
ンスが存在するかどうかを検出する内蔵回路を備えています。
これは、リファレンスを外部から得る RTD やストレイン・ゲー
ジなどのアプリケーションに有用な機能です。
0.3V
OUTPUT: 0 WHEN REFIN ≤0.3
1 WHEN REFIN <0.3
13048-128
COMPARATOR
REFIN (REFINx(+) – REFINx(–))
AD7124-8 では、変換プロセスとキャリブレーション・プロセス
を監視することもできます。これらの診断は、変換中または
キャリブレーション中に使用するアナログ入力だけでなく、変
調器やデジタル・フィルタもチェックします。これらの機能は、
ERROR_EN レジスタの ADC_CAL_ERR_EN、ADC_CONV_ERR_EN、
ADC_SAT_ERR_EN ビットを使用してイネーブルにできます。
これらの機能をイネーブルにすると、エラーが発生した場合に
ADC_ CAL_ERR、ADC_CONV_ERR、ADC_SAT_ERR ビットが
セットされます。
デジタル・フィルタでオーバーフローまたはアンダーフローが
発生している場合は、ADC_CONV_ERR がセットされます。ま
た、ADC 変換が全ビット 0 または全ビット 1 にクランプされま
す。このフラグは、データ・レジスタの更新に併せて更新され、
エラー・レジスタの読出しによってのみクリアされます。
変 調 器 が 20 個 の 連 続 す る 1 ま た は 0 を 出 力 し た 場 合 、
ADC_SAT_ERR フラグがセットされます。これは、変調器が飽
和状態になったことを示しています。
オフセット・キャリブレーションを実行した場合、結果のオフ
セット係数は 0x7FFFFF ～ 0xF80000 である必要があります。係
数がこの範囲外の場合、オフセット・レジスタは更新されず、
ADC_CAL_ERR フラグがセットされます。フルスケール・キャ
リブレーションの最中に、デジタル・フィルタのオーバーフ
ローがチェックされます。オーバーフローが発生した場合、エ
ラー・フラグがセットされ、ゲイン・レジスタは更新されませ
ん。
過電圧 / 低電圧の検出
図 118. リファレンス検出回路
この機能は、ERROR_EN レジスタの REF_DET_ERR_EN ビット
を 1 にセットするとイネーブルになります。選択した
REFINx(+) ピンと REFINx(−) ピン間の電圧が 0.3 V を下回るか、
REFINx(+) 入力または REFINx(−) 入力がオープン・サーキット
になっている場合、AD7124-8 は有効なリファレンスが存在しな
いことを検出します。この場合、エラー・レジスタの
REF_DET_ERR ビットが 1 にセットされます。ステータス・レ
ジスタの ERR ビットもセットされます。
過電圧 / 低電圧モニタは、AINx アナログ入力ピンの絶対電圧を
チェックします。データシートの仕様を満たすには、絶対電圧
が仕様範囲に収まっている必要があります。データシートの限
界値を超えて ADC を動作させると、直線性が低下します。
AD7124-8 の通常変換中に REF_DET_ERR ビットがアクティブ
になると、変換結果はすべて 1 に戻ります。このため、変換を
実行中に REF_DET_ERR を連続的に監視する必要はありません。
ADC データ・レジスタから読み出した変換結果が全ビット 1 で
あるかどうかを確認するだけで十分です。
AD7124-8 のオフセット・キャリブレーション中またはフルス
ケール・キャリブレーション中に REF_DET_ERR ビットがアク
ティブになると、レジスタに正しくない係数がロードされない
ように、対応するキャリブレーション・レジスタの更新が禁止
され、REF_DET_ERR ビットがセットされます。キャリブレー
ションを実行するたびに有効なリファレンスが存在しているこ
とを確認するには、キャリブレーション・サイクルの終わりに
REF_DET_ERR ビットのステータスをチェックします。
デバイスがスタンバイ・モードを終了すると、リファレンス検
出フラグがセットされます。このため、スタンバイ・モードの
終了後にエラー・レジスタを読み出して、フラグを 0 にリセッ
トしてください。
Rev. 0
－ 65/91 －
OVERVOLTAGE
COMPARATOR
AV DD + 40mV
AINx
AINx_OV_ERR: SET IF AINx IS
40mV ABOVE AVDD
UNDERVOLTAGE
COMPARATOR
AVSS – 40mV
AINx_UV_ERR: SET IF AINx IS
40mV ABOVE AVSS
NOTE: AINx IS AINP OR AINM
図 119. アナログ入力過電圧 / 低電圧モニタ
13048-129
•
•
•
•
•
キャリブレーション・エラー、変換エラー、飽和
エラー
AD7124-8
データシート
正のアナログ入力 (AINP) と負のアナログ入力 (AINM) の過電圧
/ 低電圧は個別にチェックできます。ERROR_EN レジスタの
AINP_OV_ERR_EN ビットと AINP_UV_ERR_EN ビットにより、
過電圧 / 低電圧の診断を個別に実行できます。AINP の電圧が
AVDD を上回った場合に過電圧のフラグが立ち、AINP の電圧が
AVSS を下回った場合に低電圧のフラグが立ちます。同様に、負
のアナログ入力ピンの過電圧 / 低電圧チェックは、ERROR_EN
レジスタの AINM_OV_ERR_EN ビットと AINM_UV_ ERR_EN
ビットを使用してイネーブルにします。エラー・フラグは、エ
ラ ー ・ レ ジ ス タ の AINP_OV_ERR 、 AINP_UV_ERR 、 AINM_
OV_ERR、AINM_UV_ERR です。
この機能をイネーブルにすると、対応するフラグがエラー・レ
ジスタ内でセットされます。このため、過電圧 / 低電圧チェッ
クをイネーブルにした場合、エラー・レジスタを読み出してフ
ラグが 0 にリセットされたことを確認する必要があります。
電源モニタ
ADC は、外部電圧の変換のほかに、AVDD ピンと IOVDD ピンの
電 圧 を 監 視 で き ま す 。 AVDD か ら AVSS ま た は IOVDD か ら
DGND への入力を選択すると、電圧 (AVDD から AVSS または
IOVDD から DGND) は内部で 1/6 に減衰され、ここで得られた電
圧が Σ-Δ 変調器に入力されます。この機能は、電源電圧の変動
を監視するときに便利です。
LDO モニタリング
AD7124-8 には、いくつかの LDO チェック機能が内蔵されてい
ます。外部電源のように、アナログおよびデジタル LDO によっ
て生成した電圧は ADC への入力として選択可能です。また、
AD7124-8 は連続的に LDO 電圧を監視できます。
電源モニタ
ALDO と DLDO に よ っ て 生 成 さ れ た 電 圧 は 、 そ れ ぞ れ
ERROR_EN レ ジ ス タ の ALDO_PSM_ERR_EN ビ ッ ト と
DLDO_PSM_ERR_EN ビットをイネーブルにすることで監視で
きます。イネーブルにすると、LDO の出力電圧が連続的に監視
されます。ALDO 電圧が 1.6 V を下回ると、ALDO_PSM_ERR
フラグがアサートされます。DLDO 電圧が 1.55 V を下回ると、
DLDO_PSM_ERR フラグがアサートされます。対応する LDO 電
圧が回復するまで、ビットはセットされたままになります。た
だし、エラー・レジスタが読み出されたときのみ、ビットがク
リアされます。
ALDO
SET IF ALDO OUTPUT VOLTAGE IS
LESS THAN 1.6V
1.6V
13048-130
OVERVOLTAGE
COMPARATOR
図 120. アナログ LDO モニタ
DLDO
1.55V
SET IF DLDO OUTPUT VOLTAGE IS
LESS THAN 1.55V
13048-131
OVERVOLTAGE
COMPARATOR
AD7124-8 は、電源モニタリングに使用する回路もテストできま
す 。 ALDO_PSM_TRIP_TEST_EN ビ ッ ト ま た は DLDO_PSM_
TRIP_TEST_EN ビットをセットすると、テスト回路への入力は
LDO 出 力 で は な く 、 GND に 接 続 さ れ ま す 。 対 応 す る
ALDO_PSM_ERR ビットまたは DLDO_PSM_ERR ビットをセッ
トします。
LDO コンデンサ検出
アナログおよびデジタル LDO には、0.1 µF の外部デカップリン
グ・コンデンサが必要です。AD7124-8 は、このデカップリン
グ・コンデンサが存在するかどうかチェックできます。
ERROR_EN レジスタの LDO_CAP_CHK ビットを使用して、
チェック対象の LDO がオフになり、LDO 出力の電圧がモニタ
されます。電圧が降下すると、エラーが発生したとみなされ、
エラー・レジスタの LDO_CAP_ERR ビットがセットされます。
アナログ LDO とデジタル LDO で同時にデカップリング・コン
デンサが存在するかテストすることはできません。また、この
テストは変換プロセスを妨害します。
デカップリング・コンデンサが存在しないことをチェックする
ための回路も AD7124-8 でテストできます。ERROR_EN レジス
タの LDO_CAP_ CHK_TEST_EN ビットがセットされた場合、デ
カップリング・コンデンサは内部で LDO から切断され、故障状
態になります。このため、LDO コンデンサのテストを実行する
場合、故障状態が報告されます。つまり、エラー・レジスタの
LDO_CAP_ERR ビットがセットされます。
MCLK カウンタ
出力データ・レート、フィルタ・セトリング・タイム、および
フィルタ・ノッチ周波数はマスター・クロックに依存している
ため、安定したマスター・クロックは重要です。AD7124-8 では、
マスター・クロックを監視できます。ERROR_EN レジスタの
MCLK_CNT_EN ビットをセットすると、MCLK_COUNT レジス
タが 131 マスター・クロック・サイクルごとに 1 つインクリメ
ントされます。このレジスタは一定期間にわたり監視できます。
マスター・クロック周波数は、MCLK_COUNT レジスタの結果
から判断できます。MCLK_COUNT レジスタは、最大値に到達
した後にラップ・アラウンドします。
SPI SCLK カウンタ
SPI SCLK カウンタは、各読出し / 書込み動作で使用される
SCLK パルスの数をカウントします。この機能を使用する場合、
CS はすべての読出し / 書込み動作をフレームする必要がありま
す。すべての読出し / 書込み動作は、8 SCLK パルスの整数倍で
す (8、16、32、40、48)。SCLK カウンタが SCLK パルスをカウ
ントして、結果が 8 の整数倍でない場合はエラーがフラグされ、
エラー・レジスタの SPI_SCLK_CNT_ERR ビットがセットされ
ます。書込み動作が実行され、SCLK に含まれる SCLK パルス
の数が正しくない場合、この値はアドレス指定されたレジスタ
に書き込まれず、書込み動作はアボートされます。
SCLK カ ウ ン ト は 、 ERROR_EN レ ジ ス タ の SPI_SCLK_
CNT_ERR_EN ビットをセットすることでイネーブルになります。
図 121. デジタル LDO モニタ
Rev. 0
－ 66/91 －
AD7124-8
データシート
SPI 読出し / 書込みエラー
この機能に加え、SCLK カウンタと CRC により、シリアル・イ
ンターフェースの信頼性が向上します。無効なレジスタに対し
て読出し / 書込みは行われません。SCLK パルスの数が正しくな
い場合、シリアル・インターフェースが非同期になり、間違っ
たレジスタにアクセスするようになります。AD7124-8 は、診断
機能によってこれらの問題を防止します。
UP TO 24-BIT INPUT
8-BIT CRC
DIN
CS
DATA
CRC
SCLK
13048-132
SCLK カウンタと一緒に、AD7124-8 は読出し / 書込み動作を
チェックして、有効なレジスタがアドレス指定されたかどうか
も確認できます。ERROR_EN レジスタの SPI_READ_ERR_EN
ビットまたは SPI_ WRITE_ERR_EN ビットがセットされると、
AD7124-8 は、読出し / 書込み動作のアドレスをチェックします。
このデータシートで説明しているユーザー・レジスタ以外のレ
ジスタに対して書込み / 読出しを試行すると、エラーがフラグ
されます。エラー・レジスタの SPI_READ_ERR ビットまたは
SPI_WRITE_ERR ビットがセットされ、読出し / 書込み動作がア
ボートされます。
8-BIT COMMAND
CS
図 122. CRC 付き SPI 書込みトランザクション
8-BIT COMMAND
UP TO 32-BIT OUTPUT
8-BIT CRC
CS
DIN
DOUT/
RDY
CMD
DATA
CRC
SPI_IGNORE エラー
SPI_IGNORE_ERR がイネーブルになっているときに実行された
読出し / 書込み動作は無視されます。
チェックサム保護
AD7124-8 には、インターフェースの信頼性を向上できるチェッ
クサム・モードがあります。チェックサムを使用すると、有効
なデータのみがレジスタに書き込まれます。また、レジスタか
ら読み出したデータを検証できます。レジスタへの書込み時に
エラーが発生した場合、エラー・レジスタの CRC_ERR ビット
がセットされます。ただし、レジスタへの書込みが正常に行わ
れたか確認するため、レジスタ・データのリードバックを実行
し、チェックサムの確認を行ってください。
CRC チェックサム計算では、常に次の多項式が使用されます。
x8 + x2 + x + 1
ERROR_EN レ ジ ス タ の CRC_ERR_EN ビ ッ ト を 使 用 し て 、
チェックサムをイネーブルまたはディスエーブルに設定します。
SCLK
図 123. CRC 付き SPI 読出しトランザクション
連続読出しモードがアクティブのときにチェックサム保護がイ
ネーブルになっている場合、チェックサム値を計算する際に考
慮する必要がある暗黙的なデータ読出しコマンド 0x42 がすべて
のデータ・トランザクションの前に実行されます。これにより、
ADC データが 0x000000 であっても、チェックサム値はゼロに
なりません。
メモリ・マップ・チェックサム保護
信頼性を向上するため、内蔵レジスタでは CRC の計算も実行さ
れます。ステータス・レジスタ、データ・レジスタ、および
MCLK カウンタ・レジスタの内容は絶えず変化するため、この
チェックの対象外です。CRC は、1/2400 秒ごとに実行されます。
メモリ・マップにアクセスするたびに、CRC が再計算されます。
CRC の再計算が実行されるイベントは次のとおりです。
•
•
•
•
ユーザー書込み
オフセット / フルスケール・キャリブレーション
デバイスがシングル変換モードで動作していて、変換の完
了後に ADC がアイドル・モードになったとき
既存の連続読出しモードを終了したとき (ADC_CONTROL
レジスタの CONT_READ ビットを 0 にセット)
メ モ リ ・ マ ッ プ CRC 機 能 は 、 ERROR_EN レ ジ ス タ の
MM_CRC_ERR_EN ビットを 1 にセットしてイネーブルにしま
す。エラーが発生した場合、エラー・レジスタの
MM_CRC_ERR ビットが 1 にセットされます。
チェックサムは、読出しと書込みの各データ交換トランザク
シ ョン の最後に 付加 されます 。書 込みトラ ンザ クション の
チェックサム計算は、8 ビット・コマンド・ワードと 8 ～ 24
ビット・データを使用して計算されます。読出しトランザク
ションは、8 ビットのコマンド・ワードと 8 ～ 32 ビットのデー
タを使用して計算されます。図 122 と 図 123 に、SPI での読出
しおよび書込みトランザクションを示します。
Rev. 0
13048-133
特定の期間、内蔵レジスタにアクセスできなくなる場合があり
ます。たとえば、パワーアップ時に内蔵レジスタはデフォルト
値に設定されます。ユーザーはこの動作が完了するまで待って
から、レジスタから読み出したり、レジスタに書き込む必要が
あります。また、オフセットまたはゲイン・キャリブレーショ
ンの実行中は、レジスタにアクセスできません。エラー・レジ
スタの SPI_IGNORE_ERR ビットは、内蔵レジスタにアクセス
できないときにエラーを通知します。この診断機能はデフォル
トでイネーブルになっています。この機能は、ERROR_EN レジ
スタの SPI_IGNORE_ERR_EN ビットを使用してディスエーブル
にできます。
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AD7124-8
データシート
CRC の計算
8 ビット幅のチェックサムは、次の多項式を使用して生成されます。
x8 + x2 + x + 1
チェックサムを生成するため、データは 8 ビットごとに左側にシフトされ、8 ビットのロジック 0 で終わる数値を生成します。多項式の
MSB が、データの左端にあるロジック 1 と整列するように、多項式の位置を調整します。排他的論理和 (XOR) 関数をデータに適用して、
新しく短い数値を生成します。多項式の MSB が、得られたデータの左端にあるロジック 1 と整列するよう、多項式の位置を再度調整し
ます。このプロセスは、元のデータが多項式の値よりも小さくなるまで繰り返されます。これが 8 ビットのチェックサムです。
24 ビット・ワードに対する多項式による CRC 計算例: 0x654321 (8 ビット・コマンドと 16 ビット・データ)
この例では、多項式ベースのチェックサムを使用して、8 ビットのチェックサムを計算します。
初期値
011001010100001100100001
01100101010000110010000100000000
x8 + x2 + x + 1
=
8 ビット左にシフト
100000111
多項式
100100100000110010000100000000 XOR の結果
100000111
多項式
100011000110010000100000000 XOR の結果
100000111
多項式
11111110010000100000000 XOR の結果
100000111
多項式の値
1111101110000100000000 XOR の結果
100000111
多項式の値
111100000000100000000 XOR の結果
100000111
多項式の値
11100111000100000000 XOR の結果
100000111
多項式の値
1100100100100000000 XOR の結果
100000111
多項式の値
100101010100000000 XOR の結果
100000111
多項式の値
101101100000000
XOR の結果
100000111
多項式の値
1101011000000
XOR の結果
100000111
多項式の値
101010110000 XOR の結果
100000111
多項式の値
1010001000 XOR の結果
100000111
多項式の値
10000110 チェックサム = 0x86
Rev. 0
－ 68/91 －
AD7124-8
データシート
バーンアウト電流
AD7124-8 には、0.5 µA、2 µA、または 4 µA にプログラム可能
な 2 つの定電流発生器が内蔵されています。一方の発生器は、
AVDD から AINP に電流を供給し、もう一方は AINM から AVSS
に電流をシンクします。これらの電流により、断線を検出でき
ます。
BURNOUT
DETECT
温度センサー
AD7124-8 には、チップ温度を監視するのに便利な温度センサー
が内蔵されています。これは、チャンネル・レジスタの
AINP[4:0] ビットと AINM[4:0] ビットを使用して選択します。
感度は約 13,584 codes/°C です。温度センサーの式は次のとおり
です。
AVDD
X-MUX
変換値がフルスケールに近い場合は、判断を下す前にこれら 3
つの項目をチェックする必要があります。計測された電圧が 0
V の場合は、トランスデューサの短絡が考えられます。通常の
動作では、バーンアウト・ビットを 0 にセットしてこれらの
バーンアウト電流をオフにします。電流源はバッファをオンに
して、通常の絶対入力電圧の仕様範囲内で動作します。
PGA1
温度 (°C) = ((変換結果 − 0x800000)/13,584) − 272.5
温度センサーの精度は ±0.5°C (typ) です。
図 124. バーンアウト電流
これらの電流は、選択したアナログ入力ペアに切り換えられま
す。両方の電流がオンまたはオフになります。設定レジスタの
バーンアウト・ビットにより、バーンアウト電流のイネーブル /
ディスエーブルと一緒に振幅が設定されます。チャンネルで計
測を行う前に、これらの電流を使用して外部トランスデューサ
が動作可能であることを確認します。バーンアウト電流がオン
になると、外部トランスデューサ回路にバーンアウト電流が流
れ、アナログ入力チャンネルの入力電圧を計測できるようにな
ります。計測した電圧がほぼフルスケールの場合は、その理由
を確認する必要があります。計測値がほぼフルスケールに近い
場合、フロントエンド・センサーがオープン・サーキットに
なっている可能性があります。また、フロントエンド・セン
サーに過負荷がかかり、フルスケールで出力された、またはリ
ファレンスが存在しないために REF_DET_ERR ビットがセット
され、データが全ビット 1 にクランプされた可能性もあります。
Rev. 0
－ 69/91 －
TEMPERATURE SENSOR ERROR (°C)
13048-134
1.2
32 UNITS
1.0
0.8
0.6
0.4
0.2
0
–0.2
–0.4
–0.6
–40 –30 –20 –10
0
15
25
40
50
60
70
85
95 105
TEMPERATURE (°C)
図 125. 温度センサーの誤差と温度の関係
13048-135
AVSS
AD7124-8
データシート
グラウンド接続とレイアウト
アナログ入力とリファレンス電圧入力は差動であるため、アナ
ログ変調器内の多くの電圧はコモン・モード電圧です。このデ
バイスの優れたコモン・モード除去比により、これらの入力で
のコモン・モード・ノイズが除去されます。AD7124-8 のアナロ
グ電源とデジタル電源は独立しており、デバイスのアナログ部
とデジタル部のカップリングを最小限に抑えるように個別のピ
ンが採用されています。デジタル・フィルタは、マスター・ク
ロック周波数の整数倍の周波数以外の広帯域電源ノイズを除去
します。
また、ノイズ源がアナログ変調器を飽和させない限り、デジタ
ル・フィルタはアナログ入力とリファレンス電圧入力のノイズ
も除去します。このため、AD7124-8 は従来の高分解能コンバー
タよりも優れた耐ノイズ干渉性を発揮します。ただし、
AD7124-8 の分解能は高く、コンバータのノイズ・レベルは非常
に低いため、グラウンド接続とレイアウトについては注意が必
要です。
ADC を実装する PCB は、アナログ部とデジタル部を分離し、
ボードの特定の領域に収納するように設計する必要があります。
一般に、エッチング部分を最小限に抑えると、最適なシールド
効果を発揮できるため、この方法はグラウンド・プレーンに最
適です。
どのようなレイアウトを使用する場合も、システム内における
電流の流れには十分注意を払い、すべてのリターン電流用の経
路と目的の場所まで電流を流す経路をできるだけ近づけて配置
するよう心がけてください。
チップにノイズが混入しないよう、デバイスの下にはデジタ
ル・ラインを配置しないでください。AD7124-8 の下にアナロ
グ・グラウンド・プレーンを配置してノイズの混入を防止して
ください。低インピーダンス経路を確保し、電源ラインのグ
リッチを軽減できるように、AD7124-8 への電源ラインには可能
な限り幅広いパターンを使用してください。クロックなどの高
Rev. 0
速なスイッチング信号は、デジタル・グラウンドでシールドし
てボードの他の部分に対するノイズの放射を防止します。また、
クロック信号がアナログ入力の近くを通過しないようにします。
デジタル信号とアナログ信号の交差は回避する必要があります。
デジタル信号とアナログ信号のパターンは、ボードの反対側に
配置し、互いに直角になるように配置してください。これによ
り、ボード上でフィードスルーの効果を削減できます。マイク
ロストリップ技術を使用すれば最善の結果が得られますが、両
面ボードでは常に使用できるとは限りません。この技法を使用
する場合、ボードの部品面はグラウンド・プレーン専用にして、
信号はハンダ面に配線します。
高分解能 ADC を使用する場合は、デカップリングが重要にな
ります。AD7124-8 には、AVDD と IOVDD の 2 つの電源ピンがあ
ります。AVDD ピンは AVSS を基準としていて、IOVDD ピンは
DGND を基準としています。1 µF のタンタル・コンデンサと
0.1 µF のコンデンサを並列に接続して、AVDD を各ピンの AVSS
へデカップリングします。0.1 µF のコンデンサは、デバイスの
各電源ピンのできるだけ近くに配置します。理想的には、デバ
イスの隣に配置する必要があります。1 µF のタンタル・コンデ
ンサと 0.1 µF のコンデンサを並列に接続して、IOVDD を DGND
へデカップリングします。すべてのアナログ入力を AVSS へデ
カップリングする必要があります。外部リファレンスを使用す
る場合は、REFINx(+) ピンと REFINx(−) ピンを AVSS へデカッ
プリングします。
AD7124-8 は、AVDD 電源および IOVDD 電源を調整する 2 つのオ
ンボード LDO レギュレータも備えています。REGCAPA ピンは、
0.1 µF コンデンサを使用して AVSS に接続することをお勧めしま
す。同様に、REGCAPD ピンは、0.1 µF コンデンサを使用して
DGND に接続することをお勧めします。
AD7124-8 を分離電源動作で使用する場合は、AVSS に分離プ
レーンを使用する必要があります。
－ 70/91 －
AD7124-8
データシート
アプリケーション情報
AD7124-8 は、低価格で高分解能の A/D 変換機能を提供します。
Σ-Δ アーキテクチャの A/D 変換機能を備えているため、ノイズ
の多い環境に強く、センサー計測や産業制御およびプロセス制
御のアプリケーションでの使用に最適です。
熱電対を使用した温度計測
図 126 に、熱電対から AD7124-8 への接続を示します。熱電対
アプリケーションで、熱電対によって発生した電圧は絶対リ
ファレンスを基準にして計測されます。このため、この変換に
は内部リファレンスが使用されます。冷接点の計測はレシオメ
トリック構成を使用するため、リファレンスは外部から適用さ
れます。
熱電対からの信号は小さいため、PGA をイネーブルにして
AD7124-8 を動作させ、熱電対からの信号を増幅します。入力
チャンネルはバッファされるため、大容量のデカップリング・
コンデンサをフロントエンドに配置して、熱電対のリードに含
まれるノイズの混入を除去できます。バイアス電圧発生器は、
熱電対によって発生した電圧に (AVDD − AVSS)/2 のバイアスを付
加するようにコモン・モード電圧を提供します。グラウンドを
中心とする熱電対の電圧の場合、AD7124-8 を分離電源 (±1.8 V)
で動作させることができます。
冷接点補償は、図 126 に示すサーミスタを使用して実行されま
す。サーミスタには内部励起電流が供給されます。さらに、冷
接点計測用のリファレンス電圧は、サーミスタと直列接続され
た高精度抵抗から取り出します。これにより、励起電流の変動
が計測に影響を与えないようにレシオメトリック計測を実行で
きます (これは、計測するサーミスタ抵抗に対する高精度リファ
レンス抵抗の比率)。
ほとんどの変換結果が熱電対から読み出されます。冷接点温度
は安定しているか、またはゆっくりと変化するため、冷接点は
定期的にしか読み出されません。T タイプの熱電対を使用する
場合、−200 °C ～ +400 °C の温度を計測できます。この温度範囲
で発生する電圧は −8.6 mV ～ +17.2 mV です。AD7124-8 の内部
リファレンスは 2.5 V です。このため、PGA は 128 に設定しま
す。熱電対が AIN0/AIN1 チャンネルを使用し、サーミスタが
AIN4/AIN5 チャンネルに接続されている場合、変換プロセスは
次のようになります。
1.
2.
ADC をリセットします。
消費電力モードを選択します。
CHANNEL_0 レジスタのアナログ入力を AIN0/AIN1 に設定
します。このチャンネルに Setup 0 を割り当てます。ゲイ
ンが 128 になるように Setup 0 を設定し、内部リファレン
スを選択します。フィルタ・タイプを選択して、出力デー
タ・レートを設定します。
3. AIN0 で VBIAS をイネーブルにします。
4. CHANNEL_1 レジスタのアナログ入力を AIN4/AIN5 に設定
します。このチャンネルに Setup 1 を割り当てます。ゲイ
ンが 1 になるように Setup 1 を設定し、外部リファレンス
REFIN2(±) を選択します。フィルタ・タイプを選択して、
出力データ・レートを設定します。
5. 励起電流 (IOUTx) をイネーブルにして、適切な値を選択し
ます。この電流を AIN4 ピンに出力します。
6. AIN0/AIN1 チャンネルをイネーブルにします。 RDY が
ロー・レベルに移行するまで待ちます。変換結果を読み出
します。
7. 引き続き、AIN0/AIN1 チャンネルから 9 つの変換結果を読
み出します。
8. CHANNEL_0 をディスエーブルにして、CHANNEL_1 をイ
ネーブルにします。
9. RDY がロー・レベルに移行するまで待ちます。1 つの変換
結果を読み出します。
10. ステップ 5 ～ ステップ 8 を繰り返します。
T タイプ熱電対を直線化する式を使用して、熱電対電圧をサー
ミスタ電圧と一緒に処理して、熱電対ヘッドの実際の温度を計
算します。
AVDD
R
C
AVDD
REFIN1(+)
THERMOCOUPLE JUNCTION
R
C
COLD JUNCTION
AIN0
AIN1
VBIAS
REFERENCE
DETECT
AVDD
AIN12
X-MUX
AIN13
REFIN2(+)
REFIN2(–)
RREF
BAND GAP
REFERENCE
Σ-Δ
ADC
PGA
AVSS
SERIAL
INTERFACE
AND
CONTROL
LOGIC
CHANNEL
SEQUENCER
TEMP
SENSOR
VDD
REFIN1(–)
PSW
DIGITAL
FILTER
DIAGNOSTICS
DOUT/RDY
DIN
SCLK
CS
IOVDD
INTERNAL
CLOCK
CLK
SYNC
REGCAPA
NOTES
1. SIMPLIFIED BLOCK DIAGRAM SHOWN.
図 126. 熱電対アプリケーション
Rev. 0
－ 71/91 －
REGCAPD
AVSS
DGND
13048-136
AD7124-8
AD7124-8
データシート
わかりやすいように、外部アンチエイリアシング・フィルタは
省略しています。ただし、このフィルタは、変調器周波数およ
び変調器周波数の整数倍での干渉を排除するのに必要です。さ
らに、EMI 目的で何らかのフィルタリングが必要になることも
あります。アナログ入力とリファレンス入力の両方にバッファ
を配置できるので、RC 組み合わせ回路をリファレンス入力ピン
またはアナログ入力ピンに接続できます。
必要な消費電力モードは、システムで求められる性能とシステ
ムで許容される電流消費値によって決まります。フィールド・
トランスミッタでは、必ず低消費電流にする必要があります。
このアプリケーションでは、ローパワー・モードまたはミドル
パワー・モードが最適です。プロセス制御アプリケーションで
は、消費電力は最重要項目ではありません。このため、フルパ
ワー・モードを選択することができます。フルパワー・モード
は、高いスループットと低いノイズを提供します。
AD7124-8 の内蔵診断機能により、回路の接続チェック、電源、
リファレンス、および LDO 電圧のモニタリング、すべての変換
結果およびキャリブレーションでの誤差のチェックだけでなく、
あらゆる読出し / 書込み動作のモニタリングを実行できます。
熱電対アプリケーションでは、リファレンス検出およびバーン
アウト電流を使用して回路の接続が検証されます。外部リファ
レンス REFIN2(±) が存在しない場合は、REF_DET_ERR フラグ
がセットされます。バーンアウト電流 (設定レジスタで利用可
能) は断線を検出します。たとえば、熱電対が接続されておらず、
チャンネルでバーンアウト電流がイネーブルになっている場合、
ADC はフルスケールに等しいか、それに近い変換結果を出力し
ます。最高の性能を発揮するには、バーンアウト電流を周期的
にイネーブルにして接続をチェックします。ただし、イネーブ
ルにすると、変換結果に誤差が追加されるため、接続を検証し
たら直ちにディスエーブルにします。LDO のデカップリング・
コンデンサもチェックできます。コンデンサが存在しない場合、
ADC はエラーを通知します。
アナログ入力の過電圧 / 低電圧モニタは、変換プロセスの一部
として AINP および AINM の過電圧を検出するのに便利です。
電源電圧とリファレンス電圧は、ADC への入力として選択可能
です。このため、これらの電圧を定期的にチェックして、シス
テムの仕様範囲内にあるか確認できます。また、LDO 電圧が仕
様範囲内にあることもチェックできます。変換プロセスとキャ
リブレーション・プロセスもチェックできます。これにより、
無効な変換結果やキャリブレーションに対してフラグが立ちます。
最後に、CRC チェック、SCLK カウンタ、および SPI 読出し /
書込みチェックにより、無効な読出し / 書込み動作を検出でき
るため、インターフェースの信頼性がさらに向上します。CRC
チェックは、プロセッサと ADC の間でビットが転送されたと
きに、ビットが破損していないか確認します。
RTD を使用した温度計測
3 線式 RTD 構成を最適化するには、2 個の整合された電流源が
必要です。2 個の整合された電流源を内蔵している AD7124-8 は、
これらのアプリケーションに最適です。3 線式構成の例を、図
127 に示します。この 3 線式構成において、電流源を 1 つしか
使用しない場合 (AIN0 の出力)、RL1 に励起電流が流れて AIN1
と AIN2 の間に電圧誤差が発生するため、リード抵抗に誤差が
発生します。説明した方式では、2 つ目の RTD 電流源 (AIN3 か
ら出力可能) が、 RL1 を流れる励起電流により発生する誤差を
補償します。2 つ目の RTD 電流は RL2 を通過します。RL1 と
RL2 が等しく (通常、リードの材質と長さが同じ)、励起電流が
一致する場合、RL2 の両端の誤差電圧と RL1 の両端の誤差電圧
が等しくなり、AIN1 と AIN2 の間に誤差電圧は発生しなくなり
ます。RL3 の両端に 2 倍の電圧が発生します。ただし、これは
コモン・モード電圧であるため、誤差は発生しません。
AD7124-8 のリファレンス電圧も、いずれかの整合した電流源を
使用して生成されます。これは高精度の抵抗を使用して生成さ
せ、ADC の差動リファレンス・ピンに入力されます。この方式
では、アナログ入力電圧スパンがリファレンス電圧に比例する
ことが保証されます。励起電流の温度ドリフトに起因するアナ
ログ入力電圧に含まれるすべての誤差が、リファレンス電圧の
変動によって補償されます。
たとえば、PT100 は −200°C ～ +600°C の温度を計測します。抵
抗は 0°C で 100 Ω (typ)、600°C で 313.71 Ω (typ) です。500 µA
の励起電流を使用した場合、RTD の全温度範囲を使用したとき
に RTD の両端にかかる最大電圧は、次のようになります。
500 µA × 313.71 Ω = 156.86 mV
ゲインが 16 にプログラムされている場合、この値は AD7124-8
内で 2.51 V に増幅されます。
リファレンス抵抗の両端に発生する電圧は 2.51 V 以上にする必
要があります。このため、リファレンス抵抗値は、次の値以上
に設定してください。
2.51 V/500 µA = 5020 Ω
このため、5.11 kΩ の抵抗を使用します。
5.11 kΩ × 励起電流 = 5.11 kΩ × 500 µA = 2.555 V
もう一つの考慮事項として、出力の適合範囲があります。出力
の適合範囲は AVDD − 0.37 V と等しくなります。3.3 V のアナロ
グ電圧源を使用する場合、AIN0 の電圧は (3.3 V − 0.37 V) =
2.93 V 未満にしてください。前述の計算から、AIN0 の最大電圧
は、次に示すようにリファレンス抵抗の両端にかかる電圧と
RTD の両端にかかる電圧の合計と等しいため、この仕様は満た
されます。
2.555 V + 156.86 mV = 2.712 V
Rev. 0
－ 72/91 －
AD7124-8
データシート
RTD を読み出すための標準的な手順は、次のとおりです。
1.
2.
3.
4.
5.
6.
使用するパワー・モードは、システムで求められる性能とシス
テムで許容される電流消費値によって決まります。フィール
ド・トランスミッタでは、必ず低消費電流にする必要がありま
す。このアプリケーションでは、ローパワー・モードまたはミ
ドルパワー・モードが最適です。プロセス制御アプリケーショ
ンでは、消費電力は最重要項目ではありません。このため、フ
ルパワー・モードを選択することができます。フルパワー・
モードは、高いスループットと低いノイズを提供します。
ADC をリセットします。
消費電力モードを選択します。
CHANNEL_0 レジスタのアナログ入力を AIN1/AIN2 に設定
します。このチャンネルに Setup 0 を割り当てます。ゲイ
ンが 16 になるように Setup 0 を構成し、リファレンス源
REFIN2(±) を選択します。フィルタ・タイプを選択して、
出力データ・レートを設定します。
励起電流を 500 µA にプログラムして、AIN0 ピンと AIN3
ピンに電流を出力します。
RDY がロー・レベルに移行するまで待ちます。変換値を読
み出します。
ステップ 4 を繰り返します。
AD7124-8 の内蔵診断機能により、回路の接続チェック、電源、
リファレンス、および LDO 電圧のモニタリング、すべての変換
結果およびキャリブレーションでの誤差のチェックだけでなく、
あらゆる読出し / 書込み動作のモニタリングを実行できます。
RTD アプリケーションにおいて、回路の接続は、リファレンス
検出およびバーンアウト電流を使用して検証されます。外部リ
ファレンス REFIN2(±) が存在しない場合は、REF_DET_ERR フ
ラグがセットされます。バーンアウト電流 (設定レジスタで利用
可能) は断線を検出します。LDO のデカップリング・コンデン
サもチェックできます。コンデンサが存在しない場合、ADC は
エラーを通知します。
プロセッサで、PT100 の直線化ルーチンを実装します。
わかりやすいように、外部アンチエイリアシング・フィルタは
省略しています。ただし、このフィルタは、変調器周波数およ
び変調器周波数の整数倍での干渉を排除するのに必要です。ま
た、EMI 目的で何らかのフィルタリングが必要になることもあ
ります。アナログ入力とリファレンス入力の両方にバッファを
配置できるので、RC 組み合わせ回路をリファレンス入力ピンま
たはアナログ入力ピンに接続できます。
アナログ入力の過電圧 / 低電圧モニタは、変換プロセスの一部
として AINP および AINM の過電圧を検出するのに便利です。
電源電圧とリファレンス電圧は、ADC への入力として選択可能
です。このため、これらの電圧を定期的にチェックして、シス
テムの仕様範囲内にあるか確認できます。また、LDO 電圧が仕
様範囲内にあることもチェックできます。変換プロセスとキャ
リブレーション・プロセスもチェックできます。これにより、
無効な変換結果やキャリブレーションに対してフラグが立ちま
す。
AD7124-8 では、入力ピンから励起電流を出力できます。たとえ
ば、AIN3 ピンはアナログ入力として機能することも、電流源と
して機能することもできます。このオプションにより、最小限
のピンを使用して複数のセンサーを ADC に接続できます。た
だし、アンチエイリアシング・フィルタの抵抗は、RTD と直列
接続になっています。これにより、アンチエイリアシング抵抗
の両端に電圧がかかるため、変換結果に誤差が発生します。こ
の誤差を最小限に抑えるには、アンチエイリアシング・フィル
タの抵抗を最小限にします。
最後に、CRC チェック、SCLK カウンタ、および SPI 読出し /
書込みチェックにより、無効な読出し / 書込み動作を検出でき
るため、インターフェースの信頼性がさらに向上します。CRC
チェックは、プロセッサと ADC の間でビットが転送されたと
きに、ビットが破損していないか確認します。
AVDD
AVDD
REFIN1(+)
VBIAS
AIN0
REFIN2(+)
RREF
REFERENCE
DETECT
AVDD
REFIN2(–)
X-MUX
RL1
RTD
RL2
AIN1
AIN2
AIN3
RL3
REFIN1(–)
AVSS
DIGITAL
FILTER
Σ-Δ
ADC
PGA
SERIAL
INTERFACE
AND
CONTROL
LOGIC
CHANNEL
SEQUENCER
TEMP
SENSOR
VDD
DIAGNOSTICS
DOUT/RDY
DIN
SCLK
CS
IOVDD
INTERNAL
CLOCK
CLK
PSW
SYNC
NOTES
1. SIMPLIFIED BLOCK DIAGRAM SHOWN.
REGCAPA
REGCAPD
図 127. 3 線式 RTD アプリケーション
Rev. 0
－ 73/91 －
AVSS
DGND
13048-137
AD7124-8
AD7124-8
データシート
流量計
センサーを読み出すための標準的な手順は、次のとおりです。
図 128 に、圧力差から流量を計算する、流量計アプリケーショ
ンで使用する AD7124-8 を示します。このデバイスは、2 つの圧
力トランスデューサで構成されます。圧力トランスデューサは、
ブリッジ回路に配置され、OUT+ 端子と OUT- 端子間の差動出
力電圧を提供します。トランスデューサの定格フルスケール圧
力 (この場合は、300 mmHg) で、差動出力電圧は入力電圧の 3
mV/V (IN+ ピンと IN- ピン間の電圧) になります。
1.
2.
3.
励起電圧が 3 V の場合、トランスデューサのフルスケール出力
範囲は 9 mV になります。リファレンス入力範囲に電源電圧が
含まれるため、ブリッジの励起電圧は ADC のリファレンス電
圧を直接供給できます。
トランスデューサをベースにしたアプリケーションにおいて
AD7124-8 を使用するもう一つの利点は、低消費電力アプリケー
ションでローサイド・パワー・スイッチをフルに使用できるこ
とです。ローサイド・パワー・スイッチは、ブリッジの冷接点
側に直列接続します。通常の動作では、スイッチが閉じて計測
が行われます。消費電力が問題となるアプリケーションでは、
AD7124-8 をスタンバイ・モードにして、アプリケーションの消
費電力を大幅に削減できます。さらに、スタンバイ・モードで
ローサイド・パワー・スイッチを開くことができるため、フロ
ントエンド・トランスデューサでの不要な電力消費を防止でき
ます。スタンバイ・モードを終了して、ローサイド・パワー・
スイッチが閉じたら、フロントエンド回路が完全にセトリング
されたことを確認してから AD7124-8 からの読出しを行う必要
があります。必要に応じて、スタンバイ・モードを終了する前
にパワー・スイッチを閉じることができます。これにより、
ADC がパワーアップしてアナログ入力のサンプリングを開始す
る前に、センサーをパワーアップできるようになります。
この図では、サーミスタを使用して温度補償が行われています。
サーミスタには内部励起電流が供給されます。さらに、温度計
測のリファレンス電圧は、サーミスタと直列に接続された高精
度の抵抗から供給しています。これにより、励起電流の変動が
計測に影響を与えないようにレシオメトリック計測を実行でき
ます (これは、計測するサーミスタ抵抗に対する高精度リファレ
ンス抵抗の比率)。
センサーの感度が 3 mV/V で、励起電圧が 3 V の場合、セン
サーからの最大出力は 9 mV です。AD7124-8 の PGA を 128 に
設定して、センサー信号を増幅できます。
AD7124-8 の PGA は、次の値に信号を増幅します。
9 mV × 128 = 1.152 V
この値は、リファレンス電圧 (3 V) を超えていません。
Rev. 0
ADC をリセットします。
消費電力モードを選択します。
CHANNEL_0 レジスタのアナログ入力を AIN0/AIN1 に設定
します。このチャンネルに Setup 0 を割り当てます。ゲイ
ンが 128 になるように Setup 0 を構成し、リファレンス源
REFIN1(±) を選択します。フィルタ・タイプを選択して、
出力データ・レートを設定します。
4. CHANNEL_1 レジスタのアナログ入力を AIN2/AIN3 に設定
します。このチャンネルに Setup 0 を割り当てます (両方の
チャンネルが同じセットアップを使用します)。
5. CHANNEL_2 レジスタのアナログ入力を AIN4/AIN5 に設定
します。このチャンネルに Setup 1 を割り当てます。ゲイ
ンが 1 になるように Setup 1 を構成し、リファレンス源
REFIN2(±) を選択します。フィルタ・タイプを選択して、
出力データ・レートを設定します。
6. 励起電流をプログラムして、AIN4 ピンに電流を出力しま
す。
7. CHANNEL_0 と CHANNEL_1 の両方をイネーブルにします。
DATA_STATUS ビットをイネーブルにして、変換を実行す
るチャンネルを特定します。ADC は、これらのチャンネル
を自動的に循環します。
8. RDY がロー・レベルに移行するまで待ちます。変換値を読
み出します。
9. 温度を読み出せるようになるまでステップ 8 を繰り返しま
す (たとえば、圧力センサーの読出し値を 10 回変換するご
と)。
10. CHANNEL_0 と CHANNEL_1 をディスエーブルにします。
CHANNEL_2 をイネーブルにします。
11. RDY がロー・レベルに移行するまで待ちます。変換結果を
読み出します。
12. ステップ 6 ～ ステップ 10 を繰り返します。
プロセッサで、変換情報が圧力に変換され、流量を計算できる
ようになります。通常、プロセッサには、各圧力センサーの
ルックアップ・テーブルが含まれているため、温度の変動を補
償できます。
わかりやすいように、外部アンチエイリアシング・フィルタは
省略しています。ただし、このフィルタは、変調器周波数およ
び変調器周波数の整数倍での干渉を排除するのに必要です。ま
た、EMI 目的で何らかのフィルタリングが必要になることもあ
ります。アナログ入力とリファレンス入力の両方にバッファを
配置できるので、RC 組み合わせ回路をリファレンス入力ピンま
たはアナログ入力ピンに接続できます。
使用するパワー・モードは、システムで求められる性能とシス
テムで許容される電流消費値によって決まります。フィール
ド・トランスミッタでは、必ず低消費電流にする必要がありま
す。このアプリケーションでは、ローパワー・モードまたはミ
ドルパワー・モードが最適です。プロセス制御アプリケーショ
ンでは、消費電力は最重要項目ではありません。このため、フ
ルパワー・モードを選択することができます。フルパワー・
モードは、高いスループットと低いノイズを提供します。
－ 74/91 －
AD7124-8
データシート
AD7124-8 の内蔵診断機能により、回路の接続チェック、電源、
リファレンス、および LDO 電圧のモニタリング、すべての変換
結果およびキャリブレーションでの誤差のチェックだけでなく、
あらゆる読出し / 書込み動作のモニタリングを実行できます。
外部リファレンス REFIN2(±) または REFIN1(±) が存在しない場
合は、REF_DET_ERR フラグがセットされます。LDO のデカッ
プリング・コンデンサもチェックできます。コンデンサが存在
しない場合、ADC はエラーを通知します。
テムの仕様範囲内にあるか確認できます。さらに、LDO 電圧が
仕様範囲内であることもチェックできます。変換プロセスと
キャリブレーション・プロセスもチェックできます。これによ
り、無効な変換結果やキャリブレーションに対してフラグが立
ちます。
最後に、CRC チェック、SCLK カウンタ、および SPI 読出し /
書込みチェックにより、無効な読出し / 書込み動作を検出でき
るため、インターフェースの信頼性がさらに向上します。CRC
チェックは、プロセッサと ADC の間でビットが転送されたと
きに、ビットが破損していないか確認します。
アナログ入力の過電圧 / 低電圧モニタは、変換プロセスの一部
として AINP および AINM の過電圧を検出するのに便利です。
電源電圧とリファレンス電圧は、ADC への入力として選択可能
です。このため、これらの電圧を定期的にチェックして、シス
AVDD
IN+
OUT–
VBIAS
OUT+
AIN0
AIN1
AIN2
AIN3
AIN4
AIN5
REFIN2(+) X-MUX
REFIN2(–)
IN–
OUT+
IN–
RREF
REFERENCE
DETECT
AVDD
Σ-Δ
ADC
PGA
AVSS
VDD
DIAGNOSTICS
DOUT/RDY
DIN
SCLK
CS
IOVDD
INTERNAL
CLOCK
CLK
SYNC
AD7124-8
AVSS
REGCAPA
NOTES
1. SIMPLIFIED BLOCK DIAGRAM SHOWN.
図 128. 流量計アプリケーション
Rev. 0
SERIAL
INTERFACE
AND
CONTROL
LOGIC
CHANNEL
SEQUENCER
TEMP
SENSOR
REFIN1(–)
PSW
DIGITAL
FILTER
－ 75/91 －
REGCAPD
AVSS
DGND
13048-138
OUT–
AVDD
REFIN1(+)
IN+
AD7124-8
データシート
内蔵レジスタ
ADC は、多数の内蔵レジスタを使用して制御 / 設定を行います。以降のセクションでは、これらについて説明します。以降の説明では、
特に指定のない限り、セットはロジック 1 状態を意味し、クリアはロジック 0 状態を意味します。
表 63. レジスタの一覧
Addr. Name
0x00 COMMS
Bit 7
WEN
Bit 6
R/W
Bit 5
0x00
Status
RDYB
ERROR_FLAG 0
0x01
ADC_
CONTROL
0x02
Data
Bit 4
Bit 3
Bit 2
RS[5:0]
POR_FLAG
0
Bit 1
Bit 0
Reset
0x00
RW
W
0x00
R
0x0000
RW
0x000000
R
GPIO_CTRL1
0x000000
RW
0x0000
RW
0x12
R
CH_ACTIVE
DOUT_RDYB_ CONT_READ
DEL
POWER_MODE
DATA_STATUS CSB_EN
Mode
REF_EN
CLK_SEL
Data [23:16]
Data [15:8]
Data [7:0]
0x03
IO_
GPIO_DAT4
CONTROL_1 PDSW
GPIO_DAT3
VBIAS14
0x05
IO_
VBIAS15
CONTROL_2 VBIAS7
ID
0x06
Error
GPIO_DAT2
0
GPIO_DAT1
GPIO_CTRL4
GPIO_CTRL3
IOUT0
IOUT1_CH
0x04
0x07
0x08
ERROR_EN
VBIAS6
IOUT0_CH
VBIAS13
VBIAS5
DEVICE_ID
VBIAS12
VBIAS11
VBIAS10
VBIAS9
VBIAS8
VBIAS4
VBIAS3
VBIAS2
VBIAS1
SILICON_REVISION
VBIAS0
0
LDO_CAP_ERR ADC_CAL_ERR ADC_CONV_
ERR
ADC_SAT_ERR 0x000000
AINP_OV_ERR AINP_UV_ERR AINM_OV_ERR AINM_UV_
ERR
REF_DET_ERR
0
DLDO_PSM_
ERR
0
ALDO_PSM_
ERR
SPI_IGNORE_
ERR
SPI_SCLK_
CNT_ERR
SPI_WRITE_
ERR
SPI_CRC_ERR
MM_CRC_ERR 0
0
MCLK_CNT_
EN
LDO_CAP_
CHK_TEST_EN
AINP_OV_
ERR_EN
AINP_UV_
ERR_EN
AINM_OV_
ERR_EN
AINM_UV_
ERR_EN
REF_DET_ERR_ DLDO_PSM_
EN
TRIP_TEST_EN
ALDO_PSM_
ERR_EN
SPI_IGNORE_
ERR_EN
SPI_SCLK_
CNT_ERR_EN
SPI_READ_
ERR_EN
SPI_WRITE_
ERR_EN
SPI_READ_
ERR
LDO_CAP_CHK
MCLK_
COUNT
0x09 to CHANNEL_0
0x18 to
CHANNEL_15
ADC_CAL_ERR_ ADC_CONV_
EN
ERR_EN
SPI_CRC_ERR_E MM_CRC_
N
ERR_EN
Enable
Setup
0
AINP[2:0]
0
AIN_BUFP
R
0x000040
RW
0x00
R
0x8001 1
RW
REF_BUFP
0x0860
RW
SINGLE_
CYCLE
0x060180
RW
0x800000
RW
ALDO_PSM_
TRIP_TEST_EN
0
AINP[4:3]
AINM[4:0]
Bipolar
AIN_BUFM
Filter
Burnout
REF_SEL
REJ60
PGA
POST_FILTER
0
0x29 to OFFSET_0 to
0x30 OFFSET_7
DLDO_PSM_
ERR_EN
ADC_SAT_
ERR_EN
MCLK_COUNT
0x19 to CONFIG_0 to
0x20 CONFIG_7
REF_BUFM
0x21 to FILTER_0 to
0x28 FILTER_7
GPIO_CTRL2
IOUT1
FS[10:8]
FS[7:0]
Offset [23:16]
Offset [15:8]
Offset [7:0]
0x31 to GAIN_0 to
0x38 GAIN_7
Gain [23:16]
Gain [15:8]
Gain [7:0]
1
CHANNEL_0 は 0x8001 にリセットされます。その他のすべてのチャンネルは 0x0000 にリセットされます。
Rev. 0
－ 76/91 －
0x5XXXXX RW
AD7124-8
データシート
コミュニケーション・レジスタ
RS[5:0] = 0, 0, 0, 0, 0, 0
コミュニケーション・レジスタは、8 ビットの書込み専用レジ
スタです。デバイスに対するすべての通信は、コミュニケー
ション・レジスタに対する書込み動作で開始する必要がありま
す。コミュニケーション・レジスタに書き込まれたデータによ
り、次の動作が読出しまたは書込みであるか決定され、この動
作の対象となるレジスタが決定され、アクセスするレジスタを
選択する RS[5:0] ビットが決定されます。
読出し動作または書込み動作の場合、選択されたレジスタに対
する後続の読出し動作または書込み動作が完了すると、イン
Bit 7
WEN(0)
Bit 6
R/W(0)
Bit 5
Bit 4
ターフェースはコミュニケーション・レジスタに対する書込み
動作待ちの状態に戻ります。これはインターフェースのデフォ
ルト状態であり、パワーアップ時またはリセット後に ADC は
デフォルト状態になり、コミュニケーション・レジスタに対す
る書込み動作を待ちます。
インターフェース・シーケンスが失われた場合、DIN がハイ・
レベルの状態で 64 シリアル・クロック・サイクル以上の書込み
動作を行うと、ADC はデバイス全体をリセットしてこのデフォ
ルト状態に戻ります。表 64 に、コミュニケーション・レジスタ
のビット配置を示します。ビット 7 がデータ・ストリームの最
初のビットです。
Bit 3
Bit 2
RS[5:0](0)
Bit 1
Bit 0
表 64. コミュニケーション・レジスタ・ビットの説明
ビット
ビット名
説明
7
WEN
書込みイネーブル・ビット。このビットに「0」を書き込むと、コミュニケーション・レジスタに対する書込み動作が
実際に実行されます。書き込まれた最初のビットが 1 の場合、デバイスはレジスタ内の後続ビットに対するクロック駆
動が停止されます。このビットに 0 が書き込まれるまで、このビット位置にとどまります。WEN ビットに 0 が書き込
まれると、次の 7 ビットがコミュニケーション・レジスタにロードされます。
6
R/W
このビット位置が 0 にセットされている場合、次の動作が指定されたレジスタに対する書込み動作であることを示しま
す。この位置が 1 にセットされている場合、次の動作が指定されたレジスタからの読出し動作であることを示します。
5:0
RS[5:0]
レジスタ・アドレス・ビット。これらのアドレス・ビットは、このシリアル・インターフェース通信中に選択される
ADC のレジスタを指定します。表 63 を参照してください。
ステータス・レジスタ
RS[5:0] = 0, 0, 0, 0, 0, 0
パワーオン / リセット = 0x00
ステータス・レジスタは、8 ビットの読出し専用レジスタです。ADC のステータス・レジスタにアクセスするには、コミュニケーショ
ン・レジスタに書込みを行って、次の動作が読出しであることを指定し、レジスタ・アドレス・ビット RS[5:0] を 0 にセットします。
表 65 に、ステータス・レジスタのビット配置を示します。ビット 7 がデータ・ストリームの最初のビットです。括弧内の値は、ビット
のパワーオン / リセット時のデフォルト・ステータスを示しています。
Bit 7
RDYB(0)
Bit 6
ERROR_FLAG(0)
Bit 5
0(0)
Bit 4
POR_FLAG(0)
Bit 3
Bit 2
Bit 1
CH_ACTIVE(0)
Bit 0
表 65. ステータス・レジスタ・ビットの説明
ビット
ビット名
説明
7
RDYB
ADC のレディ・ビット。このビットは、ADC のデータ・レジスタにデータが書き込まれるとクリアされます。
RDYB ビットは、ADC のデータ・レジスタの読出しが完了した後に自動的にセットされます。または、データ・レ
ジスタが新しい変換結果で更新される前の一定期間にわたりセットされ、変換データを読み出してはいけないことを
示します。また、デバイスへの電力供給を停止した場合、またはスタンバイ・モードにした場合もセットされます。
変換の終了は、DOUT/RDY ピンによっても示されます。このピンをステータス・レジスタの代わりに使用して、
ADC の変換データを監視することができます。
6
ERROR_FLAG
ADC エラー・ビット。このビットは、エラー・レジスタのいずれかのエラー・ビットがセットされたことを示しま
す。エラー・レジスタ内で 1 つ以上のエラー・ビットがセットされると、このビットはハイ・レベルになります。エ
ラー・レジスタを読み出すことで、このビットはクリアされます。
5
0
このビットが 0 にセットされます。
4
POR_FLAG
パワーオン・リセット・フラグ。このビットは、パワーオン・リセットが発生したことを示します。パワーオン・リ
セットは、パワーアップ時に電源電圧がスレッショールド電圧を下回った場合、リセットを実行した場合、およびパ
ワーダウン・モードを終了した場合に実行されます。このビットをクリアするには、ステータス・レジスタを読み出
す必要があります。
Rev. 0
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AD7124-8
データシート
ビット
ビット名
説明
3:0
CH_ACTIVE
これらのビットにより、ADC で変換中のチャンネルが表示されます。
0000 = チャンネル 0
0001 = チャンネル 1
0010 = チャンネル 2
0011 = チャンネル 3
0100 = チャンネル 4
0101 = チャンネル 5
0110 = チャンネル 6
0111 = チャンネル 7
1000 = チャンネル 8
1001 = チャンネル 9
1010 = チャンネル 10
1011 = チャンネル 11
1100 = チャンネル 12
1101 = チャンネル 13
1110 = チャンネル 14
1111 = チャンネル 15
ADC_CONTROL レジスタ
RS[5:0] = 0, 0, 0, 0, 0, 1
パワーオン / リセット = 0x0000
表 66 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン
/ リセット時のデフォルト・ステータスを示しています。
Bit 7
0(0)
Bit 6
0(0)
POWER_MODE(0)
Bit 5
0(0)
Bit 4
Bit 3
DOUT_RDYB_DEL(0) CONT_READ(0)
Mode(0)
Bit 2
DATA_STATUS(0)
Bit 1
Bit 0
CSB_EN(0)
REF_EN(0)
CLK_SEL(0)
表 66. ADC コントロール・レジスタ・ビット の説明
ビット
ビット名
説明
15:13
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
12
DOUT_RDYB_DEL
SCLK の非アクティブ・エッジから DOUT/RDY ハイ・レベルまでの時間を制御します。DOUT_RDYB_DEL
がクリアされている場合、遅延は 10 ns (min) です。DOUT_RDYB_DEL がセットされている場合、遅延は 100
ns (min) に増加します。この機能は、CS がロー・レベルに接続されている場合 (CSB_EN ビットが 0 にセット
されている場合) に便利です。
11
CONT_READ
データ・レジスタの連続読出し。このビットが 1 にセットされ、データ・レジスタが選択されると、デー
タ・レジスタが連続的に読出しを行えるようにシリアル・インターフェースが設定されます。つまり、RDY
ピンがロー・レベルになって変換が完了したことが示された後、SCLK パルスが入力されたときにデータ・レ
ジスタの内容が DOUT ピンに自動的に格納されます。後続のデータ読出しのために、コミュニケーション・
レジスタに書き込む必要はありません。連続読出しをイネーブルにするには、CONT_READ ビットをセット
します。連続読出しをディスエーブルにするには、DOUT/RDY ピンがロー・レベルになっているときにデー
タ読出しコマンドを書き込みます。連続読出しがイネーブルになっている場合、ADC は連続読出しをディス
エーブルにするための命令を受信できるように DIN ラインのアクティビティを監視します。さらに、DIN で
64 個の連続する 1 が発生した場合、リセットが発生します。このため、命令がデバイスに書き込まれるまで
DIN をロー・レベルに保持してください。
10
DATA_STATUS
このビットにより、各データ・レジスタの読出し後にステータス・レジスタの内容を転送できるようになり
ます。DATA_STATUS をセットすると、ステータス・レジスタの内容が各データ・レジスタの読出しと一緒
に転送されます。ステータス・レジスタはデータ・レジスタの値に対応するチャンネルを特定するため、こ
の機能は複数のチャンネルを選択する場合に便利です。
9
CSB_EN
このビットは、データ読出し動作中に DOUT/RDY ピンが DOUT ピンから RDY ピンに遷移するタイミングを
制御します。
CSB_EN がクリアされている場合、SCLK の非アクティブ・エッジのナノ秒以内に DOUT ピンは RDY ピンに
戻ります (遅延は DOUT_RDYB_DEL ビットによって決定されます)。
セットされている場合、SCLK の非アクティブ・エッジ後に DOUT/RDY ピンは DOUT ピンとして動作を継続
します。CS がハイ・レベルになると、このピンの機能は RDY ピンに変わります。診断機能
SPI_WRITE_ERR、SPI_READ_ERR、SPI_SCLK_CNT_ERR を使用するには、CSB_EN をセットする必要があ
ります。
8
Rev. 0
REF_EN
内部リファレンス電圧イネーブル。このビットがセットされている場合、内部リファレンスがイネーブルに
なり、REFOUT ピンで出力できるようになります。このビットがクリアされている場合、内部リファレンス
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AD7124-8
データシート
ビット
ビット名
説明
がディスエーブルになります。
7:6
POWER_MODE
パワー・モードの選択。これらのビットは、パワー・モードを選択します。消費電流と出力データ・レート
範囲は、パワー・モードによって決まります。
00 = ローパワー。
01 = ミドルパワー。
10 = フルパワー。
11 = フルパワー。
5:2
Mode
これらのビットは、ADC の動作モードを制御します。表 67 を参照してください。
1:0
CLK_SEL
これらのビットは、ADC のクロック源を選択します。内蔵 614.4 kHz クロックまたは外部クロックを使用で
きます。外部クロックを使用できることにより、複数の AD7124-8 デバイスを同期できます。また、正確な外
部クロックで ADC を駆動した場合、50 Hz / 60 Hz の除去が向上します。
00 = 内部 614.4 kHz クロック。内部クロックは CLK ピンに出力されません。
01 = 内部 614.4 kHz クロック。このクロックは CLK ピンに出力されます。
10 = 外部 614.4 kHz クロック。
11 = 外部クロック。AD7124-8 内で外部クロックは 4 で除算されます。
表 67. 動作モード
モード値
説明
0000
連続変換モード (デフォルト)。連続変換モードでは、ADC は連続して変換を行い、変換結果がデータ・レジスタに格納されます。
RDY は変換が完了すると、ロー・レベルに移行します。デバイスを連続読出しモードに設定すると、これらの変換結果を読み出す
ことができます。連続読出しモードでは、SCLK パルスが入力されると、変換結果が自動的に DOUT ラインに出力されます。代わり
に、コミュニケーション・レジスタへ書込みを行うことにより、ADC に変換結果を出力するように命令できます。ADC のパワーオ
ン、リセット、または再設定の後、最初の有効な変換結果を生成するのにフィルタのセトリング・タイム全体が必要になります。後
続の変換結果は、選択した出力データ・レートで得られます。このレートは選択したフィルタによって異なります。
0001
シングル変換モード。シングル変換モードを選択した場合、ADC がパワーアップし、選択したチャンネルでシングル変換を実行し
ます。変換には、フィルタのセトリング・タイム全体が必要になります。変換結果がデータ・レジスタに格納され、RDY がロー・
レベルに移行し、ADC がスタンバイ・モードに戻ります。データが読み出されるか、別の変換を実行するまで、変換はデータ・レ
ジスタに残り、RDY はアクティブ (ロー・レベル) のままになります。
0010
スタンバイ・モード。スタンバイ・モードでは、LDO を除く AD7124-8 のすべてのセクションへの電力供給を停止できます。スタン
バイ・モードの間は、内部リファレンス、内部発振器、ローサイド・パワー・スイッチ、およびバイアス電圧発生器をイネーブルま
たはディスエーブルにできます。スタンバイ・モードでは、内蔵レジスタの内容は保持されます。
ADC がアイドル・モードの場合、イネーブルになっている診断機能はアクティブのままになります。スタンバイ・モードの間、診
断機能をイネーブル / ディスエーブルに設定できます。ただし、マスター・クロックを必要とする診断機能 (リファレンス検出、過
電圧 / 低電圧の検出、LDO トリップ・テスト、メモリ・マップ CRC、および MCLK カウンタ) は、ADC を連続変換モードまたはア
イドル・モードにしてからイネーブルにする必要があります。これらの診断機能は、スタンバイ・モードでイネーブルにしても機能
しません。
0011
パワーダウン・モード。パワーダウン・モードでは、電流源、パワー・スイッチ、バーンアウト電流、バイアス電圧発生器、および
クロック回路を含む AD7124-8 のすべての回路への電力供給が停止します。LDO への電力供給も停止します。パワーダウン・モード
では、内蔵レジスタの内容は保持されません。このため、パワーダウン・モードの終了後には、すべてのレジスタを再プログラムす
る必要があります。
0100
アイドル・モード。アイドル・モードでは、変調器のクロックが引き続き機能しますが、ADC フィルタと変調器がリセット状態に
保持されます。
0101
内部ゼロスケール (オフセット) キャリブレーション。内部短絡が自動的に入力へ接続されます。RDY は、キャリブレーションが開
始されるとハイ・レベルになり、キャリブレーションが完了するとロー・レベルに戻ります。キャリブレーション後、ADC はアイ
ドル・モードになります。計測したオフセット係数が、選択したチャンネルのオフセット・レジスタに格納されます。ゼロスケー
ル・キャリブレーションを実行する場合は、1 つのチャンネルのみを選択します。内部ゼロスケール・キャリブレーションの所要時
間は、1 セトリング周期です。
Rev. 0
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AD7124-8
データシート
モード値
説明
0110
内部フルスケール (ゲイン) キャリブレーション。フルスケール入力電圧が、このキャリブレーション向けに選択したアナログ入力へ
自動的に接続されます。RDY は、キャリブレーションが開始されるとハイ・レベルになり、キャリブレーションが完了すると
ロー・レベルに戻ります。キャリブレーション後、ADC はアイドル・モードになります。計測したフルスケール係数が、選択した
チャンネルのゲイン・レジスタに格納されます。フルスケール誤差を最小限に抑えるには、チャンネルのゲインを変更するたびにフ
ルスケール・キャリブレーションを実行する必要があります。フルスケール・キャリブレーションを実行する場合は、1 つのチャン
ネルのみを選択します。内部フルスケール・キャリブレーションの所要時間は、ゲインが 1 に設定されている場合は 1 セトリング周
期で、ゲインが 1 よりも大きい場合は 4 セトリング周期です。
内部フルスケール・キャリブレーションは、フルパワー・モードでは実行できません。このため、フルパワー・モードを使用してい
る場合は、フルスケール・キャリブレーション向けにミドルパワー・モードまたはローパワー・モードを選択してください。同じリ
ファレンスとゲインが使用されるため、このキャリブレーションはフルパワー・モードで有効です。内部ゼロスケール・キャリブ
レーションおよび内部フルスケール・キャリブレーションを実行する場合は、内部ゼロスケール・キャリブレーションの前に、内部
フルスケール・キャリブレーションを実行する必要があります。このため、内部フルスケール・キャリブレーションを実行する前
に、オフセット・レジスタに 0x800000 を書き込みます。これにより、オフセット・レジスタがデフォルト値にリセットされます。
0111
システム・ゼロスケール (オフセット) キャリブレーション。選択したチャンネルの入力ピンにシステム・ゼロスケール入力を接続し
ます。RDY は、キャリブレーションが開始されるとハイ・レベルになり、キャリブレーションが完了するとロー・レベルに戻りま
す。キャリブレーション後、ADC はアイドル・モードになります。計測したオフセット係数が、選択したチャンネルのオフセッ
ト・レジスタに格納されます。システム・ゼロスケール・キャリブレーションは、チャンネルのゲインを変更するたびに実行する必
要があります。フルスケール・キャリブレーションを実行する場合は、1 つのチャンネルのみを選択します。システム・ゼロスケー
ル・キャリブレーションの所要時間は 1 セトリング周期です。
1000
システム・フルスケール (ゲイン) キャリブレーション。選択したチャンネルの入力ピンにシステム・フルスケール入力を接続しま
す。RDY は、キャリブレーションが開始されるとハイ・レベルになり、キャリブレーションが完了するとロー・レベルに戻りま
す。キャリブレーション後、ADC はアイドル・モードになります。計測したフルスケール係数が、選択したチャンネルのゲイン・
レジスタに格納されます。フルスケール・キャリブレーションは、チャンネルのゲインを変更するたびに実行する必要があります。
フルスケール・キャリブレーションを実行する場合は、1 つのチャンネルのみを選択します。システム・フルスケール・キャリブ
レーションの所要時間は 1 セトリング周期です。
1001
to1111
予約済み
データ・レジスタ
RS[5:0] = 0, 0, 0, 0, 1, 0
パワーオン / リセット = 0x000000
ADC の変換結果がこのデータ・レジスタに格納されます。これは読出し専用レジスタです。このレジスタからの読出し動作が完了すると、
RDY ビット / ピンがセットされます。
IO_CONTROL_1 レジスタ
RS[5:0] = 0, 0, 0, 0, 1, 1
パワーオン / リセット = 0x000000
表 68 に、レジスタのビット配置を示します。ビット 23 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン
/ リセット時のデフォルト・ステータスを示しています。
Bit 7
GPIO_DAT4 (0)
PDSW(0)
Bit 6
Bit 5
GPIO_DAT3 (0) GPIO_DAT2 (0)
0(0)
IOUT1_CH(0)
Bit 4
GPIO_DAT1 (0)
IOUT1(0)
Bit 3
GPIO_CTRL4(0)
Bit 2
GPIO_CTRL3(0)
Bit 1
GPIO_CTRL2(0)
IOUT0(0)
IOUT0_CH(0)
Bit 0
GPIO_CTRL1(0)
表 68. IO_CONTROL_1 レジスタ・ビットの説明
ビット
ビット名
説明
23
GPIO_DAT4
デジタル出力 P4。GPIO_CTRL4 がセットされている場合、GPIO_DAT4 ビットが P4 汎用出力ピンの値をセッ
トします。GPIO_DAT4 がハイ・レベルの場合、P4 出力ピンはハイ・レベルになります。GPIO_DAT4 が
ロー・レベルの場合、P4 出力ピンはロー・レベルになります。GPIO_CTRL4 がセットされている場合、
IO_CONTROL_1 レジスタを読み出すと、GPIO_DAT4 ビットに P4 ピンのステータスが反映されます。
22
GPIO_DAT3
デジタル出力 P3。GPIO_CTRL3 がセットされている場合、GPIO_DAT3 ビットが P3 汎用出力ピンの値をセッ
トします。GPIO_DAT3 がハイ・レベルの場合、P3 出力ピンはハイ・レベルになります。GPIO_DAT3 が
ロー・レベルの場合、P3 出力ピンはロー・レベルになります。GPIO_CTRL3 がセットされている場合、
IO_CONTROL_1 レジスタを読み出すと、GPIO_DAT3 ビットに P3 ピンのステータスが反映されます。
21
GPIO_DAT2
デジタル出力 P2。GPIO_CTRL2 がセットされている場合、GPIO_DAT2 ビットが P2 汎用出力ピンの値をセッ
トします。GPIO_DAT2 がハイ・レベルの場合、P2 出力ピンはハイ・レベルになります。GPIO_DAT2 が
ロー・レベルの場合、P2 出力ピンはロー・レベルになります。GPIO_CTRL2 がセットされている場合、
IO_CONTROL_1 レジスタを読み出すと、GPIO_DAT2 ビットに P2 ピンのステータスが反映されます。
Rev. 0
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AD7124-8
データシート
ビット
ビット名
説明
20
GPIO_DAT1
デジタル出力 P1。GPIO_CTRL1 がセットされている場合、GPIO_DAT1 ビットが P1 汎用出力ピンの値をセッ
トします。GPIO_DAT1 がハイ・レベルの場合、P1 出力ピンはハイ・レベルになります。GPIO_DAT1 が
ロー・レベルの場合、P1 出力ピンはロー・レベルになります。GPIO_CTRL1 がセットされている場合、
IO_CONTROL_1 レジスタを読み出すと、GPIO_DAT1 ビットに P1 ピンのステータスが反映されます。
19
GPIO_CTRL4
デジタル出力 P4 イネーブル。GPIO_CTRL4 がセットされている場合、デジタル出力 P4 がアクティブになりま
す。GPIO_CTRL4 がクリアされている場合、このピンはアナログ入力ピン AIN5 として機能します。
18
GPIO_CTRL3
デジタル出力 P3 イネーブル。GPIO_CTRL3 がセットされている場合、デジタル出力 P3 がアクティブになりま
す。GPIO_CTRL3 がクリアされている場合、このピンはアナログ入力ピン AIN4 として機能します。
17
GPIO_CTRL2
デジタル出力 P2 イネーブル。GPIO_CTRL2 がセットされている場合、デジタル出力 P2 がアクティブになりま
す。GPIO_CTRL2 がクリアされている場合、このピンはアナログ入力ピン AIN3 として機能します。
16
GPIO_CTRL1
デジタル出力 P1 イネーブル。GPIO_CTRL1 がセットされている場合、デジタル出力 P1 がアクティブになりま
す。GPIO_CTRL1 がクリアされている場合、このピンはアナログ入力ピン AIN2 として機能します。
15
PDSW
ブリッジ・パワーダウン・スイッチ制御ビット。このビットをセットすると、AGND へのブリッジ・パワーダ
ウン・スイッチ PDSW が閉じます。スイッチは最大 30 mA でシンクできます。このビットをクリアすると、
ブリッジ・パワーダウン・スイッチが開きます。ADC をスタンバイ・モードにすると、ブリッジ・パワーダ
ウン・スイッチはアクティブのままになります。
14
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
13:11
IOUT1
これらのビットは、IOUT1 の励起電流の値を設定します。
000 = オフ
001 = 50 µA
010 = 100 µA
011 = 250 µA
100 = 500 µA
101 = 750 µA
110 = 1000 µA
111 = 1000 µA
10:8
IOUT0
これらのビットは、IOUT0 の励起電流の値を設定します。
000 = オフ
001 = 50 µA
010 = 100 µA
011 = 250 µA
100 = 500 µA
101 = 750 µA
110 = 1000 µA
111 = 1000 µA
7:4
IOUT1_CH
IOUT1 の励起電流のチャンネル選択ビット
0000 = IOUT1 は AIN0 ピンで出力可能
0001 = IOUT1 は AIN1 ピンで出力可能
0010 = IOUT1 は AIN2 ピンで出力可能
0011 = IOUT1 は AIN3 ピンで出力可能
0100 = IOUT1 は AIN4 ピンで出力可能
0101 = IOUT1 は AIN5 ピンで出力可能
0110 = IOUT1 は AIN6 ピンで出力可能
0111 = IOUT1 は AIN7 ピンで出力可能
1000 = IOUT1 は AIN8 ピンで出力可能
1001 = IOUT1 は AIN9 ピンで出力可能
1010 = IOUT1 は AIN10 ピンで出力可能
1011 = IOUT1 は AIN11 ピンで出力可能
1100 = IOUT1 は AIN12 ピンで出力可能
1101 = IOUT1 は AIN13 ピンで出力可能
1110 = IOUT1 は AIN14 ピンで出力可能
0111 = IOUT1 は AIN15 ピンで出力可能
Rev. 0
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AD7124-8
データシート
ビット
ビット名
説明
3:0
IOUT0_CH
IOUT0 の励起電流のチャンネル選択ビット
0000 = IOUT0 は AIN0 ピンで出力可能
0001 = IOUT0 は AIN1 ピンで出力可能
0010 = IOUT0 は AIN2 ピンで出力可能
0011 = IOUT0 は AIN3 ピンで出力可能
0100 = IOUT0 は AIN4 ピンで出力可能
0101 = IOUT0 は AIN5 ピンで出力可能
0110 = IOUT0 は AIN6 ピンで出力可能
0111 = IOUT0 は AIN7 ピンで出力可能
1000 = IOUT0 は AIN8 ピンで出力可能
1001 = IOUT0 は AIN9 ピンで出力可能
1010 = IOUT0 は AIN10 ピンで出力可能
1011 = IOUT0 は AIN11 ピンで出力可能
1100 = IOUT0 は AIN12 ピンで出力可能
1101 = IOUT0 は AIN13 ピンで出力可能
1110 = IOUT0 は AIN14 ピンで出力可能
1111 = IOUT0 は AIN15 ピンで出力可能
IO_CONTROL_2 レジスタ
RS[5:0] = 0, 0, 0, 1, 0, 0
パワーオン / リセット = 0x0000
表 69 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン
/ リセット時のデフォルト・ステータスを示しています。内部バイアス電圧は複数のチャンネルでイネーブルにできます。
Bit 7
VBIAS15(0)
VBIAS7(0)
Bit 6
VBIAS14(0)
VBIAS6(0)
Bit 5
VBIAS13(0)
VBIAS5(0)
Bit 4
VBIAS12(0)
VBIAS4(0)
Bit 3
VBIAS11(0)
VBIAS3(0)
Bit 2
VBIAS10(0)
VBIAS2(0)
Bit 1
VBIAS9(0)
VBIAS1(0)
Bit 0
VBIAS8(0)
VBIAS0(0)
表 69. IO_CONTROL_2 レジスタ・ビットの説明
ビット
ビット名
説明
15
VBIAS15
AIN15 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN15 に出力されます。
14
VBIAS14
AIN14 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN14 に出力されます。
13
VBIAS13
AIN13 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN13 に出力されます。
12
VBIAS12
AIN12 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN12 に出力されます。
11
VBIAS11
AIN11 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN11 に出力されます。
10
VBIAS10
AIN10 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN10 に出力されます。
9
VBIAS9
AIN9 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN9 に出力されます。
8
VBIAS8
AIN8 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN8 に出力されます。
7
VBIAS7
AIN7 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN7 に出力されます。
6
VBIAS6
AIN6 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN6 に出力されます。
5
VBIAS5
AIN5 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN5 に出力されます。
4
VBIAS4
AIN4 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN4 に出力されます。
3
VBIAS3
AIN3 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN3 に出力されます。
2
VBIAS2
AIN2 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN2 に出力されます。
1
VBIAS1
AIN1 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN1 に出力されます。
0
VBIAS0
AIN0 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN0 に出力されます。
Rev. 0
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AD7124-8
データシート
ID レジスタ
RS[5:0] = 0, 0, 0, 1, 0, 1
パワーオン / リセット = 0x12
AD7124-8 の識別番号がこの ID レジスタに格納されます。このレジスタは読出し専用です。
エラー・レジスタ
RS[5:0] = 0, 0, 0, 1, 1, 0
パワーオン / リセット = 0x000000
AD7124-8 は、過電圧のチェックや SPI インターフェースのチェックなどの診断機能を備えています。エラー・レジスタには、さまざま
な診断機能のフラグが含まれています。これらの機能は、ERROR_EN レジスタを使用してイネーブルまたはディスエーブルにします。
表 70 に、レジスタのビット配置を示します。ビット 23 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン
/ リセット時のデフォルト・ステータスを示しています。
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
AINM_UV_E
RR (0)
SPI_READ_E
RR (0)
LDO_CAP_ER
R (0)
REF_DET_ER
R (0)
SPI_WRITE_E
RR (0)
ADC_CAL_E
RR (0)
0(0)
ADC_CONV_E
RR (0)
DLDO_PSM_E
RR (0)
MM_CRC_ERR
(0)
ADC_SAT_E
RR (0)
0(0)
0(0)
AINP_OV_ERR
(0)
ALDO_PSM_E
RR (0)
AINP_UV_ERR
(0)
SPI_IGNORE_E
RR (0)
AINM_OV_ERR(0)
SPI_SCLK_CNT_E
RR (0)
SPI_CRC_ER
R (0)
0(0)
表 70. エラー・レジスタ・ビットの説明
ビット
ビット名
説明
23:20
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
19
LDO_CAP_ERR
アナログ / デジタル LDO デカップリング・コンデンサのチェック。このフラグは、アナログ / デジタル LDO
に必要なデカップリング・コンデンサが AD7124-8 に接続されていない場合にセットされます。
18
ADC_CAL_ERR
キャリブレーションのチェック。キャリブレーションが開始されたが完了しなかった場合、このフラグがセッ
トされてキャリブレーション中にエラーが発生したことが示されます。関連するキャリブレーション・レジス
タは更新されません。
17
ADC_CONV_ERR
このビットは、変換が有効であるかどうかを示します。このフラグは、変換中にエラーが発生した場合にセッ
トされます。
16
ADC_SAT_ERR
ADC 飽和フラグ。このフラグは、変換中に変調器が飽和した場合にセットされます。
15
AINP_OV_ERR
AINP での過電圧検出。
14
AINP_UV_ERR
AINP での低電圧検出。
13
AINM_OV_ERR
AINM での過電圧検出。
12
AINM_UV_ERR
AINM での低電圧検出。
11
REF_DET_ERR
リファレンス検出。このフラグは、ADC に使用する外部リファレンスがオープン・サーキットになっている
か、0.6 V (max) 未満になっていることを示します。
10
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
9
DLDO_PSM_ERR
デジタル LDO エラー。このフラグは、デジタル LDO でエラーが検出された場合にセットされます。
8
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
7
ALDO_PSM_ERR
アナログ LDO エラー。このフラグは、アナログ LDO 電圧でエラーが検出された場合にセットされます。
6
SPI_IGNORE_ERR
内部レジスタの CRC チェックの実行中は、内蔵レジスタにアクセスできません。ADC によってユーザー命令
は無視されます。このビットは、レジスタの CRC チェックが実行されるとセットされます。チェックが完了
すると、ビットがクリアされます。読出し / 書込み動作はチェック完了後のみに実行できます。
5
SPI_SCLK_CNT_ERR
すべてのシリアル通信は、8 ビットの整数倍です。このビットは、SCLK サイクル数が 8 の整数倍でない場合
にセットされます。
4
SPI_READ_ERR
このビットは、SPI 読出し動作中にエラーが発生した場合にセットされます。
3
SPI_WRITE_ERR
このビットは、SPI 書込み動作中にエラーが発生した場合にセットされます。
2
SPI_CRC_ERR
このビットは、シリアル通信の CRC チェックでエラーが発生した場合にセットされます。
1
MM_CRC_ERR
メモリ・マップ・エラー。レジスタに書込みが行われるたびに、メモリ・マップで CRC 計算が実行されま
す。この後、内蔵レジスタで定期的な CRC チェックが実行されます。レジスタの内容が変更された場合は、
MM_CRC ビットがセットされます。
0
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
Rev. 0
－ 83/91 －
AD7124-8
データシート
ERROR_EN レジスタ
RS[5:0] = 0, 0, 0, 1, 1, 1
パワーオン / リセット = 0x000040
このレジスタの適切なビットをセットすることで、すべての診断機能をイネーブルまたはディスエーブルにできます。
表 71 に、レジスタのビット配置を示します。ビット 23 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン
/ リセット時のデフォルト・ステータスを示しています。
Bit 7
Bit 6
Bit 5
0(0)
MCLK_
CNT_EN(0)
AINP_UV_
ERR_EN(0)
LDO_CAP_CHK
_TEST_EN (0)
AINM_OV_
ERR_EN(0)
SPI_IGNORE
_ERR_EN(0)
SPI_SCLK_
CNT_ERR_
EN(0)
AINP_OV_
ERR_EN(0)
ALDO_
PSM_ERR_
EN(0)
Bit 4
Bit 3
LDO_CAP_CHK (0)
AINM_
UV_ERR_
EN(0)
SPI_
READ_
ERR_EN(0)
REF_DET_
ERR_EN(0)
SPI_WRITE_
ERR_EN(0)
Bit 2
Bit 1
Bit 0
ADC_CAL_ERR
_EN(0)
DLDO_PSM_
TRIP_TEST_
EN(0)
SPI_CRC_ERR_
EN(0)
ADC_CONV_
ERR_EN(0)
DLDO_PSM_
ERR_EN(0)
ADC_SAT_
ERR_EN(0)
ALDO_PSM_
TRIP_TEST_
EN(0)
0(0)
MM_CRC_ERR_
EN(0)
表 71. ERROR_EN レジスタ・ビットの説明
ビット
ビット名
説明
23
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
22
MCLK_CNT_EN
マスター・クロック・カウンタ。このビットがセットされている場合、マスター・クロック・カウン
タがイネーブルになり、MCLK_COUNT レジスタ経由で結果が報告されます。カウンタは、ADC で使
用するマスター・クロックを監視します。外部クロックがクロック源の場合、MCLK カウンタはこの
外部クロックを監視します。同様に、ADC に対するクロック源として内部発振器を選択した場合、
MCLK カウンタは内部発振器を監視します。
21
LDO_CAP_CHK_TEST_EN
アナログ / デジタル LDO デカップリング・コンデンサ・チェックのテスト。このビットがセットされ
た場合、デカップリング・コンデンサは内部で LDO から切断され、故障状態になります。これによ
り、アナログ / デジタル LDO デカップリング・コンデンサ・チェックに使用する回路をテストできま
す。
20:19
LDO_CAP_CHK
アナログ / デジタル LDO デカップリング・コンデンサのチェック。これらのビットにより、コンデン
サ・チェックがイネーブルになります。チェックがイネーブルになると、ADC は選択した電源に外部
のデカップリング・コンデンサが存在するかどうかチェックします。チェックが完了すると、
LDO_CAP_CHK ビットが両方とも 0 にリセットされます。
00 = チェックはディスエーブル。
01 = アナログ LDO コンデンサをチェック。
10 = デジタル LDO コンデンサをチェック。
11 = チェックはディスエーブル。
18
ADC_CAL_ERR_EN
このビットがセットされている場合、キャリブレーション・エラー・チェックがイネーブルになります。
17
ADC_CONV_ERR_EN
このビットがセットされている場合、変換が監視され、変換でエラーが発生した場合に
ADC_CONV_ERR ビットがセットされます。
16
ADC_SAT_ERR_EN
このビットがセットされている場合、ADC 変調器の飽和チェックがイネーブルになります。
15
AINP_OV_ERR_EN
このビットがセットされている場合、イネーブルになっているすべての AINP チャンネルの過電圧モニ
タがイネーブルになります。
14
AINP_UV_ERR_EN
このビットがセットされている場合、イネーブルになっているすべての AINP チャンネルの低電圧モニ
タがイネーブルになります。
13
AINM_OV_ERR_EN
このビットがセットされている場合、イネーブルになっているすべての AINM チャンネルの過電圧モ
ニタがイネーブルになります。
12
AINM_UV_ERR_EN
このビットがセットされている場合、イネーブルになっているすべての AINM チャンネルの低電圧モ
ニタがイネーブルになります。
11
REF_DET_ERR_EN
このビットがセットされている場合、ADC で使用するすべての外部リファレンスが監視されます。外
部リファレンスがオープン・サーキットになっているか、値が 0.6 V 未満の場合は、エラーのフラグが
立ちます。
10
DLDO_PSM_TRIP_TEST_EN
デジタル LDO を監視するテスト・メカニズムをチェックします。このビットがセットされている場
合、テスト回路への入力は LDO 出力ではなく、DGND に接続されます。エラー・レジスタの
DLDO_PSM_ERR ビットがセットされます。
9
DLDO_PSM_ERR_ERR
このビットがセットされている場合、デジタル LDO 電圧が連続的に監視されます。デジタル LDO か
ら出力される電圧が仕様範囲外の場合は、エラー・レジスタの DLDO_PSM_ERR ビットがセットされ
ます。
Rev. 0
－ 84/91 －
AD7124-8
データシート
ビット
ビット名
説明
8
ALDO_PSM_TRIP_TEST_EN
アナログ LDO を監視するテスト・メカニズムをチェックします。このビットがセットされている場
合、テスト回路への入力は LDO 出力ではなく、AVSS に接続されます。エラー・レジスタの
ALDO_PSM_ERR ビットがセットされます。
7
ALDO_PSM_ERR_EN
このビットがセットされている場合、アナログ LDO 電圧が連続的に監視されます。アナログ LDO か
ら出力される電圧が仕様範囲外の場合は、エラー・レジスタの ALDO_PSM_ERR ビットがセットされ
ます。
6
SPI_IGNORE_ERR_EN
内部レジスタの CRC チェックの実行中は、内蔵レジスタにアクセスできません。ADC によってユー
ザー命令は無視されます。エラー・レジスタの SPI_IGNORE_ERR ビットが、読出し / 書込み動作を実
行してはいけないことを通知するには、このビットをセットします。
5
SPI_SCLK_CNT_ERR_EN
このビットがセットされている場合、SCLK カウンタはイネーブルになります。ADC へのすべての読
出し / 書込み動作は、8 ビットの整数倍です。すべてのシリアル接続で、SCLK カウンタは SCLK パル
スの数をカウントします。CS を使用して、各読出し / 書込み動作をフレームする必要があります。通
信中に使用された SCLK パルスの数が 8 の整数倍でない場合は、エラー・レジスタの
SPI_SCLK_CNT_ERR ビットがセットされます。たとえば、読出し動作または書込み動作中に SCLK ピ
ンで発生したグリッチが SCLK パルスとして解釈されることがあります。この場合、検出された SCLK
パルスの数が多すぎるため、SPI_SCLK_CNT_ERR ビットがセットされます。SCLK カウンタ機能を使
用する場合は、ADC_CONTROL レジスタの CSB_EN を 1 にセットする必要があります。
4
SPI_READ_ERR_EN
このビットがセットされている場合、読出し動作中にエラーが発生すると、エラー・レジスタの
SPI_READ_ERR ビットがセットされます。ユーザーが無効なアドレスから読み出そうとすると、エ
ラーが発生します。
SPI 読出しチェック機能を使用する場合は、ADC_CONTROL レジスタの CSB_EN を 1 にセットする必
要があります。
3
SPI_WRITE_ERR_EN
このビットがセットされている場合、書込み動作中にエラーが発生すると、エラー・レジスタの
SPI_WRITE_ERR ビットがセットされます。ユーザーが無効なアドレスまたは読出し専用レジスタに書
き込もうとすると、エラーが発生します。SPI 書込みチェック機能を使用する場合は、
ADC_CONTROL レジスタの CSB_EN を 1 にセットする必要があります。
2
SPI_CRC_ERR_EN
このビットにより、すべての読出し / 書込み動作の CRC チェックがイネーブルになります。CRC
チェックでエラーが発生した場合、エラー・レジスタの SPI_CRC_ERR ビットがセットされます。さら
に、AD7124-8 から読み出したすべてのデータに 8 ビット CRC ワードが付加されます。
1
MM_CRC_ERR_EN
このビットがセットされている場合、レジスタに書込みが行われるたびに、メモリ・マップで CRC 計
算が実行されます。この後、内蔵レジスタで定期的な CRC チェックが実行されます。レジスタの内容
が変更された場合は、MM_CRC ビットがセットされます。
0
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
MCLK_COUNT レジスタ
RS[5:0] = 0, 0, 1, 0, 0, 0
パワーオン / リセット = 0x00
このレジスタを使用して、マスター・クロック周波数をモニタできます。
表 72 に、レジスタのビット配置を示します。ビット 7 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン /
リセット時のデフォルト・ステータスを示しています。
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
MCLK_COUNT (0)
Bit 2
Bit 1
Bit 0
表 72. MCLK_COUNT レジスタ・ビットの説明
ビット
ビット名
説明
7:0
MCLK_COUNT
このレジスタにより、内部 / 外部発振器の周波数を判断できます。クロック・カウンタはサンプリング・クロック
の 131 パルスごとに内部でインクリメントされます (フルパワー・モードでは 614.4 kHz、ミドルパワー・モードで
は 153.6 kHz、ローパワー・モードでは 768 kHz)。8 ビット・カウンタは、最大値に到達した後にラップ・アラウン
ドします。カウンタ出力は、このレジスタを介してリードバックされます。
Rev. 0
－ 85/91 －
AD7124-8
データシート
チャンネル・レジスタ
RS[5:0] = 0, 0, 1, 0, 0, 1 ～ 0, 1, 1, 0, 0, 0
パワーオン / リセット = 0x8001 (CHANNEL_0)、0x0001 (その他のすべてのチャンネル・レジスタ)
AD7124-8 は、CHANNEL_0 ～ CHANNEL_15 の 16 個のチャンネル・レジスタを備えています。チャンネル・レジスタは、アドレス 0x09
(CHANNEL_0) から開始し、アドレス 0x18 (CHANNEL_15) で終了します。各レジスタを介して、チャンネルを設定したり (AINP 入力お
よび AINM 入力)、チャンネルをイネーブルまたはディスエーブルにしたり、セットアップを選択できます。セットアップは、ユーザー
が定義した 8 個のオプションから選択できます。ADC は、変換時にイネーブルされたすべてのチャンネルを自動的に循環します。これに
より、必要に応じて、シーケンス内で複数のチャンネルを複数回サンプリングできます。さらに、シーケンスに診断機能を追加できるよ
うになります。
表 73 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン
/ リセット時のデフォルト・ステータスを示しています。
Bit 7
Enable(1)
Bit 6
Bit 5
Bit 4
Setup(0)
Bit 3
(0)
AINP[2:0](000)
Bit 2
0(0)
AINM[4:0](00001)
Bit 1
Bit 0
AINP[4:3](00)
表 73. チャンネル・レジスタ・ビットの説明
ビット
ビット名
説明
15
Enable
チャンネル・イネーブル・ビットこのビットをセットすると、変換シーケンスのデバイス・チャンネルがイネーブル
になります。デフォルトでは、チャンネル 0 のイネーブル・ビットのみがセットされます。変換は、最も番号が小さ
いイネーブル・チャンネルから開始され、チャンネル番号順に連続的に実行された後、最も番号が小さいチャンネル
にラップ・アラウンドします。
ADC が特定のチャンネルの結果を書き出すと、ステータス・レジスタの 4 つの LSB がチャンネル番号 0 ～ 15 にセッ
トされます。これにより、データに対応するチャンネルを特定できます。ADC_CONTROL レジスタの
DATA_STATUS ビットがセットされている場合、ステータス・レジスタを読み出すと、その内容が各変換結果に付加
されます。この機能は、複数のチャンネルがイネーブルに設定され、読み出した変換値に対応するチャンネルを判断
する場合に使用します。
14:12
Setup
セットアップの選択。これらのビットは、このチャンネル用に ADC を設定するのに使用するセットアップ (8 個の
セットアップのいずれか) を特定します。セットアップは、アナログ設定、出力データ・レート / フィルタ選択、オフ
セット・レジスタ、およびゲイン・レジスタの 4 つのレジスタで構成されています。すべてのチャンネルが同じセッ
トアップを使用できます。この場合、すべてのアクティブ・チャンネルのこれらのビットに同じ 3 ビット値を書き込
む必要があります。あるいは、最大 8 つのチャンネルを異なる構成にすることもできます。
11:10
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
9:5
AINP[4:0]
正のアナログ入力 AINP 入力の選択。これらのビットは、このチャンネルの正入力に接続されるアナログ入力を選択
します。
00000 = AIN0 (デフォルト)
00001 = AIN1
00010 = AIN2
00011 = AIN3
00100 = AIN4
000101 = AIN5
00110 = AIN6
00111 = AIN7
01000 = AIN8
01001 = AIN9
01010 = AIN10
01011 = AIN11
01100 = AIN12
01101 = AIN13
01110 = AIN14
01111 = AIN15
10000 = 温度センサー
10001 = AVSS
10010 = REFOUT
10011 = DGND
10100 = (AVDD − AVSS)/6+。(AVDD − AVSS)/6− と組み合わせて使用し、電源 AVDD − AVSS を監視。
10101 = (AVDD − AVSS)/6−。(AVDD − AVSS)/6+ と組み合わせて使用し、電源 AVDD − AVSS を監視。
10110 = (IOVDD − DGND)/6+。(IOVDD − DGND)/6− と組み合わせて使用し、IOVDD − DGND を監視。
10111 = (IOVDD − DGND)/6−。(IOVDD − DGND)/6+ と組み合わせて使用し、IOVDD − DGND を監視。
Rev. 0
－ 86/91 －
AD7124-8
データシート
ビット
ビット名
説明
11000 = (ALDO − AVSS)/6+。(ALDO − AVSS)/6− と組み合わせて使用し、アナログ LDO を監視。
11001 = (ALDO − AVSS)/6−。(ALDO − AVSS)/6+ と組み合わせて使用し、アナログ LDO を監視。
11010 = (DLDO − DGND)/6+。(DLDO − DGND)/6− と組み合わせて使用し、デジタル LDO を監視。
11011 = (DLDO − DGND)/6−。(DLDO − DGND)/6+ と組み合わせて使用し、デジタル LDO を監視。
11100 = V_20MV_P。V_20MV_M と組み合わせて使用し、20 mV p-p 信号を ADC に入力。
11101 = V_20MV_M。V_20MV_P と組み合わせて使用し、20 mV p-p 信号を ADC に入力。
10010 = REFOUT
10011 = DGND
4:0
AINM[4:0]
負のアナログ入力 AINM 入力の選択。これらのビットは、このチャンネルの負入力に接続されるアナログ入力を選択
します。
00000 = AIN0 (デフォルト)
00001 = AIN1
00010 = AIN2
00011 = AIN3
00100 = AIN4
000101 = AIN5
00110 = AIN6
00111 = AIN7
01000 = AIN8
01001 = AIN9
01010 = AIN10
01011 = AIN11
01100 = AIN12
01101 = AIN13
01110 = AIN14
01111 = AIN15
10000 = 温度センサー
10001 = AVSS
10010 = REFOUT
10011 = DGND
10100 = (AVDD − AVSS)/6+。(AVDD − AVSS)/6− と組み合わせて使用し、電源 AVDD − AVSS を監視。
10101 = (AVDD − AVSS)/6−。(AVDD − AVSS)/6+ と組み合わせて使用し、電源 AVDD − AVSS を監視。
10110 = (IOVDD − DGND)/6+。(IOVDD − DGND)/6− と組み合わせて使用し、IOVDD − DGND を監視。
10111 = (IOVDD − DGND)/6−。(IOVDD − DGND)/6+ と組み合わせて使用し、IOVDD − DGND を監視。
11000 = (ALDO − AVSS)/6+。(ALDO − AVSS)/6− と組み合わせて使用し、アナログ LDO を監視。
11001 = (ALDO − AVSS)/6−。(ALDO − AVSS)/6+ と組み合わせて使用し、アナログ LDO を監視。
11010 = (DLDO − DGND)/6+。(DLDO − DGND)/6− と組み合わせて使用し、デジタル LDO を監視。
11011 = (DLDO − DGND)/6−。(DLDO − DGND)/6+ と組み合わせて使用し、デジタル LDO を監視。
11100 = V_20MV_P。V_20MV_M と組み合わせて使用し、20 mV p-p 信号を ADC に入力。
11101 = V_20MV_M。V_20MV_P と組み合わせて使用し、20 mV p-p 信号を ADC に入力。
11110 = 予約済み
11111 = 予約済み
Rev. 0
－ 87/91 －
AD7124-8
データシート
設定レジスタ
RS[5:0] = 0, 1, 1, 0, 0, 1 ～ 1, 0, 0, 0, 0, 0
パワーオン / リセット = 0x0860
AD7124-8 には、CONFIG_0 ～ CONFIG_7 の 8 個の設定レジスタがあります。各設定レジスタはセットアップに関連付けられていて、
CONFIG_x は Setup x に関連付けられています。設定レジスタで、リファレンス源、極性、リファレンス・バッファのイネーブル / ディス
エーブルを設定します。
表 74 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン
/ リセット時のデフォルト・ステータスを示しています。
Bit 7
Bit 6
REF_BUFM(0)
Bit 5
0(0)
AIN_BUFP(1) AIN_BUFM(1)
Bit 4
Bit 3
Bipolar (1)
REF_SEL(0)
Bit 2
Bit 1
Burnout (0)
Bit 0
REF_BUFP(0)
PGA(0)
表 74. 設定レジスタ・ビットの説明
ビット
ビット名
説明
15:12
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
11
Bipolar
極性選択ビット。このビットがセットされている場合、バイポーラ動作が選択されます。このビットがクリアされてい
る場合、ユニポーラ動作が選択されます。
10:9
Burnout
これらのビットでは、センサー・バーンアウト検出の電流源の大きさを選択します。
00 = バーンアウト電流源オフ (デフォルト)
01 = バーンアウト電流源オン、0.5 μA
10 = バーンアウト電流源オン、2 μA
11 = バーンアウト電流源オン、4 μA
8
REF_BUFP
REFINx(+) のバッファ・イネーブル。このビットがセットされている場合、正のリファレンス入力 (内部または外部) は
バッファありに設定されます。このビットがクリアされている場合、正のリファレンス入力 (内部または外部) はバッ
ファなしに設定されます。
7
REF_BUFM
REFINx(−) のバッファ・イネーブル。このビットがセットされている場合、負のリファレンス入力 (内部または外部) は
バッファありに設定されます。このビットがクリアされている場合、負のリファレンス入力 (内部または外部) はバッ
ファなしに設定されます。
6
AIN_BUFP
AINP のバッファ・イネーブル。このビットがセットされている場合、選択した正のアナログ入力ピンはバッファあり
に設定されます。このビットがクリアされている場合、選択した正のアナログ入力ピンはバッファなしに設定されま
す。
5
AIN_BUFM
AINM のバッファ・イネーブル。このビットがセットされている場合、選択した負のアナログ入力ピンはバッファあり
に設定されます。このビットがクリアされている場合、選択した負のアナログ入力ピンはバッファなしに設定されま
す。
4:3
REF_SEL
リファレンス・ソース選択ビット。これらのビットでは、この設定レジスタを使用して、チャンネルで変換を実行する
際に使用するリファレンス・ソースを選択します。
00 = REFIN1(+)/REFIN1(−)
01 = REFIN2(+)/REFIN2(−)
10 = 内部リファレンス
11 = AVDD
2:0
Rev. 0
PGA
ゲイン選択ビット。これらのビットでは、この設定レジスタを使用して、チャンネルで変換を実行する際に使用するゲ
インを選択します。
PGA
ゲイン
VREF = 2.5 V (バイポーラ・モード) の場合の入力レンジ
000
001
010
011
100
101
110
111
1
2
4
8
16
32
64
128
±2.5 V
±1.25 V
± 625 mV
±312.5 mV
±156.25 mV
±78.125 mV
±39.06 mV
±19.53 mV
－ 88/91 －
AD7124-8
データシート
フィルタ・レジスタ
RS[5:0] = 1, 0, 0, 0, 0, 1 ～ 1, 0, 1, 0, 0, 0
パワーオン / リセット = 0x060180
AD7124-8 には、FILTER_0 ～ FILTER_7 の 8 個のフィルタ・レジスタがあります。各フィルタ・レジスタはセットアップに関連付けられ
ており、FILTER_x は Setup x に関連付けられています。フィルタ・レジスタで、フィルタ・タイプと出力ワード・レートを設定します。
表 75 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン
/ リセット時のデフォルト・ステータスを示しています。
Bit 7
Bit 6
Filter (0)
Bit 5
Bit 4
REJ60(0)
Bit 3
Bit 2
POST_FILTER(0)
0(0)
Bit 1
Bit 0
SINGLE_CYCLE(0)
FS[10:8](0)
FS[7:0](0)
表 75. フィルタ・レジスタ・ビットの説明
ビット
ビット名
説明
23:21
Filter
フィルタ・タイプ選択ビット。これらのビットでは、フィルタ・タイプを選択します。
000 = sinc4 フィルタ (デフォルト)
001 = 予約済み
010 = sinc3 フィルタ
011 = 予約済み
100 = sinc4 フィルタを使用した高速セトリング・フィルタ。sinc4 フィルタの後に平均化ブロックが続くので、セ
トリング・タイムが変換時間と等しくなります。フルパワー・モードおよびミドルパワー・モードでは 16 で平
均化が行われ、ローパワー・モードでは 8 で平均化が行われます。
101 = sinc3 フィルタを使用した高速セトリング・フィルタ。sinc3 フィルタの後に平均化ブロックが続くので、セ
トリング・タイムが変換時間と等しくなります。フルパワー・モードおよびミドルパワー・モードでは 16 で平
均化が行われ、ローパワー・モードでは 8 で平均化が行われます。
110 = 予約済み
111 = ポスト・フィルタ・イネーブル。AD7124-8 は、いくつかのポスト・フィルタを備えており、
POST_FILTER ビットを使用して選択できます。ポスト・フィルタには、単純な sinc3/sinc4 フィルタよりもセト
リング・タイムが大幅に優れたシングル・サイクル・セトリングがあります。これらのフィルタは、優れた 50
Hz / 60 Hz 除去比を実現します。
20
REJ60
このビットがセットされている場合、Sinc フィルタの 1 次ノッチが 50 Hz に配置されると、このフィルタの 1 次
ノッチが 60 Hz に配置されます。これにより、50 Hz と 60 Hz の同時除去が実現します。
19:17
POST_FILTER
ポスト・フィルタ・タイプ選択ビット。このフィルタ・ビットを 1 にセットすると、sinc3 フィルタの後に、ほ
ぼゼロ遅延の出力データ・レートで優れた 50 Hz / 60 Hz 除去を実現するポスト・フィルタが続きます。
POST_FILTER
000
出力データ・レート (SPS)
50 Hz および 60 Hz ± 1 Hz (dB) での除去
予約済み
該当せず
010
予約済み
27.27
25
予約済み
20
16.7
該当せず
47
62
該当せず
86
92
予約済み
該当せず
010
011
100
101
110
111
16
SINGLE_CYCLE
シングル・サイクル変換イネーブル・ビット。このビットがセットされている場合、AD7124-8 は、ゼロ遅延
ADC として機能するように 1 回の変換サイクルでセトリングされます。複数のアナログ入力チャンネルがイ
ネーブルになっている場合、またはシングル変換モードを選択した場合、このビットの設定は無視されます。
高速フィルタを使用した場合、このビットの設定は無視されます。
15:11
0
正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。
10:0
FS[10:0]
フィルタ出力データ・レート選択ビット。これらのビットは、sinc3 や sinc4 フィルタだけでなく、sinc2 フィルタ
の出力データ・レートを設定します。さらに、Sinc フィルタの最初のノッチの位置とカットオフ周波数に影響
を与えます。ゲインの選択に関連して、これらのビットは出力ノイズ、つまりデバイスの実効分解能も決定し
ます (ノイズの表を参照)。FS には、1 ～ 2047 の値を指定できます。
Rev. 0
－ 89/91 －
AD7124-8
データシート
オフセット・レジスタ
ゲイン・レジスタ
RS[5:0] = 1, 0, 1, 0, 0, 1 ～ 1, 1, 0, 0, 0, 0
パワーオン / リセット = 0x800000
RS[5:0] = 1, 1, 0, 0, 0, 1 ～ 1, 1, 1, 0, 0, 0
パワーオン / リセット = 0x5XXXXX
AD7124-8 には、OFFSET_0 ～ OFFSET_7 の 8 個のオフセット・
レジスタがあります。各オフセット・レジスタはセットアップ
に関連付けられており、OFFSET_x は Setup x に関連付けられて
います。オフセット・レジスタは 24 ビット・レジスタで、
ADC のオフセット・キャリブレーション係数を保持し、パワー
オン・リセット値は 0x800000 です。これらのレジスタは、読出
し / 書込みレジスタです。これらのレジスタは、関連するゲイ
ン・レジスタと組み合わせて使用し、レジスタ・ペアを形成し
ます。ユーザーによって内部またはシステム・ゼロスケール・
キャリブレーションが開始された場合、パワーオン・リセット
値は自動的に上書きされます。オフセット・レジスタに書き込
む場合は、ADC をスタンバイ・モードまたはアイドル・モード
にする必要があります。
AD7124-8 には、GAIN_0 ～ GAIN_7 の 8 個のゲイン・レジスタ
があります。各ゲイン・レジスタはセットアップに関連付けら
れており、GAIN_x は Setup x に関連付けられています。ゲイ
ン・レジスタは 24 ビット・レジスタで、ADC のフルスケー
ル・キャリブレーション係数を保持します。AD7124-8 は、出荷
時にゲイン 1 でキャリブレーションされています。パワーオン
時およびリセット後には、出荷時に生成されたこの値がゲイ
ン・レジスタに含まれます。ゲイン・レジスタはリード / ライ
ト・レジスタです。ただし、レジスタに書き込む場合、ADC を
スタンバイ・モードまたはアイドル・モードにする必要があり
ます。ユーザーによって内部またはシステム・フルスケール・
キャリブレーションが開始された場合、またはフルスケール・
レジスタに書込みが行われた場合は、デフォルト値が自動的に
上書きされます。
Rev. 0
－ 90/91 －
AD7124-8
データシート
外形寸法
PIN 1
INDICATOR
0.30
0.25
0.18
32
25
1
24
0.50
BSC
*3.75
3.60 SQ
3.55
EXPOSED
PAD
17
TOP VIEW
0.80
0.75
0.70
SEATING
PLANE
0.50
0.40
0.30
PIN 1
INDICATOR
8
16
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
9
BOTTOM VIEW
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
*COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5
WITH THE EXCEPTION OF THE EXPOSED PAD DIMENSION.
08-16-2010-B
5.10
5.00 SQ
4.90
図 129. 32 ピン・リード・フレーム・チップ・スケール・パッケージ [LFCSP_VQ]
5 mm x 5 mm ボディ、超薄型クワッド
(CP-32-12)
寸法 (ミリ単位)
オーダー・ガイド
Model 1
AD7124-8BCPZ
Temperature Range
Package Description
-40°C ～ +105°C
32 ピン・リード・フレーム・チップ・スケール・パッケージ
[LFCSP_VQ]
AD7124-8BCPZ-RL
-40°C ～ +105°C
32 ピン・リード・フレーム・チップ・スケール・パッケージ
[LFCSP_VQ]
CP-32-12
AD7124-8BCPZ-RL7
-40°C ～ +105°C
32 ピン・リード・フレーム・チップ・スケール・パッケージ
[LFCSP_VQ]
Evaluation Board
Evaluation Controller Board
CP-32-12
EVAL-AD7124-8SDZ
EVAL-SDP-CB1Z
1
Z = RoHS 準拠製品
Rev. 0
－ 91/91 －
Package Option
CP-32-12