日本語参考資料 最新版英語データシートはこちら 4 チャンネル、低ノイズ、低消費電力、24 ビット、シグマ・ デルタ（Σ-Δ）ADC、PGA およびリファレンス内蔵 AD7124-4 データシート 特長 内部クロック発振器 内蔵バイアス電圧発生器 ローサイド・パワー・スイッチ 汎用出力 複数のフィルタ・オプション 内部温度センサー セルフ／システム・キャリブレーション センサー・バーンアウト検出 自動チャンネル・シーケンサ チャンネルごとに設定 電源:2.7 V ～ 3.6 V および ±1.8 V 独立したインターフェース電源 パワーダウン電流：5μA (max) 動作温度範囲：−40°C to +105°C 32 ピン LFCSP ／ 24 ピン TSSOP 3 線式または 4 線式シリアル・インターフェース SPI、QSPI、MICROWIRE、DSP 互換 SCLK にシュミット・トリガー内蔵 ESD:4 kV 3 つの消費電力モード RMS ノイズ 低消費電力:24 nV rms @ 1.17 SPS、ゲイン = 128 (255 µA typ) 中消費電力:20 nV rms @ 2.34 SPS、ゲイン = 128 (355 µA typ) 通常消費電力:23 nV rms @ 9.4 SPS、ゲイン = 128 (930 µA typ) すべての消費電力モードで最大 22 ノイズ・フリー・ビット (ゲイン = 1) 出力データ・レート 通常消費電力:9.38 SPS ～ 19,200 SPS 中消費電力:2.34 SPS ～ 4800 SPS 低消費電力:1.17 SPS ～ 2400 SPS レール to レール・アナログ入力 (ゲイン > 1) 25 SPS (シングル・サイクル・セトリング) での 50 Hz／60 Hz 同時除去 診断機能 (安全度水準 (SIL) 認定取得に有用) クロスポイント・マルチプレクサ・アナログ入力 4 個の差動入力／7 個の疑似差動入力 プログラマブル・ゲイン (1 ～ 128) バンド・ギャップ・リファレンス、ドリフト 15 ppm/°C (max) (65 µA) マッチングがとれたプログラマブル励起電流 アプリケーション 温度計測 圧力計測 工業用プロセス制御 計測器 スマート・トランスミッタ 機能ブロック図 1.9V LDO REGCAPA VBIAS CROSSPOINT MUX BANDGAP REF AVDD AVSS AIN2/IOUT/VBIAS/P1 BURNOUT DETECT AIN4/IOUT/VBIAS AIN5/IOUT/VBIAS BUF PGA1 BUF ANALOG BUFFERS AVSS AIN7/IOUT/VBIAS/REFIN2(–) VARIABLE DIGITAL FILTER DIAGNOSTICS POWER SWITCH AVDD SERIAL INTERFACE AND CONTROL LOGIC CHANNEL SEQUENCER GPOs TEMPERATURE SENSOR PSW 24-BIT Σ-Δ ADC PGA2 X-MUX AIN6/IOUT/VBIAS/REFIN2(+) 1.8V LDO REFERENCE BUFFERS AIN1/IOUT/VBIAS AIN3/IOUT/VBIAS/P2 REFIN2(+) REFIN2(–) AVSS AVDD AIN0/IOUT/VBIAS IOVDD REGCAPD REFIN1(+) REFIN1(–) REFOUT DOUT/RDY DIN SCLK CS SYNC DIAGNOSTICS COMMUNICATIONS POWER SUPPLY SIGNAL CHAIN DIGITAL EXCITATION CURRENTS INTERNAL CLOCK AD7124-4 AVSS AVSS DGND CLK 13197-001 AVDD 図 1. アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用に よって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利 の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標 は、それぞれの所有者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. A ©2015 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD7124-4 データシート 目次 特長 ......................................................................................................1 スパンとオフセットの限界値 .................................................... 52 アプリケーション ..............................................................................1 システム同期 ................................................................................ 52 機能ブロック図 ..................................................................................1 デジタル・フィルタ ........................................................................ 53 改訂履歴 ..............................................................................................3 Sinc4 フィルタ .............................................................................. 53 概要 ......................................................................................................4 Sinc3 フィルタ .............................................................................. 55 仕様 ......................................................................................................5 高速セトリング・モード (Sinc4 + Sinc1 フィルタ) .......................... 57 タイミング特性 ............................................................................10 高速セトリング・モード (Sinc3 + Sinc1 フィルタ) ....................... 59 絶対最大定格 ....................................................................................13 ポスト・フィルタ ........................................................................ 61 熱抵抗 ............................................................................................13 フィルタ・オプション一覧 ........................................................ 64 ESD に関する注意........................................................................13 診断機能 ............................................................................................ 65 ピン配置およびピン機能の説明 .....................................................14 シグナル・チェーンのチェック ................................................ 65 代表的な性能特性 ............................................................................17 リファレンス電圧の検出 ............................................................ 65 用語の定義 ........................................................................................26 キャリブレーション・エラー、変換エラー、飽和エラー ..... 65 RMS ノイズと分解能 .......................................................................27 過電圧／低電圧の検出 ................................................................ 65 通常消費電力モード ....................................................................27 電源モニタ .................................................................................... 66 中消費電力モード ........................................................................30 LDO モニタリング ....................................................................... 66 低消費電力モード ........................................................................33 MCLK カウンタ ........................................................................... 66 評価開始にあたって ........................................................................36 SPI SCLK カウンタ ...................................................................... 66 概要 ................................................................................................36 SPI 読出し／書込みエラー ......................................................... 67 電源 ................................................................................................37 SPI_IGNORE エラー .................................................................... 67 デジタル通信 ................................................................................37 チェックサム保護 ........................................................................ 67 構成概要 ........................................................................................39 メモリ・マップ・チェックサム保護 ........................................ 67 ADC 回路情報 ...................................................................................44 バーンアウト電流 ........................................................................ 69 アナログ入力チャンネル ............................................................44 温度センサー ................................................................................ 69 プログラマブル・ゲイン・アレイ (PGA) ................................45 グラウンディングとレイアウト .................................................... 70 リファレンス ................................................................................45 アプリケーション情報 .................................................................... 71 バイポーラ／ユニポーラ構成.....................................................45 熱電対を使用した温度計測 ........................................................ 71 データ出力コーディング ............................................................46 RTD を使用した温度計測 ........................................................... 72 励起電流 ........................................................................................46 流量計............................................................................................ 74 ブリッジ・パワーダウン・スイッチ .........................................47 内蔵レジスタ .................................................................................... 76 ロジック出力 ................................................................................47 コミュニケーション・レジスタ ................................................ 77 バイアス電圧発生器 ....................................................................47 ステータス・レジスタ ................................................................ 77 クロック ........................................................................................47 ADC_CONTROL レジスタ .......................................................... 78 消費電力モード ............................................................................47 データ・レジスタ ........................................................................ 80 スタンバイ・モードとパワーダウン・モード .........................48 IO_CONTROL_1 レジスタ .......................................................... 80 デジタル・インターフェース.....................................................48 IO_CONTROL_2 レジスタ .......................................................... 82 DATA_STATUS .............................................................................50 ID レジスタ................................................................................... 82 シリアル・インターフェース・リセット (DOUT_RDY_DEL お よび CS_EN ビット) ....................................................................50 エラー・レジスタ ........................................................................ 82 リセット ........................................................................................50 キャリブレーション ....................................................................51 Rev. A | 2/90 ERROR_EN レジスタ .................................................................. 83 MCLK_COUNT レジスタ ............................................................ 85 AD7124-4 データシート チャンネル・レジスタ .................................................................... 85 ゲイン・レジスタ........................................................................ 89 設定レジスタ ................................................................................ 87 外形寸法............................................................................................ 90 フィルタ・レジスタ .................................................................... 88 オーダー・ガイド........................................................................ 90 オフセット・レジスタ ................................................................ 89 改訂履歴 7/15—Rev. 0 から Rev. A データシートのタイトルの変更 ...................................................... 1 内部パラメータのドリフト・パラメータ、表 2 の変更 ............... 7 図 30 の変更 ...................................................................................... 20 デジタル出力セクションの変更 .................................................... 37 シングル変換モードセクションの変更......................................... 49 キャリブレーションセクションの変更......................................... 51 図 83 の変更 ...................................................................................... 53 図 91 の変更 ...................................................................................... 56 図 99 の変更 ...................................................................................... 58 図 105 の変更 .................................................................................... 60 リファレンス電圧の検出セクションおよび図 119 の変更 ......... 65 表 70 の変更 ...................................................................................... 83 表 71 の変更 ...................................................................................... 84 5/15—Revision 0:初版 Rev. A | 3/90 AD7124-4 データシート 概要 AD7124-4 は、高精度計測アプリケーション向けの低消費電力、 低ノイズの完全統合型アナログ・フロントエンドです。このデ バイスは、低ノイズ、24 ビット Σ-Δ 型の A/D コンバータ (ADC) を 搭載しており、4 個の差動入力または 7 個のシングルエンド入 力または疑似差動入力を使用するように構成できます。オンチッ プの低ゲイン段により、小さな振幅の信号を直接 ADC に入力 できます。 3 つの内蔵消費電力モードから選択できることが、 AD7124-4 の 主な利点の 1 つです。消費電流、出力データ・レートの範囲、 および RMS ノイズは、選択した消費電力モードでカスタマイ ズできます。また、このデバイスは、複数のフィルタ・オプションを 備えているので、優れた柔軟性を発揮します。 AD7124-4 では、25 SPS (シングル・サイクル・セトリング) の 出力データ・レートで動作しているときに 50 Hz と 60 Hz の同 時除去が可能で、低い出力データ・レートでは 80 dB を超える 除去比を達成できます。 AD7124-4 により、高度なシグナル・チェーン集積化を実現で きます。このデバイスは、高精度、低ノイズ、低ドリフトの内 部バンド・ギャップ・リファレンスを備えており、内蔵のバッ ファを使用した外部差動リファレンスにも対応しています。そ の他の主な内蔵機能として、プログラマブルの低ドリフト励起 電流源、バーンアウト電流、チャンネルのコモンモード電圧を AVDD/2 に設定するバイアス電圧発生器があります。ローサイ ド・パワー・スイッチにより、変換と変換の間にブリッジ・セン サーへの電力供給を停止でき、システムの消費電力を最小限に 抑えることができます。また、内部クロックまたは外部クロッ クでデバイスを動作させることが可能です。 内蔵チャンネル・シーケンサにより、複数のチャンネルを同時 にイネーブルに設定できます。これにより、AD7124-4 は、イ ネーブルにされた各チャンネルで順番に変換を実行するので、 デバイスとの通信がシンプルになります。アナログ入力のほ かに、電源チェックやリファレンス・チェックなどの診断用 に定義された最大 16 個のチャンネルを同時にイネーブルに 設定できます。この独自の機能により、診断機能と AD 変換を インターリーブすることができます。AD7124-4 は、チャン ネルごとの設定もサポートしています。このデバイスでは、 8 つの設定またはセットアップが可能です。各設定は、ゲイン、 フィルタ・タイプ、出力データ・レート、バッファリング、 リファレンス電源で構成されます。これらのセットアップを チャンネルごとに割り当てることができます。 AD7124-4 には、充実した機能セットの一部として広範な診断 機能も備えています。これらの診断機能には、巡回冗長性チェッ ク (CRC) 、シグナル・チェーン・チェック、シリアル・イン ターフェース・チェックが含まれ、より信頼性の高いソリュー ションになっています。これらの診断機能により、診断用の外 付け部品数を削減でき、必要なボード・スペース、設計時間、 およびコストを節約できます。IEC 61508 に従って実施した、 代表的なアプリケーションの故障モードの影響と診断解析 (FMEDA) において、安全側故障割合 (SFF) は 90 % を超える値を 示しました。 このデバイスは、 2.7 V ～ 3.6 V のアナログ単電源または 1.8 V の 両電源で動作します。デジタル電源の範囲は 1.65 V ～ 3.6 V で す。仕様温度範囲は -40 °C ～ +105 °C です。AD7124-4 には、32 ピン LFCSP パッケージと 24 ピン TSSOP パッケージが採用さ れています。 このデータシートでは、DOUT／RDY などの複数の機能を備 えたピンをすべてのピン名で表記しますが、特定の機能のみが 該当するような説明箇所では RDY のようにピンの 1 つの機能 で表記しています。 表 1. AD7124-4 の概要 Parameter Maximum Output Data Rate RMS Noise (Gain = 128) Peak-to-Peak Resolution at 1200 SPS (Gain = 1) Typical Current (ADC + PGA) Low Power Mode 2400 SPS 24 nV 16.4 bits Mid Power Mode 4800 SPS 20 nV 17.1 bits Full Power Mode 19,200 SPS 23 nV 18 bits 255 μA 355 μA 930 μA Rev. A | 4/90 AD7124-4 データシート 仕様 AVDD = 2.9 V ～ 3.6 V (通常消費電力モード) 、2.7 V ～ 3.6 V (中消費電力および低消費電力モード) 、IOVDD = 1.65 V ～ 3.6 V、AVSS = DGND = 0 V、REFINx (+) = 2.5 V、REFINx (−) = AVSS。特に指定のない限り、すべての仕様は TMIN ～ TMAX です。 表 2. Parameter 1 ADC Output Data Rate, fADC Low Power Mode Mid Power Mode Full Power Mode No Missing Codes 2 Min Typ 1.17 2.34 9.38 24 24 Max Unit 2400 4800 19,200 SPS SPS SPS Bits Bits Resolution RMS Noise and Update Rates Integral Nonlinearity (INL) Low Power Mode2 Mid Power Mode2 Full Power Mode -4 -15 -20 -4 -15 -4 -15 Offset Error 4 Before Calibration After Internal Calibration/System Calibration Offset Error Drift vs. Temperature 5 Low Power Mode Mid Power Mode Full Power Mode Gain Error4, 6 Before Internal Calibration After Internal Calibration Mid Power Mode2 Full Power Mode +4 +15 +20 +4 +15 +4 +15 -0.016 FS 3 > 2, sinc4 filter FS3 > 8, sinc3 filter See the RMS Noise and Resolution section See the RMS Noise and Resolution section ppm of FSR ppm of FSR ppm of FSR ppm of FSR ppm of FSR ppm of FSR ppm of FSR Gain = 1 Gain > 1, TA = −40°C to +85°C Gain > 1, TA = -40°C to +105°C Gain = 1 Gain > 1 Gain = 12 Gain > 1 ±15 200/gain In order of noise µV µV Gain = 1 to 8 Gain = 16 to 128 10 80 40 10 40 20 10 nV/°C nV/°C nV/°C nV/°C nV/°C nV/°C nV/°C Gain = 1 or gain > 16 Gain = 2 to 8 Gain = 16 Gain = 1 or gain > 16 Gain = 2 to 8 Gain = 16 % % % % Gain = 1, TA = 25°C Gain > 1 Gain = 2 to 8, TA = 25°C Gain = 16 to 128 -0.0025 After System Calibration Gain Error Drift vs. Temperature Power Supply Rejection Low Power Mode ±1 ±2 ±2 ±1 ±2 ±1 ±2 Test Conditions/Comments +0.0025 -0.3 +0.004 ±0.025 In order of noise 1 84 91 89 95 96 +0.016 2 ppm/°C dB dB dB dB dB Rev. A | 5/90 AIN = 1 V/gain, external reference Gain = 2 to 16 Gain = 1 or gain > 16 Gain = 2 to 16 Gain = 1 or gain > 16 AD7124-4 Parameter 1 Common-Mode Rejection 7 At DC2 At DC Sinc3, Sinc4 Filter2 At 50 Hz, 60 Hz At 50 Hz At 60 Hz Fast Settling Filters2 At 50 Hz At 60 Hz Post Filters2 At 50 Hz, 60 Hz Normal Mode Rejection2 Sinc4 Filter External Clock At 50 Hz, 60 Hz At 50 Hz At 60 Hz Internal Clock At 50 Hz, 60 Hz At 50 Hz At 60 Hz Sinc3 Filter External Clock At 50 Hz, 60 Hz At 50 Hz At 60 Hz Internal Clock At 50 Hz, 60 Hz At 50 Hz At 60 Hz Fast Settling Filters External Clock At 50 Hz At 60 Hz Internal Clock At 50 Hz At 60 Hz Post Filters External Clock At 50 Hz, 60 Hz Internal Clock At 50 Hz, 60 Hz データシート Min Typ 85 100 110 90 105 115 Unit Test Conditions/Comments dB dB dB AIN = 1 V, gain = 1 AIN = 1 V/gain, gain 2 or 4 AIN = 1 V/gain, gain ≥ 8 120 120 120 dB dB dB 10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 50 SPS, 50 Hz ± 1 Hz 60 SPS, 60 Hz ± 1 Hz 115 115 dB dB First notch at 50 Hz, 50 Hz ± 1 Hz First notch at 60 Hz, 60 Hz ± 1 Hz 130 130 dB dB 20 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 25 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 120 82 dB dB 120 120 dB dB 10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 50 SPS, REJ60 8=1, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 50 SPS, 50 Hz ± 1 Hz 60 SPS, 60 Hz ± 1 Hz 98 66 dB dB 92 92 dB dB 100 66 dB dB 100 100 dB dB 73 52 dB dB 68 68 dB dB 10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 50 SPS, REJ608 = 1, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 50 SPS, 50 Hz ± 1 Hz 60 SPS, 60 Hz ± 1 Hz 40 40 dB dB First notch at 50 Hz, 50 Hz ± 0.5 Hz First notch at 60 Hz, 60 Hz ± 0.5 Hz 24.5 24.5 dB dB First notch at 50 Hz, 50 Hz ± 0.5 Hz First notch at 60 Hz, 60 Hz ± 0.5 Hz 86 62 dB dB 20 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 25 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 67 50 dB dB 20 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 25 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz Rev. A | 6/90 Max 10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 50 SPS, REJ608 = 1, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 50 SPS, 50 Hz ± 1 Hz 60 SPS, 60 Hz ± 1 Hz 10 SPS, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 50 SPS, REJ608 = 1, 50 Hz ± 1 Hz, 60 Hz ± 1 Hz 50 SPS, 50 Hz ± 1 Hz 60 SPS, 60 Hz ± 1 Hz AD7124-4 データシート Parameter 1 ANALOG INPUTS 9 Differential Input Voltage Ranges 10 Absolute AIN Voltage Limits2 Gain = 1 (Unbuffered) Gain = 1 (Buffered) Gain > 1 Analog Input Current Gain > 1 or Gain = 1 (Buffered) Low Power Mode Absolute Input Current Differential Input Current Analog Input Current Drift Mid Power Mode Absolute Input Current Differential Input Current Analog Input Current Drift Full Power Mode Absolute Input Current Differential Input Current Analog Input Current Drift Gain = 1 (Unbuffered) Absolute Input Current Analog Input Current Drift REFERENCE INPUT Internal Reference Initial Accuracy Drift Output Current Load Regulation Power Supply Rejection External Reference External REFIN Voltage2 Absolute REFIN Voltage Limits2 Reference Input Current Buffered Low Power Mode Absolute Input Current Reference Input Current Drift Mid Power Mode Absolute Input Current Reference Input Current Drift Full Power Mode Absolute Input Current Reference Input Current Drift Unbuffered Absolute Input Current Reference Input Current Drift Normal Mode Rejection Common-Mode Rejection Min Typ Max ±VREF/gain AVSS − 0.05 AVSS + 0.1 AVSS − 0.05 AVDD + 0.05 AVDD − 0.1 AVDD + 0.05 Unit Test Conditions/Comments V VREF = REFINx(+) − REFINx(−), or internal reference V V V ±1 ±0.2 25 nA nA pA/°C ±1.2 ±0.4 25 nA nA pA/°C ±3.3 ±1.5 25 nA nA pA/°C ±2.65 1.1 µA/V nA/V/°C Current varies with input voltage 2.5 − 0.2% 2.5 2 2 2.5 + 0.2% 10 15 10 V ppm/°C ppm/°C mA µV/mA dB TA = 25°C TSSOP LFCSP AVDD AVDD + 0.05 AVDD − 0.1 V V V REFIN = REFINx(+) − REFINx(−) Unbuffered Buffered 50 85 1 AVSS − 0.05 AVSS + 0.1 2.5 ±0.5 10 nA pA/°C ±1 10 nA pA/°C ±3 10 nA pA/°C ±12 6 µA nA/°C 100 dB Same as for analog inputs Rev. A | 7/90 AD7124-4 Parameter 1 データシート Min EXCITATION CURRENT SOURCES (IOUT0/IOUT1) Output Current 50/100/250/ 500/750/1000 ±4 50 ±0.5 5 2 0.2 High, VINH Hysteresis Input Currents Input Capacitance Test Conditions/Comments µA % ppm/°C % AVSS − 0.05 AVDD − 0.37 AVSS − 0.05 AVDD − 0.48 V VBIAS Generator Start-Up Time AINM/AINP Overvoltage Detect Level AINM/AINP Undervoltage Detect Level INTERNAL/EXTERNAL CLOCK Internal Clock Frequency Duty Cycle External Clock Frequency Duty Cycle Range LOGIC INPUTS2 Input Voltage Low, VINL Unit ppm/°C %/V %/V V BIAS VOLTAGE (VBIAS) GENERATOR VBIAS TEMPERATURE SENSOR Accuracy Sensitivity LOW-SIDE POWER SWITCH On Resistance (RON) Allowable Current2 BURNOUT CURRENTS AIN Current DIGITAL OUTPUTS (P1 to P4) Output Voltage High, VOH Low, VOL DIAGNOSTICS Power Supply Monitor Detect Level Analog Low Dropout Regulator (ALDO) Digital LDO (DLDO) Reference Detect Level Max Available on any analog input pin Initial Tolerance Drift Current Matching Drift Matching Line Regulation (AVDD) Load Regulation Output Compliance2 Typ 30 AVSS + (AVDD − AVSS)/2 6.7 V ±0.5 13,584 °C Codes/°C 7 µs/nF 10 30 0.4 V V ISOURCE = 100 µA ISINK = 100 µA 1.6 1.55 1 V V V AVDD − AVSS ≥ 2.7 V IOVDD ≥ 1.75 V REF_DET_ERR bit active if VREF < 0.7 V AVSS − 0.04 V V 614.4 + 5% 0.3 × IOVDD 0.35 × IOVDD 0.7 0.6 +1 10 Rev. A | 8/90 Dependent on the capacitance connected to AIN Analog inputs must be buffered 2.4576 45:55 to 55:45 0.7 × IOVDD 0.65 × IOVDD 1.7 2 0.2 -1 50 µA/100 µA/250 µA/500 µA current sources, 2% accuracy 750 µA and 1000 µA current sources, 2% accuracy Available on any analog input pin µA AVDD + 0.04 614.4 50:50 AVDD = 3 V ± 5% Continuous current AVDD − 0.6 614.4 − 5% Matching between IOUT0 and IOUT1, VOUT = 0 V Ω mA 0.5/2/4 0.7 TA = 25°C kHz % MHz % Internal divide by 4 V V 1.65 V ≤ IOVDD < 1.9 V 1.9 V ≤ IOVDD < 2.3 V V V V 2.3 V ≤ IOVDD ≤ 3.6 V 1.65 V ≤ IOVDD < 1.9 V 1.9 V ≤ IOVDD < 2.3 V V V V µA pF 2.3 V ≤ IOVDD < 2.7 V 2.7 V ≤ IOVDD ≤ 3.6 V 1.65 V ≤ IOVDD ≤ 3.6 V VIN = IOVDD or GND All digital inputs AD7124-4 データシート Parameter 1 LOGIC OUTPUTS (INCLUDING CLK) Output Voltage2 High, VOH Low, VOL Floating State Leakage Current Floating State Output Capacitance Data Output Coding SYSTEM CALIBRATION2 Calibration Limit Full-Scale Zero-Scale Input Span POWER SUPPLY VOLTAGES FOR ALL POWER MODES AVDD to AVSS Low Power Mode Mid Power Mode Full Power Mode IOVDD to GND AVSS to GND IOVDD to AVSS POWER SUPPLY CURRENTS9, 11 IAVDD, External Reference Low Power Mode Gain = 12 Gain = 1 IAVDD Increase per AIN Buffer2 Gain = 2 to 8 Gain = 16 to 128 IAVDD Increase per Reference Buffer2 Mid Power Mode Gain = 12 Gain = 1 IAVDD Increase per AIN Buffer2 Gain = 2 to 8 Gain = 16 to 128 IAVDD Increase per Reference Buffer2 Full Power Mode Gain = 12 Gain = 1 IAVDD Increase per AIN Buffer2 Gain = 2 to 8 Gain = 16 to 128 IAVDD Increase per Reference Buffer2 IAVDD Increase Due to Internal Reference2 Due to VBIAS2 Due to Diagnostics2 IIOVDD Low Power Mode Mid Power Mode Full Power Mode Min Typ Max Unit Test Conditions/Comments V ISOURCE = 100 µA 0.4 +1 V µA pF ISINK = 100 µA 1.05 × FS 2.1 × FS V V V 3.6 3.6 3.6 3.6 +1.8 5.4 V V V V V V 125 15 205 235 10 135 20 235 280 15 µA µA µA µA µA All buffers off 150 30 275 330 20 165 35 325 405 30 µA µA µA µA µA All buffers off 315 90 660 875 85 345 125 790 1100 110 µA µA µA µA µA All buffers off 50 65 µA 15 4 20 5 µA µA Independent of power mode; the reference buffers are not required when using this reference Independent of power mode 20 25 55 35 40 85 µA µA µA IOVDD − 0.35 -1 10 Offset binary −1.05 × FS 0.8 × FS 2.7 2.7 2.9 1.65 -1.8 0 Rev. A | 9/90 All gains All gains All gains AD7124-4 データシート Parameter 1 Min POWER-DOWN CURRENTS11 Standby Current IAVDD IIOVDD Power-Down Current IAVDD IIOVDD Typ Max Unit Test Conditions/Comments Independent of power mode 7 8 12 17 µA µA 1 1 3 2 µA µA LDOs on only 1 温度範囲 = -40 °C ～ +105 °C これらの仕様については出荷テストを行っていませんが、量産開始時の特性評価データにより保証しています。 3 FS は、フィルタ・レジスタの FS［10:0］ビットに等価な 10 進値です。 4 システムまたは内蔵のゼロスケール・キャリブレーションを実行した後、オフセット誤差は、プログラムされたゲインおよび選択した出力データ・レートのノイ ズ・レベルとほぼ同等になります。システム・フルスケール・キャリブレーションにより、ゲイン誤差は、プログラムされたゲインおよび出力データ・レートの ノイズ・レベルまで低減します。 5 任意の温度で再度キャリブレーションを実行すると、これらの誤差が排除されます。 6 ゲイン誤差は、正および負のフルスケールに適用されます。出荷時のキャリブレーションは、ゲイン = 1、TA = 25°C で実施されます。 7 ゲイン > 1 の場合、コモンモード電圧は（AVSS + 0.1 + 0.1 / ゲイン）～（AVDD − 0.1 − 0.5 / ゲイン）です。 8 REJ60 は、フィルタ・レジスタのビットです。Sinc フィルタの最初のノッチが 50 Hz である場合、REJ60 を 1 に設定すると、ノッチが 60 Hz に配置されます。こ れにより、50 Hz と 60 Hz を同時に除去できます。 9 ゲインが 1 よりも大きい場合、アナログ入力バッファは自動的にイネーブルになります。ゲインが 1 の場合のみ、バッファをディスエーブルにできます。 10 VREF =（AVDD − AVSS）の場合、差動入力（typ）は、低消費電力モードと中消費電力モードでは 0.92 × VREF/ゲイン、通常消費電力モードでは 0.86 × VREF/ゲイン になります。 11 励起電流およびバイアス電圧発生器がディスエーブルになっている場合、デジタル入力は IOVDD または DGND と等しくなります。 2 タイミング特性 特に指定のない限り、AVDD = 2.9 V ～ 3.6 V (通常消費電力モード) 、2.7 V ～ 3.6 V (中消費電力および低消費電力モード) 、IOVDD = 1.65 V ～ 3.6 V、AVSS = DGND = 0 V、入力ロジック 0 = 0 V、入力ロジック 1 = IOVDD です。 表 3. Parameter 1, 2 t3 t4 t12 Min 100 100 Typ Max 3/MCLK 3 12/MCLK 24/MCLK Unit ns ns ns ns ns µs t13 6 25 50 µs µs µs t14 3/MCLK 12/MCLK 24/MCLK READ OPERATION t1 t2 4 t5 6, 7 t6 t7 8 t7A7 ns ns ns 0 80 ns 0 10 0 80 80 ns ns ns 10 ns 110 t5 ns ns Rev. A | 10/90 Test Conditions／Comments SCLK high pulse width SCLK low pulse width Delay between consecutive read／write operations Full power mode Mid power mode Low power mode DOUT／RDY high time if DOUT／RDY is low and the next conversion is available Full power mode Mid power mode Low power mode SYNC low pulse width Full power mode Mid power mode Low power mode CS falling edge to DOUT／RDY active time SCLK active edge 5 to data valid delay Bus relinquish time after CS inactive edge SCLK inactive edge to CS inactive edge SCLK inactive edge to DOUT／RDY high The DOUT_RDY_DEL bit is cleared, the CS_EN bit is cleared The DOUT_RDY_DEL bit is set, the CS_EN bit is cleared Data valid after CS inactive edge, the CS_EN bit is set AD7124-4 データシート Parameter 1, 2 WRITE OPERATION t8 t9 t10 t11 Unit Test Conditions／Comments 0 ns CS falling edge to SCLK active edge5 setup time 30 25 0 ns ns ns Data valid to SCLK edge setup time Data valid to SCLK edge hold time CS rising edge to SCLK edge hold time Min Typ Max 1 これらの仕様は、初期リリース時にサンプル・テストを実施し、適合性が保証されています。すべての入力信号は tR = tF = 5 ns（IOVDD の 10 % ～ 90 %）で仕様 規定し、IOVDD / 2 の電圧レベルで時間を測定しています。 図 3、図 4、図 5、および 図 6 を参照してください。 3 MCLK はマスター・クロック周波数です。 4 これらの仕様は、図 2 に示す負荷回路で測定し、出力が VOL または VOH の限界値を超えるまでに必要な時間として定義されています。 5 SCLK のアクティブ・エッジとは、SCLK の立ち下がりエッジを意味します。 6 これらの仕様は、図 2 に示す負荷回路でデータ出力が 0.5 V 変化するのにかかる時間（測定値）から導出しています。この測定値に外挿を行い、25 PF コンデン サの充放電の影響を除去しているので、タイミング特性に記載された時間は、デバイスの真のバス放棄時間であり、外部バスの負荷容量とは無関係です。 7 ADC を読み出した後、RDY はハイ・レベルに戻ります。シングル変換モードおよび連続変換モードで、RDY がハイ・レベルになっている間、必要に応じて同じ データを再度読み出すことができますが、後続の読出しは次の出力更新の近傍で実行してはいけません。連続読出しモードでは、デジタル・ワードは 1 度のみ読 み出すことができます。 8 CS_EN ビットがクリアされると、SCLK の最後の非アクティブ・エッジの後、DOUT／RDY ピンが DOUT 機能から RDY 機能に変わります。CS_EN がセットさ れると、DOUT ピンは CS 非アクティブ・エッジまでデータの LSB を継続的に出力します。 2 タイミング図 ISINK (100µA) TO OUTPUT PIN IOVDD/2 25pF 13197-002 ISOURCE (100µA) 図 2. タイミング特性評価用の負荷回路 CS (I) t6 t1 DOUT/RDY (O) MSB t5 LSB t2 t7 t3 I = INPUT, O = OUTPUT t4 図 3. 読出しサイクルのタイミング図 (CS_EN ビットはクリア) Rev. A | 11/90 13197-003 SCLK (I) AD7124-4 データシート CS (I) t6 t1 t5 DOUT/RDY (O) LSB MSB t7A t2 t3 13197-004 SCLK (I) t4 I = INPUT, O = OUTPUT 図 4. 読出しサイクルのタイミング図 (CS_EN ビットはセット) CS (I) t11 t8 SCLK (I) t9 t10 MSB LSB 13197-005 DIN (I) I = INPUT, O = OUTPUT 図 5. 書込みサイクルのタイミング図 t12 WRITE DIN WRITE t12 t12 READ READ 13197-006 DOUT/RDY SCLK 図 6. 連続するシリアル動作間の遅延 CS DIN t13 13197-007 DOUT/RDY SCLK 図 7. 初期に DOUT／RDY がロー・レベルで、次の変換が可能な場合に DOUT／RDY がハイ・レベルとなる時間 SYNC (I) 13197-008 t14 MCLK (I) 図 8. SYNC パルス幅 Rev. A | 12/90 AD7124-4 データシート 絶対最大定格 特に指定のない限り、TA = 25°C。 熱抵抗 θJA は最悪の条件、すなわち、回路基板に表面実装パッケージを ハンダ付けした状態で仕様規定されています。 表 4. Parameter AVDD to AVSS IOVDD to DGND IOVDD to DGND IOVDD to AVSS AVSS to DGND Analog Input Voltage to AVSS Reference Input Voltage to AVSS Digital Input Voltage to DGND Digital Output Voltage to DGND AINx/Digital Input Current Operating Temperature Range Storage Temperature Range Maximum Junction Temperature Lead Temperature, Soldering Reflow ESD Ratings Human Body Model (HBM) Field-Induced Charged Device Model (FICDM) Machine Model Rating −0.3 V to +3.96 V −0.3 V to +3.96 V −0.3 V to +3.96 V −0.3 V to +5.94 V -1.98 V to +0.3 V −0.3 V to AVDD + 0.3 V −0.3 V to AVDD + 0.3 V −0.3 V to IOVDD + 0.3 V −0.3 V to IOVDD + 0.3 V 10 mA −40°C to +105°C −65°C to +150°C 150 °C 表 5. 熱抵抗 Package Type 32 ピン LFCSP θJA 32.5 θJC 32.71 Unit °C/W 24 ピン TSSOP 128 42 °C/W ESD に関する注意 ESD（静電放電）の影響を受けやすいデバイスです。 電荷を帯びたデバイスや回路ボードは、検知されない まま放電することがあります。本製品は当社独自の特 許技術である ESD 保護回路を内蔵してはいますが、 デバイスが高エネルギーの静電放電を被った場合、損 傷を生じる可能性があります。したがって、性能劣化 や機能低下を防止するため、ESD に対する適切な予 防措置を講じることをお勧めします。 260°C 4 kV 1250 V 400 V 上記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありま せん。長時間にわたり、デバイスを絶対最大定格を超える状態 に置くと、デバイスの信頼性に影響を与えます。 Rev. A | 13/90 AD7124-4 データシート 1 2 3 4 5 6 7 8 AD7124-4 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 REGCAPA AVSS REFOUT AIN7/IOUT/VBIAS/REFIN2(–) AIN6/IOUT/VBIAS/REFIN2(+) DNC DNC AIN5/IOUT/VBIAS DIN 1 24 DOUT/RDY SCLK 2 23 SYNC CLK 3 22 AVDD CS 4 21 PSW 20 REGCAPA 19 AVSS REGCAPD 5 9 10 11 12 13 14 15 16 REGCAPD IOVDD DGND AIN0/IOUT/VBIAS AIN1/IOUT/VBIAS DNC DNC AIN2/IOUT/VBIAS/P1 AIN3/IOUT/VBIAS/P2 DNC DNC REFIN1(+) REFIN1(–) DNC DNC AIN4/IOUT/VBIAS IOVDD 6 13197-009 NOTES 1. DNC = DO NOT CONNECT. 2. CONNECT EXPOSED PAD TO AVSS. AD7124-4 TOP VIEW (Not to Scale) DGND 7 18 REFOUT AIN0/IOUT/VBIAS 8 17 AIN7/IOUT/VBIAS/REFIN2(–) AIN1/IOUT/VBIAS 9 16 AIN6/IOUT/VBIAS/REFIN2(+) AIN2/IOUT/VBIAS/P1 10 15 AIN5/IOUT/VBIAS AIN3/IOUT/VBIAS/P2 11 14 AIN4/IOUT/VBIAS REFIN1(+) 12 13 REFIN1(–) 図 9. 32 ピン LFCSP ピン配置 13197-300 32 31 30 29 28 27 26 25 CS CLK SCLK DIN DOUT/RDY SYNC AVDD PSW ピン配置およびピン機能の説明 図 10. 24 ピン TSSOP ピン配置 表 6. ピン機能の説明 ピン番号 LFCSP 1 TSSOP 5 記号 REGCAPD 説明 2 6 IOVDD シリアル・インターフェース電源電圧は、1.65 V ～ 3.6 V です。IOVDD は AVDD から独立し ています。そのため、例えば、AVDD が 3.6 V の場合、シリアル・インターフェースは 1.65 V で動作できます。 3 7 DGND デジタル・グラウンド基準ポイント。 4 8 AIN0/IOUT/VBIAS アナログ入力 0／内部励起電流源の出力／バイアス電圧。この入力ピンは、差動入力または疑 似差動入力の正端子または負端子になるよう設定レジスタで構成します。あるいは、このピンを 内部プログラマブル励起電流源に設定できます。IOUT0 または IOUT1 をこの出力に切り替える ことができます。アナログ電源レールの中間バイアス電圧をこのピンで出力できます。 5 9 AIN1/IOUT/VBIAS アナログ入力 1／内部励起電流源の出力／バイアス電圧。この入力ピンは、差動入力または疑 似差動入力の正端子または負端子になるよう設定レジスタで構成します。あるいは、このピンを 内部プログラマブル励起電流源に設定できます。IOUT0 または IOUT1 をこの出力に切り替える ことができます。アナログ電源レールの中間バイアス電圧をこのピンで出力できます。 1 6、7、10、 N/A 11、14、15、 18、19 8 10 DNC 接続なし。これらのピンには接続しないでください。 AIN2/IOUT/VBIAS/P1 アナログ入力 2／内部励起電流源の出力／バイアス電圧／汎用出力 1。この入力ピンは、差 動入力または疑似差動入力の正端子または負端子になるよう設定レジスタで構成します。あ るいは、このピンを内部プログラマブル励起電流源に設定できます。IOUT0 または IOUT1 を この出力に切り替えることができます。アナログ電源レールの中間バイアス電圧をこのピン で出力できます。このピンは、AVSS と AVDD の間を基準にした汎用出力ビットとして設定 することもできます。 9 AIN3/IOUT/VBIAS/P2 アナログ入力 3／内部励起電流源の出力／バイアス電圧／汎用出力 2。この入力ピンは、差 動入力または疑似差動入力の正端子または負端子になるよう設定レジスタで構成します。あ るいは、このピンを内部プログラマブル励起電流源に設定できます。IOUT0 または IOUT1 を この出力に切り替えることができます。アナログ電源レールの中間バイアス電圧をこのピン で出力できます。このピンは、AVSS と AVDD の間を基準にした汎用出力ビットとして設定 することもできます。 11 デジタル LDO レギュレータ出力:0.1 µF のコンデンサを使用して、このピンを DGND へデ カップリングします。 Rev. A | 14/90 AD7124-4 データシート ピン番号 LFCSP TSSOP 12 12 記号 REFIN1 (+) 13 13 REFIN1 (−) 負のリファレンス入力。このリファレンス入力の範囲は AVSS ～ AVDD − 1 V です。 16 14 AIN4／IOUT／VBIAS アナログ入力 4／内部励起電流源の出力／バイアス電圧。この入力ピンは、差動入力または疑 似差動入力の正端子または負端子になるよう設定レジスタで構成します。 あるいは、 このピンを 内部プログラマブル励起電流源に設定できます。IOUT0 または IOUT1 をこの出力に切り替え ることができます。アナログ電源レールの中間バイアス電圧をこのピンで出力できます。 17 15 AIN5／IOUT／VBIAS アナログ入力 5／内部励起電流源の出力／バイアス電圧。この入力ピンは、差動入力または疑 似差動入力の正端子または負端子になるよう設定レジスタで構成します。 あるいは、 このピンを 内部プログラマブル励起電流源に設定できます。IOUT0 または IOUT1 をこの出力に切り替え ることができます。アナログ電源レールの中間バイアス電圧をこのピンで出力できます。 20 16 AIN6／IOUT／VBIAS ／ REFIN2 (+) アナログ入力 6／内部励起電流源の出力／バイアス電圧／正のリファレンス入力。この入力 ピンは、差動入力または疑似差動入力の正端子または負端子になるよう設定レジスタで構成 します。あるいは、このピンを内部プログラマブル励起電流源に設定できます。IOUT0 ま たは IOUT1 をこの出力に切り替えることができます。アナログ電源レールの中間バイアス 電圧をこのピンで出力できます。このピンは、REFIN2 (±) の正のリファレンス入力として も機能します。REFIN2 (+) の入力範囲は AVDD ～ AVSS + 1 V です。公称リファレンス電圧 (REFIN2 (+) ～ REFIN2 (−) ) は 2.5 V ですが、デバイスは 1 V ～ AVDD のリファレンス電圧で 動作します。 21 17 AIN7／IOUT／VBIAS ／ REFIN2 (−) アナログ入力 7／内部励起電流源の出力／バイアス電圧／負のリファレンス入力。この入力 ピンは、差動入力または疑似差動入力の正端子または負端子になるよう設定レジスタで構成 します。あるいは、このピンを内部プログラマブル励起電流源に設定できます。IOUT0 ま たは IOUT1 をこの出力に切り替えることができます。アナログ電源レールの中間バイアス 電圧をこのピンで出力できます。このピンは、REFIN2 (±) の負のリファレンス入力として も機能します。このリファレンス入力の範囲は AVSS ～ AVDD − 1 V です。 22 18 REFOUT 内部リファレンス出力。このピンでは、内部 2.5 V 電圧リファレンスのバッファ付き出力を 使用できます。 23 19 AVSS アナログ電源電圧。AVDD の電圧は、AVSS を基準としています。AVDD と AVSS の間の差動 電圧は、中消費電力モードおよび低消費電力モードで 2.7 V ～ 3.6 V、通常消費電力モード で 2.9 V ～ 3.6 V にする必要があります。AVSS を 0 V よりも低くして、AD7124-4 に両電源を 提供できます。例えば、AVSS を −1.8 V に接続し、AVDD を +1.8 V に接続すれば、ADC に ±1.8 V を供給できます。 24 20 REGCAPA アナログ LDO レギュレータ出力です。0.1 µF のコンデンサを使用して、このピンを AVSS へ デカップリングします。 25 21 PSW AVSS へのローサイド・パワー・スイッチです。 26 22 AVDD AVSS.を基準としたアナログ電源電圧です。 27 23 SYNC 同期入力:このピンは、複数の AD7124-4 デバイスを使用する場合にデジタル・フィルタとア ナログ変調器の同期を可能にするロジック入力です。SYNC がロー・レベルの場合、デジタ ル・フィルタ、フィルタ・コントロール・ロジック、およびキャリブレーション・コントロー ル・ロジックがリセットされ、アナログ変調器がリセット状態に保たれます。SYNCは、デ ジタル・インターフェースに影響を与えませんが、RDY がロー・レベルの場合はハイ・レ ベルにリセットされます。 28 24 DOUT／RDY シリアル・データ出力／データ・レディ出力。DOUT／RDY は、ADC の出力シフト・レジ スタにアクセスするためのシリアル・データ出力ピンとして機能します。出力シフト・レジ スタには、内蔵のデータ・レジスタまたはコントロール・レジスタからのデータを格納でき ます。さらに、DOUT／RDY はデータ・レディ・ピンとして機能し、ロー・レベルへ移行 することで変換の完了を示します。変換後にデータが読み出されなかった場合、このピンは 次のデータ更新の直前にハイ・レベルになり、次の更新が完了するまでハイ・レベルを維持 します。DOUT／RDY の立ち下がりエッジは、プロセッサに対する割込みとして使用され、 有効なデータが存在することを示します。外部シリアル・クロックを使用する場合は、DOUT ／RDY ピンを使用してデータを読み出すことができます。CS がロー・レベルのとき、デー タ／コントロール・ワードの情報が SCLK の立ち下がりエッジで DOUT／RDY ピンに出力 され、SCLK の立ち上がりエッジで有効になります。 説明 正のリファレンス入力です。REFIN1 (+) と REFIN1 (−) の間に外部リファレンスを適用でき ます。REFIN (+) の入力範囲は AVDD ～ AVSS + 1 V です。公称リファレンス電圧 (REFIN1 (+) − REFIN1 (−) ) は 2.5 V ですが、デバイスは 1 V ～ AVDD の範囲で動作します。 Rev. A | 15/90 AD7124-4 データシート ピン番号 LFCSP TSSOP 29 1 記号 DIN 説明 30 2 SCLK シリアル・クロック入力です。このシリアル・クロック入力は、ADC との双方向データ転 送に使用します。SCLK ピンにはシュミット・トリガー入力が内蔵されているため、光学絶 縁アプリケーションのインターフェースに適しています。転送された全データが連続したパ ルスである場合、シリアル・クロックも連続にすることができます。あるいは、ADC との 間で小さいデータ群として情報が送受信される場合は、 非連続クロックにすることもできます。 31 3 CLK クロック入力／クロック出力です。内部クロックはこのピンから出力できます。代わりに、 内部クロックを無効にして、ADC を外部クロックで駆動することもできます。これにより、 複数の ADC を共通のクロックで駆動すれば、同時変換が可能になります。 32 4 CS チップ・セレクト入力です。これは ADC を選択するアクティブ・ローのロジック入力です。 CS は、シリアル・バスに複数のデバイスが接続されたシステム内で ADC を選択するために 使用するか、デバイスと通信する際にフレーム同期信号として使用します。CSシリアル・ ペリフェラル・インターフェース (SPI) 診断を使用しない場合、ロー・レベルに配線すれば、 SCLK、DIN、DOUT をデバイスとのインターフェースに使用して ADC を 3 線式モードで動 作させることができます。 EP 露出パッドです。露出パッドを AVSS に接続します。 1 ADC の入力シフト・レジスタに対するシリアル・データ入力です。入力シフト・レジスタ 内のデータは、適切なレジスタを特定するコミュニケーション・レジスタのレジスタ選択ビッ トと一緒に ADC 内のコントロール・レジスタに転送されます。 N/A は該当せずを意味します。 Rev. A | 16/90 0 CODES (HEX) 0 図 11. ノイズ・ヒストグラム・プロット (通常消費電力モード、 ポスト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 1) 10,000 SAMPLES 400 1000 600 400 200 0 CODES (HEX) 図 12. ノイズ・ヒストグラム・プロット (中消費電力モード、ポス ト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 1) 350 10,000 SAMPLES 400 300 250 200 150 100 50 0 CODES (HEX) 図 13. ノイズ・ヒストグラム・プロット (低消費電力モード、ポス ト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 1) Rev. A | 17/90 13197-011 CODES (HEX) 13197-013 500 7FFFE9 7FFFFA 800002 800009 800011 800019 800020 800028 800030 800038 80003F 800047 80004F 800057 80005E 800066 80006E 800075 80007D 800085 80008D 800094 80009C 8000A4 1000 OCCURRENCE 1500 8388394.0 8388452.8 8388469.6 8388486.4 8388503.2 8388520.0 8388536.8 8388553.6 8388570.4 8388587.2 8388604.0 8388620.8 8388637.6 8388654.4 8388671.2 8388688.0 8388704.8 8388721.6 8388738.4 8388755.2 8388772.0 8388788.8 8388805.6 800 OCCURRENCE 350 13197-015 CODES (HEX) 13197-010 7FFFDC 7FFFDB 7FFFDA 7FFFD9 7FFFD8 7FFFD7 7FFFD6 7FFFD5 7FFFD4 7FFFD3 7FFFD2 7FFFD1 7FFFD0 7FFFCF OCCURRENCE 10,000 SAMPLES 7FFEED 7FFF03 7FFF1A 7FFF30 7FFF47 7FFF5D 7FFF74 7FFF8A 7FFFA1 7FFFB8 7FFFCE 7FFFE5 7FFFFB 800012 800028 80003F 800055 80006C 800083 800099 8000B0 8000C6 8000DD 8000F3 80010A 800121 400 OCCURRENCE 0 13197-012 CODES (HEX) 13197-013 1200 7FFFCE 0 7FFFC6 7FFFC7 7FFFC8 7FFFC9 7FFFCA 7FFFCB 7FFFCC 7FFFCD 7FFFCE 7FFFCF 7FFFD0 7FFFD1 7FFFD2 7FFFD3 7FFFD4 7FFFD5 7FFFD6 7FFFD7 7FFFD8 7FFFD9 7FFFDA 7FFFDB 7FFFDC 7FFFDD 7FFFDE 7FFFDF 7FFFE0 7FFFE1 7FFFE2 7FFFE3 OCCURRENCE 2500 8388394.0 8388452.8 8388469.6 8388486.4 8388503.2 8388520.0 8388536.8 8388553.6 8388570.4 8388587.2 8388604.0 8388620.8 8388637.6 8388654.4 8388671.2 8388688.0 8388704.8 8388721.6 8388738.4 8388755.2 8388772.0 8388788.8 8388805.6 OCCURRENCE データシート AD7124-4 代表的な性能特性 300 10,000 SAMPLES 2000 250 200 150 100 50 図 14. ノイズ・ヒストグラム・プロット (通常消費電力モード、ポス ト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 128) 350 10,000 SAMPLES 300 250 200 150 100 50 図 15. ノイズ・ヒストグラム・プロット (中消費電力モード、ポスト・ フィルタ、出力データ・レート = 25 SPS、ゲイン = 128) 350 10,000 SAMPLES 300 250 200 150 100 50 図 16.ノイズ・ヒストグラム・プロット (低消費電力モード、ポス ト・フィルタ、出力データ・レート = 25 SPS、ゲイン = 128) AD7124-4 60 28 UNITS 40 OFFSET ERROR (µV) 20 0 –20 –40 5 20 35 50 65 80 95 110 図 17. 入力換算オフセット誤差と温度の関係 (ゲイン = 8、 通常消費電力モード) –60 –40 –10 5 20 35 50 65 80 95 110 図 20. 入力換算オフセット誤差と温度の関係 (ゲイン = 16、 通常消費電力モード) 60 28 UNITS 28 UNITS 40 OFFSET ERROR (µV) OFFSET ERROR (µV) –25 TEMPERATURE (°C) 40 20 0 –20 –40 20 0 –20 –40 –25 –10 5 20 35 50 65 80 95 110 TEMPERATURE (°C) –60 –40 13197-017 –60 –40 図 18. 入力換算オフセット誤差と温度の関係 (ゲイン = 8、 中消費電力モード) –10 5 20 35 50 65 80 95 110 図 21. 入力換算オフセット誤差と温度の関係 (ゲイン = 16、 中消費電力モード) 60 28 UNITS 28 UNITS OFFSET ERROR (µV) 40 20 0 –20 –40 20 0 –20 –40 –25 –10 5 20 35 50 TEMPERATURE (°C) 65 80 95 110 13197-018 –60 –40 –25 TEMPERATURE (°C) 40 OFFSET ERROR (µV) –20 13197-019 –10 13197-016 –25 TEMPERATURE (°C) 60 0 –40 –60 –40 60 20 13197-020 OFFSET ERROR (µV) 40 28 UNITS 図 19. 入力換算オフセット誤差と温度の関係 (ゲイン = 8、 低消費電力モード) Rev. A | 18/90 –60 –40 –25 –10 5 20 35 50 TEMPERATURE (°C) 65 80 95 110 13197-021 60 データシート 図 22. 入力換算オフセット誤差と温度の関係 (ゲイン = 16、 低消費電力モード) AD7124-4 データシート 60 0.045 29 UNITS 30 UNITS 0.040 0.035 20 0.030 GAIN ERROR (%) OFFSET ERROR (µV) 40 0 –20 0.025 0.020 0.015 0.010 0.005 –40 –25 –10 5 20 35 50 65 80 95 110 TEMPERATURE (°C) –0.005 –40 13197-022 20 35 50 65 80 3 INL (PPM OF FSR) 0 0.0005 0.0010 110 1 0 –1 –2 –10 5 20 35 50 65 80 95 110 –2.0 –1.5 –1.0 –0.5 0 0.5 1.0 1.5 2.0 2.5 ANALOG INPUT VOLTAGE × GAIN (V) 図 27. INL と差動入力信号の関係 (アナログ入力 × ゲイン) 、 ODR = 50 SPS、2. 5 V 外部リファレンス 図 24. 入力換算ゲイン誤差と温度の関係 (ゲイン = 1) 0.015 –3 –2.5 13197-023 –25 TEMPERATURE (°C) 4 30 UNITS GAIN = 1 GAIN = 8 GAIN = 16 3 0.010 INL (ppm of FSR) 2 0.005 0 1 0 –1 –2 –0.005 –0.010 –40 –25 –10 5 20 35 50 65 80 95 110 TEMPERATURE (°C) 図 25. 入力換算ゲイン誤差と温度の関係 (ゲイン = 8) –4 –2.5 –1.5 –0.5 0.5 1.5 ANALOG INPUT VOLTAGE × GAIN (V) 2.5 13197-227 –3 13197-024 GAIN ERROR (%) 95 GAIN = 1 GAIN = 8 GAIN = 16 2 0.0005 GAIN ERROR (%) 5 図 26. 入力換算ゲイン誤差と温度の関係 (ゲイン = 16) 30 UNITS 0.0015 –40 –10 TEMPERATURE (°C) 図 23. 入力換算オフセット誤差と温度の関係 (ゲイン = 1、 アナログ入力バッファはイネーブル) 0.0010 –25 13197-026 –60 –40 13197-025 0 図 28. INL と差動入力信号の関係 (アナログ入力 × ゲイン) 、 ODR = 50 SPS、内部リファレンス Rev. A | 19/90 AD7124-4 25 データシート 30 109 UNITS 25 OCCURRENCE 15 10 5 10 13197-031 –0.85035 –0.76635 –0.79435 –0.82235 –0.85035 –0.87835 –0.90635 –0.93435 図 32. IOUTx 電流の初期マッチングのヒストグラム (500 µA) 490 28 UNITS EXCITATION CURRENT (µA) 485 2.500 2.499 2.498 2.497 2.496 480 475 470 465 10 35 60 85 110 460 –40 TEMPERATURE (°C) 0 EXCITATION CURRENT MISMATCH (%) 20 15 10 5 35 50 65 80 95 110 95 110 –0.2 –0.4 –0.6 –0.8 –1.0 –25 –10 5 20 35 50 65 80 TEMPERATURE (°C) 13197-030 –2.534660 –2.707408 –3.880156 –3.052904 –3.225652 –3.398400 –3.571148 –3.743986 –3.916644 20 29 UNITS –1.2 –40 0 –4.089392 5 図 33. 励起電流ドリフト (500 µA) 109 UNITS –4.262140 –10 TEMPERATURE (°C) 図 30. 内部リファレンス電圧と温度の関係 EXCITATION CURRENT ACCURACY (%) 29 UNITS –25 図 34. 励起電流ドリフト・マッチング (500 µA) 図 31. IOUTx 電流の初期精度のヒストグラム (500 µA) Rev. A | 20/90 13197-033 –15 13197-028 2.494 –40 13197-032 2.495 OCCURRENCE –0.96235 EXCITATION CURRENT MATCHING (%) 2.501 25 –0.99035 13197-027 2.500671 2.500471 2.500272 2.500073 2.499874 2.499675 2.499476 2.499277 2.499078 2.498879 2.498680 0 図 29. 内部リファレンス電圧のヒストグラム INTERNAL REFERENCE VOLTAGE (V) 15 5 INITIAL ACCURACY (V) 2.502 20 –1.01835 COUNTS 20 0 109 UNITS AD7124-4 1.0 450 0.9 400 0.8 ANALOG CURRENT (µA) 350 0.6 0.5 0.4 0.3 50µA 100µA 250µA 500µA 750µA 1mA 0.2 0.1 0 0 0.33 0.66 300 250 200 150 100 50 0.99 1.32 1.65 1.98 2.31 2.64 2.97 3.30 VLOAD (V) 0 –40 GAIN = 1, AIN BUFFERS OFF GAIN = 2 TO 8 GAIN = 1, AIN BUFFERS ON GAIN = 16 TO 128 –25 –10 5 20 35 50 65 80 95 110 TEMPERATURE (°C) 図 35. 出力適合範囲 (AVDD = 3. 3 V) 13197-037 0.7 13197-034 EXCITATION CURRENT (NORMALIZED) データシート 図 38. アナログ電流と温度の関係 (中消費電力モード) 300 1.000 250 ANALOG CURRENT (µA) 0.990 0.980 0.975 0.970 0.965 50µA 100µA 250µA 500µA 750µA 0.955 0.950 0 0.33 0.66 0.99 1.32 1.65 1.98 2.31 2.64 2.97 3.30 図 36. 出力適合範囲 (AVDD = 3.3 V) 200 50 TEMPERATURE (°C) 65 80 95 110 13197-036 35 20 35 50 65 80 95 110 40 30 20 10 20 5 50 400 5 –10 60 600 –10 –25 TEMPERATURE (°C) GAIN = 1, AIN BUFFERS OFF GAIN = 2 TO 8 GAIN = 1, AIN BUFFERS ON GAIN = 16 TO 128 –25 GAIN = 1, AIN BUFFERS OFF GAIN = 2 TO 8 GAIN = 1, AIN BUFFERS ON GAIN = 16 TO 128 図 39. アナログ電流と温度の関係 (低消費電力モード) 800 0 –40 0 –40 DIGITAL CURRENT (µA) ANALOG CURRENT (µA) 1000 100 50 VLOAD (V) 1200 150 13197-035 0.960 200 13197-038 0.985 図 37. アナログ電流と温度の関係 (通常消費電力モード) 0 –40 FULL POWER MID POWER LOW POWER –25 –10 5 20 35 50 65 80 TEMPERATURE (°C) 図 40. デジタル電流と温度の関係 Rev. A | 21/90 95 110 13197-039 EXCITATION CURRENT (NORMALIZED) 0.995 データシート 6 4 4 3 2 2 0 1 0 CURRENT (nA) –2 –4 –6 –1 –2 –3 –8 –12 –14 –40 –4 GAIN = 1 GAIN = 4 GAIN = 16 GAIN = 64 –20 GAIN = 2 GAIN = 8 GAIN = 32 GAIN = 128 0 20 40 –5 –6 60 80 100 TEMPERATURE (°C) –7 –40 13197-040 –10 GAIN = 2 GAIN = 8 GAIN = 32 GAIN = 128 GAIN = 1 GAIN = 4 GAIN = 16 GAIN = 64 0 –20 20 40 60 80 100 TEMPERATURE (°C) 図 41. 絶対アナログ入力電流と温度の関係 (通常消費電力モード) 13197-041 CURRENT (nA) AD7124-4 図 44. 差動アナログ入力電流と温度の関係 (通常消費電力モード) 2 2 1 0 CURRENT (nA) CURRENT (nA) 0 –2 –4 –6 –1 –2 –3 –4 0 20 40 60 80 100 TEMPERATURE (°C) –6 –40 40 60 80 100 0 –1 –1 CURRENT (nA) –2 –3 –4 –5 –6 –2 –3 –4 GAIN = 1 GAIN = 4 GAIN = 16 GAIN = 64 –20 GAIN = 2 GAIN = 8 GAIN = 32 GAIN = 128 0 20 40 –5 60 80 TEMPERATURE (°C) 100 –6 –40 13197-044 CURRENT (nA) 20 1 0 –9 –40 0 図 45. 差動アナログ入力電流と温度の関係 (中消費電力モード) 1 –8 –20 GAIN = 2 GAIN = 8 GAIN = 32 GAIN = 128 TEMPERATURE (°C) 図 42. 絶対アナログ入力電流と温度の関係 (中消費電力モード) –7 GAIN = 1 GAIN = 4 GAIN = 16 GAIN = 64 13197-043 –20 –5 GAIN = 1 GAIN = 4 GAIN = 16 GAIN = 64 –20 GAIN = 2 GAIN = 8 GAIN = 32 GAIN = 128 0 20 40 60 80 TEMPERATURE (°C) 図 43. 絶対アナログ入力電流と温度の関係 (低消費電力モード) 図 46. 差動アナログ入力電流と温度の関係 (低消費電力モード) Rev. A | 22/90 100 13197-045 –10 –40 GAIN = 2 GAIN = 8 GAIN = 32 GAIN = 128 GAIN = 1 GAIN = 4 GAIN = 16 GAIN = 64 13197-042 –8 AD7124-4 データシート 0 23 22 –1.5 FULL POWER MID POWER LOW POWER –2.5 –3.0 –3.5 0 20 40 60 80 100 1.2 16 15 G G G G G G G G G 14 13 12 1 PEAK-TO-PEAK RESOLUTION (Bits) 0.8 0.6 0.4 0.2 0 –0.2 –0.4 25 40 50 60 70 85 1k 10k 21 20 19 18 17 16 15 G G G G G G G G G 14 13 12 11 15 100 22 1.0 0 10 23 32 UNITS –40 –30 –20 –10 = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 図 50. ピークtoピーク分解能と出力データ・レートの関係 (セトリン グ済み) 、Sinc3 フィルタ (通常消費電力モード) 95 105 TEMPERATURE (°C) 10 13197-047 TEMPERATURE SENSOR ERROR (°C) 17 OUTPUT DATA RATE, SETTLED (SPS) 図 47. リファレンス入力電流と温度の関係 (リファレンス・バッファはイネーブル) 図 48. 温度センサーの精度 1 = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 10 100 1k 10k OUTPUT DATA RATE (SPS) 図 51. ピーク to ピーク分解能と出力データ・レートの関係、Sinc4 + Sinc1 フィルタ (通常消費電力モード) 23 23 22 22 PEAK-TO-PEAK RESOLUTION (Bits) 21 20 19 18 17 16 15 G G G G G G G G G 14 13 12 11 1 = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 10 21 20 19 18 17 16 15 G G G G G G G G G 14 13 12 11 100 1k OUTPUT DATA RATE, SETTLED (SPS) 10k 10 13197-048 PEAK-TO-PEAK RESOLUTION (Bits) 18 10 13197-046 –20 TEMPERATURE (°C) 10 19 11 –4.0 –40 –0.6 20 13197-050 –2.0 21 1 = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 10 100 OUTPUT DATA RATE (SPS) 図 49. ピークtoピーク分解能と出力データ・レートの関係 (セトリン グ済み) 、Sinc4 フィルタ (通常消費電力モード) 1k 10k 13197-051 CURRENT (nA) –1.0 13197-049 PEAK-TO-PEAK RESOLUTION (Bits) –0.5 図 52. ピーク to ピーク分解能と出力データ・レートの関係、Sinc3 + Sinc1 フィルタ (通常消費電力モード) Rev. A | 23/90 データシート 23 22 22 21 21 20 19 18 17 16 13 12 11 10 = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 1 10 100 1k 10k 100k 16 15 13 12 22 21 21 PEAK-TO-PEAK RESOLUTION (Bits) 23 20 19 18 17 16 13 12 11 10 1 = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 10 100 1k 10k 100k OUTPUT DATA RATE, SETTLED (SPS) 図 54. ピーク to ピーク分解能と出力データ・レートの関係 (セトリング済み) 、Sinc3 フィルタ (中消費電力モード) 17 16 15 13 12 10 PEAK-TO-PEAK RESOLUTION (Bits) 21 19 18 17 16 11 10 1 10 100 OUTPUT DATA RATE (SPS) 1k 図 55. ピーク to ピーク分解能と出力データ・レートの関係、Sinc4 + Sinc1 フィルタ (中消費電力モード) Rev. A | 24/90 100 1k 10k 20 19 18 17 16 15 G G G G G G G G G 14 13 12 11 10 13197-054 12 = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 10 図 57. ピーク to ピーク分解能と出力データ・レートの関係 (セトリング済み) 、Sinc4 フィルタ (低消費電力モード) 22 20 1 = 1 AIN BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 OUTPUT DATA RATE, SETTLED (SPS) 21 13 G G G G G G G G G 14 23 14 1k 18 22 G G G G G G G G G 100 19 23 15 10 20 11 13197-053 14 1 図 56. ピーク to ピーク分解能と出力データ・レートの関係、Sinc3 + Sinc1 フィルタ (中消費電力モード) 22 G G G G G G G G G = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 OUTPUT DATA RATE (SPS) 23 15 G G G G G G G G G 14 10 図 53. ピーク to ピーク分解能と出力データ・レートの関係 (セトリング済み) 、Sinc4 フィルタ (中消費電力モード) PEAK-TO-PEAK RESOLUTION (Bits) 17 11 OUTPUT DATA RATE, SETTLED (SPS) PEAK-TO-PEAK RESOLUTION (Bits) 18 13197-056 G G G G G G G G G 14 19 9 1 = 1 AIN BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 10 100 1k OUTPUT DATA RATE, SETTLED (SPS) 10k 13197-057 15 20 13197-055 PEAK-TO-PEAK RESOLUTION (Bits) 23 13197-052 PEAK-TO-PEAK RESOLUTION (Bits) AD7124-4 図 58. ピーク to ピーク分解能と出力データ・レートの関係 (セトリング済み) 、Sinc3 フィルタ (低消費電力モード) AD7124-4 データシート 35 23 GAIN = 1, LOW POWER GAIN = 1, MID POWER GAIN = 1, FULL POWER GAIN = 8, LOW POWER GAIN = 8, MID POWER GAIN = 8, FULL POWER GAIN = 16, LOW POWER GAIN = 16, MID POWER GAIN = 16, FULL POWER 30 21 20 18 17 16 14 13 12 11 1 15 10 5 10 100 1k OUTPUT DATA RATE (SPS) 0 0 1000 21 800 20 RMS NOISE (nV) 19 18 17 16 13 12 11 10 = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 1 10 100 1k 0.6 0.7 0.8 0.9 1.0 LOW POWER, EXTERNAL REF MID POWER, EXTERNAL REF FULL POWER, EXTERNAL REF LOW POWER INTERNAL REF MID POWER, INTERNAL REF FULL POWER, INTERNAL REF 400 0 –0.08 400 250 –0.02 0 0.02 0.04 4 0.06 0.08 29 UNITS 3 OSCILLATOR ERROR (%) 300 –0.04 図 63. 内部リファレンスと外部リファレンスのアナログ入力 電圧に対する RMS ノイズ (ゲイン = 32、50 SPS) GAIN = 1, LOW POWER GAIN = 1, MID POWER GAIN = 1, FULL POWER GAIN = 8, LOW POWER GAIN = 8, MID POWER GAIN = 8, FULL POWER GAIN = 16, LOW POWER GAIN = 16, MID POWER GAIN = 16, FULL POWER 350 –0.06 ANALOG INPUT VOLTAGE (V) 図 60. ピーク to ピーク分解能と出力データ・レートの関係、Sinc3 + Sinc1 フィルタ (低消費電力モード) ANALOG CURRENT (µA) 0.5 200 OUTPUT DATA RATE (SPS) 200 150 2 1 0 –1 100 –2 50 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 WAIT TIME IN STANDBY MODE (Seconds) 0.9 1.0 –3 –40 13197-200 0 0.4 600 13197-059 PEAK-TO-PEAK RESOLUTION (Bits) 22 G G G G G G G G G 0.3 図 62. デジタル電流とスタンバイ・モードの待機時間の関係、 ADC はシングル変換モード (50 SPS) 23 14 0.2 WAIT TIME IN STANDBY MODE (Seconds) 図 59. ピーク to ピーク分解能と出力データ・レートの関係、Sinc4 + Sinc1 フィルタ (低消費電力モード) 15 0.1 –25 –10 5 20 35 50 65 80 95 TEMPERATURE (°C) 図 61. アナログ電流とスタンバイ・モードの待機時間の関係、 ADC はシングル変換モード (50 SPS) Rev. A | 25/90 図 64. 内部発振器の誤差と温度の関係 110 13197-029 10 = 1 BUFF OFF =1 =2 =4 =8 = 16 = 32 = 64 = 128 13197-201 G G G G G G G G G 20 13197-202 15 25 DIGITAL CURRENT (µA) 19 13197-058 PEAK-TO-PEAK RESOLUTION (Bits) 22 AD7124-4 データシート 用語の定義 AINP AINP は正のアナログ入力です。 オフセット誤差 ユニポーラ・モードで動作している場合、オフセット誤差は、 AINP 電圧 (AINM + 0.5 LSB) の理想値と最初のコード遷移との 間の偏差です。 AINM AINM は負のアナログ入力です。 積分非直線性 (INL) INL は、伝達関数のエンドポイントを結ぶ直線からのコードの 最大偏差です。伝達関数のエンドポイントとは、ゼロスケール (バイポーラ・ゼロと混同しないこと) の場合は最初のコード遷 移 (000 … 000 から 000 … 001) より 0.5 LSB 下のポイントで、 フルスケールの場合は最後のコード遷移 (111 … 110 から 111 … 111) より 0.5 LSB 上のポイントです。誤差は、フルスケール範 囲の ppm で表示します。 ゲイン誤差 ゲイン誤差は、最後のコード遷移 (111 … 110 から 111 … 111) と AINP 電圧 (AINM + VREF/gain − 3/2 LSBs) の理想値との間の偏 差です。ゲイン誤差は、ユニポーラおよびバイポーラ・アナロ グ入力範囲の両方に適用されます。 ゲイン誤差は、ADC のスパン誤差を表します。フルスケール 誤差は含まれますが、ゼロスケール誤差は含まれません。ユニ ポーラ入力範囲では、フルスケール誤差からユニポーラ・オフ セット誤差を引いたものとして定義されます。一方、バイポー ラ入力範囲では、 フルスケール誤差からバイポーラ・ゼロ誤差を 引いたものとして定義されます。 バイポーラ・モードにおいて、オフセット誤差は、AINP 電圧 (AINM − 0.5 LSB) の理論値とミッドスケール遷移 (0111 … 111 ～ 1000 … 000) との間の偏差です。 オフセット・キャリブレーション範囲 システム・キャリブレーション・モードにおいて、AD7124-4 は アナログ入力を基準にしてオフセットをキャリブレーションし ます。オフセット・キャリブレーション範囲の仕様は、 AD7124-4 によってオフセットを正確にキャリブレーションできる許容可 能な電圧範囲を規定しています。 フルスケール・キャリブレーション範囲 フルスケール・キャリブレーション範囲は、システム・キャリ ブレーション・モードで AD7124-4 によってフルスケールを正 確にキャリブレーションできる許容可能な電圧範囲です。 入力スパン システム・キャリブレーション方式では、AD7124-4 のアナロ グ入力に順次適用される 2 つの電圧がアナログ入力範囲を規定 しています。入力スパン仕様は、AD7124-4 によって正確にゲ インをキャリブレーションできる、ゼロから許容可能なフルス ケールに至る、最小および最大の入力電圧を規定しています。 Rev. A | 26/90 AD7124-4 データシート RMS ノイズと分解能 表 7 ～ 表 36 に、多様な出力データ・レート、ゲイン設定、お よびフィルタの組み合わせに対する AD7124-4 の RMS ノイズ、 ピーク to ピーク・ノイズ、実効分解能、ノイズ・フリー (ピー ク to ピーク) 分解能を示します。ここに示した値は、2.5 V の 外部リファレンス電圧を使用した場合のバイポーラ入力範囲で す。これらの値は代表値であり、ADC の単一チャンネルの差 動入力端子に 0 V を入力して、連続変換しているときに生成さ れる値です。実効分解能は RMS ノイズを基に計算された値で、 ピーク to ピーク分解能は (括弧内の値) はピーク to ピーク・ノ イズ (括弧内の値) を基に計算された値であることに注意して ください。このピーク to ピーク分解能は、コード・フリッカ が生じない分解能を示します。 実効分解能 = Log2 (入力範囲 / RMS ノイズ) ピーク to ピーク分解能 = Log2 (入力範囲 / ピーク to ピーク・ ノイズ) 通常消費電力モード Sinc 4 表 7. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、通常消費電力モード Filter Word (Dec.) 2047 1920 960 480 384 320 240 120 60 30 15 8 4 2 1 Output Data Rate (SPS) 9.4 10 20 40 50 60 80 160 320 640 1280 2400 4800 9600 19,200 Output Data Rate (Zero Latency Mode) (SPS) 2.34 2.5 5 10 12.5 15 20 40 80 160 320 600 1200 2400 4800 f3dB (Hz) 2.16 2.3 4.6 9.2 11.5 13.8 18.4 36.8 73.6 147.2 294.4 552 1104 2208 4416 Gain = 1 0.24 (1.5) 0.23 (1.5) 0.31 (2.1) 0.42 (3) 0.48 (3.2) 0.51 (3.3) 0.6 (4.8) 0.86 (6.9) 1.2 (8.9) 1.7 (13) 2.4 (19) 3.3 (25) 4.9 (38) 8.8 (76) 72 (500) Gain = 2 0.15 (0.89) 0.14 (0.89) 0.22 (1.3) 0.3 (2.1) 0.33 (2.1) 0.35 (2.4) 0.41 (3) 0.55 (4.1) 0.76 (6.1) 1.1 (8.8) 1.6 (13) 2.3 (16) 3.4 (25) 6.8 (61) 38 (270) Gain = 4 0.091 (0.6) 0.094 (0.6) 0.13 (0.89) 0.19 (1.4) 0.2 (1.3) 0.23 (1.3) 0.28 (1.8) 0.37 (2.5) 0.53 (4.1) 0.74 (5.7) 1.1 (8.4) 1.5 (12) 2.4 (20) 4.9 (34) 21 (150) Gain = 8 0.071 (0.41) 0.076 (0.42) 0.1 (0.6) 0.14 (0.97) 0.16 (1.1) 0.17 (1.2) 0.19 (1.3) 0.29 (2) 0.4 (2.7) 0.57 (4.1) 0.82 (6) 1.2 (8) 2 (13) 4.3 (27) 13 (95) Gain = 16 0.045 (0.26) 0.048 (0.27) 0.069 (0.41) 0.09 (0.63) 0.1 (0.75) 0.11 (0.78) 0.13 (0.86) 0.2 (1.2) 0.26 (1.8) 0.38 (2.9) 0.55 (4) 0.76 (6) 1.3 (9.1) 2.6 (21) 7.5 (57) Gain = 32 0.031 (0.17) 0.03 (0.19) 0.044 (0.26) 0.063 (0.39) 0.068 (0.43) 0.077 (0.5) 0.09 (0.54) 0.13 (0.84) 0.18 (1.2) 0.26 (2) 0.38 (2.5) 0.53 (4) 0.83 (6.4) 1.7 (13) 4.4 (33) Gain = 64 0.025 (0.15) 0.025 (0.16) 0.035 (0.22) 0.053 (0.34) 0.059 (0.42) 0.064 (0.41) 0.072 (0.48) 0.11 (0.7) 0.15 (0.95) 0.22 (1.6) 0.3 (2.3) 0.43 (3.2) 0.68 (4.8) 1.3 (12) 3.3 (26) Gain = 128 0.023 (0.14) 0.025 (0.15) 0.034 (0.22) 0.043 (0.27) 0.048 (0.28) 0.056 (0.35) 0.063 (0.45) 0.098 (0.6) 0.14 (0.86) 0.19 (1.4) 0.26 (1.8) 0.37 (2.7) 0.58 (4.3) 1.2 (9.4) 2.8 (23) 表 8. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、通常消費電力モード Filter Word (Dec.) 2047 1920 960 480 384 320 240 120 60 30 15 8 4 2 1 Output Data Rate (SPS) 9.4 10 20 40 50 60 80 160 320 640 1280 2400 4800 9600 19,200 Output Data Rate (Zero Latency Mode) (SPS) 2.34 2.5 5 10 12.5 15 20 40 80 160 320 600 1200 2400 4800 Gain = 1 24 (21.7) 24 (21.7) 23.9 (21.2) 23.5 (20.7) 23.3 (20.5) 23.2 (20.3) 23 (20) 22.5 (19.5) 22 (19.1) 21.5 (18.5) 21 (18) 20.5 (17.5) 20 (17) 19.1 (16) 16.1 (13.3) Gain = 2 24 (21.4) 24 (21.4) 23.5 (20.8) 23 (20.3) 22.9 (20.2) 22.8 (20) 22.6 (19.7) 22.1 (19.2) 21.6 (18.6) 21.1 (18.1) 20.5 (17.6) 20.1 (17.2) 19.5 (16.5) 18.5 (15.3) 16 (13.2) Gain = 4 23.7 (21) 23.7 (21) 23.2 (20.4) 22.6 (19.8) 22.5 (19.6) 22.4 (19.5) 22.1 (19.3) 21.7 (18.9) 21.2 (18.2) 20.7 (17.7) 20.2 (17.2) 19.7 (16.7) 19 (16) 18 (15.1) 15.9 (13) Rev. A | 27/90 Gain = 8 23.1 (20.5) 23 (20.5) 22.5 (20) 22.1 (19.3) 21.9 (19.1) 21.8 (19) 21.6 (18.9) 21 (18.3) 20.6 (17.8) 20.1 (17.2) 19.5 (16.7) 19 (16.2) 18.3 (15.6) 17.2 (14.5) 15.5 (12.7) Gain = 16 22.7 (20.2) 22.6 (20.1) 22.1 (19.5) 21.7 (18.9) 21.5 (18.7) 21.4 (18.6) 21.2 (18.5) 20.6 (18) 20.2 (17.4) 19.7 (16.8) 19.1 (16.3) 18.6 (15.7) 17.9 (15.1) 16.9 (13.9) 15.4 (12.4) Gain = 32 22.3 (19.8) 22.3 (19.7) 21.8 (19.2) 21.2 (18.6) 21.1 (18.5) 21 (18.3) 20.7 (18.1) 20.1 (17.5) 19.7 (17) 19.2 (16.3) 18.7 (15.9) 18.2 (15.3) 17.5 (14.6) 16.5 (13.5) 15.1 (12.2) Gain = 64 21.6 (19) 21.6 (19) 21.1 (18.4) 20.5 (17.8) 20.4 (17.7) 20.2 (17.6) 20 (17.3) 19.5 (16.9) 19 (16.3) 18.5 (15.6) 18 (15.1) 17.5 (14.6) 16.8 (14) 15.9 (12.7) 14.6 (11.5) Gain = 128 20.7 (18.1) 20.7 (18.1) 20.1 (19.4) 19.8 (17.1) 19.6 (17) 19.4 (16.6) 19.2 (16.4) 18.6 (16) 18.1 (15.5) 17.6 (14.8) 17.2 (14.4) 16.7 (13.8) 16 (13.2) 15 (12) 13.8 (10.8) AD7124-4 Sinc データシート 3 表 9. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、通常消費電力モード Filter Word (Dec.) 2047 1920 1280 640 384 320 160 80 40 20 10 6 3 2 1 Output Data Rate (SPS) 9.4 10 20 30 50 60 120 240 480 960 1920 3200 6400 9600 19,200 Output Data Rate (Zero Latency Mode) (SPS) 3.13 3.33 5 10 16.67 20 40 80 160 320 640 1066.67 2133.33 3200 6400 f3dB (Hz) 2.56 2.72 5.44 8.16 13.6 16.32 32.64 65.28 130.56 261.12 522.24 870.4 1740.8 2611.2 5222.4 Gain = 1 0.37 (1.5) 0.24 (1.5) 0.31 (1.8) 0.4 (2.6) 0.53 (3.3) 0.55 (3.6) 0.78 (5.1) 1.1 (7) 1.5 (11) 2.3 (16) 3.2 (26) 4.9 (38) 25 (170) 110 (820) 890 (6500) Gain = 2 0.15 (0.89) 0.15 (0.89) 0.18 (1.2) 0.26 (1.6) 0.3 (2.2) 0.37 (2.4) 0.53 (3.4) 0.73 (4.9) 1.1 (6.8) 1.5 (9.8) 2.2 (16) 3.2 (24) 13 (89) 54 (390) 430 (3000) Gain = 4 0.096 (0.58) 0.096 (0.6) 0.12 (0.82) 0.17 (1.2) 0.2 (1.6) 0.24 (1.8) 0.35 (2.3) 0.49 (3.2) 0.67 (4.5) 0.99 (6.6) 1.5 (11) 2.1 (15) 7.1 (54) 28 (210) 220 (1500) Gain = 8 0.07 (0.38) 0.07 (0.4) 0.09 (0.55) 0.11 (0.82) 0.17 (1.1) 0.19 (1.3) 0.26 (1.8) 0.37 (2.6) 0.52 (3.7) 0.75 (5.1) 1.1 (8.5) 1.6 (12) 4.3 (35) 14 (110) 110 (790) Gain = 16 0.046 (0.25) 0.05 (0.26) 0.059 (0.35) 0.088 (0.52) 0.1 (0.75) 0.12 (0.8) 0.17 (1.1) 0.25 (1.6) 0.34 (2.2) 0.53 (3.5) 0.73 (5.5) 1 (7.7) 2.4 (18) 7.4 (57) 55 (390) Gain = 32 0.033 (0.16) 0.034 (0.17) 0.041 (0.24) 0.055 (0.36) 0.075 (0.51) 0.084 (0.54) 0.12 (0.85) 0.17 (1.2) 0.25 (1.7) 0.35 (2.4) 0.49 (3.9) 0.68 (5.6) 1.5 (11) 3.9 (27) 28 (190) Gain = 64 0.023 (0.11) 0.023 (0.12) 0.033 (0.18) 0.048 (0.27) 0.062 (0.39) 0.068 (0.44) 0.1 (0.66) 0.14 (1) 0.19 (1.4) 0.28 (2.1) 0.4 (3.2) 0.56 (4.2) 1.1 (8.4) 2.3 (17) 14 (100) Gain = 128 0.017 (0.09) 0.018 (0.09) 0.027 (0.14) 0.039 (0.22) 0.056 (0.33) 0.06 (0.37) 0.097 (0.55) 0.12 (0.78) 0.17 (1.2) 0.25 (1.8) 0.35 (2.7) 0.48 (3.6) 0.9 (6.7) 1.7 (13) 7.6 (56) 表 10. ゲインと出力データ・レートに対する実効分解能 (ピーク to ピーク分解能) 、通常消費電力モード Filter Word (Dec.) 2047 1920 1280 640 384 320 160 80 40 20 10 6 3 2 1 Output Data Rate (SPS) 9.4 10 20 30 50 60 120 240 480 960 1920 3200 6400 9600 19,200 Output Data Rate (Zero Latency Mode) (SPS) 3.13 3.33 5 10 16.67 20 40 80 160 320 640 1066.67 2133.33 3200 6400 Gain = 1 24 (21.7) 24 (21.7) 24 (21.4) 23.6 (20.9) 23.2 (20.5) 23.1 (20.4) 22.6 (19.9) 22.1 (19.4) 21.6 (18.8) 21.1 (18.3) 20.6 (17.6) 19.9 (17) 17.6 (14.8) 15.5 (12.6) 12.5 (9.7) Gain = 2 24 (21.4) 24 (21.4) 23.7 (21) 23.2 (20.5) 22.8 (20.1) 22.7 (20) 22.2 (19.5) 21.7 (19) 21.2 (18.5) 20.7 (18) 20.1 (17.2) 19.6 (16.6) 17.6 (14.8) 15.5 (12.6) 12.5 (9.7) Gain = 4 23.6 (21) 23.6 (21) 23.2 (20.5) 22.8 (20) 22.4 (19.6) 22.3 (19.4) 21.8 (19) 21.3 (18.6) 20.8 (18.1) 20.3 (17.5) 19.7 (16.8) 19.2 (16.3) 17.4 (14.5) 15.4 (12.6) 12.5 (9.7) Gain = 8 23.1 (20.6) 23.1 (20.6) 22.7 (20.1) 22.2 (19.5) 21.8 (19.1) 21.7 (18.9) 21.2 (18.4) 20.7 (17.9) 20.2 (17.4) 19.7 (16.9) 19.1 (16.2) 18.6 (15.6) 17.2 (14.1) 15.4 (12.5) 12.5 (9.6) Gain = 16 22.7 (20.3) 22.6 (20.2) 22.3 (19.8) 21.8 (19.2) 21.4 (18.7) 21.3 (18.6) 20.8 (18.1) 20.3 (17.6) 19.8 (17.1) 19.2 (16.4) 18.7 (15.8) 18.2 (15.3) 17 (14.1) 15.4 (12.4) 12.5 (9.6) Gain = 32 22.2 (19.9) 22.2 (19.8) 21.9 (19.3) 21.4 (18.7) 21 (18.2) 20.8 (18.1) 20.3 (17.5) 19.8 (17) 19.3 (16.5) 18.8 (16) 18.3 (15.3) 17.8 (14.8) 16.7 (13.8) 15.3 (12.5) 12.4 (9.6 Gain = 64 21.7 (19.3) 21.7 (19.3) 21.2 (18.7) 20.6 (18.1) 20.3 (17.6) 20.1 (17.4) 19.6 (26.9) 19.1 (16.3) 18.6 (15.8) 18.1 (15.2) 17.6 (14.6) 17.1 (14.2) 16.3 (13.2) 15 (12.2) 12.4 (9.6) Gain = 128 21 (18.7) 21 (18.7) 20.5 (18.1) 19.9 (17.4) 19.4 (16.9) 19.3 (16.7) 18.7 (16.1) 18.3 (15.6) 17.8 (15) 17.3 (14.4) 16.8 (13.8) 16.3 (13.4) 15.4 (12.5) 14.5 (11.6) 12.3 (9.5) ポスト・フィルタ 表 11. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、通常消費電力モード Output Data Rate (SPS) 16.67 20 25 27.27 Gain = 1 0.51 (3.3) 0.53 (3.3) 0.57 (3.6) 0.6 (3.9) Gain = 2 0.34 (2.1) 0.36 (2.1) 0.37 (2.2) 0.38 (2.2) Gain = 4 0.21 (1.3) 0.23 (1.3) 0.25 (1.6) 0.26 (1.6) Gain = 8 0.16 (0.97) 0.18 (1) 0.18 (1.2) 0.19 (1.2) Rev. A | 28/90 Gain = 16 0.11 (0.65) 0.11 (0.65) 0.12 (0.75) 0.13 (0.82) Gain = 32 0.075 (0.41) 0.078 (0.45) 0.082 (0.47) 0.084 (0.55) Gain = 64 0.062 (0.34) 0.062 (0.34) 0.062 (0.38) 0.072 (0.44) Gain = 128 0.051 (0.3) 0.051 (0.3) 0.055 (0.31) 0.063 (0.43) AD7124-4 データシート 表 12. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、通常消費電力モード Output Data Rate (SPS) 16.67 20 25 27.27 Gain = 1 23.2 (20.5) 23.2 (20.5) 23.1 (20.4) 23 (20.3) Gain = 2 22.8 (20.2) 22.7 (20.2) 22.7 (20.1) 22.6 (20.1) 4 Gain = 4 22.5 (19.9) 22.3 (19.9) 22.2 (19.6) 22.2 (19.5) Gain = 8 21.9 (19.3) 21.7 (19.2) 21.7 (19) 21.7 (19) Gain = 16 21.5 (18.9) 21.5 (18.9) 21.3 (18.7) 21.2 (18.5) Gain = 32 21 (18.5) 20.9 (18.4) 20.9 (18.3) 20.8 (18.1) Gain = 64 20.3 (17.8) 20.3 (17.8) 20.3 (17.7) 20.1 (17.4) Gain = 128 19.5 (17) 19.5 (17) 19.5 (17) 19.2 (16.5) 1 高速セトリング・フィルタ (Sinc + Sinc ) 表 13. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、通常消費電力モード (16 による平均化) Filter Word (Dec.) 384 120 24 20 2 1 Output Data Rate (SPS) 2.63 8.42 42.11 50.53 505.26 1010.53 Gain = 1 0.19 (1.2) 0.32 (2.1) 0.69 (4.6) 0.71 (5.1) 2.4 (18) 4.8 (35) Gain = 2 0.11 (0.75) 0.2 (1.3) 0.44 (3) 0.49 (3.1) 1.6 (10) 3 (20) Gain = 4 0.077 (0.52) 0.13 (0.97) 0.29 (2.1) 0.3 (2.2) 1.1 (8.3) 1.9 (12) Gain = 8 0.063 (0.34) 0.1 (0.63) 0.23 (1.6) 0.25 (1.7) 0.87 (5.5) 1.4 (8.8) Gain = 16 0.036 (0.21) 0.067 (0.46) 0.14 (0.99) 0.16 (1.1) 0.56 (3.5) 0.89 (5.2) Gain = 32 0.027 (0.17) 0.045 (0.28) 0.1 (0.72) 0.11 (0.78) 0.47 (2.9) 0.57 (3.7) Gain = 64 0.021 (0.11) 0.039 (0.23) 0.081 (0.54) 0.09 (0.6) 0.33 (2.1) 0.49 (3) Gain = 128 0.019 (0.098) 0.031 (0.2) 0.07 (0.49) 0.082 (0.57) 0.3 (2) 0.44 (3) 表 14. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、通常消費電力モード (16 による平均化) Filter Word (Dec.) 384 120 24 20 2 1 Output Data Rate (SPS) 2.63 8.42 42.11 50.53 505.26 1010.53 Gain = 1 24 (22) 23.9 (21.2) 22.8 (20) 22.7 (19.9) 21 (18.1) 20 (17.1) 3 Gain = 2 24 (21.7) 23.6 (20.8) 22.4 (19.7) 22.3 (19.6) 20.6 (17.9) 19.7 (16.9) Gain = 4 23.9 (21.2) 23.3 (20.3) 22.1 (19.2) 22 (19.1) 20.2 (17.2) 19.3 (16.6) Gain = 8 23.3 (20.8) 22.5 (19.9) 21.4 (18.6) 21.2 (18.5) 19.5 (16.8) 18.8 (16.1) Gain = 16 23 (20.5) 22.2 (19.4) 21.1 (18.3) 20.9 (18.1) 19.1 (16.4) 18.4 (15.9) Gain = 32 22.5 (19.8) 21.9 (19.1) 20.5 (17.7) 20.4 (17.6) 18.4 (15.7) 18.1 (15.4) Gain = 64 21.8 (19.5) 20.9 (18.4) 19.9 (17.1) 19.7 (17) 17.8 (15.2) 17.3 (14.7) Gain = 128 21 (18.6) 20.2 (17.6) 19.1 (16.3) 18.9 (16.1) 17 (14.3) 16.5 (13.7) 1 高速セトリング・フィルタ (Sinc + Sinc ) 表 15. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、通常消費電力モード (16 による平均化) Filter Word (Dec.) 384 120 24 20 2 1 Output Data Rate (SPS) 2.78 8.89 44.44 53.33 533.33 1066.67 Gain = 1 0.22 (1.4) 0.31 (2.1) 0.7 (4.8) 0.77 (5.2) 6.1 (46) 44 (320) Gain = 2 0.13 (0.75) 0.21 (1.3) 0.46 (3.1) 0.5 (3.4) 3.2 (23) 22 (160) Gain = 4 0.081 (0.44) 0.13 (0.89) 0.29 (2.1) 0.31 (2.3) 1.8 (12) 11 (80) Gain = 8 0.048 (0.3) 0.1 (0.63) 0.22 (1.5) 0.24 (1.6) 1.1 (7.5) 5.7 (40) Gain = 16 0.039 (0.24) 0.068 (0.47) 0.14 (0.95) 0.17 (1) 0.65 (4.3) 2.9 (22) Gain = 32 0.026 (0.18) 0.047 (0.28) 0.098 (0.67) 0.11 (0.73) 0.4 (2.7) 1.5 (11) Gain = 64 0.025 (0.13) 0.036 (0.25) 0.079 (0.56) 0.09 (0.66) 0.31 (2.2) 0.83 (6.2) Gain = 128 0.019 (0.11) 0.033 (0.17) 0.071 (0.44) 0.077 (0.48) 0.27 (2) 0.54 (4) 表 16. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、通常消費電力モード (16 による平均化) Filter Word (Dec.) 384 120 24 20 2 1 Output Data Rate (SPS) 2.78 8.89 44.44 53.33 533.33 1066.67 Gain = 1 24 (21.8) 24 (21.2) 22.8 (20) 22.6 (19.9) 19.7 (16.8) 16.8 (13.9) Gain = 2 24 (21.7) 23.5 (20.9) 22.4 (19.6) 22.3 (19.5) 19.6 (16.8) 16.8 (13.9) Gain = 4 23.9 (21.4) 23.2 (20.4) 22.1 (19.2) 22 (19.1) 19.4 (16.6) 16.8 (13.9) Gain = 8 23.6 (21) 22.6 (19.9) 21.4 (18.7) 21.3 (18.6) 19.1 (16.3) 16.7 (13.9) Rev. A | 29/90 Gain = 16 22.9 (20.3) 22.1 (19.4) 21.1 (18.3) 20.8 (18.2) 18.9 (16.1) 16.7 (13.8) Gain = 32 22.5 (19.8) 21.7 (19.1) 20.6 (17.8) 20.4 (17.7) 18.6 (15.8) 16.6 (13.8) Gain = 64 21.6 (19.2) 21 (18.3) 19.9 (17.1) 19.7 (16.9) 17.9 (15.1) 16.5 (13.6) Gain = 128 21 (18.4) 20.2 (17.8) 19.1 (16.5) 19 (16.3) 17.2 (14.3) 16.1 (13.3) AD7124-4 データシート 中消費電力モード Sinc 4 表 17. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、中消費電力モード Filter Word (Dec.) 2047 Output Data Rate (SPS) 2.34 Output Data Rate (Zero Latency Mode) (SPS) 0.586 f3dB (Hz) 0.078 Gain = 1 0.22 (1.4) 1920 2.5 0.625 0.575 0.25 (1.4) 960 480 240 120 96 80 60 30 15 8 4 2 1 5 10 20 40 50 60 80 160 320 600 1200 2400 4800 1.25 2.5 5 10 12.5 15 20 40 80 150 300 600 1200 1.15 2.3 4.6 9.2 11.5 13.8 18.4 36.8 73.6 138 276 552 1104 0.34 (2) 0.44 (2.8) 0.67 (3.8) 0.98 (6) 1 (7.4) 1.1 (7.2) 1.3 (8.4) 1.8 (11) 2.6 (17) 3.7 (23) 5.3 (36) 9.3 (72) 71 (500) Gain = 2 0.14 (0.88) 0.17 (0.88) 0.21 (1.2) 0.28 (1.8) 0.4 (2.4) 0.58 (3.6) 0.67 (4.2) 0.7 (4.3) 0.8 (5.1) 1.2 (7.6) 1.7 (11) 2.3 (15) 3.6 (24) 6.8 (53) 37 (270) Gain = 4 0.095 (0.6) Gain = 8 0.062 (0.38) Gain = 16 0.048 (0.24) Gain = 32 0.036 (0.17) Gain = 64 0.024 (0.14) Gain = 128 0.02 (0.1) 0.11 (0.6) 0.073 (0.38) 0.048 (0.24) 0.037 (0.19) 0.024 (0.14) 0.021 (0.1) 0.13 (0.77) 0.19 (1.1) 0.27 (1.6) 0.37 (2.3) 0.41 (2.5) 0.44 (3) 0.53 (3.4) 0.73 (4.6) 1 (6.6) 1.5 (9.6) 2.4 (16) 4.8 (35) 21 (160) 0.085 (0.52) 0.1 (0.82) 0.2 (1.1) 0.27 (1.7) 0.28 (1.9) 0.33 (2.1) 0.37 (2.4) 0.54 (3.4) 0.79 (4.7) 1.2 (7.2) 1.9 (13) 4.1 (34) 13 (98) 0.064 (0.36) 0.1 (0.55) 0.14 (0.85) 0.2 (1.1) 0.23 (1.3) 0.24 (1.4) 0.27 (1.6) 0.39 (2.4) 0.58 (3.4) 0.84 (5) 1.3 (8.2) 2.5 (19) 7.2 (55) 0.052 (0.25) 0.072 (0.41) 0.098 (0.64) 0.14 (0.87) 0.15 (0.95) 0.17 (1.1) 0.2 (1.3) 0.28 (1.9) 0.4 (2.5) 0.56 (4) 0.85 (6) 1.7 (13) 4.3 (33) 0.04 (0.21) 0.057 (0.34) 0.081 (0.47) 0.11 (0.74) 0.13 (0.78) 0.14 (0.89) 0.18 (1.1) 0.23 (1.4) 0.33 (2) 0.46 (2.8) 0.68 (4.3) 1.3 (10) 3.1 (24) 0.035 (0.2) 0.048 (0.28) 0.07 (0.43) 0.09 (0.57) 0.11 (0.7) 0.12 (0.75) 0.13 (0.82) 0.19 (1.2) 0.26 (1.5) 0.4 (2.6) 0.6 (4.5) 1.2 (9.7) 2.6 (21) 表 18. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、中消費電力モード Filter Word (Dec.) 2047 1920 960 480 240 120 96 80 60 30 15 8 4 2 1 Output Data Rate (SPS) 2.34 2.5 5 10 20 40 50 60 80 160 320 600 1200 2400 4800 Output Data Rate (Zero Latency Mode) (SPS) 0.586 0.625 1.25 2.5 5 10 12.5 15 20 40 80 150 300 600 1200 Gain = 1 24 (21.8) 24 (21.8) 23.8 (21.2) 23.4 (20.8) 22.8 (20.3) 22.3 (19.7) 22.2 (19.5) 22.1 (19.4) 21.9 (19.2) 21.4 (18.8) 20.9 (18.2) 20.4 (17.7) 19.8 (17.1) 19 (16.1) 16.1 (13.3) Gain = 2 24 (21.4) 23.8 (21.4) 23.5 (21) 23.1 (20.4) 22.5 (20) 22 (19.4) 21.8 (19.2) 21.7 (19.1) 21.5 (18.9) 21 (18.9) 20.5 (17.8) 20 (17.3) 19.4 (16.7) 18.5 (15.5) 16 (13.2) Gain = 4 23.6 (21) 23.5 (21) 23.2 (20.6) 22.7 (20.1) 22.1 (19.6) 21.7 (19) 21.5 (18.9) 21.4 (18.7) 21.1 (18.5) 20.7 (18.5) 20.2 (17.5) 19.7 (17) 19 (16.3) 18 (15.1) 15.9 (12.9) Rev. A | 30/90 Gain = 8 23.3 (20.6) 23 (20.6) 22.8 (20.2) 22.2 (19.6) 21.6 (19.1) 21.1 (18.5) 21 (18.3) 20.9 (18.2) 20.7 (18) 20.2 (17.5) 19.6 (17) 19 (16.4) 18.3 (15.6) 17.2 (14.2) 15.5 (12.6) Gain = 16 22.6 (20.3) 22.6 (20.3) 22.2 (19.7) 21.5 (19.1) 21.1 (18.5) 20.6 (18.1) 20.4 (17.9) 20.3 (17.8) 20.1 (17.6) 19.6 (17) 19 (16.5) 18.5 (15.9) 17.9 (15.2) 16.9 (14) 15.4 (12.5) Gain = 32 22.1 (19.7) 22 (19.7) 21.5 (19.2) 21 (18.5) 20.6 (17.9) 20.1 (17.5) 19.9 (17.3) 19.8 (17.2) 19.6 (16.9) 19.1 (16.3) 18.6 (15.9) 18.1 (15.3) 17.5 (14.7) 16.5 (13.6) 15.1 (12.2) Gain = 64 21.6 (19.1) 21.6 (19.1) 20.9 (18.5) 20.4 (17.8) 19.9 (17.3) 19.4 (16.8) 19.2 (16.6) 19.1 (16.4) 18.9 (16.2) 18.4 (15.8) 17.9 (15.3) 17.4 (14.8) 16.8 (14) 15.8 (12.9) 14.6 (11.7) Gain = 128 20.9 (18.5) 20.8 (18.5) 20.1 (17.6) 19.6 (17.1) 19.1 (16.5) 18.7 (16) 18.5 (15.8) 18.4 (15.7) 18.2 (15.5) 17.7 (15) 17.2 (14.6) 16.6 (13.9) 16 (13.1) 15 (12) 13.9 (10.9) AD7124-4 データシート Sinc 3 表 19. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、中消費電力モード Filter Word (Dec. ) 2047 960 480 320 160 96 80 40 20 10 5 3 2 1 Output Data Rate (SPS) 2.34 5 10 15 30 50 60 120 240 480 960 1600 2400 4800 Output Data Rate (Zero Latency Mode) (SPS) 0.78 1.67 3.33 5 10 16.67 20 40 80 160 320 533.33 800 1600 f3dB (Hz) 0.64 1.36 2.72 4.08 8.16 13.6 16.32 32.64 65.28 130.6 261.1 435.2 652.8 1306 Gain = 1 0.25 (1.5) 0.35 (2.2) 0.5 (3.1) 0.6 (3.8) 0.83 (5.6) 1.1 (7.5) 1.2 (7.7) 1.7 (11) 2.5 (16) 3.5 (24) 6.7 (53) 25 (170) 110 (740) 880 (5800) Gain = 2 0.17 (1) 0.23 (1.3) 0.31 (1.9) 0.38 (2.4) 0.54 (3.3) 0.72 (4.4) 0.8 (4.8) 1.1 (7) 1.6 (9.7) 2.2 (15) 4.1 (34) 13 (90) 54 (360) 430 (3100) Gain = 4 0.087 (0.58) 0.14 (0.82) 0.19 (1.3) 0.24 (1.6) 0.34 (2.2) 0.44 (2.9) 0.48 (3.1) 0.7 (4.6) 0.94 (6.2) 1.4 (9.3) 2.5 (19) 7.1 (53) 27 (200) 220 (1500) Gain = 8 0.065 (0.4) 0.1 (0.58) 0.14 (0.89) 0.17 (1.1) 0.24 (1.6) 0.31 (2) 0.35 (2.2) 0.47 (3.2) 0.7 (5) 1 (7) 1.8 (14) 4.2 (30) 14 (110) 110 (760) Gain = 16 0.049 (0.27) 0.074 (0.43) 0.1 (0.63) 0.13 (0.8) 0.18 (1.1) 0.24 (1.5) 0.25 (1.6) 0.36 (2.2) 0.53 (3.2) 0.78 (5.3) 1.2 (8.7) 2.4 (18) 7.4 (51) 55 (400) Gain = 32 0.034 (0.19) 0.053 (0.31) 0.075 (0.44) 0.089 (0.54) 0.13 (0.77) 0.17 (1) 0.18 (1.1) 0.26 (1.7) 0.37 (2.3) 0.56 (3.9) 0.84 (6.4) 1.5 (11) 3.9 (29) 27 (180) Gain = 64 0.03 (0.16) 0.041 (0.22) 0.6 (0.35) 0.076 (0.46) 0.1 (0.65) 0.14 (0.82) 0.15 (0.94) 0.21 (1.5) 0.31 (2.1) 0.46 (3.1) 0.67 (5) 1.1 (7.8) 2.3 (16) 14 (110) Gain = 128 0.022 (0.11) 0.034 (0.17) 0.049 (0.28) 0.062 (0.35) 0.088 (0.53) 0.11 (0.7) 0.12 (0.77) 0.18 (1.1) 0.26 (1.8) 0.38 (2.5) 0.57 (3.9) 0.89 (6.8) 1.6 (12) 7.5 (56) 表 20. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、中消費電力モード Filter Word (Dec.) 2047 960 480 320 160 96 80 40 20 10 5 3 2 1 Output Data Rate (SPS) 2.34 5 10 15 30 50 60 120 240 480 960 1600 2400 4800 Output Data Rate (Zero Latency Mode) (SPS) 0.78 1.67 3.33 5 10 16.67 20 40 80 160 320 533.33 800 1600 Gain = 1 24 (21.7) 23.8 (21.1) 23.3 (20.6) 23 (20.3) 22.5 (19.8) 22.1 (19.4) 22 (19.3) 21.5 (18.8) 21 (18.3) 20.4 (17.7) 19.5 (16.5) 17.6 (14.8) 15.5 (12.7) 12.5 (9.7) Gain = 2 23.8 (21.2) 23.4 (20.8) 22.9 (20.3) 22.6 (20) 22.1 (19.5) 21.7 (19.1) 21.6 (19) 21.1 (18.5) 20.6 (18) 20.1 (17.3) 19.2 (16.2) 17.5 (14.8) 15.5 (12.7) 12.5 (9.7) Gain = 4 23.6 (21) 23.1 (20.5) 22.6 (19.9) 22.3 (19.6) 21.8 (19.1) 21.4 (18.7) 21.3 (18.6) 20.8 (18.1) 20.3 (17.6) 19.8 (17) 19 (16) 17.4 (14.5) 15.5 (12.6) 12.5 (9.7) Gain = 8 23.2 (20.6) 22.6 (20) 22.1 (19.4) 21.8 (19.1) 21.3 (18.6) 20.9 (18.2) 20.8 (18.1) 20.3 (17.6) 19.8 (17) 19.2 (16.4) 18.4 (15.4) 17.2 (14.3) 15.4 (12.6) 12.5 (9.7) Gain = 16 22.6 (20.1) 22 (19.5) 21.5 (18.9) 21.2 (18.6) 20.7 (18.1) 20.3 (17.7) 20.2 (17.6) 19.7 (17.1) 19.2 (16.6) 18.6 (15.9) 18 (15.1) 17 (14.1) 15.4 (12.6) 12.5 (9.6) Gain = 32 22.1 (19.6) 21.5 19) 21 (18.4) 20.7 (18.1) 20.2 (17.6) 19.8 (17.2) 19.7 (17.1) 19.2 (16.5) 18.7 (16) 18.1 (15.3) 17.5 (14.6) 16.7 (13.8) 15.3 (12.4) 12.5 (9.6) Gain = 64 21.3 (18.9) 20.8 (18.4) 20.3 (17.8) 20 (17.4) 19.5 (16.9) 19.1 (16.5) 19.1 (16.3) 18.5 (15.7) 18 (15.2) 17.4 (14.6) 16.8 (13.9) 16.1 (13.3) 15 (12.3) 12.4 (9.5) Gain = 128 20.7 (18.4) 20.1 (17.8) 19.6 (17.1) 19.3 (16.8) 18.8 (16.2) 18.4 (15.8) 18.3 (15.6) 17.7 (15.1) 17.2 (14.4) 16.7 (13.9) 16.1 (13.3) 15.4 (12.6) 14.6 (11.7) 12.4 (9.4) ポスト・フィルタ 表 21. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、中消費電力モード Output Data Rate (SPS) 16.67 20 25 27.27 Gain = 1 1.1 (6.3) 1.1 (6.9) 1.2 (8) 1.3 (9.2) Gain = 2 0.69 (4) 0.7 (4) 0.8 (4.6) 0.82 (4.8) Gain = 4 0.41 (2.5) 0.41 (2.5) 0.46 (2.8) 0.48 (2.8) Gain = 8 0.31 (2) 0.33 (2.1) 0.36 (2.3) 0.36 (2.3) Gain = 16 0.23 (1.4) 0.23 (1.5) 0.25 (1.5) 0.28 (1.6) Gain = 32 0.17 (0.96) 0.18 (0.96) 0.17 (1) 0.19 (1.1) Gain = 64 0.13 (0.79) 0.14 (0.81) 0.15 (0.9) 0.16 (1) Gain = 128 0.11 (0.61) 0.12 (0.67) 0.12 (0.74) 0.13 (0.79) 表 22. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、中消費電力モード Output Data Rate (SPS) 16.67 20 25 27.27 Gain = 1 22.1 (19.6) 22.1 (19.5) 22 (19.2) 21.9 (19) Gain = 2 21.8 (19.2) 21.8 (19.2) 21.6 (19.1) 21.5 (19) Gain = 4 21.5 (18.9) 21.5 (18.9) 21.4 (18.8) 21.3 (18.8) Gain = 8 20.9 (18.3) 20.9 (18.2) 20.7 (18.1) 20.7 (18.1) Rev. A | 31/90 Gain = 16 20.4 (17.8) 20.4 (17.7) 20.3 (17.6) 21.1 (17.6) Gain = 32 19.8 (17.3) 19.8 (17.3) 19.7 (17.2) 19.7 (17.1) Gain = 64 19.2 (16.6) 19 (16.6) 18.9 (16.4) 18.9 (16.3) Gain = 128 18.4 (16) 18.3 (15.8) 18.2 (15.7) 18.2 (15.6) AD7124-4 データシート 4 1 高速セトリング・フィルタ (Sinc + Sinc ) 表 23. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、中消費電力モード (16 による平均化) Filter Word (Dec.) 96 30 6 5 2 1 Output Data Rate (SPS) 2.63 8.42 42.11 50.53 126.32 252.63 Gain = 1 0.36 (2.4) 0.67 (4.2) 1.5 (9) 1.6 (9.3) 2.5 (15) 5.2 (21) Gain = 2 0.23 (1.5) 0.44 (2.7) 0.96 (6.1) 1 (7.7) 1.6 (11) 3.1 (19) Gain = 4 0.15 (0.82) 0.26 (1.6) 0.57 (3.7) 0.62 (4) 1 (7.2) 1.8 (11) Gain = 8 0.1 (0.71) 0.18 (1.1) 0.42 (2.6) 0.46 (3) 0.76 (4.9) 1.4 (9.8) Gain = 16 0.078 (0.44) 0.14 (0.8) 0.32 (1.9) 0.33 (2) 0.57 (3.7) 0.92 (6.2) Gain = 32 0.056 (0.35) 0.1 (0.54) 0.22 (1.5) 0.24 (1.6) 0.41 (2.7) 0.62 (4.2) Gain = 64 0.045 (0.26) 0.08 (0.48) 0.18 (1.1) 0.2 (1.3) 0.32 (2.4) 0.49 (3) Gain = 128 0.038 (0.21) 0.067 (0.41) 0.15 (0.95) 0.17 (1.2) 0.29 (1.9) 0.41 (3) 表 24. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、中消費電力モード (16 による平均化) Filter Word (Dec.) 96 30 6 5 2 1 Output Data Rate (SPS) 2.63 8.42 42.11 50.53 126.32 252.63 Gain = 1 23.7 (21) 22.8 (20.2) 21.7 (19.1) 21.5 (19) 20.9 (18.3) 19.9 (17.3) 3 Gain = 2 23.4 (20.7) 22.4 (19.8) 21.3 (18.6) 21.2 (18.4) 20.5 (17.8) 19.6 (17) Gain = 4 23 (20.5) 22.2 (19.5) 21.1 (18.4) 20.9 (18.2) 20.2 (17.4) 19.4 (16.8) Gain = 8 22.5 (19.8) 21.7 (19.1) 20.5 (17.9) 20.4 (17.8) 19.6 (17) 18.8 (16) Gain = 16 21.9 (19.4) 21 (18.6) 19.9 (17.3) 19.8 (17.2) 19.1 (16.4) 18.4 (15.6) Gain = 32 21.4 (18.8) 20.6 (18.1) 19.4 (16.7) 19.3 (16.6) 18.6 (15.8) 17.9 (15.2) Gain = 64 20.7 (18.2) 19.9 (17.3) 18.7 (16) 18.5 (15.9) 17.9 (15.2) 17.3 (14.7) Gain = 128 20 (17.5) 19.1 (16.5) 18 (15.2) 17.8 (15) 17.1 (14.3) 16.5 (13.7) 1 高速セトリング・フィルタ (Sinc + Sinc ) 表 25. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、中消費電力モード (16 による平均化) Filter Word (Dec.) 96 30 6 5 2 1 Output Data Rate (SPS) 2.78 8.89 44.44 53.33 133.33 266.67 Gain = 1 0.39 (2.4) 0.71 (4.2) 1.5 (9.5) 1.6 (11) 6 (37) 44 (320) Gain = 2 0.25 (1.5) 0.43 (2.5) 0.93 (6) 1 (6.9) 3.2 (20) 23 (160) Gain = 4 0.16 (1) 0.27 (1.6) 0.59 (3.8) 0.66 (4.2) 1.8 (11) 12 (83) Gain = 8 0.11 (0.67) 0.19 (1.1) 0.43 (2.6) 0.46 (2.8) 1 (7.2) 5.7 (41) Gain = 16 0.08 (0.48) 0.15 (1) 0.32 (2.1) 0.35 (2.3) 0.63 (4.5) 3 (20) Gain = 32 0.058 (0.31) 0.098 (0.64) 0.22 (1.5) 0.24 (1.6) 0.31 (3) 1.6 (9.9) Gain = 64 0.047 (0.27) 0.083 (0.47) 0.18 (1.1) 0.2 (1.2) 0.33 (2.2) 0.84 (6.4) Gain = 128 0.039 (0.23) 0.068 (0.4) 0.15 (0.98) 0.17 (1.1) 0.27 (1.8) 0.56 (3.5) 表 26. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、中消費電力モード (16 による平均化) Filter Word (Dec.) 96 30 6 5 2 1 Output Data Rate (SPS) 2.78 8.89 44.44 53.33 133.33 266.67 Gain = 1 23.6 (21) 22.7 (20.2) 21.7 (19) 21.5 (18.8) 19.7 (17) 16.8 (13.9) Gain = 2 23.3 (20.7) 22.5 (19.9) 21.4 (18.7) 21.2 (18.5) 19.6 (16.9) 16.7 (13.9) Gain = 4 22.9 (20.3) 22.2 (19.6) 21 (18.3) 20.9 (18.2) 19.4 (16.8) 16.7 (13.9) Gain = 8 22.5 (19.8) 21.7 (19.1) 20.5 (17.9) 20.4 (17.8) 19.2 (16.4) 16.7 (13.9) Rev. A | 32/90 Gain = 16 21.9 (19.3) 21 (18.3) 19.9 (17.2) 19.8 (17.1) 18.9 (16.1) 16.7 (13.9) Gain = 32 21.4 (18.9) 20.6 (17.9) 19.4 (16.7) 19.3 (16.6) 18.5 (15.7) 16.6 (13.9) Gain = 64 20.7 (18.1) 19.8 (17.3) 18.7 (16.1) 18.6 (16) 17.8 (15.1) 16.5 (13.6) Gain = 128 19.9 (17.4) 19.1 (16.6) 18 (15.3) 17.8 (15.1) 17.1 (14.4) 16.1 (13.4) AD7124-4 データシート 低消費電力モード Sinc 4 表 27. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、低消費電力モード Filter Word (Dec. ) 2047 1920 960 480 240 120 60 48 40 30 15 8 4 2 1 Output Data Rate (SPS) 1.17 1.25 2.5 5 10 20 40 50 60 80 160 300 600 1200 2400 Output Data Rate (Zero Latency Mode) (SPS) 0.293 0.3125 0.625 1.25 2.5 5 10 12.5 15 20 40 75 150 300 600 f3dB (Hz) 0.269 0.288 0.575 1.15 2.3 4.6 9.2 11.5 13.8 18.4 36.8 69 138 276 552 Gain = 1 0.22 (1.2) 0.24 (1.5) 0.37 (2.1) 0.5 (3) 0.65 (4.1) 0.9 (5.8) 1.3 (8) 1.4 (9.3) 1.6 (10) 1.8 (12) 2.6 (17) 3.7 (24) 5.2 (35) 9.4 (57) 72 (470) Gain = 2 0.15 (0.89) 0.15 (0.89) 0.23 (1.2) 0.3 (1.7) 0.42 (2.5) 0.61 (3.5) 0.82 (5) 0.95 (6) 0.99 (6.6) 1.2 (7.5) 1.8 (11) 2.5 (17) 4 (24) 7.6 (47) 39 (240) Gain = 4 0.095 (0.67) 0.095 (0.67) 0.13 (0.82) 0.18 (1.2) 0.26 (1.9) 0.38 (2.5) 0.53 (3.7) 0.6 (4.2) 0.64 (4.5) 0.77 (5.1) 1.1 (7.2) 1.6 (11) 2.6 (17) 5.8 (36) 22 (130) Gain = 8 0.071 (0.41) 0.071 (0.41) 0.1 (0.61) 0.13 (0.77) 0.2 (1.1) 0.28 (1.7) 0.38 (2.4) 0.46 (2.8) 0.47 (3.2) 0.55 (3.7) 0.85 (5.7) 1.2 (7.5) 2.1 (13) 4.9 (32) 16 (110) Gain = 16 0.053 (0.26) 0.053 (0.26) 0.068 (0.37) 0.099 (0.56) 0.14 (0.8) 0.2 1.2) 0.29 (1.8) 0.32 (2.1) 0.35 (2.2) 0.4 (2.7) 0.56 (3.9) 0.87 (5.6) 1.4 (8.5) 3 (19) 8 (49) Gain = 32 0.043 (0.2) 0.043 (0.2) 0.055 (0.26) 0.078 (0.39) 0.1 (0.6) 0.15 (0.85) 0.21 (1) 0.24 (1.5) 0.26 (1.7) 0.3 (2) 0.41 (2.5) 0.58 (3.9) 1 (6) 1.9 (11) 4.8 (29) Gain = 64 0.035 (0.16) 0.035 (0.16) 0.041 (0.23) 0.06 (0.31) 0.085 (0.5) 0.12 (0.68) 0.17 (0.95) 0.2 (1.1) 0.21 (1.3) 0.25 (1.6) 0.33 (2.1) 0.48 (2.9) 0.76 (5.2) 1.4 (9) 3.3 (21) Gain = 128 0.024 (0.12) 0.024 (0.12) 0.035 (0.17) 0.052 (0.26) 0.072 (0.43) 0.096 (0.6) 0.14 (0.9) 0.16 (1) 0.17 (1.1) 0.19 (1.3) 0.28 (1.6) 0.39 (2.6) 0.6 (3.9) 1.3 (7.8) 2.6 (18) 表 28. ゲインと出力データ・レートに対する実効分解能 (ピーク to ピーク分解能) 、低消費電力モード Filter Word (Dec.) 2047 1920 960 480 240 120 60 48 40 30 15 8 4 2 1 Output Data Rate (SPS) 1.17 1.25 2.5 5 10 20 40 50 60 80 160 300 600 1200 2400 Output Data Rate (Zero Latency Mode) (SPS) 0.29311 0.3125 0.625 1.25 2.5 5 10 12.5 15 20 40 75 150 300 600 Gain = 1 24 (21.7) 24 (21.7) 23.7 (21.2) 23.3 (20.7) 22.9 (20.2) 22.4 (19.7) 21.9 (19.2) 21.7 (19) 21.6 (18.9) 21.4 (18.7) 20.9 (18.2) 20.4 (17.7) 19.9 (17.1) 19 (16.4) 16.1 (13.4) Gain = 2 23.8 (21.4) 23.8 (21.3) 23.4 (21) 23 (20.5) 22.5 (19.9) 22 (19.4) 21.5 (18.9) 21.3 (18.7) 21.2 (18.5) 21 (18.3) 20.4 (17.8) 19.9 (17.2) 19.3 (16.7) 18.3 (15.7) 16 (13.4) Gain = 4 23.7 (20.9) 23.6 (20.8) 23.2 (20.5) 22.7 (20) 22.2 (19.4) 21.7 (18.9) 21.2 (18.4) 21 (18.2) 20.9 (18.1) 20.6 (17.9) 20.1 (17.4) 19.6 (16.8) 18.9 (16.2) 17.7 (15.1) 15.8 (13.3) Gain = 8 23.2 (20.5) 23.1 (20.5) 22.6 (20) 22.1 (19.6) 21.6 (19.1) 21.1 (18.5) 20.6 (18) 20.4 (17.8) 20.3 (17.6) 20.1 (17.4) 19.5 (16.8) 19 (16.3) 18.2 (15.6) 17 (14.3) 15.3 (12.5) Rev. A | 33/90 Gain = 16 22.7 (20.2) 22.6 (20.1) 22.1 (19.7) 21.6 (19.1) 21.1 (18.6) 20.6 (18) 20.1 (17.4) 19.9 (17.2) 19.8 (17.1) 19.6 (16.8) 19.1 (16.3) 18.5 (15.8) 17.8 (15.2) 16.7 (14) 15.2 (12.5) Gain = 32 21.8 (19.7) 21.8 (19.6) 21.4 (19.2) 20.9 (18.6) 20.5 (18) 20 (17.5) 19.5 (16.9) 19.3 (16.7) 19.2 (16.5) 19 (16.2) 18.5 (15.7) 18 (15.3) 17.3 (14.7) 16.3 (13.8) 15 (12.4) Gain = 64 21.3 (18.9) 21.2 (18.9) 20.8 (18.4) 20.3 (17.9) 19.8 (17.2) 19.3 (16.8) 18.8 (16.3) 18.6 (16.1) 18.5 (15.9) 18.3 (15.6) 17.8 (15.2) 17.3 (14.7) 16.7 (13.9) 15.7 (13.1) 14.5 (11.9) Gain = 128 20.6 (18.3) 20.6 (18.3) 20.1 (17.8) 19.5 (17.2 19.1 (16.5) 18.6 (16) 18.1 (15.4) 17.9 (15.2) 17.8 (15.1) 17.6 (14.9) 17.1 (14.5) 16.6 (13.9) 16 (13.3) 14.9 (12.3) 13.9 (11) AD7124-4 Sinc データシート 3 表 29. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、低消費電力モード Filter Word (Dec.) 2047 480 240 160 80 48 40 20 10 5 3 2 1 Output Data Rate (SPS) 1.17 5 10 15 30 50 60 120 240 480 800 1200 2400 Output Data Rate (Zero Latency Mode) (SPS) 0.39 1.67 3.33 5 10 16.67 20 40 80 160 266.67 400 800 f3dB (Hz) 0.32 1.36 2.72 4.08 8.16 13.6 16.32 32.64 65.28 130.6 217.6 326.4 652.8 Gain = 1 0.26 (1.5) 0.51 (3.1) 0.75 (4.5) 0.88 (5.5) 1.3 (7.8) 2.7 (9.9) 1.8 (12) 2.5 (17) 3.5 (25) 6.8 (48) 25 (180) 110 (740) 870 (5600) Gain = 2 0.17 (0.9) 0.31 (1.9) 0.45 (2.8) 0.55 (3.3) 0.77 (4.9) 1 (6.4) 1.1 (7) 1.6 (10) 2.4 (16) 4.3 (32) 13 (98) 55 (390) 430 (2900) Gain = 4 0.099 (0.6) 0.2 (1.3) 0.29 (2) 0.3 (2.4) 0.47 (3.3) 0.63 (4.6) 0.71 (5) 0.9 (6.1)7 1.5 (9.9) 2.6 (19) 7.4 (53) 28 (180) 220 (1400) Gain = 8 0.072 (0.36) 0.15 (0.86) 0.21 (1.3) 0.26 (1.6) 0.36 (2.2) 0.47 (3.1) 0.52 (3.4) 0.73 (5) 1.1 (7.6) 2 (15) 4.5 (34) 15 (100) 110 (670) Gain = 16 0.055 (0.27) 0.11 (0.65) 0.16 (0.9) 0.19 (1.2) 0.27 (1.7) 0.36 (2.2) 0.39 (2.5) 0.55 (3.7) 0.8 (5.3) 1.3 (9) 2.7 (18) 7.6 (57) 56 (370) Gain = 32 0.039 (0.21) 0.078 (0.45) 0.11 (0.65) 0.14 (0.79) 0.19 (1.2) 0.26 (1.7) 0.27 (1.8) 0.41 (2.5) 0.56 (3.5) 0.9 (6.5) 1.6 (11) 4 (32) 28 (180) Gain = 64 0.032 (0.16) 0.063 (0.37) 0.085 (0.51) 0.1 (0.62) 0.15 (0.94) 0.2 (1.3) 0.21 (1.4) 0.3 (1.9) 0.45 (2.8) 0.7 (4.5) 1.1 (7.7) 2.4 (16) 14 (100) Gain = 128 0.026 (0.13) 0.05 (0.28) 0.071 (0.39) 0.089 (0.53) 0.12 (0.72) 0.16 (1) 0.18 (1.3) 0.26 (1.6) 0.37 (2.3) 0.55 (3.3) 0.91 (6) 1.6 (12) 7.6 (52) Gain = 64 21.2 (18.9) 20.2 (17.7) 19.8 (17.2) 19.5 (16.9) 19 (16.3) 18.6 (15.9) 18.5 (15.8) 18 (15.3) 17.4 (14.8) 16.8 (14.1) 16.1 (13.3) 15 (12.2) 12.5 (9.6) Gain = 128 20.5 (18.2) 19.6 (17.1) 19.1 (16.6) 18.8 (16.2) 18.3 (15.7) 17.9 (15.2) 17.7 (15.1) 17.2 (14.6) 16.7 (14.1) 16.1 (13.5) 15.4 (12.7) 14.5 (11.6) 12.3 (9.6) 表 30. ゲインと出力データ・レートに対する実効分解能 (ピーク to ピーク分解能) 、低消費電力モード Filter Word (Dec.) 2047 480 240 160 80 48 40 20 10 5 3 2 1 Output Data Rate (SPS) 1.17 5 10 15 30 50 60 120 120 480 800 1200 2400 Output Data Rate (Zero Latency Mode) (SPS) 0.39 1.67 3.33 5 10 16.67 20 40 80 160 266.67 400 800 Gain = 1 24 (21.7) 23.2 (20.6) 22.7 (20.1) 22.4 (19.8) 21.9 (19.3) 21.5 (18.9) 21.4 (18.7) 20.9 (18.2) 20.4 (17.6) 19.5 (16.7) 17.6 (14.8) 15.5 (12.7) 12.5 (9.8) Gain = 2 23.8 (21.4) 22.9 (20.3) 22.4 (19.8) 22.1 (19.5) 21.6 (19) 21.2 (18.6) 21.1 (18.4) 20.6 (17.9) 20 (17.2) 19.2 (16.3) 17.5 (14.6) 15.5 (12.7) 12.5 (9.8) Gain = 4 23.6 (21) 22.6 (19.9) 22.1 (19.3) 21.8 (19) 21.3 (18.5) 20.9 (18.1) 20.8 (17.9) 20.3 (17.4) 19.7 (16.9) 18.8 (16) 17.4 (14.5) 15.4 (12.7) 12.5 (9.8) Gain = 8 23 (20.7) 22 (19.5) 21.5 (18.9) 21.2 (18.6) 20.7 (18.1) 20.3 (17.6) 20.2 (17.5) 19.7 (16.9) 19.1 (16.3) 18.2 (15.4) 17.1 (14.2) 15.4 (12.6) 12.5 (9.8 Gain = 16 22.4 (20.1) 21.4 (18.9) 20.9 (18.4) 20.6 (18) 20.1 (17.5) 19.7 (17.1) 19.6 (16.9) 19.1 (16.4) 18.6 (15.9) 17.9 (15.1) 16.8 (14.1) 15.3 (12.4) 12.5 (9.7) Gain = 32 21.9 (19.5) 20.9 (18.4) 20.4 (17.9) 20.1 (17.6) 19.6 (17) 19.2 (16.5) 19.1 (16.4) 18.6 (15.9) 18.1 (15.4) 17.4 (14.6) 16.6 (13.8) 15.2 (12.3) 12.5 (9.7) ポスト・フィルタ 表 31. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、低消費電力モード Output Data Rate (SPS) 16.67 20 25 27.27 Gain = 1 1.7 (12) 1.7 (11) 1.8 (11) 1.9 (11) Gain = 2 0.96 (5.8) 1.1 (6.4) 1.1 (6.7) 1.1 (7.3) Gain = 4 0.65 (4) 0.65 (4.2) 0.68 (4.2) 0.69 (4.4) Gain = 8 0.45 (2.6) 0.46 (2.6) 0.52 (2.7) 0.54 (2.9) Gain = 16 0.34 (1.9) 0.36 (1.9) 0.37 (2) 0.4 (2.1) Gain = 32 0.25 (1.5) 0.26 (1.5) 0.26 (1.6) 0.27 (1.8) Gain = 64 0.2 (1.2) 0.21 (1.2) 0.22 (1.2) 0.23 (1.4) Gain = 128 0.16 (0.92) 0.17 (0.93) 0.17 (1.1) 0.18 (1.3) 表 32. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、低消費電力モード Output Data Rate (SPS) 16.67 20 25 27.27 Gain = 1 21.5 (18.8) 21.5 (18.8) 21.4 (18.8) 21.3 (18.7) Gain = 2 21.3 (18.7) 21.2 (18.6) 21.2 (18.5) 21.1 (18.4) Gain = 4 20.9 (18.2) 20.9 (18.2) 20.8 (18.2) 20.8 (18.1) Gain = 8 21.4 (17.9) 20.4 (17.9) 20.2 (17.8) 20.2 (17.7) Rev. A | 34/90 Gain = 16 19.8 (17.3) 19.7 (17.3) 19.7 (17.3) 19.6 (17.2) Gain = 32 19.3 (16.7) 19.2 (16.7) 19.2 (16.6) 19.1 (16.4) Gain = 64 18.6 (16.1) 18.6 (16.1) 18.5 (15.9) 18.4 (15.8) Gain = 128 17.9 (15.4) 17.8 (15.4) 17.8 (15.1) 17.7 (14.9) AD7124-4 データシート 4 1 高速セトリング・フィルタ (Sinc + Sinc ) 表 33. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、低消費電力モード (8 による平均化) Filter Word (Dec.) 96 30 6 5 2 1 Output Data Rate (SPS) 2.27 7.27 36.36 43.64 109.1 218.18 Gain = 1 0.53 (3.4) 0.89 (5.4) 2.1 (12) 2.2 (13) 3.7 (25) 8.4 (52) Gain = 2 0.34 (2.2) 0.6 (3.6) 1.4 (8.3) 1.4 (9.7) 2.5 (18) 5.4 (34) Gain = 4 0.19 (1.2) 0.36 (2.2) 0.82 (5.6) 0.93 (6.5) 1.5 (10) 3.3 (21) Gain = 8 0.16 (0.97) 0.27 (1.8) 0.64 (3.9) 0.71 (4.2) 1.3 (7.5) 2.6 (16) Gain = 16 0.1 (0.61) 0.21 (1.2) 0.43 (2.7) 0.5 (3.1) 0.86 (5.6) 1.6 (9.8) Gain = 32 0.082 (0.48) 0.15 (0.93) 0.33 (2.1) 0.35 (2.4) 0.59 (3.5) 0.97 (6.1) Gain = 64 0.065 (0.38) 0.12 (0.65) 0.25 (1.6) 0.28 (1.7) 0.47 (3.2) 0.75 (5.4) Gain = 128 0.058 (0.37) 0.093 (0.59) 0.21 (1.4) 0.23 (1.5) 0.39 (2.4) 0.63 (4.7) 表 34. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、低消費電力モード (8 による平均化) Filter Word (Dec.) 96 30 6 5 2 1 Output Data Rate (SPS) 2.27 7.27 36.36 43.64 109.1 218.18 Gain = 1 23.2 (20.5) 22.4 (19.8) 21.2 (18.6) 21.1 (18.5) 20.4 (17.6) 19.2 (16.6) 3 Gain = 2 22.8 (20.1) 22 (19.4) 20.8 (18.1) 20.7 (18) 19.9 (17.1) 18.8 (16.2) Gain = 4 22.7 (20) 21.7 (19.1) 20.5 (17.8) 20.4 (17.6) 19.6 (16.9) 18.5 (15.9) Gain = 8 21.9 (19.3) 21.1 (18.4) 19.9 (17.3) 19.8 (17.2) 18.9 (16.3) 17.9 (15.2) Gain = 16 21.5 (19) 20.5 (18) 19.5 (16.8) 19.3 (16.6) 18.5 (15.8) 17.6 (15) Gain = 32 20.9 (18.3) 20 (17.4) 18.9 (16.2) 18.8 (16) 18 (15.4) 17.3 (14.7) Gain = 64 20.2 (17.6) 19.4 (16.9) 18.3 (15.6) 18.1 (15.5) 17.3 (14.6) 16.7 (13.8) Gain = 128 19.4 (16.7) 18.7 (16) 17.5 (14.8) 17.4 (14.7) 16.6 (14) 15.9 (13) 1 高速セトリング・フィルタ (Sinc + Sinc ) 表 35. ゲインと出力データ・レート (µV) に対する RMS ノイズ (ピーク to ピーク・ノイズ) 、低消費電力モード (8 による平均化) Filter Word (Dec.) 96 30 6 5 2 1 Output Data Rate (SPS) 2.5 8 40 48 120 240 Gain = 1 0.53 (3.6) 0.92 (5.4) 2.1 (13) 2.3 (14) 11 (72) 88 (530) Gain = 2 0.33 (2.1) 0.58 (3.4) 1.3 (8.3) 1.5 (8.6) 5.9 (39) 45 (250) Gain = 4 0.21 (1.4) 0.4 (2.3) 0.83 (6) 0.87 (6.6) 3.2 (23) 22 (140) Gain = 8 0.15 (0.93) 0.28 (1.6) 0.61 (4.1) 0.7 (4.4) 1.9 (15) 11 (82) Gain = 16 0.11 (0.6) 0.2 (1.1) 0.44 (3) 0.5 (3.3) 1.1 (8.5) 5.8 (40) Gain = 32 0.073 (0.44) 0.14 (0.79) 0.33 (2.1) 0.36 (2.3) 0.7 (4.7) 3 (22) Gain = 64 0.064 (0.39) 0.11 (0.62) 0.26 (1.6) 0.3 (1.7) 0.5 (3.3) 01.6 (11) Gain = 128 0.051 (0.29) 0.094 (0.51) 0.21 (1.3) 0.23 (1.4) 0.4 (2.4) 0.94 (6.3) 表 36. ゲインと出力データ・レート (ビット) に対する実効分解能 (ピーク to ピーク分解能) 、低消費電力モード (8 による平均化) Filter Word (Dec.) 96 30 6 5 2 1 Output Data Rate (SPS) 2.5 8 40 48 120 240 Gain = 1 23.2 (20.4) 22.4 (19.8) 21.2 (18.6) 21 (18.4) 18.7 (16.1) 15.8 (13.2) Gain = 2 22.8 (20.2) 22 (19.5) 20.9 (18.2) 20.7 (18.1) 18.7 (16) 15.8 (13.2) Gain = 4 22.5 (19.8) 21.6 (19) 20.5 (17.7) 20.4 (17.5) 18.6 (15.8) 15.8 (13.2) Gain = 8 22 (19.4) 21.1 (18.6) 20 (17.2) 19.8 (17) 18.3 (15.3) 15.7 (12.9) Rev. A | 35/90 Gain = 16 21.4 (19) 20.6 (18.1) 19.4 (16.7) 19.3 (16.5) 18.1 (15.2) 15.7 (12.9) Gain = 32 21 (18.4) 20.1 (17.6) 18.9 (16.2) 18.7 (16.1) 17.8 (15) 15.7 (12.8) Gain = 64 20.2 (17.6) 19.4 (16.9) 18.2 (15.6) 18 (15.5) 17.3 (14.6) 15.6 (12.8) Gain = 128 19.6 (17) 18.7 (16.2) 17.5 (14.9) 17.4 (14.8) 16.6 (14) 15.3 (12.6) AD7124-4 データシート 評価開始にあたって AVDD IN+ OUT– VBIAS OUT+ AIN0 AIN1 AIN2 AIN3 AIN4 AIN5 REFIN2(+) X-MUX REFIN2(–) IN– OUT+ IN– RREF REFERENCE DETECT AVDD VDD REFIN1(–) PSW SERIAL INTERFACE AND CONTROL LOGIC CHANNEL SEQUENCER TEMP SENSOR AVSS DIGITAL FILTER Σ-Δ ADC PGA DIAGNOSTICS DOUT/RDY DIN SCLK CS IOVDD INTERNAL CLOCK CLK SYNC AD7124-4 AVSS REGCAPA REGCAPD NOTES 1. SIMPLIFIED BLOCK DIAGRAM SHOWN. AVSS DGND 図 65. 基本接続図 概要 プログラマブル・ゲイン・アレイ (PGA) AD7124-4 は、Σ-Δ 変調器、バッファ、リファレンス、ゲイン 段、および内蔵デジタル・フィルタリングを備えた低消費電力 ADC で、広いダイナミック・レンジ、低周波信号 (圧力トラン スデューサなど) 、重量計の計測や、温度計測アプリケーションを 対象としています。 PGA を使用して、アナログ入力信号を増幅できます。PGA は、1、 2、4、8、16、32、64、および 128 のゲインに対応しています。 消費電力モード AD7124-4 は、高消費電力モード、中消費電力モード、および 低消費電力モードの 3 つの電力モードを備えています。これに より、速度、RMS ノイズ、および消費電流に関して高い柔軟 性を発揮できます。 アナログ入力 このデバイスは、4 個の差動アナログ入力または 7 個の疑似差 動アナログ入力に対応しています。アナログ入力には、 バッファ ありまたはバッファなしのいずれかを使用できます。 AD7124-4 は、柔軟性の高いマルチプレクサを採用しているため、あらゆ るアナログ入力ピンを正入力 (AINP) または負入力 (AINM) と して選択できます。 マルチプレクサ 内蔵マルチプレクサにより、デバイスのチャンネル数が増加し ます。マルチプレクサが内蔵されているため、チャンネルでの あらゆる変化が変換プロセスと同期されます。 リファレンス このデバイスには、ドリフトが 15 ppm/°C (max) の 2.5 V リファ レンスが内蔵されています。 リファレンス・バッファも内蔵されていて、内部リファレンス および外部から印加されたリファレンスと一緒に使用できます。 バーンアウト電流 外部センサーの存在を検出するため、500 nA、2 µA、または 4 µA に設定可能な 2 つのバーンアウト電流を備えています。 Σ-Δ ADC およびフィルタ AD7124-4 は、4 次 Σ-Δ 変調器を備え、後段にデジタル・フィ ルタが搭載されています。デバイスのフィルタ・オプションは 次のとおりです。 • • • • • Sinc4 Sinc3 高速フィルタ ポスト・フィルタ ゼロ遅延 チャンネル・シーケンサ AD7124-4 では、最大 16 個の構成 (チャンネル) を使用できま す。これらのチャンネルは、アナログ入力、リファレンス入力、 または電源で構成することができ、電源モニタリングなどの診 断機能を変換とインターリーブすることができます。このシー ケンサは、イネーブルにされたすべてのチャンネルを自動的に 変換します。 イネーブルにされた各チャンネルを選択した場合、 変換結果を生成するのに必要な時間は、選択したチャンネルの セトリング・タイムと等しくなります。 チャンネルごとの設定 AD7124-4 では、それぞれがゲイン、出力データ・レート、フィ ルタ・タイプ、リファレンス源で構成された 8 つまでの異なる セットアップが可能です。その後、各チャンネルがセットアッ プにリンクされます。 Rev. A | 36/90 13197-068 OUT– AVDD REFIN1(+) IN+ AD7124-4 データシート シリアル・インターフェース AD7124-4 は 3 線式または 4 線式の SPI を備えています。内蔵レジ スタには、シリアル・インターフェース経由でアクセスします。 クロック このデバイスは 614.4 kHz の内部クロックを備えています。こ のクロックまたは外部クロックをデバイスのクロック源として 使用します。外部回路でクロック源が必要な場合は、内部クロッ クの信号をピンから出力することもできます。 温度センサー 内蔵の温度センサーがチップの温度を監視します。 デジタル出力 AD7124-4 は、2 つの汎用デジタル出力を備えています。これ らの出力は、外部回路の駆動に使用できます。例えば、これら の出力で外部マルチプレクサを制御できます。 キャリブレーション 内部キャリブレーションとシステム・キャリブレーションの両 方が内蔵されているため、デバイス内部のみや、エンド・シス テム全体のオフセットまたはゲイン誤差を除去することができ ます。 励起電流 このデバイスには 2 つの励起電流が含まれていて、それぞれ 50 µA、100 µA、250 µA、500 µA、750 µA、または 1 mA に設定 できます。 バイアス電圧 バイアス電圧発生器が内蔵されているため、熱電対からの信号 に適切なバイアスをかけることができます。バイアス電圧は AVDD/2 に設定され、あらゆる入力で使用できます。複数のチャン ネルに供給できます。 ブリッジ・パワー・スイッチ (PSW) ローサイド・パワー・スイッチにより、ADC にインターフェー スされたブリッジへの電力供給を停止できます。 診断機能 AD7124-4 は、次のさまざまな診断機能を備えています。 • • AVDD は AVSS を基準とします。AVDD は、ADC に電力を供 給する内部アナログ・レギュレータを駆動します。 IOVDD は DGND を基準とします。この電源は、SPI イン ターフェースのロジック・レベルを設定し、デジタル処 理のための内部レギュレータを駆動します。 単電源動作 (AVSS = DGND) AVDD に接続された単電源から AD7124-4 に電力を供給する場 合、AVSS と DGND を 1 つのグラウンド・プレーン上で互いに 接続することができます。 このセットアップでは、真のバイポー ラ入力を使用してコモンモード電圧をシフトする場合、外部レ ベル・シフト回路が必要になります。ADP162 などの低い静止 電流のレギュレータが推奨されます。 分離電源動作 (AVSS ≠ DGND) AD7124-4 は、AVSS を負電圧に設定した状態で動作できるので、 真のバイポーラ入力が可能になります。これにより、外部のレ ベル・シフト回路なしで 0 V を中心とした完全差動入力の信号を AD7124-4 に供給できるようになります。例えば、3.6 V 分離電 源を使用した場合は AVDD = +1.8 V、AVSS = −1.8 V になります。 この場合、AD7124-4 の内部でレベル・シフトが行われ、DGND (公称 0 V) と IOVDD の間でデジタル出力が機能します。 AVDD と AVSS に分離電源を使用する場合は、絶対最大定格を考 慮する必要があります (絶対最大定格のセクションを参照)。デ バイスの絶対最大定格を超えないように、IOVDD が 3.6 V 未満 に設定されていることを確認してください。 デジタル通信 AD7124-4 は、QSPI™、MICROWIRE™、および DSP と互換性 のある 3 線式または 4 線式の SPI インターフェースを備えてい ます。このインターフェースは、SPI モード 3 で動作し、CS が ロー・レベルに接続したままでも動作します。SPI モード 3 の 場合、SCLK はアイドル・ハイになり、SCLK の立ち下りエッ ジは起動エッジ、立ち上がりエッジはサンプル・エッジになり ます。すなわち、データは立ち下りの起動エッジに同期して出 力され、立ち上がりのサンプル・エッジに同期して入力されま す。 リファレンス検出 過電圧／低電圧の検出 SPI 通信での CRC メモリ・マップでの CRC SPI 読出し／書込みチェック DRIVE EDGE SAMPLE EDGE 13197-069 • • • • • このデバイスには、AVDD と IOVDD の 2 つの独立した電源ピン があります。 これらの診断機能により、アプリケーションでの高い故障検出 率を実現できます。 電源 AD7124-4 は、低消費電力モードおよび中消費電力モードで 2.7 V ～ 3.6 V のアナログ電源電圧、通常消費電力モードで 2.9 V ～ 3.6 V のアナログ電源電圧で動作します。 このデバイスは 1.65 V ～ 3.6 V のデジタル電源に対応します。 図 66. SPI モード 3、SCLK のエッジ ADC のレジスタ・マップへのアクセス コミュニケーション・レジスタは、ADC 内のレジスタ・マッ プ全体へのアクセスを制御しています。このレジスタは 8 ビッ トの書込み専用レジスタです。パワーアップ時またはリセット 後に、デジタル・インターフェースは、デフォルトでコミュニ ケーション・レジスタへの書込み待ちの状態になります。した がって、すべての通信はコミュニケーション・レジスタへの書 込みによって開始されます。 Rev. A | 37/90 AD7124-4 データシート コミュニケーション・レジスタへのデータ書込みによって、ど のレジスタにアクセスするか決定され、次の動作が書込みまた は読出しのどちらであるかも決定されます。レジスタ・アドレ ス・ビット (ビット 5 からビット 0) により、どのレジスタに対 して読出しまたは書込みが実行されるか決まります。 8-BIT COMMAND 8 BITS, 16 BITS, OR 24 BITS OF DATA CMD DATA CS DIN 選択されたレジスタへの読出し動作または書込み動作が完了す ると、インターフェースはデフォルト状態、すなわち、コミュ ニケーション・レジスタに対する書込み動作待ちの状態に戻り ます。 インターフェースの同期が失われた場合、DIN がハイ・レベル で少なくとも 64 シリアル・クロック・サイクルの書込み動作 が実行されると、レジスタの内容を含むデバイスのすべての設 定がリセットされ、ADC がデフォルト状態に戻ります。代わ りに、CS をデジタル・インターフェースと一緒に使用し、CS を ハイ・レベルに戻すと、デジタル・インターフェースがデフォ ルト状態にリセットされ、実行中のすべての動作がアボートさ れます。 13197-070 SCLK 図 67. レジスタへの書込み (レジスタ・アドレスを含む 8 ビット・コマンドを送信してから、8 ビット、16 ビット、 または 24 ビットのデータを書き込む。データ長は選択された レジスタによって異なる) 8 BITS, 16 BITS, 24 BITS, OR 32 BITS OUTPUT 8-BIT COMMAND 図 67 と 図 68 は、レジスタへの書込み動作とレジスタからの 読出し動作を説明しています。まず、8 ビット・コマンドをコ ミュニケーション・レジスタに書き込んだ後、アドレス指定さ れたレジスタのデータを書き込んでいます。 CS このデバイスが正常に通信しているか確認するには、ID レジ スタの読出しが推奨されます。ID レジスタは読出し専用のレ ジスタで、AD7124-4 の値 0x02 が格納されています。コミュニ ケーション・レジスタと ID レジスタの詳細については、表 37 と表 38 を参照してください。 CMD DIN DOUT/RDY DATA 13197-071 SCLK 図 68. レジスタからの読出し (レジスタ・アドレスを含む 8 ビット・コマンドを送信してから、8 ビット、16 ビット、 24 ビット、または 32 ビットのデータを読み出す。DOUT の データ長は選択されたレジスタによって異なる。CRC は イネーブル) 表 37. コミュニケーション・レジスタ Reg. 0x00 Name COMMS Bits [7:0] Bit 7 WEN Bits [7:0] Bit 7 Bit 6 R/W Bit 5 Bit 4 Bit 3 Bit 2 RS[5:0] Bit 1 Bit 0 Reset 0x00 RW W 表 38. ID レジスタ Reg. 0x05 Name ID Bit 6 Bit 5 DEVICE_ID Bit 4 Rev. A | 38/90 Bit 3 Bit 2 Bit 1 SILICON_REVISION Bit 0 Reset 0x02 RW R AD7124-4 データシート 構成概要 チャンネル構成 パワーオンまたはリセット後の AD7124-4 のデフォルト設定は、 次のとおりです。 AD7124-4 は 16 個の独立したアナログ入力チャンネルと 8 個の 独立したセットアップを備えています。あらゆるチャンネルで 任意のアナログ入力ペアを選択でき、あらゆるチャンネルで 8 個のセットアップのうち 1 つを自由に選択できるため、チャン ネル構成に関する完全な柔軟性が実現されます。 また、各チャン ネルに独自の専用セットアップを適用できるため、すべての差 動入力を使用しているときにチャンネルごとの構成も可能です。 • • • チャンネル:チャンネル 0 はイネーブル、AIN0 は正入力と して選択されており、AIN1 は負入力として選択されてい る。Setup0 が選択されている。 セットアップ: 入力バッファとリファレンス・バッファは ディスエーブル、ゲインは 1 に設定され、外部リファレン スが選択されている。 ADC コントロール: AD7124-4 は低消費電力モード、連続 変換モードになっており、内部発振器がイネーブルに設 定され、マスター・クロック源として選択されている。 診断機能: イネーブルになっている唯一の診断機能は SPI_IGNORE_ERR 機能です。 いくつかの重要なレジスタ設定オプションのみを示しました。 このリストは一例であることに留意してください。レジスタの 詳細については、内蔵レジスタのセクションを参照してくださ い。 図 69 に、ADC 動作の設定を変更するときの推奨フローの概要を 示します。このフローは 3 つのブロックに分割されます。 • • • • アナログ入力に加え、電源やリファレンスなどの信号も入力と して使用できます。これらの信号を選択した場合、内部でマル チプレクサにルーティングされます。AD7124-4 により、ADC への 16 個の構成 (チャンネル) を定義できます。これにより、 診断機能と変換とをインターリーブすることができます。 チャンネル・レジスタ チャンネル・レジスタは、あるチャンネルの正のアナログ入力 または負のアナログ入力とする入力ピンを選択するために使用 します。このレジスタには、チャンネル・イネーブル／ディス エーブル・ビットや、このチャンネルで使用するセットアップ (8 個のセットアップのいずれか) を選択するためのセットアッ プ選択ビットも含まれています。 複数のチャンネルがイネーブルになっている状態で AD7124-4 が 動作している場合、チャンネル・シーケンサはチャンネル 0 か らチャンネル 15 までイネーブルにされたチャンネルを順番に スキャンします。チャンネルがディスエーブルの場合、この動 作はシーケンサによってスキップされます。チャンネル 0 の チャンネル・レジスタの詳細を表 39 に示します。 チャンネル構成 (図 69 のボックス A を参照) セットアップ (図 69 のボックス B を参照) 診断機能 (図 69 のボックス C を参照) ADC コントロール (図 69 のボックス D を参照) A CHANNEL CONFIGURATION SELECT POSITIVE AND NEGATIVE INPUT FOR EACH ADC CHANNEL SELECT ONE OF 8 SETUPS FOR ADC CHANNEL B SETUP 8 POSSIBLE ADC SETUPS SELECT FILTER, OUTPUT DATA RATE, GAIN AND MORE C DIAGNOSTICS ENABLE CRC, SPI READ AND WRITE CHECKS ENABLE LDO CHECKS, AND MORE D ADC CONTROL SELECT ADC OPERATING MODE, CLOCK SOURCE, SELECT POWER MODE, DATA + STATUS, AND MORE 13197-072 • 図 69. 推奨する ADC 構成時のフロー 表 39. チャンネル 0 レジスタ Reg. Name Bits Bit 7 0x09 CHANNEL_0 [15:8] Enable [7:0] Bit 6 Bit 5 Setup Bit 4 Bit 3 Bit 2 0 AINP[2:0] AINM[4:0] Rev. A | 39/90 Bit 1 Bit 0 AINP[4:3] Reset 0x8001 RW RW AD7124-4 データシート の場合、ADC は負の差動入力電圧にも対応し、出力コーディン グはオフセット・バイナリになります。ユニポーラ・モードの 場合、ADC は正の差動電圧のみに対応し、コーディングはス トレート・バイナリになります。どちらの場合も、入力電圧は AVDD および AVSS 電源電圧を超えないようにしてください。ま た、これらのレジスタを使用してリファレンス源を選択するこ ともできます。内部 2.5 V リファレンス、REFIN1 (+) と REFIN1 (−) の間に接続された外部リファレンス、REFIN2 (+) と REFIN2 (−) の間に接続された外部リファレンス、または AVDD と AVSS 間 のリファレンスの 4 つから選択できます。PGA ゲインも設定 でき、1、2、4、8、16、32、64、128 のゲインが用意されてい ます。アナログ入力バッファとリファレンス電圧入力バッファ に関する設定は、このレジスタを使用してイネーブルに設定で きます。 ADC セットアップ AD7124-4 には 8 個の独立したセットアップがあります。各セッ トアップは以下の 4 つのレジスタで構成されています。 設定レジスタ フィルタ・レジスタ オフセット・レジスタ ゲイン・レジスタ 例えば、Setup 0 は、設定レジスタ 0、フィルタ・レジスタ 0、 オフセット・レジスタ 0、およびゲイン・レジスタ 0 で構成さ れています。図 70 に、これらのレジスタのグループを示しま す。セットアップは、チャンネル・レジスタから選択できます。 詳細については、チャンネル構成のセクションで説明していま す。これにより、各チャンネルを 8 個の個別のセットアップの いずれかに割り当てることができます。表 40 から表 43 に、Setup 0 に関連する 4 つのレジスタを示しています。 Setup 1 から Setup 7 までは、Setup 0 と全く同じ構造です。 フィルタ・レジスタ フィルタ・レジスタは、ADC 変調器の出力で使用するデジタ ル・フィルタを選択します。フィルタ・タイプと出力データ・ レートは、このレジスタのビットをセットして選択します。詳 細については、デジタル・フィルタのセクションを参照してく ださい。 設定レジスタ 設定レジスタにより、バイポーラまたはユニポーラを選択して ADC の出力コーディングを選択できます。バイポーラ・モード CONFIGURATION REGISTERS FILTER REGISTERS GAIN REGISTERS OFFSET REGISTERS CONFIG_0 0x19 FILTER_0 0x21 GAIN_0 0x31 OFFSET_0 0x29 CONFIG_1 0x1A FILTER_1 0x22 GAIN_1 0x32 OFFSET_1 0x2A CONFIG_2 0x1B FILTER_2 0x23 GAIN_2 0x33 OFFSET_2 0x2B CONFIG_3 0x1C FILTER_3 0x24 GAIN_3 0x34 OFFSET_3 0x2C CONFIG_4 0x1D FILTER_4 0x25 GAIN_4 0x35 OFFSET_4 0x2D CONFIG_5 0x1E FILTER_5 0x26 GAIN_5 0x36 OFFSET_5 0x2E CONFIG_6 0x1F FILTER_6 0x27 GAIN_6 0x37 OFFSET_6 0x2F CONFIG_7 0x20 FILTER_7 0x28 GAIN_7 0x38 SELECT PERIPHERAL FUNCTIONS FOR ADC CHANNEL SELECT DIGITAL FILTER TYPE AND OUTPUT DATA RATE GAIN CORRECTION OPTIONALLY PROGRAMMED PER SETUP AS REQUIRED OFFSET_7 0x30 OFFSET CORRECTION OPTIONALLY PROGRAMMED PER SETUP AS REQUIRED SINC4 SINC3 SINC4 + SINC1 SINC3 + SINC1 ENHANCED 50Hz/60Hz REJECTION ANALOG INPUT BUFFERS REFERENCE BUFFERS BURNOUT REFERENCE SOURCE GAIN 13197-073 • • • • 図 70. ADC セットアップ・レジスタのグループ 表 40. 設定 0 レジスタ Reg. Name Bits Bit 7 0x19 CONFIG_0 [15:8] [7:0] REF_BUFM Bit 6 Bit 5 Bit 4 0 AIN_BUFP AIN_BUFM Bit 3 Bipolar REF_SEL Bit 2 Bit 1 Burnout PGA Bit 0 Reset REF_BUFP 0x0860 RW RW 表 41. フィルタ 0 レジスタ Reg. Name Bits Bit 7 0x28 FILTER_0 [23:9] [15:8] [7:0] Bit 6 Filter Bit 5 Bit 4 REJ60 Bit 3 0 Bit 2 Bit 1 Bit 0 Reset RW POST_FILTER SINGLE_CYCLE 0x060180 RW FS[10:8] FS[7:0] 表 42. オフセット 0 レジスタ Reg. Name Bits 0x29 OFFSET_0 [23:0] Bits[23:0] Offset[23:0] Reset RW 0x800000 RW 表 43. ゲイン 0 レジスタ Reg. Name 0x31 GAIN_0 Bits [23:0] Bits[23:0] Gain[23:0] Rev. A | 40/90 Reset RW 0x5XXXXX RW AD7124-4 データシート 診断がイネーブルになっている場合、対応するフラグがエラー・ レジスタに含まれます。ステータス・レジスタ内の ERR フラ グを制御するため、すべてのイネーブル・フラグが OR 接続さ れます。このため、エラーが発生した場合 (例えば、SPI CRC チェックでエラーが検出された場合) 、エラー・レジスタ内の 関連するフラグ (SPI_CRC_ERR フラグなど) がセットされます。 ステータス・レジスタ内の ERR フラグもセットされます。こ れは、変換にステータス・ビットを追加する場合に便利です。 ERR ビットは、エラーが発生したかどうかを示します。その 後、エラー・レジスタでエラーの原因について詳細を確認でき ます。 オフセット・レジスタ オフセット・レジスタは、ADC のオフセット・キャリブレー ション係数を保持します。オフセット・レジスタのパワーオン・ リセット値は 0x800000 です。オフセット・レジスタは 24 ビッ トのリード／ライト・レジスタです。ユーザーが内部またはシ ステム・ゼロスケール・キャリブレーションを開始した場合、 またはユーザーがオフセット・レジスタに書き込んだ場合、パ ワーオン・リセット値は自動的に上書きされます。 ゲイン・レジスタ ゲイン・レジスタは、ADC のゲイン・キャリブレーション係 数を保持する 24 ビット・レジスタです。ゲイン・レジスタは リード／ライト・レジスタです。ゲインは、1 の値で出荷時に キャリブレーションされます。このため、デフォルト値はデバ イスごとに異なります。ユーザーが内部またはシステム・フル スケール・キャリブレーションを開始した場合、デフォルト値 は自動的に上書きされます。詳細については、キャリブレー ションのセクションを参照してください。 AD7124-4 で内部発振器の周波数を監視することもできます。 MCLK_COUNT レジスタは、マスター・クロックのパルスを監 視します。診断レジスタの詳細を表 44 ～ 表 46 に示します。 使 用 可能 な診 断機 能の 詳細 につ い ては 、診 断機 能の セ ク ションを参照してください。 ADC コントロール・レジスタ ADC コントロール・レジスタは、AD7124-4 が使用するコア・ ペリフェラルとデジタル・インターフェースのモードを設定し ます。消費電力モード (通常消費電力、中消費電力、または低 消費電力) は、このレジスタで選択します。また、連続変換や シングル変換などの動作モードも選択します。 スタンバイ・モー ドやパワーダウン・モードだけでなく、あらゆるキャリブレー ション・モードも選択できます。さらに、このレジスタには、 クロック源の選択ビットと内部リファレンス電圧のイネーブ ル・ビットも含まれています。リファレンス電圧の選択ビット は、セットアップの設定レジスタに含まれています (詳細につ いては、ADC セットアップのセクションを参照)。 診断機能 ERROR_EN レジスタを使用して、AD7124-4 のさまざまな診断 機能をイネーブルまたはディスエーブルに設定します。デフォ ルトでは、SPI_IGNORE 機能がイネーブルに設定されます。こ れにより、ADC と通信するには不適切なタイミングが表示さ れます (パワーアップ時やリセット時など)。その他の診断機能 として、次のものがあります。 • • • • • SPI 読出し／書込みチェック。有効なレジスタのみにアク セスを制限 SCLK カウンタ。正しい数の SCLK パルスを使用 SPI CRC メモリ・マップ CRC LDO チェック デジタル・インターフェースの動作も ADC コントロール・レ ジスタで選択します。このレジスタにより、データとステータ スの読出しモードや連続読出しモードをイネーブルに設定でき ます。詳細については、デジタル・インターフェースのセク ションを参照してください。このレジスタの詳細を表 47 に示 します。 表 44. エラー・レジスタ Reg . 0x06 Nam e Error Bits [23:16] Bit 7 [15:8] AINP_OV_ ERR ALDO_PSM_ ERR [7:0] Bit 6 Bit 5 Bit 4 AINM_OV_ ERR SPI_SCLK_ CNT_ERR AINM_UV _ ERR SPI_REA D_ ERR 0 AINP_UV_ ERR SPI_IGNORE_ ERR Bit 3 LDO_CAP_ ERR REF_DET_ ERR SPI_WRITE_ ERR Bit 2 ADC_CAL_ ERR 0 SPI_CRC_ERR Bit 1 ADC_CONV _ERR DLDO_PSM_ ERR MM_CRC_ ERR Bit 0 ADC_SAT_ ERR 0 Reset 0x000000 RW R 0 表 45. エラー・イネーブル・レジスタ Reg. Name 0x0 ERROR_ 7 EN Bits [23:16] Bit 7 0 [15:8] AINP_OV_ ERR_EN ALDO_PSM _ ERR_EN [7:0] Bit 6 MCLK_CNT _ EN AINP_UV_ ERR_EN SPI_IGNORE _ERR_EN Bit 5 LDO_CAP_ CHK_TEST_EN AINM_OV_ ERR_EN SPI_SCLK_ CNT_ERR_EN Bit 4 Bit 3 LDO_CAP_CHK AINM_UV _ERR_EN SPI_READ _ERR_EN REF_DET_ ERR_EN SPI_WRITE _ERR_EN Bit 2 ADC_CAL_ ERR_EN DLDO_PSM_ TRIP_TEST_EN SPI_CRC_ ERR_EN Bit 1 ADC_CONV _ ERR_EN DLDO_PSM_ ERR_EN MM_CRC_ ERR_EN Bit 0 ADC_SAT_ ERR_EN ALDO_PSM_ TRIP_TEST_EN 0 Reset 0x000040 RW RW 表 46. MCLK カウント・レジスタ Reg. 0x08 Name MCLK_COUNT Bits [7:0] Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 MCLK_COUNT Bit 2 Bit 1 Bit 0 Reset 0x00 RW R 表 47. ADC コントロール・レジスタ Reg. 0x01 Name ADC_CONTROL Bits [15:8] Bit 7 Bit 6 0 [7:0] POWER_MORE Bit 5 Bit 4 DOUT_RDY_DEL Bit 3 CONT_READ Mode Rev. A | 41/90 Bit 2 DATA_STATUS Bit 1 CS_EN Bit 0 REF_EN CLK_SEL Reset 0x0000 RW RW AD7124-4 データシート 柔軟な構成 図 71、図 72、および 図 73 に黒色の文字で示しているレジ スタは、この構成でプログラムするものです。灰色の文字で 示しているレジスタは、この構成ではプログラムする必要は ありません。 AD7124-4 を実装する場合、差動入力と隣接するアナログ入力を 使用して、それらすべてを同じセットアップ、ゲイン補正、お よびオフセット補正レジスタで実行するのが最も簡単な方法で す例えば、4 つの差動入力が必要であるとします。この場合、 以下の組み合わせの差動入力を使用します。 AIN0／AIN1、 AIN2 ／AIN3、AIN4／AIN5、AIN6／AIN7。 レジスタ・ブロック間において点線で示すように、ゲインおよ びオフセット・レジスタのプログラミングは、常にオプション です。内部キャリブレーション、システム・オフセット・キャ リブレーション、またはフルスケール・キャリブレーションを 実行すると、選択したチャンネルのオフセット・レジスタが自 動的に更新されます。 代わりに、使用可能な 8 個のセットアップを利用してこれら 4 個の完全差動入力を実装することもできます。4 個の差動入力 の一部と他の入力の間で速度、ノイズ、またはゲインの条件が 異なる場合、または特定のチャンネルで特定のオフセットまた はゲイン補正を行う必要がある場合は、この方法を使用できま す。図 72 では、各差動入力が個別のセットアップを使用する 方法や、各チャンネルの設定で柔軟性を最大限に発揮する方法 について示します。 CHANNEL REGISTERS CH0 0x09 AIN1 CH1 0x0A AIN2 CH2 0x0B AIN3 CH3 0x0C AIN4 CH4 0x0D AIN5 CH5 0x0E AIN6 AIN7 CH6 0x0F CH7 0x10 CH8 0x11 CH9 0x12 CH10 0x13 CH11 0x14 CH12 0x15 CONFIGURATION REGISTERS CH14 0x17 CH15 0x18 SELECT ANALOG INPUT PARTS ENABLE THE CHANNEL SELECT SETUP 0 GAIN REGISTERS OFFSET REGISTERS CONFIG_0 0x19 FILTER_0 0x21 GAIN_0 0x31 OFFSET_0 0x29 CONFIG_1 0x1A FILTER_1 0x22 GAIN_1 0x32 OFFSET_1 0x2A CONFIG_2 0x1B FILTER_2 0x23 GAIN_2 0x33 OFFSET_2 0x2B CONFIG_3 0x1C FILTER_3 0x24 GAIN_3 0x34 OFFSET_3 0x2C CONFIG_4 0x1D FILTER_4 0x25 GAIN_4 0x35 OFFSET_4 0x2D CONFIG_5 0x1E FILTER_5 0x26 GAIN_5 0x36 OFFSET_5 0x2E CONFIG_6 0x1F FILTER_6 0x27 GAIN_6 0x37 OFFSET_6 0x2F CONFIG_7 0x20 FILTER_7 0x28 GAIN_7 0x38 OFFSET_7 0x30 SELECT PERIPHERAL FUNCTIONS FOR ADC CHANNEL CH13 0x16 FILTER REGISTERS ANALOG INPUT BUFFERS REFERENCE BUFFERS BURNOUT REFERENCE SOURCE GAIN SELECT DIGITAL FILTER TYPE AND OUTPUT DATA RATE SINC4 SINC3 SINC4 + SINC1 GAIN CORRECTION OFFSET CORRECTION OPTIONALLY OPTIONALLY PROGRAMMED PROGRAMMED PER SETUP AS REQUIRED PER SETUP AS REQUIRED 13197-074 AIN0 SINC3 + SINC1 ENHANCED 50Hz/60Hz REJECTION 図 71.4 個の完全差動入力すべてが 1 つのセットアップ (CONFIG_0、FILTER_0、GAIN_0、OFFSET_0) を使用 CHANNEL REGISTERS AIN0 CH0 AIN1 CH1 0x0A AIN2 CH2 0x0B AIN3 CH3 0x0C AIN4 CH4 0x0D AIN5 CH5 0x0E AIN7 CH6 0x0F CH7 0x10 CH8 0x11 CH9 0x12 CH10 0x13 CH11 0x14 CH12 0x15 CH13 0x16 CH14 0x17 CH15 0x18 SELECT ANALOG INPUT PARTS ENABLE THE CHANNEL SELECT SETUP CONFIGURATION REGISTERS FILTER REGISTERS GAIN REGISTERS OFFSET REGISTERS CONFIG_0 0x19 FILTER_0 0x21 GAIN_0 0x31 OFFSET_0 0x29 CONFIG_1 0x1A FILTER_1 0x22 GAIN_1 0x32 OFFSET_1 0x2A CONFIG_2 0x1B FILTER_2 0x23 GAIN_2 0x33 OFFSET_2 0x2B CONFIG_3 0x1C FILTER_3 0x24 GAIN_3 0x34 OFFSET_3 0x2C CONFIG_4 0x1D FILTER_4 0x25 GAIN_4 0x35 OFFSET_4 0x2D CONFIG_5 0x1E FILTER_5 0x26 GAIN_5 0x36 OFFSET_5 0x2E CONFIG_6 0x1F FILTER_6 0x27 GAIN_6 0x37 OFFSET_6 0x2F CONFIG_7 0x20 FILTER_7 0x28 GAIN_7 0x38 OFFSET_7 0x30 SELECT PERIPHERAL FUNCTIONS FOR ADC CHANNEL ANALOG INPUT BUFFERS REFERENCE BUFFERS BURNOUT REFERENCE SOURCE GAIN SELECT DIGITAL FILTER TYPE AND OUTPUT DATA RATE SINC4 SINC3 SINC4 + SINC1 GAIN CORRECTION OFFSET CORRECTION OPTIONALLY OPTIONALLY PROGRAMMED PROGRAMMED PER SETUP AS REQUIRED PER SETUP AS REQUIRED SINC3 + SINC1 ENHANCED 50Hz/60Hz REJECTION 図 72.4 個の完全差動入力がチャンネルごとに個別のセットアップを使用 Rev. A | 42/90 13197-075 AIN6 0x09 AD7124-4 データシート 図 73 では、チャンネル・レジスタによってアナログ入力ピン とダウンストリーム側のセットアップ構成をどのように繋げて 行くか例を示しています。この例では、2 個の差動入力と 2 個 のシングルエンド入力が必要です。シングルエンド入力は、AIN0 ／AIN7 と AIN6／AIN7 の組み合わせです。最初の差動入力ペ ア (AIN0／AIN1) は Setup 0 を使用します。2 個のシングルエン ド入力ペア (AIN0／AIN7 および AIN6／AIN7) は、診断機能と して設定されています。このため、これらは個別のセットアッ プ (Setup 1) を使用します。最後の差動入力 (AIN2／AIN3) も個 別のセットアップである Setup 2 を使用します。 使用するセットアップが 3 個選択されているため、 CONFIG_0、 CONFIG_1、および CONFIG_2 レジスタが必要に応じてプログ ラム済みで、FILTER_0、FILTER_1、および FILTER_2 レジス タも必要に応じてプログラムされています。GAIN_0、 GAIN_1、 GAIN_2 レジスタおよび OFFSET_0、OFFSET_1、OFFSET_2 レ ジスタをプログラムして、オプションのゲインとオフセット補 正をセットアップごとに適用できます。 図 73 に示している例では、CHANNEL_0 ～ CHANNEL_3 レジ スタを使用しています。これらの各レジスタで MSB (イネーブ ル・ビット) を設定することで、クロスポイント・マルチプレ クサを使用した 4 つの組み合わせが可能です。AD7124-4 の変 換 時 に 、 シ ー ケ ン サ は CHANNEL_0、CHANNEL_1、 CHANNEL_2、CHANNEL_3 の昇順で遷移した後、CHANNEL_0 に戻ってこのシーケンスを繰り返します。 CHANNEL REGISTERS CHANNEL_0 0x09 AIN1 CHANNEL_1 0x0A AIN2 CHANNEL_2 0x0B AIN3 CHANNEL_3 0x0C AIN4 CHANNEL_4 0x0D AIN5 CHANNEL_5 0x0E AIN6 CHANNEL_6 0x0F AIN7 CONFIGURATION REGISTERS CONFIG_0 CHANNEL_7 0x10 CHANNEL_8 0x11 CHANNEL_9 0x12 CHANNEL_10 0x13 CHANNEL_11 0x14 CHANNEL_12 0x15 CHANNEL_13 0x16 CHANNEL_14 0x17 CHANNEL_15 0x18 SELECT ANALOG INPUT PARTS ENABLE THE CHANNEL SELECT SETUP GAIN REGISTERS 0x19 FILTER_0 0x21 GAIN_0 OFFSET REGISTERS 0x31 OFFSET_0 0x29 CONFIG_1 0x1A FILTER_1 0x22 GAIN_1 0x32 OFFSET_1 0x2A CONFIG_2 0x1B FILTER_2 0x23 GAIN_2 0x33 OFFSET_2 0x2B CONFIG_3 0x1C FILTER_3 0x24 GAIN_3 0x34 OFFSET_3 0x2C CONFIG_4 0x1D FILTER_4 0x25 GAIN_4 0x35 OFFSET_4 0x2D CONFIG_5 0x1E FILTER_5 0x26 GAIN_5 0x36 OFFSET_5 0x2E CONFIG_6 0x1F FILTER_6 0x27 GAIN_6 0x37 OFFSET_6 0x2F CONFIG_7 0x20 FILTER_7 0x28 GAIN_7 0x38 OFFSET_7 0x30 SELECT PERIPHERAL FUNCTIONS FOR ADC CHANNEL ANALOG INPUT BUFFERS REFERENCE BUFFERS BURNOUT REFERENCE SOURCE GAIN FILTER REGISTERS SELECT DIGITAL FILTER TYPE AND OUTPUT DATA RATE SINC4 SINC3 SINC4 + SINC1 GAIN CORRECTION OFFSET CORRECTION OPTIONALLY OPTIONALLY PROGRAMMED PROGRAMMED PER SETUP AS REQUIRED PER SETUP AS REQUIRED SINC3 + SINC1 ENHANCED 50Hz/60Hz REJECTION 図 73. 複数の共有セットアップを使用して差動とシングルエンドを混在させる場合の構成 Rev. A | 43/90 13197-076 AIN0 AD7124-4 データシート ADC 回路情報 これらのチャンネルは、チャンネル・レジスタの AINP[4:0]ビッ トと AINM[4:0]ビットを使用して設定します (表 48 を参照)。 このデバイスは、4 個の差動入力、7 個の疑似差動入力、また はその両方を使用できるよう設定できます。差動入力を使用す る場合は、隣接するアナログ入力ピンを使用して入力ペアを構 成します。隣接するピンを使用することで、チャンネル間のミ スマッチを最小限に抑えることができます。 アナログ入力チャンネル AD7124-4 には、柔軟性の高いマルチプレクサが採用されてい るため、任意のアナログ入力ピン (AIN0 ～ AIN7) を正入力ま たは負入力として選択できます。この機能により、ピンの接続 チェックなどの診断を実行できます。また、プリント基板 (PCB) の設計も簡素になります。例えば、同じ PCB に 2 線式、3 線 式、4 線式の測温抵抗体 (RTD) を実装できます。 ゲインが 1 の場合、入力はバッファあり、またはバッファなし のどちらでもかまいませんが、ゲインが 1 よりも大きい場合は 自動的にバッファありに設定されます。AINP および AINM バッ ファは、設定レジスタの AIN_BUFP および AIN_BUFM ビットを 使用して個別にイネーブル／ディスエーブルに設定できます (表 49 を参照)。バッファ・モードの場合、入力チャンネルはバッ ファ・アンプの高インピーダンス入力段に接続されます。この ため、入力は大きなソース・インピーダンスに耐えることがで き、ストレイン・ゲージや RTD などの外部の抵抗型センサー に直接接続できるよう特別に設計されています。 AVDD AIN0 AVSS AVDD AVDD AIN1 BURNOUT CURRENTS AVSS PGA デバイスが非バッファ・モードで動作する場合は、アナログ入 力電流が大きくなります。このバッファなしの入力パスは、駆 動源に対して動的負荷になることに注意する必要があります。 このため、ADC 入力の駆動源の出力インピーダンスによって は、入力ピンの抵抗／コンデンサ (RC) の組み合わせにより、 ゲイン誤差が発生する場合があります。 TO ADC AVDD AIN6 AVSS 非バッファ・モード (ゲイン = 1) の絶対入力電圧範囲は AVSS − 50 mV ～ AVDD + 50 mV です。ゲインが 1 でのバッファありモー ドの絶対入力電圧範囲は、AVSS + 100 mV ～ AVDD − 100 mV に 制限されています。コモンモード電圧はこれらの限界値を超え てはいけません。これらの限界値を超えると、直線性とノイズ 性能が低下します。 AVSS AVDD 13197-077 AIN7 AVSS ゲインが 1 よりも大きい場合、アナログ入力バッファは自動的 にイネーブルになります。入力バッファの前に配置されている PGA はレール to レールです。このため、この場合の絶対入力 電圧範囲は AVSS − 50 mV ～ AVDD + 50 mV になります。 図 74. アナログ入力マルチプレクサ回路 表 48. チャンネル・レジスタ Reg. 0x09 to 0x18 Name Bits Bit 7 CHANNEL_0 to [15:8] Enable CHANNEL_15 [7:0] Bit 6 Bit 5 Setup Bit 4 Bit 3 Bit 2 Bit 1 0 AINP[2:0] Bit 0 AINP[4:3] Reset RW 0x8001 RW AINM[4:0] 表 49. 設定レジスタ Reg. Name Bits Bit 7 Bit 6 0x19 to CONFIG_0 to [15:8] 0x20 CONFIG_7 [7:0] REF_BUFM AIN_BUFP Bit 5 0 AIN_BUFM Bit 4 Bit 3 Bipolar REF_SEL Rev. A | 44/90 Bit 2 Bit 1 Burnout PGA Bit 0 REF_BUFP Reset RW 0x0860 RW AD7124-4 データシート プログラマブル・ゲイン・アレイ (PGA) リファレンス・バッファがディスエーブルになっている場合、 差動リファレンス入力のコモンモード範囲は AVSS − 50 mV ～ AVDD + 50 mV になります。リファレンス入力はオンチップで バッファ付きにすることもできます。バッファには、100 mV の ヘッドルームが必要です。REFIN (REFINx (+) − REFINx (−) ) の 公称リファレンス電圧は 2.5 V ですが、 AD7124-4 は 1 V ～ AVDD のリファレンス電圧で機能します。 BUF PGA1 PGA2 アナログ入力に接続されたトランスデューサの励起電圧 (また は励起電流) がデバイスのリファレンス電圧も駆動するような アプリケーションはレシオメトリックであるため、励起電源の 低周波ノイズの影響は除去されます。AD7124-4 を非レシオメ トリック・アプリケーションで使用する場合は、低ノイズ・リ ファレンスを使用します。 24-BIT Σ-Δ ADC BUF 13197-080 X-MUX ゲイン段をイネーブルにすると、マルチプレクサからの出力が PGA の入力に供給されます。PGA が内蔵されているので、 AD7124-4 内で小さい振幅の信号を増幅し、優れたノイズ性能を 維持することが可能です。 ANALOG BUFFERS AD7124-4 は、設定レジスタの PGA ビットを使用してゲイン = 1、2、4、8、16、32、64、128 にプログラムすることができま す (表 49 を参照)。PGA は 2 段で構成されています。ゲインが 1 の場合は、両方の段がバイパスされます。ゲインが 2 ～ 8 の 場合は 1 つの段が使用され、ゲインが 8 よりも大きい場合は両 方の段が使用されます。 AD7124-4 用に推奨される 2.5 V リファレンス電圧源として、 低ノイズ、低消費電力リファレンスである ADR4525 がありま す。バッファなしの場合、リファレンス入力は、高インピーダン スの動的負荷を提供することに注意してください。各リファレン ス入力のインピーダンスは動的であるため、リファレンス入力 がバッファなしの場合、リファレンス入力の駆動源の出力イン ピーダンスによっては、これらの入力の抵抗／コンデンサの組 み合わせにより、dc ゲイン誤差が生じる可能性があります。 アナログ入力範囲は ±VREF/ ゲインです。このため、2.5 V 外部 リファレンスでは、ユニポーラ範囲は 0 mV ～ 19.53 mV から 0 V ～ 2.5 V になり、バイポーラ範囲は ±19.53 mV ～ ±2.5 V にな ります。例えば、VREF = AVDD などの高いリファレンス値の場 合、アナログ入力範囲を制限する必要があります。これらの限 界値の詳細については、 仕様 セクションを参照してください。 通常、リファレンス電圧源の出力インピーダンスは低いため、 システム内でゲイン誤差を発生させることなく、REFINx (+) に デカップリング・コンデンサを接続できます。外部抵抗の両端 からリファレンス入力電圧を出力すると、リファレンス入力の 外部ソース・インピーダンスが大きくなります。この場合、リ ファレンス・バッファを使用する必要があります。 図 75.PGA 3V リファレンス AD7124-4 は 2.5 V リファレンスを内蔵しています。内蔵リファ レンスは、低ノイズ、ドリフト 15 ppm/°C (max) (LFCSP パッ ケージ) およびドリフト 10 ppm/°C (max) (TSSOP パッケージ) の 低ドリフト・リファレンスです。AD7124-4 にリファレンスを 内蔵することで、熱電対などのアプリケーションで必要となる 外部コンポーネントの数を削減できるので、基板の小型化が可 能になります。 REFOUT BAND GAP REF AVDD AVSS REFIN1(+) AVSS 0.1µF ADR4525 2.5V REF 1µF 4.7µF REFINx(+) REFINx(–) 13197-082 4.7µF 図 77. ADR4525 と AD7124-4 の接続 バイポーラ／ユニポーラ構成 REFIN1(–) REFIN2(+) REFIN2(–) REFERENCE BUFFERS 13197-081 24-BIT Σ-Δ ADC 図 76. リファレンス接続 こ の リ フ ァ レ ン ス は ADC へ の 電 力 供 給 に 使 用 で き ま す (ADC_CONTROL レジスタ の REF_EN ビットを 1 に設定)。代 わりに、外部リファレンスを適用できます。外部リファレンス の場合、ADC はチャンネルに対して完全差動入力の機能を備 えています。さらに、2 つの外部リファレンス・オプション (REFIN1 または REFIN2) のいずれかを選択できます。 AD7124-4 のリファレンス源は、設定レジスタの REF_SEL ビットを使用 して選択します (表 49 を参照)。内部リファレンスを選択した 場合、このリファレンスは内部で変調器に接続されます。 REFOUT ピンから出力することもできます。内部リファレン スがアクティブな場合は、REFOUT に 0.1 µF のデカップリン グ・コンデンサが必要です。 AD7124-4 のアナログ入力は、ユニポーラまたはバイポーラの 入力電圧範囲に対応します。これにより、ADC の入力範囲を センサー出力範囲に対して微調整することができます。分離電 源を使用する場合、デバイスは真のバイポーラ入力に対応しま す。単電源を使用する場合、 バイポーラ入力範囲を使用しても、 システム AVSS を基準とした負電圧をデバイスに入力できると は限りません。AINP 入力のユニポーラ信号とバイポーラ信号 は、AINM 入力の電圧を基準としています。例えば、AINM が 1.5 V で、ADC がゲイン 1 でユニポーラ・モード用に設定され ている場合、VREF = AVDD = 3 V のときに AINP 入力の入力電圧 範囲は 1.5 V ～ 3 V になります。ADC がバイポーラ・モード用 に設定されている場合、 AINP 入力のアナログ入力範囲は 0 V ～ AVDD になります。バイポーラ／ユニポーラ・オプションは、 設定レジスタでバイポーラ・ビットをプログラムすることで 選択します。 Rev. A | 45/90 AD7124-4 データシート データ出力コーディング 励起電流 ADC がユニポーラ動作用に設定されている場合、出力コード は自然 (ストレート) バイナリになり、ゼロ差動入力の電圧が コード 00 … 00、ミッドスケール電圧がコード 100 … 000、フ ルスケール入力電圧がコード 111 … 111 の自然 (ストレート) バ イナリになります。アナログ入力電圧の出力コードは次のよう に表されます。 AD7124-4 には、50 µA、100 µA、250 µA、500 µA、750 µA、 または 1 mA と等しくなるようにプログラムできるソフトウェ アで設定可能な 2 個のマッチングがとれた定電流源も内蔵され ています。これらの電流源は、外部抵抗ブリッジまたは RTD セン サーの励起に使用できます。 どちらの電流源も AVDD から電流を 供給し、 任意のアナログ入力ピンに出力できます (図 78 を参照)。 Code = (2N × AIN × Gain) /VREF 電 流 を 出 力 で き る ピ ン は 、IO_CONTROL_1 レ ジ ス タ の IOUT1_CH および IOUT0_CH ビットを使用してプログラムし ます (表 50 を参照)。各電流源の大きさは、IO_CONTROL_1 レ ジスタの IOUT1 ビットと IOUT0 ビットを使用して個別にプロ グラムできます。さらに、どちらの電流も同じアナログ入力ピン に出力できます。 ADC がバイポーラ動作用に設定されている場合、出力コード はオフセット・バイナリになり、負のフルスケール電圧がコー ド 000 … 000、ゼロ差動入力電圧がコード 100 … 000、正のフ ルスケール入力電圧がコード 111 … 111 になります。アナログ 入力電圧の出力コードは次のように表されます。 Code = 2N − 1 × ( (AIN × Gain/VREF) + 1) 励起電流を使用する場合、内蔵リファレンスをイネーブルにす る必要はありません。 ここで、 N = 24 AIN はアナログ入力電圧。 Gain はゲイン設定 (1 ～ 128)。 IOUT0 IOUT1 VBIAS AVDD AIN0 AVSS VBIAS AVDD AVDD AIN1 BURNOUT CURRENTS AVSS PGA TO ADC AVSS VBIAS AVDD 13197-083 AIN7 AVSS 図 78. 励起電流とバイアス電圧の接続 表 50. 入出力コントロール 1 レジスタ Reg. Name Bits Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Reset RW 0x03 IO_ CONTROL_1 [23:16] GPIO_DAT2 GPIO_DAT1 0 0 GPIO_CTRL2 GPIO_CTRL1 0 0 0x000000 RW [15:8] PDSW 0 [7:0] IOUT1 IOUT1_CH IOUT0 IOUT0_CH Rev. A | 46/90 AD7124-4 データシート ジスタの VBIASx ビットを使用して制御します (表 52 を参照)。 バイアス電圧発生器のパワーアップ時間は、負荷容量によって 決まります。詳細については、仕様のセクションを参照してく ださい。 ブリッジ・パワーダウン・スイッチ ストレイン・ゲージやロード・セルなどのブリッジ・アプリケー ションでは、ブリッジ自体がシステム内で電流の大半を消費し ます。例えば、3 V の電源で励起する場合、350 Ω のロード・ セルは 8.6 mA の電流を必要とします。システムの消費電流を 最小限に抑えるには、ブリッジ・パワーダウン・スイッチを使 用してブリッジ (使用していないときに) を切り離すことがで きます。このスイッチは 30 mA の連続電流に耐え、オン抵抗 は 10 Ω (max) です。IO_CONTROL_1 レジスタの PDSW ビット がスイッチを制御します。 クロック AD7124-4 には、内部 614.4 kHz クロックが搭載されています。 この内部クロックの許容誤差は ±5 % です。AD7124-4 のクロッ ク源として、内部クロックまたは外部クロックを使用してくだ さい。クロック源は、ADC_CONTROL レジスタの CLK_SEL ビッ トを使用して選択します (表 53 を参照)。 ロジック出力 内部クロックは、CLK ピンから出力することもできます。こ の機能は、アプリケーションで複数の ADC を使用し、デバイ スを同期する必要がある場合に便利です。1 つのデバイスの内 蔵クロックをシステム内のすべての ADC のクロック源として 使用できます。共通のクロックを使用すれば、すべてのデバイ スへ共通のリセットを適用するか、SYNC ピンにパルスを入力 して、デバイスを同期できます。 AD7124-4 には、2 つの汎用デジタル出力 P1 と P2 があります。 これらは IO_CONTROL_1 レジスタの GPIO_CTRL ビットを使 用してイネーブルにします (表 50 を参照)。このピンは、レジ スタの GPIO_DATx ビットを使用してハイ・レベルへプルアッ プまたはロー・レベルへプルダウンすることができます。つま り、ピンの値は GPIO_DATx ビットをセットすることで決まり ます。これらのピンのロジック・レベルは、IOVDD ではなく、 AVDD によって決まります。IO_CONTROL_1 レジスタを読み出 すと、ピンの実際の値が GPIO_DATx ビットに反映されます。 この機能は短絡を検出するときに有用です。 消費電力モード AD7124-4 には、通常消費電力、中消費電力モード、低消費電 力モードの 3 つの消費電力モードがあります。モードは、 ADC_CONTROL レジスタの POWER_MODE ビットを使用して 選択します。消費電力モードは、デバイスの消費電力に影響を 与えるだけでなく、 マスター・クロックの周波数も変更します。 デバイスは 614.4 kHz クロックを使用します。ただし、このク ロックは内部で分周され、分周比は消費電力モードによって決 まります。このため、出力データ・レートの範囲と性能は消費 電力モードの影響を受けます。 これらのピンを使用して、外部マルチプレクサなどの外部回路を 駆動できます。チャンネル数を増やすために外部マルチプレク サを使用する場合、AD7124-4 の汎用出力ピンを使用してマル チプレクサのロジック・ピンを制御できます。汎用出力ピンを 使用して、アクティブなマルチプレクサ・ピンを選択できます。 マルチプレクサの動作は AD7124-4 から独立しているため、マ ルチプレクサ・チャンネルを変更するたびに SYNC ピンを使用 するか、モードまたは設定レジスタに書込みを行って変調器と フィルタをリセットしてください。 表 51. 消費電力モード Power Mode Full Power Mid Power Low Power バイアス電圧発生器 AD7124-4 にはバイアス電圧発生器が内蔵されています (図 78 を 参照)。選択した入力チャンネルの負端子に (AVDD − AVSS) /2 の バイアスがかかります。この機能は、熱電対アプリケーション で便利です。これは、ADC を単電源で動作させる場合、熱電 対によって生成された電圧に DC 電圧でバイアスをかける必要 があるためです。バイアス電圧発生器は、IO_CONTROL_2 レ 1 Master Clock (kHz) 614.4 153.6 76.8 Output Data Rate1 (SPS) 9.37 to 19,200 2.34 to 4800 1.17 to 2400 Current See the Specifications section セトリングなし、sinc3/sinc4 フィルタを使用。 表 52. 入出力コントロール 2 レジスタ Reg. 0x04 Name IO_CONTROL_2 Bit 7 VBIAS7 0 Bit 6 VBIAS6 0 Bit 5 0 VBIAS3 Bit 4 0 VBIAS2 Bit 3 VBIAS5 Bit 2 VBIAS4 Bit 1 0 VBIAS1 Bit 0 0 VBIAS0 Reset 0x0000 RW RW Reset 0x0000 RW RW 表 53. ADC コントロール・レジスタ Reg. 0x01 Name ADC_CONTROL Bit 7 Bit 6 0 POWER_MODE Bit 5 Bit 4 DOUT_RDY _DEL Bit 3 CONT_READ Mode Rev. A | 47/90 Bit 2 DATA_STATUS Bit 1 Bit 0 REF_EN CS _EN CLK_SEL AD7124-4 データシート スタンバイ・モードとパワーダウン・モード スタンバイ・モードでは、ほとんどのブロックへの電力供給が 停止します。しかし、LDO はレジスタの内容を保持するため、 動作状態を維持します。イネーブルにした場合、リファレンス、 内部発振器、デジタル出力 P1 ～ P4、バイアス電圧発生器、ロー サイド・パワー・スイッチがアクティブ状態を維持します。対 応するビットを正しくセットすることで、必要に応じてこれら のブロックをディスエーブルに設定することもできます。励起 電流、リファレンス検出、および LDO コンデンサ検出機能は、 スタンバイ・モードでディスエーブルになります。 ADC がスタンバイ・モードの場合、イネーブルになっている 他の診断機能はアクティブのままになります。診断機能はスタン バイ・モードでイネーブルまたはディスエーブルに設定できま す。ただし、マスター・クロックを必要とする診断機能 (過電 圧／低電圧検出、LDO トリップ・テスト、メモリ・マップ CRC、 および MCLK カウンタ) は、ADC が連続変換モードまたはア イドル・モードになっているときにイネーブルにする必要があ ります。これらの診断機能は、スタンバイ・モードでイネーブ ルにしても機能しません。 LDO のみがイネーブルになっている場合、スタンバイ電流は 15 µA (typ) です。スタンバイ・モードでバイアス電圧発生器など の機能がアクティブのままになっている場合、電流は 36 µA (typ) 増加します。スタンバイ・モードで内部発振器がアクティブの ままになっている場合、電流は 22 µA (typ) 増加します。スタン バイ・モードを終了する際に、AD7124-4 はパワーアップおよ びセトリングに 130 MCLK サイクルを必要とします。 パワーダウン・モードでは、LDO を含むすべてのブロックへ の電力供給が停止します。すべてのレジスタの内容が失われ、 デジタル出力 P1 ～ P4 がトライステートになります。偶発的 にパワーダウン・モードにならないよう、まず ADC をスタン バイ・モードにする必要があります。パワーダウン・モードを 終了するには、CS = 0、DIN = 1 (シリアル・インターフェース・ リセット) の状態で 64 SCLK サイクルが必要です。 AD7124-4 は、 パワーアップとセトリングに 2 ms (typ) を必要とします。ステー タス・レジスタの POR_FLAG を監視して、パワーアップ／セ トリングの終了を確認できます。この時間が経過した後に、内 蔵レジスタにアクセスできるようになります。パワーダウン電 流は 2 µA (typ) です。 デジタル・インターフェース AD7124-4 のプログラム可能な機能は、一連の内蔵レジスタを 使用して制御します。データはデバイスのシリアル・インター フェースを経由してこれらのレジスタに書き込まれます。この インターフェースでは、内蔵レジスタを読み出すこともできま す。デバイスとのすべての通信は、コミュニケーション・レジ スタに対する書込み動作で開始する必要があります。 パワーオン またはリセットの後、デバイスはコミュニケーション・レジス タに対する書込みを待ちます。このレジスタに書き込まれたデー タにより、次の動作が読出し動作または書込み動作であるか決 定され、この読出し動作または書込み動作を実行するレジスタ が決定されます。したがって、デバイス上の他のすべてのレジ スタに対する書込みアクセスは、コミュニケーション・レジス タに対する書込み動作で開始された後、選択したレジスタに対 する書込みが続きます。デバイス上の他のすべてのレジスタか らの読出し動作は (連続読出しモードが選択されている場合を 除く) 、コミュニケーション・レジスタに対する書込み動作で 開始された後、選択したレジスタからの読出し動作が続きます。 AD7124-4 のシリアル・インターフェースはCS、DIN、SCLK、 DIN ラ および DOUT／RDY の 4 つの信号で構成されています。 インは内蔵レジスタにデータを転送し、DOUT／RDY は内蔵 レジスタのデータにアクセスします。SCLK はデバイスのシリ アル・クロック入力であり、すべてのデータ転送 (DIN または DOUT／RDY 上での転送) は、この SCLK 信号を基準として実 行されます。DOUT／RDY ピンはデータ・レディ信号として も機能し、新しいデータワードが出力レジスタから読出し可能 になると、このラインはロー・レベルになります。データ・レ ジスタからの読出し動作が完了すると、この信号はハイ・レベ ルに戻ります。この信号はデータ・レジスタの更新前にもハイ・ レベルになり、デバイスからの読出しが実行できないことを示 し、レジスタの更新中にデータが読み出されることを防止しま す。CS はデバイスを選択するときに使用します。シリアル・ バスに複数のコンポーネントが接続されているシステムでは、 これを使用して AD7124-4 をデコードできます。 図 3 と 図 4 に、デバイスのデコードに CS を使用した AD7124-4 に対するインターフェースのタイミング図を示します。図 3 に AD7124-4 の出力シフト・レジスタの読出し動作のタイミングを 示します。図 4 に入力シフト・レジスタに対する書込み動作の タイミングを示します。連続する SPI コミュニケーション間に 遅延を設ける必要があります。図 5 に、SPI 読出し／書込み動 作の間に必要な遅延を示します。最初の読出し動作の後に、 DOUT／RDY ラインがハイ・レベルに戻った後でも、データ・ レジスタから同じワードを複数回読み出すことができます。た だし、次の出力更新が開始される前に、読出し動作を完了する 必要があります。連続読出しモードでは、データ・レジスタは 1 変換につき 1 回しか読み出すことができません。 CS をロー・レベルに固定すれば、シリアル・インターフェースは 3 線モードで動作可能です。この場合、SCLK、DIN、および DOUT ／RDY ラインは AD7124-4 と通信します。変換の終了は、ステー タス・レジスタの RDY ビットを使用して監視できます。この 方式は、マイクロ・コントローラとのインターフェースに適し ています。デコード信号として CS が必要な場合は、ポートの ピンから出力できます。マイクロ・コントローラ・インターフェー スの場合は、各データ転送の間に SCLK をアイドル・ハイ・レ ベルにすることが推奨されます。 AD7124-4 は、フレーム同期信号として CS を使用して動作さ せることもできます。この方式は、DSP インターフェースに便 利です。この場合、DSP において CS は、通常、SCLK の立ち 下がりエッジの後に発生するため、先頭ビット (MSB) は CS に より効果的に出力されます。タイミング数値に従う限り、SCLK は各データ転送の間も動作を継続できます。 CS を使用して読出しおよび書込み動作をフレームする必要が あり、診断機能 SPI_READ_ERR、SPI_WRITE_ERR、または SPI_SCLK_CNT_ERR を イ ネ ー ブ ル に す る 場 合 は 、 ADC_CONTROL レジスタの CS_EN ビットをセットする必要が あります。 DIN 入力に一連の「1」を書き込むことにより、シリアル・イン ターフェースをリセットすることもできます。詳細については、 リセットのセクションを参照してください。リセットすると、 インターフェースはコミュニケーション・レジスタに対する書 込み動作待ちの状態に戻ります。 AD7124-4 は、連続的に変換するように設定することも、シン グル変換を実行するように設定することもできます (図 79 ～ 図 81 を参照)。 Rev. A | 48/90 AD7124-4 データシート シングル変換モード 連続変換モード シングル変換モードでは、AD7124-4 は、一度だけ変換を行い、 変換が終了するとスタンバイ・モードに移行します。AD7124-4 はスタンバイ・モードを終了するのに 130 MCLK サイクルを 必要とします。マスター・クロックが存在する場合 (外部マス ター・クロックまたは内部発振器がイネーブル) 、DOUT／RDY はロー・レベルに移行して変換が完了したことを示します。デー タ・レジスタからデータワードを読み出すと、DOUT／RDY が ハイ・レベルに移行します。DOUT／RDY がハイ・レベルに移 行しても、必要に応じてデータ・レジスタを複数回読み出すこ とができます。 連続変換モードは、パワーアップ時のデフォルト・モードです AD7124-4 は連続的に変換を実行し、変換が完了するたびに、 ステータス・レジスタの RDY ビットがロー・レベルに移行し ます。CS がロー・レベルの場合、変換が完了すると、 DOUT ／RDY ラインもロー・レベルに移行します。変換結果を読み 出すには、コミュニケーション・レジスタに書込みを行って、 次の動作がデータ・レジスタからの読出しであることを示しま す。データ・レジスタからデータワードを読み出すと、DOUT ／RDY がハイ・レベルに移行します。このレジスタの内容は、 必要に応じて何回も読み出すことが可能です。ただし、次の変 換の完了時に、データ・レジスタへのアクセスを防止する必要 があります。そうしないと、新しい変換ワードが失われます。 複数のチャンネルがイネーブルになっていれば、 ADC はイネー ブル状態にあるチャンネルを自動的にスキャンし、各チャンネ ルもデータ変換動作を実行します。変換が開始されると、 DOUT ／RDY はハイ・レベルに移行し、有効な変換結果が得られて CS がロー・レベルになるまでハイ・レベルを維持します。変換結 果が得られると、直ちに DOUT／RDY がロー・レベルに移行 します。続いて、ADC は次のチャンネルを選択して、変換を 開始します。この変換データは、 次の変換を実行している間に、 必ず読み出してください。次の変換が完了すると、直ちにデー タ・レジスタが更新されます。したがって、変換データを読み 出せる期間は限られています。 選択した各チャンネルで ADC が シングル変換を実行すると、ADC はアイドル・モードに戻り ます。 ADC_CONTROL レジスタの DATA_STATUS ビットが 1 にセッ トされている場合、データ読出しが実行されるたびに、ステー タス・レジスタの内容が変換結果と一緒に出力されます。ステー タス・レジスタの下位 4 ビットに、変換結果に対応するチャン ネルが示されます。 複数のチャンネルがイネーブルになると、ADC はイネーブル状 態にあるチャンネルを自動的にスキャンし、 各チャンネルのデー タ変換を実行します。全チャンネルの変換が完了すると、最初 のチャンネルに戻って、シーケンスが再度開始されます。チャン ネルのデータ変換は、最も番号の小さいチャンネルから、最も 番号の大きいチャンネルへ、順番に行われます。データ・レジ スタは、各変換が可能な状態になると、直ちに更新されます。 DOUT／RDY ピンは、新しい変換結果が得られるたびに、ロー・ レベルに移行します。ADC がイネーブル状態にある次のチャン ネルを変換している間に、変換結果を読み出してください。 ADC_CONTROL レジスタの DATA_STATUS ビットが 1 にセッ トされている場合、データ・レジスタが読み出されるたびに、 ステータス・レジスタの内容が変換データと一緒に出力されま す。ステータス・レジスタには、変換を実行したチャンネルの 情報が表示されます。 CS DIN 0x01 0x0004 0x42 DATA 13197-087 DOUT/RDY SCLK 図 79. シングル変換の構成 CS DOUT/RDY 0x42 0x42 DATA DATA 13197-088 DIN SCLK 図 80. 連続変換の構成 Rev. A | 49/90 AD7124-4 データシート CS DIN 0x01 0x0800 DOUT/RDY DATA DATA 13197-089 SCLK 図 81. 連続読出しの構成 連続読出しモード 連続読出しモードでは、ADC データを読み出す前にコミュニ ケーション・レジスタに書き込む必要はありません。DOUT／ RDY ロー・レベルに移行した後に、必要な数の SCLK を適用 して変換の終了を示します。変換結果を読み出すと、DOUT／ RDY はハイ・レベルに戻り、次の変換結果が得られるまでハ イ・レベルを維持します。このモードでは、一度の変換で 1 回 しかデータを読み出すことができません。次の変換が完了する 前に、必ずデータワードを読み出してください。次の変換が完 了する前に変換結果を読み出さなかった場合、またはワードを 読み出すのに十分なシリアル・クロックが AD7124-4 に適用さ れていない場合は、次の変換の完了時にシリアル出力レジスタ がリセットされ、新しい変換結果が出力シリアル・レジスタに 格納されます。連続読出しモードを使用するには、ADC を連 続変換モードに設定する必要があります。 連続読出しモードをイネーブルにするには、ADC_CONTROL レ ジスタの CONT_READ ビットをセットします。このビットが セットされると、使用可能なシリアル・インターフェースの機 能は、データ・レジスタからのデータの読出しのみになります。連続読出しモードを終了するには、RDY がロー・レベルになっ ているときに ADC データ・レジスタのダミー読出しコマンド (0x42) を発行します。あるいは、CS = 0 かつ DIN = 1 のとき、 64 個 の SCLK を送信して、ソフトウエア・リセットを実行し てください。この動作で、ADC とすべてのレジスタの内容が リセットされます。これらは、インターフェースが連続読出し モードになった後、認識できる唯一のコマンドです。命令がデ バイスに書き込まれるまで、連続読出しモードで DIN をロー・ レベルに維持する必要があります。 複数の ADC チャンネルがイネーブルで、ADC_CONTROL レジ スタの DATA_ STATUS がセットされている場合、データにス テータス・ビットが付加された状態で各チャンネルが順番に出 力されます。ステータス・レジスタには、変換を実行したチャン ネルの情報が表示されます。 シリアル・インターフェース・リセット (DOUT_RDY_DEL および CS_EN ビット) AD7124-4 では、 DOUT／RDY ピンが DOUT ピンから RDY ピン に変わるタイミングをプログラムできます。デフォルトでは、 DOUT／RDY ピンの機能は、最後の SCLK 立ち上がりエッジ (プ ロセッサによって LSB が読み出される SCLK エッジ) から一定 時間が経過した後に変更されます。デフォルトでは、この時間 は 10 ns (min) ですが、ADC_ CONTROL レジスタの DOUT_RDY _DEL ビットを 1 にセットすることで 110 ns (min) に延長でき ます。 ADC_CONTROL レジスタの CS_EN ビットを 1 にセットするこ とで、機能の変更は CS 立ち上がりエッジによって制御されま す。この場合、DOUT／RDY ピンは、CS がハイ・レベルにな CS 立 るまで、読出し中のレジスタの LSB の出力を継続します。 ち上がりエッジでのみ、DOUT ピンから RDY ピンへの変更が 実行されます。この構成は、CS 信号を使用してすべての読出 し動作をフレームする場合に便利です。すべての読出し動作を フレームするのに CS を使用しない場合は、CS_EN を 0 にセッ トして、読出し動作の最後の SCLK エッジ後に DOUT／RDY が 機能を変更するようにします。 SPI_READ_ERR、SPI_WRITE_ERR、SPI_SCLK_CNT_ERR の 診断機能をイネーブルにしている場合は、CS_EN を 1 にセッ トする必要があり、CS 信号を使用してすべての読出し動作お よび書込み動作をフレームする必要があります。 シリアル・インターフェースは CS 立ち上がりエッジで常にリ セットされます。つまり、インターフェースは既知の状態にリ セットされ、コミュニケーション・レジスタへの書込みを待ち ます。このため、複数の 8 ビット・データ転送を実行して読出 しまたは書込み動作を実行する場合、すべてのビットが転送さ れるまで CS をロー・レベルに維持する必要があります。 リセット DATA_STATUS ステータス・レジスタの内容は、AD7124-4 の各変換結果に付 加できます。これは、複数のチャンネルがイネーブルになって いる場合に便利な機能です。変換データが出力されるごとに、 ステータス・レジスタの内容が付加されます。ステータス・レ ジスタの下位 4 ビットには、変換を実行したチャンネルが表示 されます。さらに、ERROR_FLAG ビットでエラーに対してフ ラグが立っているか判断できます。すべての変換結果にステー タス・レジスタの内容を付加するには、ADC_CONTROL レジ スタの DATA_STATUS ビットを 1 にセットします。 64 個の連続する 1 をデバイスに書き込むことで、AD7124-4 の 回路とシリアル・インターフェースをリセットできます。これ により、ロジック、デジタル・フィルタ、アナログ変調器がリ セットされ、すべての内蔵レジスタがそれぞれのデフォルト値 にリセットされます。リセットは、パワーアップ時に自動的に 実行されます。リセットに必要な時間は 90 MCLK サイクルで す。リセットが開始されると、ステータス・レジスタの POR_FLAG ビットが 1 にセットされます。リセットが完了すると、0 にセッ トされます。リセットは、SCLK ラインのノイズによってシリ アル・インターフェースの同期が失われた場合に便利です。 Rev. A | 50/90 AD7124-4 データシート キャリブレーション AD7124-4 には、セットアップごとにオフセット誤差とゲイン 誤差を排除するのに使用できる次の 4 つのキャリブレー ション・モードがあります。 • • • • 内部ゼロスケール・キャリブレーション・モード 内部フルスケール・キャリブレーション・モード システム・ゼロスケール・キャリブレーション・モード システム・フルスケール・キャリブレーション・モード キャリブレーション中は、1 チャンネルのみアクティブになり ます。各変換後、ADC の変換結果は、データ・レジスタを書 き込む前に ADC キャリブレーション・レジスタのデータを使 用して補正されます。 オフセット・レジスタのデフォルト値は 0x800000 で、ゲイン・ レジスタの公称値は 0x5XXXXX です。ADC ゲインのキャリブ レーション範囲は、0.4 × VREF/ ゲイン ～ 1.05 × VREF/ ゲインで す。 各キャリブレーション・モードで使用する式は次のとおりです。 ユニポーラ・モードにおいて、ADC ゲイン誤差とオフセット 誤差を考慮しない場合、データとゲイン・オフセットとの理想 的な関係式は以下のようになります。 0.75 × VIN Data = × 2 23 − (Offset − 0x800000) × V REF Gain ×2 0x400000 バイポーラ・モードにおいて、ADC ゲイン誤差とオフセット 誤差を考慮しない場合、データとゲイン・オフセットとの理想 的な関係式は以下のようになります。 0.75 × VIN × 2 23 − (Offset − 0x800000) × Data = VREF Gain + 0x800000 0x400000 キャリブレーションを開始するには、ADC_CONTROL レジス タのモード・ビットに適切な値を書き込みます。キャリブレー ションを起動すると、DOUT／RDY ピンと 、ステータス・レ キャリブレー ジスタの RDY ビットがハイ・レベルになります。 ションが完了すると、対応するオフセットまたはゲイン・レジ スタの内容が更新され、ステータス・レジスタの RDY ビット がリセットされ、DOUT／RDY ピンがロー・レベルに戻り (CS がロー・レベルの場合) 、AD7124-4 がアイドル・モードに復 帰します。 内部オフセット・キャリブレーションの最中、選択した正のア ナログ入力ピンが切断され、選択した負のアナログ入力ピンに 内部で接続されます。このため、 選択した負のアナログ入力ピン の電圧が許容値を超えず、過度なノイズや干渉がないことを確 認する必要があります。 内部フルスケール・キャリブレーションを実行するため、フル スケール入力電圧がこのキャリブレーション用に選択したアナ ログ入力に自動的に接続されます。フルスケール誤差を最小限 に抑えるため、チャンネルのゲインを変更するたびにフルスケー ル・キャリブレーションを実行することをお勧めします。内部 キャリブレーションを実行する場合は、 内部ゼロスケール・キャ リブレーションの前に内部フルスケール・キャリブレーションを 実行する必要があります。このため、内部フルスケール・キャ リブレーションを実行する前に、オフセット・レジスタに値 0x800000 を書き込みます。これにより、オフセット・レジス タを確実にデフォルト値に設定できます。 システム・キャリブレーションでは、システム・ゼロスケール 電圧 (オフセット) とシステム・フルスケール電圧が ADC ピン に入力されるまで待ってから、キャリブレーション・モードが 開始されます。この結果、ADC に対する外部誤差を排除でき ます。システム・ゼロスケール・キャリブレーションは、シス テム・フルスケール・キャリブレーションの前に実行する必要 があります。 動作の観点から、キャリブレーションは ADC 変換と同等に扱 う必要があります。ステータス・レジスタの RDY ビットまた は DOUT／RDY ピンをモニタするようにシステム・ソフトウェ アを設定して、 ポーリング・シーケンスまたは割込みによるルー チンによってキャリブレーションが終了したことを判断します。 内部／システム・オフセット・キャリブレーションおよびシス テム・フルスケール・キャリブレーションの所要時間は、選択 したフィルタのセトリング・タイムと同じです。内部フルスケー ル・キャリブレーションの所要時間は、ゲインが 1 の場合は 1 セトリング周期、ゲインが 1 よりも大きい場合は 4 セトリング 周期です。 キャリブレーションはあらゆる出力データ・レートで実行でき ます。出力データ・レートを低くしてキャリブレーションを行 うと、精度の高いキャリブレーション結果が得られ、すべての 出力データ・レートに対して高精度のキャリブレーション・デー タが得られます。特定のチャンネルのリファレンス源またはゲ インが変更された場合、そのチャンネルに対してキャリブレー ションを再実行する必要があります。 オフセット・キャリブレーションおよびシステム・フルスケー ル・キャリブレーションは、すべての消費電力モードで実行で きます。内部フルスケール・キャリブレーションは、低消費電 力モードまたは中消費電力モードでのみ実行できます。このた め、 通常消費電力モードを使用している場合、内部フルスケール・ キャリブレーションを実行するには、 中消費電力モードまたは 低消費電力モードを選択する必要があります。ただし、同じゲ インを使用する場合、低消費電力モードまたは中消費電力モー ドで実行した内部フルスケール・キャリブレーションは、通常 消費電力モードでも有効です。 通常、オフセット誤差は、ゲイン = 1 ～ 8 では ±15 µV (typ) 、 高出力データ・レートでは ±200 / ゲイン µV です。内部または システム・オフセット・キャリブレーションにより、オフセッ ト誤差はノイズのレベルまで軽減されます。ゲイン誤差は、周 囲温度およびゲイン 1 で出荷時にキャリブレーションされてい ます。このキャリブレーション後のゲイン誤差は、±0.0025 % (max) です。このため、AD7124-4 では、ゲイン 1 での内部フ ルスケール・キャリブレーションはサポートされていません。 その他のゲインでは、ゲイン誤差は −0.3 % です。周囲温度で の内部フルスケール・キャリブレーションにより、ゲイン誤差 は、ゲイン = 2 ～ 8 の場合は ±0.016 % (max) に軽減され、それ よりも高いゲインでは ±0.025 % (typ) に軽減されます。システ ム・フルスケール・キャリブレーションにより、ゲイン誤差は ノイズのレベルまで軽減されます。 AD7124-4 では、ユーザーが内蔵キャリブレーション・レジス タにアクセスできるため、 マイクロプロセッサでデバイスのキャ リブレーション係数を読み出し、EEPROM に格納されている 独自のキャリブレーション係数を書き込むことができます。内 部キャリブレーションまたはセルフキャリブレーションの最中を 除くと、オフセット・レジスタとゲイン・レジスタの読出しま たは書込みはいつでも実行できます。キャリブレーション・レ ジスタの値は 24 ビット幅です。また、レジスタを使用してデ バイスのスパンとオフセットを操作することもできます。 Rev. A | 51/90 AD7124-4 データシート スパンとオフセットの限界値 システム同期 システム・キャリブレーション・モードを使用する場合、対応 可能なオフセットおよびスパンの量は制限されています。デバ イスが対応可能なオフセットとゲインの量を決定するための オーバーライド条件は、正のフルスケール・キャリブレーション の限界値が ≤1.05 × VREF / ゲインとなる要件です。これにより、入力範囲は 公称範囲を 5 % 超えることができます。AD7124-4 アナログ変 調器の内蔵ヘッドルームにより、公称値を 5 % 超える正のフル スケール電圧でもデバイスは正常に動作します。 SYNC 入力により、デバイス内のセットアップ状態に一切影響を 与えることなく、変調器とデジタル・フィルタをリセットでき ます。これにより、既知の時点、すなわち SYNC の立ち上がり エッジから、アナログ入力のサンプル取得を開始できます。同 期機能を実装するには、少なくとも 4 マスター・クロック・サ イクルの間、SYNC をロー・レベルにする必要があります。 ユニポーラ・モードとバイポーラ・モードでの入力スパンの範 囲の最小値は 0.8 × VREF / ゲインで、最大値は 2.1 × VREF / ゲイン です。ただし、AD7124-4 の入力範囲の上限と下限の差異であ るスパンでは、正のフルスケール電圧の制限を考慮する必要が あります。対応可能なオフセットの量は、ユニポーラ・モード とバイポーラ・モードのどちらを使用するかによって異なりま す。オフセットでは、正のフルスケール電圧の制限を考慮する 必要があります。ユニポーラ・モードの場合、負 (AINM を基 準) のオフセットをかなり柔軟に取り扱うことができます。ユ ニポーラ・モードとバイポーラ・モードのどちらの場合も、デ バイスが処理できる正のオフセットの範囲は選択したスパンに よって決まります。このため、システム・ゼロスケール・キャ リブレーションとフルスケール・キャリブレーションの限界値を 決定する際は、オフセット範囲とスパン範囲の合計が 1.05 × VREF / ゲインを超えないようにする必要があります。いくつかの例を 挙げて、わかりやすく説明します。 デバイスをユニポーラ・モード (必要なスパン 0.8 × VREF / ゲイン) で使用した場合、システム・キャリブレーションが処理できる オフセット範囲は −1.05 × VREF / ゲイン ～ +0.25 × VREF / ゲイン です。デバイスをユニポーラ・モード (必要なスパン VREF / ゲイン) で使用した場合、システム・キャリブレーションが処 理できるオフセット範囲は −1.05 × VREF / ゲイン ～ +0.05 × VREF / ゲインです。同様に、デバイスをユニポーラ・モードで使用 し、オフセット 0.2 × VREF / ゲインを取り除く必要がある場合、 システム・キャリブレーションが処理できるスパン範囲は 0.85 × VREF / ゲインです。 デバイスをバイポーラ・モード (必要なスパン ±0.4 × VREF / ゲ イン) で使用した場合、システム・キャリブレーションが処理 できるオフセット範囲は −0.65 × VREF / ゲイン ～ +0.65 × VREF / ゲ インです。デバイスをバイポーラ・モード (必要なスパン ±VREF / ゲイン) で使用した場合、システム・キャリブレーションが 処理できるオフセット範囲は −0.05 × VREF / ゲイン ～ +0.05 × VREF / ゲインです。同様に、デバイスをバイポーラ・モードで 使用し、±0.2 × VREF /ゲインのオフセットを取り除く必要があ る場合、システム・キャリブレーションが処理できるスパン範 囲は ±0.85 × VREF / ゲインです。 複数の AD7124-4 が共通のマスター・クロックで動作する場合、 データ・レジスタが同時に更新されるようにこれらのデバイスを SYNC ピンの立ち下がりエッジで、 同期させることができます。 デジタル・フィルタとアナログ変調器がリセットされ、 AD7124-4 は一貫した既知の状態になります。SYNC ピンがロー・レベル の間、AD7124-4 はこの状態を維持します。SYNC の立ち上が りエッジで、変調器とフィルタはこのリセット状態から抜け出 します。デバイスは、次のクロック・エッジで入力サンプルの 収集を再開します。複数の AD7124-4 デバイスを使用するシス テムでは、それぞれの SYNC ピンへ入力される共通の信号によ り、動作が同期されます。通常、各 AD7124-4 がキャリブレー ションを実行した後、またはキャリブレーション係数をキャリ ブレーション・レジスタへロードした後にこの動作が実行され ます。その後、各 AD7124-4 デバイスの変換結果が同期されま す。 デバイスは、SYNC がロー・レベルからハイ・レベルに遷移し た後のマスター・クロックの立ち下がりエッジでリセットを終 了します。このため、複数のデバイスを同期する場合、マスター・ クロックの立ち上がりエッジで SYNC ピンをハイ・レベルに設 定し、すべてのデバイスがマスター・クロックの立ち下がりエッ ジでサンプリングを開始するように設定する必要があります。 SYNC ピンを十分な時間にわたりハイ・レベルにしないと、デ バイス間で 1 マスター・クロック・サイクルの差が生じること があります。つまり、変換結果が得られるタイミングが、デバ イスによって最大で 1 マスター・クロック・サイクル異なる場 合があります。 また、SYNC ピンを変換開始コマンドとして使用することもで きます。このモードでは、SYNC の立ち上がりエッジにより変 換が開始され、RDY の立ち下がりエッジにより変換が完了し たタイミングが示されます。フィルタのセトリング・タイムは、 各データ・レジスタの更新ごとに、適切に割り当てる必要があ ります。例えば、ADC で sinc4 フィルタを使用するように設定 し、ゼロ遅延をディスエーブルにした場合、セトリング・タイ ムは 4/ fADC に等しくなります。ここで、fADC は 1 つのチャン ネルで連続変換を実行する時の出力データ・レートです。 Rev. A | 52/90 AD7124-4 データシート デジタル・フィルタ 表 54. フィルタ・レジスタ Reg. 0x21 to 0x28 Name FILTER_0 to FILTER_7 Bit 7 Bit 6 Filter Bit 5 Bit 4 REJ60 Bit 3 0 Bit 2 Bit 1 Bit 0 POST_FILTER SINGLE_CYCLE FS[10:8] Reset 0x060180 RW RW FS[7:0] フィルタ・レジスタのフィルタ・ビットで、sinc タイプ・フィ ルタを選択します。 SINC4 フィルタ AD7124-4 のパワーアップ時に、デフォルトで sinc4 フィルタが 選択されます。このフィルタは、出力データ・レートの全範囲 にわたって優れたノイズ性能を発揮します。また、最高の 50 Hz ／60 Hz 除去比も得られますが、セトリング・タイムが長くな ります。図 82 の灰色で示しているブロックは使用しません。 POST FILTER CH A CH A CH B CH B CH B 1/fADC DT/fCLK NOTES 1. DT = DEAD TIME 図 83. Sinc4 チャンネル変更 1 つのチャンネルで変換が実行され、 ステップ変化が発生した場合、ADC はアナログ入力の変換を 検出しません。このため、プログラムされた出力データ・レー トで変換結果の 出力を継続します。ただし、出力データにアナログ入力が正確 に反映されるのは、4 回目の変換以降です。ADC が変換を処 理しているときにステップ変化が発生した場合、ADC は、ス テップ変化後に 5 回の変換を実行して完全にセトリングされた 結果を生成します。 ANALOG INPUT FULLY SETTLED ADC OUTPUT 1/fADC 図 82. Sinc4 フィルタ 図 84. アナログ入力での非同期ステップ変化 4 Sinc 出力データ・レート／セトリング・タイム 4 出力データ・レート (ADC で連続変換を実行しているときに 1 つのチャンネルで可能な変換レート) は次のようになります。 fADC = fCLK/ (32 × FS[10:0]) ここで、 fADC は出力データ・レート。 fCLK は、マスター・クロック周波数 (通常消費電力モード: 614.4 kHz、中消費電力モード: 153.6 kHz、低消費電力モード: 76.8 kHz)。 FS[10:0]は、フィルタ・レジスタの FS[10:0]ビットの 10 進表示 値。FS[10:0]は、1 ～ 2047 の値に設定できます。 出力データ・レートは次のようにプログラムできます。 • • • CHANNEL B 13197-093 AVERAGING BLOCK CHANNEL A CONVERSIONS CH A 13197-091 MODULATOR SINC3 /SINC4 FILTER CHANNEL 13197-092 AD7124-4 は、デジタル・フィルタに関して優れた柔軟性を発 揮します。このデバイスには、いくつかのフィルタ・オプション があります。選択したオプションは、出力データ・レート、セ トリング・タイム、50 Hz と 60 Hz の除去に影響を与えます。 以降のセクションでは、各フィルタ・タイプについて説明しま す。具体的には、各フィルタ・オプションで使用可能な出力デー タ・レート、フィルタ応答とセトリング・タイム、および 50 Hz と 60 Hz の除去について説明します。 通常消費電力モードの場合: 9.38 SPS ～ 19,200 SPS 中消費電力モードの場合: 2.35 SPS ～ 4800 SPS 低消費電力モードの場合: 1.17 SPS ～ 2400 SPS sinc フィルタの 3 dB 周波数は、次のようになります。 f3dB = 0.23 × fADC 表 55 に、 FS[10:0]ビット内の値および対応する出力データ・レー トとセトリング・タイムの関係について例を示します。 表 55. Sinc4 フィルタの出力データ・レートおよび対応するセ トリング・タイムの例 Power Mode Full Power (fCLK = 614.4 kHz) Mid Power (fCLK = 153.6 kHz) sinc4 フィルタのセトリング・タイムは、次のようになります。 tSETTLE = (4 × 32 × FS[10:0] + Dead time) /fCLK Low Power (fCLK = 76.8 kHz) ここで Dead time = 60 (FS[10:0] = 1 の場合) または 94 (FS[10:0] > 1 の場合) チャンネルが変更されると、変調器とフィルタがリセットされ ます。セトリング・タイムによって、チャンネル変更後の最初 の変換結果を生成できます。このチャンネルでの後続の変換は 1/fADC で発生します。 Rev. A | 53/90 FS[10:0] 1920 384 320 480 96 80 240 48 40 Output Data Rate (SPS) 10 50 60 10 50 60 10 50 60 Settling Time (ms) 400.15 80.15 66.82 400.61 80.61 67.28 401.22 81.22 67.89 AD7124-4 データシート ゼロ遅延は、フィルタ・レジスタの SINGLE_CYCLE ビットを 1 にセットすることでイネーブルになります。ゼロ遅延がイネー ブルになっている場合、1 つのチャンネルでの連続変換にかか る時間は、セトリング・タイムとほぼ同じになります。変換が 1 つのチャンネルで発生するか、複数のチャンネルを使用する かに関係なく、すべての変換の間の経過時間がほぼ同じになる ことがこのモードの利点です。1 つのチャンネルでアナログ入 力が連続的にサンプリングされる場合、出力データ・レートは 次のようになります。 fADC = fCLK/ (4 × 32 × FS[10:0]) ここで、 fADC は出力データ・レート。 fCLK は、マスター・クロック周波数。 FS[10:0]は、セットアップ・フィルタ・レジスタの FS[10:0]ビッ トの 10 進表示値。 別のチャンネルを選択した場合、最初の変換で次の追加遅延が 発生します。 Dead time/fCLK ここで Dead time = 60 (FS[10:0] = 1 の場合) または 94 (FS[10:0] > 1 の場合) 出力データ・レートが低い場合、この追加遅延によるセトリン グ・タイムへの影響はほとんどありません。ただし、出力デー タ・レートが高い場合は、この遅延を考慮する必要があります。 表 56 に、FS[10:0]値のサンプルについて、1 つのチャンネルで の連続変換時の出力データ・レートとチャンネル切り替え時の セトリング・タイムを示します。 チャンネルを切り替えた場合、 チャンネル変更後に AD7124-4 で セトリング・タイム全体を使用して最初の変換結果を生成でき ます。このため、複数のチャンネルがイネーブルになっている 場 合 、ADC は 自 動 的 に ゼ ロ 遅 延 モ ー ド で 動 作 し ま す 。 SINGLE_CYCLE ビットの設定は無視されます。 表 56. Sinc4 フィルタの出力データ・レートおよび対応するセ トリング・タイムの例 (ゼロ遅延) Low Power (fCLK = 76.8 kHz) Output Data Rate (SPS) 2.5 12.5 15 2.5 12.5 15 2.5 12.5 15 Settling Time (ms) 400.15 80.15 66.82 400.61 80.61 67.28 401.22 81.22 67.89 FULLY SETTLED ADC OUTPUT 1/fADC 図 85. Sinc4 ゼロ遅延動作 シーケンサ Sinc4 フィルタ セクションの説明は、デバイスに書込みを行っ てチャンネルを変更する場合など、チャンネルを手動で切り替 える場合に該当します。複数のチャンネルがイネーブルになっ ている場合は、内蔵シーケンサが自動的に使用されます。デバ イスは、イネーブルにされたすべてのチャンネルを自動的にス キャンします。この場合、最初の変換に必要な時間は表 55 に 示したセトリング・タイム全体になります。後続のすべての変 換でも、各変換に必要な時間はセトリング・タイムになります が、デッド・タイムは 30 に減少します。 4 Sinc 50 Hz／60 Hz 除去比 図 86 に、出力データ・レートが 50 SPS にプログラム済みで、 ゼロ遅延がディスエーブルの場合の sinc4 フィルタの周波数応 答を示します。同じ設定でゼロ遅延がイネーブルの場合、フィ ルタ応答は同じままですが、出力データ・レートは 12.5 SPS に なります。安定したマスター・クロックの場合、sinc4 フィル タは 120 dB (min) を超える 50 Hz (±1 Hz) 除去比を実現します。 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –110 –120 0 25 50 75 100 FREQUENCY (Hz) 125 150 13197-095 Mid Power (fCLK = 153.6 kHz) FS[10:0] 1920 384 320 480 96 80 240 48 40 ANALOG INPUT FILTER GAIN (dB) Power Mode Full Power (fCLK = 614.4 kHz) アナログ入力が一定の場合、またはチャンネル変更が発生した 場合、ほぼ一定の出力データ・レートで有効な変換結果を得る ことができます。1 つのチャンネルで変換が実行され、アナロ グ入力でステップ変化が発生した場合、ステップ変化が変換プ ロセスに同期されていれば、ADC は完全にセトリングされた 変換結果の出力を継続します。ステップ変化が同期されていな い場合、セトリングが不完全な 1 つの変換が ADC から出力さ れます (図 85 を参照)。 13197-094 4 Sinc ゼロ遅延 図 86. Sinc4 フィルタ応答 (50 SPS 出力データ・レート、ゼロ 遅延ディスエーブル、または 12.5 SPS 出力データ・レート、 ゼロ遅延はイネーブル) Rev. A | 54/90 AD7124-4 データシート 0 図 87 に、出力データ・レートが 60 SPS にプログラム済みで、 ゼロ遅延がディスエーブルの場合の sinc4 フィルタの周波数応 答を示します。同じ設定でゼロ遅延がイネーブルの場合、フィ ルタ応答は同じままですが、出力データ・レートは 15 SPS に なります。安定したマスター・クロックの場合、sinc4 フィル タは 120 dB (min) を超える 60 Hz (±1 Hz) 除去比を実現します。 –10 –20 0 –10 –50 –60 –70 –80 –30 –90 –40 –100 –50 –110 –60 –120 –70 25 50 75 100 –100 –110 30 60 90 120 150 SINC3 フィルタ 13197-096 0 FREQUENCY (Hz) 図 87.Sinc4 フィルタ応答 (60 SPS 出力データ・レート、 ゼロ遅延ディスエーブル、または 15 SPS 出力データ・レート、 ゼロ遅延はイネーブル) 出力データ・レートが 10 SPS でゼロ遅延がディスエーブルの 場合、または 2.5 SPS でゼロ遅延がイネーブルの場合、50 Hz と 60 Hz の同時除去が実現します。安定したマスター・クロック の場合、sinc4 フィルタは 120 dB (min) の 50 Hz (±1 Hz) ／60 Hz (±1 Hz) 除去が実現します。 sinc4 フィルタの代わりに sinc3 フィルタを使用できます。この フィルタは、フィルタ・レジスタのフィルタ・ビットを使用し て選択します。このフィルタは、優れたノイズ性能、中程度の セトリング・タイム、中程度の 50 Hz／60 Hz (±1 Hz) 除去比を 備えています。図 90 の灰色で示しているブロックは使用しま せん。 SINC3 /SINC4 FILTER MODULATOR 0 POST FILTER AVERAGING BLOCK –10 –20 図 90. Sinc3 フィルタ –30 FILTER GAIN (dB) 150 図 89.Sinc4 フィルタ応答 (50 SPS 出力データ・レート、ゼロ 遅延ディスエーブル、または 12.5 SPS 出力データ・レート、 ゼロ遅延イネーブル、REJ60 = 1) –90 3 Sinc 出力データ・レートとセトリング・タイム –40 出力データ・レート (ADC で連続変換を実行しているときに 1 つのチャンネルで可能な変換レート) は次のようになります。 –50 –60 fADC = fCLK/ (32 × FS[10:0]) –70 –80 ここで、 fADC は出力データ・レート。 マスター・クロック周波数 (通常消費電力モード: 614.4 kHz、 fCLK は、 中消費電力モード: 153.6 kHz、低消費電力モード: 76.8 kHz)。 FS[10:0]は、フィルタ・レジスタの FS[10:0]ビットの 10 進表示 値。FS[10:0]は、1 ～ 2047 の値に設定できます。 –90 –100 0 30 60 90 FREQUENCY (Hz) 120 150 13197-097 –110 –120 125 FREQUENCY (Hz) –80 –120 0 13197-099 FILTER GAIN (dB) –20 –40 13197-098 FILTER GAIN (dB) –30 図 88. Sinc4 フィルタ応答 (10 SPS 出力データ・レート、 ゼロ遅延ディスエーブル、または 2.5 SPS 出力データ・レー ト、ゼロ遅延はイネーブル) 50 Hz／60 Hz の同時除去は、フィルタ・レジスタの REJ60 ビッ トを使用して実現できます。Sinc フィルタが 50 Hz にノッチを 配置した場合、REJ60 ビットは 60 Hz に 1 次ノッチを配置しま す。出力データ・レートは、ゼロ遅延がディスエーブルの場合 は 50 SPS で、ゼロ遅延がイネーブルの場合は 12.5 SPS です。 図 89 に sinc4 フィルタの周波数応答を示します。安定したマス ター・クロックの場合、フィルタは 82 dB (min) の 50 Hz ± 1 Hz と 60 Hz ± 1 Hz の除去を実現します。 出力データ・レートは次のようにプログラムできます。 • • • 通常消費電力モードの場合: 9.38 SPS ～ 19,200 SPS 中消費電力モードの場合: 2.35 SPS ～ 4800 SPS 低消費電力モードの場合: 1.17 SPS ～ 2400 SPS sinc3 フィルタのセトリング・タイムは、次のようになります。 tSETTLE = (4 × 32 × FS[10:0] + Dead time) /fCLK ここで Dead time = 60 (FS[10:0] = 1 の場合) および 94 (FS[10:0] >1 の場合) 3 dB 周波数は、次のとおりです。 Rev. A | 55/90 f3dB = 0.272× fADC AD7124-4 データシート 表 57 に、FS[10:0]設定および対応する出力データ・レートとセ トリング・タイムの例を示します。 表 57. Sinc3 フィルタの出力データ・レートおよび対応するセ トリング・タイムの例 Mid Power (fCLK = 153.6 kHz) Low Power (fCLK = 76.8 kHz) FS[10:0] 1920 384 320 480 96 80 240 48 40 CHANNEL A Dead time/fCLK ここで Dead time = 60 (FS[10:0]= 1 の場合) または 94 (FS[10:0]> 1 の場合) CH A CHANNEL B CH A CH B CH B 1/fADC DT/fCLK NOTES 1. DT = DEAD TIME 図 91. Sinc3 チャンネル変更 1 つのチャンネルで変換が実行され、ステップ変化が発生した 場合、ADC はアナログ入力の変換を検出しません。このため、 プログラムされた出力データ・レートで変換結果の出力を継続 します。ただし、出力データがアナログ入力を正確に反映する のは、3 回目の変換以降です。ADC が変換を処理していると きにステップ変化が発生した場合、ADC はステップ変化後に 変換を 4 回実行して完全にセトリングされた結果を生成します。 ANALOG INPUT 出力データ・レートが低い場合、この追加遅延によるセトリン グ・タイムへの影響はほとんどありません。ただし、出力デー タ・レートが高い場合は、この遅延を考慮する必要があります。 表 58 に、FS[10:0]のサンプルについて、1 つのチャンネルでの 連続変換時の出力データ・レートとチャンネル切り替え時のセ トリング・タイムを示します。 別のチャンネルを選択した場合、 チャンネル変更後に AD7124-4 でセトリング・タイム全体を使用して最初の変換結果を生成で きます。このため、複数のチャンネルがイネーブルになってい る場合、ADC は自動的にゼロ遅延モードで動作します。 SINGLE_CYCLE ビットの設定は無視されます。 13197-100 CONVERSIONS ここで、 fADC は出力データ・レート。 fCLK は、マスター・クロック周波数。 FS[10:0]は、フィルタ・レジスタの FS[10:0]ビットの 10 進 表示値。 チャンネルを切り替えた場合、最初の変換で次の追加遅延が発 生します。 チャンネルが変更されると、変調器とフィルタがリセットされ ます。セトリング・タイム全体を使用すれば、チャンネル変更 後の最初の変換結果を生成できます (図 91 を参照)。このチャン ネルでの後続の変換は 1/fADC で発生します。 CHANNEL fADC = fCLK/ (3 × 32 × FS[10:0]) アナログ入力が一定の場合、またはチャンネル変更が発生した 場合、ほぼ一定の出力データ・レートで有効な変換結果を得る ことができます。1 つのチャンネルで変換が実行され、アナロ グ入力でステップ変化が発生した場合、ステップ変化が変換プ ロセスに同期されていれば、ADC は完全にセトリングされた 変換結果の出力を継続します。ステップ変化が同期されていな い場合、セトリングが不完全な 1 つの変換が ADC から出力さ れます (図 93 を参照)。 ANALOG INPUT ADC OUTPUT FULLY SETTLED 1/fADC 1/fADC 13197-101 ADC OUTPUT FULLY SETTLED 13197-102 Power Mode Full Power (fCLK = 614.4 kHz) Settling Time (ms) 300.15 60.15 50.15 300.61 60.61 50.61 301.22 61.22 51.22 Output Data Rate (SPS) 10 50 60 10 50 60 10 50 60 1 つのチャンネルでアナログ入力が連続的にサンプリングされ る場合、出力データ・レートは次のようになります。 図 93. Sinc3 ゼロ遅延動作 図 92. アナログ入力での非同期ステップ変化 表 58.Sinc3 フィルタの出力データ・レートおよび対応するセ トリング・タイムの例 (ゼロ遅延) 3 Sinc ゼロ遅延 ゼロ遅延は、フィルタ・レジスタの SINGLE_CYCLE ビットを 1 にセットすることでイネーブルになります。ゼロ遅延がイネー ブルになっている場合、1 つのチャンネルでの連続変換にかか る時間は、セトリング・タイムとほぼ同じになります。変換が 1 つのチャンネルで発生するか、複数のチャンネルを使用する かに関係なく、すべての変換の間の経過時間がほぼ同じになる ことがこのモードの利点です。 Power Mode Full Power (fCLK = 614.4 kHz) Mid Power (fCLK = 153.6 kHz) Low Power (fCLK = 76.8 kHz) Rev. A | 56/90 FS[10:0] 1920 384 320 480 96 80 240 48 40 Output Data Rate (SPS) 3.33 16.67 20 3.33 16.67 20 3.33 16.67 20 Settling Time (ms) 300.15 60.15 50.15 300.61 60.61 50.61 301.22 61.22 51.22 AD7124-4 データシート 3 Sinc 50 Hz／60 Hz 除去比 図 94 に、出力データ・レートが 50 SPS にプログラム済みで、 ゼロ遅延がディスエーブルの場合の sinc3 フィルタの周波数応 答を示します。同じ設定でゼロ遅延がイネーブルの場合、フィ ルタ応答は同じままですが、出力データ・レートは 16.67 SPS に なります。安定したマスター・クロックの場合、sinc3 フィル タは 50 Hz ± 1 Hz で 95 dB (min) の除去比を実現します。 0 –10 –20 –30 –60 –70 –80 –90 –100 –110 –120 0 30 60 90 120 150 FREQUENCY (Hz) –20 図 96.Sinc3 フィルタ応答 (10 SPS 出力データ・レート、ゼロ 遅延ディスエーブル、または 3.33 SPS 出力データ・レート、 ゼロ遅延はイネーブル) –40 –50 フィルタ・レジスタの REJ60 ビットを使用すれば、50 Hz と 60 Hz の同時除去を達成できます。Sinc フィルタが 50 Hz にノッ チを配置した場合、REJ60 ビットは 60 Hz に 1 次ノッチを配置 します。出力データ・レートは、ゼロ遅延がディスエーブルの 場合は 50 SPS で、ゼロ遅延がイネーブルの場合は 16.67 SPS で す。図 97 に、この設定の場合の sinc3 フィルタの周波数応答を 示します。安定したマスター・クロックの場合、50 Hz と 60 Hz (±1 Hz) での除去比は 67 dB (min) を上回ります。 –60 –70 –80 –90 –100 25 50 75 100 125 150 FREQUENCY (Hz) 0 –10 図 94. Sinc3 フィルタ応答 (50 SPS 出力データ・レート、ゼロ 遅延ディスエーブル、または 16.67 SPS 出力データ・レート、 ゼロ遅延イネーブル) –20 FILTER GAIN (dB) –30 図 95 に、出力データ・レートが 60 SPS にプログラム済みで、 ゼロ遅延がディスエーブルの場合の sinc3 フィルタの周波数応 答を示します。同じ設定でゼロ遅延がイネーブルの場合、フィ ルタ応答は同じままですが、出力データ・レートは 20 SPS に なります。安定したマスター・クロックの場合、sinc3 フィル タの 60 Hz ±1 Hz での除去比は 95 dB (min) です。 –40 –50 –60 –70 –80 –90 –100 0 –10 –110 –20 –120 –30 25 50 75 100 FREQUENCY (Hz) –40 125 150 図 97. Sinc3 フィルタ応答 (50 SPS 出力データ・レート、ゼロ 遅延ディスエーブル、または 16.67 SPS 出力データ・レート、 ゼロ遅延はイネーブル、REJ60 = 1) –50 –60 –70 高速セトリング・モード (SINC4 + SINC1 フィルタ) –80 –90 –100 0 30 60 90 FREQUENCY (Hz) 120 150 13197-104 –110 –120 0 13197-106 0 13197-103 –110 –120 FILTER GAIN (dB) 0 –10 –30 FILTER GAIN (dB) –40 –50 13197-105 Sinc3 フィルタ セクションの説明は、デバイスに書込みを行っ てチャンネルを変更する場合など、チャンネルを手動で切り替 える場合に該当します。複数のチャンネルがイネーブルになっ ている場合は、内蔵シーケンサが自動的に使用されます。デバ イスは、イネーブルにされたすべてのチャンネルを自動的にス キャンします。この場合、最初の変換に必要な時間は表 57 に 示したセトリング・タイム全体になります。後続のすべての変 換でも、各変換に必要な時間はセトリング・タイムになります が、デッド・タイムは 30 に減少します。 出力データ・レートが 10 SPS でゼロ遅延がディスエーブルの 場合、または 3.33 SPS でゼロ遅延がイネーブルの場合、50 Hz／ 60 Hz の同時除去が実現します。sinc3 フィルタの 50 Hz ± 1 Hz ／60 Hz ± 1 Hz での除去比は 100 dB (min) です (図 96 を参照)。 FILTER GAIN (dB) シーケンサ 図 95. Sinc3 フィルタ応答 (60 SPS 出力データ・レート、ゼロ 遅延ディスエーブル、または 20 SPS 出力データ・レート、ゼ ロ遅延イネーブル) 高速セトリング・モードにおいて、セトリング・タイムは最初 のフィルタ・ノッチの逆数に近くなります。このため、1/50 Hz または 1/60 Hz に近い出力データ・レートで 50 Hz および／ま たは 60 Hz の除去を達成できます。セトリング・タイムは、出 力データ・レートの逆数にほぼ等しくなります。このため、1 つ の以上のチャンネルで変換する場合、変換時間はほぼ一定にな ります。 高速セトリング・モードは、フィルタ・レジスタのフィルタ・ ビットを使用してイネーブルにします。高速セトリング・モー ドでは、sinc4 フィルタの後で sinc1 フィルタを使用します。sinc1 フィルタは、通常消費電力モードおよび中消費電力モードの 場合は 16 による平均をとり、低消費電力モードの場合は 8 に Rev. A | 57/90 AD7124-4 データシート よる平均をとります。図 98 の灰色で示しているブロックは使 用しません。 13197-107 1 1 つのチャンネルでの連続変換時の出力データ・レートは、次 のようになります。 fADC = fCLK/((4 + Avg – 1) × 32 × FS[10:0]) ここで、 fADC は出力データ・レート。 fCLK は、マスター・クロック周波数 (通常消費電力モード: 614.4 kHz、中消費電力モード: 153.6 kHz、低消費電力モード: 76.8 kHz)。 Avg は、通常消費電力モードまたは中消費電力モードの場合は 16、低消費電力モードの場合は 8。 FS[10:0]は、フィルタ・レジスタの FS[10:0]ビットの 10 進表示 値。FS[10:0]は、1 ～ 2047 の値に設定できます。 別のチャンネルを選択した場合、最初の変換で追加遅延が発生 します。セトリング・タイムは、次のようになります。 tSETTLE = ((4 + Avg – 1) × 32 × FS[10:0]+ Dead time) /fCLK ここで Dead time = 94。 3 dB 周波数は、次のとおりです。 f3dB = 0.44 × fADC 表 59 に、FS[10:0]サンプルの設定および対応する出力データ・ レートとセトリング・タイムを示します。 表 59. 出力データ・レートおよび対応するセトリング・タイム の例 (高速セトリング・モード、Sinc4 + Sinc1) Low Power (fCLK = 76.8 kHz, Average by 8) Output Data Rate (SPS) 8.42 42.11 50.53 8.42 42.11 50.53 7.27 36.36 43.64 Settling Time (ms) 118.9 23.9 19.94 119.36 24.36 20.4 138.72 28.72 24.14 アナログ入力が一定の場合、またはチャンネル変更が発生した 場合、ほぼ一定の出力データ・レートで有効な変換結果を得る ことができます。 13197-108 デバイスが 1 つのチャンネルで変換を実行していて、アナログ 入力でステップ変化が発生した場合、 ADC は変化を検出せず、 変換結果の出力を継続します。ステップ変化が変換と同期され ている場合は、完全にセトリングされた結果のみが ADC から 出力されます。ただし、ステップ変化が変換プロセスに同期さ れていない場合、セトリングが不完全な中間結果が 1 つ出力さ れます (図 100 を参照)。 ANALOG INPUT VALID ADC OUTPUT 1/fADC 4 図 100. アナログ入力でのステップ変化、Sinc + Sinc1 フィル タ シーケンサ 高速セトリング・モード (Sinc4 + Sinc1 フィルタ) セクションの説明 は、デバイスに書込みを行ってチャンネルを変更する場合など、 チャンネルを手動で切り替える場合に該当します。複数のチャン ネルがイネーブルになっている場合は、内蔵シーケンサが自動 的に使用されます。デバイスは、イネーブルにされたすべての チャンネルを自動的にスキャンします。この場合、最初の変換 に必要な時間は表 59 に示したセトリング・タイム全体になり ます。後続のすべての変換でも、各変換に必要な時間はセトリン グ・タイムになりますが、デッド・タイムは 30 に減少します。 4 1 50 Hz と 60 Hz の除去、Sinc + Sinc フィルタ 図 101 に、 FS[10:0]を通常消費電力モードで 24、中消費電力モー ドおよび低消費電力モードで 6 に設定した場合の周波数応答を 示します。表 59 に対応する出力データ・レートを示します。 Sinc フィルタは、最初のノッチを次の周波数に配置します。 fNOTCH = fCLK/ (32 × FS[10:0]) 1 sinc フィルタは、fNOTCH/Avg (Avg は、通常消費電力モードと 中消費電力モードでは 16、低消費電力モードでは 8) にノッチを 配置します。また、ノッチはこの周波数の整数倍のところにも 配置されます。このため、通常消費電力モードまたは中消費電 力モードで FS[10:0]を 6 に設定した場合、ノッチは Sinc フィル タにより 800 Hz に配置され、平均化により 50 Hz と 50 Hz の 整数倍のところに配置されます。 低消費電力モードの場合、ノッ チは Sinc フィルタにより 400 Hz に配置され、平均化により 50 Hz と 50 Hz の整数倍のところに配置されます。 50 Hz のノッチは 1 次ノッチです。このため、ノッチの幅は広 くありません。安定したマスター・クロックの場合、正確に 50 Hz での除去比が良好であることを意味します。ただし、50 Hz ± 1 Hz の帯域では、除去比が大幅に低下します。安定したクロッ クの場合、50 Hz ± 0.5 Hz での除去比は 40 dB (min) です。この ため、高速セトリング・モードを使用する場合は、優れたマス ター・クロック源を使用することをお勧めします。 Rev. A | 58/90 13197-109 4 Mid Power (fCLK = 153.6 kHz, Average by 16) CH B CH B CH B CH B 図 99. 高速セトリング、Sinc4 + Sinc1 フィルタ 出力データ・レートとセトリング・タイム、Sinc + Sinc フィルタ FS[10:0] 120 24 20 30 6 5 30 6 5 CH A CH A CH A CH A 1/fADC DT/f CLK 図 98. 高速セトリング・モード、Sinc4 + Sinc1 フィルタ Power Mode Full Power (fCLK = 614.4 kHz, Average by 16) CHANNEL B NOTES 1. DT = DEAD TIME AVERAGING BLOCK First Notch (Hz) 10 50 60 10 50 60 10 50 60 CONVERSIONS CH A CHANNEL A POST FILTER SINC3/SINC4 FILTER MODULATOR CHANNEL AD7124-4 データシート 0 高速セトリング・モード (SINC3 + SINC1 フィルタ) –10 高速セトリング・モードにおいて、セトリング・タイムは最初 のフィルタ・ノッチの逆数に近くなります。このため、1/50 Hz または 1/60 Hz に近い出力データ・レートで 50 Hz および／ま たは 60 Hz の除去を達成できます。セトリング・タイムは、出 力データ・レートの逆数にほぼ等しくなります。このため、1 つ の以上のチャンネルで変換する場合、変換時間はほぼ一定にな ります。 –20 –40 –50 –60 –70 –80 高速セトリング・モードは、フィルタ・レジスタのフィルタ・ ビットを使用してイネーブルにします。高速セトリング・モー sinc1 ドでは、sinc3 フィルタの後で sinc1 フィルタを使用します。 フィルタは、通常消費電力モードおよび中消費電力モードの場 合は 16 による平均をとり、低消費電力モードの場合は 8 によ る平均をとります。図 104 の灰色で示しているブロックは使用 しません。 –90 –100 0 30 60 90 120 150 FREQUENCY (Hz) 13197-110 –110 –120 図 101. 50 Hz の除去 図 102 に、FS[10:0]を通常消費電力モードで 20、または中消費 電力モードおよび低消費電力モードで 5 に設定した場合のフィ ルタ応答を示します。この場合、ノッチは 60 Hz と 60 Hz の 整数倍のところに配置されます。60 Hz ± 0.5 Hz での除去比 は 40 dB (min) です。 MODULATOR 図 104. 高速セトリング・モード、Sinc3 + Sinc1 フィルタ 3 –20 FILTER GAIN (dB) –30 1 つのチャンネルでの連続変換時の出力データ・レートは、次 のようになります。 –40 –50 fADC = fCLK/((3 + Avg – 1) × 32 × FS[10:0]) –60 ここで、 fADC は出力データ・レート。 fCLK は、マスター・クロック周波数 (通常消費電力モード: 614.4 kHz、中消費電力モード: 153.6 kHz、低消費電力モード: 76.8 kHz)。 Avg は、通常消費電力モードまたは中消費電力モードの場合は 16、低消費電力モードの場合は 8。 FS[10:0]は、フィルタ・レジスタの FS[10:0]ビットの 10 進表示 値。FS[10:0]は、1 ～ 2047 の値に設定できます。 –70 –80 –90 –100 0 30 60 90 120 150 FREQUENCY (Hz) 13197-111 –110 別のチャンネルを選択した場合、最初の変換で追加遅延が発生 します。セトリング・タイムは、次のようになります。 図 102.60 Hz の除去 FS[10:0]を通常消費電力モードで 384、または中消費電力モードお よび低消費電力モードで 30 に設定すると、50 Hz／60 Hz の同時 除去を達成できます。ノッチは 10 Hz と 10 Hz の整数倍のところ に配置されるので、50 Hz と 60 Hz の同時除去が実現します。50 Hz ± 0.5 Hz および 60 Hz ± 0.5 Hz での除去比は 44 dB (typ) です。 0 tSETTLE = ((3 + Avg – 1) × 32 × FS[10:0]+ Dead time) / fCLK ここで Dead time = 94。 3 dB 周波数は、次のとおりです。 f3dB = 0.44 × fNOTCH 表 60 に、FS[10:0]サンプルの設定および対応する出力データ・ レートとセトリング・タイムを示します。 –10 –20 表 60. 出力データ・レートおよび対応するセトリング・タイム の例 (高速セトリング・モード、Sinc3 + Sinc1) –30 –40 –50 Power Mode Full Power (fCLK = 614.4 kHz, Average by 16) –60 –70 –80 –90 Mid Power (fCLK = 153.6 kHz, Average by 16) –100 –110 0 30 60 90 120 FREQUENCY (Hz) 図 103. 50 Hz と 60 Hz の同時除去 150 13197-112 FILTER GAIN (dB) 1 出力データ・レートとセトリング・タイム、Sinc + Sinc フィルタ –10 –120 FILTER AVERAGING BLOCK 0 –120 POST FILTER SINC3 /SINC4 13197-113 FILTER GAIN (dB) –30 Low Power (fCLK = 76.8 kHz, Average by 8) Rev. A | 59/90 FS[10:0] 120 24 20 30 6 5 30 6 5 First Notch (Hz) 10 50 60 10 50 60 10 50 60 Output Data Rate (SPS) 8.89 44.44 53.33 8.89 44.44 53.33 8 40 48 Settling Time (ms) 112.65 22.65 18.9 113.11 23.11 19.36 126.22 26.22 22.06 AD7124-4 データシート 50 Hz のノッチは 1 次ノッチです。このため、ノッチの幅は広 くありません。安定したマスター・クロックの場合、正確に 50 Hz での除去比が良好であることを意味します。ただし、50 Hz ± 1 Hz の帯域では、除去比が大幅に低下します。安定したクロッ クの場合、50 Hz ± 0.5 Hz での除去比は 40 dB (min) です。この ため、高速セトリング・モードを使用する場合は、優れたマス ター・クロック源を使用することをお勧めします。 アナログ入力が一定の場合、またはチャンネル変更が発生した 場合、ほぼ一定の出力データ・レートで有効な変換結果を得る ことができます。 CHANNEL A CH A CH A CH A CH A CH B CH B CH B CH B 1/fADC DT/fCLK NOTES 1. DT = DEAD TIME 0 –10 図 105. 高速セトリング、Sinc3 + Sinc1 フィルタ –20 –30 FILTER GAIN (dB) デバイスが 1 つのチャンネルで変換を実行していて、アナログ 入力でステップ変化が発生した場合、 ADC は変化を検出せず、 変換結果の出力を継続します。ステップ変化が変換と同期され ている場合は、完全にセトリングされた結果のみが ADC から 出力されます。ただし、ステップ変化が変換プロセスに同期さ れていない場合は、セトリングが不完全な中間結果が 1 つ出力 されます (図 106 を参照)。 –40 –50 –60 –70 –80 –90 –100 ANALOG INPUT ADC OUTPUT –120 0 30 60 90 120 150 1/fADC 図 106. アナログ入力でのステップ変化、Sinc3 + Sinc1 フィル タ シーケンサ 高速セトリング・モード (Sinc3 + Sinc1 フィルタ) セクションの説 明は、デバイスに書込みを行ってチャンネルを変更する場合な ど、チャンネルを手動で切り替える場合に該当します。複数の チャンネルがイネーブルになっている場合は、内蔵シーケンサ が自動的に使用されます。デバイスは、イネーブルにされたす べてのチャンネルを自動的にスキャンします。この場合、最初 の変換に必要な時間は表 60 に示したセトリング・タイム全体 になります。後続のすべての変換でも、各変換に必要な時間は セトリング・タイムになりますが、デッド・タイムは 30 に減 少します。 3 図 107. 50 Hz の除去 図 108 に、FS[10:0]を通常消費電力モードで 20、または中消費 電力モードおよび低消費電力モードで 5 に設定した場合のフィ ルタ応答を示します。この場合、ノッチは 60 Hz と 60 Hz の 整数倍のところに配置されます。60 Hz ± 0.5 Hz での除去比は 40 dB (min) です。 0 –10 –20 –30 FILTER GAIN (dB) 13197-115 FREQUENCY (Hz) 13197-116 –110 VALID 1 –40 –50 –60 –70 –80 –90 50 Hz と 60 Hz の除去、Sinc + Sinc フィルタ –100 図 107 に、FS[10:0]を通常消費電力モードで 24、中消費電力 モードおよび低消費電力モードで 6 に設定した場合の周波数 応答を示します。表 60 に対応する出力データ・レートを示 します。 –110 –120 fNOTCH = fCLK/(32 × FS[10:0]) 30 60 90 FREQUENCY (Hz) 120 150 図 108. 60 Hz の除去 Sinc フィルタは、最初のノッチを次の周波数に配置します。 平均化ブロックは、fNOTCH/Avg (Avg は、通常消費電力モードと 中消費電力モードでは 16、低消費電力モードでは 8) にノッチを 配置します。また、ノッチはこの周波数の整数倍のところにも 配置されます。このため、通常消費電力モードまたは中消費電 力モードで FS[10:0]を 6 に設定した場合、ノッチは Sinc フィル タにより 800 Hz に配置され、平均化により 50 Hz と 50 Hz の 整数倍のところに配置されます。 低消費電力モードの場合、ノッ チは Sinc フィルタにより 400 Hz に配置され、平均化により 50 Hz と 50 Hz の整数倍のところに配置されます。 0 13197-117 CONVERSIONS CH A CHANNEL B 13197-114 CHANNEL FS[10:0]を通常消費電力モードで 384、または中消費電力モー ドおよび低消費電力モードで 30 に設定すると、50 Hz／60 Hz の同時除去を達成できます。ノッチは 10 Hz と 10 Hz の整数 倍のところに配置されるので、50 Hz と 60 Hz の同時除去が実 現します。50 Hz ± 0.5 Hz および 60 Hz ± 0.5 Hz での除去比 は 42 dB (typ) です。 Rev. A | 60/90 AD7124-4 データシート 0 タリングすることで実現されます。ポスト・フィルタをイネー ブルにするには、すべてのフィルタ・ビットを 1 にセットする 必要があります。ポスト・フィルタ・オプションは、フィルタ・ レジスタの POST_FILTER ビットを使用して選択します。図 110 の灰色で示しているブロックは使用しません。 –10 –20 –40 –50 POST FILTER –60 –70 SINC3/SINC4 FILTER MODULATOR –80 AVERAGING BLOCK –90 –100 図 110. ポスト・フィルタ –110 0 30 60 90 120 FREQUENCY (Hz) 150 表 61 に、出力データ・レートおよび対応するセトリング・タ イムと除去比を示します。 13197-118 –120 13197-119 FILTER GAIN (dB) –30 図 109. 50 Hz と 60 Hz の同時除去 ポスト・フィルタ ポスト・フィルタは 50Hz と 60Hz を同時に除去するので、セ トリング・タイムと除去比のトレード・オフが可能です。これ らのフィルタは、27.27 SPS まで動作可能で、50 Hz ± 1 Hz と 60 Hz ± 1 Hz における干渉信号を最大 90 dB で除去できます。 これらのフィルタは、sinc3 フィルタの出力をポスト・フィル 1 つのチャンネルで連続変換を行っている場合、最初の変換に は tSETTLE の時間が必要です。後続の変換は 1/fADC で発生します。 (手動またはシーケンサを使用して) 複数のチャンネルがイネー ブルになっている場合、イネーブルにされた各チャンネルで 有効な変換結果を生成するには、セトリング・タイムが必要 です。 表 61. AD7124-4 ポスト・フィルタ:出力データ・レート、セトリング・タイム (tSETTLE) 、除去 Output Data Rate (SPS) 27.27 25 20 16.67 1 f3dB (Hz) 17.28 15.12 13.38 12.66 tSETTLE, Full Power Mode (ms) 38.498 41.831 51.831 61.831 tSETTLE, Mid Power Mode (ms) 38.998 42.331 52.331 62.331 tSETTLE, Low Power Mode (ms) 39.662 42.995 52.995 62.995 安定したマスター・クロックを使用。 Rev. A | 61/90 Simultaneous Rejection of 50 Hz ± 1 Hz and 60 Hz ± 1 Hz (dB) 1 47 62 86 92 データシート 0 0 –10 –10 –20 –20 –30 –30 FILTER GAIN (dB) –40 –50 –60 –70 –80 –60 –70 –100 40 100 200 300 400 500 600 –10 –20 –20 –30 –30 FILTER GAIN (dB) –10 –60 –70 –70 –90 60 65 70 FREQUENCY (Hz) –100 13197-121 55 0 –10 –20 –20 –30 –30 FILTER GAIN (dB) 0 –40 –50 –60 –70 FREQUENCY (Hz) –100 40 13197-122 600 500 600 –70 –90 500 400 –60 –80 400 300 –50 –80 300 200 –40 –90 200 100 図 115. DC ～ 600 Hz、出力データ・レート 20 SPS、 セトリング・タイム 50 ms –10 100 0 FREQUENCY (Hz) 図 112. 40 Hz ～ 70 Hz の拡大図、出力データ・ レート 27.27 SPS、セトリング・タイム 36.67 ms –100 40 70 –60 –80 50 65 –50 –90 45 60 –40 –80 –100 40 55 図 114. 40 Hz ～ 70 Hz の拡大図、出力データ・レート 25 SPS、セトリング・タイム 40 ms 0 –50 50 FREQUENCY (Hz) 0 –40 45 13197-124 0 13197-120 –90 –100 13197-123 –80 図 111. DC ～ 600 Hz、出力データ・レート 27.27 SPS、 セトリング・タイム 36.67 ms FILTER GAIN (dB) –50 –90 FREQUENCY (Hz) FILTER GAIN (dB) –40 45 50 55 60 65 FREQUENCY (Hz) 図 113. DC ～ 600 Hz、出力データ・レート 25 SPS、 セトリング・タイム 40 ms 図 116. 40 Hz ～ 70 Hz の拡大図、出力データ・ レート 20 SPS、セトリング・タイム 50 ms Rev. A | 62/90 70 13197-125 FILTER GAIN (dB) AD7124-4 AD7124-4 0 0 –10 –10 –20 –20 –30 –30 FILTER GAIN (dB) –40 –50 –60 –70 –80 –40 –50 –60 –70 –80 –90 –100 40 0 100 200 300 FREQUENCY (Hz) 400 500 600 13197-126 –90 –100 45 50 55 60 65 FREQUENCY (Hz) 図 117. DC ～ 600 Hz、出力データ・レート 16.667 SPS、 セトリング・タイム 60 ms 図 118. 40 Hz ～ 70 Hz の拡大図、出力データ・ レート 16.667 SPS、セトリング・タイム 60 ms Rev. A | 63/90 70 13197-127 FILTER GAIN (dB) データシート AD7124-4 データシート フィルタ・オプション一覧 AD7124-4 には、いくつかのフィルタ・オプションがあります。 選択したフィルタは、出力データ・レート、セトリング・タイ 表 62. フィルタ一覧 Sinc4, Zero Latency Sinc3 Fast Settling (Sinc4 + Sinc1) Fast Settling (Sinc3 + Sinc1) 1 2 表 62 に、いくつかのサンプル設定および対応するスループッ トと 50 Hz／60 Hz の除去比を示します。 1 Filter Sinc4 Post Filter ム、RMS ノイズ、阻止帯域の減衰量、50 Hz／60 Hz の除去に 影響を与えます。 Power Mode All All All All All All All All All All All Full／mid Low Full／mid Low Full／mid Low Full／mid Low Full／mid Low Full／mid Low All All All All Output Data Rate (SPS) 10 50 50 60 12.5 12.5 15 10 50 50 60 50.53 REJ60 0 0 1 0 0 1 0 0 0 1 0 0 50 Hz Rejection (dB) 2 120 dB (50 Hz and 60 Hz) 120 dB (50 Hz only) 82 dB (50 Hz and 60 Hz) 120 dB (60 Hz only) 120 dB (50 Hz only) 82 dB (50 Hz and 60 Hz) 120 dB (60 Hz only) 100 dB (50 Hz and 60 Hz) 95 dB (50 Hz only) 67 dB (50 Hz and 60 Hz) 95 dB (60 Hz only) 40 dB (60 Hz only) 43.64 42.11 0 0 40 dB (60 Hz only) 40 dB (50 Hz only) 36.36 8.4 0 0 40 dB (50 Hz only) 40 dB (50 Hz and 60 Hz) 7.27 53.33 0 0 40 dB (50 Hz and 60 Hz) 40 dB (60 Hz only) 48 44.44 0 0 40 dB (60 Hz only) 40 dB (50 Hz only) 40 8.89 0 0 40 dB (50 Hz only) 40 dB (50 Hz and 60 Hz) 8 27.27 25 20 16.67 0 0 0 0 0 40 dB (50 Hz and 60 Hz) 47 dB (50 Hz and 60 Hz) 62 dB (50 Hz and 60 Hz) 85 dB (50 Hz and 60 Hz) 90 dB (50 Hz and 60 Hz) これらの計算では、マスター・クロックが安定であると仮定しています。 高速セトリング・モードの場合、50 Hz／60 Hz の除去比は 50 Hz および／または 60 Hz ±0.5 Hz の帯域で計測されます。他のすべてのモードでは、50 Hz および／ または 60 Hz ±1 Hz の領域が使用されます。 Rev. A | 64/90 AD7124-4 データシート 診断機能 • • • • • 読出し／書込み動作が有効なレジスタに対してのみ行わ れる 有効なデータのみが内蔵レジスタに書き込まれる LDO で適切なデカップリングが使用される 外部リファレンスが存在する (使用する場合) ADC 変調器とフィルタが仕様範囲内で動作している シグナル・チェーンのチェック リファレンスや電源電圧などの機能を ADC への入力として選 択できます。このため、AD7124-4 は、デバイスに接続された 電圧をチェックできます。AD7124-4 は、チャンネル・レジス タの V_20MV_P ～ V_20MV_M チャンネルを選択することで チャンネルに内部入力することが可能な内部 20 mV 信号も生 成します。この機能を使用すれば、PGA をチェックできます。 例えば、PGA の設定が増加するに従って、アナログ入力範囲 の割合を表す信号が半減します。これにより、PGA が正常に 機能していることをチェックできます。 リファレンス電圧の検出 AD7124-4 は、外部リファレンスをリファレンス源として選択 した場合に、変換またはキャリブレーション用の有効なリファ レンスが存在するかどうかを検出する内蔵回路を備えています。 これは、リファレンスを外部から得る RTD やストレイン・ゲー ジなどのアプリケーションに有用な機能です。 REFIN (REFINx(+) – REFINx(–)) 0.7V OUTPUT: 0 WHEN REFIN ≤0.7V 1 WHEN REFIN <0.7V 13197-128 COMPARATOR 図 119.リファレンス検出回路 この機能は、ERROR_EN レジスタの REF_DET_ERR_EN ビッ トを 1 にセットするとイネーブルになります。選択した REFINx (+) ピンと REFINx (−) ピン間の電圧が 0.7 V を下回るか、 REFINx (+) 入力または REFINx (−) 入力がオープン・サーキットになっ ている場合、AD7124-4 は有効なリファレンスが存在しないこ とを検出します。この場合、エラー・レジスタの REF_DET_ERR ビットが 1 にセットされます。ステータス・レジスタの ERR ビッ トもセットされます。 デバイスがスタンバイ・モードを終了すると、リファレンス検 出フラグがセットされます。このため、スタンバイ・モードの 終了後にエラー・レジスタを読み出して、フラグを 0 にリセッ トしてください。 キャリブレーション・エラー、変換エラー、飽 和エラー AD7124-4 では、変換プロセスとキャリブレーション・プロ セスを監視することもできます。これらの診断は、変換中ま たはキャリブレーション中に使用するアナログ入力だけでな く、変調器やデジタル・フィルタもチェックします。これら の 機 能 は 、ERROR_EN レ ジ ス タ の ADC_CAL_ERR_EN、 ADC_CONV_ERR_EN、ADC_SAT_ERR_EN ビットを使用して イネーブルにできます。これらの機能をイネーブルにすると、 エラーが発生した場合に ADC_ CAL_ERR、 ADC_CONV_ERR、 ADC_SAT_ERR ビットがセットされます。 デジタル・フィルタでオーバーフローまたはアンダーフローが 発生している場合は、ADC_CONV_ERR がセットされます。 また、ADC 変換がオール 0 またはオール 1 にクランプされま す。このフラグは、データ・レジスタの更新に併せて更新され、 エラー・レジスタの読出しによってのみクリアされます。 変調器が 20 個の連続する 1 または 0 を出力した場合、 ADC_SAT_ERR フラグがセットされます。これは、変調器が飽 和状態になったことを示しています。 オフセット・キャリブレーションを実行した場合、結果のオフ セット係数は 0x7FFFFF ～ 0xF80000 である必要があります。 係数がこの範囲外の場合、オフセット・レジスタは更新されず、 ADC_CAL_ERR フラグがセットされます。フルスケール・キャ リブレーションの最中に、デジタル・フィルタのオーバーフロー がチェックされます。オーバーフローが発生した場合、エラー・ フラグがセットされ、ゲイン・レジスタは更新されません。 過電圧／低電圧の検出 過電圧／低電圧モニタは、 AINx アナログ入力ピンの絶対電圧を チェックします。データシートの仕様を満たすには、絶対電圧 が仕様範囲に収まっている必要があります。データシートの限 界値を超えて ADC を動作させると、直線性が低下します。 AD7124-4 の通常変換中に REF_DET_ERR ビットがアクティブ になると、変換結果はすべて 1 に戻ります。このため、変換を 実行中に REF_DET_ERR を連続的に監視する必要はありません。 ADC データ・レジスタから読み出した変換結果がオール 1 で あるかどうかを確認するだけで十分です。 AD7124-4 のオフセット・キャリブレーション中またはフルス ケール・キャリブレーション中に REF_DET_ERR ビットがア クティブになると、レジスタに正しくない係数がロードされな いように、対応するキャリブレーション・レジスタの更新が禁 止され、 REF_DET_ERR ビットがセットされます。 キャリブレー ションを実行するたびに有効なリファレンスが存在しているこ とを確認するには、キャリブレーション・サイクルの終わりに REF_DET_ERR ビットのステータスをチェックします。 Rev. A | 65/90 OVERVOLTAGE COMPARATOR AV DD + 40mV AINx AINx_OV_ERR: SET IF AINx IS 40mV ABOVE AVDD UNDERVOLTAGE COMPARATOR AVSS – 40mV AINx_UV_ERR: SET IF AINx IS 40mV ABOVE AVSS NOTE: AINx IS AINP OR AINM 図 120. アナログ入力過電圧／低電圧モニタ 13197-129 AD7124-4 には、さまざまな診断機能が内蔵されています。こ れらの機能を使用して、次の内容を確認できます。 AD7124-4 データシート 正のアナログ入力 (AINP) と負のアナログ入力 (AINM) の過電 圧／低電圧は個別にチェックできます。ERROR_EN レジスタ の AINP_OV_ERR_EN ビットと AINP_UV_ERR_EN ビットによ り、過電圧／低電圧の診断を個別に実行できます。AINP の電 圧が AVDD を上回った場合に過電圧のフラグが立ち、AINP の 電圧が AVSS を下回った場合に低電圧のフラグが立ちます。同 様に、負のアナログ入力ピンの過電圧／低電圧チェックは、 ERROR_EN レ ジ ス タ の AINM_OV_ERR_EN ビ ッ ト と AINM_UV_ ERR_EN ビットを使用してイネーブルにします。 エラー・フラグは、エラー・レジスタの AINP_OV_ERR、 AINP_UV_ERR、AINM_OV_ERR、AINM_UV_ERR です。 この機能をイネーブルにすると、対応するフラグがエラー・レ ジスタ内でセットされます。このため、過電圧／低電圧チェッ クをイネーブルにした場合、エラー・レジスタを読み出してフ ラグが 0 にリセットされたことを確認する必要があります。 電源モニタ ADC は、外部電圧の変換のほかに、AVDD ピンと IOVDD ピンの 電圧を監視できます。AVDD から AVSS または IOVDD から DGND への入力を選択すると、電圧 (AVDD から AVSS または IOVDD か ら DGND) は内部で 1/6 に減衰され、ここで得られた電圧が Σ-Δ 変調器に入力されます。この機能は、電源電圧の変動を監視す るときに便利です。 LDO モニタリング AD7124-4 には、いくつかの LDO チェック機能が内蔵されてい ます。外部電源のように、アナログおよびデジタル LDO によっ て生成した電圧は ADC への入力として選択可能です。また、 AD7124-4 は連続的に LDO 電圧を監視できます。 電源モニタ ALDO と DLDO に よ っ て 生 成 さ れ た 電 圧 は 、 そ れ ぞ れ ERROR_EN レ ジ ス タ の ALDO_PSM_ERR_EN ビ ッ ト と DLDO_PSM_ERR_EN ビットをイネーブルにすることで監視で きます。イネーブルにすると、LDO の出力電圧が連続的に監 視されます。ALDO 電圧が 1.6 V を下回ると、ALDO_PSM_ERR フラグがアサートされます。DLDO 電圧が 1.55 V を下回ると、 DLDO_PSM_ERR フラグがアサートされます。対応する LDO 電 圧が回復するまで、ビットはセットされたままになります。た だし、エラー・レジスタが読み出されたときのみ、ビットがク リアされます。 ALDO SET IF ALDO OUTPUT VOLTAGE IS LESS THAN 1.6V 1.6V 13197-130 OVERVOLTAGE COMPARATOR 図 121.アナログ LDO モニタ DLDO 1.55V SET IF DLDO OUTPUT VOLTAGE IS LESS THAN 1.55V 13197-131 OVERVOLTAGE COMPARATOR A D 7 1 2 4 - 4 は 、電 源 モ ニ タ リ ン グ に 使 用 す る 回 路 も テ ス トできます。ALDO_PSM_TRIP_TEST_EN ビットまた は DLDO_PSM_TRIP_TEST_EN ビットをセットすると、テス ト回路への入力は LDO 出力ではなく、GND に接続されます。 対応する ALDO_PSM_ERR ビットまたは DLDO_PSM_ERR ビットをセットします。 LDO コンデンサ検出 アナログおよびデジタル LDO には、 0.1 µF の外部デカップリン グ・コンデンサが必要です。AD7124-4 は、このデカップリン グ ・ コン デン サが 存在 する かど う かチ ェッ クで きま す 。 ERROR_EN レジスタの LDO_CAP_CHK ビットを使用して、 チェック対象の LDO がオフになり、LDO 出力の電圧が監視さ れます。電圧が降下すると、エラーが発生したとみなされ、エ ラー・レジスタの LDO_CAP_ERR ビットがセットされます。 アナログ LDO とデジタル LDO で同時にデカップリング・コン デンサが存在するかテストすることはできません。また、この テストは変換プロセスを妨害します。 デカップリング・コンデンサが存在しないことをチェックする ための回路も AD7124-4 でテストできます。ERROR_EN レジ スタの LDO_CAP_ CHK_TEST_EN ビットがセットされた場合、 デカップリング・コンデンサは内部で LDO から切断され、故 障状態になります。このため、LDO コンデンサのテストを実 行する場合、故障状態が報告されます。つまり、エラー・レジ スタの LDO_CAP_ERR ビットがセットされます。 MCLK カウンタ 出力データ・レート、フィルタ・セトリング・タイム、および フィルタ・ノッチ周波数はマスター・クロックに依存している ため、安定したマスター・クロックは重要です。AD7124-4 で は、マスター・クロックを監視できます。ERROR_EN レジス タの MCLK_CNT_EN ビットをセットすると、MCLK_COUNT レ ジスタが 131 マスター・クロック・サイクルごとに 1 つインク リメントされます。このレジスタは一定期間にわたり監視でき ます。マスター・クロック周波数は、MCLK_COUNT レジスタ の結果から判断できます。MCLK_COUNT レジスタは、最大値 に到達した後にラップ・アラウンドします。 SPI SCLK カウンタ SPI SCLK カウンタは、各読出し／書込み動作で使用される SCLK パルスの数をカウントします。この機能を使用する場合、 CS はすべての読出し／書込み動作をフレームする必要があり ます。すべての読出し／書込み動作は、8 SCLK パルスの整数 倍です (8、16、32、40、48)。SCLK カウンタが SCLK パルスを カウントして、結果が 8 の整数倍でない場合はエラーがフラグ され、エラー・レジスタの SPI_SCLK_CNT_ERR ビットがセッ トされます。書込み動作が実行され、SCLK に含まれる SCLK パルスの数が正しくない場合、この値はアドレス指定されたレ ジスタに書き込まれず、書込み動作はアボートされます。 SCLK カ ウ ン ト は 、ERROR_EN レ ジ ス タ の SPI_SCLK_ CNT_ERR_EN ビットをセットすることでイネーブルになりま す。 図 122. デジタル LDO モニタ Rev. A | 66/90 AD7124-4 データシート DIN 特定の期間、内蔵レジスタにアクセスできなくなる場合があり ます。例えば、パワーアップ時に内蔵レジスタはデフォルト値 に設定されます。ユーザーはこの動作が完了するまで待ってか ら、レジスタから読み出したり、レジスタに書き込む必要があ ります。また、オフセットまたはゲイン・キャリブレーション の実行中は、レジスタにアクセスできません。エラー・レジス タの SPI_IGNORE_ERR ビットは、内蔵レジスタにアクセスで きないときにエラーを通知します。この診断機能はデフォルト でイネーブルになっています。この機能は、ERROR_EN レジ スタの SPI_IGNORE_ERR_EN ビットを使用してディスエーブ ルにできます。 SPI_IGNORE_ERR がイネーブルになっているときに実行され た読出し／書込み動作は無視されます。 チェックサム保護 AD7124-4 は、インターフェースの信頼性を向上するために、 チェックサム・モードを使用できます。チェックサムを使用す ると、レジスタには有効なデータのみが書き込まれ、検証済み のレジスタからのデータ読み出しが可能になります。レジスタ への書込み時にエラーが発生した場合、エラー・レジスタの CRC_ERR ビットがセットされます。ただし、レジスタへの書 込みが正常に行われたか確認するため、 レジスタ・データのリー ドバックを実行し、チェックサムの確認を行ってください。 CRC チェックサム計算では、常に次の多項式が使用されます。 x8 + x2 + x + 1 チェックサムは、読出しと書込みの各データ交換トランザク ションの最後に付加されます。書込みトランザクションのチェッ クサム計算は、8 ビット・コマンド・ワードと 8 ～ 24 ビット のデータを使用して計算されます。読出しトランザクションは、 8-BIT CRC CS DATA CRC 図 123.CRC 付き SPI 書込みトランザクション 8-BIT COMMAND UP TO 32-BIT OUTPUT 8-BIT CRC CS DIN DOUT/ RDY CMD DATA CRC SCLK 図 124. CRC 付き SPI 読出しトランザクション 連続読出しモードがアクティブのときにチェックサム保護がイ ネーブルになっている場合、チェックサム値を計算する際に考 慮する必要がある暗黙的なデータ読出しコマンド 0x42 がすべ てのデータ転送の前に実行されます。これにより、ADC デー タが 0x000000 であっても、チェックサム値はゼロになりません。 メモリ・マップ・チェックサム保護 信頼性を向上するため、内蔵レジスタでは CRC の計算も実行 されます。ステータス・レジスタ、データ・レジスタ、および MCLK カウンタ・レジスタの内容は絶えず変化するため、こ のチェックの対象外です。CRC は、1/2400 秒ごとに実行され ます。メモリ・マップにアクセスするたびに、CRC が再計算 されます。CRC の再計算が実行されるイベントは次のとおり です。 • • • • ERROR_EN レジスタの CRC_ERR_EN ビットを使用して、 チェックサムをイネーブルまたはディスエーブルに設定します。 UP TO 24-BIT INPUT SCLK この機能に加え、SCLK カウンタと CRC により、シリアル・ インターフェースの信頼性が向上します。無効なレジスタに対 して読出し／書込みは行われません。SCLK パルスの数が正し くない場合、シリアル・インターフェースが非同期になり、間 違ったレジスタにアクセスするようになります。 AD7124-4 は、 診断機能によってこれらの問題を防止します。 SPI_IGNORE エラー 8-BIT COMMAND CS 13197-132 SCLK カウンタと一緒に、AD7124-4 は読出し／書込み動作を チェックして、有効なレジスタがアドレス指定されたかどうか も確認できます。ERROR_EN レジスタの SPI_READ_ERR_EN ビットまたは SPI_ WRITE_ERR_EN ビットがセットされると、 AD7124-4 は、読出し／書込み動作のアドレスをチェックしま す。このデータシートで説明しているユーザー・レジスタ以外 のレジスタに対して書込み／読出しを試行すると、エラーがフ ラグされます。エラー・レジスタの SPI_READ_ERR ビットま たは SPI_WRITE_ERR ビットがセットされ、読出し／書込み動 作がアボートされます。 8 ビットのコマンド・ワードと 8 ～ 32 ビットのデータ出力を 使用して計算されます。図 123 と 図 124 に、SPI での読出しお よび書込みトランザクションを示します。 13197-133 SPI 読出し／書込みエラー ユーザー書込み オフセット／フルスケール・キャリブレーション デバイスがシングル変換モードで動作していて、変換の 完了後に ADC がアイドル・モードになったとき 既存の連続読出しモードを終了したとき (ADC_CONTROL レジスタの CONT_READ ビットを 0 にセット) メ モ リ ・ マ ッ プ CRC 機 能 は 、ERROR_EN レ ジ ス タ の MM_CRC_ERR_EN ビットを 1 にセットしてイネーブルにしま す。エラーが発生した場合、エラー・レジスタの MM_CRC_ERR ビットが 1 にセットされます。 Rev. A | 67/90 AD7124-4 データシート CRC の計算 8 ビット幅のチェックサムは、次の多項式を使用して生成されます。 x8 + x2 + x + 1 チェックサムを生成するため、データは 8 ビットごとに左側にシフトされ、8 ビットのロジック 0 で終わる数値を生成します。多項式 の MSB が、データの左端にあるロジック 1 と整列するように、多項式の位置を調整します。排他的論理和 (XOR) 関数をデータに適用 して、新しく短い数値を生成します。多項式の MSB が、得られたデータの左端にあるロジック 1 と整列するよう、多項式の位置を再度 調整します。このプロセスは、元のデータが多項式の値よりも小さくなるまで繰り返されます。これが 8 ビットのチェックサムです。 24 ビット・ワードに対する多項式による CRC 計算例:0x654321 (8 ビット・コマンドと 16 ビット・データ) この例では、多項式ベースのチェックサムを使用して、8 ビットのチェックサムを計算します。 初期値 011001010100001100100001 01100101010000110010000100000000 8 ビット左にシフト x8 + x2 + x + 1 = 多項式 100000111 100100100000110010000100000000 XOR の結果 100000111 多項式 100011000110010000100000000 XOR の結果 100000111 多項式 11111110010000100000000 XOR の結果 100000111 多項式の値 1111101110000100000000 XOR の結果 100000111 多項式の値 111100000000100000000 XOR の結果 100000111 多項式の値 11100111000100000000 XOR の結果 100000111 多項式の値 1100100100100000000 XOR の結果 100000111 多項式の値 100101010100000000 XOR の結果 100000111 多項式の値 101101100000000 XOR の結果 100000111 多項式の値 1101011000000 XOR の結果 100000111 多項式の値 101010110000 XOR の結果 100000111 多項式の値 1010001000 XOR の結果 100000111 多項式の値 10000110 チェックサム = 0x86 Rev. A | 68/90 AD7124-4 データシート バーンアウト電流 AD7124-4 には、0.5 µA、2 µA、または 4 µA にプログラム可能 な 2 つの定電流発生器が内蔵されています。一方の発生器は、 もう一方は AINM から AVSS に AVDD から AINP に電流を供給し、 電流をシンクします。これらの電流により、断線を検出でき ます。 AVDD 変換値がフルスケールに近い場合は、判断を下す前にこれら 3 つの項目をチェックする必要があります。計測された電圧が 0 V の場合は、トランスデューサの短絡が考えられます。通常の 動作では、バーンアウト・ビットを 0 にセットしてこれらのバーン アウト電流をオフにします。電流源はバッファをオンにして、 通常の絶対入力電圧の仕様範囲内で動作します。 温度センサー AD7124-4 には、チップ温度を監視するのに便利な温度センサー が内蔵されています。 これは、 チャンネル・レジスタの AINP[4:0] ビットと AINM[4:0]ビットを使用して選択します。感度は約 13,584 codes/°C です。温度センサーの式は次のとおりです。 PGA1 温度 (°C) = ((変換結果 − 0x800000)/13,584) − 272.5 AVSS 1.2 図 125. バーンアウト電流 これらの電流は、選択したアナログ入力ペアに切り換えられま す。両方の電流がオンまたはオフになります。設定レジスタの バーンアウト・ビットにより、バーンアウト電流のイネーブル ／ディスエーブルと一緒に振幅が設定されます。チャンネルで 計測を行う前に、これらの電流を使用して外部トランスデュー サが動作可能であることを確認します。バーンアウト電流がオン になると、外部トランスデューサ回路にバーンアウト電流が流 れ、アナログ入力チャンネルの入力電圧を計測できるようにな ります。計測した電圧がほぼフルスケールの場合は、その理由を 確認する必要があります。計測値がほぼフルスケールに近い場 合、フロントエンド・センサーがオープン・サーキットになっ ている可能性があります。また、フロントエンド・センサーに 過負荷がかかり、フルスケールで出力されたか、またはリファ Rev. A | 69/90 32 UNITS 1.0 0.8 0.6 0.4 0.2 0 –0.2 –0.4 –0.6 –40 –30 –20 –10 0 15 25 40 50 60 70 85 95 105 TEMPERATURE (°C) 図 126. 温度センサーの誤差と温度の関係 13197-135 13197-134 温度センサーの精度は ±0.5°C (typ) です。 TEMPERATURE SENSOR ERROR (°C) X-MUX BURNOUT DETECT レンスが存在しないために REF_DET_ERR ビットがセットさ れ、データがオール 1 にクランプされた可能性もあります。 AD7124-4 データシート グラウンディングとレイアウト アナログ入力とリファレンス電圧入力は差動であるため、アナ ログ変調器内の多くの電圧はコモンモード電圧です。このデバ イスの優れたコモンモード除去比により、これらの入力でのコ モンモード・ノイズが除去されます。AD7124-4 のアナログ電 源とデジタル電源は独立しており、デバイスのアナログ部とデ ジタル部のカップリングを最小限に抑えるように個別のピンが 採用されています。デジタル・フィルタは、マスター・クロッ ク周波数の整数倍の周波数以外の広帯域電源ノイズを除去し ます。 また、ノイズ源がアナログ変調器を飽和させない限り、デジタ ル・フィルタはアナログ入力とリファレンス電圧入力のノイズ も除去します。このため、AD7124-4 は従来の高分解能コンバー タよりも優れた耐ノイズ干渉性を発揮します。 ただし、 AD7124-4 の分解能は高く、コンバータのノイズ・レベルは非常に低いた め、接地とレイアウトについては注意が必要です。 ADC を実装する基板は、アナログ部とデジタル部を分離し、 ボードの特定の領域に収納するように設計する必要があります。 一般に、エッチング部分を最小限に抑えると、最適なシールド 効果を発揮できるため、この方法はグラウンド・プレーンに最 適です。 どのようなレイアウトを使用する場合も、システム内における 電流の流れには十分注意を払い、すべてのリターン電流用の経 路と目的の場所まで電流を流す経路をできるだけ近づけて配置 するよう心がけてください。 このデバイスの下にデジタル・ラインを配置することは避けて 下さい。この様なレイアウトは、デバイスのチップとのノイズ 結合が起きてしまいます。AD7124-4 の下には、アナログ・グ ラウンドを配置すれば、ノイズ結合を避けることができます。 低インピーダンス経路を確保し、電源ラインのグリッチを軽減 できるように、AD7124-4 への電源ラインには可能な限り幅広 いパターンを使用してください。クロックなどの高速なスイッ チング信号は、デジタル・グラウンドでシールドしてボードの 他の部分に対するノイズの放射を防止します。また、クロック 信号がアナログ入力の近くを通過しないようにします。デジタ ル信号とアナログ信号のクロスオーバーは回避する必要があり ます。デジタル信号とアナログ信号のパターンは、ボードの反 対側で、互いに直角になるように配置してください。これによ り、ボード上でフィードスルーの効果を削減できます。マイク ロストリップ技術を使用すれば最善の結果が得られますが、両 面ボードでは常に使用できるとは限りません。この技法を使用 する場合、ボードの部品面はグラウンド・プレーン専用にして、 信号はハンダ面に配線します。 高分解能 ADC を使用する場合は、デカップリングが重要にな ります。AD7124-4 には、AVDD と IOVDD の 2 つの電源ピンが あります。AVDD ピンは AVSS を基準としていて、IOVDD ピンは DGND を基準としています。1 µF のタンタル・コンデンサと 0.1 µF のコンデンサを並列に接続して、AVDD を各ピンの AVSS へ デカップリングします。0.1 µF のコンデンサは、デバイスの各 電源ピンのできるだけ近くに配置します。理想的には、デバイ スの隣に配置する必要があります。1 µF のタンタル・コンデン サと 0.1 µF のコンデンサを並列に接続して、 IOVDD を DGND へ デカップリングします。すべてのアナログ入力を AVSS へデカッ プリングする必要があります。外部リファレンスを使用する場 合は、 REFINx (+) ピンと REFINx (−) ピンを AVSS へデカップリン グします。 AD7124-4 は、AVDD 電源および IOVDD 電源を調整する 2 つの オンボード LDO レギュレータも備えています。 REGCAPA ピン は、0.1 µF コンデンサを使用して AVSS に接続することをお勧 めします。同様に、REGCAPD ピンは、0.1 µF コンデンサを使 用して DGND に接続することをお勧めします。 AD7124-4 を分離電源動作で使用する場合は、AVSS に分離プ レーンを使用する必要があります。 Rev. A | 70/90 AD7124-4 データシート アプリケーション情報 AD7124-4 は、低価格で高分解能の A/D 変換機能を提供します。 Σ-Δ アーキテクチャの A/D 変換機能を備えているため、ノイズ の多い環境に強く、センサー計測や産業およびプロセス制御の アプリケーションでの使用に最適です。 内部リファレンスは 2.5 V です。このため、PGA は 128 に設定 します。熱電対が AIN0／AIN1 チャンネルを使用し、サーミス タが AIN4／AIN5 チャンネルに接続されている場合、変換プロ セスは次のようになります。 熱電対を使用した温度計測 1. 2. ADC をリセットします。 消費電力モードを選択します。 CHANNEL_0 レジスタのアナログ入力を AIN0／AIN1 に 設定します。このチャンネルに Setup 0 を割り当てます。 ゲインが 128 になるように Setup 0 を設定し、内部リファ レンスを選択します。フィルタ・タイプを選択して、出 力データ・レートを設定します。 3. AIN0 で VBIAS をイネーブルにします。 4. CHANNEL_1 レジスタのアナログ入力を AIN4／AIN5 に 設定します。このチャンネルに Setup 1 を割り当てます。 ゲインが 1 になるように Setup 1 を設定し、外部リファレン ス REFIN2 (±) を選択します。フィルタ・タイプを選択し て、出力データ・レートを設定します。 5. 励起電流 (IOUTx) をイネーブルにして、適切な値を選択 します。この電流を AIN4 ピンに出力します。 6. AIN0／AIN1 チャンネルをイネーブルにします。RDY が ロー・レベルに移行するまで待ちます。変換結果を読み 出します。 7. 引き続き、AIN0／AIN1 チャンネルから 9 つの変換結果を 読み出します。 8. CHANNEL_0 をディスエーブルにして、CHANNEL_1 を イネーブルにします。 9. RDY がロー・レベルに移行するまで待ちます。1 つの変 換結果を読み出します。 10. ステップ 5 ～ ステップ 8 を繰り返します。 図 127 に、熱電対から AD7124-4 への接続を示します。熱電対 アプリケーションで、熱電対によって発生した電圧は絶対リファ レンスを基準にして計測されます。このため、この変換には内 部リファレンスが使用されます。 冷接点の計測はレシオメトリッ ク構成を使用するため、 リファレンスは外部から適用されます。 熱電対からの信号は小さいため、PGA をイネーブルにして AD7124-4 を動作させ、熱電対からの信号を増幅します。入力 チャンネルはバッファされるため、大容量のデカップリング・ コンデンサをフロントエンドに配置すれば、熱電対のリードに 含まれるノイズの混入を除去できます。バイアス電圧発生器は、 熱電対によって発生した電圧に (AVDD − AVSS) /2 のバイアスを 付加するようにコモンモード電圧を提供します。グラウンドを 中心とする熱電対の電圧の場合、AD7124-4 を分離電源 (±1.8 V) で動作させることができます。 冷接点補償は、図 127 に示すサーミスタを使用して実行されま す。サーミスタには内部励起電流が供給されます。さらに、冷 接点計測用のリファレンス電圧は、サーミスタと直列接続され た高精度抵抗から取り出します。これにより、励起電流の変動 が計測に影響を与えないようにレシオメトリック計測を実行で きます (これは、計測するサーミスタ抵抗に対する高精度リファ レンス抵抗の比率)。 ほとんどの変換結果が熱電対から読み出されます。冷接点温度 は安定しているか、またはゆっくりと変化するため、冷接点は 定期的にしか読み出されません。T タイプの熱電対を使用する 場合、−200 °C ～ +400 °C の温度を計測できます。この温度範 囲で発生する電圧は −8.6 mV ～ +17.2 mV です。AD7124-4 の T タイプ熱電対を直線化する式を使用して、熱電対電圧をサー ミスタ電圧と一緒に処理して、熱電対ヘッドの実際の温度を計 算します。 AVDD THERMOCOUPLE JUNCTION R R C C AVDD REFIN1(+) AIN0 AIN1 VBIAS RREF REFERENCE DETECT AVDD AIN4 X-MUX AIN5 REFIN2(+) REFIN2(–) COLD JUNCTION BAND GAP REFERENCE Σ-Δ ADC PGA AVSS SERIAL INTERFACE AND CONTROL LOGIC CHANNEL SEQUENCER TEMP SENSOR VDD REFIN1(–) PSW DIGITAL FILTER DIAGNOSTICS DOUT/RDY DIN SCLK CS IOVDD INTERNAL CLOCK CLK SYNC NOTES 1. SIMPLIFIED BLOCK DIAGRAM SHOWN. REGCAPA 図 127. 熱電対アプリケーション Rev. A | 71/90 REGCAPD AVSS DGND 13197-136 AD7124-4 AD7124-4 データシート わかりやすいように、外部アンチエイリアシング・フィルタは 省略しています。ただし、このフィルタは、変調器周波数およ び変調器周波数の整数倍での干渉を排除するのに必要です。さ らに、EMI 目的で何らかのフィルタリングが必要になることも あります。アナログ入力とリファレンス入力の両方にバッファを 配置できるので、RC 組み合わせ回路をリファレンス入力ピン またはアナログ入力ピンに接続できます。 必要な消費電力モードは、システムで求められる性能とシステ ムで許容される電流消費量によって決まります。フィールド・ トランスミッタでは、必ず低消費電流にする必要があります。 このアプリケーションでは、低消費電力モードまたは中消費電 力モードが最適です。プロセス制御アプリケーションでは、消 費電力は最重要項目ではありません。このため、通常消費電力 モードを選択できます。通常消費電力モードは、高いスループッ トと低いノイズを提供します。 AD7124-4 の内蔵診断機能により、回路の接続チェック、電源、 リファレンス、および LDO 電圧のモニタリング、すべての変 換結果とキャリブレーションでの誤差のチェックだけでなく、 あらゆる読出し／書込み動作のモニタリングを実行できます。 熱電対アプリケーションでは、 リファレンス検出およびバーン アウト電流を使用して回路の接続が検証されます。外部リファ レンス REFIN2 (±) が存在しない場合は、REF_DET_ERR フラ グがセットされます。バーンアウト電流 (設定レジスタで利用 可能) は断線を検出します。例えば、熱電対が接続されておら ず、チャンネルでバーンアウト電流がイネーブルになってい る場合、ADC はフルスケールに等しいか、それに近い変換結 果を出力します。最高の性能を発揮するには、バーンアウト 電流を定期的にイネーブルにして接続をチェックします。た だし、バーンアウト電流をイネーブルにすると、変換結果に 誤差が追加されるため、接続を検証したら直ちにディスエー ブルにします。LDO のデカップリング・コンデンサもチェッ クできます。コンデンサが存在しない場合、ADC はエラーを 通知します。 アナログ入力の過電圧／低電圧モニタは、変換プロセスの一 部として AINP および AINM の過電圧を検出するのに便利で す。電源電圧とリファレンス電圧は、ADC への入力として選 択可能です。このため、これらの電圧を定期的にチェックし て、システムの仕様範囲内にあるか確認できます。また、LDO 電圧が仕様範囲内にあることもチェックできます。変換プロ セスとキャリブレーション・プロセスもチェックできます。 これにより、無効な変換結果やキャリブレーションに対して フラグが立ちます。 最後に、CRC チェック、SCLK カウンタ、および SPI 読出し／ 書込みチェックにより、無効な読出し／書込み動作を検出でき るため、インターフェースの信頼性がさらに向上します。CRC チェックは、プロセッサと ADC の間でビットが転送されると きに、ビットが破損していないか確認します。 RTD を使用した温度計測 3 線式 RTD 構成を最適化するには、2 個の整合された電流源が 必要です。2 個の整合された電流源を内蔵している AD7124-4 は、 これらのアプリケーションに最適です。3 線式構成の例を図 128 に示します。この 3 線式構成において、電流源を 1 つしか使用 しない場合 (AIN0 の出力) 、RL1 に励起電流が流れて AIN1 と AIN2 の間に電圧誤差が発生するため、リード抵抗に誤差が発 生します。説明した方式では、2 つ目の RTD 電流源 (AIN3 か ら出力可能) が、 RL1 を流れる励起電流により発生する誤差を 補償します。2 つ目の RTD 電流は RL2 を通過します。RL1 と RL2 が等しく (通常、リードの材質と長さが同じ) 、励起電流が一 致する場合、RL2 の両端の誤差電圧と RL1 の両端の誤差電圧 が等しくなり、AIN1 と AIN2 の間に誤差電圧は発生しなくな ります。RL3 の両端に 2 倍の電圧が発生します。ただし、これ はコモンモード電圧であるため、 誤差は発生しません。 AD7124-4 のリファレンス電圧も、いずれかの整合した電流源を使用して 生成されます。これは高精度の抵抗を使用して生成させ、ADC の差動リファレンス・ピンに入力されます。この方式では、ア ナログ入力電圧スパンがリファレンス電圧に比例することが保 証されます。励起電流の温度ドリフトに起因するアナログ入力 電圧に含まれるすべての誤差が、 リファレンス電圧の変動によっ て補償されます。 例えば、PT100 は −200°C ～ +600°C の温度を計測します。抵 抗は 0°C で 100 Ω (typ) 、600°C で 313.71 Ω (typ) です。500 µA の 励起電流を使用した場合、RTD の全温度範囲を使用したとき に RTD の両端にかかる最大電圧は、次のようになります。 500 µA × 313.71 Ω = 156.86 mV ゲインが 16 にプログラムされている場合、この値は AD7124-4 内で 2.51 V に増幅されます。 リファレンス抵抗の両端に発生する電圧は 2.51 V 以上にする 必要があります。このため、リファレンス抵抗値は、次の値以 上に設定してください。 2.51 V/500 µA = 5020 Ω このため、5.11 kΩ の抵抗を使用します。 5.11 kΩ × 励起電流 = 5.11 kΩ × 500 µA = 2.555 V もう一つの考慮事項として、出力の適合範囲があります。出力 の適合範囲は AVDD − 0.37 V と等しくなります。3.3 V のアナロ グ電圧源を使用する場合、AIN0 の電圧は (3.3 V − 0.37 V) = 2.93 V 未満にしてください。前述の計算から、AIN0 の最大電圧は、 次に示すようにリファレンス抵抗の両端にかかる電圧と RTD の 両端にかかる電圧の合計と等しいため、この仕様は満たされま す。 Rev. A | 72/90 2.555 V + 156.86 mV = 2.712 V AD7124-4 データシート RTD を読み出すための標準的な手順は、次のとおりです。 4. 5. 6. ADC をリセットします。 消費電力モードを選択します。 CHANNEL_0 レジスタのアナログ入力を AIN1／AIN2 に 設定します。このチャンネルに Setup 0 を割り当てます。 ゲインが 16 になるように Setup 0 を構成し、リファレン ス源 REFIN2 (±) を選択します。フィルタ・タイプを選択 して、出力データ・レートを設定します。 励起電流を 500 µA にプログラムして、AIN0 ピンと AIN3 ピンに電流を出力します。 RDY がロー・レベルに移行するまで待ちます。変換値を 読み出します。 ステップ 4 を繰り返します。 プロセッサで、PT100 の直線化ルーチンを実装します。 わかりやすいように、外部アンチエイリアシング・フィルタは 省略しています。ただし、このフィルタは、変調器周波数およ び変調器周波数の整数倍での干渉を排除するのに必要です。ま た、EMI 目的で何らかのフィルタリングが必要になることもあ ります。アナログ入力とリファレンス入力の両方にバッファを 配置できるので、RC 組み合わせ回路をリファレンス入力ピン またはアナログ入力ピンに接続できます。 AD7124-4 では、入力ピンから励起電流を出力できます。例え ば、AIN3 ピンはアナログ入力として機能することも、電流源 として機能することもできます。このオプションにより、最小 限のピンを使用して複数のセンサーを ADC に接続できます。 ただし、アンチエイリアシング・フィルタの抵抗は、RTD と 直列接続になっています。これにより、アンチエイリアシング 抵抗の両端に電圧がかかるため、 変換結果に誤差が発生します。 この誤差を最小限に抑えるには、アンチエイリアシング・フィ ルタの抵抗を最小限にします。 使用する消費電力モードは、システムで求められる性能とシス テムで許容される電流消費量によって決まります。フィールド・ トランスミッタでは、必ず低消費電流にする必要があります。 このアプリケーションでは、低消費電力モードまたは中消費電 力モードが最適です。プロセス制御アプリケーションでは、消 費電力は最重要項目ではありません。このため、通常消費電力 モードを選択できます。通常消費電力モードは、高いスループッ トと低いノイズを提供します。 AD7124-4 の内蔵診断機能により、回路の接続チェック、電源、 リファレンス、および LDO 電圧のモニタリング、すべての変 換結果とキャリブレーションでの誤差のチェックだけでなく、 あらゆる読出し／書込み動作のモニタリングを実行できます。 RTD アプリケーションにおいて、回路の接続は、リファレン ス検出およびバーンアウト電流を使用して検証されます。外部 リファレンス REFIN2 (±) が存在しない場合は、REF_DET_ERR フラグがセットされます。バーンアウト電流 (設定レジスタで 利用可能) は断線を検出します。LDO のデカップリング・コン デンサもチェックできます。コンデンサが存在しない場合、 ADC はエラーを通知します。 アナログ入力の過電圧／低電圧モニタは、変換プロセスの一部 として AINP および AINM の過電圧を検出するのに便利です。電 源電圧とリファレンス電圧は、ADC への入力として選択可能で す。このため、これらの電圧を定期的にチェックして、システ ムの仕様範囲内にあるか確認できます。また、LDO 電圧が仕様 範囲内にあることもチェックできます。変換プロセスとキャリ ブレーション・プロセスもチェックできます。これにより、無 効な変換結果やキャリブレーションに対してフラグが立ちます。 最後に、CRC チェック、SCLK カウンタ、および SPI 読出し／ 書込みチェックにより、無効な読出し／書込み動作を検出でき るため、インターフェースの信頼性がさらに向上します。CRC チェックは、プロセッサと ADC の間でビットが転送されると きに、ビットが破損していないか確認します。 AVDD AVDD REFIN1(+) VBIAS AIN0 REFIN2(+) RREF REFERENCE DETECT AVDD REFIN2(–) PGA X-MUX RL1 RTD RL2 AIN1 AIN2 AIN3 RL3 REFIN1(–) Σ-Δ ADC AVSS DIGITAL FILTER SERIAL INTERFACE AND CONTROL LOGIC CHANNEL SEQUENCER TEMP SENSOR VDD DIAGNOSTICS DOUT/RDY DIN SCLK CS IOVDD INTERNAL CLOCK CLK PSW SYNC AD7124-4 NOTES 1. SIMPLIFIED BLOCK DIAGRAM SHOWN. REGCAPA REGCAPD 図 128. 3 線式 RTD アプリケーション Rev. A | 73/90 AVSS DGND 13197-137 1. 2. 3. AD7124-4 データシート 流量計 センサーを読み出すための標準的な手順は、次のとおりです。 図 129 に、圧力差から流量を計算する、流量計アプリケーション で使用する AD7124-4 を示します。このデバイスは、2 つの圧 力トランスデューサで構成されます。圧力トランスデューサは、 ブリッジ回路に配置され、OUT+ 端子と OUT- 端子の間で差動 出力電圧を生成します。トランスデューサの定格フルスケール 圧力 (この場合は、300 mmHg) で、差動出力電圧は入力電圧の 3 mV/V (IN+ ピンと IN- ピン間の電圧) になります。 1. 2. 3. 励起電圧が 3 V の場合、トランスデューサのフルスケール出力 範囲は 9 mV になります。リファレンス入力範囲に電源電圧が 含まれるため、ブリッジの励起電圧は ADC のリファレンス電 圧を直接供給できます。 トランスデューサをベースにしたアプリケーションにおいて AD7124-4 を使用するもう一つの利点は、低消費電力アプリケー ションでローサイド・パワー・スイッチをフルに利用できるこ とです。ローサイド・パワー・スイッチは、ブリッジの冷接点 側に直列接続します。通常の動作では、スイッチが閉じて計測 が行われます。消費電力が問題となるアプリケーションでは、 AD7124-4 をスタンバイ・モードにして、アプリケーションの 消費電力を大幅に削減できます。さらに、スタンバイ・モード でローサイド・パワー・スイッチを開くことができるため、フ ロントエンド・トランスデューサでの不要な電力消費を防止で きます。スタンバイ・モードを終了して、ローサイド・パワー・ スイッチが閉じたら、フロントエンド回路が完全にセトリング されたことを確認してから、AD7124-4 からの読出しを行う必 要があります。必要に応じて、スタンバイ・モードを終了する 前にパワー・スイッチを閉じることができます。これにより、 ADC がパワーアップしてアナログ入力のサンプリングを開始 する前に、センサーをパワーアップできるようになります。 この図では、サーミスタを使用して温度補償が行われています。 サーミスタには内部励起電流が供給されます。さらに、温度計 測のリファレンス電圧は、サーミスタと直列に接続された高精 度の抵抗から供給されます。これにより、励起電流の変動が計 測に影響を与えないようにレシオメトリック計測を実行できま す (これは、計測するサーミスタ抵抗に対する高精度リファレン ス抵抗の比率)。 センサーの感度が 3 mV/V で、励起電圧が 3 V の場合、センサー からの最大出力は 9 mV です。AD7124-4 の PGA を 128 に設定 して、センサー信号を増幅できます。 AD7124-4 の PGA は、次の値に信号を増幅します。 9 mV × 128 = 1.152 V この値は、リファレンス電圧 (3 V) を超えていません。 ADC をリセットします。 消費電力モードを選択します。 CHANNEL_0 レジスタのアナログ入力を AIN0／AIN1 に 設定します。このチャンネルに Setup 0 を割り当てます。 ゲインが 128 になるように Setup 0 を構成し、リファレン ス源 REFIN1 (±) を選択します。フィルタ・タイプを選択 して、出力データ・レートを設定します。 4. CHANNEL_1 レジスタのアナログ入力を AIN2／AIN3 に 設定します。このチャンネルに Setup 0 を割り当てます (両 方のチャンネルが同じセットアップを使用します)。 5. CHANNEL_2 レジスタのアナログ入力を AIN4／AIN5 に 設定します。このチャンネルに Setup 1 を割り当てます。 ゲインが 1 になるように Setup 1 を構成し、リファレンス 源 REFIN2 (±) を選択します。フィルタ・タイプを選択し て、出力データ・レートを設定します。 6. 励起電流をプログラムして、AIN4 ピンに電流を出力しま す。 7. CHANNEL_0 と CHANNEL_1 の両方をイネーブルにしま す。DATA_STATUS ビットをイネーブルにして、変換を実 行するチャンネルを特定します。ADC は、これらのチャン ネルを自動的に循環します。 8. RDY がロー・レベルに移行するまで待ちます。変換値を 読み出します。 9. 温度を読み出せるようになるまでステップ 8 を繰り返し ます (例えば、圧力センサーの読出し値を 10 回変換する ごと)。 10. CHANNEL_0 と CHANNEL_1 をディスエーブルにします。 CHANNEL_2 をイネーブルにします。 11. RDY がロー・レベルに移行するまで待ちます。変換結果を 読み出します。 12. ステップ 6 ～ ステップ 10 を繰り返します。 プロセッサで、変換情報が圧力に変換され、流量を計算できる ようになります。通常、プロセッサには、各圧力センサーのルッ クアップ・テーブルが含まれているため、温度の変動を補償で きます。 わかりやすいように、外部アンチエイリアシング・フィルタは 省略しています。ただし、このフィルタは、変調器周波数およ び変調器周波数の整数倍での干渉を排除するのに必要です。ま た、EMI 目的で何らかのフィルタリングが必要になることもあ ります。アナログ入力とリファレンス入力の両方にバッファを 配置できるので、RC 組み合わせ回路をリファレンス入力ピン またはアナログ入力ピンに接続できます。 使用する消費電力モードは、システムで求められる性能とシス テムで許容される電流消費量によって決まります。フィールド・ トランスミッタでは、必ず低消費電流にする必要があります。 このアプリケーションでは、低消費電流モードまたは中消費電 流モードが最適です。プロセス制御アプリケーションでは、消 費電力は最重要項目ではありません。このため、通常消費電力 モードを選択できます。通常消費電力モードは、高いスループッ トと低いノイズを提供します。 Rev. A | 74/90 AD7124-4 データシート AD7124-4 の内蔵診断機能により、回路の接続チェック、電源、 リファレンス、および LDO 電圧のモニタリング、すべての変 換結果とキャリブレーションでの誤差のチェックだけでなく、 あらゆる読出し／書込み動作のモニタリングを実行できます。 外部リファレンス REFIN2 (±) または REFIN1 (±) が存在しない 場合は、REF_DET_ERR フラグがセットされます。LDO のデ カップリング・コンデンサもチェックできます。コンデンサが 存在しない場合、ADC はエラーを通知します。 アナログ入力の過電圧／低電圧モニタは、変換プロセスの一 部として AINP および AINM の過電圧を検出するのに便利で す。電源電圧とリファレンス電圧は、ADC への入力として選 択可能です。このため、これらの電圧を定期的にチェックし て、システムの仕様範囲内にあるか確認できます。さらに、 LDO 電圧が仕様範囲内であることもチェックできます。変換 プロセスとキャリブレーション・プロセスもチェックできま す。これにより、無効な変換結果やキャリブレーションに対 してフラグが立ちます。 最後に、CRC チェック、SCLK カウンタ、および SPI 読出し／ 書込みチェックにより、無効な読出し／書込み動作を検出でき るため、インターフェースの信頼性がさらに向上します。CRC チェックは、プロセッサと ADC の間でビットが転送されると きに、ビットが破損していないか確認します。 AVDD IN+ OUT– OUT+ IN– OUT+ IN– VBIAS AIN0 AIN1 AIN2 AIN3 AIN4 AIN5 REFIN2(+) X-MUX REFIN2(–) RREF REFERENCE DETECT AVDD Σ-Δ ADC PGA AVSS SERIAL INTERFACE AND CONTROL LOGIC CHANNEL SEQUENCER TEMP SENSOR VDD REFIN1(–) PSW DIGITAL FILTER DIAGNOSTICS DOUT/RDY DIN SCLK CS IOVDD INTERNAL CLOCK CLK SYNC AD7124-4 AVSS REGCAPA NOTES 1. SIMPLIFIED BLOCK DIAGRAM SHOWN. 図 129. 流量計アプリケーション Rev. A | 75/90 REGCAPD AVSS DGND 13197-138 OUT– AVDD REFIN1(+) IN+ AD7124-4 データシート 内蔵レジスタ ADC は、多数の内蔵レジスタを使用して制御／設定を行います。以降のセクションでは、これらについて説明します。以降の説明で は、特に指定のない限り、セットはロジック 1 状態を意味し、クリアはロジック 0 状態を意味します。 表 63. レジスタの一覧 Addr. Name Bit 7 Bit 6 0x00 COMMS WEN R/W Bit 5 0x00 Status RDY ERROR_FLAG 0 0x01 ADC_ CONTROL 0x02 Data Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 RS[5:0] POR_FLAG 0 CH_ACTIVE DOUT_RDY_ DEL POWER_MODE CONT_READ DATA_STATUS Mode RW 0x00 W 0x00 R 0x0000 RW 0x000000 R 0 0x000000 RW 0x0000 RW REF_EN CS_EN Reset CLK_SEL Data[23:16] Data[15:8] Data[7:0] 0x03 0x04 IO_ CONTROL_ 1 GPIO_DAT2 GPIO_DAT1 PDSW 0 IO_ CONTROL_ 2 VBIAS7 VBIAS6 0 0 VBIAS5 VBIAS4 0 0 0 0 VBIAS3 VBIAS2 0 0 VBIAS1 VBIAS0 0x05 ID 0x06 Error 0x07 0x08 0x09 to 0x18 ERROR_EN MCLK_ COUNT CHANNEL_ 0 to CHANNEL_ 15 0x19 to 0x20 CONFIG_0 to CONFIG_7 0x21 to 0x28 FILTER_0 to FILTER_7 0 0 GPIO_CTRL2 GPIO_CTRL1 IOUT0 IOUT1_CH IOUT0_CH DEVICE_ID SILICON_REVISION 0 LDO_CAP_ERR ADC_CAL_ERR ADC_CONV_ ERR AINP_OV_ERR AINP_UV_ERR ALDO_PSM_ ERR 0 SPI_IGNORE_ ERR MCLK_CNT_ EN AINM_UV_ REF_DET_ERR ERR SPI_SCLK_CNT_ SPI_READ_ SPI_WRITE_ ERR ERR ERR LDO_CAP_CH LDO_CAP_CHK K_TEST_EN AINP_OV_ERR _EN AINP_UV_ER R_EN AINM_OV_ERR_ AINM_UV_ EN ERR_EN ALDO_PSM_ ERR_EN SPI_IGNORE_ ERR_EN SPI_SCLK_CNT_ SPI_READ_ SPI_WRITE_ ERR_EN ERR_EN ERR_EN MCLK_COUNT Enable AINM_OV_ERR Setup AIN_BUFP 0 SPI_CRC_ERR ADC_CAL_ERR _ EN REF_DET_ERR_ DLDO_PSM_ EN TRIP_TEST_EN ADC_SAT_ ERR DLDO_PSM_ ERR MM_CRC_ERR 0 ADC_CONV_ ERR_EN ADC_SAT_ ERR_EN DLDO_PSM_ ERR_EN ALDO_PSM_ TRIP_TEST_EN 0x02 R 0x000000 R 0x000040 RW 0x00 R 0x8001 1 RW 0x0860 RW 0 SPI_CRC_ERR_EN MM_CRC_ERR_ 0 EN 0 AINP[2:0] REF_BUFM 0 IOUT1 AINP[4:3] AINM[4:0] 0 AIN_BUFM Filter Bipolar REF_SEL REJ60 Burnout REF_BUFP PGA POST_FILTER 0 SINGLE_CYC 0x060180 LE RW 0x800000 RW 0x5XXXX X RW FS[10:8] FS[7:0] 0x29 to 0x30 OFFSET_0 to OFFSET_7 Offset[23:16] 0x31 to 0x38 GAIN_0 to GAIN_7 Gain[23:16] 1 Offset[15:8] Offset[7:0] Gain[15:8] Gain[7:0] CHANNEL_0 は 0x8001 にリセットされます。その他のすべてのチャンネルは 0x0000 にリセットされます。 Rev. A | 76/90 AD7124-4 データシート コミュニケーション・レジスタ RS[5:0] = 0, 0, 0, 0, 0, 0 コミュニケーション・レジスタは、8 ビットの書込み専用レジ スタです。デバイスに対するすべての通信は、コミュニケー ション・レジスタに対する書込み動作で開始する必要がありま す。コミュニケーション・レジスタに書き込まれたデータによ り、次の動作が読出しまたは書込みであるか決定され、この動 作の対象となるレジスタが決定され、アクセスするレジスタを 選択する RS[5:0]ビットが決定されます。 読出し動作または書込み動作の場合、選択されたレジスタに対 する後続の読出し動作または書込み動作が完了すると、 インター Bit 7 WEN (0) Bit 6 R/W (0) Bit 5 Bit 4 フェースはコミュニケーション・レジスタに対する書込み動作 待ちの状態に戻ります。これはインターフェースのデフォルト 状態であり、 パワーアップ時またはリセット後に ADC はデフォ ルト状態になり、コミュニケーション・レジスタに対する書込 み動作を待ちます。 インターフェース・シーケンスが失われた場合、DIN がハイ・ レベルの状態で 64 シリアル・クロック・サイクル以上の書込 み動作を行うと、ADC はデバイス全体をリセットしてこのデ フォルト状態に戻ります。表 64 に、コミュニケーション・レ ジスタのビット配置を示します。ビット 7 がデータ・ストリー ムの最初のビットです。 Bit 3 Bit 2 RS[5:0] (0) Bit 1 Bit 0 表 64. コミュニケーション・レジスタ・ビットの説明 ビット ビット名 説明 7 WEN 書込みイネーブル・ビット。このビットに「0」を書き込むと、コミュニケーション・レジスタに対する書込み動作 が実際に実行されます。書き込まれた最初のビットが 1 の場合、デバイスはレジスタ内の後続ビットに対するクロッ ク駆動を停止します。このビットに 0 が書き込まれるまで、このビット位置にとどまります。WEN ビットに 0 が書 き込まれると、次の 7 ビットがコミュニケーション・レジスタにロードされます。 6 R/W このビット位置が 0 にセットされている場合、次の動作が指定されたレジスタに対する書込み動作であることを示し ます。この位置が 1 にセットされている場合、次の動作が指定されたレジスタからの読出し動作であることを示しま す。 5:0 RS[5:0] レジスタ・アドレス・ビット。これらのアドレス・ビットは、このシリアル・インターフェース通信中に選択される ADC のレジスタを指定します。表 63 を参照してください。 ステータス・レジスタ RS[5:0] = 0, 0, 0, 0, 0, 0 パワーオン／リセット = 0x00 ステータス・レジスタは、8 ビットの読出し専用レジスタです。ADC のステータス・レジスタにアクセスするには、コミュニケーション・ レジスタに書込みを行って、次の動作が読出しであることを指定し、レジスタ・アドレス・ビット RS[5:0]を 0 にセットします。 表 65 に、ステータス・レジスタのビット配置を示します。ビット 7 がデータ・ストリームの最初のビットです。括弧内の値は、ビッ トのパワーオン／リセット時のデフォルト・ステータスを示しています。 Bit 7 RDY (0) Bit 6 ERROR_FLAG (0) Bit 5 0 (0) Bit 4 POR_FLAG (0) Bit 3 Bit 2 Bit 1 CH_ACTIVE (0) Bit 0 表 65. ステータス・レジスタ・ビットの説明 ビット ビット名 説明 7 RDY ADC のレディ・ビット。このビットは、ADC のデータ・レジスタにデータが書き込まれるとクリアされます。RDY ビットは、ADC のデータ・レジスタの読出しが完了した後に自動的にセットされます。または、データ・レジス タが新しい変換結果で更新される前の一定期間にわたりセットされ、変換データを読み出してはいけないことを示 します。また、デバイスへの電力供給を停止した場合、またはスタンバイ・モードにした場合もセットされます。 変換の終了は、DOUT／RDY ピンによっても示されます。このピンをステータス・レジスタの代わりに使用して、 ADC の変換データを監視することができます。 6 ERROR_FLAG ADC エラー・ビット。このビットは、エラー・レジスタのいずれかのエラー・ビットがセットされたことを示し ます。エラー・レジスタ内で 1 つ以上のエラー・ビットがセットされると、このビットはハイ・レベルになります。 エラー・レジスタを読み出すことで、このビットはクリアされます。 5 0 このビットが 0 にセットされます。 4 POR_FLAG パワーオン・リセット・フラグ。このビットは、パワーオン・リセットが発生したことを示します。パワーオン・ リセットは、パワーアップ時に電源電圧がスレッショールド電圧を下回った場合、リセットを実行した場合、およ びパワーダウン・モードを終了した場合に実行されます。このビットをクリアするには、ステータス・レジスタを 読み出す必要があります。 Rev. A | 77/90 AD7124-4 ビット 3:0 データシート ビット名 CH_ACTIVE 説明 これらのビットにより、ADC で変換中のチャンネルが表示されます。 0000 = チャンネル 0 0001 = チャンネル 1 0010 = チャンネル 2 0011 = チャンネル 3 0100 = チャンネル 4 0101 = チャンネル 5 0110 = チャンネル 6 0111 = チャンネル 7 1000 = チャンネル 8 1001 = チャンネル 9 1010 = チャンネル 10 1011 = チャンネル 11 1100 = チャンネル 12 1101 = チャンネル 13 1110 = チャンネル 14 1111 = チャンネル 15 ADC_CONTROL レジスタ RS[5:0] = 0, 0, 0, 0, 0, 1 パワーオン／リセット = 0x0000 表 66 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン ／リセット時のデフォルト・ステータスを示しています。 Bit 7 0 (0) Bit 6 0 (0) Bit 5 0 (0) Bit 4 DOUT_RDY_DEL (0) POWER_MODE (0) Bit 3 CONT_READ (0) Mode (0) Bit 2 DATA_STATUS (0) Bit 1 CS_EN (0) Bit 0 REF_EN (0) CLK_SEL (0) 表 66. ADC コントロール・レジスタ・ビット の説明 ビット 15:13 ビット名 0 説明 12 DOUT_RDY_DEL SCLK の非アクティブ・エッジから DOUT／RDY ハイ・レベルまでの時間を制御します。DOUT_RDY_DEL がクリアされている場合、遅延は 10 ns (min) です。DOUT_RDY_DEL がセットされている場合、遅延は 100 ns (min) に増加します。この機能は、CS がロー・レベルに接続されている場合 (CS_EN ビットが 0 にセッ トされている場合) に便利です。 11 CONT_READ データ・レジスタの連続読出し。このビットが 1 にセットされ、 (データ・レジスタが選択されると) 、デー タ・レジスタが連続的に読出しを行えるようにシリアル・インターフェースが設定されます。つまり、RDY ピンがロー・レベルになって変換が完了したことが示された後、SCLK パルスが入力されたときにデータ・ 後続のデータ読出しのために、コミュニケーション・ レジスタの内容が DOUT ピンに自動的に格納されます。 レジスタに書き込む必要はありません。連続読出しをイネーブルにするには、CONT_READ ビットをセッ トします。連続読出しをディスエーブルにするには、DOUT／ RDY ピンがロー・レベルになっているとき にデータ読出しコマンドを書き込みます。連続読出しがイネーブルになっている場合、ADC は連続読出しを ディスエーブルにするための命令を受信できるように DIN ラインのアクティビティを監視します。さらに、 DIN で 64 個の連続する 1 が発生した場合、リセットが発生します。このため、命令がデバイスに書き込ま れるまで DIN をロー・レベルに保持してください。 10 DATA_STATUS このビットにより、各データ・レジスタの読出し後にステータス・レジスタの内容を転送できるようにな ります。DATA_STATUS をセットすると、ステータス・レジスタの内容が各データ・レジスタの読出しと 一緒に転送されます。ステータス・レジスタはデータ・レジスタの値に対応するチャンネルを特定するた め、この機能は複数のチャンネルを選択する場合に便利です。 9 CS_EN このビットは、データ読出し動作中に DOUT／RDY ピンが DOUT ピンから RDY ピンに遷移するタイミン グを制御します。 正常に動作させるには、これらのビットをロジック 0 にプログラムする必要があります。 CS_EN がクリアされている場合、SCLK の非アクティブ・エッジからナノ秒以内に DOUT ピンは RDY ピン に戻ります (遅延は DOUT_RDY_DEL ビットによって決定されます)。 セットされている場合、SCLK の非アクティブ・エッジ後に DOUT／RDY ピンは DOUT ピンとして動作を 継続します。CS がハイ・レベルになると、このピンの機能は RDY ピンに変わります。CS診断機能 SPI_WRITE_ERR、SPI_READ_ERR、SPI_SCLK_CNT_ERR を使用するには、_EN をセットする必要があります。 Rev. A | 78/90 AD7124-4 データシート ビット 8 ビット名 REF_EN 7:6 POWER_MODE 5:2 1:0 Mode CLK_SEL 説明 内部リファレンス電圧イネーブル。このビットがセットされている場合、内部リファレンスがイネーブル になり、REFOUT ピンで出力できるようになります。このビットがクリアされている場合、内部リファレン スがディスエーブルになります。 消費電力モードの選択。これらのビットは、消費電力モードを選択します。消費電流と出力データ・レー ト範囲は、消費電力モードによって決まります。 00 = 低消費電力。 01 = 中消費電力。 10 = 通常消費電力。 11 = 通常消費電力。 これらのビットは、ADC の動作モードを制御します。表 67 を参照してください。 これらのビットは、ADC のクロック源を選択します。内蔵 614.4 kHz クロックまたは外部クロックを使用 できます。外部クロックを使用できることにより、複数の AD7124-4 デバイスを同期できます。また、正確 な外部クロックで ADC を駆動した場合、50 Hz／60 Hz の除去性能が向上します。 00 = 内部 614.4 kHz クロック。内部クロックは CLK ピンに出力されません。 01 = 内部 614.4 kHz クロック。このクロックは CLK ピンに出力されます。 10 = 外部 614.4 kHz クロック。 11 = 外部クロック。AD7124-4 内で外部クロックは 4 で除算されます。 表 67. 動作モード モード値 0000 0001 0010 0011 0100 0101 0110 説明 連続変換モード (デフォルト)。連続変換モードでは、ADC は連続して変換を行い、変換結果がデータ・レジスタに格納されます。 RDYは変換が完了すると、ロー・レベルに移行します。デバイスを連続読出しモードに設定すると、これらの変換結果を読み出す ことができます。連続読出しモードでは、SCLK パルスが入力されると、変換結果が自動的に DOUT ラインに出力されます。代わ りに、コミュニケーション・レジスタへ書込みを行うことにより、ADC に変換結果を出力するように命令できます。ADC のパワー オン、リセット、または再設定の後、最初の有効な変換結果を生成するのにフィルタのセトリング・タイム全体が必要になります。 後続の変換結果は、選択した出力データ・レートで得られます。このレートは選択したフィルタによって異なります。 シングル変換モード。シングル変換モードを選択した場合、ADC がパワーアップし、選択したチャンネルでシングル変換を実行し ます。変換には、フィルタのセトリング・タイム全体が必要になります。変換結果がデータ・レジスタに格納され、RDY がロー・ レベルに移行し、ADC がスタンバイ・モードに戻ります。データが読み出されるか、別の変換を実行するまで、変換はデータ・レ ジスタに残り、RDY はアクティブ (ロー・レベル) のままになります。 スタンバイ・モード。スタンバイ・モードでは、LDO を除く AD7124-4 のすべてのセクションへの電力供給を停止できます。スタン バイ・モードの間は、内部リファレンス、内部発振器、ローサイド・パワー・スイッチ、およびバイアス電圧発生器をイネーブル またはディスエーブルにできます。スタンバイ・モードでは、内蔵レジスタの内容は保持されます。 ADC がアイドル・モードの場合、イネーブルになっている診断機能はアクティブのままになります。スタンバイ・モードの間、診断機 能をイネーブル／ディスエーブルに設定できます。ただし、マスター・クロックを必要とする診断機能 (リファレンス検出、過電圧／低 電圧の検出、LDO トリップ・テスト、メモリ・マップ CRC、および MCLK カウンタ) は、ADC を連続変換モードまたはアイドル・モー ドにしてからイネーブルにする必要があります。これらの診断機能は、スタンバイ・モードでイネーブルにしても機能しません。 パワーダウン・モード。パワーダウン・モードでは、電流源、パワー・スイッチ、バーンアウト電流、バイアス電圧発生器、およびク ロック回路を含む AD7124-4 のすべての回路への電力供給が停止します。LDO への電力供給も停止します。パワーダウン・モードでは、 内蔵レジスタの内容は保持されません。このため、パワーダウン・モードの終了後には、すべてのレジスタを再プログラムする必要が あります。 アイドル・モード。アイドル・モードでは、変調器のクロックが引き続き機能しますが、ADC フィルタと変調器がリセット状態に 保持されます。 内部ゼロスケール (オフセット) キャリブレーション。内部短絡が自動的に入力へ接続されます。RDYは、キャリブレーションが開 始されるとハイ・レベルになり、キャリブレーションが完了するとロー・レベルに戻ります。キャリブレーション後、ADC はアイ ドル・モードになります。計測したオフセット係数が、選択したチャンネルのオフセット・レジスタに格納されます。ゼロスケー ル・キャリブレーションを実行する場合は、1 つのチャンネルのみを選択します。内部ゼロスケール・キャリブレーションの所要 時間は、1 セトリング周期です。 内部フルスケール (ゲイン) キャリブレーション。フルスケール入力電圧が、このキャリブレーション向けに選択したアナログ入力 へ自動的に接続されます。RDYは、キャリブレーションが開始されるとハイ・レベルになり、キャリブレーションが完了するとロー・ レベルに戻ります。キャリブレーション後、ADC はアイドル・モードになります。計測したフルスケール係数が、選択したチャン ネルのゲイン・レジスタに格納されます。フルスケール誤差を最小限に抑えるには、チャンネルのゲインを変更するたびにフルス ケール・キャリブレーションを実行する必要があります。フルスケール・キャリブレーションを実行する場合は、1 つのチャンネ ルのみを選択します。内部フルスケール・キャリブレーションの所要時間は、ゲインが 1 よりも大きい場合は 4 セトリング周期に なります。内部フルスケール・キャリブレーションは、ゲイン 1 では実行できません。 内部フルスケール・キャリブレーションは、通常消費電力モードでは実行できません。このため、通常消費電力モードを使用して いる場合は、内部フルスケール・キャリブレーション向けに中消費電力モードまたは低消費電力モードを選択してください。同じ リファレンスとゲインが使用されるため、このキャリブレーションは通常消費電力モードで有効です。内部ゼロスケール・キャリ ブレーションおよび内部フルスケール・キャリブレーションを実行する場合は、内部ゼロスケール・キャリブレーションの前に、 内部フルスケール・キャリブレーションを実行する必要があります。このため、内部フルスケール・キャリブレーションを実行する 前に、オフセット・レジスタに 0x800000 を書き込みます。これにより、オフセット・レジスタがデフォルト値にリセットされます。 Rev. A | 79/90 AD7124-4 モード値 0111 1000 1001 to1111 データシート 説明 システム・ゼロスケール (オフセット) キャリブレーション。選択したチャンネルの入力ピンにシステム・ゼロスケール入力を接続 します。RDYは、キャリブレーションが開始されるとハイ・レベルになり、キャリブレーションが完了するとロー・レベルに戻り ます。キャリブレーション後、ADC はアイドル・モードになります。計測したオフセット係数が、選択したチャンネルのオフセッ ト・レジスタに格納されます。システム・ゼロスケール・キャリブレーションは、チャンネルのゲインを変更するたびに実行する 必要があります。フルスケール・キャリブレーションを実行する場合は、1 つのチャンネルのみを選択します。システム・ゼロス ケール・キャリブレーションの所要時間は 1 セトリング周期です。 システム・フルスケール (ゲイン) キャリブレーション。選択したチャンネルの入力ピンにシステム・フルスケール入力を接続しま す。RDYは、キャリブレーションが開始されるとハイ・レベルになり、キャリブレーションが完了するとロー・レベルに戻ります。 キャリブレーション後、ADC はアイドル・モードになります。計測したフルスケール係数が、選択したチャンネルのゲイン・レジ スタに格納されます。フルスケール・キャリブレーションは、チャンネルのゲインを変更するたびに実行する必要があります。フ ルスケール・キャリブレーションを実行する場合は、1 つのチャンネルのみを選択します。システム・フルスケール・キャリブレー ションの所要時間は 1 セトリング周期です。 予約済み データ・レジスタ RS[5:0] = 0, 0, 0, 0, 1, 0 パワーオン／リセット = 0x000000 ADC の変換結果がこのデータ・レジスタに格納されます。これは読出し専用レジスタです。このレジスタからの読出し動作が完了す ると、RDY ビット／ピンがセットされます。 IO_CONTROL_1 レジスタ RS[5:0] = 0, 0, 0, 0, 1, 1 パワーオン／リセット = 0x000000 表 68 に、レジスタのビット配置を示します。ビット 23 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワー オン／リセット時のデフォルト・ステータスを示しています。 Bit 7 GPIO_DAT2 (0) PDSW (0) Bit 6 Bit 5 GPIO_DAT1 (0) 0 (0) 0 (0) IOUT1_CH (0) Bit 4 0 (0) IOUT1 (0) Bit 3 GPIO_CTRL2 (0) Bit 2 GPIO_CTRL1 (0) Bit 1 0 (0) IOUT0 (0) IOUT0_CH (0) Bit 0 0 (0) 表 68. IO_CONTROL_1 レジスタ・ビットの説明 ビット 23 ビット名 GPIO_DAT2 説明 22 GPIO_DAT1 デジタル出力 P1。GPIO_CTRL1 がセットされている場合、GPIO_DAT1 ビットが P1 汎用出力ピンの値をセッ トします。GPIO_DAT1 がハイ・レベルの場合、P1 出力ピンはハイ・レベルになります。GPIO_DAT1 がロー・ レベルの場合、P1 出力ピンはロー・レベルになります。GPIO_CTRL1 がセットされている場合、IO_CONTROL_1 レジスタを読み出すと、GPIO_DAT1 ビットに P1 ピンのステータスが反映されます。 21、20 19 0 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 GPIO_CTRL2 デジタル出力 P2 イネーブル。GPIO_CTRL2 がセットされている場合、デジタル出力 P2 がアクティブにな ります。GPIO_CTRL2 がクリアされている場合、このピンはアナログ入力 AIN3 として機能します。 18 GPIO_CTRL1 デジタル出力 P1 イネーブル。GPIO_CTRL1 がセットされている場合、デジタル出力 P1 がアクティブにな ります。GPIO_CTRL1 がクリアされている場合、このピンはアナログ入力 AIN2 として機能します。 17、16 0 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 15 PDSW ブリッジ・パワーダウン・スイッチ制御ビット。このビットをセットすると、AGND へのブリッジ・パワー ダウン・スイッチ PDSW が閉じます。スイッチは最大 30 mA でシンクできます。このビットをクリアする と、ブリッジ・パワーダウン・スイッチが開きます。ADC をスタンバイ・モードにすると、ブリッジ・パ ワーダウン・スイッチはアクティブのままになります。 14 0 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 デジタル出力 P2。GPIO_CTRL2 がセットされている場合、GPIO_DAT2 ビットが P2 汎用出力ピンの値をセッ トします。GPIO_DAT2 がハイ・レベルの場合、P2 出力ピンはハイ・レベルになります。GPIO_DAT2 がロー・ レベルの場合、P2 出力ピンはロー・レベルになります。GPIO_CTRL2 がセットされている場合、IO_CONTROL_1 レジスタを読み出すと、GPIO_DAT2 ビットに P2 ピンのステータスが反映されます。 Rev. A | 80/90 AD7124-4 データシート ビット 13:11 ビット名 IOUT1 説明 これらのビットは、IOUT1 の励起電流の値を設定します。 000 = オフ 001 = 50 µA 010 = 100 µA 011 = 250 µA 100 = 500 µA 101 = 750 µA 110 = 1000 µA 111 = 1000 µA 10:8 IOUT0 これらのビットは、IOUT0 の励起電流の値を設定します。 000 = オフ 001 = 50 µA 010 = 100 µA 011 = 250 µA 100 = 500 µA 101 = 750 µA 110 = 1000 µA 111 = 1000 µA 7:4 IOUT1_CH IOUT1 の励起電流のチャンネル選択ビット 0000 = IOUT1 は AIN0 ピンで出力可能 0001 = IOUT1 は AIN1 ピンで出力可能 0010 = 予約済み 0011 = 予約済み 0100 = IOUT1 は AIN2 ピンで出力可能 0101 = IOUT1 は AIN3 ピンで出力可能 0110 = 予約済み 0111 = 予約済み 1000 = 予約済み 1001 = 予約済み 1010 = IOUT1 は AIN4 ピンで出力可能 1011 = IOUT1 は AIN5 ピンで出力可能 1100 = 予約済み 1101 = 予約済み 1110 = IOUT1 は AIN6 ピンで出力可能 0111 = IOUT1 は AIN7 ピンで出力可能 3:0 IOUT0_CH IOUT0 の励起電流のチャンネル選択ビット 0000 = IOUT0 は AIN0 ピンで出力可能 0001 = IOUT0 は AIN1 ピンで出力可能 0010 = 予約済み 0011 = 予約済み 0100 = IOUT0 は AIN2 ピンで出力可能 0101 = IOUT0 は AIN3 ピンで出力可能 0110 = 予約済み 0111 = 予約済み 1000 = 予約済み 1001 = 予約済み 1010 = IOUT0 は AIN4 ピンで出力可能 1011 = IOUT0 は AIN5 ピンで出力可能 1100 = 予約済み 1101 = 予約済み 1110 = IOUT0 は AIN6 ピンで出力可能 1111 = IOUT0 は AIN7 ピンで出力可能 Rev. A | 81/90 AD7124-4 データシート IO_CONTROL_2 レジスタ RS [5:0] = 0, 0, 0, 1, 0, 0 パワーオン／リセット = 0x0000 表 69 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン ／リセット時のデフォルト・ステータスを示しています。内部バイアス電圧は複数のチャンネルでイネーブルにできます。 Bit 7 VBIAS7 (0) 0 (0) Bit 6 VBIAS6 (0) 0 (0) Bit 5 0 (0) VBIAS3 (0) Bit 4 0 (0) VBIAS2 (0) Bit 3 VBIAS5 (0) 0 (0) Bit 2 VBIAS4 (0) 0 (0) Bit 1 0 (0) VBIAS1 (0) Bit 0 0 (0) VBIAS0 (0) 表 69. IO_CONTROL_2 レジスタ・ビットの説明 ビット ビット名 15 VBIAS7 説明 AIN7 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN7 に出力されます。 14 VBIAS6 AIN6 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN6 に出力されます。 13、12 11 0 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 VBIAS5 AIN5 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN5 に出力されます。 10 VBIAS4 AIN4 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN4 に出力されます。 9,8,7,6 0 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 5 VBIAS3 AIN3 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN3 に出力されます。 4 VBIAS2 AIN2 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN2 に出力されます。 3、2 1 0 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 VBIAS1 AIN1 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN1 に出力されます。 0 VBIAS0 AIN0 チャンネルでバイアス電圧がイネーブルになります。セットすると、内部バイアス電圧が AIN0 に出力されます。 ID レジスタ RS[5:0] = 0, 0, 0, 1, 0, 1 パワーオン／リセット = 0x02 AD7124-4 の識別番号がこの ID レジスタに格納されます。このレジスタは読出し専用です。 エラー・レジスタ RS[5:0] = 0, 0, 0, 1, 1, 0 パワーオン／リセット = 0x000000 AD7124-4 は、過電圧のチェックや SPI インターフェースのチェックなどの診断機能を備えています。エラー・レジスタには、さまざ まな診断機能のフラグが含まれています。これらの機能は、ERROR_EN レジスタを使用してイネーブルまたはディスエーブルにしま す。 表 70 に、レジスタのビット配置を示します。ビット 23 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワー オン／リセット時のデフォルト・ステータスを示しています。 Bit 7 Bit 6 Bit 5 0 (0) AINP_OV_ERR (0) AINP_UV_ERR (0) AINM_OV_ERR (0) ALDO_PSM_ERR (0) SPI_IGNORE_ERR (0) SPI_SCLK_CNT_ERR (0) Bit 4 AINM_UV_ERR (0) SPI_READ_ERR (0) Bit 3 LDO_CAP_ERR (0) REF_DET_ERR (0) SPI_WRITE_ERR (0) Rev. A | 82/90 Bit 2 ADC_CAL_ERR (0) 0 (0) SPI_CRC_ERR (0) Bit 1 ADC_CONV_ERR (0) DLDO_PSM_ERR (0) MM_CRC_ERR (0) Bit 0 ADC_SAT_ERR (0) 0 (0) 0 (0) AD7124-4 データシート 表 70. エラー・レジスタ・ビットの説明 ビット ビット名 23:20 0 19 LDO_CAP_ERR 18 ADC_CAL_ERR 17 ADC_CONV_ERR 16 15 14 13 12 11 ADC_SAT_ERR AINP_OV_ERR AINP_UV_ERR AINM_OV_ERR AINM_UV_ERR REF_DET_ERR 10 9 8 7 6 0 DLDO_PSM_ERR 0 ALDO_PSM_ERR SPI_IGNORE_ERR 5 SPI_SCLK_CNT_ERR 4 3 2 1 SPI_READ_ERR SPI_WRITE_ERR SPI_CRC_ERR MM_CRC_ERR 0 0 説明 正常に動作させるには、これらのビットをロジック 0 にプログラムする必要があります。 アナログ／デジタル LDO デカップリング・コンデンサのチェック。このフラグは、アナログ／デジタル LDO に必要なデカップリング・コンデンサが AD7124-4 に接続されていない場合にセットされます。 キャリブレーションのチェック。キャリブレーションが開始されたが完了しなかった場合、このフラグがセッ トされてキャリブレーション中にエラーが発生したことが示されます。関連するキャリブレーション・レジス タは更新されません。 このビットは、変換が有効であるかどうかを示します。このフラグは、変換中にエラーが発生した場合にセッ トされます。 ADC 飽和フラグ。このフラグは、変換中に変調器が飽和した場合にセットされます。 AINP での過電圧検出。 AINP での低電圧検出。 AINM での過電圧検出。 AINM での低電圧検出。 リファレンス検出。このフラグは、ADC に使用する外部リファレンスがオープン・サーキットになっている か、0.7 V 未満になっていることを示します。 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 デジタル LDO エラー。このフラグは、デジタル LDO でエラーが検出された場合にセットされます。 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 アナログ LDO エラー。このフラグは、アナログ LDO 電圧でエラーが検出された場合にセットされます。 内部レジスタの CRC チェックの実行中は、内蔵レジスタにアクセスできません。ADC によってユーザー命令 は無視されます。このビットは、レジスタの CRC チェックが実行されるとセットされます。チェックが完了 すると、ビットがクリアされます。読出し／書込み動作はチェック完了後のみに実行できます。 すべてのシリアル通信は、8 ビットの整数倍です。このビットは、SCLK サイクル数が 8 の整数倍でない場合 にセットされます。 このビットは、SPI 読出し動作中にエラーが発生した場合にセットされます。 このビットは、SPI 書込み動作中にエラーが発生した場合にセットされます。 このビットは、シリアル通信の CRC チェックでエラーが発生した場合にセットされます。 メモリ・マップ・エラー。レジスタに書込みが行われるたびに、メモリ・マップで CRC 計算が実行されます。 この後、内蔵レジスタで定期的な CRC チェックが実行されます。レジスタの内容が変更された場合は、MM_CRC ビットがセットされます。 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 ERROR_EN レジスタ RS[5:0] = 0, 0, 0, 1, 1, 1 パワーオン／リセット = 0x000040 このレジスタの適切なビットをセットすることで、すべての診断機能をイネーブルまたはディスエーブルにできます。 表 71 に、レジスタのビット配置を示します。ビット 23 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン ／リセット時のデフォルト・ステータスを示しています。 Bit 7 0 (0) Bit 5 LDO_CAP_CHK_TEST_EN (0) AINM_OV_ERR_ EN (0) Bit 4 AINP_OV_ ERR_EN (0) Bit 6 MCLK_CNT_ EN (0) AINP_UV_ ERR_EN (0) Bit 3 LDO_CAP_CHK (0) AINM_UV_ ERR_EN (0) REF_DET_ERR_ EN (0) ALDO_PSM_ ERR_EN (0) SPI_IGNORE_ ERR_EN (0) SPI_SCLK_CNT_ ERR_EN (0) SPI_READ_ ERR_EN (0) SPI_WRITE_ ERR_EN (0) Bit 2 ADC_CAL_ERR_ EN (0) DLDO_PSM_ TRIP_TEST_EN (0) SPI_CRC_ERR_ EN (0) Bit 1 ADC_CONV_ERR_ EN (0) DLDO_PSM_ERR_ EN (0) MM_CRC_ERR_ EN (0) Bit 0 ADC_SAT_ ERR_EN (0) ALDO_PSM_ TRIP_TEST_EN (0) 0 (0) 表 71. ERROR_EN レジスタ・ビットの説明 ビット 23 ビット名 0 説明 22 MCLK_CNT_EN マスター・クロック・カウンタ。このビットがセットされている場合、マスター・クロック・カウン タがイネーブルになり、MCLK_COUNT レジスタ経由で結果が報告されます。カウンタは、ADC で 使用するマスター・クロックを監視します。外部クロックがクロック源の場合、MCLK カウンタは この外部クロックを監視します。同様に、ADC に対するクロック源として内部発振器を選択した場 合、MCLK カウンタは内部発振器を監視します。 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 Rev. A | 83/90 AD7124-4 ビット 21 ビット名 LDO_CAP_CHK_TEST_EN 20:19 LDO_CAP_CHK 18 17 ADC_CAL_ERR_EN ADC_CONV_ERR_EN 16 15 ADC_SAT_ERR_EN AINP_OV_ERR_EN 14 AINP_UV_ERR_EN 13 AINM_OV_ERR_EN 12 AINM_UV_ERR_EN 11 REF_DET_ERR_EN 10 DLDO_PSM_TRIP_TEST_EN 9 DLDO_PSM_ERR_ERR 8 ALDO_PSM_TRIP_TEST_EN 7 ALDO_PSM_ERR_EN 6 SPI_IGNORE_ERR_EN 5 SPI_SCLK_CNT_ERR_EN 4 SPI_READ_ERR_EN 3 SPI_WRITE_ERR_EN 2 SPI_CRC_ERR_EN 1 MM_CRC_ERR_EN 0 0 データシート 説明 アナログ／デジタル LDO デカップリング・コンデンサ・チェックのテスト。このビットがセットされ た場合、デカップリング・コンデンサは内部で LDO から切断され、故障状態になります。これにより、 アナログ／デジタル LDO デカップリング・コンデンサのチェックに使用する回路をテストできます。 アナログ／デジタル LDO デカップリング・コンデンサのチェック。これらのビットにより、コンデン サのチェックがイネーブルになります。チェックがイネーブルになると、ADC は選択した電源に外 部のデカップリング・コンデンサが存在するかどうかチェックします。チェックが完了すると、 LDO_CAP_CHK ビットが両方とも 0 にリセットされます。 00 = チェックはディスエーブル。 01 = アナログ LDO コンデンサをチェック。 10 = デジタル LDO コンデンサをチェック。 11 = チェックはディスエーブル。 このビットがセットされている場合、キャリブレーション・エラーのチェックがイネーブルになります。 このビットがセットされている場合、変換が監視され、変換中にエラーが発生した場合に ADC_CONV_ERR ビットがセットされます。 このビットがセットされている場合、ADC 変調器の飽和チェックがイネーブルになります。 このビットがセットされている場合、イネーブルになっているすべての AINP チャンネルで、過電 圧モニタがイネーブルになります。 このビットがセットされている場合、イネーブルになっているすべての AINP チャンネルで、低電 圧モニタがイネーブルになります。 このビットがセットされている場合、イネーブルになっているすべての AINM チャンネルで、過電 圧モニタがイネーブルになります。 このビットがセットされている場合、イネーブルになっているすべての AINM チャンネルで、低電 圧モニタがイネーブルになります。 このビットがセットされている場合、ADC で使用するすべての外部リファレンスが連続的に監視さ れます。外部リファレンスがオープン・サーキットになっているか、値が 0.7 V 未満の場合は、エ ラーのフラグが立ちます。 デジタル LDO を監視するテスト・メカニズムをチェックします。このビットがセットされている場 合、テスト回路への入力は LDO 出力ではなく、DGND に接続されます。エラー・レジスタの DLDO_PSM_ERR ビットがセットされます。 このビットがセットされている場合、デジタル LDO 電圧が連続的に監視されます。デジタル LDO から 出力される電圧が仕様範囲外の場合は、エラー・レジスタの DLDO_PSM_ERR ビットがセットされます。 アナログ LDO を監視するテスト・メカニズムをチェックします。このビットがセットされている場 合、テスト回路への入力は LDO 出力ではなく、AVSS に接続されます。エラー・レジスタの ALDO_PSM_ERR ビットがセットされます。 このビットがセットされている場合、アナログ LDO 電圧が連続的に監視されます。アナログ LDO から 出力される電圧が仕様範囲外の場合は、エラー・レジスタの ALDO_PSM_ERR ビットがセットされます。 内部レジスタの CRC チェックの実行中は、内蔵レジスタにアクセスできません。ADC によってユー ザー命令は無視されます。エラー・レジスタの SPI_IGNORE_ERR ビットが、読出し／書込み動作を 実行してはいけないことを通知するには、このビットをセットします。 このビットがセットされている場合、SCLK カウンタはイネーブルになります。ADC へのすべての 読出し／書込み動作は、8 ビットの整数倍です。すべてのシリアル接続で、SCLK カウンタは SCLK パルスの数をカウントします。CSを使用して、各読出し／書込み動作をフレームする必要がありま す。通信中に使用された SCLK パルスの数が 8 の整数倍でない場合は、エラー・レジスタの SPI_SCLK_CNT_ERR ビットがセットされます。 例えば、読出し動作または書込み動作中に SCLK ピン で発生したグリッチが SCLK パルスとして解釈されることがあります。この場合、検出された SCLK パルスの数が多すぎるため、SPI_SCLK_CNT_ERR ビットがセットされます。CSSCLK カウンタ機 能を使用する場合は、ADC_CONTROL レジスタの _EN を 1 にセットする必要があります。 このビットがセットされている場合、読出し動作中にエラーが発生すると、エラー・レジスタの SPI_READ_ERR ビットがセットされます。ユーザーが無効なアドレスから読み出そうとすると、エ ラーが発生します。 SPI 読出しチェック機能を使用する場合は、ADC_CONTROL レジスタの CS_EN を 1 にセットする 必要があります。 このビットがセットされている場合、書込み動作中にエラーが発生すると、エラー・レジスタの SPI_WRITE_ERR ビットがセットされます。ユーザーが無効なアドレスまたは読出し専用レジスタ に書き込もうとすると、エラーが発生します。CSSPI 書込みチェック機能を使用する場合は、 ADC_CONTROL レジスタの _EN を 1 にセットする必要があります。 このビットにより、すべての読出し／書込み動作の CRC チェックがイネーブルになります。CRC チェッ クでエラーが発生した場合、エラー・レジスタの SPI_CRC_ERR ビットがセットされます。さらに、 AD7124-4 から読み出したすべてのデータに 8 ビット CRC ワードが付加されます。 このビットがセットされている場合、レジスタに書込みが行われるたびに、メモリ・マップで CRC 計算が実行されます。この後、内蔵レジスタで定期的な CRC チェックが実行されます。レジスタの 内容が変更された場合は、MM_CRC ビットがセットされます。 正常に動作させるには、このビットをロジック 0 にプログラムする必要があります。 Rev. A | 84/90 AD7124-4 データシート MCLK_COUNT レジスタ RS[5:0] = 0, 0, 1, 0, 0, 0 パワーオン／リセット = 0x00 このレジスタを使用して、マスター・クロック周波数をモニタできます。 表 72 に、レジスタのビット配置を示します。ビット 7 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン ／リセット時のデフォルト・ステータスを示しています。 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 MCLK_COUNT (0) Bit 2 Bit 1 Bit 0 表 72. MCLK_COUNT レジスタ・ビットの説明 ビット 7:0 ビット名 MCLK_COUNT 説明 このレジスタにより、内部／外部発振器の周波数を判断できます。クロック・カウンタはサンプリング・クロックの 131 パルスごとに内部でインクリメントされます (通常消費電力モードでは 614.4 kHz、中消費電力モードでは 153.6 kHz、 低消費電力モードでは 768 kHz)。8 ビット・カウンタは、最大値に到達した後にラップ・アラウンドします。カウンタ 出力は、このレジスタを介してリードバックされます。 チャンネル・レジスタ RS[5:0] = 0, 0, 1, 0, 0, 1 ～ 0, 1, 1, 0, 0, 0 パワーオン／リセット = 0x8001 (CHANNEL_0) 、0x0001 (その他のすべてのチャンネル・レジスタ) AD7124-4 は、CHANNEL_0 ～ CHANNEL_15 の 16 個のチャンネル・レジスタを備えています。チャンネル・レジスタは、アドレス 0x09 (CHANNEL_0) から開始し、アドレス 0x18 (CHANNEL_15) で終了します。各レジスタを介して、チャンネルを設定したり (AINP 入力 および AINM 入力) 、チャンネルをイネーブルまたはディスエーブルにしたり、セットアップを選択したりできます。セットアップは、 ユーザーが定義した 8 個の異なるオプションから選択できます。ADC は、変換時にイネーブルされたすべてのチャンネルを自動的に 循環します。これにより、必要に応じて、シーケンス内で複数のチャンネルを複数回サンプリングできます。さらに、シーケンスに 診断機能を追加できるようになります。 表 73 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン／ リセット時のデフォルト・ステータスを示しています。 Bit 7 Enable (1) Bit 6 Bit 5 Bit 4 Bit 3 Setup (0) AINP[2:0] (000) Bit 2 0 (0) AINM[4:0] (00001) Bit 1 Bit 0 AINP[4:3] (00) 表 73. チャンネル・レジスタ・ビットの説明 ビット 15 ビット名 Enable 説明 14:12 Setup セットアップの選択。これらのビットは、このチャンネル用の ADC の設定に使用するセットアップ (8 個のセット アップのいずれか) を特定します。セットアップは、アナログ設定、出力データ・レート／フィルタ選択、オフセッ ト・レジスタ、およびゲイン・レジスタの 4 つのレジスタで構成されています。すべてのチャンネルが同じセット アップを使用できます。この場合、すべてのアクティブ・チャンネルのこれらのビットに同じ 3 ビット値を書き込 む必要があります。あるいは、最大 8 つのチャンネルを異なる構成にすることもできます。 11:10 0 正常に動作させるには、これらのビットをロジック 0 にプログラムする必要があります。 9:5 AINP[4:0] 正のアナログ入力 AINP 入力の選択。これらのビットは、このチャンネルの正入力に接続されるアナログ入力を選 択します。 00000 = AIN0 (デフォルト) 00001 = AIN1 00010 = AIN2 00011 = AIN3 00100 = AIN4 000101 = AIN5 チャンネル・イネーブル・ビットこのビットをセットすると、変換シーケンスのデバイス・チャンネルがイネーブ ルになります。デフォルトでは、チャンネル 0 のイネーブル・ビットのみがセットされます。変換は、最も番号が 小さいイネーブルにされたチャンネルから開始され、チャンネル番号順に連続的に実行された後、最も番号が小さ いチャンネルにラップ・アラウンドします。 ADC が特定のチャンネルの結果を書き込むと、ステータス・レジスタの 4 つの LSB がチャンネル番号 0 ～ 15 にセッ トされます。これにより、 データに対応するチャンネルを特定できます。ADC_CONTROL レジスタの DATA_STATUS ビットがセットされている場合、ステータス・レジスタを読み出すと、その内容が各変換結果に付加されます。こ の機能は、複数のチャンネルがイネーブルに設定され、読み出した変換値に対応するチャンネルを判断する場合に 使用します。 Rev. A | 85/90 AD7124-4 ビット ビット名 データシート 説明 00110 = AIN6 00111 = AIN7 01000 ～ 01111 = 予約済み 10000 = 温度センサー 10001 = AVSS 10010 = 内部リファレンス 10011 = DGND 10100 = (AVDD − AVSS) /6+。 (AVDD − AVSS) /6− と組み合わせて使用し、電源 AVDD − AVSS を監視。 10101 = (AVDD − AVSS) /6−。 (AVDD − AVSS) /6+ と組み合わせて使用し、電源 AVDD − AVSS を監視。 10110 = (IOVDD − DGND) /6+。 (IOVDD − DGND) /6− と組み合わせて使用し、IOVDD − DGND を監視。 10111 = (IOVDD − DGND) /6−。 (IOVDD − DGND) /6+ と組み合わせて使用し、IOVDD − DGND を監視。 11000 = (ALDO − AVSS) /6+。 (ALDO − AVSS) /6− と組み合わせて使用し、アナログ LDO を監視。 11001 = (ALDO − AVSS) /6−。 (ALDO − AVSS) /6+ と組み合わせて使用し、アナログ LDO を監視。 11010 = (DLDO − DGND) /6+。 (DLDO − DGND) /6− と組み合わせて使用し、デジタル LDO を監視。 11011 = (DLDO − DGND) /6−。 (DLDO − DGND) /6+ と組み合わせて使用し、デジタル LDO を監視。 11100 = V_20MV_P。V_20MV_M と組み合わせて使用し、20 mV p-p 信号を ADC に入力。 11101 = V_20MV_M。V_20MV_P と組み合わせて使用し、20 mV p-p 信号を ADC に入力。 10010 = REFOUT 10011 = DGND 4:0 AINM[4:0] 負のアナログ入力 AINM 入力の選択。これらのビットは、このチャンネルの負入力に接続されるアナログ入力を選 択します。 00000 = AIN0 (デフォルト) 00001 = AIN1 00010 = AIN2 00011 = AIN3 00100 = AIN4 000101 = AIN5 00110 = AIN6 00111 = AIN7 01000 ～ 01111 = 予約済み 10000 = 温度センサー 10001 = AVSS 10010 = 内部リファレンス 10011 = DGND 10100 = (AVDD − AVSS) /6+。 (AVDD − AVSS) /6− と組み合わせて使用し、電源 AVDD − AVSS を監視。 10101 = (AVDD − AVSS) /6−。 (AVDD − AVSS) /6+ と組み合わせて使用し、電源 AVDD − AVSS を監視。 10110 = (IOVDD − DGND) /6+。 (IOVDD − DGND) /6− と組み合わせて使用し、IOVDD − DGND を監視。 10111 = (IOVDD − DGND) /6−。 (IOVDD − DGND) /6+ と組み合わせて使用し、IOVDD − DGND を監視。 11000 = (ALDO − AVSS) /6+。 (ALDO − AVSS) /6− と組み合わせて使用し、アナログ LDO を監視。 11001 = (ALDO − AVSS) /6−。 (ALDO − AVSS) /6+ と組み合わせて使用し、アナログ LDO を監視。 11010 = (DLDO − DGND) /6+。 (DLDO − DGND) /6− と組み合わせて使用し、デジタル LDO を監視。 11011 = (DLDO − DGND) /6−。 (DLDO − DGND) /6+ と組み合わせて使用し、デジタル LDO を監視。 11100 = V_20MV_P。V_20MV_M と組み合わせて使用し、20 mV p-p 信号を ADC に入力。 11101 = V_20MV_M。V_20MV_P と組み合わせて使用し、20 mV p-p 信号を ADC に入力。 11110 = 予約済み 11111 = 予約済み Rev. A | 86/90 AD7124-4 データシート 設定レジスタ RS[5:0] = 0, 1, 1, 0, 0, 1 ～ 1, 0, 0, 0, 0, 0 パワーオン／リセット = 0x0860 AD7124-4 には、CONFIG_0 ～ CONFIG_7 の 8 個の設定レジスタがあります。各設定レジスタはセットアップに関連付けられていて、 CONFIG_x は Setup x に関連付けられています。設定レジスタで、リファレンス源、極性、リファレンス・バッファのイネーブル／ディ スエーブルを設定します。 表 74 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン ／リセット時のデフォルト・ステータスを示しています。 Bit 7 Bit 6 Bit 5 0 (0) AIN_BUFP (1) REF_BUFM (0) Bit 4 AIN_BUFM (1) Bit 3 Bipolar (1) REF_SEL (0) Bit 2 Bit 1 Burnout (0) Bit 0 REF_BUFP (0) PGA (0) 表 74. 設定レジスタ・ビットの説明 ビット ビット名 15:12 0 説明 11 Bipolar 極性選択ビット。このビットがセットされている場合、バイポーラ動作が選択されます。このビットがクリアされてい る場合、ユニポーラ動作が選択されます。 10:9 Burnout 正常に動作させるには、これらのビットをロジック 0 にプログラムする必要があります。 これらのビットでは、センサー・バーンアウト検出の電流源の大きさを選択します。 00 = バーンアウト電流源オフ (デフォルト) 01 = バーンアウト電流源オン、0.5 μA 10 = バーンアウト電流源オン、2 μA 11 = バーンアウト電流源オン、4 μA 8 REF_BUFP REFINx (+) のバッファをイネーブル。このビットがセットされている場合、正のリファレンス入力 (内部または外部) は バッファありに設定されます。 このビットがクリアされている場合、正のリファレンス入力 (内部または外部) はバッファ なしに設定されます。 7 REF_BUFM REFINx (−) のバッファをイネーブル。このビットがセットされている場合、負のリファレンス入力 (内部または外部) は バッファありに設定されます。 このビットがクリアされている場合、負のリファレンス入力 (内部または外部) はバッファ なしに設定されます。 6 AIN_BUFP AINP のバッファをイネーブル。このビットがセットされている場合、選択した正のアナログ入力ピンはバッファあり に設定されます。このビットがクリアされている場合、選択した正のアナログ入力ピンはバッファなしに設定されます。 5 AIN_BUFM AINM のバッファをイネーブル。このビットがセットされている場合、選択した負のアナログ入力ピンはバッファあり に設定されます。このビットがクリアされている場合、選択した負のアナログ入力ピンはバッファなしに設定されます。 4:3 REF_SEL リファレンス・ソース選択ビット。これらのビットでは、この設定レジスタを使用して、チャンネルで変換を実行する 際に使用するリファレンス・ソースを選択します。 00 = REFIN1 (+) /REFIN1 (−) 01 = REFIN2 (+) /REFIN2 (−) 10 = 内部リファレンス 11 = AVDD 2:0 PGA ゲイン選択ビット。これらのビットでは、この設定レジスタを使用して、チャンネルで変換を実行する際に使用するゲ インを選択します。 PGA 000 001 010 011 100 101 110 111 ゲイン 1 2 4 8 16 32 64 128 VREF = 2.5 V (バイポーラ・モード) の場合の入力レンジ ±2.5 V ±1.25 V ± 625 mV ±312.5 mV ±156.25 mV ±78.125 mV ±39.06 mV ±19.53 mV Rev. A | 87/90 AD7124-4 データシート フィルタ・レジスタ RS[5:0] = 1, 0, 0, 0, 0, 1 ～ 1, 0, 1, 0, 0, 0 パワーオン／リセット = 0x060180 AD7124-4 には、FILTER_0 ～ FILTER_7 の 8 個のフィルタ・レジスタがあります。各フィルタ・レジスタはセットアップに関連付けら れており、FILTER_x は Setup x に関連付けられています。フィルタ・レジスタで、フィルタ・タイプと出力ワード・レートを設定し ます。 表 75 に、レジスタのビット配置を示します。ビット 15 がデータ・ストリームの最初のビットです。括弧内の値は、ビットのパワーオン ／リセット時のデフォルト・ステータスを示しています。 Bit 7 Bit 6 Filter (0) Bit 5 Bit 4 REJ60 (0) Bit 3 Bit 2 Bit 1 POST_FILTER (0) 0 (0) Bit 0 SINGLE_CYCLE (0) FS[10:8] (0) FS[7:0] (0) 表 75. フィルタ・レジスタ・ビットの説明 ビット ビット名 23:21 Filter 説明 フィルタ・タイプの選択ビット。これらのビットでは、フィルタ・タイプを選択します。 000 = sinc4 フィルタ (デフォルト) 001 = 予約済み 010 = sinc3 フィルタ 011 = 予約済み 100 = sinc4 フィルタを使用した高速セトリング・フィルタ。sinc4 フィルタの後に平均化ブロックが続くので、 セトリング・タイムが変換時間と等しくなります。通常消費電力モードおよび中消費電力モードでは 16 で平 均化が行われ、低消費電力モードでは 8 で平均化が行われます。 101 = sinc3 フィルタを使用した高速セトリング・フィルタ。sinc3 フィルタの後に平均化ブロックが続くので、 セトリング・タイムが変換時間と等しくなります。通常消費電力モードおよび中消費電力モードでは 16 で平 均化が行われ、低消費電力モードでは 8 で平均化が行われます。 110 = 予約済み 111 = ポスト・フィルタをイネーブル。AD7124-4 は、いくつかのポスト・フィルタを備えており、POST_FILTER ビットを使用して選択できます。ポスト・フィルタには、単純な sinc3/sinc4 フィルタよりもセトリング・タイ ムが大幅に優れたシングル・サイクル・セトリングがあります。これらのフィルタは、優れた 50 Hz と 60 Hz の除去比を実現します。 20 REJ60 このビットがセットされている場合、Sinc フィルタの 1 次ノッチが 50 Hz に配置されると、このフィルタの 1 次ノッチが 60 Hz に配置されます。これにより、50 Hz と 60 Hz の同時除去が実現します。 19:17 POST_FILTER ポスト・フィルタのタイプ選択ビット。このフィルタ・ビットを 1 にセットすると、sinc3 フィルタの後に、 ほぼゼロ遅延の出力データ・レートで優れた 50 Hz と 60 Hz の除去を実現するポスト・フィルタが続きます。 POST_FILTER 000 出力データ・レート (SPS) 50 Hz および 60 Hz ± 1 Hz (dB) での除去 予約済み 該当せず 010 予約済み 27.27 25 予約済み 20 16.7 該当せず 47 62 該当せず 86 92 予約済み 該当せず 010 011 100 101 110 111 16 SINGLE_CYCLE シングル・サイクル変換のイネーブル・ビット。このビットがセットされている場合、AD7124-4 は、ゼロ遅 延 ADC として機能するように 1 回の変換サイクルでセトリングされます。複数のアナログ入力チャンネルが イネーブルになっている場合、またはシングル変換モードを選択した場合、このビットの設定は無視されま す。高速フィルタを使用した場合、このビットの設定は無視されます。 15:11 0 正常に動作させるには、これらのビットをロジック 0 にプログラムする必要があります。 10:0 FS[10:0] フィルタ出力データ・レートの選択ビット。これらのビットは、sinc3 や sinc4 フィルタだけでなく、高速セト リング・フィルタの出力データ・レートを設定します。さらに、フィルタの最初のノッチの位置とカットオ フ周波数に影響を与えます。ゲインの選択に関連して、これらのビットは出力ノイズ、つまりデバイスの実 効分解能も決定します (ノイズの表を参照)。FS には、1 ～ 2047 の値を指定できます。 Rev. A | 88/90 AD7124-4 データシート オフセット・レジスタ ゲイン・レジスタ RS[5:0] = 1, 0, 1, 0, 0, 1 ～ 1, 1, 0, 0, 0, 0 パワーオン／リセット = 0x800000 RS[5:0] = 1, 1, 0, 0, 0, 1 ～ 1, 1, 1, 0, 0, 0 パワーオン／リセット = 0x5XXXXX AD7124-4 には、OFFSET_0 ～ OFFSET_7 の 8 個のオフセット・ レジスタがあります。各オフセット・レジスタはセットアップ に関連付けられており、OFFSET_x は Setup x に関連付けられ ています。オフセット・レジスタは 24 ビット・レジスタで、ADC のオフセット・キャリブレーション係数を保持し、パワーオン・ リセット値は 0x800000 です。これらのレジスタは、リード／ ライト・レジスタです。これらのレジスタは、関連するゲイン・ レジスタと組み合わせて使用し、 レジスタ・ペアを形成します。 ユーザーによって内部またはシステム・ゼロスケール・キャリ ブレーションが開始された場合、パワーオン・リセット値は 自動的に上書きされます。オフセット・レジスタに書き込む 場合は、ADC をスタンバイ・モードまたはアイドル・モード にする必要があります。 AD7124-4 には、GAIN_0 ～ GAIN_7 の 8 個のゲイン・レジス タがあります。各ゲイン・レジスタはセットアップに関連付け られており、GAIN_x は Setup x に関連付けられています。ゲ イン・レジスタは 24 ビット・レジスタで、ADC のフルスケー ル・キャリブレーション係数を保持します。AD7124-4 は、出 荷時にゲイン 1 でキャリブレーションされています。 パワーオン 時およびリセット後には、出荷時に生成されたこの値がゲイン・ レジスタに含まれます。ゲイン・レジスタはリード／ライト・ レジスタです。ただし、レジスタに書き込む場合、ADC をス タンバイ・モードまたはアイドル・モードにする必要がありま す。ユーザーによって内部またはシステム・フルスケール・キャ リブレーションが開始された場合、またはフルスケール・レジ スタに書込みが行われた場合は、デフォルト値が自動的に上書 きされます。 Rev. A | 89/90 AD7124-4 データシート 外形寸法 5.10 5.00 SQ 4.90 PIN 1 INDICATOR 0.30 0.25 0.18 32 25 1 24 0.50 BSC *3.75 3.60 SQ 3.55 EXPOSED PAD 17 9 BOTTOM VIEW FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 0.25 MIN 08-16-2010-B 0.80 0.75 0.70 8 16 0.50 0.40 0.30 TOP VIEW PIN 1 INDICATOR *COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5 WITH THE EXCEPTION OF THE EXPOSED PAD DIMENSION. 図 130. 32 ピンのリード・フレーム・チップ・スケール・パッケージ[LFCSP_VQ] 5 mm x 5 mm ボディ、超薄型クワッド (CP-32-12) 寸法 (ミリ単位) 7.90 7.80 7.70 24 13 4.50 4.40 4.30 1 6.40 BSC 12 PIN 1 0.15 0.05 0.65 BSC 0.30 0.19 0.10 COPLANARITY 1.20 MAX SEATING PLANE 0.20 0.09 8° 0° 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-AD 図 131. 24 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-24) 寸法 (ミリ単位) オーダー・ガイド Model 1 AD7124-4BCPZ Temperature Range −40°C to +105°C Package Description 32 ピンのリード・フレーム・チップ・スケール・パッケージ [LFCSP_VQ] Package Option CP-32-12 AD7124-4BCPZ-RL −40°C to +105°C 32 ピンのリード・フレーム・チップ・スケール・パッケージ [LFCSP_VQ] CP-32-12 AD7124-4BCPZ-RL7 −40°C to +105°C 32 ピンのリード・フレーム・チップ・スケール・パッケージ [LFCSP_VQ] CP-32-12 AD7124-4BRUZ −40°C to +105°C 24 ピンの薄型シュリンク・スモール・アウトライン・パッケージ (TSSOP) RU-24 AD7124-4BRUZ-RL −40°C to +105°C 24 ピンの薄型シュリンク・スモール・アウトライン・パッケージ (TSSOP) RU-24 AD7124-4BRUZ-RL7 −40°C to +105°C 24 ピンの薄型シュリンク・スモール・アウトライン・パッケージ (TSSOP) Evaluation Board Evaluation Controller Board RU-24 EVAL-AD7124-4SDZ EVAL-SDP-CB1Z 1 Z = RoHS 準拠製品 Rev. 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