8路LVPECL输出 低抖动时钟发生器 AD9525 功能框图 特性 集成超低噪声频率合成器 8路差分3.6 GHz LVPECL输出和1路LVPECL SYNC输出或2路 CMOS SYNC输出 REFA REFB 2路差分参考输入和1路单端参考输入 AD9525 REFA ÷S PLL REFB SYNC_OUT SYNC_OUT OUT7 应用 REFC OUT7 LTE和多载波GSM基站 OUT6 为高速ADC、DAC提供时钟 OUT6 自动测试设备(ATE)和高性能仪器仪表 OUT5 40/100 Gb/s OTN线路端时钟 OUT5 电缆/DOCSIS CMTS时钟 CLKIN OUT4 DIVIDERS OUT4 CLKIN 测试与测量 OUT3 OUT3 OUT2 OUT2 OUT1 OUT1 SPI CONTROL OUT0 10011-001 OUT0 图1. 概述 AD9525旨在满足长期演进(LTE)和多载波GSM基站设计的 转换器时钟要求。 AD9525提供低功耗、多路输出时钟分配功能，具有低抖动 性能，并且片内集成锁相环(PLL)，可以配合外部VCO或 VCXO使用。VCO输入和八路LVPECL输出最高工作频率 为3.6 GHz。所有输出共用一个分频器，分频范围为1到6。 Rev. A AD9525提供一路专用输出，用于提供一个用于重置或同步 数据转换器的可编程信号。该输出信号可以通过一个SPI 写操作激活。 AD9525提供48引脚LFCSP封装，可以采用3.3 V单电源供电。 外部VCXO或VCO的工作电压最高可达5.5 V。 AD9525的工作温度范围为−40°C至+85°C的扩展工业温度 范围。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2011–2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9525 目录 特性.................................................................................................. 1 应用.................................................................................................. 1 功能框图 ......................................................................................... 1 概述.................................................................................................. 1 修订历史 ......................................................................................... 2 技术规格 ......................................................................................... 3 条件 ............................................................................................ 3 电源电流.................................................................................... 3 功耗 ............................................................................................ 3 REFA和REFB输入特性........................................................... 4 REFC输入特性 ......................................................................... 4 时钟输入.................................................................................... 5 PLL特性 ..................................................................................... 5 PLL数字锁定检测.................................................................... 6 时钟输出.................................................................................... 6 时序特性.................................................................................... 7 时钟输出绝对时间抖动 (使用外部122.88 MHz VCXO的时钟产生) ........................ 8 时钟输出绝对时间抖动 (使用外部1475 MHz VCO的时钟产生) .............................. 8 时钟输出绝对时间抖动 (使用外部2.05 GHz VCO的时钟产生)................................ 9 时钟输出绝对时间抖动 (使用外部3 GHz VCO的时钟产生) ..................................... 9 时钟输出附加相位噪声 (仅分配；时钟输入到分配输出，包括VCO分频器)...... 9 PD, RESET和REF_SEL引脚 ................................................. 10 STATUS和REF_MON引脚 .................................................. 10 串行控制端口 ......................................................................... 11 绝对最大额定值.......................................................................... 12 热阻 .......................................................................................... 12 ESD警告................................................................................... 12 引脚配置和功能描述 ................................................................. 13 典型性能参数 .............................................................................. 15 术语................................................................................................ 18 详细框图 ....................................................................................... 19 工作原理 ....................................................................................... 20 PLL配置 ................................................................................... 20 时钟分配.................................................................................. 23 SYNC_OUT............................................................................. 23 复位模式.................................................................................. 25 关断模式.................................................................................. 26 串行控制端口 .............................................................................. 27 引脚描述.................................................................................. 27 串行控制端口通用操作 ....................................................... 27 指令字(16位) .......................................................................... 28 MSB/LSB优先传输................................................................. 28 控制寄存器................................................................................... 31 控制寄存器映射概览............................................................ 31 寄存器映射描述.......................................................................... 33 应用信息 ....................................................................................... 45 使用AD9525进行频率规划 ................................................. 45 在ADC时钟应用中使用AD9525输出................................ 45 LVPECL时钟分配 .................................................................. 46 SYNC_OUT分配 .................................................................... 46 外形尺寸 ....................................................................................... 47 订购指南 ....................................................................................... 47 修订历史 2013年4月—修订版0至修订版A 更改表3的“一个通道、一个驱动器”和“一个通道、 两个驱动器”参数 .......................................................................... 4 更改图18 ....................................................................................... 19 更改表28的寄存器0x01A .......................................................... 31 更改表28的寄存器0x000的Bit 6............................................... 33 更改表35 ....................................................................................... 38 更改表38 ....................................................................................... 40 2012年10月—修订版0：初始版 Rev. A | Page 2 of 48 AD9525 技术规格 除非另有说明，典型值的测量条件为：VDD3 = 3.3 V ± 5%；VDD3 ≤ VDD_CP ≤ 5.25 V；TA = 25°C；OUT_RSET电阻 = 4.12 kΩ； CP_RSET电阻(CPRSET) = 5.1 kΩ。最小值和最大值的测量条件为表1所列的整个VDD3和TA(−40°C至+85°C)范围。REFA为 122.88 MHz，CLKIN频率为2949.12 MHz。 条件 表1. 参数 电源电压 VDD3 VDD_CP OUT_RSET引脚电阻 CP_RSET引脚电阻(CPRSET电阻) 最小值 典型值 最大值 单位 温度范围TA −40 3.3 VDD3 5.25 4.12 5.1 +25 +85 V V kΩ kΩ 测试条件/注释 3.3 V ± 5% 标称值为3.3 V至5.0 V ± 5% 设置内部偏置电流；接地 设置内部电荷泵电流范围，标称值4.8 mA (CP_LSB = 600 µA)；实际电流计算如下： CP_LSB = 3.06/CPRSET，接地；CPRSET范围 = 2.7 kΩ至10 kΩ °C 电源电流 表2. 参数 VDD3和VDD_CP引脚的电源电流 VDD3(引脚3、引脚36、引脚41、引脚46)， 输出的总电源电压 VDD3(引脚9)，M分频器的电源电压， CLK输入和分配 VDD_CP(引脚13)，电荷泵的电源电压 VDD3(引脚20)，PLL的电源电压 VDD3(引脚32)，SYNC_OUT的电源电压 最小值 典型值 最大值 单位 310 369 mA 98 107 mA 6.6 53 45 7.6 63.4 54 mA mA mA 测试条件/注释 fCLK = 2949.12 MHz；REFA和REFB使能，频率为 122.88 MHz；R分频器 = 2；M分频器 = 2； PFD = 61.44 MHz；8路LVPECL输出，频率为 1474.56 MHz；LVPECL 780 mV模式 输出通过50 Ω电阻端接到VDD3 − 2 V 功耗 表3. 参数 芯片功耗 最小值 典型值 最大值 单位 上电默认值 典型操作1 782 1.15 871 1.23 mW W 典型操作2 1.17 1.25 W PD 关断 PD 关断，最大休眠功耗 51 13.2 56.4 19.1 mW mW VDD_CP电源 22 25 mW Rev. A | Page 3 of 48 测试条件/注释 不包括外部电阻的功耗；所有LVPECL输 出通过50 Ω电阻端接到VDD3 − 2 V；LVPECL 780 mV模式 无编程；默认寄存器值 fCLK = 2949.12 MHz；REFA和REFB使能，频率为 122.88 MHz；R分频器 = 2；M分频器 = 2； PFD = 61.44 MHz；8路LVPECL输出，频率为 1474.56 MHz fCLK = 2949.12 MHz；PLL开启；REFA使能， 频率为122.88 MHz；M分频器 = 1；PFD = 122.88MHz； 8路 LVPECL输 出 ， 频 率 为 2949.12 MHz PD 引脚拉低 PD 引脚拉低；关断分配参考，寄存器0x230 [1] = 1b；注意，关断分配参考会禁用安全 关断模式(参见“关断模式”部分) PLL工作；典型闭环配置 AD9525 参数 各功能引起的功耗变化 M分频器开/关 P分频器开/关 B分频器开/关 REFB开启 PLL开/关 一个通道，一个驱动器 最小值 典型值 最大值 单位 一个通道，两个驱动器 5 3 16 15 254 107 8.7 5.7 23.1 25 300.5 132 mW mW mW mW mW mW 184 233 mW 测试条件/注释 使能/禁用某个功能时的功耗变化 旁路M分频器 旁路P分频器 旁路B分频器 关断REFB差分输入时的功耗变化 PLL关闭至PLL开启，正常工作；无参考使能 无LVPECL输出开启到一路LVPECL输出开启， 频率为2949.12 MHz；同一输出对 无LVPECL输出开启到两路LVPECL输出开启， 频率为2949.12 MHz；同一输出对 REFA和REFB输入特性 表4. 参数 差模(REFA、REFA；REFB、REFB) 输入频率 输入灵敏度 自偏置电压，REFA和REFB 自偏置电压，REFA和REFB 输入电阻，REFA和REFB 输入电阻，REFA和REFB 占空比 低电平脉冲宽度 高电平脉冲宽度 1 最小值 典型值 最大值 单位 0 200 1.52 1.38 4.5 4.9 1.65 1.50 4.7 5.2 500 MHz 1.78 1.61 4.9 5.4 mV p-p V V kΩ kΩ 500 500 测试条件/注释 差分模式(让未使用的输入交流接地，可以支 持单端输入) 低于约1 MHz的频率应直流耦合；注意匹配自 偏置电压 频率为122.88 MHz REFA和REFB输入的自偏置电压1 REFA和REFB输入的自偏置电压1 自偏置1 自偏置1 占空比界限由高电平脉冲宽度和低电平脉冲 宽度设置 ps ps 差分对REFA和REFA、REFB和REFB的自偏置点略微偏移，以免在开路输入条件下发生震颤。 REFC输入特性 表5. 参数 REFC输入 输入频率范围 输入高电压 输入低电压 输入电流 占空比 低电平脉冲宽度 高电平脉冲宽度 最小值 典型值 最大值 单位 300 2.0 0.8 1 MHz V V µA 测试条件/注释 直流耦合输入(未自偏置) 占空比界限由高电平脉冲宽度和低电平脉冲 宽度设置 1 1 ns ns Rev. A | Page 4 of 48 AD9525 时钟输入 表6. 参数 输入频率 输入灵敏度 输入电平 输入共模电压VCM 输入共模范围VCMR 输入电阻 输入电容 最小值 典型值 最大值 0 3.6 150 2 1.55 1.64 1.74 1.3 1.8 6.7 7 7.4 2 单位 GHz mV p-p V p-p V V kΩ pF 测试条件/注释 低于约1 MHz的频率应直流耦合；注意匹配自偏置电压 在3.1 GHz下测得 较大的电压摆幅可启动保护二极管，降低抖动性能 自偏置；支持交流耦合 施加200 mV p-p信号；直流耦合 自偏置 PLL特性 表7. 参数 鉴频鉴相器(PFD) PFD输入频率 最小值 典型值 最大值 单位 125 45 MHz MHz 电荷泵(CP) ICP吸/源电流 高值 低值 绝对精度 CPRSET范围 ICP高阻抗模式漏电流 吸电流与源电流匹配 ICP与VCP ICP与温度 P分频器(N分频器的一部分) 输入频率P = 1 输入频率P = 2 输入频率P = 3 输入频率P = 4 输入频率P = 5 输入频率P = 6 B分频器(N分频器的一部分) 输入频率 M分频器 输入频率 噪声特性 电荷泵/鉴频鉴相器的带内相位噪声 (带内指在PLL的LBW内) 61.44 MHz PFD频率时 122.88 MHz PFD频率时 PLL品质因数(FOM) 4.5 4.9 5.4 mA 0.57 0.61 0.67 mA 2.5 2.7 10 3.5 2 1.5 2 1500 3000 3600 3600 3600 3600 % kΩ µA % % % 测试条件/注释 防反冲脉冲宽度 = 1.3 ns、2.9 ns 防反冲脉冲宽度 = 6.0 ns VDD_CP(引脚13)； VCP是电荷泵引脚(CP，引脚14)的电压 可编程 CPRSET = 5.1 kΩ时；更改CPRSET可以获得更高的ICP； VCP = VDD_CP/2 V CPRSET = 5.1 kΩ时；更改CPRSET可以获得更低的ICP； VCP = VDD_CP/2 V VCP = VDD_CP/2 V VDD_CP = 5 V 0.5 V < VCP < VDD_CP − 0.5 V 0.5 V < VCP < VDD_CP − 0.5 V VCP = VDD_CP/2 V MHz MHz MHz MHz MHz MHz 1500 MHz 3600 B计数器输入频率(N分频器输入频率除以P) MHz PLL带内相位噪底的估算方法如下：测量VCO输出端的带 内相位噪声，然后减去20 log(N)(其中N为N分频器的值) −144 −141 −222 dBc/Hz dBc/Hz dBc/Hz 参考压摆率大于0.25 V/ns；FOM + 10 log(fPFD)为PLL环路带 宽内PFD/CP带内相位噪声(平坦区域中)的近似值；闭环 工作时，VCO输出端测得的相位噪声提高20 log(N) Rev. A | Page 5 of 48 AD9525 PLL数字锁定检测 表8. 参数 PLL数字锁定检测窗口1 最小值 典型值 最大值 单位 低范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 6.0 ns) 解锁阈值(迟滞)1 4 7 3.5 ns ns ns 低范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 6.0 ns) 8.3 16.9 11 ns ns ns 锁定阈值(边沿重合) 1 测试条件/注释 通 过 适 当 的 寄 存 器 设 置 选 择 时 ， 信 号 可 在 STATUS和 REF_MON引脚上提供；锁定检测窗口设置可通过更改 CPRSET电阻而改变 由寄存器0x010[1:0]和寄存器0x019[1]选择，这是从解锁 转换到锁定的阈值 寄存器0x010[1:0] = 00b、01b、11b；寄存器0x019[1] = 1b 寄存器0x010[1:0] = 00b、01b、11b；寄存器0x019[1] = 0b 寄存器0x010[1:0] = 10b；寄存器0x019[1] = 0b 由寄存器0x017[1:0]和寄存器0x019[1]选择，这是从解锁 转换到锁定的阈值 寄存器0x010[1:0] = 00b、01b、11b；寄存器0x019[1] = 1b 寄存器0x010[1:0] = 00b、01b、11b；寄存器0x019[1] = 0b 寄存器0x010[1:0] = 10b；寄存器0x019[1] = 0b 为使数字锁定检测可靠地工作，PFD频率的周期必须大于锁定后解锁的时间。 时钟输出 表9. 参数 LVPECL时钟输出 最大输出频率 上升/下降时间(20%至80%) 占空比 M=1 M = 2, 4, 6 M = 3, 5 输出差分电压幅度 共模输出电压 最小值 典型值 最大值 单位 105 162 GHz ps 47 45 47 45 32 750 50 50 49 49 32 830 53 55 51 55 33 984 % % % % % mV VDD3 – 1.42 VDD3 – 1.37 VDD3 – 1.32 V 3.6 Rev. A | Page 6 of 48 测试条件/注释 输入占空比 = 50/50 FOUT = 2800 MHz FOUT < 3000 MHz FOUT = 1400 MHz FOUT < 1500 MHz FOUT = 933.33 MHz 引脚上的电压，输出驱动器为静态； 终端 = 50 Ω至VDD3 − 2 V 输出驱动器为静态；VDD3(引脚3、引脚36、 引脚41、引脚46)； 终端 = 50 Ω至VDD3 − 2 V AD9525 时序特性 表10 . 参数 传播延迟tPECL，CLKIN至LVPECL输出 针对所有M分频器值 随温度的变化 输出偏斜，LVPECL输出1 所有LVPECL输出 温度系数 跨多个器件的所有LVPECL输出 输出偏斜，LVPECL至SYNC_OUT1 SYNC_OUT LVPECL模式 所有LVPECL输出 温度系数 跨多个器件的所有LVPECL输出 SYNC_OUT CMOS模式 所有LVPECL输出 跨多个器件的所有LVPECL输出 传播延迟，REF至LVPECL输出 1 测试条件/注释 端接如图35所示 高频时钟分配配置 最小值 典型值 最大值 单位 461 522 388 600 ps fs/°C 13.5 14 25.2 ps fs/°C ps 每个器件的温度和VDD范围内 每个器件的温度和VDD范围内 417 ps fs/°C ps 2.34 2.46 924 ns ns ps 每个器件的温度和VDD范围内 144 189 543 1.64 267 581 298 REF指REFA/REFA或REFB/REFB对 输出偏斜是指在相同的电压和温度条件下，任何两条路径之间的差异。 时序图 tCLK CLK DIFFERENTIAL tPECL 80% LVPECL tRP tFP 图3. LVPECL时序，差分 图2. CLK/CLK至时钟输出时序，M分频器 = 1 Rev. A | Page 7 of 48 10011-003 tCMOS 10011-002 20% AD9525 时钟输出绝对时间抖动(使用外部122.88 MHZ VCXO的时钟产生) 表11. 参数 LVPECL输出绝对时间抖动 FOUT = 122.88 MHz FOUT = 61.44 MHz 最小值 典型值 最大值 107 69 108 107 单位 fs rms fs rms fs rms fs rms 测试条件/注释 应用示例基于使用外部122.88 MHz VCXO(Crystek CVHD-950)的典型设置；参考 = 122.88 MHz；R分 频器 = 1；LBW = 40 Hz 积分带宽 = 1 kHz至40 MHz 积分带宽 = 12 kHz至20 MHz 积分带宽 = 1 kHz至20 MHz 积分带宽 = 12 kHz至20 MHz 时钟输出绝对时间抖动(使用外部1475 MHZ VCO的时钟产生) 表12. 参数 LVPECL输出绝对时间抖动 FOUT = 1474.56 MHz 参考边带杂散 FOUT = 245.76 MHz 参考边带杂散 最小值 典型值 最大值 99 77 74 68 −93 104 87 75 −98 单位 fs rms fs rms fs rms fs rms dBc fs rms fs rms fs rms dBc 测试条件/注释 应用示例基于使用外部1475 MHz VCO(Bowei Model MVCO-1475)的典型设置；参考 = 122.88 MHz；R分频 器 = 1；PLL LBW = 18 kHz 积分带宽 = 1 kHz至100 MHz 积分带宽 = 10 kHz至100 MHz 积分带宽 = 10 kHz至40 MHz 积分带宽 = 12 kHz至20 MHz ±122.88 MHz 积分带宽 = 1 kHz至100 MHz 积分带宽 = 10 kHz至100 MHz 积分带宽 = 12 kHz至20 MHz ±122.88 MHz 表13. 参数 LVPECL输出绝对时间抖动 FOUT = 1474.56 MHz 参考边带杂散 FOUT = 245.76 MHz 参考边带杂散 最小值 典型值 最大值 72 40 33 28 −94 83 61 46 −93 单位 fs rms fs rms fs rms fs rms dBc fs rms fs rms fs rms dBc Rev. A | Page 8 of 48 测试条件/注释 应用示例基于使用外部1475 MHz VCO(Z-Communications CRO1474-LF)的典型设置；参考 = 122.88 MHz； R分频器 = 1；PLL LBW = 8 kHz 积分带宽 = 1 kHz至100 MHz 积分带宽 = 10 kHz至100 MHz 积分带宽 = 10 kHz至40 MHz 积分带宽 = 12 kHz至20 MHz ±122.88 MHz 积分带宽 = 1 kHz至100 MHz 积分带宽 = 10 kHz至40 MHz 积分带宽 = 12 kHz至20 MHz ±122.88 MHz AD9525 时钟输出绝对时间抖动(使用外部2.05 GHZ VCO的时钟产生) 表14. 参数 LVPECL输出绝对时间抖动 FOUT = 2048.867 MHz 参考边带杂散 最小值 典型值 最大值 单位 19 21 87 −105 fs rms fs rms fs rms dBc 测试条件/注释 应用示例基于使用外部2.05 GHz VCO(Bowei Model MVCO-2050A)的典型设置；参考 = 122.054215 MHz； R分频器 = 12；PLL LBW = 5 kHz 积分带宽= 200 kHz至5 MHz 积分带宽= 200 kHz至10 MHz 积分带宽= 12 kHz至20 MHz ±10.671MHz 时钟输出绝对时间抖动(使用外部3 GHZ VCO的时钟产生) 表15. 参数 LVPECL输出绝对时间抖动 FOUT = 2949.12 MHz; PLL LBW = 7 kHz 参考边带杂散 FOUT = 1474.56 MHz; PLL LBW = 7 kHz 参考边带杂散 FOUT = 491.52 MHz; PLL LBW = 7 kHz 参考边带杂散 最小值 典型值 63 38 34 28 −99 62 36 31 25 −100 78 60 44 33 −96 最大值 单位 fs rms fs rms fs rms fs rms dBc fs rms fs rms fs rms fs rms dBc fs rms fs rms fs rms fs rms dBc 测试条件/注释 应用示例基于使用外部2950 MHz VCO (Z-Communications Model CRO-2950)的 典型设置；参考 = 122.88 MHz；R分频器 = 1 积分带宽= 1 kHz至100 MHz 积分带宽 = 10 kHz至100 MHz 积分带宽= 10 kHz至40 MHz 积分带宽= 12 kHz至20 MHz ±122.88 MHz 积分带宽= 1 kHz至100 MHz 积分带宽= 10 kHz至100 MHz 积分带宽= 10 kHz至40 MHz 积分带宽= 12 kHz至20 MHz ±122.88 MHz 积分带宽= 1 kHz至100 MHz 积分带宽= 10 kHz至100 MHz 积分带宽= 10 kHz至40 MHz 积分带宽= 12 k ±122.88 MHz 时钟输出附加相位噪声(仅分配；时钟输入到分配输出，包括VCO分频器) 表16. 参数 CLK至LVPECL加性相位噪声 CLK = 2949.12 MHz, FOUT = 2949.12 MHz 分频比 = 1 110 Hz偏移 1100 Hz偏移 11 kHz偏移 110 kHz偏移 1100 kHz偏移 8800 kHz偏移 11 MHz偏移 110 MHz偏移 1100 MHz偏移 最小值 典型值 −112 −122 −133 −141 −146 −148 −148 −149 −151 最大值 单位 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Rev. A | Page 9 of 48 测试条件/注释 仅分配部分；不包括PLL和VCO AD9525 参数 CLK = 1474.56 MHz, FOUT = 1474.56 MHz 分频比 = 1 110 Hz偏移 1100 Hz偏移 11 kHz偏移 110 kHz偏移 1100 kHz偏移 8800 kHz偏移 11 MHz偏移 110 MHz偏移 CLK = 122.88 MHz, FOUT = 122.88 MHz 分频比 = 1 110 Hz偏移 1100 Hz偏移 11 kHz偏移 110 kHz偏移 1100 kHz偏移 800 kHz偏移 11 MHz偏移 110 MHz偏移 最小值 典型值 最大值 单位 −114 −125 −134 −144 −149 −151 −151 −154 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −134 −145 −153 −159 −161 −161 −161 −161 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 测试条件/注释 PD, RESET和REF_SEL引脚 表17. 参数 输入特性 逻辑1电压 逻辑0电压 逻辑1电流 逻辑0电流PD、RESET 逻辑0电流REF_SEL 电容 复位时序 低电平脉冲宽度 RESET 无活动到启动寄存器编程 最小值 典型值 最大值 单位 2.0 0.8 1 −112 1 2 V V µA µA µA pF 50 100 ns ns 最小值 典型值 最大值 单位 2.7 V V 测试条件/注释 负值表示内部上拉电阻导致电流流出AD9525 STATUS和REF_MON引脚 表18. 参数 输出特性 输出高电压VOH 输出低电压VOL 最大反转率 0.4 200 MHz Rev. A | Page 10 of 48 测试条件/注释 1 mA输出负载 适用于多路复用器设置为任意分频器或计数器输 出，或者设置为PFD升/降脉冲时；通常仅在调试 模式下使用；注意：当任一引脚反转时，杂散可 能耦合到输出 AD9525 串行控制端口 表19. 参数 CS (输入) 输入逻辑1电压 输入逻辑0电压 输入逻辑1电流 输入逻辑0电流 输入电容 SCLK(输入) 输入逻辑1电压 输入逻辑0电压 输入逻辑1电流 输入逻辑0电流 输入电容 SDIO(用作输入时) 输入逻辑1电压 输入逻辑0电压 输入逻辑1电流 输入逻辑0电流 输入电容 SDIO、SDO(输出) 输出逻辑1电压 输出逻辑0电压 定时 时钟速率(SCLK, 1/tSCLK) 高电平脉冲宽度，tHIGH 低电平脉冲宽度，tLOW SDIO至SCLK建立时间，tDS SCLK至SDIO保持时间，tDH SCLK至有效SDIO和SDO时间，tDV CS 至SCLK建立和保持时间，tS、tH CS 最短脉冲宽度(高电平)，tPWH 最小值 典型值 最大值 单位 2.0 0.8 2.5 −112 2 V V µA µA pF 测试条件/注释 CS 内置一个30 kΩ上拉电阻 负值表示内部上拉电阻导致电流流出AD9525 SCLK内置一个30 kΩ上拉电阻 2.0 0.8 112 1 2 2.0 0.8 10 20 2 V V µA µA pF V V nA nA pF 1 mA负载电流 2.7 0.4 31 16 16 2 1.1 12 2 3.6 V V MHz ns ns ns ns ns ns ns Rev. A | Page 11 of 48 AD9525 绝对最大额定值 表20. 参数 VDD3至GND VDD_CP, CP至GND REFA, REFA, REFB, REFB, REFC至GND OUT_RSET至GND CP_RSET至GND CLKIN, CLKIN至GND CLKIN至 CLKIN SCLK, SDIO, SDO, CS至GND OUT0, OUT0, OUT1, OUT1, OUT2, OUT2, OUT3, OUT3, OUT4, OUT4, OUT5, OUT5, OUT6, OUT6, OUT7, OUT7, SYNC_OUT, SYNC_OUT至GND RESET, PD, STATUS, REF_MON至GND 结温1 存储温度范围 引脚温度(10秒) 1 θJA见表21。 额定值 −0.3 V至+3.6 V −0.3 V至+5.8 V −0.3 V至VDD3 + 0.3 V −0.3 V至VDD3 + 0.3 V −0.3 V至VDD3 + 0.3 V −0.3 V至VDD3 + 0.3 V −1.2 V至+1.2 V −0.3 V至VDD3 + 0.3 V −0.3 V至VDD3 + 0.3 V 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 热阻 表21. 热阻(仿真) 封装类型 48引脚 LFCSP −0.3 V至VDD3 + 0.3 V 150°C −65°C至+150°C 300°C 1 2 3 4 气流速度 (m/s) 0 1.0 2.5 θJA1, 2 27.3 23.9 21.4 θJC1, 3 2.1 θJB1, 4 14.7 ΨJT1,2 0.2 0.3 0.4 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 51-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 按照MIL-Std 883、方法1012.1。 按照JEDEC JESD51-8(静止空气)。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 Rev. A | Page 12 of 48 AD9525 48 47 46 45 44 43 42 41 40 39 38 37 OUT2 OUT2 VDD3 OUT3 OUT3 OUT4 OUT4 VDD3 OUT5 OUT5 OUT6 OUT6 引脚配置和功能描述 AD9525 TOP VIEW (Not to Scale) 36 35 34 33 32 31 30 29 28 27 26 25 VDD3 OUT7 OUT7 REF_MON VDD3 SYNC_OUT SYNC_OUT GND SDO SDIO SCLK CS NOTES 1. THE EXPOSED PAD IS A GROUND CONNECTION ON THE CHIP THAT MUST BE SOLDERED TO THE ANALOG GROUND OF THE PCB TO ENSURE PROPER FUNCTIONALITY AND HEAT DISSIPATION, NOISE, AND MECHANICAL STRENGTH BENEFITS. 10011-004 VDD_CP CP GND CP_RSET REFA REFA GND VDD3 REFB REFB PD RESET 13 14 15 16 17 18 19 20 21 22 23 24 OUT1 1 OUT1 2 VDD3 3 OUT0 4 OUT0 5 OUT_RSET 6 CLKIN 7 CLKIN 8 VDD3 9 STATUS 10 REFC 11 REF_SEL 12 图4. 引脚配置 表22. 引脚功能描述 引脚编号 1 2 3 4 5 6 7 8 引脚名称 OUT1 OUT1 VDD3 OUT0 OUT0 OUT_RSET CLKIN CLKIN 类型 O O P O O O I I 9 10 11 12 13 14 15 16 VDD3 STATUS REFC REF_SEL VDD_CP CP GND CP_RSET P O I I P O GND O 17 18 19 20 21 22 23 24 25 26 27 REFA REFA GND VDD3 REFB REFB PD RESET CS SCLK SDIO I I GND P I I I I I I I 描述 LVPECL互补输出1。 LVPECL输出1。 通道OUT0和通道OUT1的3.3 V电源。 LVPECL互补输出0。 LVPECL输出0。 时钟分配电流设置电阻。应将一个4.12 kΩ电阻连接在此引脚与GND之间。 此引脚与CLKIN一起构成时钟分配部分的差分输入。 此引脚与CLKIN一起构成时钟分配部分的差分输入。如果将单端输入连接到CLKIN引脚，应在CLKIN 与地之间连接一个0.1 µF旁路电容。 CLK输入、M分频器和输出分配的3.3 V电源。 锁定检测和其它状态信号。 参考时钟输入C。此引脚是PLL参考的CMOS输入。 参考输入选择。逻辑高电平 = REFB。此引脚没有内置上拉或下拉电阻。 电荷泵(CP)的电源。VDD3 < VDD_CP < 5.0 V。如果不使用PLL，VDD_CP仍须连接到3.3 V。 电荷泵(输出)。此引脚连接到外部环路滤波器。如果不使用PLL，此引脚可以不连接。 电荷泵VDD_CP电源的地。连接到地。 电荷泵电流设置电阻。应将一个5.1 kΩ电阻连接在此引脚与GND之间。如果不使用PLL，则无需连接 该电阻。 参考时钟输入A。此引脚与REFA一起构成PLL参考的差分输入。 参考时钟输入A。此引脚与REFA一起构成PLL参考的差分输入。 PLL电源的地。连接到地。 PLL的3.3 V电源。 参考时钟输入B。此引脚与REFB一起构成PLL参考的差分输入。 参考时钟输入B。此引脚与REFB一起构成PLL参考的差分输入。 芯片关断引脚，低电平有效。此引脚内置一个30 kΩ上拉电阻。 芯片复位，低电平有效。此引脚内置一个30 kΩ上拉电阻。 串行控制端口片选；低电平有效。此引脚内置一个30 kΩ上拉电阻。 串行控制端口时钟信号。此引脚内置一个30 kΩ下拉电阻。 串行控制端口双向串行数据输入/输出。 Rev. A | Page 13 of 48 AD9525 引脚编号 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 EP 引脚名称 SDO GND SYNC_OUT SYNC_OUT VDD3 REF_MON OUT7 OUT7 VDD3 OUT6 OUT6 OUT5 OUT5 VDD3 OUT4 OUT4 OUT3 OUT3 VDD3 OUT2 OUT2 EP, GND 类型 I GND O O P O O O P O O O O P O O O O P O O GND 描述 串行控制端口单向串行数据输出。 连接到地。 可编程同步信号的LVPECL互补输出。 可编程同步信号的LVPECL输出。 SYNC_OUT驱动器的电源。 参考监控器(输出)。此引脚具有多个可选输出。 LVPECL互补输出7。 LVPECL输出7。 通道OUT6和通道OUT7的3.3 V电源。 LVPECL互补输出6。 LVPECL输出6。 LVPECL互补输出5。 LVPECL输出5。 通道OUT4和通道OUT5的3.3 V电源。 LVPECL互补输出4 LVPECL输出4。 LVPECL互补输出3。 LVPECL输出3。 通道OUT2和通道OUT3的3.3 V电源。 LVPECL互补输出2。 LVPECL输出2。 裸露焊盘。裸露焊盘是芯片上的接地连接，必须焊接到PCB模拟地，以确保正常工作和散热， 并获得噪声和机械强度方面的好处。 Rev. A | Page 14 of 48 AD9525 典型性能参数 6 CURRENT FROM CP PIN (mA) 5 PUMP UP PUMP DOWN 4 1 3 2 1 2 VOLTAGE ON CP PIN (V) 3 4 CH1 500mV Ω 图5. 电荷泵特性(VDD_CP = 3.3 V) DIFFERENTIAL VOLTAGE SWING (V p-p) CURRENT FROM CP PIN (mA) 40.0mV 2.5 5 PUMP UP PUMP DOWN 4 3 2 1 1 2 3 4 5 6 –218.0 –218.5 –219.0 –219.5 –220.0 –220.5 –221.0 –221.5 0.4 0.6 0.8 1.0 SLEW RATE OF REFA (V/ns) 1.2 10011-007 –222.0 0.2 780mV p-p 1.9 1.7 600mV p-p 1.5 1.3 400mV p-p 1.1 0.9 0.7 0 500 1000 1500 2000 2500 图9. LVPECL差分电压摆幅与频率的关系 –217.5 0 960mV p-p 2.1 FREQUENCY (MHz) 图6. 电荷泵特性(VDD_CP = 5.0 V) –222.5 2.3 0.5 10011-006 0 VOLTAGE ON CP PIN (V) PLL FIGURE OF MERIT (dBc/Hz) A CH1 图8. LVPECL输出(差分，122.88 MHz) 6 0 2.5ns/DIV 40.0GS/s 10011-008 0 图7. PLL品质因数(FOM)与压摆率(REFA时)的关系 Rev. A | Page 15 of 48 3000 10011-009 0 10011-005 1 AD9525 –80 –20 –90 –40 1: 2: 3: 4: 5: 6: 7: –30 –50 –60 –120 –130 –140 –90 –100 2 –120 –130 –150 3 –160 –170 –180 100 图10. 附加(残余)相位噪声，CLK至LVPECL (122.88 MHz)，1分频 –30 –40 –100 –50 –60 –110 –70 –80 PHASE NOISE (dBc) –90 –140 –150 –160 100 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 图11. 附加(残余)相位噪声，CLK至LVPECL (1500 MHz)，1分频 –110 –120 –40 –50 –60 1kHz, –103.4dBc/Hz 10kHz, –109.2dBc/Hz 100kHz, –130.6dBc/Hz 800kHz, –147.3dBc/Hz 1MHz, –148.5dBc/Hz 10MHz, –152.9dBc/Hz 100MHz, –154.4dBc/Hz 10k 100k 1M PHASE NOISE (dBc) 2 3 NOISE: ANALYSIS RANGE X: START 1kHz STOP 100MHz INTG NOISE: –63.7dBc/100MHz RMS NOISE: 919.9µRAD 52.7mdeg RMS JITTER: 99.3fsec –180 100 1k 10k 100k –70 –90 –100 1kHz, –136.9dBc/Hz 10kHz, –150.3dBc/Hz 100kHz, –156.4dBc/Hz 800kHz, –161.1dBc/Hz 1MHz, –160.9dBc/Hz 10MHz, –161.7dBc/Hz 100MHz, –161.8dBc/Hz –120 –130 1 5 2 –160 6 3 –170 10M 100M FREQUENCY (Hz) 图12. 相位噪声(绝对)，外部VCO(Bowei Model MVCO-1475， 1474.56 MHz)；PFD = 122.88 MHz；LBW = 18 kHz； LVPECL输出 = 1474.56 MHz 100M –110 –150 7 4 1M 10M NOISE: ANALYSIS RANGE X: START 12kHz STOP 20MHz INTG NOISE: –88.6dBc/20.0MHz RMS NOISE: 52.8µRAD 3.0mdeg RMS JITTER: 68.4fsec –80 –140 5 –180 100 10011-012 –130 1: 2: 3: 4: 5: 6: 7: –60 1 –120 –170 1k –50 –90 –110 7 6 RMS NOISE: 575.9µRAD 33.0mdeg RMS JITTER: 62.2fsec –40 –100 –160 5 4 –30 –80 –150 2 –130 3 –140 NOISE: –150 ANALYSIS RANGE X: START 1kHz STOP 100MHz –160 INTG NOISE: –67.8dBc/100MHz 图14. 相位噪声(绝对)，外部VCO (Z-Communications Model CRO-2950，2949.12 MHz)； PFD = 122.88 MHz；LBW = 8 kHz；LVPECL输出 = 1474.56 MHz –70 –140 1 –20 1: 2: 3: 4: 5: 6: 7: 100M FREQUENCY (Hz) –20 –30 10M 1: 1kHz, –109.3936dBc/Hz 2: 10kHz, –113.5616dBc/Hz 3: 100kHz, –143.3042dBc/Hz 4: 800kHz, –150.5212dBc/Hz 5: 1MHz, –150.7666dBc/Hz 6: 10MHz, –152.9127dBc/Hz 7: 100MHz, –156.0506 dBc/Hz –180 100 10011-011 10 1M –90 –100 –170 –170 100k 图13. 相位噪声(绝对)，外部VCO (Z-Communications Model CRO-2950，2949.12 MHz)； PFD = 122.88 MHz；LBW = 8 kHz；LVPECL输出 = 2949.12 MHz –20 –130 10k 6 FREQUENCY (Hz) –80 –120 1k 7 4 1k 10k 100k FREQUENCY (Hz) 4 1M 7 6 10M 10011-014 20M 10011-010 10M 1M 100k 10k 1k 100 10 –170 5 NOISE: ANALYSIS RANGE X: START 1kHz STOP 100MHz INTG NOISE: –59.5dBc/100MHz RMS NOISE: 1.5mRAD 86.2mdeg RMS JITTER: 81.2fsec –160 FREQUENCY (Hz) PHASE NOISE (dBc) 1 –110 –140 –150 PHASE NOISE (dBc) –70 –80 10011-013 –110 10011-112 PHASE NOISE (dBc) PHASE NOISE (dBc) –100 1kHz, –96.0dBc/Hz 10kHz, –106.3dBc/Hz 100kHz, –137.2dBc/Hz 800kHz, –144.5dBc/Hz 1MHz, –144.6dBc/Hz 10MHz, –147.7dBc/Hz 100MHz, –152.4dBc/Hz 图15. 相位噪声(绝对)，外部VCXO(Crystek CVHD-950，122.88 MHz)； 参考 = 122.88 MHz；R分频器 = 1；L BW = 40 Hz；LVPECL输出 = 122.88 MHz Rev. A | Page 16 of 48 AD9525 –20 –20 1: 2: 3: 4: 5: 6: 7: –30 –40 –50 –60 –90 –100 1 2 –110 –120 –130 –140 –150 –160 –170 PHASE NOISE (dBc) –70 –80 3 5 NOISE: ANALYSIS RANGE X: START 1kHz STOP 100MHz INTG NOISE: –62.1dBc/19.7MHz RMS NOISE: 1.1µRAD 63.6mdeg RMS JITTER: 86.2fsec –180 100 1k 10k 100k 7 4 –70 –80 –90 –100 1 –110 –120 2 –130 –140 –150 –160 6 5 3 4 7 6 –170 1M 10M FREQUENCY (Hz) 图16. 相位噪声(绝对)，外部2.05 GHz VCO (Bowei Model MVCO-2050A，2050 MHz)； 参考 = 122.054215 MHz；R分频器 = 12 100M –180 100 10011-015 PHASE NOISE (dBc) –50 –60 1kHz, –85.0dBc/Hz 10kHz, –99.3dBc/Hz 100kHz, –123.0dBc/Hz 800kHz, –140.7dBc/Hz 1MHz, –142.0dBc/Hz 10MHz, –149.0dBc/Hz 100MHz, –153.3dBc/Hz 1k 10k 100k FREQUENCY (Hz) 1M 10M 100M 10011-017 –30 –40 图17. 相位噪声(绝对)，外部VCO (Z-Communications CRO1474-LF，1474.56 MHz)； PFD = 122.88 MHz；LBW = 15 kHz；LVPECL输出 = 1474.56 MHz Rev. A | Page 17 of 48 AD9525 术语 相位抖动和相位噪声 理想情况下，在正弦波的每个周期，相位都会随着时间从 0°连续均匀地变化到360°。不过，实际信号的相位随时间 的变化与理想情况会有一定的偏差，这种现象称为相位抖 动。导致相位抖动的原因有许多，其中一个主要原因是随 机噪声，其统计特征为高斯(正态)分布。 这种相位抖动导致正弦波能量在频域中扩散，产生连续的 功率频谱。通常将该功率频谱报告为相对于正弦波(载波) 的给定频率偏移下的一系列值，其单位为dBc/Hz。该值是 1 Hz带宽内包含的功率与载波频率时的功率之比(用dB表示)。 对于每次测量，还会给出相对于载波频率的偏移。 对一定偏移频率区间(例如10 kHz到10 MHz)内所含的总功 率进行积分很有意义。这称为该频率偏移区间内的积分相 位噪声，它与该偏移频率区间内的相位噪声所引起的时间 抖动直接相关。 相位噪声对ADC、DAC和RF混频器的性能有不利影响。虽 然影响方式不同，但它会降低转换器和混频器可实现的动 态范围。 时间抖动 相位噪声是一种频域现象。在时域内，该效应表现为时间 抖动。观察正弦波时，连续过零的时间并不固定。方波 中，时间抖动表现为边沿偏离其理想(规则)的出现时间。 这两种情况下，实际时序与理想时序的偏差即为时间抖 动。这些偏差是随机的，因此用均方根(rms)秒或高斯分布 的1 Σ来规定时间抖动。 出现在DAC或ADC采样时钟上的时间抖动会降低转换器的 信噪比(SNR)和动态范围。抖动最低的采样时钟可使给定 转换器发挥最高性能。 附加相位噪声 附加相位噪声指可归因于受测设备或子系统的相位噪声量。 所有外部振荡器或时钟源的相位抖动都会被扣除。这样， 当器件结合不同的振荡器和时钟源使用时，就可以预测器 件对系统总相位噪声的影响程度。各元件都会贡献一定的 相位噪声，但在许多情况下，某个元件的相位噪声占居系 统总相位噪声的主要部分。当有多个相位噪声源时，总相 位噪声等于各噪声源的平方和的平方根。 附加时间抖动 附加时间抖动指可归因于受测设备或子系统的时间抖动 量。所有外部振荡器或时钟源的时间抖动都会被扣除。这 样，当器件结合不同的振荡器和时钟源使用时，就可以预 测器件对系统总时间抖动的影响程度。各元件都会贡献一 定的时间抖动，但在许多情况下，外部振荡器和时钟源的 时间抖动占居系统时间抖动的主要部分。 Rev. A | Page 18 of 48 AD9525 详细框图 REF_SEL CP VDD_CP CP_RSET CLKIN CLKIN AD9525 REFA REFA REFB REFB REFC NINE DIFFERENTIAL OUTPUTS LVPECL ÷RA 1, 2, 3... 32 ÷RB 1, 2, 3... 32 PFD ÷RC 1, 2, 3... 127 SYNC GENERATION CHARGE PUMP ÷M 1, 2, 3, 4, 5, 6 ÷S SYNC_OUT SYNC_OUT OUT7 OUT7 OUT6 OUT6 OUT5 OUT5 SDIO OUT4 SDO CS OUT3 OUT3 ÷N RESET OUT2 ÷B 1, 2, 3... 32 PD STATUS OUT4 CONTROL INTERFACE (SPI) STATUS MONITOR OUT2 OUT1 ÷P 1, 2, 3, 4, 5, 6 OUT1 OUT0 OUT0 10011-018 SCLK REF_MON 图18. 详细框图 Rev. A | Page 19 of 48 AD9525 工作原理 AD9525 PLL可用于从提供的参考频率产生时钟频率，此外， PLL可以用来清除高噪声参考的抖动和相位噪声。PLL参数 和环路动态特性的确切选择取决于具体应用。AD9525 PLL 十分灵活且具深度，因而可以定制该器件以用于许多不同 的应用和信号环境。 AD9525内置一个片内PLL模块，它可以结合外部VCO或 VCXO使用，构成一个完整的锁相环。PLL需要一个外部 环路滤波器，它通常由少量电容和电阻组成。环路滤波器 的配置和元件有助于建立PLL的带宽并确保其稳定性。外 部环路滤波器必须连接在CP与VCO/VCXO的调谐引脚之间。 该环路滤波器决定环路带宽和PLL的稳定性。针对所用的 VCO/VCXO，务必选择正确的PFD极性。 通过关断PLL并将CLKIN和CLKIN用作输入，也可以将 AD9525配置为时钟分配模式。M分频器可用来将输入频率 分频至各路LVPECL输出(共8路)需要的输出频率。 PLL配置 PLL配置是通过R分频器、N分频器、PFD极性和电荷泵电 流的各种设置来完成。这些设置和环路滤波器的组合决定 PLL环路带宽和PLL稳定性。这些设置通过可编程寄存器设 置以及外部环路滤波器的设置进行管理。 成功的PLL运作和满意的PLL环路性能高度依赖于PLL设置 的正确配置，而外部环路滤波器的设计对于PLL的正常工 作至关重要。 ADIsimCLK™是一款免费程序，可帮助设计和探索AD9525 的能力和特性，包括PLL环路滤波器的设计。ADIsimCLK 1.2版中的AD9516模型也可以用于AD9525环路滤波器的建 模，请访问：www.analog.com/clocks。 鉴频鉴相器(PFD) PFD接受R分频器和N分频器的输入，产生与二者的相位和 频率差成比例的输出。PFD内置一个可编程延迟元件，用 来控制防反冲脉冲的宽度。此脉冲可确保PFD传递函数中 无死区，并使相位噪声和参考杂散最小。防反冲脉冲宽度 由寄存器0x010[1:0]设置。 电荷泵(CP) 电荷泵由PFD控制。PFD监控其两路输入之间的相位和频 率关系，并告知电荷泵补充或移除电荷，从而给积分节点 (环路滤波器的一部分)充电或放电。经过积分和滤波的电 荷泵电流转化为电压，驱动外部VCO的调谐节点，以便提 高或降低VCO频率。电荷泵可以设置为高阻抗模式(支持 保持工作)、正常工作模式(尝试锁定PLL环路)、充电或放 电模式(测试模式)。电荷泵电流可以分8步编程。电荷泵电 流LSB的确切值由标称值为5.1 kΩ的CPRSET电阻设置。实际 LSB电流可以通过下式计算：CP_LSB = 3.06/CPRSET。 PLL外部环路滤波器 图19显示了一个用于PLL的外部环路滤波器示例。环路滤 波器必须针对所需的每种PLL配置进行计算。元件值取决 于VCO频率、KVCO、PFD频率、电荷泵电流、所需的环路 带宽以及所需的相位裕量。环路滤波器影响相位噪声、环 路建立时间和环路稳定性。要了解环路滤波器设计，关于 PLL理论的基本知识是必不可少的。ADIsimCLK可以帮助 用户根据应用要求计算环路滤波器。 PLL参考输入 AD9525具有两个全差分PLL参考输入电路。差分输入为自 偏置，输入信号可以轻松进行交流耦合。PLL的所有参考 输入在默认情况下均关闭。两端的自偏置电平略微偏移， 以防输入缓冲器在参考交流耦合且较慢或丢失时发生震 颤。输入偏移提高驱动器需要提供的电压摆幅，以消除偏 移的影响。参考输入的输入频率范围和共模电压见表4的 规定。 PLL关断时，参考输入接收器也关断。可以直流耦合到这 些输入。如果以单端信号驱动差分参考输入，则未使用端 (REFA或REFB)应通过适当的电容去耦到无噪声地。 AD9525提供第三个单端CMOS参考输入，称为REFC。 必须注意一项重要的限制条件，即PFD支持的最大频率。 PFD的最大输入频率是防反冲脉冲设置的函数，参见表7中 鉴频鉴相器(PFD)参数的规定。 Rev. A | Page 20 of 48 AD9525 参考切换 M分频器 AD9525支持两路独立的差分参考输入。手动切换通过寄存 器0x01A或使用REF_SEL引脚在这些输入之间进行。该特 性支持需要备用参考的网络和其它应用。 M分频器提供分频比为1、2、3、4、5或6的固定分频(FD) 功能。 手动切换要求目标参考输入上存在一个时钟，或者禁用切 换去毛刺特性(寄存器0x01A[4])。 M计数器的最大输入频率反映在表6规定的最大CLKIN输入 频率中。 参考分频器R M分频器提供CLKIN输入、N反馈分频器与时钟分配输出 通道之间的分频功能。 参考输入被送至其相应的分频器R。R可以设为1到32的任 意值(R = 0和R = 1时，分频比均为1)。 也可以将M分频器设置为静态，这在唯一需要的输出频率 就是CLK输入频率的应用中很有用。 分频比由RLOW和RHIGH的值设置。将旁路位置1可以旁路分 频器(相当于1分频，分频器电路关断)。 P分频器 对于各R分频器，频率分频比(RX)由RLOW和RHIGH的值设置 (各值均为4位，表示十进制0到15)，其中： 低电平周期数 = RLOW + 1 高电平周期数 = RHIGH + 1 高电平和低电平周期数是指当前送至R输入端的时钟信号 的周期数。 当分频器被旁路时，RX = 1。 其它情况下，RX = (RHIGH + 1) + (RLOW + 1) = RHIGH + RLOW + 2。因 此，各参考分频器的分频比可以是1到32范围内的任何整数。 R分频器的输出通过一个多路复用器，以选择PFD输入端 的参考之一。施加于PFD的频率不得超过最大容许频率， 最大容许频率取决于防反冲脉冲设置(见表7)。 R分频器本身可以复位。利用R和B计数器共享的复位位， 也可以复位R分频器。此复位位不会自清0。 P分频器提供分频比为1、2、3、4、5或6的固定分频(FD) 功能。 P计数器的最大输入频率反映在表6规定的最大CLKIN输入 频率中。 B分频器 B分频器提供分频比为1、2、3、…或32的固定分频(FD) 功能。 B计数器的最大输入频率约为1500 MHz，见表7的规定。这 是预分频器输入频率(外部VCO或CLKIN)除以P和M计数器 的结果。例如，如果VCO频率大于1500 MHz，则不支持M = 1和P = 1模式，因为输入B分频器的频率太高。 分频比由BLOW和BHIGH的值设置。将旁路位置1可以旁路分 频器(相当于1分频，分频器电路关断)。 频率分频比BX由BLOW和BHIGH的值设置(各值均为4位，表示 十进制0到15)，其中： REFC路径中的R分频器具有1到127范围内可编程的分频比。 低电平周期数 = BLOW + 1 VCO/VCXO、M和N反馈分频器 高电平周期数 = BHIGH + 1 反馈分频是M分频器与N分频器的乘积。N分频器由一个 预分频器(P)和一个B分频器组合而成。 fVCO = (fREF/R) × N × M 其中： M =1, 2, 3, 4, 5,或 6. N = (P × B). P =1, 2, 3, 4, 5,或 6. B = 1, 2, 3, …或 32. 高电平和低电平周期数是指当前送至B分频器输入端的时 钟信号的周期数。 当分频器被旁路时，BX = 1。 其它情况下，BX = (BHIGH + 1) + (BLOW + 1) = BHIGH + BLOW + 2。 虽然一般不需要手动复位，但B计数器有自己的复位位。 注意，此复位位不会自清0。 Rev. A | Page 21 of 48 AD9525 数字锁定检测(DLD) VCO CLKIN 50Ω CLKIN R2 CP R1 C3 C2 C1 AD9525 1VCO MANUFACTURERS RECOMMEND EITHER A T OR PI ATTENUATOR TO PREVENT VCO PULLING. REFER TO MANUFACTURER’S RECOMMENDATION 图19. CLKIN配置为单端VCO CMOS VCXO 只有在可编程数量的连续PFD周期内，时间差一直小于锁 定检测阈值，才会指示锁定。此后锁定检测电路将继续指 示锁定，直到后续一个周期内的时间差大于解锁阈值。为 使锁定检测正常工作，PFD频率的周期必须大于解锁阈 值。锁定要求的连续PFD周期数是可编程的(寄存器0x018 [6:5])。 注意，在某些低环路带宽(<500 Hz)、高相位裕量的情况下， DLD可能会在获取期间震颤。这是正常现象，发生的原因 是PFD在PLL环路建立期间缓慢移入移出锁定/解锁窗口。 调整锁定检测计数器设置(寄存器0x019[3:2])可以抑制这种 行为。 100kΩ CLKIN VTUNE 100kΩ CLKIN R2 CP R1 C3 C2 C1 AD9525 图20. CLKIN配置为单端CMOS VCXO 外部VCXO/VCO时钟输入(CLKIN/CLKIN) PECL VCXO1 该差分输入用于驱动AD9525时钟分配部分，引脚内部自偏 置，输入信号应通过电容交流耦合。 CLKIN VTUNE CLKIN CLKIN/CLKIN输入既可以只用作分配输入(PLL关闭)，也 可以用作外部VCO/VCXO的反馈输入(使用内部PLL)。配 置示例如图19至图21所示。请参考制造商关于VCO端接的 建议；一般推荐使用T或PI衰减器，如图19所示。 状态监控器 CP R1 C3 C2 C1 AD9525 1PROVIDE THE PROPER VCXO AD9525包括三个频率状态监控器，用于指示PLL参考(或单 端模式下的参考)和VCO是否降到阈值以下。 Rev. A | Page 22 of 48 MANUFACTURER PECL TERMINATION. 图21. CLKIN配置为差分LVPECL VCXO 10011-022 对于使用CMOS输入的操作，需要一个外部阻性分压器来 限制CLKIN的摆幅(最大输入额定值参见表6)。 R2 10011-020 锁定检测窗口时序取决于CPRSET电阻的值和以下三个设 置：数字锁定检测窗口位(寄存器0x019[1])、防反冲脉冲宽 度位(寄存器0x010[1:0]，见表8)和锁定检测计数器位(寄存 器0x019[3:2])。表8中的锁定和解锁检测值适用于标称值 CPRSET = 5.11 kΩ。如果CPRSET值增加一倍达到10 kΩ，则 表8中的值也会加倍。 ATTENUATOR1 VTUNE 10011-021 通过各引脚上的多路复用器选择适当的输出，可以在 STATUS和REF_MON引脚上提供DLD功能。当PFD输入端 的上升沿时间差小于规定的值(锁定阈值)时，数字锁定检 测电路指示锁定。当该时间差超过规定的值(解锁阈值) 时，指示失锁。注意，解锁阈值宽于锁定阈值，因而允许 相位误差在一定程度上超过锁定窗口，但锁定指示器不会 震颤。 AD9525 在完全关断模式下，0x0230[1] = 1(关断分配参考)。如果输 出引脚上存在一个外部电压偏置网络(如戴维宁等效终端 等)，则不得使用这种模式，因为它会导致关断的输出上出 现直流电压。然而，当LVPECL驱动器仅采用下拉电阻端 接时，则可以使用完全关断模式。 时钟分配 通过禁用时钟分配部分以外的PLL电路，AD9525可以仅用 作时钟扇出缓冲器。时钟分配由8个LVPECL时钟输出驱动 器组成，它们共用一个M分频器。有关公共M分频器的更 多信息，参见“M分频器”部分。 占空比和占空比修正 驱动器输出端时钟信号的占空比是下列一个或两个条件的 结果： • CLKIN、CLKIN输入占空比。如果CLKIN、CLKIN输入 直接路由到输出端，则输出占空比与CLKIN、CLKIN输 入相同。 • M分频器值。M分频器值为奇数时，占空比非50%。 SW1B SW1A R2 200Ω R1 200Ω N2 QN1 OUT QN2 OUT 表23. M分频器不等于1时的典型输出占空比 SW2 输出占空比(%) 50 33.3 40 10011-023 M分频器 偶数 奇数 = 3 奇数 = 5 N1 4.4mA 图22. 简化的LVPECL输出等效电路 SYNC_OUT LVPECL输出驱动器 SYNC_OUT提供一路LVPECL输出或两路CMOS输出信 号，可用来复位或同步转换器。SYNC_OUT功能框图如图23 所示。SYNC_OUT信号产生自PLL鉴相器参考输入时钟或 反馈(N分频器)时钟。一个可编程16位S分频器进一步将选 定的参考时钟分频。SYNC_OUT有三种不同的工作模式： 单次采样、周期或伪随机。SYNC_OUT重定时到高速时钟。 LVPECL差分电压(VOD)可在约400 mV到960 mV的范围内进 行选择(参见寄存器0x0F0至寄存器0x0F7的位2和位1)。 LVPECL输出极性可以设置为同相或反相，在应用中，无 需更改电路板布局便可调整输出的相对极性。各路 LVPECL输出可以根据需要关断或上电。LVPECL输出级的 架构导致它在某些关断条件下可能会发生电气过应力和击 穿问题。 因此，LVPECL输出有两种关断模式：完全关断和安全关 断。主要关断模式是安全关断模式。在关断期间，这种模 式仍能继续保护输出器件。激活安全关断模式有三种方 法：独立地将各驱动器的关断位置1；关断各输出通道； 或者激活休眠模式。 OUT0 TO OUT7 UP REF PFD DN ÷M CP LOW ÷N 10 00 01 SELECT REF: REF, FB, PD DIGITAL LOCK DETECT SYNC ENABLE SYNC_OUT ÷S DIGITAL SYNC CONTROL D SET Q CLR Q M DIVIDER OUTPUT 图23. SYNC_OUT功能图 Rev. A | Page 23 of 48 10011-024 11 AD9525 单次采样模式 伪随机模式 在单次采样模式下，写入SYNC ENABLE 0x192[4] = 1后出 现一个同步脉冲。完成一次寄存器写操作需要一个 IO_UPDATE信号。同步脉冲的宽度由S分频器的值决定。 分频器值为0x0000时，脉冲宽度等于鉴相器速率的一个半 周期。分频器值为0x0001时，脉冲宽度等于鉴相器速率的 两个半周期。在单次采样模式下，同步使能位自清零后， 同步电路准备接收下一个同步使能脉冲。 伪随机模式与周期模式相似，区别在于脉冲是连续的PN17 序列，直到寄存器写入SYNC ENABLE 0x192[4] = 0，将 SYNC ENABLE清零为止。完成一次寄存器写操作需要一个 IO_UPDATE信号。同步脉冲的宽度等于鉴相器速率的一 个半周期。脉冲重复速率由S分频器的值决定。分频器值 为 0x0000时 ， 脉 冲 速 率 等 于 鉴 相 器 速 率 。 分 频 器 值 为 0x0001时，脉冲速率等于鉴相器速率的两个半周期。 周期模式 SYNC_OUT编程 在周期模式下，脉冲是连续的，直到寄存器写入SYNC ENABLE 0x192[4] = 0，将SYNC ENABLE清零为止。完成一 次寄存器写操作需要一个IO_UPDATE信号。同步脉冲的 宽度等于鉴相器速率的一个半周期。脉冲重复速率由S分 频器的值决定。分频器值为0x0000时，脉冲速率等于鉴相 器速率。分频器值为0x0001时，脉冲速率等于鉴相器速率 的两个半周期。SYNC_OUT信号利用OUT时钟重新采样， 确保时间对准且输出偏斜最小。在周期模式中， SYNC_OUT可能会跳过OUT时钟周期的一个半周期。 配置SYNC_OUT的程序取决于需要同步的转换器的要求。 ADI公司转换器在SYNC脉冲的上升沿同步。 SYNC_OUT CMOS驱动器 用户也可以将LVPECL SYNC_OUT配置为一对CMOS输出。 当该输出被配置为CMOS输出时，CMOS输出A和CMOS输 出B自动开启。CMOS输出A或输出B可以分别独立开启或 关闭。用户也可以选择CMOS输出的相对极性，设置反相 和同相的任意组合(参见寄存器0x0F9)。用户可以根据需要 关断各CMOS输出以省电。关断时，CMOS驱动器处于三态。 S DIVIDER = 0 tSTART REF CLOCK SYNC ENABLE = HIGH (SINGLE SHOT SELF CLEARING) IO_UPDATE SYNC_OUT MODE = SINGLE SHOT SYNC_OUT MODE = PERIODIC SYNC ENABLE = LOW (SINGLE SHOT SELF CLEARING) IO_UPDATE tSTOP 图24. SYNC输出时序 Rev. A | Page 24 of 48 10011-025 SYNC_OUT MODE = PN17 AD9525 SYNC_OUT CONTROL PROGRAM: S DIVIDER, SYNC MODE USER PROGRAMS REGISTER VALUE FOR S DIVIDER AND SYNC MODE PROGRAM: SYNC ENABLE REQUEST SYNC PROGRAM: IO UPDATE NO LOCK DETECT = HIGH YES DIGITAL LOCK DETECT IS USED TO PREVENT OCCURENCE OF SYNC IF PLL IS UNLOCKED THE ANALOG CLOCK TO THE DIGITAL STATE MACHINE IS DISABLED IF SYNC IS DISABLED ENABLE_ANALOG SYNC HIGH FOR S DIVIDER + 1 REF CLOCK CYCLES SYNC LOW SYNC ENABLE LOW? NO SYNC ENABLE IS SELF CLEARING IN SINGLE SHOT MODE. OTHER MODES REQUIRE A SPI WRITE TO DISABLE SYNC_OUT YES 10011-026 END SYNC PROCESS 图25. SYNC_OUT流程图 复位模式 通过RESET引脚进行硬件复位 AD9525可以通过上电复位(POR)和其它几种方式使芯片 复位。 RESET是硬件复位(短暂拉低RESET即可执行异步硬复位)，用 于将芯片恢复为片内默认寄存器设置。发出RESET后，大 约需要2 µs输出才会开始切换。 上电复位 芯片上电期间，当VDD达到约2.6 V(<2.8 V)时，会发出一 个上电复位脉冲，芯片恢复到默认片内设置。内部产生上电 复位脉冲信号后，大约需要70 ms输出才会开始切换。AD9525 的默认上电复位状态是配置为缓冲器。 通过串行端口进行软复位 串行端口控制寄存器支持软复位，方法是将寄存器0x000 的位2和位5置1。当位5和位2置1时，芯片进入软复位模 式，恢复到片内设置，寄存器0x000除外。除自清零位、 位2和位5以外，寄存器0x000保持其复位前的值。这些位自 动清0。然而，自清零操作直到再出现一个串行端口SCLK 周期后才完成，在此之前，AD9525保持复位状态。 Rev. A | Page 25 of 48 AD9525 关断模式 PLL关断 通过PD关断芯片 AD9525的PLL部分可以选择性关断。这种模式下，通过将 CLKIN用作时钟输入，AD9525可以用作1到8时钟缓冲器。 通过拉低PD引脚，可以使AD9525进入关断状态，从而关 闭AD9525内部的大部分功能和电流。在重新拉高PD引脚 之前，芯片将一直处于关断状态。离开关断模式后， AD9525返回到关断前其寄存器中的设置，除非在PD引脚 为低电平期间，寄存器被新设置更改。 关断芯片会关闭芯片上的电流，但保持LVPECL输出处于 安全关断模式所需的偏置电流除外。LVPECL偏置电流用 于保护LVPECL输出电路免受三态时某些终端和负载配置 可能引起的损害。由于这不是完全关断，因此可称之为休 眠模式。 当AD9525处于PD关断模式时，芯片的状态如下： • PLL关闭。 • CLKIN输入缓冲器关闭，但CLKIN输入直流偏置电路 开启。 • 参考输入缓冲器关闭，但直流偏置电路仍然开启。 • 所有分频器均关闭。 • 所有LVPECL输出处于安全关断模式。 • 串行控制端口有效，芯片可以响应命令。 分配关断 通过写入寄存器0x230[4] = 1b以关闭分配部分的偏置电流，可 以关断分配部分。 各时钟输出独立关断 通过写入相应的寄存器，可以关断任意时钟分配输出，使 其进入安全关断模式。寄存器映射详细说明了各路输出的 关断设置，参见寄存器0x0F0[0]至寄存器0x0F7[0]。 各时钟通道独立关断 通过写入相应的寄存器，可以关断任意时钟分配通道。关 断一个时钟通道与关断一个驱动器相似，但前者更省电， 因为有其它电路也被关断。关断时钟通道还会自动关断与 之相连的驱动器。寄存器映射详细说明了各输出通道的关断 设置，参见寄存器0x0F0[4]、0x0F2[4]、0x0F4[4]和0x0F6[4]。 Rev. A | Page 26 of 48 AD9525 串行控制端口 AD9525串行控制端口是一种灵活的同步串行通信端口，可 以很方便地与多种工业标准微控制器和微处理器接口。该 端口兼容大多数同步传输格式，包括Motorola® SPI和Intel® SSR 协议。通过此串行控制端口，可以对所有配置AD9525的寄 存器进行读/写操作。 引脚描述 在此期间，串行控制端口状态机进入等待状态，直到所有 数据发送完毕。如果数据尚未发送完毕，而系统控制器决 定中止传输，必须完成剩余传输，或者使CS返回低电平并 至少保持一个完整的SCLK周期(但少于8个SCLK周期)，使 状态机复位。在非字节边界上拉高CS引脚将终止串行传输 并刷新缓冲器。 SCLK(串行时钟)是串行移位时钟，此引脚为输入。SCLK 用来使串行控制端口的读写操作同步。写入数据位记录在 该时钟的上升沿，读出数据位记录在下降沿。此引脚由一 个30 kΩ电阻内部下拉至地。 在流模式(见表25)中，可以连续流形式传输任意数量的数 据字节，寄存器地址自动递增或递减(见MSB/LSB优先传输 部分)。在传输最后一个字节结束时，必须拉高CS，从而 结束流模式。 SDIO(串行数据输入/输出)是一个两用引脚，既可以仅用作 输 入 (单 向 模 式 )， 也 可 以 同 时 用 作 输 入 和 输 出 (双 向 模 式)。AD9525默认采用双向I/O模式(寄存器0x000[7] = 0b)。 通信周期—指令加数据 SDO(串行数据输出)仅用于单向I/O模式(寄存器0x000[7] = 1b)， 作为回读数据的独立输出引脚。 CS(片选引脚信号)是低电平有效控制，用来选通读写周 期。当CS为高电平时，SDO和SDIO处于高阻态。此引脚 由一个30 kΩ电阻内部上拉至VS。 SDO SERIAL PORT CONTROL (SPI) SCLK CS 写入 如果指令字定义了一个写操作，则第二部分便是将数据传 输至AD9525的串行控制端口缓冲器。数据位在SCLK的上 升沿记录。 10011-027 SDIO AD9525 AD9525的通信周期可分为两个部分。第一部分是在前16个 SCLK上升沿将一个16位指令字写入AD9525。该指令字向 AD9525串行控制端口提供有关数据传输(即通信周期的第 二部分)的信息，明确即将发生的数据传输是读操作还是写 操作，数据传输的字节数，以及数据传输中第一个字节的 起始寄存器地址。 图26. 串行控制端口 串行控制端口通用操作 它支持单字节和多字节传输，以及MSB优先和LSB优先传 输格式。AD9525串行控制端口可以针对一个双向I/O引脚 (仅SDIO)或两个单向I/O引脚(SDIO/SDO)配置。AD9525默 认采用双向模式。它不支持短指令模式(8位指令)，仅支持 长指令模式(16位指令)。 要启动对AD9525的写或读操作，须将CS拉低。 当传输三个或更少字节的数据(加上指令数据)时(见表24)， 支持CS空闲高电平模式。在此模式中，CS引脚可以在任何 字节边界上暂时返回高电平，使系统控制器有时间处理下 一个字节。CS 仅可以在字节边界上进入高电平，但它可以 在传输的任一阶段(指令或数据)进入高电平。 传 输 长 度 (1/2/3字 节 或 流 模 式 )由 指 令 字 节 中 的 两 位 ([W1:W0])表示。当传输1、2或3字节(但不是流模式)时， 在每个8位序列之后可以拉高CS，使总线空闲，但最后一 个字节之后除外，此时会结束通信周期。当总线空闲时， 如果CS变为低电平，就会恢复串行传输。在非字节边界上 拉高CS引脚将复位串行控制端口。在写操作期间，流模式 不会跳过保留或空白字节，用户可以向保留寄存器地址写 入0x00。 由于数据是写入串行控制端口缓冲区，而不是直接写入 AD9525的实际控制寄存器，因此需要额外的操作来将串行 控制端口缓冲内容传输到AD9525的实际控制寄存器，从而 使其有效。更新寄存器操作(IO_UPDATE)包括设置寄存器 0x232[0] = 1b(此位为自清零位)。更新寄存器之前，可以改 变任意字节的数据。更新寄存器操作会同时激活上次更新 以来所有已写入缓冲器的寄存器变化。 Rev. A | Page 27 of 48 AD9525 读取 AD9525仅支持长指令模式。如果指令字定义了一个读操 作，在接下来的N × 8个SCLK周期，数据从指令字所规定的 地址逐个输出，其中N为1至3，由[W1:W0]确定。如果N = 4， 读操作将为流模式，持续至CS变为高电平。流模式不会跳 过保留或空白寄存器。回读数据在SCLK的下降沿有效。 AD9525串行控制端口的默认模式是双向模式。在双向模式 中，发送数据和回读数据均出现在SDIO引脚上。也可以将 AD9525设置为单向模式(寄存器0x000[7] = 1和寄存器0x000 [0] = 1)。在单向模式中，回读数据出现在SDO引脚上。 回读请求读取串行控制端口缓冲区或有效寄存器中的数据 (见图27)。对缓冲或有效寄存器的回读由寄存器0x004[0] 控制。 SDO SERIAL CONTROL PORT UPDATE REGISTERS WRITE REGISTER 0x232 = 0x001 TO UPDATE REGISTERS 图27. 串行控制端口缓冲寄存器与有效寄存器之间的关系 指令字(16位) 指令字的MSB为R/W，表示该指令是读操作还是写操作。 接下来的两位([W1:W0])表示传输长度，单位为字节。最 ( 后13位([A12:A0])是读或写操作的起始地址。 对于写操作，指令字之后是位[W1:W0]所代表的数据字节 数(见表24)。 表24. 字节传输计数 W1 0 0 1 1 W0 0 1 0 1 传输字节数 1 2 3 流模式 AD9525指令字和字节数据可以是MSB优先或LSB优先。写 ( 入寄存器0x000的任何数据都必须进行镜像，高四位(位 [7:4])与低四位(位[3:0])构成镜像关系。这使得LSB优先或 MSB优先事实上是一样的。这种镜像的一个例子是寄存器 0x000的默认设置，它镜像第4位和第3位。这将设置长指令 模式，它是默认且唯一支持的模式。 AD9525默认设置为MSB优先。 当MSB优先模式有效时，指令和数据字节必须按照从MSB 到LSB的顺序写入。采用MSB优先格式的多字节数据传输 由一个包括高数据字节寄存器地址的指令字节开始。后续 数据字节必须按照从高地址到低地址的顺序传输。在MSB 优先模式下，多字节传输周期每传输一个数据字节，串行 控制端口的内部地址产生器便递减1。 10011-028 SDIO/SDA MSB/LSB优先传输 当寄存器0x000[1]和0x000[6]设置LSB优先时，它会立即生 效，因为这只影响串行控制端口的操作，而不需要执行 更新。 ACTIVE REGISTERS CS SCLK/SCL BUFFER REGISTERS AD9525使用寄存器地址0x000至0x232。 位[A12:A0]选择通信周期数据传输阶段写入或读取的寄存 器地址(寄存器映射范围内)。只需使用位[A9:A0]就能涵盖 AD9525所用的全部0x232寄存器。位[A12:A10]必须始终为0b。 对于多字节传输，此地址是起始字节地址。在MSB优先模 式中，后续字节会递减该地址。 当LSB优先模式有效时，指令和数据字节必须按照从LSB到 MSB的顺序写入。采用LSB优先格式的多字节数据传输由 一个包括低数据字节寄存器地址的指令字节开始，其后是 多个数据字节。在多字节传输周期中，每传输一个字节， 串行端口的内部字节地址产生器便递增1。 如果MSB优先模式有效(默认)，AD9525串行控制端口的寄 存器地址将从刚才向控制寄存器0x000写入多字节I/O操作 的寄存器地址开始递减。如果LSB优先模式有效，串行控 制端口的寄存器地址将从刚才向控制寄存器0x232写入多 字节I/O操作的寄存器地址开始递增。 在流模式中，只要达到寄存器0x232，传输就会终止。请 注意，在多字节I/O操作期间，不会跳过不用的地址。 表25. 流模式(不跳过任何地址) 写入模式 LSB优先 MSB优先 Rev. A | Page 28 of 48 地址方向 递增 递减 停止序列 0x230, 0x231, 0x232,停止 0x001, 0x000, 0x232,停止 AD9525 表26. 串行控制端口，16位指令字，MSB优先 MSB LSB I15 R/W I14 W1 I13 W0 I12 A12 = 0 I11 A11 = 0 I10 A10 = 0 I9 A9 I8 A8 I7 A7 I6 A6 I5 A5 I4 A4 I3 A3 I2 A2 I1 A1 I0 A0 CS SCLK DON'T CARE SDIO DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 16-BIT INSTRUCTION HEADER D4 D3 D2 D1 D0 D7 D6 D5 REGISTER (N) DATA D4 D3 D2 D1 D0 DON'T CARE REGISTER (N – 1) DATA 10011-029 DON'T CARE 图28. 串行控制端口写入：MSB优先，16位指令，双字节数据 CS SCLK DON'T CARE SDIO DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 SDO DON'T CARE REGISTER (N) DATA REGISTER (N – 1) DATA REGISTER (N – 2) DATA REGISTER (N – 3) DATA DON'T CARE 10011-030 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 16-BIT INSTRUCTION HEADER 图29. 串行控制端口读取：MSB优先，16位指令，4字节数据 tDH CS DON'T CARE SDIO DON'T CARE tC tCLK tLOW DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 D4 D3 D2 D1 D0 DON'T CARE 10011-031 SCLK tHIGH tDS tS 图30. 串行控制端口写入：MSB优先，16位指令，时序测量 CS SCLK DATA BIT N 10011-032 tDV SDIO SDO DATA BIT N – 1 图31. 串行控制端口寄存器读取时序图 CS SCLK DON'T CARE DON'T CARE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 W0 W1 R/W D0 D1 D2 D3 D4 16-BIT INSTRUCTION HEADER D5 D6 D7 REGISTER (N) DATA 图32. 串行控制端口写入：LSB优先，16位指令，双字节数据 Rev. A | Page 29 of 48 D0 D1 D2 D3 D4 D5 D6 REGISTER (N + 1) DATA D7 DON'T CARE 10011-033 SDIO DON'T CARE AD9525 tS tC CS tCLK tHIGH SCLK tLOW tDS SDIO BIT N BIT N + 1 图33. 串行控制端口写操作时序 表27. 串行控制端口时序 参数 tDS tDH tCLK tS tC tHIGH tLOW tDV 描述 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 时钟周期 CS下降沿与SCLK上升沿之间的设置时间(通信周期开始) SCLK上升沿与CS上升沿与之间的建立时间(通信周期结束) SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 SCLK至有效SDIO和SDO(见图31) Rev. A | Page 30 of 48 10011-034 tDH AD9525 控制寄存器 控制寄存器映射概览 被标示为“保留”的寄存器时，用户务必将默认值写入保 留位。 不能用表28中未列出的寄存器地址，写入这些寄存器不起 作用。不得改变标示为“保留”的寄存器的值。写入某些位 表28：控制寄存器映射 寄存器 地址 (十六进制) 寄存器名称 串行端口配置 0x000 SPI模式串行 端口配置 (MSB) 位7 默认值 (十六 进制) 位6 位5 位4 位3 位2 位1 SD0有效 LSB优先/地址 递增 软复位 无关 无关 软复位 LSB优先/ 地址递增 SD0有效 0x00 无关 无关 软复位 无关 无关 软复位 无关 无关 0x00 无关 无关 无关 无关 无关 无关 回读有效 寄存器 0x00 防反冲脉冲宽度，位[1:0] 0x7D 0x004 回读控制 无关 PLL配置 0x010 PFD电荷泵 PFD极性 电荷泵电流，位[2:0] 0x011 0x012 0x013 0x014 R分频器 B分频器 N分频器 无关 0x015 复位 无关 0x016 REFC REFC使能 0x017 状态引脚 0x018 REF_MON 引脚控制 锁定检测 电荷泵 STATUS引脚 引脚至 分频器使能 VDD_CP/2 无关 无关 0x019 (LSB) 位0 电荷泵模式，位[1:0] REFB分频器输出高电平周期数，位[3:0] REFB分频器输出低电平周期数，位[3:0] REFA分频器输出高电平周期数，位[3:0] REFA分频器输出低电平周期数，位[3:0] B分频器输出高电平周期数，位[3:0] B分频器输出低电平周期数，位[3:0] 无关 B分频器旁路 P预分频器，位[2:0] REFB分频器 REFA分频器旁路 旁路 保留 保留 B分频器复位 保留 REFB 分频器 复位 REFA分频器 复位 复位所有 分频器 REFC分频器，位[6:0] 0x00 0x00 STATUS输出选择，位[5:0] 0x00 REF_MON引脚控制，位[4:0] 无关 0x00 0x00 0x00 0x00 0x00 0x00 无关 无关 无关 无关 锁定检测计数器，位[1:0] 数字锁定检测 窗口 数字锁定 检测禁用 参考切换和 监控器 使能反馈 时钟存在 监控器 使能REFA存在 监控器 使能REFB存在 监控器 禁用切换去 毛刺 选择REFB (手动寄存器 模式) REF_SEL引脚 用于参考切换 使能自动 参考切换 0x01B 保留 保留 = 0 保留 = 0 保留 = 0 保留 = 0 保留 = 0 保留 = 0 0x00 0x01C PLL模块 关断寄存器 R分频器B ECL 2 CMOS关断 0x01F PLL回读 N分频器关断 N分频器 ECL 2 CMOS关断 未用 未用 R分频器A ECL 2 CMOS 关断 选定参考 0x01A 未用 继续使用 REFB 保留 = 0 0x00 R分频器B关断 R分频器A 关断 R通道B关断 R通道A关断 0x22 状态反馈时钟 REFB状态 REFA状态 数字锁定 检测(DLD) N/A PECL/CMOS输出 0x0F0 LVPECL OUT0 无关 无关 无关 关断通道0、 无关 通道1 OUT0 PECL输出电平， 位[1:0] 关断PECL 驱动器 0x04 0x0F1 LVPECL OUT1 无关 无关 无关 保留 LVPECL OUT2 无关 无关 无关 关断通道2、 无关 通道3 关断PECL 驱动器 关断PECL 驱动器 0x04 0x0F2 OUT1 PECL输出电平， 位[1:0] OUT2 PECL输出电平， 位[1:0] 0x0F3 LVPECL OUT3 无关 无关 无关 保留 OUT3 PECL输出电平， 位[1:0] 关断PECL 驱动器 0x04 无关 无关 Rev. A | Page 31 of 48 0x04 AD9525 寄存器 地址(十六 进制) 寄存器名称 0x0F4 LVPECL OUT4 (MSB) 位7 无关 位6 无关 位5 无关 0x0F5 LVPECL OUT5 无关 无关 无关 0x0F6 LVPECL OUT6 无关 无关 无关 关断通道6、 无关 通道7 0x0F7 LVPECL OUT7 无关 无关 无关 保留 0x0F8 同步输出 无关 无关 无关 0x0F9 同步输出， 其它控制 无关 无关 无关 关断同步 通道 极性CMOS 模式 OUT7 PECL输出电平， 位[1:0] 无关 SYNC_OUT PECL输出电平， 位[1:0] CMOS模式 使能CMOS驱动器， 位[1:0] 0x0FA 驱动器保留 无关 无关 无关 无关 无关 位4 位3 关断通道4、 无关 通道5 保留 无关 位2 位1 OUT4 PECL输出电平， 位[1:0] OUT5 PECL输出电平， 位[1:0] OUT6 PECL输出电平， 位[1:0] 无关 无关 无关 (LSB) 位0 关断PECL 驱动器 关断PECL 驱动器 关断PECL 驱动器 关断PECL 驱动器 关断PECL 驱动器 同步输出 再采样边 沿选择 无关 默认值 (十六 进制) 0x04 0x04 0x04 0x04 0x10 0x00 0x00 SYNC控制 0x190 同步时钟 S分频器 0x191 同步时钟 S分频器 0x192 同步时钟控制 无关 无关 无关 同步使能 VCO、参考和CLK1输入 0x1E0 VCO分频器 无关 无关 无关 无关 无关 其它 0x230 关断 无关 无关 无关 分配全关断 CLKIN关断 M分频器 关断 分配参考关断 PLL关断 0x00 0x232 IO_UPDATE 无关 无关 无关 无关 无关 无关 无关 IO_UPDATE 0x00 同步时钟S分频器，位[7:0] 0x00 同步时钟S分频器，位[15:8] 0x00 同步源，位[1:0] Rev. A | Page 32 of 48 同步模式，位[1:0] M分频器，位[2:0] 0x00 0x00 AD9525 寄存器映射描述 表29至表49详细描述了控制寄存器的各个功能。寄存器按十六进制地址列出。 表29. SPI模式串行端口配置 寄存器 地址(十六 位 进制) 0x000 7 位的名称 SDO有效 6 LSB优先/地址递增 5 软复位 4 未用 [3:0] 镜像[7:4] 0x004 0 回读有效寄存器 描述 选择单向或双向数据传输模式。 0: SDIO引脚用于读和写；SDO为高阻态(默认)。 1: SDO用于读取；SDIO用于写入；单向模式。 SPI MSB或LSB数据方向。 0: 数据以MSB优先方向；递减寻址(默认)。 1: 数据以LSB优先方向；递增寻址。 软复位。 1(自清零)：软复位；恢复内部寄存器的默认值。 未用。 位[3:0]应当始终是位[7:4]的镜像，这样器件处于MSB优先模式还是LSB优先模式都无所谓 (参见寄存器0x000[6])。按如下方式设置各个位： Bit 0 = Bit 7 Bit 1 = Bit 6 Bit 2 = Bit 5 Bit 3 = Bit 4 选择用于回读的寄存器库。 0: 回读缓冲寄存器(默认)。 1: 回读有效寄存器。 表30. PFD电荷泵 寄存器 地址(十六 位 进制) 0x010 7 位的名称 PFD极性 [6:4] CP电流 [3:2] CP模式 [1:0] 防反冲脉冲宽度 描述 设置PFD极性。 0: 正极性(较高的控制电压产生较高的频率，默认值)。 1: 负极性(较高的控制电压产生较低的频率)。 电荷泵电流(CPRSET = 5.1 kΩ)。 Bit 6 Bit 5 Bit 4 ICP (mA) 0 0 0 0.6 0 0 1 1.2 0 1 0 1.8 0 1 1 2.4 1 0 0 3.0 1 0 1 3.6 1 1 0 4.2 1 1 1 4.8(默认值) 电荷泵工作模式。 Bit 3 Bit 2 电荷泵模式 0 0 高阻态 0 1 驱动源电流(增强) 1 0 驱动吸电流(减弱) 1 1 正常工作(默认) 各设置的最大工作频率参见表7。 Bit 1 Bit 0 防反冲脉冲宽度模式(ns) 0 0 2.9(默认值) 0 1 1.3 1 0 6.0 1 1 2.9 Rev. A | Page 33 of 48 AD9525 表31. REFA、REFB、REFC、B、N和P分频器 寄存器 地址(十六 位 进制) 0x011 [7:4] [3:0] 0x012 [7:4] [3:0] 0x013 [7:4] [3:0] 0x014 [7:6] 5 4 3 [2:0] 0x015 7 6 5 4 3 位的名称 描述 REFB分频器输出 分频器高电平周期字。一般设置为所需分频比的一半减1， 高电平周期数 例如D/2 – 1；因此，如果分频比为8，则设置为0x03 (8/2 – 1)。 分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。值0x7表示分频器在8个 输入时钟周期内保持低电平(默认：0x0)。 REFB分频器输出 分频器低电平周期字。一般设置为所需分频比的一半减1， 低电平周期数 例如D/2 – 1；因此，如果分频比为8，则设置为0x03 (8/2 – 1)。 分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。值0x7表示分频器在8个 输入时钟周期内保持低电平(默认：0x0)。 REFA分频器输出 分频器高电平周期字。一般设置为所需分频比的一半减1， 高电平周期数 例如D/2 – 1；因此，如果分频比为8，则设置为0x03 (8/2 – 1)。 分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。值0x7表示分频器在8个 输入时钟周期内保持高电平(默认：0x0)。 REFA分频器输出 分频器低电平周期字。一般设置为所需分频比的一半减1， 低电平周期数 例如D/2 – 1；因此，如果分频比为8，则设置为0x03 (8/2 – 1)。 分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。值0x7表示分频器在8个 输入时钟周期内保持低电平(默认：0x0)。 分频器高电平周期字。一般设置为所需分频比的一半减1， B分频器输出 高电平周期数 例如D/2 – 1；因此，如果分频比为8，则设置为0x03 (8/2 – 1)。 分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。值0x7表示分频器在8个 输入时钟周期内保持高电平(默认：0x0)。 分频器低电平周期字。一般设置为所需分频比的一半减1， B分频器输出 低电平周期数 例如D/2 – 1；因此，如果分频比为8，则设置为0x03 (8/2 – 1)。 分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。值0x7表示分频器在8个 输入时钟周期内保持低电平(默认：0x0)。 无关 无关。 旁路并关断B分频器；输入送入分频器输出。 B分频器旁路 0: 使用分频器(默认)。 1: B分频器设为1分频。 REFB分频器旁路 旁路并关断分频器；输入送入分频器输出。 0: 使用分频器(默认)。 1: REFB分频器设为1分频。 REFA分频器旁路 旁路并关断分频器；输入送入分频器输出。 0: 使用分频器(默认)。 1: REFA分频器设为1分频。 P预分频器 P分频器值(B预分频器)。 Bit 2 Bit 1 Bit 0 分频器值 0 0 0 1(默认值) 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 静态 1 1 1 静态 无关。 无关。 保留 0 (默认)。 保留 0 (默认)。 保留 0 (默认)。 复位B分频器。 B分频器复位 0: 正常工作(默认)。 1: B分频器保持复位状态。 Rev. A | Page 34 of 48 AD9525 寄存器 地址(十六 位 进制) 2 0x016 位的名称 描述 REFB分频器复位 复位REFB分频器。 0: 正常(默认)。 1: REFB分频器保持复位状态。 1 REFA分频器复位 复位REFA分频器。 0: 正常(默认)。 1: REFA分频器保持复位状态。 0 复位所有分频器 复位REFA、REFB、B分频器(B分频器是N分频器的一部分)。 0: 正常(默认)。 1: REFA、REFB、B分频器保持复位状态。 7 REFC使能 使能REFC路径。 0: 禁用(默认)。 1: 使能REFC路径。 [6:0] REFC分频器 7位REFC分频器。1分频至127分频。 0000000, 0000001: 均为1分频(默认值：0x00)。 表32. 状态引脚及其它 寄存器 地址(十六 位 进制) 0x017 7 位的名称 电荷泵引脚至 VDD_CP/2 描述 电荷泵引脚设置为VDD_CP电源电压的一半。 0: 电荷泵正常工作(默认)。 1: 电荷泵引脚设置为VDD_CP/2。 6 STATUS引脚分 频器使能 [5:0] STATUS输出 选择 使能STATUS引脚分频器。 0: 禁用(默认)。 1: 使能分频器。 选择出现在STATUS引脚上的信号。对于任何确定为LVL的模式，寄存器0x017[6]必须设置为0。 Bit 5 0 0 0 0 0 0 0 0 Bit 4 0 0 0 0 0 0 0 X Bit 3 0 0 0 0 0 0 0 X Bit 2 0 0 0 0 1 1 1 X Bit 1 0 0 1 1 0 0 1 X Bit 0 0 1 0 1 0 1 0 X 电平或 动态信号 LVL DYN LVL LVL LVL DYN DYN LVL 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 LVL DYN DYN DYN DYN LVL LVL LVL LVL LVL Rev. A | Page 35 of 48 STATUS引脚上的信号 直流地(默认)。 N分频器输出。 地(直流)。 地(直流)。 地(直流)。 PFD上升脉冲。 PFD下降脉冲。 地(直流)；针对0XXXXX未规定的 所有其它情况。 地(直流)。 REFA时钟。 REFB时钟。 PLL的选定参考时钟。 PLL的未选定参考时钟。 REFA和REFB时钟丢失(高电平有效)。 地(直流)。 REFA存在(高电平有效)。 REFB存在(高电平有效)。 (REFA存在) AND (REFB存在)。 AD9525 寄存器 地址(十六 进制) 位 位的名称 描述 Bit 5 1 Bit 4 0 Bit 3 1 Bit 2 0 Bit 1 1 Bit 0 0 电平或 动态信号 LVL 1 1 0 0 1 1 0 1 1 0 1 0 LVL LVL 1 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 1 1 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 LVL LVL LVL LVL DYN DYN DYN DYN LVL 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 0 0 1 1 0 0 1 0 1 0 1 0 LVL LVL LVL LVL LVL 1 1 1 1 1 1 0 1 1 0 1 0 LVL LVL 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 LVL LVL LVL Rev. A | Page 36 of 48 STATUS引脚上的信号 (DLD) AND (选定的参考存在) AND (反馈时钟存在)。 反馈时钟存在(高电平有效)。 选定的参考(低电平：REFA； 高电平：REFB)。 DLD；高电平有效。 不适用。 地(直流)。 VDD3(PLL电源)。 REFA 时钟。 REFB 时钟。 Selected reference to PLL. Unselected reference to PLL. 选定参考的状态(差分参考的状态)； 低电平有效。 两个参考时钟均丢失(低电平有效)。 REFA存在(低电平有效)。 REFB存在(低电平有效)。 (REFA present) AND (REFB present (DLD) AND (选定的参考存在) AND (反馈时钟存在)；(低电平有效)。 Feedback clock present 选定的参考(低电平：REFA； 高电平：REFB)；低电平有效。 DLD(低电平有效)。 不适用。 VDD3(PLL电源)。 AD9525 表33. REF_MON引脚控制 寄存器 地址(十六 位的名称 描述 位 进制) 0x018 [7:5] 无关 无关 [4:0] REF_MON 选择连接到REF_MON引脚的信号。 引脚控制 Bit 4 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 Bit 3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 Bit 2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 Bit 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 Bit 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 电平或 动态信号 LVL DYN DYN DYN DYN LVL LVL LVL LVL LVL LVL LVL LVL LVL LVL LVL LVL DYN DYN DYN DYN LVL LVL REF_MON引脚的信号 地(直流)。 REFA时钟。 REFB时钟。 PLL的选定参考时钟。 PLL的未选定参考时钟。 两个参考时钟均丢失(高电平有效)。 地(直流)。 REF A频率的状态(高电平有效)。 REF B频率的状态(高电平有效)。 (REF A频率的状态) AND (REF B频率的状态)。 (DLD) AND(选定参考的状态)AND(反馈时钟的状态)。 反馈时钟的状态(高电平有效)。 选定的参考(低电平：REFA；高电平：REFB)。 DLD；高电平有效。 不适用。 地(直流)。 VDD3(PLL电源)。 REFA. REFB. Selected reference to PLL. Unselected reference to PLL. 选定参考的状态(差分参考的状态)；低电平有效。 未选定参考的状态(差分模式下不可用)；低电平有效。 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 0 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 LVL LVL LVL LVL LVL LVL LVL LVL LVL REF A频率的状态(低电平有效)。 REF B频率的状态(低电平有效)。 (Status of REFA frequency) AND (status of REFB frequency). (DLD) AND (status of selected reference) AND (status of feedback clock). 反馈时钟的状态(低电平有效)。 选定的参考(低电平：REFA；高电平：REFB)；低电平有效。 DLD(低电平有效)。 不适用。 VDD3(PLL电源)。 Rev. A | Page 37 of 48 AD9525 表34. 锁定检测 寄存器 地址(十六 位 进制) 0x019 [7:4] [3:2] 位的名称 无关 锁定检测计数器 1 数字锁定检测 窗口 0 数字锁定检测 禁用 描述 无关。 边沿在锁定检测窗口内的连续PFD周期数，只有经过该数量的PFD周期后，DLD才会指示锁定。 Bit 3 Bit 2 确定锁定的PFD周期数 0 0 5(默认值) 0 1 16 1 0 64 1 1 255 如果PFD输入端的上升沿时间差小于锁定检测窗口时间，则数字锁定检测标志置1。该标志将 保持置1状态，直到时间差大于失锁阈值。 0: 高范围(默认值)。 1: 低范围。 数字锁定检测操作。 0: 锁定检测正常工作(默认)。 1: 禁用锁定检测。 表35. 参考切换与监控器 寄存器 地址(十六 位 进制) 0x01A 7 6 5 4 3 2 1 0 位的名称 使能反馈时钟 存在监控器 描述 使能反馈时钟监控器。反馈时钟存在与否通过PLL的选定参考来检查。如果PLL无参考， 则此监控器无有效输出。 0: 禁用监控器(默认)。 1: 使能监控器。 使能REFA存在 使能参考A时钟监控器。REFA时钟存在与否通过PLL的反馈时钟来检查。如果PLL无反馈 监控器 时钟，则此监控器无有效输出。 要使监控器工作，寄存器0x01C[5]应设为0(开启)。 0: 禁用监控器(默认)。 1: 使能监控器。 使能REFB存在 使能参考B时钟监控器。REFB时钟存在与否通过PLL的反馈时钟来检查。如果PLL无反馈 监控器 时钟，则此监控器无有效输出。 要使监控器工作，寄存器0x01C[5]应设为0(开启)。 0: 禁用监控器(默认)。 1: 使能监控器。 禁用切换去毛刺 禁用或使能切换去毛刺电路。 0: 使能切换去毛刺电路(默认)。 1: 禁用切换去毛刺电路。 如果寄存器0x01A[1] = 0，则选择PLL的参考。 选择REFB 0: 选择REFA。 (手动寄存器 1: 选择REFB。 模式) 继续使用REFB 切换后继续使用REFB。 0: REFA状态恢复正常后，返回到REFA。 1: 切换后继续使用REFB。不会自动返回到REFA。 如果寄存器0x01A[0] = 0(手动)，则设置PLL参考选择的方法。 REF_SEL引脚 0: 使用寄存器0x01A[3](默认)。 用于参考切换 1: 使用REF_SEL引脚。 自动或手动参考切换。 使能自动参考 0: 手动参考切换。 切换 1: 自动参考切换。 Rev. A | Page 38 of 48 AD9525 表36. 保留 寄存器 地址(十六 位 进制) 0x01B [7:0] 位的名称 保留 描述 保留。 0: 默认。所有位都应清0。 表37. PLL模块关断 寄存器 地址(十六 位 进制) 0x01C 7 6 5 4 3 2 1 0 名称 N分频器ECL 2 CMOS关断 描述 关闭N分频器的输出时钟。这将停止PFD和频率监控器的时钟。 0: 时钟开启(默认)。 1: 时钟关闭。 N分频器关断。 N分频器关断 0: N分频器开启(默认)。 1: N分频器关闭。 REFB分频器ECL 2 这将停止REFB频率监控器的时钟。如果此位禁用，自动参考切换无法工作。 某些配置中，使能REFB分频器ECL 2 CMOS可能会提高时钟输出的参考杂散。 CMOS关断 0: 开启。 1: 关闭(默认)。 REFA分频器ECL 2 这将停止REFA频率监控器的时钟。如果此位禁用，自动参考切换无法工作。 CMOS关断 某些配置中，使能REFA分频器ECL 2 CMOS可能会提高时钟输出的参考杂散。 0: 开启(默认)。 1: 关闭。 REFB分频器关断 关断REFB分频器。REFB输入接收器仍然通电。 0: REFB分频器开启(默认)。 1: REFB分频器关闭。 REFA分频器关断 关断REFA分频器。REFA输入接收器仍然通电。 0: REFA分频器开启(默认)。 1: REFA分频器关闭。 关断REFB通道。REFB输入接收器关断。 REFB通道关断 0: REFB通道开启。 1: REFB通道关闭(默认值)。 关断REFA通道。REFA输入接收器关断。 REFA通道关断 0: REFA通道开启(默认)。 1: REFA通道关闭。 Rev. A | Page 39 of 48 AD9525 表38. PLL反馈 寄存器 地址(十六 位 进制) 0x01F [7:5] 4 位的名称 未用 选定参考 3 反馈时钟的状态 2 REFB状态 1 REFA状态 0 数字锁定检测(DLD) 描述 未用 显示PLL使用的参考 0: REFA 1: REFB 反馈时钟的状态，产生有效输出的条件是0x01A[7] = 1。 0: 丢失 1: 存在 参考B时钟的状态，产生有效输出的条件是0x01A[5] = 1且0x01C[5] = 0。 0: 丢失 1: 存在 参考A时钟的状态，产生有效输出的条件是0x01A[6] = 1且0x01C[4] = 0。 0: 丢失 1: 存在 数字锁定检测 0: PLL未锁定 1: PLL锁定 表39. LVPECL驱动器OUT0 寄存器 地址(十六 进制) 0x0F0 位 [7:5] 4 位的名称 无关 关断通道0和通道1 3 [2:1] 无关 OUT0电平 0 OUT0驱动器关断 描述 无关 关断通道0和通道1 0: 使能(默认) 1: 关断 无关 Bit 1 Bit 0 VOD (mV) 0 0 400 0 1 600 1 0 780(默认值) 1 1 960 0: 使能(默认) 1: 关断 表40. LVPECL驱动器OUT1 寄存器 地址(十六 进制) 0x0F1 位 [7:5] 4 3 [2:1] 位的名称 无关 保留 无关 OUT1电平 0 OUT1驱动器关断 描述 无关 保留 无关 Bit 1 Bit 0 0 0 0 1 1 0 1 1 0: 使能(默认) 1: 关断 VOD (mV) 400 600 780(默认值) 960 Rev. A | Page 40 of 48 AD9525 表41. LVPECL驱动器OUT2 寄存器 地址(十六 位 进制) 0x0F2 [7:5] 4 位的名称 无关 关断通道2和 通道3 3 [2:1] 无关 OUT2电平 0 OUT2驱动器 关断 描述 无关 关断通道2和通道3 0: 使能(默认) 1: 关断 无关 Bit 1 Bit 0 VOD (mV) 0 0 400 0 1 600 1 0 780(默认值) 1 1 960 0: 使能(默认) 1: 关断 表42. LVPECL驱动器OUT3 寄存器 地址(十六 位 进制) 0x0F3 [7:5] 4 3 [2:1] 0 位的名称 无关 保留 无关 OUT3电平 OUT3驱动器 关断 描述 无关 保留，写入0 无关 Bit 1 Bit 0 0 0 0 1 1 0 1 1 0: 使能(默认) 1: 关断 VOD (mV) 400 600 780(默认值) 960 表43. PECL驱动器OUT4 寄存器 地址(十六 位 进制) 0x0F4 [7:5] 4 位的名称 无关 关断通道4和 通道5 3 [2:1] 无关 OUT4电平 0 OUT4驱动器 关断 描述 无关 关断通道4和通道5 0: 使能(默认) 1: 关断 无关 Bit 1 Bit 0 VOD (mV) 0 0 400 0 1 600 1 0 780(默认值) 1 1 960 0: 使能(默认) 1: 关断 Rev. A | Page 41 of 48 AD9525 表44. LVPECL驱动器OUT5 寄存器 地址(十六 位 进制) [7:5] 0x0F5 4 3 [2:1] 0 位的名称 无关 保留 无关 OUT5电平 描述 无关 保留，写入0 无关 Bit 1 Bit 0 0 0 0 1 1 0 1 1 OUT5驱动器 0: 使能(默认) 1: 关断 关断 VOD (mV) 400 600 780(默认值) 960 表45. LVPECL驱动器OUT6 寄存器 地址(十六 位 进制) 0x0F6 [7:5] 4 位的名称 无关 关断通道6和 通道7 3 [2:1] 无关 OUT6 0 OUT6驱动器 关断 描述 无关 关断通道6和通道7 0: 使能(默认) 1: 关断 无关 Bit 1 Bit 0 VOD (mV) 0 0 400 0 1 600 1 0 780(默认值) 1 1 960 0: 使能(默认) 1: 关断 表46. LVPECL驱动器OUT7 寄存器 地址(十六 位 进制) 0x0F7 [7:5] 4 3 [2:1] 0 位的名称 无关 保留 无关 OUT7电平 描述 无关 保留，写入0 无关 Bit 1 Bit 0 0 0 0 1 1 0 1 1 OUT7驱动器 0: 使能(默认) 1: 关断 关断 VOD (mV) 400 600 780(默认值) 960 Rev. A | Page 42 of 48 AD9525 表47. SYNC_OUT控制 寄存器 地址(十六 位 进制) [7:5] 0x0F8 4 0x0F9 位的名称 无关 SYNC_OUT 通道关断 3 同步极性 [2:1] SYNC_OUT电平 0 SYNC_OUT 驱动器关断 无关 极性CMOS模式 [7:5] 4 [3:2] 使能CMOS 驱动器 1 CMOS模式 0 同步输出再采样 边沿选择 0x190 [7:0] 同步时钟 S分频器 0x191 [7:0] 同步时钟 S分频器 0x192 [7:5] 4 [3:2] 无关 同步使能 同步源 [1:0] 同步模式 描述 无关 关断SYNC_OUT通道。 0: 使能。 1: 关断(默认)。 极性LVPECL模式。 0: 同相(默认)。 1: 反相。 Bit 1 Bit 0 VOD (mV) 0 0 400(默认值) 0 1 600 1 0 780 1 1 960 0: 使能(默认)。 1: 关断LVPECL SYNC_OUT驱动器。 无关 极性CMOS模式。当驱动器为CMOS模式(寄存器0x0F9[1] = 1)时， 此位也与寄存器0x0F8[3]一起使用。 寄存器0x0F9[4] 寄存器0x0F8[3] SYNC OUT/SYNC OUTB 0 0 同相/同相 0 1 反相/反相 1 0 同相/反相 1 1 反相/同相 当寄存器0x0F9[1] = 1时，设置CMOS驱动器的输出配置。 SYNC_OUT Bit 3 Bit 2 SYNC_OUT 0 0 三态 三态 0 1 开启 三态 1 0 三态 开启 1 1 开启 开启 SYNC_OUT使用CMOS模式，而非LVPECL模式。 0: LVPECL模式(默认)。 1: CMOS模式。 SYNC_OUT使用CMOS模式，而非LVPECL模式。 0: LVPECL模式(默认)。 1: CMOS模式。 SYNC_OUT再采样边沿选择。选择用于再采样同步时钟的M分频器输出边沿。 0: 使用M时钟的上升沿(默认)。 1: 使用M时钟的下降沿。 16位同步S分频器，位[7:0] (LSB)。 参考时钟周期数 = S分频器位[15:0] + 1。例如，[15:0] = 0表示1个参考时钟周期， [15:0] = 1表示2个参考时钟周期，… [15:0] = 65535表示65536个参考时钟周期。 无关 16位同步S分频器，位[15:8] (MSB)。 Bit 1 Bit 0 选择SYNC时钟的参考 0 0 REF：参考输入(默认) 0 1 FB：PLL反馈N分频器 1 0 关断：关断SYNC 1 1 关断：关断SYNC Bit 1 Bit 0 同步模式 0 0 单次采样(默认) 周期 0 1 伪随机 0 1 伪随机 1 1 Rev. A | Page 43 of 48 AD9525 表48. VCO、参考和CLK输入 器地址 (十六 进制) 位 0x1E0 [7:3] [2:0] 位的名称 无关 M分频器 描述 无关 M分频器值。 Bit 2 Bit 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Bit 0 0 1 0 1 0 1 0 1 分频器值 1 2 3 4 5 6 7 8 表49. 其它 器地址 (十六 进制) 位 0x230 [7:5] 4 232 名称 无关 分配全关断 3 CLKIN关断 2 M分频器关断 1 分配参考关断 0 PLL关断 [7:1] 0 无关 IO_UPDATE 描述 无关 关断所有分配。所有驱动器均置于安全关断模式。 0(默认)：使能。 1: 关断。 关断CLKIN、CLKIN。 0(默认)：使能。 1: 关断。 关断M分频器。 0(默认)：使能。 1: 关断。 关断分配参考。此位只应在驱动器不需要安全关断模式时置位。 0(默认)：使能。 1: 关断。 关断PLL。 0(默认)：使能。 1: 关断。 无关 此位必须置1b，才能将缓冲寄存器的内容传输到有效寄存器。 这发生在下一个SCLK上升沿。此位为自清零位，即不需要设置就能恢复为0。 1(自清零)：将所有的有效寄存器更新为缓冲寄存器的内容。 Rev. A | Page 44 of 48 AD9525 应用信息 80 1 SNR(dB) = 20 log 2πf t A J 70 60 50 40 tJ = 100 fs tJ = 200 fs tJ = 400 fs tJ = 1ps tJ = 2ps tJ = 10p 14 12 10 8 s 6 30 10 ADIsimCLK是 一 款 功 能 强 大 的 PLL建 模 工 具 ， 可 以 从 www.analog.com下载，它能精确地确定给定应用的最佳环 路滤波器。 高速ADC对AD9525采样时钟的质量极为敏感。ADC可以 看作一个采样混频器，时钟上的任何噪声、失真或时间抖 动都会与模数转换输出端的目标信号合并。时钟完整性要 求随着模拟输入频率和分辨率的提高而提高，要求最苛刻 的是14位分辨率以上的高模拟输入频率应用。ADC的理论 信噪比(SNR)受ADC分辨率和采样时钟抖动限制。考虑一 个无限分辨率的理想ADC，步进大小和量化误差可忽略不 计，则可用SNR可以近似表示为： 18 16 90 关于电荷泵电流，设计人员应选择位于容许范围中间的标 称电荷泵电流作为起点，以便提高或降低电荷泵电流，从 而沿任一方向精调PLL环路带宽。 在ADC时钟应用中使用AD9525输出 1 SNR = 20log 2πf t A J 100 ENOB AD9525有三个分频器：参考(或R)分频器、反馈(或N)分频 器和M分频器。当试图实现一个特别困难、需要大量分频 的分频比时，某些分频可以通过M分频器或N分频器执 行，从而允许较高的鉴相器频率，并且为环路带宽的选择 提供更大的灵活性。 110 100 fA (MHz) 1k 10011-035 AD9525是一款高度灵活的PLL。选择AD9525的PLL设置和 版本时，应当注意以下几点。 图34显示出采样时钟抖动与模拟频率和有效位数(ENOB)的 函数关系。 SNR (dB) 使用AD9525进行频率规划 图34. SNR和ENOB与模拟输入频率的关系 如需了解更多信息，请参阅应用笔记AN-756：“采样系统 与时钟相位噪声和抖动的影响”和应用笔记AN-501：“孔径 不确定性与ADC系统性能”(www.analog.com)。 许多高性能ADC均提供差分时钟输入功能，以简化在嘈杂 的PCB上提供所需低抖动时钟的任务。对嘈杂的PCB的单 端时钟进行分配可导致在采样时钟信号中产生耦合噪声。 差分分配具有共模抑制特性，可在嘈杂的环境下提供优越 的时钟性能。利用AD9525差分LVPECL输出提供的时钟， 可以最大程度地提高转换器的信噪比性能。 在选择最佳时钟/转换器解决方案时，要考虑ADC的输入 需求(差分或单端、逻辑电平终端)。 其中： fA为需要被数字化的最高模拟频率。 tJ为采样时钟的均方根抖动。 Rev. A | Page 45 of 48 AD9525 LVPECL时钟分配 SYNC_OUT分配 LVPECL输出(射极开路)要求直流端接以偏置输出晶体管。 图22显示了LVPECL输出级的简化等效电路。 AD9525的SYNC_OUT驱动器也能够配置为CMOS驱动器。 用作CMOS驱动器时，各路输出变为一对CMOS输出，各 CMOS输出可以独立开启或关闭，以及设置为反相或同相。 务必注意使用CMOS模式与使用LVPECL模式的偏斜差。 在多数应用中，建议使用LVPECL远端戴维宁端接(见图35) 或Y型端接(见图36)。无论何种情况，接收缓冲器的VS应 匹配VS_DRV(VS_DRV = VDD3)。如果不匹配，建议使用 交流耦合(见图37)。 VS_DRV LVPECL 127Ω 127Ω SINGLE-ENDED (NOT COUPLED) VS LVPECL 电阻值由电路板设计及时序要求决定；典型值为10 Ω至100 Ω。 另外，CMOS输出还会受能驱动的容性负载或走线长度的 限制。通常，建议将走线长度控制在3英寸以内，以保持 信号上升/下降时间和信号完整性。 50Ω 83Ω 10011-036 83Ω 图35. 直流耦合的3.3 V LVPECL远端戴维宁端接 VS = VS_DRV Z0 = 50Ω 50Ω LVPECL Z0 = 50Ω LVPECL VS 0.1nF 200Ω 200Ω VS LVPECL CMOS 10011-038 100Ω DIFFERENTIAL 100Ω (COUPLED) 0.1nF TRANSMISSION LINE LVPECL CMOS PCB走线远端的终端是第二选项。AD9525的SYNC_OUT CMOS输出无法提供足够的电流，来为低阻抗远端终端提 供全电压摆幅(见图39)。远端终端网络应与PCB走线的阻 抗相匹配并提供所需开关点。信号摆幅降低后仍可以满足 某些应用对接收器输入的需求。在不太重要的网络中驱动 长走线时，这一点非常有用。 图36. 直流耦合的3.3 V LVPECL Y型端接 VS_DRV 60.4Ω (1.0 INCH) 图38. CMOS输出的串行端接 50Ω 50Ω 10Ω MICROSTRIP 10011-037 VS_DRV CMOS 50Ω 100Ω CMOS 100Ω 图37. 交流耦合LVPECL和并行传输线 LVPECL Y型端接是一种有效的端接方案，使用的元件最少， 并且同时提供奇数模式和偶数模式的阻抗匹配。在高频 时，对于紧密耦合的传输线路，偶数模式阻抗匹配是一个 重要的考虑。它的一个主要缺点是不能灵活地改变射极跟 随器LVPECL驱动器的驱动强度。当驱动长走线时，这可 能是一个重要考虑，但通常不是问题。 10Ω 10011-040 50Ω 如果可能的话，应设计点对点连接，使得每个驱动器仅与 一个接收器对应。以这种方式连接输出引脚可以简化终端 方案并降低因输出走线的阻抗不匹配而导致的响铃振荡。 通常需要源端的串联端接电阻提供传输线匹配和/或降低驱 动器的瞬态电流。 10011-039 VS_DRV 采用单端CMOS时钟时，适用以下准则： 图39. 远端终端CMOS输出 由于单端CMOS时钟的限制，在长走线上驱动高速信号 时，需考虑使用差分输出。AD9525能提供SYNC_OUT LVPECL输出，因此，当差分信号的固有抗扰度能够提供 出色的时钟转换性能时，该器件能较好地驱动长走线。 戴维宁等效端接使用电阻网络提供50 Ω端接，连接到低于 LVPECL驱动器VOL的直流电压。这种情况下，AD9525的 VS_DRV应等于接收缓冲器的VS。虽然所示的电阻组合产 生VS_DRV − 2 V的直流偏置点，但实际共模电压为VS_DRV − 1.3 V，因为有额外电流从AD9525 LVPECL驱动器流经下拉 电阻。 Rev. A | Page 46 of 48 AD9525 外形尺寸 0.30 0.23 0.18 PIN 1 INDICATOR 36 1 0.50 BSC TOP VIEW 0.80 0.75 0.70 SEATING PLANE 0.45 0.40 0.35 PIN 1 INDICATOR 48 37 5.20 5.10 SQ 5.00 EXPOSED PAD 12 25 24 13 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WKKD. 112408-B 7.00 BSC SQ 图40. 48引脚引脚架构芯片级封装[LFCSP_WQ] 7 mm x 7 mm超薄体 CP-48-4 尺寸单位：mm 订购指南 型号1 AD9525BCPZ AD9525BCPZ-REEL7 AD9525/PCBZ AD9525/PCBZ-VCO 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 48引脚引脚架构芯片级封装(LFCSP_WQ) 48引脚引脚架构芯片级封装(LFCSP_WQ) 评估板，无VCO 评估板，装有2950 MHz VCO Z = 符合RoHS标准的器件。 Rev. A | Page 47 of 48 封装选项 CP-48-4 CP-48-4 AD9525 注释 ©2012–2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D10011sc-0-4/13(A) Rev. A | Page 48 of 48