0.15µm FD-SOI低電力LSI技術 [849KB]

0.15μm FD-SOI低電力LSI技術
森川 剛一 梶田 陽子
御手洗 睦
近年,携帯電話をはじめとする電池駆動型の携帯情報
端末の爆発的な普及とともに,小型化,高性能化,長時
間動作化が強く要求されており,搭載するLSIは低電力化,
Poly
高速化を実現する必要がある。これらのニーズに応える
ため当社では,0.35μm,0.20μm 完全空乏型(Fully
SOI
Depleted)SOI CMOSデバイスを実用化し低電力LSI技
術の開発を進めてきた。
BOX
本稿では,更なる小型化,高速化を目的として微細化
した0.15μm FD-SOI CMOSのデバイス開発,および,
デジタル回路に適用した場合の回路性能についてまとめた。
Sub.
まず,低電力LSIを実現するための手法について述べ,次
にマルチしきい値対応の0.15μm FD-SOI CMOSのデバ
図1 0.15μm FD-SOI トランジスタの断面TEM写真
イス構造,電気的特性などの特徴について述べる。さら
する。これを抑制するため基板濃度を上げると,駆動力
に,本デバイスによる低電圧デジタル回路の試作結果を
が低下するという微細MOSデバイス一般の課題がある。
示す。
さらにFD-SOI CMOSではチャネル不純物濃度を増加す
ると空乏層が縮小して部分空乏化が生じ,前述したよう
LSIの低電力化
なFD-SOI CMOSの優位性が低減してしまうという課題
一般的なLSIの低電力化手法としては,アルゴリズムレ
もある。マルチしきい値対応のFD-SOI CMOSデバイス
ベルからデバイス,プロセスレベルまで数多く提案され
を実現するには,これらの課題に対する最適解を複数の
1)
ており,実用化が進められている 。ほとんどのLSIに適
しきい値電圧に対して品質,コストを考えたシンプルで
用可能な共通基盤的な低電力化技術としては,消費電力
安定した工程で設定することが必要であった。
の小さいCMOSデバイスを採用し,消費電力が電源電圧
図1は0.15μm FD-SOI MOSトランジスタの断面TEM
の2乗に比例することを利用して電源電圧の低減を図るこ
写真である。貼り合わせSOI基板を使用し,埋め込み酸化
とが直接的かつ最も効果的な手法である。そのため,電
膜(BOX)上のSOI膜厚は40 nm,ゲート酸化膜は2.5nm
源電圧を1V以下へと低電圧化し,動作周波数100MHzを
である。FD-SOI CMOSは非常に薄いSOI層に素子を形
2)3)
。
成するため,トランジスタ形成工程ではSOI層をできるだ
FD-SOI CMOSでは,従来のバルクCMOSに対して,
け削らないようにプロセスを設定した。一方,配線工程
ターゲットとしたLSIの研究開発が広く行われている
寄生容量が低減されることと,トランジスタのサブスレッ
は既存のプロセス技術および設計資産の活用を目的として,
ショルド特性が急峻であることから低電圧動作に対する
当社汎用0.16μmロジック製品で使用している多層配線
優位性がある。今回,高速であると同時にスタンバイ
技術,設計基準を適用した。
リ ー ク電流の低減を可能とするマルチしきい値対応の
0.15μm FD-SOI CMOSデバイスを開発した。
(1)薄膜SOIプロセス技術
拡散層を自己整合的にシリサイド化させ低抵抗とする
0.15um FD-SOI CMOSのデバイス開発
60
サリサイド技術を薄膜SOIデバイスに適用するためには,
MOSデバイスではゲート長の縮小により駆動力は向上
SOI層をどこまで薄膜化かできるかについての検討が必要
するが,短チャネル効果が発生し,しきい値電圧が低下
であった。図2はN+ 拡散層のコバルトシリサイドシート抵
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抗のパターン幅依存を示し,SOI膜厚を変えて比較した。
(2)トランジスタ最適化
ここでのSOI膜厚はチャネル部分での膜厚であり,拡散層
短チャネル効果抑制には,バルクデバイスで実績のあ
部分の膜厚はさらに薄くなっている。Coのスパッタ膜厚
る,ゲートエッジ近傍の接合付近のみ基板濃度を増加さ
を4nmとした場合,SOI膜厚30nm以上に対しては幅の狭
せるポケットインプラを適用した。図4で示すようにポ
いパターンでもシリサイドによる低抵抗化が可能である
ケットインプラによりゲート長に対するしきい値の低下
ことが分かる。25nmで抵抗が上昇している特性は,Siの
は緩やかになり,ゲート長0.02μmのばらつきに対する
欠乏によりCoSiが低抵抗のCoSi2に相転位できなかった
しきい値電圧のばらつきが,ポケットインプラ適用前は
ためと考えられる。
最大で270mVであったが,適用後は30mV程度と大幅に
また,薄膜SOI上の素子形成では,コンタクト開孔時の
オーバーエッチングによってBOX層が欠損し,BOX
小さくなり,NMOS,PMOSとも短チャネル効果は十分
に抑制されることを確認した。
リーク電流が発生する不良があった。これに対してエッ
駆動力増加の観点からは,0.20μm FD-SOI CMOSデ
チングプロセスを改良するとともに,CoSiからCoSi2へ
バイスまで適用していたLDD構造からS/D extension構
相転位させる2ndアニール工程の前に開孔するCHEPSA
造へ変更した。これによりゲートとのオーバーラップ部
( Contact Hole Etching Prior to the Second
分の拡散層の不純物プロファイルは浅接合でありながら
Annealing)サリサイドプロセス4)を適用した。図3は
高濃度となり,寄生抵抗が低減し15%程度の電流増加が
BOXリークの電流値分布である。ここでの不良判定値を
得られ,デバイスの高速化が可能となった。
1X10-11Aとすると,従来法では20%程度であった歩留ま
図5に各トランジスタのI-V特性を示す。サブスレッショ
りが100%に改善されたことを示している。図1ではゲート
ルド特性を示すS値は全てのトランジスタで75mV/dec前
上,拡散層上に膜厚25nmのコバルトシリサイドが形成さ
後であり,同世代のバルクCMOSや部分空乏型SOI
れており,コンタクト開孔はシリサイド上で停止してい
40nm
35nm
30nm
25nm
100
80
60
40
0.4
0.2
0.0
-0.2
-0.4
20
0
適用後
0.6
t SOI
Coスパッタ4nm
しきい値電圧(V)
シート抵抗(Ω/□)
120
適用前
ポケットインプラ
ることが確認できる。
0.1
1
-0.6
0.10
10
0.15
配線幅(μm)
図2 Coシリサイドシート抵抗の配線幅依存 SOI膜厚による比較
0.20
0.25
ゲート長(μm)
図4 しきい値電圧のゲート長依存 ポケットインプラの効果
(S/D extension構造トランジスタ)
10-2
累積度数(%)
10
0.5
|VDS|=0.1,1.0V W=10um
-4
0.4
10-6
PMOS
10-8
76mV/dec
10-10
10
NMOS
S=
S=
73mV/dec
10-8
10-4
BOXリーク電流(A)
図3 BOXリーク電流値分布のCoサリサイドプロセス比較
PMOS
0.1
78mV/dec
0
NMOS
0.2
-12
-1.2 -0.8 -0.4
|VGS|=0.2 to 1.2V
step 0.2V
0.3
73mV/dec
0.4 0.8 1.2
ゲート電圧(V)
10-12
ドレイン電流(mA/um)
conv.
ドレイン電流(A/um)
CHEPSA
0.0
-1.2 -0.8 -0.4
0
0.4 0.8 1.2
ドレイン電圧(V)
低しきい値トランジスタ
高しきい値トランジスタ
図5 0.15μm FD-SOI-CMOSのI-V特性
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CMOSのS値が概ね85mV/dec以上であるのに対して十
スタで構成したSRAM,高しきい値トランジスタで構成
分小さく,FD動作による急峻な特性を示すことを確認
したSRAM,および,MT-CMOS構成1)としたSRAMを
した。高しきい値NMOSトランジスタではキンク特性5)
搭載した。MT-CMOS構成は,メモリセルに高しきい値
が若干現れているが,これはホットキャリアとして発生
トランジスタ,周辺回路に低しきい値トランジスタを用
したホールにより基板浮遊効果が起き始めているためと
いて,周辺回路は高しきい値トランジスタによるパワー
考えられる。
スイッチを介して電源に接続する。メモリセルは,スタ
ンバイ時にデータを保持する必要があるため,電源線に
低電圧デジタル回路の試作
直接に接続する。
今回開発したマルチしきい値対応の0.15μm FD-SOI
図7,図8に,それぞれ64Kb-SRAMのクロックアク
CMOSデバイスをデジタル回路に適用した場合の回路性
セス時間,およびスタンバイリーク電流を示す。電源電
能を検証した。搭載回路は,32ビット加算回路,64Kb-
圧1.0VでMT-CMOS 構成のクロックアクセス時間は
SRAM,さらに,これらの機能ブロックを用いた16ビット
2.9nsであり,高しきい値トランジスタで構成したSRAM
DSPコアである。
の5.3nsに比べて約50%高速化される。また,スタンバイ
リーク電流は,低しきい値トランジスタで構成したSRAM
の0.9mA に対してMT-CMOS 構成のSRAMは2.6μA
(1)32ビット加算回路
まず,基本演算回路の性能を把握するために,32ビッ
ト加算回路を試作,評価した。回路方式は,32ビットと
であり,約3桁削減される。これらの結果から,MTCMOS構成の低しきい値トランジスタによる高速化と,
いった多ビット長の加算が高速に実行可能であるバイナ
15
クロックアクセス時間[ns]
リキャリールックアヘッド方式6)を選択した。この方式
は,桁上げ伝搬と生成信号を2進ツリーを用いて演算し,
各ビットの桁上げ信号を生成することにより,演算速度
(log2)に比例するため,多ビット長の加算回路に適して
いる。
32ビット加算回路の遅延時間,および,消費電力の評
価結果を図6に示す。電源電圧1Vで,遅延時間1.9ns,消
費電力1.9uW/MHzの性能が得られた。また,最小動作
MT-CMOS
5
0
0.0
電圧は0.4Vを確認した。
(2)64Kb-SRAM
0.5
1.0
1.5
電源電圧[V]
2.0
図7 各種トランジスタ構成による64Kb-SRAM
テストチップには,比較のために低しきい値トランジ
クロックアクセス時間の電源電圧依存性
1.0E+01
遅延時間
消費電力
遅延時間[ns]
6
6
4
4
2
2
1
電源電圧[V]
0
1.5
スタンバイリーク電流[mA]
8
消費電力[uW/MHz]
8
1.0E+00
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Low Vth
High Vth
MT-CMOS
1.0E-01
1.0E-02
1.0E-03
1.0E-04
0.0
図8
図6 32ビット加算回路 遅延時間および消費電力の電源電圧依存性
62
High Vth
10
の高速化を図るものである。演算速度がビット長の対数
0
0.5
Low Vth
0.5
1.0
1.5
電源電圧[V]
2.0
各種トランジスタ構成による64Kb-SRAM
スタンバイリーク電流の電源電圧依存性
デバイス特集 ●
高しきい値トランジスタによるスタンバイリーク電流低
図10に,電源電圧とクロックサイクル時間に関する動
作可能範囲を測定したプロット図(SHMOOプロット)を
減の効果を確認した。
示 す 。 0.15μ m FD-SOI CMOSデ バ イ ス を 用 い て
16ビットDSPコアを試作評価し,電源電圧0.8Vで動作周
(3)16ビットDSPコア
さらに,これらの機能ブロックを用いた16ビットDSP
波数100MHz,消費電力9mWの性能が得られた。
コアの試作,評価結果を示す。図9に示すように,16ビット
あ と が き
DSPコアは256Kb(64Kb×4)のデータ・メモリ,
データ・ポインタ,16ビット乗算回路と32ビット加算回
本稿では,マルチしきい値0.15μm FD-SOI CMOS
路から成るマルチプライ・アキュムレータで構成され,
デバイスを開発し,それを用いた回路性能を評価した。
2つの16ビット・データをデータ・メモリから読み出し,
32ビット加算回路で0.4Vまで動作が確認され,16ビット
マルチプライ・アキュムレータにより積和演算処理を実
DSPコアにて消費電力9mW(@100MHz/0.8V)を実現
行する。
し,FD-SOI CMOSの低消費電力性の利点を検証できた。
今後は,アナログ回路,RF回路なども含めた技術開発を
進め,さらに,低電圧化に有効であるというFD-SOI
DPA
13
DMA
DMB
16
REG
16
REG
16
16
13
DPB
CMOSの特徴を生かして低電力指向のシステムLSIへ展開
していく予定である。
なお,本研究は,新エネルギー・産業技術総合開発機
構(NEDO)からの委託研究「極低電力情報端末LSIの研
究開発」の一環として行われたものである。
◆◆
MPY
■参考文献
32
REG
32
32
ADDER
32
REG
図9 16ビットDSPコアのブロック図
1)桜井:低消費電力,高速LSI技術,リアライズ社,1998年
2)山田:低消費電力LSIの研究開発,NTT R&D,Vol.49,
No.9, pp.482-488,2000年
3)道関:極低電圧デジタル回路技術,NTT R&D,Vol.50,
No.11, pp.885-889,2001年
4)一森:ソース・ドレインの全層シリサイド化によるFD SOI
MOSFETの高性能化,信学技報,SDM2000-249,p.61,
2001年3月
5)J.P.Colinge:Silicon-on-Insulator Technology:
Materials to VLSI,Kluwer Academic Publishers,p.139,
1991年
6)藤島他:新しいバイナリーキャリールックアヘッドを用いた
高速加算器およびカウンタの構成,電子情報通信学会秋季大会,
pp.5-105,1991年
●筆者紹介
森川剛一:Koichi Morikawa.シリコンソリューションカンパ
ニー デザイン本部 設計システム部 ローパワーライブラリチーム
梶田陽子:Yoko Kajita.シリコンソリューションカンパニー 研
究本部FeRAM商品開発部 FeRAM研究第一チーム
御手洗睦:Mutsumi Mitarashi.シリコンソリューションカンパ
ニー デザイン本部 設計システム部 担当課長
図10 16ビットDSPコアのSHMOOプロット
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2003年10月/第196号Vol.70 No.4
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