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日本語参考資料
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16 ビット・アイソレーテッド
Σ-Δ変調器
AD7403
データシート
特長
機能ブロック図
VDD2
VDD1
BUF
CLK
DECODER
CLK
ENCODER
DATA
ENCODER
CLK
DECODER
REF
VIN+
MCLKIN
(5MHz
TO 20MHz)
Σ-Δ ADC
VIN–
MDAT
AD7403
GND2
GND1
12196-001
外部入力クロック周波数：5 MHz 〜 20 MHz
ノーミッシング・コード：16 bits
信号対ノイズ比(SNR)：88 dB (typ)
有効ビット数(ENOB)：14.2 bits (typ)
オフセット・ドリフト(typ)の温度特性：1.6 μV/℃ (typ)
デジタル・アイソレータ内蔵
内蔵リファレンス電圧
フルスケールアナログ入力範囲： ±320 mV
動作温度範囲：−40°C ～ + 125°C
高いコモン・モード過渡電圧耐性：25 kV/µs 以上
沿面距離を増やした 16 ピンのワイド・ボディ SOIC パッケージ。
電磁干渉 (EMI) を抑制するため出力のスルーレートを制限。
安全性規定の認証(申請中)
UL 認定済み
1 分間 5000 V rms に対して UL 1577 規格に準拠
図 1.
CSA Component Acceptance Notice 5A に準拠
VDE の適合性認定済み
DIN V VDE V 0884-10 (VDE V 0884-10):2006-12
VIORM = 1250 VPEAK
アプリケーション
シャント電流モニタリング
AC モーター制御
電力用、太陽光発電用インバータ
風力タービン用インバータ
データ･アクイジション･システム
アナログ/デジタル変換及びオプトアイソレータの置換
概要
AD74031 は、高性能な 2 次の ΣΔ 変調器で、アナログ入力信号を
高速のシングルビット・データストリームに変換します。この
データストリームは、内蔵されたアナログ・デバイセズ社の
iCoupler®技術を用いてデジタル絶縁されます。AD7403 は、5V
(VDD1)電源で動作し、最大±250 mV（±320mV フルスケール）
の差動入力信号に対応します。差動入力は、ガルバニック絶縁
が要求される高電圧用途でのシャント電圧モニタリングに適し
ています。
アナログ入力は、高性能アナログ変調器によって連続的にサン
プリングされ、最高データ速度 20 MHz のデジタル出力ストリー
ムに変換されます。元の情報は適切なデジタルフィルタを用い
て復調され、78.1ｋSPS で信号対雑音比(SNR) 88 dB を達成する
ことができます。シリアル入力/出力は、5V または 3V 電源
（VDD2）のどちらでも使えます。
シリアル・インターフェースは、デジタル的に絶縁されます。モ
ノリシック・トランス技術と高速 CMOS の組み合わせによるオン
チップ絶縁は、フォトカプラー・デバイスなどに比較して、並外
れた性能特性を提供します。AD7403 デバイスは 16 ピンのワイ
ド・ボディ SOIC パッケージで提供され、動作温度範囲は-40℃
から+125℃までです。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. 0
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本
社／〒105-6891東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD7403
データシート
目次
特長 ..................................................................................................... 1
動作原理 ............................................................................................ 13
アプリケーションエラー! ブックマークが定義されていません。
回路説明 ........................................................................................ 13
機能ブロック図 ................................................................................. 1
アナログ入力 ................................................................................ 13
概要 ..................................................................................................... 1
差動入力 ........................................................................................ 14
改訂履歴 ............................................................................................. 2
デジタル出力 ................................................................................ 14
仕様 ..................................................................................................... 3
アプリケーション情報 .................................................................... 15
タイミング仕様 ............................................................................. 4
電流検出用途 ................................................................................ 15
パッケージ特性 ............................................................................. 5
電圧検出用途 ................................................................................ 15
絶縁および安全性関連の仕様...................................................... 5
入力フィルタ ................................................................................ 16
規制情報（保留） ......................................................................... 5
デジタル・フィルタ .................................................................... 16
DIN V VDE V 0884-10 (VDE V 0884-10): 2006-12 絶縁特性 ...... 6
ADSP-CM40xF とのインタフェース エラー! ブックマークが定
義されていません。
絶対最大定格 ..................................................................................... 7
ESD に関する注意 .. エラー! ブックマークが定義されていませ
ん。
グラウンド接続とレイアウト .................................................... 19
ピン配置と機能の説明 ..................................................................... 8
外形寸法 ............................................................................................ 20
代表的な性能特性 ............................................................................. 9
オーダー・ガイド ........................................................................ 20
絶縁部の寿命 ................................................................................ 19
用語 ....................................................................................................12
改訂履歴
4/14—Revision 0: Initial Version
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AD7403
データシート
仕様
VDD1 = 4.5 V to 5.5 V、 VDD2 = 3 V to 5.5 V、 VIN+ = -250 mV to +250 mV、 VIN-= 0 V、 TA = -40 
℃ to +125℃、 fMCLKIN1 = 5 MHz to
20 MHz、 特に指定のない限り、 出力結果は外部の sinc3 フィルタをデシメーション・レート 256 で使用するように Verilog コードで規定
しテストされています。また、すべての電圧はそれぞれのグラウンドを基準としています。
表 1.
Parameter
STATIC PERFORMANCE
Resolution
Integral Nonlinearity (INL) 1
Differential Nonlinearity (DNL)1
Min
Offset Drift vs. VDD1
Gain Error1
Gain Error Drift vs. Temperature
Noise Free Code Resolution1
ISOLATION TRANSIENT IMMUNITY1
LOGIC INPUTS
Input High Voltage (VIH)
Input Low Voltage (VIL)
Input Current (IIN)
Input Capacitance (CIN)
LOGIC OUTPUTS
Output High Voltage (VOH)
Output Low Voltage (VOL)
Test Conditions/Comments
±12
±0.99
Bits
LSB
LSB
Filter output truncated to 16 bits
±2
±0.75
3.8
3.1
±0.2
65
40
±0.6
±1.2
95
60
% FSR
ppm/°C
µV/°C
mV/V
+320
+250
mV
mV
mV
Full-scale range
For specified performance
±50
µA
µA
µA
pF
VIN+ = ±250 mV, VIN− = 0 V
VIN+ = 0 V, VIN− = 0 V
±0.8
±0.8
±0.6
mV
µV/°C
µV/°C
µV/V
% FSR
% FSR
Guaranteed no missed codes to 16
bits
±0.2
1.6
1.3
50
±0.2
±0.2
−200 to
+300
±45
0.05
±0.01
14
Dynamic Input Current
Signal-to-Noise Ratio (SNR)1
Total Harmonic Distortion (THD)1
Peak Harmonic or Spurious Noise
(SFDR)1
Effective Number of Bits (ENOB)1
Unit
−320
−250
Input Common-Mode Voltage Range
DC Leakage Current
Input Capacitance
DYNAMIC SPECIFICATIONS
Signal-to-Noise-and-Distortion Ratio
(SINAD)1
Max
16
Offset Error1
Offset Drift vs. Temperature
Gain Error Drift vs. VDD1
ANALOG INPUT
Input Voltage Range
Typ
0°C to 85°C
fMCLKIN = 16 MHz
fMCLKIN = 20 MHz, TA = −40°C to
+85°C
fMCLKIN = 20 MHz
VIN+ = 1 kHz
81
87
dB
83
86
87
88
−96
−97
dB
dB
dB
dB
13.1
13.4
14
25
14.2
14.2
Bits
Bits
Bits
kV/µs
30
−40°C to +85°C
−40°C to +85°C
CMOS with Schmitt trigger
0.8 × VDD2
0.2 × VDD2
±0.6
10
V
V
µA
pF
0.4
V
V
VDD2 − 0.1
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IO = −200 µA
IO = +200 µA
AD7403
データシート
Parameter
POWER REQUIREMENTS
VDD1
VDD2
IDD1
IDD2
Min
Max
Unit
Test Conditions/Comments
30
12
6
231
185
5.5
5.5
36
18
10
297
231
V
V
mA
mA
mA
mW
mW
VDD1 = 5.5 V
VDD2 = 5.5 V
VDD2 = 3.3 V
VDD1 = VDD2 = 5.5 V
VDD1 = 5.5 V, VDD2 = 3.3 V
4.5
3
Power Dissipation
1
Typ
用語のセクション参照。
タイミング仕様
特に指定のない限り、VDD1 = 4.5 V to 5.5 V、 VDD2 = 3 V to 5.5 V、 TA = -40℃ to +125℃。初期リリース時はサンプル・テストにより適
合性を保証。MCLKIN 立ち上がりエッジについては、MDAT を参照してください。
表 2.
Parameter
fMCLKIN
Limit at TMIN, TMAX
5
20
Unit
MHz minimum
MHz maximum
40
45
ns maximum
ns maximum
12
17
ns minimum
ns minimum
0.45 × tMCLKIN
0.48 × tMCLKIN
ns minimum
ns minimum
0.45 × tMCLKIN
0.48 × tMCLKIN
ns minimum
ns minimum
t1 1
Data access time after MCLKIN rising edge
VDD2 = 4.5 V to 5.5 V
VDD2 = 3 V to 3.6 V
Data hold time after MCLKIN rising edge
VDD2 = 4.5 V to 5.5 V
VDD2 = 3 V to 3.6 V
Master clock low time
fMCLKIN ≤ 16 MHz
16 MHz < fMCLKIN ≤ 20 MHz
Master clock high time
fMCLKIN ≤ 16 MHz
16 MHz < fMCLKIN ≤ 20 MHz
t2 1
t3
t4
図 2 に示すように、MCLKIN 入力レベルの 80%から、出力が 0.8 V または 2.0 V （VDD2 = 3 V to 3.6 V）、若しくは出力が 0.8 V または 0.7 V × VDD2 (VDD2
= 4.5 V to 5.5 V)を横切る時点までに要求される時間として定義されます。負荷電流±200 µA、負荷容量 25 pF で測定。
t4
80%
MCLKIN
t1
t2
t3
2.0V OR 0.7 × VDD2 1
MDAT
0.8V
1SEE NOTE 1 OF TABLE 2 FOR FURTHER DETAILS
図 2. データのタイミング
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12196-002
1
Description
Master clock input frequency
AD7403
データシート
パッケージ特性
表 3.
Parameter
Resistance (Input to Output) 1
Capacitance (Input to Output)1
IC Junction to Ambient Thermal
Resistance
1
Symbol
RI-O
CI-O
θJA
Min
Typ
1012
2.2
45
Max
Unit
Ω
pF
°C/W
Test Conditions/Comments
f = 1 MHz
Thermocouple located at center of package
underside,
test conducted on 4-layer board with thin traces
デバイスは 2 ピンデバイスと見なします。 すなわち、ピン 1～ピン 8 を相互に接続し、ピン 9～ピン 16 を相互に接続します。
絶縁および安全性関連の仕様
表 4.
Parameter
Input to Output Momentary Withstand Voltage
Minimum External Air Gap (Clearance)
Symbol
VISO
L(I01)
Minimum External Tracking (Creepage)
L(I02)
Minimum Internal Gap (Internal Clearance)
Tracking Resistance (Comparative Tracking Index)
Isolation Group
CTI
Value
5000 min
8.3
min 1, 2
8.3 min1
Unit
V
mm
0.034
min
>400
II
mm
mm
V
Test Conditions/Comments
1 minute duration
Measured from input terminals to output
terminals, shortest distance through air
Measured from input terminals to output
terminals, shortest distance path along
body
Distance through insulation
DIN IEC 112/VDE 0303 Part 1 3
Material Group (DIN VDE 0110, 1/89, Table
I)3
1
汚染度 2、高度 2000 m 以下に対するクリーページ及びクリアランス距離に関する IEC 60950-1 ガイドラインによる。
クリアランスの最小必要距離を確保するために、パッドのレイアウトに注意する必要があります。
3
AD7403 の CSA CTI 定格は 600 V 以上、かつ材料グループ I のアイソレーション・グループです。
2
規制情報（保留）
表 5 に示されている組織による AD7403 の認証は現在申請中です。
表 5.
UL (Pending) 1
Recognized under 1577
Component Recognition
Program1
5000 V rms Isolation Voltage
Single Protection
File E214100
CSA (Pending)
Approved under CSA Component Acceptance Notice
5A
VDE (Pending) 2
Certified according to DIN V VDE V 0884-10
(VDE V 0884-10):2006-122
Basic insulation per CSA 60950-1-07 and IEC
60950-1, 830 V rms (1173 VPEAK) maximum working
voltage 3
Reinforced insulation per CSA 60950-1-07 and
IEC 60950-1, 415 V rms (586 VPEAK) maximum
working voltage3
Reinforced insulation per IEC 60601-1, 250 V rms
(353 VPEAK) maximum working voltage
File 205078
Reinforced insulation per DIN V VDE V
0884-10 (VDE V 0884-10):2006-12, 1250
VPEAK
1
File 2471900-4880-0001
UL 1577 に基づき、各 AD7403 は 6000 V rms の絶縁試験電圧を 1 秒間印加する耐圧試験が行われます（電流リーク検出限界 = 15μA)。
DIN V VDE V 0884-10 に基づき、各 AD7403 は 2344 VPEAK の絶縁試験電圧を 1 秒間加える耐圧試験が行われます（部分放電検出限界 = 5 pC)。
3
定格は汚染度 2、及び材料グループ III に対して計算されます。AD7403 RI-16-2 のパッケージ材料は、CSA により 600 V 以上の CTI に格付けされているた
め、材料グループ I に規定されています。
2
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AD7403
データシート
DIN V VDE V 0884-10 (VDE V 0884-10): 2006-12 絶縁特性
このアイソレータは、安全性制限値データ以内でのみ強化された電気的絶縁に対して有効です。安全性データの維持は、保護回路を使っ
て確実にする必要があります。
表 6.
Description
INSTALLATION CLASSIFICATION PER DIN VDE 0110
For Rated Mains Voltage ≤300 V rms
For Rated Mains Voltage ≤450 V rms
For Rated Mains Voltage ≤600 V rms
For Rated Mains Voltage ≤1000 V rms
CLIMATIC CLASSIFICATION
POLLUTION DEGREE (DIN VDE 0110, TABLE 1)
MAXIMUM WORKING INSULATION VOLTAGE
INPUT TO OUTPUT TEST VOLTAGE, METHOD B1
VIORM × 1.875 = VPR, 100% Production Test, tm = 1 Second, Partial Discharge < 5 pC
INPUT TO OUTPUT TEST VOLTAGE, METHOD A
After Environmental Test Subgroup 1
VIORM × 1.6 = VPR, tm = 60 Seconds, Partial Discharge < 5 pC
After Input and/or Safety Test Subgroup 2/ Safety Test Subgroup 3
VIORM × 1.2 = VPR, tm = 60 Seconds, Partial Discharge < 5 pC
HIGHEST ALLOWABLE OVERVOLTAGE (TRANSIENT OVERVOLTAGE, tTR = 10
Seconds)
SURGE ISOLATION VOLTAGE
1.2 µs Rise Time, 50 μs, 50% Fall Time
SAFETY LIMITING VALUES (MAXIMUM VALUE ALLOWED IN THE EVENT OF A
FAILURE, SEE Figure 3)
Case Temperature
Side 1 (PVDD1) and Side 2 (PVDD2) Power Dissipation
INSULATION RESISTANCE AT TS, VIO = 500 V
Symbol
Characteristic
Unit
VIORM
I to IV
I to IV
I to IV
I to IV
40/105/21
2
1250
VPEAK
2344
VPEAK
2000
VPEAK
1500
8000
VPEAK
VPEAK
12000
VPEAK
VPEAK
150
2.78
>109
°C
W
Ω
VPD(M)
VPR(M)
VIOTM
VIOSM
TS
PSO
RIO
3
2
1
0
0
50
100
150
AMBIENT TEMPERATURE (°C)
200
12196-003
SAFE OPERATING POWER (W)
4
図 3. 熱軽減曲線、DIN V VDE V 0884-10 によるケース温度での安全制限値依存度
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AD7403
データシート
絶対最大定格
特に指定のない限り TA = 25℃。すべての電圧はそれぞれのグラ
ウンドを基準とします。
表 7.
Parameter
VDD1 to GND1
VDD2 to GND2
Analog Input Voltage to GND1
Digital Input Voltage to GND2
Output Voltage to GND2
Input Current to Any Pin Except
Supplies1
Operating Temperature Range
Storage Temperature Range
Junction Temperature
Pb-Free Temperature, Soldering
Reflow
ESD
1
Rating
−0.3 V to +6.5 V
−0.3 V to +6.5 V
−1 V to VDD1 +
0.3 V
−0.3 V to VDD2 +
0.5 V
−0.3 V to VDD2 +
0.3 V
±10 mA
−40°C to +125°C
−65°C to +150°C
150°C
表 8. 最大連続動作電圧 1
Parameter
AC Voltage
Bipolar
Waveform
Max
Unit
Constraint
1250
VPEAK
Unipolar
Waveform
DC Voltage
1250
VPEAK
1250
VPEAK
20-year minimum
lifetime (VDE
approved working
voltage)
20-year minimum
lifetime
20-year minimum
lifetime
1
絶縁障壁に加わる連続電圧の大きさを意味します。
ESD に関する注意
260°C
2 kV
最大 100 mA までの過渡電流では SCR のラッチアップは生じません。
上記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
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ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されないまま放
電することがあります。本製品は当社独自の特許技術である
ESD 保護回路を内蔵してはいますが、デバイスが高エネルギ
ーの静電放電を被った場合、損傷を生じる可能性がありま
す。したがって、性能劣化や機能低下を防止するため、ESD
に対する適切な予防措置を講じることをお勧めします。
AD7403
データシート
ピン配置と機能の説明
VDD1 1
16
VIN+ 2
15
NIC2
VIN– 3
14
VDD2
AD7403
GND2
GND1 4
1NIC
2NIC
NIC1 6
11
MDAT
VDD1 7
10
NIC2
GND1 8
9
GND2
= NOT INTERNALLY CONNECTED. CONNECT TO VDD1 , GND1, OR LEAVE FLOATING.
= NOT INTERNALLY CONNECTED. CONNECT TO VDD2 , GND2, OR LEAVE FLOATING.
12196-004
TOP VIEW 13 MCLKIN
NIC1 5 (Not to Scale) 12 NIC2
図 4. ピン配置
表 9. ピン機能の説明
ピン番号
1, 7
記号
VDD1
説明
2
VIN+
正のアナログ入力。
3
VIN−
負のアナログ入力。通常は GND1 に接続。
4, 8
GND1
グラウンド 1。このピンは絶縁側のすべての回路に対するグラウンド基準ポイントとなる。
5, 6
NIC
内部では接続されていない。VDD1 または GND1 に接続するか、フローティングのままとする。
9, 16
GND2
グラウンド 2。このピンは非絶縁側のすべての回路に対するグラウンド基準ポイントとなる。
10, 12,
15
11
NIC
内部では接続されていない。VDD2 または GND2 に接続するか、フローティングのままとする
MDAT
シリアルデータ出力。このピンにシングルビット変調器の出力がシリアルデータ・ストリームで供給され
る。ビットは MCLKIN 入力の立ち上がりエッジでクロックされ、次の MCLKIN の立ち上がりエッジで有
効になる。
13
MCLKIN
マスタークロック・ロジック入力。周波数範囲は 5 MHz～20 MHz。変調器からのビットストリームは
MCLKIN の立ち上がりエッジで伝播される。
14
VDD2
電源電圧。3 V～5.5 V。非絶縁側の GND2 に対する電源電圧。この電源ピンは 100 nF のコンデンサを用
いて GND2 と接続しデカップリングする。
電源電圧。4.5 V～5.5 V。AD7403 の被絶縁側の GND1 に対する電源電圧。デバイス動作時には電源をピ
ン 1 とピン 7 の両方に接続する。各電源ピンは 10 µF と 1 nF のコンデンサを並列に用いて GND1 と接続
しデカップリングする。
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データシート
AD7403
代表的な性能特性
TA = 25℃、 VDD1 = 5 V、 VDD2 = 5 V、 VIN+ = -250 mV to +250 mV、 VIN-= 0 V、 fMCLKIN = 20 MHz、 特に指定のない限り、256 オー
バーサンプリング(OSR) で外部の sinc3 フィルタを用いて測定。
0
0
200mV p-p SINE WAVE ON VDD1
1nF DECOUPLING
fIN = 1kHz
SNR = 88.6dB
SINAD = 88.3dB
THD = –100.5dB
–20
–20
–40
MAGNITUDE (dB)
PSRR (dB)
–40
–60
MCLKIN = 20MHz
MCLKIN = 10MHz
–80
–60
–80
–100
–120
–100
0
200
400
600
800
SUPPLY RIPPLE FREQUENCY (kHz)
1000
–160
12196-005
–120
0
5
10
15
20
25
30
FREQUENCY (kHz)
図 5. PSRR 対電源リップル周波数
12196-008
–140
図 8. 典型的な高速フーリエ変換 (FFT)
1.0
0
SHORTED INPUTS
200mV p-p SINE WAVE ON INPUTS
–20
0.8
0.6
–60
DNL ERROR (LSB)
CMRR (dB)
–40
MCLKIN = 20MHz, SINC3 DECIMATION RATE = 256
MCLKIN = 10MHz, SINC3 DECIMATION RATE = 256
MCLKIN = 20MHz, UNFILTERED
MCLKIN = 10MHz, UNFILTERED
–80
0.4
0.2
0
–0.2
–0.4
–100
–0.6
–120
10
100
1000
RIPPLE FREQUENCY (kHz)
–1.0
0
10
86
0.6
84
0.4
INL ERROR (LSB)
0.8
82
78
76
= 4.5V
= 5.0V
= 5.5V
= 4.5V
= 5.0V
= 5.5V
60
–0.4
–0.8
ANALOG INPUT FREQUENCY (Hz)
50
–0.2
–0.6
1k
60
0
72
70
100
50
0.2
74
10k
12196-007
SINAD (dB)
1.0
88
80
40
図 9. 典型的な DNL エラー
90
VDD1
VDD1
VDD1
VDD1
VDD1
VDD1
30
CODE (k)
図 6. CMRR 対同相モード・リップル周波数
16MHz MCLKIN,
16MHz MCLKIN,
16MHz MCLKIN,
20MHz MCLKIN,
20MHz MCLKIN,
20MHz MCLKIN,
20
–1.0
0
10
20
30
40
CODE (k)
図 10. 典型的な INL エラー
図 7. SINAD 対アナログ入力周波数
Rev. 0 | Page 9 of 20
12196-010
1
12196-006
–140
0.1
12196-009
–0.8
データシート
AD7403
200
800
MCLKIN = 20MHz
700
150
MCLKIN = 10MHz
VIN+ = VIN– = 0V
1M SAMPLES
692381
100
OFFSET (µV)
HITS PER CODE (k)
600
500
400
50
0
–50
300
–100
200
160941
144470
–150
0
1147
32764
32765
32766
32767
32768
1061
0
32769
32770
CODE
–200
–50
12196-011
0
–25
0
25
50
75
100
125
150
TEMPERATURE (°C)
12196-014
100
図 14. オフセットの温度特性
図 11. コード中心での出力コードのヒストグラム
10
100
fIN = 1kHz
MCLKIN = 10MHz
MCLKIN = 20MHz
8
6
GAIN ERROR (mV)
SNR AND SINAD (dB)
90
SNR
SINAD
80
4
2
0
–2
–4
70
–6
0
25
50
75
100
125
150
TEMPERATURE (°C)
12196-012
–25
–10
–50
–25
0
25
50
75
100
125
150
TEMPERATURE (°C)
図 12. SNR 及び SINAD の温度特性
12196-015
–8
60
–50
図 15. ゲイン誤差の温度特性
–60
35
fIN = 1kHz
30
25
THD
SFDR
–90
20
MCLKIN = 20MHz, –40°C
MCLKIN = 20MHz, +25°C
MCLKIN = 20MHz, +85°C
MCLKIN = 20MHz, +125°C
MCLKIN = 10MHz, –40°C
MCLKIN = 10MHz, +25°C
MCLKIN = 10MHz, +85°C
MCLKIN = 10MHz, +125°C
15
–100
10
–110
–120
–50
5
–25
0
25
50
75
100
TEMPERATURE (°C)
125
150
図 13. THD 及び SFDR の温度特性
0
4.50
4.75
5.00
5.25
5.50
VDD1 (V)
図 16. さまざまな温度及びクロック速度での IDD1 対 VDD1
Rev. 0 | Page 10 of 20
12196-016
IDD1 (mA)
–80
12196-013
THD AND SFDR (dB)
–70
データシート
AD7403
14
32
31
TA = –40°C
TA = 0°C
TA = +25°C
TA = +85°C
TA = +125°C
13
IDD2 (mA)
30
IDD1 (mA)
TA = –40°C
TA = 0°C
TA = +25°C
TA = +85°C
TA = +125°C
DC INPUT
29
28
27
DC INPUT
12
11
–125
0
125
250
VIN+ DC INPUT (mV)
10
–250
12196-017
25
–250
0
–125
250
125
VIN+ DC INPUT (mV)
12196-019
26
図 19. さまざまな温度での IDD2 対 VIN+ DC 入力
図 17. さまざまな温度及びクロック速度での IDD1 対 VDD1
60
14
DC INPUT
12
40
IIN+ (µA)
20
8
6
MCLKIN = 20MHz, –40°C
MCLKIN = 20MHz, +25°C
MCLKIN = 20MHz, +85°C
MCLKIN = 20MHz, +125°C
MCLKIN = 10MHz, –40°C
MCLKIN = 10MHz, +25°C
MCLKIN = 10MHz, +85°C
MCLKIN = 10MHz, +125°C
2
0
3.0
3.5
4.5
4.0
5.0
5.5
VDD2 (V)
図 18. さまざまな温度及びクロック速度での IDD2 対 VDD2
MCLKIN = 5MHz
MCLKIN = 10MHz
MCLKIN = 20MHz
–40
–60
–320
–240
–160
–80
0
80
VIN+ DC INPUT (mV)
160
240
320
12196-020
4
0
–20
12196-018
IDD2 (mA)
10
図 20. さまざまな温度及びクロック速度での IIN+対 VIN+ DC 入力
Rev. 0 | Page 11 of 20
データシート
AD7403
用語
Differential Nonlinearity（DNL：微分非直線性）
DNL は ADC の 2 つの隣接コード間における 1 LSB 変化の測定
値と理論値の差をいいます。
Integral Nonlinearity（INL：積分非直線性）
INL は ADC の伝達関数の両端を結ぶ直線からの最大差分をいい
ます。伝達関数のエンドポイントは、規定された負側フルスケー
ル、-250 mV (VIN+ - VIN-)、16 ビットレベルに対するコード 7168、
及び規定された正側フルスケール、+250 mV (VIN+ - VIN-)、16 ビッ
トレベルに対するコード 58,368 です。
Offset Error（オフセット誤差）
オフセット誤差はミッドスケール・コード(16 ビットレベルの場
合 32,768）と理想的な VIN+ - VIN- (つまり 0 V）の差です。
Gain Error（ゲイン誤差）
ゲイン誤差には正のフルスケール・ゲイン誤差と負のフルスケ
ール・ゲイン誤差があります。正のフルスケール・ゲイン誤差
は、オフセット誤差が調整された後の、規定された正のフルスケ
ール・コード（16 ビットレベルの場合 58,368）と理想的 な VIN+ VIN- (250 mV) の差です。負のフルスケール・ゲイン誤差は、オ
フセット誤差が調整された後の、規定された負のフルスケー
ル・コード（16 ビットレベルの場合 7168）と理想的な VIN+ VIN- (250 mV) の差です。
Signal-to-Noise-and-Distortion Ratio（SINAD：信号対ノイズお
よび歪み比）
SINAD は A/D コンバータ出力での信号対(ノイズ+歪み)比の測
定値です。信号は正弦波の rms 値であり、ノイズは DC を除い
た高調波を含むサンプリング周波数の半分（fS/2)までの基本波
以外のすべての信号の rms 値の総和です。
Signal-to-Noise Ratio（SNR：信号対ノイズ比）
SNR は A/D コンバータの出力での信号対ノイズ比の測定値です。
信号は基本波の rms 振幅で表します。ノイズは 1/2 サンプリン
グ周波数(fS/2)までの全高調波の和で表します(DC を除く)。この
比はデジタル化処理の量子化レベル数に依存し、レベル数が大
きいほど、量子化ノイズは小さくなります。正弦波を入力した
場合の、理想 N ビット・コンバータに対する信号対ノイズ比の
理論値は次式で表されます：
Signal-to-Noise Ratio = (6.02N + 1.76) dB
したがって、12 ビット・コンバータの場合、SNR は 74 dB にな
ります。
Isolation Transient Immunity（絶縁部の過渡電圧耐性）
絶縁部の過渡電圧耐性は絶縁境界に印加される過渡的パルス波
の立ち上がり及び立ち下がり速度の比です。この値を超えると
クロックまたはデータの欠損が生じます。AD7403 は 100kHz の
パルス波を用いてテストされています。
Total Harmonic Distortion（THD：総合高調波歪み）
THD は高調波の rms 値の総和と基本波の rms 値の比です。
AD7403 の場合、次式で与えられます：
THD (dB) = 20 log
V22 + V32 + V42 + V52 + V62
V1
ここで、V1 は基本波の rms 振幅です。
V2、V3、V4、 V5、 及び V6 は 2 次から 6 次までの高調波の rms
振幅です。
Peak Harmonic or Spurious Noise（SFDR：ピーク高調波または
スプリアス・ノイズ）
高調波またはスプリアス・ノイズは ADC 出力のスペクトル(DC
を除いて fS/2 まで)内で基本波の次に大きい成分の rms 値と基本
波 rms 値との比として定義されます。通常、この仕様の値はス
ペクトル内の最大の高調波により決定されますが、高調波がノ
イズ・フロアに埋めこまれている ADC の場合は、ノイズ・ピー
クにより決定されます。
Effective Number of Bits（ENOB：有効ビット数）
ENOB は次式で定義されます：
ENOB = (SINAD − 1.76)/6.02 bits
Noise Free Code Resolution（ノイズ・フリー・コード分解能）
ノイズ・フリー・コード分解能は、それに対するコードフリッ
カーが存在しない分解能のビット数です。N-ビットの ADC の
ノイズ・フリー・コード分解能は次の式で表されます：
Noise Free Code Resolution (Bits) = log2(2N/Peak-to-Peak Noise)
LSB 数で表したピーク to ピーク・ノイズは VIN+ = VIN- =0 V で測定
されます。
Common-Mode Rejection Ratio（CMRR：コモン・モード除去
比）
CMRR は周波数 f での ADC の出力±250 mV の電力と、周波数 fS
の同相電圧 VIN+と VIN-に加えられた+250mV ピーク to ピークの
正弦波の電力の比として次の式で定義されます：
CMRR (dB) = 10 log(Pf/PfS)
ここで、
Pf は周波数 f における ADC の出力波形の電力です。
Pfs は周波数 fs における ADC の出力波形の電力です。
Power Supply Rejection Ratio（PSRR：電源電圧変動除去比）
電源変動はフルスケール変化に影響しますが、コンバータの直
線性には影響を与えません。PSRR は、電源電圧の公称値から
の変化で発生する規定されたフルスケール(±250mV)変化ポイン
トの最大変化を表します。
Rev. 0 | Page 12 of 20
データシート
AD7403
動作原理
回路説明
AD7403 絶縁型 ΣΔ 変調器は、アナログ入力信号を高速の（最高
20 MHz）シングルビット・データストリーム に変換します。変
調器からのシングルビット・データの平均時間間隔は入力信号
に直接比例します。図 21 は、アナログ入力、電流検出抵抗また
はシャント抵抗、及び、信号をデジタルフィルタで処理して Nビット・ワードを出力するデジタル出力の間を絶縁するために
AD7403 を使用した代表的な応用回路を示します。
アナログ入力
AD7403 の差動アナログ入力はスイッチド・キャパシタ回路で
処理されます。この回路は、入力信号をシングルビット出力ス
トリーム にデジタル化する 2 次の変調器段として設計されてい
ます。サンプリング・クロック (MCLKIN)回路は、変換用クロ
ック信号と出力データ・フレーミング・クロックの両方を供給
しており、このクロック源は AD7403 の外部から供給されます。
アナログ入力信号は、変調器によって連続的にサンプリングさ
れ、内蔵リファレンス電圧と比較されます。デジタル・ストリ
ームはアナログ入力を時間軸上で正確に表現するものとして、
コンバータから出力されます（図 22 参照）。
時間軸上で「High]の期間が 50%、「Low」の期間が 50%を占め
ます。差動信号が 250 mV の場合、「High」の期間が 89.06%を
占める 1 と 0 のストリームが出力されます。差動信号が 250 mV
の場合、「High」の期間が 10.94%を占める 1 と 0 のストリーム
が出力されます。
差動信号が 320 mV の場合、理想的にはすべて 1 のデータスト
リームが出力されます。差動信号が−320 mV の場合、理想的に
はすべて 0 のデータストリームが出力されます。絶対フルスケ
ール範囲は±320 mV であり、性能が規定されるフルスケール範囲
は、表 10 に示されているように±250 mV です。
表 10.アナログ入力範囲
Analog Input
Positive Full-Scale Value
Positive Specified Performance Input
Zero
Negative Specified Performance
Input
Negative Full-Scale Value
Voltage Input (mV)
+320
+250
0
−250
−320
差動信号が 0 V の場合、理想的には MDAT 出力ピン上に 1 と 0
が交互に現れるデータストリームが出力されます。この出力は
FLOATING
POWER SUPPLY
+400V
NONISOLATED
5V/3V
GATED
DRIVE
CIRCUIT
10µF 1nF
VDD1
GND1
5.1V
220pF
10Ω
10Ω
RSHUNT
FLOATING
POWER SUPPLY
220pF
SINC3 FILTER*
Σ-Δ
MOD/
ENCODER
CS
DECODER
VDD1
DECODER
MDAT
MCLKIN
MCLK
SDAT
100nF
ENCODER
GND2
GND1
GATED
DRIVE
CIRCUIT
MDAT
SCLK
VIN–
10µF 1nF
VDD
VDD2
GND
12196-022
*THIS FILTER IS IMPLEMENTED
WITH AN FPGA OR DSP
–400V
図 21. 代表的なアプリケーション回路
MODULATOR OUTPUT
+FS ANALOG INPUT
–FS ANALOG INPUT
ANALOG INPUT
12196-021
MOTOR
VIN+
AD7403
図 22. アナログ入力対変調器出力
元の入力波形を再現するためには、この出力はデジタルフィル
タによってデシメートされなければなりません。このフィルタ
としては 2 次の変調器である AD7403 より 1 次高い 3 次のフィ
Rev. 0 | Page 13 of 20
データシート
AD7403
ルタである sinc 3 フィルタの使用が推奨されます。デシメーシ
ョン・レートが 256 の場合、結果として得られる 16 ビット・ワ
ードのサンプリング速度は、外部クロック周波数が 20 MHz で
あるとすれば、78.1 kSPS となります。フィルタの詳細情報につ
いては、「デジタルフィルタ」のセクションを参照してくださ
い。図 23 は、16 ビット出力に関する AD7403 の伝達関数を示し
ます。
差動入力
変調器へのアナログ入力はスイッチド・キャパシタ回路になっ
ています。アナログ信号は高精度線形サンプリング・キャパシ
タによって電荷量に変換されます。アナログ入力回路を簡略化
した等価回路を図 24 に示します。アナログ入力を駆動する信号
源は MCLKIN の半サイクルごとにサンプリング・キャパシタに
電荷を供給し、次の半サイクル以内に要求される精度に電位を
安定化させる必要があります。
65535
φA
ADC CODE
SPECIFIED RANGE
VIN–
300Ω
7168
MCLKIN
φB
1.9pF
φA
1.9pF
φB
φA φB φA φB
12196-024
VIN+
58368
300Ω
図 24. アナログ入力回路の等価回路
–320mV
–250mV
+250mV +320mV
ANALOG INPUT
図 23. フィルタリング及びデシメーション
が施された 16 ビット伝達関数
12196-023
0
AD7403 はこのアナログ入力の差動電圧をサンプリングするた
め、各入力に存在する低コモン・モード・ノイズを除去でき、
低雑音性能を実現することができます。
デジタル出力
AD7403 の MDAT 出力ドライバは、スルーレートが制限された
ドライバです。このドライバは電磁波の放射を抑制するため、
伝導性電磁干渉と放射性電磁干渉の両方を最小化します。
Rev. 0 | Page 14 of 20
データシート
AD7403
アプリケーション情報
90
電流検出用途
85
80
SINAD (dB)
AD7403はシャント抵抗(RSHUNT)にかかる電圧をモニターするた
めの電流検出用途に理想的なデバイスです。。外付けシャント抵
抗を流れる負荷電流により、AD7403の入力ピンに電圧が発生しま
す。AD7403は電流検出用抵抗からのアナログ入力とデジタル出力
の間を電気的に絶縁します。シャント抵抗値を適切に選択するこ
とにより、様々な電流領域をモニターすることが可能です。
RSHUNT の選択
14 -BIT
ENOB
70
適切なシャント抵抗値を選択するためには、最初にシャント抵抗
に流す電流値を決定します。3 相誘導モーターのためのシャント
電流は次の式で表されます：
PW
1.73× V × EF × PF
13-BIT
ENOB
fIN = 1kHz
11-BIT
ENOB
60
0
12-BIT
ENOB
50
100
150
200
250
VIN+ AC INPUT SIGNAL AMPLITUDE (mV)
12196-025
MCLKIN = 20MHz
VDD1 = 5V
VDD2 = 5V
tA = 25°C
65
図 25. SINAD 対 VIN+ AC 入力信号振幅
1.6
1.4
DC INPUT
100k SAMPLES PER DATA POINT
1.2
RMS NOISE (LSB)
AD7403 と組み合わせて使用するシャント抵抗(RSHUNT)の値は、
電圧、電流、及び電力に関する特定のアプリケーション要求条件
によって決定される。抵抗が小さいと消費電力が小さくなり、イ
ンダクタンスが小さいと電圧スパイクの誘導を防止でき、抵抗誤
差が小さいと、電流変動が小さくなります。 選択する最終的な値
は、低消費電力と精度との間のトレードオフにより決定されます。
高抵抗値を選択すると ADC のフル性能の入力範囲を使用可能と
なり、最高の SNR 性能を得ることができます。低抵抗値を選択す
ると消費電力が小さくなりますが、フル性能の入力範囲を使用す
ることができません。しかし、AD4703 は、入力信号レベルが小
さくとも、システム性能を維持しながら使用するシャント抵抗に
小さい値を選択することができる優れた性能を備えています。
MCLKIN = 5MHz
MCLKIN = 10MHz
MCLKIN = 20MHz
1.0
0.8
0.6
0.4
ここで、
IRMS はモーターの位相電流(A rms)、
PW はモーターの電力(Watts)、
V はモーターの供給電圧(V ac)
EF はモーターの効率(%)、
PF は電力効率(%)です。
0.2
0
–320
–240
–160
–80
0
80
160
240
VIN+ DC INPUT SIGNAL AMPLITUDE (mV)
320
12196-026
I RMS =
75
図 26. RMS ノイズ対 VIN+ DC 入力信号振幅
シャントのピーク検出電流 ISENSE を決定するためには、モーター
の位相電流とシステムに生ずる可能性がある過負荷条件を考慮す
る必要があります。ピーク検出電流が既知の場合は、AD7403 の
電圧範囲(250 mV)をピーク検出電流で除算して適切なシャント値
を得ることができます。
RSHUNTはI2Rの電力損失を消費できなければなりません。抵抗の電
力定格を超えると、抵抗値がドリフトするか、抵抗が壊れて断線
が生じます。この断線により、AD7403のピン間差動電圧が絶対最
大定格を超えてしまうことがあります。ISENSE が大きな高周波成
分を持つ場合には、低インダクタンスの抵抗を選択してください。
シャント抵抗の消費電力が大きい場合、シャント抵抗値を減らし、
ADC の入力電圧範囲より狭い範囲で動作させることもできます。
図 25 に異なった差動入力信号振幅に対する AD7403 の SINAD 性能
の特性と分解能の ENOB を示します。図 26 は DC 入力信号振幅に
対する rms ノイズ性能を示します。AD7403 の低入力信号範囲で
の性能は、高レベルな性能と総合的なシステム効率を維持しなが
ら、小さなシャント抵抗値を選択することを可能にしています。
電圧検出用途
AD7403 は絶縁された電圧をモニタリングするために使用するこ
とができます。たとえば、モーター制御の応用の場合、バス電圧
を検出するために使用することができます。モニターする電圧が
AD7403 の規定されたアナログ入力範囲を超える場合は、分圧回
路を使用して、モニターする電圧を要求される範囲まで縮小する
ことが可能です。
Rev. 0 | Page 15 of 20
データシート
AD7403
入力フィルタ
デジタルフィルタ
シャント抵抗の両端の電圧を直接測定する代表的使用例の場合、
AD7403 は簡単な RC ローパス・フィルタを各入力に直接接続する
ことができます。
AD7403 の MDAT 出力は、連続したデジタル・ビットストリームで
す。元の信号の情報を再現するためには、この出力ビットストリー
ムはデジタル・フィルタリングされ、デシメートされなければなり
ません。回路を簡単にするために、sinc フィルタの使用が推奨さ
れます。このフィルタとしては、2 次の変調器である AD7403 の変
調器より 1 次高い 3 次のフィルタである sinc 3 フィルタの使用が推
奨されます。選択されるフィルタのタイプ、デシメーション・レ
ート、及び使用される変調器のクロックが、システム全体の分解
能とスループット・レートを決定します。図 30 に示されるように、
デシメーション・レートが高いほど、システムの精度は高くなり
ます。しかし、精度とスループット・レートはトレードオフの関係
にあり、デシメーション・レートを上げるとスループットが下がり
ます。与えられた帯域幅に対して、MCLKIN 周波数を高くすると、
より高いデシメーション・レートの使用が可能となり、その結果
として SNR 性能も高められることに注意してください。
最適性能を得るために差動入力を駆動する推奨回路構成を図 27 に
示します。RC ローパス・フィルタは両方のアナログ入力ピンに接
続します。抵抗とコンデンサの推奨値は、それぞれ 10Ω と 220 pF
です。可能であれば、オフセットを最小化するために各アナログ
入力ピン上のソース・インピーダンスを等しくしてください。
C
R
VIN+
AD7403
R
12196-027
VIN–
100
fIN = 1kHz
図 27. RC ローパス・フィルタ入力ネットワーク
90
AD7403 の入力フィルタの構成は図 27 に示されたローパス・フィ
ルタには限られません。図 28 に示すような差動 RC フィルタ構成
も優れた性能を発揮します。抵抗とコンデンサの推奨値は、それぞ
れ 22Ω と 47 pF です。
80
SNR (dB)
R
VIN+
70
AD7403
R
VIN–
0
10
100
1000
DECIMATION RATE
図 30. さまざまな Sincx フィルタの次数をパラメータ
とした SNR とデシメーション・レートの関係
95
fIN = 1kHz
AD4703 では sinc3 フィルタの使用が推奨されます。このフィルタ
はフィールド・プログラマブル・ゲート・アレイ (FPGA) または
デジタル信号プロセッサ (DSP) を用いて構成することができます。
90
85
80
SNR (dB)
SINC1
SINC2
SINC3
SINC4
10
図 29 は、異なった抵抗及びコンデンサの値に対して、図 27 と図
28 に示される入力フィルタ構成の代表的性能を比較した結果を示
します。
sinc フィルタの伝達関数は式(1)で表されます。
 1 (1− Z − DR ) 

H (z) =
−1 
 DR (1− Z ) 
75
70
65
LOW PASS, 10Ω, 220pF
DIFFERENTIAL, 22Ω, 47pF
DIFFERENTIAL, 22Ω, 10nF
1000
12196-029
100
DECIMATION RATE
N
(1)
ここで DR はデシメーション・レート、N は sinc フィルタの次数
です。
55
50
10
40
20
図 28. 差動 RC フィルタ・ネットワーク
60
50
30
12196-028
C
60
12196-030
C
図 29. さまざまな抵抗及びコンデンサの値、さまざまなフィルタ
構成の場合の SNR 対デシメーション・レート特性
sinc フィルタのスループット・レートは、変調器のクロックと選
択されたデシメーション・レートによって決定されます。
Throughput =
MCLK
DR
(2)
ここで MCLK は変調器のクロック周波数です。
デシメーション・レートが増加するにしたがって、sinc フィルタ
からのデータ出力のサイズも増加します。スループットのデータ
サイズは式(3)で表されます。16 ビットの結果を返すために、上位
16 ビットが用いられます。
Data size = N × log2 DR
Rev. 0 | Page 16 of 20
(3)
データシート
AD7403
MCLKIN
Z
+
表 11.20 MCLKIN が 20 MHz の場合の sinc3 フィルタの特性
Decimation
Ratio (DR)
32
64
128
256
512
Throughput
Rate (kHz)
625
312.5
156.2
78.1
39.1
Output Data
Size (Bits)
15
18
21
24
27
Filter
Response
(kHz)
163.7
81.8
40.9
20.4
10.2
sinc3 フィルタは、たとえば以下に示す Verilog コードによって
Xilinx® Spartan® -6 FPGA 上に構成することができます。ここで
はデータはクロックの立ち上がりエッジで読み出されており、ま
た推奨されています。。
module dec256sinc24b
(
input mclk1, /* used to clk filter */
input reset, /* used to reset filter */
input mdata1, /* input data to be filtered */
output reg [15:0] DATA, /* filtered output */
output reg data_en,
input [15:0] dec_rate
);
ACC2+
ACC1+
IP_DATA1
Z
+
Z
ACC3+
+
12196-031
sinc3 フィルタに対してフィルタ伝達関数の式(1)からフィルタの3dB 応答ポイントが導かれ、スループット・レートの 0.262 倍が
与えられます。3 次の sinc フィルタの特性を表 11 に示します。
図 31. Accumulator
always @ (negedge mclk1, posedge reset)
begin
if (reset)
begin
/* initialize acc registers on reset */
acc1 <= 37'd0;
acc2 <= 37'd0;
acc3 <= 37'd0;
end
else
begin
/*perform accumulation process */
acc1 <= acc1 + ip_data1;
acc2 <= acc2 + acc1;
acc3 <= acc3 + acc2;
end
end
/*decimation stage (MCLKOUT/WORD_CLK) */
always @ (posedge mclk1, posedge reset)
begin
if (reset)
word_count <= 16'd0;
/* Data is read on positive clk edge */
reg
reg
reg
reg
reg
reg
reg
reg
reg
reg
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
[36:0]
else
begin
ip_data1;
acc1;
acc2;
acc3;
acc3_d2;
diff1;
diff2;
diff3;
diff1_d;
diff2_d;
if ( word_count == dec_rate - 1 )
word_count <= 16'd0;
else
word_count <= word_count +
16'b1;
end
end
reg [15:0] word_count;
reg word_clk;
reg enable;
/*Perform the Sinc
always @ (mdata1)
if(mdata1==0)
ip_data1 <=
/* change 0
*/
else
ip_data1 <=
action*/
37'd0;
to a -1 for twos complement
always @ ( posedge mclk1, posedge reset )
begin
if ( reset )
word_clk <= 1'b0;
else
begin
if ( word_count == dec_rate/2 1 )
word_clk <= 1'b1;
else if ( word_count == dec_rate
- 1 )
word_clk <= 1'b0;
end
end
37'd1;
/*Accumulator (Integrator)
Perform the accumulation (IIR) at the speed of
the modulator.
Z = one sample delay MCLKOUT = modulators
conversion bit rate */
/*Differentiator (including decimation stage)
Perform the differentiation stage (FIR) at a
lower speed.
Z = one sample delay WORD_CLK = output word
rate */
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データシート
AD7403
+
ACC3
DIFF1
+
–
DIFF2
+
–
Z–1
Z–1
12196-032
Z–1
DIFF3
–
WORD_CLK
図 32. Differentiator
always @ (posedge word_clk, posedge reset)
begin
if(reset)
begin
acc3_d2 <= 37'd0;
diff1_d <= 37'd0;
diff2_d <= 37'd0;
diff1 <= 37'd0;
diff2 <= 37'd0;
diff3 <= 37'd0;
end
else
begin
end
diff1 <= acc3 - acc3_d2;
diff2 <= diff1 - diff1_d;
diff3 <= diff2 - diff2_d;
acc3_d2 <= acc3;
diff1_d <= diff1;
diff2_d <= diff2;
end
end
/* Clock the Sinc output into an output
register
WORD_CLK = output word rate */
DATA
12196-033
WORD_CLK
DIFF3
end
16'd512:begin
DATA <= (diff3[27:11] ==
17'h10000) ? 16'hFFFF : diff3[26:11];
end
16'd1024:begin
DATA <= (diff3[30:14] ==
17'h10000) ? 16'hFFFF : diff3[29:14];
end
16'd2048:begin
DATA <= (diff3[33:17] ==
17'h10000) ? 16'hFFFF : diff3[32:17];
end
16'd4096:begin
DATA <= (diff3[36:20] ==
17'h10000) ? 16'hFFFF : diff3[35:20];
end
default:begin
DATA <= (diff3[24:8] ==
17'h10000) ? 16'hFFFF : diff3[23:8];
end
endcase
図 33. Clocking Sinc3 Output into an Output Register
always @ ( posedge word_clk )
begin
case ( dec_rate )
16'd32:begin
DATA <= (diff3[15:0] ==
16'h8000) ? 16'hFFFF : {diff3[14:0], 1'b0};
end
16'd64:begin
DATA <= (diff3[18:2] ==
17'h10000) ? 16'hFFFF : diff3[17:2];
end
16'd128:begin
DATA <= (diff3[21:5] ==
17'h10000) ? 16'hFFFF : diff3[20:5];
end
16'd256:begin
DATA <= (diff3[24:8] ==
17'h10000) ? 16'hFFFF : diff3[23:8];
/* Synchronize Data Output*/
always@ ( posedge mclk1, posedge reset )
begin
if ( reset )
begin
data_en <= 1'b0;
enable <= 1'b1;
end
else
begin
if ( (word_count == dec_rate/2 1) && enable )
begin
data_en <= 1'b1;
enable <= 1'b0;
end
else if ( (word_count == dec_rate
- 1) && ~enable )
begin
data_en <= 1'b0;
enable <= 1'b1;
end
else
data_en <= 1'b0;
end
end
endmodule
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データシート
AD7403
ADSP-CM40XF とのインターフェース
ミックスド・シグナル・コントロール・プロセッサの ADSPCM40xF ファミリは、AD7403 の MCLKIN 及び MDAT ピンに直接
接続可能な sinc フィルタとクロック発生モジュールをチップ上に
搭載しています。ADSP-CM40xF は、各ビットストリームに対し
て一対の設定可能な sinc フィルタを用いて、4 つの AD7403 デバ
イスからのビットストリームを処理することができます。各ペア
のプライマリ sinc フィルタは、そのペアに対するフィルタされ、
デシメートされた出力を生成します。出力は、入力レートより低
い、8 倍から 256 倍までの任意の整数倍にデシメートされること
ができます。4 つのセカンダリ sinc フィルタは、システムの故障
状態を検出するために使用できる、プログラマブルな正及び負の
オーバーレンジ検出コンパレータつき低レイテンシ・フィルタで
す。
図 34 は、AD7403 と ADSP-CM40xF 間の代表的なインターフェー
スを示します。ADSP-CM40xF の sinc フィルタ・モジュール構成の
詳細については AN-1265 を参照してください。
PRIMARY
LIMIT
SECONDARY
CONTROL FOR GROUP n
1ADDITIONAL PINS OMITTED FOR CLARITY
図 34. AD7403 と ADSP-CM40xF 間のインターフェース
グラウンドとレイアウト
絶縁障壁に印加される電圧波形によって AD7403 の寿命は変わる
ことに注意してください。iCoupler の絶縁構造は、波形がバイポ
ーラ AC、ユニポーラ AC、DC のいずれであるかによって受ける
ストレスが異なります。図 35、図 36、及び図 37 にアイソレーシ
ョン障壁に印加される電圧波形を示します。
RATED PEAK VOLTAGE
VDD1 電源を 10μF と 1nF の並列接続コンデンサにより GND1 にデ
カップリングすることが推奨されます。ピン１とピン 7 は個別に
デカップリングしてください。VDD2 電源は 100 nF のコンデンサで
GND2 にデカップリングしてください。高いコモン・モード過渡
電圧が発生するアプリケーションでは、アイソレーション障壁を
通過するボード結合が最小になるようにしてください。さらに、
如何なる結合もデバイス側のすべてのピンで等しく発生するよう
にボード・レイアウトをデザインしてください。等しい結合の実
現に失敗すると、ピン間で発生する電位差がデバイスの絶対最大
定格を超えてしまい、ラッチアップまたは恒久的な損傷が発生す
ることがあります。デカップリング・コンデンサはできるだけ電
源ピンに近い場所に配置してください。
歪みの影響を排除するために（特に高温度での）、アナログ入力
の直列抵抗を最小限に抑える必要があります。可能であれば、オ
フセットを最小化するために各アナログ入力ピン上のソース・イ
ンピーダンスを等しくしてください。オフセット・ドリフトを低
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12196-035
ADSP-CM40xF1
アナログ・デバイセズは、定格連続動作電圧より高い電圧レベル
を使った加速寿命テストを実施しています。複数の動作条件に対
する加速係数を求めました。これらの係数を使うと、実際の動作
電圧での故障までの時間を計算することができます。表 8 に、バ
イポーラ AC 動作条件とアナログ・デバイセズの最大推奨動作電
圧での 20 年のサービス寿命に対するピーク電圧と最大 VDE 認定
動作電圧を示します。
0V
図 35. バイポーラ AC 波形、50 Hz または 60 Hz
RATED PEAK VOLTAGE
12196-036
AD74031
MODULATOR CLOCK n
12196-034
MCLKIN
SINC0_CLK0
すべての絶縁構造は、十分長い時間電圧ストレスを受けるとブレ
ークダウンします。絶縁性能の低下率は、絶縁に加えられる電圧
波形の特性に依存します。アナログ・デバイセズは、規制当局が
行うテストの他に、広範囲なセットの評価を実施して AD7403 の
絶縁構造の寿命を測定しています。アナログ・デバイセズは、定
格連続動作電圧より高い電圧レベルを使った加速寿命テストを実
施しています。
0V
図 36. ユニポーラ AC 波形、50 Hz または 60 Hz
RATED PEAK VOLTAGE
12196-037
SINC0_D0
絶縁部の寿命
以下のテストは AD7403 の絶縁部に継続的にかかる電圧に対する
耐力をテストするために行われています。故障の発生頻度を加速
させるために、通常の使用電圧を超える試験電圧が選択されまし
た。これらのユニットの故障発生数と時間の関係が記録され、加
速係数の計算に用いられました。次にこれらの加速係数は、通常
の動作条件での故障時間を計算するために用いられました。表 8
に示す値は、次の二つの値のうち小さい方の値です：
•
少なくとも 20 年間連続使用可能な寿命を保証する値
•
VDE に認定される動作電圧の最大値
SINC PAIR n
MDAT
減するために、プリント配線板(PCB)上のアナログ入力部のミスマ
ッチと熱電対効果に注意してください。
0V
図 37. DC 波形
データシート
AD7403
外形寸法
12.85
12.75
12.65
1.93 REF
16
9
7.60
7.50
7.40
10.51
10.31
10.11
8
PIN 1
MARK
2.64
2.54
2.44
2.44
2.24
0.30
0.20
0.10
COPLANARITY
0.1
0.71
0.50
0.31
0.25 BSC
GAGE
PLANE
45°
SEATING
PLANE
1.27 BSC
1.01
0.76
0.51
0.46
0.36
COMPLIANT TO JEDEC STANDARDS MS-013-AC
0.32
0.23
8°
0°
11-15-2011-A
1
図 38.沿面距離を増やした 16 ピンのワイド・ボディ SOIC パッケージ (RW-16)
寸法表示： mm
オーダー・ガイド
Model 1
AD7403BRIZ
AD7403BRIZRL7
AD7403BRIZRL13
1
Temperature
Range
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
Package Description
16-Lead Standard Small Outline Package, with Increased Creepage
[SOIC_IC]
16-Lead Standard Small Outline Package, with Increased Creepage
[SOIC_IC]
16-Lead Standard Small Outline Package, with Increased Creepage
[SOIC_IC]
Z = RoHS 適合部品
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Package
Option
RI-16-2
RI-16-2
RI-16-2