AN-737: ADIsimADCによるADCモデリングの方法 (Rev. B) PDF

AN-737
アプリケーション・ノート
ADIsimADC による ADC モデリングの方法
著者: Brad Brannon、Tom MacLeod
コンバータのモデリング
コンバータのモデリングは、見落とされるか、省略され
てきました。あるいは理想データ・コンバータ・モデル
を使って実行されてきました。ミックスド・シグナル技
術を採用するシステムが増えるにつれて、システム・モ
デリングはますます重要になっています。デザイン・サ
イクルの短縮とファースト・パスでの成功を求める圧力
により、完全なシステム・モデリングの重要性が増して
います。ADIsimADC™は、この増え続けるニーズに対す
る答えとして開発されました。
理想コンバータ・モデルはよくファンクショナル・モデ
リングとして使われますが、特定のデバイスがシステム
の目標を満たすか否かを判断するために必要な詳しい性
能を提供してくれません。これが、ADIsimADC が開発さ
れた理由です。まず、ADIsimADC は選択したデバイスの
適用性を判断する条件を使って、システム内の特定のコ
ンバータの性能を確認する手段を提供します。
ADIsimADC は ADC のすべての特性をエミュレートしま
せんが、システム・シミュレーション内で実際のコンバ
ータをユーザがモデル化できるようにする目標を実現す
るため努力を続けています。
ビット・イグザクト対ビヘイビア
ビット・イグザクト・モデルは、既知のテスト信号を入
力した場合に既知で予測可能な出力が得られるモデルで
す。ADIsimADC はビット・イグザクト・モデルではあり
ません。これらのタイプのモデルはよくデジタル・シス
テムで使用されています。アナログ機能を扱う場合、ノイ
ズ、歪み、その他の非直線性があるため、与えられた入
力に対して既知の応答が得られることはありません。応
答の一部を予測できる場合がありますが、その他の多く
の部分は、歪み、ノイズ、さらにはデバイス間のバラツ
キの影響を受けます。さらに、ビット・イグザクト・モ
デルを用意するためには、過渡応答を処理する SPICE モ
デルのような回路シミュレーション・ファイルを用意す
る必要がありますが、これらのモデルは大規模、複雑、
非常に低速であるため、最終的な精度が制約されてしま
います。縮小した、または等価な SPICE モデルを使うと
複雑さは軽減されますが、スタティック性能とダイナミ
ック性能の詳細なモデリングができません。
ビヘイビア・モデルでは複雑さが解消されると同時に、
回路ファイルでは実現できない詳細性能のモデリングが
可能になります。ADIsimADCとVisualAnalog™の組み合
わせは、スタンドアロンのコンバータ評価ツールとして
機能します。ADIsimADC™は、Agilent Technologies社の
ADS、Applied Wave Research社のVSS、National Instrument
社のツール、MATLAB®、C++などの他の多くのサー
ド・パーティのシミュレーション・ツールと組み合わせ
て使うこともできます。これらのツールと組み合わせて
使う情報は、www.analog.com/ADIsimADCから提供して
います。
モデル対ハードウェア
システムまたは ADC のモデリングは、実システムの構築
やキャラクタライゼーションの代わりになるものではあり
ません。回路をモデル化することは 1 つの問題ですが、
実際にモデルを構築してテストすることは別の問題です。
シミュレーションで得られた性能を実現するためには、
アナログまたはミックスド・シグナルのデバイスの場合
と同様に、適切なレイアウトと構成が必要です。このた
め、製品データ・シートに記載するすべてのレイアウ
ト・ルールとガイドラインに従うことが重要になります
(図 4 参照)。十分な電源バイパス・コンデンサを使用す
る重要性は 1 つの例です。ミックスド・シグナル・デバ
イスには幾分かのデジタル回路が含まれているため、デ
ジタル・スイッチング・ノイズが問題になり、適度なコ
ンデンサを使用しないと、これらのスイッチング電流に
より最適なデバイスであっても性能が大幅に損なわれて
しまいます。コンバータの周囲には、追加コンデンサ、
インダクタ、抵抗などのその他のサポート・デバイスが必
要になります。必要なものを知る最善の方法は、製品デー
タ・シートと評価ボード回路図を調べることです。
モデル化に重要な仕様は?
ADIsimADC は、実デバイスの実際の性能を提供すること
を目標としています。モデル化に重要な仕様は、実行し
ようとしている解析の種類に依存します。たとえば、制
御ループでは正確な伝達関数と遅延情報が必要となり、
無線システムではノイズと歪みの正確な表現が必要にな
ります。ADIsimADC は、オフセット、ゲイン、サンプ
ル・レート、帯域幅、ジッタ、レイテンシ、AC 直線性、
DC 直線性などの、データ・コンバータの重要な多くの仕
様をモデル化します(AC 直線性の詳細については、AN835 アプリケーション・ノート「Understanding High Speed
ADC Testing and Evaluation」を参照してください)。
このアプリケーション・ノートでは、これらの仕様の詳
細とこれらの ADIsimADC での扱い方について説明しま
す。
Rev. B
社/〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03(5402)8200
大阪営業所/〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06(6350)6868
本
AN-737
目次
コンバータのモデリング ...................................................1
帯域幅...................................................................................5
ビット・イグザクト対ビヘイビア ...................................1
ダイナミック歪みとスタティック歪み ...........................5
モデル対ハードウェア .......................................................1
ジッタ...................................................................................6
モデル化に重要な仕様は? .................................................1
レイテンシ...........................................................................7
ゲイン、オフセット、DC直線性......................................3
結論.......................................................................................7
サンプル・レート...............................................................5
参考文献...............................................................................7
Rev. B
- 2/7 -
AN-737
コンバータのフルスケール・レンジは、コンバータのデ
ザインによって決められます。固定、選択可能、または
可変です。コンバータのゲイン誤差は公称値からの偏差
で、入力スパンと呼ばれることもあります。ADC は電圧
入力デバイスであるため、フルスケール・レンジは DC
または低周波での電圧として規定されます。
オフセットは、コンバータのフルスケール・レンジの 1/2
からの実際の電荷(多数)キャリア変移によるずれ量と
して定義されます。これは、入力をフルスケールの 1/2
に接続することにより測定することができます。多くのデ
バイスには、入力同相モード電圧を設定するために入力
ピンにバイアスを与える内部接続があります(図 1 参照)。
このようなデバイスでは、この接続を外部で行う必要は
ありません。シングルエンド入力の場合は入力をフロー
ティングにしておくか、あるいは差動入力の場合には互
いに短絡することができます。内部に同相モード電圧への
接続がないデバイスでは、外部で接続する必要がありま
す(図 2 参照)。入力スパンの場合と同様に、同相モード電
圧は固定または調整可能にすることができます。設定方
法については、デバイスのデータ・シートをご覧くださ
い。
VCH
ADIsimADC では、入力スパンまたは同相モードの変更を
許していません。複数の入力スパンを持つデバイスには、
別々のコンバータ・モデルを提供します。同相モードは、
すべてのデバイスに対して固定で、変更することはでき
ません。異なる同相モード・レンジを使うシステムのモ
デル化が必要な場合は、外部オフセットを使って差を減
算することができます。
ADC の DC 直線性(図 3 参照)は、コンバータの量子化法
とスタティック伝達関数によって決定されます。コンバ
ータには多くのタイプがあり、各々は独自の伝達関数を
持ち、DC と高周波で異なる結果を発生します。異なるタ
イプのコンバータと伝達関数のコンバータ性能への影響
の詳細については、参考文献のセクションの Brannon
(2001)と Kester (2004)の参考文献をご覧ください。
1.0
0.8
0.6
0.4
0.2
DNL
ゲイン、オフセット、DC 直線性
0
–0.2
–0.4
AVCC
BUF
T/H
–0.8
500Ω
T/H
図 1.内部同相モード電圧を持つ一般的なアナログ入力
CH
CPIN
CPAR
QS2
QS1
CS
QS1
QH1 CS
–
+
QS2
CH
04907-002
VINB
CPAR
図 2.内部同相モード電圧を持たない一般的なアナログ入力
Rev. B
15,000
13,500
12,000
9000
7500
6000
図 3.コンバータ伝達関数の重要な因子であるコンバータの
代表的な DNL
04907-001
VCL
VINA
4500
CONVERTER CODE
BUF
CPIN
10,500
500Ω
AIN
3000
AVCC
1500
VCH
–1.0
VREF
BUF
0
VCL
04907-004
–0.6
AIN
- 3/7 -
図 4.代表的な評価ボードの回路図(一般的なサポート部品も表示)
J5
J3
49.9
R35
AIN
(SEE NOTE 1)
DO NOT INSTALL
60.4
R2
DO NOT INSTALL
OPT_CLK
J4
ENC
C3
0.1U
C4
C5
0.01U
100
R1
0.1U
T2
OPTIONAL
VCC
OUT
14
L1
4.7NH
R10
500
8
10
12
6
5
4
0.1U
C29
5
6
7
U4
5
+V
R3
500
500
T3
V−
6
2
R5
C28
3
4
5
6
7
500
1
F5
F3
2
5
4
VAL
VREF
0.1U
C30
E1
178
R15
AIN
AIN
R14
100
R13
66.5
+3P3V
0.1U
C32
VREF
1
13
12
11
10
9
8
7
6
5
4
3
2
GND
AIN
AIN
GND
AVCC
AVCC
GND
ENCODE
ENCODE
GND
VREF
GND
DVCC
U1
52
DR _OU T
14
51
15
50
16
48
47
46
45
44
17
AD6644/AD6645
49
18
19
0.1U
C8
20
21
22
43
23
42
0.1U
C7
24
41
25
40
GND
AVCC
GND
AVCC
DNC
OVR
DVCC
GND
DMID
D0
D1
D2
D3
26
27
28
29
30
31
32
33
34
35
36
37
38
39
8
J1
11
6
+5VA
12
5
+5VA
13
4
6
5
4
3
2
1
+3P3V
PREF
10
14
3
7
15
2
9
9
10
11
12
13
14
15
16
16
100
RN3
100
RN1
1
8
7
6
5
4
3
2
1
10
9
8
7
6
5
4
3
2
1
10
9
8
7
6
5
4
3
2
1
-5V
+5V
10U
C31
+3P3VIN
F1
3
4
5
17
16
15
F2
11
12
13
RN4
0.01U
C4 0
10U
C2
10U
C1
+3P3V
0.1U
9
U6
10
11
12
13
14
15
1
0 .0 1 U
C18
0.01U
C11
0.1U
C23
NC7SZ32
4
10U
C38
0.01U
C17
2
E2
0.1U
C10
F4
GND
3
16
10
11
12
13
14
15
16
2
5
+V
+3P3VD
1
9
C39
0.1U
C16
0.1U
C9
BUFLAT 100
8
7
6
2
18
+3P3VD
1
14
RN2
BUFLAT 100
19
20
11
8
12
6
5
4
3
2
1
7
+3P3VD
BUFLAT
13
14
15
16
17
18
19
20
+3P3V_XTL
3. AC-COUPLED ENCODE IS STANDARD. C5, C6, C33, C34, R1, R11−R14 AND U8 ARE NOT INSTALLED.
IF PECL ENCODE IS REQUIRED, CR1 AND T2 ARE NOT INSTALLED.
2. AC-COUPLED AIN IS STANDARD, R3, R4, R5, R8 AND U3 ARE NOT INSTALLED.
IF DC-COUPLED AIN IS REQUIRED, C30, R15 AND T3 ARE NOT INSTALLED.
Q7
Q6
Q5
Q4
Q3
Q2
Q1
+3P3VIN
74LCX574
GND
D7
D6
D5
D4
D3
D2
D1
Q0
VCC
CLOCK
U2
OUT_EN
D0
CLOCK
Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0
VCC
74LCX574
GND
D7
D6
D5
D4
D3
D2
D1
D0
OUT_EN
U7
1. R2 IS INSTALLED FOR INPUT MATCHING ON THE PRIMARY OF T3. R15 IS NOT INSTALLED.
R15 IS INSTALLED FOR INPUT MATCHING ON THE SECONDARY OF T3, R2 IS NOT INSTALLED.
NOTES:
+5VA
+5VA
(SEE NOTE 1)
25.5
R6
25.5
R7
+3P3V_XTL
2
+5VA
ENC
ENC
C34
0.1U
INSTALL JUMPER
C15
0.1U
BUFLAT
VOCM
AD8138ARM
U3
NC
V+
+5VA
8
1
-5V
500
R4
C27
1
C22
0.1U
2
CR1
OPT_LAT
3
C33
0.1U
DR_OUT
ADT4-1WT
4:1
IMPEDANCE RATIO
3
1
DO NOT INSTALL
R8
4
1
R12
100
R11
66.5
DC-COUPLED AIN OPTION
(SEE NOTE 2)
GND
3
NC7SZ32
2
1
+3P3VD
66.66MHz (AD6644)
80MHz (AD6645)
GN D
GND' OUT'
OE' VCC'
OE
Y1
+3P3V
7
R9
500
5
3
1
VEE
Q
Q
MC100LVEL16
VBB
D
D
VCC
ADT4-1WT
4:1
IMPEDANCE RATIO
1
3
4
3
2
NC
8
D12
U8
D13
GN D
1
+5VA
D11
GN D
+5VA
D9
GN D
DO NOT INSTALL
DC-COUPLED ENCODE OPTION (SEE NOTE 3)
D8
C1
+3P3V
DVC C
GN D
GN D
GN D
C2
+5VA
0.0
0.0
D7
GN D
DR Y
AVC C
+5V A
D10
AVC C
+5V A
AVC C
+5V A
D6
AVC C
+5V A
D5
GN D
D4
AVC C
- 4/7 -
+5V A
Rev. B
B00
B01
B02
B03
B04
B05
B06
B07
B08
B09
B10
B11
B12
B13
0.01U
C19
0.01U
C12
0.1U
C24
OVR
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
J2
0.01U
C20
+5VA
0.01U
C13
0.1U
C25
+3P3VD
E6
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
HEADER40
0 .0 1 U
C21
0.01U
C14
0.1U
C26
04907-032
C6
0.01U
AN-737
AN-737
帯域幅
ENOB (BITS), FS
1M
10M
ADC の帯域幅は有限であるため、原理的なスルーレート
制限、すなわちダイナミック制限があります。このスル
ーレート制限が、ADC 内の歪み原因の 1 つになっていま
す。データ・コンバータの入力周波数を DC から高い周
波数まで変化させると、コンバータの SFDR 性能と高調
波性能が低下します(図 7 参照)。
100
95
WORST OTHER SPUR
HARMONICS (dBc)
90
WORST SPUR @ AIN = 2.2MHz
85
80
HARMONICS
(SECOND, THIRD)
75
65
60
80
04907-007
70
ENCODE = 80MSPS @ AIN = –1dBFS
TEMPERATURE 25°C
85
0
20
40
60
80
100 120 140
ANALOG FREQUENCY (MHz)
160
180
200
図 7.一般的なコンバータ性能対アナログ入力周波数
75
SNR @ AIN = 2.2MHz
70
65
15
100
1k
10k
100k
ADC INPUT FREQUENCY (Hz)
ダイナミック歪みとスタティック歪み
95
04907-005
SNR, WORST-CASE SPURIOUS (dB AND dBc)
10
図 6.一般的なコンバータのアナログ帯域幅
100
30
45
60
75
ENCODE FREQUENCY (MHz)
90
105
図 5.一般的なコンバータ性能対サンプル・レート帯域幅
コンバータの性能は、アナログ入力周波数が高くなるに
つれて、コンバータの周波数応答に従ってロールオフし
ます(図 6 参照)。これは、ADIsimADC 内でモデル化され
ているため、モデル内で応答が減衰させられています。
この減衰を考慮するため、モデルのデフォルトとして指
定された振幅を超えて入力信号振幅を大きくする必要が
あり、このため入力はコンバータのフルスケール・レン
ジより大きく見えます。実際には、この信号はパッケー
Rev. B
ENOB (BITS), –20dB INPUT
1
アナログ入力周波数が高くなると、振幅応答の減衰によ
り、コンバータの見掛け上のフルスケール・レンジが実
効的に大きくなるため、コンバータ応答でのロールオフ
が必要になります。応答が 3 dB 減少する周波数は、コン
バータの 3 dB 帯域幅と呼ばれます。
90
FPBW = 1MHz
GAIN (dB), FS INPUT
04907-006
サンプル・レートの変化とアナログ入力周波数の変化と
して、コンバータの性能が変化します。サンプル・レー
トの点では、大部分の優れたコンバータは最小規定サン
プル・レートから最大規定サンプル・レートまで一貫し
た性能を提供します(図 5 参照)。最小より下のサンプ
ル・レートでは、正常に動作しないコンバータもありま
す。これは、内蔵コンデンサに蓄積された電荷に起因し
て発生するもので、この電荷の放電すなわち電圧低下に
より正しくないデータ変換が生じます。したがって、コ
ンバータのデータ・シートで最小有効サンプル・レート
を確認しておく必要があります。最大サンプル・レート
より上では、2 つの問題が発生する可能性があります。
デバイス内部で、デジタル信号を 1 つのステージから次
のステージへ渡せないことがあります。これは、チップ
上でセットアップ・タイムまたはホールド・タイムが不
足するために発生します。もう 1 つの問題は、クリティ
カルなアナログ信号が割り当てられた処理時間内に安定
しないことです。これの 1 つの例としては、ホールド・
コンデンサのアクイジション・タイムがあります。前と
同様に、コンバータのデータ・シートで最大サンプル・
レートを確認しておく必要があります。ADIsimADC では、
規定のサンプル・レートを使ってコンバータ動作を求め
ますが、デバイスの規定範囲外に対しては、このモデル
はすべてゼロの結果を出力します。
ジ、デバイスの寄生、さらにサンプル・アンド・ホール
ド・アンプ(SHA)のホールド・コンデンサにより形成さ
れるフィルタにより減衰させられます。このため、この
信号は実際には規定スパン内に収まります。
ENOB
サンプル・レート
歪み制限は少なくとも部分的にはスルーレートの問題か
ら発生するため、アナログ周波数を一定に維持したまま
信号入力の振幅を小さくすると、スルーレートが小さく
なるため、コンバータのフルスケールに対して高調波性
能と歪み性能を改善することができます。これらのスプ
リアスは必ずしも古典的な n 次積の傾向に従いませんが、
この傾向は弱いながらもよく観測されます。信号レベル
が小さくなると、ダイナミックな影響はなくなりますが、
スタティックな影響が歪みの支配的な因子として急速に
置き換わります。
スタティックな歪みは、コンバータの伝達関数に起因す
る歪みです(図 8 参照)。この歪みはまったく予測できな
い結果を発生させることがよくあります。これには、入
力レベルの関数として急激に変化するスプリアスが含ま
- 5/7 -
AN-737
tJITTER = 50fs
[
tJITTER = 0.1ps
100
SNR (dB)
]
SNRIDEAL = –20log 2πfANALOG t JITTER rms
120
18
16
tJITTER = 1ps
14
tJITTER = 10ps
80
12
10
tJITTER = 100ps
60
8
tJITTER = 1ns
40
6
DIGITAL OUTPUT
110
4
20
101
100
FULL-SCALE SINE WAVE ANALOG INPUT FREQUENCY
MISSING
CODE
100
1
04907-009
111
図 9.一般的なコンバータ性能対ジッタ
011
010
04907-008
001
000
FS
ANALOG INPUT
図 8.データ変換の一般的な伝達関数
ADIsimADC は、データ・コンバータの公称性能をモデル
化しようとします。ADIsimADC は優れた仕事をしますが、
部品間のバラツキは常に発生します。予測される性能バ
ラツキを求めるときは、コンバータのデータ・シートを
調べてください。
ジッタ
コンバータ・アナログ入力のスルーレート制限の他に、
高周波アナログ信号のサンプリングで最も困難な点の 1
つはジッタです。ジッタは、すべてのデータ・コンバー
タ・フロント・エンドでのサンプリング・プロセスで発
生するサンプル間隔のバラツキです。低周波のアナログ
入力では、ジッタを無視することができますが、高周波の
アナログ入力では、ジッタのためにアナログ・サンプリ
ング・プロセスで発生する誤差は大きな性能低下を発生
させます(図 9 参照)。サンプリング・タイム誤差はフェ
ムト秒のオーダーですが、SNRで発生する制約は大きく
なります(www.analog.comに掲載するAN-501 アプリケー
ション・ノート、「Aperture Uncertainty and ADC System
Performance」を参照してください)。高周波での全体ノイ
ズには複数の要因がありますが、ジッタは明らかに支配
的な要因です。式 1 に示すように、特に高分解能コンバ
ータでは支配的です。
⎡
⎢
SNR = − 20 log ⎢ 2πf ana log t jitterrms
⎢⎣
(
Rev. B
ENOB
れるため、正と負のスロープ特性を示すことがあります。
これらのスプリアスは、主にコンバータのアーキテクチ
ャ特性に起因します。異なるコンバータは異なるスタテ
ィック伝達関数を持つため、歪み応答は大きく異なりま
す。さらに、これらはアナログ部品であるため、同じデ
ザイン内の各部品は入力信号に対して異なる応答を示し
ます。このため、部品間でバラツキがあります。
)
2
ジッタには 2 つの原因があります。1 つ目は、デバイス
に内在する内部ジッタです。最新のコンバータ・デザイ
ンでは、種々の技術を採用して内部ジッタを小さくする
努力をしているため、内部ジッタは 2 つの原因の内で小
さい方になっています(無視はできません)。2 つ目として、
ジッタの主要原因になっているのは、外部クロック・ジ
ッタです。モデルがジッタから生ずるノイズを計算する
際、これらの 2 つのジッタ原因はノイズを計算する前に
統合されます。
ADIsimADC は入力信号の瞬時スルーレートを計算し、こ
の値にガウス・モデルによるジッタ・ノイズ原因(シグマ
= 内部ジッタと外部ジッタを統合した rms 値)を乗算しま
す。この結果としてノイズのジッタ成分が得られます。
この値は、アナログ入力の周波数と振幅レベルの関数とし
てジッタの影響を正確にモデル化しています。外部ジッ
タのデフォルトは、デバイスのキャラクタライゼーショ
ン時に使用されたセットアップでの外部ジッタですが、
この値は任意の値に変更することができます。
2 ⎤
2
⎛ 2V Noise
2⎞ ⎥
2 ⎛1+ ε ⎞
rms
⎟
+ ⎛⎜ ⎞⎟⎜ N ⎟ + ⎜
⎜
⎟ ⎥
2N
⎝ 3 ⎠⎝ 2 ⎠
⎝
⎠ ⎥
⎦
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(1)
AN-737
レイテンシ
参考文献
多くのタイプのコンバータには、サンプルのタイミング
から有効なデータがデジタル出力に出力されるまでの間
の遅延があります。SAR コンバータとフラッシュ・コン
バータは一般に、サンプル周期後直ちにデータを出力し
ます。パイプライン化コンバータや Σ-∆ コンバータのよ
うなマルチステージ・コンバータは、多くのクロック・
サイクルが経過するまでデータを出力しません。これは、
制御システムやレイテンシが重要となるその他のシステ
ムでは問題となります。ADIsimADC では、レイテンシを
クロック周期の整数値でモデル化します。このため、パ
イプラインへのデータ書き込み中に変換周期の始めで無
効なデータが発生し、パイプラインのフラッシュ中に変
換周期の終わりで有効なデータが発生するということが
起こります。このモデルを使用するときは、バッファの
フラッシュまたはその他の方法により、パイプライン遅延
を適切に考慮するための注意が必要です。
Brannon, Brad.2006. AN-501 Application Note Aperture
Uncertainty and ADC System Performance.Analog Devices,
Inc. (March).
Brannon, Brad and Rob Reeder.2006. AN-835 Application
Note Understanding High Speed ADC Testing and
Evaluation.Analog Devices, Inc. (April).
Kester, Walt, ed. 2004. Analog-to-Digital Conversion.Analog
Devices, Inc. ISBN 0-916550-27-3.
Looney, Mark.Analog-to-Digital Converter (ADC) Signal-toNoise Ratio (SNR) Analysis.Unpublished paper.
結論
ADIsimADC は、特定の動作条件下で ADC 性能をシミュ
レーションする有効なツールです。ソフトウェアが実世
界の状態をエミュレートするため、システム・モデリン
グをより完全なものにすることができます。ハードウェ
アを置き換えるものではありませんが、システム・デザ
イン内での ADC 動作を理解する最初のステップになりま
す。
©2009 Analog Devices, Inc. All rights reserved. 商標および登録商標は各社の所有に属します。
Rev. B
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AN04907-0-4/09(B)-J
Brannon, Brad.2001. “DNL and Some of Its Effects on
Converter Performance.”Wireless Design and Development
(June).
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