Component - Clock (Cy_Clock) V1.50 Datasheet (Japanese).pdf

®
PSoC Creator™ コンポーネントデータシート
クロック
1.50
特長

新しいクロックをすばやく設定。

システムまたはデザインワイドクロックを参照。

クロック周波数の許容範囲を設定可能。
概要説明
クロックコンポーネントは 2 つの主要な機能を提供します。ローカルクロックを作成する手段と、デザインをシステム
およびデザインワイドクロックに接続する手段です。すべてのクロックはデザイン ワイド リソース (DWR) クロック エデ
ィタに表示されます。詳細については、PSoC Creator ヘルプ、クロック エディタ セクションを参照してくだ
さい。
クロックは、さまざまな方法で定義することができます、例えば:

自動的に選択したクロックソースの周波数として

ユーザが選択したクロックソースの周波数として

ディバイダおよびユーザが選択したクロックソースとして
希望する周波数が指定されている場合は、PSoC Creator が、最も正確な周波数を生成するように、ディバイ
ダを自動的に選択します。このとき、PSoC Creator は全てのシステムとデザインワイドクロックの中から、最も正
確な周波数を生成するソースとディバイダの組み合わせを選び出します。
外観
クロックコンポーネント波形記号の色は、クロックのドメイン(DWR Clock Editor に記載の通り)に基づいて以下
のように変化します。

デジタル-波形の色はデジタルワイヤと同じ色で、黒で縁取りしています

アナログ-波形の色はアナログワイヤと同じ色で、黒で縁取りしています

不定-波形の色は白で、縁取りはありません
Cypress Semiconductor Corporation • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600
Document Number: 001-79115 Rev **
Revised May 10, 2012
クロック
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入出力接続
ここでは、クロックのさまざまな入出力接続について説明します。I/O リストのアスタリスク (*) は、I/O が、その I/O
の説明でリストされている条件において、シンボルに隠れている可能性があることを示します。
クロック - 出力
クロックはクロック信号にアクセスできる標準出力ターミナルがあります。
デジタル ドメイン - 出力 *
イネーブルの場合は、このオプショナルな出力はアナログクロックからデジタルドメイン出力へのアクセスを提供し
ます。Configure ダイアログの Advanced タブにあるオプションからこの出力をイネーブルにします。
コンポーネント パラメータ
クロックをデザイン上にドラッグし、ダブルクリックして Configure ダイアログを開きます。
注意 デザイン上に追加する任意のローカルクロックにおいて、DWR クロックエディタは、デフォルトでイネーブルに
なっている「リセット時にスタート」オプションがあります。消費電力を削減するなど、場合によっては、クロックをプロ
グラムによりコントロールしたい場合があります。このような場合、「リセット時にスタート」オプションを選択解除し、
Clock_Start() 関数をコードに挿入してください。詳細については、PSoC Creator ヘルプ、クロック エディタ セク
ションと API セクションを参照してください。
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クロック
クロック タブの構成
「クロックの構成」タブは「クロックタイプ」と「ソース」パラメータがあります。選択に基づいて、このタブには次の図のよ
うに、さまざまな他のパラメータが含まれます。
図 1 Clock Type (クロックのタイプ): New / Source: <Auto>
図 2 Clock Type (クロックのタイプ): New / Source: 特定のクロック
Document Number: 001-79115 Rev **
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クロック
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図 3 Clock Type (クロックのタイプ): 既存
次のセクションでは、クロック コンポーネントのパラメータを説明します。
Clock Type (クロックのタイプ)
クロックタイプは 2 つあります: 新規および既存。新規クロックの場合、PSoC Creator を使うか、または<Auto>
を選択して PSoC Creator に選ばせて、クロックソースを指定できます。<Auto>を選択すると、特定の周波数
およびオプションで許容範囲も入力できます。ソースを指定する場合は、周波数を指定するか、またはディバイダ
を選択します。既存のクロックの場合、クロック 「ソース」のみを選択できます。
異なる構成の場合、クロック シンボルは図面で異なる様式で表示されます。下記の例を参照してください。
"新規"として構成したクロックコンポーネントは、デバイス内のクロックリソースを消費し、そこから API を生成し
ます。システムまたはデザインワイドクロックに"既存"として構成したクロックコンポーネントは、デバイス上の物理的
なリソースを消費せず、そこから API は生成しません。その代わり、選択したシステムまたはデザイン全体のクロッ
クが使用されます。
Source (ソース)
PSoC Creator は、<Auto> (デフォルト)を選択すると、分周時に最も正確な周波数を生成するように、利用
可能なソースクロックを自動的に配置します。ソースが <Auto> のクロックは、希望の周波数のみを入力する場
合があります。オプションとして、許容範囲を提供することもできます。
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クロック
システムまたは、デザイン ワイド クロックを与えられたリストから選択してください。これは、PSoC Creator にそのク
ロックのソースとしての使用を強制するためです。
周波数
希望する周波数と単位を入力します(デフォルト = 24 MHz). PSoC Creator は、希望する周波数にできるだ
け近い周波数のクロック信号を生成するようにディバイダを計算します。
許容範囲
クロックソースとして<Auto> を選択している場合は、クロックの希望する許容範囲を入力することが可能です(デ
フォルトは +/- 5%)。PSoC Creator は結果として生じたクロックの精度が、指定した許容範囲内であること
を確認し、そうでない場合は警告を発します。クロックの許容範囲はパーセントとして指定します (注 ppm を入
力すると、入力した値が対応するパーセント値に変換されます。) 目的の許容範囲幅がない場合は、許容範囲
の隣にあるチェックボックスにチェックしないでおくとこのクロックに対する警告は生成されません。
Divider (ディバイダ-分周器)
特定のソースクロックを選択する場合は、ディバイダの明確な値を入力することができます。さもないと、ソースクロ
ックを <Auto>に設定したままだと、ディバイダ オプションは利用できません (デフォルト)。
ディバイダ オプションを選択すると、 許容範囲オプションは利用できません。
Advanced Tab(詳細設定タブ)
Advanced タブにはパラメータが 2 つあります。
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クロック
デジタルドメイン出力のイネーブル
このオプションをチェックすると (デフォルトはチェックされていない) 、再同期クロックとしてメインデジタル同期クロック
を使用するようにアナログクロックのバージョンにターミナルを追加します。使用した場合、クロックはアナログ ドメイ
ン用に強制されますが、新しく追加されたターミナルはデジタル ドメイン内にあります。
MASTER_CLK での同期化
チェックすると(デフォルト=チェック済)クロックが Master クロックに同期します。さもないと、クロックは同期しません。
配置とリソース
リソースの使用は構成と接続形態によって変わります。

「既存」として構成されたクロックコンポーネントはチップ内のリソースを消費しません。

「新規」として構成されたクロックコンポーネントは一つのシングル クロックリソースを消費します。PSoC
Creator は自動的にクロックがデジタルまたはアナログペリフェラルに接続するか、そして必要に応じてデジ
タル クロックまたはアナログ クロックを消費するかを見つけます。
API メモリ
(バイト)
デジタル ブロック
アナログ ブロック
データパス
マクロセル
該当なし
該当なし
該当なし
ステータスレジ コントロール
スタ
レジスタ
該当なし
該当なし
Counter7
フラッシ
ュ
RAM
ピン (外部入出
力ごと)
該当なし
698
0
該当なし
アプリケーション プログラミング インタフェース
アプリケーション プログラミング インターフェース (API) ルーチンにより、ソフトウェアを使用してコンポーネントを設定
できます。次の表は、各関数へのインターフェースとその説明を示しています。その次のセクションでは、各関数に
ついて詳しく説明します。
デフォルトでは、PSoC Creator はインスタンス名「Clock_1」をデザイン上のコンポーネントの最初のインスタンス
に割り当てます。コンポーネントのインスタンス名は、識別子の文法ルールに従って固有の名前に変更できます。
インスタンス名は、すべてのグローバル関数名、変数名、定数名のプリフィックスになります。読みやすいように、下
表では「Clock」というインスタンス名を使用しています。
注意 構成ダイアログでクロックタイプを「既存」にコンフィギュレーションされるローカルクロックは、API を生成しま
せん。
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機能
クロック
説明
Clock_Start
クロックをイネーブルにします。
Clock_Stop
クロックをディスエーブルにします。
Clock_StopBlock
クロックをディスエーブルにし、クロックがディスエーブルになるまで待ちます。
Clock_StandbyPower
スタンバイ (代替アクティブ) 操作モードの電源を選択します。
Clock_SetDivider
クロックのディバイダを設定し、クロック ディバイダを即座にリスタートします。
Clock_SetDividerRegister
クロックのディバイダを設定し、オプションとして、クロック ディバイダを即座にリスタートします。
Clock_SetDividerValue
クロックのディバイダを設定し、クロック ディバイダを即座にリスタートします。
Clock_GetDividerRegister
クロック ディバイダ レジスタ値を取得します。
Clock_SetMode
クロックの操作モードをコントロールするフラグを設定します。
Clock_SetModeRegister
クロックの操作モードをコントロールするフラグを設定します。
Clock_GetModeRegister
クロックのモードレジスタ値を取得します。
Clock_ClearModeRegister
クロックの操作モードをコントロールするフラグをクリアします。
Clock_SetSource
クロックのソースを設定します。
Clock_SetSourceRegister
クロックのソースを設定します。
Clock_GetSourceRegister
クロックのソースを取得します。
Clock_SetPhase
アナログ クロックの位相遅延を設定します (アナログ クロックにのみ生成) 。
Clock_SetPhaseRegister
アナログ クロックの位相遅延を設定します (アナログ クロックにのみ生成) 。
Clock_SetPhaseValue
アナログ クロックの位相遅延を設定します (アナログ クロックにのみ生成) 。
Clock_GetPhaseRegister
アナログ クロックの位相遅延値を取得します (アナログ クロックにのみ生成) 。
void Clock_Start(void)
説明:
クロックをスタートします。
注意起動時、DWR Clock Editor において「リセット時にスタート」オプションがイネーブルの場合、クロックは既に稼
働していることがあります。
パラメータ:
無効。
戻り値:
無効。
副作用:
クロックはイネーブルです。
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クロック
void Clock_Stop(void)
説明:
クロックを停止し、ただちに戻ります。この API はソースクロックが稼働していることを要求しませんが、ハードウェアが
実際にディスエーブルになる前に戻ることがあります。この関数を呼び出してからクロックの設定を変更すると、起動し
たときにクロックに問題が生じることがあります。クロックに問題が生じないようにするには、Clock_StopBlock() 関数
を使用します。
パラメータ:
無効。
戻り値:
無効。
副作用:
クロックはディスエーブルです。出力はロジック 0 です。
void Clock_StopBlock(void)
説明:
クロックを停止し、ハードウェアが実際にディスエーブルになるまで待ってから戻ります。これにより、クロックが決して切
り捨てられません (サイクルのHIGHの部分はクロックがディスエーブルになり、API が戻る前に中断します)。停止した
クロックはディスエーブルにすることができないので、ソースクロックが稼働していないと、この API は絶対に戻りま
せん。
パラメータ:
無効。
戻り値:
無効。
副作用:
クロックはディスエーブルです。出力はロジック 0 です。
注 Clock_StopBlock() API は PSoC3 ES2 および PSoC5 ES1 ではサポートされていないので生成されません。
void Clock_StandbyPower(uint8 state)
説明:
スタンバイ (代替アクティブ) 操作モードの電源を選択します。
パラメータ:
uint8 state: 代替アクティブモード中はクロックをディスエーブルにするために0にし、イネーブルにするには0以外にし
ます。
戻り値:
無効。
副作用:
なし
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クロック
void Clock_SetDivider(uint16 clkDivider)
説明:
ディバイダを修正し、そのため周波数も修正されます。クロックディバイダのレジスタがゼロに設定された場合、あるい
はゼロから変更された場合、モードビットを変更するために、クロックは一時的にディスエーブルになります。
Clock_SetDivider() を呼び出したときにクロックをイネーブルにすると、ソースクロックは稼働している必要があり
ます。現在のクロック サイクルは切り捨てられ、新しい分周値が直ちに有効になります。
パラメータ:
uint16 clkDivider: ディバイダ レジスタ値 (0-65、535)。この値はディバイダ値では「ありません」。クロックハード
ウェアはclkDivider に1を加えたもので分周します。たとえば、2分周するためには、このパラメータを1に設定し
ます。
戻り値:
無効。
副作用:
なし
void Clock_SetDividerRegister(uint16 clkDivider, uint8 reset)
説明:
ディバイダを修正し、そのため周波数も修正されます。クロックディバイダのレジスタがゼロに設定された場合、あるい
はゼロから変更された場合、モードビットを変更するために、クロックは一時的にディスエーブルになります。
Clock_SetDivider() を呼び出したときにクロックをイネーブルにするときは、ソース クロックは稼働している必要があ
ります。
パラメータ:
uint16 clkDivider: ディバイダ レジスタ値 (0-65、535)。この値はディバイダ値では「ありません」。クロック ハードウ
ェアは clkDivider に1を加えたもので分周します。たとえば、2分周するためには、このパラメータを1に設定します。
uint8 reset: ゼロ以外の場合、クロック ディバイダがリスタートし、現在のクロックサイクルは切り捨てられ、新しい分
周値が直ちにイネーブルになります。ゼロの場合、新しい分周値が現在のクロックサイクルの終わりにイネーブルにな
ります。
戻り値:
無効。
副作用:
なし
void Clock_SetDividerValue(uint16 clkDivider)
説明:
ディバイダを修正し、そのため周波数も修正されます。クロックディバイダのレジスタがゼロに設定された場合、あるい
はゼロから変更された場合、モードビットを変更するために、クロックは一時的にディスエーブルになります。
Clock_SetDivider() を呼び出したときにクロックをイネーブルにするときは、ソースクロックは稼働している必要があ
ります。現在のクロックサイクルは切り捨てられ、新しい分周値が直ちにイネーブルになります。
パラメータ:
uint16 clkDivider: 分割値 (1-65535) またはゼロ。clkDivider がゼロの場合、クロックは 65,536 に分周され
ます。
これと Clock_SetDivider() の違いは、+1 要素を考慮する必要がないことです。
戻り値:
無効。
副作用:
なし
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クロック
uint16 Clock_GetDividerRegister(void)
説明:
クロック ディバイダ レジスタ値を取得します。
パラメータ:
無効。
戻り値:
クロックを割る数から1を引いた値。例えば、クロックを2で割るように設定している場合、返される値は1になり
ます。
副作用:
なし
void Clock_SetMode(uint8 clkMode)
説明:
クロックの操作モードをコントロールするフラグを設定します。この関数はフラグを 0 から 1 に変更するだけです。す
でに 1 であるフラグは変更されません。フラグをクリアするにはClock_ClearModeRegister() 関数を使用し
ます。モードを変更する前にクロックをディスエーブルにする必要があります。
パラメータ:
uint8 clkMode: 設定するビットを含むビットマスク。PSoC 3 およびPSoC 5では、clkMode は以下のオプショナ
ルビットまたはそれらの集合のセットです。
 CYCLK_EARLY: 初期位相モードをイネーブルにします。ディバイダのカウンタが分周値の半分に達す
ると、出力クロックの立ち上がりエッジが生じます。
 CYCLK_DUTY: 50%デューティ比出力をイネーブルにします。イネーブルにした場合、出力クロックは
周期の半分の間アサートされます。ディスエーブルの場合、出力クロックはソースクロックの1周期の間ア
サートされます。
 CYCLK_SYNC: 出力のマスタークロックへの同期をイネーブルにします。すべての同期クロックに対して
イネーブルにする必要があります。
このクロックのモードの設定については、テクニカル リファレンス マニュアルを参照してください。特に
CLKDIST.DCFG.CFG2 レジスタを参照してください。
戻り値:
無効。
副作用:
なし
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クロック
void Clock_SetModeRegister(uint8 clkMode)
説明:
Clock_SetMode() と同じです。クロックの操作モードをコントロールするフラグを設定します。この関数はフラグを 0
から 1 に変更するだけです。すでに 1 であるフラグは変更されません。フラグをクリアするに
は Clock_ClearModeRegister() 関数を使用します。モードを変更する前にクロックをディスエーブルにする必要が
あります。
パラメータ:
uint8 clkMode: 設定するビットを含むビット マスク。次のオプションビットである Ored がまとまったセットになります。
 CYCLK_EARLY: 初期位相モードをイネーブルにします。ディバイダのカウンタが分周値の半分に達する
と、出力クロックの立ち上がりエッジが生じます。
 CYCLK_DUTY: 50% デューティ比出力をイネーブルにします。イネーブルにした場合、出力クロックは周
期の半分の間アサートされます。ディスエーブルの場合、出力クロックはソースクロックの1周期の間アサート
されます。
 CYCLK_SYNC: 出力のマスタークロックへの同期をイネーブルにします。すべての同期クロックに対してイ
ネーブルにする必要があります。
このクロックのモードの設定については、テクニカル リファレンス マニュアルを参照してください。特に
CLKDIST.DCFG.CFG2 レジスタを参照してください。
戻り値:
無効。
副作用:
なし
uint8 Clock_GetModeRegister(void)
説明:
クロックのモードレジスタ値を取得します。
パラメータ:
void
戻り値:
イネーブルになったモードビットを表すビットマスク。モードビットに関する詳細については、
Clock_SetModeRegister() および Clock_ClearMode() Register をご覧ください。
副作用:
なし
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クロック
void Clock_ClearModeRegister(uint8 clkMode)
説明:
クロックの操作モードをコントロールするフラグをクリアします。この関数はフラグを 1 から 0 に変更するだけです。す
でに 0 であるフラグは変更されません。フラグをクリアするには Clock_ClearModeRegister() 関数を使用し
ます。モードを変更する前にクロックをディスエーブルにする必要があります。
パラメータ:
uint8 clkMode: クリアするビットを含むビットマスク。次のオプションビットである Ored がまとまったセットにな
ります。
 CYCLK_EARLY: 初期位相モードをイネーブルにします。ディバイダのカウンタが分周値の半分に達す
ると、出力クロックの立ち上がりエッジが生じます。
 CYCLK_DUTY: 50%デューティ比出力をイネーブルにします。イネーブルにした場合、出力クロックは
周期の半分の間アサートされます。ディスエーブルの場合、出力クロックはソースクロックの1周期の間ア
サートされます。
 CYCLK_SYNC: 出力のマスタークロックへの同期をイネーブルにします。すべての同期クロックに対して
イネーブルにする必要があります。
このクロックのモードの設定については、テクニカルリファレンスマニュアルを参照してください。特に
CLKDIST.DCFG.CFG2 レジスタを参照してください。
戻り値:
無効。
副作用:
なし
void Clock_SetSource(uint8 clkSource)
説明:
クロックの入力ソースを設定します。ソースを変更する前にクロックをディスエーブルにする必要があります。新旧のク
ロック ソースは稼働している必要があります。
パラメータ:
uint8 clkSource: 次の入力ソースの 1 つである必要があります。
 CYCLK_SRC_SEL_SYNC_DIG: 位相遅延したマスタークロック。
 CYCLK_SRC_SEL_IMO: 内部メイン発振器。
 CYCLK_SRC_SEL_XTALM: 外部 4〜33 MHz 水晶発振器。
 CYCLK_SRC_SEL_ILO: 内部低速発振器。
 CYCLK_SRC_SEL_PLL: 位相ロックループ出力。
 CYCLK_SRC_SEL_XTALK: 外部 32.768 kHz 水晶発振器。
 CYCLK_SRC_SEL_DSI_G: DSI グローバル入力信号。
 CYCLK_SRC_SEL_DSI_D: DSI デジタル入力信号。
 CYCLK_SRC_SEL_DSI_A: DSI アナログ入力信号。
クロック ソースの詳細については、テクニカル リファレンス マニュアルを参照してください。
戻り値:
無効。
副作用:
なし
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クロック
void Clock_SetSourceRegister(uint8 clkSource)
説明:
Clock_SetSource() と同じクロックの入力ソースを設定します。ソースを変更する前にクロックをディスエーブルにす
る必要があります。新旧のクロック ソースは稼働している必要があります。
パラメータ:
uint8 clkSource: 次の入力ソースの 1 つである必要があります。
 CYCLK_SRC_SEL_SYNC_DIG: 位相遅延したマスタークロック。
 CYCLK_SRC_SEL_IMO: 内部メイン発振器。
 CYCLK_SRC_SEL_XTALM: 外部 4〜33 MHz 水晶発振器。
 CYCLK_SRC_SEL_ILO: 内部低速発振器。
 CYCLK_SRC_SEL_PLL: 位相ロックループ出力。
 CYCLK_SRC_SEL_XTALK: 外部 32.768 kHz 水晶発振器。
 CYCLK_SRC_SEL_DSI_G: DSI グローバル入力信号。
 CYCLK_SRC_SEL_DSI_D/CYCLK_SRC_SEL_DSI_A: DSI入力信号。
クロック ソースの詳細については、テクニカル リファレンス マニュアルを参照してください。
戻り値:
無効。
副作用:
なし
uint8 Clock_GetSource(void)
説明:
クロックの入力ソースを取得します。
パラメータ:
無効。
戻り値:
クロックの入力ソースです。詳細は Clock_SetSourceRegister() を参照してください。
副作用:
なし
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クロック
void Clock_SetPhase(uint8 clkPhase)
説明:
アナログクロックの位相遅延を設定する。この関数はアナログクロックでのみ利用できます。問題を避けるために、位
相遅延を変更する前に、クロックをディスエーブルにする必要があります。
パラメータ:
uint8 clkPhase: 1.0-ns単位でクロックの位相遅延を設定します。clkPhase は、インクルーシブに 1~11 でな
ければなりません。0 を含むその他の値は、クロックをディスエーブルにします。
clkPhase 値
0
1
2
3
4
5
6
7
8
9
10
11
12-15
戻り値:
無効。
副作用:
なし
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PSoC 3 ES2 以前
クロック ディスエーブル
2.5 ns
3.5 ns
4.5 ns
5.5 ns
6.5 ns
7.5 ns
8.5 ns
9.5 ns
10.5 ns
11.5 ns
12.5 ns
クロック ディスエーブル
PSoC 3 ES3 およびそれ以降、
PSoC 5
クロック ディスエーブル
0.0 ns
1.0 ns
2.0 ns
3.0 ns
4.0 ns
5.0 ns
6.0 ns
7.0 ns
8.0 ns
9.0 ns
10.0 ns
クロック ディスエーブル
Document Number: 001-79115 Rev **
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PSoC Creator™ コンポーネントデータシート
クロック
void Clock_SetPhaseRegister(uint8 clkPhase)
説明:
Clock_SetPhase() と同じです。アナログクロックの位相遅延を設定する。この関数はアナログクロックでのみ利
用できます。問題を避けるために、位相遅延を変更する前に、クロックをディスエーブルにする必要があります。
パラメータ:
uint8 clkPhase: 1.0-ns単位でクロックの位相遅延を設定します。clkPhase は、インクルーシブに1~11 でな
ければなりません。0 を含むその他の値は、クロックをディスエーブルにします。
clkPhase 値
0
1
2
3
4
5
6
7
8
9
10
11
12-15
戻り値:
無効。
副作用:
なし
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PSoC 3 ES2 以前
クロック ディスエーブル
2.5 ns
3.5 ns
4.5 ns
5.5 ns
6.5 ns
7.5 ns
8.5 ns
9.5 ns
10.5 ns
11.5 ns
12.5 ns
クロック ディスエーブル
PSoC 3 ES3 およびそれ以降、
PSoC 5
クロック ディスエーブル
0.0 ns
1.0 ns
2.0 ns
3.0 ns
4.0 ns
5.0 ns
6.0 ns
7.0 ns
8.0 ns
9.0 ns
10.0 ns
クロック ディスエーブル
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PSoC Creator™ コンポーネントデータシート
クロック
void Clock_SetPhaseValue(uint8 clkPhase)
説明:
アナログクロックの位相遅延を設定する。この関数はアナログクロックでのみ利用できます。問題を避けるために、位
相遅延を変更する前に、クロックをディスエーブルにする必要があります。Clock_SetPhase() と同じですが、
Clock_SetPhaseValue() は値に 1 を加算し、次に Clock_SetPhaseRegister() を呼び出します。
パラメータ:
uint8 clkPhase: 1.0-ns 単位でクロックの位相遅延を設定します。clkPhase は、インクルーシブに 0~10でなけ
ればなりません。その他の値は、クロックをディスエーブルにします。
clkPhase 値
0
1
2
3
4
5
6
7
8
9
10
11-15
戻り値:
無効。
副作用:
なし
PSoC 3 ES2 以前
2.5 ns
3.5 ns
4.5 ns
5.5 ns
6.5 ns
7.5 ns
8.5 ns
9.5 ns
10.5 ns
11.5 ns
12.5 ns
クロック ディスエーブル
PSoC 3 ES3 およびそれ以降、
PSoC 5
0.0 ns
1.0 ns
2.0 ns
3.0 ns
4.0 ns
5.0 ns
6.0 ns
7.0 ns
8.0 ns
9.0 ns
10.0 ns
クロック ディスエーブル
uint8 Clock_GetPhaseRegister(void)
説明:
アナログ クロックの位相遅延値を取得します。この関数はアナログ クロックでのみ利用できます。
パラメータ:
無効。
戻り値:
アナログ クロックの位相 (ナノ秒)。詳細は Clock_SetPhaseRegister() を参照してください。
副作用:
なし
ファームウェア ソースコードの例
PSoC Creator は、「Find Example Project」 (プロジェクト例を検索) ダイアログに数多くのプロジェクト例を
提供しており、そこには回路図およびコード例が含まれています。コンポーネント固有の例を見るには、
「Component Catalog (コンポーネントカタログ) 」または回路図に置いたコンポーネントインスタンスからダイアロ
グを開きます。一般例については、「Start Page (スタートページ) 」または 「File (ファイル)」 メニューからダイアロ
グを開きます。必要に応じてダイアログにある 「Filter Options (フィルタのオプション) 」を使用し、選択できるプ
ロジェクトのリストを絞り込みます。
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PSoC Creator™ コンポーネントデータシート
クロック
詳しくは、PSoC Creator ヘルプの「Find Example Project (プロジェクト例を検索)」を参照してください。
既知の問題
PSoC 5 では、cy_clock v1.50 コンポーネントは Clock_SetDividerRegister() 関数と一緒に使用しないでく
ださい。この関数をこのシリコンに使用された場合、既知の問題があります。この関数が必要な場合は、コンポー
ネントを最新のコンポーネントバージョンに更新してください。
コンポーネントの変更
ここでは、前のバージョンからコンポーネントに加えられた主な変更を示します。
バージョン
変更の説明
1.50.b
データシートに既知の問題セクションを追加した。
1.50.a
シリコン サポートの欠如について、データシートの
Clock_StopBlock() にメモを追加しました
変更の理由 / 影響
データシートのマイナーな編集と更新
1.50
Clock_StopBlock() API を追加しました
この関数はクロックを停止し、ディスエーブルになるまで待ちます。
これは設定を変更し、クロックをリスタートする際に問題を防ぐため
に必要です。
Clock_GetPhaseRegister() API (アナログのみ)
を追加しました
ファームウェアが現在のフェーズ バリューを読むことができます。
Clock_SetPhaseValue() API (アナログのみ) を
追加しました
このマクロは Clock_SetPhaseRegister() をラップし、自動的に
フェーズ値に1を加算し、より直感的なインターフェースを提供し
ます。
Clock_SetPhase() を
Clock_SetPhaseRegister() (アナログのみ) に名
前を変更
他の名前と一貫性を保つためです。互換性のために、SetPhase
がマクロとして提供され、Clock_SetPhaseRegister() と同じ効
果があります。
Clock_GetSourceRegister() API を追加しま
した
ファームウェアが現在のクロック ソースを読むことができます。
Clock_SetSource() を
Clock_SetPhaseRegister() に名前を変更しま
した
他の名前と一貫性を保つためです。互換性のために、
SetSource がマクロとして提供され、
Clock_SetSourceRegister() と同じ効果があります。
Clock_GetModeRegister() API を追加しました
ファームウェアが現在のモード フラグを読むことができます。
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クロック
バージョン
変更の説明
変更の理由 / 影響
Clock_SetModeRegister() API を追加しました
この関数は Clock_SetMode() に置き換わります。互換性のた
めに、SetMode がマクロとして提供され、
Clock_SetModeRegister() と同じ効果があります。
Clock_SetModeRegister() はモードフラグを0から1に変更する
だけです。これは、SYNC のように、他のモード ビットを意図するこ
となくクリアしないようにします。
Clock_ClearModeRegister() API を追加しま
した
この関数は Clock_SetModeRegister() と似ていますが、モード
フラグを1から0に変更するだけです。
Clock_GetDividerRegister() API を追加しま
した
ファームウェアが現在のディバイダの値を読むことができます。
Clock_SetDividerRegister() API を追加しま
した
Clock_SetDivider() API は無条件にクロック ディバイダをリセッ
トします。Clock_SetDividerRegister() はファームウェアの作者
がディバイダをリセットするかどうか制御できるようにします。
Clock_SetDividerValue() API を追加しました
このマクロは Clock_SetDividerRegister() をラップし、自動的に
ディバイダから1を差し引き、より直感的なインターフェースを提供
します。
Clock_SetDividerRegister() に SSS を設定し
ます。
1で分周する場合 (分周値が0)、SSS ビットは分周器をバイパス
するよう設定しなければなりません。
Clock_SetDividerRegister() 関数は自動的に SSS を設定/
クリアし、必要に応じて一時的にクロックをディスエーブルにします。
変更されたレジスタの定義
コンポーネントのコーディングと一致するためにアップデートしました
修正された Clock_SetDivider() API ドキュメント
Clock_SetDivider() API ドキュメントには、clkDivider パラメー
タは分周値 + 1 であるべきことが示されています。しかし、分周値
は -1 であったはずです。ドキュメントには、0 が clkDivider に対し
て無効な値であることが誤って示されて
います。
「Synch with Bus」を「Sync with Master」に変
更し、構成ダイアログ上のツールチップに関連
付けた。
デバイスの仕組みに一致するようアップデートしました。これは単な
る外見上の変化です。
アナログ クロックからのデジタル ドメイン出力をイネー 以前はコンポーネント上で示されていなかった、ハードウェア内のア
ブルにするためにパラメータを追加しました。
ナログ クロックから信号を利用することができます。
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PSoC Creator™ コンポーネントデータシート
バージョン
1.0a
クロック
変更の説明
変更の理由 / 影響
`=ReentrantKeil($INSTANCE_NAME . "_...")
」を次の関数に追加しました。
void Clock_Start()
void Clock_Stop()
void Clock_StopBlock()
void Clock_StandbyPower()
void Clock_SetDividerRegister()
uint16 Clock_GetDividerRegister()
void Clock_SetModeRegister()
void Clock_ClearModeRegister()
uint8 Clock_GetModeRegister()
void Clock_SetSourceRegister()
uint8 Clock_GetSourceRegister()
void Clock_SetPhaseRegister()
uint8 Clock_GetPhaseRegister()
ユーザが必要ならこれらの API を再び使用できるようにするため。
Move CYCLK_ constants to
cydevice.h/cydevice_trm.h.
モードとソースの CYCLK_ constants は選択されたデバイスのレ
ジスタマップから生成されるようになりました。これにより、クロック コ
ンポーネントはデバイス特有のレジスタ値と独立します。
cydevice.h ファイルは既にクロックヘッダーに含まれているので、
ユーザはコード変更をする必要がありません。
データシートにCYCLK_ constantsの説明を追加
した。
Clock_SetMode() および Clock_SetSource() API のパラーメ
ータの説明は、各値の説明が含まれるようになりま
した。
Copyright © 2005-2012 Cypress Semiconductor Corporation 本文書に記載される情報は、予告なく変更される場合があります。Cypress Semiconductor Corporationは、サイプレス製品に組み込まれた回路
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もたらすことを合理的に予想される、生命維持システムの重要なコンポーネンツとしてサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用に
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