CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A EZ-USB FX2LP (TM) USB 微控制器 高速 USB 外设控制器 1. 特色 (CY7C68013A/14A/15A/16A) ■ USB 2.0 USB IF 高速性能且经过认证 (TID # 40460272) ■ 单芯片集成 USB 2.0 收发器、智能串行接口引擎 (SIE) 和增强 型 8051 微处理器 ■ 适用性、外观和功能均与 FX2 兼容 ❐ 引脚兼容 ❐ 目标代码兼容 ❐ 功能兼容 （FX2LP 是超集） ■ 超低功耗：ICC 在任何模式下都不超过 85 mA ❐ 适合总线和电池供电的应用 ■ 软件：8051 代码运行介质： ❐ 内部 RAM，通过 USB 下载 ❐ 内部 RAM，从 EEPROM 加载 ❐ 外部存储设备 （128 引脚封装） ■ 16 K 字节片上代码 / 数据 RAM ■ 四个可编程的 BULK/INTERRUPT/ISOCHRONOUS 端点 ❐ 缓冲区大小选项：两倍，三倍，四倍 ■ 附加的可编程 (BULK/INTERRUPT) 64 位端点 ■ 8 位或 16 位外部数据接口 ■ 可生成智能介质标准错误校正码 ECC Cypress Semiconductor Corporation 文件编号：001-50431 修订版 ** • ■ 通用可编程接口 (General Programmable Interface， GPIF) ❐ 可与大多数并行接口直接连接 ❐ 由可编程波形描述符和配置寄存器定义波形 ❐ 支持多个 Ready (RDY) 输入和 Control (CTL) 输出 ■ 符合行业标准的集成增强型 8051 ❐ 48 MHz、 24 MHz 或 12 MHz CPU 操作 ❐ 每个指令周期四个时钟 ❐ 两个 USART ❐ 三个计数器 / 定时器 ❐ 扩展的中断系统 ❐ 两个数据指针 ■ 3.3V 工作电压，容限输入为 5V ■ 向量化 USB 中断和 GPIF/FIFO 中断 ■ 分离的 CONTROL 传输设置部分和数据部分数据缓冲 ■ 集成 I2C 控制器，在 100 或 400 kHz 下运行 ■ 集成的四个先进先出 (FIFO) 缓冲 ❐ 集成胶合逻辑和 FIFO 有助于降低系统成本 ❐ 与 16 位总线之间的自动转换 ❐ 可主 - 从操作 ❐ 使用外部时钟或异步选通脉冲 ❐ 易于与 ASIC 和 DSP IC 相连的接口 ■ 有商业和工业温度等级供选择 （除 VFBGA 外的所有封装） 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订时间 2008 年 12 月 11 日 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 逻辑方框图 高性能微型 使用标准工具 具有低功耗选项 24 MHz 外部 XTAL 地址 (16) 数据 (8) FX2LP I2C 8051 内核 12/24/48 MHz， 四个时钟 / 周期 主控端 地址 (16) / 数据总线 (8) /0.5 /1.0 /2.0 x20 PLL VCC 1.5k 连接后可 实现全速 D+ D– 集成全速和高速 XCVR USB 2.0 XCVR CY 智能 USB 1.1/2.0 引擎 16 KB RAM ADDR (9) GPIF RDY (6) CTL (6) ECC 4 KB FIFO 增强型 USB 核 简化 8051 代码 “软配置”容易 进行固件更换 1.1 特色 （仅限 CY7C68013A/14A） ■ CY7C68014A：适合电池供电应用 ❐ 挂起电流：100 μA (typ) ■ CY7C68013A：适合非电池供电应用 ❐ 挂起电流：300 μA (typ) ■ 有五种无铅封装供选择，可包含多达 40 个 GPIO ❐ 128 引脚 TQFP （40 个 GPIO）、 100 引脚 TQFP （40 个 GPIO）、 56 引脚 QFN （24 个 GPIO）、 56 引脚 SSOP （24 个 GPIO）和 56 引脚 VFBGA （24 个 GPIO） 1.2 特色 （仅限 CY7C68015A/16A） ■ CY7C68016A：适合电池供电应用 ❐ 挂起电流：100 μA (typ) ■ CY7C68015A：适合非电池供电应用 ❐ 挂起电流：300 μA (typ) ■ 采用无铅 56 引脚 QFN 封装 （26 个 GPIO） ❐ 比 CY7C68013A/14A 多 2 个 GPIO，可在同样的空间内实现 额外的功能 丰富的 I/O 接口包含 两个 USART 附加 IO (24) 8/16 通用可编程 I/F 符合 ASIC/DSP 或 总线标准，例如 ATAPI、 EPP 等 高达 96 MB/s 突发速率 FIFO 和端点存储器 （主控端或从属端操作） 赛普拉斯半导体公司 （赛普拉斯）的 EZ-USB FX2LP™ (CY7C68013A/14A) 是高集成、低功耗 USB 2.0 微控制器 EZ-USB FX2™ (CY7C68013) 的一个低功耗版本。通过将 USB 2.0 收发器、串行接口引擎 (SIE)、增强型 8051 微控制器，以及 可编程外设接口集成到一个芯片中，赛普拉斯研发出一个极具成 本优势的解决方案，不仅能在极短时间内完成从立项到投放市场 的过程，而且其低功耗特点使得总线供电应用成为可能。 FX2LP 的创新型体系架构让数据传输速率达到每秒 53 MB 以 上，即可允许的最大 USB 2.0 带宽，而为此所使用的仍然是放在 如 56 VFBGA (5mm x 5mm) 一样小的封装中的低成本 8051 微 控制器。由于集成了 USB 2.0 收发器， FX2LP 更为经济，与使 用 USB 2.0 SIE 或外部收发器的情况相比，可提供占据空间更少 的解决方案。借助 EZ-USB FX2LP，赛普拉斯的智能 SIE 可处理 硬件方面的大多数 USB 1.1 和 2.0 协议，从而减轻了嵌入式微控 制器的负担，使其得以处理应用程序特定的功能，并缩短开发时 间以确保 USB 兼容性。 通用可编程接口 (GPIF) 和主 / 从端点 FIFO（8 位或 16 位数据总 线）为 ATA、 UTOPIA、 EPP、 PCMCIA 等主流接口和大多数 DSP/ 处理器提供了简易的无胶合接口。 FX2LP 的耗电量小于 FX2 (CY7C68013)，而片上代码 / 数据 RAM 是后者的两倍，并且其适用性、外观和功能均与 56、 100 和 128 引脚 FX2 兼容。 此系列包含五种封装：56VFBGA、 56 SSOP、 56 QFN、 100 TQFP 和 128 TQFP。 文件编号：001-50431 修订版 ** 第 2 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 2. 应用 ■ 便携式录像机 ■ MPEG/TV 转换 ■ DSL 调制解调器 ■ ATA 接口 ■ 存储器卡读取器 ■ 旧式转换设备 ■ 照相机 ■ 扫描仪 ■ 家用 PNA ■ 无线 LAN ■ MP3 播放器 ■ 网络设备 赛普拉斯网站的“Reference Designs”（参考设计）部分为 USB2.0 的典型应用提供了附加工具。每个参考设计都包含固件的源代码和 目标代码、原理图以及文档。有关详细信息，请访问赛普拉斯网站。 3. 功能概述 片上 PLL 可根据收发器 /PHY 的需要将 24 MHz 振荡器倍频到 480 MHz，而内部计数器可将其分频以用作 8051 时钟。默认的 8051 时钟频率是 12 MHz。 8051 的时钟频率可以由 8051 通过 CPUCS 寄存器动态更改。 图 1. 晶体配置 C1 24 MHz 12 pf C2 12 pf 20 Þ PLL 12-pF 电容值采用跟踪电容为： 四层 FR4 PCA 上每侧 3 pF 可以使用内部控制位实现三态和反相的 CLKOUT 引脚会按照以 下选定的 8051 时钟频率输出占空比为 50% 的 8051 时钟：48 MHz、 24 MHz 或 12 MHz。 3.2.2 USART FX2LP 含有两个标准 8051 USART，它们通过特殊功能寄存器 (SFR) 位来进行寻址。USART 接口引脚可以使用单独 I/O，不与 端口引脚进行多路复用。 ■ 全速，信号传输比特率为 12 Mbps UART0 和 UART1 可以使用内部时钟以 230 KBaud （误差不超 过 1%）的速率运行。以 230 KBaud 的速率运行是通过可在适当 时间生成溢出脉冲的内部派生时钟源实现的。内部时钟会根据 8051 时钟速率 （48 MHz、 24 MHz 和 12 MHz）进行调整，从 而使它始终为以 230 KBaud 的速率运行提供正确的频率。 [1] ■ 高速，信号传输比特率为 480 Mbps 3.2.3 特殊功能寄存器 3.1 USB 信号传输速度 FX2LP 按照 2000 年 4 月 27 日发布的 《USB 规范修订版 2.0》 中定义的三种速率中的两种运行： FX2LP 不支持 1.5 Mbps 的低速信号发射模式。 3.2 8051 微处理器 FX2LP 系列中内嵌的 8051 微处理器具有 256 字节的寄存器 RAM、扩展的中断系统、三个定时器/计数器和两个 USART。 3.2.1 8051 时钟频率 FX2LP 有一个片上振荡器电路，它使用具有以下特性的外部 24 MHz (±100 ppm) 晶体： 在某些 8051 SFR 地址添加了 SFR 以便能快速访问关键的 FX2LP 功能。这些添加的 SFR 如第 4 页的表 1 所示。粗体部分 表示非标准的增强型 8051 寄存器。以 “0” 和 “8” 结尾的两个 SFR 行中包含可以位寻址的寄存器。 A 到 D 四个 IO 端口使用在标准 8051 中用于端口 0 到 3 的 SFR 地址，这些地址在 FX2LP 中未 实现。由于 SFR 寻址更快、更有效，因此 FX2LP IO 端口在外部 RAM 空间中不可寻址 （使用 MOVX 指令）。 3.3 I2C 总线 ■ 并联谐振 ■ 基础模式 FX2LP 仅支持在 100/400 KHz 下将 I2C 总线用作主控端。 SCL 和 SDA 引脚具有开漏输出和滞后输入。即使未连接 I2C 设备，这 些信号也必须上拉至 3.3V。 ■ 500 μW 驱动级别 3.4 总线 ■ 12-pF （5% 的允许偏差）负载电容 所有封装 （8 位或 16 位 “FIFO” 双向数据总线）均在 IO 端口 B 和 D 上多路复用。 128 引脚封装：添加仅 16 位输出 8051 地址 总线和 8 位双向数据总线。 注 1. 以 115 KBaud 的速率运行也是可能的，只要分别针对 UART0、 UART1 或针对二者将 8051 SMOD0 或 SMOD1 位编程为 “1” 即可。 文件编号：001-50431 修订版 ** 第 3 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 1. 特殊功能寄存器 x 0 1 2 3 4 5 6 7 8 9 A 8x IOA SP DPL0 DPH0 DPL1 DPH1 DPS PCON TCON TMOD TL0 B C D E F TL1 TH0 TH1 CKCON 9x IOB EXIF MPAGE Ax IOC INT2CLR INT4CLR Bx IOD IOE OEA OEB OEC OED OEE Cx SCON1 SBUF1 Dx PSW Ex ACC Fx B SCON0 SBUF0 AUTOPTRH1 IE IP T2CON EICON EIE EIP EP2468STAT EP01STAT RCAP2L EP24FIFOFLGS EP68FIFOFLGS GPIFTRIG RCAP2H TL2 TH2 AUTOPTRL1 保留 AUTOPTRH2 AUTOPTRL2 保留 AUTOPTRSET-UP 3.5 USB 引导方法 I2C 在加电序列中，内部逻辑会检查 端口是否连接了第一个字节 为 0xC0 或 0xC2 的 EEPROM。如果找到，则会使用 EEPROM 中的 VID/PID/DID 值来代替内部存储的值 (0xC0)，或者在引导时 将 EEPROM 内容加载到内部 RAM (0xC2) 中。如果未检测到 EEPROM， FX2LP 会使用内部存储的描述符进行枚举。 FX2LP 的默认 ID 值为 VID/PID/DID （0x04B4、 0x8613、 0xAxxx，其 中 xxx = 芯片修订版本）。 [2] 表 2. FX2LP 的默认 ID 值 厂商 ID 产品 ID 设备发行 默认 VID/PID/DID 0x04B4 赛普拉斯半导体公司 0x8613 EZ-USB FX2LP 0xAnnn 取决于芯片修订版本 （nnn = 芯片修订版本，其中第一 个硅片 = 001） 3.6 ReNumeration™ 由于 FX2LP 的配置为软配置，因此一个芯片可以被识别成多个 不同 USB 设备。 当首次插入 USB 时，FX2LP 会自动进行枚举，并通过 USB 电缆 下载固件和 USB 描述符表。接着，FX2LP 会再次进行枚举，但这 次的 USB 设备由下载的信息所定义。这种名为 ReNumeration™ 的专利性两步式过程会在插入设备后立即发生，而不提示初始下 载步骤已经发生。 GPIFSGLDATH GPIFSGLDATLX GPIFSGLDATLNOX USBCS （USB Control 和 Status）寄存器中有两个控制位对 ReNumeration 过程进行控制，它们是：DISCON 和 RENUM。 为了模拟 USB 断开连接，固件会将 DISCON 设为 1。为了重新 连接，固件会将 DISCON 清除为 0。 在重新连接前，固件会设置或清除 RENUM 位，以指明是由固件 还是由默认的 USB 设备处理通过端点零传输的设备请求：如果 RENUM = 0，则由默认的 USB 设备处理设备请求，如果 RENUM = 1，则由固件处理请求。 3.7 总线供电应用 通过按照 USB 2.0 规范要求的小于 100 mA 进行枚举，FX2LP 完 全支持总线供电设计。 3.8 中断系统 3.8.1 INT2 中断请求和使能寄存器 FX2LP 针对 INT2 和 INT4 实现自动向量化功能。有 27 个 INT2 (USB) 向量和 14 个 INT4 (FIFO/GPIF) 向量。有关详细信息，请 参见 《EZ-USB 技术参考手册》 (TRM)。 3.8.2 USB 中断自动向量化 主 USB 中断由 27 个中断源共享。为节省确定独立 USB 中断源 所需的编码和处理时间，FX2LP 提供一个辅助级别的中断向量化 功能，叫做自动向量化。当触发 USB 中断时， FX2LP 会将程序 计数器推到其堆栈中，然后跳转到地址 0x0043，在那里它应该 会找到用于跳转到 USB 中断服务子程序的 “Jump” 指令。 注 2. I2C 总线 SCL 和 SDA 引脚必须上拉，即使未接连 EEPROM 也是如此。否则，这种检测方法无法正常工作。 文件编号：001-50431 修订版 ** 第 4 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A FX2LP jump 指令的编码如下所示： 表 3. INT2 USB 中断 INT2 USB 中断表 优先级 1 INT2VEC 值 00 2 3 源 注 SUDAV Setup 数据可用 04 SOF 帧 （或微型帧）起始 08 SUTOK 设置权标已收到 4 0C SUSPEND USB 挂起请求 5 10 USB RESET 总线复位 6 14 HISPEED 已进入高速运行 7 18 EP0ACK FX2LP 确认了 CONTROL 握手 8 1C 9 20 保留 EP0-IN EP0-IN 已做好加载数据的准备 10 24 EP0-OUT EP0-OUT 有 USB 数据 11 28 EP1-IN EP1-IN 已做好加载数据的准备 12 2C EP1-OUT EP1-OUT 有 USB 数据 13 30 EP2 IN：缓冲区可用。 OUT：缓冲区有数据 14 34 EP4 IN：缓冲区可用。 OUT：缓冲区有数据 15 38 EP6 IN：缓冲区可用。 OUT：缓冲区有数据 16 3C EP8 IN：缓冲区可用。 OUT：缓冲区有数据 17 40 IBN IN-Bulk-NAK （任意 IN 端点） 18 44 19 48 保留 EP0PING EP0 OUT 已被 Ping 过而且被否认 20 4C EP1PING EP1 OUT 已被 Ping 过而且被否认 21 50 EP2PING EP2 OUT 已被 Ping 过而且被否认 22 54 EP4PING EP4 OUT 已被 Ping 过而且被否认 23 58 EP6PING EP6 OUT 已被 Ping 过而且被否认 24 5C EP8PING EP8 OUT 已被 Ping 过而且被否认 25 60 ERRLIMIT 总线错误超过了程序设定的限制值 26 64 27 68 28 6C 29 70 保留 保留 EP2ISOERR ISO EP2 OUT PID 序列错误 30 74 EP4ISOERR ISO EP4 OUT PID 序列错误 31 78 EP6ISOERR ISO EP6 OUT PID 序列错误 32 7C EP8ISOERR ISO EP8 OUT PID 序列错误 如果使能了自动向量化（在 INTSET-UP 寄存器中 AV2EN = 1）， 则 FX2LP 会替换其 INT2VEC 字节。因此，如果在位置 0x0044 预加载了跳转表地址的高字节 (“page”)，则在 0x0045 自动插入 的 INT2VEC 字节将跳转至该页面内 27 个地址以外的正确地址。 文件编号：001-50431 修订版 ** 3.8.3 FIFO/GPIF 中断 (INT4) 正如 USB 中断由 27 个独立的 USB 中断源共享一样，FIFO/GPIF 中断由 14 个独立的 FIFO/GPIF 源共享。FIFO/GPIF 中断和 USB 中断一样，可以利用自动向量化。表 4 显示了 14 个 FIFO/GPIF 中断源的优先级和 INT4VEC 值。 第 5 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 4. 独立 FIFO/GPIF 中断源 优先级 1 INT4VEC 值 80 源 EP2PF 端点 2 可编程标志 2 84 EP4PF 端点 4 可编程标志 3 88 EP6PF 端点 6 可编程标志 4 8C EP8PF 端点 8 可编程标志 5 90 EP2EF 端点 2 空标志 6 94 EP4EF 端点 4 空标志 7 98 EP6EF 端点 6 空标志 8 9C EP8EF 端点 8 空标志 9 A0 EP2FF 端点 2 满标志 10 A4 EP4FF 端点 4 满标志 11 A8 EP6FF 端点 6 满标志 12 AC EP8FF 端点 8 满标志 13 B0 GPIFDONE GPIF 运行完成 14 B4 GPIFWF 注 GPIF 波形 如果使能了自动向量化（在 INTSET-UP 寄存器中设置 AV4EN = 1），则 FX 2LP 会替换其 INT4VEC 字节。因此，如果在位置 0x0054 预加载了跳转表地址的高字节 (“page”)，则在 0x0055 自 动插入的 INT4VEC 字节将跳转至该页面内 14 个地址以外的正 确地址。当发生 ISR 时，FX2LP 会将程序计数器推到其堆栈中， 然后跳转到地址 0x0053，在那里它应该会找到用于跳转到 ISR 中断服务子程序的 “Jump” 指令。 3.9 复位和唤醒 3.9.1 复位引脚 必须足以让晶体和 PLL 达到稳定状态。该复位时间必须是在 VCC 达到 3.0V 后大约 5 ms。如果晶体输入引脚由时钟信号驱 动，则内部 PLL 会在 VCC 达到 3.0V 后的 200 μs 内稳定。 [3] 第 7 页的图 2 显示了加电时复位条件以及运行期间应用的复位。 加电时复位是指在对电路加电时触发的时间复位。加电后复位表 示在 FX2LP 已加电运行并且 RESET# 引脚被触发。 赛普拉斯将提供有关加电时复位实现介绍和建议的应用手册。 有关 FX2 系列产品的复位实现的详细信息，请访问 http://www.cypress.com。 输入引脚 RESET# 会在触发时复位 FX2LP。该引脚有滞后，而 且为低电平有效。当对 CY7C680xxA 使用晶体时，复位的时间 注 3. 如果外部时钟和 CY7C680xxA 同时加电，而且需要等待一段时间才能稳定，则它必须增加到 200 μs。 文件编号：001-50431 修订版 ** 第 6 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 2. 复位时序图 RESET# VIL RESET# VIL 3.3V 3.0V 3.3V VCC VCC 0V 0V TRESET TRESET 加电时复位 加电后复位 3.10 程序/数据 RAM 表 5. 复位时序值 条件 使用晶体的加电时复位 使用外部时钟的加电时复位 加电后复位 TRESET 5 ms 200 μs + 时钟稳定时间 200 μs 3.10.1 大小 FX2LP 具有 16 KB 的内部程序/数据 RAM，其中 PSEN#/RD# 信 号被内部 OR 操作，从而使 8051 能够将其兼用作程序存储器和 数据存储器进行访问。在此空间中没有任何 USB 控制寄存器。 以下图表为两种存储器分配图： 3.9.2 唤醒引脚 第 8 页的图 3 显示内部程序存储器， EA = 0。 通过设置 PCON.0 = 1，8051 将自身和芯片的其余部分置入断电 模式。这会停止振荡器和 PLL。当外部逻辑触发 WAKEUP 时， 振荡器会在 PLL 稳定后重新启动，并且 8051 会收到唤醒中断。 无论 FX2LP 是否与 USB 连接，都会发生这种情况。 3.10.2 内部程序存储器， EA = 0 FX2LP 使用下列方法之一退出断电 （USB 挂起）状态： 第 9 页的图 4 显示外部程序存储器， EA = 1。 该模式将内部 16 KB RAM 存储块 （从 0 开始）用作组合的程序 和数据存储器。当添加外部 RAM 或 ROM 时，会抑制外部读写 选通脉冲，以获得芯片内的存储器空间。这可让用户连接 64 KB 的存储器，而无需执行地址解码来保持内部存储器空间可用。 ■ USB 总线活动 （如果 D+/D– 线保持浮空，则这些线上的杂讯 可能向 FX2LP 表明活动并启动唤醒） ■ 外部逻辑触发 WAKEUP 引脚 ■ USB 下载 ■ 外部逻辑触发 PA3/WU2 引脚 ■ USB 上载 ■ Setup 数据指针 ■ I2C 接口引导下载。 第二个唤醒引脚 WU2 也可以配置为通用 IO 引脚。这可以将一个 简单的外部 R-C 网络用作定时唤醒源。在默认情况下，WAKEUP 为低电平有效。 只有内部 16 KB 和便笺式 0.5 KB RAM 空间具有以下访问权限： 3.10.3 外部程序存储器， EA = 1 程序存储器末端的 16 KB 是外部的，因此内部 RAM 末端的 16 KB 只能用作数据存储器。 文件编号：001-50431 修订版 ** 第 7 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 3. 内部程序存储器， EA = 0 FX2LP 内部 FX2LP 外部 FFFF 7.5 KB USB 寄存器和 4K FIFO 缓冲区 (RD#,WR#) E200 E1FF 0.5 KB RAM E000 数据 (RD#,WR#)* （OK 以将数据 存储器填充在此 处 — RD#/WR# 选通脉冲未处于 有效） 40 KB 外部 数据 存储器 (RD#,WR#) 48 KB 外部 程序 存储器 (PSEN#) 3FFF 16 KB RAM 程序和数据 (PSEN#,RD#,WR#)* （Ok 以将数据 存储器填充在此 处 — RD#/WR# 选通脉冲未处于 有效） （OK 以将程序 存储器填充在此 处 — PSEN# 选通脉冲未处于 活动状态） 0000 数据 程序 *SUDPTR、USB 上载 / 下载、I2C 接口引导访问 文件编号：001-50431 修订版 ** 第 8 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 4. 外部程序存储器， EA = 1 FX2LP 内部 FX2LP 外部 FFFF 7.5 KB USB 寄存器和 4K FIFO 缓冲区 (RD#,WR#) E200 E1FF 0.5 KB RAM E000 数据 (RD#,WR#)* （OK 以将数据 存储器填充在此 处 — RD#/WR# 选通脉冲未处于 活动状态） 40 KB 外部 数据 存储器 (RD#,WR#) 64 KB 外部 程序 存储器 (PSEN#) 3FFF （Ok 以将数据 存储器填充在此 处 — RD#/WR# 选通脉冲未处于 活动状态） 16 KB RAM 数据 (RD#,WR#)* 0000 数据 程序 *SUDPTR、USB 上载 / 下载、I2C 接口引导访问 3.11 寄存器地址 FFFF 4 KB EP2-EP8 缓冲区 (8 x 512) F000 EFFF 2 KB 保留 E800 E7FF E7C0 E7BF E780 E77F E740 E73F E700 E6FF E500 E4FF E480 E47F E400 E3FF E200 E1FF 64 字节 EP1IN 64 字节 EP1OUT 64 字节 EP0 IN/OUT 64 字节保留 8051 可寻址寄存器 (512) 保留 (128) 128 字节 GPIF 波形 保留 (512) 512 字节 E000 文件编号：001-50431 修订版 ** 8051 xdata RAM 第 9 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 3.12 端点 RAM 3.12.3 Setup 数据缓冲区 3.12.1 大小 位于 0xE6B8-0xE6BF 的独立的 8 字节缓冲区保存来自 CONTROL 传输的 setup 数据。 ■ 3 Þ 64 字节 （端点 0 和 1） ■ 8 Þ 512 字节 （端点 2、 4、 6 和 8） 3.12.4 端点配置 （高速模式） 端点 0 和 1 对于每个配置都是相同的。端点 0 是唯一的 CONTROL 端点，端点 1 可以是 BULK 或 INTERRUPT。 3.12.2 组织 端点缓冲区可以按以下垂直列中显示的 12 种配置中的任何一种 进行配置。在全速 BULK 模式下运行时，仅会使用每个缓冲区的 前 64 个字节。例如，在高速模式下，最大数据包大小为 512 字 节，而在全速模式下，该大小为 64 字节。即使缓冲区配置为 512 字节，在全速模式下，仍然仅会使用前 64 个字节。未使用的端 点缓冲区空间不可用于其他操作。端点配置示例包括 EP2–1024 双缓冲； EP6–512 四缓冲 （第 8 列）。 ■ EP0 ■ 双向端点 0， 64 字节缓冲区 ■ EP1IN， EP1OUT ■ 64 字节缓冲区，批量或中断 ■ EP2、 4、 6、 8 ■ 8 个 512 字节缓冲区，批量、中断或同步。EP4 和 EP8 可以是 双缓冲； EP2 和 EP6 可以是双缓冲、三缓冲或四缓冲。有关 高速端点配置选项，请参见图 5。 图 5. 端点配置 EP0 IN 和 OUT 64 64 64 64 64 64 64 64 64 64 64 64 EP1 IN 64 64 64 64 64 64 64 64 64 64 64 64 EP1 OUT 64 64 64 64 64 64 64 64 64 64 64 64 EP2 EP2 EP2 EP2 EP2 EP2 EP2 EP2 EP2 EP2 512 512 512 512 512 512 512 512 512 512 512 512 EP4 EP4 512 512 512 512 512 512 512 512 512 512 512 512 EP6 EP6 EP6 EP6 EP6 EP6 512 512 512 1024 EP8 512 512 512 1 2 文件编号：001-50431 修订版 ** 512 512 512 512 1024 1024 3 1024 512 1024 1024 1024 512 1024 512 512 512 4 5 1024 6 EP6 1024 512 EP6 EP6 512 512 512 512 EP6 512 1024 512 EP8 EP8 512 1024 1024 512 EP4 512 1024 EP2 EP2 512 512 512 512 512 7 8 1024 9 1024 1024 EP8 EP8 512 512 512 512 10 11 1024 1024 1024 12 第 10 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 3.12.5 默认的全速备选设置 表 6. 默认的全速备选设置 [4, 5] 0 备选设置 1 2 3 ep0 64 64 64 64 ep1out 0 64 bulk 64 int 64 int ep1in 0 64 bulk 64 int 64 int ep2 0 64 bulk out (2×) 64 int out (2×) 64 iso out (2×) ep4 0 64 bulk out (2×) 64 bulk out (2×) 64 bulk out (2×) ep6 0 64 bulk in (2×) 64 int in (2×) 64 iso in (2×) ep8 0 64 bulk in (2×) 64 bulk in (2×) 64 bulk in (2×) 3.12.6 默认的高速备选设置 表 7. 默认的高速备选设置 [4, 5] 0 备选设置 1 2 3 ep0 64 64 64 64 ep1out 0 512 bulk[6] 64 int 64 int ep1in 0 512 bulk[6] 64 int 64 int ep2 0 512 bulk out (2×) 512 int out (2×) 512 iso out (2×) ep4 0 512 bulk out (2×) 512 bulk out (2×) 512 bulk out (2×) ep6 0 512 bulk in (2×) 512 int in (2×) 512 iso in (2×) ep8 0 512 bulk in (2×) 512 bulk in (2×) 512 bulk in (2×) 3.13 外部 FIFO 接口 3.13.1 体系架构 FX2LP Slave FIFO 体系架构中，在端点 RAM 中有 8 个 512 字 节存储块，它们直接充当 FIFO 存储器，并由 FIFO 控制信号（如 IFCLK、SLCS#、SLRD、SLWR、SLOE、PKTEND 和标志）所 控制。 在运行中，SIE 会填充或清空这 8 个 RAM 存储块中一部分，其余 部分则与 IO 传输逻辑连接。传输逻辑采取了两种形式， GPIF 用 于内部生成的控制信号， Slave FIFO 接口用于外部控制的传输。 3.13.2 主/从控制信号 FX2LP 端点 FIFOS 是作为 8 个物理上完全不同的 256x16 RAM 存储块而实现的。 8051/SIE 可以在两个域 （USB (SIE) 域和 8051-IO Unit 域）之间对这些 RAM 存储块进行任意切换。这种 切换实际上是瞬时完成的，“USB FIFOS” 和 “Slave FIFOS” 之间 的传输时间基本上等于零。由于它们在物理上是同一个存储器， 所以实际上没有字节在缓冲区之间传输。 在任意给定时刻，某些 RAM 存储块会在 SIE 控制下填充/清空 USB 数据，而其他 RAM 存储块可用于 8051、 IO 控制单元或二 者。RAM 存储块在 USB 域中作为单端口运行，而在 8051-IO 域 中则作为双端口运行。这些存储块可以像前面所说的那样，配置 为单、双、三或四缓冲。 IO 控制单元实现内部主控端 （M 表示主控端）或外部主控端 （S 表示从属端）接口。 在主控 (M) 模式下， GPIF 在内部控制 FIFOADR[1..0] 以选择 FIFO。RDY 引脚（56 引脚封装中有两个，100 引脚和 128 引脚 封装中有六个）可以根据需要用作外部 FIFO 或其他逻辑的标志 输入端。 GPIF 可以根据内部派生的时钟或外部提供的时钟 (IFCLK) 运行，传输速率可达 96 MB/s （48-MHz IFCLK， 16 位 接口）。 在从属 (S) 模式下，FX2LP 接受内部派生的时钟或外部提供的时 钟（IFCLK，最大频率 48 MHz），以及外部逻辑发来的 SLCS#、 SLRD、SLWR、SLOE、PKTEND 信号。当使用外部 IFCLK 时， 外部时钟必须在通过 IFCLKSRC 位切换到外部时钟前已产生。 每个端点都可以单独被内部配置位选择用于字节或字运行， Slave FIFO 输出使能信号 SLOE 会使能选定宽度的数据。外部 逻辑必须确保在向 Slave FIFO 写入数据时输出使能信号处于非 活动状态。从属接口还可以以异步方式运行，这时 SLRD 和 SLWR 信号直接充当选通脉冲，而不是像同步模式下那样作为时 钟限定符。信号 SLRD、 SLWR、 SLOE 和 PKTEND 由信号 SLCS# 选择传送。 注 4. “0”表示 “未实施”。 5. “2×”表示 “双缓冲”。 6. 即使这些缓冲区是 64 字节，它们也会被报告为 512，以便与 USB 2.0 兼容。用户永远不得向 EP1 传输大于 64 字节的数据包。 文件编号：001-50431 修订版 ** 第 11 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 3.13.3 GPIF 和 FIFO 时钟速率 3.15 ECC 生成 [7] 8051 寄存器位选择内部提供的接口时钟的两个频率中的一个： 30 MHz 和 48 MHz。或者，为 IFCLK 引脚提供输入的 5 MHz–48 MHz 外部提供时钟也可以用作接口时钟。在 GPIF 和 FIFO 由内部 提供时钟时， IFCLK 可配置为输出时钟。 IFCONFIG 寄存器中的 输出使能位会在需要时关闭该时钟输出。无论 IFCLK 信号是来源 于内部还是外部，IFCONFIG 寄存器中的另一个位都会将其反相。 EZ-USB 可对经过其 GPIF 或 Slave FIFO 接口的数据计算 ECC （Error Correcting Code，错误纠正代码）。FX2LP 有两种 ECC 配置：两个 ECC，每个都计算 256 以上的字节（SmartMedia 标 准）；一个 ECC，计算 512 以上的字节。 3.14 GPIF GPIF 是一个灵活的 8 位或 16 位并行接口，由用户可编程的有限 状态机驱动。它能让 CY7C68013A/15A 执行本地总线主控，而 且可以实现众多协议，如 ATA 接口、打印机并行端口和 Utopia。 GPIF 有六个可编程 Control 输出 (CTL)、九个 Address 输出 (GPIFADRx) 和六个通用 Ready 输入 (RDY)。数据总线宽度可以 是 8 或 16 位。每个 GPIF 向量均定义 Control 输出的状态，并确 定 Ready 输入 （或多个输入）必须处于什么状态才能继续。可 以对 GPIF 向量进行编程，从而将 FIFO 前移至下一个数据值、 前移一个地址，等等。一系列 GPIF 向量组成一个波形，执行这 个波形便可以在 FX2LP 与外部设备之间进行所需的数据移动。 ECC 可以纠正任何一位错误或检测任何两位错误。 3.15.1 ECC 实现 这两种 ECC 配置由 ECCM 位选择： ECCM = 0 两个 3 字节 ECC，每个计算 256 字节以上的数据块。该配置符 合 SmartMedia 标准。 向 ECCRESET 写入任意值，然后经 GPIF 或 Slave FIFO 接口传 输数据。第一个 256 字节数据的 ECC 经过计算后存储在 ECC1 中。下一个 256 字节的 ECC 存储在 ECC2 中。在计算第二个 ECC 后，ECCx 寄存器中的值只有在重新写入 ECCRESET 后才 会更新，即使还有后续数据传过该接口也是如此。 ECCM = 1 3.14.1 六个 Control 输出信号 一个 3 字节 ECC，计算 512 字节以上的数据块。 100 引 脚 和 128 引 脚 封 装 带 有 全 部 六 个 Control 输出引脚 (CTL0-CTL5)。 8051 可对 GPIF 单元进行编程，以定义 CTL 波 形。 56 引脚封装只包含 CTL0-CTL2。可以对 CTLx 波形边缘进 行编程，使起变换速度达到每时钟周期一次（使用 48-MHz 时钟 时为 20.8 ns）。 向 ECCRESET 写入任意值，然后经 GPIF 或 Slave FIFO 接口传 输数据。前 512 字节的数据的 ECC 经过计算后存储在 ECC1 中； ECC2 未使用。在计算 ECC 后， ECC1 中的值只有在重新写入 ECCRESET 后才会更新，即使后面还有数据传过该接口也是如此。 3.14.2 六个 Ready 输入信号 100 引脚和 128 引脚封装可产生全部六个 Ready 输入 (RDY0RDY5)。8051 可对 GPIF 单元进行编程，以测试 RDY 引脚的 GPIF 分支。 56 引脚封装可产生这些信号中的两个，即 RDY0-RDY1。 3.14.3 九个 GPIF Address 输出信号 在 100 引脚和 128 引脚封装中有九个 GPIF 地址线可供使用，即 GPIFADR[8..0]。GPIF 地址线支持最大访问 512 字节的 RAM 存 储块。如果需要更多地址线，则可使用 IO 端口引脚。 3.14.4 长传输模式 在主控模式下， 8051 相应地设置 GPIF 事务处理计数寄存器 （GPIFTCB3、 GPIFTCB2、 GPIFTCB1 或 GPIFTCB0），以便 自动传输多达 232 个事务处理。GPIF 会自动对数据流进行节流， 以防止不足或溢出，直到所有被请求事务处理完成为止。 GPIF 通过递减这些寄存器中的值，以显示事务处理的当前状态。 3.16 USB 上载和下载 通过厂商特定的指令，内核能够直接编辑内部 16 KB RAM 和内 部 512 字节便笺式 RAM 的数据内容。这种功能通常在软件下载 用户代码时使用，并且只能是上载或下载到内部 RAM 并且让 8051 处于复位状态下时才可用。可用的 RAM 空间为 16 KB （0x0000–0x3FFF，程序 / 数据）和 512 字节（0xE000–0xE1FF， 便笺式数据 RAM）。 [8] 3.17 自动指针访问 FX2LP 提供两个完全相同的自动指针。它们与内部 8051 数据指 针类似，但具有更多功能：它们可以在每次存储器访问后选择性的 递增。这种功能可用于进出内部和外部 RAM。自动指针可以在模 式位 (AUTOPTRSET-UP.0) 控制下的外部 FX2LP 寄存器中找到。 通过使用外部 FX2LP 自动指针进行访问 （0xE67B–0xE67C）， 可以让自动指针访问所有内部和外部 RAM。 此外，自动指针还可以指向任何 FX2LP 寄存器或端点缓冲区空 间。当使能自动指针对外部存储器的访问权限时，XDATA 和代码 空间中的位置 0xE67B 与 0xE67C 是无法使用的。 注 7. 为使用 ECC 逻辑， GPIF 或 Slave FIFO 接口必须配置为适合于字节范围内的操作。 8. 从主机下载数据后，“加载器”可以从内部 RAM 执行，以便将下载的数据传输到外部存储器中。 文件编号：001-50431 修订版 ** 第 12 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 3.18 I2C 控制器 3.18.2 I2C 接口引导加载访问 FX2LP 有一个 I2C 端口，该端口由两个内部控制器驱动，其中一 个在引导时自动运行，以加载 VID/PID/DID 和配置信息，另一个 由 8051 在运行时用于控制外部 I2C 设备。I2C 端口仅在主控模式 下运行。 在执行加电时复位时， I2C 接口引导加载器会加载 VID/PID/DID 配置字节和多达 16 KB 的程序 / 数据。可用 RAM 空间为 16 KB （0x0000–0x3FFF）和 512 字节（0xE000–0xE1FF）。8051 处 于复位状态。 I2C 接口引导加载只有在执行加电时复位之后才会 发生。 3.18.1 I2C 端口引脚 I2C 引脚 SCL 和 SDA 必须有 2.2 kΩ 外部上拉电阻，即使没有 EEPROM 连接到 FX2LP 也要如此。外部 EEPROM 设备地址引 脚必须正确配置。请参见表 8，以了解如何配置设备地址引脚。 表 8. 将 EEPROM 地址线引导到这些值 8051 可以使用 I2CTL 和 I2DAT 寄存器来控制与 I2C 总线连接的 外设。 FX2LP 仅提供 I2C 主控制，永远不提供 I2C 从属控制。 3.19 与上一代 EZ-USB FX2 兼容 A2 A1 A0 N/A N/A N/A 16 示例 EEPROM 24LC00[9] 128 24LC01 0 0 0 256 24LC02 0 0 0 4K 24LC32 0 0 1 8K 24LC64 0 0 1 16K 24LC128 0 0 1 字节 3.18.3 I2C 接口的通用访问 EZ-USB FX2LP 与其前身 EZ-USB FX2 在适用性、外观上兼容， 仅在功能上略有不同。这便于设计人员将系统从 FX2 升级到 FX2LP 的转换。引脚和封装选择是一致的，而且 FX2LP 中的大 多数固件是以前为 FX2 功能开发的。 对于从 FX2 移植到 FX2LP 的设计人员来说，必须更改材料清单 并复查存储器分配 （因为增大了内部存储器）。有关从 EZ-USB FX2 移植到 EZ-USB FX2LP 的详细信息，请参见位于赛普拉斯 网站上题为 《Migrating from EZ-USB FX2 to EZ-USB FX2LP》 （从 EZ-USB FX2 移植到 EZ-USB FX2LP）的应用手册。 表 9. 部件编号转换表 EZ-USB FX2 部件编号 CY7C68013-56PVC CY7C68013-56PVCT EZ-USB FX2LP 部件编号 CY7C68013A-56PVXC 或 CY7C68014A-56PVXC 封装说明 56 引脚 SSOP CY7C68013A-56PVXCT 或 CY7C68014A-56PVXCT 56 引脚 SSOP — 带式和卷轴式 CY7C68013-56LFC CY7C68013A-56LFXC 或 CY7C68014A-56LFXC 56 引脚 QFN CY7C68013-100AC CY7C68013A-100AXC 或 CY7C68014A-100AXC 100 引脚 TQFP CY7C68013-128AC CY7C68013A-128AXC 或 CY7C68014A-128AXC 128 引脚 TQFP 注 9. 该 EEPROM 没有地址引脚。 文件编号：001-50431 修订版 ** 第 13 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 3.20 CY7C68013A/14A 和 CY7C68015A/16A 的差异 4. 引脚分配 CY7C68013A 和 CY7C68014A 在外形、适用性和功能上一致。 CY7C68015A 和 CY7C68016A 在外形、适用性和功能上一致。 CY7C68014A 和 CY7C68016A 的挂起电流分别低于 CY7C68013A 和 CY7C68015A，因此适用于对功耗较敏感的电池应用。 第 15 页的图 6 标出了五种封装类型的所有信号。下列各页提供 了各个引脚的图解，另外还有一个组合图显示了在 128 引脚、 100 引脚和 56 引脚封装中有哪些完整的信号集可用。 CY7C68015A 和 CY7C68016A 仅有 56 引脚 QFN 封装供选择。 在 CY7C68015A 和 CY7C68016A 上还有两个额外的 GPIO 信 号，可在 56 引脚封装中既不需要 IFCLK，也不需要 CLKOUT 时 提供更多灵活性。 如果 USB 开发人员希望将 FX2 56 引脚应用直接转换为总线供电 的系统，就会发现这些额外信号很有用。这两个 GPIO 为开发人 员提供了总线供电应用的电源控制电路所需的信号，让他们不必 寻求 FX2LP 的高引脚数量版本。 CY7C68015A 仅有 56 引脚 QFN 封装供选择 表 10. CY7C68013A/14A 和 CY7C68015A/16A 引脚的差异 CY7C68013A/CY7C68014A CY7C68015A/CY7C68016A 56 引脚封装左边缘上的信号 （见第 15 页的图 6 ）在 FX2LP 系列 的所有版本中都是相同的，但 CY7C68013A/14A 和 CY7C68015A/ 16A 之间有明显差异。 以下三种模式在所有封装版本中可使用：P 口、 GPIF 主控和 Slave FIFO。这些模式定义图形右边缘上的信号。 8051 通过 IFCONFIG[1:0] 寄存器位来选择接口模式。端口模式是加电时的 默认配置。 100 引脚封装通过在 56 引脚封装的基础上增加了下列引脚，从 而增加了功能： ■ PORTC 或备选 GPIFADR[7:0] 地址信号 ■ PORTE 或备选 GPIFADR[8] 地址信号以及七个额外的 8051 信号 IFCLK PE0 ■ 三个 GPIF Control 信号 CLKOUT PE1 ■ 四个 GPIF Ready 信号 ■ 九个 8051 信号 （两个 USART、三个定时器输入、 INT4 和 INT5#） ■ BKPT、 RD#、 WR# 128 引脚封装增加了 8051 地址和数据总线以及控制信号。请注 意，在所需信号中，有两个信号 （RD# 和 WR#）在 100 引脚版 本中已包含。 在 100 引脚和 128 引脚的版本中，可将一个 8051 控制位设为在 8051 对 PORTC 进行读 / 写操作时触发 RD# 和 WR# 引脚的脉冲。 通过在 CPUCS 寄存器中设置 PORTCSTB 位，可使能此功能。 第 10.5 节中提供了访问 PORTC 时的读写选通功能的时序图。 文件编号：001-50431 修订版 ** 第 14 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 6. 信号 GPIF 主控端 端口 XTALIN XTALOUT RESET# WAKEUP# SCL SDA 56 **PE0 替代 IFCLK, 而 PE1 替代 CY7C68015A/16A 上的 CLKOUT。 **PE0 **PE1 IFCLK CLKOUT DPLUS DMINUS PD7 PD6 PD5 PD4 PD3 PD2 PD1 PD0 PB7 PB6 PB5 PB4 PB3 PB2 PB1 PB0 INT0#/ PA0 INT1#/ PA1 PA2 WU2/PA3 PA4 PA5 PA6 PA7 100 PE7/GPIFADR8 PE6/T2EX PE5/INT6 PE4/RxD1OUT PE3/RxD0OUT PE2/T2OUT PE1/T1OUT PE0/T0OUT 128 文件编号：001-50431 修订版 ** FD[15] FD[14] FD[13] FD[12] FD[11] FD[10] FD[9] FD[8] FD[7] FD[6] FD[5] FD[4] FD[3] FD[2] FD[1] FD[0] RDY0 RDY1 SLRD SLWR CTL0 CTL1 CTL2 FLAGA FLAGB FLAGC INT0#/ PA0 INT1#/ PA1 PA2 WU2/PA3 PA4 PA5 PA6 PA7 INT0#/ PA0 INT1#/ PA1 SLOE WU2/PA3 FIFOADR0 FIFOADR1 PKTEND PA7/FLAGD/SLCS# RxD0 TxD0 RxD1 TxD1 INT4 INT5# T2 T1 T0 RD# WR# CS# OE# PSEN# D7 D6 D5 D4 D3 D2 D1 D0 EA Slave FIFO CTL3 CTL4 CTL5 RDY2 RDY3 RDY4 RDY5 BKPT PORTC7/GPIFADR7 PORTC6/GPIFADR6 PORTC5/GPIFADR5 PORTC4/GPIFADR4 PORTC3/GPIFADR3 PORTC2/GPIFADR2 PORTC1/GPIFADR1 PORTC0/GPIFADR0 FD[15] FD[14] FD[13] FD[12] FD[11] FD[10] FD[9] FD[8] FD[7] FD[6] FD[5] FD[4] FD[3] FD[2] FD[1] FD[0] A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 第 15 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 7. CY7C68013A/CY7C68014A 128 引脚 TQFP 的引脚分配 27 28 29 30 31 32 33 34 35 36 37 38 103 26 104 25 105 24 106 23 107 22 108 21 109 20 110 19 111 18 112 17 113 16 114 15 115 14 116 13 117 12 118 11 119 10 120 9 121 8 122 7 123 6 124 5 125 4 126 3 PD1/FD9 PD2/FD10 PD3/FD11 INT5# VCC PE0/T0OUT PE1/T1OUT PE2/T2OUT PE3/RXD0OUT PE4/RXD1OUT PE5/INT6 PE6/T2EX PE7/GPIFADR8 GND A4 A5 A6 A7 PD4/FD12 PD5/FD13 PD6/FD14 PD7/FD15 GND A8 A9 A10 2 127 128 1 CLKOUT VCC GND RDY0/*SLRD RDY1/*SLWR RDY2 RDY3 RDY4 RDY5 AVCC XTALOUT XTALIN AGND NC NC NC AVCC DPLUS DMINUS AGND A11 A12 A13 A14 A15 VCC GND INT4 T0 T1 T2 *IFCLK RESERVED BKPT EA SCL SDA OE# PD0/FD8 *WAKEUP VCC RESET# CTL5 A3 A2 A1 A0 GND PA7/*FLAGD/SLCS# PA6/*PKTEND PA5/FIFOADR1 PA4/FIFOADR0 D7 D6 D5 PA3/*WU2 PA2/*SLOE PA1/INT1# PA0/INT0# VCC GND PC7/GPIFADR7 PC6/GPIFADR6 PC5/GPIFADR5 PC4/GPIFADR4 PC3/GPIFADR3 PC2/GPIFADR2 PC1/GPIFADR1 PC0/GPIFADR0 CTL2/*FLAGC CTL1/*FLAGB CTL0/*FLAGA VCC CTL4 CTL3 GND CY7C68013A/CY7C68014A 128 引脚的 TQFP 102 101 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 VCC D4 D3 D2 D1 D0 GND PB7/FD7 PB6/FD6 PB5/FD5 PB4/FD4 RXD1 TXD1 RXD0 TXD0 GND VCC PB3/FD3 PB2/FD2 PB1/FD1 PB0/FD0 VCC CS# WR# RD# PSEN# 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 * 表示可编程极性 文件编号：001-50431 修订版 ** 第 16 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 8. CY7C68013A/CY7C68014A 100 引脚 TQFP 的引脚分配 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 PD1/FD9 PD2/FD10 PD3/FD11 INT5# VCC PE0/T0OUT PE1/T1OUT PE2/T2OUT PE3/RXD0OUT PE4/RXD1OUT PE5/INT6 PE6/T2EX PE7/GPIFADR8 GND PD4/FD12 PD5/FD13 PD6/FD14 PD7/FD15 GND CLKOUT 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 VCC GND RDY0/*SLRD RDY1/*SLWR RDY2 RDY3 RDY4 RDY5 AVCC XTALOUT XTALIN AGND NC NC NC AVCC DPLUS DMINUS AGND VCC GND INT4 T0 T1 T2 *IFCLK RESERVED BKPT SCL SDA CY7C68013A/CY7C68014A 100 引脚的 TQFP PD0/FD8 *WAKEUP VCC RESET# CTL5 GND PA7/*FLAGD/SLCS# PA6/*PKTEND PA5/FIFOADR1 PA4/FIFOADR0 PA3/*WU2 PA2/*SLOE PA1/INT1# PA0/INT0# VCC GND PC7/GPIFADR7 PC6/GPIFADR6 PC5/GPIFADR5 PC4/GPIFADR4 PC3/GPIFADR3 PC2/GPIFADR2 PC1/GPIFADR1 PC0/GPIFADR0 CTL2/*FLAGC CTL1/*FLAGB CTL0/*FLAGA VCC CTL4 CTL3 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 GND VCC GND PB7/FD7 PB6/FD6 PB5/FD5 PB4/FD4 RXD1 TXD1 RXD0 TXD0 GND VCC PB3/FD3 PB2/FD2 PB1/FD1 PB0/FD0 VCC WR# RD# 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 * 表示可编程极性 文件编号：001-50431 修订版 ** 第 17 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 9. CY7C68013A/CY7C68014A 56 引脚 SSOP 的引脚分配 CY7C68013A/CY7C68014A 56 引脚 SSOP 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 PD5/FD13 PD6/FD14 PD7/FD15 GND CLKOUT VCC GND RDY0/*SLRD RDY1/*SLWR AVCC XTALOUT XTALIN AGND AVCC DPLUS DMINUS AGND VCC GND *IFCLK RESERVED SCL SDA VCC PB0/FD0 PB1/FD1 PB2/FD2 PB3/FD3 PD4/FD12 PD3/FD11 PD2/FD10 PD1/FD9 PD0/FD8 *WAKEUP VCC RESET# GND PA7/*FLAGD/SLCS# PA6/PKTEND PA5/FIFOADR1 PA4/FIFOADR0 PA3/*WU2 PA2/*SLOE PA1/INT1# PA0/INT0# VCC CTL2/*FLAGC CTL1/*FLAGB CTL0/*FLAGA GND VCC GND PB7/FD7 PB6/FD6 PB5/FD5 PB4/FD4 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 * 表示可编程极性 文件编号：001-50431 修订版 ** 第 18 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 10. CY7C68013A/14A/15A/16A 56 引脚 QFN 的引脚分配 GND VCC CLKOUT/**PE1 GND PD7/FD15 PD6/FD14 PD5/FD13 PD4/FD12 PD3/FD11 PD2/FD10 PD1/FD9 PD0/FD8 *WAKEUP VCC 56 55 54 53 52 51 50 49 48 47 46 45 44 43 RDY0/*SLRD 1 42 RESET# RDY1/*SLWR 2 41 GND AVCC 3 40 PA7/*FLAGD/SLCS# XTALOUT 4 39 PA6/*PKTEND XTALIN 5 38 PA5/FIFOADR1 AGND 6 37 PA4/FIFOADR0 AVCC 7 36 PA3/*WU2 DPLUS 8 35 PA2/*SLOE DMINUS 9 34 PA1/INT1# AGND 10 33 PA0/INT0# VCC 11 32 VCC GND 12 31 CTL2/*FLAGC *IFCLK/**PE0 13 30 CTL1/*FLAGB RESERVED 14 29 CTL0/*FLAGA CY7C68013A/CY7C68014A & CY7C68015A/CY7C68016A 56 引脚 QFN 15 16 17 18 19 20 21 22 23 24 25 26 27 28 SCL SDA VCC PB0/FD0 PB1/FD1 PB2/FD2 PB3/FD3 PB4/FD4 PB5/FD5 PB6/FD6 PB7/FD7 GND VCC GND * 表示可编程极性 ** 表示 CY7C68015A/CY7C68016A 引脚 文件编号：001-50431 修订版 ** 第 19 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 图 11. CY7C68013A 56 引脚 VFBGA 的引脚分配 — 顶部视图 1 2 3 4 5 6 7 8 A 1A 2A 3A 4A 5A 6A 7A 8A B 1B 2B 3B 4B 5B 6B 7B 8B C 1C 2C 3C 4C 5C 6C 7C 8C D 1D 2D 7D 8D E 1E 2E 7E 8E F 1F 2F 3F 4F 5F 6F 7F 8F G 1G 2G 3G 4G 5G 6G 7G 8G H 1H 2H 3H 4H 5H 6H 7H 8H 文件编号：001-50431 修订版 ** 第 20 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 4.1 CY7C68013A/15A 引脚说明 FX2LP 引脚说明如下所示。 [10] 表 11. FX2LP 引脚说明 128 100 56 56 56 TQFP TQFP SSOP QFN VFBGA 名称 类型 默认值 说明 10 9 10 3 2D AVCC 电源 N/A 模拟 VCC。将此引脚与 3.3V 电源连接。该信号为芯片 的模拟部分供电。 17 16 14 7 1D AVCC 电源 N/A 模拟 VCC。将此引脚与 3.3V 电源连接。该信号为芯片 的模拟部分供电。 13 12 13 6 2F AGND 地线 N/A 模拟接地。用尽可能短的路径与地线连接。 20 19 17 10 1F AGND N/A 模拟接地。用尽可能短的路径与地线连接。 Z USB D– 信号。与 USB D– 信号连接。 Z USB D+ 信号。与 USB D+ 信号连接。 8051 地址总线。 该总线始终处于驱动状态。当 8051 处理内部 RAM 时，它会反映内部地址。 19 18 16 9 1E DMINUS 地线 IO/Z 18 17 15 8 2E DPLUS IO/Z 94 A0 输出 L 95 A1 输出 L 96 A2 输出 L 97 A3 输出 L 117 A4 输出 L 118 A5 输出 L 119 A6 输出 L 120 A7 输出 L 126 A8 输出 L 127 A9 输出 L 128 A10 输出 L 21 A11 输出 L 22 A12 输出 L 23 A13 输出 L 24 A14 输出 L 25 A15 L 59 D0 输出 IO/Z Z 60 D1 IO/Z Z 61 D2 IO/Z Z 62 D3 IO/Z Z 63 D4 IO/Z Z 86 D5 IO/Z Z 87 D6 IO/Z Z 88 D7 IO/Z Z 39 PSEN# 输出 H 8051 数据总线。该双向总线在处于非活动状态、读总 线输入和写总线输出时具有高阻抗。数据总线用于外部 8051 程序和数据存储器。数据总线仅在访问外部总线 时处于活动状态，而且在挂起时处于低电平驱动状态。 程序存储使能。该低电平有效信号表示从外部存储器中 获取 8051 代码。它在 EA 引脚为低电平时有效，即从 0x4000–0xFFFF 中获取程序，或者在 EA 引脚为高电 平时时有效，即从 0x0000–0xFFFF 中获取程序。 注 10. 未使用的输入端不得处于浮动状态。根据情况连接高电平或低电平。输出端只应上拉或下拉，以确保信号加电并处于待机模式。另外还请注意，在设备断电时 任何引脚都不应该处于驱动状态。 文件编号：001-50431 修订版 ** 第 21 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 引脚说明 （续） 128 100 56 56 56 TQFP TQFP SSOP QFN VFBGA 34 28 99 77 49 42 8B 35 名称 类型 默认值 说明 BKPT 输出 L 断点。在 8051 地址总线与 BPADDRH/L 寄存器匹配并且 BREAKPT 寄存器中使能断点 (BPEN = 1) 时，该引脚有 效 （高电平）。如果 BREAKPT 寄存器中的 BPPULSE 位为高电平，该信号就会触发 8 个 12-/24-/48-MHz 高电 平脉冲。如果 BPPULSE 位为低电平，该信号仍会保持 高电平，直到 8051 清除 BREAKPT 寄存器中的 BREAK 位 （通过为其写入 1）为止。 RESET# 输入 N/A 低电平有效复位。复位整个芯片。有关详细信息，请参 见第 3.9 节第 6 页的 “复位和唤醒”的第一页。 EA 输入 N/A 外部访问。该引脚确定 8051 在地址 0x0000 和 0x3FFF 之间的何处获取代码。如果 EA = 0， 8051 就会从其内 部 RAM 中获取该代码。如果 EA = 1， 8051 就会从其 外部存储器中获取该代码。 12 11 12 5 1C XTALIN 输入 N/A 晶体输入。将该信号与 24-MHz 并行谐振的基础模式晶 体连接，并且将加载电容接 GND。 另外，也可以从其它时钟源派生的外部 24-MHz 方波来 驱动 XTALIN。当从外部源中驱动时，驱动信号应为 3.3V 方波。 11 10 11 4 2C XTALOUT 输出 N/A 晶体输出。将该信号与 24-MHz 并行谐振的基础模式晶 体连接，并且将加载电容接 GND。 如果用外部时钟来驱动 XTALIN，请将此引脚保留为开 放状态。 1 100 5 54 2B CY7C68013A 和 CY7C68014A 上的 CLKOUT O/Z 12 MHz CLKOUT：12、 24 或 48 MHz 时钟，相位锁定到 24-MHz 输入时钟。8051 默认为 12-MHz 运行。通过设 置 CPUCS.1 = 1， 8051 可以为此输出实现三态。 ------------------ ----------- ---------- -----------------------------------------------------------------------I CY7C68015A IO/Z PE1 是双向 IO 端口引脚。 和 CY7C68016A 上的 PE1 端口 A 82 67 40 33 8G PA0 或 INT0# IO/Z 83 68 41 34 6G PA1 或 INT1# IO/Z 84 69 42 35 8F PA2 或 SLOE IO/Z 文件编号：001-50431 修订版 ** I 多路复用引脚，其功能通过 PORTACFG.0 来选择 (PA0) PA0 是双向 IO 端口引脚。 INT0# 是低电平有效 8051 INT0 中断输入信号，可边沿 触发 (IT0 = 1) 或电平触发 (IT0 = 0)。 I 多路复用引脚，其功能通过 (PA1) PORTACFG.1 来选择 PA1 是双向 IO 端口引脚。 INT1# 是低电平有效 8051 INT1 中断输入信号，可边沿 触发 (IT1 = 1) 或电平触发 (IT1 = 0)。 I 多路复用引脚，其功能通过以下两个位来选择： (PA2) IFCONFIG[1:0]。 PA2 是双向 IO 端口引脚。 SLOE 是具有可编程极性 (FIFOPINPOLAR.4) 的仅输 入输出使能，适用于与 FD[7..0] 或 FD[15..0] 连接的 Slave FIFO。 第 22 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 引脚说明 （续） 128 100 56 56 56 TQFP TQFP SSOP QFN VFBGA 名称 类型 默认值 I 多路复用引脚，其功能通过 WAKEUP.7 和 OEA.3 来选择。 (PA3) PA3 是双向 IO 端口引脚。 WU2 是 USB 唤醒的备选源，由 WU2EN 位 (WAKEUP.1) 使能，极性由 WU2POL (WAKEUP.4) 设置。如果 8051 处于挂起状态且 WU2EN = 1，则该引脚上的跳变就会启 动振荡器并中断 8051，以使其退出挂起模式。如果 WU2EN = 1，则触发该引脚会阻止芯片挂起。 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 来选择。 (PA4) PA4 是双向 IO 端口引脚。 FIFOADR0 是仅输入地址选择，适用于与 FD[7..0] 或 FD[15..0] 连接的 Slave FIFO。 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 来选择。 (PA5) PA5 是双向 IO 端口引脚。 FIFOADR1 是仅输入地址选择，适用于与 FD[7..0] 或 FD[15..0] 连接的 Slave FIFO。 I 多路复用引脚，其功能通过 IFCONFIG[1:0] 位来选择。 (PA6) PA6 是双向 IO 端口引脚。 PKTEND 是用于将 FIFO 数据包提交到端点的输入端， 其极性可通过 FIFOPINPOLAR.5 进行编程。 I 多路复用引脚，其功能通过 IFCONFIG[1:0] 和 (PA7) PORTACFG.7 位来选择。 PA7 是双向 IO 端口引脚。 FLAGD 是可编程的 Slave FIFO 输出状态标志信号。 SLCS# 选择传送所有其他 Slave FIFO 使能 / 选通脉冲 85 70 43 36 7F PA3 或 WU2 IO/Z 89 71 44 37 6F PA4 或 FIFOADR0 IO/Z 90 72 45 38 8C PA5 或 FIFOADR1 IO/Z 91 73 46 39 7C PA6 或 PKTEND IO/Z 92 74 47 40 6C PA7 或 FLAGD 或 SLCS# IO/Z 端口 B 44 34 25 18 3H PB0 或 FD[0] IO/Z 45 35 26 19 4F PB1 或 FD[1] IO/Z 46 36 27 20 4H PB2 或 FD[2] IO/Z 47 37 28 21 4G PB3 或 FD[3] IO/Z 54 44 29 22 5H PB4 或 FD[4] IO/Z 文件编号：001-50431 修订版 ** 说明 I 多路复用引脚，其功能通过以下位来选择： (PB0) IFCONFIG[1..0]。 PB0 是双向 IO 端口引脚。 FD[0] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过以下位来选择： (PB1) IFCONFIG[1..0]。 PB1 是双向 IO 端口引脚。 FD[1] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过以下位来选择： (PB2) IFCONFIG[1..0]。 PB2 是双向 IO 端口引脚。 FD[2] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过以下位来选择： (PB3) IFCONFIG[1..0]。 PB3 是双向 IO 端口引脚。 FD[3] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过以下位来选择： (PB4) IFCONFIG[1..0]。 PB4 是双向 IO 端口引脚。 FD[4] 是双向 FIFO/GPIF 数据总线。 第 23 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 引脚说明 （续） 128 100 56 56 56 TQFP TQFP SSOP QFN VFBGA 名称 类型 默认值 I 多路复用引脚，其功能通过以下位来选择： (PB5) IFCONFIG[1..0]。 PB5 是双向 IO 端口引脚。 FD[5] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过以下位来选择： (PB6) IFCONFIG[1..0]。 PB6 是双向 IO 端口引脚。 FD[6] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过以下位来选择： (PB7) IFCONFIG[1..0]。 PB7 是双向 IO 端口引脚。 FD[7] 是双向 FIFO/GPIF 数据总线。 55 45 30 23 5G PB5 或 FD[5] IO/Z 56 46 31 24 5F PB6 或 FD[6] IO/Z 57 47 32 25 6H PB7 或 FD[7] IO/Z PC0 或 GPIFADR0 IO/Z 端口 C 72 57 73 58 PC1 或 GPIFADR1 IO/Z 74 59 PC2 或 GPIFADR2 IO/Z 75 60 PC3 或 GPIFADR3 IO/Z 76 61 PC4 或 GPIFADR4 IO/Z 77 62 PC5 或 GPIFADR5 IO/Z 78 63 PC6 或 GPIFADR6 IO/Z 79 64 PC7 或 GPIFADR7 IO/Z 端口 D 102 80 52 45 8A PD0 或 FD[8] IO/Z 103 53 46 7A PD1 或 FD[9] IO/Z 81 文件编号：001-50431 修订版 ** 说明 I 多路复用引脚，其功能通过 PORTCCFG.0 来选择。 (PC0) PC0 是双向 IO 端口引脚。 GPIFADR0 是 GPIF 地址输出引脚。 I 多路复用引脚，其功能通过 PORTCCFG.1 来选择。 (PC1) PC1 是双向 IO 端口引脚。 GPIFADR1 是 GPIF 地址输出引脚。 I 多路复用引脚，其功能通过 PORTCCFG.2 来选择。 (PC2) PC2 是双向 IO 端口引脚。 GPIFADR2 是 GPIF 地址输出引脚。 I 多路复用引脚，其功能通过 PORTCCFG.3 来选择。 (PC3) PC3 是双向 IO 端口引脚。 GPIFADR3 是 GPIF 地址输出引脚。 I 多路复用引脚，其功能通过 PORTCCFG.4 来选择。 (PC4) PC4 是双向 IO 端口引脚。 GPIFADR4 是 GPIF 地址输出引脚。 I 多路复用引脚，其功能通过 PORTCCFG.5 来选择。 (PC5) PC5 是双向 IO 端口引脚。 GPIFADR5 是 GPIF 地址输出引脚。 I 多路复用引脚，其功能通过 PORTCCFG.6 来选择。 (PC6) PC6 是双向 IO 端口引脚。 GPIFADR6 是 GPIF 地址输出引脚。 I 多路复用引脚，其功能通过 PORTCCFG.7 来选择。 (PC7) PC7 是双向 IO 端口引脚。 GPIFADR7 是 GPIF 地址输出引脚。 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 和 (PD0) EPxFIFOCFG.0 （字宽）位来选择。 FD[8] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 和 (PD1) EPxFIFOCFG.0 （字宽）位来选择。 FD[9] 是双向 FIFO/GPIF 数据总线。 第 24 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 引脚说明 （续） 128 100 56 56 56 TQFP TQFP SSOP QFN VFBGA 名称 类型 默认值 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 和 (PD2) EPxFIFOCFG.0 （字宽）位来选择。 FD[10] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 和 (PD3) EPxFIFOCFG.0 （字宽）位来选择。 FD[11] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 和 (PD4) EPxFIFOCFG.0 （字宽）位来选择。 FD[12] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 和 (PD5) EPxFIFOCFG.0 （字宽）位来选择。 FD[13] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 和 (PD6) EPxFIFOCFG.0 （字宽）位来选择。 FD[14] 是双向 FIFO/GPIF 数据总线。 I 多路复用引脚，其功能通过 IFCONFIG[1..0] 和 (PD7) EPxFIFOCFG.0 （字宽）位来选择。 FD[15] 是双向 FIFO/GPIF 数据总线。 104 82 54 47 6B PD2 或 FD[10] IO/Z 105 83 55 48 6A PD3 或 FD[11] IO/Z 121 95 56 49 3B PD4 或 FD[12] IO/Z 122 96 1 50 3A PD5 或 FD[13] IO/Z 123 97 2 51 3C PD6 或 FD[14] IO/Z 124 98 3 52 2A PD7 或 FD[15] IO/Z PE0 或 T0OUT IO/Z 端口 E 108 86 109 87 PE1 或 T1OUT IO/Z 110 88 PE2 或 T2OUT IO/Z 111 89 PE3 或 RXD0OUT IO/Z 文件编号：001-50431 修订版 ** 说明 I 多路复用引脚，其功能通过 PORTECFG.0 位来选择。 (PE0) PE0 是双向 IO 端口引脚。 T0OUT 是来自 8051 Timer/Counter0 的高电平有效信 号。 T0OUT 在 Timer0 溢出时输出一个 CLKOUT 时钟 周期的高电平。如果 Timer0 在模式 3 （两个独立的定 时器 / 计数器）下运行， T0OUT 就会在低字节定时器 / 计数器溢出时有效。 I 多路复用引脚，其功能通过 PORTECFG.1 位来选择。 (PE1) PE1 是双向 IO 端口引脚。 T1OUT 是来自 8051 Timer/Counter1 的高电平有效信 号。 T1OUT 在 Timer1 溢出时输出一个 CLKOUT 时钟 周期的高电平。如果 Timer1 在模式 3 （两个独立的定 时器 / 计数器）下运行， T1OUT 就会在低字节定时器 / 计数器溢出时有效。 I 多路复用引脚，其功能通过 PORTECFG.2 位来选择。 (PE2) PE2 是双向 IO 端口引脚。 T2OUT 是来自 8051 Timer2 的高电平有效输出信号。 T2OUT 在 Timer/Counter 2 溢出时输出一个时钟周期的 高电平有效状态。 I 多路复用引脚，其功能通过 PORTECFG.3 位来选择。 (PE3) PE3 是双向 IO 端口引脚。 RXD0OUT 是来自 8051 UART0 的高电平有效信号。如 果选择了 RXD0OUT ，而且 UART0 处于模式 0，则该 引脚仅会在 UART0 处于同步模式时为其提供输出数 据。否则，它为 1。 第 25 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 引脚说明 （续） 128 100 56 56 56 TQFP TQFP SSOP QFN VFBGA 名称 类型 默认值 说明 I 多路复用引脚，其功能通过 PORTECFG.4 位来选择。 (PE4) PE4 是双向 IO 端口引脚。 RXD1OUT 是来自 8051 UART1 的高电平有效输出。如 果选择了 RXD1OUT ，而且 UART1 处于模式 0，则该 引脚仅会在 UART1 处于同步模式时为其提供输出数 据。在模式 1、 2 和 3 中，该引脚为高电平。 I 多路复用引脚，其功能通过 PORTECFG.5 位来选择。 (PE5) PE5 是双向 IO 端口引脚。 INT6 是 8051 INT6 中断请求输入信号。INT6 引脚为边 沿触发，且为高电平有效。 I 多路复用引脚，其功能通过 PORTECFG.6 位来选择。 (PE6) PE6 是双向 IO 端口引脚。 T2EX 是针对 8051 Timer2 的高电平有效输入信号。 T2EX 在其下降沿重新加载 Timer2。 T2EX 仅在 T2CON 寄存器的 EXEN2 位设为 1 时才有效。 I 多路复用引脚，其功能通过 PORTECFG.7 位来选择。 (PE7) PE7 是双向 IO 端口引脚。 GPIFADR8 是 GPIF 地址输出引脚。 112 90 PE4 或 RXD1OUT IO/Z 113 91 PE5 或 INT6 IO/Z 114 92 PE6 或 T2EX IO/Z 115 93 PE7 或 GPIFADR8 IO/Z 4 3 8 1 1A RDY0 或 SLRD 输入 N/A 多路复用引脚，其功能通过以下位来选择： IFCONFIG[1..0]。 RDY0 是 GPIF 输入信号。 SLRD 是具有可编程极性 (FIFOPINPOLAR.3) 的仅输 入读取选通脉冲，适用于与 FD[7..0] 或 FD[15..0] 连接 的 Slave FIFO。 5 4 9 2 1B RDY1 或 SLWR 输入 N/A 多路复用引脚，其功能通过以下位来选择： IFCONFIG[1..0]。 RDY1 是 GPIF 输入信号。 SLWR 是具有可编程极性 (FIFOPINPOLAR.2) 的仅输 入写入选通脉冲，适用于与 FD[7..0] 或 FD[15..0] 连接 的 Slave FIFO。 6 5 RDY2 输入 N/A RDY2 是 GPIF 输入信号。 7 6 RDY3 输入 N/A RDY3 是 GPIF 输入信号。 8 7 RDY4 输入 N/A RDY4 是 GPIF 输入信号。 9 8 RDY5 RDY5 是 GPIF 输入信号。 69 54 输入 O/Z N/A 36 29 7H 文件编号：001-50431 修订版 ** CTL0 或 FLAGA H 多路复用引脚，其功能通过以下位来选择： IFCONFIG[1..0]。 CTL0 是 GPIF 控制输出。 FLAGA 是可编程的 Slave FIFO 输出状态标志信号。 对于通过 FIFOADR[1:0] 引脚选择的 FIFO，默认设置 为可编程。 第 26 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 引脚说明 （续） 128 100 56 56 56 TQFP TQFP SSOP QFN VFBGA 名称 类型 默认值 说明 70 55 37 30 7G CTL1 或 FLAGB O/Z H 多路复用引脚，其功能通过以下位来选择： IFCONFIG[1..0]。 CTL1 是 GPIF 控制输出。 FLAGB 是可编程的 Slave FIFO 输出状态标志信号。 对于通过 FIFOADR[1:0] 引脚选择的 FIFO，默认设置 为 FULL。 71 56 38 31 8H CTL2 或 FLAGC O/Z H 多路复用引脚，其功能通过以下位来选择： IFCONFIG[1..0]。 CTL2 是 GPIF 控制输出。 FLAGC 是可编程的 Slave FIFO 输出状态标志信号。 对于通过 FIFOADR[1:0] 引脚选择的 FIFO，默认设置 为 EMPTY。 66 51 CTL3 O/Z H CTL3 是 GPIF 控制输出。 67 52 CTL4 输出 H CTL4 是 GPIF 控制输出。 98 76 CTL5 H CTL5 是 GPIF 控制输出。 32 26 输出 IO/Z 28 22 106 84 31 25 30 24 29 23 53 43 52 42 51 41 20 13 2G 文件编号：001-50431 修订版 ** CY7C68013A 和 CY7C68014A 上的 IFCLK Z 接口时钟，用于对进出 Slave FIFO 的数据进行同步计 时。IFCLK 还充当所有 Slave FIFO 控制信号和 GPIF 的 定时参考。当使用内部时钟计时 (IFCONFIG.7 = 1) 时， 可通过位 IFCONFIG.5 和 IFCONFIG.6 将 IFCLK 引脚配 置为输出 30/48 MHz。无论来源是内部还是外部，都可 以通过设置位 IFCONFIG.4 =1 将 IFCLK 反相。 ------------------ ----------- ---------- ----------------------------------------------------------------------CY7C68015A IO/Z I PE0 是双向 IO 端口引脚。 和 CY7C68016A 上的 PE0 INT4 N/A INT4 是 8051 INT4 中断请求输入信号。INT4 引脚为边 输入 沿触发，且为高电平有效。 INT5# N/A INT5# 是 8051 INT5 中断请求输入信号。 INT5 引脚为 输入 边沿触发，且为低电平有效。 T2 N/A T2 是提供给 8051 Timer2 的高电平有效 T2 输入信号， 输入 它在 C/T2 = 1 时为 Timer2 提供输入。当 C/T2 = 0 时， Timer2 不使用该引脚。 T1 N/A T1 是 8051 Timer1 的高电平有效 T1 信号，它在 C/T1 输入 为 1 时为 Timer1 提供输入。当 C/T1 为 0 时， Timer1 不使用该位。 T0 N/A T0 是 8051 Timer0 的高电平有效 T0 信号，它在 C/T0 输入 为 1 时为 Timer0 提供输入。当 C/T0 为 0 时， Timer0 不使用该位。 RXD1 N/A RXD1 是提供给 8051 UART1 的高电平有效输入信号， 输入 它在所有模式下为 UART 提供数据。 TXD1 H 输出 TXD1 是来自 8051 UART1 的高电平有效输出引脚，它在 同步模式下提供输出时钟，并在异步模式下输出数据。 RXD0 N/A RXD0 是提供给 8051 UART0 的高电平有效 RXD0 输 输入 入，它在所有模式下为 UART 提供数据。 第 27 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 11. FX2LP 引脚说明 （续） 128 100 56 56 56 TQFP TQFP SSOP QFN VFBGA 50 40 42 名称 类型 默认值 说明 TXD0 输出 H TXD0 是来自 8051 UART0 的高电平有效 TXD0 输出，它 在同步模式下提供输出时钟，并在异步模式下输出数据。 CS# 输出 H CS# 低电平有效，外部存储器芯片选择。 41 32 WR# 输出 H WR# 低电平有效，外部存储器写入选通脉冲输出。 40 31 RD# 输出 H RD# 低电平有效，外部存储器读取选通脉冲输出。 OE# 输出 H OE# 低电平有效，外部存储器输出使能。 38 33 27 21 14 2H 保留 输入 N/A 保留。接地。 101 79 51 44 7B WAKEUP 输入 N/A USB 唤醒。如果 8051 处于挂起状态，则触发该引脚会 启动振荡器并中断 8051 以使其退出挂起模式。将 WAKEUP 保持为触发状态会阻止 EZ-USB® 芯片挂起。 该引脚可编程极性 (WAKEUP.4)。 36 29 22 15 3F SCL OD Z 用于 I2C 接口的时钟。串联 2.2K 电阻与 VCC 连接，即 使没有连接 I2C 外设也是如此。 37 30 23 16 3G SDA OD Z I2C 兼容接口的数据。串联 2.2K 电阻与 VCC 连接，即 使没有连接与 I2C 兼容的外设也是如此。 2 1 6 55 5A VCC 电源 N/A VCC。连接至 3.3V 电源。 26 20 18 11 1G VCC 电源 N/A VCC。连接至 3.3V 电源。 43 33 24 17 7E VCC 电源 N/A VCC。连接至 3.3V 电源。 48 38 VCC 电源 N/A VCC。连接至 3.3V 电源。 64 49 VCC 电源 N/A VCC。连接至 3.3V 电源。 68 53 VCC 电源 N/A VCC。连接至 3.3V 电源。 81 66 39 32 5C VCC 电源 N/A VCC。连接至 3.3V 电源。 100 78 50 43 5B VCC 电源 N/A VCC。连接至 3.3V 电源。 107 85 VCC 电源 N/A VCC。连接至 3.3V 电源。 3 2 7 56 4B GND 地线 N/A 地线。 27 21 19 12 1H GND 地线 N/A 地线。 49 39 GND 地线 N/A 地线。 34 27 8E 58 48 33 26 7D GND 地线 N/A 地线。 65 50 35 28 8D GND 地线 N/A 地线。 GND 地线 N/A 地线。 48 41 4C GND 地线 N/A 地线。 4 53 4A 80 65 93 75 116 94 125 99 GND 地线 N/A 地线。 GND 地线 N/A 地线。 无连接。该引脚必须保留为开放状态。 14 13 NC N/A N/A 15 14 NC N/A N/A 无连接。该引脚必须保留为开放状态。 16 15 NC N/A N/A 无连接。该引脚必须保留为开放状态。 文件编号：001-50431 修订版 ** 第 28 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 5. 寄存器摘要 FX2LP TRM 中更为详细地说明了 FX2LP 寄存器位定义。 表 12. FX2LP 寄存器摘要 十六进制 大小 名称 GPIF 波形存储器 E400 128 WAVEDATA E480 说明 b7 b6 b5 b4 b3 b2 b1 b0 默认值 GPIF 波形描述符 0、 1、 2、 3 数据 D7 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW 通用配置寄存器 2 保留 保留 保留 FULL_ SPEED_ ONLY 保留 保留 保留 保留 00000000 R 0 IFCLKSRC 0 3048MHZ PORTCSTB CLKSPD1 IFCLKOE IFCLKPOL CLKSPD0 ASYNC CLKINV GSTATE CLKOE IFCFG1 8051RES IFCFG0 00000010 rrbbbbbr 10000000 RW FLAGB3 FLAGB2 FLAGB1 FLAGB0 FLAGA3 FLAGA2 FLAGA1 FLAGA0 00000000 RW FLAGD3 FLAGD2 FLAGD1 FLAGD0 FLAGC3 FLAGC2 FLAGC1 FLAGC0 00000000 RW NAKALL 0 0 0 EP3 EP2 EP1 EP0 xxxxxxxx W 0 A15 A7 0 0 A14 A6 0 0 A13 A5 0 0 A12 A4 0 BREAK A11 A3 0 BPPULSE A10 A2 0 BPEN A9 A1 230UART1 0 A8 A0 230UART0 00000000 xxxxxxxx xxxxxxxx 00000000 0 0 PKTEND SLOE SLRD SLWR EF FF 00000000 rrbbbbbb rv7 rv6 rv5 rv4 rv3 rv2 rv1 rv0 enh_pkt RevA R 00000001 00000000 rrrrrrbb 访问 E50D 128 保留 常规配置 GPCR2 E600 E601 1 1 CPUCS IFCONFIG E602 1 PINFLAGSAB[11] E603 1 PINFLAGSCD[11] E604 1 FIFORESET[11] E605 E606 E607 E608 1 1 1 1 BREAKPT BPADDRH BPADDRL UART230 E609 1 FIFOPINPOLAR[11] E60A 1 REVID CPU 控制和状态 接口配置 （端口、 GPIF、 Slave FIFO） Slave FIFO FLAGA 和 FLAGB 引脚配置 Slave FIFO FLAGC 和 FLAGD 引脚配置 将 FIFOS 恢复到 默认状态 断点控制 断点高地址 断点低地址 230 K 波特率的内部 生成参考时钟 Slave FIFO 接口引脚 极性 芯片修订版本 1 REVCTL[11] 芯片修订版本控制 0 0 0 0 0 0 dyn_out 1 UDMA GPIFHOLDAMOUNT MSTB 保留时间 （UDMA） 0 0 0 0 0 0 HOLDTIME1 HOLDTIME0 00000000 rrrrrrbb 端点 1-OUT 配置 端点 1-IN 配置 端点 2 配置 端点 4 配置 端点 6 配置 端点 8 配置 VALID VALID VALID VALID VALID VALID 0 0 DIR DIR DIR DIR TYPE1 TYPE1 TYPE1 TYPE1 TYPE1 TYPE1 TYPE0 TYPE0 TYPE0 TYPE0 TYPE0 TYPE0 0 0 SIZE 0 SIZE 0 0 0 0 0 0 0 0 0 BUF1 0 BUF1 0 端点 2/Slave FIFO 配置 端点 4/Slave FIFO 配置 端点 6/Slave FIFO 配置 端点 8/Slave FIFO 配置 0 INFM1 OEP1 AUTOOUT AUTOIN ZEROLENIN 0 WORDWIDE 00000101 rbbbbbrb 0 INFM1 OEP1 AUTOOUT AUTOIN ZEROLENIN 0 WORDWIDE 00000101 rbbbbbrb 0 INFM1 OEP1 AUTOOUT AUTOIN ZEROLENIN 0 WORDWIDE 00000101 rbbbbbrb 0 INFM1 OEP1 AUTOOUT AUTOIN ZEROLENIN 0 WORDWIDE 00000101 rbbbbbrb 0 0 0 0 0 PL10 PL9 PL8 00000010 rrrrrbbb PL7 PL6 PL5 PL4 PL3 PL2 PL1 PL0 00000000 RW 0 0 0 0 0 0 PL9 PL8 00000010 rrrrrrbb PL7 PL6 PL5 PL4 PL3 PL2 PL1 PL0 00000000 RW 0 0 0 0 0 PL10 PL9 PL8 00000010 rrrrrbbb PL7 PL6 PL5 PL4 PL3 PL2 PL1 PL0 00000000 RW 0 0 0 0 0 0 PL9 PL8 00000010 rrrrrrbb PL7 PL6 PL5 PL4 PL3 PL2 PL1 PL0 00000000 RW 0 0 0 0 0 0 0 ECCM 00000000 rrrrrrrb x LINE15 x LINE14 x LINE13 x LINE12 x LINE11 x LINE10 x LINE9 x LINE8 00000000 W 00000000 R E60B E60C 3 E610 E611 E612 E613 E614 E615 E618 1 1 1 1 1 1 2 1 保留 端点配置 EP1OUTCFG EP1INCFG EP2CFG EP4CFG EP6CFG EP8CFG 保留 EP2FIFOCFG[11] 1 EP4FIFOCFG[11] 1 EP6FIFOCFG[11] E61B 1 [11] EP8FIFOCFG E61C E620 4 1 E621 1 E622 1 E623 1 E624 1 E625 1 E626 1 E627 1 E628 1 E629 E62A 1 1 保留 EP2AUTOINLENH[11] 端点 2 AUTOIN 数据包长度 H EP2AUTOINLENL[11] 端点 2 AUTOIN 数据包长度 L EP4AUTOINLENH[11] 端点 4 AUTOIN 数据包长度 H EP4AUTOINLENL[11] 端点 4 AUTOIN 数据包长度 L EP6AUTOINLENH[11] 端点 6 AUTOIN 数据包长度 H EP6AUTOINLENL[11] 端点 6 AUTOIN 数据包长度 L EP8AUTOINLENH[11] 端点 8 AUTOIN 数据包长度 H EP8AUTOINLENL[11] 端点 8 AUTOIN 数据包长度 L ECCCFG ECC 配置 ECCRESET ECC 复位 ECC1B0 ECC1 字节 0 地址 E619 E61A 0 0 BUF0 0 BUF0 0 10100000 10100000 10100010 10100000 11100010 11100000 rrrrbbbr RW RW rrrrrrbb brbbrrrr brbbrrrr bbbbbrbb bbbbrrrr bbbbbrbb bbbbrrrr 注 11. 对这些寄存器的读取和写入可能需要同步延迟，请参见 《技术参考手册》中的 “同步延迟”。 文件编号：001-50431 修订版 ** 第 29 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 12. FX2LP 寄存器摘要 （续） 十六进制 E62B E62C E62D E62E E62F E630 H.S. E630 F.S. E631 H.S. E631 F.S E632 H.S. E632 F.S E633 H.S. 大小 1 1 1 1 1 1 名称 ECC1B1 ECC1B2 ECC2B0 ECC2B1 ECC2B2 EP2FIFOPFH[11] 1 EP2FIFOPFH[11] 1 EP2FIFOPFL[11] 1 EP2FIFOPFL[11] 1 EP4FIFOPFH[11] 1 EP4FIFOPFH[11] 1 EP4FIFOPFL[11] E633 F.S 1 EP4FIFOPFL[11] E634 H.S. E634 F.S E635 H.S. E635 F.S E636 H.S. E636 F.S E637 H.S. E637 F.S 1 EP6FIFOPFH[11] 1 EP6FIFOPFH[11] 1 EP6FIFOPFL[11] 1 EP6FIFOPFL[11] 1 EP8FIFOPFH[11] 1 EP8FIFOPFH[11] 1 EP8FIFOPFL[11] 1 EP8FIFOPFL[11] E640 8 1 保留 EP2ISOINPKTS E641 1 EP4ISOINPKTS E642 1 EP6ISOINPKTS E643 1 EP8ISOINPKTS E644 E648 E649 4 1 7 保留 INPKTEND[11] OUTPKTEND[11] E650 1 中断 EP2FIFOIE[11] E651 E652 1 1 EP2FIFOIRQ EP4FIFOIE [11,12] [11] [11,12] E653 1 EP4FIFOIRQ E654 1 EP6FIFOIE[11] E655 E656 1 1 EP6FIFOIRQ EP8FIFOIE [11,12] [11] E657 1 EP8FIFOIRQ E658 1 IBNIE E659 1 IBNIRQ[12] E65A 1 NAKIE [11,12] 说明 ECC1 字节 1 地址 ECC1 字节 2 地址 ECC1 字节 0 地址 ECC1 字节 1 地址 ECC1 字节 2 地址 端点 2/Slave FIFO 可编程标志 H 端点 2/Slave FIFO 可编程标志 H 端点 2/Slave FIFO 可编程标志 L 端点 2/Slave FIFO 可编程标志 L 端点 4/Slave FIFO 可编程标志 H 端点 4/Slave FIFO 可编程标志 H 端点 4/Slave FIFO 可编程标志 L 端点 4/Slave FIFO 可编程标志 L 端点 6/Slave FIFO 可编程标志 H 端点 6/Slave FIFO 可编程标志 H 端点 6/Slave FIFO 可编程标志 L 端点 6/Slave FIFO 可编程标志 L 端点 8/Slave FIFO 可编程标志 H 端点 8/Slave FIFO 可编程标志 H 端点 8/Slave FIFO 可编程标志 L 端点 8/Slave FIFO 可编程标志 L b7 LINE7 COL5 LINE15 LINE7 COL5 DECIS b6 LINE6 COL4 LINE14 LINE6 COL4 PKTSTAT b4 LINE4 COL2 LINE12 LINE4 COL2 IN:PKTS[1] OUT:PFC11 OUT:PFC11 b3 b2 LINE3 LINE2 COL1 COL0 LINE11 LINE10 LINE3 LINE2 COL1 COL0 IN:PKTS[0] 0 OUT:PFC10 OUT:PFC10 0 b1 LINE1 LINE17 LINE9 LINE1 0 PFC9 b0 LINE0 LINE16 LINE8 LINE0 0 PFC8 默认值 00000000 00000000 00000000 00000000 00000000 10001000 PKTSTAT b5 LINE5 COL3 LINE13 LINE5 COL3 IN:PKTS[2] OUT:PFC12 OUT:PFC12 DECIS PFC9 10001000 bbbbbrbb PFC7 PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 IN:PKTS[2] OUT:PFC8 PFC0 IN:PKTS[1] OUT:PFC7 DECIS IN:PKTS[0] OUT:PFC6 PKTSTAT PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW 0 0 PFC8 10001000 bbrbbrrb DECIS PKTSTAT 0 IN:PKTS[1] IN:PKTS[0] 0 OUT:PFC10 OUT:PFC9 OUT:PFC10 OUT:PFC9 0 0 PFC8 10001000 bbrbbrrb PFC7 PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW IN： PKTS[1] IN： PKTS[0] PFC5 OUT:PFC7 OUT:PFC6 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW PFC9 PFC8 00001000 bbbbbrbb PFC9 00001000 bbbbbrbb 访问 R R R R R bbbbbrbb 00000000 RW DECIS PKTSTAT DECIS PKTSTAT IN:PKTS[2] IN:PKTS[1] IN:PKTS[0] 0 OUT:PFC12 OUT:PFC11 OUT:PFC10 OUT:PFC12 OUT:PFC11 OUT:PFC10 0 PFC7 PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 IN:PKTS[2] OUT:PFC8 PFC0 IN:PKTS[1] OUT:PFC7 DECIS IN:PKTS[0] OUT:PFC6 PKTSTAT PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW 0 0 PFC8 00001000 bbrbbrrb DECIS PKTSTAT 0 IN:PKTS[1] IN:PKTS[0] 0 OUT:PFC10 OUT:PFC9 OUT:PFC10 OUT:PFC9 0 0 PFC8 00001000 bbrbbrrb PFC7 PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW IN:PKTS[1] OUT:PFC7 IN:PKTS[0] OUT:PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 00000000 RW 每个帧 (1-3) 的 EP2 （如果是 ISO）输入 数据包数 每个帧 (1-3) 的 EP4 （如果是 ISO）输入 数据包数 每个帧 (1-3) 的 EP6 （如果是 ISO）输入 数据包数 每个帧 (1-3) 的 EP8 （如果是 ISO）输入 数据包数 AADJ 0 0 0 0 0 INPPF1 INPPF0 00000001 brrrrrbb AADJ 0 0 0 0 0 INPPF1 INPPF0 00000001 brrrrrrr AADJ 0 0 0 0 0 INPPF1 INPPF0 00000001 brrrrrbb AADJ 0 0 0 0 0 INPPF1 INPPF0 00000001 brrrrrrr 强制输入数据包结束 强制输出数据包结束 跳过 跳过 0 0 0 0 0 0 EP3 EP3 EP2 EP2 EP1 EP1 EP0 EP0 xxxxxxxx W xxxxxxxx W 端点 2 Slave FIFO 标志 0 中断使能 端点 2 Slave FIFO 标志 0 中断请求 端点 4 Slave FIFO 标志 0 中断使能 端点 4 Slave FIFO 标志 0 中断请求 端点 6 Slave FIFO 标志 0 中断使能 端点 6 Slave FIFO 标志 0 中断请求 端点 8 Slave FIFO 标志 0 中断使能 端点 8 Slave FIFO 标志 0 中断请求 0 IN-BULK-NAK 中断 使能 0 IN-BULK-NAK 中断 请求 EP8 端点 Ping-NAK/IBN 中断使能 0 0 0 EDGEPF PF EF FF 00000000 RW 0 0 0 0 PF EF FF 00000000 rrrrrbbb 0 0 0 EDGEPF PF EF FF 00000000 RW 0 0 0 0 PF EF FF 00000000 rrrrrbbb 0 0 0 EDGEPF PF EF FF 00000000 RW 0 0 0 0 PF EF FF 00000000 rrrrrbbb 0 0 0 EDGEPF PF EF FF 00000000 RW 0 0 0 0 PF EF FF 00000000 rrrrrbbb 0 EP8 EP6 EP4 EP2 EP1 EP0 00000000 RW 0 EP8 EP6 EP4 EP2 EP1 EP0 00xxxxxx rrbbbbbb EP6 EP4 EP2 EP1 EP0 0 IBN 00000000 RW 00000000 RW 注 12. 该寄存器只能复位，而不能设置。 文件编号：001-50431 修订版 ** 第 30 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 12. FX2LP 寄存器摘要 （续） E65C E65D E65E E65F E660 E661 E662 E663 E664 1 1 1 1 1 1 1 1 1 USBIE USBIRQ[12] EPIE EPIRQ[12] GPIFIE[11] GPIFIRQ[11] USBERRIE USBERRIRQ[12] ERRCNTLIM E665 E666 1 1 CLRERRCNT INT2IVEC E667 1 INT4IVEC E668 E669 1 7 INTSET-UP b7 说明 EP8 端点 Ping-NAK/IBN 中断请求 0 USB 中断使能 0 USB 中断请求 EP8 端点中断使能 EP8 端点中断请求 0 GPIF 中断使能 0 GPIF 中断请求 ISOEP8 USB 错误中断使能 ISOEP8 USB 错误中断请求 EC3 USB 错误计数器和 限制 清除错误计数器 EC3:0 x 0 中断 2 (USB) 自动 向量化 中断 4（Slave FIFO 和 1 GPIF）自动向量化 0 中断 2 和 4 设置 E670 E671 E672 E673 E677 E678 1 1 1 4 1 1 保留 输入 / 输出 PORTACFG PORTCCFG PORTECFG IO PORTA 备选配置 IO PORTC 备选配置 IO PORTE 备选配置 FLAGD GPIFA7 GPIFA8 SLCS GPIFA6 T2EX 0 GPIFA5 INT6 0 GPIFA4 RXD1OUT 0 0 GPIFA3 GPIFA2 RXD0OUT T2OUT INT1 GPIFA1 T1OUT INT0 GPIFA0 T0OUT 00000000 RW 00000000 RW 00000000 RW START STOP LASTRD ID1 ID0 BERR ACK DONE 000xx000 bbbrrrrr E679 1 I2DAT d7 d6 d5 d4 d3 d2 d1 d0 xxxxxxxx RW E67A 1 I2CTL 0 0 0 0 0 0 STOPIE 400KHZ 00000000 RW E67B 1 XAUTODAT1 D7 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW E67C 1 XAUTODAT2 I²C 总线 控制和状态 I²C 总线 数据 I²C 总线 控制 Autoptr1 MOVX 访问 （当 APTREN=1 时） Autoptr2 MOVX 访问 （当 APTREN=1 时） D7 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW E67D E67E E67F 1 1 1 UDMA CRC UDMACRCH[11] UDMACRCL[11] UDMACRCQUALIFIER UDMA CRC MSB UDMA CRC LSB UDMA CRC 限定符 CRC15 CRC7 QENABLE CRC14 CRC6 0 CRC13 CRC5 0 CRC12 CRC4 0 CRC11 CRC3 QSTATE CRC10 CRC2 QSIGNAL2 CRC9 CRC1 QSIGNAL1 CRC8 CRC0 QSIGNAL0 01001010 RW 10111010 RW 00000000 brrrbbbb E680 E681 E682 E683 E684 E685 E686 E687 1 1 1 1 1 1 1 1 USB 控制 USBCS SUSPEND WAKEUPCS TOGCTL USBFRAMEH USBFRAMEL MICROFRAME FNADDR USB 控制和状态 将芯片置于挂起状态 唤醒控制和状态 切换控制 USB 帧计数 H USB 帧计数 L 微型帧计数， 0-7 USB 功能地址 HSM x WU2 Q 0 FC7 0 0 0 x WU S 0 FC6 0 FA6 0 x WU2POL R 0 FC5 0 FA5 0 x WUPOL IO 0 FC4 0 FA4 DISCON x 0 EP3 0 FC3 0 FA3 NOSYNSOF x DPEN EP2 FC10 FC2 MF2 FA2 RENUM x WU2EN EP1 FC9 FC1 MF1 FA1 SIGRSUME x WUEN EP0 FC8 FC0 MF0 FA0 x0000000 xxxxxxxx xx000101 x0000000 00000xxx xxxxxxxx 00000xxx 0xxxxxxx E688 2 保留 E68A E68B E68C E68D E68E E68F E690 E691 E692 E694 E695 E696 E698 E699 E69A E69C E69D 1 1 1 1 1 1 1 1 2 1 1 2 1 1 2 1 1 端点 EP0BCH[11] EP0BCL[11] 端点 0 字节计数 H 端点 0 字节计数 L (BC15) (BC7) (BC14) BC6 (BC13) BC5 (BC12) BC4 (BC11) BC3 (BC10) BC2 (BC9) BC1 (BC8) BC0 xxxxxxxx RW xxxxxxxx RW 保留 EP1OUTBC 端点 1 OUT 字节计数 0 BC6 BC5 BC4 BC3 BC2 BC1 BC0 0xxxxxxx RW 保留 EP1INBC EP2BCH[11] EP2BCL[11] 端点 1 IN 字节计数 端点 2 字节计数 H 端点 2 字节计数 L 0 0 BC7/SKIP BC6 0 BC6 BC5 0 BC5 BC4 0 BC4 BC3 0 BC3 BC2 BC10 BC2 BC1 BC9 BC1 BC0 BC8 BC0 0xxxxxxx RW 00000xxx RW xxxxxxxx RW 端点 4 字节计数 H 端点 4 字节计数 L 0 BC7/SKIP 0 BC6 0 BC5 0 BC4 0 BC3 0 BC2 BC9 BC1 BC8 BC0 000000xx RW xxxxxxxx RW 保留 EP6BCH[11] EP6BCL[11] 端点 6 字节计数 H 端点 6 字节计数 L 0 BC7/SKIP 0 BC6 0 BC5 0 BC4 0 BC3 BC10 BC2 BC9 BC1 BC8 BC0 00000xxx RW xxxxxxxx RW 保留 EP8BCH[11] EP8BCL[11] 端点 8 字节计数 H 端点 8 字节计数 L 0 BC7/SKIP 0 BC6 0 BC5 0 BC4 0 BC3 0 BC2 BC9 BC1 BC8 BC0 000000xx RW xxxxxxxx RW 十六进制 大小 名称 E65B 1 NAKIRQ[12] 保留 保留 I2CS 保留 EP4BCH[11] EP4BCL[11] 文件编号：001-50431 修订版 ** b6 EP6 b5 EP4 b4 EP2 b3 EP1 b2 EP0 b1 0 b0 IBN 默认值 访问 xxxxxx0x bbbbbbrb EP0ACK EP0ACK EP6 EP6 0 0 ISOEP6 ISOEP6 EC2 HSGRANT HSGRANT EP4 EP4 0 0 ISOEP4 ISOEP4 EC1 URES URES EP2 EP2 0 0 ISOEP2 ISOEP2 EC0 SUSP SUSP EP1OUT EP1OUT 0 0 0 0 LIMIT3 SUTOK SUTOK EP1IN EP1IN 0 0 0 0 LIMIT2 SOF SOF EP0OUT EP0OUT GPIFWF GPIFWF 0 0 LIMIT1 SUDAV SUDAV EP0IN EP0IN GPIFDONE GPIFDONE ERRLIMIT ERRLIMIT LIMIT0 00000000 0xxxxxxx 00000000 0 00000000 000000xx 00000000 0000000x xxxx0100 x I2V4 x I2V3 x I2V2 x I2V1 x I2V0 x 0 x 0 xxxxxxxx W 00000000 R 0 I4V3 I4V2 I4V1 I4V0 0 0 10000000 R 0 0 0 AV2EN 0 INT4SRC AV4EN 00000000 RW RW rbbbbbbb RW RW RW RW RW bbbbrrrb rrrrbbbb rrrrbbbb W bbbbrbbb rrrbbbbb R R R R 第 31 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 12. FX2LP 寄存器摘要 （续） 十六进制 E69E E6A0 E6A1 大小 2 1 1 名称 保留 EP0CS EP1OUTCS E6A2 E6A3 E6A4 E6A5 E6A6 E6A7 E6A8 E6A9 E6AA E6AB 1 1 1 1 1 1 1 1 1 1 EP1INCS EP2CS EP4CS EP6CS EP8CS EP2FIFOFLGS EP4FIFOFLGS EP6FIFOFLGS EP8FIFOFLGS EP2FIFOBCH E6AC 1 EP2FIFOBCL E6AD 1 EP4FIFOBCH E6AE 1 EP4FIFOBCL E6AF 1 EP6FIFOBCH E6B0 1 EP6FIFOBCL E6B1 1 EP8FIFOBCH E6B2 1 EP8FIFOBCL E6B3 1 SUDPTRH E6B4 1 SUDPTRL E6B5 1 SUDPTRCTL E6B8 2 8 保留 SET-UPDAT E6C0 E6C1 1 1 GPIFWFSELECT GPIFIDLECS E6C2 1 GPIFIDLECTL E6C3 E6C4 E6C5 1 1 1 E6C6 1 GPIFCTLCFG GPIFADRH[11] GPIFADRL[11] FLOWSTATE FLOWSTATE E6C7 1 FLOWLOGIC E6C8 1 FLOWEQ0CTL E6C9 1 FLOWEQ1CTL E6CA 1 FLOWHOLDOFF E6CB 1 FLOWSTB E6CC 1 FLOWSTBEDGE E6CD 1 FLOWSTBPERIOD 说明 b7 HSNAK 端点 0 控制和状态 0 端点 1 OUT 控制和 状态 端点 1 IN 控制和状态 0 0 端点 2 控制和状态 0 端点 4 控制和状态 0 端点 6 控制和状态 0 端点 8 控制和状态 端点 2 Slave FIFO 标志 0 端点 4 Slave FIFO 标志 0 端点 6 Slave FIFO 标志 0 端点 8 Slave FIFO 标志 0 0 端点 2 Slave FIFO 字节总计 H BC7 端点 2 Slave FIFO 字节总计 L 0 端点 4 Slave FIFO 字节总计 H BC7 端点 4 Slave FIFO 字节总计 L 0 端点 6 Slave FIFO 字节总计 H BC7 端点 6 Slave FIFO 字节总计 L 0 端点 8 Slave FIFO 字节总计 H BC7 端点 8 Slave FIFO 字节总计 L Setup 数据指针高地址 A15 字节 Setup 数据指针低地址 A7 字节 Setup 数据指针自动 0 模式 b6 b5 b4 b3 b2 b1 b0 默认值 0 0 0 0 0 0 0 0 0 0 BUSY BUSY STALL STALL 10000000 bbbbbbrb 00000000 bbbbbbrb 0 NPAK2 0 NPAK2 0 0 0 0 0 0 0 NPAK1 NPAK1 NPAK1 NPAK1 0 0 0 0 0 0 NPAK0 NPAK0 NPAK0 NPAK0 0 0 0 0 BC12 0 FULL FULL FULL FULL 0 0 0 0 BC11 0 EMPTY EMPTY EMPTY EMPTY PF PF PF PF BC10 BUSY 0 0 0 0 EF EF EF EF BC9 STALL STALL STALL STALL STALL FF FF FF FF BC8 00000000 00101000 00101000 00000100 00000100 00000010 00000010 00000110 00000110 00000000 BC6 BC5 BC4 BC3 BC2 BC1 BC0 00000000 R 0 0 0 0 BC10 BC9 BC8 00000000 R BC6 BC5 BC4 BC3 BC2 BC1 BC0 00000000 R 0 0 0 BC11 BC10 BC9 BC8 00000000 R BC6 BC5 BC4 BC3 BC2 BC1 BC0 00000000 R 0 0 0 0 BC10 BC9 BC8 00000000 R BC6 BC5 BC4 BC3 BC2 BC1 BC0 00000000 R A14 A13 A12 A11 A10 A9 A8 xxxxxxxx RW A6 A5 A4 A3 A2 A1 0 xxxxxxx0 bbbbbbbr 0 0 0 0 0 0 SDPAUTO 00000001 RW D6 D5 D4 D3 D2 D1 D0 xxxxxxxx R 访问 bbbbbbrb rrrrrrrb rrrrrrrb rrrrrrrb rrrrrrrb R R R R R 8 字节的 Setup 数据 SET-UPDAT[0] = bmRequestType SET-UPDAT[1] = bmRequest SET-UPDAT[2:3] = wValue SET-UPDAT[4:5] = wIndex SET-UPDAT[6:7] = wLength D7 波形选择器 GPIF 已完成， GPIF IDLE 驱动模式 不活动总线， CTL 状态 CTL 驱动类型 GPIF 地址 H GPIF 地址 L SINGLEWR1 SINGLEWR0 SINGLERD1 SINGLERD0 FIFOWR1 DONE 0 0 0 0 FIFOWR0 0 FIFORD1 0 FIFORD0 IDLEDRV 11100100 RW 10000000 RW 0 0 CTL5 CTL4 CTL3 CTL2 CTL1 CTL0 11111111 RW TRICTL 0 GPIFA7 0 0 GPIFA6 CTL5 0 GPIFA5 CTL4 0 GPIFA4 CTL3 0 GPIFA3 CTL2 0 GPIFA2 CTL1 0 GPIFA1 CTL0 GPIFA8 GPIFA0 00000000 RW 00000000 RW 00000000 RW 流状态使能和 选择器 FSE 0 0 0 0 FS2 FS1 FS0 00000000 brrrrbbb 流状态逻辑 流状态中的 CTL 引脚 状态 （当 Logic = 0 时） 流状态中的 CTL 引脚 状态 （当 Logic = 1 时） 延迟配置 LFUNC1 LFUNC0 TERMA2 TERMA1 TERMA0 TERMB2 TERMB1 TERMB0 00000000 RW CTL0E3 CTL0E2 CTL0E1/ CTL5 CTL0E0/ CTL4 CTL3 CTL2 CTL1 CTL0 00000000 RW CTL0E3 CTL0E2 CTL0E1/ CTL5 CTL0E0/ CTL4 CTL3 CTL2 CTL1 CTL0 00000000 RW HOPERIOD3 HOPERIOD2 HOPERIOD1 HOPERIOD HOSTATE 0 SLAVE RDYASYNC CTLTOGL SUSTAIN 0 HOCTL2 HOCTL1 HOCTL0 00010010 RW MSTB2 MSTB1 MSTB0 00100000 RW 0 0 0 0 0 0 FALLING RISING 00000001 rrrrrrbb D7 D6 D5 D4 D3 D2 D1 D0 00000010 RW GPIF 流状态选通脉冲 配置 流状态上升 / 下降沿 配置 主选通脉冲半周期 文件编号：001-50431 修订版 ** 第 32 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 12. FX2LP 寄存器摘要 （续） 十六进制 大小 名称 E6CE 1 GPIFTCB3[11] E6CF 1 GPIFTCB2[11] E6D0 1 GPIFTCB1[11] 1 GPIFTCB0[11] 2 保留 保留 E6D1 E6D2 E6D3 1 1 E6D4 1 3 E6DA E6DB 1 1 E6DC 1 3 E6E2 E6E3 1 1 E6E4 1 3 保留 EP2GPIFFLGSEL[11] EP2GPIFPFSTOP 说明 GPIF 事务处理计数 字节 3 GPIF 事务处理计数 字节 2 GPIF 事务处理计数 字节 1 GPIF 事务处理计数 字节 0 b7 TC31 b6 TC30 b5 TC29 b4 TC28 b3 TC27 b2 TC26 b1 TC25 b0 TC24 默认值 访问 00000000 RW TC23 TC22 TC21 TC20 TC19 TC18 TC17 TC16 00000000 RW TC15 TC14 TC13 TC12 TC11 TC10 TC9 TC8 00000000 RW TC7 TC6 TC5 TC4 TC3 TC2 TC1 TC0 00000001 RW 00000000 RW 端点 2 GPIF 标志选择 0 0 进度标志上的端点 2 GPIF 停止事务处理 x 端点 2 GPIF 触发器 0 0 0 0 0 0 0 0 0 0 FS1 0 FS0 00000000 RW FIFO2FLAG 00000000 RW x x x x x x x 端点 4 GPIF 标志选择 0 0 进度标志上的端点 4 GPIF 停止事务处理 x 端点 4 GPIF 触发器 0 0 0 0 0 0 0 0 0 0 FS1 0 FS0 00000000 RW FIFO4FLAG 00000000 RW x x x x x x x 端点 6 GPIF 标志选择 0 0 进度标志上的端点 6 GPIF 停止事务处理 x 端点 6 GPIF 触发器 0 0 0 0 0 0 0 0 0 0 FS1 0 FS0 00000000 RW FIFO6FLAG 00000000 RW x x x x x x x 端点 8 GPIF 标志选择 0 0 进度标志上的端点 8 GPIF 停止事务处理 x 端点 8 GPIF 触发器 0 0 0 0 0 0 0 0 0 0 FS1 0 FS0 00000000 RW FIFO8FLAG 00000000 RW x x x x x x x xxxxxxxx W D14 D13 D12 D11 D10 D9 D8 xxxxxxxx RW 读取 / 写入 GPIF 数据 D7 L 并触发事务处理 XGPIFSGLDATLNOX 读取 GPIF 数据 L， D7 无事务处理触发器 GPIFREADYCFG 内部 RDY、同步 / 异 INTRDY 步、 RDY 引脚状态 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW D6 D5 D4 D3 D2 D1 D0 xxxxxxxx R SAS TCXRDY5 0 0 0 0 0 00000000 bbbrrrrr EP2GPIFTRIG[11] 保留 保留 保留 EP4GPIFFLGSEL[11] EP4GPIFPFSTOP EP4GPIFTRIG[11] 保留 保留 保留 EP6GPIFFLGSEL[11] EP6GPIFPFSTOP EP6GPIFTRIG[11] 保留 保留 保留 EP8GPIFFLGSEL[11] EP8GPIFPFSTOP xxxxxxxx W xxxxxxxx W xxxxxxxx W E6EA E6EB 1 1 E6EC EP8GPIFTRIG[11] E6F0 1 3 1 E6F1 1 XGPIFSGLDATLX E6F2 1 E6F3 1 E6F4 1 GPIFREADYSTAT 0 RDY5 RDY4 RDY3 RDY2 RDY1 RDY0 00xxxxxx R 1 2 GPIFABORT GPIF 就绪状态 中止 GPIF 波形 0 E6F5 E6F6 x x x x x x x x xxxxxxxx W E740 E780 E7C0 E800 F000 保留 端点缓冲区 EP0BUF EP10UTBUF EP1INBUF 64 64 64 2048 保留 1024 EP2FIFOBUF EP0-IN/-OUT 缓冲区 EP1-OUT 缓冲区 EP1-IN 缓冲区 D7 D7 D7 D6 D6 D6 D5 D5 D5 D4 D4 D4 D3 D3 D3 D2 D2 D2 D1 D1 D1 D0 D0 D0 D7 D6 D5 D4 D3 D2 D1 D0 F400 512 EP4FIFOBUF 512/1024 字节 EP 2/Slave FIFO 缓冲区 （输入或输出） 512 字节 EP 4/Slave FIFO 缓冲区 （输入或输出） xxxxxxxx RW xxxxxxxx RW xxxxxxxx RW RW xxxxxxxx RW D7 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW F600 F800 512 保留 1024 EP6FIFOBUF D7 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW FC00 512 EP8FIFOBUF 512/1024 字节 EP 6/Slave FIFO 缓冲区 （输入或输出） 512 字节 EP 8/Slave FIFO 缓冲区 （输入或输出） D7 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx RW FE00 512 保留 保留 XGPIFSGLDATH GPIF 数据 H （仅 16 位模式） 文件编号：001-50431 修订版 ** D15 第 33 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 12. FX2LP 寄存器摘要 （续） 十六进制 大小 名称 xxxx I²C 配置字节 b7 0 b6 DISCON b5 0 b4 0 b3 0 b2 0 b1 0 b0 400KHZ 默认值 访问 xxxxxxxx n/a D7 D7 A7 A15 A7 A15 0 SMOD0 TF1 D6 D6 A6 A14 A6 A14 0 x TR1 D5 D5 A5 A13 A5 A13 0 1 TF0 D4 D4 A4 A12 A4 A12 0 1 TR0 D3 D3 A3 A11 A3 A11 0 x IE1 D2 D2 A2 A10 A2 A10 0 x IT1 D1 D1 A1 A9 A1 A9 0 x IE0 D0 D0 A0 A8 A0 A8 SEL IDLE IT0 xxxxxxxx 00000111 00000000 00000000 00000000 00000000 00000000 00110000 00000000 GATE CT M1 M0 GATE CT M1 M0 00000000 RW D7 D7 D15 D15 x D6 D6 D14 D14 x D5 D5 D13 D13 T2M D4 D4 D12 D12 T1M D3 D3 D11 D11 T0M D2 D2 D10 D10 MD2 D1 D1 D9 D9 MD1 D0 D0 D8 D8 MD0 00000000 00000000 00000000 00000000 00000001 端口 B （可位寻址） D7 IE5 外部中断标志 MOVX 的高位地址字节 A15 （使用 @R0 / @R1） D6 IE4 A14 D5 I²CINT A13 D4 USBNT A12 D3 1 A11 D2 0 A10 D1 0 A9 D0 0 A8 xxxxxxxx RW 00001000 RW 00000000 RW SM1_0 SM2_0 REN_0 TB8_0 RB8_0 TI_0 RI_0 00000000 RW D6 A14 A6 D5 A13 A5 D4 A12 A4 D3 A11 A3 D2 A10 A2 D1 A9 A1 D0 A8 A0 00000000 RW 00000000 RW 00000000 RW 说明 [14] 80 81 82 83 84 85 86 87 88 1 1 1 1 1 1 1 1 1 特殊功能寄存器 (SFR) IOA[13] SP DPL0 DPH0 DPL1[13] DPH1[13] DPS[13] PCON TCON 89 1 TMOD 8A 8B 8C 8D 8E 8F 90 91 92 1 1 1 1 1 1 1 1 1 TL0 TL1 TH0 TH1 CKCON[13] 93 98 5 1 保留 SCON0 99 9A 9B 9C 9D 9E 9F A0 A1 A2 A3 A8 A9 AA 1 1 1 1 1 1 1 1 1 1 5 1 1 1 SBUF0 AUTOPTRH1[13] AUTOPTRL1[13] SM0_0 串行端口 0 控制 （可位寻址） 串行端口 0 数据缓冲区 D7 A15 自动指针 1 地址 H A7 自动指针 1 地址 L 保留 AUTOPTRH2[13] AUTOPTRL2[13] 自动指针 2 地址 H 自动指针 2 地址 L A15 A7 A14 A6 A13 A5 A12 A4 A11 A3 A10 A2 A9 A1 A8 A0 00000000 RW 00000000 RW 保留 IOC[13] INT2CLR[13] INT4CLR[13] 端口 C （可位寻址） 中断 2 清除 中断 4 清除 D7 x x D6 x x D5 x x D4 x x D3 x x D2 x x D1 x x D0 x x xxxxxxxx RW xxxxxxxx W xxxxxxxx W 保留 IE 中断使能 （可位寻址） EA ES1 ET2 ES0 ET1 EX1 ET0 EX0 00000000 RW EP6F EP6E EP4F EP4E EP2F EP2E 01011010 R 1 EP4PF EP4EF EP4FF 0 EP2PF EP2EF EP2FF 00100010 R AC 1 EP68FIFOFLGS[13] EP8F 端点 2、 4、 6、 8 状态标志 端点 2、 4 Slave FIFO 0 状态标志 端点 6、 8 Slave FIFO 0 状态标志 EP8E EP24FIFOFLGS[13] EP8PF EP8EF EP8FF 0 EP6PF EP6EF EP6FF 01100110 R AD 2 AF 1 保留 AUTOPTRSETUP[13] 0 0 0 APTR2INC APTR1INC APTREN 00000110 RW 1 1 1 1 1 1 1 1 1 IOD[13] IOE[13] OEA[13] OEB[13] OEC[13] OED[13] OEE[13] 自动指针 1 和 2 设置 0 端口 D （可位寻址） D7 端口 E （不可位寻址） D7 D7 端口 A 输出使能 D7 端口 B 输出使能 D7 端口 C 输出使能 D7 端口 D 输出使能 D7 端口 E 输出使能 0 B0 B1 B2 B3 B4 B5 B6 B7 B8 D6 D6 D6 D6 D6 D6 D6 D5 D5 D5 D5 D5 D5 D5 D4 D4 D4 D4 D4 D4 D4 D3 D3 D3 D3 D3 D3 D3 D2 D2 D2 D2 D2 D2 D2 D1 D1 D1 D1 D1 D1 D1 D0 D0 D0 D0 D0 D0 D0 xxxxxxxx xxxxxxxx 00000000 00000000 00000000 00000000 00000000 PX0 10000000 RW B9 BA 1 1 保留 EP01STAT[13] BB 1 GPIFTRIG[13, 11] BC BD 1 1 保留 GPIFSGLDATH[13] AB 保留 IOB[13] EXIF[13] MPAGE[13] 保留 EP2468STAT[13] 保留 IP 端口 A （可位寻址） 堆栈指针 数据指针 0 L 数据指针 0 H 数据指针 1 L 数据指针 1 H 数据指针 0/1 选择 电源控制 定时器 / 计数器控制 （可位寻址） 定时器 / 计数器模式 控制 Timer 0 重新加载 L Timer 1 重新加载 L Timer 0 重新加载 H Timer 1 重新加载 H 时钟控制 RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW RW 中断优先级 （可位寻址） 1 PS1 PT2 PS0 PT1 PX1 PT0 端点 0 和 1 状态 0 0 0 0 0 EP1INBSY 00000000 R 0 0 0 0 RW EP1OUTBS EP0BSY Y EP1 EP0 D14 D13 D12 D11 D10 D9 xxxxxxxx RW 端点 2、4、6、8 GPIF DONE Slave FIFO 触发器 GPIF 数据 H （仅 16 位模式） D15 D8 10000xxx brrrrbbb 注 13. SFR 不属于标准的 8051 体系架构。 14. 如果 SIE 检测不到 EEPROM，则默认值为 00000000。 文件编号：001-50431 修订版 ** 第 34 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 表 12. FX2LP 寄存器摘要 （续） 十六进制 大小 名称 BE 1 GPIFSGLDATLX[13] b7 说明 D7 GPIF 数据 L， 带触发器 [13] GPIFSGLDATLNOX D7 GPIF 数据 L， 无触发器 SCON1[13] SM0_1 串行端口 1 控制 （可位寻址） [13] SBUF1 串行端口 1 数据缓冲区 D7 保留 T2CON Timer/Counter 2 控制 TF2 （可位寻址） 保留 RCAP2L D7 Timer 2 的捕获， 自动重新加载， 向上计数器 L RCAP2H D7 Timer 2 的捕获， 自动重新加载， 向上计数器 H TL2 D7 Timer 2 重新加载 L TH2 D15 Timer 2 重新加载 H b6 D6 b5 D5 b4 D4 b3 D3 b2 D2 b1 D1 b0 D0 默认值 访问 xxxxxxxx RW BF 1 D6 D5 D4 D3 D2 D1 D0 xxxxxxxx R C0 1 SM1_1 SM2_1 REN_1 TB8_1 RB8_1 TI_1 RI_1 00000000 RW C1 C2 C8 1 6 1 D6 D5 D4 D3 D2 D1 D0 00000000 RW EXF2 RCLK TCLK EXEN2 TR2 CT2 CPRL2 00000000 RW C9 CA 1 1 D6 D5 D4 D3 D2 D1 D0 00000000 RW CB 1 D6 D5 D4 D3 D2 D1 D0 00000000 RW CC CD CE D0 1 1 2 1 D6 D14 D5 D13 D4 D12 D3 D11 D2 D10 D1 D9 D0 D8 00000000 RW 00000000 RW D1 D8 D9 E0 E1 E8 E9 F0 F1 F8 F9 7 1 7 1 7 1 7 1 7 1 7 保留 PSW 程序状态字 （可位寻址） CY AC F0 RS1 RS0 OV F1 P 00000000 RW 保留 EICON[13] 外部中断控制 SMOD1 1 ERESI RESI INT6 0 0 0 01000000 RW 保留 ACC 累加器 （可位寻址） D7 D6 D5 D4 D3 D2 D1 D0 00000000 RW 保留 EIE[13] 外部中断使能 1 1 1 EX6 EX5 EX4 EI²C EUSB 11100000 RW 保留 B B （可位寻址） D7 D6 D5 D4 D3 D2 D1 D0 00000000 RW 保留 EIP[13] 外部中断优先级控制 1 1 1 PX6 PX5 PX4 PI²C PUSB 11100000 RW 保留 R = 所有位只读 W = 所有位只写 r = 只读位 w = 只写位 b = 可读 / 写位 文件编号：001-50431 修订版 ** 第 35 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 6. 绝对最大等级 存储温度 ........................................................................................................................................................................65°C 到 +150°C 供电状态下的环境温度 （商用）........................................................................................................................................0°C 到 +70°C 供电状态下的环境温度 （工业用）.............................................................................................................................. –40°C 到 +105°C 供电电压对地电位...........................................................................................................................................................–0.5V 到 +4.0V 对任何输入引脚的直流输入电压 [15] ............................................................................................................................................... 5.25V 在高 Z 状态下应用于输出端的直流电压............................................................................................................... –0.5V 到 VCC + 0.5V 功耗 ........................................................................................................................................................................................... 300 mW 静态放电电压 ..............................................................................................................................................................................>2000V 每个 IO 端口的最大输出电流 ........................................................................................................................................................ 10 mA 全部五个 IO 端口的最大输出电流 （128 和 100 引脚封装）......................................................................................................... 50 mA 7. 运行条件 TA （偏差条件下的环境温度）商用 .................................................................................................................................. 0°C 到 +70°C TA （偏差条件下的环境温度）工业用..........................................................................................................................–40°C 到 +105°C 供电电压 .....................................................................................................................................................................+3.00V 到 +3.60V 接地电压 ............................................................................................................................................................................................. 0V FOSC （振荡器或晶体频率）.................................................................................................................. 24 MHz ± 100 ppm，并行谐振 8. 热特性 下表列出了各种封装的热特性 : 表 13. 热特性 θa 环境温度 θJc 结到管壳温度 θCa 管壳到环境温度 θJa 结到环境温度 θJc + θCa (°C) (°C/W) (°C/W) (°C/W) 56 SSOP 70 24.4 23.3 47.7 100 TQFP 70 11.9 34.0 45.9 128 TQFP 70 15.5 27.7 43.2 56 QFN 70 10.6 14.6 25.2 56 VFBGA 70 30.9 27.7 58.6 封装 结温度 θj 可以使用以下方程式计算： θj = P*θJa + θa 其中， P = 功率 θJa = 结到环境温度 (θJc + θCa) θa = 环境温度 (70 C) 管壳温度 θc 可以使用以下方程式计算： θc = P*θCa + θa 其中， P = 功率 θCa = 管壳到环境温度 θa = 环境温度 (70 C) 注 15. 请勿在芯片断电的情况下为 IO 加电。 文件编号：001-50431 修订版 ** 第 36 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 9. 直流特性 表 14. 直流特性 参数 VCC 说明 条件 供电电压 VCC Ramp Up 0 到 3.3V 最小值 3.00 Typ 3.3 最大值 3.60 单位 V μs 200 VIH 输入高电平电压 2 VIL 输入低电平电压 –0.5 0.8 V VIH_X 晶体输入高电平电压 2 5.25 V VIL_X 晶体输入低电平电压 II 输入泄漏电流 0< VIN < VCC VOH 输出高电平电压 IOUT = 4 mA VOL 输出低电平电压 IOUT = –4 mA 5.25 –0.5 V 0.8 V ±10 μA 2.4 V 0.4 V IOH 输出电流高电平 4 mA IOL 输出电流低电平 4 mA CIN 输入引脚电容 ISUSP ICC TRESET 挂起电流 CY7C68014/CY7C68016 D+/D– 除外 D+/D– 10 pF 15 pF 连接 300 380[16] μA 断开连接 100 150[16] μA mA 挂起电流 CY7C68013/CY7C68015 连接 0.5 1.2[16] 断开连接 0.3 1.0[16] mA 供电电流 8051 正在运行，已连接到 USB HS 50 85 mA 8051 正在运行，已连接到 USB FS 35 65 mA 有效供电后的复位时间 加电后引脚复位 VCC 最小值 = 3.0V 5.0 mS 200 μS 9.1 USB 收发器 在全速和高速模式下与 USB 2.0 兼容。 10. 交流电特性 10.1 USB 收发器 在全速和高速模式下与 USB 2.0 兼容。 注 16. 测量条件为最大 VCC， 25°C。 文件编号：001-50431 修订版 ** 第 37 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.2 程序存储器读取 图 12. 程序存储器读取时序图 tCL CLKOUT[17] tAV tAV A[15..0] tSTBH tSTBL PSEN# [18] tACC1 D[7..0] tDH 数据输入 tSOEL OE# tSCSL CS# 表 15. 程序存储器读取参数 参数 tCL 说明 最小值 Typ 最大值 20.83 1/CLKOUT 频率 单位 ns 注 48 MHz 41.66 ns 24 MHz 83.2 ns 12 MHz tAV 从时钟到有效地址的延迟 0 10.7 ns tSTBL 时钟到 PSEN 低电平 0 8 ns tSTBH 时钟到 PSEN 高电平 0 tSOEL 时钟到 OE 低电平 tSCSL 时钟到 CS 低电平 tDSU 数据设置到时钟 tDH 数据保留时间 8 ns 11.1 ns 13 ns 9.6 ns 0 ns 注 17. CLKOUT 显示正极性。 18. tACC1 是根据上述参数按照以下方程式计算得出的： tACC1 (24 MHz) = 3*tCL – tAV – tDSU = 106 ns tACC1 (48 MHz) = 3*tCL – tAV – tDSU = 43 ns 文件编号：001-50431 修订版 ** 第 38 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.3 数据存储器读取 图 13. 数据存储器读取时序图 tCL 展宽 = 0 CLKOUT[17] tAV tAV A[15..0] tSTBH tSTBL RD# tSCSL CS# tSOEL OE# [19] tDSU tDH tACC1 D[7..0] 数据输入 展宽 = 1 tCL CLKOUT[17] tAV A[15..0] RD# CS# tDSU tACC1[19] D[7..0] tDH 数据输入 表 16. 数据存储器读取参数 参数 tCL 说明 最小值 1/CLKOUT 频率 Typ 20.83 最大值 单位 ns 注 48 MHz 41.66 ns 24 MHz ns 12 MHz 83.2 tAV 从时钟到有效地址的延迟 tSTBL 10.7 ns 时钟到 RD 低电平 11 ns tSTBH 时钟到 RD 高电平 11 ns tSCSL 时钟到 CS 低电平 13 ns tSOEL 时钟到 OE 低电平 11.1 ns tDSU 数据设置到时钟 tDH 数据保留时间 9.6 ns 0 ns 当使用 AUTPOPTR1 到 AUTOPTR2 来寻址外部存储器时， AUTOPTR1 的地址只有在 RD# 或 WR# 为有效时才有效。 AUTOPTR2 的地址在整个周期内都有效，而且满足上述基于展宽值的地址有效时间。 注 19. tACC2 和 tACC3 是根据上述参数按照以下方程式计算得出的： tACC2 (24 MHz) = 3*tCL – tAV – tDSU = 106 ns tACC2 (48 MHz) = 3*tCL – tAV – tDSU = 43 ns tACC3 (24 MHz) = 5*tCL – tAV – tDSU = 190 ns tACC3 (48 MHz) = 5*tCL – tAV – tDSU = 86 ns 文件编号：001-50431 修订版 ** 第 39 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.4 数据存储器写入 图 14. 数据存储器写入时序图 tCL CLKOUT tAV tSTBL tSTBH tAV A[15..0] WR# tSCSL CS# tON1 tOFF1 D[7..0] 数据输出 展宽 = 1 tCL CLKOUT tAV A[15..0] WR# CS# tON1 tOFF1 D[7..0] 数据输出 表 17. 数据存储器写入参数 参数 说明 tAV 从时钟到有效地址的延迟 tSTBL 最小值 0 最大值 10.7 单位 ns 时钟到 WR 脉冲低电平 0 11.2 ns tSTBH 时钟到 WR 脉冲高电平 0 11.2 ns tSCSL 时钟到 CS 脉冲低电平 13.0 ns 13.1 ns 13.1 ns tON1 时钟到数据开启 0 tOFF1 时钟到数据保留时间 0 注 当使用 AUTPOPTR1 到 AUTOPTR2 来寻址外部存储器时， AUTOPTR1 的地址只有在 RD# 或 WR# 为有效时才有效。 AUTOPTR2 的地址在整个周期内都有效，而且满足上述基于展宽值的地址有效时间。 文件编号：001-50431 修订版 ** 第 40 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.5 PORTC 选通脉冲功能时序 RD# 和 WR# 在 100 引脚版本和 128 引脚封装中提供。在这些 100 引脚和 128 引脚的版本中，可以通过 8051 控制位设置在 8051 对 PORTC 进行读 / 写操作时触发 RD# 和 WR# 引脚。通 过在 CPUCS 寄存器中设置 PORTCSTB 位，可使能此功能。 RD# 信号会提示外部逻辑准备下一个数据字节。在触发 RD# 信 号本身时，并不会进行任何内部取样操作，它仅仅是用于准备下 一个数据字节的预获取类型信号。因此，在使用该信号时记住这 一点可让您轻松符合下一次读取操作的设置时间。 当访问 PORTC 时，会 将 RD# 和 WR# 选 通 脉 冲 触发两个 CLKOUT 周期。 RD# 脉冲的目的是让外设知道：8051 已完成对 PORTC 的读取 操作，而且数据已经在触发 RD# 信号前的三个 CLKOUT 周期前 就已锁存到 PORTC 中。在触发 RD# 的脉冲后，外部逻辑即可 更新 PORTC 上的数据。 在更新 PORTC 后，会将 WR# 选通脉冲触发两个时钟周期，并 且在此后的两个时钟周期内有效，如图 15 所示。 至于读取操作，PORTC 在对 RD# 进行触发的三个时钟周期以前 的值是 8051 读入的值。在 8051 对 PORTC 执行读取功能后的 3 个时钟周期之后，将触发 RD# 的脉冲并持续 2 个时钟周期。 以下是访问 PORTC 时的读写选通功能的时序图。有关 RD# 和 WR# 信号传输延迟的详细信息，请参考第 10.3 节和第 10.4 节。 图 15. 8051 访问 PORTC 时的 WR# 选通脉冲功能 tCLKOUT CLKOUT PORTC 已更新 tSTBL tSTBH WR# 图 16. 8051 访问 PORTC 时的 RD# 选通脉冲功能 tCLKOUT CLKOUT 8051 读取 PORTC 数据必须保留 3 个时钟周期 可以由外部逻辑更新数据 tSTBL tSTBH RD# 文件编号：001-50431 修订版 ** 第 41 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.6 GPIF 同步信号 图 17. GPIF 同步信号时序图 [20] tIFCLK IFCLK tSGA GPIFADR[8:0] RDYX tSRY tRYH DATA（输入） 有效 tSGD tDAH CTLX tXCTL DATA（输出） N N+1 tXGD 表 18. IFCLK 来源于内部时的 GPIF 同步信号参数 [20, 21] 参数 说明 tIFCLK IFCLK 周期 tSRY RDYX 到时钟设置时间 tRYH 时钟到 RDYX tSGD GPIF 数据到时钟设置时间 tDAH GPIF 数据保留时间 tSGA 最小值 20.83 最大值 单位 ns 8.9 ns 0 ns 9.2 ns 0 ns 时钟到 GPIF 地址传输延迟 7.5 ns tXGD 时钟到 GPIF 数据输出传输延迟 11 ns tXCTL 时钟到 CTLX 输出传输延迟 6.7 ns 最大值 200 单位 ns 表 19. IFCLK 来源于外部时的 GPIF 同步信号参数 [21] 参数 说明 最小值 20.83 tIFCLK IFCLK 周期 [22] tSRY RDYX 到时钟设置时间 2.9 ns tRYH 时钟到 RDYX 3.7 ns tSGD GPIF 数据到时钟设置时间 3.2 ns tDAH GPIF 数据保留时间 4.5 ns tSGA 时钟到 GPIF 地址传输延迟 tXGD 时钟到 GPIF 数据输出传输延迟 tXCTL 时钟到 CTLX 输出传输延迟 11.5 ns 15 ns 10.7 ns 注 20. 虚线表示具有可编程极性的信号。 21. 当使用内部 48-MHz IFCLK 时， GPIF 异步 RDYx 信号的最小设置时间为 50 ns。 22. IFCLK 不得超过 48 MHz。 文件编号：001-50431 修订版 ** 第 42 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.7 Slave FIFO 同步读取 图 18. Slave FIFO 同步读取时序图 [20] tIFCLK IFCLK tSRD tRDH SLRD tXFLG FLAGS DATA N tOEon N+1 tXFD tOEoff SLOE 表 20. IFCLK 来源于内部时的 Slave FIFO 同步读取参数 [21] 参数 说明 最小值 20.83 tIFCLK IFCLK 周期 tSRD SLRD 到时钟设置时间 18.7 tRDH 时钟到 SLRD 保留时间 0 tOEon tOEoff 最大值 单位 ns ns ns SLOE 开启到 FIFO 数据有效 10.5 ns SLOE 关闭到 FIFO 数据保留 10.5 ns tXFLG 时钟到 FLAGS 输出传输延迟 9.5 ns tXFD 时钟到 FIFO 数据输出传输延迟 11 ns 最大值 200 单位 ns 表 21. IFCLK 来源于外部时的 Slave FIFO 同步读取参数 [21] 参数 说明 最小值 20.83 tIFCLK IFCLK 周期 tSRD SLRD 到时钟设置时间 12.7 ns tRDH 时钟到 SLRD 保留时间 3.7 ns tOEon SLOE 开启到 FIFO 数据有效 10.5 ns tOEoff SLOE 关闭到 FIFO 数据保留 10.5 ns tXFLG 时钟到 FLAGS 输出传输延迟 13.5 ns tXFD 时钟到 FIFO 数据输出传输延迟 15 ns 文件编号：001-50431 修订版 ** 第 43 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.8 Slave FIFO 异步读取 图 19. Slave FIFO 异步读取时序图 [20] tRDpwh SLRD tRDpwl FLAGS tXFD tXFLG DATA N tOEon SLOE N+1 tOEoff 表 22. Slave FIFO 异步读取参数 [23] tRDpwl 参数 说明 SLRD 脉冲宽度低电平 最小值 50 tRDpwh SLRD 脉冲宽度高电平 50 tXFLG SLRD 到 FLAGS 输出传输延迟 tXFD SLRD 到 FIFO 数据输出传输延迟 tOEon tOEoff 最大值 单位 ns ns 70 ns 15 ns SLOE 开启到 FIFO 数据有效 10.5 ns SLOE 关闭到 FIFO 数据保留 10.5 ns 注 23. Slave FIFO 异步参数值使用频率为 48 MHz 时的内部 IFCLK 设置。 文件编号：001-50431 修订版 ** 第 44 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.9 Slave FIFO 同步写入 图 20. Slave FIFO 同步写入时序图 [20] tIFCLK IFCLK SLWR DATA tSWR tWRH N Z tSFD Z tFDH FLAGS tXFLG 表 23. IFCLK 来源于内部时的 Slave FIFO 同步写入参数 [21] 参数 说明 tIFCLK IFCLK 周期 tSWR 最小值 20.83 最大值 单位 ns SLWR 到时钟设置时间 10.4 ns tWRH 时钟到 SLWR 保留时间 0 ns tSFD FIFO 数据到时钟设置时间 9.2 ns tFDH 时钟到 FIFO 数据保留时间 0 tXFLG 时钟到 FLAGS 输出传输时间 ns 9.5 ns 最大值 200 单位 ns 表 24. IFCLK 来源于外部时的 Slave FIFO 同步写入参数 [21] 参数 说明 tIFCLK IFCLK 周期 tSWR SLWR 到时钟设置时间 tWRH 最小值 20.83 12.1 ns 时钟到 SLWR 保留时间 3.6 ns tSFD FIFO 数据到时钟设置时间 3.2 ns tFDH 时钟到 FIFO 数据保留时间 4.5 tXFLG 时钟到 FLAGS 输出传输时间 文件编号：001-50431 修订版 ** ns 13.5 ns 第 45 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.10 Slave FIFO 异步写入 图 21. Slave FIFO 异步写入时序图 [20] tWRpwh SLWR SLWR/SLCS# tWRpwl tSFD tFDH DATA tXFD FLAGS 表 25. IFCLK 来源于内部时的 Slave FIFO 异步写入参数 [23] tWRpwl 参数 说明 SLWR 脉冲低电平 最小值 50 tWRpwh 最大值 单位 ns SLWR 脉冲高电平 70 ns tSFD SLWR 到 FIFO DATA 设置时间 10 ns tFDH FIFO DATA 到 SLWR 保留时间 10 tXFD SLWR 到 FLAGS 输出传输延迟 ns 70 ns 最大值 单位 ns 10.11 Slave FIFO 同步数据包结束选通脉冲 图 22. Slave FIFO 同步数据包结束选通脉冲时序图 [20] IFCLK tPEH PKTEND tSPE FLAGS tXFLG 表 26. IFCLK 来源于内部时的 Slave FIFO 同步数据包结束选通脉冲参数 [21] 参数 说明 tIFCLK IFCLK 周期 tSPE 最小值 20.83 PKTEND 到时钟设置时间 14.6 ns tPEH 时钟到 PKTEND 保留时间 0 ns tXFLG 时钟到 FLAGS 输出传输延迟 9.5 ns 最大值 200 单位 ns 表 27. IFCLK 来源于外部时的 Slave FIFO 同步数据包结束选通脉冲参数 [21] 参数 说明 最小值 20.83 tIFCLK IFCLK 周期 tSPE PKTEND 到时钟设置时间 8.6 tPEH 时钟到 PKTEND 保留时间 2.5 tXFLG 时钟到 FLAGS 输出传输延迟 文件编号：001-50431 修订版 ** ns ns 13.5 ns 第 46 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 升沿之后，触发 PKTEND 至少一个时钟周期。图 23 显示了这种 情况。X 是将输入端点配置为自动模式时设置的 AUTOINLEN 寄 存器值。 触发 SLWR 时，对触发 PKTEND 引脚并没有特定的时序要求。 可以使用通过时钟脉冲输入到 FIFO 中的最后一个数据值 （或其 后输入的值）来触发 PKTEND。设置时间 tSPE 和保留时间 tPEH 是必须满足的。 图 23 显示了提交两个数据包的情况。第一个数据包在 FIFO 中的 字节数达到 X （在 AUTOINLEN 寄存器中设置的值）时自动提 交，而第二个单字节 / 单字短数据包则使用 PKTEND 手动提交。 虽然对 PKTEND 触发没有特定的时序要求，但在使用 PKTEND 提交一个单字节或单字数据包时，有一个特定的极端状况条件需 要注意。将 FIFO 配置为在自动模式下运行，且需要接连发送两 个数据包时，有一个附加的时序要求需要满足：自动提交一个完 整的数据包（完全限定为 FIFO 中的字节数，符合在 AUTOINLEN 寄存器中设置的级别），然后使用 PKTEND 引脚手动提交一个单 字节或单字短数据包。在这种情况下，用户必须确保在导致最后 一个字节或字通过时钟脉冲输入到前一个自动提交数据包中的上 请注意，在 PKTEND 触发和通过时钟脉冲传输前一个数据包的 最后一个字节 （导致该数据包自动提交）之间，至少有一个 IFCLK 周期时序。如果不遵循这种时序，则会导致 FX2 无法发送 单字节或单字短数据包。 图 23. Slave FIFO 同步写入序列和时序图 [20] tIFCLK IFCLK tSFA tFAH FIFOADR >= tWRH >= tSWR SLWR tFDH tSFD tSFD X-4 DATA tFDH X-3 tFDH tSFD X-2 tFDH tSFD tSFD X-1 tFDH X tSFD tFDH 1 至少一个 IFCLK 周期 tSPE tPEH PKTEND 10.12 Slave FIFO 异步数据包结束选通脉冲 图 24. Slave FIFO 异步数据包结束选通脉冲时序图 [20] tPEpwh PKTEND tPEpwl FLAGS tXFLG 表 28. Slave FIFO 异步数据包结束选通脉冲参数 [23] tPEpwl 参数 PKTEND 脉冲宽度低电平 最小值 50 tPWpwh PKTEND 脉冲宽度高电平 50 tXFLG 说明 PKTEND 到 FLAGS 输出传输延迟 文件编号：001-50431 修订版 ** 最大值 单位 ns 115 ns ns 第 47 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.13 Slave FIFO 输出使能 图 25. Slave FIFO 输出使能时序图 [20] SLOE tOEon DATA tOEoff 表 29. Slave FIFO 输出使能参数 参数 tOEon tOEoff 说明 最小值 SLOE 触发到 FIFO DATA 输出 最大值 10.5 单位 ns SLOE 解除到 FIFO DATA 保留 10.5 ns 最大值 10.7 单位 ns 14.3 ns 10.14 Slave FIFO 地址到标记 / 数据 图 26. Slave FIFO 地址到标记 / 数据时序图 [20] FIFOADR [1.0] tXFLG FLAGS tXFD DATA N N+1 表 30. Slave FIFO 地址到标记 / 数据参数 参数 说明 tXFLG FIFOADR[1:0] 到 FLAGS 输出传输延迟 tXFD FIFOADR[1:0] 到 FIFODATA 输出传输延迟 文件编号：001-50431 修订版 ** 最小值 第 48 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.15 Slave FIFO 同步地址 图 27. Slave FIFO 同步地址时序图 [20] IFCLK SLCS/FIFOADR [1:0] tSFA tFAH 表 31. Slave FIFO 同步地址参数 [21] 参数 说明 最小值 20.83 最大值 200 单位 ns tIFCLK 接口时钟周期 tSFA FIFOADR[1:0] 到时钟设置时间 25 ns tFAH 时钟到 FIFOADR[1:0] 保留时间 10 ns 10.16 Slave FIFO 异步地址 图 28. Slave FIFO 异步地址时序图 [20] SLCS/FIFOADR [1:0] tSFA tFAH SLRD/SLWR/PKTEND 表 32. Slave FIFO 异步地址参数 [23] 参数 说明 tSFA FIFOADR[1:0] 到 SLRD/SLWR/PKTEND 设置时间 tFAH RD/WR/PKTEND 到 FIFOADR[1:0] 保留时间 文件编号：001-50431 修订版 ** 最小值 10 10 最大值 单位 ns ns 第 49 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.17 序列图 10.17.1 单个和突发同步读取示例 图 29. Slave FIFO 同步读取序列和时序图 [20] tIFCLK IFCLK tSFA tSFA tFAH tFAH FIFOADR t=0 tSRD T=0 tRDH >= tSRD >= tRDH SLRD t=3 t=2 T=3 T=2 SLCS tXFLG FLAGS tXFD tXFD 驱动的数据：N DATA N+1 N+1 N+2 N+3 tOEon tOEoff tOEon tXFD tXFD N+4 tOEoff SLOE t=4 T=4 T=1 t=1 图 30. Slave FIFO 同步事件序列图 IFCLK FIFO 指针 N IFCLK IFCLK N N+1 FIFO 数据总线 未驱动 驱动：N N+1 SLOE SLRD SLRD SLOE N+1 ■ ■ 在 t = 1 时，触发 SLOE。SLOE 为仅输出使能信号，其唯一功 能是驱动数据总线。在总线上驱动的数据是内部 FIFO 指针当 前所指向的数据。在此示例中，它是 FIFO 中的第一个数据 值。注意：该数据是预先获取的，并会在触发 SLOE 时于总线 上将其驱动。 在 t = 2 时，触发 SLRD。 SLRD 必须满足设置时间 tSRD （从触发 SLRD 信号到 IFCLK 的上升沿的时间），并且维持最 低保留时间 tRDH （从 IFCLK 沿到解除 SLRD 信号的时间）。 IFCLK N+2 IFCLK N+3 IFCLK N+4 SLRD N+1 未驱动 在 t = 0 时， FIFO 地址处于稳定状态，并且触发信号 SLCS （在某些应用中，可以将 SLCS 绑定到低电平）。请注意， tSFA 的最小值为 25 ns。这意味着，当 IFCLK 以 48 MHz 的 频率运行时， FIFO 地址设置时间超过一个 IFCLK 周期。 文件编号：001-50431 修订版 ** N+1 SLOE 图 29 显示了将 IFCLK 用作同步时钟，在同步 FIFO 读取期间 Slave FIFO 信号的时序关系。该图说明了带有后续突发读取的单 个读取。 ■ IFCLK IFCLK IFCLK N+4 SLRD N+2 N+3 N+4 IFCLK N+4 SLOE N+4 未驱动 如果使用 SLCS 信号，则必须在触发 SLRD 之前触发该信号 （SLCS 和 SLRD 信号都必须触发，才能启动有效读取条件）。 ■ FIFO 指针在 IFCLK 的上升沿进行更新，同时会触发 SLRD。 这会使数据开始从新寻址的位置向数据总线传输。在 tXFD （从 IFCLK 的上升沿测量）传输延迟之后，会出现新的数据 值。 N 是从 FIFO 读取的第一个数据值。要获取 FIFO 数据总 线上的数据，还必须触发 SLOE。 突发读取具有同样的事件序列，并且这些序列标有时间指示符 T = 0 到 5。 注 对于突发模式，SLRD 和 SLOE 在整个读取时期内都保持触发 状态。在突发读取模式下，当触发 SLOE 时，由 FIFO 指针编制 索引的数据位于数据总线上。在第一个读取周期内， FIFO 指针 在时钟的上升沿更新，递增后指向地址 N+1。对于 IFCLK 的每 个后续上升沿，当触发 SLRD 时， FIFO 指针会递增，下一个数 据值将置于数据总线上。 第 50 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.17.2 单个和突发同步写入 图 31. Slave FIFO 同步写入序列和时序图 [20] tIFCLK IFCLK tSFA tSFA tFAH tFAH FIFOADR t=0 tSWR tWRH >= tWRH >= tSWR T=0 SLWR t=2 T=2 t=3 T=5 SLCS tXFLG tXFLG FLAGS tFDH tSFD tSFD N+1 N DATA t=1 tFDH T=1 tSFD tSFD tFDH N+3 N+2 T=3 tFDH T=4 tSPE tPEH PKTEND 图 31 显示了将 IFCLK 用作同步时钟，在同步写入期间 Slave FIFO 信号的时序关系。该图说明了带有后续 3 个字节突发写入 的单个写入，全部 4 个字节均作为短数据包使用 PKTEND 引脚 进行提交。 ■ 当 t = 0 时， FIFO 地址处于稳定状态，并触发信号 SLCS。 （在某些应用中， SLCS 可以绑定到低电平）请注意， tSFA 的 最小值为 25 ns。这意味着，当 IFCLK 以 48 MHz 的频率运行 时， FIFO 地址设置时间超过一个 IFCLK 周期。 ■ 当 t = 1 时，外部主设备 / 外设必须在 IFCLK 的上升沿之前，于 最小设置时间 tSFD 内将数据值输出到数据总线。 ■ 在 t = 2 时，触发 SLWR。 SLWR 必须满足设置时间 tSWR （从触发 SLWR 信号到 IFCLK 的上升沿的时间），并且维持最 低保留时间 tWRH （从 IFCLK 沿到解除 SLWR 信号的时间）。 如果使用 SLCS 信号，则必须在触发 SLWR 之前或同时触发该 信号 （SLCS 和 SLWR 信号都必须触发，才能启动有效的写 入条件）。 ■ 当触发 SLWR 时，会将数据写入 FIFO 以及 IFCLK 上升沿， FIFO 指针会递增。FIFO 标志也会在 tXFLG 延迟后从时钟的上 升沿更新。 突发写入也具有同样的事件序列，并且这些序列标有时间指示符 T = 0 到 5。 文件编号：001-50431 修订版 ** 注 对于突发模式， SLWR 和 SLCS 在写入所有必需数据值的整 个期间内都保持触发状态。在此突发写入模式下，触发 SLWR 后，FIFO 数据总线上的数据会在 IFCLK 的每个上升沿上写入到 FIFO 中。FIFO 指针在 IFCLK 的每个上升沿上更新。在图 31 中， 在将四个字节写 入 FIFO 后，会解除 SLWR。可以通过触发 PKTEND 信号将 4 字节短数据包提交到主机。 对于与触发 SLWR 信号相关的触发 PKTEND 信号，并没有特定 的时序要求。可以使用最后一个数据值 （或其后输入的值）来触 发 PKTEND。唯一的要求是，设置时间 tSPE 和保留时间 tPEH 必 须满足。在图 31 的情况中，提交的数据值的数量包括写入 FIFO 的最后一个值。在此示例中，该数据值和 PKTEND 信号都在 IFCLK 的同一上升沿上计时。 PKTEND 也可以在后续时钟周期 中触发。 FIFOADDR 行在 PKTEND 触发期间应保持恒定。 虽然对 PKTEND 触发没有特定的时序要求，但在使用 PKTEND 提交一个单字节 / 单字数据包时，有一个特定的极端状况条件需 要注意。将 FIFO 配置为在自动模式下运行并且需要发送两个数 据包时，有一个附加的时序要求：自动提交一个完整的数据包 （完全限定为 FIFO 中的字节数，符合在 AUTOINLEN 寄存器中 设置的级别），然后使用 PKTEND 引脚手动提交一个单字节或单 字短数据包。 在此情况下，外部主设备必须确保在导致最后一个字节或字通过 时钟脉冲输入到前一个自动提交数据包（该数据包中的字节数等 于在 AUTOINLEN 寄存器中设置的数量）中的上升沿之后，触发 PKTEND 引脚至少一个时钟周期。有关此时序的详细信息，请参 考图 23。 第 51 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.17.3 单个和突发异步读取的序列图 图 32. Slave FIFO 异步读取序列和时序图 [20] tSFA tFAH tSFA tFAH FIFOADR t=0 tRDpwl tRDpwh tRDpwl T=0 tRDpwl tRDpwh tRDpwl tRDpwh tRDpwh SLRD t=3 t=2 T=3 T=2 T=5 T=4 T=6 SLCS tXFLG tXFLG FLAGS tXFD 数据 (X) 驱动 DATA tXFD tXFD N N N+3 N+2 tOEon tOEoff tOEon tXFD N+1 tOEoff SLOE t=4 t=1 T=7 T=1 图 33. Slave FIFO 异步读取事件序列图 SLOE FIFO 指针 FIFO 数据总线 SLRD SLRD SLOE SLOE SLRD SLRD SLRD SLOE N N N+1 N+1 N+1 N+1 N+2 N+2 N+3 N+3 未驱动 驱动：X N N 未驱动 N N+1 N+1 N+2 N+2 未驱动 图 32 显示了在异步 FIFO 读取期间的 Slave FIFO 信号时序关 系。它显示了带有后续突发读取的单个读取。 ■ 当 t = 0 时， FIFO 地址处于稳定状态，并触发信号 SLCS。 ■ 在 t = 1 时，触发 SLOE。这会导致数据总线被驱动。驱动到数 据总线上的数据是以前的数据，是 FIFO 中来自前一个读取周 期的数据。 ■ SLRD N 在 t = 2 时，触发 SLRD。 SLRD 必须满足最小活动脉冲宽度 tRDpwl 和最小非活动脉冲宽度 tRDpwh。如果使用 SLCS，则必 须在触发 SLRD 之前触发该信号（SLCS 和 SLRD 信号都必须 触发，才能启动有效读取条件）。 文件编号：001-50431 修订版 ** ■ 在触发 SLRD 后驱动的数据是来自 FIFO 的更新数据。该数据 在从 SLRD 的激活沿开始的 tXFD 传输延迟后有效。在图 32 中，数据 N 是从 FIFO 读取的第一个有效数据。要想使数据在 读取周期 （触发 SLRD）中出现在数据总线上， SLOE 必须处 于已触发状态。 SLRD 和 SLOE 也可以绑定到一起。 突发读取也具有同样的事件序列，并且标有 T = 0 到 5。 注 在突发读取模式下，数据总线在 SLOE 触发期间处于驱动状 态，并输出以前的数据。触发 SLRD 后，会在数据总线上驱动来 自 FIFO 的数据（还必须触发 SLOE），然后 FIFO 指针会递增。 第 52 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 10.17.4 单个和突发异步写入的序列图 图 34. Slave FIFO 异步写入序列和时序图 [20] tSFA tFAH tSFA tFAH FIFOADR t=0 tWRpwl tWRpwh T=0 tWRpwl tWRpwh tWRpwl tWRpwh tWRpwl tWRpwh SLWR t=3 t=1 T=1 T=3 T=4 T=6 T=7 T=9 SLCS tXFLG tXFLG FLAGS tSFD tFDH tSFD tFDH tSFD tFDH tSFD tFDH N+1 N+2 N+3 N DATA t=2 T=5 T=2 T=8 tPEpwl tPEpwh PKTEND 图 34 显示了异步模式下 Slave FIFO 写入的时序关系。该图显示 了带有后续 3 个字节突发写入的单个写入，并使用 PKTEND 提 交这个 4 字节短数据包。 ■ 在 t = 0 时， FIFO 地址有效，并确保它满足设置时间 tSFA。 如果使用 SLCS，则必须也对其进行触发 （在某些应用中可以 将 SLCS 绑定到低电平）。 ■ 在 t = 1 时，触发 SLWR。 SLWR 必须满足最小活动脉冲宽度 tWRpwl 和最小非活动脉冲宽度 tWRpwh。如果使用 SLCS，则必 须将其与 SLWR 一起触发，或在触发 SLWR 之前先对其进行 触发。 ■ 在 t = 2 时，数据必须在 SLWR 的解除沿之前出现在总线 tSFD 上。 文件编号：001-50431 修订版 ** ■ 在 t = 3 时，解除 SLWR 会导致数据从数据总线写入 FIFO，并 且随后会递增 FIFO 指针。FIFO 标志也会在 tXFLG 后从 SLWR 的解除沿更新。 突发写入具有同样的事件序列，并且由时序标记 T = 0 到 5 指明。 注 在突发写入模式下，解除 SLWR 后，数据会写入到 FIFO 中， 然后 FIFO 指针会递增以指向 FIFO 中的下一个字节。FIFO 指针 是后递增的。 在图 34 中，当四个字节写入 FIFO 并解除 SLWR 后，可以使用 PKTEND 将 4 字节短数据包提交到主机。外部设备应设计为不同时 触发 SLWR 和 PKTEND 信号。而是应该将其设计为在解除 SLWR 而且满足最小解除脉冲宽度后才触发 PKTEND。 FIFOADDR 行在 PKTEND 触发期间必须保持恒定。 第 53 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 11. 订购信息 表 33. 订购信息 订购代码 封装类型 RAM 大小 可编程 IO 数量 8051 地址 / 数据总线 适合电池供电应用 CY7C68014A-128AXC 128 TQFP – 无铅 16K 40 CY7C68014A-100AXC 100 TQFP – 无铅 16K 40 16/8 位 – CY7C68014A-56PVXC 56 SSOP – 无铅 16K 24 – CY7C68014A-56LFXC 56 QFN – 无铅 16K 24 – CY7C68014A-56BAXC 56 VFBGA – 无铅 16K 24 – CY7C68016A-56LFXC 56 QFN – 无铅 16K 26 – 适合非电池供电应用 CY7C68013A-128AXC 128 TQFP – 无铅 16K 40 16/8 位 CY7C68013A-128AXI 128 TQFP – 无铅 （工业用） 16K 40 CY7C68013A-100AXC 100 TQFP – 无铅 16K 40 16/8 位 – CY7C68013A-100AXI 100 TQFP – 无铅 （工业用） 16K 40 – CY7C68013A-56PVXC 56 SSOP – 无铅 16K 24 – CY7C68013A-56PVXI 56 SSOP – 无铅 （工业用） 16K 24 – CY7C68013A-56LFXC 56 QFN – 无铅 16K 24 – CY7C68013A-56LFXI 56 QFN – 无铅 （工业用） 16K 24 – CY7C68015A-56LFXC 56 QFN – 无铅 16K 26 – CY7C68013A-56BAXC 56 VFBGA – 无铅 16K 24 – 开发工具包 CY3684 EZ-USB FX2LP 开发工具包 参考设计包 CY4611B 使用 EZ-USB FX2LP 的 USB 2.0 到 ATA/ATAPI 参考设计 文件编号：001-50431 修订版 ** 第 54 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 12. 封装图 FX2LP 有五种封装供选择： ■ 56 引脚 SSOP ■ 56 引脚 QFN ■ 100 引脚 TQFP ■ 128 引脚 TQFP ■ 56 球形引脚 VFBGA 封装图 图 35. 56 引线紧致型封装 O56 (51-85062) 51-85062-*C 文件编号：001-50431 修订版 ** 第 55 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 封装图 （续） 图 36. 56 引线 QFN 8 x 8 mm LF56A (51-85144) SIDE VIEW TOP VIEW BOTTOM VIEW 0.08[0.003] 7.90[0.311] 8.10[0.319] A C 1.00[0.039] MAX. 6.1 0.05[0.002] MAX. 7.70[0.303] 7.80[0.307] 0.18[0.007] 0.28[0.011] 0.80[0.031] MAX. 0.20[0.008] REF. N 1 2 2 6.1 0°-12° C SEATING PLANE 0.45[0.018] SOLDERABLE EXPOSED PAD 0.30[0.012] 0.50[0.020] 0.50[0.020] 6.45[0.254] 6.55[0.258] 6.45[0.254] 6.55[0.258] 7.70[0.303] 7.80[0.307] 1 7.90[0.311] 8.10[0.319] 0.80[0.031] DIA. PIN1 ID 0.20[0.008] R. N 0.24[0.009] 0.60[0.024] (4X) 51-85144-*D NOTES: 1. HATCH AREA IS SOLDERABLE EXPOSED METAL. 2. REFERENCE JEDEC#: MO-220 3. PACKAGE WEIGHT: 0.162g 4. ALL DIMENSIONS ARE IN MM [MIN/MAX] 5. PACKAGE CODE PART # DESCRIPTION LF56 LY56 STANDARD PB-FREE (SUBCON PUNCH TYPE PKG with 6.1 x 6.1 EPAD) 51-85144-*G 文件编号：001-50431 修订版 ** 第 56 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 封装图 （续） 图 37. 100 引脚薄塑料方形扁平封装 (14 x 20 x 1.4 mm) A100RA (51-85050) 16.00±0.20 1.40±0.05 14.00±0.10 100 81 80 1 20.00±0.10 22.00±0.20 0.30±0.08 0.65 TYP. 30 12°±1° (8X) SEE DETAIL A 51 31 50 0.20 MAX. 0.10 1.60 MAX. R 0.08 MIN. 0.20 MAX. 0° MIN. SEATING PLANE STAND-OFF 0.05 MIN. 0.15 MAX. 0.25 NOTE: 1. JEDEC STD REF MS-026 GAUGE PLANE 0°-7° R 0.08 MIN. 0.20 MAX. 2. BODY LENGTH DIMENSION DOES NOT INCLUDE MOLD PROTRUSION/END FLASH MOLD PROTRUSION/END FLASH SHALL NOT EXCEED 0.0098 in (0.25 mm) PER SIDE BODY LENGTH DIMENSIONS ARE MAX PLASTIC BODY SIZE INCLUDING MOLD MISMATCH 3. DIMENSIONS IN MILLIMETERS 0.60±0.15 51-85050-*B 0.20 MIN. 1.00 REF. DETAIL 文件编号：001-50431 修订版 ** A 第 57 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 封装图 （续） 图 38. 128 引线薄塑料方形扁平封装 (14 x 20 x 1.4 mm) A128 (51-85101) 16.00±0.20 14.00±0.10 1.40±0.05 128 1 20.00±0.10 22.00±0.20 0.22±0.05 12°±1° (8X) 0.50 TYP. SEE DETAIL A 0.20 MAX. 1.60 MAX. 0° MIN. 0.08 R 0.08 MIN. 0.20 MAX. STAND-OFF 0.05 MIN. 0.15 MAX. 0.25 GAUGE PLANE 0°-7° R 0.08 MIN. 0.20 MAX. SEATING PLANE NOTE: 1. JEDEC STD REF MS-026 2. BODY LENGTH DIMENSION DOES NOT INCLUDE MOLD PROTRUSION/END FLASH MOLD PROTRUSION/END FLASH SHALL NOT EXCEED 0.0098 in (0.25 mm) PER SIDE BODY LENGTH DIMENSIONS ARE MAX PLASTIC BODY SIZE INCLUDING MOLD MISMATCH 3. DIMENSIONS IN MILLIMETERS 51-85101-*C 0.60±0.15 0.20 MIN. 1.00 REF. DETAIL 文件编号：001-50431 修订版 ** A 第 58 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 封装图 （续） 图 39. 56 VFBGA (5 x 5 x 1.0 mm) 0.50 孔距， 0.30 球形引脚 BZ56 (001-03901) TOP VIEW BOTTOM VIEW Ø0.05 M C Ø0.15 M C A B PIN A1 CORNER A1 CORNER Ø0.30±0.05(56X) 8 7 6 5 4 3 2 1 A B C D E F G H 0.50 3.50 A B C D E F G H 5.00±0.10 5.00±0.10 1 2 3 4 5 6 6 8 0.50 -B3.50 -A- 5.00±0.10 5.00±0.10 0.45 SIDE VIEW 0.080 C 0.10 C 0.10(4X) REFERENCE JEDEC: MO-195C PACKAGE WEIGHT: 0.02 grams 0.160 ~0.260 1.0 max SEATING PLANE 0.21 -C- 001-03901-*B 13. PCB 布局建议 按照这些建议执行操作可以确保可靠的高性能运行：[24] ■ 建议绕开 VBus 上的盖子 （靠近连接器），并采用逆向连接。 ■ 需要四层阻抗控制板来维护信号质量。 ■ ■ 指定阻抗目标 （询问您的电路板厂商他们能够实现什么样的 目标）。 DPLUS 和 DMINUS 轨迹长度应保持彼此间隔 2 mm，最佳长 度为 20 至 30 mm。 ■ 在 DPLUS 和 DMINUS 轨迹下保持完整的铺地层。请勿让这些 轨迹分割铺地层。 ■ 请勿在 DPLUS 或 DMINUS 轨迹路径上放置通孔。 ■ 将 DPLUS 和 DMINUS 轨迹与所有其他信号轨迹分开，间隔不 低于 10 mm。 ■ 为控制阻抗，维护跟踪宽度和跟踪间隔。 ■ 通过将占位程序最小化，使反射信号最小化。 ■ USB 连接器外壳和信号接地端之间的连接必须靠近 USB 连 接器。 注 24. 建议来源：《EZ-USB FX2™PCB Design Recommendations》（EZ-USB FX2 橮 CB 设计建议），http://www.cypress.com/cfuploads/support/app_notes/FX2_PCB.pdf 和 《High-Speed USB Platform Design Guidelines》（高速 USB 平台设计指导原则）， http://www.usb.org/developers/docs/hs_usb_pdg_r1_0.pdf。 文件编号：001-50431 修订版 ** 第 59 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 14. 方形扁平封装无铅 (QFN) 封装设计说明 部件与印刷电路板 (PCB) 的电接触是通过将封装底表面上的铅 焊接到 PCB 而制成的。因此，需要对封装下面的热传递区域特 别留意，以便为电路板提供良好的热结合层。设计时要在 PCB 中 加一层铜 (Cu) 质填充物，作为封装下面的热垫片。热量通过设备 封装底侧的金属片从 FX2LP 向外传递。从这里发出的热量将传 导到 PCB 上的热垫片。然后又从热垫片传导到 PCB 内部的铺地 层 （5 x 5 阵列的通孔）。通孔是 PCB 中的一个板穿孔，其修整 直径为 13 mil。 QFN 的金属芯片必须焊接到 PCB 的热垫片上。 阻焊层置于电路板顶侧并盖住每个通孔，以防止焊料流入通孔。 顶侧的阻焊层还可以最大限度地降低焊接回流过程中凝结现象。 有关该封装设计的详细信息，请参考 Amkor MicroLeadFrame (MLF) 封装的表面安装装配应用手册。您可以在 Amkor 网站 http://www.amkor.com 上找到该手册。 该应用手册提供了有关电路板安装指导原则、焊接流程、重做过 程的详细信息。 图 40 显示了封装下面的横截面区域。该横截面仅包含一个通孔。 焊膏模板应设计为至少允许 50% 的焊料覆盖面积。焊膏模板的 厚度应为 5 mil。请使用免清洗 3 型焊膏来安装部件。建议在回流 期间使用氮净化。 图 41 是阻焊层样式图，图 42 显示了装配的 X 射线图像 （较暗 区域表示焊料）。 图 40. QFN 封装下面区域的横截面 直径 0.017 英寸 阻焊层 铜填充物 铜填充物 PCB 材料 通孔孔，用于将 QFN 热连接 到电路板铺地层。 PCB 材料 直径 0.013 英寸 该图仅显示电路板的最上面三层： 顶部焊料、PCB 电介质和铺地层。 图 41. 阻焊层图 （白色区域） 图 42. 装配的 X 射线图像 文件编号：001-50431 修订版 ** 第 60 页，共 61 页 [+] Feedback CY7C68013A, CY7C68014A CY7C68015A, CY7C68016A 文件历史记录页面 文件标题：EZ-USB FX2LP (TM) USB 微控制器高速 USB 外设控制器 文件编号：001-50431 修订版本 ECN 编号 发布日期 变更来源 ** 2616558 2008 年 12 月 11 日 HJIA Spec 38-08032 的译文 变更说明 “本应用手册为英文版本的译本，而非原始材料。应用手册编号由英文版本编号加语言代码组成， ZH 代表中文， JA 代表日文。例如， ANxxxxx (ZH) 或 ANxxxxx (JA)。赛普拉斯文件编号和修订代码 （001-xxxxx 修订版 **）位于本文件的页脚。每份文件的文件编号和修订代码均是唯一的。” © 赛普拉斯半导体公司， 2003-2008。此处所包含的信息可能会随时更改，恕不另行通知。 除赛普拉斯产品内嵌电路之外，赛普拉斯半导体公司不对其它任何电路的使用承担任何责任， 也不根据专利 或其他权利以明示或暗示的方式授予任何许可。 除非与赛普拉斯签订明确的书面协议，否则赛普拉斯产品不保证，也不适用于医疗、生命支持、救生、关键控制或安全应用等用途。此外，对于可能发 生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。 若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有 风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司所有，并受到全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。 赛普拉斯据此向获许可者授予适用 于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支持获许可者 仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。 除上述指定的用途之外，未经赛普拉斯的明确书面许可，不得对此源代码进行任何复制、修改、转换或演示。 免责声明： 赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。 赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。 赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。 对于可能发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组 件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受到适用的赛普拉斯软件许可协议限制。 文件编号：001-50431 修订版 ** 修订时间 2008 年 12 月 11 日 第 61 页，共 61 页 从赛普拉斯或其获分许可的联营公司之一购买 I2C 组件，即可在 Philips I2C 专利权下获得一份许可，以便在 I2C 系统中使用这些组件，但前提是该系统符合 Philips 定义的 I2C 标准规范。 EZ-USB FX2LP、 EZ-USB FX2 和 ReNumeration 是赛普拉斯半导体公司的商标， EZ-USB 是赛普拉斯半导体公司的注册商标。 本文件中提及的所有产品和公司名称均为其各自所有者的商标。 [+] Feedback