AN4867,S12ZVC硬件设计指南 - 应用笔记

文档编号:AN4867
恩智浦半导体
应用笔记
修订版2,2016年4月
S12ZVC硬件设计指南
面向CAN应用的MagniV混合信号MCU
作者:Jesús Sánchez
1 简介
1.1
内容
目的和范围
本文档包含恩智浦 S12ZVC 系列 S12 MagniV 混合信号
MCU 的硬件设计指南,其中包括:
•
器件概述S12ZVC微控制器
•
引脚I/O概述
•
电源管理
•
复位
•
BKGD
•
TEST引脚
•
ADC模块
•
DAC模块
•
模拟比较器
•
高电压输入
•
高边和低边驱动器
•
SENT发送器接口
1
2
3
4
5
6
7
8
9
10
11
12
13
简介 ........................................................................... 1
S12ZVC 器件系列概述 ............................................. 2
电源管理.................................................................... 5
编程接口.................................................................. 10
时钟电路.................................................................. 12
高电压输入 (HVI) ................................................... 13
高电流通用 IO。 .................................................... 15
内部集成电路 IIC ................................................... 15
SENT 发送器接口 ................................................... 17
CAN 物理层 ............................................................ 18
未使用的引脚 .......................................................... 22
电路板布局通用指南 .............................................. 22
参考 ......................................................................... 26
注
本应用笔记中提到的电气参数可能会有更改,应以具体器件的规
格为准。请根据最新数据手册来确认每种应用的具体目标器件。
© 2016 NXP B.V.
S12ZVC 器件系列概述
2 S12ZVC 器件系列概述
MC9S12ZVC 系列是 S12 MagniV 产品线的新成员,该产品线集成了电池级 (12 V) 电压调节器、
供电电压监测、高压输入以及 CAN 物理接口。它主要针对 CAN 节点,比如传感器、开关面板
或者小型执行器等。它提供多种低功耗模式和唤醒管理功能,以满足最新的功耗要求。
MC9S12ZVC 系列中的某些产品也用于要求 AEC-Q100 0 级(环境工作温度范围-40°C 至+150°C)
的高温应用。MC9S12ZVC 系列以增强的性能和线性地址空间 S12Z 内核为基础,提供一套优化
解决方案,将多个关键系统组件集成到单个设备,优化了系统结构,并能有效地节约空间。
2.1
MC9S12ZVC 系列产品对比
表 1 对 MC9S12ZVC 系列产品做了总结。这些信息旨在让读者了解该微控制器系列提供的功能。
表1 MC9S12ZVC 系列器件
特性
封装选项
S12ZVCA
192
128
96
S12ZVCA
64
192
128
96
S12ZVC
64
192
128
96
S12ZVC
64
192
128
96
64 引脚 LQFP-EP
48 引脚 LQFP
64 引脚 LQFP-EP
48 引脚 LQFP
S12Z
S12Z
S12Z
S12Z
内核
64
Flash 存储器 (ECC)
[KByte]
192
128
96
64
192
128
96
64
192
128
96
64
192
128
96
64
EEPROM (ECC)
[KByte]
(4 字节可擦除)
2
2
2
1
2
2
2
1
2
2
2
1
2
2
2
1
RAM (ECC) [KByte]
12
8
8
4
12
8
8
4
12
8
8
4
12
8
8
4
高速 CAN 物理层
1
1
1
1
高电压输入
2
2
2
2
面向CAN PHY的
Vreg,带外部镇流器
(BCTLC)
是
是
是
是
VDDX/VSSX 引脚
2/2
2/2
2/2
2/2
msCAN
1
1
1
1
SCI
2
1
2
1
SPI
2
1
2
1
IIC
1
1
1
1
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
2
NXP B.V.
S12ZVC 器件系列概述
特性
S12ZVCA
192
128
96
S12ZVCA
64
192
128
96
S12ZVC
64
192
128
96
S12ZVC
64
192
128
SENT(发射器)
1
1
1
1
16 位定时器通道
8
4
8
4
16 位定时器通道
(20ns 分辨率 1)
4
4
4
4
16 位 PWM 通道
(20ns 分辨率 1)
4
3
4
3
16 位 PWM 通道
4
4
4
4
12 位 ADC 通道
16
10
-
-
10 位 ADC 通道
-
-
16
10
8 位 DAC
1
1
-
-
ACMP 5V(带轨到
轨输入)
2
2
-
-
EVDD(20 mA 源电
流)
1
1
1
1
开漏(5V GPIO,带
已被禁用的 (PMOS)
10
5
10
5
N-GPIO(25mA 汇点
电流)
4
4
4
4
通用 I/O
42
28
42
28
96
64
1. 总线频率为 25MHz 时
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
3
S12ZVC 器件系列概述
2.2
MC9S12ZVC 系列结构框图
框图给出了最大配置
并非所有引脚或所有外围设备在所有设备和封装上可用。
未显示重布选项。
图1 MC9S12ZVC 系列的高级结构框图
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
4
NXP B.V.
电源管理
3 电源管理
接下来的章节介绍电源和接地引脚。
3.1
VSUP – 主电源引脚
VSUP 为片上电压调节器的 12V/18V 电源电压引脚。这是电压电源输入,电压调节器由此生成片
上电压电源。必须按照图 2 所示,为它添加外部保护,避免电池反接。
设计人员可以选择添加一个大容量/旁路电路器用于充电,以便在掉电时提供电源。该电容的值
取决于电流消耗和关闭前 MCU 执行管理操作所需的时间。
3.2
数字I/O和模拟电源
3.2.1 VDDX、VSSX — 焊盘电源引脚
VDDX 是数字焊盘的电源域。需要在 VDDX 和 VSSX 之间提供片外稳定和解藕电容器。该电源
域由低电压复位电路进行监视。VDDX 必须从外部连接至 VDDA。
3.2.2 VDDA、VSSA — 调压器参考电源引脚
VDDA 和 VSSA 引脚用于为调压器的模拟器件供电。内部精密参考电路由这些信号供电。需要
在 VDDA 和 VSSA 之间提供片外解藕电容器,以此提高该电源的品质。必须从外部将 VDDA 与
VDDX 连接。
3.2.3 BCTL — 外部PNP的基极控制引脚
设备支持使用外部 PNP 补充 VDDX 电源,以减少片上功耗。在此配置中,大多数电流会通过外
部 PNP 从 VBAT 流到 VDDX。BCTL 引脚是 VDDX/VDDA 电源域片上调压器的镇流器连接,可
提供外部 PNP 镇流晶体管的基极电流。需要在 BJT 的发射极和基极之间另外放置一个电阻。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
5
电源管理
图2 VDDX/VDDA 电源引脚
表2 VDDX/VDDA - 组件说明和建议值
符号
DRBP
CBULK
CDCP
QPNPX
RBCTL
CBT
CDDX
CDDA
3.3
特性
反向电流/电池二极管保护
大容量/旁路电容器
解耦电容器。
PNP 镇流晶体管
金属薄膜电阻
稳定电容器。X7R 陶瓷或钽电容
VDDX 的解耦电容器。X7R 陶瓷电容
VDDA 的解耦电容器。X7R 陶瓷电容
数值
1 kΩ
4.7 uF – 10 uF
100 nF - 220 nF
100 nF - 220 nF
CAN电源
通过外部设备引脚 BCTLC 和 VDDC 提供外部 CANPHY 的电源,BCTLC 以此可提供外部 PNP
的基极电流,而 VDDC 为 CANPHY 电源(外部 PNP 的输出电压)。
3.3.1 VDDC—CAN电源引脚
VDDC 是 CAN 模块的电源域。需要在 VDDC 和 VSSX 之间提供片外稳定和解藕电容器。该电源
域由低电压复位电路进行监视。
3.3.2 BCTLC—VDDC电源域外部PNP的基极控制引脚
BCTLC 是 VDDC 电源域片上调压器的镇流器连接,为 VDDC 电源的外部 BJT (PNP) 提供基极电
流。需要在 BJT 的发射极和基极之间另外放置一个电阻。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
6
NXP B.V.
电源管理
图3 VDDC - CAN 电源引脚
表3 VDDC - 组件说明和建议值
符号
QPNPC
RBCTLC
CDDC1
CDDC2
3.4
特性
PNP 镇流晶体管
金属薄膜电阻
稳定电容器,X7R 陶瓷或钽电容
X7R 陶瓷电容
数值
1 kΩ
4.7 uF – 10 uF
100 nF - 220 nF
选择PNP外部镇流晶体管。
使用 PNP 外部镇流晶体管 [QPNP] 时,最大 VREG 电流容量 [IVREGMAX] 必须由器件允许的最大功
率决定。设计人员应考虑到,晶体管的最大功耗主要取决于以下因素:
•
封装类型
•
PCB 上的散热安装焊盘区域
•
环境温度
与最大供电电压相似,最大结温也是一种最坏情况,温度决不能超过该限值。这一点非常重要,
因为所有半导体的使用寿命都与其工作结温成反比。几乎所有晶体管封装的最大功耗均指定为
+25°C 时;超过此温度后,在达到最大结温 (+150°C) 之前,功率随温度上升而下降。RthJA 在很
大程度上取决于封装晶体管和安装焊盘区域。应对产品最终的温度限值予以测试并进行量化,以
保证性能和稳定性在可接受范围内。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
7
电源管理
图4 最大功耗与温度之间的关系
器件最大功耗 PWRMAX 的计算方式如下:
等式 1
 =
 −

TAMB 表示环境温度,TJMAX 表示最大结温,RthJA 表示指定 PCB 上所装镇流晶体管的结到外部环
境热阻抗。
3.4.1 静态热分析
需要考虑到温度超过+25°C(晶体管的典型值)时器件功率会降低,这点极为重要。这样可以确
保结温低于器件供应商允许的最大工作结温。以下静态热分析采用 PSPICE 仿真器得出,展示了
在不同的 VDDX 电压水平下估算最大功耗和最大电流的方法。
附注
接下来几个示例中用到的数据均为虚构数据,不应用作特定系统的规
格数据。如需进行具体计算,请参考器件数据手册。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
8
NXP B.V.
电源管理
示例分析:
图5 利用 PSPICE 所做的静态热分析 (VDDXNOM=5V)
从这些示例的结果来看,镇流晶体管的最大功耗为 780.312 mW。达到此功耗时,晶体管达到其
最高工作温度 150°C。因此,晶体管的最大工作电流为 85.280 mA。
3.4.2 建议使用的镇流晶体管
晶体管规格给出了最小和最大增益。在最坏情况下,此值一般远低于晶体管数据手册封面上的标
称值。此外,数据手册中的数值一般是在室温 (+25°C) 条件下得出的。所需增益应在低温条件下
计算得出,因为 PNP/NPN 晶体管在低温条件下的增益最小。可从晶体管供应商处获得低温条件
下的最差增益,也可利用晶体管数据手册中给出的图表来估算。
表4 建议使用的镇流晶体管
部件编号
封装类型
制造商
BCP53(实际用在 EVB 中)
SOT- 223
恩智浦
设计人员必须遵循晶体管供应商推荐的所有布局/焊接规格并加以确认,以便获得良好的晶体管
性能。
确保解耦电容器的走线尽可能短。要实现低电感连接,最为重要的一点就是缩短电容器与接地平
面/电源平面之间的走线。对于带有 LIN、CAN、SPI 及 IIC 接口的应用,如需实施恰当的解耦,
应考虑使电源平面与相邻的接地平面彼此靠近(不到 10 密耳)。这样会形成层间电容效应,从
而大幅降低引脚处的噪音并提高电源的稳定性,因为此类电容在各层之间具备极低的电感。由于
有效电容大量增加,并且功率分布网络的阻抗在相当大的频率范围内都有所降低,因此可以减少
分立式电容数量。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
9
编程接口
4 编程接口
4.1
BKGD
后台调试控制器 (BDC) 是在片上硬件中实施的单线后台调试系统,可实现最少的 CPU 干预。该
器件的 BKGD 引脚直接连接 BDC。S12ZVC 仍使用 S12 标准串行接口协议,但引入了增强版信
号握手协议和增强的 BDC 命令集以支持 S12Z 器件的线性指令集系列,并提供相比于 BDC 串行
接口更简易灵活的内部资源访问。BKGD 信号用作后台调试通信的伪开漏信号。BKGD 信号具
有内部上拉器件。
图6 调试连接器配置
4.2
复位
RESET 信号是低有效双向控制信号。当它为输入信号时,可将 MCU 初始化为可知的固定态;当
MCU 由内部功能导致复位,则它作为输出信号。该 RESET 引脚具有内部上拉器件。
检测到任何复位源时,内部电路会将 RESET 引脚驱动为低电平并保持 512 个 PLLCLK 周期。
512 个 PLLCLK 周期后,将释放 RESET 引脚。复位发生器完成为期 768 个 PLLCLK 周期的复位
期间,MCU 的内部复位会保持有效。如果从外部将 RESET 引脚驱动至低电平并保持超过 768 个
PLLCLK 周期(外部复位),内部复位会在更长时间内保持有效。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
10
NXP B.V.
编程接口
图7 RESET 时序
在原型设计中,通常会添加一个按钮用于手动强制复位。这里,设计人员可以选择在按钮上添加
一个去抖电容。在内部复位事件中,MCU 会强制将 RESET 引脚设为低电平,然后回复高电平,
这样,连接此引脚的其他电路也会同样复位。该复位脉冲必须小于 24 μs。必须确保复位线上的
去抖电容满足该时间限制。建议使用低于 330 pF 的电容。
图8 RESET 电路
4.3
TEST引脚
在所有应用中,此引脚应始终接地。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
11
时钟电路
5 时钟电路
S12ZVC 器件内置一个 1 MHz RC 振荡器,该振荡器在额定温度范围内的精度为+/-1.3%。还有一
种替代解决方案,那就是添加一个外部谐振器或晶体,以获得更高更严格的容差频率。S12ZVC
包含的振荡器控制模块可以支持环路控制皮尔斯 (LCP) 或全摆幅皮尔斯 (FSP) 振荡器配置。振荡
模式由软件选择。
5.1
EXTAL和XTAL
这些引脚将为晶体提供接口,从而控制内部时钟产生器电路。EXTAL 是晶振放大器的输入端。
XTAL 是晶振放大器的输出端。如果 XOSCLCP 已使能,则 MCU 内部 OSCCLK_LCP 将来源于
EXTAL 输入频率。如果 OSCE=0,EXTAL 引脚将由约为 200kΩ 的内部电阻下拉,XTAL 引脚则
由约为 700kΩ 的内部电阻下拉。
皮尔斯振荡器提供稳健、低噪音且低功耗的外部时钟源。它专为使用典型晶振的最佳启动裕量而设
计。S12ZVC 支持从 4MHz 到 20MHz 的晶体或谐振器。EXTAL 和 XTAL 引脚的输入电容为 7 pF。
图9 参考振荡器电路
表5 振荡器电路组件
符号
RS
X1
C1
C2
说明
偏置电阻器
石英晶体/陶瓷谐振器
稳定电容器
稳定电容器
负载电容器依赖于晶体和电路板电容的规格。建议由晶体制造商对 PCB 上的晶体做出评估。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
12
NXP B.V.
高电压输入 (HVI)
5.2
振荡器电路的PCB布局建议。
晶体振荡器是一种模拟电路,设计时必须谨慎并且应遵守模拟电路板的布局规则:
•
由于内部已集成,因此无需使用外部反馈电阻 [Rf]。
•
建议将 PCB 送至晶体制造商处,由其确定 C1 和 C2 电容器的负振荡容限以及最佳状态。
数据手册中包含电容器 C1 和 C2 的建议值。应将这些数值与预期的 PCB、引脚、寄生电
容值等作为起始点。
•
S12ZVC 引脚、晶体和外部电容器之间的信号走线应尽量短,且不使用任何过孔。这样可
以最大程度地减少寄生电容和降低对串扰和 EMI 的敏感性。在确定负载电容器的尺寸时,
必须考虑信号走线的电容。
•
利用接地走线来保护晶体走线(保护环)。这个接地保护环必须明确接地。这也就是说,
与其他器件之间的电流不会流经此保护环。应使用较短走线将此保护环连接到 S12ZVC 的
VSS 上。切勿将接地保护环连接到电路板上的任何其他接地信号上。此外,应避免实施
接地环路。
•
振荡环路的主电流在晶体和负载电容器之间流动。此信号路径(晶体到 CEXTAL 到 CXTAL 再
到晶体)应尽量短且应采用对称布局。因此,两个电容器的接地连接始终应尽量靠近彼此。
下方的图 10 显示了振荡器布局的建议布线和布局。
图10 建议的晶体振荡器布局。
6 高电压输入 (HVI)
端口 L 的高电压输入 (HVI) 具备以下特性:
•
可耐受高达 VHVI 的输入电压
•
数字输入功能,具有引脚中断和从停止状态唤醒的功能
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
13
高电压输入 (HVI)
•
模拟输入功能,具备可路由至 ADC 通道的可选分频比。可选的直接输入旁通分压器和阻
抗转换器。可从停止状态中唤醒(运行模式下不支持引脚中断)。开路输入检测。
在高电压输入环境下,可利用 HVI 内置的拉动功能来验证外部拉动器件的连接。根据应用类型,
可利用内部上拉器件来检测外部下拉电路,反之,可利用内部下拉器件(输入分压器的组成部分)
来检测外部上拉电路。
注意,以下步骤中使用了一项功能,当在模拟模式下使用 HVI 时,该功能会覆盖数字输入缓冲
器的自动禁用机制。在模拟模式下使用 HVI 时,在完成检测后,应确保关闭此覆盖功能。
6.1 外部下拉器件
图11 上拉使能时的数字输入读取
6.2 外部上拉器件
图12 下拉使能时的数字输入读取
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
14
NXP B.V.
内部集成电路 IIC
7 高电流通用IO。
PP0、PP4、PP5 和 PP6 支持至 VSS 的 25 mA 驱动强度,PP2 支持来自 VDDX (EVDD) 的 20 mA
驱动强度。这些高电流通用 IO 不能驱动感性/容性负载。
图13 高电流通用 IO
高电压输入端始终要连接一个外部电阻 REXT_HVI,以在快速导通时保护器件引脚,并且在模
拟模式下使用 HVI 时实现指定的引脚输入分频比。
8 内部集成电路IIC
I2C 总线 (IIC) 是一种双线、双向串行总线,可用于在器件之间实现简单、有效的数据交换。作
为一种双线式器件,IIC 总线最大限度地避免了器件之间大量连接的需求,也消除了对地址解码
器的需求。
此总线适合需要在大量器件之间偶尔进行短距离通信的应用。它还具备灵活性,允许向总线连接
额外器件,以便将来进行扩展和系统开发。
SDA 和 SCL 都是双向线路,它们通过上拉电阻连接到正极电源(见 图 14)。总线空闲时,这两
条线路都处于高电平。总线上所连器件的输出级必须具备开漏或集电极开路接口,以便实施线与
功能。
根据设计,该接口最高负荷时运行速度为 100kbps。该器件能够以更高的波特率运行,最高波特
率为时钟/20,但需要降低总线负荷。最大通信长度和可连接的器件数量受限于 400 pF 的最大总
线电容。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
15
内部集成电路 IIC
图14 I2C 总线器件与 I2C 总线连接
图15 RP 的最大值,用作标准模式 I2C 总线 LIN 物理层的总线电容
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
16
NXP B.V.
SENT 发送器接口
9 SENT发送器接口
单边半字节传输 (SENT) 模块 (SENTTX) 用于发送串行数据帧,这些帧通过 SENT 编码方案予以
实施。此模块基于 2010 年 1 月 27 日、2007 年 4 月以及 2008 年 2 月发布的 SAE J2716 信息报告,
题为“SENT-汽车应用的单边半字节传输” (http://www.sae.org)。根据此标准,SENT 协议用于传
感器至引擎控制单元 (ECU) 之间需要高分辨率传感器数据通信的应用。它用作 10 位 A/D 和
PWM 低分辨率方法的替代方案,也用作 CAN 或 LIN 的简易低成本替代方案。
SENT 编码方案是传感器/发送器件至控制器/接收器件之间的单向通信方案,它不包含来自控制
器/接收器件的协调信号。传感器信号以系列脉冲的方式发送,其数据以下降沿至下降沿的周期
形式编码。
9.1
SENT/SPC物理层
接收器端 (ECU) 提供稳定的 5V 电压,为传感器供电。通信线路由 10 ÷ 51 kΩ 电阻上拉至电源电
压。接收器输入由输入引脚及其 ESD 保护的寄生电容形成,并由 560 Ω/ 2.2 nF EMC 低通滤波器
抑制耦合至通信线路的 RF 噪音。MCU 的开漏输出引脚下拉通信线路,从而生成主触发脉冲。
发送器提供双向开漏 I/O 引脚,同样由 EMC 滤波器抑制耦合至通信线路的 RF 噪音。通信线路
由其输出驱动器下拉,从而生成 SENT 脉冲序列。为了限制电磁辐射,需要进行信号整形。下降
沿和上升沿的最大持续时间限值分别为 TFALL = 6.5 μs 和 TRISE = 18 μs,下降沿抖动的最大允
许值为 0.1 μs。图 16 显示了兼容 TLE4998C SENT/SPC 的霍尔传感器波形示例。所有连接器的总
体电阻限定为 1 Ω,总线电容限定为 0.1 nF/m,线缆最长为 5 米。发送器/接收器网络器件受到保
护,避免遭受接地短路和电源短路状况损坏。这些故障解决后,会继续正常运行。
图16 SENT/SPC 电路拓扑
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
17
CAN 物理层
10 CAN物理层
ISO-11898-2 指明了 CAN 的物理层特性。此标准规定了由并行线缆组成且标称阻抗为 120 Ω
(最小 95 Ω,最大 140 Ω)的线缆的使用方法。虽然 ISO-11898-2 允许使用未屏蔽的线缆,但出
于电磁兼容性 (EMC) 方面的原因,一般需要使用屏蔽双绞线。对于数据传输速率为 1 Mb 的
CAN,最大线缆长度为 40 米。但是,如果数据传输速率较低,可以使用更长的线缆。ISO11898-2 给出了一种线路拓扑,其中每个节点均用短路线连接。
CAN 协议尽管并非专为汽车应用而设计,但它满足车辆串行数据总线的特定要求:实时处理、
在车辆的 EMI 环境中可靠工作、高性价比以及带宽要求。
各 CAN 站通过收发器设备物理连接到 CAN 总线线路。收发器能够驱动 CAN 总线所需的大电流,
并具有电流保护功能,可免受有缺陷的 CAN 或 CAN 节点的影响。图 17 显示了一种带有 S12Z
微控制器的典型 CAN 系统。
图17 CAN 系统
S12ZVC 系列的一个版本具备片上 CAN 物理收发器以及一个专用电源(利用外部镇流晶体管)。
这些片上模块有助于减少实现 CAN 通信所需的总元件数。
与大部分 CAN 物理收发器相似,设计人员可以根据应用使用 CANH、CANL 和 SPLIT 引脚来端
接总线。图 18 和图 19 为 CAN 节点端接示例。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
18
NXP B.V.
CAN 物理层
图18 CAN 物理收发器电路
图19 带有共模电感的 CAN 物理收发器电路
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
19
CAN 物理层
10.1 CAN组件数据
表6 CAN 组件
参考
说明
表示靠近高/中速线路的保护线路。保护线路采用这样方式连接,使得线路每端都接地。保护线路应至
少每隔 500 密耳与接地平面连接。与受保护导体的间距以及保护线路自身不得超过 20 密耳。
CBUS1 和 CBUS2
并不是特别需要电容器 CBUS1 和 CBUS2。可能出于电磁原因而添加这些电容器,在这种情况下,任
意总线至地面的最大电容总值均不得超过 300pF。如果还需要齐纳管,其寄生电容也必须涵盖在总电
容预算内。
Z1 和 Z2
可能出于满足汽车电磁要求(特别是 ESD)而需要使用齐纳管 Z1 和 Z2。这些器件应靠近连接器放
置。
RTERM1、RTERM2
和 CCOM1
根据节点在 CAN 网络中的位置,可能需要进行特定端接。RTERM1、RTERM2 和 CCOM1 必须能够协助形成
总体电缆阻抗。在 CAN 网络的总线实施中,只有总线两端的两个节点上有终端电阻。不在 CAN 总线
两端放置的节点没有终端电阻。为了符合 CAN 网络的这个要求,需要进行彻底分析。
收发器上的 SPLIT 引脚为可选项,设计人员可以选择不使用它。该引脚有助于稳定 CAN 总线的隐形状
态,可根据需要通过软件启用或禁止。
LBUS1 – 共模电感
CANH 和 CANL 线路上的共模节点扼流圈可帮助减少耦合的电磁干扰,需要满足汽车 EMC 要求。该
电感与收发器引脚上的瞬态抑制器配合使用可以大大降低耦合的电磁噪声和高频瞬态。并非一定需要
LBUS1
10.1.1 CAN端接
发送线路中存在两个电流路径,一个用于将来自驱动器的电流送往接收器,另一个提供至驱动器
的返回路径。在 CAN 中,发送线路更为复杂,因为有两个信号共享通用端接以及接地返回路径。
要实现可靠的 CAN 通信,发送线路内的反射应尽可能小,这点非常重要。这只能通过正确的线
缆端接来实现。图 19 和图 20 展示了两种 CAN 端接方案。
在信号传输期间和刚结束后都会很快发生反射。在较长的线路中,反射持续时间更有可能达到引
发接收器误读逻辑电平的程度。在较短的路线中,反射发生更快,因而不会对收到的逻辑电平产
生影响。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
20
NXP B.V.
CAN 物理层
10.1.1.1 并行端接
在 CAN 应用中,总线的两端都必须端接,因为总线上的任意节点都可能发送/接收数据。尽管终
端电阻的建议标称值为 120 Ω(最小 100 Ω,最大 130 Ω),链路的两端每端都有一个阻值与线
缆特征阻抗相同的终端电阻。
无论连接有多少个节点,网络中的端接电阻数量都不应超过两个,因为额外的终端电阻会给驱动
器带来额外负载。ISO-11898-2 建议,不要在节点中集成端接电阻,而应在总线的远端连接独立
式终端电阻。这是为了防止在包含终端电阻的节点断开时出现终端电阻丢失。这种理念也可以避
免在总线上连接两个以上的终端电阻,或者将终端电阻安装在两端以外的其他位置。
图20 CAN 总线 - 并行端接
10.1.1.2 带有共模滤波器的并行端接
为了进一步提升信号质量,可将每端的终端电阻分成两个,并在两个电阻之间放置一个 CSPLIT
过滤器电容器。这种过滤器可滤除来自总线的高频噪音,并可减少共模辐射。
图21 CAN 总线 - 带有共模滤波器的并行端接
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
21
未使用的引脚
11 未使用的引脚
未使用的数字引脚可以悬空。为了降低功耗,建议将这些未使用的数字引脚配置为输入引脚,并
且启用内部上拉电阻。这将降低电流消耗和外部电磁噪声的干扰。未使用的 ADC 引脚应接地,
以减少漏电。EXTAL 和 XTAL 引脚的默认复位条件为已使能下拉电阻。若不使用,应将这些引
脚接地。
电 压 调 节 器 控制器 引脚 BCTL 如未使 用,应保 持断开, 并且必须 通过设置 相应的 寄 存 器
(CPMUVREGCTL 寄存器,位 EXTXON = 0,位 INTXON = 1),将 VDDX 电压调节器配置为
使用内部电源晶体管工作。如果 VDDC 调节器未使用,VDDC 引脚必须与 VDDX 短接,并且
BCTLC 引脚必须保持断开。
GDU 引脚 BST、CP 及 VCP 如未使用,必须保持断开。VSSB 必须始终接地,即使增压 DC/DC
转换器未使用时也是如此。与未使用相位对应的引脚 (VBSx、HGx、HSx、VLSx、LGx、LSx)
必须保持开路。
12 电路板布局通用指南
12.1 走线建议
直角走线可能造成更多辐射。电容会在角落处增加,且特征阻抗会发生变化。这种阻抗变化会造
成反射。应避免直角走线,而试着至少用两个 45°角的方式布线。为了尽量减少阻抗变化,最佳
的布线方式是弧形弯折,如下方图 22 所示。
图22 直角位置弯折走线的错误方式和正确方式。
为了尽量较少串扰,除了同一层的两个信号之间,在相邻层之间也应该彼此成 90°布线。
在复杂的电路板上布线时需要用到过孔;使用过孔时必须小心。它们会导致电容和电感增加,且
会因特征阻抗发生变化而造成反射。过孔也会增加走线的长度。在使用差分信号时,要么两个走
线均采用过孔,要么在另一个走线中弥补延迟。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
22
NXP B.V.
电路板布局通用指南
12.2 接地
接地技巧对多层和单层 PCB 均适用。接地技巧旨在尽量降低接地阻抗,从而减少电路的接地环
路至电源之间的电位。
•
高速信号布线应位于坚实无破损的接地平面上方。
•
不要将接地平面分割为多个单独平面,分别用于模拟、数字和电源引脚。建议使用单个连
续接地平面。
•
在靠近微控制器引脚的区域,不应存在任何种类的浮动金属/变形。在信号平面未使用的
区域内注入铜,然后通过过孔将它们连接至接地平面。
图23 消除浮动金属/变形
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
23
电路板布局通用指南
图24 微控制器 GND 平面的布局注意事项
附注
最大化铜区域,以便为电源去耦提供低阻抗。通过小心排布组件
和连接(走线)可以让PCB的较大区域用GROUND填满
12.3 布局的EMI/EMC和ESD考量
这些考量对于所有系统和电路板设计来说都非常重要。尽管已经明确解释其背后的理论,但每个
电路板和系统仍需按具体情况决定。其中涉及很多与 PCB 和组件相关的变量。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
24
NXP B.V.
电路板布局通用指南
本应用笔记并未解释电磁理论,也未解释使用不同技巧来应对各种效应的原因,但本笔记对这些
技巧的效用以及推荐用于 CMOS 电路的最佳解决方案进行了考量。EMI 是指会干扰电气器件运
行的射频能量。这种射频能量可能由器件自身发出,也可能由附近的其他器件发出。通过了解系
统的 EMC,便可测试系统成功运行从而抵消周围器件和系统意外电磁干扰效应的能力。电磁噪
音或干扰噪音通过两种途径传播:传导和辐射。
图25 电磁噪声传播
设计考量归结为:
•
来自电路板的辐射和传导性电磁干扰不得高于您采用的标准所允许的水平。
•
电路板应能够抵消周围系统辐射和传导的电磁能量 (EMC) 而成功运行。
一个系统的 EMI 源由 PCB、连接器、线缆等多种组件组成。在高频噪声辐射方面,PCB 占主要
部分。当频率较高、电流和电压快速切换时,PCB 走线会变成电磁能量辐射的有效天线;例如,
信号和对应接地的大型环路。五大辐射源为:走线中的数字信号传播、电流回流环路区域、电源
滤波和解耦不充分、发送线路效应以及电源和接地平面缺失。快速切换时钟、外部总线 PWM 信
号被用作控制输出以及开关电源供电时。电源是电磁辐射的另一大主因。RF 信号可从电路板的
一个部位传播到另一个部分,从而聚集电磁辐射。开关电源会造成能量辐射,这可能导致电磁辐
射测试失败。这是一个很大的主题,有很多书籍、文章和白皮书都详细论述了其背后的理论,以
及对抗这种效应的设计标准。
论及 EMI/EMC 及 ESD 问题时,每种电路板或系统的情况均不相同,因此需要采用切合实际情
况的解决方案。
不过,本文下方的内容介绍了可用于减少不必要的电磁能量产生的通用指南:
•
确保根据应用调整电源,并用解耦电容器进行优化。
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
NXP B.V.
25
参考
•
在电源中提供足够的滤波电容器。大容量/旁路及解耦电容器应具备低等效串联电感(ESL)。
•
如果布线层有可用空间,则构建接地平面。利用过孔将这些接地区域和接地平面连接起来。
•
尽量最小化电流回路。尽可能增加解耦电容数量。始终遵循电流回流规则,以减少环路
区域。
•
让高速信号远离其他信号,尤其是远离输入和输出端口或连接器。
13 参考
•
AN2727
•
AN3208
•
AN3335
•
AN4219
•
AN2536
•
BasicThermalWP
S12ZVC硬件设计指南,应用笔记,修订版2,2016年4月
26
NXP B.V.
联系方式:
本文档中的信息仅供系统和软件实施方使用恩智浦产品。本文并未明示或暗示
主页:
nxp.com
授予利用本文档信息进行设计或者加工集成电路的版权许可。恩智浦保留对本
网络支持:
nxp.com/support
文档中所述任何产品进行更改的权利,恕不另行通知。
恩智浦对其产品在任何特定用途方面的适用性不做任何担保、表示或保证,也
不承担因为应用或使用产品或电路所产生的任何责任,明确拒绝承担包括但不
局限于后果性或附带性损害在内的所有责任。恩智浦数据手册和/或规格中提
供的“典型”参数在应用不同时可能不同,且实际性能可能随时间发生变化。所
有运行参数,包括“典型值”在内,必须经由客户的技术专家对每个客户的应用
程序进行验证。恩智浦未转让与其专利权或其他权利相关的许可。恩智浦销售
产品时遵循以下网址中包含的标准销售条款和条件:
nxp.com/SalesTermsandConditions。
恩智浦、恩智浦徽标、NXP SECURE CONNECTIONS FOR A SMARTER
WORLD、COOLFLUX、EMBRACE、GREENCHIP、HITAG、I2C BUS、ICODE、
JCOP、LIFE VIBES、MIFARE、MIFARE CLASSIC、MIFARE DESFire、MIFARE
PLUS、MIFARE FLEX、MANTIS、MIFARE ULTRALIGHT、MIFARE4MOBILE、
MIGLO、NTAG、ROADLINK、SMARTLX、SMARTMX、STARPLUG、TO
PFET、TRENCHMOS、UCODE、飞思卡尔、飞思卡尔徽标、AltiVec、C-5、
CodeTEST、CodeWarrior、ColdFire、ColdFire+、C-Ware、节能解决方案徽标、
Kinetis、Layerscape、MagniV、mobileGT、PEG、PowerQUICC、Processor
Expert、QorIQ、QorIQ Qonverge、Ready Play、 SafeAssure、SafeAssure徽标、
StarCore、Symphony、VortiQa、Vybrid、Airfast、BeeKit、BeeStack、CoreNet、
Flexis、MXC、Platform in a Package、QUICC Engine、SMARTMOS、Tower、
TurboLink以及UMEMS均为恩智浦公司的商标。所有其他产品或服务名称均是
其各自所有者的财产。ARM、AMBA、ARM Powered、Artisan、Cortex、Jazelle、
Keil、SecurCore、Thumb、TrustZone以及μVision是ARM有限公司(或其子公司)
在欧盟和/或其他地区的注册商标。ARM7、ARM9、ARM11、big.LITTLE、
CoreLink、CoreSight、DesignStart、Mali、mbed、NEON、POP、Sensinode、
Socrates、ULINK以及Versatile是ARM有限公司(或其子公司)在欧盟和/或其
他地区的注册商标。保留所有权利。Oracle和Java是Oracle和/或其关联公司的
注册商标。Power Architecture、Power.org文字标记和Power、Power.org标识和
相关标记是Power.org许可的商标和服务标记。
© 2016 NXP B.V.
文档编号:AN4867
修订版 2
2016 年 4 月