CY15B104Q 4 Mbit （512 K × 8）串行 （SPI） F-RAM 2 Mbit （256 K × 8）串行 （SPI） F-RAM 性能 功能说明 ■ 4 Mbit 铁电性随机存取存储器 （F-RAM）的逻辑组织方式为 512 K x 8 14 ❐ 高耐久性：100 万亿 （10 ）次写 / 读 ❐ 151 年的数据保留时间 （参考数据保留时间和耐久性表） ❐ NoDelay™ 写操作 ❐ 可靠性较高的高级铁电工艺 ■ 高速串行外设接口 （SPI） ❐ 频率高达 40 MHz ❐ 串行闪存和 EEPROM 的硬件直接替代 ❐ 支持 SPI 模式 0 （0,0）和模式 3 （1,1） 与串行闪存和 EEPROM 不同的是， CY15B104Q 以总线速度执 行写操作。并且它不会引起任何写操作延迟。在每个字节成功传 输到器件后，数据立即被写入到存储器阵列。这时，可以开始执 行下一个总线周期而不需要轮询数据。此外，与其他非易失性存 储器相比，该产品提供了更多的擦写次数。 CY15B104Q 能够支 持 1014 读 / 写周期，或支持比 EEPROM 多 1 亿次的写周期。 精密的写入保护方案 使用写保护 （WP）引脚提供硬件保护 ❐ 使用写禁用指令提供软件保护 ❐ 可为 1/4、 1/2 或整个阵列提供软件模块保护 由于具有这些特性，因此 CY15B104Q 适用于需要频繁或快速写 入的非易失性存储器应用。示例的范围包括从数据收集（其中写 周期数量是非常重要的）到满足工业级控制 （其中串行闪存或 EEPROM 的较长写时间会使数据丢失）。 设备 ID 制造商 ID 和产品 ID 作为硬件替代时， CY15B104Q 为串行 EEPROM 或闪存的用户 提供大量好处。 CY15B104Q 使用高速的 SPI 总线，从而可以改 进 F-RAM 技术的高速写入功能。该设备包含一个只读的器件 ID， 通过该 ID，主机可以确定制造商、产品容量和产品版本。在 –40 °C 到 +85 °C 的工业温度范围内，该器件规范得到保证。 ■ ❐ ■ ❐ ■ 低功耗 频率为 1 MHz 时，在活动模式下的电流为 300 A ❐ 在待机模式下的电流为 100 A （典型值） ❐ 在睡眠模式下的电流为 3 A （典型值） ❐ ■ 低电压操作：VDD = 2.0 V 到 3.6 V ■ 工业级温度范围：–40 °C 到 +85 °C ■ CY15B104Q 是使用了高级铁电工艺的 4 Mbit 非易失性存储器。 铁电性随机存取存储器 （即 F-RAM）是一种非易失性存储器， 其读和写操作方式与 RAM 一样。它提供 151 年的可靠数据保留 时间，并解决了由串行闪存、 EEPROM 和其他非易失性存储器 造成的复杂性、开销和系统级可靠性的问题。 要获取相关文档的完整列表，请点击此处。 封装 8 引脚小型塑封集成电路 （SOIC）封装 ❐ 8 引脚薄型扁平无引脚 （TDFN）封装 ❐ ■ 符合有害物质限制 （RoHS） 逻辑框图 WP Instruction Decoder Clock Generator Control Logic Write Protect CS HOLD SCK 512 K x 8 F-RAM Array Instruction Register Address Register Counter 19 8 SI Data I/O Register SO 3 Nonvolatile Status Register 赛普拉斯半导体公司 文档编号：001-94895 版本 *B • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 October 20, 2015 CY15B104Q 目录 引脚布局 ............................................................................. 3 引脚定义 ............................................................................. 3 概述 .................................................................................... 4 存储器架构 .................................................................. 4 串行外设接口 （SPI）总线 .......................................... 4 SPI 概述 ...................................................................... 4 SPI 模式 ...................................................................... 5 加电到第一次访问的时间 ............................................. 6 指令结构 ...................................................................... 6 WREN — 设置写使能锁存 ........................................... 6 WRDI — 复位写使能锁存 ............................................ 6 状态寄存器和写保护 ........................................................... 7 读取状态寄存器 （RDSR） .......................................... 7 写状态寄存器 （WRSR） ............................................. 7 存储器操作 .......................................................................... 8 写操作 .......................................................................... 8 读操作 .......................................................................... 8 快速读取操作 ............................................................... 8 HOLD 引脚操作 ......................................................... 10 睡眠模式 .................................................................... 10 器件 ID ....................................................................... 11 耐久性 ........................................................................ 11 最大额定值 ........................................................................ 12 文档编号：001-94895 版本 *B 工作范围 ........................................................................... 12 直流电气特性 .................................................................... 12 数据保留时间和耐久性 ...................................................... 13 电容 .................................................................................. 13 热阻 .................................................................................. 13 交流测试条件 .................................................................... 13 交流开关特性 .................................................................... 14 电源循环时序 .................................................................... 16 订购信息 ........................................................................... 17 订购代码定义 ............................................................. 17 封装图 ............................................................................... 18 缩略语 ............................................................................... 20 文档规范 ........................................................................... 20 测量单位 .................................................................... 20 文档修订记录页 ................................................................ 21 销售、解决方案和法律信息 .............................................. 22 全球销售和设计支持 .................................................. 22 产品 ........................................................................... 22 PSoC® 解决方案 ....................................................... 22 赛普拉斯开发者社区 .................................................. 22 技术支持 .................................................................... 22 页 2/22 CY15B104Q 引脚布局 图 1. 8 引脚 SOIC 封装的引脚分布 CS 1 SO 2 WP 3 VSS 4 Top View not to scale 8 VDD 7 HOLD 6 SCK 5 SI 图 2. 8 引脚 TDFN 封装的引脚分布 CS 1 SO 2 WP 3 VSS 4 EXPOSED PAD 8 VDD 7 HOLD 6 SCK 5 SI Top View not to scale 引脚定义 引脚名称 I/O 类型 说明 CS 输入 芯片选择。通过该低电平有效的输入可以激活设备。当该输入为高电平，则器件会进入低功耗待机 模式，并忽略其他输入，并且输出是三态的。该输入为低电平时，器件将激活 SCK 信号。每一个 操作码前， CS 上必须产生一个下降沿。 SCK 输入 串行时钟。所有输入 / 输出操作与串行时钟同步。各输入被锁存在上升沿上进行，并且各输出在下 降沿上进行。由于该器件是同步的，因此时钟频率的值范围为 0 到 40 MHz，可以随时中断该时钟 频率。 SI[1] 输入 串行输入。所有数据均通过该引脚转送给器件。该引脚在 SCK 的上升沿上进行采样，并且在其他 时间内被忽略。应该始终将该引脚驱动到有效的逻辑电平，以满足 IDD 规范。 SO[1] 输出 串行输出。这是数据输出引脚。该引脚在进行读操作时被驱动，并在其他时间内保持三态，包括 HOLD 为低电平的情况。数据转换在串行时钟的下降沿上被驱动。 WP 输入 写入保护。当 WPEN 为 ‘1’ 时，该低有效引脚防止对状态寄存器进行写操作。因为其他写保护 特性都是通过状态寄存器控制的，所以该性能很重要的。有关写保护的完整说明，请参考 第 7 页 上的状态寄存器和写保护。如果不使用该引脚，必须将其连接到 VDD。 HOLD 输入 HOLD 引脚。当主机 CPU 必须中断存储器操作以进行其他操作时，会使用 HOLD 引脚。HOLD 引脚 为低电平时，当前操作被暂停。该器件忽略 SCK 或 CS 上发生的任何转换。 HOLD 上的所有转换 必须在 SCK 为 LOW 时进行。如果不使用该引脚，必须将其连接到 VDD。 VSS 电源 器件的接地。必须连接至系统接地端。 VDD 电源 器件的电源输入。 EXPOSED PAD 无连接 （裸露焊盘） 8 引脚 TDFN 封装底层上的 EXPOSED PAD 引脚未连接到 die。 EXPOSED PAD 引脚必须处于悬 空状态。 注释： 1. 对于单引脚数据接口，可将 SI 连接到 SO。 文档编号：001-94895 版本 *B 页 3/22 CY15B104Q 概述 CY15B104Q 是一个串行的 F-RAM 存储器。该存储器阵列被逻 辑组织为 524,288 ×8 位，通过使用工业标准的串行外设接口 （SPI）总线可以访问该存储器阵列。 F-RAM 和串行闪存以及串 行 EEPROM 的功能操作是相同的。 CY15B104Q 与串行闪存或 具有相同引脚分布的 EEPROM 的主要区别在于 F-RAM 具有更好 的写性能、高耐久性和低功耗。 存储器架构 访问 CY15B104Q 时，用户可以寻址 512 K 地址的每 8 个数据 位。这些 8 数据位被连续移入或移出。通过使用 SPI 协议可以访 问这些地址，该协议包含一个芯片选择（用于支持总线上的多个 器件）、一个操作码和一个 3 字节地址。该地址范围的高 5 位都 是 ‘ 无需关注 ’ 的值。19 位的完整地址独立指定每个字节的地址。 CY15B104Q 的大多数功能可以由 SPI 接口控制或通过板上电路 处理。存储器的访问时间几乎为零，但要考虑串行协议所需要的 时间。因此，该存储器以 SPI 总线的速度进行读 / 写操作。与串 行闪存或 EEPROM 不同的是，不需要轮询设备的就绪条件，这 是因为写操作是以总线速度进行的。新的总线数据操作移入器件 时，写操作已完成。更多详细信息，请参阅 ‘ 接口 ’ 部分介绍 的内容。 串行外设接口 （SPI）总线 CY15B104Q 是一个 SPI 从设备，它的运行速度可达 40 MHz。 该高速串行总线为 SPI 主设备提供了性能优良的串行通信。许多 通用微控制器具有硬件 SPI 端口，允许直接连接。对于没有硬件 SPI 端口的微控制器，通过使用普通端口引脚可以简单地模拟该 端口。 CY15B104Q 在 SPI 模式 0 和模式 3 下运行。 SPI 概述 SPI 是带有芯片选择（CS）、串行输入（SI）、串行输出（SO） 和串行时钟 （SCK）引脚的四引脚接口。 SPI 是同步的串行接口，它使用时钟和数据引脚进行存储器访问 并支持数据总线上的多个设备。使用 CS 引脚可激活 SPI 总线上 的器件。 芯片选择、时钟和数据之间的关系是由 SPI 模式决定的。该设备 支持 SPI 的模式 0 和模式 3。在两种模式下，数据都在 SCK 上 升沿记录到 F-RAM（从 CS 变为有效之后的第一个上升沿）内。 SPI 协议由操作码控制。这些操作码规定了从总线主设备到从设 备的所有指令。激活 CS 以后，总线主设备传输的第一个字节便 是操作码。随后，可以传输地址和数据。在完成某个操作并发出 文档编号：001-94895 版本 *B 新的操作码前， CS 必须进入无效状态。 SPI 协议中的常用术语 如下所示： SPI 主设备 SPI 主设备控制 SPI 总线上的操作。SPI 总线上仅有一个主设备， 但可有一个或多个从设备。所有从设备共享同一 SPI 总线。主设 备可通过CS引脚选择任一从设备。所有操作必须由主设备发起， 主设备通过将从设备的 CS 引脚置于低电平状态来激活从设备。 主设备也生成 SCK（串行时钟），SI 和 SO 线上的所有数据传输 均与该时钟同步。 SPI 从设备 SPI 从设备由主设备通过片选线激活。来自 SPI 主设备的串行时 钟作为从设备的输入，所有通信均与该时钟同步。 SPI 从设备不 会在 SPI 总线上发起通信，而仅执行主设备发出的指令。 CY15B104Q 可用作 SPI 从设备，并与其他 SPI 从设备共享 SPI 总线。 芯片选择 （CS） 要选择任一从设备，主设备必须下拉相应 CS 引脚。仅当 CS 引 脚为低电平状态时，才能将指令发送到从设备。未选择器件时， 将忽略通过 SI 引脚的数据，同时，串行输出引脚 （SO）保持高 阻抗状态。 注意：新指令必须从 CS 的下降沿开始。因此，对每个有效的芯 片选择循环只可发出一个操作码。 串行时钟 （SCK） 串行时钟由 SPI 主设备生成，在 CS 变为低电平后，通信将与该 时钟同步。 CY15B104Q 采用 SPI 模式 0 和模式 3 进行数据通信。在两种模 式下，从设备在 SCK 的上升沿上锁存输入，输出在下降沿发出。 因此， SCK 的第一个上升沿表示 SI 引脚上 SPI 指令已接收到第 一个最高有效位 （MSB）。此外，所有数据输入和输出均与串行 时钟 （SCK）同步。 数据传输 （SI/SO） SPI 数据总线由 SI 和 SO 两条线组成，可用于串行数据通信。SI 也称为主出从入 （MOSI）， SO 则称为主入从出 （MISO）。主 设备通过 SI 引脚将指令发送到从设备，从设备通过 SO 引脚进行 响应。如以上所述，多个从设备可共享 SI 和 SO 线。 CY15B104Q 为 SI 和 SO 提供可连接至主设备的两个独立引脚， 如图 3 所示。 页 4/22 CY15B104Q 对于没有专用 SPI 总线的微控制器，可以使用通用端口。为了减 少微控制器上的硬件资源，可以将两个数据引脚 （SI、 SO）连 接在一起并将 HOLD 和 WP 引脚置于高电平。图 4 显示了仅适用 于三个引脚的配置情况。 然无需关注这五位，但赛普拉斯建议将这些位设置为 ‘0’，以 通过无缝切换实现更高存储容量。 串行操作码 若在 CS 处于低电平状态时选中从设备，接收到的第一字节将作 为既定操作的操作码。 CY15B104Q 使用标准操作码访问存储 器。 最高有效位 （MSB） SPI 协议要求发送的第一位为最高有效位 （MSB）。该条件对地 址和数据传输均有效。 无效的操作码 4 Mbit 串行 F-RAM 需要一个 3 字节地址才能进行读取和写入操 作。因为地址只有 19 位，所以器件会忽略所载入的前 5 位。虽 如果收到无效的操作码，该操作码将被忽略。器件将忽略在 SI 引 脚上的任何额外串行数据，直到 CS 的下一个下降沿，与此同时， SO 引脚保持三态。 状态寄存器 CY15B104Q 有一个 8 位的状态寄存器。状态寄存器中的各位用 于配置 SPI 总线。第 7 页上的表 3 对这些位进行了说明。 图 3. 使用 SPI 端口进行系统配置 SCK MOSI MISO SCK SPI Microcontroller SI SO CY15B104Q CS HOLD WP SCK SI SO CY15B104Q CS HOLD WP CS1 HO LD 1 WP1 CS2 HO LD 2 WP2 图 4. 不使用 SPI 端口进行系统配置 P1.0 P1.1 SCK SI SO Microcontroller CY15B104Q CS HOLD WP P1.2 SPI 模式 CY15B104Q 可由微控制器进行驱动，该控制器的 SPI 外围设备 可运行以下列任一模式： ■ SPI 模式 0 （CPOL = 0， CPHA = 0） ■ SPI 模式 3 （CPOL = 1， CPHA = 1） 在两种模式下，均在 SCK 的上升沿上锁存输入数据 （该上升沿 是从 CS 变为有效之后的第一个上升沿）。如果时钟从高电平状 文档编号：001-94895 版本 *B 态启动 （在模式 3 中），则采用时钟触发后的第一个上升沿。输 出数据在 SCK 的下降沿上有效。 两种 SPI 模式如第 6 页上的图 5 和第 6 页上的图 6 中所示。当总 线主设备不传输数据时，时钟的状态为： ■ 在模式 0 下，串行时钟保持为 0 ■ 在模式 3 下，串行时钟保持为 1 页 5/22 CY15B104Q 当器件通过将 CS 引脚置为低电平状态而被选中时，该器件将通 过 SCK 引脚状态检测出 SPI 模式。选择器件时，如果 SCK 引脚 处于低电平状态，则采用 SPI 模式 0。如果 SCK 引脚处于高电平 状态，它将在 SPI 模式 3 下工作。 WREN — 设置写使能锁存 图 5. SPI 模式 0 0 发送 WREN 操作码后，将设置内部写使能锁存。状态寄存器中 的标志位 （名称为 WEL）表示锁存的状态。 WEL = ‘1’ 表示 可以进行写操作。尝试对状态寄存器中的 WEL 位进行写操作， 并不对它的状态产生任何影响 — 这是因为只有 WREN 操作码才 能设置该位。进行 WRDI、WRSR 或 WRITE 写操作后，WEL 位 将在 CS 的上升沿上自动清除。这样可阻止对状态寄存器或 F-RAM 阵列进行其他写操作而不使用另一个 WREN 指令。图 7 显示的是 WREN 指令总线配置。 LSB 图 7. WREN 总线配置 CS 0 1 2 3 5 4 6 7 SCK SI 7 6 5 4 3 2 1 MSB 每当给 CY15B104Q 上电时，会禁止写操作。在进行任何写操作 前，都必须发送 WREN 指令。发送 WREN 操作码后，用户可以 发送后续操作码，以用于写操作。包括写状态寄存器 （WRSR） 和写存储器 （WRITE）。 CS 图 6. SPI 模式 3 0 1 2 3 4 5 6 7 SCK CS 0 1 2 3 4 5 6 7 SI 0 0 0 0 0 1 1 0 SCK HI-Z SO SI 7 6 5 4 3 MSB 2 1 0 LSB 加电到第一次访问的时间 加电后，在 tPU 时间内，不能访问 CY15B104Q。用户必须遵守 时序参数 tPU，该参数是从 VDD （最小值）到第一次 CS 为低电 平的时间。 WRDI 指令通过清除写使能锁存来禁用所有写操作。通过读取状 态寄存器中的 WEL 位和验证 WEL 为 ‘0’，用户可以验证各写 操作已被禁用。图 8 显示的是 WRDI 指令的总线配置。 图 8. WRDI 总线配置 CS 指令结构 有九个称为操作码的指令，总线主设备可以将这些指令发送到 CY15B104Q。在表 1 中列出了这些操作码。它们控制存储器执 行的各项功能。 说明 置位写入使能锁存 复位写入使能锁存 读取状态寄存器 写状态寄存器 读取存储器数据 快速读取存储器数据 写入存储器数据 进入睡眠模式 读取器件 ID 预留 文档编号：001-94895 版本 *B 0 操作码 0000 0110b 0000 0100b 0000 0101b 0000 0001b 0000 0011b 0000 1011b 0000 0010b 1011 1001b 1001 1111b 1100 0011b 1100 0010b 0101 1010b 0101 1011b 1 2 3 4 5 6 7 SCK SI 表 1. 操作码指令 名称 WREN WRDI RDSR WRSR READ FSTRD WRITE SLEEP RDID Reserved WRDI — 复位写使能锁存 SO 0 0 0 0 0 1 0 0 HI-Z 页 6/22 CY15B104Q 状态寄存器和写保护 CY15B104Q 的写保护特性是多层次的，并通过状态寄存器使能。状态寄存器的组织如下所示。 WEL、 BP0、 BP1、位 4–5、 WPEN 的默认出厂设置值为 ‘0’，位 6 的默认出厂设置值为 ‘1’。 表 2. 状态寄存器 位7 位6 位5 位4 位3 位2 位1 位0 WPEN (0) X (1) X (0) X (0) BP1 (0) BP0 (0) WEL (0) X (0) 表 3. 状态寄存器位定义 位 定义 说明 位0 无需关注 该位是不可写的，且读取时始终返回 ‘0’。 位 1 （WEL） 写入使能 WEL 指示器件是否使能写入功能。上电时，该位默认为 ‘0’ （禁用）。 WEL = ‘1’--> 使能写操作 WEL = ‘0’ --> 禁用写操作 位 2 （BP0） 模块保护位 ‘0’ 用于模块保护。有关详细信息，请参见第 7 页上的表 4。 位 3 （BP1） 模块保护位 ‘1’ 用于模块保护。有关详细信息，请参见第 7 页上的表 4。 位 4-5 无需关注 这些位都是不可写的，且读取时始终返回 ‘0’。 位6 无需关注 该位是不可写的，且读取时始终返回 ‘1’。 位 7 （WPEN） 写保护使能位 用于使能写保护引脚 （WP）的功能。有关详细信息，请参见第 7 页上的表 5。 位 0 和位 4-5 的固定值为 ‘0’，位 6 的固定值为 ‘1’ ；不能 修改这些位的值。请注意，不需要位 0 （串行闪存和 EEPROM 中的 “ 就绪或正在进行写过程 ” 位），由于 F-RAM 在实时中进 行写操作并不处于繁忙状态，因此读取它时始终返回 ‘0’。设 备从睡眠模式唤醒的情况属于例外，具体在第 10 页上的睡眠模 式中进行介绍。 BP1 和 BP0 控制软件保护特性，这两位为非易 失性位。WEL 标志表示写使能锁存的状态。尝试直接写入状态寄 存器中的 WEL 位不会对其状态产生影响。该位由 WREN 指令内 部置位，并分别由 WRDI 和 WRDI 指令清除。 器。因此，只有 WPEN = ‘1’ 和 WP = ‘0’ 时，状态寄存器 才受写保护。 表 5 汇总了写保护条件。 表 5. 写保护 WEL WPEN WP 受保护的 模块 无保护的 模块 状态寄存器 0 X X 受保护 受保护 受保护 BP1 和 BP0 均为存储器模块的写保护位。它们指定受写保护的 存储器部分，如表 4 中所示。 1 0 X 受保护 无保护 无保护 1 1 0 受保护 无保护 受保护 表 4. 模块存储器的写保护 1 1 1 受保护 无保护 无保护 保护地址范围 BP1 BP0 0 0 无 0 1 60000h 到 7FFFFh （高 1/4） 读取状态寄存器 （RDSR） 1 0 40000h 到 7FFFFh （高 1/2） 1 1 00000h 到 7FFFFh （所有地址） 通过使用 RDSR 指令，总线主设备可以验证状态寄存器中的内 容。读取状态寄存器后可以了解写保护特性的当前状态。执行 RDSR 操作码后， CY15B104Q 将返回一个字节，包括状态寄存 器的内容。 写状态寄存器 （WRSR） BP1 和 BP0 位，以及写使能锁存是防止写入存储器的唯一机制。 其他写保护特性会防止对模块保护位进行无意更改。 状态寄存器中的写保护使能位（WPEN）控制硬件写保护（WP） 引脚的效果。WPEN 位为 ‘0’ 时，WP 引脚的状态将被忽略。 如果 WPEN 位为 ‘1’， WP 引脚为低电平时将禁止写入状态寄存 文档编号：001-94895 版本 *B WRSR 指令允许 SPI 总线主设备写入状态寄存器并通过根据要 求设置 WPEN、 BP0 和 BP1 位修改写保护配置。在发送 WRSR 指令前， WP 引脚必须为高电平或处于无效状态。请注 意在 CY15B104Q 上， WP 仅防止写入状态寄存器而不能防止 写入存储器阵列。发送 WRSR 指令前，用户必须发送 WREN 指令来使能写操作。执行 WRSR 指令就是执行一个写操作，因 此可以清除写使能锁存。 页 7/22 CY15B104Q 图 9. RDSR 总线配置 CS 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 SCK Opcode 0 SI 0 0 0 0 1 0 1 0 Data HI-Z SO D7 D6 D5 D4 D3 D2 D1 D0 MSB LSB 图 10. WRSR 总线配置 （不显示 WREN） CS 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 SCK Data Opcode SI SO 0 0 0 0 0 0 0 1 D7 X MSB X D3 D2 X X LSB HI-Z 存储器操作 可接受高时钟频率的 SPI 接口体现 F-RAM 技术的快速写能力。 与串行闪存和 EEPROM 不同的是， CY15B104Q 能以总线速度 执行连续写操作。无需任何页寄存器，仍能够执行所有连续写操 作数。 写操作 对存储器进行的所有写操作都开始于 WREN 操作码，这时将依 次确认和取消确认 CS。下一个操作码是 WRITE。跟着 WRITE 操作码是一个三字节的地址，该地址包含了将写入到存储器的第 一个数据字节的 19 位地址 （A18-A0）。三字节地址的高 5 位被 忽略。后续字节是连续写入的数据字节。如果总线主设备继续发 送时钟并保持 CS 为低电平，则各地址将内部递增。如果达到最 后地址 7FFFFh，计数器将翻转到 00000h。优先写入最高有效 位。 CS 的上升沿终止写操作。写操作在图 11 中显示。 注意：突发写操作达到保护模块地址时，自动地址递增将停止， 而且器件将忽略写操作所接受的所有后续数据字节。 EEPROM 使用页面缓存来增加它们的写吞吐量。这样将可以补 偿技术的慢速写操作。F-RAM 存储器没有页面缓冲器，因为在每 个字节定时后（在第八个时钟后面），它将立即被写入到 F-RAM 阵列内。这样可以写入任何字节数量而没有页面缓存延迟。 注意： 如果写操作过程中断电，那么只有最后完成的字节被写 入。 文档编号：001-94895 版本 *B X 读操作 CS 的下降沿后，总线主设备将发送一个 READ 操作码。READ 指 令后面是一个三字节地址，该地址包含读操作第一个字节的19位 地址 （A18-A0）。该地址的高 5 位被忽略。发送操作码和地址 后，在随后的八个时钟内设备将输出读数据。在驱动读取数据字 节期间，SI 输入被忽略。后续字节是连续读取的数据字节。如果 总线主设备继续发送时钟并保持 CS 为低电平，各地址将内部递 增。如果达到最后地址 7FFFFh，计数器将翻转到 00000h。先读 取数据最高有效位。 CS 的上升沿终止读操作并使 SO 引脚处于 三态。 图 12 中显示了读操作。 快速读取操作 CY15B104Q 支持 FAST READ 操作码 （0Bh），用于与串行闪 存器件相兼容的代码。跟着 FAST READ 指令是一个三字节地址 （该地址包含读操作第一个字节的 19 位地址 （A18 到 A0）和一 个虚拟字节。虚拟字节插入一个 8 时钟周期的读延迟。快速读操 作与普通的读操作相同，但它需要另一个虚拟字节。收到操作 码、地址和虚拟字节后， CY15B104Q 开始在 SO 线上驱动数据 字节，优先驱动最高有效位。如果器件被选择并且时钟有效，则 将继续进行发送。进行批量读取时，内部地址计数器将自动递 增，另外，在达到最后地址7FFFFh后，计数器将翻转为00000h。 当器件在 SO 线上驱动数据时， SI 线上的转换将被忽略。 CS 的 上升沿终止快速读操作并使 SO 引脚处于三态。快速读操作在图 13 中显示。 页 8/22 CY15B104Q 图 11. 存储器写 （WREN 不显示）操作 CS 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 ~ ~ ~ ~ 0 SCK Opcode 0 SI 0 0 0 0 20 21 22 23 0 1 1 0 X X X X A18 A17 A16 X MSB 3 4 5 6 7 Data 19-bit Address 0 2 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 LSB MSB LSB HI-Z SO 图 12. 存储器读操作 CS 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 Opcode 0 SI 0 0 0 ~ ~ ~ ~ 0 SCK 20 21 22 23 0 1 2 3 4 5 6 7 19-bit Address 0 0 1 1 X X X X X A18 A17 A16 MSB A3 A2 A1 A0 LSB Data HI-Z SO D7 D6 D5 D4 D3 D2 D1 D0 MSB LSB 图 13. 快读操作 CS 1 2 3 4 5 6 7 0 1 2 3 4 SCK Opcode SI 0 0 0 0 1 5 6 7 ~ ~ ~ ~ 0 20 21 22 23 24 25 26 27 28 29 30 31 0 1 1 X X X X X A18A17 A16 MSB SO HI-Z A3 A2 A1 A0 X X X X X 3 4 5 6 7 X X X LSB Data D7 D6 D5 D4 D3 D2 D1 D0 MSB 文档编号：001-94895 版本 *B 2 Dummy Byte 19-bit Address 0 1 LSB 页 9/22 CY15B104Q HOLD 引脚操作 通过使用 HOLD 引脚可以中断一个串行操作而不需要终止它。 SCK 为低电平时，如果总线主设备将 HOLD 引脚置于低电平，那 么当前操作将暂停。如果总线主器件将 HOLD 引脚置于高电平， 将恢复一个操作。 HOLD 切换必须在 SCK 为低电平时进行，但 SCK 和 CS 引脚可以在保持状态期间进行切换。 ~ ~ 图 14. HOLD 操作 [2] ~ ~ CS ~ ~ SCK ~ ~ HOLD VALID IN VALID IN ~ ~ SI SO 睡眠模式 低功耗的睡眠模式可以在 CY15B104Q 器件上实现。当收到 SLEEP 操作码 B9h 后的 CS 上升沿时，器件将进入低功耗状态。 一旦处于睡眠模式，将忽略 SCK 和 SI 引脚，并且将 SO 引脚置 于高阻态 （HI-Z），但是器件仍继续监控 CS 引脚。在 CS 的下 一个下降过程中，在 tREC 时间内，器件将返回普通操作。在唤醒 周期内， SO 引脚保持高阻态 （HI-Z）。这时，器件不需要响应 操作码。要启动一个唤醒程序，控制器将发送一个 “ 虚拟 ” 读 取操作 （作为一个示例），并等待余下的 tREC 时间。 图 15. 睡眠模式操作 Enters Sleep Mode t REC Recovers from Sleep Mode CS 0 1 2 3 4 5 6 7 t SU SCK SI 1 0 1 SO 1 1 0 0 1 VALID IN HI-Z 注释： 2. 图 14 显示的是在输入和输出模式下的 HOLD 操作。 文档编号：001-94895 版本 *B 页 10/22 CY15B104Q 器件 ID 可以询问 CY15B104Q 器件的制造商、产品标识和晶元版本。通 过使用 RDID 操作码 9Fh，用户可以读取制造商 ID 和产品 ID， 这两个 ID 都是只读字节。 JEDEC 分配制造商 ID 将赛普拉斯 （Ramtron）标识符放置在数据库 7 内，因此连续的六个字节的 7Fh，一个字节 C2h，接下来两字节产品 ID。产品 ID 的长度为 两个字节，包括系列代码、密度代码、子代码和产品版本代码。 表 6. 器件 ID 设备 ID 说明 15–13 12–8 （3 位） （5 位） 71–16 （56 位） 设备 ID （9 个字节） 5–3 （3 位） 2–0 （3 位） 版本 001 保留 000 产品 ID 制造商 ID 7F7F7F7F7F7FC22608h 7–6 （2 位） 0111111101111111011111110111 1111011111110111111111000010 系列 001 密度 00110 子代码 00 图 16. 读取器件 ID 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 SCK ~ ~ CS 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 Opcode SO 1 0 0 1 1 1 1 1 HI-Z D7 D6 D5 D4 D3 D2 D1 D0 ~ ~ SI D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 MSB LSB 9-Byte Device ID 耐久性 可以对 CY15B104Q 器件进行至少 1014 次读或写访问。 F-RAM 存储器以读取和恢复机制运行。因此，对存储器阵列进行 （读或 写）访问时，行基础采用擦写周期。F-RAM 架构是基于一个包括 行和列阵列的，每列有 32K 行，每行有 64 位。对单字节或所有 八个字节进行读或写访问时，整个行仅进行一次内部访问。在计 算耐久性时，行中的每个字节只得算一次。表 7 显示的是 64 字 节重复循环的耐久性计算，包括一个操作码、起始地址和一个连 续 64 字节数据流。这样，通过该循环每个字节需要经过一个耐 久性周期。即使时钟频率为 40 MHz，F-RAM 读和写操作的擦写 次数仍然是无限的。 文档编号：001-94895 版本 *B 表 7. 重复 64 字节环路以达到耐久极限所需要的时间 SCK 频率 （MHz） 耐久性 周期 / 秒 耐久性 周期 / 年 达到极限所需的 年数 40 73,520 2.32 × 1012 43.1 18,380 11 172.7 1011 345.4 10 5 9,190 5.79 × 10 2.90 × 页 11/22 CY15B104Q 最大额定值 超过最大额定值可能会缩短器件的使用寿命。这些用户指导未经 过测试。 存放温度 ................................................... –55 °C 到 +125 °C 最长存储时间 在 125 °C 环境温度下 .........................................1000 个小时 在 85 °C 环境温度下 ...................................................... 10 年 加电时的环境温度..................................... –55 °C 到 +125 °C 封装功率散耗能力 （TA = 25 °C）................................ 1.0 W 表面组装铅焊温度 （3 秒）....................................... +260 °C 直流输出电流 （每次只输出 1 路电流，持续时间为 1 秒）................. 15 mA 静电放电电压 人体模型 （JEDEC 标准 JESD22-A114-B）............................ 2 kV 充电器件模型 （JEDEC 标准 JESD22-C101-A）.................... 500 V 栓锁电流 ................................................................. > 140 mA VDD （相对于 VSS） 的供电电压 ................. –1.0 V 到 +4.5 V 输入电压 .............. –1.0 V 到 +4.5 V，以及 VIN < VDD + 1.0 V 工作范围 直流电压应用在 高阻 （High Z）状态下的输出 ............... –0.5 V ~ VDD+ 0.5 V 范围 环境温度 （TA） VDD 工业级 –40°C 至 +85°C 2.0 V 至 3.6 V 处于接地电位的任一引脚上的 瞬变电压 （< 20 ns）...........................–2.0 V 到 VDD + 2.0 V 直流电气特性 在工作范围内 参数 VDD 电源 IDD VDD 供电电流 ISB IZZ 最小值 典型值 [3] 最大值 单位 2.0 3.3 3.6 V SCK 在 VDD – 0.2 V 和 VSS 之间 fSCK = 1 MHz 进行切换，其他输入 VSS 或 fSCK = 40 MHz VDD – 0.2 V。 SO = 打开 – 0.13 0.30 mA – 1.4 3 mA CS = VDD。所有其他输入的电压 TA = 25 °C 为 VSS 或 VDD。 TA = 85 °C – 100 150 A – – 250 A CS = VDD。所有其他输入的电压 TA = 25 °C 均为 VSS 或 VDD。 TA = 85 °C – 3 5 A – – 8 A 说明 VCC 待机电流 睡眠模式电流 测试条件 ILI 输入漏电流 VSS < VIN < VDD – – ±1 A ILO 输出漏电流 VSS < VOUT < VDD – – ±1 A VIH 输入高电压 0.7 × VDD – VDD + 0.3 V VIL 输入低电平电压 – 0.3 – 0.3 × VDD V VOH1 输出高电平电压 IOH = –1 mA， VDD = 2.7 V。 2.4 – – V VOH2 输出高电平电压 IOH = –100 A VDD – 0.2 – – V VOL1 输出低电平电压 IOL = 2 mA， VDD = 2.7 V – – 0.4 V VOL2 输出低电平电压 IOL = 150 A – – 0.2 V 注释： 3. 典型值的条件为：环境温度为 25 °C， VDD = VDD （典型值）。非 100% 得到测试。 文档编号：001-94895 版本 *B 页 12/22 CY15B104Q 数据保留时间和耐久性 参数 说明 数据保留时间 TDR 擦写次数 NVC TA = 85°C 测试条件 最小值 10 最大值 – TA = 75 °C 38 – TA = 65°C 151 – 14 – 在工作温度范围内 10 单位 年 周期 电容 参数 [4] 说明 CO 输出引脚电容 （SO） CI 输入引脚电容 测试条件 TA = 25 °C、 f = 1 MHz， VDD = VDD （典型值） 最大值 单位 8 pF 6 pF 热阻 参数 JA JC 说明 热阻 （结至环境） 热阻 （结至外壳） 测试条件 8 引脚 SOIC 8 引脚 TDFN 单位 根据 EIA/JESD51 的要求，测试条件遵循测试 热阻的标准测试方法和过程。 114 30 °C/W 52 26 °C/W 交流测试条件 输入脉冲电平 ..........................................VDD 的 10% 和 90% 输入上升和下降时间 ........................................................3 ns 输入和输出时序参考电平 ........................................0.5 × VDD 输出负载电容 ................................................................ 30 pF 注释： 4. 该参数定期采样并未经过 100% 测试。 文档编号：001-94895 版本 *B 页 13/22 CY15B104Q 交流开关特性 在工作范围内 参数 [5] 赛普拉斯 参数 说明 备用参数 VDD = 2.0 V 至 3.6 V VDD = 2.7 V 至 3.6 V 最小值 最大值 最小值 最大值 单位 fSCK – SCK 时钟频率 0 25 0 40 MHz tCH – 时钟为高电平的时间 18 – 11 – ns tCL – 时钟为低电平的时间 18 – 11 – ns tCSU tCSS 芯片选择建立时间 12 – 10 – ns tCSH tCSH 芯片选择保持时间 12 – 10 – ns tHZCS 输出禁用时间 – 20 – 12 ns tODV tCO 输出数据有效的时间 – 16 – 9 ns tOH – 输出保持时间 0 – 0 – ns tD tOD [6、 7] – 取消选择时间 60 – 40 – ns [7、 8] – 数据的上升时间 – 50 – 50 ns tF[7、 8] – 数据的下降时间 – 50 – 50 ns tSU tSD 数据建立时间 8 – 5 – ns tH tHD 数据保持时间 8 – 5 – ns tHS tSH HOLD 设置时间 12 – 10 – ns tHH tHH HOLD 保持时间 12 – 10 – ns tHZ[6、 7] tLZ[7] tHHZ HOLD 从低电平到高阻态的时间 – 25 – 20 ns tHLZ HOLD 从高电平到数据有效的时间 – 25 – 20 ns tR 注释： 5. 假设测试条件为：信号切换时间不超过 3 ns 的信号跳变时间， 0.5 × VDD 的时序参考电平， 10% 至 90% VDD 的输入脉冲电平以及第 13 页上的交流测试条件中所示 的指定 IOL/IOH 的输出负载和 30 pF 负载电容。 6. 使用大小为 5 pF 的负载电容指定 tOD 和 tHZ。当输出进入高阻态时，将对切换进行测量 7. 作为特征值但未经过 100% 的生产测试。 8. 上升时间和下降时间测量的是波形幅度 10% 到 90% 间的范围。 文档编号：001-94895 版本 *B 页 14/22 CY15B104Q 图 17. 同步数据时序 （模式 0） tD CS tCSU tCH tCL tCSH SCK tSU SI tH VALID IN VALID IN VALID IN tOH tODV SO HI-Z tOD HI-Z CS SCK tHH ~ ~ ~ ~ 图 18. HOLD 时序 tHS ~ ~ tHS VALID IN tHZ 文档编号：001-94895 版本 *B VALID IN tLZ ~ ~ SO tSU ~ ~ HOLD SI tHH 页 15/22 CY15B104Q 电源循环时序 在工作范围内 参数 说明 最小值 最大值 单位 – ms tPU 从上电 VDD （最小）到第一次访问 （CS 为低电平）的时间 1 tPD 从最后一次访问 （CS 为高电平）到断电 （VDD 最小）的时间 0 – µs tVR [9] VDD 加电斜率 50 – µs/V tVF [9] VDD 断电斜率 100 – µs/V tREC [10] 从睡眠模式恢复的时间 – 450 µs VDD ~ ~ 图 19. 电源周期时序 VDD(min) tVR CS tVF tPD ~ ~ tPU VDD(min) 注释： 9. 在 VDD 波形的任何位置测量斜率。 10. 由设计保证。有关睡眠模式恢复时序的详细信息，请参见图 15。 文档编号：001-94895 版本 *B 页 16/22 CY15B104Q 订购信息 订购代码 封装图 封装类型 CY15B104Q-SXI 001-85261 8 引脚 SOIC CY15B104Q-SXIT 001-85261 8 引脚 SOIC CY15B104Q-LHXI 001-85579 8 引脚 TDFN CY15B104Q-LHXIT 001-85579 8 引脚 TDFN 操作范围 工业级 这些器件都不含铅。要了解这些器件的供应情况，请联系赛普拉斯本地销售代表。 订购代码定义 CY 15 B 104 Q - S X I T 选项： 空白 = 标准； T = 盘带封装 温度范围： I = 工业级 （-40°C 至 +85°C） X = 无铅 封装类型：S = 8 引脚 SOIC ； LH = 8 引脚 DFN Q = SPI F-RAM 密度：104 = 4 Mbit 电压：B = 2.0 V 至 3.6 V F-RAM 赛普拉斯 文档编号：001-94895 版本 *B 页 17/22 CY15B104Q 封装图 图 20. 8 引脚 SOIC （208 Mil）封装外形， 001-85261 001-85261 ** 文档编号：001-94895 版本 *B 页 18/22 CY15B104Q 封装图 （续） 图 21. 8 引脚 DFN （5 mm × 6 mm × 0.75 mm）封装外形， 001-85579 001-85579 *A 文档编号：001-94895 版本 *B 页 19/22 CY15B104Q 缩略语 文档规范 说明 测量单位 缩略语 CPHA 时钟相位 CPOL 时钟极性 °C 摄氏度 EEPROM 上电时可擦除的可编程只读存储器 Hz 赫兹 EIA 电子工业联盟 kHz 千赫兹 F-RAM 铁电随机存取存储器 kΩ 千欧 I/O 输入 / 输出 （Input/Output） Mbit 兆位 JEDEC 联合电子设备工程委员会 MHz 兆赫兹 JESD JEDEC 标准 A 微安 LSB 最低有效位 F 微法 MSB 最高有效位 s 微秒 RoHS 有害物质限制 mA 毫安 SPI 串行外设接口 ms 毫秒 SOIC 小型塑封集成电路 ns 纳秒 TDFN 薄型扁平无引脚 欧姆 % 百分比 pF 皮法 V 伏特 W 瓦特 文档编号：001-94895 版本 *B 符号 测量单位 页 20/22 CY15B104Q 文档修订记录页 文档标题：CY15B104Q， 4 Mbit （512 K × 8）串行 （SPI） F-RAM 文档编号：001-94895 版本 ** ECN 编号 4560704 变更者 LISZ 提交日期 11/04/2014 本文档版本号为 Rev**，译自英文版 001-94240 Rev**。 *A 4699881 FANC 03/26/2015 本文档版本号为 Rev*A，译自英文版 001-94240 Rev*B。 *B 4976089 LISZ 10/20/2015 本文档版本号为 Rev*B，译自英文版 001-94240 Rev*C。 文档编号：001-94895 版本 *B 变更说明 页 21/22 CY15B104Q 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要找到距您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车用产品 cypress.com/go/automotive 时钟与缓冲区 cypress.com/go/clocks 接口 照明与电源控制 cypress.com/go/interface cypress.com/go/powerpsoc 存储器 PSoC 触摸感应产品 USB 控制器 无线 / 射频 cypress.com/go/memory cypress.com/go/psoc cypress.com/go/touch psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2014-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路以外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会以明 示或暗示的方式授予任何专利许可或其他权利。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能 发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有 风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用的赛普拉斯软件许可协议限制。 文档编号：001-94895 版本 *B 本文件中所介绍的所有产品和公司名称均为其各自所有者的商标。 修订日期 October 20, 2015 页 22/22