SANYO LC67F5006A

注文コード No. N 8 0 7 2
LC67F5006A
CMOS LSI
FROM768Kバイト,SRAM32Kバイト内蔵
32ビット1チップ
マイクロコントローラ
概要
LC67F5006Aは、100ピンのパッケージに英国ARM社製のCPUであるARM7TDMI®、6Mビットフラッシュ
ROM、256KビットSRAM、DMAコントローラ、割り込みコントローラ、I/Oポート、シリアルインタフェー
ス、8ビットADコンバータ、タイマ等の多彩な外部周辺機能を内蔵し、CD-R/RW、DVD等の制御に最適
なCMOS 32ビットRISCマイクロコンピュータである。
特長
■動作電源電圧 :2.25∼2.75V(I/O,ADC 3.0∼3.6V)
■動作保証温度 :0∼75℃
■パッケージ
:TQFP100
■CPUコア
:ARM7TDMI®(32ビットRISC)
■フラッシュROM :6Mビット内蔵(書き換え保証1000回)
■SRAM
:256Kビット内蔵
■最大動作周波数
発振源
CFまたは外部クロック印加時 18MHz
内蔵RC発振
1MHz(Typ)
システムクロックは上記発振周波数に対し1/1,1/2,1/4,1/8の切換えが可能
リセット時とスタンバイ解除時は内蔵RCが自動的に選択される
クロック切換えはプログラマブル
■フラッシュのプロテクト領域
16Kバイト(6Mビット空間の最終アドレスに配置)
この領域はCPU動作モード時の書き換えは不可、Flash ROMモード時のみ書き換え可能
■ポート
入出力ポート 68本 入力ポート 8本
ARMおよびARM7TDMIはARM Limitedの登録商標です。
本製品は米国SST社(Silicon Storage Technology,Inc.)からライセンスを受けたフラッシュ技術を用いています。
本製品はSONY株式会社からライセンスを受けたMemory Stick I/Fを搭載しています。
本製品のMemory Stick I/Fをご使用される場合には、弊社営業担当者までお問い合わせください。
Ver.2.00
N3004 HK IM ◎須藤 B8-8223 No.8072-1/27
LC67F5006A
■シリアルインタフェース
・クロック同期三線式全二重タイプ 1チャネル
転送データ長切換え
8ビット/16ビット
転送クロック
内部/外部切換え
内部クロックは専用ボーレートジェネレータにより8×システムクロック∼1024×システムク
ロックが選択可能
転送クロックの極性切換え
非通信時のクロック端子レベルの選択
LSB/MSBの先頭切換え
エラー検出
オーバーランエラー
受信レジスタオーバーライトエラー
■UART
・UART全二重タイプ
1チャネル
転送レート切換え
専用ボーレートジェネレータにより16×システムクロック∼4096×システムクロックが選択可能
(UART規格 110bps∼115200bpsに対し18MHz動作で4288bps∼1070000bpsまで対応)
動作周波数
18MHz
17.2872MHz
ビットレート
設定値
転送レート
誤差(%)
設定値
転送レート
誤差(%)
4800
22
4808
+0.16
31
4802
+0.04
9600
139
9615
+0.16
143
9562
−0.40
19200
197
19068
−0.69
200
19294
+0.49
38400
227
38793
+1.02
228
38588
+0.49
57600
236
56250
−2.34
237
56866
−1.27
115200
246
112500
−2.34
247
120050
+4.21
230400
251
225000
−2.34
251
216090
−6.21
設定値
=256−(動作周波数/(16×ビットレート))
転送レート =動作周波数/(16×(256−設定値))
誤差
=(転送レート−ビットレート)/ビットレート×100
ストップビット選択機能 1ビットストップ/2ビットストップ
データ長選択機能
7/8ビット切換え
パリティ設定機能
偶数パリティ/奇数パリティ/パリティ無し
全二重ダブルバッファ方式
データの連続送受信が可能
エラー検出
パリティエラー
フレミングエラー
受信レジスタオーバーライトエラー
■プレーンタイマ
・ウォッチドックタイマ
8ビットのボーレートジェネレータ+16ビットカウンタによるウォッチドックタイマ
カウントクロックソースはシステムクロックの1/1,1/2,1/4,1/8から選択可能
18MHz動作で最大14.4秒
オーバーフローでリセット信号を発生するか、割り込みを要求するか選択可能
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No.8072-2/27
LC67F5006A
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・16ビットのベーシックタイマ
カウントクロックソースはシステムクロックの1/1,1/2,1/4,1/8から選択可能
これにより18MHz動作で2.5/5/10/20msの周期が選択可能
オーバーフローで割り込み要求
■ADC
・8ビット8チャネル入力
・逐次比較方式
・Vref入力(Vref入力レベルは2.9V∼AVCCレベル)
・AD変換終了割り込み
・変換時間:約5.33µs(18MHz動作時)
・スキャンモード
■DMAC
・2チャネル、独立動作可能
・ASBバス側のメモリ⇔メモリ転送
・ASBバスにメモリマップされたデバイス⇔メモリ転送
・転送データサイズはバイト/ハーフワード(2バイト)/ワード(4バイト)が選択可能
■割り込み
・外部割り込み(7要因)と内部割り込み(26要因)の計33要因
・2つのベクタアドレス(FIOベクタ,IRQベクタ)
FIQはIRQに比べ割り込みの優先度が高い
・7本の外部割り込み端子(HPIRQ,EXT0IRQ∼EXT5IRQ)は全て立ち下がりエッジ/Lレベルセンス,
立ち上がりエッジ/Hレベルセンスの選択が可能
・全ての外部割り込み(HPIRQ,EXT0IRQ∼EXT5IRQ)のレベルセンスでスタンバイ状態の解除が可能
・HPIRQ割り込み以外の割り込みに対して、各割り込み要因ごとに割り込み要求の許可/禁止が可能
・HPIRQ割り込み以外の割り込みの要求を一括して許可/禁止することが可能
・HPIRQ割り込み以外の割り込みに対して、各割り込み要因ごとにFIQ/IRQのベクタを選択する
ことが可能
・HPIRQ割り込みはFIQベクタ固定、ベクタの選択はHPIRQ割り込み以外の割り込みを全て禁止した
状態でのみ選択可能
・割り込み要因を識別するためのステータスレジスタ
■パワーセーブ
・3種類の低消費電力機能
スリープモード/ソフトウェアスタンバイモード/ハードウェアスタンバイモード
・モジュールスタンバイ機能
シリアルインタフェース,UART,マルチプルタイマ,プレーンタイマ,ADCに供給するクロックを
プログラムにより停止可能
■マルチプルタイマ
5チャネルの16ビットタイマを内蔵
・最大12種類のパルス出力、または最大10種類のパルス入力処理が可能
・各チャネルとも8種類のカウンタ入力クロックを選択可能
内部クロック:φ,φ/2,φ/4,φ/8
外部クロック:TCK1,TCK2,TCK3,TCK4
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No.8072-3/27
LC67F5006A
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・各チャネルとも次の動作モードを設定可能
PCS(Phase Control Signal)による波形出力
0出力/1出力/トグル出力が選択可能(チャネル2は0出力/1出力が可能)
PLS(Pulse Length Scaler)機能
立ち上がりエッジ/立ち下がりエッジ/両エッジ検出が選択可能
カウンタクリア機能
PCS/PLSによるカウンタクリアが可能
同期動作
複数のタイマカウンタ(TCNT)への同時書き込みが可能
PCS/PLSによる同時クリアが可能
カウンタの同期動作による各レジスタの同期入出力が可能
PWMモード
任意デューティのPWM出力が可能
同期動作と組み合わせることにより、最大5相のPWM出力が可能
・チャネル3,4は次の動作モードを設定可能
リセット同期PWMモード
チャネル3,4を組み合わせることにより、正相/逆相のPWM波形を3相出力可能
相補PWMモード
チャネル3,4を組み合わせることにより、正相/逆相がノンオーバラップの関係にあるPWM波形
を3相出力可能
・バッファ動作
PLSのダブルバッファ構成が可能
PCSレジスタの自動書き換えが可能
・割り込み
各チャネルともPCS/PLS兼用割り込み×2要因、オーバーフロー割り込み×1要因があり、
それぞれ独立に要求可能
■メモリ空間の概要
メモリ空間は内部/外部の各々1Gバイトのメモリ空間から構成される
外部メモリ空間は256Mバイト空間からなる4つのエリア(エリア3∼0)で構成される
本LSIは各々16Mバイト空間まで使用可能である
・メモリマッピング
メモリマッピング表
空間
外部
内部
アドレス
内容
7FFF FFFFh∼7000 0000h
外部メモリ(エリア3)
6FFF FFFFh∼6000 0000h
外部メモリ(エリア2)
5FFF FFFFh∼5000 0000h
外部メモリ(エリア1)
4FFF FFFFh∼4000 0000h
外部メモリ(エリア0)
3FFF FFFFh∼2200 0000h
アクセス禁止(Reserved)
21FF FFFFh∼2000 0000h
周辺I/O、レジスタ等
1FFF FFFFh∼1400 0000h
アクセス禁止(Reserved)
備考
一部レジスタ有り
13FF FFFFh∼1000 0000h
内蔵RAM空間
0FFF FFFFh∼0000 0000h
内蔵ROM空間
No.8072-4/27
LC67F5006A
・内部メモリ空間の構成
メモリアドレス空間のうち3FFF FFFF∼0000 0000は1Gバイトの内部メモリ空間である。
この空間に内蔵ROM(Flash ROM)、内蔵RAM、周辺I/Oレジスタ等のメモリが割り当てられている。
空間
予約
アドレス
内容
備考
3FFF FFFFh∼2001 0000h
アクセス禁止(Reserved)
2000 FFFFh∼2000 0000h
周辺I/O、レジスタ等
予約
1FFF FFFFh∼1400 4000h
アクセス禁止(Reserved)
レジスタ等
1400 3FFFh∼1400 0000h
レジスタ等
13FF FFFFh∼1000 8000h
アクセス禁止(Reserved)
1000 7FFFh∼1000 0000h
内蔵RAM空間
0FFF FFFFh∼000C 0000h
アクセス禁止(Reserved)
000B FFFFh∼0000 0000h
内蔵Flash ROM空間
周辺I/O、
レジスタ等
内蔵RAM空間
内蔵ROM
32Kバイト
768Kバイト
・外部メモリ空間の構成
外部メモリ空間としてエリア3∼エリア0の4つのエリアが割り当てられている。
エリア0はリセット時の外部ROM動作にも使われる。
各エリアは独立したセレクト信号を持ち(nCS3∼nCS0)、エリアごとにウェイト数が設定できる。
空間
エリア3
エリア2
エリア1
エリア0
アドレス
内容
備考
7FFF FFFFh∼7100 0000h
アクセス禁止(Reserved)
70FF FFFFh∼7000 0000h
外部メモリ(エリア3)
6FFF FFFFh∼6100 0000h
アクセス禁止(Reserved)
60FF FFFFh∼6000 0000h
外部メモリ(エリア2)
5FFF FFFFh∼5100 0000h
アクセス禁止(Reserved)
50FF FFFFh∼5000 0000h
外部メモリ(エリア1)
4FFF FFFFh∼4100 0000h
アクセス禁止(Reserved)
40FF FFFFh∼4000 0000h
外部メモリ(エリア0)
16Mバイト
16Mバイト
16Mバイト
16Mバイト
■外部メモリへのアクセス
・ウェイト制御について
各エリアのウェイトステートサイクルの設定は専用のレジスタにてプログラマブルに制御可能。
設定できるウェイト数は0/1/2/3/4/5/6/7の8通り(ライト時は1∼7)。
また、外部から印加されるウェイト制御信号にて、すでにレジスタで設定されているウェイト数
に対し、さらにウェイトを付加する事ができる。
本機種でシステムクロックにCF(1/1分周)を選択した場合は、リード時も1以上のウェイトを設定
する必要がある。
注意
外部メモリのウェイト設定によっては、スタンバイ制御時に注意が必要になります。
詳細は、ユーザーズ・マニュアルをご参照ください。
・外部メモリに対するデータアクセスについて
外部メモリからのRead
取り扱うデータの種類
8ビットデバイス接続時
16ビットデバイス接続時
8ビットデータ
1バイト単位で1回読み出し
1バイト単位で1回読み出し
16ビットデータ
1バイト単位で2回読み出し
2バイト単位で1回読み出し
32ビットデータ
1バイト単位で4回読み出し
2バイト単位で2回読み出し
No.8072-5/27
LC67F5006A
外部メモリへのWrite
取り扱うデータの種類
8ビットデバイス接続時
16ビットデバイス接続時
8ビットデータ
1バイト単位で1回書き込み
1バイト単位で1回書き込み
16ビットデータ
1バイト単位で2回書き込み
2バイト単位で1回書き込み
32ビットデータ
1バイト単位で4回書き込み
2バイト単位で2回書き込み
注意
外部デバイスの構成によっては注意が必要になります。詳細は、ユーザーズ・マニュアルをご参照
ください。
■外部ROM動作モード
リセット時のモード制御端子(M2、M1、M0)の設定により以下の7通りのモードを選択する事ができる。
外部ROM動作は外部データバス幅とアクセスできるメモリ空間から6種類を設定できる。
リセット時の外部ROM動作を選択する場合は必ずエリア0の空間が選択される。
No.
動作モード
M2
M1
M0
1
内蔵ROM動作
0
0
0
2
外部ROM動作1
0
0
3
外部ROM動作2
0
4
外部ROM動作3
5
Boot時の
外部データバス幅
アドレス出力
―
※1
※1
1
1Mバイト
8ビット
A19∼A0
1
0
8Mバイト
8ビット
A22∼A0
0
1
1
16Mバイト
8ビット
A23∼A0
外部ROM動作4
1
0
0
1Mバイト
16ビット
A19∼A0
6
外部ROM動作5
1
0
1
8Mバイト
16ビット
A22∼A0
7
外部ROM動作6
1
1
0
16Mバイト
16ビット
A23∼A0
1
1
1
禁止
禁止
禁止
外部メモリ空間
※1 内蔵ROM動作時アドレスA23∼A0と通常のI/Oポートの選択はプログラマブル
(デフォルトはポート入力)
内蔵ROM動作時データバス幅の設定とI/Oポートの選択はプログラマブル
(デフォルトはポート入力)
外部ROM 動作モード時のデータアクセス
取り扱うデータの種類
8ビットデバイス接続時
16ビットデバイス接続時
8ビットデータ
バイト単位で1回読み出し
バイト単位で1回読み出し
16ビットデータ
バイト単位で2回読み出し
2バイト単位で1回読み出し
32ビットデータ
バイト単位で4回読み出し
2バイト単位で2回読み出し
注意
本機種はThumb命令を使う場合でもリセット解除後はまずARM命令が実行されます。その後Thumb命
令による実行モードに遷移します。外部ROMによるBoot時も同様です。リセット後の外部ROM動作
モードはRC発振が選択されているため、1アクセスにおけるウェイトは入りません。必要に応じて
クロックをCFに切換える前にプログラムにより、ウェイトを設定して下さい。
No.8072-6/27
LC67F5006A
■オンボード書き換え
内蔵フラッシュROMのデータをオンボードで書き換えるためのブート領域が16Kバイト用意されて
いる。アドレス0xBC000∼0xBFFFFがブートプログラム用エリアである。このエリアはCPUモードで
はイレース/ライトができない。従って、通常動作用プログラムエリアは0x00000∼0xBBFFFの752K
バイトとなる。
・オンボードプログラミング
BOOT端子をHighレベルに固定した状態でリセットすると、CPUは0xBC000からスタートする。ブー
トプログラムにより、シリアル転送等で書き換え用プログラムデータを内蔵RAMへ格納する。その
後RAM領域にジャンプし、書き換え用プログラムが動作する事で内蔵フラッシュROMのデータを書
き換える。RAM領域にジャンプしたら必ずフラッシュ書き換えルーチンに入る前に、ブート制御レ
ジスタフラグをセットするようにプログラムを作成しなければならない。
注意
オンボード書き換えに関しては、パソコン側のソフトも必要となりますので、事前に弊社営業担
当者にご相談ください。
■内蔵Flash ROM書き込み方法
LC67F5006Aの内蔵Flash ROMに対してデータの書き込み/読み出しを行なう場合、専用の変換基板
(W67F5106TQ)を用いることにより、汎用のFlash ROMライタを使用可能。
(1)変換基板の名称
W67F5106TQ
(2)使用可能なFlashライタ
メーカ
安藤
モデル
AF-9708
AF-9709,AF-9709B
対応バージョン
タイプコード
Rev.02.6以降
3B207
■開発ツール
・エミュレータ:ワイ・ディ・シー社製 ADVICE(PW920)
ソフィアシステムズ社製(uniSTAC for SANYO-S1)
■フラッシュメモリ書き込み
弊社ではフラッシュメモリの書き込みから捺印までを有料で行なうサービスを実施しています。
詳細については弊社営業担当者にご相談ください。
1PIN
(Flash ROMライタの1ピン)
PIN1 MARK
(LC67F5006Aの1ピン)
ON
OFF
W67F5106TQ
No.8072-7/27
LC67F5006A
外形図
unit:mm
3274
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
VCC25
TEST
MD2
MD1
MD0
AVCC
Vref
P47/AN7
P46/AN6
P45/AN5
P44/AN4
P43/AN3
P42/AN2
P41/AN1
P40/AN0
AVSS
P3F/EXD15
P3E/EXD14
P3D/EXD13
P3C/EXD12
P3B/EXD11
P3A/EXD10
P39/EXD9
P38/EXD8
VSS
ピン配置図 「鉛フリー対応品」
LC67F5006A
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
P37/EXD7
P36/EXD6
P35/EXD5
P34/EXD4
P33/EXD3
P32/EXD2
P31/EXD1
P30/EXD0
BOOT
nSTBY
nRES
VSS
CF2
CF1
VCC
φ
VCC25
P2F/EXA15
P2E/EXA14
P2D/EXA13
P2C/EXA12
P2B/EXA11
P2A/EXA10
P29/EXA9
P28/EXA8
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
P16/TIOCB3/EXA16
P17/TIOCA3/EXA17
VCC25
P18/TIOCB2/EXA18
P19/TIOCA2/EXA19/nTEND
P1A/TIOCB1/EXA20/DREQ
P1B/TIOCA1/EXA21
P1C/TIOCB0/TCLKD
P1D/TIOCA0/TCLKC
P1E/TCLKB
P1F/TCLKA/MSCTL
P50/MSSCLK
P51/MSSDIO
P52/MSBS
P53/MSINS
VCC
P20/EXA0/nLB
P21/EXA1
P22/EXA2
P23/EXA3
P24/EXA4
P25/EXA5
P26/EXA6
P27/EXA7
VSS
VSS
P00/nWAIT
P01/nRD
P02/EXT0IRQ
P03/EXT1IRQ
P04/EXT2IRQ
P05/EXT3IRQ
P06/HPIRQ
P07/RXD/EXA22
VSS
P08/TXD/EXA23
P09/SCK
P0A/SDO/EXT4IRQ
P0B/SDI/EXT5IRQ
P0C/nCS0
P0D/nWRE(nWRL)
P0E/nHB(nWRH)
P0F/EXDDIREC
VCC
P10/nCS1
P11/nCS2
P12/TOCXB4/nCS3
nRESO/P13/TOCXA4
P14/TIOCB4
P15/TIOCA4
Top view
No.8072-8/27
LC67F5006A
システムブロック図
Multiple Timer
Reset
Controller
Plain Timer
Interrupt
Controller
Arbiter
ASB(32-bit)
DMA
ADC
SIO
Decoder
UART
ARM7TDMI
Wrapper
STBY
Controller
Bridge
Flash ROM
Flash ROM
(6M-bit)
Controller
SRAM
SRAM
(32K-byte)
Controller
OSC
Controller
PORT0(I/O)
Memory Stick
Interface
Interface
Controller
Test Interface
Controller
PORT1(I/O)
APB(16-bit)
Memory Stick
PORT2(I/O)
PORT3(I/O)
External
Memory
Interface
PORT4(I/O)
PORT5(I/O)
No.8072-9/27
LC67F5006A
端子機能表
項目
電源
端子名
VCC
VCC25
VSS
クロック
CF1
端子番号
19、41、61
28、59、100
1、10、50、64、76
62
入出力
−
−
−
入力
機能説明
3.3V電源
電源3.3Vに接続する。
2.5V電源
電源2.5Vに接続する。
電源
電源(0V)に接続する。
CF発振子端子
CF発振子を接続する。
外部クロック入力端子として使うことも可能である。
CF2
63
出力
CF発振子端子
CF発振子を接続する。
φ
60
出力
システムクロック
システムクロックを出力する。
動作モード
MD2∼MD0
98、97、96
入力
コントロール
モード端子
内部ROMモードと外部ROMモードを設定する。
外部ROMモード時のアクセス空間、データバス幅の設定も
行なう。
・内蔵ROM動作
リセット後内蔵されているフラッシュROMが選択される。
・外部ROM動作1∼6
リセット後外部エリア0に接続されたROMが選択される。
これらの端子は動作中に変化させないこと。
BOOT
67
入力
M2
M1
M0
動作モード
0
0
0
内蔵ROM動作
0
0
1
外部ROM動作1
0
1
0
外部ROM動作2
0
1
1
外部ROM動作3
1
0
0
外部ROM動作4
1
0
1
外部ROM動作5
1
1
0
外部ROM動作6
1
1
1
禁止
BOOT端子
通常「Low」、ブートモード時「High」
システム制御
nRES
65
入力
リセット入力
この端子がLowレベルになると、リセット状態となる。
nRESO
23
出力
リセット出力
外部デバイスに対し、リセット信号を出力する。
nSTBY
66
入力
スタンバイ
この端子がLowレベルになると、ハードウェアスタンバイ
モードに遷移する。
割り込み
HPIRQ
8
入力
最優先外部割り込み要求
FIQ固定である。
EXT5IRQ∼
EXT0IRQ
14、13、7、6、5、4
入力
外部割り込み要求5∼0
FIQ、IRQのプログラマブル設定が可能である。
次ページへ続く。
No.8072-10/27
LC67F5006A
前ページより続く。
分類
タイマ
記号
TCLKD∼
ピン番号
33∼36
入出力
入力
TCLKA
TIOCA4∼
名称および機能
クロック入力D∼A
外部クロックを入力する。
25、27、30、32、34
入出力
TIOCA0
インプットキャプチャ/アウトプットコンペアA4∼A0
GRA4∼A0のアウトプットコンペア出力/インプットキャプ
チャ入力/PWM出力端子である。
TIOCB4∼
24、26、29、31、33
入出力
TIOCB0
インプットキャプチャ/アウトプットコンペアB4∼B0
GRB4∼B0のアウトプットコンペア出力/インプットキャプ
チャ入力/PWM出力端子である。
TOCXA4
23
出力
アウトプットコンペアXA4
PWM出力端子である。
TOCXB4
24
出力
アウトプットコンペアXB4
SDI
14
入力
受信データ
SDO
13
出力
送信データ
SCK
12
入出力
PWM出力端子である。
シリアル
インタフェース
シリアルインタフェースのデータ入力端子である。
シリアルインタフェースのデータ出力端子である。
通信用クロック
シリアルインタフェースクロック入出力端子である。
UART
TXD
11
出力
送信データ
UARTのデータ出力端子である。
RXD
9
入力
受信データ
UARTのデータ入力端子である。
A/D変換器
AN7∼AN0
93∼86
入力
アナログ7∼0
アナログ入力端子である。
AVCC
95
入力
A/D変換器の電源(3.3V)端子
A/D変換器を使用しない場合はシステムの電源(+3.3V)に
接続する。
AVSS
85
入力
A/D変換器のグランド端子
システム電源(0V)に接続する。
Vref
94
入力
A/D変換器の基準電圧入力端子
A/D変換器を使用しない場合はシステムの電源(+3.3V)に
接続する。
アドレスバス
EXA23∼
11、9、32∼29、27、
EXA0
26、58∼51、49∼42
出力
外部アドレスバス
外部メモリ空間をアクセスするためのアドレスバスを出
力する。
データバス
EXD15∼
84∼77、75∼68
入出力
EXD0
バス制御
nCS3∼
外部メモリデバイスのための双方向データバスである。
22、21、20、15
出力
チップセレクト
18
出力
外部データバス方向
nCS0
EXDDIREC
外部データバス
外部メモリ空間3∼0の選択信号である。
選択された外部メモリ空間へのアクセスがリード方向で
あるか、ライト方向であるかを示す。
nRD
3
出力
リード
この端子がLowレベルである時、選択されている外部アド
レス空間がリード状態であることを示す。
nWRE
16
出力
ライトイネーブル
この端子がLowレベルである時、選択されている外部アド
レス空間がライト状態であることを示す。
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No.8072-11/27
LC67F5006A
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分類
バス制御
記号
nWRL
ピン番号
16
入出力
出力
名称および機能
ライトイネーブルLowシグナル
外部デバイスの下位バイトをライトイネーブルにする。
nWRH
17
出力
ライトイネーブルHighシグナル
外部デバイスの上位バイトをライトイネーブルにする。
nLB
42
出力
Lowバイトセレクト
外部メモリデバイスの下位バイトをセレクトする。
nHB
17
出力
Highバイトセレクト
外部メモリデバイスの上位バイトをセレクトする。
nWAIT
2
入力
ウェイト
外部アドレス空間をアクセスするときに、バスサイクルに
ウェイトステートの挿入を要求する。
メモリスティック
MSCTL
36
入力
メモリスティック制御
メモリスティックの挿入/着脱をチェックする。
インタフェース
MSSCLK
37
出力
メモリスティックSCLK
メモリスティック供給用クロックである。
DMAC
I/Oポート
MSSDIO
38
入出力
メモリスティックSDIO
MSBS
39
出力
メモリスティックBS
MSINS
40
入力
メモリスティックINS割り込み要求
nTEND
30
出力
DMA終了
DREQ
31
入力
DMA要求
P00∼P0F
2∼9、11∼18
入出力
ポート0
16ビットの入出力端子である。
1ビットごとに入出力を指定できる。
P10∼P1F
20∼27、29∼36
入出力
ポート1
16ビットの入出力端子である。
1ビットごとに入出力を指定できる。
P20∼P2F
42∼49、51∼58
入出力
ポート2
16ビットの入出力端子である。
1ビットごとに入出力を指定できる。
P30∼P3F
68∼75、77∼84
入出力
ポート3
16ビットの入出力端子である。
1ビットごとに入出力を指定できる。
P40∼P47
86∼93
入力
ポート4
8ビットの入力端子である。
P50∼P53
37∼40
入出力
ポート5
4ビットの入出力端子である。
1ビットごとに入出力を指定できる。
テスト
TEST
99
入力
テスト端子
通常モード時「Low」
テストモード時「High」
No.8072-12/27
LC67F5006A
絶対最大定格/Ta=25℃,VSS=0V
項目
最大電源電圧
記号
適用端子・備考
条件
規格
unit
VCC max
VCC
−0.3∼+4.0
V
−0.3∼+3.0
V
VCC25 max
VCC25
入力電圧
VI
全入力専用端子
−0.3∼VCC+0.3
V
入出力電圧
VIO
全入出力端子
−0.3∼VCC+0.3
V
高レベル出力ピーク電流
IOPH
全出力、入出力端子
適用1端子当り
10
mA
高レベル合計出力電流
ΣIOAH
全出力、入出力端子の合計
適用全端子合計
80
mA
低レベル出力ピーク電流
IOPL
全出力、入出力端子
適用1端子当り
10
mA
低レベル合計出力電流
ΣIOAL
全出力、入出力端子の合計
適用全端子合計
120
mA
ΣIOAL1
P00∼P0F、P10∼P17
適用全端子合計
60
mA
ΣIOAL2
P18∼P1F、P50∼P53、P20∼P2F
適用全端子合計
60
mA
ΣIOAL3
P30∼P3F
適用全端子合計
60
mA
リファレンス電圧
Vref
Vref ※1
−0.3∼AVCC+0.3
V
アナログ電源電圧
AVCC max
AVCC ※1
−0.3∼+4.0
V
アナログ入力電圧
VAN
各アナログ入力端子
−0.3∼AVCC+0.3
V
許容消費電力
Pd max
TQFP100
500
mW
動作周囲温度
Topr
0∼+75
℃
保存周囲温度
Tstg
−55∼+125
℃
Ta=0∼+75℃
※1:A/D変換器を使用しない場合やスタンバイ状態であってもAVCC,Vrefは、必ず電源(VCC)に接続
しなければならない。
DC特性/Ta=0∼+75℃,VSS=0V
規格
項目
記号
適用端子・備考
条件
min
動作電源電圧(I/O,ADC)
VCC、AVCC
VCC、AVCC
動作電源電圧(内部)
VCC25
VCC25
高レベル入力電圧
VIH1
P00∼P0F、P10∼P1F、P20∼P2F
P30∼P3F、P40∼P47、P50∼P53
typ
max
unit
3.0
3.3
3.6
V
2.25
2.5
2.75
V
VCC
0.75VCC
CF1(外部クロック入力)
VIH2
V
nRES、nSTBY、TEST、MD0、MD1、
MD2
低レベル入力電圧
VIL
VSH
高レベル出力電圧
VOH1
全出力、入出力端子
IOH=−4mA
φ、P50∼P53
IOH=−4mA
低レベル出力電圧
VOL
全出力、入出力端子
IOL=4mA
高レベル入力電流
IIH
全入力、入出力端子
VIN=VCC
(入出力端子は出力OFF)
全入力、入出力端子
VIN=VSS
(入出力端子は出力OFF)
入力端子容量
CIN
0.15VCC
0.1VCC
VOH2
IIL
VSS
全入力、入出力端子
(φ、P50∼P53を除く)
低レベル入力電流
VCC
全入力、入出力端子
CF1(外部クロック入力)
シュミットトリガ電圧
0.80VCC
全入力端子
V
V
VCC−0.8
V
VCC−0.4
V
0.4
V
−10
+10
µA
−10
+10
µA
15
pF
f=1MHz、
Ta=25℃、
VIN=0V
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No.8072-13/27
LC67F5006A
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規格
項目
記号
適用端子・備考
条件
min
出力端子容量
COUT
全出力端子
typ
max
unit
f=1MHz、
Ta=25℃、
15
pF
15
pF
VIN=0V
入出力端子容量
CI/O
全入出力端子
f=1MHz、
Ta=25℃、
VIN=0V
消費電流特性例/Ta=0∼+75℃,VSS=0V
消費電流特性は、弊社の特製評価用基板を使い、発振回路特性例に書かれている推奨回路定数を外
付けした時の測定結果である。消費電流特性例は、LSIの出力トランジスタに流れる電流を含まない。
規格
項目
通常動作時1 ※1
通常動作時2 ※2
記号
IDDRUN1
適用端子・備考
VCC
消費電流
IDDSLP
モジュール
IDDMSTBY
min
typ
・システムクロックは
mA
47
70
mA
8
15
mA
7
12
mA
0.01
3
mA
25
35
mA
47
70
mA
スタンバイ時 ※4
IDDSTBY
発振停止
外部クロック
IDDEXCLK1
・外部36MHz印加(システ
ムクロックは1/2分周)
動作時1 ※1
外部クロック
unit
35
・内蔵RC発振は停止
スタンバイ時
max
25
CF17.28MHz (1/1分周)
IDDRUN2
スリープ時 ※3
条件
IDDEXCLK2
動作時2 ※2
※1:内蔵Flashからのプログラムフェッチ動作、ADCは動作。
※2:内蔵SRAMからのプログラムフェッチ動作、ADCは動作、内蔵Flashへの書き込み動作は含んで
いない。
※3:ADCは停止。
※4:モジュールスタンバイ時の電流値は、全モジュールを停止しスリープ状態とした場合の値で
ある。
AC特性:許容動作クロック/Ta=0∼75℃,VSS=0V(測定負荷条件は、P20図5参照)
規格
項目
記号
適用端子・備考
CF発振周波数範囲
fCFCK
17.28MHzセラミック発振時
RC発振周波数範囲
fRCCK
内蔵RCクロック
外部クロック周波数範囲
fEXCK
外部クロック印加 ※1
外部クロックパルス幅
tCKL
CF1 0.5MHz∼18MHz印加
tCKH
CF1 18MHz∼36MHz印加
外部クロック立ち上がり、 tEXR
立ち下がり時間
tEXF
システムクロック周波数
fSYSCK
CF1、18MHz印加
※2
条件
min
typ
図1
max
unit
17.28
MHz
0.4
2.0
MHz
図4
0.4
36.0
MHz
図4
17
nS
10
nS
図4
0.05
10
nS
18
MHz
※1:外部クロック使用時、18MHzを超える周波数を入力する場合は、内蔵RCからシステムクロックを
切換える前に1/2分周以上に設定しなければならない。
※2:システムクロックはOSCモジュールによりメインクロックの1/1∼1/8まで分周可能である。
No.8072-14/27
LC67F5006A
AC特性:制御信号タイミング/Ta=0∼+75℃,VSS=0V(測定負荷条件は、P20図5参照)
規格
項目
記号
nRESパルス幅
適用端子・備考
条件
min
図3
typ
max
unit
tRESW1
nRES
tRESW2
nRES
nRESO出力遅延時間
tRESD
nRESO
図6a
nRESO出力パルス幅
tRESOW
nRESO
図6a
※1
tRESREL
nRES
図6b
外部割り込みパルス幅 ※2
tEXINTW
HPIRQ、EXT5IRQ∼EXT0IRQ
図7
4
tCYC
発振安定時間(CF)
tmsCF
図2
10
ms
(電源投入時)
nRESパルス幅
(通常動作時)
ms
40
µs
20
ns
tCYC
50
(WDT時)
リセット解除時間
10
30
µs
※1:リセット解除後、システムが動き出すまで最大30µsかかるので、注意が必要である。
※2:ノイズフィルタを使用する場合、外部割り込みパルス幅についてユーザーズ・マニュアルを
参照の上、使用する。
AC特性:マルチプルタイマ入出力タイミング/Ta=0∼+75℃,VSS=0V(測定負荷条件は、P20図5参照)
規格
項目
記号
タイマ出力遅延時間
tTOCD
適用端子・備考
TIOCA0∼TIOCA4、
条件
min
typ
max
unit
図8
20
TIOCB0∼TIOCB4
ns
TOCXA4、TOCXB4
タイマクロック
単エッジ検出
tTCKWH
TCLKA∼TCLKD
図9
パルス幅
両エッジ検出
tTCKWL
TIOCA0∼TIOCA4、
図9
TIOCB0∼TIOCB4
1.5
tCYC
2.5
tCYC
AC特性:シリアル入出力タイミング/Ta=0∼+75℃,VSS=0V(測定負荷条件は、P20図5参照)
規格
項目
記号
適用端子・備考
条件
min
typ
max
unit
入力クロック周期
tSCK
SCK
図10
8
tCYC
入力クロックLパルス幅
tSCKL
SCK
図10
4
tCYC
入力クロックHパルス幅
tSCKH
SCK
図10
4
tCYC
出力クロック周期
tSCKO
SCK
図10
8
tCYC
出力クロックLパルス幅
tSCKOL
SCK
図10
4
tCYC
出力クロックHパルス幅
tSCKOH
SCK
図10
4
tCYC
入力データセットアップタイム
tSDI
SCK(入力),SDI
図10
2
tCYC
入力データホールドタイム
tHDI
SCK(入力),SDI
図10
2
tCYC
出力ディレイタイム
tDDO
SCK(出力),SDO
図10
2
tCYC
AC特性:DMAC入出力タイミング/Ta=0∼+75℃,VSS=0V(測定負荷条件は、P20図5参照)
規格
項目
記号
適用端子・備考
条件
min
typ
max
unit
nTEND遅延時間1
tTEC1
nTEND
図11
20
ns
nTEND遅延時間2
tTEC2
nTEND
図11
20
ns
DREQセットアップ時間
tDREQ
DREQ
図12
35
ns
注意:DREQへの入力は、外部クロックと同期を取る必要があります。詳細は、ユーザーズ・マニュアル
をご参照ください。
No.8072-15/27
LC67F5006A
AC特性:メモリスティックインタフェース入出力タイミング/Ta=0∼+75℃,VSS=0V(測定負荷条件は、P20図5参照)
規格
項目
記号
適用端子・備考
MSクロックサイクル時間
tMSCCYC
MSSCLK
MSクロックパルス幅
tMSCL
MSSCLK
tMSCH
MSSCLK
MSBS出力遅延時間
tMSBSD
MSBS
MSデータセットアップ時間
tMSDS
MSSDIO
MSデータ出力遅延時間
tMSDD
MSSDIO
条件
typ
max
図13
unit
15
MHz
20
Lowレベル時間
MSクロックパルス幅
min
20
Highレベル時間
nS
20
20
20
注:メモリスティックからのデータ読み出しに関しては、メモリスティックのデータ出力遅延時間を
考慮し、マイコン側でのセットアップ時間を確保する。
注:システムクロックが15MHzを超える場合は、MSSCLKを必ず1/2、または1/4分周に設定しなければ
ならない。
AC特性:バスタイミング/Ta=0∼+75℃,VSS=0V(測定負荷条件は、P20図5参照)
規格
項目
記号
適用端子・備考
条件
min
typ
max
unit
クロックサイクル時間
tCYC
φ
図14a,図14b,図14c
クロックパルス幅
tCL
φ
図14a,図14b,図14c
tCH
φ
図14a,図14b,図14c
クロック立ち上がり時間
tCR
φ
図14a,図14b,図14c
10
クロック立ち下がり時間
tCF
φ
図14a,図14b,図14c
10
アドレス遅延時間1
tAD
EXA23∼0,NHB,NLB,
図14a,図14b,図14c
25
アドレス遅延時間2
tADA
NCS3∼0,EXDDIREC,φ
図14a,図14b,図14c
アドレスホールド時間
tAH
EXA23∼0,NRD
図14b,図14c
アドレスストローブ遅延時間
tASD
φ,NRD
図14a,図14b
25
ライトストローブ遅延時間
tWSD
φ,NWRE,NWRL,NWRH
図14c
25
ストローブ遅延時間
tSD
φ,NRD,NWRE,NWRL,NWRH
図14a,図14b,図14c
25
ライトデータストローブパルス幅
tWSW
NWRE,NWRL,NWRH
図14c
アドレスセットアップ時間
tAS
EXA23∼0,NRD,NWRE,
図14b,図14c
Lowレベル時間
クロックパルス幅
Highレベル時間
NWRL,NWRH
55
15
15
−13
5
35
ns
5
リードデータセットアップ時間
tRDS
EXD15∼0,φ
図14a,図14b
20
リードデータホールド時間
tRDH
EXD15∼0,NRD
図14a,図14b
0
ライトデータ遅延時間
tWDD
EXD15∼0,φ
図14c
ライトデータセットアップ時間
tWDS
EXD15∼0,NWRE,
図14c
NWRL,NWRH
ライトデータホールド時間
tWDH
EXD15∼0,NWRE,
図14c
NWRL,NWRH
20000
25
20
15
リードデータアクセス時間1
tACC1
EXD15∼0,EXA23∼0
図14a
10
リードデータアクセス時間2
tACC2
EXD15∼0,NRD
図14a
10
リードデータアクセス時間3
tACC3
EXD15∼0,EXA23∼0
図14b
15
リードデータアクセス時間4
tACC4
EXD15∼0,NRD
図14b
7
ウェイトセットアップ時間
tWTS
φ,NWAIT
図14d
15
ウェイトホールド時間
tWTH
φ,NWAIT
図14d
0
No.8072-16/27
LC67F5006A
ADC特性/Ta=0∼75℃,VSS=0V
規格
項目
記号
適用端子・備考
ADC分解能
N
AN0∼AN7
ADC微分直線性誤差
Edef1
AN0∼AN7
Edef2
ADC直線性誤差
Elin1
AN0∼AN7
Elin2
ADC変換時間 ※1
Tcad
AN0∼AN7
条件
RAVref
typ
max
unit
8
bit
Vref=AVCC
±1
LSB
Vref=2.90V
±1
LSB
Vref=AVCC
±1
LSB
Vref=2.90V
±1
LSB
システムクロック
は18MHz時
ADC基準抵抗
min
µs
5.33
VrefとAVSS間の
25
抵抗値
kΩ
基準入力電圧
VAVref
Vref
2.90
AVCC
V
アナログ入力電圧範囲
VAin
AN0∼AN7
AVSS
Vref
V
0スケールオフセット電圧
V0off
60
mV
フルスケールオフセット電圧
Vfulloff
ADC動作クロック
ADCCLK
Vref−60
mV
0.1
2.25
MHz
※1:システムクロック18MHz時、通常動作シングルモードでの変換時間。
注:ADCがスタンバイ状態から復帰する場合、内部ラダー抵抗が安定するまで約5µsかかるので、
注意が必要。
FlashROMに関する特性/Ta=0∼75℃,VSS=0V
規格
項目
オンボード書き込み電流
記号
FICCW
適用端子・備考
条件
min
typ
VCC25=2.25∼2.75V
FTSE
(セクターイレース)
1セクタ
(2Kバイト)
書き込み時間
FTWP
32ビット
セクタライト回数
FSECWRT
※1
unit
10
VCC=3.0∼3.6V
消去時間
max
mA
ms
20
42
µs
1000
回
※1 書き換え条件
・書き換えは1セクタ(2Kバイト)単位で行なう。
・書き換え1回の定義は、1つのセクタに対して1イレース/1ライト(一回に2Kバイト全て連続して
書き込む)を1組とする。
・同一アドレスへの上書きについては最高2回までとする(1回のイレースにおいて)。
・累積書き込み時間:1セクタは8個のサブブロック(256バイト)から構成されており、1つの
サブブロック当たりの累積書き込み時間は8ms以内とする。
No.8072-17/27
LC67F5006A
推奨発振回路と特性例
発振回路特性例は、弊社指定の発振特性評価用基盤を用いて、発振子メーカによって安定に発振す
ることを確認された推奨回路定数と、この推奨回路定数を外付けしたときの特性例である。
推奨発振回路と特性例(Ta=0∼+75℃)
公称周波数
メーカ名
推奨回路定数
発振子名
発振安定時間
動作
C1
C2
Rf
Rd
(※1)tmsCF
電圧範囲
typ
備考
min
17.28MHz
ムラタ
CSACV17M2X55J01-R0
10pF
10pF
Open
0Ω
3.0∼3.6V
10ms
18.00MHz
ムラタ
CSACV18MOX55J-R0
10pF
10pF
Open
0Ω
3.0∼3.6V
10ms
※1:発振安定時間は、電源印加後VCCが動作電圧下限を上回ってから、またはSTBYモード解除後、
CF発振が発振開始し、安定するのに必要な時間である。(図2参照)
注意
発振回路特性例は、セット基板によって変わる可能性があるので、下記注意事項を参考に、使用す
る発振子メーカに直接、お問い合わせください。
・発振周波数精度はセット基板の配線容量等の影響を受けるので、量産基板で発振周波数を調整
する必要があります。
・上記発振周波数と動作電源電圧範囲は、動作周囲温度が“0℃∼+75℃”の範囲の場合です。
この動作周囲温度を超える条件でクロック発振回路を使用する場合、あるいは車載用など高信
頼性を必要とする用途に使用する場合は、使用する発振子メーカへお問い合わせください。
・発振回路特性例に記載していない発振子を使用する場合は、弊社営業担当者へお問い合わせく
ださい。
推奨発振回路は、ノイズや配線容量等の影響を受けやすいので、下記の注意事項を参考に配置・配線
してください。発振回路は低消費電力化するために発振ゲインを下げているため、ノイズ等の影響を
受けやすくなっています。したがって、推奨発振回路を構成する場合は、特に注意してください。
・クロック入出力端子(CF1端子とCF2端子)と外付け部品との配線長はできるだけ短くする。
・コンデンサ(C1とC2)につながるVSSパターンとマイコンのVSS端子までの配線長はできるだけ
短くし、そのVSSパターンは発振子専用にする。
・変化が急峻な信号線、大きな電流が流れる信号線は、できるだけ発振回路から遠ざける、交差
させない。
C1
VCC
CF1
CF発振子
C2
動作VCC下限
Rf
Rd
CF2
発振安定
CF2
tmsCF
図1.推奨発振回路
図2.発振安定時間
No.8072-18/27
LC67F5006A
VCC
動作VCC下限
0V
電源
リセット時間
tRESW1
RES
内蔵RC発振
tmsCF
CF1,CF2
動作モード
不定
リセット
命令実行
<電源印加と発振安定時間>
STBY解除信号
Valid
内蔵RC発振
tmsCF
CF1,CF2
動作モード
STBY
命令実行
<STBY解除信号と発振安定時間>
図3.発振安定時間
注意:電源投入時、リセット時間を10ms以上にする。
No.8072-19/27
LC67F5006A
1/fEXCK
外部クロック入力
CF1
CF2
tEXF
tEXR
tCKL
tCKH
図4.外部クロック入力
端子
入出力タイミング測定レベル
・「Low」レベル
0.15VCC
・「High」レベル 0.75VCC
C=50pF
図5.ACタイミング負荷
φ
tRESD
tRESD
nRESO
tRESOW
図6a.リセット出力タイミング
φ
1
2
3
4
5
6
7
nRES
nRESO
内部リセット
7×1/fRCCK(µs)
tRESREL
図6b.リセット解除タイミング
No.8072-20/27
LC67F5006A
φ
HPIRQ
EXT5IRQ∼EXT0IRQ
tEXINTW
図 7.割り込み入力タイミング
φ
tTOCD
アウトプットコンペア出力
図8.MTM出力タイミング
φ
インプットキャプチャ入力
クロック入力
tTCKWH
tTCKWL
図9.MTM入力タイミング
tSCK
tSCKL
tSCKH
SCK
0.5VCC
tSDI
tHDI
0.5VCC
SDI
0.5VCC
SDO
tDDO
注意:SCKの極性が切換わった場合、上記図のSCKが反転する。
図 10.シリアル入出力タイミング
No.8072-21/27
LC67F5006A
φ
tTEC1
tTEC2
nTEND
図11.DMAC nTEND出力タイミング
φ
tDRQS
DREQ
図12.DMAC DREQ入力タイミング
tMSCCYC
tMSCL
tMSCH
MSSCLK
tMSBSD
tMSBSD
MSBS
tMSDS
MSSDIO
(入力)
tMSDD
MSSDIO
(出力)
図13.メモリスティック入出力タイミング
No.8072-22/27
LC67F5006A
tCYC
tCL
tCH
φ
tCR
tAD
tCF
tACC1
tADA
EXA23∼0,
NCS3∼0,
NHB,NLB,
EXDDIREC
tASD
tACC2
NRD
tSD
tRDS
tRDH
EXD15∼0
図14a.外部バスリードタイミング(ノーウェイト、RTCR=0)
T1
T2
tCYC
tCL
tCH
φ
tCR
tAD
tCF
tACC3
EXA23∼0,
NCS3∼0,
NHB,NLB,
EXDDIREC
tADA
tAH
tASD
tACC4
NRD
tSD
tAS
tRDS
tRDH
EXD15∼0
図14b.外部バスリードタイミング(1ウェイト、RTCR=1)
No.8072-23/27
LC67F5006A
tCYC
tCL
tCH
φ
tAD
tCR
tCF
tADA
EXA23∼0,
NCS3∼0,
NHB,NLB,
EXDDIREC
tAH
tWSD
tWSW
tAS
NWRE,NWRH,
NWRL
tSD
tWDD
tWDS
tWDH
EXD15∼0
図14c.外部バスライトタイミング(1ウェイト)
T1
tW
T2
φ
EXA23∼0,
NCS3∼0,
NHB,NLB,
EXDDIREC
NWRE,NWRH,
NWRL
EXD15∼0
tWTS
tWTH
NWAIT
図14d.外部バスウェイトタイミング(外部1ウェイト)
No.8072-24/27
LC67F5006A
基板設計上の注意点
本機種を使用する上で、マイコンの視点から捉えたノイズに関する注意事項およびその対策例を示し
ます。これらは、ノイズを要因とする不具合(マイコンの誤動作やプログラムの暴走など)を防止・回
避する上で、有効な設計手法です。
①VDD,VSS:電源端子
VDD∼VSS端子間には、以下の条件を満たすようにコンデンサを挿入する。
・VDD,VSS端子から各コンデンサC1,C2間までの配線長は、できるだけ等しく(L1=L1’,L2=L2’)、
かつ最短にする。
・コンデンサは大容量のものC1と小容量のものC2を並列に挿入する。
・C2については4400pF以上のコンデンサを実装する。
・VDD,VSSの各パターンは、他のものより太くする。
L2
L1
C1
VSS
C2
+
VDD
L1’
L2’
図15.電源配線例
②CF1,CF2:クロック入出力端子
セラミック発振時(図16)
・クロック入出力端子(入力:CF1,出力:CF2)と外付け部品との配線長(Losc)はできるだけ短くす
る(max 1cm以内)。
・発振子に接続したコンデンサ(VSS側)とマイコンのVSS端子までの配線長(LVSS+L1[L2])は
できるだけ短くする。
・発振回路で使用されるVSSと他のVSSは、できるだけ端子に近いところから分離する。
・発振定数(コンデンサC1,C2,制限抵抗Rd等)はセット基板の配線容量等により、本カタログの
推奨定数を変更して周波数の調整が必要になる場合がある(発振子メーカと相談の上、ご使用く
ださい)。
外部発振時(図17)
・クロック入力端子(CF1)と外部発振器との配線長(Losc)はできるだけ短くする。
・クロック出力端子(CF2)はオープンで使用する。
・外部発振器にて使用するVDD,VSSの配線長(Losc)もできるだけ短くする。
LVSS
Losc
VSS
VSS
L1
C1
L2
CF1
Rd
C2
Losc
CF2
図16.発振回路例1(セラミック発振使用時)
外部発振器
CF1
開放
CF2
VDD
図17.発振回路例2(外部発振使用時)
No.8072-25/27
LC67F5006A
他共通の注意事項
・変化が急峻な信号、振幅が大きな信号、大きな電流が流れる信号等は、できるだけ発振回路
から遠ざけるようにし、クロックに関連した配線との交差をさせないようにする。
③nRES:リセット端子
・nRES端子から外付け回路へ接続する配線長(Lres)はできるだけ短くする。
・nRES∼VSS間に挿入するコンデンサ(Cres)までの配線長(L1,L2)はできるだけ短くする。
L2
VSS
外付け
Cres
回路
nRES
L1
Lres
図18.nRES端子配線例
④TEST:テスト端子
・TEST∼VSS端子間の接続の配線長(L)はできるだけ短くする。
・TEST∼VSS端子間の配線は、できるだけVSS端子の近いところから配線する。
VSS
L
TEST
図19.TEST端子配線例
⑤AN0∼AN7:アナログ入力端子
ADコンバータ入力端子等のアナログ入力端子の配線は、以下の条件を満たすように接続する。
・制限抵抗(Rl)とアナログ入力端子までの配線長(L1)はできるだけ短くする。
・アナログ入力端子とAVSS端子間に挿入するコンデンサ(C)は、できるだけAVSS端子の近くに配線
する[配線長(L1+L2)を最短にする]。
L2
外部回路
(センサ・ブロック)
アナログ
入力端子
AN0-3
C
AN4-7
L1
Rl
AVSS
VSS
図20.アナログ入力端子配線例
No.8072-26/27
LC67F5006A
⑥入力および入出力端子
入力として使う場合は制限抵抗を挿入し、かつその端子までの配線長はできるだけ短くする。
[補足]基板設計だけでなく、下記に示すプログラム仕様を考慮することで、マイコンの不具合
(誤動作・暴走等)を防止・回避するのに有効である。
・外部信号を端子から入力する場合は、必ずキーのチャタリング除去処理を行う。
・端子の出力データは、定期的にマイコンの命令で端子に再出力する。
⑦(未使用端子)
・機種ごとのユーザーズマニュアル、または半導体ニューズの端子機能をご覧下さい。
PS No.8072-27/27