概要 特長 トランスミッタの DS90CR287 は 28 ビットの LVCMOS/LVTTL デー タを 4 つの LVDS (Low Voltage Differential Signaling) データ・ス トリームへ変換します。位相調整されたトランスミット・クロックは データ・ストリームとともに並列に 5 つ目の LVDS リンクにより転送 されます。トランスミット・クロックのサイクル毎に 28ビットの入力デー タはサンプリングされ、転送されます。レシーバの DS90CR288A は 4 つの LVDS データ・ストリームを 28 ビットの LVCMOS/LVTTL データに復元します。トランスミット・クロックの周波数が 85MHz 時 には、28 ビットの TTL データは LVDS1 チャネルあたり 595Mbps のスピードになり、 トータル・スループットは 2.38Gbps(297.5Mbytes/ s) で転送されます。いずれのデバイスも 64 ボール、0.8mm 間隔 のファイン・ピッチ・ボール・グリッド・アレイ(FBGA) パッケージで も供給され、56 ピンの TSSOP パッケージに比べて実装面積を 44 ％減らすことが可能です。 ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ このチップセットは、TTL のスピードとバス幅により引き起こされて いた、ケーブルのサイズや EMI の問題を解決する理想的なチッ プセットです。 20 ∼ 85MHz クロックに対応 50％デューティ・サイクルのレシーバ・クロック出力 2.5/0ns セットアップ / ホールド・タイム (TxINPUT) 低消費電力 ± 1V 同相電圧範囲 ( ＋ 1.2V 中心 ) バス幅の低減によるケーブルの小型化、コスト削減が可能 データ・スループット2.38Gbit/s 297.5Mbytes/s の高速転送 低 EMI を実現する 345mV (typ) 信号振幅 PLL は外付け部品不要 立ち上がりエッジ・データ・ストローブ TIA/EIA-644 LVDS 標準準拠 高密度実装を可能にする 56 ピン TSSOP パッケージ 64 ボール、0.8mm 間隔のファイン・ピッチ・ボール・グリッド・ アレイ(FBGA) パッケージでも供給 ブロック図 DS90CR287 DS90CR288A Order Number DS90CR287MTD or DS90CR287SLC Order Number DS90CR288AMTD or DS90CR288ASLC See NS Package Number MTD56 or SLC64A See NS Package Number MTD56 or SLC64A 20001108 © National Semiconductor Corporation DS101087-JP 1 DS90CR287/DS90CR288A ＋ 3.3V 立ち上がりエッジ・データ・ストローブ 28-Bit Channel Link-85MHz ＋ 3.3V 立ち上がりエッジ・データ・ストローブ 28-Bit Channel Link-85MHz DS90CR287/DS90CR288A Converted to nat2000 DTD CORRECTED TYPOS added text on IN (5V and clock) (JFG) CORRECTED PIN TABLES LAYOUT (JFG) addded a new page pi in between the rows in the table removed new page pi before the table as it created a blank page format clean up (JFG) format edits (JFG) Move note12(clock failsafe) to App Info. Delete 75Mhz spec by Peter Kuo ADD 50PS TO RSSOP BY PETER KUO AC&DC BY PETER KUO 3/19/1999 288A AC by Peter Kuo 3/19/1999 Changed to released (CW) Changed to 85MHZ specs (CW) Updated new specs (CW) Saved to test namest patch Added new pages to the original 1 page. modified RCOH and RCOL min limits. DS101087 11700 23685 19961106 DS90CR287 DS90CR288A ＋ 3.3V Rising Edge Data Strobe LVDS 28-Bit Channel - 85 MHz ＋ 3.3V Rising Edge Data Strobe LVDS 28-Bit Channel - 85 MHz DS90CR287/DS90CR288A 2002 年 5 月 DS90CR287/DS90CR288A TSSOP パッケージのピン配置図 DS90CR287 DS90CR288A 代表的なアプリケーション http://www.national.com/JPN/ 2 最大パッケージ許容損失 ( ＋ 25 ℃のとき ) SLC64A パッケージ : DS90CR287SLC DS90CR288ASLC ＊周囲温度＋ 25 ℃を超える場合は、 DS90CR287SLC DS90CR288ASLC を減じてください。 ESD 耐圧 (HBM、1.5kΩ、100pF) (EIAJ、0Ω、200pF) 本データシートには軍用・航空宇宙用の規格は記載されていません。 関連する電気的信頼性試験方法の規格を参照下さい。 電源電圧 (VCC) CMOS/TTL 入力電圧 − 0.3V ∼＋ 4V − 0.5V ∼ (VCC ＋ 0.3V) CMOS/TTL 出力電圧 LVDSレシーバ入力電圧 LVDSドライバ出力電圧 LVDS 出力短絡時間 PN 接合温度 保存温度範囲 − 0.3V ∼ (VCC ＋ 0.3V) − 0.3V ∼ (VCC ＋ 0.3V) − 0.3V ∼ (VCC ＋ 0.3V) 連続 ＋ 150 ℃ − 65 ℃∼＋ 150 ℃ 許容リード温度 ( ハンダ付け 4 秒 ) ハンダ・リフロー温度 (FBGA で 20 秒 ) 最大パッケージ許容損失 ( ＋ 25 ℃のとき ) MTD56 (TSSOP) パッケージ : DS90CR287MTD DS90CR288AMTD ＊周囲温度＋ 25 ℃を超える場合は、 DS90CR287MTD DS90CR288AMTD を減じてください。 2.0W 2.0W 10.2mW/ ℃ 10.2mW/ ℃ ＞ 7kV ＞ 700V ＞ ± 300mA 25 ℃におけるラッチアップ耐圧 ＋ 260 ℃ 推奨動作条件 ＋ 220 ℃ 最小値 標準値 電源電圧 (VCC) 1.63W 1.61W 動作周囲温度 (TA) レシーバ入力電圧範囲 最大値 単位 3.0 3.3 3.6 V − 10 ＋ 25 ＋ 70 ℃ 0 電源ノイズ電圧 (VCC) 12.5mW/ ℃ 12.4mW/ ℃ 2.4 V 100 mVPP 電気的特性 特記のない限り、推奨動作電源電圧および動作温度範囲に対して適用。 Symbol Parameter Conditions Min Typ Max Units VCC V 0.8 V LVCMOS/LVTTL DC SPECIFICATIONS VIH High Level Input Voltage 2.0 VIL Low Level Input Voltage VOH High Level Output Voltage IOH ＝− 0.4 mA GND VOL Low Level Output Voltage IOL ＝ 2 mA 0.06 0.3 V VCL Input Clamp Voltage ICL ＝− 18 mA − 0.79 − 1.5 V IIN Input Current VIN ＝ 0.4V, 2.5V or VCC ＋ 1.8 ＋ 15 μA IOS Output Short Circuit Current VIN ＝ GND 2.7 − 10 VOUT ＝ 0V 3.3 V μA 0 − 60 − 120 mA 290 450 mV 35 mV LVDS DRIVER DC SPECIFICATIONS VOD Differential Output Voltage ΔVOD Change in VOD between Complimentary Output States RL ＝ 100Ω 250 VOS Offset Voltage (Note 4) ΔVOS Change in VOS between Complimentary Output States IOS Output Short Circuit Current VOUT ＝ 0V, RL ＝ 100Ω IOZ Output TRI-STATE Current PWR DWN ＝ 0V, VOUT ＝ 0V or VCC 1.125 1.25 1.375 V 35 mV − 3.5 −5 mA ±1 ± 10 μA LVDS RECEIVER DC SPECIFICATIONS VTH Differential Input High Threshold VTL Differential Input Low Threshold IIN Input Current VCM ＝＋ 1.2V ＋ 100 − 100 mV mV VIN ＝＋ 2.4V, VCC ＝ 3.6V ± 10 μA VIN ＝ 0V, VCC ＝ 3.6V ± 10 μA 3 http://www.national.com/JPN/ DS90CR287/DS90CR288A 絶対最大定格 (Note 1) DS90CR287/DS90CR288A 電気的特性 ( つづき ) 特記のない限り、推奨動作電源電圧および動作温度範囲に対して適用。 Symbol Parameter Conditions Min Typ Max Units f ＝ 33 MHz 31 45 mA f ＝ 40 MHz 32 50 mA f ＝ 66 MHz 37 55 mA f ＝ 85 MHz 42 60 mA 10 55 μA f ＝ 33 MHz 49 70 mA f ＝ 40 MHz 53 75 mA f ＝ 66 MHz 81 114 mA f ＝ 85 MHz 96 135 mA 140 400 μA TRANSMITTER SUPPLY CURRENT ICCTW RL ＝ 100Ω, CL ＝ 5 pF, Worst Case Pattern (Figure 1、2 ) Transmitter Supply Current Worst Case (with Loads) Transmitter Supply Current Power Down ICCTZ PWR DWN ＝ Low Driver Outputs in TRI-STATE under Powerdown Mode RECEIVER SUPPLY CURRENT ICCRW Receiver Supply Current Worst Case Receiver Supply Current Power Down ICCRZ CL ＝ 8 pF, Worst Case Pattern (Figure 1、3) PWR DWN ＝ Low Receiver Outputs Stay Low during Powerdown Mode Note 1: 「絶対最大定格」とは、この範囲を超えるとデバイスの安全性が保証されないリミット値をいい、これらのリミット値でデバイスが動作することを意味するも のではありません。電気的特性の表にデバイスの実動作条件を記載しています。 Note 2: Note 3: 代表値 (Typ) は全て VCC ＝ 3.3V、TA ＝＋ 25 ℃で得られる最も標準的な数値です。 デバイス端子に流れ込む電流は正、デバイス端子から流れ出る電流は負と定義されます。VOD とΔVOD 以外、全ての電圧値はグラウンド端子を基準と します。 Note 4: VOS は以前は VCM と表記されていました。 トランスミッタ・スイッチング特性 特記のない限り、推奨動作電源電圧および動作温度範囲に対して適用。 Symbol Parameter LLHT LVDS Low-to-High Transition Time (Figure 2) LHLT LVDS High-to-Low Transition Time (Figure 2) TCIT TxCLK IN Transition Time (Figure 4) Min Typ Max Units 0.75 1.5 ns 0.75 1.5 ns 6.0 ns 1.0 TPPos0 Transmitter Output Pulse Position for Bit0 (Figure 14) − 0.20 0 0.20 ns TPPos1 Transmitter Output Pulse Position for Bit 1 f ＝ 85 MHz 1.48 1.68 1.88 ns TPPos2 Transmitter Output Pulse Position for Bit 2 3.16 3.36 3.56 ns TPPos3 Transmitter Output Pulse Position for Bit 3 4.84 5.04 5.24 ns TPPos4 Transmitter Output Pulse Position for Bit 4 6.52 6.72 6.92 ns TPPos5 Transmitter Output Pulse Position for Bit 5 8.20 8.40 8.60 ns TPPos6 Transmitter Output Pulse Position for Bit 6 9.88 10.08 10.28 ns TCIP TxCLK IN Period (Figure 5) 11.76 T 50 ns TCIH TxCLK IN High Time (Figure 5) 0.35T 0.5T 0.65T ns TCIL TxCLK IN Low Time (Figure 5) 0.35T 0.5T 0.65T ns TSTC TxIN Setup to TxCLK IN (Figure 5) THTC TxIN Hold to TxCLK IN (Figure 5) TCCD TxCLK IN to TxCLK OUT Delay (Figure 7) f ＝ 85 MHz TA ＝ 25 ℃ , VCC ＝ 3.3V 2.5 ns 0 ns 3.8 6.3 ns TPLLS Transmitter Phase Lock Loop Set (Figure 9) 10 ms TPDD Transmitter Powerdown Delay (Figure 12) 100 ns TJIT TxCLK IN Cycle-to-Cycle Jitter (Input clock requirement) 2 ns http://www.national.com/JPN/ 4 特記のない限り、推奨動作電源電圧および動作温度範囲に対して適用。 Symbol Typ Max Units CLHT CMOS/TTL Low-to-High Transition Time (Figure 3) Parameter 2 3.5 ns CHLT CMOS/TTL High-to-Low Transition Time (Figure 3) 1.8 3.5 ns RSPos0 Receiver Input Strobe Position for Bit 0 (Figure 15) 0.49 0.84 1.19 ns RSPos1 Receiver Input Strobe Position for Bit 1 2.17 2.52 2.87 ns RSPos2 Receiver Input Strobe Position for Bit 2 3.85 4.20 4.55 ns RSPos3 Receiver Input Strobe Position for Bit 3 5.53 5.88 6.23 ns RSPos4 Receiver Input Strobe Position for Bit 4 7.21 7.56 7.91 ns RSPos5 Receiver Input Strobe Position for Bit 5 8.89 9.24 9.59 ns RSPos6 Receiver Input Strobe Position for Bit 6 10.57 10.92 11.27 ns RSKM RxIN Skew Margin (Note 5) (Figure 16) RCOP RxCLK OUT Period (Figure 6) RCOH RxCLK OUT High Time (Figure 6) RCOL RSRC RHRC Min f ＝ 85 MHz f ＝ 85 MHz 290 ps 11.76 T 50 ns 4 5 6.5 ns RxCLK OUT Low Time (Figure 6) 3.5 5 6 ns RxOUT Setup to RxCLK OUT (Figure 6) 3.5 ns RxOUT Hold to RxCLK OUT (Figure 6) 3.5 ns 5.5 f ＝ 85 MHz RCCD RxCLK IN to RxCLK OUT Delay @ 25 ℃ , VCC ＝ 3.3V (Note 6) (Figure 8) 9.5 ns RPLLS Receiver Phase Lock Loop Set (Figure 10) 10 ms RPDD Receiver Powerdown Delay (Figure 13) 1 μs 7 Note 5: レシーバ・スキュー・マージンはレシーバ入力でのサンプリングに必要な有効データ範囲と定義されます。 このマージンはトランスミッタ・パルス・ポジション (TPPos minとmax)とレシーバの入力セットアップ / ホールド・タイム ( 内部データ・サンプリング長− RSPos) により導き出されています。このマージンは LVDS 配線スキュー、ケーブル・スキュー ( タイプと長さにより異なります )とソース・クロック (150ps) により減少します。 Note 6: チャネルリンク・チップセット全体でのレイテンシは、クロック周期、およびトランスミッタ (TCCD) とレシーバ (RCCD) のゲート・ディレイの関数として表されま Tをクロック周期としたとき、 (T＋TCCD)＋(2*T＋RCCD)となります。 す。トランスミッタDS90CR217/287とレシーバDS90CR218A/288Aのレイテンシの合計は、 AC タイミング図 ”Test Pattern FIGURE 1. “Worst Case” FIGURE 2. DS90CR287 (Transmitter) LVDS Output Load and Transition Times 5 http://www.national.com/JPN/ DS90CR287/DS90CR288A レシーバ・スイッチング特性 DS90CR287/DS90CR288A AC タイミング図 ( つづき ) FIGURE 3. DS90CR288A (Receiver) CMOS/TTL Output Load and Transition Times FIGURE4. DS90CR287 (Transmitter) Input Clock Transition Time FIGURE 5. DS90CR287 (Transmitter) Setup/Hold and High/Low Times FIGURE 6. DS90CR288A (Receiver) Setup/Hold and High/Low Times FIGURE 7. DS90CR287 (Transmitter) Clock In to Clock Out Delay http://www.national.com/JPN/ 6 DS90CR287/DS90CR288A AC タイミング図 ( つづき ) FIGURE 8. DS90CR288A (Receiver) Clock In to Clock Out Delay FIGURE 9. DS90CR287 (Transmitter) Phase Lock Loop Set Time FIGURE 10. DS90CR288A (Receiver) Phase Lock Loop Set Time 7 http://www.national.com/JPN/ DS90CR287/DS90CR288A AC タイミング図 ( つづき ) FIGURE 11. 28 ParalIeI TTL Data Inputs Mapped to LVDS Outputs FIGURE 12. Transmitter Powerdown DeIay FIGURE 13. Receiver Powerdown Delay http://www.national.com/JPN/ 8 DS90CR287/DS90CR288A AC タイミング図 ( つづき ) FIGURE 14. Transmitter LVDS Output Pulse Position Measurement 9 http://www.national.com/JPN/ DS90CR287/DS90CR288A AC タイミング図 ( つづき ) FIGURE 15. Receiver LVDS Input Strobe Position http://www.national.com/JPN/ 10 C ─セットアップ / ホールド・タイム ( 内部データ・サンプリング長 ) は Rspos (レシーバ入力ストローブ・ポジション ) min と max により定義されます。 Tppos ─トランスミッタ出力パルス・ポジション (minと max) RSKM ≧ケーブル・スキュー＋ソース・クロック・ジッタ ( 連続する 2 クロック間 ) (Note 7) ＋ ISI ( 伝送波形干渉 ) (Note 8) ケーブル・スキュー─通常 10 ∼ 40ps/300mm、ケーブルにより異なります。 Note 7: ジッタは 85MHz で 150ps 以下。 Note 8: ISI は内部配線によります。 FIGURE 16. Receiver LVDS Input Skew Margin DS90CR287 MTD56 (TSSOP) パッケージ端子説明−チャネル・リンク・トランスミッタ 端子名 説明 I/O No. TxIN I 28 TTLレベル入力。 TxOUT ＋ O 4 正の LVDS 差動データ出力 TxOUT − O 4 負の LVDS 差動データ出力 TxCLK IN I 1 TTLレベルのクロック入力。立ち上がりエッジがデータ取り込みに使用されます。端子名は TxCLK IN です。「アプリケーション情報」を参照して下さい。 TxCLK OUT ＋ O 1 正の LVDS 差動クロック出力 TxCLK OUT − O 1 負の LVDS 差動クロック出力 PWR DOWN I 1 TTLレベル入力。入力が Low にアサートされると、出力は TRI-STATE になり、パワー・ダウン時に 低電流となります。「アプリケーション情報」を参照して下さい。 VCC I 4 TTL 入力用の電源ピン GND I 5 TTL 入力用のグラウンド・ピン PLL VCC I 1 PLL 用の電源ピン PLL GND I 2 PLL 用のグラウンド・ピン LVDS VCC I 1 LVDS 出力用の電源ピン LVDS GND I 3 LVDS 出力用のグラウンド・ピン DS90CR287 SLC64A (FBGA) パッケージ端子要約−チャネル・リンク・トランスミッタ 端子名 TxIN I/O No. I 28 説明 TTL レベル入力。 TxOUT ＋ O 4 正の LVDS 差動データ出力 TxOUT − O 4 負の LVDS 差動データ出力 TxCLK IN I 1 TxCLK OUT ＋ O 1 TTL レベルのクロック入力。 立ち上がりエッジがデータ取り込みに使用されます。 端子名は TxCLK IN です。「アプリケーション情報」を参照して下さい。 正の LVDS 差動クロック出力 TxCLK OUT − O 1 負の LVDS 差動クロック出力 PWR DOWN I 1 VCC I 4 TTL レベル入力。 入力が Low にアサートされると、出力は TRI-STATE になり、パワー・ダウン時 に低電流となります。「アプリケーション情報」を参照して下さい。 TTL 入力用の電源ピン GND I 5 TTL 入力用のグラウンド・ピン 11 http://www.national.com/JPN/ DS90CR287/DS90CR288A AC タイミング図 ( つづき ) DS90CR287/DS90CR288A DS90CR287 SLC64A (FBGA) パッケージ端子要約−チャネル・リンク・トランスミッタ ( つづき ) 端子名 説明 I/O No. PLL VCC I 1 PLL 用の電源ピン PLL GND I 2 PLL 用のグラウンド・ピン LVDS VCC I 2 LVDS 出力用の電源ピン LVDS GND I 4 LVDS 出力用のグラウンド・ピン 6 未接続 NC DS90CR287 SLC64A (FBGA) パッケージ端子説明−チャネル・リンク・トランスミッタ 端子別 端子タイプ別 端子 端子名 タイプ 端子 端子名 タイプ A1 TxIN27 I D3 GND G A2 TxOUT0 − O E4 GND G A3 TxOUT0 ＋ O E8 GND G A4 LVDS VCC P G1 GND G A5 LVDS VCC P G6 GND G A6 TxCLK OUT − O B3 LVDS GND G A7 TxCLK OUT ＋ O B4 LVDS GND G A8 TxOUT3 ＋ O B7 LVDS GND G B1 TxIN1 I D5 LVDS GND G B2 TxIN0 I C6 PLL GND G B3 LVDS GND G D6 PLL GND G B4 LVDS GND G D7 PWR DOWN I B5 TxOUT2 − O C8 TxCLK IN I B6 TxOUT3 − O B2 TxIN0 I B7 LVDS GND G B1 TxIN1 I B8 NC D2 TxIN2 I C1 TxIN3 C2 NC I C3 NC C4 TxOUT1 − O C5 TxOUT2 ＋ C6 PLL GND C7 C8 D1 D2 C1 TxIN3 I D1 TxIN4 I F1 TxIN5 I E2 TxIN6 I O E3 TxIN7 I G G2 TxIN8 I PLL VCC P H1 TxIN9 I TxCLK IN I G3 TxIN10 I TxIN4 I H3 TxIN11 I TxIN2 I F4 TxIN12 I D3 GND G G4 TxIN13 I D4 TxOUT1 ＋ O H4 TxIN14 I D5 LVDS GND G H5 TxIN15 I D6 PLL GND G E5 TxIN16 I D7 PWR DOWN I F5 TxIN17 I D8 TxIN26 I H6 TxIN18 I E1 VCC P H7 TxIN19 I E2 TxIN6 I H8 TxIN20 I E3 TxIN7 I G7 TxIN21 I E4 GND G F7 TxIN22 I E5 TxIN16 I G8 TxIN23 I http://www.national.com/JPN/ 12 端子別 端子 端子タイプ別 端子名 タイプ 端子 端子名 タイプ E6 VCC P E7 TxIN24 I E7 TxIN24 I F8 TxIN25 I E8 GND G D8 TxIN26 I F1 TxIN5 I A1 TxIN27 I F2 NC A6 TxCLK OUT − O F3 NC A7 TxCLK OUT ＋ O F4 TxIN12 I A2 TxOUT0- O F5 TxIN17 I A3 TxOUT0 ＋ O C4 TxOUT1 − O I D4 TxOUT1 ＋ O F6 NC F7 TxIN22 F8 TxIN25 I B5 TxOUT2 − O G1 GND G C5 TxOUT2 ＋ O G2 TxIN8 I B6 TxOUT3 − O G3 TxIN10 I A8 TxOUT3 ＋ O G4 TxIN13 I A4 LVDS VCC P G5 VCC P A5 LVDS VCC P G6 GND G C7 PLL VCC P G7 TxIN21 I E1 VCC P G8 TxIN23 I E6 VCC P H1 TxIN9 I G5 VCC P H2 VCC P H2 VCC P H3 TxIN11 I B8 NC H4 TxIN14 I C2 NC H5 TxIN15 I C3 NC H6 TxIN18 I F2 NC H7 TxIN19 I F3 NC H8 TxIN20 I F6 NC G : グラウンド I : 入力 O : 出力 P : 電源 NC : 未接続 DS90CR288A MTD56 (TSSOP) パッケージ端子説明−チャネル・リンク・レシーバ 端子名 RxIN ＋ I/O No. I 4 説明 正の LVDS 差動データ入力 RxIN − I 4 負の LVDS 差動データ入力 RxOUT O 28 TTLレベルデータ出力。 RxCLK IN ＋ I 1 正の LVDS 差動クロック入力 RxCLK IN − I 1 負の LVDS 差動クロック入力 RxCLK OUT O 1 TTLレベルのクロック出力。立ち上がりエッジがデータ取り込みに使用されます。端子名は RxCLK OUT です。 PWR DOWN I 1 TTLレベル入力。入力が Low にアサートされると、レシーバ出力は Low になります。 VCC I 4 TTL 出力用の電源ピン GND I 5 TTL 出力用のグラウンド・ピン PLL VCC I 1 PLL 用の電源ピン PLL GND I 2 PLL 用のグラウンド・ピン LVDS VCC I 1 LVDS 入力用の電源ピン 13 http://www.national.com/JPN/ DS90CR287/DS90CR288A DS90CR287 SLC64A (FBGA) パッケージ端子説明−チャネル・リンク・トランスミッタ ( つづき ) DS90CR287/DS90CR288A DS90CR288A MTD56 (TSSOP) パッケージ端子説明−チャネル・リンク・レシーバ ( つづき ) 端子名 I/O No. I 3 LVDS GND 説明 LVDS 入力用のグラウンド・ピン DS90CR288A SLC64A (FBGA) パッケージ端子要約−チャネル・リンク・トランスミッタ 端子名 説明 I/O No. RxIN ＋ I 4 正の LVDS 差動データ入力 RxIN − I 4 負の LVDS 差動データ入力 RxOUT O 28 TTLレベル出力。 RxCLK IN ＋ I 1 正の LVDS 差動クロック入力 RxCLK IN − I 1 負の LVDS 差動クロック入力 RxCLK OUT O 1 TTLレベルのクロック出力。 立ち上がりエッジがデータ取り込みに使用されます。 PWR DOWN I 1 TTLレベル入力。 入力が Low にアサートされると、出力は TRI-STATE になり、パワー・ダウン時 に低電流となります。 VCC I 4 TTL 出力用の電源ピン TTL 出力用のグラウンド・ピン GND I 5 PLL VCC I 1 PLL 用の電源ピン PLL GND I 2 PLL 用のグラウンド・ピン LVDS VCC I 2 LVDS 入力用の電源ピン LVDS GND I 4 LVDS 入力用のグラウンド・ピン 6 未接続 NC DS90CR288A SLC64A (FBGA) パッケージ端子説明−チャネル・リンク・トランスミッタ 端子別 端子タイプ別 端子 端子名 タイプ 端子 端子名 タイプ A1 RxOUT17 O A4 GND G A2 VCC P B1 GND G A3 RxOUT15 O B6 GND G A4 GND G D8 GND G A5 RxOUT12 O E3 GND G A6 RxOUT8 O E5 LVDS GND G A7 RxOUT7 O G3 LVDS GND G A8 RxOUT6 O G7 LVDS GND G B1 GND G H5 LVDS GND G B2 NC F6 PLL GND G B3 RxOUT16 O G8 PLL GND G B4 RxOUT11 O E6 PWR DOWN I B5 VCC P H6 RxCLK IN − I B6 GND G H7 RxCLK IN ＋ I B7 RxOUT5 O H2 RxIN0 − I B8 RxOUT3 O H3 RxIN0 ＋ I C1 RxOUT21 O C2 NC C3 RxOUT18 C4 RxOUT14 C5 RxOUT9 http://www.national.com/JPN/ F4 RxIN1 − I G4 RxIN1 ＋ I O G5 RxIN2 − I O F5 RxIN2 ＋ I O G6 RxIN3 − I 14 端子別 端子タイプ別 端子 端子名 タイプ 端子 端子名 タイプ C6 RxOUT4 O H8 RxIN3 ＋ I E7 RxCLK OUT O O E8 RxOUT0 O C7 NC C8 RxOUT1 D1 VCC P C8 RxOUT1 O D2 RxOUT20 O D7 RxOUT2 O D3 RxOUT19 O B8 RxOUT3 O D4 RxOUT13 O C6 RxOUT4 O D5 RxOUT10 O B7 RxOUT5 O D6 VCC P A8 RxOUT6 O D7 RxOUT2 O A7 RxOUT7 O D8 GND G A6 RxOUT8 O E1 RxOUT22 O C5 RxOUT9 O E2 RxOUT24 O D5 RxOUT10 O E3 GND G B4 RxOUT11 O E4 LVDS VCC P A5 RxOUT12 O E5 LVDS GND G D4 RxOUT13 O E6 PWR DOWN I C4 RxOUT14 O E7 RxCLK OUT O A3 RxOUT15 O E8 RxOUT0 O B3 RxOUT16 O F1 RxOUT23 O A1 RxOUT17 O F2 RxOUT26 O C3 RxOUT18 O F3 NC D3 RxOUT19 O F4 RxIN1 − I D2 RxOUT20 O F5 RxIN2 ＋ I C1 RxOUT21 O F6 PLL GND G E1 RxOUT22 O F7 PLL VCC P F8 NC G1 RxOUT25 G2 NC G3 LVDS GND G G4 RxIN1 ＋ I E4 LVDS VCC P G5 RxIN2 − I H4 LVDS VCC P G6 RxIN3 − I F7 PLL VCC P G7 LVDS GND G A2 VCC P G8 PLL GND G B5 VCC P H1 RxOUT27 O D1 VCC P H2 RxIN0 − I D6 VCC P H3 RxIN0 ＋ I B2 NC O F1 RxOUT23 O E2 RxOUT24 O G1 RxOUT25 O F2 RxOUT26 O H1 RxOUT27 O H4 LVDS VCC P C2 NC H5 LVDS GND G C7 NC H6 RxCLK IN − I F3 NC H7 RxCLK IN ＋ I F8 NC H8 RxIN3 ＋ I G2 NC G : グラウンド I : 入力 O : 出力 P : 電源 NC : 未接続 15 http://www.national.com/JPN/ DS90CR287/DS90CR288A DS90CR288A SLC64A (FBGA) パッケージ端子説明−チャネル・リンク・トランスミッタ ( つづき ) DS90CR287/DS90CR288A アプリケーション情報 DS90CR287 と DS90CR288A の TSSOP 版は既存の 5V チャネ ル・リンク・ トランスミッタ/レシーバ・ペア(DS90CR283とDS90CR284) と互換性があります。5V から 3.3V システムへ移行する際には、 次の点に注意してください。 アプリケーションで安全かつ経済的なケーブルのために様々なト レードオフを査定するよう推奨します。 レシーバ・フェイルセーフ機能 : 本レシーバは、レシーバ入力が オープンもしくは終端された状態でも安定したレシーバ出力を得る ために、入力段にフェイルセーフのバイアス回路を備えています。 これにより、前記のようにオープンもしくは終端された状態でも、レ シーバ入力は HIGH になります。したがって、もしクロック信号が 有効であればすべてのデータ出力も HIGH になります。もしクロッ ク信号がオープンもしくは終端されていたとすると、レシーバ出力 は最後の有効な状態を保持します。なおクロック入力がオープン もしくは終端されていると、クロック出力は HIGH になります。 電源を 5V から 3.3V へ変更し、トランスミッタとレシーバの全電源 ピン (VCC、LVDS VCC、PLL VCC) に供給してください。 9. トランスミッタの入力ピンと制御入力ピンには3.3V TTL/CMOS 信号を入力してください。5V 信号入力耐圧はありません。 10. レシーバはパワーダウン時に出力が Low に固定されます。 チャネル・リンクはいろいろなデータ送受信システムでの使用を目的 に開発されました。システムにより接続する部材は異なります。例え ば低速でかつケーブル長も短い ( ＜ 2m) 場合には、部材の電気 的性能はさほど重要とはなりませんが、高速かつ長距離のアプリ ケーションでは部材の性能が重要となります。実際、ケーブルの構 成によりスキュー( ペア間における接続点間の電気的な線長差 )を 低減する事ができます。より詳しい内容については以下のアプリ ケーション・ノートを参照ください。 AN ＝ #### ボード・レイアウト : LVDS の EMI、ノイズ・マージンを最大限活 用するには差動信号のレイアウトに注意を払う必要があります。 他の信号からのノイズによる干渉を抑え、差動信号のノイズ・キャ ンセル性能を有効に利用するために、差動信号ラインは常に近接 していなければなりません。また、差動信号線長も等長になるよう トレースを調整してください。あらゆる高速設計において、インピー ダンスの不整合は避けなければいけません ( ヴィアを減らす、90 度に曲がるトレースを避けるなど )。差動信号の一方のラインにイ ンピーダンスの不整合があると他方の信号ラインにも影響が現れ ます。差動信号のトレースのインピーダンスは選択されたケーブル のインピーダンスと整合していなければいけません (このインピーダ ンスはレシーバ入力端で差動信号間に入れる終端抵抗とも一致 していなければなりません )。最後に、チャネル・リンクの TxOUT/ RxIN ピンは、PCB 上での余分なトレースを避けるためにボードの 端にできるだけ近づけてください。これらはすべて高速性や EMI に影響を与える反射やクロストークを抑制するものです。 Topic AN-1041 Introduction to Channel Link AN-1108 Channel Link PCB and Interconnect Design-In Guidelines AN-806 Transmission Line Theory AN-905 Transmission Line Calculations and Differential Impedance AN-916 Cable Information 入力 : TxIN 端子および制御入力端子は、LVCMOS レベルもし くは LVTTL レベルに互換です。ただしこれら入力は 5V 耐圧で はありません。 ケーブル :トランスミッタとレシーバのインタフェースに用いられてい る差動の LVDS 信号はケーブルにより伝送されます。21 ビット・ チャネル・リンク・チップセット (DS90CR217/218A) では 4 ペアの 信号線が、28 ビット・チャネル・リンク・チップセット(DS90CR287/ 288A) では 5 ペアの信号線が必要となります。理想的なケーブル / コネクタのインタフェースは伝送路すべてにわたり 100Ω 一定の 差動インピーダンスに保つことです。また、レシーバで十分なデー タのサンプル・ウィンドウを確保するために 140ps (85MHz 時 ) 以 下にスキューを抑えてください。 未使用入力 : TxIN の未使用入力はすべてグラウンドに接続する か未接続状態のままにしてください。レシーバの未使用入力は オープンのままでかまいません。 終端 : 電流モードのドライバではレシーバの入力に終端抵抗が必 要です。チャネル・リンク・チップセットではレシーバ差動入力ペア の＋と−ごとに 100Ω の終端抵抗が必要です。実際の終端抵抗 値はケーブルの差動特性インピーダンス (90 ∼ 120Ω) と同じにな るように選択します。Figure 17 の例を参照ください。PECL のよう な他の差動信号と異なりプルアップやプルダウンの抵抗も必要あり ません。リードのインダクタンスを減らすために表面実装タイプの 抵抗を推奨します。終端抵抗は差動信号を効果的に終端し、ス タブを短くするためにレシーバ入力ピンのできるだけ近くに配置し てください。 さらに、データとクロックを伝送する 4 または 5 ペアのケーブルに最 低 1 本 (または 1 ペア ) のグラウンドを用意することを推奨します。 このグラウンドによりコモン・モードのリターン・パスを構成できます。 一対一のアプリケーションで一般的に使用されているケーブルに はフラット、フレックス、ツイストペア、TWIN-COAX があります。 構成やオプションによりさまざまなケーブルが用意されています。フ ラット、フレックス、ツイスト・ペアは短い一対一のアプリケーション には十分です。TWIN-COAX は長短どちらでも高い性能を示し ます。フラット・ケーブル使用時には各差動信号間にグラウンド線 を入れることを推奨します。このグラウンドにより、近接するペア間 のノイズによる干渉を防ぐことができます。TWIN-COAX ケーブル では各ケーブルペアをシールドすることを推奨します。一対一で 距離を伸ばす場合にはケーブルのタイプによらず全ケーブル・ペア をシールドしてください。全体をシールドすることで、EMS や EMI に起因する問題を解決し、長距離化、高速化といった伝送パラ メータの向上になります。 デカップリング・コンデンサ : 性能を制限するスイッチング・ノイズ を低減するために、バイパス・コンデンサを入れてください。各 VCC と GND に 3 個並列にデカップリング・コンデンサ ( 多層セラ ミックの表面実装タイプ )を挿入することを推奨します (Figure 18)。 3 個のコンデンサの値は 0.1μF、0.01μF、0.001μF です。電源と グラウンドはできるだけ幅広のトレースを使用し各コンデンサはそ れぞれ個別にグラウンド接続してください。ボード上に十分なス ペースがない場合、PLL VCC、LVDS VCC、ロジック VCC の順 に優先してください。 いろいろなケーブル・タイプで LVDS 信号はすばらしい性能を示 しています。しかし、総合的に最高の性能となったのは TWINCOAX ケーブルを使用したときでした。TWIN-COAX ケーブルは その構造とシールドの二重化により、優れたスキューと EMI 性能 をもっています。本項と関連のアプリケーション・ノートには設計者 に有用な数多くのガイドラインが記載されています。設計者は各 http://www.national.com/JPN/ 16 DS90CR287/DS90CR288A アプリケーション情報 ( つづき ) FIGURE 17. LVDS Serialized Link Termination ノイズ・マージン : 通常、LVDS 信号は＋ 1.2V を振幅の中心と して、 信号振幅 300mV です。チャネル・リンク・レシーバは 100mV のスレッショルド範囲を持っているため、200mV の差動ノイズ・ マージンとなります。差動信号によるデータ転送ではコモン・モー ドの対策がシステムではより重要です。LVDS レシーバの入力範 囲はグラウンドから＋ 2.4V です。つまり、グラウンド・レベルの違 いやコモン・モード・ノイズにより振幅の中心が± 1V の変動が許 されています。 パワー・シーケンスとパワーダウン・モード : チャネル・リンク・ト ランスミッタの出力は電源電圧が 2V になるまでトライステートを維 持します。クロックとデータ出力は VCC が 3V、PWR DOWN ピン が 1.5V 以上になってから10ms 後に動作を開始します。ドライバ、 レシーバともに PWR DOWNピン (Low アクティブ ) に Low を入力 するだけで、いつでもパワーダウン・モードにできます。この時消 費電力は 5μW(typ) まで落とすことができます。 FIGURE 18. CHANNEL LINK Decoupling Configuration クロック・ジッタ : チャネル・リンクでは PLL によりLVDS を介して 送られてきたクロックを再生します。LVDS 上のシリアル化された データ、1 ビットの幅はクロックの 1/7となります。例えば 85MHz ク ロックでは周期は約 11.76ns、1 ビットのデータ幅は 1.68nsとなりま す。差動スキュー (1 差動ペア内の Δt)、接続スキュー ( 差動ペ ア間のΔt)、クロック・ジッタはシリアル化されたデータをサンプリン グするマージンを減少させる要因となります。トランスミッタへ入力 するクロックはできるだけきれいなクロックを入力してください。各 VCC ごとのデカップリング・コンデンサにより内部 PLL へ回り込む ジッタを低減する事ができ、LVDS クロックのジッタも低減できます。 全体のジッタ、スキューのマージンの割り振りにここでの測定が役 立ちます。 トランスミッタの入力クロックは、トランスミッタの電源を入れてトラン スミッタが動作するよりも前に印加してかまいません。あるいはトラ ンスミッタの入力クロックは、 トランスミッタの電源を入れた後に印加 してもかまいませんが、ただしそのときは、 「クロック入力」の項で 説明したように PWR DOWN ピンを使う必要があります。しかる べきクロック信号を TxCLK IN ピンに印加していないときに、トラン スミッタの電源を入れ、PWR DOWN ピンを "H" レベルにしてトラ ンスミッタを動かすことはしないでください。 チャネル・リンク・チップセットはトランスミッタ、レシーバどちらかの 電源が落ちた場合に自身を保護する設計になっています。もしト ランスミッタの電源が落ちた場合、レシーバのクロック ( 入力、出 力とも) は停止します。データ出力 (RxOUT) はクロックが止まった 時点での状態を保持します。レシーバの電源が落ちた場合、レ シーバの入力は内部のダイオードを介して VCC に短絡されます。 この時流れ込む電流は定電流ドライバのため制限 ( 入力あたり 5mA) されます。このようにしてラッチアップを回避しています。 クロック入力 :デバイスがイネーブルの間はクロックを常に入力しな ければなりません。クロック停止時は PWR DOWN ピンをアサート して PLL をディスエーブルにしてください。クロックの供給が再開 されたらPWR DOWNピンをネゲートしてデバイスをイネーブルに戻 してしてください。クロックが停まっている状態でイネーブルにして はなりません。 17 http://www.national.com/JPN/ DS90CR287/DS90CR288A アプリケーション情報 ( つづき ) FIGURE 19. Single-Ended and Differential Waveforms http://www.national.com/JPN/ 18 DS90CR287/DS90CR288A 外形寸法図 単位は millimeters 56-Lead Molded Thin Shrink Small outline Package, JEDEC Order Number DS90CR287MTD or DS90CR288AMTD Dimensions shown in millimeters only NS Package Number MTD56 64 ball, 0.8mm fine pitch ball grid array (FBGA) package Dimensions shown in millimeters only Order Number DS90CR287SLC or DS90CR288ASLC NS Package Number SLC64A 19 http://www.national.com/JPN/ DS90CR287/DS90CR288A ＋ 3.3V 立ち上がりエッジ・データ・ストローブ 28-Bit Channel Link-85MHz 生命維持装置への使用について 弊社の製品はナショナル セミコンダクター社の書面による許可なくしては、生命維持用の装置またはシステム内の重要な部品とし て使用することはできません。 1. 生命維持用の装置またはシステムとは (a) 体内に外科的に使 用されることを意図されたもの、または (b) 生命を維持ある いは支持するものをいい、ラベルにより表示される使用法に 従って適切に使用された場合に、これの不具合が使用者に身 体的障害を与えると予想されるものをいいます。 2. 重要な部品とは、生命維持にかかわる装置またはシステム内 のすべての部品をいい、これの不具合が生命維持用の装置ま たはシステムの不具合の原因となりそれらの安全性や機能 に影響を及ぼすことが予想されるものをいいます。 ナショナル セミコンダクター ジャパン株式会社 本社／〒 135-0042 東京都江東区木場 2-17-16 技術資料（日本語 / 英語）はホームページより入手可能です。 http://www.national.com/JPN/ TEL.(03)5639-7300 その他のお問い合わせはフリーダイヤルをご利用下さい。 フリーダイヤル 0120-666-116 本資料に掲載されているすべての回路の使用に起因する第三者の特許権その他の権利侵害に関して、弊社ではその責を負いません。 また掲載内容は予告無く変更されることがありますのでご了承ください。