[AK4626A] AK4626A High Performance Multi-channel Audio CODEC 概 要 AK4626Aは2ch ADCと6ch DACを内蔵する1チップ24bit CODECです。ADCにはワイドダイナミックレ ンジを実現するエンハンスト・デュアルビット方式を採用、DACには新開発のアドバンスト・マルチビ ット方式を採用、更に広いダイナミックレンジと低帯域外ノイズを実現しています。補助ディジタルオ ーディオ入力はADC出力の代わりに外部オーディオデータをデータ出力に出力することができます。コ ントロールはピンから直接設定されるか、または独立したシリアルµP I/Fを通して設定されます。 AK4626AはADCに102dB、DACに106dBのダイナミックレンジを持ち、ホームシアターシステムやカー オーディオサラウンドシステムに最適です。さらにAC-3対応のバランスボリュームを内蔵するため、 IEC60958レシーバ(AK4112B)と組み合わせて容易にAC-3システムが実現できます。小型44ピンLQFP パッケージに実装され、基板スペースを削減します。 *AC-3はDolby Laboratoriesの登録商標です。 特 長 2ch 24bit ADC - 64倍オーバサンプリング - サンプリング周波数: 最大96kHz - 直線位相ディジタルフィルタ内蔵 - シングルエンド入力 - S/(N+D): 92dB - ダイナミックレンジ, S/N: 102dB - オフセットキャンセル用ディジタルHPF - I/Fフォーマット: 前詰め, I2S, TDM - オーバフローフラグ 6ch 24bit DAC - 128倍オーバサンプリング - サンプリング周波数: 最大192kHz - 24ビット8倍ディジタルフィルタ - シングルエンド出力 - S/(N+D): 90dB - ダイナミックレンジ, S/N: 106dB - I/Fフォーマット: 前詰め, 後詰め(20bit,24bit), I2S, TDM - チャネル独立ディジタルボリューム内蔵 (128レベル, 0.5dBステップ) - ソフトミュート - ディエンファシス内蔵 (32kHz, 44.1kHz, 48kHz対応) - ゼロ検出機能 強ジッタ耐力 TTLレベルディジタルI/F シリアルµP I/F: 3線シリアル, I2Cバス マスタクロック: 256fs, 384fs, 512fs (fs=32kHz ∼ 48kHz) 128fs, 192fs, 256fs (fs=64kHz ∼ 96kHz) 128fs(fs=120kHz~ 192kHz) 電源電圧: 4.5 ∼ 5.5V 出力バッファ用電源: 2.7 ∼ 5.5V 小型パッケージ: 44ピンLQFP AK4628 ピン互換 MS0397-J-01 2012/09 -1- [AK4626A] ブロック図 LIN ADC HPF RIN ADC HPF Audio I/F RX1 RX2 RX3 RX4 XTI LOUT1 ROUT1 LPF LPF DAC DAC DATT DATT MCLK LRCK BICK MCLK XTO MCKO DIR LRCK BICK LRCK AK4112B DAUX LOUT2 LPF DAC BICK SDTO DATT Format Converter ROUT2 LPF DAC DATT SDOUT LOUT3 LPF DAC SDOS DATT SDTO ROUT3 LPF DAC DATT SDTI1 SDTI2 SDTI3 SDIN1 SDIN2 SDIN3 LRCK BICK AC3 SDIN SDOUT1 SDOUT2 SDOUT3 AK4626A ブロック図 (DIRとAC-3 DSPは外部) MS0397-J-01 2012/09 -2- [AK4626A] オーダリングガイド -40 ∼ +85°C 評価ボード AK4626AVQ AKD4626A 44pin LQFP(0.8mm pitch) DIF0/CSN MCLK DZF1 AVSS AVDD VREFH VCOM 40 39 38 37 36 35 34 DIF1/SCL/CCLK 42 P/S LOOP0/SDA/CDTI 43 41 TDM0 44 ピン配置 SDOS 1 33 DZF2/OVF I2C 2 32 RIN SMUTE 3 31 LIN BICK 4 30 NC LRCK 5 29 TST5 AK4626AVQ SDTI1 6 28 ROUT1 SDTI2 7 27 LOUT1 Top View 18 19 20 21 22 TST2 CAD1 CAD0 TST3 TST4 LOUT3 17 23 16 11 PDN DFS0 15 ROUT3 DVSS 24 DVDD 10 14 DAUX TVDD LOUT2 13 ROUT2 25 DZFE 26 9 12 8 SDTO TST1 SDTI3 MS0397-J-01 2012/09 -3- [AK4626A] AK4527Bとの互換性 1. 機能 機能、性能 DAC サンプリング周波数 TDM128 (96kHz) デジタルボリューム ソフトミュート アナログ入力 (ADC) AK4527B AK4626A 最大 96kHz なし 256レベル デジタルボリュームとは独立 差動入力 最大 192kHz あり 128レベル デジタルボリュームに従属 シングルエンド入力 2. ピン pin# 11 12 18 19 20 21 22 29 30 31 32 44 AK4527B DFS NC TEST NC ADIF CAD1 CAD0 LINLIN+ RINRIN+ LOOP1 AK4626A DFS0 TST1 TST2 CAD1 CAD0 TST3 TST4 TST5 NC LIN RIN TDM0 3. レジスタ Addr 00H 00H 01H 01H 09H 0AH AK4527B Not available Not available DFS Not available Not available Not available AK4626A TDM0 TDM1 DFS0 DFS1 ATS1, ATS0 DZFM3 MS0397-J-01 2012/09 -4- [AK4626A] ピン/機能 No. 1 SDOS I/O I 2 I2C I 3 SMUTE I 4 5 6 7 8 9 10 11 BICK LRCK SDTI1 SDTI2 SDTI3 SDTO DAUX DFS0 I I I I I O I I 12 TST1 I 13 DZFE I 14 15 16 17 TVDD DVDD DVSS PDN I 18 TST2 I 19 20 21 CAD1 CAD0 TST3 I I O 22 TST4 O SDTOソース選択ピン (Note 1) “L”: 内部ADC出力, “H”: DAUX入力 TDM0= “1”のとき、SDOSピンは “L”にして下さい。 シリアルコントロールモード選択ピン “L”: 3線シリアル, “H”: I2Cバス ソフトミュートピン (Note 1) “H”でソフトミュート開始。 “L”で解除されます。 オーディオシリアルデータクロックピン 入力チャネルクロックピン DAC1オーディオシリアルデータ入力ピン DAC2オーディオシリアルデータ入力ピン DAC3オーディオシリアルデータ入力ピン オーディオシリアルデータ出力ピン 補助オーディオシリアルデータ入力ピン 倍速サンプリングモードピン (Note 1) “L”: 通常速, “H”: 2倍速 テストピン DVSSに接続して下さい。 ゼロ入力検出機能有効ピン “L”: Parallel mode時はmode 7(disable), Serial mode時はDZFM3-0ビットで選択可, “H”: mode 0 (6chのANDでDZF1から出力) 出力バッファ用電源ピン, 2.7V∼5.5V ディジタル電源ピン, 4.5V∼5.5V ディジタルグランドピン, 0V パワーダウン&リセットピン このピンを “L” にするとパワーダウン状態になり、レジスタは初期化されま す。P/S, CAD1-0を切り替えた場合はPDNピンでリセットして下さい。 テストピン DVSSに接続して下さい。 チップアドレス1ピン チップアドレス0ピン テストピン オープンにして下さい。 テストピン オープンにして下さい。 MS0397-J-01 2012/09 -5- [AK4626A] No. 23 24 25 26 27 28 29 LOUT3 ROUT3 LOUT2 ROUT2 LOUT1 ROUT1 TST5 I/O O O O O O O I DAC3 Lチャネルアナログ出力ピン DAC3 Rチャネルアナログ出力ピン DAC2 Lチャネルアナログ出力ピン DAC2 Rチャネルアナログ出力ピン DAC1 Lチャネルアナログ出力ピン DAC1 Rチャネルアナログ出力ピン テストピン (Internal pull-down pin) オープン または、AVSSに接続して下さい。 30 NC No Connect No internal bonding. 31 LIN I Lチャネルアナログ入力ピン 32 RIN I Rチャネルアナログ入力ピン 33 DZF2 O ゼロ入力検出2ピン (Note 2) グループ2の入力データが8192回連続して “0” の時、またはRSTNビットが “0” の時、またはPWDANビットが “0”の時、 “H”になります。 P/S= “H” の時は常に “L” です。 OVF O アナログ入力オーバフロー検出ピン (Note 3) LchまたはRchのアナログ入力がオーバフローした時、 “H”になります。 34 VCOM O コモン電圧出力ピン, AVDD/2 電源ノイズを除去するために容量の大きい(2.2µF程度)コンデンサを付けて下 さい。 35 VREFH I 基準電圧入力ピン, AVDD 36 AVDD アナログ電源ピン, 4.5V∼5.5V 37 AVSS アナロググランドピン, 0V 38 DZF1 O ゼロ入力検出1ピン (Note 2) グループ1の入力データが8192回連続して “0” の時、またはRSTNビットが “0” の時、またはPWDANビットが “0” の時、 “H”になります。 P/S= “H” の時にはDZFEピンにより出力が選択できます。 39 MCLK I マスタクロック入力ピン 40 P/S I パラレル/シリアル選択ピン “L”: シリアルコントロールモード, “H”: パラレルコントロールモード 41 DIF0 I オーディオデータインタフェースフォーマット0ピン (パラレルコントロールモード時) CSN I チップセレクトピン (3線シリアルコントロールモード時) I2Cバスコントロールモード時はDVDDに接続して下さい。 42 DIF1 I オーディオデータインタフェースフォーマット1ピン (パラレルコントロールモード時) SCL/CCLK I コントロールデータクロックピン (シリアルコントロールモード時) I2C = “L”: CCLK (3線シリアル), I2C = “H”: SCL (I2Cバス) 43 LOOP0 I ループバックモード0ピン (パラレルコントロールモード時) ADCから全DACへのディジタルループバックを有効にします。 SDA/CDTI I/O コントロールデータ入力ピン (シリアルコントロールモード時) I2C = “L”: CDTI (3線シリアル), I2C = “H”: SDA (I2Cバス) 44 TDM0 I TDM I/Fフォーマットモードピン (Note 1) “L”: 通常フォーマット, “H”: TDMフォーマット Notes: 1. P/S = “L”の時、SDOS, SMUTE, DFS0, TDM0ピンはレジスタとORが取られます。 2. P/S = “L”かつDZFE = “L”の時、グループ1と2はDZFM3-0ビットで選択できます。 3. このピンは、シリアルコントロールモードでOVFEビットを “1”に設定すると、 OVFピンになります。 4. プルダウンピン以外の全てのデジタル入力ピンはフローティングにしないで下さい。 MS0397-J-01 2012/09 -6- [AK4626A] 絶対最大定格 (AVSS=DVSS=0V; Note 5) Parameter Power Supplies Analog Digital Output buffer |AVSS-DVSS| (Note 6) Input Current (any pins except for supplies) Analog Input Voltage Digital Input Voltage (Expect LRCK, BICK pins) (LRCK, BICK pins) Ambient Temperature (power applied) Storage Temperature Symbol AVDD DVDD TVDD ΔGND IIN VINA min -0.3 -0.3 -0.3 -0.3 max 6.0 6.0 6.0 0.3 ±10 AVDD+0.3 Unit V V V V mA V VIND1 VIND2 Ta Tstg -0.3 -0.3 -40 -65 DVDD+0.3 TVDD+0.3 85 150 V V °C °C Notes: 5. 電圧はすべてグランドに対する値です。 6. AVSSとDVSSはアナロググランドに接続して下さい。 注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。 また通常の動作は保証されません。 推奨動作条件 (AVSS=DVSS=0V; Note 5) Parameter Power Supplies Analog (Note 7) Digital Output buffer Symbol AVDD DVDD TVDD min 4.5 4.5 2.7 typ 5.0 5.0 5.0 max 5.5 5.5 5.5 Unit V V V Notes: 5. 電圧はすべてグランドに対する値です。 7. AVDD, DVDD, TVDDの立ち上げシーケンスを考える必要はありません。 I2Cバスと接続して使う場合、周辺デバイスが電源ONの状態でAK4626AのみをOFFにしないでくだ さい。 注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので 十分ご注意下さい。 MS0397-J-01 2012/09 -7- [AK4626A] アナログ特性 (Ta=25°C; AVDD=DVDD=TVDD=5V; AVSS=DVSS=0V; VREFH=AVDD; fs=48kHz; BICK=64fs; Signal Frequency=1kHz; 24bit Data; Measurement Frequency=20Hz∼20kHz at 48kHz, 20Hz~40kHz at fs=96kHz, 20Hz~40kHz at fs=192kHz; unless otherwise specified) Parameter min typ max Unit ADC Analog Input Characteristics Resolution 24 Bits S/(N+D) (-0.5dBFS) fs=48kHz 84 92 dB fs=96kHz 86 dB DR (-60dBFS) fs=48kHz, A-weighted 94 102 dB fs=96kHz 88 96 dB fs=96kHz, A-weighted 93 102 dB S/N (Note 8) fs=48kHz, A-weighted 94 102 dB fs=96kHz 88 96 dB fs=96kHz, A-weighted 93 102 dB Interchannel Isolation 90 110 dB DC Accuracy Interchannel Gain Mismatch 0.2 0.3 dB Gain Drift 20 ppm/°C Input Voltage AIN=0.62xVREFH 2.90 3.10 3.30 Vpp Input Resistance (Note 9) 15 25 kΩ Power Supply Rejection (Note 10) 50 dB DAC Analog Output Characteristics Resolution 24 Bits S/(N+D) fs=48kHz 80 90 dB fs=96kHz 78 88 dB fs=192kHz 88 dB DR (-60dBFS) fs=48kHz, A-weighted 95 106 dB fs=96kHz 88 100 dB fs=96kHz, A-weighted 94 106 dB fs=192kHz 100 dB fs=192kHz, A-weighted 106 dB S/N (Note 11) fs=48kHz, A-weighted 95 106 dB fs=96kHz 88 100 dB fs=96kHz, A-weighted 94 106 dB fs=192kHz 100 dB fs=192kHz, A-weighted 106 dB Interchannel Isolation 90 110 dB DC Accuracy Interchannel Gain Mismatch 0.2 0.5 dB Gain Drift 20 ppm/°C Output Voltage AOUT=0.6xVREFH 2.75 3.0 3.25 Vpp Load Resistance 5 kΩ Power Supply Rejection (Note 10) 50 dB Notes: 8. CCIR-ARMで測定した場合は98dB(@fs=48kHz)です。 9. fs=96kHz の時、入力抵抗は16kΩ(typ)です。 10. VREFHを+5.0Vに固定して、AVDD, DVDD, TVDDに1kHz, 50mVppの正弦波を重畳した場合。 11. CCIR-ARMで測定した場合は102dB(@fs=48kHz)です。 MS0397-J-01 2012/09 -8- [AK4626A] Parameter Power Supplies Power Supply Current (AVDD+DVDD+TVDD) Normal Operation (PDN = “H”) AVDD fs=48kHz,96kHz fs=192kHz DVDD+TVDD fs=48kHz fs=96kHz fs=192kHz Power-down mode (PDN = “L”) TST=”L” min (Note 12) (Note 13) typ max Unit 45 34 18 24 27 80 67 51 27 36 40 200 mA mA mA mA mA μA Notes: 12. TVDD=0.1mA(typ). 13. 静止時。クロックを含む全てのディジタル入力ピンをDVSSに固定した場合の値です。 MS0397-J-01 2012/09 -9- [AK4626A] フィルタ特性 Ta=25°C; AVDD=DVDD=4.5∼5.5V; TVDD=2.7∼5.5V; fs=48kHz) Parameter Symbol ADC Digital Filter (Decimation LPF): Passband (Note 14) PB ±0.1dB -0.2dB -3.0dB Stopband SB Passband Ripple PR Stopband Attenuation SA Group Delay (Note 15) GD Group Delay Distortion ΔGD ADC Digital Filter (HPF): Frequency Response (Note 14) -3dB FR -0.1dB DAC Digital Filter: Passband (Note 14) -0.1dB PB -6.0dB Stopband SB Passband Ripple PR Stopband Attenuation SA Group Delay (Note 15) GD DAC Digital Filter + Analog Filter: FR Frequency Response: 0 ∼ 20.0kHz FR 40.0kHz (Note 16) FR 80.0kHz (Note 16) min typ max Unit 0 28 20.0 23.0 18.9 - 16 0 kHz kHz kHz kHz dB dB 1/fs μs 1.0 6.5 Hz Hz ±0.04 68 0 26.2 21.8 - 19.2 kHz kHz kHz dB dB 1/fs ±0.2 ±0.3 ±1.0 dB dB dB 24.0 ±0.02 54 Notes: 14. 通過域と阻止域はfsに比例します。 例えば、-0.1dBでの21.8kHzは0.454 x fsです。 15. ディジタルフィルタによる演算遅延で、アナログ信号が入力されてから両チャネルの24ビットデータ がADCの出力レジスタにセットされるまでの時間です。 DACについては、両チャネルの20/24ビットデータがDACの入力レジスタにセットされてからアナログ 信号が出力されるまでの時間です。 16. 40.0kHz; fs=96kHz , 80.0kHz; fs=192kHz. DC特性 (Ta=25°C; AVDD=DVDD=4.5∼5.5V; TVDD=2.7∼5.5V) Parameter Symbol High-Level Input Voltage VIH Low-Level Input Voltage VIL High-Level Output Voltage (SDTO, LRCK, BICK pin: Iout=-100µA) VOH (DZF1, DZF2/OVF pins: Iout=-100µA) VOH Low-Level Output Voltage (SDTO, LRCK, BICK, DZF1, DZF2/OVFpins: VOL Iout= 100µA) (SDA pin: Iout= 3mA) VOL Input Leakage Current (Note 17) Iin min 2.2 - typ - max 0.8 Unit V V TVDD-0.5 AVDD-0.5 - - V V - - 0.5 V - - 0.4 ±10 V μA Note 17: TST2ピンは内部でプルダウンされています。(typ. 100kΩ) MS0397-J-01 2012/09 - 10 - [AK4626A] スイッチング特性 (Ta=25℃; AVDD=DVDD=4.5∼5.5V; TVDD=2.7∼5.5V; CL=20pF) Parameter Symbol min Master Clock Timing 256fsn, 128fsd: fCLK 8.192 Pulse Width Low tCLKL 27 Pulse Width High tCLKH 27 384fsn, 192fsd: fCLK 12.288 Pulse Width Low tCLKL 20 Pulse Width High tCLKH 20 512fsn, 256fsd: fCLK 16.384 Pulse Width Low tCLKL 15 Pulse Width High tCLKH 15 LRCK Timing Normal mode (TDM0= “0”, TDM1= “0”) Normal Speed Mode fsn 32 Double Speed Mode fsd 64 Quad Speed Mode fsq 120 Duty Cycle Duty 45 TDM256 mode (TDM0= “1”, TDM1= “0”) LRCK frequency fsn 32 “H” time tLRH 1/256fs “L” time tLRL 1/256fs TDM128 mode (TDM0= “1”, TDM1= “1”) LRCK frequency fsd 64 “H” time tLRH 1/128fs “L” time tLRL 1/128fs Audio Interface Timing Normal mode (TDM0= “0”, TDM1= “0”) BICK Period tBCK 81 BICK Pulse Width Low tBCKL 32 Pulse Width High tBCKH 32 LRCK Edge to BICK “↑” (Note 18) tLRB 20 BICK “↑” to LRCK Edge (Note 18) tBLR 20 LRCK to SDTO(MSB) tLRS BICK “↓” to SDTO tBSD SDTI1-3,DAUX Hold Time tSDH 20 SDTI1-3,DAUX Setup Time tSDS 20 TDM256 mode (TDM0= “1”, TDM1= “0”) BICK Period tBCK 81 BICK Pulse Width Low tBCKL 32 Pulse Width High tBCKH 32 LRCK Edge to BICK “↑” (Note 18) tLRB 20 BICK “↑” to LRCK Edge (Note 18) tBLR 20 BICK “↓” to SDTO tBSD SDTI1 Hold Time tSDH 10 SDTI1 Setup Time tSDS 10 TDM128 mode (TDM0= “1”, TDM1= “1”) BICK Period tBCK 81 BICK Pulse Width Low tBCKL 32 Pulse Width High tBCKH 32 LRCK Edge to BICK “↑” (Note 18) tLRB 20 BICK “↑” to LRCK Edge (Note 18) tBLR 20 BICK “↓” to SDTO tBSD SDTI1-2 Hold Time tSDH 10 SDTI1-2 Setup Time tSDS 10 typ max Unit 12.288 MHz ns ns MHz ns ns MHz ns ns 18.432 24.576 48 96 192 55 kHz kHz kHz % 48 kHz ns ns 96 kHz ns ns 40 40 20 20 ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns ns Notes: 18. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。 MS0397-J-01 2012/09 - 11 - [AK4626A] Parameter Control Interface Timing (3-wire Serial mode): CCLK Period CCLK Pulse Width Low Pulse Width High CDTI Setup Time CDTI Hold Time CSN “H” Time CSN “↓” to CCLK “↑” CCLK “↑” to CSN “↑” Control Interface Timing (I2C Bus mode): SCL Clock Frequency Bus Free Time Between Transmissions Start Condition Hold Time (prior to first clock pulse) Clock Low Time Clock High Time Setup Time for Repeated Start Condition SDA Hold Time from SCL Falling (Note 19) SDA Setup Time from SCL Rising Rise Time of Both SDA and SCL Lines Fall Time of Both SDA and SCL Lines Setup Time for Stop Condition Pulse Width of Spike Noise Suppressed by Input Filter Power-down & Reset Timing PDN Pulse Width (Note 20) PDN “↑” to SDTO valid (Note 21) Symbol min tCCK tCCKL tCCKH tCDS tCDH tCSW tCSS tCSH 200 80 80 40 40 150 50 50 fSCL tBUF tHD:STA tLOW tHIGH tSU:STA tHD:DAT tSU:DAT tR tF tSU:STO tSP 4.7 4.0 4.7 4.0 4.7 0 0.25 4.0 0 tPD tPDV 150 typ max Unit ns ns ns ns ns ns ns ns 100 1.0 0.3 50 522 kHz μs μs μs μs μs μs μs μs μs μs ns ns 1/fs Notes: 19. データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。 20. 電源投入時はPDNピンを “L” から “H” にすることでリセットがかかります。 21. PDN を立ち下げてからのLRCKの立ち上がりの回数です。 22. I2C-busはNXP B.V.の商標です。 MS0397-J-01 2012/09 - 12 - [AK4626A] タイミング波形 1/fCLK VIH MCLK VIL tCLKH tCLKL 1/fsn, 1/fsd VIH LRCK VIL tBCK VIH BICK VIL tBCKH tBCKL クロックタイミング (TDM0= “0”) 1/fCLK VIH MCLK VIL tCLKH tCLKL 1/fs VIH LRCK VIL tLRH tLRL tBCK VIH BICK VIL tBCKH tBCKL クロックタイミング (TDM0= “1”) MS0397-J-01 2012/09 - 13 - [AK4626A] VIH LRCK VIL tBLR tLRB VIH BICK VIL tLRS tBSD 50%TVDD SDTO tSDS tSDH VIH SDTI VIL オーディオインタフェースタイミング (TDM0= “0”) VIH LRCK VIL tBLR tLRB VIH BICK VIL tBSD SDTO 50%TVDD tSDS tSDH VIH SDTI VIL オーディオインタフェースタイミング (TDM0= “1”) MS0397-J-01 2012/09 - 14 - [AK4626A] VIH CSN VIL tCSS tCCKL tCCKH VIH CCLK VIL tCDS CDTI C1 tCDH C0 R/W VIH A4 VIL WRITEコマンド入力タイミング(3線シリアルモード) tCSW VIH CSN VIL tCSH VIH CCLK VIL D3 CDTI D2 D1 VIH D0 VIL WRITEデータ入力タイミング(3線シリアルモード) VIH SDA VIL tLOW tBUF tR tHIGH tF tSP VIH SCL VIL tHD:STA Stop tHD:DAT tSU:DAT tSU:STA tSU:STO Start Stop Start I2Cバスモードタイミング tPD VIH PDN VIL tPDV 50%TVDD SDTO パワーダウン&リセットタイミング MS0397-J-01 2012/09 - 15 - [AK4626A] 動作説明 システムクロック 必要なクロックは、MCLK, LRCK, BICK です。MCLKとLRCKは同期する必要はありますが位相を合わせる 必要はありません。MCLK周波数を設定する方法は、DFS0ピンまたはDFS0, DFS1ビットで設定する方法 (Manual Setting Mode) とデバイス内部で自動設定する方法 (Auto Setting Mode) の2つがあります。Manual Setting Mode (ACKS = “0”: Default)では、DFS0, DFS1でサンプリングスピードが設定され(表1)、各スピードで のMCLK周波数は自動検出され、内部クロックは適切な周波数に自動設定されます(表2,3,4)。Auto Setting Mode (ACKS = “1”) では、MCLK周波数は自動検出され(表5)、内部クロックは適切な周波数に自動設定される(表6) ため、DFSの設定は不要です。 動作時(PDN = “H”)に外部クロック(MCLK,BICK)を止めてはいけません。これらのクロックが供給されない場 合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性がありま す。クロックを止める場合はパワーダウン状態(PDN = “L”)またはリセット状態(RSTN = “0”)にして下さい。 電源ON等のリセット解除時(PDN= “↑”)はMCLK, LRCKが入力されるまでパワーダウン状態です。 DFS1 0 0 1 DFS0 0 1 0 Sampling Speed (fs) Normal Speed Mode 32kHz~48kHz Double Speed Mode 64kHz~96kHz Quad Speed Mode 120kHz~192kHz Default 表1.サンプリングスピード (Manual Setting Mode) LRCK fs 32.0kHz 44.1kHz 48.0kHz 256fs 8.1920 11.2896 12.2880 MCLK (MHz) 384fs 12.2880 16.9344 18.4320 512fs 16.3840 22.5792 24.5760 BICK (MHz) 64fs 2.0480 2.8224 3.0720 表2. システムクロック例 (Normal Speed Mode @Manual Setting Mode) LRCK fs 88.2kHz 96.0kHz 128fs 11.2896 12.2880 MCLK (MHz) 192fs 16.9344 18.4320 256fs 22.5792 24.5760 BICK (MHz) 64fs 5.6448 6.1440 表3. システムクロック例 (Double Speed Mode @Manual Setting Mode) (注:Double Speed Mode時 (DFS1= “0”, DFS0 = “1”)の128fsと192fsでは、ADCは自動パワーダウ ンします。) LRCK fs 176.4kHz 192.0kHz 128fs 22.5792 24.5760 MCLK (MHz) 192fs - 256fs - BICK (MHz) 64fs 11.2896 12.2880 表4. システムクロック例 (Quad Speed Mode @Manual Setting Mode) (注:Quad Speed Mode時 (DFS1= “1”, DFS0 = “0”)では、ADCは自動パワーダウンします。) MS0397-J-01 2012/09 - 16 - [AK4626A] MCLK 512fs 256fs 128fs Sampling Speed Normal Double Quad 表5. サンプリングスピード (Auto Setting Mode) LRCK fs 32.0kHz 44.1kHz 48.0kHz 88.2kHz 96.0kHz 176.4kHz 192.0kHz 128fs 22.5792 24.5760 MCLK (MHz) 256fs 22.5792 24.5760 - 512fs 16.3840 22.5792 24.5760 - Sampling Speed Normal Double Quad 表6. システムクロック例 (Auto Setting Mode) ディエンファシスフィルタ IIR 3 (32kHz, 44.1kHz, 48kHz) Double Speed Mode Quad Speed Mode DAC1(SDTI1), DAC2(SDTI2), DAC3(SDTI3) Mode 0 1 2 3 Sampling Speed Normal Speed Normal Speed Normal Speed Normal Speed (50/15µs ) OFF DEM1 0 0 1 1 DEM0 0 1 0 1 DEM 44.1kHz OFF 48kHz 32kHz Default 7. ディジタルHPF ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1.0Hzになっ ており、周波数応答はfsに比例します。 MS0397-J-01 2012/09 - 17 - [AK4626A] オーディオインタフェースフォーマット TDM0,1= “L”のとき、4種類のデータフォーマット(表8)がDIF1-0で選択できます。全モードともMSBファース ト、2’sコンプリメントのデータフォーマットで、SDTOはBICKの立ち下がりで出力され、SDTI/DAUXはBICK の立ち上がりでラッチされます。 図1∼4はSDOS = “0”の場合のタイミングです。このときSDTOにはADC出力データが出力されます。SDOS = “1” の場合は、DAUX入力データがSDTOフォーマットに変換されて出力されます。SDTIの入力フォーマットの うち、mode2, 3, 6, 7,10,11を16 ∼ 20ビットで使った場合はデータのないLSBには “0” を入力して下さい。 Mode TDM 1 TDM0 DIF1 DIF0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 SDTO SDTI1-3, DAUX 24bit, Left justified 24bit, Left justified 24bit, Left justified 24bit, I2S 20bit, Right justified 24bit, Right justified 24bit, Left justified 24bit, I2S LRCK I/O BICK I/O H/L I ≥ 48fs I H/L I ≥ 48fs I H/L I ≥ 48fs I L/H I ≥ 48fs I Default 表8. オーディオデータフォーマット (通常モード) TDM0ピンを “H”に設定すると、TDM I/Fフォーマットとなります。 TDM256 Modeでは SDTI1ピンに全 DAC(6ch)のデータを入力します。SDTI2-3への入力データは無視されます。BICKは256fs固定、LRCKの “H” 幅、“L”幅は1/256fs(min)です。4種類のデータフォーマット(表9)が DIF1-0で選択できます。全モードともMSB ファースト、2’sコンプリメントのデータフォーマットで、SDTOはBICKの立ち下がりで出力され、SDTI1は BICKの立ち上がりでラッチされます。TDMモードのとき、SDOS, LOOP1-0は “0”に設定して下さい。TDM128 Mode (96kHz) は TDM1 で 選 択 で き ま す ( 表 10) 。 SDT1 ピ ン に DAC(4ch; L1,R1,L2,R2) 、 SDT2 ピ ン に DAC(2ch;L3,R3)の全6chのデータを入力します。TDM256モードを使用する場合はTDM0ピンまたはTDM0レジ スタを “H”にして下さい。2倍速で使用する場合はTDM0ピンまたはTDM0レジスタとTDM1レジスタも“H”に して下さい。 Mode TDM 1 TDM0 DIF1 DIF0 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 SDTO SDTI1 24bit, Left justified 24bit, Left justified 24bit, Left justified 24bit, I2S 20bit, Right justified 24bit, Right justified 24bit, Left justified 24bit, I2S LRCK I/O BICK I/O ↑ I 256fs I ↑ I 256fs I ↑ I 256fs I ↓ I 256fs I 表9. オーディオデータフォーマット (TDM256モード) Mode TDM 1 TDM0 DIF1 DIF0 8 1 1 0 0 9 1 1 0 1 10 1 1 1 0 11 1 1 1 1 SDTO 24bit, Left justified 24bit, Left justified 24bit, Left justified 24bit, I2S SDTI1, SDTI2 20bit, Right justified 24bit, Right justified 24bit, Left justified 24bit, I2S LRCK I/O BICK I/O ↑ I 128fs I ↑ I 128fs I ↑ I 128fs I ↓ I 128fs I 表10. オーディオデータフォーマット (TDM128モード) MS0397-J-01 2012/09 - 18 - [AK4626A] LRCK 0 1 2 12 13 14 24 25 31 0 1 2 12 13 14 24 25 31 0 1 BICK(64fs) SDTO(o) 23 22 SDTI(i) 12 11 10 0 19 18 8 Don’t Care 23 22 7 1 12 11 10 Don’t Care 0 0 19 18 SDTO-23:MSB, 0:LSB; SDTI-19:MSB, 0:LSB Lch Data 23 8 7 1 0 Rch Data 図1. Mode 0 タイミング LRCK 0 1 2 8 9 10 24 25 31 0 1 2 8 9 10 24 25 31 0 1 BICK(64fs) SDTO(o) 23 22 SDTI(i) 16 15 14 Don’t Care 0 23 22 23:MSB, 0:LSB 23 22 8 7 1 16 15 14 Don’t Care 0 0 23 22 Lch Data 23 8 7 1 0 Rch Data 図2. Mode 1 タイミング LRCK 0 1 2 21 22 23 24 28 29 30 31 0 1 2 22 23 24 28 29 30 31 0 1 BICK(64fs) SDTO(o) 23 22 2 1 0 SDTI(i) 23 22 2 1 0 23:MSB, 0:LSB Don’t Care 23 22 2 1 0 23 22 2 1 0 Lch Data 23 Don’t Care 23 Rch Data 図3. Mode 2 タイミング LRCK 0 1 2 3 22 23 24 25 29 30 31 0 1 2 3 22 23 24 25 29 30 31 0 1 BICK(64fs) SDTO(o) 23 22 2 1 0 SDTI(i) 23 22 2 1 0 23:MSB, 0:LSB Don’t Care 23 22 2 1 0 23 22 2 1 0 Lch Data Don’t Care Rch Data 図4. Mode 3 タイミング MS0397-J-01 2012/09 - 19 - [AK4626A] 256 BICK LRCK BICK(256fs) SDTO(o) SDTI1(i) 23 22 0 23 22 0 Lch Rch 32 BICK 32 BICK 19 18 0 19 18 23 22 0 19 18 0 19 18 0 19 18 0 19 18 0 L1 R1 L2 R2 L3 R3 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 19 18 0 19 18 0 19 32 BICK 32 BICK 図5. Mode 4 タイミング 256 BICK LRCK BICK(256fs) SDTO(o) SDTI1(i) 23 22 0 23 22 0 Lch Rch 32 BICK 32 BICK 23 22 0 23 22 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 L1 R1 L2 R2 L3 R3 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 23 22 0 32 BICK 23 22 0 23 32 BICK 図6. Mode 5 タイミング 256 BICK LRCK BICK(256fs) SDTO(o) SDTI1(i) 23 22 0 23 22 0 Lch Rch 32 BICK 32 BICK 23 22 0 23 22 0 23 22 23 22 0 23 22 0 23 22 0 23 22 0 L1 R1 L2 R2 L3 R3 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 23 22 0 32 BICK 23 22 0 23 22 32 BICK 図7. Mode 6 タイミング 256 BICK LRCK BICK(256fs) SDTO(o) SDTI1(i) 23 0 23 0 Lch Rch 32 BICK 32 BICK 23 0 23 0 23 23 0 23 0 23 0 23 0 L1 R1 L2 R2 L3 R3 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 23 0 32 BICK 23 0 23 32 BICK 図8. Mode 7 タイミング MS0397-J-01 2012/09 - 20 - [AK4626A] 128 BICK LRCK BICK(128fs) SDTO(o) SDTI1(i) SDTI2(i) 23 22 0 0 23 22 Lch Rch 32 BICK 32 BICK 19 18 0 19 18 23 22 0 19 18 0 19 18 L1 R1 L2 R2 32 BICK 32 BICK 32 BICK 32 BICK 19 18 0 19 18 0 L3 R3 32 BICK 32 BICK 19 18 0 19 18 32 BICK 0 19 0 19 32 BICK 図9. Mode 8 タイミング 128 BICK LRCK BICK(128fs) 23 22 SDTI1(i) SDTI2(i) 0 0 23 22 Lch Rch 32 BICK 32 BICK 23 22 0 23 22 23 22 0 23 22 0 23 22 L1 R1 L2 R2 32 BICK 32 BICK 32 BICK 32 BICK 23 22 0 23 22 0 L3 R3 32 BICK 32 BICK 23 22 0 23 22 32 BICK 0 19 0 19 32 BICK 図10. Mode 9 タイミング 128 BICK LRCK BICK(128fs) SDTO(o) 23 22 0 SDTI1(i) SDTI2(i) 23 22 Rch 32 BICK 23 22 0 23 22 Lch 32 BICK 0 23 22 0 23 22 0 23 22 L1 R1 L2 R2 32 BICK 32 BICK 32 BICK 32 BICK 23 22 0 23 22 0 L3 R3 32 BICK 32 BICK 23 22 0 32 BICK 23 22 0 23 22 0 23 22 32 BICK 図11. Mode 10 タイミング MS0397-J-01 2012/09 - 21 - [AK4626A] 128 BICK LRCK BICK(128fs) SDTO(o) SDTI1(i) SDTI2(i) 23 22 0 0 23 22 Lch Rch 32 BICK 32 BICK 23 22 0 23 22 0 23 0 23 22 23 22 L1 R1 L2 R2 32 BICK 32 BICK 32 BICK 32 BICK 23 22 0 23 22 0 L3 R3 32 BICK 32 BICK 0 23 22 32 BICK 23 22 0 23 0 23 32 BICK 図12. Mode 11 タイミング MS0397-J-01 2012/09 - 22 - [AK4626A] オーバフロー検出機能 AK4626Aはアナログ入力のオーバフロー検出機能を持ちます。オーバフロー検出機能は、シリアルコントロ ールモード時にOVFEビットを “1”に設定すると有効になります。LchまたはRchのアナログ入力がオーバフロ ーすると(-0.3dBFS以上)、OVFピンが “H”になります。オーバフローしたアナログ入力に対するOVF出力は ADCと同じ群遅延 (GD = 16/fs = 333μs @fs=48kHz)を持ちます。パワーダウン解除後(PDN= “L” → “H”)、522/fs (=11.8ms @fs=48kHz)の間OVFは “L”で、その後オーバフロー検出機能が有効になります。 ゼロ検出機能 AK4626Aは2系統のゼロ検出機能を持ちます。P/S = “L”かつDZFE = “L”の場合、チャネルのグループ分けは DZFM3-0ビットで選択できます(表11)。DZF1ピンはグループ1のチャネル、DZF2はグループ2のチャネルに対 応します。ただし、OVFEビットが “1”の場合、DZF2ピンはOVFピンになります。P/Sピンの設定にかかわら ず、DZFEピンを “H”にするとmode 0に設定されます。mode 0では、DZF1は全6chのANDを取り、DZF2は無 効(“L”)です。P/Sピン、DZFEピンおよびOVFEビットとDZFの関係を表12に示します。 グループ1(グループ2)の全チャネルが8192回連続して “0” の場合、DZF1(DZF2)ピンは “H” になります。その 後グループ1(グループ2)のいずれかのチャネルの入力データが “0” でなくなると “L” になります。 Mode 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 DZFM 2 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 L1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF2 DZF1 DZF1 AOUT R1 L2 R2 L3 DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF2 DZF1 DZF1 DZF2 DZF2 DZF1 DZF2 DZF2 DZF2 DZF2 DZF2 DZF2 DZF2 DZF2 DZF2 DZF2 DZF2 disable (DZF1=DZF2 = “L”) DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 DZF1 R3 DZF1 DZF2 DZF2 DZF2 DZF2 DZF2 DZF2 Default DZF1 DZF1 disable (DZF1=DZF2 = “L”) 表11. ゼロ検出コントロール P/S pin “H” (parallel mode) “L” (serial mode) DZFE pin “L” “H” “L” “H” OVFE bit disable disable “0” “1” “0” “1” DZF mode Mode 7 Mode 0 Selectable Selectable Mode 0 Mode 0 DZF1 pin “L” AND of 6ch Selectable Selectable AND of 6ch AND of 6ch DZF2/OVF pin “L” “L” Selectable OVF output “L” OVF output 表12. DZF1-2ピンの出力 MS0397-J-01 2012/09 - 23 - [AK4626A] ディジタルボリューム機能 AK4626Aはチャネル独立ディジタルボリューム(128レベル, 0.5dBステップ)を内蔵しています。減衰量はレジ スタのATT7-0ビットでそれぞれ設定します(表13)。 ATT7-0 00H 01H 02H : 7DH 7EH 7FH FEH FFH Attenuation Level 0dB -0.5dB -1.0dB : -62.5dB -63dB MUTE (-∞) : MUTE (-∞) MUTE (-∞) Default 表13. ディジタルボリュームの減衰量 ATT7-0設定値間の遷移時間はATS1-0ビットで設定します(表14)。Mode0とMode1では設定値間の遷移はソフ ト遷移です。したがって、遷移中にスイッチングノイズは発生しません。 Mode 0 1 2 3 ATS1 0 0 1 1 ATS0 0 1 0 1 ATT speed 1792/fs 896/fs 256/fs 256/fs Default 表14. ディジタルボリュームのATT7-0設定値間の遷移時間 Mode0の場合、ATT設定間の遷移は1742レベルでソフト遷移します。00H(0dB)から7FH(MUTE)までには1792/fs (37.3ms@fs=48kHz)かかります。PDNピンを “L” にすると、ATT7-0は00Hに初期化されます。ATT7-0はRSTN ビットを “0” にすると一旦00Hになり、RSTNビットを “1” に戻すと設定値に戻っていきます。 MS0397-J-01 2012/09 - 24 - [AK4626A] ソフトミュート機能 ソフトミュートはディジタル的に実行されます。SMUTEピンを “H” にするとその時点のATT設定値からATT 設定値×ATT遷移時間 (表14)で入力データが-∞ (“0”)までアテネーションされます。SMUTEピンを “L” にする と、-∞からATT設定値×ATT遷移時間でATT設定値まで復帰します。ソフトミュート開始後、-∞までアテネー ションされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで復帰します。ソ フトミュート機能は信号を止めずに信号源を切り替える場合などに有効です。 SMUTE bit ATT Level (1) (1) (3) Attenuation -∞ GD (2) GD AOUT DZF1,2 (4) 8192/fs 注: (1) ATT設定値×ATT遷移時間 (表14) 。例えば、Mode 0時、ATT設定値が “00H”の場合は1792/fsサイクルで す。ソフトミュートで遷移するATT値は00H~7FHです。 (2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。 (3) ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同 じサイクルでATT設定値まで復帰します。 (4) グループの全チャネルの入力データが8192回連続して “0” の場合、DZFピンは “H” になります。 その後グループのいずれかのチャネルの入力データが “0” でなくなると、DZFピンは “L” になります。 図13. ソフトミュート機能とゼロ検出機能 システムリセット 電源 ON 時には、PDNピンに一度 “L” を入力してリセットして下さい。リセット及びパワーダウンは MCLK で 解除され、その後 LRCK の “↑” に同期して内部回路がパワーアップし、内部のタイミングが動作します。LRCK が入力されるまでパワーダウン状態です。 MS0397-J-01 2012/09 - 25 - [AK4626A] パワーダウン機能 AK4626AのADCとDACはパワーダウンピン(PDN)を “L” にすることでパワーダウンでき、このとき同時に各 ディジタルフィルタがリセットされます。PDN = “L”で内部レジスタ値は初期化されます。パワーダウンモー ド時、アナログ出力はVCOM電圧、SDTO,DZF1-2ピンは “L” になります。このリセットは電源投入時に必ず 一度行って下さい。ADCの場合、パワーダウンモードが解除されると初期化サイクルが開始されます。その ため、出力データ, SDTOは516 x LRCKサイクル後確定します。DACの場合、パワーダウンモードが解除され ると初期化サイクルが開始されます。初期化中はアナログ出力はVCOM電圧です。図14にパワーダウン及び パワーアップ時のシーケンス例を示します。 ADCと全DACはPWADNビットとPWDANビットでそれぞれ独立にパワーダウンできます。また、DAC1-3は PD1-3ビットでそれぞれ独立にパワーダウンができます。このときレジスタ値は初期化されません。PWADN = “0”のときSDTOは “L” になります。PWDAN = “0” 及び PD1-3= “0”のとき、アナログ出力はVCOM電圧、 DZF1-2ピンは “H” になります。このとき異音が生じるので、問題になる場合は外部でミュートして下さい。 PDN 522/fs ADC Internal State Normal Operation Power-down (1) Init Cycle Normal Operation 516/fs (2) DAC Internal State Normal Operation Power-down Init Cycle Normal Operation GD (3) GD ADC In (Analog) (4) ADC Out (Digital) “0”data DAC In (Digital) “0”data (5) (3) GD GD (6) DAC Out (Analog) (6) (7) Clock In Don’t care MCLK,LRCK,SCLK 10∼11/fs (10) (8) DZF1/DZF2 External Mute (9) Mute ON 注: (1) ADCはパワーダウン解除後、アナログ部が初期化されます。 (2) DACはパワーダウン解除後、アナログ部が初期化されます。 (3) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延(GD)をもちま す。 (4) パワーダウン時ADC出力は “0” データです。 (5) アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力を ミュートして下さい。 (6) PDNの立ち下がりエッジ、及びPDNの立ち上がりエッジの512/fs後で異音が出力されます。 (7) パワーダウン状態(PDN = “L”)では各クロック入力(MCLK, BICK, LRCK) を止めることができます。 (8) パワーダウン状態(PDNピン = “L”)では、DZF1-2ピンは “L” になります。 (9) 異音(6)が問題になる場合はアナログ出力を外部でミュートして下さい。 (10) PDNの “↑”から10∼11/fsの間はDZF= “L”です。 図14. パワーダウン/アップシーケンス例 MS0397-J-01 2012/09 - 26 - [AK4626A] リセット機能 RSTN = “0”のときADCとDACはパワーダウンしますがレジスタ値は初期化されません。このときアナログ出 力はVCOM電圧、DZF1-2ピンは “H” 、SDTOピンは “L” になります。この時異音が生じるので、問題になる 場合は外部でミュートして下さい。図15にRSTNビットによるリセットシーケンスを示します。 RSTN bit 4~5/fs (9) 1~2/fs (9) Internal RSTN bit 516/fs (1) ADC Internal State Normal Operation Digital Block Power-down DAC Internal State Normal Operation Digital Block Power-down Normal Operation Init Cycle Normal Operation GD (2) GD ADC In (Analog) (3) ADC Out (Digital) DAC In (Digital) (4) “0”data “0”data (2) GD DAC Out (Analog) GD (6) (6) (5) (7) Clock In MCLK,LRCK,SCLK Don’t care 4∼5/fs (8) DZF1/DZF2 注: (1) ADCはパワーダウン解除後、アナログ部が初期化されます。 (2) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延(GD)をもちま す。 (3) パワーダウン時ADC出力は “0” データです。 (4) アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力を ミュートして下さい。 (5) RSTN= “0”の時、アナログ出力はVCOM電圧です。 (6) RSTNビットが “0” になってから4∼5/fs後、及びRSTNビットが “1” になってから1∼2/fs後に異音が出力さ れます。 (7) リセット状態(RSTN = “0”)では各クロック入力(MCLK, BICK, LRCK) を止めることができます。リセッ ト解除する場合は、各クロック(MCLK, BICK, LRCK)が入力された後でRSTN= “1”を書き込んで下さい。 (8) DZF1-2ピンはRSTNビットが “0” になると “H” になり、RSTNビットが “1” になってから6~7/fs後 “L” に なります。 (9) RSTNビットに “0”を書き込んでからLSI内部のRSTNビットが変化するまで4~5/fs かかります。 図15. リセットシーケンス例 MS0397-J-01 2012/09 - 27 - [AK4626A] シリアルコントロールインタフェース AK4626Aの各機能はピンまたはレジスタで設定できます。シリアルコントロールインタフェースはP/Sピンを “L” にすることで有効になります。レジスタへの書き込み方式は2種類(3線シリアル、I2Cバス)あります。チ ップアドレスはCAD0, CAD1ピンの設定で決定されます。PDNピンを “L” にすると内部レジスタ値は初期化 されます。RSTNビットに “0” を書き込むと内部タイミング回路がリセットされます。但し、この時レジスタ の内容は初期化されません。P/Sピンを切り替えた場合はPDNピンでリセットして下さい。 * PDN = “L”時はコントロールレジスタへの書き込みはできません。 * AK4626Aはデータ読み込みはサポートしません。 (1) 3線シリアルコントロールモード (I2C = “L”) レジスタ設定は3線式シリアルI/Fピン: CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip address(2bits, CAD0/1), Read/Write(1bit, Fixed to “1”, Write only), Register address(MSB first, 5bits), Control data(MSB first, 8bits)で構成されます。データはCCLKの立ち上がりエッジで取り込みます。データの書き 込みはCSNの立ち上がりエッジで有効になります。CCLKのクロックスピードは5MHz(max)です。 CSN 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 CCLK CDTI C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 C1-C0: R/W: A4-A0: D7-D0: Chip Address (C1=CAD1, C0=CAD0) READ/WRITE (Fixed to “1”, Write only) Register Address Control Data 図16. 3線シリアルコントロールI/Fタイミング MS0397-J-01 2012/09 - 28 - [AK4626A] (2) I2Cバスコントロールモード(I2C= “H”) AK4626A の I2C バ ス モ ー ド の フ ォ ー マ ッ ト は 、 標 準 モ ー ド (max:100kHz) で す 。 従 っ て 高 速 モ ー ド (max:400kHz)のシステム上では使用できません。I2Cバスモードでは、CSNはDVDDに接続して下さい。 I2Cバスモードにおけるデータ転送シーケンスは図17に示されます。バス上のICへのアクセスには、最初 に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、 開始条件が作られます(図22)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビッ トから構成され、8ビット目にはデータ方向ビット(R/W)が続きます(図19)。上位5ビットは “00100”固定、 次の2ビットはアクセスするICを選ぶためのアドレスビットで、CAD1-0ピンにより設定されます。アド レスが一致し、R/Wビットが “0”の場合、AK4626Aは確認応答(Acknowledge)を生成し、Write命令が実行 されます。R/Wビットが “1”の場合、AK4626Aはスレーブ受信装置専用なので、非確認応答(Not Acknowledge)を生成します。マスタは確認応答用のクロックパルスを生成し、SDAラインを解放しなけ ればなりません(図23)。 第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上 位3ビットは “0”固定です(図20)。第3バイト以降はコントロールデータです。コントロールデータは8ビ ット、MSB firstで構成されます(図21)。AK4626Aは、各バイトの受信を完了するたびに確認応答を生成 します。データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLライ ンが “H”の時にSDAラインを “L”から “H”にすると、停止条件が作られます(図22)。 AK4626Aは複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止 条件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサ ブアドレスに格納されます。アドレス “1FH”を越えるデータを送ると、内部レジスタに対応するアドレ スカウンタはロールオーバし、アドレス “00H”から順に格納されます。 クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の 間で状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(図24)。SCLラインが “H” の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。 S T A R T SDA S S T O P R/W Slave Address Sub Address(n) A C K Data(n) Data(n+1) A C K A C K Data(n+x) A C K A C K P A C K 図17. I2Cバスモードのデータ転送シーケンス 0 0 1 0 0 CAD1 CAD0 R/W A2 A1 A0 D2 D1 D0 (CAD1, CAD0はピンにより設定) 図18. 第1バイトの構成 * * * A4 A3 (*: Don’t care) 図19. 第2バイトの構成 D7 D6 D5 D4 D3 図20. 第3バイト以降の構成 MS0397-J-01 2012/09 - 29 - [AK4626A] SDA SCL S P start condition stop condition 図21. 開始条件と停止条件 DATA OUTPUT BY MASTER not acknowledge DATA OUTPUT BY SLAVE(AK4529) acknowledge SCL FROM MASTER 2 1 8 9 S clock pulse for acknowledgement START CONDITION 図22. I2Cバスでの確認応答 SDA SCL data line stable; data valid change of data allowed 図23. I2Cバスでのビット転送 MS0397-J-01 2012/09 - 30 - [AK4626A] レジスタマップ Addr 00H 01H 02H 03H 04H 05H 06H 07H 08H 09H 0AH Register Name Control 1 Control 2 LOUT1 Volume Control ROUT1 Volume Control LOUT2 Volume Control ROUT2 Volume Control LOUT3 Volume Control ROUT3 Volume Control De-emphasis ATT speed & Power Down Control Zero detect D7 0 0 ATT7 ATT7 ATT7 ATT7 ATT7 ATT7 0 D6 0 DFS1 ATT6 ATT6 ATT6 ATT6 ATT6 ATT6 0 D5 TDM1 LOOP1 ATT5 ATT5 ATT5 ATT5 ATT5 ATT5 DEMA1 D4 TDM0 LOOP0 ATT4 ATT4 ATT4 ATT4 ATT4 ATT4 DEMA0 D3 DIF1 SDOS ATT3 ATT3 ATT3 ATT3 ATT3 ATT3 DEMB1 D2 DIF0 DFS0 ATT2 ATT2 ATT2 ATT2 ATT2 ATT2 DEMB0 D1 0 ACKS ATT1 ATT1 ATT1 ATT1 ATT1 ATT1 DEMC1 D0 SMUTE 0 ATT0 ATT0 ATT0 ATT0 ATT0 ATT0 DEMC0 0 0 ATS1 ATS0 0 0 0 RSTN OVFE DZFM3 DZFM2 DZFM1 DZFM0 PWVRN PWADN PWDAN 注: アドレス0DH∼1FHは書き込み不可です。 PDNピンを “L” にすると、レジスタ値は初期化されます。 RSTNビットを “0” にすると、内部のタイミングがリセットされ、DZF1-2ピンが “H” になります。但し、 レジスタ値は初期化されません。 SMUTE, DFS0, SDOS, TDM0の各ビットについては、ピン設定と内部でORが取られます。 MS0397-J-01 2012/09 - 31 - [AK4626A] 詳細説明 Addr 00H Register Name Control 1 Default D7 0 0 D6 0 0 D5 TDM1 0 D4 TDM0 0 D3 DIF1 1 D2 DIF0 0 D1 0 0 D0 SMUTE 0 SMUTE: ソフトミュート機能有効 0: 通常動作 1: 全DAC出力がソフトミュートされます。 P/S = “L”のとき、SMUTEビットの設定は、ピン設定と内部でORが取られます。 DIF1-0: オーディオデータインタフェースモード選択(表8, 9, 10) 初期値: “10”, mode 2 TDM1-0: TDMフォーマット選択(表8, 9, 10) Mode 0 1 2 TDM1 TDM0 0 0 0 1 1 1 SDTI 1-3 1 1-2 Sampling Speed Normal, Double, Four Times Speed Normal Speed Normal, Double Speed P/S = “L”のとき、TDM0ビットの設定は、ピン設定と内部でORが取られます。 レジスタコントロールの場合はTDM0ピンを “L”に設定して下さい。 MS0397-J-01 2012/09 - 32 - [AK4626A] Addr 01H Register Name Control 2 Default D7 0 0 D6 DFS1 0 D5 LOOP1 0 D4 LOOP0 0 D3 SDOS 0 D2 DFS0 0 D1 ACKS 0 D0 0 0 ACKS: クロック自動認識モード有効 0: 無効, Manual Setting Mode 1: 有効, Auto Setting Mode ACKS= “1”のとき、MCLK周波数は自動検出されます。この場合DFSの設定は無視されます。 ACKS= “0”のとき、サンプリングスピードモードはDFS0,1で設定し、各モードでのMCLK周波 数は自動検出されます。 DFS1-0: サンプリングスピードコントロール(表1) P/S = “L”のとき、DFS0ビットの設定は、ピン設定と内部でORが取られます。 ACKS= “1”のとき、DFSの設定は無視されます。 SDOS: SDTOソース選択 0: ADC 1: DAUX P/S = “L”のとき、SDOSビットの設定は、ピン設定と内部でORが取られます。 TDM0= “1”のとき、SDOSのピン及びレジスタの設定は “0”に設定して下さい。 PWADN=”0”かつPWDAN=”0”の場合には、SDOSのピン及びレジスタの設定は無効になり、 ADC出力が選択されます。(PWADN=”0”のためSDTO出力は”L”出力となります。) LOOP1-0: ループバックモード有効 00: 通常動作 (ループバックなし) 01: LIN → LOUT1, LOUT2, LOUT3 RIN → ROUT1, ROUT2, ROUT3 ADCのディジタル出力(SDOS = “1”のときはDAUX入力)をDACのディジタル入力に接続し ます。このモードではDAC入力のSDTI1-3は無視されます。ループバックモード時SDTOの フォーマットは、オーディオフォーマットがmode0の場合はmode2、mode1の場合はmode3 になります。 10: SDTI1(L) → SDTI2(L), SDTI3(L) SDTI1(R) → SDTI2(R), SDTI3(R) このモードではDAC入力のSDTI2-3は無視されます。 11: N/A TDM0= “1”のとき、LOOP1-0のピン及びレジスタの設定は “00”に設定して下さい。 PWADN=”0”かつPWDAN=”0”の場合には、LOOP1-0のピン及びレジスタの設定は無効 になり、通常動作(ループバックなし)になります。 MS0397-J-01 2012/09 - 33 - [AK4626A] Addr 02H 03H 04H 05H 06H 07H Register Name LOUT1 Volume Control ROUT1 Volume Control LOUT2 Volume Control ROUT2 Volume Control LOUT3 Volume Control ROUT3 Volume Control Default D7 ATT7 ATT7 ATT7 ATT7 ATT7 ATT7 0 D6 ATT6 ATT6 ATT6 ATT6 ATT6 ATT6 0 D5 ATT5 ATT5 ATT5 ATT5 ATT5 ATT5 0 D4 ATT4 ATT4 ATT4 ATT4 ATT4 ATT4 0 D3 ATT3 ATT3 ATT3 ATT3 ATT3 ATT3 0 D2 ATT2 ATT2 ATT2 ATT2 ATT2 ATT2 0 D1 ATT1 ATT1 ATT1 ATT1 ATT1 ATT1 0 D0 ATT0 ATT0 ATT0 ATT0 ATT0 ATT0 0 ATT7-0: アテネーションレベル(表13) Addr 08H Register Name De-emphasis Default D7 0 0 D6 0 0 D5 DEMA1 0 D4 DEMA0 1 D3 DEMB1 0 D2 DEMB0 1 D1 DEMC1 0 D0 DEMC0 1 DEMA1-0: DAC1のディエンファシス応答コントロール(表7) 初期値: “01”, OFF DEMB1-0: DAC2のディエンファシス応答コントロール(表7) 初期値: “01”, OFF DEMC1-0: DAC3のディエンファシス応答コントロール(表7) 初期値: “01”, OFF MS0397-J-01 2012/09 - 34 - [AK4626A] Addr 09H Register Name ATT speed & Power Down Control Default D7 D6 D5 D4 D3 D2 D1 D0 0 0 ATS1 ATS0 0 0 0 RSTN 0 0 0 0 0 0 0 1 RSTN: 内部タイミングリセット 0: リセット。DZF1-2ピンは “H” になりますが、レジスタ値は初期化されません。 1: 通常動作。 ATS1-0: ディジタルアテネータ遷移時間設定(表14) 初期値: “00”, mode 0 Addr 0AH Register Name Zero detect Default D7 OVFE 0 D6 DZFM3 0 D5 DZFM2 1 D4 DZFM1 1 D3 DZFM0 1 D2 PWVRN 1 D1 PWADN 1 D0 PWDAN 1 PWDAN: DAC1-3のパワーダウンコントロール 0: パワーダウン 1: 通常動作 PWADN: ADCのパワーダウンコントロール 0: パワーダウン 1: 通常動作 PWVRN: 基準電圧のパワーダウンコントロール 0: パワーダウン 1: 通常動作 DZFM3-0: ゼロ検出モード選択 (表11) 初期値: “0111”, 無効 OVFE: オーバフロー検出機能有効 0: 無効, pin#33はDZF2ピンとなります。 1: 有効, pin#33はOVFピンとなります。 MS0397-J-01 2012/09 - 35 - [AK4626A] システム設計 図25はシステム接続例です。具体的な回路と測定例については評価用ボード(AKD4626A)を参照して下さい。 条件: TVDD=5V, 3線式シリアルコントロールモード, CAD1-0 = “00” Analog 5V + uP 10u + 2.2u 0.1u RIN 32 3 SMUTE LIN 31 4 BICK NC 30 TST5 29 6 SDTI1 MUTE 7 SDTI2 LOUT1 27 MUTE 8 SDTI3 ROUT2 26 MUTE 9 SDTO LOUT2 25 MUTE 10 DAUX ROUT3 24 MUTE 11 DFS0 LOUT3 23 MUTE 21 TST3 20 CAD0 19 CAD1 18 TST2 17 PDN 16 DVSS 15 DVDD 14 TVDD 13 DZFE + 22 TST4 ROUT1 28 AK4626A 12 TST1 (MPEG/ AC3) DZF2 33 2 I2C 5 LRCK Audio DSP VCOM 34 AVDD 36 AVSS 37 DZF1 38 MCLK 39 P/S 40 CSN 41 1 SDOS VREFH 35 (DIR) CCLK 42 Digital Audio Source CDTI 43 TDM0 44 0.1u 0.1u 10u 5 Power-down control Digital Ground Analog Ground 図25. システム接続例 MS0397-J-01 2012/09 - 36 - [AK4626A] VCOM 34 AVDD 36 VREFH 35 DZF1 38 AVSS 37 P/S 40 MCLK 39 DIF0/CSN 41 32 LIN 31 4 BICK NC 30 5 LRCK TST5 29 3 SMUTE AK4626A 22 TST4 21 TST3 LOUT3 23 20 CAD0 ROUT3 24 11 DFS0 19 CAD1 LOUT2 25 10 DAUX 18 TST2 ROUT2 26 9 SDTO 17 PDN LOUT1 27 8 SDTI3 16 DVSS 7 SDTI2 15 DVDD ROUT1 28 14 TVDD 6 SDTI1 12 TST1 Controller DZF2/OVF 33 RIN 2 I2C System DIF1/SCL/CCLK 42 TDM0 44 1 SDOS LOOP0/SDA/CDTI 43 Analog Ground 13 DZFE Digital Ground 図26. グランドレイアウト 注: AVSSと DVSSはアナロググランドに接続して下さい。 1. グランドと電源のデカップリング 電源とグランドの取り方には十分注意して下さい。通常AVDDとDVDDにはシステムのアナログ電源を供給 します。AVDDとDVDDが別電源で供給される場合は、電源立ち上げシーケンスを考える必要はありません。 AVSSとDVSSはアナロググランドに接続して下さい。 PC 2. 基準電圧入力 VREFHピンに入力される電圧がアナログ入出力レンジを設定します。通常VREFHピンはAVDDピンに接続 し、AVSSとの間に0.1μFのセラミックコンデンサを接続します。VCOMはAVDD/2電圧を出力しており、アナ ログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために2.2μF程度の電解コン デンサと並列に0.1μFのセラミックコンデンサをAVSSとの間に接続して下さい。特にセラミックコンデンサ はピンに出来るだけ近づけて接続して下さい。VCOMピンから電流を取ってはいけません。また、ディジタ ル信号、特にクロック信号は変調器へのカップリングを避けるためVREFH,VCOMからできるだけ離して下さ い。 3. アナログ入力 ADC入力はシングルエンドになっており、内部でVCOMにバイアスされています。入力レンジは0.62 x VREFH Vpp (typ)@fs=48kHzです。AK4626AはAVSSからAVDDまでの電圧を入力することができます。出力コードの フォーマットは2’sコンプリメント(2の補数)です。DCオフセットは内蔵のHPFでキャンセルされます。 AK4626Aは64fsでアナログ入力をサンプリングします。ディジタルフィルタは、64fsの整数倍付近の帯域を除 く阻止域以上のノイズをすべて除去します。AK4626Aは64fs付近のノイズを減衰させるためにアンチエリア ジングフィルタ(RCフィルタ)を内蔵しています。 MS0397-J-01 2012/09 - 37 - [AK4626A] 4. アナログ出力 DAC出力はシングルエンド出力になっており、出力レンジはVCOM電圧を中心に0.6xVREFH Vpp(typ)です。 入力コードのフォーマットは2’sコンプリメント(2の補数)で、7FFFFFH(@24bit)に対しては正のフルスケール、 800000H(@24bit)に対しては負のフルスケール、000000H(@24bit)での理想値はVCOM電圧が出力されます。 ΔΣ変調器が発生する帯域外ノイズ(シェーピングノイズ)は内蔵のスイッチトキャパシタフィルタ(SCF)と連 続フィルタ(CTF)で除去されます。 本LSIのアナログ出力はVCOM電圧に対して数mV程度のオフセットを持つため通常の使用ではコンデンサで DC成分をカットします。 周辺I/F例 AK4626AはTTL入力のため周辺の電源電圧3.3V(typ)デバイスの信号も受けることが出来ます。また、周辺デ バイスが電源電圧3.3V(typ)の場合は出力バッファ用電源(TVDD)を3.3Vにして下さい。3.3Vと5Vが混在するシ ステムでは図27のようなI/Fになります。 3.3V Analog 5V for input 3.3V Digital Audio signal PLL I/F DSP AK4112B 5V Analog 3.3V for output 5V Digital uP & Others Analog Digital Control signal AK4626A 図27. 電源供給接続例 MS0397-J-01 2012/09 - 38 - [AK4626A] パッケージ 44pin LQFP (Unit: mm) 1.70max 12.0 0 ~ 0.2 10.0 23 33 0.80 12.0 22 10.0 34 12 44 1 11 0.09 ~ 0.20 0.37±0.10 0°∼10° 0.60±0.20 0.15 材質・メッキ仕様 パッケージ材質: リードフレーム材質: リードフレーム処理: エポキシ系樹脂 銅 半田(無鉛)メッキ MS0397-J-01 2012/09 - 39 - [AK4626A] マーキング AK4626AVQ XXXXXXX 1 1) Pin #1 indication 2) Date Code: XXXXXXX(7 digits) 3) Marking Code: AK4626AVQ 4) Asahi Kasei Logo 改訂履歴 Date (Y/M/D) 05/06/03 12/09/12 Revision 00 01 Reason 初版 仕様変更 Page Contents 39 パッケージ パッケージ図の寸法を変更 MS0397-J-01 2012/09 - 40 - [AK4626A] 重要な注意事項 z z z z z z 本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更すること があります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社 営業担当、あるいは弊社特約店営業担当にご確認ください。 本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動 作例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回路、 ソフトウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってください。 本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因してお 客様または第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使用に 起因する、工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。 本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資(役務を含む)に該当する場合、 輸出する際に同法に基づく輸出許可が必要です。 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、 直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極め て高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面によ る同意をお取りください。 この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の 責任を一切負うものではありませんのでご了承ください。 お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損 害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。 MS0397-J-01 2012/09 - 41 -