TN-46-13 高速 DDR SDRAM の互換性 は じ めに テ ク ニカ ルノ ート 高速 DDR SDRAM の互換性 は じ めに こ のテ ク ニ カル ノ ー ト では、 DDR SDRAM デバ イ ス の速度 タ イ ミ ン グの違い を考察 し 、 Micron の高速グ レー ド 部品 と 低速グ レー ド 部品 と の互換性について説明 し ます。 Micron DDR デバ イ ス の タ イ ミ ン グは、 異な る 速度グ レー ド の部品 と の互換性を最大限維持す る よ う に最適化 さ れてい ます。 そのため、 Micron のデー タ シー ト に記載 さ れてい る タ イ ミ ン グ特性は、 他のベン ダーや JEDEC と 比べて優れた も のにな っ てい ます。 こ のテ ク ニ カ ルノ ート で考察する 速度グ レ ード およ びタ イ ミ ン グ パラ メ ータ は、 Micron の 512M ビ ッ ト DDR SDRAM デバ イ ス (MT46V64M8) を例に挙げます。 こ のデバ イ ス の詳細について は、 www.micron.com/ddrsdram を ご覧 く だ さ い。 DDR SDRAM は 2000 年初頭に発表 さ れ ま し た。 当時の基本的な速度グ レー ド は DDR200 と DDR266 の 2 つで し た。 こ れ ら の初期の速度グ レー ド はそれぞれ、 100 MHz と 133 MHz の ク ロ ッ ク レー ト で動作 し 、 デー タ 転送速度は 1 ピ ン あ た り 200M ビ ッ ト / 秒お よ び 266M ビ ッ ト / 秒 ( ピ ン あ た り 毎秒 M ビ ッ ト ) です。 Micron は当時、 柔軟性を念頭に置い て こ れ ら の初期デバ イ ス を設計 し 、 将来、 高速グ レー ド と の互換性を維持す る こ と を視 野に入れてデー タ シー ト を作成 し て き た経緯があ り ます。 その予測どお り 、 DDR SDRAM の基本速度グ レー ド は DDR333、 さ ら に DDR400 に移行 し てい ます。 DDR333 の場合、 デー タ 転送速度は 1 ピ ン あ た り 333 M ビ ッ ト / 秒、 ク ロ ッ ク レー ト は 167 MHz です。 一方、 DDR400 は ク ロ ッ ク レー ト 200 MHz で動作 し ます。 こ れ は初期の DDR200 の速度グ レー ド の 2 倍です。 入念な設計が功を奏 し 、 Micron の高速グ レー ド のデバ イ ス は、 初期の低速グ レー ド のデ バ イ ス に対 し て完全な互換性を維持 し てい ます。 実際、 高速グ レー ド の部品に も 低速グ レー ド の部品 と 同 じ 設計が採用 さ れてい る こ と が互換性の維持に貢献 し てい ます。 ただ し 、 テ ス ト 環境では、 高速動作 と 厳 し い制限が課せ ら れてい ます。 AC タ イ ミ ングパラ メ ー タ Micron の場合、 容量や構成に関係な く 、 速度グ レー ド が同 じ であれば タ イ ミ ン グはほぼ 同 じ です。 ただ し 、 tRFC、 tXSNR、 tREFI、 tREFC な ど、 リ フ レ ッ シ ュ 関連の タ イ ミ ン グ パ ラ メ ー タ にはい く つかの例外があ り ます。 こ れ ら のパ ラ メ ー タ は、 容量の違いに よ り 行ア ド レ ス が余分に必要にな っ た り 逆に少な く て済んだ り す る ので、 影響を受け ます。 し か し 、 ほ と ん ど の タ イ ミ ン グパ ラ メ ー タ で フル ク ロ ッ ク サ イ ク ルが必要 と な る ので、 JEDEC では、 AC タ イ ミ ン グパ ラ メ ー タ を ク ロ ッ ク で調整 し てい ます。 た と えば、 DDR200 デバ イ ス の JEDEC 定義の tRCD (Row-to-Column delay ： 行 と 列間の遅延 ) は 20ns で、 DDR333 デバ イ ス の場合は 18ns です。 tRCD 時間が短縮す る と 、 性能は向上 し ます ( 図 1 を参照 )。 速度グ レー ド が DDR200 の場合、 tRCD 時間に 2 ク ロ ッ ク サ イ ク ル し かか か ら な く て も 、 合計時間は、 速度グ レー ド DDR333 の 3 ク ロ ッ ク サ イ ク ルの時間 よ り も 長 く な り ます。 PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN 1 Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。 ©2005 Micron Technology, Inc. All rights reserved. 本書で説明する製品および仕様は評価および参考のみを目的 と し てお り 、 Micron によ っ て予告な く 変更 さ れる こ と があ り ます。 Micron は、 製品が Micron の製品デー タ シー ト の仕様を満た し ている こ と のみを保証 し ます。 本書で提供 さ れるすべての情報は 「現状のま ま」 提供 さ れ、 いかな る保証 も行われません。 TN-46-13 高速 DDR SDRAM の互換性 AC タ イ ミ ン グパ ラ メ ー タ 図1： JEDEC 定義に よ る DDR200 お よび DDR333 の tRCD 㪡㪜㪛㪜㪚㩷㪛㪛㪩㪉㪇㪇㩷㩿㫋㪩㪚㪛㪪㪧㪜㪚㩷㪔㩷㪉㪇㫅㫊㪀 㪇㫅㫊 㪈㪇㫅㫊 㪉㪇㫅㫊 㪊㪇㫅㫊 㪘㪚㪫 㪥㪦㪧 㪩㪜㪘㪛 㪥㪦㪧 㪚㪢㩺 㪚㪢 䉮䊙䊮䊄 㫋㪚㪢䉰䉟䉪䊦ᤨ㑆㩷㪔㩷㪈㪇㫅㫊 㫋㪩㪚㪛㩷㩿ታ᷹୯㪀㩷㪔㩷㪉㩷㬍㩷㫋㪚㪢㩷㪔㩷㪉㪇㫅㫊 㪡㪜㪛㪜㪚㩷㪛㪛㪩㪊㪊㪊㩷㩿㫋㪩㪚㪛㪪㪧㪜㪚㩷㪔㩷㪈㪏㫅㫊㪀 㪇㫅㫊 㪚㪢㩺 㪍㫅㫊 㪈㪉㫅㫊 㪈㪏㫅㫊 㪉㪋㫅㫊 㪥㪦㪧 㪥㪦㪧 㪩㪜㪘㪛 㪥㪦㪧 㪚㪢 䉮䊙䊮䊄 㪘㪚㪫 㫋㪚㪢䉰䉟䉪䊦ᤨ㑆㩷㪔㩷㪍㫅㫊 㫋㪩㪚㪛㩷㩿ታ᷹୯㪀㩷㪔㩷㪊㩷㬍㩷㫋㪚㪢㩷㪔㩷㪈㪏 㫋㪩㪚㪛䈏㪈㪏㫅㫊㩷㩿㪊䉪䊨䉾䉪㪀䈫䈭䉍䇮ᕈ⢻䈏㪉㫅㫊ะ ήⷞ 必要ク ロ ッ ク サイ ク ルの計算 t RCD タ イ ミ ン グは、 仕様書では時間で指定 さ れてい ますが、 測定ではフル ク ロ ッ ク サ イ ク ル数を使用 し ます。 tRCD 時間の実測値が仕様で指定 さ れてい る tRCD 時間を達成 し て い る か ど う か を測定す る には、 tRCD ( 仕様書で指定 さ れてい る 値 ) を ク ロ ッ ク サ イ ク ル 時間の実測値で除算 し ます。 こ れに よ り 、 必要 ク ロ ッ ク サ イ ク ル数が算出 さ れます。 算出 し て必要 ク ロ ッ ク サ イ ク ル数が整数でない場合は、 小数点第 1 位で四捨五入に し て整数 に し ます。 た と えば、 デバ イ ス速度が DDR266 の場合、 指定 さ れた tRCD 時間であ る 20ns を達成す る には 3 ク ロ ッ ク サ イ ク ルが必要です (20ns / 7.5ns = 2.7 ク ロ ッ ク )。 式 1 はその計算式です。 ᔅⷐ䈭ታ᷹䉪䊨䉾䉪㩷㩷㪔㩷㩷㫋㪩㪚㪛㩿᭽୯㪀㩷㪆㩷ᔅⷐ䈭ታ᷹䉪䊨䉾䉪 㪔㩷㪉㪇㫅㫊㩷㪆㩷㪎㪅㪌㫅㫊 㪔㩷㪉㪅㪎㩷䉪䊨䉾䉪 㪔㩷㪊㩷䉪䊨䉾䉪㩿྾ᝥ䈚䈢ᢛᢙ㪀 (EQ 1) t 前述の例では、 RCD 時間の実測値は 22.5ns です (22.5ns = 3 x 7.5ns)。 DDR333 の ク ロ ッ ク 周波数の場合、 18ns と い う tRCD を達成す る には 3 ク ロ ッ ク サ イ ク ル (18ns / 6ns = 3 ク ロ ッ ク ) が必要です。 ま た、 DDR266 の ク ロ ッ ク 周波数の場合 も 、 18ns と い う tRCD を達 成す る には、 やは り DDR333 と 同 じ よ う に 3 ク ロ ッ ク サ イ ク ル、 すなわち 22.5ns (18ns / 7.5ns = 2.4 ク ロ ッ ク ) が必要です。 3 ページの図 2 を見 る 限 り 、 DDR333 速度グ レー ド に ついて JEDEC が定義 し てい る tRCD には完全な互換性はあ り ません。 JEDED 定義に よ る DDR333 速度グ レー ド では、 両方の DDR266 定義速度 (22.5ns と 15ns) と も 3 フル ク ロ ッ ク サ イ ク ル (22.5ns) が必要であ る こ と に注意 し て く だ さ い。 PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN 2 Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。 ©2005 Micron Technology, Inc. All rights reserved. TN-46-13 高速 DDR SDRAM の互換性 AC タ イ ミ ン グパ ラ メ ー タ 図2： JEDEC 定義に よ る tRCD の実測値を使用 し た、 tRCD 時間 DDR200 (⋡ᮡtRCD = 20ns) 0ns 10ns 20ns 30ns ACT NOP READ NOP CK# CK ࠦࡑࡦ࠼ tCKࠨࠗࠢ࡞ᤨ㑆 = 10ns tRCD (⋡ᮡ) = tRCD (JEDEC) = 2 × tCK = 20ns DDR266 (⋡ᮡtRCD = 22.5ns) 0ns 7.5ns 15ns 22.5ns 30ns ACT NOP NOP READ NOP CK# CK ࠦࡑࡦ࠼ tCKࠨࠗࠢ࡞ᤨ㑆 = 7.5ns tRCD (⋡ᮡ) = tRCD (JEDEC) = 3 × tCK = 22.5ns DDR266 (⋡ᮡtRCD = 15ns) 0ns 7.5ns 15ns 22.5ns 30ns ACT NOP NOP READ NOP CK# CK ࠦࡑࡦ࠼ tCKࠨࠗࠢ࡞ᤨ㑆 = 7.5ns tRCD (⋡ᮡ) = 2 × tCK = 15ns tRCD (JEDEC) = 3 × tCK = 22.5ns JEDECቯ⟵ߩDDR333ㅦᐲߩㇱຠߦߪ3ࠢࡠ࠶ࠢᔅⷐ DDR333 (⋡ᮡtRCD = 18ns) 0ns 6ns 12ns 18n 24ns ACT NOP READ NOP NOP 30ns CK# CK ࠦࡑࡦ࠼ tCKࠨࠗࠢ࡞ᤨ㑆 NOP = 6ns tRCD (⋡ᮡ) = tRCD (JEDEC) = 3 × tCK = 18ns ήⷞ PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN 3 Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。 ©2005 Micron Technology, Inc. All rights reserved. TN-46-13 高速 DDR SDRAM の互換性 AC タ イ ミ ン グパ ラ メ ー タ 表 1： JEDEC 定義に よ る tRCD と Micron の互換 tRCD の比較 DDR200 Micron の速度グ レー ド Micron JEDEC DDR266 DDR333 DDR400 すべて -75 -75Z -75E -6T -5B 20ns 20ns 20ns 20ns 20ns 20ns 15ns 15ns 15ns 18ns 15ns 15ns 表 1 に、 JEDEC 定義の速度グ レー ド と Micron の対応速度グ レー ド の tRCD の比較を示 し ます。 こ の表は、 DDR333 速度グ レー ド の JEDEC 定義に よ る tRCD 値が、 DDR266 の JEDEC 定義の ど の tRCD 値 と も 互換性がない こ と を示 し てい ます。 つま り 、 tRCD 値 18ns を、 DDR333 よ り 低速な DDR266 の低速サ イ ク ル タ イ ム 7.5nm で除算す る と 、 算出 さ れ た値が 2.4 ク ロ ッ ク と 同 じ にな り ます。 さ ら に、 2.4 ク ロ ッ ク は 3 ク ロ ッ ク ま で繰 り 上げ なければな り ません。 す る と 、 22.5ns と い う tRCD 時間の実測値 と 同 じ にな り ます。 それ と は対照的に、 Micron の DDR333 部品では tRCD = 15ns と 規定 し てい ます。 こ れは JEDEC の要求仕様 よ り も 3ns 高速ですが、 こ れが、 tRCD 値 と 、 -75E の速度 (15ns/ 7.5ns = 2 ク ロ ッ ク サ イ ク ル ) を含むすべての低速グ レー ド と の 100% 互換性を維持す る 要 素 と な っ てい ます。 通常、 AC タ イ ミ ン グパ ラ メ ー タ の値は、 小 さ いほ ど優れてい る こ と にな り ます。 た と え ば、 DDR333 デバ イ ス のア ド レ ス セ ッ ト ア ッ プ時間 (tISFAST) は 750ps で、 DDR266 デバ イ ス の場合は 900ps です。 パ ラ メ ー タ を厳 し く す る こ と で、 高速部品 と 低速部品の互換性 を維持で き ます。 表 2： Micron 速度グ レー ド の互換性 次の表の (xx-yy-zz) 形式では、 xx はク ロ ッ ク サイ ク ル単位での CAS レ イ テ ン シー、 yy はク ロ ッ ク サイ クル単位での tRCD 時間、 zz はク ロ ッ クサイ クル単位での tRP 時間です。 DDR 速度 / タ イ プ -5B (DDR400) -6/6T (DDR333) -75E (DDR266) -75Z (DDR266) -75 (DDR266 お よび DDR200) PC3200 (3-3-3) PC2700 (2.5-3-3) PC2100 (2-2-2) PC2100 (2-3-3) PC2100 (2.5-3-3) PC1600 (2-2-2) 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 互換 -5B -6/6T -75E -75Z -75 -75 CAS レ イ テ ン シー 速度グ レー ド を比較す る 際に検討 し なければな ら ない最 も 一般的なパ ラ メ ー タ は、 CAS レ イ テ ン シー (CL)、 Row-to-Column 遅延 (RAS 発行 コ マ ン ド と CAS 発行 コ マ ン ド 間の遅 延 ) (tRCD)、 お よ び行プ リ チ ャ ージ時間 (tRP) です。 表 2 に、 こ れ ら のパ ラ メ ー タ をデバ イ ス別に示 し ます。 CL は、 列ア ド レ ス が有効にな っ てか ら DRAM の最初の有効デー タ 読 み出 し ま での ク ロ ッ ク サ イ ク ルの数です。 周波数が同 じ であれば、 ク ロ ッ ク サ イ ク ル数 が小 さ いほ ど、 性能は高 く な り ます。 各 CL は、 最小 ク ロ ッ ク サ イ ク ル時間 と 最大 ク ロ ッ ク 時間を使用 し て定義 さ れ ます。 こ れは、 CL = 2.5、 tCK (MIN) = 6ns、 tCK (MAX) = 13ns と 規定 さ れてい る 部品の場合、 そのデバ イ ス は、 167 MHz ～ 77 MHz (CAS レ イ テ ン シー が 2.5 に設定 さ れてい る 場合 ) の ク ロ ッ ク 周波数 ( 一定 ) で動作可能な こ と を意味 し ま す。 5 ページの図 3 に、 CL = 2、 CL = 2.5、 お よ び CL = 3 ク ロ ッ ク の場合の CAS レ イ テ ン シーの定義を示 し ます。 PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN 4 Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。 ©2005 Micron Technology, Inc. All rights reserved. TN-46-13 高速 DDR SDRAM の互換性 AC タ イ ミ ン グパ ラ メ ー タ 図3： CL = 2、 CL = 2.5、 お よび CL = 3 の場合の タ イ ミ ン グ図 㪫㪇 㪫㪈 㪫㪉 䉮䊙䊮䊄 㪩㪜㪘㪛 㪥㪦㪧 㪥㪦㪧 䉝䊄䊧䉴 㪚㫆㫃 n 㪚㪢㩺 㪫㪊 㪫㪉㫅 㪫㪊㫅 㪫㪋 㪫㪌 㪥㪦㪧 㪥㪦㪧 㪚㪢 㪛㪦㪬㪫 㪛㪨 n 㪚㪣㩷㪔㩷㪉 㪛㪨 㪥㪦㪧 㪛㪦㪬㪫 㪚㪣㩷㪔㩷㪉㪅㪌 n 㪛㪦㪬㪫 㪛㪨 㪚㪣㩷㪔㩷㪊 n 䊂䊷䉺ㆫ⒖ ήⷞ 一見、 CL = 3 は CL = 2 よ り も 低速に見え ます。 ク ロ ッ ク サ イ ク ル時間の違いに よ っ てそ の よ う な場合 も あ り ます。 し か し 、 CL = 3 は よ り 高速な ク ロ ッ ク サ イ ク ル時間での動作 が可能なため、 CAS レ イ テ ン シー値は高 く て も 、 実際は高性能です。 た と えば、 DDR200 で CL = 2 の場合、 READ コ マ ン ド を発行 し てか ら 最初の有効デー タ が出力 さ れ る ま での 合計時間が 20ns であれば、 10ns ク ロ ッ ク サ イ ク ル 2 つ分 と 同 じ です。 一方、 DDR400 で CL = 3 の場合、 READ コ マ ン ド を発行 し てか ら 有効デー タ が出力 さ れ る ま での合計時間 が 15ns であれば、 5ns ク ロ ッ ク サ イ ク ル 3 つ分 と 同 じ です。 PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN 5 Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。 ©2005 Micron Technology, Inc. All rights reserved. TN-46-13 高速 DDR SDRAM の互換性 AC タ イ ミ ン グパ ラ メ ー タ Row-to-Column 遅延 tRCD は、 所定の行ま たはバン ク を ア ク テ ィ ブに し て ( すなわち開いて ) か ら 最初の READ コ マ ン ド ま たは WRITE コ マ ン ド が同 じ バン ク に対 し て発行 さ れ る ま での経過時間 を示すパ ラ メ ー タ です。 値は小 さ いほ う が高性能ですが、 100% 互換性を維持す る には、 ク ロ ッ ク 周波数に よ っ て tRCD を均一に保つ必要があ り ます ( 次の図 4 を参照 )。 100% 互換性を維持する ための tRCD の範囲 (tRCD お よび tRP の目標値は 15ns) 図4： 㪡㪜㪛㪜㪚㩷㪛㪛㪩㪊㪊㪊㩷㩿㫋㪩㪚㪛㪆㫋㪩㪧䈲㪈㪏㫅㫊㪀䉕↪䈚䈢㪛㪛㪩㪉㪍㪍䈪䈱േ 㪚㪢㩺 㪫㪇 㪫㪈 㪫㪉 㪘㪚㪫 㪥㪦㪧 㪥㪦㪧 㪫㪊 㪫㪋 㪫㪌 㪫㪍 㪥㪦㪧 㪥㪦㪧 㪥㪦㪧 㪫㪎 㪫㪏 㪫㪐 㪥㪦㪧 㪧㪩㪜 㪥㪦㪧 㪫㪈㪇 㪚㪢 䉮䊙䊮䊄 㪈 㪮㪩 㫋 㪩㪚㪛㩷㩿㪡㪜㪛㪜㪚㪀㩷㪔㩷㪊㩷㫋㪚㪢㩷㪔㩷㪉㪉㪅㪌㫅㫊 㪧㪩㪜 㪥㪦㪧 㪩㪧㩿㪡㪜㪛㪜㪚㪀㩷㪔㩷㪊㩷㫋㪚㪢㩷㪔㩷㪉㪉㪅㪌㫅㫊 㫋 㪮㪩㩷㪔㩷㪉㩷㫋㪚㪢㩷㪔㩷㪈㪌㫅㫊 㫋 䊂䊷䉺 㪡㪜㪛㪜㪚㩷㪛㪛㪩㪊㪊㪊䊂䊋䉟䉴䈲䇮㪛㪛㪩㪉㪍㪍䈱ㅦᐲ䈪േ䈜䉎䈫䈐䈮㪈㪏㫅㫊䈱㫋㪩㪚㪛䈍䉋䈶㫋㪩㪧䈣䈔䉕⸵ኈ䈚䉁䈜䇯㩷䈖䉏䈮䉋䉍 ታ᷹୯䈲㪉㪉㪅㪌㫅㫊㩷㩿㫋㪩㪚㪛㩷㪔㩷㪉㪉㪅㪌㫅㫊㪆㫋㪩㪧㩷㪔㩷㪉㪉㪅㪌㫅㫊㪀䈮䈭䉍䉁䈜䇯㩷䈖䉏䈲䇮㪈㪌㫅㫊䈫䈇䈉㫋㪩㪚㪛䉁䈢䈲㫋㪩㪧ⷐ᳞᭽䉕ḩ䈢䈚䉁䈞䉖 㪤㫀㪺㫉㫆㫅ㇱຠ䈪䈲ᕈ⢻䈏ะ䈚䈩㪈㪌㫅㫊㩷㩿㪉䉪䊨䉾䉪䉰䉟䉪䊦㪀䈮䈭䉍䉁䈜 㪤㫀㪺㫉㫆㫅㩷㪛㪛㪩㪊㪊㪊ㇱຠ㩿㫋㪩㪚㪛㪆㫋㪩㪧䈲㪈㪌㫅㫊㪀䉕↪䈚䈢㪛㪛㪩㪉㪍㪍䈪䈱േ 㪫㪇 㪫㪈 㪫㪉 㪫㪊 㪫㪋 㪫㪌 㪫㪍 㪫㪎 㪘㪚㪫 㪥㪦㪧 㪮㪩 㪥㪦㪧 㪥㪦㪧 㪥㪦㪧 㪥㪦㪧 㪧㪩㪜 㪫㪏 㪚㪢㩺 㪫㪐 㪫㪈㪇 㪚㪢 䉮䊙䊮䊄 㪈 㪩㪚㪛㩿㪤㫀㪺㫉㫆㫅㪀㩷㪔㩷㪉㩷㫋㪚㪢㩷㪔㩷㪈㪌㫅㫊 㫋 㪮㪩㩷㪔㩷㪉㩷㫋㪚㪢㩷㪔㩷㪈㪌㫅㫊 㫋 㪥㪦㪧 㪧㪩㪜 㪥㪦㪧 㪥㪦㪧 㪩㪧㩿㪤㫀㪺㫉㫆㫅㪀㩷㪔㩷㪉㩷㫋㪚㪢㩷㪔㩷㪈㪌㫅㫊 㫋 䊂䊷䉺 㪤㫀㪺㫉㫆㫅ⷙቯ䈱㪛㪛㪩㪊㪊㪊䈲䇮㪈㪌㫅㫊䈱㫋㪩㪚㪛䈍䉋䈶㫋㪩㪧䉕䉰䊘䊷䊃䈚䉁䈜㩿㪡㪜㪛㪜㪚䉇ઁ䈱䊔䊮䉻䊷䈱䊂䊷䉺䉲䊷䊃䈫Ყセ䈚䈢႐ว㪀䇯 䈖䉏䈲ฦ䊌䊤䊜䊷䉺䈗䈫䈮ቢో䈭䉪䊨䉾䉪䉰䉟䉪䊦㩿㪎㪅㪌㫅㫊㪀ಽᣧ䈇䈣䈔䈪䈭䈒䇮䈜䈼䈩䈱ૐㅦㇱຠ䈫㪈㪇㪇㩼឵ᕈ䈏䈅䉍䉁䈜 ήⷞ 行プ リ チ ャ ージ時間 t RP は、 開いてい る 行を閉 じ る と き に要す る 時間です。 開いてい る 行を閉 じ る には、 ア ド レ ス指定に よ っ て開いた行に対 し て手動プ リ チ ャ ージ を行 う か、 自動プ リ チ ャ ージ を行 う 必要があ り ます。 自動プ リ チ ャ ージ コ マ ン ド の tRP 時間は、 ア ク セ ス期間の完了直後 か ら 始ま り ます。 WRITE コ マ ン ド の tRP 時間は、 tWR 時間の完了直後か ら 始ま り ます。 READ コ マ ン ド の tRP 時間は、 直前の有効デー タ が内部バ ス か ら 解放 さ れた直後に始ま り ます。 具体的には、 READ コ マ ン ド 発行後の [ バース ト 長 /2] x tCK で求め る こ と がで き ます。 手動プ リ チ ャ ージは、 自動プ リ チ ャ ージ と 同時に、 あ る いは自動プ リ チ ャ ージ の後に行 う こ と がで き ます。 tRCD と 同様に、 tRP 値は小 さ いほ ど性能が高 く な り ますが、 100% 互換性を維持す る には、 ク ロ ッ ク 周波数が高いほ ど小 さ く な る 必要があ り ます。 DDR333 速度グレ ード の Micron 部品は、 すべての低速 DDR 部品と 100% 互換性があり ま す。 PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN 6 Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。 ©2005 Micron Technology, Inc. All rights reserved. TN-46-13 高速 DDR SDRAM の互換性 AC タ イ ミ ン グパ ラ メ ー タ 表 3： JEDEC 定義の tRP と Micron の互換 tRP の比較 DDR200 Micron の速度グ レー ド Micron JEDEC DDR266 DDR333 DDR400 すべて -75 -75Z -75E -6T -5B 20ns 20ns 20ns 20ns 20ns 20ns 15ns 15ns 15ns 18ns 15ns 15ns その他のパラ メ ー タ 通常、 性能パ ラ メ ー タ CL、 tRCD、 お よ び tRP は、 サポー ト さ れてい る 最速 ク ロ ッ ク 周 波数で最高の性能を発揮す る も のが仕様書で規定 さ れてい ます。 こ れ ら のパ ラ メ ー タ を 定義す る こ と に よ り 、 1 つのバン ク を最速で開いて閉 じ 、 再び開 く ための tRC と いっ た 他のパ ラ メ ー タ も 、 デフ ォ ル ト で定義す る こ と がで き ます。 他の AC タ イ ミ ン グパ ラ メ ー タ も 、 目立つ存在ではあ り ませんが重要です。 速度グ レー ド 別の AC パ ラ メ ー タ の詳 し い一覧については、 8 ページの表 4 を参照 し て く だ さ い。 PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN 7 Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。 ©2005 Micron Technology, Inc. All rights reserved. TN-46-13 高速 DDR SDRAM の互換性 AC タ イ ミ ン グパ ラ メ ー タ 表4： 速度グ レ ー ド 別の全 AC パラ メ ー タ の完全確認表 次の表に示すパラ メ ー タ はすべて、 高速デバイ ス と 低速デバイ ス間で 100% 互換性を維持 し ています。 また、 VDD = VDDQ = 2.5V ±0.2V で動作する DDR400 (-5B) デバイ スの場合、 動作が保証 さ れてい るのは、 DDR333 デバイ スおよび こ れよ り も低速なデバイ スの特定の タ イ ミ ングパラ メ ー タ だけなので注意 し て く だ さ い。 つま り DDR400 (-5B) の速度グ レー ド によ っ て規定 さ れている ものよ り も高性能、 高速 タ イ ミ ング を実現するには、 VDD = VDDQ = 2.6V ±0.1V でデバイ ス を動作 さ せる必要があ り ます。 -5B11 AC 特性 パラ メ ー タ 記号 CK/CK# 信号か ら DQ 信号ま でのア ク セスウ ィ ン ド ウ ( 注 1 を参照 ) t ク ロ ッ ク サイ ク ル時間 ( 注 2 を参照 ) CL = 3 AC tCK (3) -75E -75Z -75 最小値 最大値 最小値 最大値 最小値 最大値 最小値 最大値 最小値 最大値 単位 -0.70 +0.70 5 7.5 6 CL = 2.5 tCK (2.5) t CK (2) 7.5 CL = 2 t DH 0.40 DQS 信号を基準 と する、 DQ 信号お t よび DM 信号入力のホール ド 時間 DS 0.40 (tDH) と セ ッ ト ア ッ プ時間 (tDS) ( 注 3 を参照 ) CK/CK# 信号か ら DQS 信号ま での tDQSCK -0.60 ア ク セスウ ィ ン ド ウ ( 注 4 を参照 ) t DQSQ DQS/DQ 間スキ ュ ー、 すなわち グ ループ別およびア ク セ ス別の DQS 信号か ら 最後の有効 DQ 信号ま での 時間 ( 注 4 を参照 ) t DQSS 0.72 WRITE コ マ ン ド か ら 最初の DQS 信 号ま でのラ ッ チ遷移時間 ( 注 5 を参照 ) tHZ CK/CK# から デー タ 出力高イ ン ピー ダ ン ス ま でのウ ィ ン ド ウ ( 注 6 を参照 ) t LZ -0.70 CK/CK# から デー タ 出力低イ ン ピー ダ ン ス ま でのウ ィ ン ド ウ ( 注 7 を参照 ) tIH 0.60 ア ド レ スおよび制御入力のホール ド F t 時間 ( 高速スルーレー ト ) ISF 0.60 ( 注 8 を参照 ) t IHS 0.60 tIS 0.60 S tMRD 10 LOAD MODE REGISTER コ マ ン ド の サイ ク ル タ イ ム ( 注 9 を参照 ) t QHS デー タ ホール ド スキ ュ ー係数 ( 注 10 を参照 ) tRAS 40 ACTIVE-to-PRECHARGE コ マ ン ド ( 注 12 を参照 ) t RAP 15 自動プ リ チ ャ ージ コ マ ン ド に よ る ACTIVE-to-READ 時間 ( 注 7 を参照 ) tRC 55 ACTIVE-to-ACTIVE/AUTO REFRESH コ マ ン ド 期間 ( 注 7 を参照 ) t RCD 15 ACTIVE-to-READ 遅延ま たは ACTIVE-to-WRITE 遅延 ( 注 7 を参照 ) t RP 15 PRECHARGE コ マ ン ド 期間 ( 注 7 を参照 ) PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN -6T (TSOP) 13 13 -0.70 +0.70 -0.60 0.40 1.28 0.50 0.50 +0.60 -0.75 0.45 0.75 +0.70 -0.75 +0.75 1.25 0.50 0.50 +0.75 -0.75 0.50 0.75 +0.70 -0.75 +0.75 ns 1.25 +0.75 ns ns 0.50 0.50 +0.75 -0.75 0.50 0.75 ns 1.25 0.75 +0.75 ns ns +0.75 ns 0.05 ns 1.25 +0.75 t CK ns -0.7 -0.75 -0.75 -0.75 ns 0.75 0.75 0.80 0.80 12 0.90 0.90 1 1 15 0.90 0.90 1 1 15 0.90 0.90 1 1 15 ns ns ns ns ns 0.50 70,000 +0.75 該当せ 該当せ 該当せ 該当せ 該当せ 該当せ 該当せ 該当せ ず ず ず ず ず ず ず ず 6 13 7.5 13 7.5 13 7.5 13 7.5 13 7.5 13 7.5 13 10 13 0.45 0.45 +0.60 -0.75 0.55 40 70,000 0.75 40 120,000 0.75 40 120,000 40 0.75 ns 120,000 ns 15 15 20 20 ns 60 60 65 65 ns 15 15 20 20 ns 15 15 20 20 ns 8 Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。 ©2005 Micron Technology, Inc. All rights reserved. TN-46-13 高速 DDR SDRAM の互換性 AC タ イ ミ ン グパ ラ メ ー タ 表4： 速度グ レ ー ド 別の全 AC パラ メ ー タ の完全確認表 次の表に示すパラ メ ー タ はすべて、 高速デバイ ス と 低速デバイ ス間で 100% 互換性を維持 し ています。 また、 VDD = VDDQ = 2.5V ±0.2V で動作する DDR400 (-5B) デバイ スの場合、 動作が保証 さ れてい るのは、 DDR333 デバイ スおよび こ れよ り も低速なデバイ スの特定の タ イ ミ ングパラ メ ー タ だけなので注意 し て く だ さ い。 つま り DDR400 (-5B) の速度グ レー ド によ っ て規定 さ れている ものよ り も高性能、 高速 タ イ ミ ング を実現するには、 VDD = VDDQ = 2.6V ±0.1V でデバイ ス を動作 さ せる必要があ り ます。 -5B11 AC 特性 パラ メ ー タ 記号 バン ク a に対する ACTIVE コ マ ン ド と バン ク b に対する ACTIVE コ マ ン ド 間 ( 注 7 を参照 ) t AUTO REFRESH コ マ ン ド 期間 REFRESH-to-REFRESH コ マン ド 間隔 平均 リ フ レ ッ シ ュ周期 SELF REFRESH 終了 コ マ ン ド と READ 以外の コ マ ン ド 間 ( 注 7 を参照 ) -75E -75Z -75 最小値 最大値 最小値 最大値 最小値 最大値 最小値 最大値 最小値 最大値 単位 RRD 12 12 15 15 15 ns tRFC 70 72 75 75 75 ns t REFC 70.3 7.8 tREFI t -6T (TSOP) XSNR 70 70.3 7.8 75 70.3 7.8 75 70.3 7.8 75 70.3 7.8 75 µs µs ns 注 ： 1. tAC の場合、 値が小 さ いほど高性能 と な り ます。 すべての高速グ レー ド と 低速グ レー ド 間の互 換性が維持 さ れます。 2. CL の場合、 特定のパラ メ ー タ の最小ク ロ ッ ク サイ ク ル時間 と 最大ク ロ ッ ク サイ ク ル時間を比 較する必要があ り ます。 た と えば、 CL = 3 の -5B デバイ スは 5ns ～ 7.5ns で動作 し ます。 こ れ よ り も低速だ と 、 CL = 3 はサポー ト さ れません。 ただ し 、 CL = 2 の -5B デバイ スは 7.5ns ～ 13ns で動作可能、 CL = 2.5 の -5B デバイ スは 6ns ～ 13ns で動作可能なので、 すべての低速グ レー ド と 100% 互換性が維持 さ れます。 3. 高速グ レー ド についてはセ ッ ト ア ッ プ時間 と ホール ド 時間の両方が小 さ く な るので互換性が維 持 さ れます。 4. 値は小 さ いほ ど高性能です。 その結果、 高速グ レ ー ド と 低速グ レ ー ド の互換性が維持 さ れ ま す。 5. 最小値の場合は値が小 さ いほど高性能、 最大値の場合は値が大き いほど高性能です。 すべての 高速グ レー ド と 低速グ レー ド 間の互換性が維持 さ れます。 6. 最大値の場合、 値が小 さ いほど高性能です。 すべての高速グ レー ド と 低速グ レー ド 間の互換性 が維持 さ れます。 7. 最小値の場合、 値が小 さ いほど高性能です。 すべての高速グ レー ド と 低速グ レー ド 間の互換性 が維持 さ れます。 8. 速度グ レー ド が高速にな るほどセ ッ ト ア ッ プおよびホール ド 時間は小 さ く な り ます。 その結 果、 互換性が維持 さ れます ( 低速グ レー ド の入力スルーレー ト が適用 さ れます )。 9. 最小値の場合、 値が小 さ いほど高性能です。 すべての高速グ レー ド と 低速グ レー ド 間の互換性 が維持 さ れます。 10. 最大値の場合、 値が小 さ いほど高性能です。 すべての高速グ レー ド と 低速グ レー ド 間の互換性 が維持 さ れます。 11. VDD = VDDQ = 2.5V ｱ 0.2V で動作する DDR400 (-5B) デバイ スの場合、 動作が保証 さ れているの は、 DDR333 デバイ スおよび こ れよ り も低速なデバイ スの特定の タ イ ミ ングパラ メ ー タ だけな ので注意 し て く だ さ い。 つま り 、 DDR400 (-5B) の速度グ レー ド で指定 さ れて る ものよ り も高性 能、 高速 タ イ ミ ング を実現するには、 VDD = VDDQ = 2.6V ± 0.1V でデバイ ス を動作 さ せる必要 があ り ます。 12. -5B および -6T では、 よ り 低速な速度グ レー ド で tRAS (MAX) = 120,000ns がサポー ト さ れてい ます。 PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN 9 Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。 ©2005 Micron Technology, Inc. All rights reserved. TN-46-13 高速 DDR SDRAM の互換性 DC パ ラ メ ー タ DC パラ メ ー タ DRAM の タ イ ミ ン グパ ラ メ ー タ は互換性を検討す る 際の基本的要素ですが、 動作条件を 決め る DC パ ラ メ ー タ も 同様に重要です。 DDR400 を除 く すべての速度グ レー ド の動作電 圧は、 VDD = VDDQ = 2.5V ± 0.2V で規定 さ れ ます。 DDR400 の場合、 JEDEC が DDR400 の 定義を行っ た当時、 デバ イ ス速度の高速化を図 る ために電圧を わずかに引 き 上げ る こ と が検討 さ れ ま し た。 その結果、 動作電圧を VDD = VDDQ = 2.6V ± 0.1V で規定 し 、 現在に 至っ てい ます。 JEDEC の規格では、 すべての動作速度 (DDR400、 DDR333、 DDR266、 お よ び DDR200) に ついて、 DDR400 デバ イ ス を VDD = VDDQ = 2.6V ± 0.1V で動作 さ せ る よ う に規定 し てい ます。 速度グ レー ド DDR400 の場合、 Micron で も 、 VDD = VDDQ = 2.6V ± 0.1V でデバ イ ス を動作 さ せ る こ と を条件 と し てい ます。 Micron デバ イ ス は、 DDR400 よ り も 低速な速度 グ レー ド (DDR333 ～ DDR200) で も 互換性を維持 し てお り 、 動作電圧は VDD = VDDQ = 2.5V ± 0.2V と し てい ます。 ま とめ JEDEC 定義の速度グ レー ド では低速部品 と 高速部品間の互換性は完全に維持 さ れてい ま せんが、 Micron の速度グ レー ド では完全に互換性が維持 さ れてい ます。 Micron は今後 も 、 計画、 テ ス ト 、 開発の各段階において完全な互換性の維持を目指 し てい く 予定です。 こ のテ ク ニ カル ノ ー ト に記載 し た AC お よ び DC パ ラ メ ー タ デー タ か ら 、 Micron の DDR 高速デバ イ ス は低速アプ リ ケーシ ョ ン で動作す る こ と は明 ら かです。 速度グ レー ド 間の 互換性については、 4 ページの表 2 を参照 し て く だ さ い。 最新のデー タ シー ト お よ びその他の技術情報については、 Micron の Web サ イ ト (www.micron.com/datasheets) を ご覧 く だ さ い。 ® 8000 S. Federal Way, P.O. Box 6, Boise, ID 83707-0006、 電話番号 ： 3-3436-5666 [email protected] www.micron.com お客様お問い合わせ先 ： 800-932-4992 Micron, the M logo, and the Micron logo are trademarks of Micron Technology, Inc. All other trademarks are the property of their respective owners. PDF ： 09005aef81c057dd/Source: 09005aef81c057cb TN4613.fm - Rev. A 8/05 EN 10 Micron Technology, Inc., reserves the right to change products or specifications without notice. ©2005 Micron Technology, Inc. All rights reserved.