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本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
FUJITSU SEMICONDUCTOR
CONTROLLER MANUAL
CM71-10134-8
32 ビット・マイクロコントローラ
FR60
MB91470/480 シリーズ
ハードウェアマニュアル
32 ビット・マイクロコントローラ
FR60
MB91470/480 シリーズ
ハードウェアマニュアル
富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 「デザインレビューシート」を参照してください。
「デザインレビューシート」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思わ
れるチェック項目をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
富士通セミコンダクター株式会社
MB91470/480 シリーズ
はじめに
■ 本書の目的と対象読者
富士通半導体製品につきまして , 平素より格別のご愛顧を賜り厚くお礼申し上げます。
MB91470/480 シリーズは , 32 ビット高性能 RISC CPU を使用し , 高性能 / 高速な CPU
処理が要求される組込み制御用に各種 I/O リソースやバス制御機構を内蔵した , シング
ルチップマイクロコントローラです。CPU の命令実行を高速化するために RAM ( デー
タ用 ) を内蔵しています。
高性能な CPU 処理パワーを要求される組込み用途に最適な仕様となっています。
本書は , 実際に MB91470/480 シリーズを使用して製品を開発される技術者を対象に ,
MB91470/480 シリーズの機能や動作について解説したものです。本書をご一読くださ
い。
なお , 各種命令の詳細については , 『FR ファミリ 32 ビット・マイクロコントローラ
インストラクションマニュアル』をご参照ください。
FR は , FUJITSU RISC controller の略で , 富士通セミコンダクター株式会社の製品です。
■ 商標
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商
標です。
■ 本書の全体構成
本書は , 以下に示す 23 の章および付録から構成されています。
第 1 章 概要
MB91470/480 シリーズの特長 , ブロックダイヤグラム , 外形寸法など全体を知るた
めの基本的なことについて説明します。
第 2 章 デバイス使用上の注意
デバイスを取り扱う際の注意事項について説明します。
第 3 章 CPU および制御部
MB91470/480 シリーズの CPU コアの機能を知るために , アーキテクチャ, 仕様 , 命
令などの基本的なことについて説明します。
第 4 章 外部バスインタフェース
外部バスインタフェースコントローラは , LSI の内部バスと外部のメモリおよび I/O
デバイスとのインタフェースを制御します。外部バスインタフェースの各機能に
ついて説明します。
第 5 章 I/O ポート
I/O ポートの概要 , レジスタの構成 , および機能について説明します。
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MB91470/480 シリーズ
第 6 章 割込みコントローラ
割込みコントローラの概要 , レジスタの構成 / 機能 , および動作について説明しま
す。
第 7 章 外部割込み・NMI 制御部
外部割込み /NMI 制御部の概要 , レジスタの構成 / 機能 , および動作について説明
します。
第 8 章 REALOS 関連ハード
REALOS関連ハードは, リアルタイムOSにより使用されます。したがって, REALOS
を使用する場合にはユーザプログラムで使用することはできません。遅延割込み
モジュールおよびビットサーチモジュールの概要 , レジスタ構成 / 機能 , および動
作について説明します。
第 9 章 16 ビットリロードタイマ
16 ビットリロードタイマのレジスタの構成と機能およびタイマの動作について説
明します。
第 10 章 タイミングジェネレータ
タイミングジェネレータの概要 , レジスタの構成 / 機能 , および動作について説明
します。
第 11 章 PPG
PPG の概要 , レジスタの構成 / 機能 , および動作について説明します。
第 12 章 多機能タイマ
多機能タイマの概要 , レジスタの構成 / 機能 , および動作について説明します。
第 13 章 ベースタイマ
ベースタイマの概要 , レジスタの構成 / 機能 , および動作について説明します。
第 14 章 アップダウンカウンタ
8 ビット /16 ビットアップダウンカウンタの機能と動作について説明します。
第 15 章 マルチファンクション シリアルインタフェース
マルチファンクションシリアルインタフェースの機能と動作について説明しま
す。
第 16 章 8/10 ビット A/D コンバータ
A/D コンバータの概要 , レジスタの構成 / 機能 , および動作について説明します。
第 17 章 12 ビット A/D コンバータ
A/D コンバータの概要 , レジスタの構成 / 機能 , および動作について説明します。
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第 18 章 クロックモニタ
クロックモニタの機能と動作について説明します。
第 19 章 積和演算回路
積和演算回路の概要 , レジスタの構成 / 機能 , および動作について説明します。
第 20 章 DMAC (DMA コントローラ )
DMAC の概要 , レジスタの構成 / 機能 , および DMAC の動作について説明します。
第 21 章 フラッシュメモリ
フラッシュメモリの概要 , レジスタの構成 / 機能 , および動作について説明します。
第 22 章 シリアル書込み接続
シリアル書込み基本構成 , シリアルオンボード書込みに使用する端子 , シリアル書
込み接続例 , およびフラッシュマイコンプログラマシステム構成について説明しま
す。
第 23 章 ワイルドレジスタ制御部
ワイルドレジスタ制御部のレジスタの構成と機能およびタイマの動作について説
明します。
付録
各 CPU ステートにおける端子状態 , リトルエンディアン領域を利用する際の注意
事項 , FR ファミリの命令一覧 , および MB91470/480 シリーズを使用する際の注意
事項について説明します。
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途（原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性
が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。
ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承くださ
い。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
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目次
第1章
1.1
1.2
1.3
1.4
1.5
1.6
第2章
2.1
第3章
概要 ............................................................................................................ 1
概要 ........................................................................................................................................ 2
ブロックダイヤグラム............................................................................................................ 9
端子配列図............................................................................................................................ 11
外形寸法図............................................................................................................................ 15
端子機能一覧 ........................................................................................................................ 20
入出力回路形式 .................................................................................................................... 33
デバイス使用上の注意 ............................................................................. 37
デバイス使用上の注意.......................................................................................................... 38
CPU および制御部 ................................................................................... 41
3.1 メモリ空間............................................................................................................................ 42
3.2 メモリマップ ........................................................................................................................ 43
3.3 内部アーキテクチャ ............................................................................................................. 45
3.4 プログラミングモデル.......................................................................................................... 50
3.4.1
レジスタ ..................................................................................................................... 51
3.5 データ構造............................................................................................................................ 58
3.6 メモリマップ ........................................................................................................................ 60
3.7 分岐命令 ............................................................................................................................... 62
3.8 EIT ( 例外・割込み・トラップ ) ........................................................................................... 65
3.9 動作モード............................................................................................................................ 77
3.9.1
バスモード ................................................................................................................. 78
3.9.2
モード設定 ................................................................................................................. 79
3.9.3
注意事項 ..................................................................................................................... 81
3.10 リセット ( デバイス初期化 ) ................................................................................................. 82
3.10.1
リセットレベル .......................................................................................................... 83
3.10.2
リセット要因 .............................................................................................................. 85
3.10.3
リセットシーケンス ................................................................................................... 87
3.10.4
発振安定待ち時間....................................................................................................... 89
3.10.5
リセット動作モード ................................................................................................... 91
3.11 クロック生成制御 ................................................................................................................. 93
3.11.1
ソースクロックの選択 ............................................................................................... 94
3.11.2
PLL 制御 ..................................................................................................................... 95
3.11.3
発振安定待ち・PLL ロック待ち時間.......................................................................... 98
3.11.4
クロック分配 ............................................................................................................ 100
3.11.5
クロック分周 ............................................................................................................ 101
3.11.6
クロック生成制御部のブロックダイヤグラム.......................................................... 102
3.11.7
クロック生成制御部のレジスタ詳細説明................................................................. 103
3.11.8
クロック制御部の周辺回路 ...................................................................................... 117
3.12 デバイス状態制御 ............................................................................................................... 121
第4章
4.1
外部バスインタフェース........................................................................ 133
外部バスインタフェースの特長 ......................................................................................... 134
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4.2 外部バスインタフェースのレジスタ .................................................................................. 138
4.2.1
ASR0 ∼ ASR2 (Area Select Register) ..................................................................... 139
4.2.2
ACR0 ∼ ACR2 (Area Configuration Register) ......................................................... 140
4.2.3
AWR0 ∼ AWR2 (Area Wait Register)...................................................................... 146
4.2.4
CSER (Chip Select Enable register)......................................................................... 152
4.3 チップセレクト領域 ........................................................................................................... 153
4.4 エンディアンとバスアクセス ............................................................................................. 155
4.4.1
データバス幅と制御信号との関係............................................................................ 156
4.4.2
ビッグエンディアンのバスアクセス ........................................................................ 157
4.4.3
リトルエンディアンのバスアクセス ........................................................................ 162
4.4.4
外部アクセス ............................................................................................................ 166
4.5 通常バスインタフェース .................................................................................................... 170
4.6 アドレス / データマルチプレックスインタフェース.......................................................... 178
4.7 レジスタ設定手順 ............................................................................................................... 182
第5章
I/O ポート............................................................................................... 183
5.1 I/O ポートの概要 ................................................................................................................ 184
5.2 I/O ポートのブロックダイヤグラム.................................................................................... 185
5.2.1
通常 I/O ポート ......................................................................................................... 186
5.2.2
外部割込み入力兼用 I/O ポート................................................................................ 188
5.2.3
アナログ入力兼用 I/O ポート ................................................................................... 190
5.2.4
外部バスインタフェース兼用 I/O ポート ................................................................. 192
5.2.5
多機能タイマ兼用 I/O ポート ................................................................................... 194
5.3 I/O ポートのレジスタ ......................................................................................................... 196
第6章
6.1
6.2
6.3
6.4
6.5
第7章
7.1
7.2
7.3
第8章
8.1
8.2
第9章
割込みコントローラ............................................................................... 213
割込みコントローラの概要................................................................................................. 214
割込みコントローラのレジスタ一覧 .................................................................................. 215
割込みコントローラのブロックダイヤグラム.................................................................... 219
割込みコントローラのレジスタ詳細説明 ........................................................................... 220
割込みコントローラの動作説明 ......................................................................................... 223
外部割込み・NMI 制御部 ....................................................................... 229
外部割込み /NMI 制御部の概要........................................................................................... 230
外部割込み /NMI 制御部のレジスタ.................................................................................... 232
外部割込み /NMI 制御部の動作........................................................................................... 234
REALOS 関連ハード ............................................................................. 239
遅延割込みモジュール........................................................................................................ 240
ビットサーチモジュール .................................................................................................... 242
16 ビットリロードタイマ ...................................................................... 249
9.1 16 ビットリロードタイマの概要 ........................................................................................ 250
9.2 16 ビットリロードタイマのレジスタ................................................................................. 251
9.2.1
コントロールステータスレジスタ (TMCSR) ........................................................... 252
9.2.2
16 ビットタイマレジスタ (TMR) ............................................................................. 254
9.2.3
16 ビットリロードレジスタ (TMRLR) ..................................................................... 255
9.3 16 ビットリロードタイマの動作 ........................................................................................ 256
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第 10 章
タイミングジェネレータ........................................................................ 259
10.1 タイミングジェネレータの概要 ......................................................................................... 260
10.2 タイミングジェネレータのブロックダイヤグラム............................................................. 261
10.3 タイミングジェネレータのレジスタ .................................................................................. 263
10.3.1
タイミングジェネレータ制御レジスタ (TTCR0/TTCR1)......................................... 265
10.3.2
コンペアレジスタ (COMP0/COMP2/COMP4/COMP6, COMP1/COMP3/COMP5/
COMP7)......................................................................................................................... 267
10.4 タイミングジェネレータの動作 ......................................................................................... 269
第 11 章
PPG........................................................................................................ 271
11.1 PPG の概要 ........................................................................................................................ 272
11.2 PPG のブロックダイヤグラム............................................................................................ 274
11.3 PPG のレジスタ ................................................................................................................. 279
11.3.1
PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC15) .............................................. 282
11.3.2
リロードレジスタ (PRLH0 ∼ PRLH15, PRLL0 ∼ PRLL15) ................................... 285
11.3.3
PPG 起動レジスタ (TRG)......................................................................................... 286
11.3.4
出力反転レジスタ (REVC) ....................................................................................... 287
11.3.5
GATE 機能制御レジスタ (GATEC0/GATEC4/GATEC8/GATEC12) ........................ 288
11.4 PPG の動作説明 ................................................................................................................. 289
第 12 章
多機能タイマ.......................................................................................... 295
12.1 多機能タイマの概要 ........................................................................................................... 296
12.2 多機能タイマのブロックダイヤグラム............................................................................... 301
12.3 多機能タイマの端子 ........................................................................................................... 316
12.4 多機能タイマのレジスタ .................................................................................................... 318
12.4.1
コンペアクリアバッファレジスタ (CPCLRBH0 ∼ CPCLRBH5, CPCLRBL0 ∼
CPCLRBL5) / コンペアクリアレジスタ (CPCLRH0 ∼ CPCLRH5, CPCLRL0 ∼
CPCLRL5) ..................................................................................................................... 327
12.4.2
12.4.3
タイマデータレジスタ (TCDTH0 ∼ TCDTH5, TCDTL0 ∼ TCDTL5)...................... 329
タイマ状態制御レジスタ (TCCSH0 ∼ TCCSH5, TCCSL0 ∼ TCCSL5, TCCSM0 ∼
TCCSM5)....................................................................................................................... 330
12.4.4
12.4.5
12.4.6
A/D トリガ制御レジスタ (ADTRGC0 ∼ ADTRGC5) ............................................... 338
フリーランタイマ選択レジスタ (FRS0 ∼ FRS9) .................................................... 340
アウトプットコンペアバッファレジスタ (OCCPBH0 ∼ OCCPBH11/OCCPBL0 ∼
OCCPBL11) / アウトプットコンペアレジスタ (OCCPH0 ∼ OCCPH11/OCCPL0 ∼
OCCPL11) ..................................................................................................................... 348
12.4.7
12.4.8
12.4.9
コンペア制御レジスタ (OCSH0 ∼ OCSH11, OCSL0 ∼ OCSL11) ......................... 350
コンペアモード制御レジスタ (OCMOD0/OCMOD1)............................................... 357
インプットキャプチャデータレジスタ (IPCPH0 ∼ IPCPH7/IPCPL0 ∼ IPCPL7)
................................................................................................................................. 359
12.4.10
インプットキャプチャ状態制御 /PPG 出力制御レジスタ (ICSH23/ICSH67, ICSL23/
ICSL67, PICSH01/PICSH45, PICSL01/PICSL45)......................................................... 360
12.4.11
16 ビットデッドタイマレジスタ (TMRRH0 ∼ TMRRH5/ TMRRL0 ∼ TMRRL5)
................................................................................................................................. 369
12.4.12
12.4.13
12.4.14
16 ビットデッドタイマ状態制御レジスタ (DTCR0 ∼ DTCR5)............................... 371
波形制御レジスタ (SIGCR1/SIGCR2)...................................................................... 380
A/D 起動コンペアレジスタ (ADCOMPB0 ∼ ADCOMPB5, ADCOMP0 ∼ ADCOMP5,
ADTGCE0, ADTGCE1, ADTGSEL0, ADTGSEL1, ADTGBUF0, ADTGBUF1) ............. 384
12.5 多機能タイマ割込み ........................................................................................................... 392
12.6 多機能タイマの動作 ........................................................................................................... 395
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12.6.1
16 ビットフリーランタイマの動作 .......................................................................... 396
12.6.2
フリーランタイマセレクタの動作............................................................................ 404
12.6.3
16 ビットアウトプットコンペアの動作 ................................................................... 407
12.6.4
16 ビットインプットキャプチャの動作 ................................................................... 419
12.6.5
波形ジェネレータの動作 .......................................................................................... 420
12.6.6
A/D 起動コンペアの動作 .......................................................................................... 432
12.7 多機能タイマの使用上の注意 ............................................................................................. 438
12.8 多機能タイマのプログラム例 ............................................................................................. 444
第 13 章
ベースタイマ.......................................................................................... 449
13.1 ベースタイマの概要 ........................................................................................................... 450
13.2 ベースタイマのブロックダイヤグラム............................................................................... 452
13.3 ベースタイマのレジスタ .................................................................................................... 455
13.4 ベースタイマの動作 ........................................................................................................... 459
13.5 32 ビットモード動作 .......................................................................................................... 461
13.6 ベースタイマの使用上の注意 ............................................................................................. 463
13.7 ベースタイマ割込み ........................................................................................................... 465
13.8 ベースタイマの機能別説明................................................................................................. 466
13.8.1
PWM 機能................................................................................................................. 467
13.8.2
PPG 機能.................................................................................................................. 481
13.8.3
リロードタイマ機能 ................................................................................................. 496
13.8.4
PWC 機能 ................................................................................................................. 509
第 14 章
アップダウンカウンタ ........................................................................... 525
14.1 アップダウンカウンタの概要 ............................................................................................. 526
14.2 アップダウンカウンタのブロックダイヤグラム ................................................................ 528
14.3 アップダウンカウンタのレジスタ...................................................................................... 529
14.3.1
アップダウンカウントレジスタ (UDCR) ................................................................. 530
14.3.2
リロードコンペアレジスタ (RCR) ........................................................................... 531
14.3.3
カウンタステータスレジスタ (CSR)........................................................................ 532
14.3.4
カウンタコントロールレジスタ (CCR) .................................................................... 534
14.4 アップダウンカウンタの動作 ............................................................................................. 538
第 15 章
マルチファンクションシリアルインタフェース.................................... 547
15.1 マルチファンクションシリアルインタフェースの特長 ..................................................... 548
15.2 UART ( 非同期シリアルインタフェース ) .......................................................................... 550
15.3 UART ( 非同期シリアルインタフェース ) の概要............................................................... 551
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ ....................................................... 552
15.4.1
シリアル制御レジスタ (SCR)................................................................................... 554
15.4.2
シリアルモードレジスタ (SMR)............................................................................... 557
15.4.3
シリアルステータスレジスタ (SSR) ........................................................................ 560
15.4.4
拡張通信制御レジスタ (ESCR) ................................................................................ 563
15.4.5
受信データレジスタ / 送信データレジスタ (RDR0/RDR1/TDR0/TDR1) ................. 565
15.4.6
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)............................................ 569
15.4.7
FIFO 制御レジスタ 1(FCR1) .................................................................................... 571
15.4.8
FIFO 制御レジスタ 0(FCR0) .................................................................................... 574
15.4.9
FIFO バイトレジスタ (FBYTE1/FBYTE2)................................................................ 577
15.5 UART の割込み................................................................................................................... 579
15.5.1
受信割込み発生とフラグセットのタイミング.......................................................... 581
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15.5.2
受信 FIFO 使用時の割込み発生とフラグセットのタイミング ................................. 582
15.5.3
送信割込み発生とフラグセットのタイミング.......................................................... 584
15.5.4
送信 FIFO 使用時の割込み発生とフラグセットのタイミング ................................. 585
15.6 UART の動作 ...................................................................................................................... 586
15.7 専用ボーレートジェネレータ ............................................................................................. 591
15.7.1
ボーレート設定 ........................................................................................................ 592
15.8 動作モード 0 ( 非同期ノーマルモード ) 設定手順とプログラムフロー.............................. 596
15.9 動作モード 1 ( 非同期マルチプロセッサモード ) 設定手順とプログラムフロー ............... 598
15.10 UART モードの注意事項 .................................................................................................... 601
15.11 CSIO ( クロック同期シリアルインタフェース )................................................................. 602
15.12 CSIO ( クロック同期シリアルインタフェース ) の概要..................................................... 603
15.13 CSIO ( クロック同期シリアルインタフェース ) のレジスタ.............................................. 604
15.13.1
シリアル制御レジスタ (SCR)................................................................................... 606
15.13.2
シリアルモードレジスタ (SMR)............................................................................... 609
15.13.3
シリアルステータスレジスタ (SSR) ........................................................................ 612
15.13.4
拡張通信制御レジスタ (ESCR) ................................................................................ 615
15.13.5
受信データレジスタ / 送信データレジスタ (RDR0/RDR1/TDR0/TDR1) ................. 617
15.13.6
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)............................................ 620
15.13.7
FIFO 制御レジスタ 1(FCR1) .................................................................................... 622
15.13.8
FIFO 制御レジスタ 0 (FCR0) ................................................................................... 625
15.13.9
FIFO バイトレジスタ (FBYTE1/FBYTE2)................................................................ 628
15.14 CSIO ( クロック同期シリアルインタフェース ) の割込み ................................................. 630
15.14.1
受信割込み発生とフラグセットのタイミング.......................................................... 631
15.14.2
受信 FIFO 使用時の割込み発生とフラグセットのタイミング ................................. 633
15.14.3
送信割込み発生とフラグセットのタイミング.......................................................... 635
15.14.4
送信 FIFO 使用時の割込み発生とフラグセットのタイミング ................................. 636
15.15 CSIO ( クロック同期シリアルインタフェース ) の動作..................................................... 637
15.16 専用ボーレートジェネレータ ............................................................................................. 649
15.16.1
ボーレート設定 ........................................................................................................ 650
15.17 CSIO ( クロック同期シリアルインタフェース ) 設定手順とプログラムフロー................. 653
15.18 CSIO モードの注意事項 ..................................................................................................... 655
15.19 I2C インタフェース ............................................................................................................ 656
15.20 I2C インタフェースの概要.................................................................................................. 657
15.21 I2C インタフェースのレジスタ .......................................................................................... 658
15.21.1
I2C バス制御レジスタ (IBCR)................................................................................... 660
15.21.2
シリアルモードレジスタ (SMR)............................................................................... 666
15.21.3
I2C バスステータスレジスタ (IBSR) ........................................................................ 668
15.21.4
シリアルステータスレジスタ (SSR) ........................................................................ 672
15.21.5
受信データレジスタ / 送信データレジスタ (RDR/TDR) .......................................... 675
15.21.6
7 ビットスレーブアドレスマスクレジスタ (ISMK).................................................. 677
15.21.7
7 ビットスレーブアドレスレジスタ (ISBA) ............................................................. 678
15.21.8
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)............................................ 679
15.21.9
FIFO 制御レジスタ 1(FCR1) .................................................................................... 680
15.21.10 FIFO 制御レジスタ 0(FCR0) .................................................................................... 683
15.21.11 FIFO バイトレジスタ (FBYTE1/FBYTE2)................................................................ 687
15.22 I2C インタフェースの割込み .............................................................................................. 689
15.22.1
I2C インタフェース通信の動作 ................................................................................ 691
15.22.2
マスタモード ............................................................................................................ 692
15.22.3
スレーブモード ........................................................................................................ 710
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ix
MB91470/480 シリーズ
15.22.4
バスエラー ............................................................................................................... 714
15.23 専用ボーレートジェネレータ ............................................................................................. 715
15.23.1
I2C のフローチャート例 ........................................................................................... 717
15.24 I2C モードの注意事項......................................................................................................... 731
第 16 章
8/10 ビット A/D コンバータ................................................................... 733
16.1 8/10 ビット A/D コンバータの概要 .................................................................................... 734
16.2 8/10 ビット A/D コンバータの構成 .................................................................................... 736
16.3 8/10 ビット A/D コンバータの端子 .................................................................................... 740
16.4 8/10 ビット A/D コンバータのレジスタ ............................................................................. 741
16.4.1
A/D チャネル制御レジスタ (ADCH) ......................................................................... 743
16.4.2
A/D モード設定レジスタ (ADMD) ............................................................................ 745
16.4.3
A/D 制御ステータスレジスタ (ADCS)...................................................................... 748
16.4.4
A/D データレジスタ (ADCD).................................................................................... 751
16.4.5
アナログ入力制御レジスタ (AICR) .......................................................................... 753
16.5 8/10 ビット A/D コンバータの割込み................................................................................. 754
16.6 8/10 ビット A/D コンバータの動作説明 ............................................................................. 755
16.7 8/10 ビット A/D コンバータの A/D 変換データ保護機能 ................................................... 758
16.8 8/10 ビット A/D コンバータの使用メモ ............................................................................. 759
16.9 8/10 ビット A/D コンバータの使用上の注意 ...................................................................... 760
第 17 章
12 ビット A/D コンバータ...................................................................... 763
17.1 12 ビット A/D コンバータの概要 ....................................................................................... 764
17.2 12 ビット A/D コンバータの構成 ....................................................................................... 766
17.3 12 ビット A/D コンバータの端子 ....................................................................................... 769
17.4 12 ビット A/D コンバータのレジスタ ................................................................................ 770
17.4.1
A/D チャネル制御レジスタ (ADCH) ......................................................................... 771
17.4.2
A/D モード設定レジスタ (ADMD) ............................................................................ 773
17.4.3
A/D 制御ステータスレジスタ (ADCS)...................................................................... 776
17.4.4
A/D データレジスタ (ADCD).................................................................................... 779
17.4.5
アナログ入力制御レジスタ (AICR) .......................................................................... 781
17.5 12 ビット A/D コンバータの割込み.................................................................................... 782
17.6 12 ビット A/D コンバータの動作説明 ................................................................................ 783
17.7 12 ビット A/D コンバータの A/D 変換データ保護機能 ...................................................... 786
17.8 12 ビット A/D コンバータの差動入力モード ..................................................................... 787
17.9 12 ビット A/D コンバータの使用メモ ................................................................................ 789
17.10 12 ビット A/D コンバータの使用上の注意 ......................................................................... 790
第 18 章
クロックモニタ ...................................................................................... 793
18.1 クロックモニタの概要........................................................................................................ 794
18.2 クロックモニタのクロック出力許可レジスタ.................................................................... 796
第 19 章
19.1
19.2
19.3
19.4
19.5
19.6
x
積和演算回路.......................................................................................... 797
積和演算回路の概要 ........................................................................................................... 798
積和演算回路のブロックダイヤグラム............................................................................... 799
積和演算回路の命令定義 .................................................................................................... 801
積和演算回路のレジスタ一覧 ............................................................................................. 802
積和演算回路のレジスタ説明 ............................................................................................. 803
積和演算回路の動作説明 .................................................................................................... 810
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19.7 積和演算回路の命令詳細説明 ............................................................................................. 814
19.8 積和演算回路の使用上の注意 ............................................................................................. 820
第 20 章
DMAC (DMA コントローラ ) ................................................................. 821
20.1 DMAC の概要 ..................................................................................................................... 822
20.2 DMAC のレジスタ詳細説明................................................................................................ 825
20.2.1
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール / ステータスレジスタ A............... 826
20.2.2
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール / ステータスレジスタ B............... 830
20.2.3
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 転送元 / 転送先アドレス設定レジスタ .............. 836
20.2.4
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 DMAC 全体制御レジスタ .................................. 838
20.3 DMAC の動作説明 .............................................................................................................. 840
20.3.1
動作概要 ................................................................................................................... 841
20.3.2
転送要求の設定 ........................................................................................................ 843
20.3.3
転送シーケンス ........................................................................................................ 844
20.3.4
DMA 転送全般 .......................................................................................................... 846
20.3.5
アドレッシングモード ............................................................................................. 847
20.3.6
データの種類 ............................................................................................................ 848
20.3.7
転送回数制御 ............................................................................................................ 849
20.3.8
CPU 制御.................................................................................................................. 850
20.3.9
動作開始 ................................................................................................................... 851
20.3.10
転送要求の受付けと転送 .......................................................................................... 852
20.3.11
DMA による周辺割込みクリア ................................................................................. 853
20.3.12
一時停止 ................................................................................................................... 854
20.3.13
動作終了 / 停止 ......................................................................................................... 855
20.3.14
エラーによる停止..................................................................................................... 856
20.3.15
DMAC 割込み制御 .................................................................................................... 857
20.3.16
スリープ中の DMA 転送 ........................................................................................... 858
20.3.17
チャネル選択と制御 ................................................................................................. 859
20.4 DMAC の動作フロー........................................................................................................... 861
20.5 DMAC のデータバス........................................................................................................... 863
第 21 章
フラッシュメモリ .................................................................................. 867
21.1 フラッシュメモリの概要 .................................................................................................... 868
21.2 フラッシュメモリのレジスタ ............................................................................................. 871
21.2.1
フラッシュコントロール / ステータスレジスタ (FLCR) .......................................... 872
21.2.2
フラッシュウェイトレジスタ (FLWC) ..................................................................... 875
21.3 フラッシュメモリの動作説明 ............................................................................................. 877
21.4 フラッシュメモリ自動アルゴリズム .................................................................................. 879
21.4.1
コマンドシーケンス ................................................................................................. 880
21.4.2
自動アルゴリズム実行状態の確認............................................................................ 884
21.5 フラッシュメモリ書込み / 消去の詳細説明 ........................................................................ 889
21.5.1
読出し / リセット状態 .............................................................................................. 890
21.5.2
データ書込み ............................................................................................................ 891
21.5.3
データ消去 ( チップ消去 ) ........................................................................................ 893
21.5.4
データ消去 ( セクタ消去 ) ........................................................................................ 894
21.5.5
セクタ消去一時停止 ................................................................................................. 897
21.5.6
セクタ消去再開 ........................................................................................................ 898
21.5.7
連続モード動作 ........................................................................................................ 899
21.6 データポーリングフラグ (DQ7) の制約事項と回避方法..................................................... 901
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MB91470/480 シリーズ
21.7 フラッシュメモリプログラミングの注意事項.................................................................... 904
第 22 章
シリアル書込み接続............................................................................... 907
22.1 シリアル書込み接続の概要................................................................................................. 908
第 23 章
ワイルドレジスタ制御部........................................................................ 913
23.1 ワイルドレジスタ制御部の概要 ......................................................................................... 914
23.2 ワイルドレジスタ制御部のレジスタ .................................................................................. 915
23.2.1
ワイルドレジスタ許可レジスタ (WREN)................................................................. 916
23.2.2
ワイルドレジスタアドレスレジスタ (WA)............................................................... 917
23.2.3
ワイルドレジスタデータレジスタ (WD) .................................................................. 918
23.3 ワイルドレジスタ制御部の動作 ......................................................................................... 919
23.4 制限および注意事項 ........................................................................................................... 920
付録
付録 A
付録 B
付録 C
付録 D
付録 E
付録 F
索引
xii
............................................................................................................... 921
I/O マップ ...................................................................................................................... 922
割込みベクタ ................................................................................................................. 937
各 CPU ステートにおける端子状態 .............................................................................. 941
リトルエンディアン領域を利用する際の注意事項 ....................................................... 945
命令一覧表..................................................................................................................... 952
使用上の注意 ................................................................................................................. 967
................................................................................................................971
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MB91470/480 シリーズ
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873
第 21 章フラッシュメモリ
21.2 フラッシュメモリのレジスタ
21.2.1 フラッシュントロール / ス
テータスレジスタ (FLCR)
[bit1] WE：書込み許可 を訂正
878
21.3 フラッシュメモリの動作説明
■ 自動アルゴリズム実行状態 を訂正
880
21.4 フラッシュメモリ自動アルゴリ
ズム
21.4.1 コマンドシーケンス
表 21.4-1 コマンドシーケンス表 を訂正
872
881
■ データ書込みコマンド を訂正
■ セクタ消去コマンド を訂正
882
884
21.4.2 自動アルゴリズム実行状態の
確認
■ RDY ビット
用語を訂正
レディ / ビジー信号 (RDY/BUSYX) → RDY
ビット
885
21.4.2 自動アルゴリズム実行状態の
確認
■ ハードウェアシーケンスフラグ
表 21.4-2 ハードウェアシーケンスフラグ状態一
覧 を訂正
886
895
896
899 ∼
900
901
∼
903
[bit7] DPOLL：データポーリングフラグ (DQ7)
を訂正
21.5 フラッシュメモリ書込み / 消去 「■ データポーリングフラグ (DQ7) の制約事項」
の詳細説明
の項目を追加
21.5.4 データ消去 ( セクタ消去 )
図 21.5-2 セクタ消去手順の例 を訂正
第 21 章 フラッシュメモリ
21.5.7 連続モード動作
項を追加
第 21 章 フラッシュメモリ
21.6 データポーリングフラグ (DQ7)
の制約事項と回避方法
節を追加
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MB91470/480 シリーズ
xiv
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第1章
概要
MB91470/480 シリーズの特長 , ブロックダイヤグ
ラム , 外形寸法など全体を知るための基本的なこと
について説明します。
1.1 概要
1.2 ブロックダイヤグラム
1.3 端子配列図
1.4 外形寸法図
1.5 端子機能一覧
1.6 入出力回路形式
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1
第 1 章 概要
1.1 概要
1.1
MB91470/480 シリーズ
概要
MB91470/480 シリーズは高速処理を要求される組込み制御用途向けに設計された汎
用の富士通 32 ビット RISC マイクロコントローラです。
■ FR CPU の特長
• 32 ビット RISC, ロード / ストアアーキテクチャ , パイプライン 5 段
• 最大動作周波数：80MHz；(PLL クロック逓倍方式 )
• 16 ビット固定長命令 ( 基本命令 )
• 命令実行速度：1 命令 /1 サイクル
• メモリ−メモリ間転送命令 , ビット処理命令 , バレルシフト命令など：
組込み用途に適した命令
• 関数入口 / 出口命令 , レジスタ内容のマルチロードストア命令：C 言語対応命令
• レジスタのインターロック機能：アセンブラ記述も容易に可能
• 乗算器の内蔵 / 命令レベルでのサポート
符号付き 32 ビット乗算：5 サイクル
符号付き 16 ビット乗算：3 サイクル
• 割込み (PC/PS 退避 ) ：6 サイクル (16 プライオリティレベル )
• ハーバードアーキテクチャにより , プログラムアクセスとデータアクセスを同時に
実行可能
• FR ファミリとの命令互換
■ 外部バスインタフェース
• 最大動作周波数：40MHz
• 16 ビットアドレスフル出力可能 (64K バイト空間 )
• 8/16 ビットデータ出力
• 未使用データ / アドレス端子は汎用入出力ポートとして使用可能
• 最小 64K バイト単位で設定可能な完全独立な 3 領域のチップセレクト出力が可能
• 各種メモリに対するインタフェースのサポート (SRAM/ROM/Flash)
• 基本バスサイクル：2 サイクル
• 領域ごとに , プログラマブルでウェイト挿入可能な自動ウェイトサイクル発生機構
• RDY 入力による外部ウェイトサイクル
2
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第 1 章 概要
1.1 概要
MB91470/480 シリーズ
■ 内蔵メモリ
MB91470 シリーズ
MB91480 シリーズ
144 ピン
100 ピン
FLASH 品
MASK 品
FLASH 品
MASK 品
256K バイト /16K バイト
MB91F475
−
MB91F482
MB91482
384K バイト /24K バイト
MB91F478
−
MB91F486
MB91486
512K バイト /32K バイト
MB91F479
−
MB91F487
MB91487
■ I/O ポート
• 端子ごとにプルアップの制御可能
• 端子レベルの直接読出し可能
■ 外部割込み入力
• マスク不可割込み端子 (NMI:Non Maskable Interrupt)1 本を含む
• ストップ時のウェイクアップ用として使用可能です
■ ビットサーチモジュール (REALOS 使用 )
1 ワード中の MSB ( 上位ビット ) から最初の "1" → "0" 変化ビット位置をサーチする機能
■ 16 ビットリロードタイマ
• REALOS 用 1 チャネルを含む
• 内部クロックは 2/8/32 分周から選択可能
■ タイミングジェネレータ
複数の PPG タイマをタイマ間で同期し遅延起動可能
■ 8/16 ビット PPG タイマ
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3
第 1 章 概要
1.1 概要
MB91470/480 シリーズ
■ 多機能タイマ
● 16 ビットフリーランタイマ
● インプットキャプチャ
フリーランタイマと連動
● アウトプットコンペア
フリーランタイマと連動
● A/D 起動コンペア
フリーランタイマと連動
● 波形ジェネレータ
アウトプットコンペア出力 , 16 ビット PPG タイマ , 16 ビットデッドタイマを使用して
様々な波形を生成することができます。
■ ベースタイマ
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/32 ビッ
ト PWC タイマの中からタイマ機能を 1 つだけ選択することが可能。
■ 8/16 ビットアップダウンカウンタ
■ マルチファンクションシリアルインタフェース
• 全二重ダブルバッファ方式
• 16 バイト FIFO 付き
• 非同期 (Start-Stop 同期 ) 通信 , クロック同期通信 , I2C 標準モード ( 最大 100kbps),
I2C 高速モード ( 最大 400kbps の各種モード選択可能 )
• パリティあり / なし選択可能
• チャネルごとにボーレートジェネレータを内蔵
• パリティ , フレーム , オーバランエラー検出機能あり
• 外部クロックを転送クロックとして使用可能
• I2C 機能あり
4
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第 1 章 概要
1.1 概要
MB91470/480 シリーズ
■ 8/10 ビット A/D コンバータ ( 逐次比較型 )
• 分解能
：8/10 ビット設定選択可能
• 変換時間： 1.2μs( 最小変換時間周辺クロック (CLKP)33MHz 時 )
1.2μs( 最小変換時間周辺クロック (CLKP)40MHz 時 )
■ 12 ビット A/D コンバータ ( 逐次比較型 )
• 分解能
：12 ビット
• 変換時間： 2.0μs( 最小変換時間周辺クロック (CLKP)33MHz 時 )
2.2μs( 最小変換時間周辺クロック (CLKP)40MHz 時 )
• 差動入力モードあり
■ クロックモニタ
分周 (2/4/8/16/32/64/128/256) した周辺クロック (CLKP) が出力可能
■ 積和演算回路
• RAM：命令 RAM(I-RAM)
256 × 16 ビット
係数 RAM(X-RAM)
64 × 32 ビット
変数 RAM(Y-RAM)
64 × 32 ビット
• 高速積和演算 (7 段パイプライン処理 )
• 積和演算 (32 ビット× 32 ビット＋ 72 ビット )
• 演算結果は 72 ビットから 32 ビットへの丸め処理で抽出 , もしくは 72 ビット結果
データ読出し可能
■ DMAC (DMA controller)
• 同時に最大 5 チャネルの動作が可能
• 2 つの転送要因 ( 内蔵ペリフェラル割込み , ソフトウェア ) によって転送起動が可能
• アドレッシングモード 32 ビットフルアドレス指定 ( 増加 / 減少 / 固定 )
• 転送モード ( バースト転送 / ステップ転送 / ブロック転送 )
• 転送データサイズは 8/16/32 ビットから選択可能
• 多バイト転送可能 ( ソフトにて決定 )
■ ワイルドレジスタ
対象アドレスに置かれた命令 / データの置換えが可能 ( 内蔵 Flash/ROM 領域内のみ )
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5
第 1 章 概要
1.1 概要
MB91470/480 シリーズ
■ その他の特長
• クロックソースとして発振回路を内蔵し , PLL 逓倍も選択可能
• リセット端子として INITX を用意
• その他 , ウォッチドッグタイマリセット , ソフトウェアリセットあり
• 低消費電力モードとしてストップモード , スリープモードをサポート
• ギア機能
• タイムベースタイマ内蔵
• CMOS 0.18 μm テクノロジ
• 電源 : 1 電源 [Vcc = 4.0V ∼ 5.5V]
• 内部回路は , 内蔵降圧回路により 1.9V が供給されます。
■ パッケージラインアップ
シリーズ名
MB91F475
MB91F478
MB91F479
MB91480 シリーズ
MB91F482
MB91F486
MB91F487
MB91482
MB91486
MB91487
FPT-144P-M12
(LQFP-0.40 mm)
−
−
FPT-144P-M27
(LQFP-0.40 mm)
−
−
BGA-144P-M06
(FBGA-0.80 mm)
−
−
パッケージ
6
MB91470 シリーズ
FPT-100P-M20
(LQFP-0.50 mm)
−
FPT-100P-M06
(QFP-0.65 mm)
−
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第 1 章 概要
1.1 概要
MB91470/480 シリーズ
■ 製品比較
特長
MB91470/480
シリーズ共通
EVA
MB91470 シリーズ
MB91FV470 MB91F475 MB91F478 MB91F479
224 ピン
端子数
MB91480 シリーズ
MB91F487 MB91F486 MB91F482
MB91487 MB91486 MB91482
144 ピン
100 ピン
256K
384K
512K
バイト
バイト
バイト
(Flash/ROM) (Flash/ROM) (Flash/ROM)
内蔵 Flash/
ROM 容量
512K バイト
(Flash)
256K
バイト
(Flash)
384K
バイト
(Flash)
512K
バイト
(Flash)
内蔵 RAM
容量
40K
バイト
16K
バイト
24K
バイト
32K
バイト
外部バス
あり
あり
−
I/O ポート
160
113
77
外部割込み
NMI
+
16 チャネル
NMI
+
10 チャネル
NMI
+
10 チャネル
リロード
タイマ
2 チャネル
2 チャネル
2 チャネル
タイミング
ジェネレー
タ
2 ユニット
1 ユニット
2 ユニット
PPG
8 ビット×
16 チャネル
16 ビット×
8 チャネル
8 ビット× 8 チャネル
16 ビット× 4 チャネル
(PPG 出力 : 8 チャネル )
8 ビット× 16 チャネル
16 ビット× 8 チャネル
(PPG 出力 : 10 チャネル )
多機能タイ
マ
2 ユニット
1 ユニット
2 ユニット
フリーラン
タイマ
6 チャネル
3 チャネル
6 チャネル
OCU
12 チャネル
6 チャネル
12 チャネル
ICU
8 チャネル
4 チャネル
8 チャネル
A/D 起動
コンペア
6 チャネル
3 チャネル
6 チャネル
波形ジェネ
レータ
12 チャネル
6 チャネル
12 チャネル
ベースタイ
マ
6 チャネル
4 チャネル
4 チャネル
アップダウ
ンカウンタ
2 チャネル
1 チャネル
−
CM71-10134-8
32K
バイト
FUJITSU SEMICONDUCTOR LIMITED
24K
バイト
16K
バイト
7
第 1 章 概要
1.1 概要
特長
MB91470/480 シリーズ
MB91470/480
シリーズ共通
EVA
MB91470 シリーズ
MB91FV470 MB91F475 MB91F478 MB91F479
MB91480 シリーズ
MB91F487 MB91F486 MB91F482
MB91487 MB91486 MB91482
マルチファ
ンクション
シリアル
インタ
フェース
6 ユニット
6 ユニット
3 ユニット
8/10 ビット
A/D コン
バータ
4 チャネル×
2 ユニット
16 チャネル
×
1 ユニット
12 チャネル× 1 ユニット
4 チャネル× 2 ユニット
10 チャネル× 1 ユニット
12 ビット
A/D コン
バータ
4 チャネル×
2 ユニット
4 チャネル× 2 ユニット
−
クロック
モニタ
1 ユニット
−
1 ユニット
積和演算
回路
1 ユニット
1 ユニット
1 ユニット
DMAC
5 チャネル
5 チャネル
5 チャネル
ワイルド
レジスタ
16 チャネル
16 チャネル
16 チャネル
デバッグ
機能
DSU4
−
−
8
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.2 ブロックダイヤグラム
MB91470/480 シリーズ
ブロックダイヤグラム
1.2
MB91470/480 シリーズのブロックダイヤグラムを示します。
■ MB91470 シリーズ (144 ピン ) ブロックダイヤグラム
VCC
VSS
C
FR60 CPU コア
ウォッチドッグ
タイマ
降圧回路
ビットサーチ
Flash/ROM
(最大512Kバイト)
32
積和演算回路
32
D-bus RAM
(最大28Kバイト)
F-bus RAM
(最大4Kバイト)
DMAC 5 チャネル
バスコンバータ
32
32
SYSCLK
A15～A00
D31～D16
MD2～MD0
INITX
X0
X1
32⇔16
アダプタ
クロック制御
16
16
NMIX
INT0～INT9
3 チャネル
外部バスI/F
ASX
CS0X～CS2X
RDX
WR0X, WR1X
RDY
1+10 チャネル
外部割込み
割込みコントローラ
SCK0～SCK5
SIN0～SIN5
SOT0～SOT5
ポートI/F
6 チャネル
マルチファンクション
シリアルインタフェース
1 チャネル
アップダウン
カウンタ
1 チャネル
タイミングジェネレータ
AVCC10
AVSS10
AVRH2
ADTG2
AN2-0～AN2-11
AVCC12
AVSS12
AVRH3
ADTG3
AN3-0～AN3-3
AVRH4
ADTG4
AN4-0～AN4-3
PPG0
～PPG7
12 チャネル入力
8/10-ビット A/D-2
多機能タイマ
4 チャネル入力
12-ビット A/D-3
4 チャネル入力
12-ビット A/D-4
3チャネル
A/D起動コンペア
4 チャネル
インプット
キャプチャ
3 チャネル
フリーランタイマ
TOUT0～TOUT3
- PWC
- リロードタイマ
- PWM
- PPG
IC0～IC3
CKI0
6 チャネル
アウトプット
コンペア
6 チャネル
波形ジェネレータ
CM71-10134-8
AIN0
BIN0
ZIN0
2 チャネル
リロードタイマ
8 チャネルPPG
4 チャネル
ベースタイマ
TIN0～TIN3
GPIO
RTO0～RTO5
DTTI0
FUJITSU SEMICONDUCTOR LIMITED
9
第 1 章 概要
1.2 ブロックダイヤグラム
MB91470/480 シリーズ
■ MB91480 シリーズ (100 ピン ) ブロックダイヤグラム
VCC
VSS
C
FR60 CPU コア
ウォッチドッグ
タイマ
降圧回路
ビットサーチ
32
Flash/ROM
(最大512Kバイト)
積和演算回路
32
D-bus RAM
(最大28Kバイト)
F-bus RAM
(最大4Kバイト)
DMAC 5 チャネル
バスコンバータ
32
32
MD2～MD0
INITX
X0
X1
32⇔16
アダプタ
クロック制御
16
NMIX
INT0～INT9
16
1+10 チャネル
外部割込み
クロックモニタ
CLKPOUT
割込みコントローラ
SCK0～SCK2
SIN0～SIN2
SOT0～SOT2
ポートI/F
3 チャネル
マルチファンクション
シリアルインタフェース
GPIO
2 チャネル
タイミングジェネレータ
AVCC10
AVSS10
10 チャネル入力
8/10-ビット A/D-2
ADTG0
AN0-0～AN0-3
4 チャネル入力
8/10-ビット A/D-0
ADTG1
AN1-0～AN1-3
4 チャネル入力
8/10-ビット A/D-1
PPG0
～PPG9
多機能タイマ
6チャネル
A/D起動コンペア
8チャネル
インプット
キャプチャ
6チャネル
フリーランタイマ
4 チャネル
ベースタイマ
TIN0～TIN3
TOUT0～TOUT3
- PWC
- リロードタイマ
- PWM
- PPG
IC0～IC7
CKI0,CKI1
12チャネル
アウトプット
コンペア
12チャネル
波形ジェネレータ
10
2 チャネル
リロードタイマ
16 チャネルPPG
AVRH2
ADTG2
AN2-0～AN2-9
RTO0～RTO11
DTTI0,DTTI1
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.3 端子配列図
MB91470/480 シリーズ
1.3
端子配列図
MB91470/480 シリーズの端子配列図および外形寸法図を示します。
■ LQFP-144 (MB91470 シリーズ )
(TOP VIEW)
P00/D16
P01/D17
P02/D18
P03/D19
P04/D20
P05/D21
P06/D22
P07/D23
P10/D24
P11/D25
P12/D26
P13/D27
P14/D28
P15/D29
P16/D30
P17/D31
VSS
VCC
P20/A00
P21/A01
P22/A02
P23/A03
P24/A04
P25/A05
P26/A06
P27/A07
P30/A08
P31/A09
P32/A10
P33/A11
P34/A12
P35/A13
P36/A14
P37/A15
P50/CS0X
VSS
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
VCC
P51/CS1X
P52/CS2X
P53/ASX
P54/RDX
P55/WR0X
P56/WR1X
P60/SYSCLK
P61/RDY
PJ0/TIN0
PJ1/TOUT0
PJ2/TIN1
PJ3/TOUT1
PJ4/TIN2
PJ5/TOUT2
PJ6/TIN3
PJ7/TOUT3
VCC
VSS
P80/INT0
P81/INT1
P82/INT2
P83/INT3
P84/INT4/PPG4
P85/INT5/PPG5
P86/INT6/PPG6
P87/INT7/PPG7
P90/INT8
P91/INT9
NMIX
PL0/AIN0
PL1/BIN0
PL2/ZIN0
INITX
VCC
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
PH5/SOT3
PH4/SIN3
PH3/SCK3
PH2/SOT2
PH1/SIN2
PH0/SCK2
PG5/SOT1
PG4/SIN1
PG3/SCK1
PG2/SOT0
PG1/SIN0
PG0/SCK0
AVSS10
AVRH2
AVCC10
PD3/AN2-11
PD2/AN2-10
PD1/AN2-9
PD0/AN2-8
PC7/AN2-7
PC6/AN2-6
PC5/AN2-5/SOT5
PC4/AN2-4/SIN5
PC3/AN2-3/SCK5
PC2/AN2-2/SOT4
PC1/AN2-1/SIN4
PC0/AN2-0/SCK4
VCC
VSS
PE7/AN4-3
PE6/AN4-2
PE5/AN4-1
PE4/AN4-0
AVRH4
AVCC12
AVRH3
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
AVSS12
PE3/AN3-3
PE2/AN3-2
PE1/AN3-1
PE0/AN3-0
PA4/ADTG4
PA3/ADTG3
PA2/ADTG2
PM3/PPG3
PM2/PPG2
PM1/PPG1
PM0/PPG0
VCC
VSS
C
PP5/DTTI0
PP4/CKI0
VSS
X1
X0
MD0
MD1
MD2
PP3/IC3
PP2/IC2
PP1/IC1
PP0/IC0
VSS
VCC
PQ5/RTO5
PQ4/RTO4
PQ3/RTO3
PQ2/RTO2
PQ1/RTO1
PQ0/RTO0
VCC
(FTP-144P-M12, FPT-144P-M27)
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
11
第 1 章 概要
1.3 端子配列図
MB91470/480 シリーズ
■ FBGA-144 (MB91470 シリーズ )
▼Index
1
2
3
4
5
6
7
8
9
10
11
12
13
A
1
48
47
46
45
44
43
42
41
40
39
38
37
A
B
2
49
88
87
86
85
84
83
82
81
80
79
36
B
C
3
50
89
120
119
118
117
116
115
114
113
78
35
C
D
4
51
90
121
144
143
142
141
140
139
112
77
34
D
E
5
52
91
122
138
111
76
33
E
F
6
53
92
123
137
110
75
32
F
G
7
54
93
124
136
109
74
31
G
H
8
55
94
125
135
108
73
30
H
J
9
56
95
126
134
107
72
29
J
K
10
57
96
127
128
129
130
131
132
133
106
71
28
K
L
11
58
97
98
99
100
101
102
103
104
105
70
27
L
M
12
59
60
61
62
63
64
65
66
67
68
69
26
M
N
13
14
15
16
17
18
19
20
21
22
23
24
25
N
1
2
3
4
5
6
7
8
9
10
11
12
13
TOP VIEW
(BGA-144P-M06)
12
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.3 端子配列図
MB91470/480 シリーズ
■ LQFP-100 (MB91480 シリーズ )
(TOP VIEW)
VCC
PG0/SCK0
PG1/SIN0
PG2/SOT0
PG3/SCK1
PG4/SIN1
PG5/SOT1
PH0/SCK2
PH1/SIN2
PH2/SOT2
PJ0/TIN0
PJ1/TOUT0
PJ2/TIN1
PJ3/TOUT1
PJ4/TIN2
PJ5/TOUT2
PJ6/TIN3
PJ7/TOUT3
P80/INT0
P81/INT1
P82/INT2
P83/INT3
P84/INT4/PPG4
P85/INT5/PPG5
VSS
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
VCC
P86/INT6/PPG6
P87/INT7/PPG7
P90/INT8/PPG8
P91/INT9/PPG9
NMIX
PM0/PPG0
PM1/PPG1
PM2/PPG2
PM3/PPG3
PF0/CLKPOUT
PP0/IC0
PP1/IC1
PP2/IC2
PP3/IC3
PP4/CKI0
PP5/DTTI0
VSS
VCC
PQ0/RTO0
PQ1/RTO1
PQ2/RTO2
PQ3/RTO3
PQ4/RTO4
PQ5/RTO5
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
VSS
PA1/ADTG1
PA0/ADTG0
PB7/AN1-3
PB6/AN1-2
PB5/AN1-1
PB4/AN1-0
PB3/AN0-3
PB2/AN0-2
PB1/AN0-1
PB0/AN0-0
AVSS10
AVRH2
AVCC10
PD1/AN2-9
PD0/AN2-8
PC7/AN2-7
PC6/AN2-6
PC5/AN2-5
PC4/AN2-4
PC3/AN2-3
PC2/AN2-2
PC1/AN2-1
PC0/AN2-0
VCC
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
VSS
PA2/ADTG2
INITX
VSS
X1
X0
MD0
MD1
MD2
PR5/DTTI1
PR4/CKI1
PR3/IC7
PR2/IC6
PR1/IC5
PR0/IC4
C
VSS
VCC
VCC
PS5/RTO11
PS4/RTO10
PS3/RTO9
PS2/RTO8
PS1/RTO7
PS0/RTO6
(FPT-100P-M20)
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
13
第 1 章 概要
1.3 端子配列図
MB91470/480 シリーズ
■ QFP-100 (MB91480 シリーズ )
(TOP VIEW)
PG1/SIN0
PG2/SOT0
PG3/SCK1
PG4/SIN1
PG5/SOT1
PH0/SCK2
PH1/SIN2
PH2/SOT2
PJ0/TIN0
PJ1/TOUT0
PJ2/TIN1
PJ3/TOUT1
PJ4/TIN2
PJ5/TOUT2
PJ6/TIN3
PJ7/TOUT3
P80/INT0
P81/INT1
P82/INT2
P83/INT3
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
P84/INT4/PPG4
P85/INT5/PPG5
VSS
VCC
P86/INT6/PPG6
P87/INT7/PPG7
P90/INT8/PPG8
P91/INT9/PPG9
NMIX
PM0/PPG0
PM1/PPG1
PM2/PPG2
PM3/PPG3
PF0/CLKPOUT
PP0/IC0
PP1/IC1
PP2/IC2
PP3/IC3
PP4/CKI0
PP5/DTTI0
VSS
VCC
PQ0/RTO0
PQ1/RTO1
PQ2/RTO2
PQ3/RTO3
PQ4/RTO4
PQ5/RTO5
PS0/RTO6
PS1/RTO7
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
PG0/SCK0
VCC
VSS
PA1/ADTG1
PA0/ADTG0
PB7/AN1-3
PB6/AN1-2
PB5/AN1-1
PB4/AN1-0
PB3/AN0-3
PB2/AN0-2
PB1/AN0-1
PB0/AN0-0
AVSS10
AVRH2
AVCC10
PD1/AN2-9
PD0/AN2-8
PC7/AN2-7
PC6/AN2-6
PC5/AN2-5
PC4/AN2-4
PC3/AN2-3
PC2/AN2-2
PC1/AN2-1
PC0/AN2-0
VCC
VSS
PA2/ADTG2
INITX
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
VSS
X1
X0
MD0
MD1
MD2
PR5/DTTI1
PR4/CKI1
PR3/IC7
PR2/IC6
PR1/IC5
PR0/IC4
C
VSS
VCC
VCC
PS5/RTO11
PS4/RTO10
PS3/RTO9
PS2/RTO8
(FPT-100P-M06)
14
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.4 外形寸法図
MB91470/480 シリーズ
外形寸法図
1.4
MB91470/480 シリーズで使用する各パッケージの外形寸法図を示します。
■ パッケージ外形寸法図 (FPT-144P-M12)
プラスチック・LQFP, 144ピン
(FPT-144P-M12)
プラスチック・LQFP, 144ピン
（FPT-144P-M12）
リードピッチ
0.40 mm
パッケージ幅×
パッケージ長さ
16.0 × 16.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
0.88 g
コード（参考）
P-LFQFP144-16×16-0.40
注1）*印寸法はレジン残りを含む。レジン残りは片側+0.25(.010)MAX
注2）端子幅および端子厚さはメッキ厚を含む。
注3）端子幅はタイバ切断残りを含まず。
18.00±0.20(.709±.008)SQ
+0.40
+.016
*16.00 –0.10 .630 –.004 SQ
73
108
72
109
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
(Mounting height)
.059 –.004
INDEX
0~8°
37
144
LEAD No.
1
0.60±0.15
(.024±.006)
36
0.40(.016)
C
"A"
0.18±0.035
.007±.001
+0.05
0.07(.003)
M
0.145 –0.03
0.10±0.05
(.004±.002)
(Stand off)
0.25(.010)
+.002
.006 –.001
2003-2010 FUJITSU SEMICONDUCTOR LIMITED F144024S-c-3-5
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
15
第 1 章 概要
1.4 外形寸法図
MB91470/480 シリーズ
■ パッケージ外形寸法図 (FPT-144P-M27)
プラスチック・LQFP, 144 ピン
(FPT-144P-M27)
リードピッチ
0.40 mm
パッケージ幅×
パッケージ長さ
16.0 mm × 16.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max
質量
0.88 g
コード（参考）
P-LFQFP144-16× 16-0.40
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
（FPT-144P-M27）
18.00±0.20(.709±.008) SQ
* 16.00±0.10(.630±.004) SQ
108
73
Details of "A" part
72
109
+0.20
+.008
1.50 –0.10 .059 –.004
(Mounting height)
0.25(.010)
0.08(.003)
0˚~8˚
INDEX
0.60±0.15
(.024±.006)
"A"
LEAD No.
1
36
0.40(.016)
C
0.10±0.05
(.004±.002)
(Stand off)
37
144
+0.05
0.145 –0.03
( .006 –+.002
.001 )
0.18±0.035
(.007±.001)
0.07(.003)
M
2010 FUJITSU SEMICONDUCTOR LIMITED F144027Sc(1)-1-1
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
16
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.4 外形寸法図
MB91470/480 シリーズ
■ パッケージ外形寸法図 (BGA-144P-M06)
プラスチック・PFBGA, 144ピン
リードピッチ
0.80 mm
パッケージ幅×
パッケージ長さ
12.00 × 12.00 mm
リード形状
半田ボール
封止方法
プラスチックモールド
ボールサイズ
∅0.45 mm
取付け高さ
1.45 mm Max.
質量
約 0.32 g
(BGA-144P-M06)
プラスチック・PFBGA, 144ピン
（BGA-144P-M06）
B
12.00±0.10(.472±.004)
0.20(.008) S B
0.80(.031)
REF
13
12
11
10
9
8
7
6
5
4
3
2
1
0.80(.031)
REF
A
12.00±0.10
(.472±.004)
(INDEX AREA)
N M L K J H G F E D C B A
INDEX
0.20(.008) S A
1.25±0.20
0.35±0.10
(.014±.004)
(Stand off)
(.049±.008)
(Seated height)
144-ø0.45±0.10
(144-ø.018±.004)
ø0.08(.003)
M
S A B
S
0.10(.004) S
C
2003-2010 FUJITSU SEMICONDUCTOR LIMITED B144006S-c-1-3
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
17
第 1 章 概要
1.4 外形寸法図
MB91470/480 シリーズ
■ パッケージ外形寸法図 (FPT-100P-M20)
プラスチック・LQFP, 100 ピン
(FPT-100P-M20)
リードピッチ
0.50 mm
パッケージ幅×
パッケージ長さ
14.0 mm × 14.0 mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70 mm Max
質量
0.65 g
コード（参考）
P-LFQFP100-14×14-0.50
プラスチック・LQFP, 100 ピン
（FPT-100P-M20）
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
16.00±0.20(.630±.008)SQ
* 14.00±0.10(.551±.004)SQ
75
51
76
50
0.08(.003)
Details of "A" part
+0.20
26
100
1
25
C
0.20±0.05
(.008±.002)
0.08(.003)
M
0.10±0.10
(.004±.004)
(Stand off)
0°~8°
"A"
0.50(.020)
+.008
1.50 –0.10 .059 –.004
(Mounting height)
INDEX
0.145±0.055
(.006±.002)
2005 -2010 FUJITSU SEMICONDUCTOR LIMITED F100031S-c-3-5
0.50±0.20
(.020±.008)
0.60±0.15
(.024±.006)
0.25(.010)
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
18
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.4 外形寸法図
MB91470/480 シリーズ
■ パッケージ外形寸法図 (FPT-100P-M06)
プラスチック・QFP, 100ピン
リードピッチ
0.65 mm
パッケージ幅×
パッケージ長さ
14.00 × 20.00mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
3.35 mm MAX
コード（参考）
P-QFP100-14×20-0.65
(FPT-100P-M06)
プラスチック・QFP, 100ピン
（FPT-100P-M06）
注1）*印寸法はレジン残りを含まず。
注2）端子幅および端子厚さはメッキ厚を含む。
注3）端子幅はタイバ切断残りを含まず。
23.90±0.40(.941±.016)
*20.00±0.20(.787±.008)
80
51
81
50
0.10(.004)
17.90±0.40
(.705±.016)
*14.00±0.20
(.551±.008)
INDEX
Details of "A" part
100
0.25(.010)
+0.35
3.00 –0.20
+.014
.118 –.008
(Mounting height)
0~8°
31
1
30
0.65(.026)
0.32±0.05
(.013±.002)
0.13(.005)
M
0.17±0.06
(.007±.002)
0.80±0.20
(.031±.008)
0.88±0.15
(.035±.006)
"A"
C
2002-2010 FUJITSU SEMICONDUCTOR LIMITED F100008S-c-5-7
0.25±0.20
(.010±.008)
(Stand off)
単位：mm（inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
19
第 1 章 概要
1.5 端子機能一覧
1.5
MB91470/480 シリーズ
端子機能一覧
表 1.5-1 に , 端子機能について説明します。
■ 端子機能一覧
表 1.5-1 端子機能一覧表 (1 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
LQFP- FBGA- LQFP- QFP144
144
100
100
50
51
M6
N6
42
43
45
46
入出力
端子名 回路
形式 *
MD2
MD1
機能
H,K
モード端子 2 です。
この端子の設定により基本動作モードを設定しま
す。
VCC または VSS に接続してください。フラッシュ
メモリ品は回路形式 K です。
H,K
モード端子 1 です。
この端子の設定により基本動作モードを設定しま
す。
VCC または VSS に接続してください。フラッシュ
メモリ品は回路形式 K です。
モード端子 0 です。
この端子の設定により基本動作モードを設定しま
す。
VCC または VSS に接続してください。フラッシュ
メモリ品は回路形式 K です。
52
K5
44
47
MD0
H,K
53
L6
45
48
X0
A
クロック ( 発振 ) 入力です。
54
K6
46
49
X1
A
クロック ( 発振 ) 出力です。
34
L1
48
51
INITX
I
外部リセット入力です。
30
J4
6
9
NMIX
H
NMI(Non Maskable Interrupt) 入力です。
109
A12
−
−
−
−
−
−
−
−
−
−
110
111
112
113
20
B12
A11
B11
C12
D16
P00
D17
P01
D18
P02
D19
P03
D20
P04
C
外部データバス入出力端子 bit16 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit17 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit18 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit19 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit20 です。
汎用入出力ポートです。
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (2 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
114
115
116
117
118
119
120
121
122
123
124
127
128
129
130
131
132
B10
A10
C11
C10
B9
A9
D10
C9
B8
A8
D9
A7
B7
C7
D7
A6
B6
CM71-10134-8
−
−
−
−
−
−
−
−
−
−
−
−
D21
P05
D22
P06
D23
P07
D24
P10
D25
P11
D26
P12
D27
−
−
−
−
−
−
P13
D28
P14
D29
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
P15
D30
P16
D31
P17
A00
P20
A01
P21
A02
P22
A03
P23
A04
P24
A05
P25
入出力
回路
形式 *
C
機能
外部データバス入出力端子 bit21 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit22 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit23 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit24 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit25 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit26 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit27 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit28 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit29 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit30 です。
汎用入出力ポートです。
C
外部データバス入出力端子 bit31 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit0 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit1 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit2 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit3 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit4 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit5 です。
汎用入出力ポートです。
FUJITSU SEMICONDUCTOR LIMITED
21
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (3 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
133
134
135
136
137
138
139
140
141
142
143
2
3
C6
D6
A5
B5
C5
D5
A4
B4
C4
A3
A2
B2
C1
−
−
−
−
−
−
−
−
−
−
−
−
A06
P26
A07
P27
A08
P30
A09
P31
A10
P32
A11
P33
A12
−
−
−
−
−
−
P34
A13
P35
A14
−
−
−
−
−
−
−
−
4
C2
−
−
5
B3
−
−
6
D2
−
−
P36
A15
P37
CS0X
P50
CS1X
P51
CS2X
P52
ASX
P53
RDX
P54
WR0X
入出力
回路
形式 *
C
7
D1
−
−
P56
22
外部アドレスバス出力端子 bit6 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit7 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit8 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit9 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit10 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit11 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit12 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit13 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit14 です。
汎用入出力ポートです。
C
外部アドレスバス出力端子 bit15 です。
汎用入出力ポートです。
C
外部チップセレクト 0 出力です。
汎用入出力ポートです。
C
外部チップセレクト 1 出力です。
汎用入出力ポートです。
C
外部チップセレクト 2 出力です。
汎用入出力ポートです。
C
C
C
P55
WR1X
機能
外部アドレスストローブ出力です。
汎用入出力ポートです。
外部リードストローブ出力です。
汎用入出力ポートです。
外部ライトストローブ出力です。
外部データバス入出力 bit31 ∼ bit24 に対応します。
汎用入出力ポートです。
C
外部ライトストローブ出力です。
外部データバス入出力 bit23 ∼ bit16 に対応します。
汎用入出力ポートです。
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (4 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
8
9
20
21
22
23
C3
D3
G2
G3
G4
H1
SYSCLK
−
−
94
95
96
97
−
−
97
98
99
100
P60
RDY
P61
INT0
P80
INT1
P81
INT2
P82
INT3
P83
入出力
回路
形式 *
C
C
D
25
26
27
28
29
−
H2
H3
H4
J1
J2
J3
−
98
99
2
3
4
5
−
1
2
5
6
7
8
−
PPG4
汎用入出力ポートです。
外部レディ入力です。
汎用入出力ポートです。
外部割込み 0 入力です。
D
外部割込み 1 入力です。
汎用入出力ポートです。
D
外部割込み 2 入力です。
汎用入出力ポートです。
D
外部割込み 3 入力です。
汎用入出力ポートです。
外部割込み 4 入力です。
D
PPG タイマ 4 の出力です。
P84
汎用入出力ポートです。
INT5
外部割込み 5 入力です。
PPG5
D
PPG タイマ 5 の出力です。
P85
汎用入出力ポートです。
INT6
外部割込み 6 入力です。
PPG6
D
PPG タイマ 6 の出力です。
P86
汎用入出力ポートです。
INT7
外部割込み 7 入力です。
PPG7
D
PPG タイマ 7 の出力です。
P87
汎用入出力ポートです。
INT8
外部割込み 8 入力です。
PPG8
D
PPG タイマ 8 の出力です。
P90
汎用入出力ポートです。
INT9
外部割込み 9 入力です。
PPG9
D
PPG タイマ 9 の出力です。
P91
汎用入出力ポートです。
INT10
外部割込み 10 入力です。
PPG10
P92
CM71-10134-8
外部クロック出力です。
汎用入出力ポートです。
INT4
24
機能
D
PPG タイマ 10 の出力です。
汎用入出力ポートです。
FUJITSU SEMICONDUCTOR LIMITED
23
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (5 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
入出力
回路
形式 *
INT11
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
PPG11
外部割込み 11 入力です。
D
−
−
76
汎用入出力ポートです。
INT12
外部割込み 12 入力です。
PPG12
D
−
74
77
汎用入出力ポートです。
INT13
外部割込み 13 入力です。
PPG13
D
L9
49
52
汎用入出力ポートです。
INT14
外部割込み 14 入力です。
PPG14
D
67
−
K9
N10
−
−
−
−
−
65
68
汎用入出力ポートです。
INT15
外部割込み 15 入力です。
PPG15
D
ADTG0
ADTG1
ADTG2
ADTG3
PA3
ADTG4
PA4
AN0-0
−
−
69
AN0-1
D
−
−
67
70
PB2
24
8/10 ビット A/D コンバータ 0 の外部トリガ入力で
す。
汎用入出力ポートです。
D
8/10 ビット A/D コンバータ１の外部トリガ入力で
す。
汎用入出力ポートです。
D
8/10 ビット A/D コンバータ 2 の外部トリガ入力で
す。
汎用入出力ポートです。
D
12 ビット A/D コンバータ 3 の外部トリガ入力です。
汎用入出力ポートです。
D
12 ビット A/D コンバータ 4 の外部トリガ入力です。
汎用入出力ポートです。
G
8/10 ビット A/D コンバータ 0 のアナログ 0 入力で
す。
汎用入出力ポートです。
G
PB1
AN0-2
PPG タイマ 15 の出力です。
汎用入出力ポートです。
PB0
66
PPG タイマ 14 の出力です。
P96
PA2
66
PPG タイマ 13 の出力です。
P95
PA1
65
PPG タイマ 12 の出力です。
P94
PA0
−
PPG タイマ 11 の出力です。
P93
P97
73
機能
8/10 ビット A/D コンバータ 0 のアナログ 1 入力で
す。
汎用入出力ポートです。
G
8/10 ビット A/D コンバータ 0 のアナログ 2 入力で
す。
汎用入出力ポートです。
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (6 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
−
−
68
71
AN0-3
入出力
回路
形式 *
G
PB3
−
−
69
72
AN1-0
−
−
70
73
G
−
71
74
AN1-2
G
−
−
75
AN1-3
G
G
52
55
SCK4
(SCL4)
8/10 ビット A/D コンバータ 2 のアナログ 0 入力で
す。
G
PC0
J13
53
56
SIN4
8/10 ビット A/D コンバータ 2 のアナログ 1 入力で
す。
G
PC1
K10
54
57
SOT4
(SDA4)
8/10 ビット A/D コンバータ 2 のアナログ 2 入力で
す。
G
PC2
J11
55
58
SCK5
(SCL5)
PC3
CM71-10134-8
マルチファンクションシリアルインタフェース 4 の
データ出力です (I2C モード時 , SDA4)。
汎用入出力ポートです。
8/10 ビット A/D コンバータ 2 のアナログ 3 入力で
す。
AN2-3
85
マルチファンクションシリアルインタフェース 4 の
データ入力です (I2C モード時 , 未使用 )。
汎用入出力ポートです。
AN2-2
84
マルチファンクションシリアルインタフェース 4 の
クロック入出力です (I2C モード時 , SCL4)。
汎用入出力ポートです。
AN2-1
83
8/10 ビット A/D コンバータ 1 のアナログ 3 入力で
す。
汎用入出力ポートです。
AN2-0
J12
8/10 ビット A/D コンバータ 1 のアナログ 2 入力で
す。
汎用入出力ポートです。
PB7
82
8/10 ビット A/D コンバータ 1 のアナログ 1 入力で
す。
汎用入出力ポートです。
PB6
72
8/10 ビット A/D コンバータ 1 のアナログ 0 入力で
す。
汎用入出力ポートです。
PB5
−
8/10 ビット A/D コンバータ 0 のアナログ 3 入力で
す。
汎用入出力ポートです。
PB4
AN1-1
機能
G
マルチファンクションシリアルインタフェース 5 の
クロック入出力です (I2C モード時 , SCL5)。
汎用入出力ポートです。
FUJITSU SEMICONDUCTOR LIMITED
25
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (7 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
入出力
回路
形式 *
8/10 ビット A/D コンバータ 2 のアナログ 4 入力で
す。
AN2-4
86
H12
56
59
SIN5
G
PC4
H13
57
60
SOT5
(SDA5)
8/10 ビット A/D コンバータ 2 のアナログ 5 入力で
す。
G
PC5
88
J10
58
61
AN2-6
H11
59
62
AN2-7
G
H10
60
63
AN2-8
G
91
G13
61
64
G
G12
−
−
AN2-10
G
G11
−
−
AN2-11
G
M10
−
−
AN3-0/
AN3-0P
G
69
L10
−
−
PE1
26
8/10 ビット A/D コンバータ 2 のアナログ 11 入力で
す。
汎用入出力ポートです。
G
PE0
AN3-1/
AN3-0N
8/10 ビット A/D コンバータ 2 のアナログ 10 入力で
す。
汎用入出力ポートです。
PD3
68
8/10 ビット A/D コンバータ 2 のアナログ 9 入力で
す。
汎用入出力ポートです。
PD2
93
8/10 ビット A/D コンバータ 2 のアナログ 8 入力で
す。
汎用入出力ポートです。
PD1
92
8/10 ビット A/D コンバータ 2 のアナログ 7 入力で
す。
汎用入出力ポートです。
PD0
AN2-9
8/10 ビット A/D コンバータ 2 のアナログ 6 入力で
す。
汎用入出力ポートです。
PC7
90
マルチファンクションシリアルインタフェース 5 の
データ出力です (I2C モード時 , SDA5)。
汎用入出力ポートです。
PC6
89
マルチファンクションシリアルインタフェース 5 の
データ入力です (I2C モード時 , 未使用 )。
汎用入出力ポートです。
AN2-5
87
機能
通常入力モード時 ,12 ビット A/D コンバータ 3 のア
ナログ 0 入力です。
差動入力モード時 ,12 ビット A/D コンバータ 3 のア
ナログ 0(+) 側入力です。
汎用入出力ポートです。
G
通常入力モード時 ,12 ビット A/D コンバータ 3 のア
ナログ 1 入力です。
差動入力モード時 ,12 ビット A/D コンバータ 3 のア
ナログ 0(-) 側入力です。
汎用入出力ポートです。
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第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (8 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
70
N11
−
−
AN3-2/
AN3-1P
入出力
回路
形式 *
G
PE2
71
N12
−
−
AN3-3/
AN3-1N
L12
−
−
AN4-0/
AN4-0P
G
77
M11
−
−
G
78
K12
−
−
G
K13
−
−
AN4-3/
AN4-1N
G
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
CM71-10134-8
11
−
−
−
−
−
−
−
14
PF0
通常入力モード時 ,12 ビット A/D コンバータ 4 のア
ナログ 2 入力です。
差動入力モード時 ,12 ビット A/D コンバータ 4 のア
ナログ 1(+) 側入力です。
汎用入出力ポートです。
G
PE7
CLKPOUT
通常入力モード時 ,12 ビット A/D コンバータ 4 のア
ナログ 1 入力です。
差動入力モード時 ,12 ビット A/D コンバータ 4 のア
ナログ 0(-) 側入力です。
汎用入出力ポートです。
PE6
79
通常入力モード時 ,12 ビット A/D コンバータ 4 のア
ナログ 0 入力です。
差動入力モード時 ,12 ビット A/D コンバータ 4 のア
ナログ 0(+) 側入力です。
汎用入出力ポートです。
PE5
AN4-2/
AN4-1P
通常入力モード時 ,12 ビット A/D コンバータ 3 のア
ナログ 3 入力です。
差動入力モード時 ,12 ビット A/D コンバータ 3 のア
ナログ 1(-) 側入力です。
汎用入出力ポートです。
PE4
AN4-1/
AN4-0N
通常入力モード時 ,12 ビット A/D コンバータ 3 のア
ナログ 2 入力です。
差動入力モード時 ,12 ビット A/D コンバータ 3 のア
ナログ 1(+) 側入力です。
汎用入出力ポートです。
PE3
76
機能
通常入力モード時 ,12 ビット A/D コンバータ 4 のア
ナログ 3 入力です。
差動入力モード時 ,12 ビット A/D コンバータ 4 のア
ナログ 1(-) 側入力です。
汎用入出力ポートです。
D
クロックモニタ出力です。
汎用入出力ポートです。
−
PF1
D
汎用入出力ポートです。
−
PF2
D
汎用入出力ポートです。
−
PF3
D
汎用入出力ポートです。
−
PF4
D
汎用入出力ポートです。
−
PF5
D
汎用入出力ポートです。
−
PF6
D
汎用入出力ポートです。
−
PF7
D
汎用入出力ポートです。
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27
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (9 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
97
F11
77
80
SCK0
(SCL0)
入出力
回路
形式 *
D
PG0
98
F10
78
81
SIN0
E13
79
82
SOT0
(SDA0)
D
E12
80
83
SCK1
(SCL1)
D
E11
81
84
SIN1
D
E10
82
85
SOT1
(SDA1)
D
D13
83
86
SCK2
(SCL2)
D
D12
84
87
SIN2
D
D11
85
88
SOT2
(SDA2)
D
C13
−
−
SCK3
(SCL3)
D
B13
−
−
SIN3
D
A13
−
−
SOT3
(SDA3)
PH5
28
マルチファンクションシリアルインタフェース 3 の
クロック入出力です (I2C モード時 , SCL3)。
汎用入出力ポートです。
D
PH4
108
マルチファンクションシリアルインタフェース 2 の
データ出力です (I2C モード時 , SDA2)。
汎用入出力ポートです。
PH3
107
マルチファンクションシリアルインタフェース 2 の
データ入力です (I2C モード時 , 未使用 )。
汎用入出力ポートです。
PH2
106
マルチファンクションシリアルインタフェース 2 の
クロック入出力です (I2C モード時 , SCL2)。
汎用入出力ポートです。
PH1
105
マルチファンクションシリアルインタフェース 1 の
データ出力です (I2C モード時 , SDA1)。
汎用入出力ポートです。
PH0
104
マルチファンクションシリアルインタフェース 1 の
データ入力です (I2C モード時 , 未使用 )。
汎用入出力ポートです。
PG5
103
マルチファンクションシリアルインタフェース 1 の
クロック入出力です (I2C モード時 , SCL1)。
汎用入出力ポートです。
PG4
102
マルチファンクションシリアルインタフェース 0 の
データ出力です (I2C モード時 , SDA0)。
汎用入出力ポートです。
PG3
101
マルチファンクションシリアルインタフェース 0 の
データ入力です (I2C モード時 , 未使用 )。
汎用入出力ポートです。
PG2
100
マルチファンクションシリアルインタフェース 0 の
クロック入出力です (I2C モード時 , SCL0)。
汎用入出力ポートです。
PG1
99
機能
マルチファンクションシリアルインタフェース 3 の
データ入力です (I2C モード時 , 未使用 )。
汎用入出力ポートです。
D
マルチファンクションシリアルインタフェース 3 の
データ出力です (I2C モード時 , SDA3)。
汎用入出力ポートです。
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CM71-10134-8
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (10 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
10
11
12
13
14
15
16
17
31
E2
E1
D4
E3
F2
F1
E4
F3
K1
86
87
88
89
90
91
92
93
89
90
91
92
93
94
95
96
TIN0
PJ0
TOUT0
PJ1
TIN1
PJ2
TOUT1
PJ3
TIN2
PJ4
TOUT2
PJ5
TIN3
PJ6
TOUT3
PJ7
AIN0
−
−
入出力
回路
形式 *
D
K2
−
−
BIN0
D
K3
−
−
ZIN0
D
62
63
64
46
L8
K8
N9
M9
M5
CM71-10134-8
7
8
9
10
12
10
11
12
13
15
PPG0
PM0
PPG1
PM1
PPG2
PM2
PPG3
PM3
IC0
PP0
ベースタイマ 1 入力です。
汎用入出力ポートです。
D
ベースタイマ 1 出力です。
汎用入出力ポートです。
D
ベースタイマ 2 入力です。
汎用入出力ポートです。
D
ベースタイマ 2 出力です。
汎用入出力ポートです。
D
ベースタイマ 3 入力です。
汎用入出力ポートです。
D
ベースタイマ 3 出力です。
汎用入出力ポートです。
D
アップダウンカウンタ 0 用 8/16 ビットアップカウ
ント入力端子です。
汎用入出力ポートです。
D
アップダウンカウンタ 0 用 8/16 ビットダウンカウ
ント入力端子です。
汎用入出力ポートです。
D
PL2
61
ベースタイマ 0 出力です。
汎用入出力ポートです。
PL1
33
ベースタイマ 0 入力です。
汎用入出力ポートです。
PL0
32
機能
アップダウンカウンタ 0 用 8/16 ビットリセット入
力端子です。
汎用入出力ポートです。
D
PPG タイマ 0 の出力です。
汎用入出力ポートです。
D
PPG タイマ 1 の出力です。
汎用入出力ポートです。
D
PPG タイマ 2 の出力です。
汎用入出力ポートです。
D
PPG タイマ 3 の出力です。
汎用入出力ポートです。
D
インプットキャプチャ 0 のトリガ入力です。
汎用入出力ポートです。
FUJITSU SEMICONDUCTOR LIMITED
29
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (11 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
47
48
49
56
N5
K4
L5
M7
13
14
15
16
16
17
18
19
IC1
PP1
IC2
PP2
IC3
PP3
CKI0
入出力
回路
形式 *
D
L7
17
20
DTTI0
D
38
39
40
41
42
43
M2
N3
M3
L2
M4
N4
20
21
22
23
24
25
−
−
36
−
−
37
−
−
38
−
−
−
39
−
40
23
24
25
26
27
28
39
40
41
42
43
PQ0
RTO1
PQ1
RTO2
PQ2
RTO3
PQ3
RTO4
PQ4
RTO5
PQ5
IC4
PR0
IC5
PR1
IC6
PR2
IC7
PR3
CKI1
PR4
30
インプットキャプチャ 2 のトリガ入力です。
汎用入出力ポートです。
D
インプットキャプチャ 3 のトリガ入力です。
汎用入出力ポートです。
D
フリーランタイマ ch.0 ∼ ch.2 の外部クロック入力
端子です。
汎用入出力ポートです。
D
PP5
RTO0
インプットキャプチャ 1 のトリガ入力です。
汎用入出力ポートです。
PP4
57
機能
多機能タイマ 0 の波形ジェネレータ出力 RTO0 ∼
RTO5 を制御する入力信号です。
汎用入出力ポートです。
J
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 0 の波形ジェネレータ出力です。
汎用入出力ポートです。
D
インプットキャプチャ 4 のトリガ入力です。
汎用入出力ポートです。
D
インプットキャプチャ 5 のトリガ入力です。
汎用入出力ポートです。
D
インプットキャプチャ 6 のトリガ入力です。
汎用入出力ポートです。
D
インプットキャプチャ 7 のトリガ入力です。
汎用入出力ポートです。
D
フリーランタイマ ch.3 ∼ ch.5 の外部クロック入力
端子です。
汎用入出力ポートです。
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CM71-10134-8
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
表 1.5-1 端子機能一覧表 (12 / 12)
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
LQFP- FBGA- LQFP- QFP144
144
100
100
−
−
41
44
DTTI1
入出力
回路
形式 *
D
PR5
−
−
26
−
−
27
−
−
28
−
−
29
−
−
30
−
−
31
29
30
31
32
33
34
RTO6
PS0
RTO7
PS1
RTO8
PS2
RTO9
PS3
RTO10
PS4
RTO11
PS5
機能
多機能タイマ 1 の波形ジェネレータ出力 RTO6 ∼
RTO11 を制御する入力信号です。
汎用入出力ポートです。
J
多機能タイマ 1 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 1 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 1 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 1 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 1 の波形ジェネレータ出力です。
汎用入出力ポートです。
J
多機能タイマ 1 の波形ジェネレータ出力です。
汎用入出力ポートです。
*：入出力回路形式については「1.6 入出力回路形式」を参照してください。
CM71-10134-8
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31
第 1 章 概要
1.5 端子機能一覧
MB91470/480 シリーズ
[ 電源・GND 端子 ]
端子番号
MB91470
シリーズ
MB91480
シリーズ
端子名
機能
LQFP- FBGA- LQFP- QFP144
144
100
100
1
18
35
37
44
60
81
126
B1
F4
M1
N2
L3
M8
K11
D8
1
19
32
33
51
76
4
22
35
36
54
79
VCC
電源端子です。すべて同電位でお使いください。
19
36
45
55
59
80
125
144
A1
G1
N1
L4
N7
N8
L11
C8
18
34
47
50
75
100
21
37
50
53
78
3
VSS
GND 端子です。すべて同電位でお使いください。
58
K7
35
38
C
内部レギュレータ用のコンデンサ結合端子です。
94
G10
62
65
AVCC10
8/10 ビット A/D コンバータ 0/1/2 用のアナログ電源端子で
す。
96
F12
64
67
AVSS10
8/10 ビット A/D コンバータ 0/1/2 用のアナログ GND 端子
です。
74
M12
−
−
AVCC12 12 ビット A/D コンバータ 3/4 用のアナログ電源端子です。
72
N13
−
−
AVSS12
12 ビット A/D コンバータ 3/4 用のアナログ GND 端子で
す。
−
−
−
−
AVRH0
8/10 ビット A/D コンバータ 0 用のアナログ基準電源端子
です。
−
−
−
−
AVRH1
8/10 ビット A/D コンバータ 1 用のアナログ基準電源端子
です。
95
F13
63
66
AVRH2
8/10 ビット A/D コンバータ 2 用のアナログ基準電源端子
です。
73
M13
−
−
AVRH3
12 ビット A/D コンバータ 3 用のアナログ基準電源端子で
す。
75
L13
−
−
AVRH4
12 ビット A/D コンバータ 4 用のアナログ基準電源端子で
す。
32
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 1 章 概要
1.6 入出力回路形式
MB91470/480 シリーズ
入出力回路形式
1.6
表 1.6-1 に , 入出力回路形式を示します。
■ 入出力回路形式
表 1.6-1 入出力回路形式 ( １ / ３ )
分類
A
回路形式
備考
高速用 ( メインクロック原発振 )
発振帰還抵抗
: 約 1 MΩ
クロック入力
X1
X0
スタンバイ制御
C
• CMOS レベル出力
• CMOS レベル入力
R
プルアップ制御
• スタンバイ制御あり
• プルアップ制御あり
デジタル出力
P-ch
P-ch
デジタル出力
R
N-ch
デジタル入力
スタンバイ制御
CM71-10134-8
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33
第 1 章 概要
1.6 入出力回路形式
MB91470/480 シリーズ
表 1.6-1 入出力回路形式 ( ２ / ３ )
分類
回路形式
備考
D
• CMOS レベル出力
• CMOS レベルヒステリシス入力
R
プルアップ制御
• スタンバイ制御あり
• プルアップ制御あり
デジタル出力
P-ch
P-ch
デジタル出力
N-ch
R
デジタル入力
スタンバイ制御
G
R
プルアップ制御
デジタル出力
P-ch
P-ch
デジタル出力
R
• アナログ /CMOS レベルヒステリシ
ス入出力端子
• CMOS レベル出力
• CMOS レベルヒステリシス入力
( スタンバイ制御付き )
• アナログ入力
(AICR レジスタの対応するビットが
"1" のときにアナログ入力が有効に
なります )
• プルアップ制御あり
N-ch
デジタル入力
スタンバイ制御
アナログ入力
H
• CMOS レベルヒステリシス入力
• スタンバイ制御なし
P-ch
R
N-ch
デジタル入力
34
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第 1 章 概要
1.6 入出力回路形式
MB91470/480 シリーズ
表 1.6-1 入出力回路形式 ( ３ / ３ )
分類
回路形式
備考
I
• CMOS レベルヒステリシス入力
R
• プルアップ抵抗付き
P-ch
• スタンバイ制御なし
P-ch
N-ch
R
デジタル入力
J
• CMOS レベル出力
• CMOS レベルヒステリシス入力
R
プルアップ制御
• スタンバイ制御あり
• プルアップ制御あり
デジタル出力
P-ch
P-ch
デジタル出力
N-ch
R
デジタル入力
スタンバイ制御
K
N-ch
フラッシュメモリ品のみ
• CMOS レベル入力
N-ch
• フラッシュテスト用の高電圧制御あ
り
N-ch
N-ch
制御信号
モード入力
N-ch
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R
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35
第 1 章 概要
1.6 入出力回路形式
36
MB91470/480 シリーズ
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第2章
デバイス使用上の注意
デバイスを取り扱う際の注意事項について説明し
ます。
2.1 デバイス使用上の注意
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37
第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
2.1
MB91470/480 シリーズ
デバイス使用上の注意
デバイスを取り扱う際の注意事項について説明します。
■ デバイス使用上の注意
● ラッチアップ防止のために
CMOS IC では入力端子や出力端子に VCC より高い電圧や VSS より低い電圧を印加し
た場合 , または VCC 端子と VSS 端子との間に定格を超える電圧を印加した場合にラッ
チアップ現象を発生することがあります。ラッチアップが発生すると電源電流が激増
し , 素子の熱破壊に至ることがありますので , 使用に際しては最大定格を超えないよう
にしてください。
● 未使用入力端子の処理について
使用していない入力端子を開放のままにしておくと誤動作の原因となることがありま
すので , プルアップまたはプルダウンの処理をしてください。
● 電源端子について
VCC または VSS が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止
するためにデバイス内部で同電位にすべきものどうしを接続してあります。不要輻射
の低減 , グランドレベルの上昇によるストローブ信号の誤動作の防止 , 総出力電流規格
を遵守などのため , 必ずすべての VCC と VSS を外部で電源およびグランドに接続して
ください。また , 電流供給源と本デバイスの VCC 端子と VSS 端子は , 低インピーダン
スで接続してください。本デバイスの近くで ,VCC 端子と VSS 端子の間に 0.1μF 程度
のセラミックコンデンサをバイパスコンデンサとして接続することをお勧めいたしま
す。
● 水晶発振回路について
X0 端子と X1 端子の近くにノイズがあると , デバイスの誤動作の原因となる可能性が
あります。X0 端子 ,X1 端子 , 水晶発振子 ( またはセラミック発振子 ) およびグランド
へのバイパスコンデンサをできるだけデバイスの近くに配置するようにプリント基板
を設計してください。グランドで X0 端子と X1 端子を取り囲むようにプリント基板
アートワークを設計すると , 安定した動作が得られますので , この設計を強く推奨しま
す。各量産品において , ご使用される発振子メーカに発振評価依頼をしてください。
● モード端子 (MD0 ∼ MD2) について
モード端子 (MD0 ∼ MD2) は VCC 端子または VSS 端子に直接接続してください。
内臓 FLASH 書き換えなどの目的で , モード端子レベルを変更できるようにプルアップ
またはプルダウンをする場合には , ノイズによりデバイスが意図せずテストモードに
入るのを防止するため , プルアップまたはプルダウンに使用する抵抗値はできるだけ
低く抑えると共に , モード端子から VCC 端子または VSS 端子への距離を最小にし , 出
来るだけ低インピーダンスで接続するようにプリント基板を設計してください。
38
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第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
MB91470/480 シリーズ
● 電源投入時について
電源投入直後は必ず INITX 端子にて設定初期化リセット (INIT) をかけてください。ま
た , 電源投入直後は , 発振回路の発振安定待ち時間およびレギュレータの安定待ち時間
を確保するため ,INITX 端子への "L" レベル入力を発振回路の要求する安定待ち時間の
間持続してください (INITX 端子による INIT では , 発振安定待ち時間の設定は最小値
に初期化されています )。
● 電源投入順序について
電源投入および電源切断は下記の順序で行ってください。
なお ,A/D コンバータを使用しない場合でも ,AVCC=VCC レベル ,AVSS=VSS レベルに
接続してください。
投入時：VCC ⇒ AVCC ⇒ AVRH
切断時：AVRH ⇒ AVCC ⇒ VCC
● 電源投入時の原発振入力について
電源投入時は , 必ず発振安定待ち解除されるまでの間クロックを入力してください。
● PLL クロックモード動作中の注意について
MB91470/480 シリーズで , PLL クロックを選択しているときに発振子が外れたり , ある
いはクロック入力が停止した場合 , MB91470/480 シリーズは PLL 内部の自励発振回路
の自走周波数で動作を継続し続ける場合があります。この動作は保証外の動作です。
● 外部クロックについて
外部クロックを使用する際には , 原則として X1 端子には X0 端子とは逆相のクロック
を同時に供給してください。ただし ,STOP モード ( 発振停止モード ) を併用する場合
は ,STOP モード時に X1 端子が "H" 出力で停止しますので , 出力どうしの衝突を避ける
ために外部に 1kΩ 程度の抵抗を入れるようにしてください。
図 2.1-1 外部クロック使用例
X0
X1
MB91470/480 シリーズ
● C 端子について
MB91470/480 シリーズはレギュレータを内蔵しており , C 端子にはレギュレータ用に
4.7 μF 程度のバイパスコンデンサを必ず入れてください。
図 2.1-2 C 端子接続例
C
MB91470/480
シリーズ
VSS
GND
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39
第 2 章 デバイス使用上の注意
2.1 デバイス使用上の注意
MB91470/480 シリーズ
● 同期モードのソフトウェアリセットについて
同期モードのソフトウェアリセットを使用する時は , STCR( スタンバイ制御レジスタ )
の SRST ビットに "0" を設定する前に , 以下 2 つの条件を必ず満たしてください。
• 割込み許可フラグ (I-Flag) を割込み禁止 (I-Flag=0) に設定する。
• NMI を使用しない。
● 電源投入時の注意点
内部に内蔵している降圧回路のオーバシュートによるデバイスの誤動作を防ぐために,
電源投入時における電圧の立上り時間は , 600μs (0.0V ∼ 5.0V の間 ) 以上を確保してく
ださい。
かつ , 電源電圧安定後 ( 立上り後 ), 内部電圧が安定するまで 600μs かかりますので , そ
の間 INITX を入れ続けてください。
電源投入時における電圧の立上り時間が 600μs (0.0V ∼ 5.0V の間 ) 以下の場合には , 電
源電圧安定後 ( 立上り後 ), 内部電圧が安定するまで 2ms * かかりますので , その間
INITX を入れ続けてください。
*: 電圧の立上り時間が 600μs (0.0V ∼ 5.0V の間 ) 以下の場合における内部電源安定待
ち時間は , 本デバイスの C 端子に付けるバイパスコンデンサの容量値に比例します。
ここの 2ms は , C 端子 =4.7μF 時における値であり , C 端子 =9.4μF 時における内部電
源安定待ち時間は , 4ms になります。
図 2.1-3 電源立上り規格
・電圧の立上り時間が 600μs(0.0 ～ 5.0V の間 ) 以上の場合
VCC V
5.0
0
600μs
t
600μs 以上確保
INITX
内部電源
安定待ち
電源投入
動作開始
・電圧の立上り時間が 600μs(0.0 ～ 5.0V の間 ) 以下の場合
VCC V
5.0
0
t
600μs
2ｍs 以上確保
INITX
電源
投入
40
内部電源安定待ち
動作開始
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第3章
CPU および制御部
MB91470/480 シリーズの CPU コアの機能を知る
ために , アーキテクチャ , 仕様 , 命令などの基本的
なことについて説明します。
3.1 メモリ空間
3.2 メモリマップ
3.3 内部アーキテクチャ
3.4 プログラミングモデル
3.5 データ構造
3.6 メモリマップ
3.7 分岐命令
3.8 EIT ( 例外・割込み・トラップ )
3.9 動作モード
3.10 リセット ( デバイス初期化 )
3.11 クロック生成制御
3.12 デバイス状態制御
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41
第 3 章 CPU および制御部
3.1 メモリ空間
3.1
MB91470/480 シリーズ
メモリ空間
MB91470/480 シリーズの論理アドレス空間は 4G バイト (232 番地 ) あり , CPU はリ
ニアにアクセスを行います。
■ ダイレクトアドレッシング領域
アドレス空間の下記の領域は I/O 用に使用されます。
この領域をダイレクトアドレッシング領域とよび , 命令中で直接オペランドのアドレ
スを指定できます。
ダイレクト領域は , アクセスするデータのサイズにより , 以下のように異なります。
• バイトデータアクセス
: 000H ∼ 0FFH
• ハーフワードデータアクセス : 000H ∼ 1FFH
• ワードデータアクセス
42
: 000H ∼ 3FFH
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第 3 章 CPU および制御部
3.2 メモリマップ
MB91470/480 シリーズ
3.2
メモリマップ
MB91470/480 シリーズのメモリマップを示します。
■ MB91470 シリーズ
シングルチップモード
内ROM外バスモード
外ROM外バスモード
0000 0000H
I/O
I/O
I/O
I/O
I/O
I/O
アクセス禁止
アクセス禁止
アクセス禁止
F-bus RAM 4Kバイト
F-bus RAM 4Kバイト
F-bus RAM 4Kバイト
D-bus RAM 28Kバイト
D-bus RAM 28Kバイト
D-bus RAM 28Kバイト
アクセス禁止
アクセス禁止
512Kバイトの
Flash/ROM
512Kバイトの
Flash/ROM
0000 0400H
直接
アドレッシング
領域
I/Oマップを参照
0001 0000H
0003 F000 H
0004 0000H
0004 7000H
0005 0000H
* 最大容量値のみ示しています。
・12Kバイト：00040000H ～ 00042FFFH
・20Kバイト：00040000H ～ 00044FFFH
・28Kバイト：00040000H ～ 00046FFFH
アクセス禁止
0008 0000H
* 最大容量値のみ示しています。
・256Kバイト：000C0000H ～ 000FFFFFH
・384Kバイト：000A0000H ～ 000FFFFFH
・512Kバイト：00080000H ～ 000FFFFFH
0010 0000H
アクセス禁止
外部領域
0020 0000H
アクセス禁止
外部領域
FFFF FFFFH
144 ピン
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144ピン
144ピン
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43
第 3 章 CPU および制御部
3.2 メモリマップ
MB91470/480 シリーズ
■ MB91480 シリーズ
シングルチップモード
0000 0000H
I/O
直接アドレッシング領域
I/Oマップを参照
0000 0400H
I/O
0001 0000H
アクセス禁止
0003 F000 H
0004 0000H
F-bus RAM 4Kバイト
D-bus RAM 28Kバイト
0004 7000H
0005 0000H
* 最大容量値のみ示しています。
・12Kバイト：00040000H ～ 00042FFFH
・20Kバイト：00040000H ～ 00044FFFH
・28Kバイト：00040000H ～ 00046FFFH
アクセス禁止
0008 0000H
512Kバイトの
Flash/ROM
* 最大容量値のみ示しています。
・256Kバイト：000C0000H ～ 000FFFFFH
・384Kバイト：000A0000H ～ 000FFFFFH
・512Kバイト：00080000H ～ 000FFFFFH
0010 0000H
0020 0000H
アクセス禁止
FFFF FFFFH
100ピン
モードの設定は , INITX ネゲート後のモードベクタフェッチにより決定します
( モードの設定については , 「3.9 動作モード」の「■動作モード」を参照 )。
44
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第 3 章 CPU および制御部
3.3 内部アーキテクチャ
内部アーキテクチャ
3.3
MB91470/480 シリーズ CPU は , RISC アーキテクチャを採用すると同時に , 組込み
用途に向けた高機能命令を導入した高性能コアです。
■ 特長
● RISC アーキテクチャの採用
基本命令 : 1 命令 1 サイクル
● 32 ビットアーキテクチャ
汎用レジスタ 32 ビット× 16 本
● 4G バイトのリニアなメモリ空間
● 乗算器の搭載
• 32 ビット× 32 ビット乗算 : 5 サイクル
• 16 ビット× 16 ビット乗算 : 3 サイクル
● 割込み処理機能の強化
• 高速応答速度 (6 サイクル )
• 多重割込みのサポート
• レベルマスク機能 (16 レベル )
● I/O 操作用命令の強化
• メモリ−メモリ転送命令
• ビット処理命令
● 高いコード効率
基本命令語長 : 16 ビット
● 低消費電力
スリープモード・ストップモード
● クロック分周比設定機能
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45
第 3 章 CPU および制御部
3.3 内部アーキテクチャ
MB91470/480 シリーズ
■ 内部アーキテクチャ
FR ファミリの CPU は命令バスとデータバスが独立したハーバードアーキテクチャ構
造を採用しています。
32 ビット ↔16 ビットバスコンバータは 32 ビットバス (F-bus) に接続され , CPU と周辺
リソースとのインタフェースを実現します。ハーバード ↔ プリンストンバスコンバー
タは I-bus, D-bus 双方に接続され , CPU とバスコントローラとのインタフェースを実現
します。
図 3.3-1 内部アーキテクチャ
FR CPU
I-bus
内蔵RAM
(命令/データ)
内蔵
Flash/ROM
D-bus
32
32
32
32
内蔵RAM
(データ)
ハーバード プリンストン
バスコンバータ
F-bus
32
32
X-bus 32
32
外バス
16
アドレス
32ビット 16ビット
バスコンバータ
バスコントローラ
データ
16
16
R-bus
周辺機器/ポート
46
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第 3 章 CPU および制御部
3.3 内部アーキテクチャ
MB91470/480 シリーズ
■ CPU
CPU は 32 ビット RISC の FR ファミリアーキテクチャをコンパクトにインプリメント
したものです。
1 サイクルあたり 1 命令の実行を行うため , 5 段階の命令パイプライン方式を採用して
います。
パイプラインは以下のステージから構成されています。
• 命令フェッチ (IF)
: 命令アドレスを出力し , 命令をフェッチします。
• 命令デコード (ID)
: フェッチした命令をデコードします。レジスタの読出しも
行います。
• 実行 (EX)
: 演算を実行します。
• メモリアクセス (MA) : メモリに対するロードまたはストアのアクセスを行いま
す。
• ライトバック (WB)
: 演算結果 ( またはロードされたメモリデータ ) をレジスタ
に書き込みます。
図 3.3-2 命令パイプライン
CLK
命令 1
WB
命令 2
MA
WB
EX
MA
WB
ID
EX
MA
WB
IF
ID
EX
MA
WB
IF
ID
EX
MA
命令 3
命令 4
命令 5
命令 6
WB
命令は , 順不同で実行されることはありません。すなわち , 命令 A が命令 B の前にパ
イプラインに入ると , 命令 A は必ず命令 B の前にライトバックステージに達します。
命令の実行は , 原則として 1 サイクルあたり 1 命令の速度で行われます。ただし , メモ
リウェイトを伴ったロード・ストア命令 , 遅延スロットを持たない分岐命令 , 複数サイ
クル命令では命令の実行に複数のサイクルが必要となります。また , 命令の供給が遅い
場合も命令の実行速度が低下します。
■ 32 ビット←→ 16 ビットバスコンバータ
32 ビット幅で高速アクセスされる F-bus と , 16 ビット幅でアクセスされる R-bus との
インタフェースを行い , CPU から内蔵周辺回路へのデータアクセスを実現します。
CPU から 32 ビット幅のアクセスがあった場合 , このバスコンバータがそれを 2 回の 16
ビット幅アクセスに変換して R-bus へのアクセスを行います。内蔵周辺回路の一部に
はアクセス幅に関して制限のあるものがあります。
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第 3 章 CPU および制御部
3.3 内部アーキテクチャ
MB91470/480 シリーズ
■ ハーバード←→プリンストンバスコンバータ
CPU の命令アクセスとデータアクセスの整合をとり , 外部バスとのスムーズなインタ
フェースを実現します。
CPU は命令バスとデータバスが独立したハーバードアーキテクチャ構造です。一方 ,
外部バスの制御を行うバスコントローラは単一バスのプリンストンアーキテクチャ構
造です。このバスコンバータは CPU の命令アクセスとデータアクセスに優先順位をつ
け , バスコントローラへのアクセスを制御します。この働きにより , 外部へのバスアク
セス順位が常に最適化されます。
■ 命令概要
FR ファミリは , 一般的な RISC の命令体系に加え , 組込み用途に最適化された論理演算
とビット操作およびダイレクトアドレッシング命令をサポートしています。命令セッ
トの一覧は「付録 E 命令一覧表」を参照してください。各命令は 16 ビット長 ( 一部命
令は 32 ビット長 , 48 ビット長 ) ですので , メモリ使用効率が優れています。
命令セットは以下の機能グループに分けることができます。
• 算術演算
• ロードとストア
• 分岐
• 論理演算とビット操作
• ダイレクトアドレッシング
• その他
● 算術演算
標準の算術演算命令 ( 加算 , 減算 , 比較 ) およびシフト命令 ( 論理シフト , 算術演算シフ
ト ) があります。加算と減算については , 多ワード長演算で使用するキャリ付き演算や ,
アドレス計算に便利なフラグ値を変化させない演算も可能です。さらに , 32 ビット× 32
ビット , 16 ビット× 16 ビットの乗算命令と , 32 ビット÷ 32 ビットのステップ除算命令
があります。また , レジスタに即値をセットする即値転送命令や , レジスタ間転送命令
も備えています。
算術演算命令はすべて CPU 内の汎用レジスタおよび乗除算レジスタを用いて演算を行
います。
● ロードとストア
ロードとストアは外部メモリに対して読出しと書込みを行う命令です。また , チップ内
の周辺リソース (I/O) への読出しと書込みにも使用されます。
ロードとストアにはバイト , ハーフワード , ワードの 3 種類のアクセス長があります。
また , 一般的なレジスタ間接のメモリアドレッシングに加え , 一部の命令については
ディスプレースメント付きレジスタ間接やレジスタインクリメント・デクリメント付
きレジスタ間接のメモリアドレッシングも可能です。
● 分岐
分岐 , コール , 割込みおよび復帰の命令です。分岐命令には , 遅延スロットがあるもの
とないものがあり , 用途に応じて最適化を行うことができます。分岐命令の詳細につい
ては「3.7 分岐命令」を参照してください。
48
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第 3 章 CPU および制御部
3.3 内部アーキテクチャ
● 論理演算とビット操作
論理演算命令は汎用レジスタ間 , または汎用レジスタとメモリ ( および I/O) 間で AND,
OR, EOR の論理演算を行えます。また , ビット操作命令はメモリ ( および I/O) の内容
を直接操作することができます。メモリアドレッシングは一般的なレジスタ間接です。
● ダイレクトアドレッシング
ダイレクトアドレッシング命令は I/O と汎用レジスタ間 , または I/O とメモリ間のアク
セスに使用する命令です。I/O のアドレスをレジスタ間接ではなく命令中で直接指定す
ることにより , 高速 , 高効率なアクセスを行えます。一部の命令についてはレジスタイ
ンクリメント・デクリメント付きレジスタ間接のメモリアドレッシングも可能です。
● その他
PS レジスタ内のフラグ設定 , スタック操作 , 符号 / ゼロ拡張などを行う命令です。また ,
高級言語対応の関数入口 / 出口 , レジスタマルチロード / ストア命令も備えています。
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49
第 3 章 CPU および制御部
3.4 プログラミングモデル
3.4
MB91470/480 シリーズ
プログラミングモデル
基本プログラミングモデルと各レジスタについて説明します。
■ 基本プログラミングモデル
図 3.4-1 基本プログラミングモデル
32 ビット
[ 初期値 ]
R0
XXXX XXXXH
R1
汎用レジスタ
R12
50
R13
AC
R14
FP
XXXX XXXXH
R15
SP
0000 0000H
プログラムカウンタ
PC
プログラムステータス
PS
テーブルベースレジスタ
TBR
リターンポインタ
RP
システムスタックポインタ
SSP
ユーザスタックポインタ
USP
乗除算結果レジスタ
MDH
MDL
ILM
SCR
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CCR
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第 3 章 CPU および制御部
3.4 プログラミングモデル
MB91470/480 シリーズ
3.4.1
レジスタ
各レジスタについて説明します。
■ 汎用レジスタ
図 3.4-2 汎用レジスタ
32 ビット
[ 初期値 ]
XXXX XXXXH
R0
R1
R12
R13
R14
R15
AC
FP
SP
XXXX XXXXH
0000 0000H
レジスタ R0 ∼ R15 は汎用レジスタです。各種演算におけるアキュムレータおよびメ
モリアクセスのポインタとして使用されます。
16本のレジスタのうち, 以下に示すレジスタは特殊な用途を想定しており, そのために
一部の命令が強化されています。
R13：仮想アキュムレータ
R14：フレームポインタ
R15：スタックポインタ
リセットによる初期値は , R0 ∼ R14 は不定です。R15 は , 00000000H (SSP の値 ) とな
ります。
■ プログラムステータス (PS)
プログラムステータスを保持するレジスタで , ILM, SCR と CCR の 3 つのパートに分か
れています。
図中 , 未定義のビットはすべて予約ビットです。読出し時 , 常に "0" が読み出されます。
書込みは無効です。
bit31
bit20
bit16
bit10 bit8bit7
ILM
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SCR
bit0
CCR
51
第 3 章 CPU および制御部
3.4 プログラミングモデル
MB91470/480 シリーズ
■ コンディションコードレジスタ (CCR)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
S
I
N
Z
V
C
[ 初期値 ]
--00XXXXB
[bit5] S: スタックフラグ
R15 として使用されるスタックポインタを指定します。
値
内容
0
SSP が R15 として使用されます。
EIT 発生時 , 自動的に "0" となります
( ただし , スタックに退避される値はクリアされる前の値です )。
1
USP が R15 として使用されます。
リセットにより "0" にクリアされます。
RETI 命令実行時は "0" にしてください。
[bit4] I: 割込み許可フラグ
ユーザ割込み要求の許可・禁止を制御します。
値
内容
0
ユーザ割込み禁止です。
INT 命令実行時 , "0" にクリアされます
( ただし , スタック退避させる値はクリアする前の値です )。
1
ユーザ割込み許可です。
ユーザ割込み要求のマスク処理は , ILM の保持する値により制御され
ます。
リセットにより "0" にクリアされます。
[bit3] N: ネガティブフラグ
演算結果を "2" の補数で表現された整数とみなしたときの符号を示します。
値
内容
0
演算結果が正の値であったことを示します。
1
演算結果が負の値であったことを示します。
リセットによる初期状態は不定です。
52
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第 3 章 CPU および制御部
3.4 プログラミングモデル
MB91470/480 シリーズ
[bit2] Z: ゼロフラグ
演算結果が "0" であったかどうかを示します。
値
内容
0
演算結果が "0" 以外の値であったことを示します。
1
演算結果が "0" であったことを示します。
リセットによる初期状態は不定です。
[bit1] V: オーバフローフラグ
演算に用いたオペランドを "2" の補数で表現される整数であるとみなし , 演算の結
果 , オーバフローが発生したかどうかを示します。
値
内容
0
演算の結果 , オーバフローは発生していないことを示します。
1
演算の結果 , オーバフローが発生したことを示します。
リセットによる初期状態は不定です。
[bit0] C: キャリフラグ
演算により , 最上位ビットからのキャリ , またはボローが発生したかどうかを示し
ます。
値
内容
0
キャリもボローも発生していないことを示します。
1
キャリまたはボローが発生したことを示します。
リセットによる初期状態は不定です。
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第 3 章 CPU および制御部
3.4 プログラミングモデル
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■ システムコンディションコードレジスタ (SCR)
bit10
bit9
bit8
D1
D0
T
[ 初期値 ]
XX0B
[bit10, bit9] D1, D0: ステップ除算用フラグ
ステップ除算実行時の中間データを保持します。
除算処理の実行途中に変更してはいけません。
ステップ除算実行途中に他の処理を行う場合は , PS レジスタの値を退避・復帰する
ことによりステップ除算の再開が保証されます。
リセットによる初期状態は不定です。
DIV0S 命令の実行により , 被除数と除数を参照して設定されます。
DIV0U 命令の実行により , 強制的にクリアされます。
[bit8] T: ステップトレーストラップフラグ
ステップトレーストラップを有効にするかどうかを指定するフラグです。
値
内容
0
ステップトレーストラップ無効です。
1
ステップトレーストラップ有効です。
このとき , ユーザ用 NMI とユーザ割込みがすべて割込み禁止となりま
す。
リセットにより "0" に初期化されます。
ステップトレーストラップの機能はエミュレータが使用します。エミュレータ使用
時 , ユーザプログラム中で使用することはできません。
54
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第 3 章 CPU および制御部
3.4 プログラミングモデル
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■ ILM
bit20
bit19
bit18
bit17
bit16
ILM4
ILM3
ILM2
ILM1
ILM0
[ 初期値 ]
01111B
割込みレベルマスク値を保持するレジスタで , この ILM の保持する値がレベルマスク
に使用されます。
CPU に入力される割込み要求の中で対応する割込みレベルが , この ILM で示されるレ
ベルよりも強い場合にのみ割込み要求が受け付けられます。
レベル値は , 0 ("00000B") が最強で , 31 ("11111B") が最弱です。
プログラムから設定可能な値には制限があります。
元の値が 16 ∼ 31 のとき
新たな値として設定できるのは 16 ∼ 31 です。0 ∼ 15 を設定する命令の実行により ,
( 指定した値＋ 16) という値が転送されます。
元の値が 0 ∼ 15 のとき
0 ∼ 31 の任意の値が設定可能です。
リセットにより , 15 ("01111B") に初期化されます。
[PS レジスタに関する注意事項 ]
一部の命令で PS レジスタを先行処理しているため , 下記の例外動作により , デバッ
ガの使用時に割込み処理ルーチンでブレークしたり , PS フラグの表示内容が更新さ
れたりする場合があります。
いずれの場合も , EIT から復帰後以降に正しく再処理を行うように設計されていま
すので , EIT 前後の動作は仕様どおりの処理を行います。
1. DIV0U/DIV0S 命令の直前の命令で , (a) ユーザ割込み・NMI を受け付けた場合 , (b)
ステップ実行を行った場合 , (c) データイベントまたはエミュレータメニューにてブ
レークした場合 , 以下のような動作を行う場合があります。
(1) D0, D1 フラグが先行して更新されます。
(2) EIT 処理ルーチン ( ユーザ割込み・NMI, またはエミュレータ ) を実行します。
(3) EIT から復帰後 , DIV0U/DIV0S 命令が実行され , D0/D1 フラグが (1) と同じ値に
更新されます。
2. ユーザ割込み・NMI 要因が発生している状態で割込みを許可するために , ORCCR,
STILM, MOV Ri, PS の各命令が実行されると以下のような動作を行います。
(1) PS レジスタが先行して更新されます。
(2) EIT 処理ルーチン ( ユーザ割込み・NMI) を実行します。
(3) EIT から復帰後 , 上記の命令が実行され , PS レジスタが (1) と同じ値に更新され
ます。
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55
第 3 章 CPU および制御部
3.4 プログラミングモデル
MB91470/480 シリーズ
■ プログラムカウンタ (PC)
bit 31
bit0
[ 初期値 ]
XXXXXXXXH
PC
プログラムカウンタで実行している命令のアドレスを示しています。
命令の実行を伴う PC の更新時に ,bit0 は "0" に設定されます。bit0 が "1" になる可能性
があるのは , 分岐先アドレスとして奇数番地を指定した場合だけです。ただし , その場
合でも bit0 は無効であり , 命令は "2" の倍数のアドレスに置く必要があります。
リセットによる初期値は不定です。
■ テーブルベースレジスタ (TBR)
bit 31
bit0
[ 初期値 ]
000FFC00H
TBR
テーブルベースレジスタで , EIT 処理の際に使用されるベクタテーブルの先頭アドレス
を保持します。
リセットによる初期値は , "000FFC00H" です。
■ リターンポインタ (RP)
bit 31
bit0
RP
[ 初期値 ]
XXXXXXXXH
リターンポインタで , サブルーチンから復帰するアドレスを保持します。
CALL 命令実行時 , PC の値がこの RP に転送されます。
RET 命令実行時 , RP の内容が PC に転送されます。
リセットによる初期値は不定です。
■ システムスタックポインタ (SSP)
bit 31
bit0
SSP
[ 初期値 ]
00000000H
SSP は , システムスタックポインタです。
S フラグが "0" のとき , R15 として機能します。
SSP を明確に指定することも可能です。また , EIT 発生時に , PS と PC を退避するス
タックを指定するスタックポインタとしても使用されます。
リセットによる初期値は "00000000H" です。
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3.4 プログラミングモデル
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■ ユーザスタックポインタ (USP)
bit 31
bit0
USP
[ 初期値 ]
XXXXXXXXH
USP は , ユーザスタックポインタです。
S フラグが "1" のとき , R15 として機能します。
USP を明確に指定することも可能です。
リセットによる初期値は不定です。
RETI 命令で使用することはできません。
■ 乗除算レジスタ (Multiply & Divide register) (MDH/MDL)
bit 31
bit0
MDH
MDL
乗除算用のレジスタで , 各々 32 ビット長です。
リセットによる初期値は不定です。
乗算実行時
32 ビット× 32 ビットの乗算のとき , 64 ビット長の演算結果は , 以下の配置で乗除
算結果格納レジスタに格納されます。
MDH : 上位 32 ビット
MDL : 下位 32 ビット
16 ビット× 16 ビットの乗算のときは , 以下のように結果が格納されます。
MDH : 不定
MDL : 結果 32 ビット
除算実行時
計算開始時 , 被除数を MDL に格納します。
DIV0S/DIV0U, DIV1, DIV2, DIV3, DIV4S 命令の実行により除算を計算すると , 結果
が MDL と MDH に格納されます。
MDH : 剰余
MDL : 商
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3.5 データ構造
MB91470/480 シリーズ
データ構造
3.5
ビットオーダリング , バイトオーダリングおよびワードアライメントについて説明し
ます。
■ ビットオーダリング
FR ファミリでは , ビットオーダリングとしてリトルエンディアンを採用しています。
図 3.5-1 ビットオーダリング
bit
31
29
30
27
28
25
26
23
24
21
22
19
20
17
18
15
16
13
14
11
12
9
10
7
8
5
6
3
4
1
2
MSB
0
LSB
■ バイトオーダリング
FR ファミリでは , バイトオーダリングとしてビッグエンディアンを採用しています。
図 3.5-2 バイトオーダリング
メモリ
bit
7
58
MSB
LSB
bit23
bit15
bit7
bit0
bit31
10101010 11001100 11111111 00010001
bit
0
n 番地
10101010
(n ＋ 1) 番地
11001100
(n ＋ 2) 番地
11111111
(n ＋ 3) 番地
00010001
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3.5 データ構造
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■ ワードアライメント
● プログラムアクセス
FR ファミリのプログラムは , 2 の倍数のアドレスに配置する必要があります。
PC の bit0 は , 命令の実行に伴う PC の更新時に "0" に設定されます。"1" になる可能性
があるのは , 分岐先アドレスとして奇数番地を指定した場合だけです。ただし , その場
合でも bit0 は無効であり , 命令は 2 の倍数のアドレスに置かなくてはなりません。
奇数アドレス例外はありません。
● データアクセス
FR ファミリではデータアクセスを行う際 , その幅により以下のように強制的なアライ
ンメントがアドレスに対して施されます。
ワードアクセス
: アドレスは " 4" の倍数 ( 最下位 2 ビットは強制的に "00B")
ハーフワードアクセス : アドレスは "2" の倍数 ( 最下位ビットは強制的に "0")
バイトアクセス
: ──
ワードおよびハーフワードデータアクセス時に , 一部のビットが強制的に "0" にされる
のは , 実効アドレスの計算結果に対してです。例えば , ＠ (R13, Ri) のアドレッシング
モードの場合 , 加算前のレジスタは ( たとえ最下位ビットが "1" であっても ) そのまま
計算に使用され , 加算結果の下位ビットがマスクされます。計算前のレジスタがマスク
されるわけではありません。
[ 例 ] LD ＠ (R13, R2) , R0
R13
00002222H
R2
00000003H
加算結果
00002225H
アドレス端子
00002224H
↓下位 2 ビット強制マスク
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第 3 章 CPU および制御部
3.6 メモリマップ
3.6
MB91470/480 シリーズ
メモリマップ
MB91470/480 シリーズのメモリマップについて説明します。
■ メモリマップ
アドレス空間は 32 ビットリニアです。
図 3.6-1 メモリマップ
0000 0000H
0000 0100H
0000 0200H
バイトデータ
ハーフワード
データ
ダイレクト
アドレッシング領域
ワードデータ
0000 0400H
000F FC00H
ベクタテーブル
000F FFFFH
FFFF FFFFH
■ ダイレクトアドレッシング領域
アドレス空間の下記の領域は I/O 用の領域です。この領域は , ダイレクトアドレッシン
グにより命令中で直接オペランドアドレスを指定することができます。
ダイレクトアドレス指定可能なアドレス領域の大きさは , データ長ごとに異なります。
60
• バイトデータ
(8 ビット ) : 000H ∼ 0FFH
• ハーフワードデータ
(16 ビット ) : 000H ∼ 1FFH
• ワードデータ
(32 ビット ) : 000H ∼ 3FFH
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3.6 メモリマップ
■ ベクタテーブル初期領域
"000FFC00H" ∼ "000FFFFFH" の領域は EIT ベクタテーブル初期領域です。
EIT処理時に使用されるベクタテーブルは, TBRを書き換えることにより任意のアドレ
スに配置可能ですが , リセットによる初期化によってこのアドレスに配置されます。
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61
第 3 章 CPU および制御部
3.7 分岐命令
3.7
MB91470/480 シリーズ
分岐命令
FR ファミリでは , 分岐命令によって遅延スロット付きの動作と遅延スロットなしの
動作を指定します。
■ 遅延スロット付き動作
● 命令
以下に示す表記をした命令が , 遅延スロット付きの分岐動作を行います。
JMP:D
@Ri
CALL:D label12
CALL:D @Ri
RET:D
BRA:D
label9
BNO:D
label9
BEQ:D
label9
BNE:D
label9
BC:D
label9
BNC:D
label9
BN:D
label9
BP:D
label9
BV:D
label9
BNV:D
label9
BLT:D
label9
BGE:D
label9
BLE:D
label9
BGT:D
label9
BLS:D
label9
BHI:D
label9
● 動作説明
遅延スロット付きの動作では , 分岐先の命令を実行する前に分岐命令の直後 (「遅延ス
ロット」とよびます ) に置かれた命令を実行した後に分岐します。分岐動作の前に遅
延スロットの命令を実行するため , 見掛け上の実行速度が 1 サイクルとなります。その
代わり , 遅延スロットに有効な命令を入れられないときは , NOP 命令を置いてくださ
い。
[例]
;
命令の並び
ADD
R1, R2
;
BRA:D
LABEL
; 分岐命令
MOV
R2, R3
; 遅延スロット……分岐の前に実行される
…
R3,@R4 ; 分岐先
LABEL: ST
条件分岐命令の場合 , 分岐条件が成立する場合も成立しない場合も遅延スロットに置
かれた命令は実行されます。
遅延分岐命令では , 一部の命令の実行順序が反転するように見えますが , それは PC の
更新動作だけについてであり , その他の動作 ( レジスタの更新・参照など ) はあくまで
記述された順番で実行されます。
次に , 具体的な説明をします。
• JMP:D @Ri / CALL:D @Ri 命令で参照する Ri は, 遅延スロットの中の命令が Riを更
新しても影響を受けません。
[例]
LDI:32
#Label,
JMP:D
@R0
LDI:8
#0,
R0
; Label に分岐
R0
; 分岐先アドレスには影響を与えない。
…
62
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3.7 分岐命令
MB91470/480 シリーズ
• RET:D命令が参照する RP は, 遅延スロットの中の命令が RP を更新しても影響を受
けません。
[例]
; これより前に設定された RP の示すアドレスへ分岐
RET:D
MOV
R8,
RP
; リターン動作には影響を与えない。
…
• Bcc:D rel 命令が参照するフラグも遅延スロットの命令の影響を受けません。
[例]
ADD
#1,
BC:D
Overflow
R0
; フラグ変化
; 上記の命令の実行結果により分岐
; このフラグ更新は上記の分岐命令では参照しない。
AND CCR#0
…
• CALL:D 命令の遅延スロット中の命令で RP を参照すると , CALL:D 命令により更新
された内容が読み出されます。
[例]
; RP を更新して分岐
CALL:D Label
MOV
RP,
R0
; 上記 CALL:D の実行結果の RP を転送
…
● 制限事項
• 遅延スロットに置ける命令
遅延スロット内で実行できるのは , 以下の条件を満たす命令のみです。
•
1 サイクル命令
•
分岐命令ではないこと
•
順番が変化した場合でも動作に影響を与えない命令
「1 サイクル命令」とは , 命令一覧表中でサイクル数の欄が「1」, 「a」, 「b」, 「c」
または「d」と記載された命令です。
• ステップトレーストラップ
遅延スロットを持つ分岐命令の実行と遅延スロットの間では , ステップトレースト
ラップは発生しません。
• 割込み・NMI
遅延スロットを持つ分岐命令の実行と遅延スロットの間では , 割込み・NMI を受理
しません。
• 未定義命令例外
遅延スロットに未定義命令があった場合 , 未定義命令例外は発生しません。このと
き , 未定義命令は NOP 命令として動作します。
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3.7 分岐命令
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■ 遅延スロットなし動作
● 命令
以下に示す表記をした命令が , 遅延スロットなしの分岐動作を行います。
JMP
@Ri
CALL label12
CALL @Ri
RET
BRA label9
BNO
label9
BEQ label9
BNE label9
BC
label9
BNC
label9
BN
BP
BV
label9
BNV
label9
BLT label9
BGE label9
BLE label9
BGT
label9
BLS
BHI
label9
label9
label9
label9
● 動作説明
遅延スロットなしの動作では , あくまで命令の並びの順に実行します。直後の命令が分
岐前に実行されることはありません。
[例]
;
命令の並び
ADD
R1, R2
;
BRA
LABEL
; 分岐命令 ( 遅延スロットなし )
MOV
R2, R3
; 実行されない
…
LABEL: ST
R3, @R4 ; 分岐先
遅延スロットなしの分岐命令の実行サイクル数は , 分岐するとき 2 サイクル , 分岐しな
いとき 1 サイクルとなります。
遅延スロットに適当な命令を入れることができないために NOP を明記した遅延スロッ
ト付き分岐命令に比べ , 命令コード効率を上げることができます。
遅延スロットに有効な命令を設置できるときは遅延スロット付きの動作を選択し , そ
うでないときは遅延スロットなしの動作を選択することで , 実行速度とコード効率を
両立させることが可能となります。
64
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3.8
第 3 章 CPU および制御部
3.8 EIT ( 例外・割込み・トラップ )
EIT ( 例外・割込み・トラップ )
EIT とは , 現プログラム実行時にイベントの発生により , そのプログラムの実行を中断
し , ほかのプログラムを実行することを指し , 例外 (Exception), 割込み (Interrupt),
トラップ (Trap) の総称です。
例外とは実行中のコンテキストに関連して発生する事象です。例外を起こした命令
から再実行します。
割込みとは実行中のコンテキストとは無関係に発生する事象です。イベント要因は ,
ハードウェアです。
トラップとは実行中のコンテキストに関連して発生する事象です。システムコール
のようにプログラムで指示するものがあります。トラップを起こした命令の次の命
令から再実行します。
■ 特長
• 割込みに多重割込みをサポート
• 割込みにレベルマスク機能 (15 レベルをユーザが使用可能 )
• トラップ命令 (INT)
• エミュレータ起動用 EIT ( ハードウェア / ソフトウェア )
■ EIT 要因
EIT 要因として , 次のものがあります。
• リセット
• ユーザ割込み ( 内部リソース , 外部割込み )
• NMI
• 遅延割込み
• 未定義命令例外
• トラップ命令 (INT)
• トラップ命令 (INTE)
• ステップトレーストラップ
• コプロセッサ不在トラップ
• コプロセッサエラートラップ
■ EIT からの復帰
EIT から復帰するためには RETI 命令を実行します。
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3.8 EIT ( 例外・割込み・トラップ )
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■ 割込みレベル
割込みレベルは 0 ∼ 31 で , 5 ビットによって管理されます。
各レベルの割当ては , 以下のとおりです。
表 3.8-1 割込みレベル
レベル
割込み要因
2 進数
10 進数
00000
0
…
…
…
…
…
…
00011
3
( システム予約 )
( システム予約 )
INTE 命令
00100
注意事項
4
ステップトレーストラップ
00101
5
…
…
…
…
…
…
01110
14
( システム予約 )
01111
15
NMI ( ユーザ用 )
10000
16
割込み
10001
17
割込み
…
…
…
…
…
…
11110
30
11111
31
ILM の元の値が 16 ∼ 31 のとき ,
この範囲の値をプログラムによっ
て ILM には設定できません。
( システム予約 )
ILM 設定時 , ユーザ割込み禁止
割込み
─
ICR 設定時 , 割込み禁止
操作が可能なのは , 16 ∼ 31 のレベルです。
未定義命令例外 , コプロセッサ不在トラップ , コプロセッサエラートラップおよび INT
命令は , 割込みレベルの影響を受けません。また , ILM を変化させることもありません。
66
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3.8 EIT ( 例外・割込み・トラップ )
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■ I フラグ
割込みの許可・禁止を指定するフラグです。PS レジスタの CCR の bit4 として設けら
れています。
値
内容
0
割込み禁止です。
INT 命令実行時の "0" にクリアされます
( ただし , スタック退避させる値はクリアする前の値です )。
1
割込み許可です。
割込み要求のマスク処理は , ILM の保持する値により制御されます。
■ ILM
割込みレベルマスク値を保持する PS レジスタ (bit20 ∼ bit16) です。
CPU に入力される割込み要求の中で対応する割込みレベルが , この ILM で示されるレ
ベルよりも強い場合にのみ割込み要求が受け付けられます。
レベル値は , 0 ("00000B") が最強で , 31 ("11111B") が最弱です。
プログラムから設定可能な値には制限があります。元の値が 16 ∼ 31 のとき , 新たな値
として設定できるのは 16 ∼ 31 です。0 ∼ 15 の値を設定する命令を実行すると , ( 指
定した値＋ 16) という値が転送されます。
元の値が 0 ∼ 15 のときは , 0 ∼ 31 の任意の値が設定可能です。設定するには STILM
命令を使用します。
■ 割込み・NMI に対するレベルマスク
NMI および割込み要求が発生したときは , 割込み要因の割込みレベル ( 表 3.8-1 を参照 )
が ILM の保持するレベルマスク値と比較されます。そして , 次の条件が成立したときは
マスクされ , 要求は受理されません。
要因の割込みレベル ≧ レベルマスク値
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3.8 EIT ( 例外・割込み・トラップ )
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■ 割込み制御レジスタ (ICR)
割込みコントローラ内に設けられたレジスタで , 割込みの各要求に対するレベルを設
定します。ICR は割込み要求入力の各々に対応して用意されています。ICR は I/O 空間
にマッピングされており , CPU からはバスを通してアクセスされます。
● ICR ビット構成
bit7
−
−
bit6
−
−
bit5
bit4
bit3
bit2
bit1
bit0
−
−
ICR4
R
ICR3
R/W
ICR2
R/W
ICR1
R/W
ICR0
R/W
初期値
---11111H
[bit4] ICR4
このビットは常に "1" です。
[bit3 ∼ bit0] ICR3 ∼ ICR0
対応する割込み要因の割込みレベルの下位 4 ビットです。読出しおよび書込みが可能
です。
bit4 と合わせて , ICR は 16 ∼ 31 の範囲で値を設定できます。
● ICR マッピング
表 3.8-2 割込み要因と割込み制御レジスタ , 割込みベクタ
対応する割込みベクタ
割込み要因
番号
割込み制御レジスタ
アドレス
16 進
10 進
IRQ00
ICR00
00000440H
10H
16
TBR ＋ 3BCH
IRQ01
ICR01
00000441H
11H
17
TBR ＋ 3B8H
IRQ02
ICR02
00000442H
12H
18
TBR ＋ 3B4H
…
…
…
…
…
…
…
…
…
…
…
…
IRQ45
ICR45
0000046DH
3DH
61
TBR ＋ 308H
IRQ46
ICR46
0000046EH
3EH
62
TBR ＋ 304H
IRQ47
ICR47
0000046FH
3FH
63
TBR ＋ 300H
TBR 初期値：000F FC00H
( 参考 )「第 6 章 割込みコントローラ」を参照してください。
68
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3.8 EIT ( 例外・割込み・トラップ )
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■ システムスタックポインタ (SSP)
bit 31
bit0
SSP
[ 初期値 ]
00000000H
SSP が , EIT の受理および復帰動作時のデータ退避・復帰用スタックを示すポインタと
して使用されます。
SSP は , EIT 処理時に内容が 8 減ぜられ , RETI 命令の実行による EIT からの復帰動作時
に 8 加算されます。
リセットによる初期値は "00000000H" です。
SSP は , CCR 中の S フラグが "0" のときに汎用レジスタ R15 としても機能します。
■ 割込みスタック
SSP により示される領域で , PC および PS の値が退避・復帰されます。割込み後は SSP
の示すアドレスに PC, (SSP ＋ 4) のアドレスに PS が格納されています。
図 3.8-1 割込みスタック
[例]
[ 割込み前 ]
SSP
80000000H
[ 割込み後 ]
SSP
7FFFFFF8H
メモリ
80000000H
7FFFFFFCH
7FFFFFF8H
80000000H
7FFFFFFCH
7FFFFFF8H
PS
PC
■ テーブルベースレジスタ (TBR)
bit 31
bit0
TBR
[ 初期値 ]
000FFC00H
EIT 用ベクタテーブルの先頭アドレスを示すレジスタです。
TBR と EIT 要因ごとに決められたオフセット値を加算したアドレスがベクタアドレス
となります。
リセットによる初期値は "000FFC00H" です。
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69
第 3 章 CPU および制御部
3.8 EIT ( 例外・割込み・トラップ )
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■ EIT ベクタテーブル
TBR の示すアドレスから 1 K バイトの領域が EIT 用ベクタ領域となっています。
1 ベクタあたりの大きさは 4 バイトで , ベクタ番号とベクタアドレスの関係は下記のよ
うに表されます。
vctadr
＝ TBR ＋ vctofs
＝ TBR ＋ (3FCH − 4 × vct)
vctadr：ベクタアドレス
vctofs：ベクタオフセット
vct
：ベクタ番号
加算結果の下位 2 ビットは常に "00B" として扱われます。
000FFC00H ∼ 000FFFFFH の領域がリセットによるベクタテーブルの初期領域です。
ベクタの一部には特殊な機能が割り当てられています。
■ 多重 EIT 処理
複数の EIT 要因が同時に発生した場合 , CPU は 1 つの EIT 要因を選択して受理し , EIT
シーケンスを実行した後 , 再び EIT 要因の検出を行うという動作を繰り返します。
EIT 要因検出の際に受理可能な EIT 要因がなくなったとき , 最後に受理した EIT 要因の
ハンドラの命令を実行します。
そのため , 複数の EIT 要因が同時に発生した場合 , 各要因のハンドラの実行順序は , 次
の 2 つの要素により決まります。
① EIT 要因受理の優先順位
②受理した場合に他の要因をどのようにマスクするか
70
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第 3 章 CPU および制御部
3.8 EIT ( 例外・割込み・トラップ )
MB91470/480 シリーズ
■ EIT 要因の優先度
EIT 要因受理の優先度とは , PS と PC を退避して PC を更新し ( 必要に応じて ) ほかの
要因のマスク処理を行うという , EIT シーケンスを実行する要因を選ぶときの順番で
す。
必ずしも , 先に受理された要因のハンドラが先に実行されるわけではありません。
EIT 要因受理の優先度は , 表 3.8-3 のようになっています。
表 3.8-3 EIT 要因の受理の優先度とほかの要因へのマスク
受理の優先順位
要因
ほかの要因に対するマスク
1
リセット
ほかの要因は破棄されます。
2
未定義命令例外
取消し
3
INTE 命令
ILM ＝ 4
ほかの要因は破棄されます。
4
INT 命令
I フラグ＝ 0
5
コプロセッサ不在トラップ
コプロセッサエラートラップ
―
6
ユーザ割込み
ILM ＝受理した要因のレベル
7
NMI ( ユーザ用 )
ILM ＝ 15
8
NMI ( エミュレータ用 )
ILM ＝ 4
9
ステップトレーストラップ
ILM ＝ 4
EIT 要因を受理した後のほかの要因に対してマスクの処理を考慮すると , 同時に発生し
た EIT 要因の各ハンドラの実行順序は , 表 3.8-4 のようになります。
表 3.8-4 EIT ハンドラの実行順序
ハンドラの実行順序
要因
1
リセット *
2
未定義命令例外
3
INTE 命令 *
4
ステップトレーストラップ
5
NMI ( ユーザ用 )
6
INT 命令
7
ユーザ割込み
8
コプロセッサ不在トラップ , コプロセッサエラートラップ
*: ほかの要因は破棄されます。
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71
第 3 章 CPU および制御部
3.8 EIT ( 例外・割込み・トラップ )
MB91470/480 シリーズ
[例]
図 3.8-2 多重 EIT 処理
メインルーチン
NMI のハンドラ
INT 命令の
ハンドラ
優先度
( 高 ) NMI 発生
( 低 ) INT 命令実行
①最初に実行
②次に実行
72
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3.8 EIT ( 例外・割込み・トラップ )
MB91470/480 シリーズ
■ EIT の動作
以下の説明で , 転送元の「PC」とは各 EIT 要因を検出した命令のアドレスを示します。
また , 「次の命令のアドレス」とは , EIT を検出した命令により以下を意味します。
• LDI：32 のとき
: PC ＋ 6
• LDI：20, COPOP, COPLD, COPST, COPSV のとき : PC ＋ 4
• その他の命令のとき
: PC ＋ 2
● ユーザ割込み・NMI の動作
ユーザ割込みまたはユーザ用 NMI の割込み要求が発生すると , 以下の順序で要求受理
の可否が判定されます。
[ 割込み要求受理の可否判定 ]
① 同時に発生した要求の割込みレベルを比較し , 最も強いレベル ( 最も小さい数値 )
を保持するものが選択されます。
比較に使用されるレベルは, マスク可能割込みについては対応するICRの保持す
る値が , NMI についてはあらかじめ定められた定数が使用されます。
② 同じレベルの割込み要求が複数発生しているときは , 最も若い割込み番号の割
込み要求が選択されます。
③ 割込みレベル≧レベルマスク値のとき , 割込み要求はマスクされ受理されません。
割込みレベル＜レベルマスク値のとき , ④へ。
④ 選択された割込み要求がマスク可能割込みであるとき , I フラグが "0" ならば割
込み要求はマスクされ , 受理されません。I フラグが "1" ならば⑤へ。
選択された割込み要求が NMI であるとき , I フラグの値にかかわらず⑤へ。
⑤ 上記の条件が成立したとき , 命令処理の切れ目で割込み要求が受理されます。
EIT 要求検出時にユーザ割込み・NMI の要求が受理されると , 受理された割込み要求に
対応した割込み番号を使用して , CPU は以下のように動作します。
( 注意事項 ) [ 動作 ] における ( ) はレジスタの指すアドレスを表します。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ 次の命令のアドレス
→ (SSP)
⑤ 受理した要求の割込みレベル
→ ILM
⑥ "0"
→ S フラグ
⑦ (TBR ＋受理した割込み要求のベクタオフセット ) → PC
割込みシーケンス終了後 , ハンドラの先頭の命令を実行する前に新たな EIT の検出を
行います。この時点で受理可能な EIT が発生していると , CPU は EIT 処理シーケンス
に遷移します。
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3.8 EIT ( 例外・割込み・トラップ )
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● INT 命令の動作
INT #u8
u8 で示されるベクタの割込みハンドラへ分岐します。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ PC ＋ 2
→ (SSP)
⑤ "0"
→ I フラグ
⑥ "0"
→ S フラグ
⑦ (TBR ＋ 3FCH − 4 × u8)
→ PC
● INTE 命令の動作
INTE
ベクタ番号 #9 のベクタの割込みハンドラへ分岐します。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ PC ＋ 2
→ (SSP)
⑤ "00100B"
→ ILM
⑥ "0"
→ S フラグ
⑦ (TBR ＋ 3D8H)
→ PC
INTE 命令 , およびステップトレーストラップの処理ルーチン中では , INTE 命令は使用
しないでください。また , ステップ実行中は INTE による EIT の発生はありません。
74
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3.8 EIT ( 例外・割込み・トラップ )
MB91470/480 シリーズ
● ステップトレーストラップの動作
PS 中の SCR における T フラグをセットしてステップトレースの機能を許可にしてお
くと , 1 命令実行ごとにトラップが発生してブレークします。
[ ステップトレーストラップ検出の条件 ]
① T フラグ＝ 1
② 遅延分岐命令ではないとき。
③ INTE命令, ステップトレーストラップの処理ルーチン以外を実行中であるとき。
④ 以上の条件が成立すると , 命令動作の切れ目でブレークします。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ 次の命令のアドレス
→ (SSP)
⑤ "00100B"
→ ILM
⑥ "0"
→ S フラグ
⑦ (TBR ＋ 3CCH)
→ PC
T フラグをセットしてステップトレーストラップを許可にしたとき , ユーザ用の NMI
とユーザ割込みは禁止状態となります。また , INTE 命令による EIT は発生しなくなり
ます。
FR ファミリでは , T フラグをセットした次の命令からトラップが発生します。
● 未定義命令例外の動作
命令のデコード時に未定義命令であることを検出すると , 未定義命令例外が発生しま
す。
[ 未定義命令例外の検出条件 ]
① 命令のデコード時に未定義命令であることを検出。
② 遅延スロット外に置かれている ( 遅延分岐命令の直後ではないこと ) 。
③ 以上の条件が成立すると , 未定義命令例外が発生してブレークします。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ PC
→ (SSP)
⑤ "0"
→ S フラグ
⑥ (TBR ＋ 3C4H)
→ PC
PC として退避されるのは , 未定義命令例外を検出した命令自身のアドレスです。
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第 3 章 CPU および制御部
3.8 EIT ( 例外・割込み・トラップ )
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● コプロセッサ不在トラップ
実装していないコプロセッサを使用するコプロセッサ命令を実行すると , コプロセッ
サ不在トラップが発生します。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ 次の命令のアドレス
→ (SSP)
⑤ "0"
→ S フラグ
⑥ (TBR ＋ 3E0H)
→ PC
● コプロセッサエラートラップ
コプロセッサを使用しているときにエラーが発生した場合 , 次にそのコプロセッサを
操作するコプロセッサ命令を実行したとき , コプロセッサエラートラップが発生しま
す。
[ 動作 ]
① SSP − 4
→ SSP
② PS
→ (SSP)
③ SSP − 4
→ SSP
④ 次の命令のアドレス
→ (SSP)
⑤ "0"
→ S フラグ
⑥ (TBR ＋ 3DCH)
→ PC
● RETI 命令の動作
RETI 命令は , EIT 処理ルーチンから復帰する命令です。
[ 動作 ]
① (R15)
→ PC
② R15 ＋ 4
→ R15
③ (R15)
→ PS
④ R15 ＋ 4
→ R15
RETI 命令は , S フラグが "0" の状態で実行する必要があります。
■ 注意事項
● 遅延スロット
分岐命令の遅延スロットには , EIT に関して制約があります。
分岐命令については「3.7 分岐命令」を参照してください。
76
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第 3 章 CPU および制御部
3.9 動作モード
MB91470/480 シリーズ
3.9
動作モード
MB91470/480 シリーズの動作モードについて説明します。
■ 動作モード
動作モードには , バスモードとアクセスモードがあります。
バスモード
アクセスモード
シングルチップ
内 ROM 外バス
外 ROM 外バス
16 ビットバス幅
8 ビットバス幅
● バスモード
バスモードとは , 内部 ROM の動作と外部アクセス機能の動作を制御するモードを指し ,
モード設定端子 (MD2, MD1, MD0) とモードデータ内の ROMA ビットの内容で指定し
ます。
● アクセスモード
アクセスモードとは , 外部データバス幅を制御するモードを示し , モードデータ内の
WTH1, WTH0 ビットと ACR0 ∼ ACR2 (Area Configuration Register) 内の DBW1, DBW0 ビッ
トで指定します。
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77
第 3 章 CPU および制御部
3.9 動作モード
3.9.1
MB91470/480 シリーズ
バスモード
MB91470/480 シリーズには , 次に示す 3 つのバスモードがあります。
詳細は , 「3.2 メモリマップ」を参照してください。
● バスモード 0 ( シングルチップモード )
内部 I/O, 内蔵 RAM, 内蔵 Flash/ROM が有効で , それ以外の領域へのアクセスが無効な
モードです。外部端子は , 周辺リソースまたは汎用ポートとして機能します。外部バス
端子としては機能しません。
● バスモード 1 ( 内 ROM 外バスモード )
内部 I/O, 内蔵 RAM, 内蔵 Flash/ROM が有効で , 外部アクセスが可能な領域へのアクセ
スは外部空間へのアクセスとなるモードです。外部端子の一部は外部バス端子として
機能します。
● バスモード 2 ( 外 ROM 外バスモード )
内部 I/O, 内蔵 RAM が有効で , 内蔵 Flash/ROM へのアクセスを禁止して , 外部アクセス
が可能な領域と内蔵 Flash/ROM 空間へのアクセスが外部空間へのアクセスとなるモー
ドです。外部端子の一部は外部バス端子として機能します。
78
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第 3 章 CPU および制御部
3.9 動作モード
MB91470/480 シリーズ
3.9.2
モード設定
FR ファミリでは , モード端子（MD2, MD1, MD0）とモードデータで動作モードの
設定を行います。
■ モード端子
MD2, MD1, MD0 の 3 端子で , モードベクタ , リセットベクタフェッチに関する指定を
行います。
表に示した設定以外は禁止です。
モード端子
モード名
リセットベクタ
アクセス領域
MD2
MD1
MD0
0
0
0
内 ROM モードベクタ
内部
0
0
1
外 ROM モードベクタ
外部
備考
バス幅はモード
レジスタで設定
■ モードデータ
モードベクタフェッチ (「3.10.3 リセットシーケンス」を参照 ) によって , 内部のモード
レジスタ (MODR) に書き込むデータをモードデータとよびます。
モードレジスタに設定が行われた後 , 本レジスタの設定に従った動作モードで動作し
ます。
モードデータは , すべてのリセット要因で設定されます。また , ユーザプログラムから
は設定することはできません。
＜モードデータ詳細説明＞
bit23
bit22
bit21
bit20
bit19
0
0
0
0
0
bit18
bit17
bit16
ROMA WTH1 WTH0
動作モード設定ビット
[bit23 ∼ bit19] 予約ビット
必ず "00000B" を設定してください。"00000B" 以外の値を設定したときの動作は保
証できません。
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第 3 章 CPU および制御部
3.9 動作モード
MB91470/480 シリーズ
[bit18] ROMA ( 内部 Flash/ROM イネーブルビット )
内部 Flash/ROM 領域を有効にするかどうかを設定します。
ROMA
機能
0
外 ROM モード
1
内 ROM モード
備 考
内部 Flash/ROM 領域 (80000H ∼ FFFFFH) が外部
領域になります。
内部 Flash/ROM 領域 (80000H ∼ FFFFFH) が有効
になります。
[bit17, bit16] WTH1, WTH0 ( バス幅指定ビット )
外バスモード時のバス幅指定の設定を行います。
外バスモード時 , この値が ACR0 (CS0 領域 ) の DBW1,DBW0 ビットに設定されます。
80
WTH1
WTH0
機能
備 考
0
0
8 ビットバス幅
外バスモード
0
1
16 ビットバス幅
〃
1
0
−
( 設定禁止 )
1
1
シングルチップモード
シングルチップモード
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第 3 章 CPU および制御部
3.9 動作モード
MB91470/480 シリーズ
注意事項
3.9.3
動作モード設定上の注意事項について説明します。
■ 注意事項
モードベクタに設定するモードデータは , "000FFFF8H" にバイトデータとして配置す
る必要があります。
FR ファミリは , バイトエンディアンとしてビッグエンディアンを採用していますので ,
下図のように , bit31 ∼ bit24 の最上位バイトに配置してください。
bit 31
24 23
16 15
8 7
0
誤
000FFFF8H
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
モードデータ
正
000FFFF8H
モードデータ
XXXXXXXXB
XXXXXXXXB
XXXXXXXXB
000FFFFCH
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リセットベクタ
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81
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
3.10
MB91470/480 シリーズ
リセット ( デバイス初期化 )
リセット動作について説明します。
■ 概要
リセット要因が発生すると , デバイスはすべてのプログラムおよびハードウェア動作
を停止して状態を初期化します。この状態をリセット状態とよびます。
リセット要因の消失により , デバイスは初期状態からプログラムおよびハードウェア
動作を開始します。このリセット状態から動作開始に至る一連の動作をリセットシー
ケンスとよびます。
リセット要因，リセットレベル，リセット動作モード，設定初期化リセット (INIT) 解
除後の発振安定待ち時間を以下の表にまとめます。
リセットレベル
設定初期化
動作初期化
リセット要因 システム初期化
リセット
リセット (INIT) リセット(RST)
(SINIT) −強−
−中−
−弱−
設定初期化
リセット (INIT)
解除後の発振
安定待ち時間
最小待ち時間
(OS1, OS0=00B)
外部 INITX
端子
発行する
発行する
発行する
通常 ( 非同期 )
リセット動作
のみ
ウォッチ
ドッグ
リセット
発行しない
発行する
発行する
通常 ( 非同期 )
リセット動作
のみ
発振安定待ち
時間なし
発行する
通常 ( 非同期 )
リセット動作
もしくは同期
リセット動作
選択可
発振安定待ち
時間なし
ソフトウェア
リセット
82
リセット動作
モード
発行しない
発行しない
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3.10.1
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
リセットレベル
MB91470/480 シリーズのリセット動作は 3 種類のレベルに分けられ , それぞれ発生
要因および初期化の内容が異なります。以下 , 各リセットレベルについて説明しま
す。
■ システム初期リセット (SINIT)
すべてのシステムを初期化するリセットをシステム初期化リセット (SINIT) とよびま
す。
システム初期化リセット(SINIT)により初期化される主な内容は以下のとおりです。
[ システム初期化リセット (SINIT) による初期化箇所 ]
• 発振安定待ち時間（スタンバイ制御レジスタ (STCR) の OS1，OS0 ビット）
• 設定初期化リセット (INIT) で初期化されるすべての箇所
詳細はそれぞれの機能の解説を参照してください。
なお，電源投入後は必ず INITX 端子にてシステム初期化リセット (SINIT) をかけてく
ださい。
■ 設定初期化リセット (INIT)
発振安定待ち時間を除くすべての設定を初期化するリセットを設定初期化リセット
(INIT) とよびます。
設定初期化リセット (INIT) により初期化される主な内容は以下のとおりです。
[ 設定初期化リセット (INIT) による初期化箇所 ]
• 内部クロックに関するすべての設定 ( クロックソース選択 , PLL 制御 , 分周比設定 )
• 外部バスの CS0 領域に関するすべての設定
• その他 , 端子状態に関するすべての設定
• 動作初期化リセット (RST) で初期化されるすべての箇所
詳細はそれぞれの機能の解説を参照してください。
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第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
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■ 動作初期化リセット (RST)
プログラム動作を初期化するリセットを動作初期化リセット (RST) とよびます。
設定初期化リセット (INIT) 時には , 同時に動作初期化リセット (RST) も発生します。
動作初期化リセット (RST) により初期化される主な内容は以下のとおりです。
[ 動作初期化リセット (RST) による初期化箇所 ]
• プログラム動作
• CPU および内部バス
• 周辺回路のレジスタ設定値
• I/O ポート設定
• デバイスの動作モード ( バスモードおよび外部バス幅の設定 )
詳細はそれぞれの機能の解説を参照してください。
84
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3.10.2
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
リセット要因
各リセット発生要因と発生するリセットレベルについて説明します。
■ リセット要因
過去に発生したリセット要因は , RSRR ( リセット要因レジスタ ) を読み出すことによ
り知ることが可能です ( 各説明のレジスタ , フラグの詳細は , 「3.11 クロック生成制
御 」の「3.11.6 クロック生成制御部のブロックダイヤグラム 」, 「3.11.7 クロック生
成制御部のレジスタ詳細説明 」を参照 )。
■ INITX 端子入力 ( システム初期化リセット端子 )
外部端子の INITX 端子は , システム初期化リセット端子として機能します。
本端子へ "L" レベル入力を行っている間 , システム初期化リセット (SINIT) 要求が発生
します。
本端子へ "H" レベルを入力することにより , システム初期化リセット (SINIT) 要求は解
除されます。
本端子要求によるシステム初期化リセット (SINIT) が発生した場合 , RSRR ( リセット
要因レジスタ ) 中の bit15:INIT ビットがセットされます。
本端子要求によるシステム初期化リセット (SINIT) は, すべてのリセット要因中で最強
のものであり , すべての入力・動作・状態よりも優先されます。
なお , 電源投入直後は必ず INITX 端子にてシステム初期化リセット (SINIT) をかけてく
ださい。また , 電源投入直後は , 発振回路の発振安定待ち時間を確保するため , INITX
端子への "L" レベル入力を発振回路の要求する発振安定待ち時間の間持続してくださ
い (INITX 端子による SINIT では , 発振安定待ち時間の設定は最小値に初期化されてい
ます ) 。
• 発生要因
：外部 INITX 端子への "L" レベル入力
• 解除要因
：外部 INITX 端子への "H" レベル入力
• 発生レベル ：システム初期化リセット (SINIT)
• 対応フラグ ：bit15:INIT
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3.10 リセット ( デバイス初期化 )
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■ ウォッチドッグリセット
RSRR ( ウォッチドッグタイマ制御レジスタ ) に対して書込みを行うと , ウォッチドッ
グタイマが起動します。その後 , RSRR 中の bit9, bit8:WT1, WT0 ビットにて設定した周
期ごとにウォッチドッグリセット要求が発生します。
ウォッチドッグリセット要求は , 設定初期化リセット (INIT) 要求です。要求が受け付
けられて設定初期化リセット (INIT) が発生するか , 動作初期化リセット (RST) が発生
すると , ウォッチドッグリセット要求は解除されます。
ウォッチドッグリセット要求による設定初期化リセット (INIT) が発生した場合, RSRR
( リセット要因レジスタ ) 中の bit13:WDOG ビットがセットされます。
なお , ウォッチドッグリセット要求による設定初期化リセット (INIT) が発生した場合
では , 発振安定待ち時間の設定は初期化されません。
• 発生要因
：ウォッチドッグタイマの設定周期経過
• 解除要因
：設定初期化リセット (INIT) または動作初期化リセット (RST) の発生
• 発生レベル ：設定初期化リセット (INIT)
• 対応フラグ ：bit13:WDOG
■ STCR:SRST ビット書込み ( ソフトウェアリセット )
STCR ( スタンバイ制御レジスタ ) 中の bit4:SRST ビットに "0" が書き込まれると , ソフ
トウェアリセット要求が発生します。
ソフトウェアリセット要求は , 動作初期化リセット (RST) 要求です。
要求が受け付けられて動作初期化リセット (RST) が発生すると , ソフトウェアリセッ
ト要求は解除されます。
ソフトウェアリセット要求による動作初期化リセット (RST) が発生した場合 , RSRR
( リセット要因レジスタ ) 中の bit11:SRST ビットがセットされます。
ソフトウェアリセット要求による動作初期化リセット (RST) は , TBCR ( タイムベース
カウンタ制御レジスタ ) 中の bit9:SYNCR ビットがセットされている場合 ( 同期リセッ
トモード ) , すべてのバスアクセスが停止した後でないと発生しません。
このため , バスの使用状況によっては動作初期化リセット (RST) が発生するまでに長
時間を要する場合があります。
• 発生要因
：STCR (スタンバイ制御レジスタ) 中のbit4:SRST ビットへの"0"書込み
• 解除要因
：動作初期化リセット (RST) の発生
• 発生レベル ：動作初期化リセット (RST)
• 対応フラグ ：bit11:SRST
＜注意事項＞
同期モードのソフトウェアリセットの使用に関しては TBCR( タイムベースカウンタ制御
レジスタ ) の bit9:SYNCR ビットの制限事項を参照してください。
86
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3.10.3
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
リセットシーケンス
リセット要因の消失により , デバイスはリセットシーケンスの実行を開始します。
リセットシーケンスは , リセットレベルによりそれぞれ動作内容が異なります。
各リセットレベルにおけるリセットシーケンスの動作内容について説明します。
■ システム初期化リセット (SINIT) 解除シーケンス
本リセットは外部 INITX 端子入力で発生します。
システム初期化リセット (SINIT) 要求が解除されると，デバイスは以下の動作を順に実
行します。
(1) システム初期化リセット (SINIT) の解除
(2) 設定初期化リセット (INIT) 状態，内部クロック動作開始
(3) 設定初期化リセット (INIT) の解除，発振安定待ち状態への遷移
(4) 最小発振安定待ち時間 (STCR の bit3，bit2:OS1，OS0=00B にて設定）の間，動作
初期化リセット (RST) 状態を保持，内部クロック動作停止
(5) 動作初期化リセット (RST) 状態，内部クロック動作開始
(6) 動作初期化リセット (RST) の解除，通常動作状態へ遷移
(7) 000FFFF8H 番地より，モードベクタの読出し
(8) MODR（モードレジスタ）へ，モードベクタの書込み
(9) 000FFFFCH 番地より，リセットベクタの読出し
(10) PC（プログラムカウンタ）へ，リセットベクタの書込み
(11) PC（プログラムカウンタ）の示す番地より，プログラム動作開始
■ 設定初期化リセット (INIT) 解除シーケンス
本リセットはウォッチドッグリセットで発生します。
設定初期化リセット (INIT) 要求が解除されると , デバイスは以下の動作を順に実行し
ます。
(1) 設定初期化リセット (INIT) の解除
(2) 動作初期化リセット (RST) 状態 , 内部クロック動作開始
(3) 動作初期化リセット (RST) の解除 , 通常動作状態へ遷移
(4) 000FFFF8H 番地より , モードベクタの読出し
(5) MODR ( モードレジスタ ) へ , モードベクタの書込み
(6) 000FFFFCH 番地より , リセットベクタの読出し
(7) PC ( プログラムカウンタ ) へ , リセットベクタの書込み
(8) PC ( プログラムカウンタ ) の示す番地より , プログラム動作開始
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87
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
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■ 動作初期化リセット (RST) 解除シーケンス
本リセットは , ソフトウェアリセットで発生します。
動作初期化リセット (RST) 要求が解除されると , デバイスは以下の動作を順に実行し
ます。
(1) 動作初期化リセット (RST) の解除 , 通常動作状態へ遷移
(2) 000FFFF8H 番地より , モードベクタの読出し
(3) MODR ( モードレジスタ ) へ , モードベクタの書込み
(4) 000FFFFCH 番地より , リセットベクタの読出し
(5) PC ( プログラムカウンタ ) へ , リセットベクタの書込み
(6) PC ( プログラムカウンタ ) の示す番地より , プログラム動作開始
88
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3.10.4
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
発振安定待ち時間
デバイスの原発振が停止していた , またはその可能性がある状態から復帰したとき ,
自動的に発振安定待ち状態に遷移します。本機能により発振開始後の安定していな
い発振器出力を使用しないようにします。
発振安定待ち時間中は , 内部および外部へのクロック供給は停止し , 内蔵タイムベー
スカウンタのみが動作して , STCR ( スタンバイ制御レジスタ ) にて設定された安定
待ち時間の経過を待ちます。
発振安定待ち動作の詳細について説明します。
■ 発振安定待ち発生要因
要因を以下に示します。
• INITX 端子要因による設定初期化リセット (INIT) の解除時
INITX 端子要因による設定初期化リセット (INIT) が解除された場合，直後に発振安
定待ち状態へ遷移します。
発振安定待ち時間の経過後は , 動作初期化リセット (RST) 状態へ遷移します。
INITX 端子による初期化時の発振安定待ち時間は最小値に設定されるため , INITX
端子の入力幅にて発振安定待ち時間を確保してください。
なお，ウォッチドッグリセット要因による設定初期化リセット (INIT) が解除された
場合には，直後に発振安定待ち状態へは遷移せず，動作初期化リセット (RST) 状態
へ遷移します。
• ストップモードからの復帰時
有効な外部割込み要求入力（NMI を含む）の発生によりストップモードが解除され
た直後に , 発振安定待ち状態へ遷移します。INITX 端子要因により解除された場合
には，設定初期化リセット (INIT) 状態を経て，設定初期化リセット (INIT) が解除さ
れた後 , 発振安定待ち状態へ遷移します。
発振安定待ち時間の経過後は , ストップモードが解除された要因に対応した状態へ
と遷移します。
• 有効な外部割込み要求入力 (NMI を含む ) の発生による復帰時→
通常動作状態へ遷移します。
• INITX 端子要因によるシステム初期化リセット (SINIT) 要求による復帰時→
システム初期化リセット (SINIT) 状態へ遷移します。
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89
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
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■ 発振安定待ち時間の選択
発振安定待ち時間は , 内蔵タイムベースカウンタを用いて計時されます。
発振安定待ち要因が発生して発振安定待ち状態へ遷移すると , 内蔵タイムベースカウ
ンタはいったん初期化された後 , 発振安定待ち時間の計測を開始します。
STCR ( スタンバイ制御レジスタ ) の bit3, bit2:OS1, OS0 ビットにより , 発振安定待ち時
間を 4 種類のうちから選択して設定することができます。
いったん選択した設定は , 外部 INITX 端子によるシステム初期化リセット (SINIT) 以外
では初期化されません。設定初期化リセット (INIT) や動作初期化リセット (RST) では ,
リセット発生以前に設定した発振安定待ち時間が保持されます。
発振安定待ち時間として選択可能な4種類の設定は, それぞれ以下の用途を想定してあ
ります。
• OS1, OS0 = 00B：発振安定待ち時間なし
( ストップモードで PLL も発振器も停止させない場合 )
• OS1, OS0 = 01B：発振安定待ち時間 ( 小 )
(外部クロック入力や, ストップモードで発振器を停止させない場合)
• OS1, OS0 = 10B：発振安定待ち時間 ( 中 )
( セラミック振動子などの安定が速い発振子を使用する場合 )
• OS1, OS0 = 11B：発振安定待ち時間 ( 長 )
( 一般の水晶発振子などを使用する場合 )
なお , 電源投入直後は必ず INITX 端子にてシステム初期化リセット (SINIT) をかけてく
ださい。また , 下記状態では , 発振回路の発振安定待ち時間を確保するため , INITX 端
子への "L" レベル入力を発振回路の要求する安定待ち時間の間持続してください
(INITX 端子による SINIT では , 発振安定待ち時間の設定は最小値に初期化されていま
す)。
• 電源投入直後の INITX 端子入力
• ストップモードで発振停止中の INITX 端子入力
したがって , 安定発振を行うためには , INITX 端子入力にはメインクロックの発振安定
待ち時間を満たす期間 , "L" レベルを入力してください。
90
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3.10.5
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
リセット動作モード
動作初期化リセット (RST) には , 通常 ( 非同期 ) リセットモードと同期リセットモー
ドの 2 つのモードがあり , TBCR ( タイムベースカウンタ制御レジスタ ) 中の bit9:
SYNCR ビットによってどちらのモードで動作するかを設定します。
本モード設定は , 設定初期化リセット (INIT) のみで初期化されます。
設定初期化リセット (INIT) は , 常に非同期でリセット動作を行います。
各モード動作について説明します。
■ 通常リセット動作
動作初期化リセット (RST) 要求が発生した際に , 直ちに動作初期化リセット (RST) 状
態への遷移を行う動作を通常リセット動作とよびます。
本モードにおいては , リセット (RST) 要求が受け付けられると , 内部バスアクセスの動
作状態にかかわらず , 直ちにリセット (RST) 状態へ遷移します。
本モードでは , 各状態へ遷移する時点で行われていたバスアクセスについては , その結
果を保証できません。しかし , 動作初期化リセット (RST) 要求を確実に受け付けること
が可能です。
TBCR ( タイムベースカウンタ制御レジスタ ) 中の bit9:SYNCR ビットが "0" のとき , 通常
リセットモードとなります。
設定初期化リセット (INIT) の発生後の初期値は , 通常リセットモードとなります。
■ 同期リセット動作
動作初期化リセット (RST) 要求が発生した際に , すべてのバスアクセスが停止した後 ,
動作初期化リセット (RST) 状態への遷移を行う動作を同期リセット動作とよびます。
本モードにおいては , リセット (RST) 要求が受け付けられても , 内部バスアクセスが行
われている間はリセット (RST) 状態への遷移は行いません。
上記の要求が受け付けられると , それにより内部バスに対してスリープ要求が発行さ
れます。各バスが動作を切り上げてスリープ状態に移行すると , 動作初期化リセット
(RST) 状態へ遷移します。
本モードでは , 各状態へ遷移する時点ではすべてのバスアクセスが停止しているため ,
すべてのバスアクセスの結果を保証できます。
しかし , バスアクセスが何らかの理由により停止しない場合 , その間 , 各要求を受け付
けません。このような場合でも , 設定初期化リセット (INIT) は直ちに有効となります。
外部拡張バスインタフェースに対して RDY( レディ要求 ) が入力され続けてバスウェ
イトが有効となっている場合には , バスアクセスは停止しません。
TBCR ( タイムベースカウンタ制御レジスタ ) 中の bit9:SYNCR ビットが "1" のとき , 同期
リセットモードとなります。
設定初期化リセット (INIT) 発生後の初期値は , 通常リセットモードに戻ります。
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91
第 3 章 CPU および制御部
3.10 リセット ( デバイス初期化 )
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＜注意事項＞
• DMA コントローラについては , 各要求の受付けにより転送停止を行いますので , 各状
態への遷移を遅延させることはありません。
• 同期モードのソフトウェアリセットの使用に関しては TBCR( タイムベースカウンタ制
御レジスタ ) の bit9:SYNCR ビットの制限事項を参照してください。
92
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第 3 章 CPU および制御部
3.11 クロック生成制御
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クロック生成制御
3.11
クロック生成制御について説明します。
■ 概要
内部動作クロックは以下のようにして生成されます。
• ソースクロックの生成：メインクロックを 2 分周または PLL 発振させ , 基本クロッ
クを生成します。
• 各内部クロックの生成：ソースクロックを分周し , 各部に供給する動作クロックを
生成します。
以下 , 各クロック生成とその制御について解説します。
各レジスタ , フラグについては ,「3.11.6 クロック生成制御部のブロックダイヤグラム」
および「3.11.7 クロック生成制御部のレジスタ詳細説明」を参照してください。
内部クロック
1～
～16分
分周
(DIVR0[7:4])
メインクロック
メイン2分周クロック
メイン
分周クロック
CPUクロック(CLKB)
ソースクロック
内部クロック
2分
分周
X0
X1
発振
回路
1～
～16分
分周
(DIVR0[3:0])
セレクタ
(CLKR[9:8])
PLL
×2～
～8逓
逓倍
(CLKR[14:12])
内部クロック
メインPLLクロック
メイン
クロック
1～
～16分
分周
(DIVR1[7:4])
CLKR
DIVR0
DIVR1
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周辺クロック(CLKP)
外部バスクロック(CLKT)
：クロックソース制御レジスタ
：内部クロック分周 設定レジスタ0(CLKB/CLKP 用)
：内部クロック分周 設定レジスタ1(CLKT 用)
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93
第 3 章 CPU および制御部
3.11 クロック生成制御
3.11.1
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ソースクロックの選択
ソースクロックの選択について解説します。
■ ソースクロックの選択
外部バスクロックを含むすべてのクロック供給源は , MB91470/480 シリーズ自身とな
ります。
外部発振端子および内蔵発振回路は , メインクロックを動作中に任意に切り換えて使
用することが可能です。
• メインクロック：X0/X1 端子入力から生成し , 高速クロックとして使用することを
想定したクロックです。
ソースクロックは , 以下のクロックのうちから選択して生成します。
• メインクロックを 2 分周したもの
• メインクロックを PLL で逓倍したもの
ソースクロックの選択制御は , CLKR ( クロックソース制御レジスタ ) の設定によって
行います。
94
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3.11.2
第 3 章 CPU および制御部
3.11 クロック生成制御
PLL 制御
メインクロックに対応した PLL 発振回路について , 動作 ( 発振 ) 許可・禁止と逓倍
率設定を制御することが可能です。
各制御は , CLKR ( クロックソース制御レジスタ ) の設定によって行います。
各制御内容について説明します。
■ PLL 動作許可
メイン PLL 発振動作の許可 / 停止は , CLKR ( クロックソース制御レジスタ ) の
bit10:PLL1EN ビットの設定によって行います。
PLL1EN ビットは , 設定初期化リセット (INIT) 後は "0" に初期化され , メイン PLL の発
振動作は停止しています。停止中は , ソースクロックとしてメイン PLL 出力を選択す
ることはできません。
プログラム動作を開始したら , まず , ソースクロックとして使用するメイン PLL の逓
倍率を設定し , かつ動作許可した後 , PLL のロック待ち時間の経過後にソースクロック
を切り換えてください。この際の PLL ロック待ち時間は , タイムベースタイマ割込み
を使用することを推奨いたします。
ソースクロックとしてメイン PLL 出力を選択している間は , PLL は動作停止させるこ
とを禁止します。
ストップモードに移行する際などで PLL を停止させたい場合は , いったんソースク
ロックをメインクロックの 2 分周したものに選択し直した後 , PLL を停止させてくだ
さい。
■ PLL 逓倍率
メイン PLL の逓倍率は , CLKR ( クロックソース制御レジスタ ) の bit14 ∼ bit12:PLL1S2,
PLL1S1, PLL1S0 ビットによって設定します。
設定初期化リセット (INIT) 後は全ビット "0" に初期化されています。
PLL 逓倍率設定を初期値より変更する場合 , プログラム動作開始後 , PLL を動作許可す
る前または同時に設定してください。逓倍率変更後は , ロック待ち時間の経過後にソー
スクロックを切り換えてください。この際の PLL ロック待ち時間は , タイムベースタ
イマ割込みを使用することを推奨します。
動作中に PLL 逓倍率設定を変更する場合 , いったんソースクロックを PLL 以外に切り
換えてから変更してください。逓倍率変更後は , 上記と同様にロック待ち時間の経過後
にソースクロックを切り換えてください。
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91470/480 シリーズ
PLL
PLL
PLL
PLL
PLL
2
PLL
(CLKR[14:12] )
)
(
)
(CLKR[9:8]=00 B )
2
2
PLL
(CLKR[10]= PLL1EN=1B )
PLL
(CLKR[14:12] )
(
2
)
(
2
PLL
(600[us]
(
)
PLL
)
(600[us]
(
2
)
)
2
(CLKR [9:8]= 10B )
)
(
)
(CLKR[9:8]=10 B )
(
PLL
(
)
PLL
PLL
PLL
PLL
(
)
(
)
(CLKR[9:8]= 00B )
2
PLL
(CLKR[10]= PLL1EN =0B )
2
96
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第 3 章 CPU および制御部
3.11 クロック生成制御
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OSCD1=1B
OSCD1=1B
(PLL1EN=1 B
)
PLL
PLL
(
PLL
)
PLL
(CLKR[ 9:8]=0 0B )
)
(
)
(CLKR [9:8]=00 B )
(
2
(
)
2
PLL
(CLKR [10]=PLL1EN=0B )
2
(STCR[7] =STOP=1B )
(STCR[7]=S TOP=1B )
(STCR[7]=0B )
(STCR[7]=0B )
2
(
2
)
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(
(
)
)
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97
第 3 章 CPU および制御部
3.11 クロック生成制御
3.11.3
MB91470/480 シリーズ
発振安定待ち・PLL ロック待ち時間
ソースクロックとして選択するクロックが安定動作状態にない場合 , 発振安定待ち時
間が必要です (「3.10.4 発振安定待ち時間」を参照 ) 。
PLL が動作開始後 , 設定された周波数に出力を安定させるにはロック待ち時間が必
要です。
各種ケースにおける待ち時間について説明します。
■ 電源投入後の待ち時間
電源投入後は , まずメインクロック用発振回路の発振安定待ち時間が必要となります。
発振安定待ち時間の設定は , INITX 端子入力 ( システム初期化リセット端子 ) により最
小値に初期化されるため , この発振安定待ち時間は , INITX 端子入力へ "L" レベルを入
力する時間により確保します。
この状態においては , PLL は動作を許可されていないため , ロック待ち時間はここでは
考慮する必要はありません。
■ システム / 設定初期化後の待ち時間
システム初期化リセット (SINIT) が解除後の設定初期化リセット (INIT) が解除される
と , 発振安定待ち状態へ遷移します。ここでは , 設定された発振安定待ち時間を内部的
に発生します。
INITX端子入力後の初めの発振安定待ち状態では, 設定時間は最小値に初期化されてい
るため , すぐに本状態は終了し , 動作初期化リセット (RST) 状態へと遷移します。
これらの状態においては , PLL はいずれも動作が許可されていないため , ここでは ,
ロック待ち時間を考慮する必要がありません。
■ PLL 動作許可後の待ち時間
プログラム動作開始後 , 停止状態の PLL を動作許可した場合 , ロック待ち時間が経過
しないとその PLL 出力を使用してはいけません。
ソースクロックとしてメイン PLL を選択していなければ , ロック待ち時間中もプログ
ラム動作は実行可能です。この際の PLL ロック待ち時間は , タイムベースタイマ割込
みを使用することを推奨します。
■ PLL 逓倍率変更後の待ち時間
プログラム動作開始後 , 動作状態の PLL の逓倍率設定を変更した場合も , ロック待ち
時間が経過しないとその PLL 出力を使用してはいけません。
ソースクロックとしてメイン PLL を選択していなければ , ロック待ち時間中もプログ
ラム動作は実行可能です。この際の PLL ロック待ち時間は , タイムベースタイマ割込
みを使用することを推奨します。
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第 3 章 CPU および制御部
3.11 クロック生成制御
■ ストップモード復帰後の待ち時間
プログラム動作開始後 , ストップモードに遷移した場合の解除時には , プログラムにて
設定された時間の発振安定待ち時間を内部的に発生します。
ストップモード中にソースクロックとして選択しているクロック用発振回路を停止さ
せる設定の場合 , その発振回路の発振安定待ち時間と使用している PLL のロック待ち
時間を合わせた時間が必要となります。ストップモードに遷移させる前に, あらかじめ
双方を合わせた発振安定待ち時間を設定しておいてください。
ストップモード中に , ソースクロックとして選択しているクロック用発振回路を停止
させない設定の場合は , PLL は自動では動作を停止しません。よって , PLL を停止させ
ない限り発振安定待ち時間は不要です。
ストップモードに遷移させる前に , あらかじめ発振安定待ち時間を最小値に設定して
おくことを推奨いたします。
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第 3 章 CPU および制御部
3.11 クロック生成制御
3.11.4
MB91470/480 シリーズ
クロック分配
メインクロックより生成されたソースクロックを基に , 各機能用の内部クロックが
作成されます。
内部動作クロックは全部で 3 種類あり , それぞれが独立に分周比を設定できます。
各内部動作クロックについて説明します。
■ CPU クロック (CLKB)
CPU と内部メモリおよび内部バスに使用されるクロックです。
本クロックを使用する回路には , 以下のようなものがあります。
• CPU
• 内蔵 RAM, 内蔵 Flash/ROM
• ビットサーチモジュール
• I-bus, D-bus, F-bus, X-bus
• DMA コントローラ
• 積和演算回路
動作可能な上限周波数を超える周波数になる逓倍率と分周比の組合せは設定しないで
ください。
■ 周辺クロック (CLKP)
周辺リソースおよびペリフェラルバスに使用されるクロックです。
本クロックを使用する回路には , 以下のようなものがあります。
• ペリフェラル ( 周辺 ) バス
• クロック制御部 ( バスインタフェース部のみ )
• 割込みコントローラ
• I/O ポート
• 外部割込み入力 , 16 ビットタイマなどの周辺リソース
動作可能な上限周波数を超える周波数になる逓倍率と分周比の組合せは設定しないで
ください。
■ 外部バスクロック (CLKT)
外部バスインタフェースに使用されるクロックです。
本クロックを使用する回路には , 以下のようなものがあります。
• 外部バスインタフェース
• 外部 SYSCLK 出力
動作可能な上限周波数を超える周波数になる逓倍率と分周比の組合せは設定しないで
ください。
100
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MB91470/480 シリーズ
3.11.5
第 3 章 CPU および制御部
3.11 クロック生成制御
クロック分周
各内部動作クロックは , それぞれ独立にソースクロックからの分周比を設定できま
す。この機能により , 各回路に最適な動作周波数を設定します。
■ クロック分周
分周比は , DIVR0 ( 内部クロック分周設定レジスタ 0) および DIVR1 ( 内部クロック分
周設定レジスタ 1) にて設定します。各レジスタには各クロックに対応する 4 ビットず
つの設定ビットがあり , ( レジスタ設定値＋ 1) がそのクロックのベースクロックに対す
る分周比となります。分周比設定が奇数であっても , 常にデューティ比は 50% となり
ます。
設定値の変更があった場合 , 設定後 , 次のクロックの立上りから変更後の分周比が有効
となります。
分周比設定は , 動作初期化リセット (RST) の発生では初期化されず , リセット発生前の
設定が維持されます。設定初期化リセット (INIT) の発生によってのみ初期化されます。
初期状態からソースクロックを高速なものに変更する前に , 必ず分周比の設定を行っ
てください。
ソースクロックの選択 , メイン PLL の逓倍率の設定 , 分周比の設定の組合せで上限周
波数を超える設定をした場合 , 動作は保証されませんので十分にご注意願います
( ソースクロック選択の変更設定との順序を間違えないように特に注意願います ) 。
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第 3 章 CPU および制御部
3.11 クロック生成制御
3.11.6
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クロック生成制御部のブロックダイヤグラム
以下にクロック生成制御部のブロックダイヤグラムを示します。図中のレジスタの
詳細については , 「3.11.7 クロック生成制御部のレジスタ詳細説明」を参照してく
ださい。
R-bus
■ クロック生成制御部のブロックダイヤグラム
[
]
DIVR0/DIVR1
CLKR
CPU
X0
1/2
X1
PLL
CPU
(CLKB)
(CLKP)
(CLKT)
[
]
STCR
(SINIT)
INITX
[
FF
(INIT)
FF
(RST)
]
RSRR
[
]
FF
CTBR
TBCR
102
FF
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91470/480 シリーズ
クロック生成制御部のレジスタ詳細説明
3.11.7
クロック生成制御部のレジスタについて説明します。
■ リセット要因レジスタ / ウォッチドッグタイマ制御レジスタ (RSRR)
アドレス：00000480H
初期値 (INITX 端子 )
初期値 (INIT)
初期値 (RST)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
INIT
R
1
−
R
−
WDOG
R
0
−
R
−
SRST
R
0
−
R
−
＊
×
＊
×
＊
×
×
＊
×
＊
＊
×
WT1
R/W
0
0
0
WT0
R/W
0
0
0
R/W : リード / ライト可能
R : リードオンリ
「＊」…要因により変化します。
「×」…初期化されません。
直前に発生したリセットの要因の保持 , ウォッチドッグタイマの周期設定 , および起動
制御を行うレジスタです。
本レジスタを読むと , 保持されたリセット要因は読出し後にクリアされます。読み出す
までの間に複数回のリセットが発生した場合 , リセット要因フラグは累積され , 複数の
フラグがセットされることになります。
本レジスタの WT1，WT0 ビットに周期設定値を書き込むと , ウォッチドッグタイマが
起動されます。それ以降は , リセット (RST) が発生するまで , ウォッチドッグタイマは
動作を続けます。
[bit15] INIT (INITialize reset occurred)
INITX 端子入力によるリセット (SINIT) の発生の有無を示します。
0
INITX 端子入力による SINIT は発生していません。
1
INITX 端子入力による SINIT が発生しました。
•
読出し直後に "0" に初期化されます。
•
読出し可能で , 書込みはビット値に影響を与えません。
[bit14] (reserved bit)
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103
第 3 章 CPU および制御部
3.11 クロック生成制御
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[bit13] WDOG (WatchDOG reset occurred)
ウォッチドッグタイマによるリセット (INIT) の発生の有無を示します。
•
0
ウォッチドッグタイマによる INIT は発生していません。
1
ウォッチドッグタイマによる INIT が発生しました。
INITX 端子入力によるリセット (SINIT) , または読出し直後に "0" に初期化されま
す。
•
読出し可能で , 書込みはビット値に影響を与えません。
[bit12] (reserved bit)
[bit11] SRST (Software ReSeT occurred)
STCR レジスタの SRST ビット ( ソフトウェアリセット ) によるリセット (RST) の発
生の有無を示します。
•
0
ソフトウェアリセットによる RST は発生していません。
1
ソフトウェアリセットによる RST が発生しました。
INITX 端子入力によるリセット (SINIT) , または読出し直後に "0" に初期化され
ます。
•
読出し可能で , 書込みはビット値に影響を与えません。
•
同期モードのソフトウェアリセットの使用に関しては TBCR( タイムベースカウ
ンタ制御レジスタ ) の bit9:SYNCR ビットの制限事項を参照してください。
[bit10] (reserved bit)
[bit9, bit8] WT1, WT0 (Watchdog interval Time select)
ウォッチドッグタイマの周期を設定します。
本ビットに書き込む値により , ウォッチドッグタイマの周期を下表に示す 4 種類の
うちから選択します。
WT1
WT0
ウォッチドッグリセットの発生
0
0
φ × 217 ( 初期値 )
0
1
φ × 219
1
0
φ × 221
1
1
φ × 223
(φ はソースクロックの周期 )
•
リセット (RST) により "00B" に初期化されます。
•
読出し可能で , 書込みはリセット (RST) 後 1 回のみ有効で , それ以降の書込みは
無効です。
104
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3.11 クロック生成制御
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■ スタンバイ制御レジスタ (STCR)
bit7
アドレス：00000481H
bit6
STOP SLEEP
R/W
R/W
0
0
0
0
0
0
初期値 (INITX 端子 )
初期値 (INIT)
初期値 (RST)
bit5
bit4
bit3
bit2
bit1
bit0
HIZ
R/W
1
1
SRST
R/W
1
1
1
OS1
R/W
0
OS0
R/W
0
×
×
×
×
−
R/W
−
1
OSCD1
R/W
1
1
×
×
×
R/W : リード / ライト可能
「×」…初期化されません。
デバイスの動作モードを制御するレジスタです。
ストップ , スリープの 2 つのスタンバイモードへの遷移 , ストップモード中の端子およ
び発振停止制御を行うほか , 発振安定待ち時間の設定 , ソフトウェアリセットの発行を
行います。
＜注意事項＞
スタンバイモードに入れる場合は , 同期スタンバイモード (TBCR: タイムベースカウンタ
制御レジスタの bit8: SYNCS ビットにて設定します ) を使用した上で , 以下のシーケンス
を必ず使用してください。
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
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以下に , スタンバイ制御レジスタ (STCR) の各ビットの機能を説明します。
[bit7] STOP (STOP mode)
ストップモードへの遷移を指示します。bit6:SLEEP ビットと本ビット両方に "1" を
書き込んだ場合は本ビットの方が優先となり , ストップモードへ遷移します。
0
ストップモードへの遷移は行いません ( 初期値 ) 。
1
ストップモードへ遷移します。
•
リセット (RST) およびストップ復帰要因により "0" に初期化されます。
•
読出しおよび書込みが可能です。
[bit6] SLEEP (SLEEP mode)
スリープモードへの遷移を指示します。bit7:STOP ビットと本ビット両方に "1" を書
き込んだ場合は bit7:STOP ビットの方が優先となり , ストップモードへ遷移します。
0
スリープモードへの遷移は行いません ( 初期値 ) 。
1
スリープモードへ遷移します。
•
リセット (RST) およびスリープ復帰要因により "0" に初期化されます。
•
読出しおよび書込みが可能です。
[bit5] HIZ (HIZ mode)
ストップモード時の端子状態を制御します。
0
ストップモード遷移前の端子状態を維持します。
1
ストップモード中は端子出力をハイインピーダンス状態にします
( 初期値 )。
•
リセット (INIT) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
[bit4] SRST (Software ReSeT)
ソフトウェアリセット (RST) の発行を指示します。
106
0
ソフトウェアリセットを発行します。
1
ソフトウェアリセットの発行は行いません ( 初期値 ) 。
•
リセット (RST) により "1" に初期化されます。
•
読出しおよび書込みが可能です。読出し値は常に "1" となります。
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[bit3, bit2] OS1, OS0 (Oscillation Stabilization time select)
リセット (INIT) 後 , およびストップモード復帰後などにおける発振安定待ち時間を
設定します。
本ビットに書き込む値により , 発振安定待ち時間を下表に示す 4 種類のうちから選
択します。
OS1
OS0
発振安定待ち時間
メイン発振
10 MHz の場合
メイン発振
20 MHz の場合
0
0
φ × 21 ( 初期値 )
400 ns
200 ns
0
1
φ × 211
408 μs
204 μs
1
0
φ × 216
13.1 ms
6.55 ms
1
1
φ × 222
838 ms
419 ms
(φ はソースクロックの周期で , メインクロックの 2 倍の周期 )
•
INITX 端子入力によるリセット (SINIT) により "00B" に初期化されます。
•
読出しおよび書込みが可能です。
[bit1] (reserved bit)
予約ビットです。MB91470/480 シリーズでは , 本ビットへの書込みは常に "1" を書
き込んでください。
[bit0] OSCD1 (Oscillation Disable mode for XIN1)
メイン発振入力 (X0, X1) におけるストップモード時の発振停止を制御します。
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0
ストップモード中もメイン発振は停止しません。
1
ストップモード中はメイン発振を停止します ( 初期値 )。
•
リセット (INIT) により "1" に初期化されます。
•
読出しおよび書込みが可能です。
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107
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■ タイムベースカウンタ制御レジスタ (TBCR)
アドレス：00000482H
初期値 (INIT)
初期値 (RST)
bit15
bit14
bit13
bit12
bit11
TBIF
R/W
0
0
TBIE
R/W
0
0
TBC2
R/W
×
×
TBC1
R/W
×
×
TBC0
R/W
×
×
bit10
−
R/W
−
bit9
bit8
SYNCR SYNCS
R/W
R/W
0
0
×
×
×
R/W : リード / ライト可能
「×」…初期化されません。
タイムベースタイマ割込みなどを制御するレジスタです。
タイムベースタイマ割込みの許可 , 割込みインターバル時間の選択を行うほか , リセッ
ト動作のオプション機能の設定を行います。
以下に , タイムベースカウンタ制御レジスタ (TBCR) の各ビットの機能を説明します。
[bit15] TBIF (Time-Base timer Interrupt Flag)
タイムベースタイマ割込みフラグです。
タイムベースカウンタが設定されたインターバル時間 (bit13∼bit11:TBC2∼TBC0ビッ
トにて設定 ) を経過したことを示します。
bit14:TBIE ビットにより割込み発生が許可 (TBIE=1) されているときに本ビットが
"1" になると , タイムベースタイマ割込み要求が発生します。
•
•
クリア要因
命令による "0" の書込み
セット要因
設定されたインターバル時間の経過 ( タイムベースカウンタ出力
の立下りエッジ検出 )
リセット (RST) により "0" に初期化されます。
読出しおよび書込みが可能です。ただし , 書込みは "0" のみ可能で , "1" を書き込
んでもビット値は変化しません。また , リードモディファイライト (RMW) 系命
令での読出し値は , 常に "1" となります。
[bit14] TBIE (Time-Base timer Interrupt Enable)
タイムベースタイマ割込み要求出力許可ビットです。
タイムベースカウンタのインターバル時間の経過による割込み要求出力を制御し
ます。本ビットが "1" のときに bit15:TBIF ビットが "1" になると , タイムベースタ
イマ割込み要求が発生します。
108
0
タイムベースタイマ割込み要求出力禁止 ( 初期値 )
1
タイムベースタイマ割込み要求出力許可
•
リセット (RST) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
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[bit13 ∼ bit11] TBC2, TBC1, TBC0 (Time-Base timer Counting time select)
タイムベースタイマで使用するタイムベースカウンタのインターバル時間を設定
します。
本ビットに書き込む値により , インターバル時間を下表に示す 8 種類のうちから選
択します。
TBC2
TBC1
TBC0
タイマインターバル時間
原発振 20 MHz かつ
PLL が 4 逓倍の場合
0
0
0
φ × 211
25 μs
0
0
1
φ × 212
51.2 μs
0
1
0
φ × 213
102.4 μs
0
1
1
φ × 222
52.4 ms
1
0
0
φ × 223
104.9 ms
1
0
1
φ × 224
209.7 ms
1
1
0
φ × 225
419.4 ms
1
1
1
φ × 226
838.9 ms
(φ はソースクロックの周期 )
• 初期値は不定です。割込みを許可する前に必ず値を設定してください。
• 読出しおよび書込みが可能です。
[bit10] (reserved bit)
予約ビットです。読出し値は不定で , 書込みは動作に影響を与えません。
[bit9] SYNCR (SYNChronous Reset enable)
同期リセット動作許可ビットです。
動作初期化リセット (RST) 要求が発生した際に , 直ちにリセット (RST) 遷移を行う
通常リセット動作を行うか , すべてのバスアクセスが停止した後 , 動作初期化リ
セット (RST) 遷移を行う同期リセット動作を行うかを選択します。
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0
通常リセット動作 ( 初期値 )
1
同期リセット動作
•
リセット (INIT) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
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109
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制限事項
同期モードのソフトウェアリセットを使用する時は , STCR( スタンバイ制御レジス
タ ) の SRST ビットに "0" を設定する前に , 以下 2 つの条件を必ず満たしてください。
•
割込み許可フラグ (I-Flag) を割込み禁止 (I-Flag=0) に設定する。
•
NMI を使用しない。
[bit8] SYNCS (SYNChronous Standby enable)
同期スタンバイ動作許可ビットです。
スタンバイモード ( スリープモードまたはストップモード ) を使用する際は必ず "1"
を設定してください。
0
通常スタンバイ動作 ( 初期値 )
1
同期スタンバイ動作
•
リセット (INIT) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
＜注意事項＞
スタンバイモードに遷移する際には, 必ず"1"を設定し, 同期スタンバイ動作としてください。
■ タイムベースカウンタクリアレジスタ (CTBR)
アドレス：00000483H
初期値 (INIT)
初期値 (RST)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
D7
W
×
×
D6
W
×
×
D5
W
×
×
D4
W
×
×
D3
W
×
×
D2
W
×
×
D1
W
×
×
D0
W
×
×
W : ライトオンリ
「×」…初期化されません。
タイムベースカウンタを初期化するためのレジスタです。
本レジスタに連続して "A5H" , "5AH" を書き込むと , "5AH" 書込みの直後にタイムベー
スカウンタを全ビット "0" にクリアします。"A5H" 書込みと "5AH" 書込みの間の時間
に制限はありませんが , "A5H" 書込みの後に "5AH" 以外のデータを書き込むと , 再度
"A5H" を書き込まないと "5AH" を書き込んでもクリア動作は行いません。
本レジスタの読出し値は不定です。
＜注意事項＞
本レジスタを使用してタイムベースカウンタをクリアすると , 発振安定待ち時間 , ウォッ
チドッグタイマ周期 , およびタイムベースタイマの周期が一時的に変動します。
110
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■ クロックソース制御レジスタ (CLKR)
bit15
アドレス：00000484H
初期値 (INIT)
初期値 (RST)
−
R/W
−
bit14
bit13
bit12
PLL1S2 PLL1S1 PLL1S0
R/W
R/W
R/W
0
0
0
×
×
×
×
bit11
−
R/W
−
bit10
bit9
bit8
PLL1EN CLKS1 CLKS0
R/W
R/W
R/W
0
0
0
×
×
×
×
R/W : リード / ライト可能
「×」…初期化されません。
ソースクロックの選択やメイン PLL の制御を行うレジスタです。
本レジスタにてソースクロックを選択します。また , メイン PLL の動作許可および逓
倍率の選択を制御します。
[bit15] (reserved bit)
予約ビットです。MB91470/480 シリーズでは , 本ビットへの書込みは常に "0" を書
き込んでください。
[bit14 ∼ bit12] PLL1S2, PLL1S1, PLL1S0 (PLL1 ratio Select 2 ∼ 0)
メイン PLL の逓倍率選択ビットです。
メイン PLL の逓倍率を下記の組合せのうちから選択します。
本ビットは , ソースクロックとしてメイン PLL を選択している間は書換えを禁止し
ます。
動作可能な上限周波数を超える設定をしないでください。
PLL1S2
PLL1S1
PLL1S0
メイン PLL
逓倍率
メイン発振 10 MHz
の場合
メイン発振 20 MHz
の場合
0
0
0
× 1 ( 等倍 )
設定禁止
設定禁止
0
0
1
× 2 (2 逓倍 )
設定禁止
φ＝25.0 ns (40 MHz時)
0
1
0
× 3 (3 逓倍 )
設定禁止
φ＝16.6 ns (60 MHz時)
0
1
1
× 4 (4 逓倍 )
φ＝25.0 ns (40 MHz時)
φ＝12.5 ns (80 MHz時)
1
0
0
× 5 (5 逓倍 )
φ＝20.0 ns (50 MHz時)
設定禁止
1
0
1
× 6 (6 逓倍 )
φ＝16.6 ns (60 MHz時)
設定禁止
1
1
0
× 7 (7 逓倍 )
φ＝14.3 ns (70 MHz時)
設定禁止
1
1
1
× 8 (8 逓倍 )
φ＝12.5 ns (80 MHz時)
設定禁止
(φ はメイン PLL クロックの周期 )
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•
リセット (INIT) により "000B" に初期化されます。
•
読出しおよび書込みが可能です。
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3.11 クロック生成制御
MB91470/480 シリーズ
[bit11] (reserved bit)
予約ビットです。MB91470/480 シリーズでは , 本ビットへの書込みは常に "0" を書
き込んでください。
[bit10] PLL1EN (PLL1 ENable)
メイン PLL の動作許可ビットです。
本ビットは , ソースクロックとしてメイン PLL を選択している間は書換えを禁止し
ます。また , 本ビットが "0" の間はソースクロックとしてメイン PLL を選択するこ
とを禁止します。
bit9, bit8: CLKS1, CLK0 ビットの設定を参照してください。
STCR の bit0:OSCD1 が "1" であると , ストップモード中は本ビットが "1" であって
もメイン PLL は停止します。ストップモードからの復帰後は動作許可に戻ります。
0
メイン PLL 停止 ( 初期値 )
1
メイン PLL 動作許可
•
リセット (INIT) により "0" に初期化されます。
•
読出しおよび書込みが可能です。
[bit9, bit8] CLKS1, CLKS0 (CLocK source Select)
使用するソースクロックを設定します。
本ビットに書き込む値により , ソースクロックを下表に示す 3 種類のうちから選択
します。
CLKS1
CLKS0
0
0
メイン 2 分周 ( 初期値 )
0
1
設定禁止
1
0
メイン PLL
1
1
設定禁止
ソースクロック設定
•
リセット (INIT) により "00B" に初期化されます。
•
読出しおよび書込みが可能です。
＜注意事項＞
bit9:CLKS1 が "1" の間は bit8:CLKS0 の値を変更することはできません。
[ 変更可能な組合せ ]
00B → 10B
10B → 00B
上記の組合せ以外は設定禁止です。
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3.11 クロック生成制御
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■ 内部クロック分周設定レジスタ 0 (DIVR0)
アドレス：00000486H
初期値 (INIT)
初期値 (RST)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
B3
R/W
0
B2
R/W
0
B1
R/W
0
B0
R/W
0
P3
R/W
0
P2
R/W
0
P1
R/W
1
P0
R/W
1
×
×
×
×
×
×
×
×
R/W : リード / ライト可能
「×」…初期化されません。
各内部クロックのソースクロックに対する分周比を制御するレジスタです。
本レジスタでは , CPU クロック (CLKB) と , 周辺クロック (CLKP) の分周比の設定を行
います。
ソースクロックの選択 , メイン PLL の逓倍率の設定 , 分周比の設定の組合せで上限周波
数を超える設定をした場合 , 動作は保証されませんので十分にご注意願います。また ,
ソースクロック選択の変更設定との順序を間違えないように注意願います。
本レジスタの設定の変更があった場合 , 設定後 , 次のクロックから変更後の分周比が有
効となります。
[bit15 ∼ bit12] B3, B2, B1, B0 (clkB divide select 3 ∼ 0)
CPU クロック (CLKB) のクロック分周比設定ビットです。
CPU クロック (CLKB) のクロック分周比を設定します。
本ビットに書き込む値により , CPU クロック (CLKB) のソースクロックに対する分
周比 ( クロック周波数 ) を下表に示す 16 種類のうちから選択します。
動作可能な上限周波数を超える周波数になる分周比は設定しないでください。
B3
B2
B1
B0
クロック分周比
0
0
0
0
φ
0
0
0
1
φ × 2 (2 分周 )
0
0
1
0
φ × 3 (3 分周 )
0
0
1
1
φ × 4 (4 分周 )
0
1
0
0
φ × 5 (5 分周 )
0
1
0
1
φ × 6 (6 分周 )
0
1
1
0
φ × 7 (7 分周 )
0
1
1
1
φ × 8 (8 分周 )
…
…
…
…
…
1
1
1
1
φ × 16 (16 分周 )
(φ は内部ソースクロックの周期 )
• リセット (INIT) により "0000B" に初期化されます。
• 読出しおよび書込みが可能です。
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91470/480 シリーズ
[bit11 ∼ bit8] P3, P2, P1, P0 (clkP divide select 3 ∼ 0)
周辺クロック (CLKP) のクロック分周比設定ビットです。
周辺クロック (CLKP) のクロック分周比を設定します。
本ビットに書き込む値により , 周辺クロック (CLKP) のソースクロックに対する分
周比 ( クロック周波数 ) を下表に示す 16 種類のうちから選択します。
動作可能な上限周波数を超える周波数になる分周比は設定しないでください。
P3
P2
P1
P0
クロック分周比
0
0
0
0
φ
0
0
0
1
φ × 2 (2 分周 )
0
0
1
0
φ × 3 (3 分周 )
0
0
1
1
φ × 4 (4 分周 )
0
1
0
0
φ × 5 (5 分周 )
0
1
0
1
φ × 6 (6 分周 )
0
1
1
0
φ × 7 (7 分周 )
0
1
1
1
φ × 8 (8 分周 )
…
…
…
…
…
1
1
1
1
φ × 16 (16 分周 )
(φ はソースクロックの周期 )
• リセット (INIT) により "0011B" に初期化されます。
• 読出しおよび書込みが可能です。
114
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第 3 章 CPU および制御部
3.11 クロック生成制御
MB91470/480 シリーズ
■ 内部クロック分周設定レジスタ 1 (DIVR1)
アドレス：00000487H
初期値 (INIT)
初期値 (RST)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T3
R/W
0
T2
R/W
0
T1
R/W
0
T0
R/W
0
−
R/W
0
−
R/W
0
−
R/W
0
−
R/W
0
×
×
×
×
×
×
×
×
R/W : リード / ライト可能
「×」…初期化されません。
各内部クロックのソースクロックに対する分周比を制御するレジスタです。
本レジスタでは , 外部バスクロック (CLKT) の分周比の設定を行います。
ソースクロックの選択 , メイン PLL の逓倍率の設定 , 分周比の設定の組合せで上限周波
数を超える設定をした場合 , 動作は保証されませんので十分にご注意願います。また ,
ソースクロック選択の変更設定との順序を間違えないように注意願います。
本レジスタの設定の変更があった場合 , 設定後 , 次のクロックから変更後の分周比が有
効となります。
[bit7 ∼ bit4] T3, T2, T1, T0 (clkT divide select 3 ∼ 0)
外部バスクロック (CLKT) のクロック分周比設定ビットです。
外部バスクロック (CLKT) のクロック分周比を設定します。
本ビットに書き込む値により , 外部バスクロック (CLKT) のソースクロックに対す
る分周比 ( クロック周波数 ) を下表に示す 16 種類のうちから選択します。
動作可能な上限周波数を超える周波数になる分周比は設定しないでください。
T3
T2
T1
T0
クロック分周比
0
0
0
0
φ
0
0
0
1
φ × 2 (2 分周 )
0
0
1
0
φ × 3 (3 分周 )
0
0
1
1
φ × 4 (4 分周 )
0
1
0
0
φ × 5 (5 分周 )
0
1
0
1
φ × 6 (6 分周 )
0
1
1
0
φ × 7 (7 分周 )
0
1
1
1
φ × 8 (8 分周 )
…
…
…
…
…
1
1
1
1
φ × 16 (16 分周 )
(φ はソースクロックの周期 )
• リセット (INIT) により "0000B" に初期化されます。
• 読出しおよび書込みが可能です。
外部バスインタフェースを使用しない場合は , "1111B" (16 分周 ) に設定してくださ
い。
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115
第 3 章 CPU および制御部
3.11 クロック生成制御
MB91470/480 シリーズ
[bit3 ∼ bit0] (reserved bit)
• リセット (INIT) により "0000B" に初期化されます。
• 本ビットへの書込みは , 常に "0000B" を書き込んでください。
116
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3.11.8
第 3 章 CPU および制御部
3.11 クロック生成制御
クロック制御部の周辺回路
クロック制御部内の周辺回路機能について説明します。
■ タイムベースカウンタ
クロック制御部には 26 ビット長のタイムベースカウンタがあり , ソースクロックで動
作しています。
タイムベースカウンタは , 発振安定待ち時間の計測 (「3.10.4 発振安定待ち時間」を参
照 ) のほか , 以下の用途に使用されます。
• ウォッチドッグタイマ
システムの暴走検出用のウォッチドッグタイマをタイムベースカウンタのビット
出力を用いて計測します。
• タイムベースタイマ
タイムベースカウンタ出力を用いてインターバル割込みを発生します。
以下 , これらの機能について解説します。
● ウォッチドッグタイマ
ウォッチドッグタイマは , タイムベースカウンタ出力を用いた暴走検出用タイマです。
プログラムの暴走などで設定したインターバルの間にウォッチドッグリセットの発生
延期動作が行われなくなると , ウォッチドッグリセットとして設定初期化リセット
(INIT) 要求を発生します。
[ ウォッチドッグタイマの起動と周期設定 ]
ウォッチドッグタイマは , リセット (RST) 後の 1 回目の RSRR ( リセット要因レジ
スタ / ウォッチドッグタイマ制御レジスタ ) の WT1，WT0 ビットへの周期設定値書
込み動作により起動します。このとき , ウォッチドッグタイマのインターバル時間
を bit9, bit8:WT1, WT0 ビットにより設定します。インターバル時間の設定は , この
最初の書込みで設定した時間のみが有効となり , それ以降の書込みはすべて無視さ
れます。
[ ウォッチドッグリセットの発生 ]
ウォッチドッグリセット発生用フラグは , 設定したインターバルのタイムベースカ
ウンタ出力の立下りエッジによってセットされます。2 度目の立下りエッジの検出
時にフラグがセットされていると , ウォッチドッグリセットとして設定初期化リ
セット (INIT) 要求を発生します。
[ ウォッチドッグタイマの停止 ]
いったん , ウォッチドッグタイマを起動すると , 動作初期化リセット (RST) が発生
するまではウォッチドッグタイマを停止することはできません。
動作初期化リセット (RST) の発生する以下の状態ではウォッチドッグタイマは停
止し , 再度プログラム動作にて起動するまでは機能しません。
• 動作初期化リセット (RST) 状態
• 設定初期化リセット (INIT) 状態
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117
第 3 章 CPU および制御部
3.11 クロック生成制御
MB91470/480 シリーズ
• システム初期化リセット (SINIT) 状態
• 発振安定待ちリセット (RST) 状態
[ ウォッチドッグタイマの一時停止 ( 自動発生延期 ) ]
ウォッチドッグタイマは , CPU のプログラム動作が停止している場合には , いった
ん , ウォッチドッグリセット発生用フラグを初期化し , ウォッチドッグリセットの
発生を延期します。プログラム動作の停止とは具体的には以下の動作を示します。
・スリープ状態
・ストップ状態
・発振安定待ち RUN 状態
・D-bus ( データバス ) に対する DMA 転送中
・エミュレータデバッガを使用中のブレーク中
また , タイムベースカウンタのクリアを行うと , 同時にウォッチドッグリセット発
生用フラグも初期化され , ウォッチドッグリセットの発生が延期されます。
＜注意事項＞
ウォッチドッグタイマを起動した後 , スリープモード / ストップモードへの移行時には ,
STOP モードビット /SLEEP モードビットをセットした後 , スタンバイ制御レジスタ
(STCR) を読み出す直前にタイムベースカウンタをクリアしてください。以下にプログラ
ム例を記載します。
● サンプルプログラム
スタンバイ ( ストップまたはスリープ ) モード移行処理
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
// STCR レジスタ (0481H)
LDI
#_STCR,R0
LDI
#value_of_standby, R1 // value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBRへの5AH ライト(タイムベースカウンタクリア)
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
NOP
NOP
@R0,R1
// STCR ダミーリード
// タイミング調整用 NOP × 5
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
118
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第 3 章 CPU および制御部
3.11 クロック生成制御
● タイムベースタイマ
タイムベースタイマは , タイムベースカウンタ出力を用いたインターバル割込み発生
用タイマです。
メイン PLL のロック待ち時間など , 最大で { ソースクロック× 226} サイクルまでの
比較的長時間の時間計測を行う用途に適しています。
設定したインターバルに対応するタイムベースカウンタの出力の立下りエッジを検出
するとタイムベースタイマ割込み要求を発生します。
[ タイムベースタイマの起動とインターバル設定 ]
タイムベースタイマは , TBCR ( タイムベースカウンタ制御レジスタ ) の bit13 ∼
bit11:TBC2, TBC1, TBC0 ビットにてインターバル時間を設定します。
設定したインターバルに対応するタイムベースカウンタの出力の立下りエッジは
常に検出されているため , インターバル時間の設定後はまず bit15:TBIF ビットをク
リアした後 , bit14:TBIE ビットを "1" にして割込み要求出力を許可してください。
インターバル時間を変更する際は , あらかじめ bit14:TBIE ビットを "0" にして割込
み要求出力を禁止しておいてください。
タイムベースカウンタはこれらの設定には影響されず , 常にカウント動作を行って
いますので , 正確なインターバル割込み時間を得るためには割込みを許可する前に
タイムベースカウンタをクリアしてください。そうでないと , 割込み許可直後に割
込み要求が発生することがあります。
[ プログラムによるタイムベースカウンタのクリア ]
CTBR ( タイムベースカウンタクリアレジスタ ) に対して "A5H", "5AH" の順でデー
タを書き込むと , "5AH" 書込みの直後に , タイムベースカウンタを全ビット "0" にク
リアします。"A5H" 書込みと "5AH" 書込み間の時間に制限はありませんが , "A5H"
書込みの後に"5AH"以外のデータを書き込むと, 再度"A5H"を書き込まないと"5AH"
を書き込んでもクリア動作は行いません。
このタイムベースカウンタのクリアを行うことにより , 同時にウォッチドッグリ
セット発生用フラグも初期化され , ウォッチドッグリセットの発生がいったん延期
されます。
[ デバイス状態によるタイムベースカウンタのクリア ]
タイムベースカウンタは , 以下のデバイス状態の遷移時に同時に全ビット "0" にク
リアされます。
• ストップ状態
• 設定初期化リセット (INIT) 状態
• システム初期化リセット (SINIT) 状態
特にストップ状態の場合 , 発振安定待ち時間の計測のためにタイムベースカウンタ
が使用されるため , 意図せずにタイムベースタイマのインターバル割込みが発生し
てしまうことがあります。そのため , ストップモードを設定する前には , タイムベー
スタイマ割込みを禁止し , タイムベースタイマを使用しないようにしてください。
それ以外の状態については , 動作初期化リセット (RST) が発生するため , タイム
ベースタイマ割込みは自動的に禁止されます。
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119
第 3 章 CPU および制御部
3.11 クロック生成制御
MB91470/480 シリーズ
＜注意事項＞
ウォッチドッグタイマを起動した後 , スリープモード / ストップモードへの移行時には ,
STOP モードビット /SLEEP モードビットをセットした後 , スタンバイ制御レジスタ
(STCR) を読み出す直前にタイムベースカウンタをクリアしてください。以下にプログラ
ム例を記載します。
● サンプルプログラム
スタンバイ ( ストップまたはスリープ ) モード移行処理
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
120
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第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91470/480 シリーズ
3.12
デバイス状態制御
各種状態とその制御について説明します。
■ デバイス状態と各遷移
状態遷移を下記に示します。
図 3.12-1 デバイス状態と各遷移
1. INITX
=0(SINIT)
2. INITX
=1(SINIT
)
3. INIT
(7
)
4. INIT
(2
)
5.
6. RST
7.
(INIT)
(RST)
8.
9.
(
)
10.
1
11.
(
)
12.
(SINIT)
(SINIT)
2
(INIT)
1
(RST)
(INIT)
3
4
1
1
10
5
9
1
1
RUN
(RST)
5
6
8
1
11
7
RUN
1
12
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121
第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91470/480 シリーズ
MB91470/480 シリーズのデバイスの動作状態には以下のものがあります。
● RUN 状態 ( 通常動作 )
プログラム実行状態です。
すべての内部クロックが供給され , すべての回路が動作可能な状態です。
各状態遷移要求を受け付けますが , 同期リセットモードを選択している場合 , 通常リ
セットモードの場合と一部要求に対する状態遷移動作が異なります。詳細は , 「3.10.5
リセット動作モード」
「■同期リセット動作」を参照してください。
● スリープ状態
プログラム停止状態です。プログラム動作により遷移します。
CPU のプログラム実行のみ停止し , 周辺回路は動作可能な状態です。各種内蔵メモリ
および内部 / 外部バスは DMA コントローラが要求しない限り停止状態です。
有効な割込み要求の発生により , 本状態は解除され , RUN 状態 ( 通常動作 ) へ遷移しま
す。
システム初期化リセット (SINIT) 要求の発生により，システム初期化リセット (SINIT)
状態へ遷移します。
● ストップ状態
デバイス停止状態です。プログラム動作により遷移します。
すべての内部回路が停止します。内部クロックはすべて停止し , 発振回路およびメイン
PLL は設定により停止させることが可能です。また , 設定により , 外部端子を一律ハイ
インピーダンスにすることが可能です ( 一部端子を除く )。
特定の ( クロックを必要としない ) 有効な割込み要求の発生により , 発振安定待ち RUN
状態へ遷移します。
システム初期化リセット (SINIT) 要求の発生により，システム初期化リセット (SINIT)
状態へ遷移します。
● 発振安定待ち RUN 状態
デバイス停止状態です。ストップ状態からの復帰後に遷移します。
クロック発生制御部 (タイムベースカウンタおよびデバイス状態制御部) を除くすべて
の内部回路が停止します。内部クロックはすべて停止しますが , 発振回路および動作許
可されていたメイン PLL は動作しています。
ストップ状態などでの外部端子のハイインピーダンス制御は解除されます。
設定された発振安定待ち時間の経過により , RUN 状態 ( 通常動作 ) へ遷移します。
システム初期化リセット (SINIT) 要求の発生により，システム初期化リセット (SINIT)
状態へ遷移します。
122
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第 3 章 CPU および制御部
3.12 デバイス状態制御
● 発振安定待ちリセット (RST) 状態
デバイス停止状態です。設定初期化リセット (INIT) 状態からの復帰後に遷移します。
クロック発生制御部 (タイムベースカウンタおよびデバイス状態制御部) を除くすべて
の内部回路が停止します。内部クロックはすべて停止しますが , 発振回路は動作してい
ます。
内部回路に対し , 動作初期化リセット (RST) を出力します。
設定された発振安定待ち時間の経過により , 動作初期化リセット (RST) 状態へ遷移し
ます。
システム初期化リセット (SINIT) 要求の発生により，システム初期化リセット (SINIT)
状態へ遷移します。
● 動作初期化リセット (RST) 状態
プログラム初期化状態です。動作初期化リセット (RST) 要求の受付け , または発振安定
待ちリセット (RST) 状態の終了により遷移します。
CPU のプログラム実行は停止し , プログラムカウンタは初期化されます。周辺回路は
一部を除き初期化されます。すべての内部クロックと発振回路および動作許可されて
いたメイン PLL は動作しています。
内部回路に対し , 動作初期化リセット (RST) を出力します。
動作初期化リセット (RST) 要求の消失により , RUN 状態 ( 通常動作 ) へ遷移し , 動作初
期化リセットシーケンスを実行します。
システム初期化リセット (SINIT) 要求の発生により , システム初期化リセット (SINIT)
状態へ遷移します。
● 設定初期化リセット (INIT) 状態
全設定初期化状態です。設定初期化リセット (INIT) 要求の受付けにより遷移します。
CPU のプログラム実行は停止し , プログラムカウンタは初期化されます。周辺回路は
すべて初期化されます。発振回路は動作しますが , メイン PLL は動作を停止します。
すべての内部クロックと発振回路は動作します。
内部回路に対し , 設定初期化リセット (INIT) および動作初期化リセット (RST) を出力
します。
設定初期化リセット (INIT) 要求の消失により, 本状態は解除され, 発振安定待ちリセッ
ト (RST) 状態もしくは，動作初期化リセット (RST) 状態へ遷移します。その後 , 動作初
期化リセット (RST) 状態を経て , 動作初期化リセットシーケンスを実行します。
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第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91470/480 シリーズ
● システム初期化リセット (SINIT) 状態
システム設定初期化状態です。システム初期化リセット (SINIT) 要求の受付けにより遷
移します。
CPU のプログラム実行は停止し，プログラムカウンタは初期化されます。周辺回路は
すべて初期化されます。発振回路は動作しますが，メイン PLL とすべての内部クロッ
クは動作を停止します。
内部回路に対し，
システム初期化リセット (SINIT) および設定初期化リセット (INIT) お
よび動作初期化リセット (RST) を出力します。
システム初期化リセット (SINIT) 要求の消失により，本状態は解除され，設定初期化リ
セット (INIT) 状態へ遷移します。
● 各状態遷移要求の優先順位
どの状態においても , 各状態遷移要求は以下の優先順位に従います。ただし , 一部要求
は特定の状態でしか発生しませんので , その状態でしか有効になりません。
[ 最強 ]
システム初期化リセット (SINIT) 要求
↓
設定初期化リセット (INIT) 要求
↓
発振安定待ち時間の終了 ( 発振安定待ちリセット状態および発振
安定待ち RUN 状態のみ発生 )
124
↓
動作初期化リセット (RST) 要求
↓
有効な割込み要求 (RUN, スリープ , ストップ状態のみ発生 )
↓
ストップモード要求 ( レジスタ書込み ) (RUN 状態のみ発生 )
[ 最弱 ]
スリープモード要求 ( レジスタ書込み ) (RUN 状態のみ発生 )
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第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91470/480 シリーズ
■ 低消費電力モード
MB91470/480 シリーズの状態のうち , 各低消費電力モードとその使用方法について説
明します。
MB91470/480 シリーズの低消費電力モードには , 以下のものがあります。
• スリープモード
レジスタ設定により , デバイスをスリープ状態へ遷移させます。
• ストップモード
レジスタ設定により , デバイスをストップ状態へ遷移させます。
以下 , 各モードについて説明します。
● スリープモード
STCR (スタンバイ制御レジスタ) のbit6:SLEEPビットに"1"を書き込むとスリープモー
ドとなり , スリープ状態へ遷移します。以降 , スリープ状態からの復帰要因が発生する
まではスリープ状態を維持します。
スリープ状態については , 「3.12 デバイス状態制御 ■デバイス状態と各遷移 ●ス
リープ状態」を参照してください。
[ スリープモードへの移行 ]
スリープモードに入れる場合は同期スタンバイモード (TBCR: タイムベースカウン
タ制御レジスタの bit8:SYNCS ビットにて設定します ) を使用した上で , 以下のシー
ケンスを必ず使用してください。
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// -- CTBR ライト
// STCR へのライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
------------------------------------------------------------------------------------------------------------------STCR ( スタンバイ制御レジスタ ) の bit7:STOP ビットと本ビット両方に "1" を書き
込んだ場合は , bit7:STOP ビットの方が優先となり , ストップ状態へ遷移します。
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第 3 章 CPU および制御部
3.12 デバイス状態制御
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[ スリープ状態で停止する回路 ]
• CPU のプログラム実行
• ビットサーチモジュール *
• 各種内蔵メモリ *
• 内部 / 外部バス *
*: DMA 転送が発生した場合に動作します。
[ スリープ状態で停止しない回路 ]
• 発振回路
• 動作許可されたメイン PLL
• クロック発生制御部
• 割込みコントローラ
• 周辺回路
• DMA コントローラ
• 積和演算回路
• On chip Debug Support Unit (DSU)
[ スリープ状態からの復帰要因 ]
• 有効な割込み要求の発生
ICR レジスタの設定が割込み禁止 ("1111B") でない割込み要求が発生すると , ス
リープモードは解除され , RUN 状態 ( 通常動作 ) へ遷移します。このとき , CPU
の PS レジスタの I フラグを "1" に設定して割込み受付けを許可状態にし , スリー
プ復帰後 , 割込みハンドラを実行するようにしてください。
ICR レジスタの設定が割込み禁止 ("1111B") の割込み要求が発生しても , スリー
プモードは解除されません。
• システム初期化リセット (SINIT) 要求の発生
システム初期化リセット (SINIT) 要求が発生すると , 無条件でシステム初期化リ
セット (SINIT) 状態へ遷移します。
( 注意事項 )
各要因の優先順位については , 「3.12 デバイス状態制御 ■デバイス状
態と各遷移 ●各状態遷移要求の優先順位」を参照してください。
[ 同期スタンバイ動作 ]
タイムベースカウンタ制御レジスタ (TBCR) の bit8(SYNCS ビット ) に "1" が設定し
てある場合 , 同期スタンバイ動作が許可されます。この場合 , SLEEP ビットへの書
込みのみではスリープ状態へは遷移しません。その後 , STCR レジスタを読み出す
ことによってスリープ状態へ遷移します。
スリープモードを使用する場合は , [ スリープモードへの移行 ] にあるシーケンスを
必ず使用してください。
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3.12 デバイス状態制御
MB91470/480 シリーズ
＜注意事項＞
ウォッチドッグタイマを起動した後 , スリープモード / ストップモードへの移行時には ,
STOP モードビット /SLEEP モードビットをセットした後 , スタンバイ制御レジスタ
(STCR) を読み出す直前にタイムベースカウンタをクリアしてください。以下にプログラ
ム例を記載します。
● サンプルプログラム
スタンバイ ( ストップまたはスリープ ) モード移行処理
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
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127
第 3 章 CPU および制御部
3.12 デバイス状態制御
MB91470/480 シリーズ
● ストップモード
STCR ( スタンバイ制御レジスタ ) の bit7:STOP ビットに "1" を書き込むとストップモー
ドとなり , ストップ状態へ遷移します。以降 , ストップ状態からの復帰要因が発生する
まではストップ状態を維持します。
ストップ状態については , 「3.12 デバイス状態制御 ■デバイス状態と各遷移 ● ス
トップ状態」を参照してください。
[ ストップモードへの移行 ]
ストップモードに入れる場合は同期スタンバイモード (TBCR: タイムベースカウン
タ制御レジスタの bit8: SYNCS ビットにて設定します ) を使用した上で , 以下のシー
ケンスを必ず使用してください。
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
NOP
------------------------------------------------------------------------------------------------------------------STCR ( スタンバイ制御レジスタ ) の bit6:SLEEP ビットと本ビットの両方に "1" を書
き込んだ場合は , bit7:STOP ビットの方が優先となり , ストップ状態へ遷移します。
[ ストップ状態で停止する回路 ]
下記を除くすべての内部回路
128
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第 3 章 CPU および制御部
3.12 デバイス状態制御
[ ストップ状態で停止しない回路 ]
• 停止するよう設定されていない発振回路
STCR ( スタンバイ制御レジスタ ) の bit0:OSCD1 ビットに "0" が設定してあると
き , ストップ状態中のメインクロック用発振回路は停止しません。
• 動作が許可されていて, かつ停止するように設定されていない発振回路に接続さ
れたメイン PLL
STCR ( スタンバイ制御レジスタ ) の bit0:OSCD1 ビットに "0" が設定してあると
き , CLKR ( クロックソース制御レジスタ ) の bit10:PLL1EN ビットに "1" が設定
してあると , ストップ状態中のメインクロック用 PLL は停止しません。
[ ストップ状態での端子のハイインピーダンス制御 ]
STCR ( スタンバイ制御レジスタ ) の bit5:HIZ ビットに "1" が設定してあると , ストッ
プ状態中の端子出力をハイインピーダンス状態にします。本制御の対象となる端子
については , 「付録 C 各 CPU ステートにおける端子状態」を参照してください。
STCR ( スタンバイ制御レジスタ ) の bit5:HIZ ビットに "0" が設定してあると , ストッ
プ状態中の端子出力はストップ状態への遷移前の値を保持します。詳細は , 「付録
C 各 CPU ステートにおける端子状態」を参照してください。
[ ストップ状態からの復帰要因 ]
• 特定の ( クロックを必要としない ) 有効な割込み要求の発生
割込み許可された外部割込み , および NMI 入力端子のみが有効です。
ICR レジスタの設定が割込み禁止 ("1111B") でない割込み要求が発生すると , ス
トップモードは解除され , 発振安定待ち RUN 状態へ遷移します。このとき , CPU
の PS レジスタの I フラグを "1" に設定して割込み受付けを許可状態にし , ストッ
プ復帰後 , 割込みハンドラを実行するようにしてください。
ICR レジスタの設定が割込み禁止 ("1111B") の割込み要求を発生しても , ストッ
プモードは解除されません。
• システム初期化リセット (SINIT) 要求の発生
システム初期化リセット (SINIT) 要求が発生すると , 無条件でシステム初期化リ
セット (SINIT) 状態へ遷移します。
＜注意事項＞
各要因の優先順位については , 「3.12 デバイス状態制御 ■デバイス状態と各遷移 ●各
状態遷移要求の優先順位」を参照してください。
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129
第 3 章 CPU および制御部
3.12 デバイス状態制御
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[ ストップモード時のソースクロック選択 ]
ストップモードを設定する前にメインクロックの 2 分周をソースクロックとするよ
うにあらかじめ選択しておいてください。詳細は , 「3.11 クロック生成制御」, 特
に「3.11.2 PLL 制御」を参照してください。
なお , 分周比の設定に関しては , 通常動作時と制限事項は変わりません。
[ 同期スタンバイ動作 ]
タイムベースカウンタ制御レジスタ (TBCR) の bit8(SYNCS ビット ) に "1" が設定し
てある場合に同期スタンバイ動作が許可されます。この場合 , STOP ビットへの書
込みのみではストップ状態へは遷移しません。その後 , STCR レジスタを読み出す
ことによってストップ状態へ遷移します。
ストップモードを使用する場合は , [ ストップモードへの移行 ] にあるシーケンスを
必ず使用してください。
130
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第 3 章 CPU および制御部
3.12 デバイス状態制御
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＜注意事項＞
ウォッチドッグタイマを起動した後 , スリープモード / ストップモードへの移行時には ,
STOP モードビット /SLEEP モードビットをセットした後 , スタンバイ制御レジスタ
(STCR) を読み出す直前にタイムベースカウンタをクリアしてください。以下にプログラ
ム例を記載します。
● サンプルプログラム
スタンバイ ( ストップまたはスリープ ) モード移行処理
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0481H)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0483H)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
-------------------------------------------------------------------------------------------------------------------
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131
第 3 章 CPU および制御部
3.12 デバイス状態制御
132
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第4章
外部バスインタフェース
外部バスインタフェースコントローラは , LSI の内
部バスと外部のメモリおよび I/O デバイスとのイン
タフェースを制御します。
外部バスインタフェースの各機能について説明し
ます。
4.1 外部バスインタフェースの特長
4.2 外部バスインタフェースのレジスタ
4.3 チップセレクト領域
4.4 エンディアンとバスアクセス
4.5 通常バスインタフェース
4.6 アドレス / データマルチプレックスインタフェース
4.7 レジスタ設定手順
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133
第 4 章 外部バスインタフェース
4.1 外部バスインタフェースの特長
4.1
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外部バスインタフェースの特長
外部バスインタフェースの特長について説明します。
■ 外部バスインタフェースの特長
• 最大 16 ビット長のアドレス出力
• 各種外部メモリ (8 ビット /16 ビット ) を直結できるほか , 複数のアクセスタイミン
グを混在制御可能
- 非同期 SRAM, 非同期 ROM/ フラッシュメモリ ( 複数ライトストローブ方式また
はバイトイネーブル方式 )
- アドレス / データマルチプレックスバス (8 ビット /16 ビット幅のみ )
- 同期メモリ (ASIC 内蔵メモリなど )
＜注意事項＞
同期 SRAM は直結できません。
• 独立した 3 個のバンク ( チップセレクト領域 ) を設定でき , それぞれに対応したチッ
プセレクト出力が可能
- 各領域のサイズは 64K バイトの倍数単位で設定可能 (1 チップセレクト領域あたり
64K バイト∼ 2G バイトまで )
- 各領域は論理アドレス空間上の任意の位置に設定可能 ( 領域サイズによりバウン
ダリの制限あり )
• チップセレクト領域ごとに以下の機能が独立に設定可能
- チップセレクト領域の許可・禁止 ( 禁止された領域はアクセスを行いません )
- 各種メモリ対応などのアクセスタイミングタイプ設定
- 詳細アクセスタイミング設定 ( ウェイトサイクルなどのアクセスタイプ個別設定 )
- データバス幅設定 (8 ビット /16 ビット )
- バイトオーダリングのエンディアン設定 ( ビッグまたはリトル )
＜注意事項＞
CS0X 領域は , ビッグエンディアンのみ可能です。
- 書込み禁止設定 ( 読出し専用領域 )
134
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第 4 章 外部バスインタフェース
4.1 外部バスインタフェースの特長
• アクセスタイミングタイプごとに異なる詳細なタイミングを設定可能
- 同一タイプでもチップセレクト領域ごとに異なる設定が混在可能
- オートウェイトは , 最大 15 サイクルまで設定可能 ( 非同期 SRAM, ROM, Flash,
I/O 領域 )
- 外部 RDY 入力によるバスサイクルの延長が可能 ( 非同期 SRAM, ROM, Flash, I/O 領
域)
- 各種アイドル・リカバリサイクル , セットアップ遅延などの挿入が可能
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135
第 4 章 外部バスインタフェース
4.1 外部バスインタフェースの特長
MB91470/480 シリーズ
■ 外部バスインタフェースのブロックダイヤグラム
図 4.1-1 に , 外部バスインタフェースのブロックダイヤグラムを示します。
図 4.1-1 外部バスインタフェースのブロックダイヤグラム
内部
アドレスバス
32
内部
データバス
32
外部
データバス
MUX
ライトバッファ
スイッチ
リードバッファ
スイッチ
データブロック
アドレスブロック
外部
アドレスバス
アドレスバッファ
ASR
CS0X～CS2X
ASZ
比較器
外部端子制御部
全ブロック制御
RDX
WR0X, WR1X
ASX
SYSCLK
レジスタ
＆
制御
136
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RDY
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第 4 章 外部バスインタフェース
4.1 外部バスインタフェースの特長
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■ I/O ピン
外部バスインタフェースの端子です。
〔通常バスインタフェース〕
A15 ∼ A00, D31 ∼ D16(A15 ∼ A00)
CS0X, CS1X, CS2X
SYSCLK
ASX
RDX
WR0X, WR1X,
RDY
■ 外部バスインタフェースのレジスタ一覧
外部バスインタフェースのレジスタ構成は , 以下のとおりです。
bit 31
アドレス
24
23
16
15
8
7
00000640H
ASR0
ACR0
00000644H
ASR1
ACR1
00000648H
ASR2
ACR2
0000064CH
予約
予約
00000650H
予約
予約
00000654H
予約
予約
00000658H
予約
予約
0000065CH
予約
予約
00000660H
AWR0
AWR1
00000664H
AWR2
予約
00000668H
予約
予約
0000066CH
予約
予約
0
00000670H
予約
予約
予約
予約
00000674H
予約
予約
予約
予約
00000678H
予約
予約
予約
予約
0000067CH
予約
予約
予約
予約
00000680H
CSER
予約
予約
予約
予約
予約
00000684H
予約
00000688H
予約
予約
予約
予約
0000068CH
予約
予約
予約
予約
予約
予約
予約
予約
000007F8H
予約
予約
予約
予約
000007FCH
予約
(MODR)
予約
予約
予約 : 予約レジスタです。書き換える場合には , 必ず "0" を設定してください。
MODR はユーザプログラムからはアクセスできません。
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137
第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
4.2
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外部バスインタフェースのレジスタ
外部バスインタフェースのレジスタについて説明します。
■ 外部バスインタフェースのレジスタ概要
外部バスインタフェースには , 以下の 4 種類のレジスタがあります。
• ASR0 ∼ ASR2(Area Select Register)
• ACR0 ∼ ACR2(Area Configuration Register)
• AWR0 ∼ AWR2(Area Wait Register)
• CSER(Chip Select Enable Register)
138
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第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
MB91470/480 シリーズ
4.2.1
ASR0 ∼ ASR2 (Area Select Register)
Area Select Register の詳細を説明します。
■ ASR0 ∼ ASR2(Area Select Register) のレジスタ構成
ASR0 ∼ ASR2 のレジスタ構成は , 以下のとおりです。
初期値
ASR0
12
…
0000 0640H A31 A30 A29
…
…
ASR1
12
…
0000 0644H A31 A30 A29
…
…
ASR2
12
…
…
…
bit
bit
bit
15
15
15
14
13
14
13
14
13
0000 0648H A31 A30 A29
2
1
0
A18 A17 A16
2
1
1
RST 時 アクセス
0000H
0000H
R/W
XXXXH
XXXXH
R/W
XXXXH
XXXXH
R/W
0
A18 A17 A16
2
INIT 時
0
A18 A17 A16
R/W: リード / ライト可能
ASR0 ∼ ASR2(Area Select Register 0 ∼ 2) は , CS0X ∼ CS2X の各チップセレクト領域の
開始アドレスを指定します。
開始アドレスには, A[31:16]の上位16ビットを設定できます。各チップセレクト領域は,
このレジスタに設定されたアドレスから始まり , ACR0 ∼ ACR2 レジスタの ASZ[3:0]
ビットで設定された範囲となります。
各チップセレクト領域のバウンダリは , ACR0 ∼ ACR2 レジスタの ASZ[3:0] ビットの
設定に従います。例えば , ASZ[3:0] ビットにより , 1M バイトの領域を設定した場合は ,
ASR0∼ASR2レジスタの下位4ビットは無視され, A[31:20]ビットのみ意味があります。
ASR0 レジスタは , INIT および RST により , "0000H" に初期化されます。
ASR1 ∼ ASR2
は , INIT および RST によっては初期化されず不定となります。LSI の動作開始後 , CSER
レジスタにより各チップセレクト領域を有効にする前に , 必ず対応する ASR レジスタ
を設定してください。
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139
第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
4.2.2
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ACR0 ∼ ACR2 (Area Configuration Register)
Area Configuration Register の詳細を説明します。
■ ACR0 ∼ ACR2 (Area Configuration Register) のレジスタ構成
ACR0 ∼ ACR2 のレジスタ構成は , 以下のとおりです。
初期値
ACR0H bit
15
14
13
12
11
10
9
8
0000 0642H ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0
−
−
ACR0L bit
7
6
5
4
1
0
0000 0643H
−
−
WREN
0
ACR1H bit
15
14
13
12
TYP3 TYP2 TYP1 TYP0 --000000B --000000B
R/W
3
11
2
0000 0646H ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0
−
−
ACR1L bit
7
6
1
0
0000 0647H
−
−
ACR2H bit
15
14
3
10
2
xxxxxx--B xxxxxx--B
WREN LEND TYP3 TYP2 TYP1 TYP0 --xxxxxxB
13
9
8
0000 064AH ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0
−
−
ACR2L bit
7
6
1
0
0000 064BH
−
−
5
12
4
アクセス
R/W
8
4
RST 時
1111XX--B 1111**--B
9
5
INIT 時
11
3
10
2
R/W
--xxxxxxB
R/W
xxxxxx--B xxxxxx--B
R/W
WREN LEND TYP3 TYP2 TYP1 TYP0 --xxxxxxB
--xxxxxxB
R/W
R/W: リード / ライト可能
140
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第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
ACR0 ∼ ACR2(Area Configuration Register 0 ∼ 2) は , 各チップセレクト領域の機能を設
定します。
[bit15 ∼ bit12] ASZ3 ∼ ASZ0 (Area Size bit[3:0])
各チップセレクト領域のサイズを , 表 4.2-1 のように設定します。
表 4.2-1 Area Size ビットの各チップセレクト領域の設定サイズ
ASZ3
ASZ2
ASZ1
ASZ0
0
0
0
0
64K バイト (00010000H バイト , ASR A[31:16] ビット指定が有効 )
0
0
0
1
128K バイト (00020000H バイト , ASR A[31:17] ビット指定が有効 )
0
0
1
0
256K バイト (00040000H バイト , ASR A[31:18] ビット指定が有効 )
0
0
1
1
512K バイト (00080000H バイト , ASR A[31:19] ビット指定が有効 )
0
1
0
0
1M バイト (00100000H バイト , ASR A[31:20] ビット指定が有効 )
0
1
0
1
2M バイト (00200000H バイト , ASR A[31:21] ビット指定が有効 )
0
1
1
0
4M バイト (00400000H バイト , ASR A[31:22] ビット指定が有効 )
0
1
1
1
8M バイト (00800000H バイト , ASR A[31:23] ビット指定が有効 )
1
0
0
0
16M バイト (01000000H バイト , ASR A[31:24] ビット指定が有効 )
1
0
0
1
32M バイト (02000000H バイト , ASR A[31:25] ビット指定が有効 )
1
0
1
0
64M バイト (04000000H バイト , ASR A[31:26] ビット指定が有効 )
1
0
1
1
128M バイト (08000000H バイト , ASR A[31:27] ビット指定が有効 )
1
1
0
0
256M バイト (10000000H バイト , ASR A[31:28] ビット指定が有効 )
1
1
0
1
512M バイト (20000000H バイト , ASR A[31:29] ビット指定が有効 )
1
1
1
0
1024M バイト (40000000H バイト , ASR A[31:30] ビット指定が有効 )
1
1
1
1
2048M バイト (80000000H バイト , ASR A[31]
各チップセレクト領域のサイズ
ビット指定が有効 )
ASZ[3:0] では , ASR とのアドレス比較のビット数を変更させることにより , 各領域の
サイズを設定します。そのため , ASR には比較されないビットが存在します。
ACR0 の ASZ[3:0] ビットは , RST により "1111B"(0FH) に初期化されますが , この設定
にかかわらず RST 直後の CS0 領域は特別に 00000000H から FFFFFFFFH( 全領域 ) に設
定されています。ACR0 への最初の書込み後より , 全領域設定が解除され , 上記の表に
従ったサイズに設定されます。
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第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
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＜注意事項＞
本デバイスは外部アドレスバス幅は 16 ビットであるため , ASZ [3:0] ≧ "0001B" となる設
定は意味を持ちません。ASZ [3:0] ≧ "0001B" となる設定を行った場合 , 図 4.2-1 に示した
ようなミラー配置となります。
図 4.2-1 ASR レジスタと ACR レジスタとの設定例
ASR0=0010H, ACR0[15:12]=0000B 設定時
0010 0000H
CS0 領域
64K バイト
0011 0000H
・アクセスアドレスが "0010 5555H" 時
外部アドレスバス出力値＝5555H
・アクセスアドレスが "0011 5555H" 時
外部アドレスバス出力値＝
" 未出力（領域外であるため）"
ASR0=0010H, ACR0[15:12]=0001B 設定時
0010 0000H
CS0 領域
0011 0000H
・アクセスアドレスが "0010 5555H" 時
外部アドレスバス出力値＝5555H
128K バイト ・アクセスアドレスが "0011 5555H" 時
外部アドレスバス出力値＝5555H
0012 0000H
[bit11, bit10] DBW1, DBW0 (Data Bus Width[1:0])
各チップセレクト領域のデータバス幅を , 以下のように設定します。
DBW1
DBW0
データバス幅
0
0
8 ビット ( バイトアクセス )
0
1
16 ビット ( ハーフワードアクセス )
1
0
設定禁止
1
1
設定禁止
ACR0 の DBW[1:0] ビットには , リセットシーケンス中にモードベクタの WTH ビッ
トの値と同じ値が自動的に書き込まれます。
[bit9 ∼ bit6] Reserved：予約ビット
必ず "0000B" を設定してください。
142
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第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
[bit5] WREN (WRite ENable)
各チップセレクト領域の書込みの許可・禁止を設定します。
WREN
書込み許可・禁止
0
書込み禁止
1
書込み許可
書込みが禁止された領域に対する書込みアクセスが内部バスから発生しても , その
アクセスは無視され , 外部アクセスを一切行いません。
データ領域など , 書込みが必要な領域は , WREN ビットに "1" を設定してください。
[bit4] LEND (Little ENDian select)
各チップセレクト領域のバイトオーダリングを設定します。
LEND
バイトオーダリング
0
ビッグエンディアン
1
リトルエンディアン
ACR0 の LEND ビットには , 必ず "0" を設定してください。CS0 領域はビッグエン
ディアンのみをサポートします。
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143
第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
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[bit3 ∼ bit0] TYP3 ∼ TYP0 (TYPe select)
各チップセレクト領域のアクセスタイプを , 以下のように設定します
TYP3
TYP2
TYP1
TYP0
アクセスタイプ
0
x
x
通常アクセス ( 非同期 SRAM, I/O)
1
x
x
アドレスデータマルチプレックスアクセス
(8/16 ビットバス幅限定 )
x
0
RDY 端子による WAIT 挿入無効
x
1
RDY 端子による WAIT 挿入有効
0
x
設定禁止
1
x
設定禁止
0
設定禁止
1
設定禁止
0
x
0
1
0
0
1
0
設定禁止
0
1
1
設定禁止
1
0
0
設定禁止
1
0
1
設定禁止
1
1
0
設定禁止
1
マスク領域設定
( アクセスタイプは重複した
領域のものになります )*
1
1
各ビットは , 組み合せて設定します。
*: CS 領域マスク設定機能
ある CS 領域 ( 以降 , ベース設定領域とよびます ) の中に , 一部動作設定を変更した
領域を定義したい場合 , 別の CS 領域の設定にて , ACR:TYP[3:0]=1111B を設定し ,
マスク設定領域として機能させることができます。
マスク設定機能を使用しない場合 , 複数の CS 領域でオーバラップする領域設定は
禁止します。
マスク設定領域へのアクセスは , 以下のような動作を行います。
- マスク設定領域に対応する CSX はアサートされません。
- ベース設定領域に対応する CSX がアサートされます。
- ACR の以下の設定はマスク設定領域側のものが有効になります。
bit11, bit10 DBW[1:0]: バス幅設定
bit5 WREN: ライト許可設定
( 注意事項 ) この設定のみ , ベース設定領域と異なる設定は禁止します 。
bit4 LEND: リトルエンディアン設定
- ACR の以下の設定はベース設定領域側のものが有効になります。
bit3 ∼ bit0 TYP[3:0]: アクセスタイプ設定
144
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第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
- AWR の設定はマスク設定領域側のものが有効になります。
マスク設定領域は , ほかの CS 領域 ( ベース設定領域 ) 内の一部の領域にのみ設定
できます。ベース設定領域がない領域に対して , マスク設定領域を設けてはいけ
ません。また , マスク設定領域を複数重複させてもいけません。ASR および
ACR:ASZ[3:0] ビットの設定には十分注意してください。
＜注意事項＞
[bit3 ∼ bit0] TYP[3:0] についての制限事項は以下のとおりです。
• ライト許可設定をマスクで実現することはできません。
• ライト許可設定は , ベースとなる CS 領域とマスク設定領域とで同じ設定としてくださ
い。
• マスク設定領域でライト禁止を設定すると , その領域はマスクされずベース CS 領域と
して動作します。
• ベース CS 領域でライト禁止を設定してマスク設定領域でライト許可を設定すると ,
ベース設定のない領域となり誤動作します。
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145
第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
4.2.3
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AWR0 ∼ AWR2 (Area Wait Register)
Area Wait Register の詳細を説明します。
■ AWR0 ∼ AWR2 (Area Wait Register) のレジスタ構成
AWR0 ∼ AWR2 のレジスタ構成は , 以下のとおりです。
AWR0H
アドレス
bit31
bit30
bit29
bit28
bit27
bit26
bit25
bit24
0000 0660H
W15
W14
W13
W12
−
−
−
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit23
bit22
bit21
bit20
bit19
bit18
bit17
bit16
0000 0661H
W07
W06
W05
W04
−
W02
W01
W00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
0000 0662H
W15
W14
W13
W12
−
−
−
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0000 0663H
W07
W06
W05
W04
−
W02
W01
W00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit31
bit30
bit29
bit28
bit27
bit26
bit25
bit24
0000 0664H
W15
W14
W13
W12
−
−
−
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit23
bit22
bit21
bit20
bit19
bit18
bit17
bit16
0000 0665H
W07
W06
W05
W04
−
W02
W01
W00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
INIT 時 :0111----B
RST 時 :0111----B
AWR0L
初期値
INIT 時 :1111-111B
RST 時 :1111-011B
AWR1H
初期値
INIT 時 :xxxx----B
RST 時 :xxxx----B
AWR1L
初期値
INIT 時 :xxxx-xxxB
RST 時 :xxxx-xxxB
AWR2H
初期値
INIT 時 :xxxx----B
RST 時 :xxxx----B
AWR2L
初期値
INIT 時 :xxxx-xxxB
RST 時 :xxxx-xxxB
R/W: リード / ライト可能
AWR0 ∼ AWR2 は , 各チップセレクト領域の各種ウェイトタイミングを指定します。
ACR0 ∼ ACR2 レジスタのアクセスタイプ (TYP3 ∼ TYP0 ビット ) の設定により , 各
ビットの働きが変わります。
146
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第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
MB91470/480 シリーズ
■ 通常アクセスおよびアドレス / データマルチプレックスアクセス
ACR0 ∼ ACR2 レジスタのアクセスタイプ (TYP[3:0] ビット ) に以下の設定を行った
チップセレクト領域は , 通常アクセスまたはアドレス / データマルチプレックスアクセ
ス動作を行う領域となります。
TYP3
TYP2
TYP1
TYP0
0
0
x
x
通常アクセス
( 非同期 SRAM, I/O, シングル / ページ )
0
1
x
x
アドレスデータマルチプレックスアクセス
(8/16 ビットバス幅限定 )
アクセスタイプ
通常アクセスまたはアドレス / データマルチプレックスアクセス領域に対しての
AWR0 ∼ AWR2 の各ビットの機能を以下に示します。AWR0 以外は初期値が不定で
すので , 各領域を CSER レジスタによって有効にする前に設定を行ってください。
[bit15∼bit12] W15∼W12 (ファーストアクセスウェイトサイクル :First Access Wait Cycle)
各サイクルの最初のアクセスサイクルに挿入するオートウェイトサイクル数を設
定します。バーストアクセスサイクル以外は , このウェイト設定のみ使用されます。
CS0 領域は , 初期値 7 ウェイトに設定されます。その他の領域は初期値不定です。
W15
W14
W13
W12
ファーストアクセスウェイトサイクル
0
0
0
0
自動ウェイトサイクル 0
0
0
0
1
自動ウェイトサイクル 1
…
1
1
…
1
1
自動ウェイトサイクル 15
[bit11 ∼ bit8] Reserved：予約ビット
必ず "1111B" を設定してください。
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147
第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
MB91470/480 シリーズ
[bit7, bit6] W07, W06 ( リード→ライトアイドルサイクル : Read → Write Idle Cycle)
リード→ライトアイドルサイクルは , リードサイクル後にライトサイクルが続く場
合にリードデータとライトデータのデータバス上での衝突を防ぐために設定しま
す。アイドルサイクル中はすべてのチップセレクト信号をネゲートし , データ端子
はハイインピーダンス状態を維持します。
リード後にライトが続く場合 , もしくは , リードの後に別のチップセレクト領域へ
のアクセスが発生した場合に指定したアイドルサイクルを挿入します。
W07
W06
リード→ライトアイドルサイクル
0
0
0 サイクル
0
1
1 サイクル
1
0
2 サイクル
1
1
3 サイクル
[bit5, bit4] W05, W04 ( ライトリカバリサイクル : Write Recovery Cycle)
ライトリカバリサイクルは , ライトアクセス後に続けてアクセスする際の間隔に制
限のあるデバイスへのアクセスを制御する場合に設定します。ライトリカバリサイ
クル中はすべてのチップセレクト信号をネゲートし , データ端子はハイインピーダ
ンスを維持します。
ライトリカバリサイクルを "1" 以上に設定した場合は , ライトアクセスの後には必
ずライトリカバリサイクルが挿入されます。
W05
W04
ライトリカバリサイクル
0
0
0 サイクル
0
1
1 サイクル
1
0
2 サイクル
1
1
3 サイクル
[bit3] Reserved：予約ビット
必ず "1" を設定してください。
148
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第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
MB91470/480 シリーズ
[bit2] W02 ( アドレス→ CSX 遅延 : Address → CSX Delay)
アドレス→ CSX 遅延設定は , CSX の立下りに対してアドレスなどが一定のセット
アップを必要とする場合や , 連続して同一のチップセレクト領域にアクセスする際
にも CSX のエッジを必要とする場合などに設定します。
アドレスおよび ASX 出力から CS0X ∼ CS2X 出力のディレイを設定します。
W02
アドレス→ CSX 遅延
0
遅延なし
1
遅延あり
"0" を設定して遅延なしを選択した場合は , ASX のアサートと同じタイミングで
CS0X ∼ CS2X がアサート開始されます。このとき , 同じチップセレクト領域に連
続したアクセスを実行した場合 , 両アクセスの間も CS0X ∼ CS2X はアサートを継
続したまま変化しないことがあります。
"1" を設定して遅延ありを選択した場合は , 外部メモリクロック SYSCLK 出力の立
上りから CS0X ∼ CS2X がアサート開始されます。このとき , 同じチップセレクト
領域に連続したアクセスを実行した場合でも , 両アクセスの間に CS0X ∼ CS2X ネ
ゲートタイミングが発生します。
CSX 遅延ありを選択した場合は , 遅延させた CSX のアサートからリード / ライト
ストローブをアサートする前に, 1サイクルのセットアップサイクルを挿入します
(W01 の CSX → RDX/WR0X, WR1X セットアップ設定と同等の動作となります ) 。
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149
第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
MB91470/480 シリーズ
[bit1] W01 (CSX → RDX/WR0X, WR1X セットアップ延長サイクル :
CS → RDX/WR0X, WR1X setup)
CSX → RDX/WR0X, WR1X セットアップ延長サイクルは , CSX アサート後 , リード /
ライトストローブをアサートするまでの期間を延長する場合に設定します。CSX ア
サート後 , リード / ライトストローブをアサートする前に最低 1 サイクルのセット
アップ延長サイクルを挿入します。
W01
CSX → RDX/WR0X, WR1X セットアップ延長サイクル
0
0 サイクル
1
1 サイクル
"0" を設定して 0 サイクルを選択した場合は , 最速で , CSX アサート直後の外部メモ
リクロック SYSCLK 出力の立上りから RDX/WR0X, WR1X が出力されます。RDX/
WR0X, WR1X は内部バスの状態により , 1 サイクル以上遅れることもあります。
"1" を設定して 1 サイクルを選択した場合は , RDX/WR0X, WR1X とも , 必ず 1 サイ
クル以上遅れて出力されます。
同一チップセレクト領域内で CSX をネゲートしないまま連続してアクセスする場
合 , このセットアップ延長サイクルは挿入されません。アドレス確定のセットアッ
プ延長サイクルが必須となる場合 , W02 ビットを有効にしてアドレス→ CSX 遅延
を挿入することにより , 毎アクセス時に CSX がいったんネゲートされるため , この
セットアップ延長サイクルが有効となります。
W02 の CSX 遅延設定を挿入してある場合 , W01 ビットの設定によらず常にこのセッ
トアップサイクルが有効となります。
150
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第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
MB91470/480 シリーズ
[bit0] W00 (RDX/WR0X, WR1X → CSX ホールド延長サイクル :
RDX/WR0X, WR1X → CSX Hold Cycle)
RDX/WR0X, WR1X → CSX ホールド延長サイクルは , リード / ライトストローブネ
ゲート後 , CSX ネゲートまでの期間を延長する場合に設定します。リード / ライト
ストローブネゲート後 , CSX をネゲートする前に 1 サイクルのホールド延長サイク
ルを挿入します。
W00
RDX/WR0X, WR1X → CS ホールド延長サイクル
0
0 サイクル
1
1 サイクル
"0" を設定して 0 サイクルを選択した場合は , RDX/WR0X, WR1X がネゲートされ
た後の外部メモリクロック SYSCLK 出力の立上りエッジよりホールド遅延の経過後
に CS0X ∼ CS2X がネゲートされます。
"1" を設定して 1 サイクルを選択した場合は , CS0X ∼ CS2X は 1 サイクル遅れてネ
ゲートされます。
同一チップセレクト領域内で , CSX をネゲートしないまま連続してアクセスする場
合 , このホールド延長サイクルは挿入されません。アドレス確定のホールド延長サ
イクルが必須となる場合 , W02 ビットを有効にしてアドレス→ CSX 遅延を挿入す
ることにより , 毎アクセス時に CSX がいったんネゲートされるため , このホールド
延長サイクルが有効となります。
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151
第 4 章 外部バスインタフェース
4.2 外部バスインタフェースのレジスタ
4.2.4
MB91470/480 シリーズ
CSER (Chip Select Enable register)
Chip Select Enable register の詳細を説明します。
■ CSER(Chip Select Enable register) のレジスタ構成
CSER のレジスタ構成は , 以下のとおりです。
アドレス
0000 0680H
bit31
bit30
bit29
bit28
bit27
bit26
bit25
bit24
−
−
−
−
−
CSE2
CSE1
CSE0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
INIT 時 :-----001B
RST 時 :-----001B
R/W: リード / ライト可能
各チップセレクト領域の許可 / 禁止を設定します。
[bit31 ∼ bit27] Reserved：予約ビット
必ず "00000B" を設定してください。
[bit26 ∼ bit24] CSE[3:0] ( チップセレクト領域許可 : Chip select enable 0 ∼ 3)
CS0X ∼ CS2X の各チップセレクト領域許可ビットです。
初期値は , "00000001B" で CS0 領域のみ許可されています。
"1" を書き込むことにより ASR0 ∼ ASR2, ACR0 ∼ ACR2, AWR0 ∼ AWR2 の設定に
従って動作します。
許可にする前に , 必ず対応するチップセレクト領域のすべての設定を行ってくださ
い。
CSE[2:0]
領域コントロール
0
禁止
1
許可
表 4.2-2 に , CSE のビットと対応する CSX を示します。
表 4.2-2 CSE のビットと対応する CSX
152
CSE のビット
対応する CSX
bit24:CSE0
CS0X
bit25:CSE1
CS1X
bit26:CSE2
CS2X
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4.3
第 4 章 外部バスインタフェース
4.3 チップセレクト領域
チップセレクト領域
外部バスインタフェースは全 3 領域分のチップセレクト領域を設定できます。
各領域のアドレス空間は ASR0 ∼ ASR2 (Area Select Register) と ACR0 ∼ ACR2
(Area Configuration Register) で , 4G バイトの空間に最小 64K バイト単位で任意
に配置することができます。
これらのレジスタによって指定された領域に対してバスアクセスを行うと , アクセ
スサイクル中に対応するチップセレクト信号 CS0X ∼ CS2X がアクティブ ("L" 出力 )
になります。
■ ASR および ASZ[3:0] の設定例
1) ASR1=0005H ACR1->ASZ[3:0]=0000B
チップセレクト領域 1 は , 00050000H から 0005FFFFH に割り当てられます。
2) ASR2=0011H ACR2->ASZ[3:0]=0100B
チップセレクト領域 2 は , 00100000H から 001FFFFFH に割り当てられます。
このとき , ACR->ASZ[3:0] が 1M バイトの設定になっていますので , バウンダリは 1M
バイト単位となり , ASR2[19:16] は無視されます。
リセット後は , ACR0 に書込みが行われるまでの間 , 00000000H ∼ FFFFFFFFH がチップ
セレクト領域 0 に割り当てられます。
＜注意事項＞
チップセレクト領域は , お互いにオーバラップしないように設定してください。
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153
第 4 章 外部バスインタフェース
4.3 チップセレクト領域
MB91470/480 シリーズ
図 4.3-1 にチップセレクト領域を示します。
図 4.3-1 チップセレクト領域
(初期値) (例)
00000000H
00000000H
00050000H
領域 1
64Kバイト
領域 2
1Mバイト
00060000H
00100000H
領域0
00200000H
FFFFFFFFH
154
FFFFFFFFH
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4.4
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
エンディアンとバスアクセス
エンディアンとバスアクセスについて説明します。
■ エンディアンの概要
FR ファミリは特定の領域を除いて , チップセレクトごとにビッグエンディアンとリト
ルエンディアンを切り換えて使用することができます。
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155
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
データバス幅と制御信号との関係
4.4.1
WR[1:0]X の制御信号は , データバス幅とは関係なくデータバスのバイト位置に常に
1 対 1 に対応します。
下記にバスモード別に設定されたデータバス幅で使用されるデータバスのバイト位
置とそれに対応する制御信号をまとめます。
■ 通常バスインタフェースの制御信号
図 4.4-1 に , 通常バスインタフェースの 16 ビットバス幅および 8 ビットバス幅の制御
信号を示します。
図 4.4-1 通常バスインタフェースの制御信号
a)16ビットバス幅
データバス 制御記号
b)8ビットバス幅
データバス 制御記号
WR0X
WR0X
WR1X
-
-
-
-
-
-
-
-
-
-
(D23～D16は未使用)
■ 時分割入出力インタフェースの制御信号
図 4.4-2 に , 時分割入出力インタフェースの 16 ビットバス幅および 8 ビットバス幅の
制御信号を示します。
図 4.4-2 時分割入出力インタフェースの制御信号
a)16ビットバス幅
b)8ビットバス幅
データバス 出力アドレス 制御記号
データバス 出力アドレス 制御記号
D31
D16
A15～A08
WR0X
A07～A0
WR1X
-
-
-
A07～A00
WR0X
-
-
-
-
-
-
-
-
-
-
-
(D23～D16は未使用)
156
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第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
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4.4.2
ビッグエンディアンのバスアクセス
FR ファミリは CS0 領域を除いて , チップセレクトごとにビッグエンディアン / リト
ルエンディアンを切り換えて使用可能です。ACR レジスタの LEND ビットを "0" に
設定した場合は , その領域はビッグエンディアンとして扱います。
通常 FR ファミリは , ビッグエンディアンで外部バスアクセスを行います。
■ ビッグエンディアンのデータフォーマット
図 4.4-3 に , ワードアクセス (LD, ST 命令実行時 ) のデータフォーマットによる内部レ
ジスタと外部データバスとの関係を示します。
図 4.4-3 ワードアクセス (LD, ST 命令実行時 )
内部レジスタ 外部バス
D31
D31
AA
AA
D23
D23
BB
BB
D15
D15
CC
CC
D7
D7
DD
DD
D0
D0
図 4.4-4 に , ハーフワードアクセス (LDUH, STH 命令実行時 ) のデータフォーマットに
よる内部レジスタと外部データバスとの関係を示します。
図 4.4-4 ハーフワードアクセス (LDUH, STH 命令実行時 )
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a)出力アドレス下位"00B"
b)出力アドレス下位"10B"
内部レジスタ 外部バス
D31
D31
AA
D23
D23
BB
D15
D15
AA
D7
D7
BB
D0
D0
内部レジスタ 外部バス
D31
D31
D23
D23
D15
D15
AA
AA
D7
D7
BB
D0
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BB
D0
157
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
図 4.4-5 に , バイトアクセス (LDUB, STB 命令実行時 ) のデータフォーマットによる内
部レジスタと外部データバスとの関係を示します。
図 4.4-5 バイトアクセス (LDUB, STB 命令実行時 )
a)出力アドレス下位"00B"
b)出力アドレス下位"01B"
c)出力アドレス下位"10B"
内部レジスタ 外部バス
D31
D31
AA
D23
D23
内部レジスタ 外部バス
内部レジスタ 外部バス
D31
D31 D31
D31
内部レジスタ 外部バス
D31
D31
D23
D23
D23
D23
D15
D15
D15
D7
D7
D23 D23
d)出力アドレス下位"11B"
AA
D15
D15
D15
D15 D15
AA
D7
D7
D7
D7
D0
D7
AA
AA
AA
D0
D0
D0
D7
AA
D0
D0
D0
AA
D0
■ ビッグエンディアンのデータバス幅
図 4.4-6 に , 16 ビットバス幅のデータバス幅を示します。
図 4.4-6 16 ビットバス幅のデータバス幅
内部レジスタ
外部バス
出力アドレス下位
“00B” “10B”
D31
D23
D15
D07
AA
リード/ライト
BB
AA
CC
BB
DD
D31
D23
CC
DD
図 4.4-7 に , 8 ビットバス幅のデータバス幅を示します。
図 4.4-7 8 ビットバス幅のデータバス幅
内部レジスタ
外部バス
出力アドレス下位
D31
D23
D15
D07
158
AA
リード/ライト
“00B”
“01B”
“10B”
“11B”
AA
BB
CC
DD
D31
BB
CC
DD
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第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
■ 外部バスアクセス
ビッグエンディアンは , 外部バスアクセスを「16 ビット /8 ビットバス幅」「ワード /
ハーフワード / バイトアクセス」の項目で , そのときの以下の項目をまとめます。
• アクセスバイト位置
• プログラムアドレスと出力アドレス
• バスアクセス回数
PA1/PA0
:
出力 A1/A0 :
＋
①∼④
プログラムで指定したアドレス下位 2 ビット
出力するアドレスの下位 2 ビット
:
出力するアドレスの先頭バイト位置
:
アクセスするデータバイト位置
:
バスアクセス回数
FR ファミリは , ミスアラインエラーを検出しません。
したがって, ワードアクセスの場合にはプログラムで指定したアドレス下位2ビットが
"00" "01" "10" "11" であっても , 出力するアドレスの下位 2 ビットはすべて "00" となり ,
ハーフワードアクセスの場合には "00" "01" のときには "00" に , "10" "11" のときには
"10" になります。
● 16 ビットバス幅
図 4.4-8 に , 16 ビットバス幅の各アクセスを示します。
図 4.4-8 16 ビットバス幅の各アクセス
• ワードアクセス
(c) PA1/PA0= 10
(d) PA1/PA0= 11
(a) PA1/PA0= 00
(b) PA1/PA0= 01
→①出力A1/A0= 00
→①出力A1/A0= 00
→①出力A1/A0= 00
→①出力A1/A0= 00
②出力A1/A0= 10
②出力A1/A0= 10
②出力A1/A0= 10
②出力A1/A0= 10
MSB
LSB
①
00 01
①
00
01
①
00
01
①
00
01
②
10
②
10
11
②
10
11
②
10
11
11
16ビット
• ハーフワードアクセス
(c) PA1/PA0= 10
(d) PA1/PA0= 11
(a) PA1/PA0= 00
(b) PA1 /PA0= 01
→①出力A1/A0= 10
→①出力A1/A0= 10
→①出力A1/A0= 00
→①出力A1/A0= 00
①
00 01
10
①
11
00
01
10
11
①
00
01
10
11
①
00
01
10
11
• バイトアクセス
(c) PA1/PA0= 10
(d) PA1/PA0= 11
(a) PA1/PA0= 00
(b) PA1/PA0= 01
→①出力A1/A0= 10
→①出力A1/A0= 11
→①出力A1/A0= 00
→①出力A1/A0= 01
①
00 01
10
CM71-10134-8
11
①
00
01
10
11
①
00
01
10
11
FUJITSU SEMICONDUCTOR LIMITED
①
00
01
10
11
159
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
● 8 ビットバス幅
図 4.4-9 に , 8 ビットバス幅の各アクセスを示します。
図 4.4-9 8 ビットバス幅の各アクセス
• ワードアクセス
(c) PA1/PA0= 10
(d) PA1/PA0= 11
(a) PA1/PA0= 00
(b) PA1/PA0= 01
→①出力A1/A0= 00
→①出力A1/A0= 00
→①出力A1/A0= 00
→①出力A1/A0= 00
②出力A1/A0= 01
②出力A1/A0= 01
②出力A1/A0= 01
②出力A1/A0= 01
③出力A1/A0= 10
③出力A1/A0= 10
③出力A1/A0= 10
③出力A1/A0= 10
④出力A1/A0= 11
④出力A1/A0= 11
④出力A1/A0= 11
④出力A1/A0= 11
MSB
LSB
①
00
①
00
①
00
①
00
②
01
②
01
②
01
②
01
③
10
③
10
③
10
③
10
④
11
④
11
④
11
④
11
8ビット
• ハーフワードアクセス
(c) PA1/PA0= 10
(a) PA1/PA0= 00
(b) PA1/PA0= 01
→①出力A1/A0= 10
→①出力A1/A0= 00
→①出力A1/A0= 00
②出力A1/A0= 11
②出力A1/A0= 01
②出力A1/A0= 01
(d) PA1/PA0= 11
→①出力A1/A0= 10
②出力A1/A0= 11
①
00
①
00
00
00
②
01
②
01
01
01
10
10
①
10
①
10
11
11
②
11
②
11
• バイトアクセス
(c) PA1/PA0= 10
(d) PA1/PA0= 11
(a) PA1/PA0= 00
(b) PA1/PA0= 01
→①出力A1/A0= 10
→①出力A1/A0= 11
→①出力A1/A0= 00
→①出力A1/A0= 01
①
00
01
160
①
00
00
00
01
01
01
10
10
10
10
11
11
①
11
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①
11
CM71-10134-8
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
■ 外部との接続例
図 4.4-10 に LSI と外部装置との接続の例を示します。
図 4.4-10 外部装置との接続
MB91470/480シリーズ
D31
D23
～ WR0X ～ WR1X
D24
D16
*:16ビット/8ビットデバイスの場合は,
MB91470/480シリーズのMSB側の
データバスを使用します。
0
1
D15 D08D07 D00
16ビットデバイス*
0
D07 D00
8ビットデバイス*
("0"/"1"アドレス下位1ビット)
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
161
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
4.4.3
MB91470/480 シリーズ
リトルエンディアンのバスアクセス
FR ファミリは CS0 領域を除いて , チップセレクトごとにビッグエンディアン / リト
ルエンディアンを切り換えて使用可能です。ACR レジスタの LEND ビットを "1" に
設定した場合は , その領域はリトルエンディアンとして扱います。
■ リトルエンディアンの概要
FR ファミリのリトルエンディアンバスアクセスは , ビッグエンディアン時のバスアク
セス動作を利用し , 基本的にはビッグエンディアン時の出力アドレスの順番と制御信
号の出力は同じで , データバスのバイト位置をバス幅に応じてスワップすることによ
り実現しています。
接続時には , ビッグエンディアン領域とリトルエンディアン領域を物理的に分ける必
要がありますので十分注意が必要です。
• 出力するアドレスの順番はビッグエンディアン / リトルエンディアンで変わりませ
ん。
• ワードアクセス :
ビッグエンディアンのアドレス A[1:0]=00H に対応する MSB 側のバイトデータが ,
リトルエンディアンでは LSB 側のバイトデータになります。
ワードアクセスの場合は , ワード内の 4 バイトすべてのバイト位置が反転します。
• ハーフワードアクセス :
ビッグエンディアンのアドレス A[0] に対応する MSB 側のバイトデータが , リトル
エンディアンでは LSB 側のバイトデータになります。
ハーフワードアクセスの場合は , ハーフワード内の 2 バイトのバイト位置が反転し
ます。
• バイトアクセス :
ビッグエンディアン / リトルエンディアンとも同じです。
• 16/8 ビットバス幅で使用するデータバス / 制御信号は , ビッグエンディアン / リトル
エンディアンで変わりません。
〔リトルエンディアン領域に対する制限事項〕
• リトルエンディアン領域には , 命令コードを配置しないでください。
162
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CM71-10134-8
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
■ リトルエンディアンのデータフォーマット
図 4.4-11 に , ワードアクセス時 (LD, ST 命令実行時 ) のデータフォーマットによる内部
レジスタと外部データバスとの関係を示します。
図 4.4-11 ワードアクセス時 (LD, ST 命令実行時 )
内部レジスタ 外部バス
D31
D31
AA
DD
D23
D23
BB
CC
D15
D15
CC
BB
D7
D7
DD
AA
D0
D0
図 4.4-12 に , ハーフワードアクセス時 (LDUH, STH 命令実行時 ) のデータフォーマット
による内部レジスタと外部データバスとの関係を示します。
図 4.4-12 ハーフワードアクセス時 (LDUH, STH 命令実行時 )
a)出力アドレス下位"00B"
b)出力アドレス下位"10B"
内部レジスタ 外部バス
D31
D31
BB
D23
D23
AA
D15
D15
AA
D7
D7
BB
D0
D0
内部レジスタ 外部バス
D31
D31
D23
D23
D15
D15
AA
BB
BB
AA
D7
D7
D0
D0
図 4.4-13 に , バイトアクセス時 (LDUB, STB 命令実行時 ) のデータフォーマットによる
内部レジスタと外部データバスとの関係を示します。
図 4.4-13 バイトアクセス時 (LDUB, STB 命令実行時 )
a)出力アドレス下位"00B"
内部レジスタ 外部バス
D31
D31
AA
D23
D23
b)出力アドレス下位"01B"
c)出力アドレス下位"10B"
d)出力アドレス下位"11B"
内部レジスタ 外部バス
内部レジスタ 外部バス
D31
D31 D31
D31
内部レジスタ 外部バス
D31
D31
D23
D23
D23
D23
D15
D15
D15
D7
D7
D23 D23
AA
D15
D15
D15
D15 D15
AA
D7
D7
D7
AA
D0
CM71-10134-8
D7
D7
AA
D0
D0
AA
D0
D0
FUJITSU SEMICONDUCTOR LIMITED
D7
AA
D0
D0
AA
D0
163
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
■ リトルエンディアンのデータバス幅
図 4.4-14 に , 16 ビットバス幅のデータバス幅を示します。
図 4.4-14 16 ビットバス幅のデータバス幅
内部レジスタ
D31
AA
D23
BB
D15
外部バス
出力アドレス下位
“00B”
“10B”
D31
リード/ライト DD BB
D23
CC AA
CC
D07
DD
図 4.4-15 に , 8 ビットバス幅のデータバス幅を示します。
図 4.4-15 8 ビットバス幅のデータバス幅
内部レジスタ
外部バス
出力アドレス下位
D31
D23
D15
D07
164
AA
リード/ライト
“00B”“01B”“10B”“11B”
DD
CC
BB
AA
D31
BB
CC
DD
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CM71-10134-8
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
■ MB91470/480 シリーズとエンディアンの接続
図 4.4-16 に , MB91470/480 シリーズとエンディアンの接続を示します。
図 4.4-16 MB91470/480 シリーズとエンディアンの接続
● 16 ビットバス幅
MB91470/480シリーズ
D31
D23
～ WR0X ～ WR1X
D24
D16
0
1
1
D15 D08D07 D00
ビッグエンディアン領域
0
D15 D08D07 D00
リトルエンディアン領域
● 8 ビットバス幅
MB91470/480シリーズ
D31
～ WR0X
D24
D07 D00
D07 D00
ビッグエンディアン領域
CM71-10134-8
リトルエンディアン領域
FUJITSU SEMICONDUCTOR LIMITED
165
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
4.4.4
MB91470/480 シリーズ
外部アクセス
エンディアンモードおよびバス幅による , 内部レジスタと外部データバスとの関係
について説明します。
■ ワードアクセス
ワードアクセスの場合は以下のとおりです。
ビッグエンディアンモード
16 ビット
バス幅
内部レジスタ
D31
アドレス:“0”“2”
D31
AA
AA CC
BB
D00
166
BB DD
内部レジスタ
外部端子
制御端子
WR0X
アドレス:“0”“2”
D31
AA
DD BB
WR0X
WR1X
BB
WR1X
D31
CC AA
D16
－ －
－
DD
－ －
－
内部レジスタ
D31
D16
制御端子
CC
D00
8 ビット
バス幅
外部端子
リトルエンディアンモード
CC
－ －
－
DD
－ －
－
D00
① ②
① ②
外部端子
制御端子
アドレス:“0”“1”“2”“3”
D31
WR0X
AA
AA BB CC DD
D24
－ － － －
－
BB
CC
－ － － －
－
DD
－ － － －
－
内部レジスタ
D31
外部端子
制御端子
アドレス:“0”“1”“2”“3”
D31
AA
DD CC BB AA
WR0X
D24
BB
－ － － －
－
CC
－ － － －
－
DD
－ － － －
－
D00
① ②
③ ④
FUJITSU SEMICONDUCTOR LIMITED
① ②
③ ④
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第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
■ ハーフワードアクセス
ハーフワードアクセスの場合は以下のとおりです。
ビッグエンディアンモード
16 ビット
バス幅
内部レジスタ
D31
外部端子
アドレス:“0”
D31
AA
BB
制御端子
リトルエンディアンモード
内部レジスタ
D31
WR0X
アドレス:“0”
D31
BB
WR1X
AA
D16
－
－
BB
－
－
D00
外部端子
アドレス:“2”
D31
CC
DD
制御端子
－
BB
－
－
①
内部レジスタ
D31
WR0X
外部端子
アドレス:“2”
D31
DD
WR1X
CC
－
－
DD
－
－
外部端子
アドレス:“0”“1”
D31
AA BB
D24
－ －
AA
BB
D00
内部レジスタ
D31
－
DD
－
－
①
D00
外部端子
－
－ －
－
AA
－ －
－
D31
WR0X
BB
D00
制御端子
D00
内部レジスタ
－
① ②
外部端子
－ －
－
CC
－ －
－
① ②
DD
D00
FUJITSU SEMICONDUCTOR LIMITED
D00
－
－ －
－
WR0X
WR0X
－
－ －
D31
制御端子
－ －
アドレス:“2”“3”
D31
DD CC
D24
－ －
アドレス:“2”“3”
D31
CC DD
DD
内部レジスタ
アドレス:“0”“1”
D31
BB AA
D24
－ －
外部端子
CC
CM71-10134-8
制御端子
① ②
D24
D00
WR1X
－
①
D00
WR0X
CC
D00
D00
D31
制御端子
D16
CC
内部レジスタ
WR1X
－
D16
8 ビット
バス幅
WR0X
AA
D00
①
D31
制御端子
D16
AA
内部レジスタ
外部端子
制御端子
WR0X
－
－ －
－
－ －
－
① ②
167
第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
■ バイトアクセス
バイトアクセスの場合は以下のとおりです。
ビッグエンディアンモード
16 ビット
バス幅
内部レジスタ
D31
外部端子
アドレス:“0”
D31
AA
制御端子
リトルエンディアンモード
内部レジスタ
D31
WR0X
外部端子
アドレス:“0”
D31
AA
WR0X
－
－
D16
AA
D16
－
－
－
－
D00
AA
－
－
－
－
D00
①
内部レジスタ
D31
外部端子
①
制御端子
アドレス:“1”
D31
内部レジスタ
D31
外部端子
BB
－
WR1X
BB
D16
BB
WR1X
D16
－
－
－
－
D00
外部端子
アドレス:“2”
D31
CC
BB
D00
①
内部レジスタ
制御端子
内部レジスタ
D31
WR0X
－
－
－
－
①
外部端子
アドレス:“2”
D31
CC
－
D16
－
－
－
－
D00
CC
－
－
－
－
D00
①
内部レジスタ
D31
制御端子
WR0X
－
D16
CC
制御端子
アドレス:“1”
D31
－
D31
制御端子
外部端子
①
制御端子
アドレス:“3”
D31
内部レジスタ
D31
外部端子
アドレス:“3”
D31
－
DD
－
WR1X
DD
D16
DD
制御端子
WR1X
D16
－
－
－
－
D00
①
DD
D00
－
－
－
－
①
( 続く )
168
FUJITSU SEMICONDUCTOR LIMITED
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第 4 章 外部バスインタフェース
4.4 エンディアンとバスアクセス
MB91470/480 シリーズ
( 続き )
ビッグエンディアンモード
8 ビット
バス幅
内部レジスタ
外部端子
アドレス:“0”
D31
D31
AA
D24
－
AA
制御端子
リトルエンディアンモード
内部レジスタ
D31
WR0X
AA
WR0X
D24
－
－
－
－
－
－
－
－
－
－
－
AA
D00
①
内部レジスタ
外部端子
アドレス:“1”
D31
D31
BB
D24
－
BB
①
制御端子
内部レジスタ
外部端子
制御端子
アドレス:“1”
D31
D31
WR0X
BB
WR0X
D24
－
－
－
－
－
－
－
－
－
－
－
D00
BB
D00
①
内部レジスタ
外部端子
アドレス:“2”
D31
CC
D24
－
CC
①
制御端子
内部レジスタ
外部端子
制御端子
アドレス:“2”
D31
D31
WR0X
CC
WR0X
D24
－
－
－
－
－
－
－
－
－
－
－
D00
CC
D00
①
内部レジスタ
外部端子
アドレス:“3”
D31
D31
DD
D24
－
DD
①
制御端子
内部レジスタ
外部端子
制御端子
アドレス:“3”
D31
D31
WR0X
DD
WR0X
D24
－
－
－
－
－
－
－
－
－
－
－
D00
DD
D00
①
CM71-10134-8
制御端子
アドレス:“0”
D31
D00
D31
外部端子
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①
169
第 4 章 外部バスインタフェース
4.5 通常バスインタフェース
4.5
MB91470/480 シリーズ
通常バスインタフェース
通常バスインタフェースでは , リードアクセス / ライトアクセスともに 2 クロックサ
イクルが基本バスサイクルになります。
■ 基本タイミング ( アクセスが連続する場合 )(TYP[3:0]= 0000B, AWR=0008H)
図 4.5-1 に , アクセスが連続する場合の基本タイミングを示します。
図 4.5-1 アクセスが連続する場合の基本タイミング
SYSCLK
A15～A00
#2
#1
ASX
CS0X～CS2X
RDX
リード
D31～D16
#1
#2
WR0X, WR1X
ライト
D31～D16
#1
#2
• ASX は , バスアクセス開始サイクルに 1 サイクルアサートします。
• A[15:0] は , ワード / ハーフワード / バイトアクセスの先頭バイト位置のアドレスを
バスアクセス開始サイクルからバスアクセス終了サイクルまで出力します。
• CS0X ∼ CS2X は , AWR0 ∼ AWR2 レジスタの W02 ビットが "0" のときは , ASX と
同じタイミングでアサートし , 連続するアクセスがある場合には CS0X ∼ CS2X は
ネゲートしません。AWR レジスタの W00 ビットが "0" の場合はバスサイクル終了
後に CS0X ∼ CS2X をネゲートし , W00 ビットが "1" の場合はバスアクセス終了の
1 サイクル後にネゲートします。
170
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MB91470/480 シリーズ
第 4 章 外部バスインタフェース
4.5 通常バスインタフェース
• RDX, WR0X, WR1X は , バスアクセス第 2 サイクルからアサートします。AWR レジ
スタ W15 ∼ W12 ビットのウェイトサイクルを挿入した後にネゲートします。RDX,
WR0X, WR1X をアサートするタイミングは AWR レジスタ W01 ビットを "1" に設
定することにより 1 サイクル遅らせることができます。
• リードアクセスの場合 , RDX アサート後にウェイトサイクルが終了したサイクルの
SYSCLK の立上りで D[31:16] を取り込みます。
• ライトアクセスの場合 , WR0X, WR1X をアサートしたタイミングから D[31:16] に
データを出力します。
CM71-10134-8
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171
第 4 章 外部バスインタフェース
4.5 通常バスインタフェース
MB91470/480 シリーズ
■ リード→ライトタイミング (TYP[3:0]=0000B, AWR=0048H)
図 4.5-2 に , リード→ライトタイミングを示します。
図 4.5-2 リード→ライトタイミング
リード
アイドル
ライト
SYSCLK
A15～A00
ASX
CS0X～CS2X
RDX
WR0X, WR1X
D31～D16
• AWR レジスタ W07, W06 ビットの設定により , 0 ∼ 3 サイクルまでのアイドルサイ
クル挿入が可能です。
• リード側の CS 領域の設定が有効になります。
• リードアクセスの次のアクセスがライトアクセス , または別の領域へのアクセスで
ある場合にこのアイドルサイクルを挿入します。
172
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第 4 章 外部バスインタフェース
4.5 通常バスインタフェース
MB91470/480 シリーズ
■ ライト→ライトタイミング (TYP[3:0]=0000B, AWR=0018H)
図 4.5-3 に , ライト→ライトタイミングを示します。
図 4.5-3 ライト→ライトタイミング
ライト
ライト
リカバリ
ライト
SYSCLK
A15～A00
ASX
CS0X～CS2X
WR0X, WR1X
D31～D16
• AWR レジスタ W05, W04 ビットの設定により , 0 ∼ 3 サイクルまでのライトリカバ
リサイクルを挿入可能です。
• すべてのライトサイクル後に , リカバリサイクルが発生します。
• 設定したバス幅以上のアクセスによってライトアクセスが分割された場合もライ
トリカバリサイクルは発生します。
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173
第 4 章 外部バスインタフェース
4.5 通常バスインタフェース
MB91470/480 シリーズ
■ 自動ウェイトタイミング (TYP[3:0]=0000B, AWR=2008H)
図 4.5-4 に , 自動ウェイトタイミングを示します。
図 4.5-4 自動ウェイトタイミング
基本サイクル
ウェイトサイクル
SYSCLK
A15～A00
ASX
CS0X～CS2X
RDX
D31～D16
WR0X, WR1X
D31～D16
• AWR レジスタ W15 ∼ W12 ビット ( ファーストウェイトサイクル ) の設定により自
動ウェイトサイクルを , 0 ∼ 15 まで設定可能です。
• 上図では , 自動ウェイトサイクルを 2 サイクル挿入して合計 4 サイクルのアクセス
となっています。自動ウェイトを設定した場合 , バスサイクルは最小で 2 サイクル
+ ( ファーストウェイトサイクル ) となります。ライトの場合は内部状態によりさら
に長くなることがあります。
174
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第 4 章 外部バスインタフェース
4.5 通常バスインタフェース
MB91470/480 シリーズ
■ 外部ウェイトタイミング (TYP[3:0]=0001B, AWR=2008H)
図 4.5-5 に , 外部ウェイトタイミングを示します。
図 4.5-5 外部ウェイトタイミング
基本サイクル
RDYによる
自動ウェイト ウェイト
2サイクル
サイクル
SYSCLK
A15～A00
ASX
CS0X～CS2X
RDX
D31～D16
WR0X, WR1X
D31～D16
RDY
解除
ウェイト
ACR レジスタ TYP0 ビットを "1" に設定して外部 RDY 入力端子を有効にすることによ
り外部ウェイトサイクルを挿入可能です。上図において , 自動ウェイトサイクルによる
ウェイトが有効であるため , RDY 端子の斜線部分は無効になります。自動ウェイトサ
イクルの最後のサイクル以降から RDY 入力端子の値を判定します。また , いったん
ウェイトサイクルを終了した後は , 次のアクセスサイクルの開始まで RDY 入力端子の
値は無効になります。
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175
第 4 章 外部バスインタフェース
4.5 通常バスインタフェース
MB91470/480 シリーズ
■ CSX 遅延設定 (TYP[3:0]=0000B, AWR=000CH)
図 4.5-6 に , CSX 遅延設定を示します。
図 4.5-6 CSX 遅延設定
SYSCLK
A15～A00
ASX
CS0X～CS2X
RDX
リード
D31～D16
WR0X, WR1X
ライト
D31～D16
W02 ビットが "1" のときは ASX アサートの次のサイクルからアサートし , 連続するア
クセスがある場合にはネゲート期間を挿入します。
176
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第 4 章 外部バスインタフェース
4.5 通常バスインタフェース
MB91470/480 シリーズ
■ CSX → RDX/WR0X, WR1X セットアップ・RDX/WR0X, WR1X → CSX ホールド設定
(TYP[3:0]=0000B, AWR=000BH)
図 4.5-7 に , CSX → RDX/WR0X, WR1X セットアップ・RDX/WR0X, WR1X → CSX ホー
ルド設定を示します。
図 4.5-7 CSX → RDX/WR0X, WR1X セットアップ・RDX/WR0X, WR1X → CSX ホールド設定
SYSCLK
A15～A00
ASX
CS0X～CS2X
CSX->RDX/WRX
RDX/WRX->CSX
遅延
遅延
RDX
リード
D31～D16
WR0X, WR1X
ライト
D31～D16
• AWRレジスタのW01ビットを"1"に設定することにより, CSX→RDX/WR0X, WR1X
セットアップディレイを設定可能です。チップセレクトアサート後 , リード / ライト
ストローブまでの期間を延長する場合に設定します。
• AWR レジスタの W00 ビットを "1" に設定することにより , RDX/WR0X, WR1X →
CSX ホールドディレイを設定可能です。リード / ライトストローブネゲート後 , チッ
プセレクトネゲートまでの期間を延長する場合に設定します。
• CSX → RDX/WR0X, WR1X セットアップディレイ (W01 ビット ) と RDX/WR0X,
WR1X → CSX ホールドディレイ (W00 ビット ) は独立に設定可能です。
• 同一チップセレクト領域内で , チップセレクトをネゲートしないまま連続してアク
セスする場合は , CSX → RDX/WR0X, WR1X セットアップディレイ , RDX/WR0X,
WR1X → CSX ホールドディレイともに挿入されません。
• アドレス確定からのセットアップサイクルおよびアドレス確定のホールドサイク
ルが必要な場合は , アドレス→ CSX 遅延設定 (AWR レジスタの W02 ビット ) を "1"
に設定してください。
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177
第 4 章 外部バスインタフェース
4.6 アドレス / データマルチプレックスインタフェース
MB91470/480 シリーズ
アドレス / データマルチプレックスインタフェース
4.6
アドレス / データマルチプレックスインタフェースの設定について説明します。
■ 外部ウェイトなし (TYP[3:0]=0100B, AWR=0008H)
図 4.6-1 に , 外部ウェイトがない場合のアドレス / データマルチプレックスインタ
フェース設定を示します。
図 4.6-1 外部ウェイトがない場合のアドレス / データマルチプレックスインタフェース設定
SYSCLK
アドレス[15:0]
A15～A00
ASX
CS0X～CS2X
RDX
リード
D31～D16
データ
[31:16]
アドレス[15:0]
WR0X, WR1X
ライト
D31～D16
アドレス[15:0]
データ[31:16]
• ACR レジスタの TYP[3:0]=01XXB と設定することによりアドレス / データマルチプ
レックスインタフェース設定が可能です。
• アドレス / データマルチプレックスインタフェースに設定した場合 , データバス幅
(DBW[1:0] ビット ) の設定は 8 ビットもしくは 16 ビットに設定してください。32
ビット幅はサポートしていません。
• アドレス / データマルチプレックスインタフェースでは , アドレス出力サイクル 2 サ
イクル + データサイクル 1 サイクルの計 3 サイクルが基本アクセスサイクルとなり
ます。
178
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第 4 章 外部バスインタフェース
4.6 アドレス / データマルチプレックスインタフェース
• アドレス出力サイクルでは出力アドレスラッチイネーブル信号として , ASX をア
サートしますが , CSX → RDX/WR0X, WR1X セットアップ遅延 (AWR:W01) が "0" に
設定してある場合 , 図 4.6-1 のようにマルチプレックスアドレス出力サイクルが 1 サ
イクルのみとなり , アドレスを ASX の立上りエッジで直接ラッチすることは不可能
となります。このため , ASX に "L" がアサートされているサイクルの SYSCLK の立
上りエッジでアドレスを取り込んでください。
• A[15:0] には , 時分割バスサイクル中 , 通常インタフェースと同様にアクセスの先頭
を示すアドレスを出力します。
• 自動ウェイト (AWR:W15 ∼ W12), リード→ライトアイドルサイクル (AWR:W07,
W06), ライトリカバリ (AWR:W05, W04), アドレス→ CSX 遅延 (AWR:W02), CSX →
RDX/WR0X, WR1X セットアップ遅延 (AWR:W01), RDX/WR0X, WR1X → CSX ホー
ルド遅延 (AWR:W00) の設定は , 通常インタフェースと同様に設定可能です。
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179
第 4 章 外部バスインタフェース
4.6 アドレス / データマルチプレックスインタフェース
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■ 外部ウェイトあり (TYP[3:0]=0101B, AWR=1008H)
図 4.6-2 に , 外部ウェイトがある場合のアドレス / データマルチプレックスインタ
フェース設定を示します。
図 4.6-2 外部ウェイトがある場合のアドレス / データマルチプレックスインタフェース設定
SYSCLK
アドレス[15:0]
A15～A00
ASX
CS0X～CS2X
RDX
リード
D31～D16
データ
[31:16]
アドレス[15:0]
WR0X, WR1X
ライト
D31～D16
アドレス[15:0]
データ[31:16]
外部ウェイト
解除
RDY
ACR レジスタ TYP[3:0]=01X1B と設定することにより , アドレス / データマルチプレッ
クスインタフェースにおいて RDY 入力を有効とすることが可能です。
180
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第 4 章 外部バスインタフェース
4.6 アドレス / データマルチプレックスインタフェース
■ CSX → RDX/WR0X, WR1X セットアップ設定 (TYP[3:0]=0101B, AWR=100BH)
図 4.6-3 に , CSX → RDX/WR0X, WR1X セットアップ設定を示します。
図 4.6-3 CSX → RDX/WR0X, WR1X セットアップ設定
SYSCLK
A15～A00
アドレス[15:0]
ASX
CS0X～CS2X
RDX
リード
D31～D16
アドレス[15:0]
データ
[31:16]
WR0X, WR1X
ライト
D31～D16
アドレス[15:0]
データ[31:16]
CSX → RDX/WR0X, WR1X セットアップ遅延 (AWR:W01) を "1" に設定すると , 上図の
ようにマルチプレックスアドレス出力サイクルが1サイクル延長され, アドレスをASX
の立上りエッジで直接ラッチすることが可能となります。SYSCLK を使用せずに ASX
を ALE (Address Latch Enable) ストローブとして使用したい場合にこの設定を使用して
ください。
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181
第 4 章 外部バスインタフェース
4.7 レジスタ設定手順
4.7
MB91470/480 シリーズ
レジスタ設定手順
外部バスインタフェースに関する設定手順は , 以下の原則に従ってください。
■ 外部バスインタフェースの設定手順
• レジスタの内容を書き換える場合は , 必ず CSER レジスタの対応する領域を使用し
ない設定 ("0") にして行ってください。"1" のまま設定を変更した場合 , その前後の
アクセスは保証されません。
• レジスタの変更は以下の手順で行ってください。
① 該当領域に対応する CSER のビットを "0" に設定してください。
② ASR と ACR をワードアクセスで同時に設定してください。ASR, ACR をハー
フワードでアクセスする場合には ASR 設定後 ACR を設定してください。
③ AWR を設定してください。
④ 該当領域に対する CSER のビットを設定してください。
• CS0X領域はリセット解除後から有効になっており, プログラム領域として使用して
いる場合は CSER を "1" のままで書き換える必要がありますが , この場合は内部ク
ロックが低い初期状態で上記② , ③の設定を行ってください。その後 , クロックを
高速クロックに切り換えてください。
182
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第5章
I/O ポート
I/O ポートの概要 , レジスタの構成 , および機能に
ついて説明します。
5.1 I/O ポートの概要
5.2 I/O ポートのブロックダイヤグラム
5.3 I/O ポートのレジスタ
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183
第 5 章 I/O ポート
5.1 I/O ポートの概要
MB91470/480 シリーズ
I/O ポートの概要
5.1
MB91470/480 シリーズの I/O ポートについて説明します。
■ ポート概要
MB91470/480 シリーズでは , 各端子に対応する外部バスインタフェースやペリフェラ
ルが入出力として端子を使用しない設定になっているとき , I/O ポートとして使用する
ことができます。
■ 構成
ポート制御部は , 次の 4 つのレジスタで構成されています。
● ポート機能制御レジスタ (PFR:Port Function Register)
ペリフェラル出力 / 外部バスインタフェース , もしくは , 汎用ポートとして使用するか
の切換えを行う設定レジスタです。
● データ方向制御レジスタ (DDR:Data Direction Register)
汎用ポートとして使用している際のデータ入出力の切換えを行う設定レジスタです。
● ポートデータレジスタ (PDR:Port Data Register)
データを設定するレジスタです。
● プルアップ抵抗制御レジスタ (PCR:Pull-up Control Register)
プルアップ機能を有効にするめの設定レジスタです。
184
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5.2
第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
I/O ポートのブロックダイヤグラム
I/O ポートのブロックダイヤグラムについて説明します。
■ ポートブロックダイヤグラム
MB91470/480 シリーズでは , 汎用ポートと兼用する外部バスインタフェース / ペリフェ
ラルに応じて 4 種類あります。
● 通常 I/O ポート
ペリフェラル入出力と兼用している基本的な構成の兼用 I/O ポートで ,PFR/DDR/PDR/
PCR から構成されています。
● 外部割込み入力兼用 I/O ポート
外部割込み入力と兼用の I/O ポートで ,PFR/DDR/PDR/PCR, および外部割込み入力許可
信号から構成されています。
● アナログ入力兼用 I/O ポート
アナログ入力と兼用の I/O ポートで ,PFR/DDR/PDR/PCR, およびアナログ入力許可信号
から構成されています。
● 外部バスインタフェース兼用 I/O ポート
外部バスインタフェースと兼用の I/O ポートで , PFR/DDR/PDR/PCR, および外バスイン
タフェースモード許可信号から構成されています。
● 多機能タイマ兼用 I/O ポート
多機能タイマの波形ジェネレータ出力 (RTO0 ∼ RTO11) と兼用の I/O ポートで，PFR/
DDR/PDR/PCR，および DTTI 割込みフラグ信号から構成されています。DTTI 割込み
フラグの詳細に関しては「12.4.13 波形制御レジスタ (SIGCR1/SIGCR2)」の章を参照下
さい。
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185
第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
5.2.1
MB91470/480 シリーズ
通常 I/O ポート
通常 I/O ポートのブロックダイヤグラムについて説明します。
■ 通常 I/O ポートのブロックダイヤグラム
図 5.2-1 通常 I/O ポートのブロックダイヤグラム
R-bus
PCR=0：プルアップ抵抗なし
PCR=1：プルアップ抵抗あり
INITX
STOPHIZ
PCR
1
プルアップ抵抗
(約50kΩ)
0
(Pull-up Control Register)
ペリフェラル出力 1
Pin
PDR
0
(Port Data Register)
INITX
STOPHIZ
PFR
(Port Function Register)
DDR
(Data Direction Register)
リードモディファイライト(RMW)系命令
1
0
PDRリード
STOPHIZ
ペリフェラル入力
INITX：外部INITX入力("L"アクティブ)
STOPHIZ：STOPモード制御信号(出力=Hi-Zモード)
186
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第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
MB91470/480 シリーズ
■ I/O ポートのモード
● ポート入力モード時 (PFR=0 かつ DDR=0)
PDR リード
：対応する外部端子のレベルが読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● ポート出力モード時 (PFR=0 かつ DDR=1)
PDR リード
：PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR の値が対応する外部端子に出力されます。
● ペリフェラル出力モード 1 時 (PFR=1 かつ DDR=0)
PDR リード
：対応するペリフェラル出力の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● ペリフェラル出力モード 2 時 (PFR=1 かつ DDR=1)
PDR リード
：PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
■ プルアップ抵抗制御レジスタ設定値
以下に示すモード時には , プルアップ抵抗制御レジスタの設定は無効となります。
• 外部 INITX 入力アクティブ ("L" 入力時 )
• STOP モード (HIZ=1) 時
• ペリフェラル出力モード時 (PFR=1)
• ポート出力モード時 (DDR=1)
上記以外のときには , プルアップ抵抗制御レジスタの設定が優先されます。
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187
第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
5.2.2
MB91470/480 シリーズ
外部割込み入力兼用 I/O ポート
外部割込み入力兼用 I/O ポートのブロックダイヤグラムについて説明します。
■ 外部割込み入力兼用 I/O ポートのブロックダイヤグラム
図 5.2-2 外部割込み入力兼用 I/O ポートのブロックダイヤグラム
R-bus
PCR=0：プルアップ抵抗なし
PCR=1：プルアップ抵抗あり
INITX
STOPHIZ
PCR
1
プルアップ抵抗
(約50kΩ)
0
(Pull-up Control Register)
ペリフェラル出力 1
Pin
PDR
0
(Port Data Register)
INITX
STOPHIZ
PFR
(Port Function Register)
DDR
(Data Direction Register)
リードモディファイライト(RMW)系命令
1
STOPHIZ
0
PDRリード
ペリフェラル入力
INTnEN
INITX：外部INITX入力("L"アクティブ)
STOPHIZ：STOPモード制御信号(出力=Hi-Zモード)
INTnEN：外部割込み許可信号(外部割込み許可時"1")
188
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第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
■ I/O ポートのモード
通常 I/O ポートと同じです。
■ プルアップ抵抗制御レジスタ設定値
通常 I/O ポートと同じです。
■ 入力許可制御
通常 I/O ポートの場合 ,STOP モード (HIZ=1) 時には入力は "L" 固定になりますが , 本兼
用ポートの場合 ,STOP モード (HIZ=1) でも外部割込み入力が許可されている場合
(INTnEN=1) には , 対応するポートは入力可能となります。
＜注意事項＞
ストップモード時 (HIZ=1) , 外部割込み入力を許可している場合 , 対応するポートは入力
可能となりますが , プルアップ抵抗制御レジスタの設定は無効となります。
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189
第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
5.2.3
MB91470/480 シリーズ
アナログ入力兼用 I/O ポート
アナログ入力兼用 I/O ポートのブロックダイヤグラムについて説明します。
■ アナログ入力兼用 I/O ポートのブロックダイヤグラム
図 5.2-3 アナログ入力兼用 I/O ポートのブロックダイヤグラム
R-bus
PCR=0：プルアップ抵抗なし
PCR=1：プルアップ抵抗あり
INITX
STOPHIZ
PCR
1
プルアップ抵抗
(約50kΩ)
0
(Pull-up Control Register)
ペリフェラル出力 1
Pin
PDR
0
(Port Data Register)
INITX
STOPHIZ
ANINnEN
PFR
(Port Function Register)
アナログ入力
DDR
(Data Direction Register)
リードモディファイライト(RMW)系命令
1
0
PDRリード
ペリフェラル入力
STOPHIZ
ANINnEN
INITX：外部INITX入力("L"アクティブ)
STOPHIZ：STOPモード制御信号(出力=Hi-Zモード)
ANINnEN：A/Dアナログ入力許可信号(アナログ入力許可時"1")
190
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第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
MB91470/480 シリーズ
■ I/O ポートのモード
アナログ入力モード時以外 (ANINnEN=0) では通常 I/O ポートと同じですが , アナログ
入力モード時 (ANINnEN=1) には以下の仕様となります。
● ポート入力モード時 (PFR=0 かつ DDR=0)
PDR リード
：常に "0" が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● ポート出力モード時 (PFR=0 かつ DDR=1)
PDR リード
：PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR の値が対応する外部端子に出力されます。
● ペリフェラル出力モード 1 時 (PFR=1 かつ DDR=0)
PDR リード
：常に "0" が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● ペリフェラル出力モード 2 時 (PFR=1 かつ DDR=1)
PDR リード
：PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
■ プルアップ抵抗制御レジスタ設定値
通常 I/O ポートと同じです。
■ 入力許可制御
通常 I/O ポートの場合 ,STOP モード (HIZ=1) 時には入力は "L" 固定になりますが , 本兼
用ポートの場合 , アナログ入力モード時 (ANINnEN=1) にも入力は "L" 固定となります。
＜注意事項＞
アナログ入力モード時 (ANINnEN=1) でもプルアップ抵抗制御レジスタの設定値は有効で
す。
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191
第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
5.2.4
MB91470/480 シリーズ
外部バスインタフェース兼用 I/O ポート
外部バスインタフェース兼用 I/O ポートのブロックダイヤグラムについて説明しま
す。
■ 外部バスインタフェース兼用 I/O ポートのブロックダイヤグラム
図 5.2-4 外部バスインタフェース兼用 I/O ポートのブロックダイヤグラム
R-bus
PCR=0：プルアップ抵抗なし
PCR=1：プルアップ抵抗あり
INITX
STOPHIZ
PCR
1
プルアップ抵抗
(約50kΩ)
0
(Pull-up Control Register)
外部バスインタフェース出力 1
Pin
PDR
0
(Port Data Register)
INITX
STOPHIZ
EXTBUS
PFR
(Port Function Register)
DDR
(Data Direction Register)
リードモディファイライト(RMW)系命令
1
0
PDRリード
STOPHIZ
外バスインタフェース入力
INITX
：外部INITX入力("L"アクティブ)
STOPHIZ ：STOPモード制御信号(出力="Hi-Z"モード)
EXTBUS ：外部バスインタフェース有効時"1"
192
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第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
MB91470/480 シリーズ
■ I/O ポートのモード
● ポート入力モード (EXTBUS=0かつDDR=0, もしくは, EXTBUS=1かつPFR=0かつDDR=0)
PDR リード
：対応する外部端子のレベルが読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● ポート出力モード (EXTBUS=0かつDDR=1, もしくは, EXTBUS=1かつPFR=0かつDDR=1)
PDR リード
：PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● 外部バスインタフェース出力モード 1 (EXTBUS=1 かつ PFR=1 かつ DDR=0)
PDR リード
：対応する外部バスインタフェース出力の値が読み出
されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● 外部バスインタフェース出力モード 2 (EXTBUS=1 かつ PFR=1 かつ DDR=1)
PDR リード
：PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
■ プルアップ抵抗制御レジスタ設定値
以下に示すモード時には , プルアップ抵抗値制御レジスタの設定は無効となります。
• 外部 INITX 入力アクティブ ("L" 入力時 )
• STOP モード (HIZ=1) 時
• ポート出力モード時 (DDR=1)
上記以外のときには , プルアップ抵抗制御レジスタの設定が優先されます。
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193
第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
5.2.5
MB91470/480 シリーズ
多機能タイマ兼用 I/O ポート
多機能タイマ兼用 I/O ポートのブロックダイヤグラムについて説明します。
■ 多機能タイマ兼用 I/O ポートのブロックダイヤグラム
図 5.2-5 多機能タイマ兼用 I/O ポートのブロックダイヤグラム
R-bus
PCR=0：プルアップ抵抗なし
PCR=1：プルアップ抵抗あり
INITX
STOPHIZ
PCR
1
プルアップ抵抗
(約50kΩ)
0
(Pull-up Control Register)
波形ジェネレータ出力 1
Pin
PDR
0
(Port Data Register)
INITX
STOPHIZ
DTIF
PFR
(Port Function Register)
DDR
(Data Direction Register)
リードモディファイライト(RMW)系命令
1
0
PDRリード
STOPHIZ
外バスインタフェース入力
INITX
：外部INITX入力("L"アクティブ)
STOPHIZ ：STOPモード制御信号(出力="Hi-Z"モード)
DTIF
：DTTI割込みフラグ, 割込み発生時"1"
194
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第 5 章 I/O ポート
5.2 I/O ポートのブロックダイヤグラム
MB91470/480 シリーズ
■ I/O ポートのモード
● ポート入力モード (DTIF=1 かつ DDR=0, もしくは , DTIF=0 かつ PFR=0 かつ DDR=0)
PDR リード
：対応する外部端子のレベルが読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● ポート出力モード (DTIF=1 かつ DDR=1, もしくは , DTIF=0 かつ PFR=0 かつ DDR=1)
PDR リード
：PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● 波形ジェネレータ出力モード 1 (DTIF=0 かつ PFR=1 かつ DDR=0)
PDR リード
：波形ジェネレータ出力の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
● 波形ジェネレータ出力モード 2 (DTIF=0 かつ PFR=1 かつ DDR=1)
PDR リード
：PDR の値が読み出されます。
PDR リードモディファイライト (RMW) 系命令
：PDR の値が読み出されます。
PDR ライト
：PDR に設定値が書き込まれます。
■ プルアップ抵抗制御レジスタ設定値
以下に示すモード時には , プルアップ抵抗値制御レジスタの設定は無効となります。
• 外部 INITX 入力アクティブ ("L" 入力時 )
• STOP モード (HIZ=1) 時
• ポート出力モード時 (DDR=1)
• 波形ジェネレータ出力モード時 (DTIF=0 かつ PFR=1)
上記以外のときには , プルアップ抵抗制御レジスタの設定が優先されます。
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195
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
I/O ポートのレジスタ
5.3
I/O ポートのレジスタについて説明します。
■ ポートデータレジスタ(PDR: PDR0∼PDR3, PDR5, PDR6, PDR8∼PDRH, PDRJ,
PDRL, PDRM, PDRP ∼ PDRS)
PDR0
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000000H
P07
P06
P05
P04
P03
P02
P01
P00
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDR1
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000001H
P17
P16
P15
P14
P13
P12
P11
P10
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000002H
P27
P26
P25
P24
P23
P22
P21
P20
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDR2
PDR3
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000003H
P37
P36
P35
P34
P33
P32
P31
P30
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000004H
−
P56
P55
P54
P53
P52
P51
P50
- XXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
P60
- - - - - - XXB
PDR5
PDR6
アドレス
00000005H
−
−
−
−
−
−
P61
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000006H
P87
P86
P85
P84
P83
P82
P81
P80
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDR8
PDR9
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000007H
P97
P96
P95
P94
P93
P92
P91
P90
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( 続く )
196
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
( 続き )
PDRA
アドレス
00000008H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
PA3
PA2
PA1
PA0
- - - XXXXXB
−
−
−
PA4
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000009H
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDRB
PDRC
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000000AH
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000000BH
−
−
−
−
PD3
PD2
PD1
PD0
- - - - XXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDRD
PDRE
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000000CH
PE7
PE6
PE5
PE4
PE3
PE2
PE1
PE0
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000000DH
PF7
PF6
PF5
PF4
PF3
PF2
PF1
PF0
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000000EH
−
−
PG5
PG4
PG3
PG2
PG1
PG0
- - XXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000000FH
−
−
PH5
PH4
PH3
PH2
PH1
PH0
- - XXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000010H
PJ7
PJ6
PJ5
PJ4
PJ3
PJ2
PJ1
PJ0
XXXXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000012H
−
−
−
−
−
PL2
PL1
PL0
- - - - - XXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDRF
PDRG
PDRH
PDRJ
PDRL
( 続く )
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
197
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
( 続き )
PDRM
アドレス
00000013H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
PM2
PM1
PM0
- - - - XXXXB
−
−
−
−
PM3
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000014H
−
−
PP5
PP4
PP3
PP2
PP1
PP0
- - XXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PQ5
PQ4
PQ3
PQ2
PQ1
PQ0
- - XXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000016H
−
−
PR5
PR4
PR3
PR2
PR1
PR0
- - XXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PS5
PS4
PS3
PS2
PS1
PS0
- - XXXXXXB
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDRP
PDRQ
アドレス
00000015H
PDRR
PDRS
アドレス
00000017H
R/W: リード / ライト可能
PDR0 ∼ PDR3, PDR5, PDR6, PDR8 ∼ PDRH, PDRJ, PDRL, PDRM, PDRP ∼ PDRS は , I/O
ポートの入出力データレジスタです。対応する DDR0 ∼ DDR3, DDR5, DDR6, DDR8 ∼
DDRH, DDRJ, DDRL, DDRM, DDRP ∼ DDRS, PFR8, PFR9, PFRB, PFRF ∼ PFRH, PFRJ,
PFRM, PFRQ, PFRS で入出力制御が行われます。
198
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CM71-10134-8
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
■ データ方向制御レジスタ (DDR: DDR0 ∼ DDR3, DDR5, DDR6, DDR8 ∼ DDRH,
DDRJ, DDRL, DDRM, DDRP ∼ DDRS)
DDR0
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000400H
P07
P06
P05
P04
P03
P02
P01
P00
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DDR1
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000401H
P17
P16
P15
P14
P13
P12
P11
P10
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000402H
P27
P26
P25
P24
P23
P22
P21
P20
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DDR2
DDR3
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000403H
P37
P36
P35
P34
P33
P32
P31
P30
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000404H
−
P56
P55
P54
P53
P52
P51
P50
- 0000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
P60
- - - - - - 00B
DDR5
DDR6
アドレス
00000405H
−
−
−
−
−
−
P61
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000406H
P87
P86
P85
P84
P83
P82
P81
P80
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DDR8
DDR9
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000407H
P97
P96
P95
P94
P93
P92
P91
P90
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000408H
−
−
−
PA4
PA3
PA2
PA1
PA0
- - - 00000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DDRA
DDRB
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000409H
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( 続く )
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
199
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
( 続き )
DDRC
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000040AH
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000040BH
−
−
−
−
PD3
PD2
PD1
PD0
- - - - 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DDRD
DDRE
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000040CH
PE7
PE6
PE5
PE4
PE3
PE2
PE1
PE0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000040DH
PF7
PF6
PF5
PF4
PF3
PF2
PF1
PF0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PG5
PG4
PG3
PG2
PG1
PG0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000040FH
−
−
PH5
PH4
PH3
PH2
PH1
PH0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DDRF
DDRG
アドレス
0000040EH
DDRH
DDRJ
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000410H
PJ7
PJ6
PJ5
PJ4
PJ3
PJ2
PJ1
PJ0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000412H
−
−
−
−
−
PL2
PL1
PL0
- - - - - 000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
- - - - 0000B
DDRL
DDRM
アドレス
00000413H
−
−
−
−
PM3
PM2
PM1
PM0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000414H
−
−
PP5
PP4
PP3
PP2
PP1
PP0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DDRP
( 続く )
200
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
( 続き )
DDRQ
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PQ5
PQ4
PQ3
PQ2
PQ1
PQ0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000416H
−
−
PR5
PR4
PR3
PR2
PR1
PR0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PS5
PS4
PS3
PS2
PS1
PS0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
00000415H
bit7
DDRR
DDRS
アドレス
00000417H
R/W: リード / ライト可能
DDR0 ∼ DDR3, DDR5, DDR6, DDR8 ∼ DDRH, DDRJ, DDRL, DDRM, DDRP ∼ DDRS
は , 対応する I/O ポートの入出力方向をビット単位で制御します。
PFR=0 のとき DDR=0：ポート入力
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201
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
■ プルアップ抵抗制御レジスタ(PCR: PCR0∼PCR3, PCR5, PCR6, PCR8∼PCRH,
PCRJ, PCRL, PCRM, PCRP ∼ PCRS)
PCR0
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000600H
P07
P06
P05
P04
P03
P02
P01
P00
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PCR1
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000601H
P17
P16
P15
P14
P13
P12
P11
P10
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000602H
P27
P26
P25
P24
P23
P22
P21
P20
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PCR2
PCR3
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000603H
P37
P36
P35
P34
P33
P32
P31
P30
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000604H
−
P56
P55
P54
P53
P52
P51
P50
- 0000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
P60
- - - - - - 00B
PCR5
PCR6
アドレス
00000605H
−
−
−
−
−
−
P61
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000606H
P87
P86
P85
P84
P83
P82
P81
P80
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PCR8
PCR9
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000607H
P97
P96
P95
P94
P93
P92
P91
P90
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000608H
−
−
−
PA4
PA3
PA2
PA1
PA0
- - - 00000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PCRA
PCRB
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000609H
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( 続く )
202
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
( 続き )
PCRC
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000060AH
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000060BH
−
−
−
−
PD3
PD2
PD1
PD0
- - - - 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PCRD
PCRE
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000060CH
PE7
PE6
PE5
PE4
PE3
PE2
PE1
PE0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000060DH
PF7
PF6
PF5
PF4
PF3
PF2
PF1
PF0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PG5
PG4
PG3
PG2
PG1
PG0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000060FH
−
−
PH5
PH4
PH3
PH2
PH1
PH0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PCRF
PCRG
アドレス
0000060EH
PCRH
PCRJ
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000610H
PJ7
PJ6
PJ5
PJ4
PJ3
PJ2
PJ1
PJ0
00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000612H
−
−
−
−
−
PL2
PL1
PL0
- - - - - 000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
- - - - 0000B
PCRL
PCRM
アドレス
00000613H
−
−
−
−
PM3
PM2
PM1
PM0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000614H
−
−
PP5
PP4
PP3
PP2
PP1
PP0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PCRP
( 続く )
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
203
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
( 続き )
PCRQ
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PQ5
PQ4
PQ3
PQ2
PQ1
PQ0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000616H
−
−
PR5
PR4
PR3
PR2
PR1
PR0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
−
−
PS5
PS4
PS3
PS2
PS1
PS0
- - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
00000615H
bit7
PCRR
PCRS
アドレス
00000617H
R/W: リード / ライト可能
PCR0 ∼ PCR3, PCR5, PCR6, PCR8 ∼ PCRH, PCRJ, PCRL, PCRM, PCRP ∼ PCRS は , 対応
する I/O ポートのプルアップ抵抗制御を行います。
PCR=0：プルアップ抵抗なし
204
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
■ ポート機能制御レジスタ (PFR: PFR0 ∼ PFR3,PFR5,PFR6,PFR8,PFR9, PFRC,
PFRF ∼ PFRH, PFRJ, PFRM, PFRQ, PFRS)
PFR0
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000420H
D23
D22
D21
D20
D19
D18
D17
D16
11111111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PFR1
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000421H
D31
D30
D29
D28
D27
D26
D25
D24
11111111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000422H
A07
A06
A05
A04
A03
A02
A01
A00
11111111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PFR2
PFR3
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
00000423H
A15
A14
A13
A12
A11
A10
A09
A08
11111111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
00000424H
−
RDX
ASX
CS2X
CS1X
CS0X
R/W
R/W
PFR5
WR1X WR0X
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
初期値
- 1111111B
PFR6
アドレス
00000425H
bit0
初期値
SYSCLK - - - - - - 11B
−
−
−
−
−
−
RDY
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
−
PFR8
アドレス
00000426H
PPG7E PPG6E PPG5E PPG4E
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
0000- - - - B
PFR9
アドレス
00000427H
初期値
PPG15E PPG14E PPG13E PPG12E PPG11E PPG10E PPG9E PPG8E 00000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0000042AH
−
−
SOT5E
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PFRC
SCK5E SOT4E
−
初期値
SCK4E - - 0- 00- 0B
R/W
PFRF
アドレス
0000042DH
−
−
−
−
−
−
−
CLKP
OUTE
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
- - - - - - - 0B
( 続く )
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
205
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
( 続き )
PFRG
アドレス
0000042EH
bit7
bit6
bit5
bit4
−
bit3
bit2
bit1
SCK1E SOT0E
bit0
−
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
0000042FH
−
−
SOT3E
−
R/W
R/W
R/W
R/W
bit7
−
初期値
SCK0E - - 0- 00- 0B
SOT1E
PFRH
SCK3E SOT2E
R/W
R/W
−
初期値
SCK2E - - 0- 00- 0B
R/W
R/W
PFRJ
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TOUT3E
−
TOUT2E
−
TOUT1E
−
TOUT0E
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
00000433H
−
−
−
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
アドレス
00000430H
初期値
0- 0- 0- 0- B
PFRM
初期値
PPG3E PPG2E PPG1E PPG0E - - - - 0000B
PFRQ
アドレス
00000435H
初期値
RTO5E RTO4E RTO3E RTO2E RTO1E RTO0E - - 000000B
−
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
00000437H
−
−
R/W
R/W
PFRS
初期値
RTO11E RTO10E RTO9E RTO8E RTO7E RTO6E - - 000000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W: リード / ライト可能
PFR0 ∼ PFR3, PFR5, PFR6, PFR8 ∼ PFR9, PFRC, PFRF ∼ PFRH, PFRJ, PFRM, PFRQ,
PFRS は , 対応するペリフェラルの出力をビット単位で制御します。
PFR の空きビットには , 必ず "0" を書いてください。
206
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
以下に各 PFR レジスタについてその初期値と機能をまとめます。
表 5.3-1 各 PFR レジスタの初期値と機能 (1 / 6)
レジスタ名
ビット
ビット名
0
D16
1
D17
2
D18
3
D19
4
D20
5
D21
6
D22
PFR0
7
D23
0
D24
1
D25
2
D26
3
D27
4
D28
PFR1
CM71-10134-8
5
D29
6
D30
7
D31
設定値
機能
0
汎用ポート
1
外部データ bit16 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit17 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit18 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit19 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit20 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit21 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit22 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit23 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit24 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit25 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit26 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit27 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit28 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit29 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit30 出力 [ 初期値 ]
0
汎用ポート
1
外部データ bit31 出力 [ 初期値 ]
FUJITSU SEMICONDUCTOR LIMITED
207
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
表 5.3-1 各 PFR レジスタの初期値と機能 (2 / 6)
レジスタ名
ビット
ビット名
0
A00
1
A01
2
A02
3
A03
4
A04
5
A05
6
A06
7
A07
PFR2
0
A08
1
A09
2
A10
3
A11
4
A12
5
A13
PFR3
208
6
A14
7
A15
設定値
機能
0
汎用ポート
1
外部アドレス bit0 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit1 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit2 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit3 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit4 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit5 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit6 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit7 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit8 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit9 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit10 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit11 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit12 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit13 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit14 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレス bit15 出力 [ 初期値 ]
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
表 5.3-1 各 PFR レジスタの初期値と機能 (3 / 6)
レジスタ名
ビット
ビット名
0
CS0X
1
CS1X
2
CS2X
3
ASX
4
RDX
PFR5
5
WR0X
6
WR1X
0
SYSCLK
1
RDY
4
PPG4E
5
PPG5E
6
PPG6E
7
PPG7E
PFR6
PFR8
CM71-10134-8
設定値
機能
0
汎用ポート
1
外部チップセレクト 0 出力 [ 初期値 ]
0
汎用ポート
1
外部チップセレクト 1 出力 [ 初期値 ]
0
汎用ポート
1
外部チップセレクト 2 出力 [ 初期値 ]
0
汎用ポート
1
外部アドレスストローブ出力 [ 初期値 ]
0
汎用ポート
1
外部リードストローブ出力 [ 初期値 ]
0
汎用ポート
1
外部ライトストローブ出力 [ 初期値 ]
外部データバス bit31 ∼ bit24 に対応
0
汎用ポート
1
外部ライトストローブ出力 [ 初期値 ]
外部データバス bit23 ∼ bit16 に対応
0
汎用ポート
1
外部クロック出力 [ 初期値 ]
0
汎用ポート
1
外部レディ入力 [ 初期値 ]
0
汎用ポート [ 初期値 ]
1
PPG タイマ 4 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 5 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 6 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 7 出力
FUJITSU SEMICONDUCTOR LIMITED
209
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
表 5.3-1 各 PFR レジスタの初期値と機能 (4 / 6)
レジスタ名
ビット
ビット名
0
PPG8E
1
PPG9E
2
PPG10E
3
PPG11E
4
PPG12E
5
PPG13E
6
PPG14E
7
PPG15E
PFR9
0
SCK4E
2
SOT4E
3
SCK5E
5
SOT5E
0
CLKP
OUTE
PFRC
PFRF
0
SCK0E
2
SOT0E
PFRG
5
SCK1E
SOT1E
機能
0
汎用ポート [ 初期値 ]
1
PPG タイマ 8 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 9 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 10 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 11 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 12 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 13 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 14 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 15 出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 4
のクロック出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 4
のデータ出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 5
のクロック出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 5
のデータ出力
0
汎用ポート [ 初期値 ]
1
クロックモニタのクロック出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 0
のクロック出力
0
汎用ポート [ 初期値 ]
1
0
3
210
設定値
マルチファンクションシリアルインタフェース 0
のデータ出力
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 1
のクロック出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 1
のデータ出力
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
表 5.3-1 各 PFR レジスタの初期値と機能 (5 / 6)
レジスタ名
ビット
ビット名
0
SCK2E
2
SOT2E
PFRH
3
SCK3E
5
SOT3E
1
TOUT0E
3
TOUT1E
5
TOUT2E
7
TOUT3E
0
PPG0E
1
PPG1E
2
PPG2E
3
PPG3E
0
RTO0E
1
RTO1E
2
RTO2E
3
RTO3E
4
RTO4E
5
RTO5E
PFRJ
PFRM
PFRQ
CM71-10134-8
設定値
機能
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 2
のクロック出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 2
のデータ出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 3
のクロック出力
0
汎用ポート [ 初期値 ]
1
マルチファンクションシリアルインタフェース 3
のデータ出力
0
汎用ポート [ 初期値 ]
1
ベースタイマ 0 のデータ出力
0
汎用ポート [ 初期値 ]
1
ベースタイマ 1 のデータ出力
0
汎用ポート [ 初期値 ]
1
ベースタイマ 2 のデータ出力
0
汎用ポート [ 初期値 ]
1
ベースタイマ 3 のデータ出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 0 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 1 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 2 出力
0
汎用ポート [ 初期値 ]
1
PPG タイマ 3 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 0 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 1 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 2 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 3 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 4 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 0 の波形 5 出力
FUJITSU SEMICONDUCTOR LIMITED
211
第 5 章 I/O ポート
5.3 I/O ポートのレジスタ
MB91470/480 シリーズ
表 5.3-1 各 PFR レジスタの初期値と機能 (6 / 6)
レジスタ名
ビット
ビット名
0
RTO6E
1
RTO7E
2
RTO8E
3
RTO9E
4
RTO10E
5
RTO11E
PFRS
設定値
機能
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 1 の波形 6 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 1 の波形 7 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 1 の波形 8 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 1 の波形 9 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 1 の波形 10 出力
0
汎用ポート [ 初期値 ]
1
波形ジェネレータ 1 の波形 11 出力
＜注意事項＞
• PFR0 ∼ PFR3, PFR5, PFR6 はバスモード 1 もしくはバスモード 2 のときのみ設定値
が有効です。
バスモード0のときにはPFRの設定値にかかわらず, 常に汎用ポートです。
• PFRB ∼ PFRE は , アナログ入力許可のときには , 設定値にかかわらず常にアナログ入
力です。
• PPG は , 外部割込み INT4 ∼ INT15 と兼用になっています。それゆえ , PPG 出力を有
効にする場合 , 必ず対応する外部割込み入力を無効にしてから , 対応する PFR8,PFR9
の設定を行ってください。
• PFRQ，PFRS はそれぞれ波形ジェネレータ 0/1 の DTIF（DTTI 割込みフラグ）=1 の
時には，設定値は無効となり，常に汎用ポートとなります。
212
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CM71-10134-8
第6章
割込みコントローラ
割込みコントローラの概要 , レジスタの構成 / 機能 ,
および動作について説明します。
6.1 割込みコントローラの概要
6.2 割込みコントローラのレジスタ一覧
6.3 割込みコントローラのブロックダイヤグラム
6.4 割込みコントローラのレジスタ詳細説明
6.5 割込みコントローラの動作説明
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
213
第 6 章 割込みコントローラ
6.1 割込みコントローラの概要
6.1
MB91470/480 シリーズ
割込みコントローラの概要
割込みコントローラは , 割込み受付け / 調停処理を管理します。
■ ハードウェア構成
割込みコントローラは , 以下のものより構成されます。
• ICR レジスタ
• 割込み優先度判定回路
• 割込みレベル , 割込み番号 ( ベクタ ) 発生部
• ホールドリクエスト取下げ要求発生部
■ 主要機能
割込みコントローラには , 主に以下のような機能があります。
• NMI 要求 / 割込み要求の検出
• 優先度判定 ( レベルおよび番号による )
• 判定結果の要因の割込みレベル伝達 (CPU へ )
• 判定結果の要因の割込み番号伝達 (CPU へ )
• NMI/ 割込みレベルが "11111B" 以外の割込み発生によるストップモードからの復帰
指示 (CPU へ )
• DMAC へのホールドリクエスト取下げ要求発生
214
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CM71-10134-8
第 6 章 割込みコントローラ
6.2 割込みコントローラのレジスタ一覧
MB91470/480 シリーズ
6.2
割込みコントローラのレジスタ一覧
図 6.2-1 に割込みコントローラのレジスタ一覧を示します。
■ レジスタ一覧
図 6.2-1 割込みコントローラのレジスタ一覧
ICR00
アドレス
00000440H
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
ICR01
アドレス
00000441H
ICR02
アドレス
00000442H
ICR03
アドレス
00000443H
ICR04
アドレス
00000444H
ICR05
アドレス
00000445H
ICR06
アドレス
00000446H
ICR07
アドレス
00000447H
ICR08
アドレス
00000448H
ICR09
アドレス
00000449H
ICR10
アドレス
0000044AH
ICR11
アドレス
0000044BH
( 続く )
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
215
第 6 章 割込みコントローラ
6.2 割込みコントローラのレジスタ一覧
MB91470/480 シリーズ
( 続き )
ICR12
アドレス
0000044CH
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
ICR13
アドレス
0000044DH
ICR14
アドレス
0000044EH
ICR15
アドレス
0000044FH
ICR16
アドレス
00000450H
ICR17
アドレス
00000451H
ICR18
アドレス
00000452H
ICR19
アドレス
00000453H
ICR20
アドレス
00000454H
ICR21
アドレス
00000455H
ICR22
アドレス
00000456H
ICR23
アドレス
00000457H
ICR24
アドレス
00000458H
ICR25
アドレス
00000459H
( 続く )
216
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 6 章 割込みコントローラ
6.2 割込みコントローラのレジスタ一覧
MB91470/480 シリーズ
( 続き )
ICR26
アドレス
0000045AH
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
ICR27
アドレス
0000045BH
ICR28
アドレス
0000045CH
ICR29
アドレス
0000045DH
ICR30
アドレス
0000045EH
ICR31
アドレス
0000045FH
ICR32
アドレス
00000460H
ICR33
アドレス
00000461H
ICR34
アドレス
00000462H
ICR35
アドレス
00000463H
ICR36
アドレス
00000464H
ICR37
アドレス
00000465H
ICR38
アドレス
00000466H
ICR39
アドレス
00000467H
( 続く )
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
217
第 6 章 割込みコントローラ
6.2 割込みコントローラのレジスタ一覧
MB91470/480 シリーズ
( 続き )
ICR40
アドレス
00000468H
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
−
bit6
−
bit5
−
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
---11111B
bit7
bit6
−
bit5
−
bit4
LVL4
R
bit3
LVL3
R/W
bit2
LVL2
R/W
bit1
LVL1
R/W
bit0
LVL0
R/W
初期値
0--11111B
ICR41
アドレス
00000469H
ICR42
アドレス
0000046AH
ICR43
アドレス
0000046BH
ICR44
アドレス
0000046CH
ICR45
アドレス
0000046DH
ICR46
アドレス
0000046EH
ICR47
アドレス
0000046FH
HRCL
アドレス
00000045H
MHALTI
R/W
R/W : リード / ライト可能
R
: リードオンリ
218
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CM71-10134-8
第 6 章 割込みコントローラ
6.3 割込みコントローラのブロックダイヤグラム
MB91470/480 シリーズ
割込みコントローラのブロックダイヤグラム
6.3
図 6.3-1 に , 割込みコントローラのブロックダイヤグラムを示します。
■ 割込みコントローラのブロックダイヤグラム
図 6.3-1 割込みコントローラのブロックダイヤグラム
ウェイクアップ (LEVEL ≠ 11111B のとき "1")
UNMI
優先度判定
NMI
NMI
処理
5
LVL4~LVL0
レベル判定
レベル ,
ベクタ
発生
ICR00
RI00
ベクタ
判定
6
ホールド
リクエスト
取下げ
要求
MHALTI
VCT5~VCT0
ICR47
RI47
(DLYIRQ)
R-bus
CM71-10134-8
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219
第 6 章 割込みコントローラ
6.4 割込みコントローラのレジスタ詳細説明
6.4
MB91470/480 シリーズ
割込みコントローラのレジスタ詳細説明
割込みコントローラで使用するレジスタの詳細について説明します。
■ 割込み制御レジスタ (ICR)
ICR00~ICR47
アドレス :
ch.0 000440H
bit7
−
bit6
−
bit5
−
∼
bit4
ICR4
R
bit3
ICR3
R/W
bit2
ICR2
R/W
bit1
ICR1
R/W
bit0
ICR0
R/W
初期値
- - - 11111B
ch.47 00046FH
R/W : リード / ライト可能
R : リードオンリ
割込み制御レジスタです。各割込み入力に対して 1 つずつ設けられており , 対応する割
込み要求の割込みレベルを設定します。
[bit4 ∼ bit0] ICR4 ∼ ICR0
割込みレベル設定ビットで対応する割込み要求の割込みレベルを指定します。
本レジスタに設定した割込みレベルが CPU の ILM レジスタに設定されたレベルマ
スク値以上の場合は , CPU 側にて割込み要求はマスクされます。
リセットにより , "11111B" に初期化されます。
220
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第 6 章 割込みコントローラ
6.4 割込みコントローラのレジスタ詳細説明
MB91470/480 シリーズ
設定可能な割込みレベル設定ビットと割込みレベルの対応を表 6.4-1 に示します。
表 6.4-1 設定可能な割込みレベル設定ビットと割込みレベルの対応
ICR4
ICR3
ICR2
ICR1
ICR0
0
0
0
0
0
0
0
1
1
1
0
14
0
1
1
1
1
15
NMI
1
0
0
0
0
16
設定可能な最強レベル
1
0
0
0
1
17
(強)
1
0
0
1
0
18
1
0
0
1
1
19
1
0
1
0
0
20
1
0
1
0
1
21
1
0
1
1
0
22
1
0
1
1
1
23
1
1
0
0
0
24
1
1
0
0
1
25
1
1
0
1
0
26
1
1
0
1
1
27
1
1
1
0
0
28
1
1
1
0
1
29
1
1
1
1
0
30
(弱)
1
1
1
1
1
31
割込み禁止
割込みレベル
システム予約
ICR4 は "1" 固定で , "0" を書き込むことはできません。
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221
第 6 章 割込みコントローラ
6.4 割込みコントローラのレジスタ詳細説明
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■ HRCL (Hold Request Cancel Level register)
HRCL
アドレス
00000045H
bit7
MHALTI
bit6
−
bit5
−
R/W
bit4
LVL4
R
bit3
LVL3
R/W
bit2
LVL2
R/W
bit1
LVL1
R/W
bit0
LVL0
R/W
初期値
0- - 11111B
R/W : リード / ライト可能
R : リードオンリ
ホールドリクエスト取下げ要求発生のためのレベル設定レジスタです。
[bit7] MHALTI
MHALTI は , NMI の要求による DMA 転送抑止ビットです。NMI 要求によって "1"
にセットされ , "0" を書き込むことによってクリアされます。NMI ルーチンの最後
で通常の割込みルーチンと同様にクリアしてください。
[bit4 ∼ bit0] LVL4 ∼ LVL0
バスマスタへのホールドリクエスト取下げ要求を発生するための割込みレベルを
設定します。
本レジスタに設定した割込みレベルより強いレベルの割込み要求が発生した場合
は , バスマスタに対してホールドリクエスト取下げ要求を出します。
LVL4 ビットは "1" 固定で , "0" を書き込むことはできません。
222
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6.5
第 6 章 割込みコントローラ
6.5 割込みコントローラの動作説明
割込みコントローラの動作説明
割込みコントローラの動作を説明します。
■ 優先順位判定
割込みコントローラでは , 同時に発生している割込み要因の中で最も優先度の高い要
因を選択し , その要因の割込みレベルと割込み番号を CPU へ出力します。
割込み要因の優先順位判定基準は次のとおりです。
1. NMI
2. 以下の条件を満たす要因
• 割込みレベルの数値が 31 以外 (31 は割込み禁止 )
• 割込みレベルの数値が最も小さい要因
その中で , 最も小さい割込み番号の要因
上記の判定基準により割込み要因が1つも選択されなかった場合は, 割込みレベルとし
て 31("11111B") を出力します。そのときの割込み番号は不定です。
割込み要因と割込み番号 , 割込みレベルの関係は「付録 B 割込みベクタ」を参照して
ください。
■ NMI (Non Maskable Interrupt)
NMI は , 本モジュールが取り扱う割込み要因の中では最も優先順位が高くなっていま
す。
そのため , ほかの割込み要因と同時に発生した場合は常に NMI が選択されます。
● NMI が発生すると , CPU に対して次の情報を伝えます。
割込みレベル ：15 ("01111B")
割込み番号
：15 ("0001111B")
● NMI 検出
NMI の設定および検出は外部割込み /NMI モジュールで行います。本モジュールでは
NMI 要求により , 割込みレベル / 割込み番号 , MHALTI の生成のみを行います。
● NMI による DMA 転送の抑止
NMI 要求が発生すると , HRCL レジスタの MHALTI ビットが "1" になり , DMA 転送が
抑止されます。DMA 転送の抑止を解除したい場合は , NMI ルーチンの最後にて
MHALTI ビットを "0" にクリアしてください。
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223
第 6 章 割込みコントローラ
6.5 割込みコントローラの動作説明
MB91470/480 シリーズ
■ ホールドリクエスト取下げ要求 (Hold Request Cancel Request)
優先度の高い割込み処理を CPU のホールド中 (DMA 転送中 ) に行いたい場合は , ホー
ルドリクエスト発生元においてリクエストを取り下げてもらう必要があります。この
取下げ要求発生の基準となる割込みレベルを HRCL レジスタに設定します。
● 発生基準
HRCL レジスタに設定した割込みレベルより強いレベルの割込み要因が発生した場合
は , DMAC に対してホールドリクエスト取下げ要求を発生します。
HRCL レジスタの割込みレベル＞優先度判定後の割込みレベル→取下げ要求発生
HRCL レジスタの割込みレベル≦優先度判定後の割込みレベル→取下げ要求なし
取下げ要求発生原因となった割込み要因をクリアしない限り , この取下げ要求は有効
であり , 結果的にいつまでも DMA 転送が起こらないことになります。必ず , 対応する
割込み要因をクリアしてください。また , NMI を使用したときは , HRCL レジスタの
MHALTI ビットが "1" となっているため , 取下げ要求が有効になっています。
● 設定可能なレベル
HRCL レジスタに設定可能な値は , ICR と同様に "10000B" から "11111B" までです。
"11111B" に設定した場合はすべての割込みレベルに対して取下げ要求を発生し , また ,
"10000B" に設定した場合は NMI でのみ取下げ要求を発生します。
ホールドリクエスト取下げ要求発生となる割込みレベルの設定を表 6.5-1 に示します。
表 6.5-1 ホールドリクエスト取下げ要求発生となる割込みレベルの設定
HRCL レジスタ
取下げ要求発生となる割込みレベル
17
NMI, 割込みレベル 16
18
NMI, 割込みレベル 16, 17
∼
NMI のみ
∼
16
31
NMI, 割込みレベル 16 ∼ 30 [ 初期値 ]
リセット後は , すべての割込みレベルに対して DMA 転送を抑止します。すなわち , 割
込みが発生していると DMA 転送が行われませんので , HRCL レジスタの値を必要な値
に設定してください。
224
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第 6 章 割込みコントローラ
6.5 割込みコントローラの動作説明
■ スタンバイモード ( ストップ / スリープ ) からの復帰
割込み要求の発生により , ストップモードから復帰する機能を本モジュールで実現し
ます。NMI を含む周辺からの割込み要求 ( 割込みレベルが "11111B" 以外 ) が 1 つでも
発生すると , クロック制御部に対してストップモードからの復帰要求を発生します。
優先度判定部はストップ復帰後 , クロックが供給されてから動作を再開しますので , 優
先度判定部の結果が出るまでの間 , CPU は命令を実行します。
スリープ状態からの復帰においても同様に動作します。また , スリープ中であっても ,
本モジュール内のレジスタはアクセス可能です。
＜注意事項＞
• NMI 要求においてもストップモードからの復帰を行います。ただし , ストップ時に有効
な入力レベルを NMIX 端子に与えるようにしてください。
• ストップおよびスリープからの復帰の要因としたくない割込み要因は , 対応する周辺
の制御レジスタにて割込みレベルを "11111B" にしてください。
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225
第 6 章 割込みコントローラ
6.5 割込みコントローラの動作説明
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■ ホールドリクエスト取下げ要求機能 (HRCR) の使用例
DMA 転送中に CPU が優先度の高い処理を行いたいときは , DMA に対してホールドリ
クエストを取り下げてホールド状態を解除する必要があります。ここでは , 割込みを利
用して DMA に対してホールドリクエストの取下げ , すなわち , CPU の優先動作を実現
します。
● 制御レジスタ
• HRCL ( ホールドリクエストキャンセルレベル設定レジスタ ) ：本モジュール
本レジスタに設定した割込みレベルより強いレベルの割込みが発生した場合に ,
DMA に対してホールドリクエスト取下げ要求を発生します。その基準となるレベ
ルを設定します。
• ICR：本モジュール
使用する割込み要因に対応する ICR に , HRCL レジスタよりも強いレベルを設定し
ます。
● ハードウェア構成
各信号の流れは , 次のようになっています。
図 6.5-1 各信号の流れ
本モジュール
IRQ
バスアクセス要求
MHALTI
DHREQ
I-UNIT
バス
コンバータ
DMAC
CPU
(ICR)
(HRCL)
DHACK
DHREQ
DHACK
IRQ
MHALTI
:D-bus ホールドリクエスト
:D-bus ホールドアクノリッジ
: 割込み要求
: ホールドリクエスト取下げ要求
● シーケンス
図 6.5-2 割込みレベル HRCL < ICR (LEVEL)
RUN
CPU
バスホールド
割込み処理
①
バスホールド (DMA 転送 )
②
バスアクセス要求
割込みルーチンの例
①割込み要因クリア
∼
DHREQ
② RETI
DHACK
IRQ
LEVEL
MHALTI
226
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第 6 章 割込みコントローラ
6.5 割込みコントローラの動作説明
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割込み要求が発生すると割込みレベルが変化して , これが HRCL レジスタに設定した
レベルより強いと DMA に対して MHALTI をアクティブにします。これによって DMA
はアクセス要求を下げ , CPU はホールド状態から復帰して割込み処理を行います。
多重割込みの場合を以下に示します。
図 6.5-3 割込みレベル HRCL < ICR( 割込みⅠ ) < ICR( 割込みⅡ )
RUN
バスホールド
割込み I
割込み処理 II
③
CPU
④
割込み処理 I
①
バスホールド (DMA 転送 )
②
バスアクセス要求
DHREQ
DHACK
IRQ1
IRQ2
LEVEL
MHALTI
割込みルーチンの例
① , ③：割込み要因クリア
∼
② , ④：RETI
上記例では , 割込みルーチン I を実行中に , それよりも優先度の高い割込みが発生した
場合を示しています。
HRCL レジスタに設定した割込みレベルより高い割込みレベルが発生している間は ,
DHREQ はさがっています。
＜注意事項＞
HRCL レジスタと ICR に設定する割込みレベルの関係には十分注意してください。
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227
第 6 章 割込みコントローラ
6.5 割込みコントローラの動作説明
228
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第7章
外部割込み・NMI 制御部
外部割込み /NMI 制御部の概要 , レジスタの構成 /
機能 , および動作について説明します。
7.1 外部割込み /NMI 制御部の概要
7.2 外部割込み /NMI 制御部のレジスタ
7.3 外部割込み /NMI 制御部の動作
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229
第 7 章 外部割込み・NMI 制御部
7.1 外部割込み /NMI 制御部の概要
7.1
MB91470/480 シリーズ
外部割込み /NMI 制御部の概要
外部割込み制御部は , NMIX および INT0 ∼ INT15 に入力される外部割込み要求の制
御を行います。
外部割込み入力は , 検出する要求のレベルとして , "H", "L", " 立上りエッジ ", " 立下
りエッジ " から選択できます。
■ レジスタ一覧
外部割込み /NMI 制御部のレジスタ一覧を示します。
外部割込み要因レジスタ
EIRR0
アドレス
00000040H
bit7
ER7
R/W
bit6
ER6
R/W
bit5
ER5
R/W
bit4
ER4
R/W
bit3
ER3
R/W
bit2
ER2
R/W
bit1
ER1
R/W
bit0
ER0
R/W
初期値
00000000B
bit7
ER15
R/W
bit6
ER14
R/W
bit5
ER13
R/W
bit4
ER12
R/W
bit3
ER11
R/W
bit2
ER10
R/W
bit1
ER9
R/W
bit0
ER8
R/W
初期値
00000000B
bit7
EN7
R/W
bit6
EN6
R/W
bit5
EN5
R/W
bit4
EN4
R/W
bit3
EN3
R/W
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
bit7
EN15
R/W
bit6
EN14
R/W
bit5
EN13
R/W
bit4
EN12
R/W
bit3
EN11
R/W
bit2
EN10
R/W
bit1
EN9
R/W
bit0
EN8
R/W
初期値
00000000B
EIRR1
アドレス
00000154H
割込み許可レジスタ
ENIR0
アドレス
00000041H
ENIR1
アドレス
00000155H
外部割込み要求レベル設定レジスタ
ELVR0
アドレス
00000042H
bit15
LB7
R/W
bit14
LA7
R/W
bit13
LB6
R/W
bit12
LA6
R/W
bit11
LB5
R/W
bit10
LA5
R/W
bit9
LB4
R/W
bit8
LA4
R/W
初期値
00000000B
bit15
LB15
R/W
bit14
LA15
R/W
bit13
LB14
R/W
bit12
LA14
R/W
bit11
LB13
R/W
bit10
LA13
R/W
bit9
LB12
R/W
bit8
LA12
R/W
初期値
00000000B
bit7
LB3
R/W
bit6
LA3
R/W
bit5
LB2
R/W
bit4
LA2
R/W
bit3
LB1
R/W
bit2
LA1
R/W
bit1
LB0
R/W
bit0
LA0
R/W
初期値
00000000B
bit7
LB11
R/W
bit6
LA11
R/W
bit5
LB10
R/W
bit4
LA10
R/W
bit3
LB9
R/W
bit2
LA9
R/W
bit1
LB8
R/W
bit0
LA8
R/W
初期値
00000000B
ELVR1
アドレス
00000156H
ELVR0
アドレス
00000043H
ELVR1
アドレス
00000157H
R/W : リード / ライト可能
230
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第 7 章 外部割込み・NMI 制御部
7.1 外部割込み /NMI 制御部の概要
MB91470/480 シリーズ
■ 外部割込み /NMI 制御部のブロックダイヤグラム
外部割込み /NMI 制御部のブロックダイヤグラムを図 7.1-1 に示します。
図 7.1-1 外部割込み /NMI 制御部のブロックダイヤグラム
16
外部割込み許可レジスタ
割込み要求
17
16
ゲート
要因 F/F
エッジ検出回路
17
INT0～INT15
NMIX
外部割込み要因レジスタ
16
外部割込み要求レベル設定レジスタ
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231
第 7 章 外部割込み・NMI 制御部
7.2 外部割込み /NMI 制御部のレジスタ
7.2
MB91470/480 シリーズ
外部割込み /NMI 制御部のレジスタ
外部割込み /NMI 制御部で使用するレジスタの構成および機能について説明します。
■ 割込み許可レジスタ [ENIR (ENIR0, ENIR1) : ENable Interrupt request Register]
ENIR0
アドレス
00000041H
bit7
EN7
R/W
bit6
EN6
R/W
bit5
EN5
R/W
bit4
EN4
R/W
bit3
EN3
R/W
bit2
EN2
R/W
bit1
EN1
R/W
bit0
EN0
R/W
初期値
00000000B
bit7
EN15
R/W
bit6
EN14
R/W
bit5
EN13
R/W
bit4
EN12
R/W
bit3
EN11
R/W
bit2
EN10
R/W
bit1
EN9
R/W
bit0
EN8
R/W
初期値
00000000B
ENIR1
アドレス
00000155H
R/W : リード / ライト可能
ENIR レジスタは外部割込み要求出力のマスク制御を行います。このレジスタの "1" を
書かれたビットに対応する割込み要求出力は許可され (INT0 の許可を EN0 が制御 ) , 割
込みコントローラに対して要求が出力されます。"0" が書かれたビットに対応する端子
は割込み要因を保持しますが , 割込みコントローラに対しては要求を発生しません。
NMI に対する許可ビットは存在しません。
■ 外部割込み要因レジスタ [EIRR (EIRR0, EIRR1) : External Interrupt Request
Register]
EIRR0
アドレス
00000040H
bit7
ER7
R/W
bit6
ER6
R/W
bit5
ER5
R/W
bit4
ER4
R/W
bit3
ER3
R/W
bit2
ER2
R/W
bit1
ER1
R/W
bit0
ER0
R/W
初期値
00000000B
bit7
ER15
R/W
bit6
ER14
R/W
bit5
ER13
R/W
bit4
ER12
R/W
bit3
ER11
R/W
bit2
ER10
R/W
bit1
ER9
R/W
bit0
ER8
R/W
初期値
00000000B
EIRR1
アドレス
00000154H
R/W : リード / ライト可能
EIRR レジスタは読出し時には対応する外部割込み要求があることを示し , 書込み時に
はこの要求を示すフリップフロップの内容をクリアするレジスタです。
この EIRR レジスタを読み出したときに "1" であった場合 , そのビットに対応する端子
に外部割込み要求があることを示します。また , このレジスタに "0" を書き込むと , 対
応するビットの要求フリップフロップがクリアされます。
"1" の書込みは無効です。
リードモディファイライト (RMW) 系命令の読出し時には "1" が読まれます。
NMI に対するフラグは , ユーザからアクセスできません。
232
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第 7 章 外部割込み・NMI 制御部
7.2 外部割込み /NMI 制御部のレジスタ
MB91470/480 シリーズ
■ 外部割込み要求レベル設定レジスタ [ELVR (ELVR0, ELVR1) :
External LeVel Register]
ELVR0
アドレス
00000042H
bit15
LB7
R/W
bit14
LA7
R/W
bit13
LB6
R/W
bit12
LA6
R/W
bit11
LB5
R/W
bit10
LA5
R/W
bit9
LB4
R/W
bit8
LA4
R/W
初期値
00000000B
bit15
LB15
R/W
bit14
LA15
R/W
bit13
LB14
R/W
bit12
LA14
R/W
bit11
LB13
R/W
bit10
LA13
R/W
bit9
LB12
R/W
bit8
LA12
R/W
初期値
00000000B
bit7
LB3
R/W
bit6
LA3
R/W
bit5
LB2
R/W
bit4
LA2
R/W
bit3
LB1
R/W
bit2
LA1
R/W
bit1
LB0
R/W
bit0
LA0
R/W
初期値
00000000B
bit7
LB11
R/W
bit6
LA11
R/W
bit5
LB10
R/W
bit4
LA10
R/W
bit3
LB9
R/W
bit2
LA9
R/W
bit1
LB8
R/W
bit0
LA8
R/W
初期値
00000000B
ELVR1
アドレス
00000156H
ELVR0
アドレス
00000043H
ELVR1
アドレス
00000157H
R/W : リード / ライト可能
ELVR は要求検出の選択を行うレジスタです。INT0 ∼ INT15 に 2 ビットずつが割り当
てられていて , 以下のような設定になります。要求入力がレベルの場合 , EIRR の各ビッ
トをクリアしても入力がアクティブレベルならば該当するビットは再びセットされま
す。
表 7.2-1 ELVR 割当て表
LBx
LAx
動作
0
0
"L" レベルで要求あり
0
1
"H" レベルで要求あり
1
0
立上りエッジで要求あり
1
1
立下りエッジで要求あり
NMI の検出レベルは , 常に立下りエッジです。また , ストップ状態からの復帰に NMI
を使用する場合は , "L" レベル検出となります。
＜注意事項＞
外部割込み要求レベルを変更すると , 内部で割込み要因が発生する場合がありますので ,
外部割込み要求レベル変更後に外部割込み要因レジスタ (EIRR) をクリアしてください。
外部割込み要因レジスタをクリアする際は , いったん外部割込み要求レベルレジスタを読
み出してからクリアの書込みを行ってください。
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233
第 7 章 外部割込み・NMI 制御部
7.3 外部割込み /NMI 制御部の動作
7.3
MB91470/480 シリーズ
外部割込み /NMI 制御部の動作
要求レベル , 許可レジスタの設定後 , 対応する端子に ELVR レジスタで設定された要
求が入力されると , 本モジュールは割込みコントローラに対して割込み要求信号を発
生します。割込みコントローラ内で同時に発生した割込みの優先順位を識別した結
果 , 本リソースからの割込みが最も優先順位が高かったときに該当する割込みが発
生します。
■ 外部割込みの動作について
外部割込みの動作を図 7.3-1 に示します。
図 7.3-1 外部割込みの動作
外部割込み
割込み
割込みコントローラ
CPU
リソース 要求
ELVR
EIRR
ENIR
ICR yy
IL
CMP
ICR xx
CMP
ILM
要因
■ スタンバイからの復帰について
使用しないチャネルは , スタンバイに入る前に , 必ず禁止状態にしてください。
■ 外部割込みの動作手順について
外部割込み部内に存在するレジスタの設定を行う際 , 次の手順で設定してください。
1. 外部割込み入力として使用する端子と兼用する汎用入出力ポートを入力ポートに
設定する。
2. 割込み許可レジスタ (ENIR) の対象となるビットを禁止状態にする。
3. 外部割込み要求レベル設定レジスタ (ELVR) の対象となるビットを設定する。
4. 外部割込み要求レベル設定レジスタ (ELVR) を読み出す。
5. 外部割込み要因レジスタ (EIRR) の対象となるビットをクリアする。
6. 割込み許可レジスタ (ENIR) の対象となるビットを許可状態にする
( ただし , 5. と 6. は 16 ビットデータによる同時書込み可能 ) 。
本モジュール内のレジスタを設定するときには必ず許可レジスタを禁止状態に設定し
ておかなくてはなりません。また , 許可レジスタを許可状態にする前に必ず要因レジス
タをクリアしておく必要があります。これは , レジスタ設定時や割込み許可状態時に
誤って割込み要因が起こってしまうことを避けるためです。
234
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第 7 章 外部割込み・NMI 制御部
7.3 外部割込み /NMI 制御部の動作
■ 外部割込み要求レベルについて
• 要求レベルがエッジ要求時にエッジがあったことを検出するには , パルス幅は最小
4 周辺クロック (CLKP) サイクルを必要とします。
• 要求入力レベルがレベル設定時に外部から要求入力が入ってその後 , 取り下げられ
ても内部に要因保持回路が存在するため , 割込みコントローラへの要求はアクティ
ブのままです。要求入力レベルがレベル設定の場合 , パルス幅は最小 3 マシンサイ
クル必要とします。また割込み入力端子がアクティブレベルを保持し続けている限
りは , 要因レジスタをクリアしても , 割込みコントローラへの割込み要求は発生し
続けます。
割込みコントローラへの要求を取り下げるには外部割込み要因レジスタをクリアする
必要があります。
図 7.3-2 レベル設定時の外部割込み要因レジスタのクリア
割込み入力
レベル検出
外部割込み要因レジスタ
（要因保持回路）
許可ゲート
割込み
コントローラ
クリアしない限り要因を保持し続ける
図 7.3-3 割込み許可時の割込み要因と割込みコントローラへの割込み要求
"Ｈ"レベル
割込み入力
割込みコントローラ
への割込み要求
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外部割込み要因レジスタのクリアによってインアクティブとなる
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235
第 7 章 外部割込み・NMI 制御部
7.3 外部割込み /NMI 制御部の動作
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■ NMI
• NMI は , ユーザ割込みの中で最強の割込みで , マスクすることはできません。
例外として , NMI の使用前に ILM を設定しないで NMI を起動すると , NMI 要因は
検出されますが , CPU は NMI 要求を受け付けません。このとき , ILM を NMI が受
け付けられるレベルに設定されるまで NMI 要因は保持され続けます。このため , リ
セット後 , ILM を 16 以上の値に設定した後 , NMI を使用してください。また , NMI
の内部要因フラグは , CPU からアクセスできませんので , リセット後の NMIX 端子
は "H" レベルを保持してください。
• NMI の受付けは下記のとおりです。
通常時
：立下りエッジ
ストップ時 ："L" レベル
• NMI によってストップモードの解除が可能です。ストップ状態で "L" レベルが入力
されるとストップ状態が解除されて発振安定待ち時間を確保します。
NMI 要求検出部には NMI フラグがあり , NMI 要求によりセットされ , NMI 自身の
割込みの受付け , もしくは , リセットでのみクリアされます。
なお , このビットは読出し / 書込みできません。
図 7.3-4 NMI 要求検出
(NMIフラグ)
0
NMI要求
(ストップ解除)
立下り
エッジ検出
Q SX
NMIX
R
1
周辺クロック(CLKP)
STOP
クリア (RST,割込み アクノリッジ)
236
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第 7 章 外部割込み・NMI 制御部
7.3 外部割込み /NMI 制御部の動作
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■ 外部割込みを使用した STOP 状態からの復帰時における注意事項
STOP 状態時に , INT 端子への最初に入力された外部割込み信号は非同期で入力され ,
STOP 状態から復帰することが可能です。ただし , その STOP 解除から , 発振安定待ち
時間経過するまでの期間においては , ほかの外部割込み信号の入力を認識できない期
間が存在します ( 図 7.3-5 の b+c+d 期間 )。STOP 解除後の外部割込み信号を内部クロッ
クに同期させるため , クロックが安定していない期間内は , その割込み要因を保持でき
ないためです。
そのため , STOP 解除後の外部割込み入力を行う場合には , 発振安定待ち時間経過後に
外部割込み信号を入力してください。
図 7.3-5 STOP 状態からの外部割込みによる復帰動作のシーケンス
INT1
INT0
内部STOP
"H"
"L"
Regulator
内部動作(RUN)
命令実行(run)
X0
内部Clock
割込みフラグクリア
INTR0
INTE0
"1"(STOPモードに遷移前にイネーブルへ設定)
INTR1
INTE1
“1”(STOPモードに遷移前にイネーブルへ設定)
(a)STOP
(b) レギュレータ安定待ち時間
(d) 発振安定待ち時間
(e)RUN
(c)振動子の発振時間
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237
第 7 章 外部割込み・NMI 制御部
7.3 外部割込み /NMI 制御部の動作
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■ STOP 状態からの復帰動作について
現行回路の外部割込みによる STOP 復帰動作は , 以下の動作によって行われます。
● STOP 遷移前の処理
• 外部割込み経路の設定
デバイスが STOP 状態に遷移する前に STOP 状態を解除するための外部割込み入力
経路を設定しておく必要があります。これは PFR レジスタ (Port Function Register)
と ENIR レジスタ (ENable Interrupt Register) で設定を行います。通常状態 (STOP 以
外の状態 ) では割込みの入力経路は確保されていますので意識する必要はありませ
ん。しかし STOP 状態では PFR レジスタ値により入力パスが制御されております。
STOP 解除に使用する端子名
設定するレジスタと bit
P97/INT15/PPG15
PFR9 の bit7 を "0" としてください。
P96/INT14/PPG14
PFR9 の bit6 を "0" としてください。
P95/INT13/PPG13
PFR9 の bit5 を "0" としてください。
P94/INT12/PPG12
PFR9 の bit4 を "0" としてください。
P93/INT11/PPG11
PFR9 の bit3 を "0" としてください。
P92/INT10/PPG10
PFR9 の bit2 を "0" としてください。
P91/INT9/PPG9
PFR9 の bit1 を "0" としてください。
P90/INT8/PPG8
PFR9 の bit0 を "0" としてください。
P87/INT7/PPG7
PFR8 の bit7 を "0" としてください。
P86/INT6/PPG6
PFR8 の bit6 を "0" としてください。
P85/INT5/PPG5
PFR8 の bit5 を "0" としてください。
P84/INT4/PPG4
PFR8 の bit4 を "0" としてください。
• 外部割込みの入力
STOP 状態から復帰させたいとき , 外部割込み信号は非同期で入力信号を伝える状
態となっています。この割込み信号が有効になると直ちに内部 STOP 信号を立ち下
げる動作が行われます。同時に外部割込み回路ではほかのレベル割込み入力の同期
化を行うように切り換わります。
● 振動子の発振時間
レギュレータ安定待ち時間が終了後 , クロックの発振が開始されます。振動子の発振時
間は使用される振動子により異なります。
● 発振安定待ち時間
振動子の発振時間後にデバイス内部で発振安定待ち時間がとられます。発振安定待ち
時間はスタンバイ制御レジスタの OS1, OS0 ビットにより指定します。発振安定待ち時
間終了後 , 内部クロックが供給され , 外部割込みによる割込み命令動作が開始されると
共に , STOP からの復帰要因以外の外部割込み要因が受付け可能になります。
238
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第8章
REALOS 関連ハード
REALOS 関連ハードは , リアルタイム OS により
使用されます。したがって , REALOS を使用する
場合にはユーザプログラムで使用することはでき
ません。
遅延割込みモジュールおよびビットサーチモ
ジュールの概要 , レジスタ構成 / 機能 , および動作
について説明します。
8.1 遅延割込みモジュール
8.2 ビットサーチモジュール
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239
第 8 章 REALOS 関連ハード
8.1 遅延割込みモジュール
8.1
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遅延割込みモジュール
遅延割込みモジュールは , タスク切換え用の割込みを発生するためのモジュールです。
本モジュールを使用することで , ソフトウェアで CPU に対して割込み要求の発生 /
取消しを行うことができます。
■ レジスタ一覧
DICR
アドレス
000044H
bit7
−
bit6
−
bit5
−
bit4
−
bit3
−
bit2
−
bit1
−
bit0
DLYI
R/W
初期値
bit1
−
bit0
DLYI
R/W
初期値
-------0B
-------0B
R/W : リード / ライト可能
■ ブロックダイヤグラム
R-bus
DLYI
割込み要求
■ レジスタ詳細説明
● DICR (Delayed Interrupt Control Register)
アドレス
000044H
bit7
−
bit6
−
bit5
−
bit4
−
bit3
−
bit2
−
R/W : リード / ライト可能
遅延割込みを制御するレジスタです。
[bit0] DLYI
DLYI
説明
0
遅延割込み要因の解除・要求なし [ 初期値 ]
1
遅延割込み要因の発生
本ビットにより , 該当する割込み要因の発生・解除を制御します。
240
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第 8 章 REALOS 関連ハード
8.1 遅延割込みモジュール
■ 動作説明
遅延割込みは , タスク切換え用の割込みを発生します。本機能を使用することにより ,
ソフトウェアで CPU に対して割込み要求の発生 , 取消しを行うことができます。
● 割込み番号
遅延割込みは , 最も大きな割込み番号に対応した割込み要因に割り当てられています。
MB91470/480 シリーズでは , 遅延割込みを割込み番号 63 (3FH) に割り当てています。
● DICR の DLYI ビット
このビットに "1" を書き込むことで遅延割込み要因が発生します。また , "0" を書き込
むことで遅延割込み要因を解除します。
本ビットは , 一般の割込みにおける割込み要因フラグと同じものであり , 割込みルーチ
ンの中で本ビットをクリアし , 合わせてタスクの切換えを行うようにしてください。
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241
第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
8.2
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ビットサーチモジュール
入力レジスタに書き込まれたデータに対して , "0", "1" または変化点を検索して検出
したビット位置を返します。
■ レジスタ一覧
bit 31
bit0
アドレス：0003F0H
BSD0
0 検出用データレジスタ
アドレス：0003F4H
BSD1
1 検出用データレジスタ
アドレス：0003F8H
BSDC
変化点検出用データレジスタ
アドレス：0003FCH
BSRR
検出結果レジスタ
■ ビットサーチモジュールのブロックダイヤグラム
図 8.2-1 ビットサーチモジュールのブロックダイヤグラム
D-bus
入力ラッチ
アドレスデコーダ
検出モード
1 検出データ化
ビットサーチ回路
検索結果
242
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第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
■ レジスタ詳細説明
● 0 検出用データレジスタ (BSD0)
アドレス
bit31
bit0
0003F0H
属性→ ライトオンリ
初期値→ XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB
書き込んだ値に対して 0 検出を行います。
リセットによる初期値は不定です。読出し値は不定です。
データ転送には , 32 ビット長のデータ転送命令を使用してください
(8 ビット , 16 ビット長のデータ転送命令は使わないでください ) 。
● 1 検出用データレジスタ (BSD1)
アドレス
bit31
bit0
0003F4H
属性→ リード / ライト可能
初期値→ XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB
データ転送には , 32 ビット長のデータ転送命令を使用してください
(8 ビット , 16 ビット長のデータ転送命令は使わないでください ) 。
書込み時
書き込んだ値に対して "1" を検出します。
読出し時
ビットサーチモジュールの内部状態の退避用データが読み出されます。割込みハン
ドラなどがビットサーチモジュールを使用する場合に , 元の状態を退避・復帰する
ときに使用します。
0 検出 , 変化点検出 , データレジスタにデータを書き込んだ場合でも , 1 検出用デー
タレジスタのみ操作することで退避・復帰できます。
リセットによる初期値は不定です。
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243
第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
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● 変化点検出用データレジスタ (BSDC)
アドレス
bit31
bit0
0003F8H
属性→ ライトオンリ
初期値→ XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB
書き込んだ値に対して変化点の検出を行います。
リセットによる初期値は不定です。
読出し値は不定です。
データ転送には , 32 ビット長のデータ転送命令を使用してください
(8 ビット , 16 ビット長のデータ転送命令は使わないでください ) 。
● 検出結果レジスタ (BSRR)
0 検出 , 1 検出 , または変化点検出の結果が読み出されます。
どの検出結果が読み出されるかは , 最後に書き込んだデータレジスタによって決定さ
れます。
アドレス
bit31
bit0
0003FCH
属性→ リードオンリ
初期値→ XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB
244
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第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
■ 動作説明
● 0 検出
0 検出用データレジスタに書き込まれたデータを MSB から LSB へスキャンし , 最初の
"0" を検出した位置を返します。
検出結果は , 検出結果レジスタを読み出すことで得られます。
検出した位置と返す数値の関係は , 表 8.2-1 のとおりです。
"0" が存在しないとき ( すなわち "FFFFFFFFH " という数値のとき ), "32" という値をサー
チ結果として返します。
[ 実行例 ]
書込みデータ
読出し値 (10 進 )
11111111111111111111000000000000B (FFFFF000H)
→
20
11111000010010011110000010101010B (F849E0AAH)
→
5
10000000000000101010101010101010B (8002AAAAH)
→
1
11111111111111111111111111111111B (FFFFFFFFH)
→
32
● 1 検出
1 検出用データレジスタに書き込まれたデータを MSB から LSB へスキャンし , 最初の
"1" を検出した位置を返します。
検出結果は , 検出結果レジスタを読み出すことで得られます。
検出した位置と返す値との関係は , 表 8.2-1 のとおりです。
"1" が存在しないとき ( すなわち "00000000H " という数値のとき ), "32" という値をサー
チ結果として返します。
[ 実行例 ]
書込みデータ
読出し値 (10 進 )
00100000000000000000000000000000B (20000000H)
→
2
00000001001000110100010101100111B (01234567H)
→
7
00000000000000111111111111111111B (0003FFFFH)
→
14
00000000000000000000000000000001B (00000001H)
→
31
00000000000000000000000000000000B (00000000H)
→
32
● 変化点検出
変化点検出用データレジスタに書き込まれたデータを bit30 から LSB へスキャンし ,
MSB の値と比較します。最初に MSB と異なる値を検出した位置を返します。
検出結果は , 検出結果レジスタを読み出すことで得られます。
検出した位置と返す値は , 表 8.2-1 の示すとおりです。
変化点が存在しないときは , "32" を返します。
変化点検出では , 結果として "0" を返すことはありません。
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第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
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[ 実行例 ]
書込みデータ
読出し値 (10 進 )
00100000000000000000000000000000B (20000000H)
→
2
00000001001000110100010101100111B (01234567H)
→
7
00000000000000111111111111111111B (0003FFFFH)
→
14
00000000000000000000000000000001B (00000001H)
→
31
00000000000000000000000000000000B (00000000H)
→
32
11111111111111111111000000000000B (FFFFF000H)
→
20
11111000010010011110000010101010B (F849E0AAH)
→
5
10000000000000101010101010101010B (8002AAAAH)
→
1
11111111111111111111111111111111B (FFFFFFFFH)
→
32
表 8.2-1 ビット位置と返す値 (10 進 )
検出した
ビット位置
返す値
検出した
ビット位置
返す値
検出した
ビット位置
返す値
検出した
ビット位置
返す値
31
0
23
8
15
16
7
24
30
1
22
9
14
17
6
25
29
2
21
10
13
18
5
26
28
3
20
11
12
19
4
27
27
4
19
12
11
20
3
28
26
5
18
13
10
21
2
29
25
6
17
14
9
22
1
30
24
7
16
15
8
23
0
31
存在しない
32
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第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
■ 退避・復帰の処理
割込みハンドラ中でビットサーチモジュールを使う場合のように , ビットサーチモ
ジュールの内部状態を退避・復帰させる必要がある場合は , 以下の手順に従ってくださ
い。
1. 1 検出用データレジスタを読み出し , この内容を保存する ( 退避 )
2. ビットサーチモジュールを使用
3. 1. で退避したデータを 1 検出用データレジスタに書き込む ( 復帰 )
以上の操作により , 次に検出結果レジスタを読み出したときに得られる値は , 1. 以前に
ビットサーチモジュールに書き込まれた内容に応じたものとなります。最後に書き込
まれたデータレジスタが0検出用または変化点検出用であっても, 上記手順で正しく元
に戻ります。
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第 8 章 REALOS 関連ハード
8.2 ビットサーチモジュール
248
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第9章
16 ビットリロードタイマ
16 ビットリロードタイマのレジスタの構成と機能
およびタイマの動作について説明します。
9.1 16 ビットリロードタイマの概要
9.2 16 ビットリロードタイマのレジスタ
9.3 16 ビットリロードタイマの動作
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249
第 9 章 16 ビットリロードタイマ
9.1 16 ビットリロードタイマの概要
MB91470/480 シリーズ
16 ビットリロードタイマの概要
9.1
16 ビットリロードタイマは , 16 ビットのダウンカウンタ , 16 ビットのリロードレジ
スタ , 内部カウント , クロック生成用プリスケーラ , コントロールレジスタで構成され
ています。
■ 16 ビットリロードタイマの概要
16 ビットリロードタイマは , 16 ビットのダウンカウンタ , 16 ビットのリロードレジス
タ , 内部カウント , クロック作成用プリスケーラ , コントロールレジスタで構成されて
います。
クロックソースとして内部クロック 3 種類 ( 周辺クロック (CLKP) の 2/8/32 分周 ) から
選択できます。
■ 16 ビットリロードタイマのブロックダイヤグラム
図 9.1-1 に 16 ビットリロードタイマのブロックダイヤグラムを示します。
図 9.1-1 16 ビットリロードタイマのブロックダイヤグラム
16ビットリロードレジスタ
(TMRLR0, TMRLR1)
リロード
R-bus
16ビットダウンカウンタ
(TMR0, TMR1)
UF
OUT
CTL
カウント
イネーブル
AND
クロック
セレクタ
RELD
INTE
UF
CNTE
TRG
IRQ
CSL1
CSL0
A/D起動コンペア0へ
プリスケーラ
プリスケーラ
クリア
16ビットリロードタイマ1
タイマ出力
周辺クロック(CLKP)
16 ビットリロードタイマ 1 のタイマ出力のみ，A/D コンバータの起動要因として使用
することができます。起動対象となる A/D コンバータは以下の通りです。
MB91470 シリーズ：12 ビット A/D コンバータ 4
MB91480 シリーズ：10 ビット A/D コンバータ 1
250
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第 9 章 16 ビットリロードタイマ
9.2 16 ビットリロードタイマのレジスタ
MB91470/480 シリーズ
9.2
16 ビットリロードタイマのレジスタ
16 ビットリロードタイマで使用されるレジスタの構成と機能について説明します。
■ 16 ビットリロードタイマのレジスタ一覧
TMCSR0, TMCSR1( 上位 )
アドレス
0000 004EH
0000 0056H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
−
−
CSL1
CSL0
−
−
−
−
−
−
R/W
R/W
−
−
初期値
- - - - 00- - B
TMCSR0, TMCSR1( 下位 )
アドレス
0000 004FH
0000 0057H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
RELD
INTE
UF
CNTE
TRG
−
−
−
R/W
R/W
R/W
R/W
R/W
初期値
- - - 00000B
TMR0, TMR1
アドレス
0000 004AH
0000 0052H
bit15
bit0
初期値
XXXXH
R
TMRLR0, TMRLR1
アドレス
0000 0048H
0000 0050H
bit15
bit0
初期値
XXXXH
W
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
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第 9 章 16 ビットリロードタイマ
9.2 16 ビットリロードタイマのレジスタ
9.2.1
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コントロールステータスレジスタ (TMCSR)
コントロールステータスレジスタ (TMCSR) は 16 ビットリロードタイマの動作モー
ドと割込みを制御します。
■ コントロールステータスレジスタ (TMCSR) のビット構成
TMCSR0, TMCSR1( 上位 )
アドレス
0000 004EH
0000 0056H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
−
−
CSL1
CSL0
−
−
−
−
−
−
R/W
R/W
−
−
初期値
- - - - 00- - B
TMCSR0, TMCSR1( 下位 )
アドレス
0000 004FH
0000 0057H
初期値
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
RELD
INTE
UF
CNTE
TRG
−
−
−
R/W
R/W
R/W
R/W
R/W
- - - 00000B
R/W : リード / ライト可能
[bit15 ∼ bit12] Reserved：予約ビット
予約ビットです。
読出し値は常に "0000B" となります。
[bit11, bit10] CSL1, CSL0：カウントソース選択ビット
カウントソースセレクトビットです。カウントソースは内部クロックを選択できま
す。選択可能なカウントソースは以下のとおりです。
カウントソース
(φ: 周辺クロック )
φ=40MHz
φ=20MHz
φ/21 [ 初期値 ]
50ns
100ns
内部クロック
φ/23
200ns
400ns
内部クロック
φ/25
800ns
1.6μs
−
−
CSL1
CSL0
0
0
内部クロック
0
1
1
0
1
1
設定禁止
[bit9 ∼ bit7] Reserved：予約ビット
必ず "000B" を設定してください。
252
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第 9 章 16 ビットリロードタイマ
9.2 16 ビットリロードタイマのレジスタ
[bit6, bit5] Reserved：予約ビット
予約ビットです。
読出し値は常に "0" になります。
[bit4] RELD：リロード許可ビット
リロード許可ビットです。
"1" のときリロードモードになり , カウンタの値が "0000H" →
"FFFFH" へのアンダフローと同時にリロードレジスタの内容をカウンタへロードし
てカウント動作を続けます。
"0" のときワンショットモードになり , カウンタの値が "0000H" → "FFFFH" へのアン
ダフローによりカウント動作を停止します。
[bit3] INTE：割込み許可ビット
割込み要求許可ビットです。"1" のとき UF ビットが "1" になると割込み要求を発生
します。"0" のときは割込み要求を発生しません。
[bit2] UF：アンダフロー割込みフラグ
タイマ割込み要求フラグです。カウンタの値が "0000H" → "FFFFH" へのアンダフ
ローにより "1" にセットされます。"0" の書込みによってクリアされます。
このビットへの "1" 書込みは意味がありません。
リードモディファイライト (RMW) 系命令における読出しでは , "1" が読み出されま
す。
[bit1] CNTE：カウント許可ビット
タイマのカウントイネーブルビットです。このビットに "1" を書き込むと , 起動ト
リガ待ち状態になります。"0" 書込みによりカウント動作は停止します。
[bit0] TRG：トリガビット
ソフトウェアトリガビットです。"1" 書込みによりソフトウェアトリガがかかり , リ
ロードレジスタの内容をカウンタへロードしてカウント動作を開始します。
"0" 書込みは意味がありません。読出し値は常に "0" です。
本レジスタによるトリガ入力は , CNTE=1 のときのみ有効となります。CNTE=0 の
ときには何も起こりません。
＜注意事項＞
UF, CNTE, TRG ビット以外の書換えは , CNTE=0 のときに行うようにしてください。
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253
第 9 章 16 ビットリロードタイマ
9.2 16 ビットリロードタイマのレジスタ
MB91470/480 シリーズ
16 ビットタイマレジスタ (TMR)
9.2.2
16 ビットタイマレジスタ (TMR) は 16 ビットタイマのカウント値を読み出すために
使用されます。
■ 16 ビットタイマレジスタ (TMR) のビット構成
TMR0, TMR1
アドレス
0000 004AH
0000 0052H
bit15
bit0
初期値
XXXXH
R
R
: リードオンリ
16 ビットタイマのカウント値を読み出すことができるレジスタです。初期値は不定で
す。本レジスタの読出しは必ず 16 ビットデータ転送命令で行ってください。
254
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第 9 章 16 ビットリロードタイマ
9.2 16 ビットリロードタイマのレジスタ
MB91470/480 シリーズ
16 ビットリロードレジスタ (TMRLR)
9.2.3
16 ビットリロードレジスタ (TMRLR) はカウンタの初期値を保持するためのレジス
タです。
■ 16 ビットリロードレジスタ (TMRLR) のビット構成
TMRLR0,TMRLR1
アドレス
0000 0048H
0000 0050H
bit15
bit0
初期値
XXXXH
W
W
: ライトオンリ
本レジスタは , カウントの初期値を保持しておくためのレジスタです。初期値は不定で
す。本レジスタの書込みは必ず 16 ビットデータ転送命令で行ってください。
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255
第 9 章 16 ビットリロードタイマ
9.3 16 ビットリロードタイマの動作
9.3
MB91470/480 シリーズ
16 ビットリロードタイマの動作
16 ビットリロードタイマの下記の動作について説明します。
• 内部クロック動作
• アンダフロー動作
■ 内部クロック動作
内部クロックの分周クロックでタイマを動作させる場合 , カウントソースとして周辺
クロックの 2・8・32 分周のクロックから選択することができます。
カウント許可と同時にカウント動作を開始したい場合は , コントロールステータスレ
ジスタの CNTE ビットと TRG ビットの両方に "1" を書き込んでください。
TRG ビットによるトリガ入力は , タイマが起動状態 (CNTE=1) のとき動作モードにか
かわらず常に有効です。
カウンタスタートのトリガが入力されてからリロードレジスタのデータがカウンタへ
ロードされるまでに T ( 周辺クロックサイクル ) の時間がかかります。
図 9.3-1 カウンタの起動および動作
カウントクロック
カウンタ
リロードデータ
-1
-1
-1
データロード
CNTE(レジスタ)
TRG(レジスタ)
T
256
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第 9 章 16 ビットリロードタイマ
9.3 16 ビットリロードタイマの動作
MB91470/480 シリーズ
■ アンダフロー動作
カウンタの値が "0000H" から "FFFFH" になるときをアンダフローとしています。した
がって , 〔リロードレジスタの設定値＋ 1〕カウントでアンダフローが発生します。
アンダフロー発生時にコントロールステータスレジスタの RELD ビットが "1" のとき ,
リロードレジスタの内容をカウンタへロードしてカウント動作を継続します。RELD
ビットが "0" のとき , カウンタは "FFFFH" で停止します。
図 9.3-2 アンダフロー動作
[RELD=1]
カウントクロック
カウンタ
0000H
リロードデータ
-1
-1
-1
データロード
アンダフローセット
[RELD=0]
カウントクロック
カウンタ
0000H
FFFFH
アンダフローセット
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257
第 9 章 16 ビットリロードタイマ
9.3 16 ビットリロードタイマの動作
MB91470/480 シリーズ
■ カウンタの動作状態
カウンタの状態は, コントロールステータスレジスタのCNTEビットと内部信号のWAIT
信号によって決まります。設定可能な状態として CNTE=0, WAIT=1 の停止状態 (STOP 状
態 ) , CNTE=1, WAIT=1 の起動トリガ待ち状態 (WAIT 状態 ) , CNTE=1, WAIT=0 の動作状
態 (RUN 状態 ) があります。
図 9.3-3 カウンタ状態遷移
ハードウェアによる状態遷移
リセット
レジスタアクセスによる状態遷移
STOP CNTE=0,WAIT=1
カウンタ: 停止時の値を保
持,リセット直
後は不定
CNTE=1
TRG=0
CNTE=1
TRG=1
WAIT CNTE=1,WAIT=1
カウンタ: 停止時の値を保持,
リセット直後ロー
ドするまでは不定
TRG=1
RUN CNTE=1,WAIT=0
カウンタ:動作
LDX･UFX
TRG=1
LOAD CNTE=1,WAIT=0
リロードレジスタの内
容をカウンタへロード
RELD･UF
ロード終了
■ 注意事項
• 内部プリスケーラは , コントロールステータスレジスタの bit1 ( タイマ許可 : CNTE)
が "1" に設定されている状態でトリガ ( ソフトウェアトリガ , あるいは外部トリガ )
されることにより動作可能になります。
• 割込み要求フラグセットタイミングとクリアタイミングが重複した場合にはフラ
グセットが優先し , クリア動作は無効になります。
• 16 ビットタイマリロードレジスタへの書込みと , リロードのタイミングが重なった
場合には , 旧データがカウンタにロードされ , 新データがカウンタにロードされる
のは次のリロードのタイミングとなります。
• 16 ビットタイマレジスタはロードとカウントのタイミングが重複した場合には ,
ロード ( リロード ) 動作が優先されます。
258
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第 10 章
タイミングジェネレータ
タイミングジェネレータの概要 , レジスタの構成 /
機能 , および動作について説明します。
10.1 タイミングジェネレータの概要
10.2 タイミングジェネレータのブロックダイヤグラム
10.3 タイミングジェネレータのレジスタ
10.4 タイミングジェネレータの動作
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259
第 10 章 タイミングジェネレータ
10.1 タイミングジェネレータの概要
10.1
MB91470/480 シリーズ
タイミングジェネレータの概要
タイミングジェネレータは , 複数の PPG タイマをタイマ間で同期し遅延起動を行わ
せるための機能です。
MB91470 シリーズには 1 個のタイミングジェネレータが搭載されています。
MB91480 シリーズには 2 個のタイミングジェネレータが搭載されています。
■ タイミングジェネレータの構成
• 8 ビットカウンタ , 制御レジスタ , コンペアレジスタ , コンペア回路 , プリスケーラ
から構成されています。
• 4 チャネル分の PPG を同期させ遅延起動させることが可能です。
• 4 種類のカウンタ動作クロック ( 周辺クロック (CLKP)/2, 周辺クロック (CLKP)/8, 周
辺クロック (CLKP)/32, 周辺クロック (CLKP)/64) を選択することができます。
• 各 PPG チャネルに対応した 4 つのコンペアレジスタに設定することで遅延量を設定
することができます。
■ タイミングジェネレータ 0 と 1 との相違点
● タイミングジェネレータ 0
• コンペアレジスタ
：COMP0/COMP2/COMP4/COMP6
• 対象 PPG チャネル
：ch.0/ch.2/ch.4/ch.6
● タイミングジェネレータ 1
260
• コンペアレジスタ
：COMP1/COMP3/COMP5/COMP7
• 対象 PPG チャネル
：ch.8/ch.10/ch.12/ch.14
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10.2
第 10 章 タイミングジェネレータ
10.2 タイミングジェネレータのブロックダイヤグラム
タイミングジェネレータのブロックダイヤグラム
タイミングジェネレータのブロックダイヤグラムを示します。
図 10.2-1 ブロックダイヤグラム ( タイミングジェネレータ 0)
プリスケーラ
周辺クロック
(CLKP)
CS1/CS0
1/2
1/8
1/32
1/64
STR
MONI
8ビットカウンタ
カウンタ値
COMP0
比較回路
Set
Clr
PPG0TG
Set
Clr
PPG2TG
Set
Clr
PPG4TG
Set
Clr
PPG6TG
COMP2
比較回路
COMP4
比較回路
COMP6
比較回路
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261
第 10 章 タイミングジェネレータ
10.2 タイミングジェネレータのブロックダイヤグラム
MB91470/480 シリーズ
図 10.2-2 ブロックダイヤグラム ( タイミングジェネレータ 1)
プリスケーラ
周辺クロック
(CLKP)
CS1/CS0
1/2
1/8
1/32
1/64
STR
MONI
8ビットカウンタ
カウンタ値
COMP1
比較回路
Set
Clr
PPG8TG
Set
Clr
PPG10TG
Set
Clr
PPG12TG
Set
Clr
PPG14TG
COMP3
比較回路
COMP5
比較回路
COMP7
比較回路
262
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第 10 章 タイミングジェネレータ
10.3 タイミングジェネレータのレジスタ
MB91470/480 シリーズ
10.3
タイミングジェネレータのレジスタ
タイミングジェネレータのレジスタについて説明します。
■ タイミングジェネレータ 0 のレジスタ
コントロールレジスタ 0: TTCR0
アドレス
0000 0144H
bit31
bit30
bit29
bit28
W
W
bit26
CS0
R/W
bit25
MONI
R
bit24
STR
W
初期値
11110000B
W
W
bit27
CS1
R/W
bit29
D5
R/W
bit28
D4
R/W
bit27
D3
R/W
bit26
D2
R/W
bit25
D1
R/W
bit24
D0
R/W
初期値
00000000B
bit21
D5
R/W
bit20
D4
R/W
bit19
D3
R/W
bit18
D2
R/W
bit17
D1
R/W
bit16
D0
R/W
初期値
00000000B
bit13
D5
R/W
bit12
D4
R/W
bit11
D3
R/W
bit10
D2
R/W
bit9
D1
R/W
bit8
D0
R/W
初期値
00000000B
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
TRG6O TRG4O TRG2O TRG0O
コンペアレジスタ 0: COMP0
アドレス
0000 0148H
bit31
D7
R/W
bit30
D6
R/W
コンペアレジスタ 2: COMP2
アドレス
0000 0149H
bit23
D7
R/W
bit22
D6
R/W
コンペアレジスタ 4: COMP4
アドレス
0000 014AH
bit15
D7
R/W
bit14
D6
R/W
コンペアレジスタ 6: COMP6
アドレス
0000 014BH
bit7
D7
R/W
bit6
D6
R/W
R/W : リード / ライト可能
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263
第 10 章 タイミングジェネレータ
10.3 タイミングジェネレータのレジスタ
MB91470/480 シリーズ
■ タイミングジェネレータ 1 のレジスタ
コントロールレジスタ 1: TTCR1
bit31
bit30
bit29
bit28
アドレス
0000 014CH TRG7O TRG5O TRG3O TRG1O
W
W
W
W
bit27
CS1
R/W
bit26
CS0
R/W
bit25
MONI
R
bit24
STR
W
初期値
11110000B
コンペアレジスタ 1: COMP1
アドレス
0000 0150H
bit31
D7
R/W
bit30
D6
R/W
bit29
D5
R/W
bit28
D4
R/W
bit27
D3
R/W
bit26
D2
R/W
bit25
D1
R/W
bit24
D0
R/W
初期値
00000000B
bit21
D5
R/W
bit20
D4
R/W
bit19
D3
R/W
bit18
D2
R/W
bit17
D1
R/W
bit16
D0
R/W
初期値
00000000B
bit13
D5
R/W
bit12
D4
R/W
bit11
D3
R/W
bit10
D2
R/W
bit9
D1
R/W
bit8
D0
R/W
初期値
00000000B
bit5
D5
R/W
bit4
D4
R/W
bit3
D3
R/W
bit2
D2
R/W
bit1
D1
R/W
bit0
D0
R/W
初期値
00000000B
コンペアレジスタ 3: COMP3
アドレス
0000 0151H
bit23
D7
R/W
bit22
D6
R/W
コンペアレジスタ 5: COMP5
アドレス
0000 0152H
bit15
D7
R/W
bit14
D6
R/W
コンペアレジスタ 7: COMP7
アドレス
0000 0153H
bit7
D7
R/W
bit6
D6
R/W
R/W : リード / ライト可能
264
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第 10 章 タイミングジェネレータ
10.3 タイミングジェネレータのレジスタ
MB91470/480 シリーズ
10.3.1
タイミングジェネレータ制御レジスタ
(TTCR0/TTCR1)
タイミングジェネレータ制御レジスタ (TTCR0/TTCR1) は , PPG トリガクリア , タ
イマプリスケーラ , 8 ビットカウンタの状態の確認 , および動作の制御を行うために
使用します。
■ タイミングジェネレータ制御レジスタ (TTCR0/TTCR1)
タイミングジェネレータ制御レジスタ 0：TTCR0
アドレス
0000 0144H
bit15
bit14
bit13
bit12
TRG6O TRG4O TRG2O TRG0O
W
W
W
W
bit11
CS1
R/W
bit10
CS0
R/W
bit9
MONI
R
bit8
STR
W
初期値
11110000B
bit10
CS0
R/W
bit9
MONI
R
bit8
STR
W
初期値
11110000B
タイミングジェネレータ制御レジスタ 1：TTCR1
bit15
bit14
bit13
bit12
アドレス
0000 014CH TRG7O TRG5O TRG3O TRG1O
W
W
W
W
bit11
CS1
R/W
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
[bit15 ∼ bit12] TRG6O/TRG4O/TRG2O/TRG0O,
TRG7O/TRG5O/TRG3O/TRG1O：PPG トリガクリアビット
本ビットに "0" を書き込むことにより , 出力されている PPG 起動トリガをクリアし
ます。各ビットのトリガとの対応は以下のとおりです。
[ タイミングジェネレータ 0] [ タイミングジェネレータ 1]
TRG0O：PPG0TG TRG1O：PPG8TG
TRG2O：PPG2TG TRG3O：PPG10TG
TRG4O：PPG4TG TRG5O：PPG12TG
TRG6O：PPG6TG TRG7O：PPG14TG
本レジスタの読出し値は常に "1" です。
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第 10 章 タイミングジェネレータ
10.3 タイミングジェネレータのレジスタ
MB91470/480 シリーズ
[bit11, bit10] CS1, CS0 ：カウントクロック選択ビット
8 ビットカウンタの動作クロックを以下のように選択します。
CS1
CS0
0
0
周辺クロック / 2 ( 50 ns @40 MHz 時 ) [ 初期値 ]
0
1
周辺クロック / 8 (200 ns @40 MHz 時 )
1
0
周辺クロック /32 (800 ns @40 MHz 時 )
1
1
周辺クロック /64 ( 1.6 μs @40 MHz 時 )
クロックソース
[bit9] MONI：8 ビットカウンタ動作モニタビット
8 ビットカウンタの動作を以下のように選択します。
MONI
8 ビットカウンタ状態
0
カウンタ動作停止中 [ 初期値 ]
1
カウンタ動作中
書込みは動作に影響しません。
[bit8] STR：8 ビットカウンタ動作許可ビット
8 ビットカウンタの動作を以下のように選択します。
STR
8 ビットカウンタ動作
0
意味を持ちません。 [ 初期値 ]
1
カウンタ動作開始
読出し値は常に "0" です。
"0" 書込みは意味を持ちません。
266
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第 10 章 タイミングジェネレータ
10.3 タイミングジェネレータのレジスタ
MB91470/480 シリーズ
コンペアレジスタ(COMP0/COMP2/COMP4/COMP6,
COMP1/COMP3/COMP5/COMP7)
10.3.2
コンペアレジスタ (COMP0/COMP2/COMP4/COMP6, COMP1/COMP3/COMP5/
COMP7) は , 各 PPG 起動信号をセットするために使用します。本レジスタに設定し
た値と 8 ビットカウンタの値が一致した際に PPG 起動信号をセットします。
■ コンペアレジスタ (COMP0/COMP2/COMP4/COMP6, COMP1/COMP3/COMP5/
COMP7)
コンペアレジスタ 0：COMP0
アドレス bit
0000 0148H
31
D7
R/W
30
D6
R/W
29
D5
R/W
28
D4
R/W
27
D3
R/W
26
D2
R/W
25
D1
R/W
24
D0
R/W
初期値
00000000B
21
D5
R/W
20
D4
R/W
19
D3
R/W
18
D2
R/W
17
D1
R/W
16
D0
R/W
初期値
00000000B
13
D5
R/W
12
D4
R/W
11
D3
R/W
10
D2
R/W
9
D1
R/W
8
D0
R/W
初期値
00000000B
5
D5
R/W
4
D4
R/W
3
D3
R/W
2
D2
R/W
1
D1
R/W
0
D0
R/W
初期値
00000000B
29
D5
R/W
28
D4
R/W
27
D3
R/W
26
D2
R/W
25
D1
R/W
24
D0
R/W
初期値
00000000B
21
D5
R/W
20
D4
R/W
19
D3
R/W
18
D2
R/W
17
D1
R/W
16
D0
R/W
初期値
00000000B
13
D5
R/W
12
D4
R/W
11
D3
R/W
10
D2
R/W
9
D1
R/W
8
D0
R/W
初期値
00000000B
5
D5
R/W
4
D4
R/W
3
D3
R/W
2
D2
R/W
1
D1
R/W
0
D0
R/W
初期値
00000000B
コンペアレジスタ 2：COMP2
アドレス bit
0000 0149H
23
D7
R/W
22
D6
R/W
コンペアレジスタ 4：COMP4
アドレス bit
0000 014AH
15
D7
R/W
14
D6
R/W
コンペアレジスタ 6：COMP6
アドレス bit
0000 014BH
7
D7
R/W
6
D6
R/W
コンペアレジスタ 1：COMP1
アドレス bit
0000 0150H
31
D7
R/W
30
D6
R/W
コンペアレジスタ 3：COMP3
アドレス bit
0000 0151H
23
D7
R/W
22
D6
R/W
コンペアレジスタ 5：COMP5
アドレス bit
0000 0152H
15
D7
R/W
14
D6
R/W
コンペアレジスタ 7：COMP7
アドレス bit
0000 0153H
R/W
7
D7
R/W
6
D6
R/W
: リード / ライト可能
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267
第 10 章 タイミングジェネレータ
10.3 タイミングジェネレータのレジスタ
MB91470/480 シリーズ
D7 ∼ D0 : コンペア値設定ビット
＜注意事項＞
• 本レジスタ値が "00000000B" の場合は PPG 起動信号はセットされません。
• 本レジスタの書換えは , 必ず 8 ビットカウンタが停止している状態で行ってください。
268
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第 10 章 タイミングジェネレータ
10.4 タイミングジェネレータの動作
MB91470/480 シリーズ
10.4
タイミングジェネレータの動作
タイミングジェネレータの動作について説明します。
■ プリスケーラの動作
8 ビットカウンタ用のカウントクロックを周辺クロック (CLKP) より分周したものを設
定するものです。
■ 8 ビットカウンタ
• 8 ビットカウンタは , STR ビットによりプリスケーラからのカウントクロックでカ
ウントを行います。
• 8 ビットカウンタはカウントアップを開始し , オーバフローでカウントを停止しま
す。
• カウント中のカウンタスタートは無視されます。
• 8 ビットカウンタがカウント中は MONI ビットには "1" が読めます。停止すると "0"
が読めます。
• 8 ビットカウンタのカウント値は各比較器に入力されています。
図 10.4-1 8 ビットカウンタの動作・停止タイミング
8ビットカウンタ
STR=1
STR=1
カウント中
MONI=1
カウント停止
MONI=0
カウント中
MONI=1
カウント停止
MONI=0
オーバフローでカウント停止
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
269
第 10 章 タイミングジェネレータ
10.4 タイミングジェネレータの動作
MB91470/480 シリーズ
図 10.4-2 トリガタイミング ( タイミングジェネレータ 0 の場合 )
8ビットカウンタ
STR=1
TRG0O, TRG2O = 0
F0H
A0H
80H
TRG4O, TRG6O = 0
40H
COMP0
40H
COMP2
80H
COMP4
A0H
COMP6
F0H
PPG0TG
PPG2TG
PPG4TG
PPG6TG
270
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 11 章
PPG
PPG の概要 , レジスタの構成 / 機能 , および動作に
ついて説明します。
11.1 PPG の概要
11.2 PPG のブロックダイヤグラム
11.3 PPG のレジスタ
11.4 PPG の動作説明
CM71-10134-8
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271
第 11 章 PPG
11.1 PPG の概要
11.1
MB91470/480 シリーズ
PPG の概要
PPG は 8 ビットのリロードタイマモジュールで , タイマ動作に応じたパルス出力制
御により PPG 出力を行います。
• MB91470 シリーズにはハードウェアとして , 8 個の 8 ビットダウンカウンタ , 16
個の 8 ビットリロードレジスタ , 制御レジスタ , 外部パルス出力 8 本 , 割込み出力
8 本が搭載されています。8 ビット PPG として 8 チャネル分 , 16 ビット PPG と
して 4 チャネル分になります。
• MB91480 シリーズにはハードウェアとして , 16 個の 8 ビットダウンカウンタ , 32
個の 8 ビットリロードレジスタ , 制御レジスタ , 外部パルス出力 10 本 , 割込み出
力 16 本が搭載されています。8 ビット PPG として 16 チャネル分 , 16 ビット
PPG として 8 チャネル分になります。
■ PPG の機能
• 4 種類の PPG 動作
モードサポート
• PPG 出力動作
任意周期・デューティ比のパルス波を出力します。
外付け回路により , D/A コンバータとしても使用可能です。
• 出力反転機能
PPG の出力値を反転させることが可能です。
■ PPG のモード
• 8 ビット PPG 出力独立動作モード
独立した PPG 出力動作が可能です。
• 16 ビット PPG 出力動作モード
1 チャネルの 16 ビットの PPG 出力動作が可能です。
• 8 ＋ 8 ビット PPG 出力動作モード
ch.(n ＋ 1) の出力を ch.(n) のクロック入力とすることにより , 任意周期の 8 ビット
PPG 出力動作が可能です (n = 0, 2, 4, 6, 8*)。
• 16 ＋ 16 ビット PPG 出力動作モード
ch.(n ＋ 3) ＋ ch.(n ＋ 2) の 16 ビットプリスケーラ出力を ch.(n ＋ 1) ＋ ch.(n) の 16
ビット PPG のクロック入力とするモードです (n = 0, 4, 8*)。
*: MB91480 シリーズのみです。
272
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 11 章 PPG
11.1 PPG の概要
MB91470/480 シリーズ
■ PPG チャネルと各モードとの対応
PPG
チャネル
8 ビット
モード
PPG0
PPG0
PPG1
PPG1
PPG2
PPG2
PPG3
PPG3
PPG4
PPG4
PPG5
PPG5
PPG6
PPG6
PPG7
PPG7
PPG8
PPG8
PPG9
PPG9
PPG10
PPG10
PPG11
PPG11
PPG12
PPG12
PPG13
PPG13
PPG14
PPG14
PPG15
PPG15
8+8 ビット
モード
PPG0+PPG1
16 ビット
モード
16+16 ビット
モード
PPG0
PPG0+PPG2
PPG2+PPG3
PPG2
PPG4+PPG5
PPG4
PPG4+PPG6
PPG6+PPG7
PPG6
PPG8+PPG9
PPG8
PPG8+PPG10
PPG10+PPG11
PPG10
PPG12+PPG13
PPG12
PPG12+PPG14
PPG14+PPG15
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PPG14
FUJITSU SEMICONDUCTOR LIMITED
273
第 11 章 PPG
11.2 PPG のブロックダイヤグラム
11.2
MB91470/480 シリーズ
PPG のブロックダイヤグラム
PPG のブロックダイヤグラムを示します。
■ 8 ビット PPG ch.0, ch.2, ch.4, ch.6, ch.8, ch.10, ch.12, ch.14 のブロックダイヤグラム
ch.(n ＋ 1) のボロー
周辺クロック (CLKP) の 64 分周
周辺クロック (CLKP) の 16 分周
周辺クロック (CLKP) の 4 分周
周辺クロック (CLKP)
ポートへ (PPG10/12/14 は除く )
多機能タイマ 0 へ (PPG0/2/4)
多機能タイマ 1 へ (PPG8/10/12)*
PPG
出力ラッチ
反転
*：MB91470 シリーズでは使用不可。
クリア
0
1
TTRGn
カウントクロック
選択
S
R
PCNT ( ダウンカウンタ )
"H"/"L" セレクト
PEN(n+1)
TTRGI(n+1)
タイミング
ジェネレータより
Q
IRQn
リロード
"H"/"L" セレクタ
PRLLn PRLBHn
PIEn
PRLHn
PUFn
"L" 側データバス
"H" 側データバス
PPGCn / TRG
動作モード
( 制御 )
MB91470 シリーズ :n=0, 2, 4, 6
MB91480 シリーズ :n=0, 2, 4, 6, 8, 10, 12, 14
274
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CM71-10134-8
第 11 章 PPG
11.2 PPG のブロックダイヤグラム
MB91470/480 シリーズ
■ 8 ビット PPG ch.1, ch.5, ch.9, ch.13 のブロックダイヤグラム
ch.(n ＋ 1) のボロー
ポートへ (PPG13 は除く )
周辺クロック (CLKP) の 64 分周
周辺クロック (CLKP) の 16 分周
周辺クロック (CLKP) の 4 分周
周辺クロック (CLKP)
PPG
出力ラッチ
反転
クリア
0
1
TTRGn
PEN(n)
TTRGI(n)
タイミング
ジェネレータより
S
R Q
カウントクロック
選択
IRQn
PCNT ( ダウンカウンタ )
"H"/"L" セレクト
リロード
ch.(n − 1)
のボロー
"H"/"L" セレクタ
PRLLn PRLBHn
PUFn
PIEn
PRLHn
"L" 側データバス
"H" 側データバス
PPGCn / TRG
動作モード
( 制御 )
MB91470 シリーズ :n=1, 5
MB91480 シリーズ :n=1, 5, 9, 13
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275
第 11 章 PPG
11.2 PPG のブロックダイヤグラム
MB91470/480 シリーズ
■ 8 ビット PPG ch.3, ch.7, ch.11, ch.15 のブロックダイヤグラム
ポートへ (PPG11/15 は除く )
周辺クロック (CLKP) の 64 分周
周辺クロック (CLKP) の 16 分周
周辺クロック (CLKP) の 4 分周
周辺クロック (CLKP)
PPG
出力ラッチ
反転
クリア
0
1
TTRGn
PEN(n)
TTRGI(n)
タイミング
ジェネレータより
S
R Q
カウントクロック
選択
IRQn
PCNT ( ダウンカウンタ )
リロード
"H"/"L" セレクト
ch.(n − 1)
のボロー
"H"/"L" セレクタ
PRLLn PRLBHn
PUFn
PIEn
PRLHn
"L" 側データバス
"H" 側データバス
PPGCn / TRG
MB91470 シリーズ :n=3, 7
MB91480 シリーズ :n=3, 7, 11, 15
276
動作モード
( 制御 )
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
第 11 章 PPG
11.2 PPG のブロックダイヤグラム
■ PPG と多機能タイマの接続図
【MB91470シリーズ】
多機能タイマ0
PPG0
PPG2
セレクタ
(PSEL)
波形ジェネレータ0
RTO01
RTO23
RTO45
波形ジェネレータ0
RTO01
RTO23
RTO45
波形ジェネレータ1
RTO67
RTO89
RTO1011
PPG4
【MB91480シリーズ】
多機能タイマ0
PPG0
PPG2
セレクタ
(PSEL)
PPG4
多機能タイマ1
PPG8
PPG10
セレクタ
(PSEL)
PPG12
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277
第 11 章 PPG
11.2 PPG のブロックダイヤグラム
MB91470/480 シリーズ
■ ゲート機能のブロックダイヤグラム
TGR レジスタより
PEN(n) PEN(n+1)
セレクタ
レベル検出
セレクタ
PPG ch.(n) の
PEN(n)
多機能タイマの
GATEn より
0
1
セレクタ
PPG ch.(n+1)
の PEN(n+1)
STGRn EDGEn
0
MB91470 シリーズ :n=0, 2, 4
MB91480 シリーズ :n=0, 2, 4, 8, 10, 12
278
1
0
X
1
X
1
X
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MD1 ch.(n)
MD0
MD1 ch.(n+1)
MD0
CM71-10134-8
第 11 章 PPG
11.3 PPG のレジスタ
MB91470/480 シリーズ
11.3
PPG のレジスタ
PPG のレジスタ一覧を示します。
■ PPG のレジスタ一覧
PPG 起動レジスタ (TRG)
bit
15
14
13
12
11
10
9
8
PEN15 PEN14 PEN13 PEN12 PEN11 PEN10 PEN09 PEN08
リード / ライト→ R/W
初期値→
R/W
R/W
R/W
R/W
R/W
R/W
R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
7
6
5
4
3
2
1
0
bit
PEN07 PEN06 PEN05 PEN04 PEN03 PEN02 PEN01 PEN00
リード / ライト→ R/W
初期値→
(0)
R/W
R/W
R/W
R/W
R/W
R/W
R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
TRGH*
TRGL
＊ : PEN15 ∼ PEN08 は MB91470 シリーズには存在しません。
出力反転レジスタ (REVC)
bit
15
14
13
12
11
10
9
8
REV15 REV14 REV13 REV12 REV11 REV10 REV09 REV08
リード / ライト→ R/W
初期値→
R/W
R/W
R/W
R/W
R/W
R/W
R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
7
6
5
4
3
2
1
0
bit
REV07 REV06 REV05 REV04 REV03 REV02 REV01 REV00
リード / ライト→ R/W
初期値→
(0)
R/W
R/W
R/W
R/W
R/W
R/W
R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
REVCH*
REVCL
＊ : REV15 ∼ REV08 は MB91470 シリーズには存在しません。
GATE 機能制御レジスタ (GATECn)
bit
7
6
5
−
−
リード / ライト→
−
−
R/W
初期値→
(−)
(−)
(0)
4
3
2
−
−
R/W
−
−
R/W
R/W
(0)
(−)
(−)
(0)
(0)
STGR(n+2) EDGE(n+2)
1
0
STGR(n) EDGE(n)
GATECn
MB91470 シリーズ :n=0,4
MB91480 シリーズ :n=0,4,8,12
R/W: リード / ライト可能
( 続く )
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279
第 11 章 PPG
11.3 PPG のレジスタ
MB91470/480 シリーズ
( 続き )
PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC15)
bit
7
6
5
4
3
2
1
*
0
*
PIEn
PUFn
PCS1
PCS0
MD1
MD0
PEN07
PEN06 INTMn
PEN05
PEN04
PEN03
PEN02
PEN01 TTRGn
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN07
PEN06
PEN05
PEN04
PEN03
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
リード / ライト→
初期値→
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
PPGCn
R/W
(0)
MB91470 シリーズ :n=0 ∼ 7 (PPG0 ∼ PPG7)
MB91480 シリーズ :n=0 ∼ 15 (PPG0 ∼ PPG15)
*：MD1, MD0 は , 偶数チャネルのみ存在し , 奇数チャネルには存在しません。
奇数チャネルの初期値は不定です。ライトは意味がありません。
R/W: リード / ライト可能
● リロードレジスタ : 8 ビット PPG モード
リロードレジスタ H (PRLH0 ∼ PRLH15)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
リード / ライト→
初期値→
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
MB91470 シリーズ
MB91480 シリーズ
R/W
(X)
PRLHn
R/W
(X)
:n=0 ∼ 7 (ch.0 ∼ ch.7)
:n=0 ∼ 15 (ch.0 ∼ ch.15)
リロードレジスタ L (PRLL0 ∼ PRLL15)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN07
PEN06
PEN05
PEN04
PEN03
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
リード / ライト→
初期値→
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
PRLLn
R/W
(X)
MB91470 シリーズ :n=0 ∼ 7 (ch.0 ∼ ch.7)
MB91480 シリーズ :n=0 ∼ 15 (ch.0 ∼ ch.15)
R/W: リード / ライト可能
280
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 11 章 PPG
11.3 PPG のレジスタ
MB91470/480 シリーズ
■ リロードレジスタ : 16 ビット PPG モード
リロードレジスタ H (PRLH0, PRLH2, PRLH4, PRLH6, PRLH8, PRLH10, PRLH12, PRLH14)
bit15
bit14
bit13
bit12
リード / ライト→ R/W
R/W
(X)
R/W
(X)
R/W
(X)
初期値→ (X)
bit11
bit10
R/W
(X)
R/W
(X)
bit9
bit8
R/W
(X)
R/W
(X)
MB91470 シリーズ :n=0, 2, 4, 6 (PPG0/2/4/6)
MB91480 シリーズ :n=0, 2, 4, 6, 8, 10, 12, 14 (PPG0/2/4/6/8/10/12/14)
リロードレジスタ L (PRLL0, PRLL2, PRLL4, PRLL6, PRLL8, PRLL10, PRLL12, PRLL14)
bit7
リード / ライト→ R/W
初期値→ (X)
bit6
R/W
(X)
bit5
R/W
(X)
bit4
R/W
(X)
bit3
bit2
bit1
bit0
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
MB91470 シリーズ :n=0, 2, 4, 6 (PPG0/2/4/6)
MB91480 シリーズ :n=0, 2, 4, 6, 8, 10, 12, 14 (PPG0/2/4/6/8/10/12/14)
R/W: リード / ライト可能
CM71-10134-8
8 ビット PPG モード時と 16 ビット PPG モード時では ,
PRLLn レジスタのアドレスが異なります。
FUJITSU SEMICONDUCTOR LIMITED
281
第 11 章 PPG
11.3 PPG のレジスタ
11.3.1
MB91470/480 シリーズ
PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC15)
PPG 動作モード制御レジスタには , 割込み , 動作モード , プリスケーラなどを設定す
る機能があります。
■ PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC15)
PPG 動作モード制御レジスタ (PPGC0 ∼ PPGC15)
アドレス
ch.0 000108H ∼
ch.15 00012FH
bit7
PIE
R/W
bit6
PUF
R/W
bit5
INTM
R/W
bit4
PCS1
R/W
bit3
PCS0
R/W
bit2
MD1
R/W
bit1
MD0
R/W
bit0
TTRG
R/W
初期値
00000000B
R/W : リード / ライト可能
( 注意事項 ): MB91470 シリーズには , PPGC8 ∼ PPGC15 は存在しません。
[bit7] PIE(Ppg Interrupt Enable)：PPG 割込み許可ビット
PPG の割込み許可を以下のように制御します。
0
割込み禁止
1
割込み許可
•本ビットが "1" のとき , PUF が "1" になると割込み要求が発生します。
•本ビットが "0" のときは , 割込み要求を発生しません。
•リセットにより , "0" に初期化されます。
•読出しおよび書込みが可能です。
[bit6] PUF(Ppg Underflow Flag)：PPG カウンタアンダフロービット
PPG カウンタアンダフロービットを以下のように制御します。
0
PPG のカウンタアンダフローを検出していません。
1
PPG のカウンタアンダフローを検出しました。
•8 ビット PPG 2 チャネルモードおよび 8 ビットプリスケーラ＋ 8 ビット PPG モー
ド時には , 各チャネルのカウント値が "00H" ∼ "FFH" になったときのアンダフ
ローにより "1" にセットされます。
•16 ビット PPG 1 チャネルモード時には , ch(n+1)/ch(n)(n=0/2/4/6/8/10/12/14) のカウ
ント値が "0000H" ∼ "FFFFH" になったときのアンダフローにより "1" にセットさ
れます。
•"0" 書込みにより , "0" になります。
•このビットへの "1" 書込みは意味がありません。
•リードモディファイライト (RMW) 系命令のリード時は , "1" が読まれます。
•リセットにより , "0" に初期化されます。
•読出しおよび書込みが可能です。
282
FUJITSU SEMICONDUCTOR LIMITED
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第 11 章 PPG
11.3 PPG のレジスタ
MB91470/480 シリーズ
[bit5] INTM(Interrupt Mode)：割込みモードビット
PUFnのビットの検出を PRLBHからのアンダフロー時のみに限定することができま
す。
0
アンダフロー時 , PUF を "1" にします。
1
PRLBHn からのアンダフロー時のみ , PUFn を "1" にします。
•リセットにより , "0" に初期化されます。
•読出しおよび書込みが可能です。
•本ビットを "1" にすると , PPG の波形の 1 周期出力時に割込みをかけることが可能
となります。
•本ビットは , 割込み許可時に書き換えないでください。
[bit4, bit3] PCS1, PCS0 (Ppg Count Select)：カウントクロック選択ビット
ダウンカウンタの動作クロックを以下のように選択します。
PCS1
PCS0
0
0
周辺クロック (CLKP)
(25 ns 周辺クロック 40 MHz 時 )
0
1
周辺クロック (CLKP)/4
(100 ns 周辺クロック 40 MHz 時 )
1
0
周辺クロック (CLKP)/16
(400 ns 周辺クロック 40 MHz 時 )
1
1
周辺クロック (CLKP)/64
( 1.6 μs 周辺クロック 40 MHz 時 )
動作モード
•リセットにより , "00B" に初期化されます。
•読出しおよび書込みが可能です。
[bit2, bit1] MD1, MD0 (ppg count MoDe)：動作モード選択ビット
PPG タイマの動作モードを以下のように選択します。
MD1
MD0
0
0
8 ビット PPG 2 チャネル独立モード
0
1
8 ビットプリスケーラ＋ 8 ビット PPG モード
1
0
16 ビット PPG モード
1
1
16 ビットプリスケーラ＋ 16 ビット PPG モード
動作モード
•リセットにより , "00B" に初期化されます。
•読出しおよび書込みが可能です。
•本ビットは偶数チャネルのみに存在します。
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283
第 11 章 PPG
11.3 PPG のレジスタ
MB91470/480 シリーズ
[bit0] TTRG(Timing TRGer)：タイミングトリガ選択ビット
タイミングジェネレータからの起動信号によってのみPPGを起動させることができ
ます。
0
TRG レジスタもしくは多機能タイマにより起動します。
1
タイミングジェネレータによる起動のみとなります。
•リセットにより , "0" に初期化されます。
•読出しおよび書込みが可能です。
284
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CM71-10134-8
第 11 章 PPG
11.3 PPG のレジスタ
MB91470/480 シリーズ
リロードレジスタ
(PRLH0 ∼ PRLH15, PRLL0 ∼ PRLL15)
11.3.2
リロードレジスタは , ダウンカウンタへのリロード値を保持することができます。
■ リロードレジスタ (PRLH0 ∼ PRLH15, PRLL0 ∼ PRLL15)
リロードレジスタ H (PRLH0 ∼ PRLH15)
アドレス:
ch.0 000100H
～
ch.15 00012AH
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
リード / ライト → R/W
初期値 → (X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
リロードレジスタ L (PRLL0 ∼ PRLL15)
アドレス:
ch.0 000101H
～
ch.15 00012BH
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01
PEN00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN07
PEN06
PEN05
PEN04
PEN03
PEN01
N00
PEN07
PEN06
PEN05
PEN04
PEN03
PEN02
PEN01 PE
PEN00
PEN07
PEN06
PEN05
PEN04
リード / ライト → R/W
初期値 → (X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
R/W
(X)
( 注意事項 )：MB91470 シリーズには , PRL8 ∼ PRL15 は存在しません。
レジスタ名
機能
PRLL
"L" 側リロード値保持
PRLH
"H" 側リロード値保持
＜注意事項＞
8 ビットプリスケーラ＋ 8 ビット PPG モードおよび 16 ビットプリスケーラ＋ 16 ビット
PPG モードで使用する場合には , プリスケーラ側の PRLL と PRLH に異なる値を設定す
ると, PPG波形がサイクルごとに異なる場合があるので, プリスケーラ側のPRLLとPRLH
は同じ値に設定することを推奨します。
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285
第 11 章 PPG
11.3 PPG のレジスタ
11.3.3
MB91470/480 シリーズ
PPG 起動レジスタ (TRG)
PPG 起動レジスタには , 各 PPG の動作を許可する機能があります。
■ PPG 起動レジスタ (TRG)
PPG 起動レジスタ (TRG)
アドレス :
000130H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PEN15 PEN14 PEN13 PEN12 PEN11 PEN10 PEN09 PEN08
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
PEN07 PEN06 PEN05 PEN04 PEN03 PEN02 PEN01 PEN00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W : リード / ライト可能
( 注意事項 ): MB91470 シリーズ (PPG8) には , PEN08 ∼ PEN15 は存在しません。
[bit15 ∼ bit0] PEN15 ∼ PEN00 (Ppg ENable)：PPG 動作許可ビット
PPG の動作開始および動作モードを以下のように選択します。
PEN15 ∼ PEN00
動作状態
0
動作停止 ("L" レベル出力保持 )
1
PPG 動作許可
•リセットにより , "0" に初期化されます。
•読出しおよび書込みが可能です。
286
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第 11 章 PPG
11.3 PPG のレジスタ
MB91470/480 シリーズ
11.3.4
出力反転レジスタ (REVC)
出力反転レジスタには , 各 PPG 出力値の反転出力を許可する機能があります。
■ 出力反転レジスタ (REVC)
出力反転レジスタ (REVC)
アドレス
000134H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
REV15 REV14 REV13 REV12 REV11 REV10 REV09 REV08
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
REV07 REV06 REV05 REV04 REV03 REV02 REV01 REV00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W : リード / ライト可能
( 注意事項 ): MB91470 シリーズ (PPG8) には , REV08 ∼ REV15 は存在しません。
[bit15 ∼ bit0] REV15 ∼ REV00 ：出力反転ビット
PPG の出力値を初期レベルも含めて反転します。
REV15 ∼ REV00
出力レベル
0
通常
1
反転
•リセットにより , "0" に初期化されます。
•読出しおよび書込みが可能です。
•単に , PPG 出力を反転するだけですので , 初期レベルも反転します。また , リロー
ドレジスタの "L", "H" の関係も逆になります。
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287
第 11 章 PPG
11.3 PPG のレジスタ
11.3.5
MB91470/480 シリーズ
GATE 機能制御レジスタ
(GATEC0/GATEC4/GATEC8/GATEC12)
GATE 機能制御レジスタには , 多機能タイマからの信号による PPG 起動⇔停止を許
可する機能があります。
■ GATE 機能制御レジスタ (GATEC0/GATEC4/GATEC8/GATEC12)
GATE 機能制御レジスタ (GATECn)
アドレス :
ch.0 000133H
ch.4 000137H
ch.8 00013BH
ch.12 00013FH
bit7
bit6
−
−
R/W
R/W
bit5
bit4
bit3
bit2
bit1
bit0
−
−
STGR(n)
EDGE(n)
R/W
R/W
R/W
R/W
STGR(n+2) EDGE(n+2)
R/W
R/W
初期値
ch.0, ch.8
- - 00- - 00B
ch.4, ch.12
- - - - - - 00B
R/W : リード / ライト可能
MB91470 シリーズ：n=0, 4
MB91480 シリーズ：n=0, 4, 8, 12
[bit5,bit1] STGR：ゲート機能選択ビット
多機能タイマからの起動信号を用いるか , TRG レジスタによる起動を行うかを以下
のように選択します。
STGR
動作モード
0
TRG レジスタによる起動
1
多機能タイマからの起動信号による起動
•リセットにより , "0" に初期化されます。
•読出しおよび書込みが可能です。
[bit4, bit0] EDGE：起動有効エッジ選択ビット
多機能タイマからの起動有効エッジを以下のように選択します。
EDGE
動作モード
0
立上り起動→立下り停止 *1
1
立下り起動→立上り停止 *2
•リセットにより , "0" に初期化されます。
•読出しおよび書込みが可能です。
*1: "H" の間 , 起動します。
*2: "L" の間 , 起動します。
288
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第 11 章 PPG
11.4 PPG の動作説明
MB91470/480 シリーズ
11.4
PPG の動作説明
MB91480 シリーズには , 8 ビット PPG が 16 チャネルあり , 独立モード以外に 8 ビッ
トプリスケーラ＋ 8 ビット PPG モードと 16 ビット PPG 1 チャネルモード , 16 ビット
プリスケーラ＋ 16 ビット PPG モードの計 4 種類の動作を行うことができます。
MB91470 シリーズには , 8 ビット PPG が 8 チャネルあります。
■ 動作説明
8 ビット長の PPG ユニットそれぞれは , 8 ビット長のリロードレジスタが "L" 側と "H"
側の 2 本あります (PRLL, PRLH) 。このレジスタに書き込まれた値が 8 ビットダウンカ
ウンタ (PCNT) に "L" 側 /"H" 側交互にリロードされてカウントクロックごとにダウン
カウントされ , カウンタのボロー発生によるリロード時に端子出力 (PPG) の値を反転
させます。
この動作により , 端子出力 (PPG) はリロードレジスタ値に対応した "L" 幅 / "H"
幅のパルス出力となります。
動作開始 / 再スタートは , レジスタのビット書込みによります。
リロード動作とパルス出力の関係を以下に示します。
リロード動作
端子出力変化
PRLH → PCNT
PPG [0 → 1]
PRLL → PCNT
PPG [1 → 0]
また , PPGCn レジスタの bit7：PIEn が "1" のとき , カウンタの "00H" ∼ "FFH" へのボ
ロー (16 ビット PPG モードの場合には , "0000H" ∼ "FFFFH" へのボロー) によって割込
み要求が出力されます。
● 動作モードについて
本ブロックは , 独立モード , 8 ビットプリスケーラ＋ 8 ビット PPG モード , 16 ビット
PPG 1 チャネルモードおよび 16 ビットプリスケーラ＋ 16 ビット PPG モードの計 4 種
類の動作モードがあります。
• 独立モードは , 8 ビット PPG として独立に動作させる動作モードです。PPG(n) 端子
は , ch(n) の PPG 出力が接続されます (n=0 ∼ 9)。
• 8 ビットプリスケーラ＋ 8 ビット PPG モードは , 1 チャネルを 8 ビットプリスケー
ラとして動作させ , そのボロー出力でカウントすることにより , 任意周期の 8 ビッ
ト PPG 波形を出力できるようにする動作モードです。例えば , PPG1 端子は ch.1 の
プリスケーラ出力が接続され , PPG0 端子は ch.0 の PPG 出力が接続されます。
• 16 ビット PPG 1 チャネルモードは , 2 つのチャネルを連結させ , 16 ビット PPG とし
て動作させる動作モードです。例えば , ch.0 と ch.1 を連結させると , PPG0 端子と
PPG1 端子は両方とも 16 ビット PPG 出力が接続されます。
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289
第 11 章 PPG
11.4 PPG の動作説明
MB91470/480 シリーズ
● PPG 出力動作について
PPG は , TRG レジスタ (PPG 起動レジスタ ) の各チャネルのビットを "1" にセットする
ことによって起動されてカウントを開始します。動作を開始した後は , TRG レジスタの
各チャネルビットに"0"を書き込むことによってカウント動作を停止し, 停止した後, パ
ルス出力は "L" レベルを保持します。
8 ビットプリスケーラ＋ 8 ビット PPG モードおよび 16 ビットプリスケーラ＋ 16 ビッ
ト PPG モード時には , プリスケーラチャネルを停止状態で , PPG チャネルを動作状態
に設定しないでください。
16 ビット PPG モード時には , 各チャネルの TRG レジスタの PENn をそれぞれ , 同時に
開始 / 停止の制御を行ってください (n=0 ∼ 15)。
以下に PPG 出力動作について説明します。
PPG 動作時は , 任意周波数 / 任意デューティ比 ( パルス波の "H" レベル期間と "L" レベ
ル期間の比 ) のパルス波出力を連続して出力します。PPG はパルス波出力を開始しす
ると , 動作停止を設定するまで停止しません。
PENn
出力端子
PENn により
動作開始
("L" 側から )
PPG
T x (L+1)
T x (H+1)
スタート
n = 0 ∼ 15
L：PRLL の値
H：PRLH の値
T：周辺クロック (CLKP) (φ, φ/4, φ/16)
または PPG タイマからの入力
(PPGCn のカウントクロック選択
ビットによる )
PPG 出力動作 出力波形
● リロード値とパルス幅の関係について
リロードレジスタに書かれた値に " ＋ 1" した値に , カウントクロックの周期を掛けた値
が , 出力されるパルス幅となります。つまり , 8 ビット PPG 動作時のリロードレジスタ
値が "00H" のとき , および 16 ビット PPG 動作時のリロードレジスタ値が "0000H" のと
きは , カウントクロック 1 周期分のパルス幅になりますので注意してください。また , 8
ビット PPG 動作時のリロードレジスタ値が "FFH" のとき , カウントクロック 256 周期分
のパルス幅になり , 16 ビット PPG 動作時のリロードレジスタ値が "FFFFH" のときは , カ
ウントクロック 65536 周期分のパルス幅になりますので注意してください。
パルス幅の計算式を以下に示します。
Pl ＝ T × (L ＋ 1)
Ph ＝ T × (H ＋ 1)
290
{
L : PRLL の値
H : PRLH の値
T : 入力クロック周期
Ph : "H" パルス幅
Pl : "L" パルス幅
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第 11 章 PPG
11.4 PPG の動作説明
MB91470/480 シリーズ
● カウントクロックの選択について
本ブロックの動作に使用するカウントクロックは , 周辺クロック (CLKP) の入力を使用
しており , 4 種類のカウントクロック入力を選択できます。
カウントクロックは以下のように動作します。
PPGC0 ∼ PPGC15 レジスタ
カウントクロック動作
PCS1
PCS0
0
0
カウントクロックは , 周辺クロック (CLKP) ごとに 1 カウント
0
1
カウントクロックは , 周辺クロック (CLKP)4 サイクルごとに 1 カウ
ント
1
0
カウントクロックは , 周辺クロック (CLKP)16 サイクルごとに 1 カウ
ント
1
1
カウントクロックは , 周辺クロック (CLKP)64 サイクルごとに 1 カウ
ント
8 ビットプリスケーラ＋ 8 ビット PPG モードおよび 16 ビットプリスケーラ＋ 16 ビッ
ト PPG モードで , プリスケーラ側が動作状態で , PPG 側が停止状態であるときに , PPG
側の起動を行うと , 最初のカウント周期がずれる可能性がありますので注意してくだ
さい。
● パルスの端子出力の制御について
本モジュールの動作によって生成されたパルス出力は , 外部端子 PPG0 ∼ PPG15 より
出力させることができます。
16 ビット PPG モードでは , PPG(m) と PPG(m ＋ 1) は同じ波形が出力されるので , どちら
の外部端子出力を許可しても同じ出力を得ることができます (m ＝ 0, 2, 4, 6, 8, 10, 12, 14)。
8 ビットプリスケーラ＋ 8 ビット PPG モードおよび 16 ビットプリスケーラ＋ 16 ビッ
ト PPG モードでは , プリスケーラ側は 8 ビットプリスケーラのトグル波形が出力され ,
PPG 側は 8 ビット PPG の波形が出力されます。このモードのときの出力波形の例を以
下に示します。
図 11.4-1 8 ＋ 8 PPG 出力動作 出力波形 (ch.1/ch.0 の例 )
Ph1
Pl1
PPG1
(プリスケーラ側)
PPG0(PPG側)
Ph0
Pl1 = T x (L1 + 1)
Ph1 = T x (L1 + 1)
Pl0 = T x (L1 + 1) x (L0 + 1)
Ph0 = T x (L1 + 1) x (H0 + 1)
Pl0
L1 ： ch.1 の PRLL の値 および
ch.1 の PRLH の値
L0 ： ch.0 の PRLL の値
H0 ： ch.0 の PRLH の値
T ： 入力クロック周期
Ph0 ： PPG0 の "H" パルス幅
Pl0 ： PPG0 の "L" パルス幅
Ph1 ： PPG1 の "H" パルス幅
Pl1 ： PPG1 の "L" パルス幅
( 注意事項 ) ch.1 の PRLL と ch.1 の PRLH は , 同じ値を設定することを推奨します。
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291
第 11 章 PPG
11.4 PPG の動作説明
MB91470/480 シリーズ
● 割込みについて
本モジュールの割込みは , リロード値がカウントアウトし , ボローが発生したときにア
クティブになります。ただし , INTMn ビットを "1" にしたときは , PRLBHn からのアン
ダフロー時 ( ボロー ) のみアクティブになります。つまり , "H" 幅パルス終了時に割込
みが発生します。
8 ビット PPG モードおよび 8 ビットプリスケーラ＋ 8 ビット PPG モードのときには ,
それぞれのカウンタのボローにより, それぞれの割込み要求が行われますが, 16ビット
PPG モードおよび 16 ビットプリスケーラ＋ 16 ビット PPG モードでは , 16 ビットカウ
ンタのボローにより , PUF(m) と PUF(m ＋ 1) が同時にセットされます。このため , 割
込み要因を一本化するために , PIE(m) または PIE(m ＋ 1) のどちらか一方のみを許可に
することを推奨します。また , 割込み要因のクリアも PUF(m) と PUF(m ＋ 1) を同時に
行うことを推奨します (m ＝ 0, 2, 4, 6, 8, 10, 12, 14) 。
● GATE 機能について
多機能タイマからの信号により , PPG を起動→停止させることができます。
• 8 ビット PPG モード , 8 ビットプリスケーラ＋ 8 ビット PPG モードにおいて , PPG
ch.(n) を本機能により起動できます。
• 16 ビット PPG モード , 16 ビットプリスケーラ＋ 16 ビット PPG モードにおいて , PPG
ch.(n), ch.(n+1) を本機能により起動できます。
各モードの起動切換えは , 各 PPG の MD レジスタの設定によって決まります。
• PPG ch.(n)：MD1, MD0 ＝ 0, X 時 , PPG ch.(n) が起動 (8 ビット PPG)
• PPG ch.(n)：MD1, MD0 ＝ 1, X 時 , PPG ch.(n), ch.(n+1) が起動 (16 ビット PPG)
EDGE ビットと多機能タイマの信号により , PPG の起動有効期間を制御できます。
MB91470 シリーズ
n=0/2/4( 多機能タイマ 0)
MB91480 シリーズ
n=0/2/4( 多機能タイマ 0), n=8/10/12( 多機能タイマ 1)
図 11.4-2 EDGE ビットと多機能タイマによる PPG カウント動作
EDGE=0 ( 立上り起動 → 立下り停止 )
多機能タイマ信号
PPG カウント
開始
停止
開始
停止
開始
EDGE=1 ( 立下り起動 → 立上り停止 )
多機能タイマ信号
PPG カウント
開始
292
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第 11 章 PPG
11.4 PPG の動作説明
MB91470/480 シリーズ
● 各ハードウェアの初期値について
本ブロックの各ハードウェアは , リセット時に以下のように初期化されます。
＜ レジスタ ＞
PPGC(n) → 000000000B
TRG
→ 00000000_00000000B
REVC
→ 00000000_00000000B
GATEC0 → XX00XX00B
GATEC4 → XXXXXX00B
GATEC8 → XX00XX00B
GATEC12 → XXXXXX00B
＜ パルス出力 ＞
PPG(n)
→ "L"
＜ 割込み要求 ＞
IRQ(n)
→ "L"
(n=0 ∼ 15)
上記以外のハードウェアは , 初期化されません。
● PPG の組合せについて
ch.0: PPGC
ch.2: PPGC
MD1
MD0
MD1
MD0
0
0
0
0
0
0
ch.0
ch.1
ch.2
ch.3
0
8 ビット PPG
8 ビット PPG
8 ビット PPG
8 ビット PPG
0
1
8 ビット PPG
8 ビット PPG
8 ビット PPG
8 ビット
プリスケーラ
0
1
0
8 ビット PPG
8 ビット PPG
0
0
1
1
0
1
0
0
8 ビット PPG
8 ビット
プリスケーラ
8 ビット PPG
8 ビット PPG
0
1
0
1
8 ビット PPG
8 ビット
プリスケーラ
8 ビット PPG
8 ビット
プリスケーラ
0
1
1
0
8 ビット PPG
8 ビット
プリスケーラ
0
1
1
1
1
0
0
0
16 ビット PPG
8 ビット PPG
8 ビット PPG
1
0
0
1
16 ビット PPG
8 ビット PPG
8 ビット
プリスケーラ
1
0
1
0
16 ビット PPG
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
CM71-10134-8
16 ビット PPG
設定禁止
16 ビット PPG
設定禁止
16 ビット PPG
設定禁止
16 ビット PPG
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16 ビットプリスケーラ
293
第 11 章 PPG
11.4 PPG の動作説明
MB91470/480 シリーズ
ch.4 ∼ ch.7, ch.8 ∼ ch.11*, ch.12 ∼ ch.15* も , それぞれ , ch.(0, 1, 2, 3) と同じ動作組合せ
が可能です。
以下のように置き換えてください。
ch.0=ch.4/ch.8/ch.12
{
ch.1=ch.5/ch.9/ch.13
ch.2=ch.6/ch.10/ch.14
ch.3=ch.7/ch.11/ch.15
*：MB91470 シリーズには , ch.8 ∼ ch.15 は存在しません。
294
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第 12 章
多機能タイマ
多機能タイマの概要 , レジスタの構成 / 機能 , およ
び動作について説明します。
12.1 多機能タイマの概要
12.2 多機能タイマのブロックダイヤグラム
12.3 多機能タイマの端子
12.4 多機能タイマのレジスタ
12.5 多機能タイマ割込み
12.6 多機能タイマの動作
12.7 多機能タイマの使用上の注意
12.8 多機能タイマのプログラム例
CM71-10134-8
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295
第 12 章 多機能タイマ
12.1 多機能タイマの概要
12.1
MB91470/480 シリーズ
多機能タイマの概要
多機能タイマは , 3 個の 16 ビットフリーランタイマ , 6 個の 16 ビットアウトプット
コンペア , 4 個の 16 ビットインプットキャプチャ , 1 個の波形ジェネレータ , 3 個の
A/D 起動コンペアから構成されています。この波形ジェネレータを PPG と併せて使
用すると , 6 個の別々の波形を 16 ビットフリーランタイマから出力することができ ,
また , 入力パルス幅と外部クロックサイクルを測定することもできます。
• MB91470 シリーズには 1 個の多機能タイマが搭載されています。
• MB91480 シリーズには 2 個の多機能タイマが搭載されています。
■ 多機能タイマの構成
● 16 ビットフリーランタイマ ( × 3)
• 16 ビットフリーランタイマは 16 ビットアップ / ダウンカウンタ , 制御レジスタ , 16
ビットコンペアクリアレジスタ ( バッファレジスタがあります ) , およびプリスケー
ラから構成されています。
• 9種類のカウンタ動作クロック (φ, φ/2, φ/4, φ/8, φ/16, φ/32, φ/64, φ/128, φ/256)を選択す
ることができます (φ：周辺クロック (CLKP))。
• コンペアクリア割込みは , コンペアクリアレジスタと 16 ビットフリーランタイマが
比較され , 一致した場合に生成されます。0 検出割込みは , 16 ビットフリーランタ
イマがカウント値 "0" を検出している間に生成されます。
• コンペアクリアレジスタには , 選択可能なバッファレジスタがあります ( このバッ
ファレジスタに書き込まれたデータはコンペアクリアレジスタへ転送されます ) 。
16 ビットフリーランタイマが停止し , バッファにデータが書き込まれると , 転送は
直ちに実行されます。16 ビットフリーランタイマの動作中にタイマ値 "0" が検出さ
れるとバッファからデータが転送されます。
• アップカウントモードにおいてリセットやソフトウェアクリア , あるいはコンペア
クリアレジスタとのコンペア一致が発生すると , カウンタ値は "0000H" にリセット
されます。
• このカウンタの出力値は , 多機能タイマのアウトプットコンペアとインプットキャ
プチャのクロックカウントとして使用することができます。
• "0" 検出またはコンペア一致時に A/D 起動が可能です。
• フリーランタイマセレクタもしくはリソース入力セレクタによって , フリーランタ
イマとリソース間の結線を設定することが可能です。ただし , シリーズによっては
固定されています。
296
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MB91470/480 シリーズ
第 12 章 多機能タイマ
12.1 多機能タイマの概要
● 16 ビットアウトプットコンペア ( × 6)
• 16 ビットアウトプットコンペアは , 6 つの 16 ビットコンペアレジスタ ( 選択可能な
バッファレジスタがあります ) , コンペア出力ラッチ , コンペア制御レジスタから構
成されています。16 ビットフリーランタイマ値とコンペアレジスタが一致すると ,
割込みが生成され , 出力レベルが反転します。
• 6 つのコンペアレジスタは , 別々に動作させることができます。出力端子と割込み
フラグは各コンペアレジスタに対応しています。
• 2 つのコンペアレジスタを対 ( ペア ) にして出力端子を制御することができます。2
つのコンペアレジスタを一緒に使用することによって出力端子を反転させます。
• 各出力端子の初期値を設定することができます。
• 割込みはアウトプットコンペアレジスタが 16 ビットフリーランタイマと一致した
場合に生成されます。
• 各コンペアユニットに対応するフリーランタイマのチャネルを任意に設定するこ
とが可能です。
● 16 ビットインプットキャプチャ ( × 4)
• インプットキャプチャは , 4 つの独立した外部入力端子と , この端子に対応するキャ
プチャレジスタおよびキャプチャ制御レジスタから構成されています。外部端子に
おいて入力信号のエッジを検出すると , 16 ビットフリーランタイマの値をキャプ
チャレジスタへ格納することができ , また , 割込みも同時に生成されます。
• 外部入力信号の 3 種類のトリガエッジ ( 立上りエッジ , 立下りエッジ , およびその両
方のエッジ ) を選択することができ , また , トリガエッジが立上りエッジであるか立
下りエッジであるかを示すレジスタがあります。
• 4 つのインプットキャプチャを別々に動作させることができます。
• 割込みは外部入力からの有効エッジが検出されると生成されます。
• 各コンペアユニットに対応するフリーランタイマのチャネルを任意に設定するこ
とが可能です。
● 8/16 ビット PPG タイマ ( × 8：MB91470 シリーズ , × 16：MB91480 シリーズ )
• MB91470 シリーズでは , PPG の ch.0/ch.2/ch.4 を波形ジェネレータの出力波形として
使用することができます。
• MB91480 シリーズでは , PPG の ch.0/ch.2/ch.4 を波形ジェネレータ 0 の出力波形 ,
ch.8/ch.10/ch.12 を波形ジェネレータ 1 の出力波形としてそれぞれ選択して使用する
ことができます。
• PPG タイマの詳細については , 「第 11 章 PPG」を参照してください。
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
297
第 12 章 多機能タイマ
12.1 多機能タイマの概要
MB91470/480 シリーズ
● 波形ジェネレータ
• 波形ジェネレータは , 3 つの 16 ビットデッドタイマレジスタ , 3 つのタイマ状態制
御レジスタ , および 1 つの 16 ビット波形制御レジスタから構成されています。
• 波形ジェネレータは , リアルタイム出力 , 16 ビット PPG 波形出力 , ノンオーバラッ
プ 3 相波形出力 ( インバータ制御用 ) , および DC チョッパ波形出力を生成すること
ができます。
• 16 ビットデッドタイマのデッドタイムに基づいて , ノンオーバラップ波形出力を生
成することができます ( デッドタイムタイマ機能 ) 。
• 2 チャネルモード時にリアルタイムアウトプットを動作させることにより , ノン
オーバラップ波形出力を生成することができます ( デッドタイムタイマ機能 ) 。
• リアルタイムアウトプットコンペア一致を検出すると , GATE 信号が生成され , この
信号により PPG タイマの動作が開始または停止します (GATE 機能 ) 。
• リアルタイムアウトプットコンペア一致が検出されると , 16 ビットデッドタイマが
アクティブになり , PPG 動作の制御用 GATE 信号を生成することによって , PPG タ
イマを容易に開始または停止させることができます (GATE 機能 ) 。
• DTTI 端子を使用することによって , 強制的に停止を制御することができます。
• DTTI レジスタにより , 強制的に停止を制御することも可能です。
● A/D 起動コンペア ( × 3)
• 16 ビットフリーランタイマ値とコンペアレジスタが一致したときに , A/D を起動す
ることができます。波形ジェネレータ 0 の場合には 16 ビットフリーランタイマの
ch.0/ch.1/ch.2 のうちいずれかを , 波形ジェネレータ 1 の場合には 16 ビットフリーラ
ンタイマの ch.3/ch.4/ch.5 のいずれかをフリーランタイマ入力として選択することが
できます。
• 16 ビットフリーランタイマのアップカウント時のみ , フリーランタイマ値とコンペ
アレジスタが一致したとき , A/D を起動できます。
• 16 ビットフリーランタイマのダウンカウント時のみ , フリーランタイマ値とコンペ
アレジスタが一致したとき , A/D を起動できます。
• 16 ビットフリーランタイマのアップ / ダウンカウント時 , フリーランタイマ値とコ
ンペアレジスタが一致したとき , A/D を起動できます。
• 2 つのコンペアレジスタにそれぞれ別々の値を設定することが可能で , このときコ
ンペアレジスタ 0 は 16 ビットフリーランタイマのアップカウント時のみ , コンペア
レジスタ 1 はダウンカウント時のみフリーランタイマ値と一致したとき , A/D を起
動できます。
298
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CM71-10134-8
MB91470/480 シリーズ
第 12 章 多機能タイマ
12.1 多機能タイマの概要
■ 多機能タイマ 0 と 1 の相違点
● 16 ビットフリーランタイマ
• 多機能タイマ 0 には , フリーランタイマ 0 ∼ 2 が 3 チャネルあります。
• 多機能タイマ 1 には , フリーランタイマ 3 ∼ 5 が 3 チャネルあります。
● 16 ビットアウトプットコンペア
• 多機能タイマ 0 には , アウトプットコンペア 0 ∼ 5 が 6 チャネルあり , それぞれフ
リーランタイマ 0 ∼ 2 のいずれかをアウトプットコンペア 0 ∼ 5 用入力として選択
することが可能です。
• 多機能タイマ 1 には , アウトプットコンペア 6 ∼ 11 が 6 チャネルあり , 多機能タイ
マ 0 も搭載している場合には , それぞれフリーランタイマ 0 ∼ 5 のいずれかをアウ
トプットコンペア 0 ∼ 11 用入力として選択することが可能です。
● 16 ビットインプットキャプチャ
• 多機能タイマ 0 には , インプットキャプチャ 0 ∼ 3 が 4 チャネルあり , それぞれフ
リーランタイマ 0 ∼ 2 のいずれかをインプットキャプチャ 0 ∼ 3 用入力として選択
することが可能です。
• 多機能タイマ 1 には , インプットキャプチャ 4 ∼ 7 が 4 チャネルあり , 多機能タイ
マ 0 も搭載している場合には , それぞれフリーランタイマ 0 ∼ 5 のいずれかをイン
プットキャプチャ 0 ∼ 11 用入力として選択することが可能です。
● 波形ジェネレータ
• 多機能タイマ 0 には , リアルタイム出力 0 ∼ 5 を持つ波形ジェネレータ 0 が 1 ユニッ
トあり , PPG0/2/4 を出力波形として選択して使用することができます。
• 多機能タイマ 1 には , リアルタイム出力 6 ∼ 11 を持つ波形ジェネレータ 1 が 1 ユ
ニットあり , PPG8/10/12 を出力波形として選択して使用することができます。
● A/D 起動コンペア
• 多機能タイマ 0 には , A/D 起動用トリガ出力 0 ∼ 2 が 3 チャネルあり , それぞれフ
リーランタイマ 0 ∼ 2 のいずれかを A/D 起動コンペア 0 ∼ 2 用入力として選択する
ことが可能です。
• 多機能タイマ 1 には , A/D 起動用トリガ出力 3 ∼ 5 が 3 チャネルあり , それぞれフ
リーランタイマ 3 ∼ 5 のいずれかを A/D 起動コンペア 3 ∼ 5 用入力として選択する
ことが可能です。
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
299
第 12 章 多機能タイマ
12.1 多機能タイマの概要
MB91470/480 シリーズ
■ 各シリーズでの多機能タイマ構成の相違点
● MB91470 シリーズ
• 多機能タイマ 0 のみ搭載されています。
• 波形ジェネレータ 0 の出力波形として選択して使用することができる PPG は ch.0/
ch.2/ch.4 のみです。
● MB91480 シリーズ
• 多機能タイマ 0 と 1 の両方が搭載されています。
• 波形ジェネレータ 0 の出力波形として PPG の ch.0/ch.2/ch.4 のいずれかを選択して使
用することができます。
• 波形ジェネレータ 1 の出力波形として PPG の ch.8/ch.10/ch.12 のいずれかを選択して
使用することができます。
300
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
多機能タイマのブロックダイヤグラム
12.2
多機能タイマのブロックダイヤグラムを示します。
■ 多機能タイマのブロックダイヤグラム
R-bus
MB91470
DTTI0(PP5)
DTTI0
0-2
RTO0(PQ0)
PPG0/2/4
GATE0/2/4
RTO1(PQ1)
0
RTO2(PQ2)
0-5
RTO3(PQ3)
16
0-2
RT0-5
RTO4(PQ4)
0-5
0
RTO5(PQ5)
0-2
16
0-2
0-2
0-2
CKI0
(PP4)
IC0(PP0)
16
0-2
IC1(PP1)
IC2(PP2)
0-3
IC3(PP3)
0-2
0
0-2
0-3
ADTG0
10
12
A/D
2
3
ADTG1
12
A/D
3
ADTG2
12
A/D
4
A/D
0
16
1
CM71-10134-8
TIN2
FUJITSU SEMICONDUCTOR LIMITED
301
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
R-bus
MB91480
DTTI0(PP5)
DTTI0
0-2
RTO0(PQ0)
PPG0/2/4
GATE0/2/4
RTO1(PQ1)
0
RTO2(PQ2)
0-5
RTO3(PQ3)
16
0-5
RT0-5
RTO4(PQ4)
0-5
0
0-2
RTO5(PQ5)
0-2
16
0-5
0-2
CKI0
(PP4)
IC0(PP0)
16
0-5
IC1(PP1)
IC2(PP2)
0-3
IC3(PP3)
0-2
0
0-2
0-3
ADTG0
A/D
ADTG1
0
16
1
TIN2
ADTG2
ADTG3
10
12
A/D
2
3
10
A/D
0
10
A/D
1
A/D
ADTG4
1
0
3-5
3-5
ADTG5
4-7
IC4(PR0)
16
IC5(PR1)
IC6(PR2)
0-5
4-7
IC7(PR3)
CKI1
(PR4)
16
3-5
3-5
0
RTO6(PS0)
3-5
0-5
16
RTO7(PS1)
RT6-11
0-5
6-11
RTO8(PS2)
6-11
RTO9(PS3)
GATE8/10/12
PPG8/10/12
1
RTO10(PS4)
RTO11(PS5)
3-5
DTTI1
DTTI1(PR5)
302
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
■ 16 ビットフリーランタイマのブロックダイヤグラム
16
0-2
R-bus
MB91470
0-2
(CPCLRB0-2)
TCCSL0-2
CKI0
(PP4)
(CPCLR0-2)
1
0-2
16
0-2
0
1-256
(CLKP)
CLK[3 :0]
ECKE
TCCSL0-2
TCCSH0-2
0-2
0-2
BFE
STOP
MODE
A/D
0
SCLR
0
TCCSL0-2
0
0-2
TCCSH0-2 MSI[2:0]
TCCSM0-2
MODE2 MSI[5:3]
TCCSH0-2 IRQZE
IRQZF
ICRE
ICLR
0-2
0
1 ADTRGC0-2
0-2
AD0E
0
SEL0
ADTRGC0-2
1 ADTRGC0-2
AD1E
A/D
0
0
SEL1
ADTRGC0-2
1 ADTRGC0-2
AD2E
0
SEL2
CM71-10134-8
ADTRGC0-2
FUJITSU SEMICONDUCTOR LIMITED
303
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
16
3-5
16
0-2
R-bus
MB91480
MB91470/480 シリーズ
MB91470
3-5
(CPCLRB3-5)
TCCSL3-5
CKI1
(PR4)
(CPCLR3-5)
1
3-5
16
3-5
0
1-256
(CLK P)
CLK[3: 0]
ECKE
TCCSL3-5
TCCSH3-5
3-5
3-5
BFE
STOP
MODE
A/D
1
SCLR
0
TCCSL3-5
0
3-5
TCCSH3-5 MSI[2:0]
TCCSM3-5
MODE2 MSI[5:3]
TCCSH3-5 IRQZE
IRQZF
ICRE
ICLR
3-5
3-5
0
1 ADTRGC3-5
AD0E
0
SEL0
ADTRGC3-5
1 ADTRGC3-5
AD1E
A/D
1
0
SEL1
ADTRGC3-5
1 ADTRGC3-5
AD2E
0
SEL2
304
ADTRGC3-5
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CM71-10134-8
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
■ 16 ビットアウトプットコンペアのブロックダイヤグラム
16
R-bus
MB91470
0-5
0
OCSL0 BUF0
(OCCPB0)
OCSH1
0
BTS0
(OCCPB1)
BTS1
RT1
ICE1
ICP1
OCSL0
0
1
(OCCPB2)
OCSH3
BTS0
2
(OCCP2)
RT2
3
OCSL2 BUF1
)
(OCCPB3)
OCSH3 CMOD
ICE0
ICP0
OCSL2
0
2
OCSH3
0
BTS1
3
(OCCP3)
RT3
ICE1
ICP1
OCSL2
4
OCSL4 BUF0
0
3
(OCCPB4)
OCSH5
0
BTS0
4
(OCCP4)
RT4
5
OCSL4 BUF1
(OCCPB5)
OCSH5 CMOD
ICE0
ICP0
OCSL4
0
4
OCSH5
BTS1
5
(OCCP5)
RT5
ICE1
ICP1
OCSL4
CM71-10134-8
0
1
(OCCP1)
2
OCSL2 BUF0
0
0
OCSH1 CMOD
ICE0
ICP0
OCSL0
0
OCSH1
0
0-2
RT0
1
OCSL0 BUF1
(
0
(OCCP0)
FUJITSU SEMICONDUCTOR LIMITED
0
5
305
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
16
R-bus
MB91480
0-5
0
OCSL0 BUF0
(OCCPB0)
OCSH1
0
BTS0
(OCCPB1)
OCSH1 CMOD
ICE0
ICP0
OCSL0
0
RT1
ICE1
ICP1
OCSL0
0
1
(OCCPB2)
OCSH3
0
BTS0
)
2
(OCCP2)
RT2
3
OCSL2 BUF1
(OCCPB3)
OCSH3 CMOD
ICE0
ICP0
OCSL2
0
2
OCSH3
0
BTS1
3
(OCCP3)
RT3
ICE1
ICP1
OCSL2
4
OCSL4 BUF0
0
3
(OCCPB4)
OCSH5
0
BTS0
4
(OCCP4)
RT4
5
OCSL4 BUF1
(OCCPB5)
OCSH5 CMOD
ICE0
ICP0
OCSL4
0
4
OCSH5
BTS1
5
(OCCP5)
RT5
ICE1
ICP1
OCSL4
306
0
1
(OCCP1)
2
OCSL2 BUF0
0
RT0
OCSH1
BTS1
0-5
0
(OCCP0)
1
OCSL0 BUF1
0
(
MB91470/480 シリーズ
FUJITSU SEMICONDUCTOR LIMITED
0
5
CM71-10134-8
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
16
R-bus
MB91480
6-11
6
OCSL6 BUF0
(OCCPB6)
OCSH7
0
BTS0
(OCCPB7)
CMOD
6
RT7
ICE1
ICP1
OCSL6
1
7
(OCCPB8)
OCSH9
0
BTS0
)
8
(OCCP8)
RT8
9
OCSL8 BUF1
(OCCPB9)
OCSH9
CMOD
ICE0
ICP0
OCSL8
1
8
OCSH9
0
BTS1
9
(OCCP9)
RT9
ICE1
ICP1
OCSL8
10
OCSL10 BUF0
1
9
(OCCPB10)
OCSH11
0
BTS0
10
(OCCP10)
RT10
11
OCSL10 BUF1
(OCCPB11)
OCSH11 CMOD
ICE0
ICP0
OCSL10
1
10
OCSH11
BTS1
11
(OCCP11)
RT11
ICE1
ICP1
OCSL10
CM71-10134-8
1
7
(OCCP7)
8
OCSL8 BUF0
0
OCSH7
ICE0
ICP0
OCSL6
OCSH7
BTS1
0-5
RT6
7
OCSL6 BUF1
0
(
6
(OCCP6)
FUJITSU SEMICONDUCTOR LIMITED
1
11
307
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
■ 16 ビットインプットキャプチャのブロックダイヤグラム
16
0-3
R-bus
MB91470
PICSH01
IEI0
0
IC0(PP0)
(IPCP0)
EG01
EG00
ICP0
ICE0
PICSL01
PICSL01
0
PICSH01
IEI1
1
IC1(PP1)
(IPCP1)
EG11
ICP1
ICE1
PICSL01
(
0-2
EG10
)
PICSL01
1
ICSH23
IEI2
2
IC2(PP2)
(IPCP2)
EG21
EG20
ICP2
ICE2
ICSL23
ICSL23
2
ICSH23
IEI3
3
IC3(PP3)
(IPCP3)
EG31
EG30
ICP3
ICE3
ICSL23
16
3
0-3
R-bus
MB91480
ICSL23
IEI0
PICSH01
0
IC0(PP0)
(IPCP0)
EG01
EG00
ICP0
ICE0
PICSL01
PICSL01
0
IEI1
PICSH01
1
IC1(PP1)
(IPCP1)
EG11
ICP1
ICE1
PICSL01
(
0-5
EG10
)
PICSL01
1
IEI2
ICSH23
2
IC2(PP2)
(IPCP2)
EG21
EG20
ICP2
ICE2
ICSL23
ICSL23
2
IEI3
ICSH23
3
IC3(PP3)
(IPCP3)
EG31
EG30
ICP3
ICE3
ICSL23
308
FUJITSU SEMICONDUCTOR LIMITED
ICSL23
3
CM71-10134-8
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
16
4-7
R-bus
MB91480
IEI0
PICSH45
4
IC4(PR0)
(IPCP4)
EG01
EG00
ICP0
ICE0
PICSL45
PICSL45
4
IEI1
PICSH45
5
IC5(PR1)
(IPCP5)
EG11
(
0-5
EG10
ICP1
ICE1
PICSL45
)
PICSL45
5
IEI2
ICSH67
6
IC6(PR2)
(IPCP6)
EG21
EG20
ICP2
ICE2
ICSL67
ICSL67
6
IEI3
ICSH67
7
IC7(PR3)
(IPCP7)
EG31
EG30
ICP3
ICE3
ICSL67
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
ICSL67
7
309
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
■ 波形ジェネレータのブロックダイヤグラム
0
R-bus
MB91470
DMOD0
DTCR0
GTEN[1: 0]
TMD[2: 0]
RT0/RT1
(16
0/1
(U)
)
RTO0(PQ0)
SIGCR20
PSEL0[1:0 ]
RTO1(PQ1)
GATE0
(X)
GATE1
16
PGEN[1:0]
PICSH01
0
(TMRR0)
/
16
0
TMIF0
TMIE0
DTCR0
0
DMOD1
DTCR1
GTEN[3: 2]
TMD[5: 3]
RT2/RT3
(16
2/3
(V)
)
RTO2(PQ2)
SIGCR20
PPG0
PPG2
PPG4
GATE0
GATE2
GATE4
PSEL1[1:0 ]
RTO3(PQ3)
GATE2
PSEL0[1:0 ]
PSEL1[1:0 ]
PSEL2[1:0 ]
SIGCR20
(Y)
GATE3
16
PGEN[3:2]
PICSH01
1
(TMRR1)
/
(CLKP )
16
DCK[2 :0]
SIGCR10
1
TMIF1
TMIE1
DTCR1
1
DMOD2
DTCR2
GTEN[5: 4]
TMD[8: 6]
RT4/RT5
(16
4/5
(W)
)
RTO4(PQ4)
SIGCR20
PSEL2[1:0 ]
GATE4
RTO5(PQ5)
(Z)
GATE5
16
PGEN[5:4]
PICSH01
2
(TMRR2)
/
16
2
SIGCR10
TMIF2
TMIE2
DTCR2
310
2
NWS[1:0]
FUJITSU SEMICONDUCTOR LIMITED
DTTI
SIGCR10
NRSL
DTIF
DTIE
DTTI0
SIGCR20
DTTI
DTTI0(PP5)
CM71-10134-8
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
1
0
MB91470
R-bus
MB91480
DMOD0
DTCR3
GTEN[1: 0]
TMD[2: 0]
RT6/RT7
(16
6/7
(U)
)
RTO6(PS0)
SIGCR21
PSEL0[1:0 ]
RTO7(PS1)
GATE6
(X)
GATE7
16
PGEN[1:0]
PICSH45
3
(TMRR3)
/
16
3
TMIF0
TMIE0
DTCR3
3
DMOD1
DTCR4
GTEN[3: 2]
TMD[5: 3]
RT8/RT9
(16
8/9
(V)
)
RTO8(PS2)
SIGCR21
PPG8
PPG10
PPG12
GATE8
GATE10
GATE12
PSEL1[1:0 ]
PSEL0[1:0 ]
PSEL1[1:0 ]
PSEL2[1:0 ]
SIGCR21
RTO9(PS3)
GATE8
(Y)
GATE9
16
PGEN[3:2]
PICSH45
4
(TMRR4)
/
(CLKP )
16
DCK[2: 0]
SIGCR11
4
TMIF1
TMIE1
DTCR4
4
DMOD2
DTCR5
GTEN[5: 4]
TMD[8: 6]
RT10/RT11
(16
10/11
(W)
)
RTO10(PS4)
SIGCR21
PSEL2[1:0 ]
GATE10
RTO11(PS5)
(Z)
GATE11
16
PGEN[5:4]
PICSH45
5
(TMRR5)
/
16
5
SIGCR11
TMIF2
TMIE2
DTCR5
CM71-10134-8
5
NWS[1:0]
FUJITSU SEMICONDUCTOR LIMITED
DTTI
SIGCR11
NRSL
DTIF
DTIE
DTTI1
SIGCR21
DTTI
DTTI1(PR5)
311
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
■ A/D 起動コンペアのブロックダイヤグラム
A/D
0-2
0
0
R-bus
MB91470
ADTGSEL0
0
SEL0[1:0 ]
(ADCOMPB0)
ADTGBUF0
BTS0 BUFX0
0
(ADCOMP0)
(10
ADTG0
A/D
2
)
(12
ADTG1
A/D
3
)
(12
ADTG2
A/D
4
)
CE0[1:0]
0-2
ADTGCE0
0
ADTGSEL0
1
SEL1[1:0 ]
(ADCOMPB1)
ADTGBUF0
BTS1 BUFX1
1
(ADCOMP1)
0
1
2
CE1[1: 0]
16
ADTGCE0
1
0-2
0
ADTGSEL0
2
SEL2[1:0 ]
(ADCOMPB2)
0
ADTGBUF0
BTS2 BUFX2
2
(ADCOMP2)
1
CE2[1:0]
ADTRGE2
2)
(
AD2E
312
ADTGCE0
A/D
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
A/D
0-2
0
0
R-bus
MB91480
ADTGSEL0
0
SEL0[1:0]
(ADCOMPB0)
ADTGBUF0
BTS0 BUFX0
0
ADTG0
(ADCOMP0)
A/D
2
10
A/D
0
10
A/D
1
ADTG3
CE0[1: 0]
0-2
1
(A/D
ADTGCE0
0
10
)
ADTGSEL0
1
SEL1[1:0]
(ADCOMPB1)
ADTGBUF0
BTS1 BUFX1
1
ADTG1
(ADCOMP1)
0
1
2
ADTG4
CE1[1:0]
16
(A/D
1
)
ADTGCE0
1
0-2
0
ADTGSEL0
2
SEL2[1:0]
(ADCOMPB2)
0
ADTGBUF0
BTS2 BUFX2
ADTG2
2
(ADCOMP2)
1
CE2[1: 0]
ADTRGE2
2)
(
AD2E
CM71-10134-8
ADTGCE0
A/D
ADTG5
(A/D
FUJITSU SEMICONDUCTOR LIMITED
1
)
313
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
A/D
3-5
0
1
R-bus
MB91480
MB91470/480 シリーズ
ADTG0
3
ADTGSEL1
(A/D
0
)
SEL0[1:0]
(ADCOMPB3)
ADTGBUF1
BTS0 BUFX0
3
(ADCOMP3)
10
A/D
2
10
A/D
0
10
A/D
0
ADTG3
CE0[1:0 ]
3-5
ADTGCE1
0
ADTG1
4
ADTGSEL1
0
(A/D
)
SEL1[1:0]
(ADCOMPB4)
ADTGBUF1
BTS1 BUFX1
4
(ADCOMP4)
ADTG4
3
4
5
CE1[1: 0]
3-5
ADTGCE1
0
ADTG2
5
ADTGSEL1
0
(A/D
)
SEL2[1:0]
(ADCOMPB5)
ADTGBUF1
BTS2 BUFX2
5
(ADCOMP5)
ADTG5
CE2[1: 0]
ADTGCE1
314
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 12 章 多機能タイマ
12.2 多機能タイマのブロックダイヤグラム
MB91470/480 シリーズ
■ フリーランタイマセレクタのブロックダイヤグラム
R-bus
MB91470
(
(
(
0)
1)
2)
(
(
(
0)
1)
2)
(
(
(
0)
1)
2)
FRS0-2
/0
/
16
/0
/
16
/0
/
16
/0
/
16
/0
/
16
/0
/
16
0
1
0
0
0
2
FSOn
n=
)
3
4
5
FRS3-4
16
0
16
1
FSIn
n=
)
16
2
16
3
R-bus
MB91480
FRS0-2/FRS5-7
/0
/
16
/0
/
16
/0
/
16
/0
/
16
/0
/
16
/0
/
16
0
0
0
0
0
0
0
(
(
(
(
(
(
0)
1)
2)
3)
4)
5)
(
(
(
(
(
(
0)
1)
2)
3)
4)
5)
(
(
(
(
(
(
0)
1)
2)
3)
4)
5)
1
2
3
4
5
FSOn
n=
)
/0
/
16
/0
/
16
/0
/
16
/0
/
16
/0
/
16
/0
/
16
6
7
8
9
10
11
FRS3-4/FRS8-9
16
0
16
1
16
2
16
3
FSIn
n=
)
16
4
16
5
16
6
16
7
CM71-10134-8
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315
第 12 章 多機能タイマ
12.3 多機能タイマの端子
12.3
MB91470/480 シリーズ
多機能タイマの端子
多機能タイマの端子について説明します。
■ 多機能タイマの端子
表 12.3-1 多機能タイマ 0 の端子
端子名
I/O 形式
端子機能
プルアップ
オプション
スタンバイ
制御
端子を入力ポートとして
設定 (DDRP:bit5=0)
PP5/DTTI0 PortP 入出力 , DTTI
PP4/CKI0
PP0/IC0
端子設定
PortP 入出力 ,
外部クロック
PortP 入出力 ,
インプット
キャプチャ 0
端子を入力ポートとして
設定 (DDRP:bit4=0)
端子を入力ポートとして
設定 (DDRP:bit0=0)
PP1/IC1
PortP 入出力 ,
インプット
キャプチャ 1
端子を入力ポートとして
設定 (DDRP:bit1=0)
PP2/IC2
PortP 入出力 ,
インプット
キャプチャ 2
端子を入力ポートとして
設定 (DDRP:bit2=0)
PP3/IC3
PortP 入出力 ,
インプット
キャプチャ 3
PQ0/RTO0
(U)
PortQ 入出力 ,
RTO0
RTO0 出力を設定する。
(DDRQ:bit0=1)
PQ1/RTO1
(X)
PortQ 入出力 ,
RTO1
RTO1 出力を設定する。
(DDRQ:bit1=1)
PQ2/RTO2
(V)
PortQ 入出力 ,
RTO2
RTO2 出力を設定する。
(DDRQ:bit2=1)
PQ3/RTO3
(Y)
PortQ 入出力 ,
RTO3
RTO3 出力を設定する。
(DDRQ:bit3=1)
PQ4/RTO4
(W)
PortQ 入出力 ,
RTO4
RTO4 出力を設定する。
(DDRQ:bit4=1)
PQ5/RTO5
(Z)
PortQ 入出力 ,
RTO5
RTO5 出力を設定する。
(DDRQ:bit5=1)
CMOS 出力 ,
CMOS
ヒステリ
シス入力
選択可能
あり
端子を入力ポートとして
設定 (DDRP:bit3=0)
DDRx ：ポート方向レジスタ
OCSHx：コンペア制御レジスタ
316
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第 12 章 多機能タイマ
12.3 多機能タイマの端子
MB91470/480 シリーズ
表 12.3-2 多機能タイマ 1 の端子
I/O 形式
プルアップ
オプション
スタンバイ
制御
端子名
端子機能
PR5/DTTI1
PortR 入出力 ,
DTTI
端子を入力ポートとして設
定 (DDRR:bit5=0)
PortR 入出力 ,
外部クロック
PortR 入出力 ,
インプット
キャプチャ 0
端子を入力ポートとして設
定 (DDRR:bit4=0)
PR4/CKI1
PR0/IC4
端子設定
端子を入力ポートとして設
定 (DDRR:bit0=0)
PR1/IC5
PortR 入出力 ,
インプット
キャプチャ 1
端子を入力ポートとして設
定 (DDRR:bit1=0)
PR2/IC6
PortR 入出力 ,
インプット
キャプチャ 2
端子を入力ポートとして設
定 (DDRR:bit2=0)
PR3/IC7
PortR 入出力 ,
インプット
キャプチャ 3
PS0/RTO6
(U)
PortS 入出力 ,
RTO6
RTO6 出力を設定する。
(DDRS:bit0=1)
PS1/RTO7
(X)
PortS 入出力 ,
RTO7
RTO7 出力を設定する。
(DDRS:bit1=1)
PS2/RTO8
(V)
PortS 入出力 ,
RTO8
RTO8 出力を設定する。
(DDRS:bit2=1)
PS3/RTO9
(Y)
PortS 入出力 ,
RTO9
RTO9 出力を設定する。
(DDRS:bit3=1)
PS4/RTO10
(W)
PortS 入出力 ,
RTO10
RTO10 出力を設定する。
(DDRS:bit4=1)
PS5/RTO11
(Z)
PortS 入出力 ,
RTO11
RTO11 出力を設定する。
(DDRS:bit5=1)
CMOS 出力 ,
CMOS
ヒステリ
シス入力
選択可能
あり
端子を入力ポートとして設
定 (DDRR:bit3=0)
DDRx ：ポート方向レジスタ
OCSHx：コンペア制御レジスタ
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
317
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
12.4 多機能タイマのレジスタ
多機能タイマ 0/1 の全レジスタについて説明します。
多機能タイマ 1 のレジスタには * 印が付いています。
■ 16 ビットフリーランタイマのレジスタ
コンペアクリアバッファレジスタ , コンペアクリアレジスタ ( 上位 )
CPCLRBHn/CPCLRHn
アドレス :
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.0: 0000B4H ch.3*: 0001B4H
CL15 CL14 CL13 CL12 CL11 CL10 CL09 CL08
ch.1: 0000BCH ch.4*: 0001BCH
ch.2: 0000C4H ch.5*: 0001C4H
W
W
W
W
W
W
W
CPCLRBH ライト→ W
R
R
R
R
R
R
R
R
CPCLRH リード→
(1)
(1)
(1)
(1)
(1)
(1)
(1)
初期値→ (1)
コンペアクリアバッファレジスタ , コンペアクリアレジスタ ( 下位 )
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CPCLRBLn/CPCLRLn
CL07 CL06 CL05 CL04 CL03 CL02 CL01 CL00
W
W
W
W
W
W
W
CPCLRBL ライト→ W
R
R
R
R
R
R
R
CPCLRL リード→ R
(1)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
初期値→
タイマデータレジスタ ( 上位 )
TCDTHn
アドレス :
ch.0: 0000B6H ch.3*: 0001B6H
ch.1: 0000BEH ch.4*: 0001BEH
ch.2: 0000C6H ch.5*: 0001C6H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
T15
T14
T13
T12
T11
T10
T09
T08
リード / ライト→ R/W
初期値→ (0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit6
bit5
bit4
bit3
bit2
bit1
bit0
タイマデータレジスタ ( 下位 )
bit7
TCDTLn
T07
T06
T05
T04
T03
T02
T01
T00
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
n=0/1/2:FRT0/1/2,n=3/4/5:FRT3/4/5
*：MB91470 シリーズは ch.0 ∼ ch.2 のみ ,
MB91480 シリーズは ch.0 ∼ ch.5 を使用可能です。
( 続く )
318
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
( 続き )
タイマ状態制御レジスタ ( 上位 )
TCCSHn
アドレス :
ch.0: 0000B8H ch.3*: 0001B8H
ch.1: 0000C0H ch.4*: 0001C0H
ch.2: 0000C8H ch.5*: 0001C8H
bit15
bit12
bit11
bit10
bit9
bit8
ECKE IRQZF IRQZE MSI2
MSI1
MSI0
ICLR
ICRE
リード / ライト→ R/W
初期値→ (0)
bit14
bit13
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit6
bit5
bit4
bit3
bit2
bit1
bit0
タイマ状態制御レジスタ ( 下位 )
TCCSLn
アドレス :
ch.0: 0000B9H ch.3*: 0001B9H
ch.1: 0000C1H ch.4*: 0001C1H
ch.2: 0000C9H ch.5*: 0001C9H
bit7
BFE
リード / ライト→ R/W
初期値→ (0)
STOP MODE SCLR CLK3 CLK2 CLK1 CLK0
R/W
(1)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
−
MODE2
MSI5
MSI4
MSI3
−
(−)
−
(−)
−
(−)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit6
bit5
bit4
bit3
bit2
bit1
bit0
タイマ状態制御レジスタ M
TCCSMn
アドレス :
bit15
ch.0: 0000BAH ch.3*: 0001BAH
−
ch.1: 0000C2H ch.4*: 0001C2H
ch.2: 0000CAH ch.5*: 0001CAH
リード / ライト→ −
初期値→ ( − )
A/D 起動制御レジスタ
ADTRGCn
アドレス :
bit7
ch.0: 0000BBH ch.3*: 0001BBH
−
ch.1: 0000C3H ch.4*: 0001C3H
ch.2: 0000CBH ch.5*: 0001CBH
リード / ライト→ −
初期値→ ( − )
SEL2 SEL1 SEL0
R/W
(0)
R/W
(0)
R/W
(0)
−
−
(−)
AD2E AD1E AD0E
R/W
(0)
R/W
(0)
R/W
(0)
*：MB91470 シリーズは ch.0 ∼ ch.2 のみ ,
MB91480 シリーズは ch.0 ∼ ch.5 が使用可能です。
n=0/1/2:FRT0/1/2,n=3/4/5:FRT3/4/5
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319
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ フリーランタイマ選択レジスタ
フリーランタイマ選択レジスタ ( 上位 )：アウトプットコンペア用
FRS1, FRS6*
アドレス : FRS1: 0000CEH
FRS6*: 0001CEH
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
− FSO14 FSO13 FSO12 − FSO10 FSO9 FSO8
R/W R/W R/W
R/W R/W R/W
リード / ライト→ −
−
(0)
(0)
(0)
(0)
(0)
(0)
初期値 (FRS1) → ( − )
(−)
(0)
(1)
(1)
(0)
(1)
(1)
初期値 (FRS6) → ( − )
(−)
フリーランタイマ選択レジスタ ( 下位 )：アウトプットコンペア用
FRS0, FRS2 , FRS5*, FRS7*
アドレス : FRS0: 0000CFH
FRS2: 0000CDH
FRS5*: 0001CFH
FRS7*: 0001CDH
bit7
−
bit6
bit5
bit4
FSO6 FSO5 FSO4
R/W
(0)
(1)
R/W
(0)
(1)
−
bit2
bit1
bit0
FSO2 FSO1 FSO0
R/W
(0)
(0)
R/W
(0)
(1)
R/W
(0)
(1)
bit10
bit9
bit8
FSI14 FSI13 FSI12
FSI10 FSI9
−
−
R/W
R/W
R/W
R/W R/W
リード / ライト→ −
−
(0)
(0)
(0)
(0)
(0)
初期値 (FRS4) → ( − )
(−)
(0)
(1)
(1)
(0)
(1)
初期値 (FRS9) → ( − )
(−)
FSI8
R/W
(0)
(1)
リード / ライト→ −
初期値 (FRS0/FRS2) → ( − )
初期値 (FRS5/FRS7) → ( − )
R/W
(0)
(0)
bit3
−
(−)
(−)
フリーランタイマ選択レジスタ ( 上位 )：インプットキャプチャ用
FRS4, FRS9*
アドレス : FRS4: 0000D2H
FRS9*: 0001D2H
bit15
bit14
bit13
bit12
bit11
フリーランタイマ選択レジスタ ( 下位 )：インプットキャプチャ用
FRS3, FRS8*
アドレス : FRS3: 0000D3H
FRS8*: 0001D3H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
FSI6
FSI5
FSI4
−
FSI2
FSI1
FSI0
R/W
(0)
(0)
R/W
(0)
(1)
R/W
(0)
(1)
−
(−)
(−)
R/W
(0)
(0)
R/W
(0)
(1)
R/W
(0)
(1)
リード / ライト→ −
初期値 (FRS3) → ( − )
初期値 (FRS8) → ( − )
R/W: リード / ライト可能
＊ : MB91470 シリーズでは使用不可
320
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ 16 ビットアウトプットコンペアのレジスタ
アウトプットコンペアバッファレジスタ , アウトプットコンペアレジスタ ( 上位 )
OCCPBH0 ∼ OCCPBH5/OCCPH0 ∼ OCCPH5
OCCPBH6* ∼ OCCPBH11*/OCCPH6* ∼ OCCPH11*
アドレス
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.0: 0000A0H ch.6: 0001A0H
OP15 OP14 OP13 OP12 OP11 OP10 OP09 OP08
ch.1: 0000A2H ch.7: 0001A2H
ch.2: 0000A4H ch.8: 0001A4H
ch.3: 0000A6H ch.9: 0001A6H
ch.4: 0000A8H ch.10: 0001A8H
ch.5: 0000AAH ch.11: 0001AAH
W
W
W
W
W
W
W
OCCPBH ライト→ W
R
R
R
R
R
R
R
OCCPH リード→ R
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
アウトプットコンペアバッファレジスタ , アウトプットコンペアレジスタ ( 下位 )
OCCPBL0 ∼ OCCPBL5/OCCPL0 ∼ OCCPL5
OCCPBL6* ∼ OCCPBL11*/OCCPL6* ∼ OCCPL11*
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
OP07 OP06 OP05 OP04 OP03 OP02 OP01 OP00
W
W
W
W
W
W
W
OCCPBL ライト→ W
R
R
R
R
R
R
R
R
OCCPL リード→
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→
コンペア制御レジスタ 1, 3, 5, 7*, 9*, 11* ( 上位 )
OCSH1, OCSH3, OCSH5, OCSH7*, OCSH9*, OCSH11*
アドレス
bit15
ch.1: 0000ACH ch.7: 0001ACH
−
ch.3: 0000AEH ch.9: 0001AEH
ch.5: 0000B0H ch.11: 0001B0H
リード / ライト→ −
初期値→ ( − )
bit14
bit13
bit12
bit11
bit10
−
−
R/W
(0)
−
(−)
−
(−)
R/W
(0)
R/W
(0)
bit4
bit3
bit2
bit1
bit0
BTS1 BTS0 CMOD
R/W
(1)
R/W
(1)
bit9
bit8
OTD1 OTD0
コンペア制御レジスタ 0, 2, 4, 6*, 8*, 10* ( 下位 )
OCSL0, OCSL2, OCSL4, OCSL6*, OCSL8*, OCSL10*
アドレス
bit7
ch.0: 0000ADH ch.6: 0001ADH
IOP1
ch.2: 0000AFH ch.8: 0001AFH
ch.4: 0000B1H ch.10: 0001B1H
リード / ライト→ R/W
初期値→ (0)
bit6
bit5
IOP0
IOE1
IOE0 BUF1 BUF0 CST1 CST0
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(1)
R/W
(1)
R/W
(0)
R/W
(0)
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
コンペアモード制御レジスタ
OCMOD0, OCMOD1*
アドレス
ch.0: 0000B2H
ch.1: 0001B2H
リード / ライト→ −
初期値→ ( − )
−
(−)
MOD15 MOD14 MOD13 MOD12 MOD11 MOD10
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
＊ : MB91470 シリーズでは使用不可
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321
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ 16 ビットインプットキャプチャのレジスタ
インプットキャプチャデータレジスタ ( 上位 )
IPCPH0 ∼ IPCPH3, IPCPH4* ∼ IPCPH7*
アドレス
ch.0: 0000D4H
ch.1: 0000D6H
ch.2: 0000D8H
ch.3: 0000DAH
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.4: 0001D4H
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
ch.5: 0001D6H
ch.6: 0001D8H
ch.7: 0001DAH
R
R
R
R
R
R
R
R
リード→
(X)
(X)
(X)
(X)
(X)
(X)
(X)
(X)
初期値→
インプットキャプチャデータレジスタ ( 下位 )
IPCPL0 ∼ IPCPL3, IPCPL4* ∼ IPCPL7*
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
R
R
R
R
R
R
R
R
リード→
(X)
(X)
(X)
(X)
(X)
(X)
(X)
(X)
初期値→
インプットキャプチャ状態制御レジスタ (ch.2, ch.3*) ( 上位 )
ICSH23, ICSH67
アドレス
ch.0: 0000DEH
ch.1: 0001DEH
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
−
−
−
−
−
−
IEI3
IEI2
−
(−)
−
(−)
−
(−)
−
(−)
−
(−)
R
(0)
R
(0)
bit1
bit0
リード→ −
初期値→ ( − )
インプットキャプチャ状態制御レジスタ (ch.2, ch.3, ch.6*, ch.7*) ( 下位 )
ICSL23, ICSL67
アドレス
ch.0: 0000DFH
ch.1: 0001DFH
リード / ライト→
初期値→
bit7
bit6
bit5
bit4
bit3
ICP3
ICP2
ICE3
ICE2 EG31 EG30 EG21 EG20
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit2
R/W
(0)
R/W
(0)
R/W
(0)
PPG 出力制御 / インプットキャプチャ状態制御レジスタ (ch.0, ch.1, ch.4*, ch.5*) ( 上位 )
PICSH01, PICSH45
bit15
アドレス
ch.0: 0000DCH
ch.1: 0001DCH
bit14
bit13
bit12
bit11
bit10
PGEN5 PGEN4 PGEN3 PGEN2 PGEN1 PGEN0
ライト→
初期値→
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
bit9
bit8
IEI1
IEI0
R
(0)
R
(0)
bit1
bit0
インプットキャプチャ状態制御レジスタ (ch.0, ch.1, ch.4*, ch.5*) ( 下位 )
PICSL01, PICSL45
アドレス
ch.0: 0000DDH
ch.1: 0001DDH
リード / ライト→
初期値→
bit7
bit6
bit5
ICP1
ICP0
ICE1
ICE0 EG11 EG10 EG01 EG00
bit4
bit3
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit2
R/W
(0)
R/W
(0)
R/W
(0)
＊ : MB91470 シリーズでは使用不可
322
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ 波形ジェネレータのレジスタ
16 ビットデッドタイマレジスタ ( 上位 )
TMRRH0, TMRRH1, TMRRH2, TMRRH3*, TMRRH4*, TMRRH5*
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
アドレス
波形ジェネレータ 0: 波形ジェネレータ 1*:
TR15 TR14 TR13 TR12 TR11 TR10 TR09 TR08
ch.0: 0000E0H ch.3: 0001E0H
ch.1: 0000E2H ch.4: 0001E2H
ch.2: 0000E4H ch.5: 0001E4H
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(X)
(X)
(X)
(X)
(X)
(X)
(X)
初期値→ (X)
16 ビットデッドタイマレジスタ ( 下位 )
TMRRL0, TMRRL1, TMRRL2, TMRRL3*, TMRRL4*, TMRRL5*
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TR07 TR06 TR05 TR04 TR03 TR02 TR01 TR00
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(X)
(X)
(X)
(X)
(X)
(X)
(X)
初期値→ (X)
16 ビットデッドタイマ状態制御レジスタ 0, 3*
DTCR0, DTCR3
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
DMOD0 GTEN1 GTEN0 TMIF0 TMIE0 TMD2 TMD1 TMD0
アドレス
波形ジェネレータ 0: 0000E8H
波形ジェネレータ 1*: 0001E8H
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
16 ビットデッドタイマ状態制御レジスタ 1, 4*
DTCR1, DTCR4
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DMOD1 GTEN3 GTEN2 TMIF1 TMIE1 TMD5 TMD4 TMD3
アドレス
波形ジェネレータ 0: 0000E9H
波形ジェネレータ 1*: 0001E9H
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
16 ビットデッドタイマ状態制御レジスタ 2, 5*
DTCR2, DTCR5
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
DMOD2 GTEN5 GTEN4 TMIF2 TMIE2 TMD8 TMD7 TMD6
アドレス
波形ジェネレータ 0: 0000EAH
波形ジェネレータ 1*: 0001EAH
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
波形制御レジスタ 10, 11*
SIGCR10, SIGCR11
bit7
DTIE
アドレス
波形ジェネレータ 0: 0000EDH
波形ジェネレータ 1*: 0001EDH
リード / ライト→ R/W
初期値→ (0)
bit6
bit5
bit4
bit3
bit2
bit1
bit0
DTIF NRSL DCK2 DCK1 DCK0 NWS1 NWS0
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
*: 波形ジェネレータ 1 は MB91470 シリーズでは使用不可
( 続く )
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323
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
( 続き )
波形制御レジスタ 20, 21
SIGCR20, SIGCR21
bit7
PSEL21
アドレス
波形ジェネレータ 0: 0000EFH
波形ジェネレータ 1*: 0001EFH
リード / ライト→ R/W
初期値→ (0)
bit6
bit5
bit4
bit3
bit2
PSEL20
PSEL11
PSEL10
PSEL01
PSEL00
bit1
−
bit0
DTTI
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
−
(−)
R/W
(1)
*: 波形ジェネレータ 1 は MB91470 シリーズでは使用不可
324
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ A/D 起動コンペアのレジスタ
コンペアレジスタ 0, 1, 2, 3*, 4*, 5* ( 上位 )
ADCOMPB0/ADCOMP0, ADCOMPB1/ADCOMP1, ADCOMPB2/ADCOMP2,
ADCOMPB3/ADCOMP3,ADCOMPB4/ADCOMP4, ADCOMPB5/ADCOMP5
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
アドレス
ch.0: 0000F0H ch.3: 0001F0H
ch.1: 0000F4H ch.4: 0001F4H CMP15 CMP14 CMP13 CMP12 CMP11 CMP10 CMP09 CMP08
ch.2: 0000F8H ch.5: 0001F8H
アドレス (ADCOMPD)
ch.0: 0000F2H ch.3: 0001F2H
ch.1: 0000F6H ch.4: 0001F6H
ch.2: 0000FAH ch.5: 0001FAH
ADCOMPB0 ∼ ADCOMPB5
リード / ライト→
R
R
R
R
R
R
R
R
ADCOMP0 ∼ ADCOMP5
リード / ライト→
W
W
W
W
W
W
W
W
初期値→
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
コンペアレジスタ 0, 1, 2, 3*, 4*, 5* ( 下位 )
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CMP07 CMP06 CMP05 CMP04 CMP03 CMP02 CMP01 CMP00
ADCOMPB0 ∼ ADCOMPB5
リード / ライト→
R
R
R
R
R
R
R
R
ADCOMP0 ∼ ADCOMP5
リード / ライト→
W
W
W
W
W
W
W
W
初期値→
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
−
−
−
R/W
R/W
R/W
R/W
R/W
R/W
初期値→ ( − )
(−)
(0)
(0)
(0)
(0)
(0)
(0)
コンペアカウント方向選択レジスタ
ADTGSEL0, ADTGSEL1*
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
コンペア許可レジスタ
ADTGCE0, ADTGCE1*
アドレス
A/D 起動コンペア 0: 0000FFH
A/D 起動コンペア 1: 0001FFH
リード / ライト→
アドレス
A/D 起動コンペア 0: 0000FEH
A/D 起動コンペア 1: 0001FEH
リード / ライト→
CE2[1] CE2[0] CE1[1] CE1[0] CE0[1] CE0[0]
SEL2[1] SEL2[0] SEL1[1] SEL1[0] SEL0[1] SEL0[0]
−
−
−
−
R/W
R/W
R/W
R/W
R/W
R/W
(−)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ ( − )
( 続く )
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325
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
( 続き )
バッファ制御レジスタ
ADTGBUF0, ADTGBUF1*
bit7
アドレス
A/D 起動コンペア 0: 0000FDH
A/D 起動コンペア 1: 0001FDH
リード / ライト→
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
BTS2 BTS1 BTS0
−
−
R/W
R/W
R/W
−
R/W
R/W
R/W
(0)
(0)
(0)
(−)
(1)
(1)
(1)
初期値→ ( − )
BUFX2 BUFX1 BUFX0
＊ : MB91470 シリーズでは使用不可
326
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
12.4.1
コンペアクリアバッファレジスタ
(CPCLRBH0 ∼ CPCLRBH5, CPCLRBL0 ∼
CPCLRBL5) /
コンペアクリアレジスタ
(CPCLRH0 ∼ CPCLRH5, CPCLRL0 ∼ CPCLRL5)
コンペアクリアバッファレジスタ (CPCLRBH, CPCLRBL) は , コンペアクリアレジ
スタ (CPCLRH, CPCLRL) に存在する 16 ビットバッファレジスタです。CPCLRBH,
CPCLRBL レジスタと CPCLRH, CPCLRL レジスタは , 両方とも同じアドレスに存
在します。
■ コンペアクリアバッファレジスタ (CPCLRBH0 ∼ CPCLRBH5, CPCLRBL0 ∼
CPCLRBL5)
コンペアクリアバッファレジスタ ( 上位 )
CPCLRBH0 ∼ CPCLRBH5
アドレス :
ch.0: 0000B4H
ch.1: 0000BCH
ch.2: 0000C4H
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.3*: 0001B4H
CL15 CL14 CL13 CL12 CL11 CL10 CL09 CL08
ch.4*: 0001BCH
ch.5*: 0001C4H
W
W
W
W
W
W
W
W
ライト→
(1)
(1)
(1)
(1)
(1)
(1)
(1)
初期値→ (1)
コンペアクリアバッファレジスタ ( 下位 )
bit7
CPCLRBL0 ∼ CPCLRBL5
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CL07 CL06 CL05 CL04 CL03 CL02 CL01 CL00
ライト→
初期値→
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W
(1)
W : ライトオンリ
＊ : MB91470 シリーズでは使用不可
コンペアクリアバッファレジスタは , コンペアクリアレジスタ (CPCLRH, CPCLRL) と
同じアドレスに存在するバッファレジスタです。バッファ機能が無効になるか ( タイ
マ状態制御レジスタ下位 (TCCSL) の BFE：bit7=0) , またはフリーランタイマが停止す
ると , コンペアクリアバッファレジスタの値が直ちにコンペアクリアレジスタへ転送
されます。バッファ機能が有効になると , 16 ビットフリーランタイマのカウント値 "0"
が検出されたときに値がコンペアクリアレジスタへ転送されます。
このレジスタへアクセスする場合は , ハーフワードもしくはワードアクセス命令をご
使用ください。
リードモディファイライト系命令でのアクセスは行わないでください。
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327
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ コンペアクリアレジスタ (CPCLRH0 ∼ CPCLRH5, CPCLRL0 ∼ CPCLRL5)
コンペアクリアレジスタ ( 上位 )
CPCLRH0 ∼ CPCLRH5
アドレス :
ch.0: 0000B4H
ch.1: 0000BCH
ch.2: 0000C4H
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.3*: 0001B4H
CL15 CL14 CL13 CL12 CL11 CL10 CL09 CL08
ch.4*: 0001BCH
ch.5*: 0001C4H
R
R
R
R
R
R
R
R
リード→
(1)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
初期値→
コンペアクリアレジスタ ( 下位 )
bit7
CPCLRL0 ∼ CPCLRL5
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CL07 CL06 CL05 CL04 CL03 CL02 CL01 CL00
リード→
初期値→
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R
(1)
R : リードオンリ
＊ : MB91470 シリーズでは使用不可
コンペアクリアレジスタは , 16 ビットフリーランタイマのカウント値と比較するため
に使用します。アップカウントモード時は , このレジスタが 16 ビットフリーランタイ
マのカウント値と一致すると , 16 ビットフリーランタイマは "0000H" にリセットされ
ます。アップダウンカウントモード時は , このレジスタが 16 ビットフリーランタイマ
のカウント値と一致すると , 16 ビットフリーランタイマはアップカウントからダウン
カウントに変わるか , または "0" 検出時にダウンカウントからアップカウントに変わり
ます。
このレジスタへアクセスする場合は , ハーフワードもしくはワードアクセス命令をご
使用ください。
リードモディファイライト系命令でのアクセスは行わないでください。
328
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
タイマデータレジスタ
(TCDTH0 ∼ TCDTH5, TCDTL0 ∼ TCDTL5)
12.4.2
タイマデータレジスタ (TCDTH, TCDTL) は , 16 ビットフリーランタイマのカウント
値を読み出すために使用します。また，16 ビットフリーランタイマのカウント値を
設定することができます。
■ タイマデータレジスタ (TCDTH0 ∼ TCDTH5, TCDTL0 ∼ TCDTL5)
タイマデータレジスタ ( 上位 )
TCDTH0 ∼ TCDTH5
アドレス :
bit15
ch.0: 0000B6H ch.3*: 0001B6H
T15
ch.1: 0000BEH ch.4*:0001BEH
ch.2: 0000C6H ch.5*: 0001C6H
リード / ライト→ R/W
初期値→ (0)
bit14
bit13
bit12
bit11
bit10
bit9
bit8
T14
T13
T12
T11
T10
T09
T08
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
T07
R/W
(0)
T06
R/W
(0)
T05
R/W
(0)
T04
R/W
(0)
T03
R/W
(0)
T02
R/W
(0)
T01
R/W
(0)
T00
R/W
(0)
タイマデータレジスタ ( 下位 )
TCDTL0 ∼ TCDTL5
リード / ライト→
初期値→
R/W : リード / ライト可能
＊ : MB91470 シリーズでは使用不可
タイマデータレジスタは , 16 ビットフリーランタイマのカウント値を読み出すために
使用します。カウント値は , リセットが発生すると直ちに "0000H" にクリアされます。
タイマ値は , このレジスタへ値を書き込むことで設定することができます。ただし , 値
の書込みはタイマの停止中 ( タイマ状態制御レジスタ下位 (TCCSL) の STOP：bit6=1)
でなければなりません。タイマデータレジスタへアクセスする場合は , ハーフワードも
しくはワードアクセス命令をご使用ください。
16 ビットフリーランタイマは , 以下の要因が発生すると直ちに初期化されます。
• リセット
• 16
ビットフリーランタイマ動作中（タイマ状態制御レジスタ下位
の
(TCCSL)
STOP:bit6=0）のタイマ状態制御レジスタ (TCCSL) のクリアビット (SCLR:bit4)=1
（注意事項） 16 ビットフリーランタイマ停止中（タイマ状態制御レジスタ (TCCSL) の
STOP:bit6=1）の，タイマ状態制御レジスタ (TCCSL) のクリアビット
(SCLR:bit4)=1 としても，16 ビットフリーランタイマは初期化されません。
• アップカウントモード ( タイマ状態制御レジスタ下位 (TCCSL) の MODE：bit5=0) 時
におけるコンペアクリアレジスタとタイマカウント値の一致
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329
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
12.4.3
MB91470/480 シリーズ
タイマ状態制御レジスタ (TCCSH0 ∼ TCCSH5,
TCCSL0 ∼ TCCSL5, TCCSM0 ∼ TCCSM5)
タイマ状態制御レジスタ (TCCSH, TCCSL, TCCSM) は , 16 ビットフリーランタイ
マの動作を制御するために使用する 16 ビットレジスタ /8 ビットレジスタです。
■ タイマ状態制御レジスタ , 上位バイト (TCCSH0 ∼ TCCSH5)
タイマ状態制御レジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
ECKE
IRQZF
IRQZE
MSI2
MSI1
MSI0
ICLR
ICRE
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
TCCSH0 ~ TCCSH5
アドレス :
FRT0: 0000B8H FRT3*: 0001B8H
FRT1: 0000C0H FRT4*: 0001C0H
FRT2: 0000C8H FRT5*: 0001C8H
初期値 :00000000B
ICRE
コンペアクリア割込み要求許可ビット
0
割込み要求を禁止する
1
割込み要求を許可する
コンペアクリア割込みフラグビット
ICLR
読出し時
書込み時
0
コンペアクリア一致なし
このビットをクリアする
1
コンペアクリア一致あり
このビットに影響を与えない
MSI2
MSI1
MSI0
割込みマスク選択ビット
0
0
0
1 回目の一致が発生したときに割込み生成
0
0
1
2 回目の一致が発生したときに割込み生成
0
1
0
3 回目の一致が発生したときに割込み生成
0
1
1
4 回目の一致が発生したときに割込み生成
1
0
0
5 回目の一致が発生したときに割込み生成
1
0
1
6 回目の一致が発生したときに割込み生成
1
1
0
7 回目の一致が発生したときに割込み生成
1
1
1
8 回目の一致が発生したときに割込み生成
IRQZE
0 検出割込み要求許可ビット
0
割込み要求を禁止にする
1
割込み要求を許可する
0 検出割込みフラグビット
IRQZF
R/W : リード / ライト可能
: 初期値
330
読出し時
書込み時
0
ゼロは検出されない
このビットをクリアする
1
ゼロが検出される
このビットに影響を与えない
ECKE
クロック選択ビット
0
周辺クロック (CLKP)
1
外部クロック (CKI0/CKI1)
＊ : MB91470 シリーズでは使用不可
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-1 タイマ状態制御レジスタ , 上位バイト (TCCSH) ( １ / ３ )
ビット名
機能
• このビットは , 周辺クロック (CLKP) または外部クロック (CKI0/
CKI1) を 16 ビットフリーランタイマのカウントクロックとして選
択するために使用します。
• このビットに "0" を設定した場合：
周辺クロック (CLKP) が選択されます。カウントクロック周波数
を選択するためには, TCCSLレジスタのクロック周波数選択ビット
bit15
ECKE：
クロック選択
ビット
(CLK3 ∼ CLK0：bit3 ∼ bit0) も選択しなければなりません。
• このビットに "1" を設定した場合：
外部クロック (CKI0/CKI1) が選択されます。外部クロック (CKI0/
CKI1) は , "CKI" 端子から入力されます。したがって , ポート方向
レジスタ (DDRP, DDRR) の bit4 へ "0" を書き込んで外部クロック
入力を有効にしなければなりません。
( 注意事項 )
カウントクロックは , このビットが設定されると直ち
に変更されます。したがって , このビットの変更は ,
アウトプットコンペアとインプットキャプチャが停止
している間でなければなりません。
• 16 ビットフリーランタイマのカウント値が "0000H" のとき , この
ビットには "1" がセットされます。
• このビットに "0" を設定した場合：このビットはクリアされます。
• このビットに"1"を設定した場合：このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
( 注意事項 )
bit14
IRQZF：
0 検出割込み
フラグビット
16 ビットフリーランタイマ動作中（タイマ状態制御
レジスタ (TCCSL) の STOP:bit6=0）時の，ソフトウェ
アクリア ( タイマ状態制御レジスタ下位 (TCCSL) の
SCLR：bit4 への "1" 書込み ) では , このビットは設定
されません。
アップダウンカウントモード ( タイマ状態制御レジス
タ下位 (TCCSL) の MODE：bit5=1) 時は , 割込みマス
ク選択ビット ( タイマ状態制御レジスタ上位 (TCCSH)
の MSI2 ∼ MSI0：bit12 ∼ bit10 が "000B" 以外 ) で設
定した割込みが発生したときにこのビットに "1" が設
定されます。割込みが発生しないときは , このビット
に "1" は設定されません。
アップカウントモード (MODE：bit5=0) 時には ,
MSI2 ∼ MSI0：bit12 ∼ bit10 の値とは無関係に , こ
のビットは 0 検出が発生するたびに設定されます。
bit13
IRQZE：
0 検出割込み
要求許可ビット
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このビットと割込みフラグビット (IRQZF：bit14) に "1" が設定される
と , CPU に対する割込み要求が生成されます。
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331
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-1 タイマ状態制御レジスタ , 上位バイト (TCCSH) ( ２ / ３ )
ビット名
機能
タイマ状態制御レジスタ M の MODE2:bit11=0 のとき
• これらのビットは, アップカウントモード (タイマ状態制御レジス
タ下位 (TCCSL) の MODE:bit5=0) 時には , コンペアクリア割込み
のマスク回数を設定するために使用します。アップダウンカウン
トモード ( タイマ状態制御レジスタ下位 (TCCSL) の MODE:bit5=1)
時は , 0 検出割込みのマスク回数を設定するために使用します。
• このビットに"0"を設定した場合, 割込み要因はマスクされません。
タイマ状態制御レジスタ M の MODE2:bit11=1 のとき
• これらのビットは , アップダウンカウントモード ( タイマ状態制御
レジスタ下位 (TCCSL) の MODE:bit5=1) 時は , 0 検出割込みのマス
bit12
∼
bit10
MSI2 ∼ MSI0：
割込みマスク
選択ビット
ク回数を設定するために使用します。
• アップカウントモード ( タイマ状態制御レジスタ下位 (TCCSL) の
MODE:bit5=0) の設定は禁止します。
( 注意事項 )
読出し値はマスクカウンタ値です。
リードモディファイライト系命令時 , 読出し値はマス
クレジスタ値です。
書込み時の書込みデータは , マスクレジスタへ書き込
まれます。
フリーランタイマ動作中 ( タイマ状態制御レジスタ下
位 (TCCSL) の STOP:bit6=0) 時は , マスクレジスタへの
書込み値は , マスクカウンタが 0 になったときのみ ,
カウンタへリロードされます。
フリーランタイマ停止中 ( タイマ状態制御レジスタ下
位 (TCCSL) の STOP:bit6=1) 時は , マスクレジスタへの
書込み値は , 既ちにカウンタへリロードされます。
• コンペアクリア値と 16 ビットフリーランタイマ値が一致すると ,
このビットには "1" が設定されます。
• このビットに "0" を設定した場合：このビットはクリアされます。
• このビットに"1"を設定した場合：このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
bit9
332
ICLR：
コンペアクリア
割込みフラグ
ビット
出されます。
( 注意事項 )
アップカウントモード ( タイマ状態制御レジスタ下位
(TCCSL) の MODE：bit5=0) 時は , 割込みマスク選択
ビットで設定した割込みが発生したときにこのビット
に "1" が設定されます。
割込みが発生しないときは , このビットに "1" は設定
されません。
アップダウンカウントモード ( タイマ状態制御レジス
タ下位 (TCCSL) の MODE:bit5=1) 時は , MSI2 ∼ MSI0
ビットの値とは無関係に , このビットはコンペアクリ
アが発生するたびに設定されます。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-1 タイマ状態制御レジスタ , 上位バイト (TCCSH) ( ３ / ３ )
ビット名
bit8
ICRE：
コンペアクリア
割込み要求許可
ビット
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機能
このビットとコンペアクリア割込みフラグビット (ICLR：bit9) に "1"
が設定されると , CPU に対する割込み要求が生成されます。
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333
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ タイマ状態制御レジスタ , 下位バイト (TCCSL0 ∼ TCCSL5)
タイマ状態制御レジスタ ( 下位 )
TCCSL0 ~ TCCSL5
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
BFE
STOP
MODE
SCLR
CLK3
CLK2
CLK1
CLK0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス :
FRT0: 0000B9H
FRT1: 0000C1H
FRT2: 0000C9H
FRT3*: 0001B9H
FRT4*: 0001C1H
FRT5*: 0001C9H
初期値 :01000000B
クロック周波数選択ビット
CLK3 CLK2
0
0
CLK1
CLK0 カウント
クロック
0
0
25ns
50ns
100ns
200ns
400ns
200ns
400ns
800ns
800ns
0
0
0
1
50ns
100ns
0
0
1
0
100ns
200ns
400ns
0
0
1
1
200ns
400ns
800ns
0
1
0
0
400ns
800ns
0
1
0
1
800ns
0
1
1
0
0
1
1
1
1
0
0
その他 設定禁止
0
φ：周辺クロック (CLKP)
SCLR
0
タイマクリアビット
読出し時
書込み時
常に "0" を読み出す
1
MODE
R/W : リード / ライト可能
: 初期値
334
カウンタを初期化しない
カウンタを "0000H" に初期化
タイマカウントモードビット
0
アップカウントモード
1
アップダウンカウントモード
STOP
タイマ許可ビット
0
カウントを許可する ( カウント開始する )
1
カウントを禁止する ( カウント停止する )
BFE
コンペアクリアバッファ許可ビット
0
コンペアクリアバッファを無効にする
1
コンペアクリアバッファを有効にする
＊ : MB91470 シリーズでは使用不可
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-2 タイマ状態制御レジスタ , 下位バイト (TCCSL) ( １ / ２ )
ビット名
機能
• このビットはコンペアクリアバッファレジスタ (CPCLRBH，CPCLRBL)
を有効にするために使用します。
• このビットに "0" を設定した場合：
コンペアクリアバッファレジスタ (CPCLRBH，CPCLRBL) は無効にな
bit7
BFE：
コンペアクリア
バッファ許可
ビット
ります。したがって , コンペアクリアレジスタ (CPCLRH, CPCLRL) に
直接書き込むことが可能です。
• このビットに "1" を設定した場合：
コンペアクリアバッファレジスタ (CPCLRBH，CPCLRBL) は有効にな
ります。コンペアクリアバッファレジスタ (CPCLRBH，CPCLRBL) に
書き込まれて保持されていたデータは , 16 ビットフリーランタイマか
らのカウント値 "0"が検出されると , コンペアクリアレジスタへ転送さ
れます。
• このビットは , 16 ビットフリーランタイマのカウントを停止 / 開始す
るために使用します。
• このビットに "0" を設定した場合：
bit6
STOP：
タイマ許可
ビット
16 ビットフリーランタイマのカウントを開始します。
• このビットに "1" を設定した場合：
16 ビットフリーランタイマのカウントを停止します。
• フリーランタイマ停止中（本ビット =1）に，タイマ状態制御レジスタ
下位 (TCCSL) の SCLR:bit4=1 としても，フリーランタイマは初期化さ
れません。
• このビットは , 16 ビットフリーランタイマのカウントモードを選択す
るために使用します。
• このビットに "0" を設定した場合：
アップカウントモードが選択されます。タイマは , カウント値がコン
ペアクリアレジスタと一致して "0000H" にリセットされるまでカウン
トアップし , その後 , 再びカウントアップします。
bit5
MODE：
タイマカウント
モードビット
• このビットに "1" を設定した場合：
アップダウンカウントモードが選択されます。タイマは , カウント値
がコンペアクリアレジスタと一致するまでカウントアップして
その後 , ダウンカウントに変わります。その後 , カウント値が "0000H"
に達すると再びアップカウントに変わります。
• このビットは , タイマが動作中であっても停止されていても書込みが
可能です。タイマが動作中の場合は , このビットに書き込まれた値は
バッファに入れられ , その後 , タイマ値が "0000H" になるとバッファの
値によりカウントモードが変わります。
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335
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-2 タイマ状態制御レジスタ , 下位バイト (TCCSL) ( ２ / ２ )
ビット名
機能
• このビットは , 16 ビットフリーランタイマを "0000H" に初期化するた
めに使用します。
• 16 ビットフリーランタイマの初期化：
16 ビットフリーランタイマ動作中（タイマ状態制御レジスタ下位
(TCCSL) の STOP:bit6=0）に，このビットに "1" を設定した場合，16
bit4
ビットフリーランタイマは , その次のカウントクロックで "0000H" に初
SCLR：
タイマクリア
ビット
期化されます。16 ビットフリーランタイマ停止中 ( タイマ状態制御レ
ジスタ下位 (TCCSL) の STOP:bit6=1）に，このビットに "1" を設定した
場合，16 ビットフリーランタイマは初期化されません。
• 読出し値は , 必ず "0" です。
( 注意事項 )
bit3
∼
bit0
CLK3 ∼ CLK0：
クロック周波数
選択ビット
このビットに "1" を書き込んでも , 0 検出割込みは生成さ
れません。
"1" を設定した後 , 次のカウントクロックの前に "0" を書き
込むとタイマクリアは行われません。
• このビットは , 16 ビットフリーランタイマのカウントクロック周波数
を選択するために使用します。
• カウントクロックは, これらのビットが設定されると直ちに変更されます。
■ タイマ状態制御レジスタ M (TCCSM0 ∼ TCCSM5)
タイマ状態制御レジスタ M
bit15
bit14
bit13
bit2
bit11
bit10
bit9
bit8
MODE2
MSI5
MSI4
MSI3
R/W
R/W
R/W
R/W
TCCSM0 ~ TCCSM5
アドレス :
ch.0: 0000BAH
ch.1: 0000C2H
ch.2: 0000CAH
ch.3*2: 0001BAH
ch.4*2: 0001C2H
ch.5*2: 0001CAH
初期値 :----0000B
MSI5
MSI4
MSI3
コンペアクリア割込みマスク選択ビット
0
0
0
1 回目の一致が発生したときに割込み発生
0
0
1
2 回目の一致が発生したときに割込み発生
0
1
0
3 回目の一致が発生したときに割込み発生
0
1
1
4 回目の一致が発生したときに割込み発生
1
0
0
5 回目の一致が発生したときに割込み発生
1
0
1
6 回目の一致が発生したときに割込み発生
1
1
0
1
1
1
7 回目の一致が発生したときに割込み発生
8 回目の一致が発生したときに割込み発生
MODE2 MODE*1
R/W ：リード / ライト可能
：初期値
− ：未定義ビット
336
割込みマスクモードビット 2
0
0
0
1
MSI5 ∼ 3 の設定値は無効。
MSI5 ∼ 3 の設定値は無効。
1
0
設定禁止（動作は保証されません）。
1
1
MSI5 ∼ 3 の設定値が有効。
*1 ：タイマ状態制御レジスタ下位 (TCCSL) の bit5
*2 ：MB91470 シリーズの場合 , 使用不可
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-3 タイマ状態制御レジスタ M (TCCSM)
ビット名
bit15
∼
bit12
機能
• 読出し値は , 不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
• このビットは , 16 ビットフリーランタイマがアップダウンカウン
ト モ ー ド 時（タ イ マ 状 態 制 御 レ ジ ス タ 下 位
(TCCSL)
の
MODE:bit5=1)，0 検出割込みとコンペアクリア割込みを，それぞれ
独立してマスクするために使用します。
• タイマ状態制御レジスタ下位 (TCCSL) の MODE:bit5=1 の時，この
bit11
MODE2：
割込みマスク
モードビット 2
ビットに "1" を設定した場合，本レジスタの MSI5 ∼ MSI3:bit10 ∼
bit8 に設定した値が有効となり，コンペアクリア割込みを設定した
回数マスクします。0 検出割込みのマスク回数は，タイマ状態制御
レジスタ上位 (TCCSH) の MSI2 ∼ MSI0:bit12 ∼ bit10 に設定した値
が有効となります。
（注意事項） タイマ状態制御レジスタ下位 (TCCSL) の MODE:bit5=1
の時，このビットに "0" を設定した場合の動作は保証さ
れません。
• このビットは，本レジスタの MODE2:bit11=1 かつタイマ状態制御
レジスタ下位 (TCCSL) の MODE:bit5=1 のときのみ有効で，コンペ
アクリア割込みのマスク回数を設定するために使います。
0 検出割込みのマスク回数はタイマ状態制御レジスタ上位
(TCCSH) の MSI2 ∼ MSI0:bit12 ∼ bit10 で設定します。
• このビットに "000B" を設定した場合 , コンペアクリア割込み要因
bit10
∼
bit8
MSI5 ∼ MSI3：
コンペア
クリア割込み
マスク選択
ビット
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はマスクされません。
( 注意事項 )
読出し値はマスクカウンタ値です。
リードモディファイライト系命令時 , 読出し値はマス
クレジスタ値です。
書込み時の書込みデータは , マスクレジスタへ書込ま
れます。
フリーランタイマ動作中 ( タイマ状態制御レジスタ下
位 (TCCSL) の STOP:bit6=0) 時は , マスクレジスタへの
書込み値は , マスクカウンタが "0" になったときのみ ,
カウンタへリロードされます。
フリーランタイマ停止中 ( タイマ状態制御レジスタ下
位 (TCCSL) の STOP:bit6=1) 時は , マスクレジスタへの
書込み値は , 既ちにカウンタへリロードされます。
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337
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
12.4.4
MB91470/480 シリーズ
A/D トリガ制御レジスタ (ADTRGC0 ∼ ADTRGC5)
フリーランタイマのコンペア一致時 , もしくは 0 検出時に A/D トリガ信号出力を制
御します。
■ A/D トリガ制御レジスタ (ADTRGC0 ∼ ADTRGC5)
A/D トリガ制御レジスタ
bit7
bit6
bit5
bit4
bit3
bit2
bit1
ADTRGC0 ~ ADTRGC5
bit0
SEL2
SEL1
SEL0
AD2E
AD1E
AD0E
R/W
R/W
R/W
R/W
R/W
R/W
アドレス :
A/D トリガ 0: 0000BBH
A/D トリガ 1: 0000C3H
A/D トリガ 2: 0000CBH
A/D トリガ 3*: 0001BBH
A/D トリガ 4*: 0001C3H
A/D トリガ 5*: 0001CBH
初期値 :-000-000B
AD0E
禁止
1
許可
AD1E
MB91470 シリーズ：12 ビット A/D コンバータ 3
MB91480 シリーズ：10 ビット A/D コンバータ 0
トリガ出力許可ビット
0
禁止
1
許可
AD2E
R/W ：リード / ライト可能
：初期値
− ：未定義ビット
10 ビット A/D コンバータ 2 トリガ出力許可ビット
0
MB91470 シリーズ：12 ビット A/D コンバータ 4
MB91480 シリーズ：10 ビット A/D コンバータ 1
トリガ出力許可ビット
0
禁止
1
許可
SEL0
10 ビット A/D コンバータ 2 トリガ要因選択ビット
0
0 検出時
1
コンペア一致時
SEL1
MB91470 シリーズ：12 ビット A/D コンバータ 3
MB91480 シリーズ：10 ビット A/D コンバータ 0
トリガ要因選択ビット
0
0 検出時
1
コンペア一致時
SEL2
MB91470 シリーズ：12 ビット A/D コンバータ 4
MB91480 シリーズ：10 ビット A/D コンバータ 1
トリガ要因選択ビット
0
0 検出時
1
コンペア一致時
*：MB91470 シリーズの場合 , 使用不可。
338
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-4 AD トリガ制御レジスタ (ADTRGC)
ビット名
bit7
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
bit6
SEL2：
MB91470 シリーズ：12
ビット A/D コンバータ 4，
MB91480 シリーズ：10
ビット A/D コンバータ 1
トリガ要因選択ビット
MB91470 シリーズ：12 ビット A/D コンバータ 4，
MB91480 シリーズ：10 ビット A/D コンバータ 1 のトリガ
をフリーランタイマの 0 検出時に出力するか , コンペア一
致時に出力するかを選択するビットです。
bit5
SEL1：
MB91470 シリーズ：12
ビット A/D コンバータ 3，
MB91480 シリーズ：10
ビット A/D コンバータ 0
トリガ要因選択ビット
MB91470 シリーズ：12 ビット A/D コンバータ 3，
MB91480 シリーズ：10 ビット A/D コンバータ 0 のトリガ
をフリーランタイマの 0 検出時に出力するか , コンペア一
致時に出力するかを選択するビットです。
bit4
SEL0：
10 ビット A/D コンバータ
2 トリガ要因選択ビット
10 ビット A/D コンバータ 2 のトリガをフリーランタイマ
の 0 検出時に出力するか , コンペア一致時に出力するかを
選択するビットです。
bit3
未定義ビット
bit2
bit1
bit0
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
AD2E：
MB91470 シリーズ：12
ビット A/D コンバータ 4，
MB91480 シリーズ：10
ビット A/D コンバータ 1
トリガ出力許可ビット
AD1E：
MB91470 シリーズ：12
ビット A/D コンバータ 3，
MB91480 シリーズ：10
ビット A/D コンバータ 0
トリガ出力許可ビット
AD0E：
10 ビット A/D コンバータ
2 トリガ出力許可ビット
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• "0" のとき , MB91470 シリーズ：12 ビット A/D コンバー
タ 4，MB91480 シリーズ：10 ビット A/D コンバータ 1
トリガ信号は出力されません。
• "1" のとき , 出力許可となります。
• "0" のとき , MB91470 シリーズ：12 ビット A/D コンバー
タ 3，MB91480 シリーズ：10 ビット A/D コンバータ 0
トリガ信号は出力されません。
• "1" のとき , 出力許可となります。
• "0" のとき , 10 ビット A/D コンバータ 2 トリガ信号は出
力されません。
• "1" のとき , 出力許可となります。
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339
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
12.4.5
MB91470/480 シリーズ
フリーランタイマ選択レジスタ (FRS0 ∼ FRS9)
フリーランタイマ選択レジスタは , 各インプットキャプチャ , アウトプットコンペアに
対して , 6 チャネルあるフリーランタイマのいずれを割り当てるかを設定します。
■ フリーランタイマ選択レジスタ ( 上位 ): アウトプットコンペア用 (FRS1/FRS6)
フリーランタイマ選択レジスタ ( 上位 ): アウトプットコンペア用
bit15
bit14
bit13
bit12
bit11
bit9
FSO14
FSO13
FSO12
FSO10
R/W
R/W
R/W
R/W
FSO10
R/W ：リード / ライト可能
：初期値
− ：未定義ビット
bit8
FSO9
FSO8
R/W
R/W
FRS1/FRS6*1
アドレス :
FRS1: 0000CEH FRS6*1: 0001CEH
初期値 :
FRS1: -000-000B FRS6*1: -011-011B
アウトプットコンペア用フリーランタイマ選択ビット
FSO9
FSO8
0
0
0
FRT0
OC2 / OC8
0
0
1
FRT1
OC2 / OC8
0
1
0
FRT2
OC2 / OC8
0
1
1
FRT3
OC2 / OC8*2
1
0
0
FRT4
OC2 / OC8*2
1
0
その他
1
FRT5
OC2 / OC8*2
FSO14
FSO13
FSO12
0
0
0
FRT0
OC3 / OC9
0
0
1
FRT1
OC3 / OC9
OC3 / OC9
設定禁止（動作は保証しません）
アウトプットコンペア用フリーランタイマ選択ビット
0
1
0
FRT2
0
1
1
FRT3
OC3 / OC9*2
1
0
0
FRT4
OC3 / OC9*2
1
0
1
FRT5
OC3 / OC9*2
その他
340
bit10
設定禁止（動作は保証しません）
*1：MB91470 シリーズの場合 , FRS6 は使用不可。
*2：MB91470 シリーズの場合，FRT3 ∼ FRT5 は存在しません。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-5 フリーランタイマ選択レジスタ ( 上位 ): アウトプットコンペア用 (FRS1/FRS6)
ビット名
bit15
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
bit14
∼
bit12
FSO14 ∼ FSO12:
アウトプットコンペア用
フリーランタイマ選択
ビット
bit11
未定義ビット
bit10
∼
bit8
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
FSO10 ∼ FSO8:
アウトプットコンペア用
フリーランタイマ選択
ビット
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このビットは , アウトプットコンペア 3/9 に対して割り当
てるフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
このビットは , アウトプットコンペア 2/8 に対して割り当
てるフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
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341
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ フリーランタイマ選択レジスタ ( 下位 ): アウトプットコンペア用 (FRS0/FRS2/
FRS5/FRS7)
フリーランタイマ選択レジスタ ( 下位 ): アウトプットコンペア用
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
FSO6
FSO5
FSO4
FSO2
FSO1
FSO0
R/W
R/W
R/W
R/W
R/W
R/W
FRS0/FRS2/FRS5*1/FRS7*1
アドレス :
FRS0: 0000CFH FRS5*1: 0001CFH
FRS2: 0000CDH FRS7*1: 0001CDH
初期値 :
FRS0, FRS2:-000-000B
FRS5, FRS7:-011-011B
FSO2
FSO1
FSO0
0
0
0
FRT0
OC0 / OC4 / OC6 / OC10
OC0 / OC4 / OC6 / OC10
0
0
1
FRT1
0
1
0
FRT2
OC0 / OC4 / OC6 / OC10
0
1
1
FRT3
OC0 / OC4 / OC6 / OC10*2
1
0
0
FRT4
OC0 / OC4 / OC6 / OC10*2
1
0
その他
1
FRT5
OC0 / OC4 / OC6 / OC10*2
FSO6
FSO5
FSO4
0
0
0
FRT0
OC1 / OC5 / OC7 / OC11
0
0
1
FRT1
OC1 / OC5 / OC7 / OC11
0
1
0
FRT2
OC1 / OC5 / OC7 / OC11
0
1
1
FRT3
OC1 / OC5 / OC7 / OC11*2
1
0
0
FRT4
OC1 / OC5 / OC7 / OC11*2
0
1
FRT5
1
その他
R/W ：リード / ライト可能
：初期値
− ：未定義ビット
342
アウトプットコンペア用フリーランタイマ選択ビット
設定禁止（動作は保証しません）
アウトプットコンペア用フリーランタイマ選択ビット
OC1 / OC5 / OC7 / OC11*2
設定禁止（動作は保証しません）
*1：MB91470 シリーズの場合 , FRS5/7 は使用不可。
*2：MB91470 シリーズの場合，FRT3 ∼ FRT5 は存在しない。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-6 フリーランタイマ選択レジスタ ( 下位 ): アウトプットコンペア用 (FRS0/FRS2/FRS5/
FRS7)
ビット名
bit7
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
bit6
∼
bit4
FSO6 ∼ FSO4:
アウトプットコンペア用
フリーランタイマ選択
ビット
bit3
未定義ビット
bit2
∼
bit0
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
FSO2 ∼ FSO0:
アウトプットコンペア用
フリーランタイマ選択
ビット
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このビットは , アウトプットコンペア 1/5/7/11 に対して割
り当てるフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくだ
さい。
このビットは , アウトプットコンペア 0/4/6/10 に対して割
り当てるフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくだ
さい。
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343
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ フリーランタイマ選択レジスタ ( 上位 ): インプットキャプチャ用 (FRS4/FRS9)
フリーランタイマ選択レジスタ ( 上位 ): インプットキャプチャ用
bit15
bit10
bit9
bit8
FRS4/FRS9*1
FSI12
FSI10
FSI9
FSI8
アドレス :
R/W
R/W
R/W
R/W
bit14
bit13
bit12
FSI14
FSI13
R/W
R/W
bit11
344
初期値 :FRS4: -000-000B
FRS9: -011-011B
インプットキャプチャ用フリーランタイマ選択ビット
FSI10
FSI9
FSI8
0
0
0
FRT0
IC2 / IC6
0
0
1
FRT1
IC2 / IC6
0
1
0
FRT2
IC2 / IC6
0
1
1
FRT3
IC2 / IC6*2
1
0
0
FRT4
IC2 / IC6*2
1
0
その他
1
FRT5
IC2 / IC6*2
FSI14
FSI13
FSI12
0
0
0
FRT0
IC3 / IC7
0
0
1
FRT1
IC3 / IC7
0
1
0
FRT2
IC3 / IC7
0
1
1
FRT3
IC3 / IC7*2
1
0
0
FRT4
IC3 / IC7*2
1
0
1
FRT5
IC3 / IC7*2
その他
R/W ：リード / ライト可能
：初期値
− ：未定義ビット
FRS4: 0000D2H FRS9*1: 0001D2H
設定禁止（動作は保証しません）
インプットキャプチャ用フリーランタイマ選択ビット
設定禁止（動作は保証しません）
*1：MB91470 シリーズの場合 , FRS9 は使用不可。
*2：MB91470 シリーズの場合，FRT3 ∼ FRT5 は存在しない。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-7 フリーランタイマ選択レジスタ ( 上位 ): インプットキャプチャ用 (FRS4/FRS9)
ビット名
bit15
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
bit14
∼
bit12
FSI14 ∼ FSI12:
インプットキャプチャ用
フリーランタイマ選択
ビット
bit11
未定義ビット
bit10
∼
bit8
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
FSI10 ∼ FSI8:
インプットキャプチャ用
フリーランタイマ選択
ビット
CM71-10134-8
このビットは , インプットキャプチャ 3/7 に対して割り当
てるフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
このビットは , インプットキャプチャ 2/6 に対して割り当
てるフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
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345
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ フリーランタイマ選択レジスタ ( 下位 ): インプットキャプチャ用 (FRS3/FRS8)
フリーランタイマ選択レジスタ ( 下位 ): インプットキャプチャ用
bit7
bit6
bit5
bit4
FSI6
FSI5
FSI4
R/W
R/W
bit3
346
bit1
bit0
FRS3/FRS8*1
FSI2
FSI1
FSI0
アドレス :
R/W
R/W
R/W
R/W
FRS3: 0000D3H FRS8*1: 001D3H
初期値 :
FRS3:-000-000B
FRS8:-011-011B
インプットキャプチャ用フリーランタイマ選択ビット
FSI2
FSI1
FSI0
0
0
0
FRT0
IC0 / IC4
0
0
1
FRT1
IC0 / IC4
0
1
0
FRT2
IC0 / IC4
0
1
1
FRT3
IC0 / IC4*2
1
0
0
FRT4
IC0 / IC4*2
1
0
その他
1
FRT5
FSI6
FSI5
FSI4
0
0
0
FRT0
IC1 / IC5
0
0
1
FRT1
IC1 / IC5
0
1
0
FRT2
IC1 / IC5
0
1
1
FRT3
IC1 / IC5*2
1
0
0
FRT4
IC1 / IC5*2
1
0
1
FRT5
IC1 / IC5*2
その他
R/W ：リード / ライト可能
：初期値
− ：未定義ビット
bit2
IC0 / IC4*2
設定禁止（動作は保証しません）
インプットキャプチャ用フリーランタイマ選択ビット
設定禁止（動作は保証しません）
*1：MB91470 シリーズの場合 , FRS8 は使用不可。
*2：MB91470 シリーズの場合，FRT3 ∼ FRT5 は存在しない。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-8 フリーランタイマ選択レジスタ ( 下位 ): インプットキャプチャ用 (FRS3/FRS8)
ビット名
bit7
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
bit6
∼
bit4
FSI6 ∼ FSI4:
インプットキャプチャ用
フリーランタイマ選択
ビット
bit3
未定義ビット
bit2
∼
bit0
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
FSI2 ∼ FSI0:
インプットキャプチャ用
フリーランタイマ選択
ビット
CM71-10134-8
このビットは , インプットキャプチャ 1/5 に対して割り当て
るフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
このビットは , インプットキャプチャ 0/4 に対して割り当て
るフリーランタイマを設定します。
( 注意事項 ) このビットを設定する前に , 必ずフリーラン
タイマが停止していることを確認してくださ
い。
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347
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
12.4.6
MB91470/480 シリーズ
アウトプットコンペアバッファレジスタ
(OCCPBH0 ∼ OCCPBH11/OCCPBL0 ∼ OCCPBL11) /
アウトプットコンペアレジスタ
(OCCPH0 ∼ OCCPH11/OCCPL0 ∼ OCCPL11)
アウトプットコンペアバッファレジスタ (OCCPBH, OCCPBL) は , アウトプットコ
ンペアレジスタ (OCCPH, OCCPL) 用の 16 ビットバッファレジスタです。
OCCPBH, OCCPBL レジスタと OCCPH, OCCPL レジスタは , 両方とも同じアドレ
スに存在しています。
■ アウトプットコンペアバッファレジスタ
(OCCPBH0 ∼ OCCPBH11/OCCPBL0 ∼ OCCPBL11)
アウトプットコンペアバッファレジスタ ( 上位 )
OCCPBH0 ∼ OCCPBH5, OCCPBH6* ∼ OCCPBH11*
アドレス
ch.0: 0000A0H
ch.1: 0000A2H
ch.2: 0000A4H
ch.3: 0000A6H
ch.4: 0000A8H
ch.5: 0000AAH
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.6: 0001A0H
OP15 OP14 OP13 OP12 OP11 OP10 OP09 OP08
ch.7: 0001A2H
ch.8: 0001A4H
ch.9: 0001A6H
ch.10: 0001A8H
ch.11: 0001AAH
W
W
W
W
W
W
W
W
ライト→
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→ (0)
アウトプットコンペアバッファレジスタ ( 下位 )
bit7
OCCPBL0 ∼ OCCPBL5,
OCCPBL6* ∼ OCCPBL11*
bit6
bit5
bit4
bit3
bit2
bit1
bit0
OP07 OP06 OP05 OP04 OP03 OP02 OP01 OP00
ライト→
初期値→
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
W
(0)
＊ : MB91470 シリーズでは使用不可
アウトプットコンペアバッファレジスタは , アウトプットコンペアレジスタ (OCCPH,
OCCPL) 用のバッファレジスタです。バッファ機能が無効になるか ( コンペア制御レジ
スタ下位 (OCSL0, OCSL2, OCSL4) の BUF1, BUF0：bit3, bit2=11B) , またはフリーランタ
イマが停止すると , アウトプットコンペアバッファレジスタの値は直ちにアウトプッ
トコンペアレジスタへ転送されます。バッファ機能が有効になると ( コンペア制御レジ
スタ下位 (OCSL0, OCSL2, OCSL4) の BUF1, BUF0：bit3, bit2=00B) , 値はコンペア制御レジ
スタ上位 (OCSH1, OCSH3, OCSH5) の転送選択ビット (BTS1, BTS0：bit14, bit13) に従っ
てコンペアクリア一致時 , またはゼロ検出時に転送されます。
このレジスタへアクセスする場合 , ハーフワードもしくはワードアクセス命令をご使
用ください。
以上の説明中のフリーランタイマはアウトプットコンペアが選択しているフリーラン
タイマの動作状態についてです。
リードモディファイライト系命令でのアクセスは行わないでください。
348
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ アウトプットコンペアレジスタ (OCCPH0 ∼ OCCPH11/OCCPL0 ∼ OCCPL11)
アウトプットコンペアレジスタ ( 上位 )
OCCPH0 ∼ OCCPH5, OCCPH6* ∼ OCCPH11*
アドレス
ch.0: 0000A0H
ch.1: 0000A2H
ch.2: 0000A4H
ch.3: 0000A6H
ch.4: 0000A8H
ch.5: 0000AAH
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.6: 0001A0H
OP15 OP14 OP13 OP12 OP11 OP10 OP09 OP08
ch.7: 0001A2H
ch.8: 0001A4H
ch.9: 0001A6H
ch.10: 0001A8H
ch.11: 0001AAH
R
R
R
R
R
R
R
R
リード→
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値→
アウトプットコンペアレジスタ ( 下位 )
bit7
OCCPL0 ∼ OCCPL5,
OCCPL6* ∼ OCCPL11*
bit6
bit5
bit4
bit3
bit2
bit1
bit0
OP07 OP06 OP05 OP04 OP03 OP02 OP01 OP00
リード→
初期値→
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
*: MB91470 シリーズでは使用不可
アウトプットコンペアレジスタは , 16 ビットフリーランタイマのカウント値と比較す
るために使用する 16 ビットレジスタです。タイマの動作を有効にする前にアウトプッ
トコンペアバッファレジスタ (OCCPBH, OCCPBL) に値を設定してください。
アウトプットコンペアレジスタの値が 16 ビットフリーランタイマのカウント値と一致
するとコンペア信号が生成され , アウトプットコンペア割込みフラグビット ( コンペア
制御レジスタ下位 OCSL0/OCSL6, OCSL2/OCSL8, OCSL4/OCSL10 の IOP1, IOP0：bit7,
bit6) が設定されます。出力レベルが設定されると ( コンペア制御レジスタ上位 (OCSH1/
OCSH7, OCSH3/OCSH9, OCSH5/OCSH11) の OTD1, OTD0：bit9, bit8) , アウトプットコンペ
アレジスタ (OCCPH0 ∼ OCCPH11/OCCPL0 ∼ OCCPL11) に対応する出力レベル波形ジェ
ネレータ RTO0 ∼ RTO5 を反転させることができます。
本レジスタ値と 16 ビットフリーランタイマのアップダウンモード時のピーク値と一致
した場合は , コンペア信号は生成されません。
● アップダウンモード
• CMOD=0 時
本レジスタ値に "FFFFH" を設定した場合は , RT 出力は 16 ビットフリーランタイマ
の値や反転モードにかかわらず "0" 出力となります。"0000H" を設定した場合は "1"
出力となります。
• CMOD=1 時
本レジスタ値に "FFFFH" を設定した場合は , RT 出力は 16 ビットフリーランタイマ
の値や反転モードにかかわらず "1" 出力となります。"0000H" を設定した場合は "0"
出力となります。
このレジスタへアクセスする場合 , ハーフワードもしくはワードアクセス命令をご使
用ください。
リードモディファイライト (RMW) 系命令でのアクセスは行わないでください。上記の
説明中のフリーランタイマはアウトプットコンペアが選択しているフリーランタイマ
の動作状態についてです。
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349
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
12.4.7
MB91470/480 シリーズ
コンペア制御レジスタ
(OCSH0 ∼ OCSH11, OCSL0 ∼ OCSL11)
コンペア制御レジスタは , RT0/RT6 ∼ RT5/RT11 の出力レベル , 出力許可 , 出力レ
ベル反転モード , コンペア動作許可 , コンペア一致割込み許可 , およびコンペア一致
割込みフラグを制御するために使用します。
■ コンペア制御レジスタ , 上位バイト
(OCSH1/OCSH7, OCSH3/OCSH9,OCSH5/OCSH11)
bit15
bit14
bit13
bit12
BTS1
BTS0
R/W
R/W
bit11
bit10
bit9
bit8
CMOD
OTD1
OTD0
R/W
R/W
R/W
1
1
CMOD
RT0/RT6, RT2/RT8または
RT4/RT10の現出力値
RT0/RT6,RT2/RT8またはRT4/RT10が"1"を出力
出力レベルビット
読出し時
書込み時
RT1/RT7, RT3/RT9または
RT5/RT11の現出力値
RT1/RT7,RT3/RT9またはRT5/RT11が"0"を出力
RT1/RT7,RT3/RT9またはRT5/RT11が"1"を出力
出力レベル反転モードビット
MOD1x=1
0
RT0/RT6,RT2/RT8,RT4/RT10:
レベルは, コンペアレジスタ0/6, 2/8, 4/10との一致が
発生すると直ちに反転する
RT1/RT7,RT3/RT9,RT5/RT11:
レベルは,コンペアレジスタ1/7, 3/9, 5/11との一致が
発生すると直ちに反転する
アップカウント時の一致時は"1"にセット
ダウンカウント時の一致時は"0"にリセット
1
RT0/RT6,RT2/RT8,RT4/RT10:
レベルは, コンペアレジスタ0/6, 2/8, 4/10との一致が
発生すると直ちに反転する
RT1/RT7,RT3/RT9,RT5/RT11:
レベルは, コンペアレジスタ(0/6または1/7)
(2/8または3/9)(4/10または5/11)との一致が発生すると
直ちに反転する
アップカウント時の一致時は"0"にセット
ダウンカウント時の一致時は"1"にリセット
バッファ転送選択ビット
0
0検出が発生すると転送が起動 (ch.0/ch.6, ch.2/ch.8, ch.4/ch.10)
1
コンペアクリア一致が発生すると転送が起動 (ch.0/ch.6, ch.2/ch.8, ch.4/ch.10)
BTS1
350
書込み時
RT0/RT6,RT2/RT8またはRT4/RT10が"0"を出力
MOD1x=0
BTS0
R/W ：リード / ライト可能
：初期値
− ：未定義ビット
アドレス:
ch.1: 0000ACH ch.7*: 0001ACH
ch.3: 0000AEH ch.9*: 0001AEH
ch.5: 0000B0H ch.11*: 0001B0H
読出し時
OTD1
0
初期値: --110--00B
出力レベルビット
OTD0
0
OCSH1/OCSH7*,OCSH3/OCSH9*,
OCSH5/OCSH11*
バッファ転送選択ビット
0
0検出が発生すると転送が起動 (ch.1/ch.7, ch.3/ch.9, ch.5/ch.11)
1
コンペアクリア一致が発生すると転送が起動 (ch.1/ch.7, ch.3/ch.9, ch.5/ch.11)
＊ : MB91470 シリーズでは使用不可
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-9 コンペア制御レジスタ , 上位バイト (OCSH1/OCSH7, OCSH3/OCSH9, OCSH5/OCSH11) ( １ /
３)
ビット名
bit15
未定義ビット
機能
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
• このビットは , アウトプットコンペアバッファレジスタ
(OCCPBH1/OCCPBH7, OCCPBH3/OCCPBH9, OCCPBH5/OCCPBH11,
OCCPBL1/OCCPBL7, OCCPBL3/OCCPBL9, OCCPBL5/OCCPBL11)
からアウトプットコンペアレジスタ (OCCPH1/OCCPH7, OCCPH3/
OCCPH9, OCCPH5/OCCPH11, OCCPL1/OCCPL7, OCCPL3/OCCPL9,
bit14
BTS1：
バッファ転送
選択ビット
OCCPL5/OCCPL11) へのデータ転送時期を選択するために使用しま
す。
• このビットに "0" を設定した場合：
データ転送は , 16 ビットフリーランタイマのカウント値 "0" が検
出されると起動します。
• このビットに "1" を設定した場合：
データ転送は , 16 ビットフリーランタイマでコンペアクリア一致
が発生すると起動します。
• このビットは , アウトプットコンペアバッファレジスタ
(OCCPBH0/OCCPBH6, OCCPBH2/OCCPBH8, OCCPBH4/OCCPBH10,
OCCPBL0/OCCPBL6, OCCPBL2/OCCPBL8, OCCPBL4/OCCPBL10) か
らアウトプットコンペアレジスタ (OCCPH0/OCCPH6, OCCPH2/
OCCPH8, OCCPH4/OCCPH10, OCCPL0/OCCPL6, OCCPL2/OCCPL8,
bit13
BTS0：
バッファ転送
選択ビット
OCCPL4/OCCPL10) へのデータ転送時期を選択するために使用し
ます。
• このビットに "0" を設定した場合：
データ転送は , 16 ビットフリーランタイマのカウント値 "0" が検
出されると起動します。
• このビットに "1" を設定した場合：
データ転送は , 16 ビットフリーランタイマでコンペアクリア一致
が発生すると起動します。
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351
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-9 コンペア制御レジスタ , 上位バイト (OCSH1/OCSH7, OCSH3/OCSH9, OCSH5/OCSH11) ( ２ /
３)
ビット名
機能
• このビットは , 一致が発生した場合に端子出力レベル反転モード
を直ちに切り換えるために使用します。
• このビットに "0" を設定した場合：
コンペアモード制御レジスタ (OCMOD)：MOD1x=0 のとき
- RT0/RT6, RT2/RT8, RT4/RT10：
レベルは , 16 ビットフリーランタイマとコンペアレジスタ 0/6,
2/8, 4/10 が一致すると直ちに反転します。
- RT1/RT7, RT3/RT9, RT5/RT11：
レベルは , 16 ビットフリーランタイマとコンペアレジスタ 1/7,
3/9, 5/11 が一致すると直ちに反転します。
コンペアモード制御レジスタ (OCMOD)：MOD1x=1 のとき
- アップカウントモード時に一致したときは , "1" にセット
bit12
CMOD：
出力レベル
反転モード
ビット
- ダウンカウントモード時に一致したときは , "0" にリセット
• このビットに "1" を設定した場合：
コンペアモード制御レジスタ (OCMOD)：MOD1x=0 のとき
- RT0/RT6, RT2/RT8, RT4/RT10：
レベルは , 16 ビットフリーランタイマとコンペアレジスタ 0/6,
2/8, 4/10 が一致すると直ちに反転します。
- RT1/RT7, RT3/RT9, RT5/RT11：
レベルは , 16 ビットフリーランタイマとコンペアレジスタ (0/6
または 1/7) (2/8 または 3/9) (4/10 または 5/11) が一致すると直ち
に反転します。
- コンペアレジスタ 0/6, 2/8, 4/10 と 1/7, 3/9, 5/11 が同じ値の場合
は, 1つのコンペアレジスタが使用される場合と同じ動作になり
ます。
• コンペアモード制御レジスタ (OCMOD)：MOD1x=1 のとき
- アップカウントモード時に一致したときは , "0" にリセット
- ダウンカウントモード時に一致したときは , "1" にセット
bit11
∼
bit10
352
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-9 コンペア制御レジスタ , 上位バイト (OCSH1/OCSH7, OCSH3/OCSH9, OCSH5/OCSH11) ( ３ /
３)
ビット名
機能
• このビットは , アウトプットコンペア 1/7, 3/9, 5/11 (RT1/RT7, RT3/
RT9, RT5/RT11) の端子出力レベルを変更するために使用します。
• コンペア端子出力の初期値は "0" です。
bit9
OTD1：
出力レベル
ビット
• 値を書き込む場合は , 必ず前もってコンペア動作を停止させてく
ださい。このビットの読出し値は , RT1/RT7, RT3/RT9, RT5/RT11
におけるアウトプットコンペア値を示します。
• このビットは，コンペア制御レジスタ下位 (OCSL) の CST1:bit1=0
の時，書込みが可能です。
• このビットは , アウトプットコンペア 0/6, 2/8, 4/10 (RT0/RT6, RT2/
RT8, RT4/RT10) の端子出力レベルを変更するために使用します。
• コンペア端子出力の初期値は "0" です。
bit8
OTD0：
出力レベル
ビット
• 値を書き込む場合は , 必ず前もってコンペア動作を停止させてく
ださい。このビットの読出し値は , RT0/RT6, RT2/RT8, RT4/RT10
におけるアウトプットコンペア値を示します。
• このビットは，コンペア制御レジスタ下位 (OCSL) の CST0:bit0=0
の時，書込みが可能です。
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353
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ コンペア制御レジスタ , 下位バイト
(OCSL0/OCSL6, OCSL2/OCSL8, OCSL4/OCSL10)
OCSL0/OCSL6*, OCSL2/OCSL8*,
OCSL4/OCSL10*
コンペア制御レジスタ ( 下位 )
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
IOP1
IOP0
IOE1
IOE0
BUF1
BUF0
CST1
CST0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス :
ch.0: 0000ADH
ch.2: 0000AFH
ch.4: 0000B1H
ch.6*: 0001ADH
ch.8*: 0001AFH
ch.10*: 0001B1H
初期値 :00001100B
CST0
コンペア動作許可ビット
0
コンペアレジスタ 0/6, 2/8, 4/10 のコンペア動作を禁止する
1
コンペアレジスタ 0/6, 2/8, 4/10 のコンペア動作を許可する
CST1
コンペア動作許可ビット
0
コンペアレジスタ 1/7, 3/9, 5/11 のコンペア動作を禁止する
1
コンペアレジスタ 1/7, 3/9, 5/11 のコンペア動作を許可する
BUF0
コンペアバッファ無効ビット
0
コンペアレジスタ 0/6, 2/8, 4/10 のコンペアバッファを有効にする
1
コンペアレジスタ 0/6, 2/8, 4/10 のコンペアバッファを無効にする
BUF1
コンペアバッファ無効ビット
0
コンペアレジスタ 1/7, 3/9, 5/11 のコンペアバッファを有効にする
1
コンペアレジスタ 1/7, 3/9, 5/11 のコンペアバッファを無効にする
IOE0
コンペア一致割込み許可ビット
0
コンペアレジスタ 0/6, 2/8, 4/10 のコンペア一致割込みを禁止する
1
コンペアレジスタ 0/6, 2/8, 4/10 のコンペア一致割込みを許可する
IOE1
コンペア一致割込み許可ビット
0
コンペアレジスタ 1/7, 3/9, 5/11 のコンペア一致割込みを禁止する
1
コンペアレジスタ 1/7, 3/9, 5/11 のコンペア一致割込みを許可する
IOP0
コンペア一致割込みフラグビット
読出し時
書込み時
0
コンペアレジスタ 0/6, 2/8, 4/10 の
コンペア一致割込みが発生しない
このビットをクリアする
1
コンペアレジスタ 0/6, 2/8, 4/10 の
コンペア一致割込みが発生する
このビットに影響を与えない
IOP1
コンペア一致割込みフラグビット
読出し時
書込み時
0
コンペアレジスタ 1/7, 3/9, 5/11 の
コンペア一致割込みが発生しない
このビットをクリアする
1
コンペアレジスタ 1/7, 3/9, 5/11 の
コンペア一致割込みが発生する
このビットに影響を与えない
＊ : MB91470 シリーズでは使用不可
R/W ：リード / ライト可能
：初期値
354
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-10 コンペア制御レジスタ , 下位バイト (OCSL0/OCSL6, OCSL2/OCSL8, OCSL4/OCSL10) (1 / 2)
ビット名
機能
• このビットは , コンペアレジスタ 1/7, 3/9, 5/11 が 16 ビットフリー
ランタイマの値と一致したことを示す割込みフラグです。
• このビットは , コンペアレジスタ値が 16 ビットフリーランタイマ
値に一致した場合に "1" が設定されます。
bit7
IOP1：
コンペア一致
割込みフラグ
ビット
• コンペア一致割込み許可ビット (IOE1：bit5) が " 許可 " になってい
る間にこのビットが設定されると , アウトプットコンペア割込み
が発生します。
• このビットに "0" を設定した場合：このビットはクリアされます。
• このビットに "1" を設定した場合：このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み出
されます。
• このビットは , コンペアレジスタ 0/6, 2/8, 4/10 が 16 ビットフリー
ランタイマの値と一致したことを示す割込みフラグです。
• このビットは , コンペアレジスタ値が 16 ビットフリーランタイマ
値に一致した場合に "1" が設定されます。
bit6
IOP0：
コンペア一致
割込みフラグ
ビット
• コンペア一致割込み許可ビット (IOE0：bit4) が " 許可 " になってい
る間にこのビットが設定されると , アウトプットコンペア割込み
が発生します。
• このビットに "0" を設定した場合：このビットはクリアされます。
• このビットに "1" を設定した場合：このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み出
されます。
• このビットは , コンペアレジスタ 1/7, 3/9, 5/11 のアウトプットコン
bit5
IOE1：
コンペア一致
割込み許可
ビット
ペア割込みを " 許可 " にするために使用します。
• このビットに "1" が書き込まれている間にコンペア一致割込みフ
ラグビット (IOP1：bit7) が設定されると , アウトプットコンペア割
込みが発生します。
• このビットは , コンペアレジスタ 0/6, 2/8, 4/10 のアウトプットコン
bit4
IOE0：
コンペア一致
割込み許可
ビット
ペア割込みを " 許可 " にするために使用します。
• このビットに "1" が書き込まれている間にコンペア一致割込みフ
ラグビット (IOP0：bit6) が設定されると , アウトプットコンペア割
込みが発生します。
bit3
BUF1：
コンペア
バッファ無効
ビット
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• このビットは , アウトプットコンペアレジスタ 1/7, 3/9, 5/11 のバッ
ファ機能を無効にするために使用します。
• このビットに "0" を設定した場合：バッファ機能が有効になります。
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355
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-10 コンペア制御レジスタ , 下位バイト (OCSL0/OCSL6, OCSL2/OCSL8, OCSL4/OCSL10) (2 / 2)
ビット名
bit2
BUF0：
コンペア
バッファ無効
ビット
機能
• このビットは , アウトプットコンペアレジスタ 0/6, 2/8, 4/10 のバッ
ファ機能を無効にするために使用します。
• このビットに "0" を設定した場合：バッファ機能が有効になります。
• このビットは , 16 ビットフリーランタイマとコンペアレジスタ 1/
bit1
CST1：
コンペア動作
許可ビット
7, 3/9, 5/11 の間のコンペア動作を許可するために使用します。
• コンペア動作を許可する場合は , 必ず前もってコンペアレジスタ
1/7, 3/9, 5/11 とタイマデータレジスタ (TCDTH, TCDTL) に値を書
き込んでください。
• このビットは , 16 ビットフリーランタイマとコンペアレジスタ 0/
bit0
CST0：
コンペア動作
許可ビット
6, 2/8, 4/10 の間のコンペア動作を許可するために使用します。
• コンペア動作を許可する場合は , 必ず前もってコンペアレジスタ
0/6, 2/8, 4/10 とタイマデータレジスタ (TCDTH, TCDTL) に値を書
き込んでください。
356
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
12.4.8
コンペアモード制御レジスタ (OCMOD0/OCMOD1)
コンペアモード制御レジスタは , コンペア一致時の出力レベルを反転モードもしく
はセット , リセットを行うかを制御します。
■ コンペアモード制御レジスタ (OCMOD0/OCMOD1)
コンペアモード制御レジスタ
bit15
bit14
bit13
bit12
bit11
bit10
MOD15
MOD14
MOD13
MOD12
R/W
R/W
R/W
R/W
R/W ：リード / ライト可能
：初期値
− ：未定義ビット
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bit9
bit8
MOD11 MOD10
R/W
R/W
OCMOD0/OCMOD1*
アドレス
ch.0: 0000B2H ch.1*: 0001B2H
初期値 : --000000B
MOD10
ch.0/ch.6 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD11
ch.1/ch.7 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD12
ch.2/ch.8 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD13
ch.3/ch.9 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD14
ch.4/ch.10 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
MOD15
ch.5/ch.11 のコンペア一致時の出力動作
0
前出力値の反転
1
CMOD によって "1" にセットもしくは "0" にリセット
＊ : MB91470 シリーズでは使用不可
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357
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-11 コンペアモード制御レジスタ (OCMOD0/OCMOD1)
ビット名
機能
• 読出し値は不定です。
bit15,
bit14
未定義ビット
bit13
MOD15：
ch.5/ch.11 のコンペア
一致モード設定ビット
• このビットによりアウトプットコンペア出力のコンペア一致時
の動作を指示します。
• "0" のときは , 一致時に出力値を反転します。
bit12
MOD14：
ch.4/ch.10 のコンペア
一致モード設定ビット
bit11
MOD13：
ch.3/ch.9 のコンペア
一致モード設定ビット
• このビットへの書込みは動作に影響しません。
• 初期値は , "0" です。
• "1" のときは , 一致時に出力値を "1" にセット , もしくは "0" に
リセットします。セット / リセットの切換えはコンペア制御レ
bit10
bit9
bit8
358
MOD12：
ch.2/ch.8 のコンペア
一致モード設定ビット
MOD11：
ch.1/ch.7 のコンペア
一致モード設定ビット
MOD10：
ch.0/ch.6 のコンペア
一致モード設定ビット
ジスタ (OCSH) の CMOD ビットにて設定します。
• 値を書き込む場合は , 必ず前もってコンペア動作を停止させて
ください。
• CMOD の設定は , ch.0/ch.6, ch.1/ch.7 と ch.2/ch.8, ch.3/ch.9 と ch.4/
ch.10, ch.5/ch.11 で設定となります。
- ch.0/ch.6, ch.1/ch.7 で独立してリセット / セットの設定はできま
せん。
- ch.2/ch.8, ch.3/ch.9 で独立してリセット / セットの設定はできま
せん。
- ch.4/ch.10, ch.5/ch.11 で独立してリセット / セットの設定はで
きません。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
12.4.9
インプットキャプチャデータレジスタ
(IPCPH0 ∼ IPCPH7/IPCPL0 ∼ IPCPL7)
インプットキャプチャデータレジスタは , 入力波形の有効エッジが検出されたとき
のフリーランタイマのカウント値を保持するために使用します。
■ インプットキャプチャデータレジスタ (IPCPH0 ∼ IPCPH7/IPCPL0 ∼ IPCPL7)
インプットキャプチャデータレジスタ ( 上位 )
IPCPH0 ∼ IPCPH3, IPCPH4* ∼ IPCPH7*
アドレス :
ch.0: 0000D4H
ch.1: 0000D6H
ch.2: 0000D8H
ch.3: 0000DAH
bit15 bit14 bit13 bit12 bit11 bit10 bit9
bit8
ch.4*: 0001D4H
CP15 CP14 CP13 CP12 CP11 CP10 CP09 CP08
ch.5*: 0001D6H
ch.6*: 0001D8H
ch.7*: 0001DAH
R
R
R
R
R
R
R
R
リード→
(X)
(X)
(X)
(X)
(X)
(X)
(X)
初期値→ (X)
インプットキャプチャデータレジスタ ( 下位 )
bit7
IPCPL0 ∼ IPCPL3
IPCPL4* ∼ IPCPL7*
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CP07 CP06 CP05 CP04 CP03 CP02 CP01 CP00
リード→
初期値→
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
＊ : MB91470 シリーズでは使用不可
このレジスタは , 対応する外部端子入力波形の有効エッジが検出されたときのフリー
ランタイマ値を格納するために使用します ( このレジスタへアクセスする場合は, ハー
フワードもしくはワードアクセス命令をご使用ください。このレジスタにデータを書
き込むことはできません ) 。
以上の説明中のフリーランタイマはインプットキャプチャが選択しているフリーラン
タイマの動作状態についてです。
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359
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
12.4.10
MB91470/480 シリーズ
インプットキャプチャ状態制御 /PPG 出力制御レジスタ
(ICSH23/ICSH67, ICSL23/ICSL67, PICSH01/
PICSH45, PICSL01/PICSL45)
インプットキャプチャ状態制御 /PPG 出力制御レジスタ (ICSH23/ICSH67, ICSL23/
ICSL67, PICSH01/PICSH45, PICSL01/PICSL45) は , エッジ選択 , 割込み要求許可 ,
割込み要求フラグ , および PPG 出力を制御するために使用します。また , インプッ
トキャプチャ 2/6, 3/7 において検出された有効なエッジを示すためにも使用します。
■ インプットキャプチャ状態制御レジスタ (ch.2/ch.6, ch.3/ch.7) , 上位バイト
(ICSH23/ICSH67)
インプットキャプチャ状態制御レジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
IEI3
IEI2
R
R
ICSH23/ICSH67*
アドレス
ch.0: 0000DEH ch.1: 0001DEH
初期値 : ------00B
R
−
360
：リードオンリ
：初期値
：未定義ビット
IEI2
有効エッジ指示ビット ( インプットキャプチャ 2/6)
0
立下りエッジが検出される
1
立上りエッジが検出される
IEI3
有効エッジ指示ビット ( インプットキャプチャ 3/7)
0
立下りエッジが検出される
1
立上りエッジが検出される
＊ : MB91470 シリーズでは使用不可
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-12 インプットキャプチャ状態制御レジスタ (ch.2/ch.6, ch.3/ch.7) , 上位バイト (ICSH23/ICSH67)
ビット名
機能
• 読出し値は不定です。
bit15
∼
bit10
未定義ビット
• このビットへの書込みは動作に影響しません。
• このビットは , キャプチャレジスタ 3/7の有効エッジ指示ビットであ
り , 立上りエッジまたは立下りエッジが検出されたことを示しま
bit9
IEI3：
有効エッジ指示
ビット
( インプット
キャプチャ
3/7)
す。
• 立下りエッジが検出されると, このビットに"0"が書き込まれます。
• 立上りエッジが検出されると, このビットに"1"が書き込まれます。
• このビットは読出し専用ビットです。
( 注意事項 )
インプットキャプチャ状態制御レジスタ下位 (ICSL23/
ICSL67) の EG31, EG30：bit3, bit2=00B の場合 , 読出し
値は意味がありません。
• このビットは , キャプチャレジスタ 2/6の有効エッジ指示ビットであ
り , 立上りエッジまたは立下りエッジが検出されたことを示しま
bit8
IEI2：
有効エッジ指示
ビット
( インプット
キャプチャ
2/6)
す。
• 立下りエッジが検出されると, このビットに"0"が書き込まれます。
• 立上りエッジが検出されると, このビットに"1"が書き込まれます。
• このビットは , 読出し専用ビットです。
( 注意事項 )
インプットキャプチャ状態制御レジスタ下位 (ICSL23/
ICSL67) の EG21, EG20：bit1, bit0=00B の場合 , 読出し
値は意味がありません。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ インプットキャプチャ状態制御レジスタ (ch.2/ch.6, ch.3/ch.7) , 下位バイト
(ICSL23/ICSL67)
インプットキャプチャ状態制御レジスタ ( 下位 )
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ICSL23/ICSL67*
ICP3
ICP2
ICE3
ICE2
EG31
EG30
EG21
EG20
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
ch.0: 0000DFH ch.1: 0001DFH
初期値 : 00000000B
EG21
EG20
エッジ選択ビット ( インプットキャプチャ 2/6)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
EG31 EG30
エッジ選択ビット ( インプットキャプチャ 3/7)
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
ICE2
割込み要求許可ビット ( インプットキャプチャ 2/6)
0
割込み要求を禁止する
1
割込み要求を許可する
ICE3
割込み要求許可ビット ( インプットキャプチャ 3/7)
0
割込み要求を禁止する
1
割込み要求を許可する
ICP2
割込み要求フラグビット ( インプットキャプチャ 2/6)
読出し時
書込み時
0
有効エッジが検出されない
このビットはクリアされる
1
有効エッジが検出される
このビットは影響を受けない
割込み要求フラグビット ( インプットキャプチャ 3/7)
ICP3
R/W ：リード / ライト可能
：初期値
362
読出し時
書込み時
0
有効エッジが検出されない
このビットはクリアされる
1
有効エッジが検出される
このビットは影響を受けない
＊ : MB91470 シリーズでは使用不可
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-13 インプットキャプチャ状態制御レジスタ (ch.2/ch.6, ch.3/ch.7) , 下位バイト
(ICSL23/ICSL67) (1 / 2)
ビット名
機能
• このビットは , インプットキャプチャ 3/7 の割込み要求フラグとし
て使用します。
• このビットは , 外部入力端子の有効エッジが検出されると直ちに
bit7
ICP3：
割込み要求
フラグビット
( インプット
キャプチャ 3/7)
"1" が設定されます。
• 割込み要求許可ビット (ICE3：bit5) が設定されている間に有効エッ
ジが検出されると , 直ちに割込みを生成することができます。
• このビットに "0" を設定した場合：このビットはクリアされます。
• このビットに"1"を設定した場合：このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
• このビットは , インプットキャプチャ 2/6 の割込み要求フラグとし
て使用します。
• このビットは , 外部入力端子の有効エッジが検出されると直ちに
bit6
ICP2：
割込み要求
フラグビット
( インプット
キャプチャ 2/6)
"1" が設定されます。
• 割込み要求許可ビット (ICE2：bit4) が設定されている間に有効エッ
ジが検出されると , 直ちに割込みを生成することができます。
• このビットに "0" を設定した場合：このビットはクリアされます。
• このビットに"1"を設定した場合：このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
bit5
bit4
bit3,
bit2
ICE3：
割込み要求
許可ビット
( インプット
キャプチャ 3/7)
ICE2：
割込み要求
許可ビット
( インプット
キャプチャ 2/6)
EG31, EG30：
エッジ選択ビット
( インプット
キャプチャ 3/7)
CM71-10134-8
• このビットは , インプットキャプチャ 3/7 のインプットキャプチャ
割込み要求を許可するために使用します。
• このビットに "1" が設定されている間に割込み要求フラグビット
(ICP3：bit7) が設定されると , インプットキャプチャ 3/7 割込みが
生成されます。
• このビットは , インプットキャプチャ 2/6 のインプットキャプチャ
割込み要求を許可するために使用します。
• このビットに "1" が設定されている間に割込み要求フラグビット
(ICP2：bit6) が設定されると , インプットキャプチャ 2/6 割込みが
生成されます。
• これらのビットは , インプットキャプチャ 3/7 の外部入力の有効
エッジ極性を指定するために使用します。
• これらのビットは , インプットキャプチャ 3/7 の動作を有効にする
ためにも使用します。
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363
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-13 インプットキャプチャ状態制御レジスタ (ch.2/ch.6, ch.3/ch.7) , 下位バイト
(ICSL23/ICSL67) (2 / 2)
ビット名
bit1,
bit0
364
EG21, EG20：
エッジ選択ビット
( インプット
キャプチャ 2/6)
機能
• これらのビットは , インプットキャプチャ 2/6 の外部入力の有効
エッジ極性を指定するために使用します。
• これらのビットは , インプットキャプチャ 2/6 の動作を有効にする
ためにも使用します。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ PPG 出力制御上位バイト (PICSH01/PICSH45)
PPG 出力制御 レジスタ ( 上位 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
PGEN5
PGEN4
PGEN3
PGEN2
PGEN1
PGEN0
IEI1
IEI0
W
W
W
R
R
W
W
W
PICSH01/PICSH45*
アドレス
ch.0: 0000DCH ch.1: 0001DCH
初期値 : 00000000B
R
W
：リードオンリ
：ライトオンリ
：初期値
CM71-10134-8
IEI0
有効エッジ指示ビット ( インプットキャプチャ 0/4)
0
立下りエッジが検出される
1
立上りエッジが検出される
IEI1
有効エッジ指示ビット ( インプットキャプチャ 1/5)
0
立下りエッジが検出される
1
立上りエッジが検出される
PGEN0
PPG 出力許可ビット
0
RTO0/RTO6 への PPG 出力を禁止する
1
RTO0/RTO6 への PPG 出力を許可する
PGEN1
PPG 出力許可ビット
0
RTO1/RTO7 への PPG 出力を禁止する
1
RTO1/RTO7 への PPG 出力を許可する
PGEN2
PPG 出力許可ビット
0
RTO2/RTO8 への PPG 出力を禁止する
1
RTO2/RTO8 への PPG 出力を許可する
PGEN3
PPG 出力許可ビット
0
RTO3/RTO9 への PPG 出力を禁止する
1
RTO3/RTO9 への PPG 出力を許可する
PGEN4
PPG 出力許可ビット
0
RTO4/RTO10 への PPG 出力を禁止する
1
RTO4/RTO10 への PPG 出力を許可する
PGEN5
PPG 出力許可ビット
0
RTO5/RTO11 への PPG 出力を禁止する
1
RTO5/RTO11 への PPG 出力を許可する
＊ : MB91470 シリーズでは使用不可
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365
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-14 PPG 出力制御レジスタ上位バイト (PICSH01/PICSH45)
ビット名
機能
• これらのビットは , RTO0/RTO6 ∼ RTO5/RTO11 への PPG 出力
bit15
∼
bit10
PGEN5 ∼ PGEN0：
PPG 出力許可
ビット
を選択するために使用します。
• 書込みのみ可能です。
• このビットは , キャプチャレジスタ 1/5 の有効エッジ指示ビット
であり , 立上りエッジまたは立下りエッジが検出されたことを
示します。
bit9
IEI1：
有効エッジ指示
ビット
( インプット
キャプチャ 1/5)
• 立下りエッジが検出されると , このビットに "0" が書き込まれ
ます。
• 立上りエッジが検出されると , このビットに "1" が書き込まれ
ます。
• このビットは読出し専用ビットです。
( 注意事項 ) インプットキャプチャ状態制御レジスタ下位
(PICSL01/PICSL45) の EG11, EG10：bit3, bit2=00B
の場合 , 読出し値は意味がありません。
• このビットは , キャプチャレジスタ 0/4 の有効エッジ指示ビット
であり , 立上りエッジまたは立下りエッジが検出されたことを
示します。
bit8
IEI0：
有効エッジ指示
ビット
( インプット
キャプチャ 0/4)
• 立下りエッジが検出されると , このビットに "0" が書き込まれ
ます。
• 立上りエッジが検出されると , このビットに "1" が書き込まれ
ます。
• このビットは , 読出し専用ビットです。
( 注意事項 )
インプットキャプチャ状態制御レジスタ下位
(PICSL01/PICSL45) の EG01, EG00：bit1, bit0=00B の
場合 , 読出し値は意味がありません。
366
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ インプットキャプチャ状態制御レジスタ (ch.01/ch.45), 下位バイト
(PICSL01/PICSL45)
インプットキャプチャ状態制御レジスタ ( 下位 )
bit6
bit5
bit4
bit3
bit7
ICP1
ICP0
ICE1
R/W
R/W
R/W
ICE0
R/W
bit2
bit1
bit0
EG11
EG10
EG01
EG00
R/W
R/W
R/W
R/W
PICSL01/PICSL45*
アドレス
ch.0: 0000DDH ch.1: 0001DDH
初期値 : 00000000B
EG01 EG00
0
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
EG11 EG10
0
エッジは検出されない ( 停止 )
0
1
立上りエッジが検出される
1
0
立下りエッジが検出される
1
1
両方のエッジが検出される
ICE0
割込み要求許可ビット ( インプットキャプチャ 0/4)
0
割込み要求を禁止する
1
割込み要求を許可する
ICE1
割込み要求許可ビット ( インプットキャプチャ 1/5)
0
割込み要求を禁止する
1
割込み要求を許可する
割込み要求フラグビット ( インプットキャプチャ 0/4)
読出し時
書込み時
0
有効エッジが検出されない
このビットはクリアされる
1
有効エッジが検出される
このビットは影響を受けない
ICP1
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エッジ選択ビット ( インプットキャプチャ 1/5)
0
ICP0
R/W ：リード / ライト可能
：初期値
エッジ選択ビット ( インプットキャプチャ 0/4)
割込み要求フラグビット ( インプットキャプチャ 1/5)
読出し時
書込み時
0
有効エッジが検出されない
このビットはクリアされる
1
有効エッジが検出される
このビットは影響を受けない
＊ : MB91470 シリーズでは使用不可
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367
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-15 インプットキャプチャ状態制御レジスタ (ch.01/ch.45), 下位バイト (PICSL01/PICSL45)
ビット名
機能
• このビットは , インプットキャプチャ 1/5 の割込み要求フラグとし
て使用します。
• このビットは , 外部入力端子の有効エッジが検出されると直ちに
bit7
ICP1：
割込み要求
フラグビット
( インプット
キャプチャ 1/5)
"1" が設定されます。
• 割込み要求許可ビット (ICE1：bit5) が設定されている間に有効エッ
ジが検出されると , 直ちに割込みが生成されます。
• このビットに "0" を設定した場合：このビットはクリアされます。
• このビットに"1"を設定した場合：このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
• このビットは , インプットキャプチャ 0/4 の割込み要求フラグとし
て使用します。
• このビットは , 外部入力端子の有効エッジが検出されると直ちに
bit6
ICP0：
割込み要求
フラグビット
( インプット
キャプチャ 0/4)
"1" が設定されます。
• 割込み要求許可ビット (ICE0：bit4) が設定されている間に有効エッ
ジが検出されると , 直ちに割込みが生成されます。
• このビットに "0" を設定した場合：このビットはクリアされます。
• このビットに"1"を設定した場合：このビットは影響を受けません。
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
bit5
bit4
bit3,
bit2
bit1,
bit0
368
ICE1：
割込み要求
許可ビット
( インプット
キャプチャ 1/5)
ICE0：
割込み要求
許可ビット
( インプット
キャプチャ 0/4)
• このビットは , インプットキャプチャ 1/5 のインプットキャプチャ
割込み要求を許可するために使用します。
• このビットに "1" が設定されている間に割込み要求フラグビット
(ICP1：bit7) が設定されると , インプットキャプチャ 1/5 割込みが
生成されます。
• このビットは , インプットキャプチャ 0/4 のインプットキャプチャ
割込み要求を許可するために使用します。
• このビットに "1" が設定されている間に割込み要求フラグビット
(ICP0：bit6) が設定されると , インプットキャプチャ0/4 割込みが生
成されます。
EG11, EG10：
エッジ選択ビット
( インプット
キャプチャ 1/5)
• これらのビットは , インプットキャプチャ 1/5 の外部入力の有効
EG01, EG00：
エッジ選択ビット
( インプット
キャプチャ 0/4)
• これらのビットは , インプットキャプチャ 0/4 の外部入力の有効
エッジ極性を指定するために使用します。
• これらのビットは , インプットキャプチャ 1/5 の動作を有効にする
ためにも使用します。
エッジ極性を指定するために使用します。
• これらのビットは , インプットキャプチャ 0/4 の動作を有効にする
ためにも使用します。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
16 ビットデッドタイマレジスタ
(TMRRH0 ∼ TMRRH5/ TMRRL0 ∼ TMRRL5)
12.4.11
16 ビットデッドタイマレジスタは , 16 ビットデッドタイマのコンペア値を保持します。
■ 16 ビットデッドタイマレジスタ (TMRRH0 ∼ TMRRH5/ TMRRL0 ∼ TMRRL5)
16 ビットデッドタイマレジスタ ( 上位 )
TMRRH0 ∼ TMRRH2, TMRRH3* ∼ TMRRH5*
アドレス
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
波形ジェネレータ 0: 波形ジェネレータ 1*:
ch.0: 0000E0H ch.3: 0001E0H TR15 TR14 TR13 TR12 TR11 TR10 TR09 TR08
ch.1: 0000E2H ch.4: 0001E2H
ch.2: 0000E4H ch.5: 0001E4H
リード / ライト→ R/W R/W R/W R/W R/W R/W R/W R/W
(X)
(X)
(X)
(X)
(X)
(X)
(X)
初期値→ (X)
16 ビットデッドタイマレジスタ ( 下位 )
bit7
TMRRL0 ∼ TMRRL2,
TMRRL3* ∼ TMRRL5*
リード / ライト→
初期値→
bit6
bit5
bit4
bit3
bit2
bit1
bit0
TR07 TR06 TR05 TR04 TR03 TR02 TR01 TR00
R/W R/W R/W R/W R/W R/W R/W R/W
(X)
(X)
(X)
(X)
(X)
(X)
(X)
(X)
R/W : リード / ライト可能
＊ : MB91470 シリーズでは使用不可
これらのレジスタは , 16 ビットデッドタイマのコンペア値を格納するために使用しま
す。
これらのレジスタ値は , 16 ビットデッドタイマが動作を開始するとリロードされます。
タイマ動作中にこれらのレジスタに値が再書込みされると , この新しい値は次回のタ
イマ開始 / 動作時に有効になります。
このレジスタへアクセスする場合は , ハーフワードもしくはワードアクセス命令をご
使用ください。
デッドタイムタイマモード時は , これらのレジスタはノンオーバラップ時間を設定す
るために使用します。
ノンオーバラップ時間 = ( 設定値 ) × 選択されたクロック
＜注意事項＞
"0000H" を設定することはできません。
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369
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
タイマモード時は , これらのレジスタは PPG タイマ動作の GATE 時間を設定するため
に使用します。
GATE 時間 = ( 設定値 ) × 選択されたクロック
＜注意事項＞
"0000H" を設定することはできません。
370
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
12.4.12
16 ビットデッドタイマ状態制御レジスタ
(DTCR0 ∼ DTCR5)
16 ビットデッドタイマ状態制御レジスタ (DTCR0/DTCR3 ∼ DTCR2/DTCR5) は , 波
形ジェネレータの動作モード , 割込み要求許可 , 割込み要求フラグ ,GATE 信号許可 ,
および出力レベル極性を制御するために使用します。
■ 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR0/DTCR3)
16 ビットデッドタイマ状態制御レジスタ
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
DMOD0
GTEN1
GTEN0
TMIF0
TMIE0
TMD2
TMD1
TMD0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
波形ジェネレータ 0 ch.0: 0000E8H
波形ジェネレータ 1* ch.3: 0001E8H
初期値 :
00000000B
波形ジェネレータが停止する
0
0
0
0
0
1
RT 信号が "H" の間に PPG タイマがパルスを出力する
0
1
0
各 RT 信号の立上りエッジがトリガとなり , 16
ビットデッドタイマが起動する。PPG タイマは ,
16 ビットデッドタイマが停止するまでパルスを
出力する ( タイマモード )
1
0
0
RT 信号でノンオーバラップ信号を生成する
( デッドタイムタイマモード )
1
1
1
禁止
その他
TMIE0
禁止
割込み要求許可ビット , ソフトウェアトリガビット
0
16 ビットデッドタイマでアンダフローが発生されても割込みを
生成しない。
1
16 ビットデッドタイマでアンダフローが発生されると割込みを
生成する。
TMIF0
0
1
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アドレス :
動作モードビット
TMD2 TMD1 TMD0
R/W ：リード / ライト可能
：初期値
＊ : MB91470 シリーズでは使用不可
DTCR0/DTCR3*
割込み要求フラグビット
読出し時
書込み時
カウンタのアンダフローが
検出されない
カウンタのアンダフローが
検出される
このビットはクリアされる
このビットは影響を受けない
GTEN0
GATE 信号制御ビット 0
0
1
GATE 信号は , RT0/RT6 で制御されない ( 非同期モード )
GATE 信号は , RT0/RT6 で制御される ( 同期モード )
GTEN1
GATE 信号制御ビット 1
0
GATE 信号は , RT1/RT7 で制御されない ( 非同期モード )
1
GATE 信号は , RT1/RT7 で制御される ( 同期モード )
DMOD0
出力極性制御ビット
0
通常極性出力
1
反転極性出力
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371
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-16 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR0/DTCR3) ( １ / ２ )
ビット名
機能
• このビットは , デッドタイムタイマモードにおいて U/V/W の出
力を設定するために使用します。
bit15
DMOD0：
出力極性制御
ビット
• このビットを設定すると , U/V/W の出力極性は反転します。
( 注意事項 )
このビットは , デッドタイムタイマモードが選択さ
れていない場合 (TMD2：bit10=0) は意味がありませ
ん。
このビットは , RT1/RT7 で PPG タイマの GATE 信号出力を制御す
bit14
GTEN1：
GATE 信号制御
ビット 1
bit13
GTEN0：
GATE 信号制御
ビット 0
るために使用します。
このビットは , RT0/RT6 で PPG タイマの GATE 信号出力を制御す
るために使用します。
• このビットは, 16ビットデッドタイマの割込み要求フラグとして
使用します。
• このビットは, 16ビットデッドタイマでアンダフローが発生する
と "1" が設定されます。
• このビットに "0" を書き込むと , このビットはクリアされます。
"1" を書き込んでも , このビットは影響されません。
bit12
TMIF0：
割込み要求
フラグビット
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読
み出されます。
( 注意事項 )
このビットは , TMD2 ∼ TMD0：bit10 ∼ bit8 が
"000B" または "001B" の場合のみ機能し , ほかの値の
場合は必ず "0" になります。
ソフトウェアクリア ("0" 書込み ) とハードウェア
セット (16 ビットデッドタイマ 0 でアンダフローが発
生する ) が同時に発生した場合は , ソフトウェアクリ
アがハードウェアセットよりも優先され , このビッ
トはクリアされます。
372
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-16 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR0/DTCR3) ( ２ / ２ )
ビット名
機能
• このビットは, 16ビットデッドタイマのソフトウェアトリガビッ
トおよび割込み許可ビットとして使用します。
• TMD2 ∼ TMD0：bit10 ∼ bit8 が "000B" または "001B" の場合 , こ
のビットは 16 ビットデッドタイマのソフトウェアトリガとして
bit11
TMIE0：
割込み要求許可
ビット ,
ソフトウェア
トリガビット
使用されます。このビットを "0" から "1" へ変更すると , 16 ビッ
トデッドタイマのトリガとなり , 値がリロードされ , ダウンカウ
ントが開始します。
• このビットが "1" であり , 割込み要求フラグビット (TMIF0：bit12)
が "1" の場合 , 割込み要求が CPU へ送られます。
( 注意事項 )
16 ビットデッドタイマを再度トリガとする場合には ,
このビットに "1" を書き込む前に必ず "0" を書き込
んでください。
• これらのビットは, 波形ジェネレータの動作モードを選択するた
めに使用します。
• TMD2 ∼ TMD0：bit10 ∼ bit8 が "000B" の場合 , アウトプットコ
ンペアの RT0/RT6 と RT1/RT7 の信号は , RTO0/RTO6 と RTO1/
RTO7 のそれぞれから出力されます。また , 16 ビットデッドタイ
マはリロードタイマとしても使用することができます。
• TMD2 ∼ TMD0：bit10 ∼ bit8 が "001B" の場合 , アウトプットコン
bit10
∼
bit8
TMD2 ∼ TMD0：
動作モード
ビット
ペアの RT0/RT6 と RT1/RT7 の信号は , PPG 出力が禁止 (PPG 出力
制御 / インプットキャプチャ状態制御レジスタ上位 (PICSH01/
PICSH45) の PGEN0：bit10=0, PGEN1：bit11=0) になると , RTO0/
RTO6 と RTO1/RTO7 のそれぞれから出力されます。
また , 16 ビッ
トデッドタイマはリロードタイマとしても使用することができ
ます。
( 注意事項 )
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デッドタイムタイマモードで波形ジェネレータを動
作させるには , 必ず RT1 に対して 2 チャネルモード
( コンペア制御レジスタ上位 (OCSH1/OCSH7) の
CMOD：bit12=1) を選択してください。
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373
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ 16 ビットデッドタイマ状態制御レジスタ , 下位バイト (DTCR1/DTCR4)
16 ビットデッドタイマ状態制御レジスタ
bit7
bit6
bit5
bit4
DMOD1 GTEN3
R/W
R/W
bit3
bit2
bit1
DTCR1/DTCR4*
bit0
GTEN2
TMIF1
TMIE1
TMD5
TMD4
TMD3
R/W
R/W
R/W
R/W
R/W
R/W
TMD5 TMD4
初期値 :
00000000B
0
0
0
0
0
1
RT 信号が "H" の間に PPG タイマがパルスを出力する
0
1
0
各 RT 信号の立上りエッジがトリガとなり , 16
ビットデッドタイマが起動する。PPG タイマは ,
16 ビットデッドタイマが停止するまでパルスを
出力する ( タイマモード )
1
0
0
RT 信号でノンオーバラップ信号を生成する
( デッドタイムタイマモード )
1
1
1
TMIE1
0
1
TMIF1
0
1
374
波形ジェネレータ 0 ch.1: 0000E9H
波形ジェネレータ 1* ch.4: 0001E9H
動作モードビット
波形ジェネレータが停止する
TMD3
禁止
その他
R/W ：リード / ライト可能
：初期値
アドレス :
禁止
割込み要求許可ビット , ソフトウェアトリガビット
16 ビットデッドタイマでアンダフローが発生されても割込み
を生成しない
16 ビットデッドタイマでアンダフローが発生されると割込み
を生成する
割込み要求フラグビット
読出し時
書込み時
カウンタのアンダフローが
検出されない
カウンタのアンダフローが
検出される
このビットはクリアされる
このビットは影響を受けない
GTEN2
GATE 信号制御ビット 2
0
1
GATE 信号は , RT2/RT8 で制御されない ( 非同期モード )
GATE 信号は , RT2/RT8 で制御される ( 同期モード )
GTEN3
GATE 信号制御ビット 3
0
1
GATE 信号は , RT3/RT9 で制御されない ( 非同期モード )
GATE 信号は , RT3/RT9 で制御される ( 同期モード )
DMOD1
出力極性制御ビット
0
通常極性出力
反転極性出力
1
＊ : MB91470 シリーズでは使用不可
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-17 16 ビットデッドタイマ状態制御レジスタ , 下位バイト (DTCR1/DTCR4) ( １ / ２ )
ビット名
機能
• このビットは , デッドタイムタイマモードにおいて U/V/W の出
力を設定するために使用します。
bit7
DMOD1：
出力極性制御
ビット
• このビットを設定すると , U/V/W の出力極性は反転します。
( 注意事項 )
このビットは , デッドタイムタイマモードが選択さ
れていない場合 (TMD5：bit2=0) は意味がありませ
ん。
このビットは , RT3/RT9 で PPG タイマの GATE 信号出力を制御する
bit6
GTEN3：
GATE 信号制御
ビット 3
bit5
GTEN2：
GATE 信号制御
ビット 2
ために使用します。
このビットは , RT2/RT8 で PPG タイマの GATE 信号出力を制御する
ために使用します。
• このビットは, 16ビットデッドタイマの割込み要求フラグとして
使用します。
• このビットは, 16ビットデッドタイマでアンダフローが発生する
と "1" が設定されます。
• このビットに "0" を書き込むと , このビットはクリアされます。
"1" を書き込んでも , このビットは影響されません。
bit4
TMIF1：
割込み要求
フラグビット
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読み
出されます。
( 注意事項 )
このビットは , (TMD5 ∼ TMD3：bit2 ∼ bit0) が
"000B" または "001B" の場合のみ機能し , ほかの値の
場合は必ず "0" になります。ソフトウェアクリア
("0" 書込み ) とハードウェアセット (16 ビットデッド
タイマ 1 でアンダフローが発生する ) が同時に発生し
た場合は , ソフトウェアクリアがハードウェアセット
よりも優先され , このビットはクリアされます。
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375
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-17 16 ビットデッドタイマ状態制御レジスタ , 下位バイト (DTCR1/DTCR4) ( ２ / ２ )
ビット名
機能
• このビットは, 16ビットデッドタイマのソフトウェアトリガビッ
トおよび割込み許可ビットとして使用します。
• TMD5 ∼ TMD3：bit2 ∼ bit0 が "000B" または "001B" の場合 , この
ビットは 16 ビットデッドタイマのソフトウェアトリガとして使
bit3
TMIE1：
割込み要求許可
ビット ,
ソフトウェア
トリガビット
用されます。このビットを "0" から "1" へ変更すると , 16 ビット
デッドタイマのトリガとなり , 値がリロードされ , ダウンカウン
トが開始します。
• このビットが "1" であり , 割込み要求フラグビット (TMIF1：bit4)
が "1" の場合 , 割込み要求が CPU へ送られます。
( 注意事項 ) 16 ビットデッドタイマを再度トリガとする場合には ,
このビットに "1" を書き込む前に必ず "0" を書き込ん
でください。
• これらのビットは, 波形ジェネレータの動作モードを選択するた
めに使用します。
• TMD5 ∼ TMD3：bit2 ∼ bit0 が "000B" の場合 , アウトプットコン
ペアの RT2/RT8 と RT3/RT9 の信号は , RTO2/RTO8 と RTO3/RTO9
のそれぞれから出力されます。また , 16 ビットデッドタイマはリ
ロードタイマとしても使用することができます。
• TMD5 ∼ TMD3：bit2 ∼ bit0 が "001B" の場合 , アウトプットコン
bit2
∼
bit0
TMD5 ∼ TMD3：
動作モード
ビット
ペアの RT2/RT8 と RT3/RT9 の信号は , PPG 出力が禁止 (PPG 出
力制御 / インプットキャプチャ状態制御レジスタ上位 (PICSH01/
PICSH45) の PGEN2：bit12=0, PGEN3：bit13=0) になると , RTO2/
RTO8 と RTO3/RTO9 のそれぞれから出力されます。また , 16 ビッ
トデッドタイマはリロードタイマとしても使用することができ
ます。
( 注意事項 )
376
デッドタイムタイマモードで波形ジェネレータを動
作させるには , 必ず RT3/RT9 に対して 2 チャネル
モード ( コンペア制御レジスタ上位 (OCSH3/OCSH9)
の CMOD：bit12=1) を選択してください。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR2/DTCR5)
16 ビットデッドタイマ状態制御レジスタ
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
DMOD2
GTEN5
GTEN4
TMIF2
TMIE2
TMD8
TMD7
TMD6
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DTCR2/DTCR5*
アドレス :
波形ジェネレータ 0 ch.2: 0000EAH
波形ジェネレータ 1* ch.5: 0001EAH
初期値 :00000000B
動作モードビット
TMD8 TMD7 TMD6
0
0
0
波形ジェネレータが停止する
0
0
1
RT 信号が "H" の間に PPG タイマがパルスを出力する
0
1
0
各 RT 信号の立上りエッジがトリガとなり , 16
ビットデッドタイマが起動する。PPG タイマは ,
16 ビットデッドタイマが停止するまでパルスを
出力する ( タイマモード )
1
0
0
RT 信号でノンオーバラップ信号を生成する
( デッドタイムタイマモード )
1
1
1
禁止
その他
TMIE2
0
1
TMIF2
割込み要求フラグビット
読出し時
書込み時
0
このビットはクリアされる
1
カウンタのアンダフローが
検出される
このビットは影響を受けない
GATE 信号制御ビット 4
0
GATE 信号は , RT4/RT10 で制御されない ( 非同期モード )
1
GATE 信号は , RT4/RT10 で制御される ( 同期モード )
GTEN5
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割込み要求許可ビット , ソフトウェアトリガビット
16 ビットデッドタイマでアンダフローが発生されても割込み
を生成しない
16 ビットデッドタイマでアンダフローが発生されると割込み
を生成する
カウンタのアンダフローが
検出されない
GTEN4
R/W ：リード / ライト可能
：初期値
禁止
GATE 信号制御ビット 5
0
GATE 信号は , RT5/RT11 で制御されない ( 非同期モード )
1
GATE 信号は , RT5/RT11 で制御される ( 同期モード )
DMOD2
出力極性制御ビット
0
通常極性出力
1
反転極性出力
＊ : MB91470 シリーズでは使用不可
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377
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-18 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR2/DTCR5) ( １ / ２ )
ビット名
機能
• このビットは , デッドタイムタイマモードにおいて U/V/W の出
力を設定するために使用します。
bit15
DMOD2：
出力極性制御
ビット
• このビットを設定すると , U/V/W の出力極性は反転します。
( 注意事項 )
このビットは , デッドタイムタイマモードが選択さ
れていない場合 (TMD8：bit10=0) は意味がありませ
ん。
このビットは , RT5/RT11 で PPG タイマの GATE 信号出力を制御す
bit14
GTEN5：
GATE 信号制御
ビット 5
bit13
GTEN4：
GATE 信号制御
ビット 4
るために使用します。
このビットは , RT4/RT10 で PPG タイマの GATE 信号出力を制御す
るために使用します。
• このビットは, 16ビットデッドタイマの割込み要求フラグとして
使用します。
• このビットは, 16ビットデッドタイマでアンダフローが発生する
と "1" が設定されます。
• このビットに "0" を書き込むと , このビットはクリアされます。
"1" を書き込んでも , このビットは影響されません。
bit12
TMIF2：
割込み要求
フラグビット
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読
み出されます。
( 注意事項 )
このビットは , (TMD8 ∼ TMD6：bit10 ∼ bit8) が
"000B" または "001B" の場合のみ機能し , ほかの値の
場合は必ず "0" になります。
ソフトウェアクリア ("0" 書込み ) とハードウェア
セット (16 ビットデッドタイマ 2 でアンダフローが発
生する ) が同時に発生した場合は , ソフトウェアクリ
アがハードウェアセットよりも優先され , このビッ
トはクリアされます。
378
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-18 16 ビットデッドタイマ状態制御レジスタ , 上位バイト (DTCR2/DTCR5) ( ２ / ２ )
ビット名
機能
• このビットは, 16ビットデッドタイマのソフトウェアトリガビッ
トおよび割込み許可ビットとして使用します。
• TMD8 ∼ TMD6：bit10 ∼ bit8 が "000B" または "001B" の場合 , こ
のビットは 16 ビットデッドタイマのソフトウェアトリガとして
bit11
TMIE2：
割込み要求許可
ビット ,
ソフトウェア
トリガビット
使用されます。このビットを "0" から "1" へ変更すると , 16 ビッ
トデッドタイマのトリガとなり , 値がリロードされ , ダウンカウ
ントが開始します。
• このビットが "1" であり , 割込み要求フラグビット (TMIF2：bit12)
が "1" の場合 , 割込み要求が CPU へ送られます。
( 注意事項 ) 16 ビットデッドタイマを再度トリガとする場合には ,
このビットに "1" を書き込む前に必ず "0" を書き込ん
でください。
• これらのビットは, 波形ジェネレータの動作モードを選択するた
めに使用します。
• TMD8 ∼ TMD6：bit10 ∼ bit8 が "000B" の場合 , アウトプットコ
ンペアの RT4/RT10 と RT5/RT11 の信号は , RTO4/RTO10 と RTO5/
RTO11 のそれぞれから出力されます。また , 16 ビットデッドタ
イマはリロードタイマとしても使用することができます。
• TMD8 ∼ TMD6：bit10 ∼ bit8 が "001B" の場合 , アウトプットコ
bit10
∼
bit8
TMD8 ∼ TMD6：
動作モード
ビット
ンペアの RT4/RT10 と RT5/RT11 の信号は , PPG 出力が禁止 (PPG
出力制御
/
インプットキャプチャ状態制御レジスタ上位
(PICSH01/PICSH45) の PGEN4：bit14=0, PGEN5：bit15=0) になる
と , RTO4/RTO10 と RTO5/RTO11 のそれぞれから出力されます。
また, 16ビットデッドタイマはリロードタイマとしても使用する
ことができます。
( 注意事項 )
CM71-10134-8
デッドタイムタイマモードで波形ジェネレータを動
作させるには , 必ず RT5/RT11 に対して 2 チャネル
モード ( コンペア制御レジスタ上位 (OCSH5) の
CMOD：bit12=1) を選択してください。
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379
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
12.4.13
MB91470/480 シリーズ
波形制御レジスタ (SIGCR1/SIGCR2)
波形制御レジスタは , 動作クロック周波数 , ノイズキャンセル機能有効 , DTTI 入力
有効 , および DTTI 割込みを制御するために使用します。
■ 波形制御レジスタ 1 (SIGCR1)
波形制御レジスタ 1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
SIGCR1*
bit0
DTIE
DTIF
NRSL
DCK2
DCK1
DCK0
NWS1
NWS0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス :
波形ジェネレータ 0 ch.10: 0000EDH
波形ジェネレータ 1* ch.11: 0001EDH
初期値 :00000000B
DTTI0/DTTI1 ノイズ幅選択ビット
NWS1 NWS0
4 周辺クロック (CLKP) サイクルノイズをキャンセル
0
0
0
1
8 周辺クロック (CLKP) サイクルノイズをキャンセル
1
0
16 周辺クロック (CLKP) サイクルノイズをキャンセル
1
1
32 周辺クロック (CLKP) サイクルノイズをキャンセル
0
0
0
動作クロック選択ビット
φ (50 ns, φ=20 MHz)
0
0
1
φ/2 (100 ns, φ=20 MHz)
0
1
0
φ/4 (200 ns, φ=20 MHz)
0
1
1
φ/8 (400 ns, φ=20 MHz)
1
0
0
φ/16 (800 ns, φ=20 MHz)
1
0
1
φ/32 (1.6 μs, φ=20 MHz)
1
1
0
φ/64 (3.2 μs, φ=20 MHz)
1
1
1
禁止
DCK2 DCK1
DCK0
φ：周辺クロック (CLKP)
NRSL
ノイズキャンセル機能有効ビット
0
DTTI0/DTTI1 入力のノイズキャンセル回路が無効
1
DTTI0/DTTI1 入力のノイズキャンセル回路が有効
DTIF
R/W ：リード / ライト可能
：初期値
DTTI0/DTTI1 割込みフラグビット
読出し時
書込み時
0
割込み要求なし
このビットはクリアされる
1
割込み要求あり
このビットは影響を受けない
DTIE
DTTI0/DTTI1 入力有効ビット
0
DTTI0/DTTI1 入力を無効にする
1
DTTI0/DTTI1 入力を有効にする
＊ : MB91470 シリーズでは使用不可
380
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-19 波形制御レジスタ 1 (SIGCR1)
ビット名
機能
このビットは , RTO0/RTO6 ∼ RTO5/RTO11 端子の出力レベル制御
bit7
DTIE：
DTTI0/DTTI1
入力有効ビット
用 DTTI 信号を有効にするために使用します。
• このビットは , DTTI0/DTTI1 の割込みフラグです。
• DTTI0/DTTI1 入力が有効になり (DTIE：bit7=1) , DTTI0/DTTI1 の
"L"レベルが検出されると, このビットが設定され, 割込み要求が
発生します。
• このビットに "0" を設定した場合：このビットはクリアされます。
• このビットに "1" を設定した場合：このビットは影響を受けません。
bit6
DTIF：
DTTI0/DTTI1
割込み
フラグビット
• リードモディファイライト (RMW) 系命令時には , 必ず "1" が読
み出されます。
( 注意事項 )
ノイズキャンセル機能が有効になった場合 (NRSL：
bit5=1) にノイズパルスが発生すると , このビットに
は "1" が設定されます。
ソフトウェアクリア ("0" 書込み ) とハードウェア
セット (DTTI0/DTTI1 の "L" レベル検出 ) が同時に発
生した場合は , ソフトウェアクリアがハードウェア
セットよりも優先され , このビットはクリアされま
す。
• このビットは , ノイズキャンセル機能を有効にするために使用し
ます。
• ノイズキャンセル回路は , カウンタでオーバフローが発生するま
で "L" レベルが保持されると , DTTI0/DTTI1 入力信号を受け取り
ます。カウンタは , "L" レベル入力で操作される n ビットカウン
bit5
NRSL：
ノイズキャンセル
機能有効ビット
タです。
n は , NWS1, NWS0 ビット：1, 0 の設定に基づいて 2, 3, 4 または
5 のいずれかの値になります。
( 注意事項 )
bit4
∼
bit2
DCK2 ∼ DCK0：
動作クロック
選択ビット
bit1,
bit0
NWS1, NWS0：
DTTI0/DTTI1
ノイズ幅
選択ビット
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ノイズパルス幅をキャンセルするには , 約 2n 周辺ク
ロック (CLKP) が必要になります。
ノイズキャンセル回路を選択すると , 周辺クロック
(CLKP) が停止するモード ( 停止モードなど ) 時は ,
入力が無効になります。
これらのビットは , 16 ビットデッドタイマの動作クロックを選択す
るために使用します。
これらのビットは , 除去する DTTI0/DTTI1 端子ノイズパルス幅を選
択するために使用します。
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381
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ 波形制御レジスタ 2 (SIGCR2)
波形制御レジスタ 2
bit7
bit6
PSEL21 PSEL20
R/W
R/W
bit5
bit4
bit3
bit2
PSEL11 PSEL10 PSEL01 PSEL00
R/W
R/W
R/W
R/W
bit1
bit0
DTTI
R/W
SIGCR2*
アドレス :
波形ジェネレータ 0 ch.20: 0000EFH
波形ジェネレータ 1* ch.21: 0001EFH
初期値 :
DTTI
ソフト DTTI 設定ビット
1
DTTI クリア
0
DTTI セット
PSEL0[1:0]
PPG 入力チャネル設定ビット (RTO01/RTO67)
0
0
PPG0/PPG8
0
1
PPG2/PPG10
1
0
1
1
PSEL1[1:0]
PPG4/PPG12
設定禁止 ( 動作は保証しません )
PPG 入力チャネル設定ビット (RTO23/RTO89)
0
0
PPG0/PPG8
0
1
PPG2/PPG10
1
0
1
1
PSEL2[1:0]
000000-1B
PPG4/PPG12
設定禁止 ( 動作は保証しません )
PPG 入力チャネル設定ビット (RTO45/RTO1011)
0
0
PPG0/PPG8
0
1
PPG2/PPG10
1
0
1
1
PPG4/PPG12
設定禁止 ( 動作は保証しません )
R/W ：リード / ライト可能
：初期値
−
: 未定義ビット
*
382
: MB91470 シリーズでは使用不可
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-20 波形制御レジスタ 2 (SIGCR2)
ビット名
機能
PSEL2[1:0]：
PPG 入力チャネル
選択ビット
(RTO45/RTO1011)
• このビットは , RTO45/RTO1011 用の PPG 入力を選択するために
bit7,
bit6
PSEL1[1:0]：
PPG 入力チャネル
選択ビット
(RTO23/RTO89)
• このビットは , RTO23/RTO89 用の PPG 入力を選択するために使
bit5,
bit4
PSEL0[1:0]：
PPG 入力チャネル
選択ビット
(RTO01/RTO67)
• このビットは , RTO01/RTO67* 用の PPG 入力を選択するために
bit3,
bit2
bit1
未定義ビット
使用します。
• PSEL2[1:0]=11B は設定禁止です。
用します。
• PSEL1[1:0]=11B は設定禁止です。
使用します。
• PSEL0[1:0]=11B は設定禁止です。
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
• "0" を書き込むと , DTTI0/DTTI1 のセットとなります。
bit0
DTTI：
ソフト DTTI ビット
• "1" を書き込むとクリアされます。
( 注意事項 )
外部入力 DTTI0/DTTI1 と OR をとっているため ,
DTTI0/DTTI1 は外部入力レベルによります。
*: SIGCR20 は波形ジェネレータ 0 の RTO01/RTO23/RTO45 を制御します。
SIGCR21 は波形ジェネレータ 1 の RTO67/RTO89/RTO1011 を制御します。
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383
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
12.4.14
MB91470/480 シリーズ
A/D 起動コンペアレジスタ
(ADCOMPB0 ∼ ADCOMPB5, ADCOMP0 ∼
ADCOMP5, ADTGCE0, ADTGCE1, ADTGSEL0,
ADTGSEL1, ADTGBUF0, ADTGBUF1)
コンペアレジスタ 0/3, 1/4, 2/5 は , フリーランタイマの値と一致したときに A/D コ
ンバータを起動させます。コンペアレジスタは , コンペア値を書き込むために使用
します。
制御レジスタは , コンペア一致時の A/D 起動要求発生の有無を選択できます。
■ コンペアバッファレジスタ 0/3, 1/4, 2/5 (ADCOMPB0/ADCOMPB3, ADCOMPB1/
ADCOMPB4, ADCOMPB2/ADCOMPB5)
コンペアバッファレジスタ 0/3*, 1/4*, 2/5* ( 上位 )
ADCOMPB0/ADCOMPB3, ADCOMPB1/ADCOMPB4, ADCOMPB2/ADCOMPB5
アドレス :
アドレス (ADCOMPDB)
ch.0:0000F0H ch.3:0001F0H ch.0:0000F2H ch.3:0001F2H
ch.1:0000F4H ch.4:0001F4H ch.1:0000F6H ch.4:0001F6H
ch.2:0000F8H ch.5:0001F8H ch.2:0000FAH ch.5:001FA0H
リード / ライト→
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
CMP15 CMP14 CMP13 CMP12 CMP11 CMP10 CMP09 CMP08
W
W
W
W
W
W
W
W
bit5
bit4
bit3
bit2
bit1
bit0
コンペアバッファレジスタ 0/3*, 1/4*, 2/5* ( 下位 )
bit7
bit6
CMP07 CMP06 CMP05 CMP04 CMP03 CMP02 CMP01 CMP00
リード / ライト→
W
W
W
W
W
W
W
W
＊ : MB91470 シリーズでは使用不可
コンペアバッファレジスタは , A/D 起動コンペアレジスタ (ADCOMP) 用バッファレジ
スタです。バッファ機能が無効時 ( バッファ制御レジスタ (ADTGBUF) の BUFX2,
BUFX1, BUFX0:bit2, bit1, bit0=111B), もしくはフリーランタイマ停止中 , コンペアバッ
ファ値は直ちにコンペアレジスタに転送されます。
バ ッ フ ァ 機 能 が 有 効 時 ( バ ッ フ ァ 制 御 レ ジ ス タ (ADTGBUF) の BUFX2, BUFX1,
BUFX0:bit2, bit1, bit0=000B), コンペアバッファ値は , コンペア一致時もしくは 0 検出時
にコンペアレジスタへ転送されます。
カウント方向選択レジスタ (ADTGSEL) の SEL1, SEL0=11B のとき , ADCOMPDB0 ∼
ADCOMPDB5 が ADCOMPD0 ∼ ADCOMPD5 のバッファレジスタとなります。
このレジスタへアクセスする場合は , ハーフワードもしくはワードアクセス命令をご
使用ください。
384
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ コンペアレジスタ 0/3, 1/4, 2/5
(ADCOMP0/ADCOMP3, ADCOMP1/ADCOMP4, ADCOMP2/ADCOMP5)
コンペアレジスタ 0/3*, 1/4*, 2/5* ( 上位 )
ADCOMP0/ADCOMP3, ADCOMP1/ADCOMP4, ADCOMP2/ADCOMP5
アドレス :
アドレス (ADCOMPD)
ch.0:0000F0H ch.3:0001F0H ch.0:0000F2H ch.3: 0001F2H
ch.1:0000F4H ch.4:0001F4H ch.1:0000F6H ch.4: 0001F6H
ch.2:0000F8H ch.5:0001F8H ch.2:0000FAH ch.5: 001FA0H
リード / ライト→
初期値→
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
CMP15 CMP14 CMP13 CMP12 CMP11 CMP10 CMP09 CMP08
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
bit6
bit5
bit4
bit3
bit2
bit1
bit0
コンペアレジスタ 0/3*, 1/4*, 2/5* ( 下位 )
bit7
CMP07 CMP06 CMP05 CMP04 CMP03 CMP02 CMP01 CMP00
リード / ライト→
初期値→
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
R
(0)
＊ : MB91470 シリーズでは使用不可
コンペアレジスタは , 16 ビットフリーランタイマのカウント値と比較するためのデー
タを書き込むレジスタで , フリーランタイマとコンペア値が一致したときに A/D を起
動させることができます。
コンペアレジスタに書き込まれた値は , すぐに比較動作されます。
カウント方向選択レジスタ (ADTGSEL) の SEL1, SEL0=11B のとき , ADCOMP0 ∼
ADCOMP5 はフリーランタイマがアップカウント中のみ , ADCOMPD0 ∼ ADCOMPD5
はフリーランタイマがダウンカウント中のみに それぞれコンペア一致動作を行いま
す。
コンペアレジスタへの読出しは , ワードもしくはハーフワードで行ってください。
リードモディファイライト系命令でのアクセスは行わないでください。
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385
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ コンペア許可レジスタ (ADTGCE0/ADTGCE1)
コンペア許可レジスタ
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CE21
CE20
CE11
CE10
CE01
CE00
R/W
R/W
R/W
R/W
R/W
R/W
CE0[1:0]
ch.0: 0000FFH ch.1: 0001FFH
初期値 : --000000B
10 ビット A/D コンバータ 2 コンペア起動許可ビット
0
コンペア禁止
0
1
コンペア許可 ( フリーランタイマ 0/3 選択 )
1
0
コンペア許可 ( フリーランタイマ 1/4 選択 )
1
1
コンペア許可 ( フリーランタイマ 2/5 選択 )
MB91470 シリーズ：12 ビット A/D コンバータ 3
MB91480 シリーズ：10 ビット A/D コンバータ 0
コンペア起動許可ビット
0
0
コンペア禁止
0
1
コンペア許可 ( フリーランタイマ 0/3 選択 )
1
0
コンペア許可 ( フリーランタイマ 1/4 選択 )
1
1
コンペア許可 ( フリーランタイマ 2/5 選択 )
CE2[1:0]
386
アドレス
0
CE1[1:0]
R/W ：リード / ライト可能
：初期値
−
: 未定義ビット
ADTGCE0/ADTGCE1
MB91470 シリーズ：12 ビット A/D コンバータ 4
MB91480 シリーズ：10 ビット A/D コンバータ 1
コンペア起動許可ビット
0
0
コンペア禁止
0
1
コンペア許可 ( フリーランタイマ 0/3 選択 )
1
0
コンペア許可 ( フリーランタイマ 1/4 選択 )
1
1
コンペア許可 ( フリーランタイマ 2/5 選択 )
( 注意事項 ) MB91470 シリーズでは , フリーランタイマ 0 ∼ 2 のみ使用可能です。
MB91480 シリーズでは , 多機能タイマが 2 ユニットあります。
A/D 起動 0 はフリーランタイマ 0 ∼ 2 の入力選択可能です。
A/D 起動 1 はフリーランタイマ 3 ∼ 5 の入力選択可能です。
*：MB91470 シリーズでは使用不可。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-21 コンペア許可レジスタ (ADTGCE0/ADTGCE1)
ビット名
機能
• 読出し値は不定です。
bit7,
bit6
未定義ビット
bit5,
bit4
CE21, CE20：
MB91470 シリーズ：
12 ビット A/D コンバータ 4，
MB91480 シリーズ：
10 ビット A/D コンバータ 1
コンペア起動許可ビット
bit3,
bit2
bit1,
bit0
• このビットへの書込みは動作に影響しません。
CE11, CE10：
MB91470 シリーズ：
12 ビット A/D コンバータ 3，
MB91480 シリーズ：
10 ビット A/D コンバータ 0
コンペア起動許可ビット
CE01, CE00：
10 ビット A/D コンバータ 2
コンペア起動許可ビット
• 本ビットに "00B" を設定した場合 , コンペア動作は行
いません。
• 本ビットに "00B" 以外を設定した場合 , フリーランタ
イマとコンペア値が一致したとき, MB91470シリーズ：
12 ビット A/D コンバータ 4，MB91480 シリーズ：10
ビット A/D コンバータ 1 に起動要求を発生します。
• 本ビットに "00B" を設定した場合 , コンペア動作は行
いません。
• 本ビットに "00B" 以外を設定した場合 , フリーランタ
イマとコンペア値が一致したとき, MB91470シリーズ：
12 ビット A/D コンバータ 3，MB91480 シリーズ：10
ビット A/D コンバータ 0 に起動要求を発生します。
• 本ビットに "00B" を設定した場合 , コンペア動作は行
いません。
• 本ビットに "00B" 以外を設定した場合 , フリーランタ
イマとコンペア値が一致したとき , 10 ビット A/D コン
バータ 2 に起動要求を発生します。
＜注意事項＞
本レジスタを設定する場合 , 必ずフリーランタイマが停止していることを確認してくださ
い。
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ カウント方向選択レジスタ ( コンペア時 )(ADTGSEL0/ADTGSEL1)
カウント方向選択レジスタ ( コンペア時 )
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
SEL21
SEL20
SEL11
SEL10
SEL01
SEL00
R/W
R/W
R/W
R/W
R/W
R/W
SEL0[1:0]
初期値 : --000000B
カウント方向選択ビット
0
アップダウンカウント双方時
0
1
アップカウント時のみ
1
0
1
1
ダウンカウント時のみ
アップカウント時 (ADCOMP0/ADCOMP3)/
ダウンカウント時 (ADCOMPD0/ADCOMPD3)
カウント方向選択ビット
0
0
アップダウンカウント双方時
0
1
アップカウント時のみ
1
0
1
1
ダウンカウント時のみ
アップカウント時 (ADCOMP1/ADCOMP4)/
ダウンカウント時 (ADCOMPD1/ADCOMPD4)
SEL2[1:0]
388
アドレス
ch.0: 0000FEH ch.1: 0001FEH
0
SEL1[1:0]
R/W ：リード / ライト可能
：初期値
−
: 未定義ビット
ADTGSEL0/ADTGSEL1*
カウント方向選択ビット
0
0
アップダウンカウント双方時
0
1
アップカウント時のみ
1
0
ダウンカウント時のみ
1
アップカウント時 (ADCOMP2/ADCOMP5)/
ダウンカウント時 (ADCOMPD2/ADCOMPD5)
1
＊ : MB91470 シリーズでは使用不可
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-22 カウント方向選択レジスタ ( コンペア時 )(ADTGSEL0/ADTGSEL1)
ビット名
bit15,
bit14
未定義ビット
機能
• 読出し値は不定です。
• このビットへの書込みは動作に影響しません。
• "00B" を設定した場合 , フリーランタイマがアップカウント / ダウ
ンカウント中のいずれでも , コンペア一致動作を行います。
• "01B"を設定した場合, フリーランタイマがアップカウント中にの
みコンペア一致動作を行います。
bit13,
bit12
SEL2：
カウント方向選
択ビット
• "10B"を設定した場合, フリーランタイマがダウンカウント中にの
みコンペア一致動作を行います。
• "11B"を設定した場合 , ADCOMP2/ADCOMP5 はフリーランタイマ
がアップカウント中にのみ , ADCOMPD2/ADCOMPD5 はフリーラ
ンタイマがダウンカウント中のみに それぞれコンペア一致動作
を行います。
• "00B" を設定した場合 , フリーランタイマがアップカウント / ダウ
ンカウント中のいずれでも , コンペア一致動作を行います。
• "01B"を設定した場合, フリーランタイマがアップカウント中にの
みコンペア一致動作を行います。
bit11,
bit10
SEL1：
カウント方向
選択ビット
• "10B"を設定した場合, フリーランタイマがダウンカウント中にの
みコンペア一致動作を行います。
• "11B"を設定した場合 , ADCOMP1/ADCOMP4 はフリーランタイマ
がアップカウント中にのみ , ADCOMPD1/ADCOMPD4 はフリーラ
ンタイマがダウンカウント中のみに それぞれコンペア一致動作
を行います。
• "00B" を設定した場合 , フリーランタイマがアップカウント / ダウ
ンカウント中のいずれでも , コンペア一致動作を行います。
• "01B"を設定した場合, フリーランタイマがアップカウント中にの
みコンペア一致動作を行います。
bit9,
bit8
SEL0：
カウント方向
選択ビット
• "10B"を設定した場合, フリーランタイマがダウンカウント中にの
みコンペア一致動作を行います。
• "11B"を設定した場合 , ADCOMP0/ADCOMP3 はフリーランタイマ
がアップカウント中にのみ , ADCOMPD0/ADCOMPD3 はフリーラ
ンタイマがダウンカウント中のみに それぞれコンペア一致動作
を行います。
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389
第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
■ バッファ制御レジスタ (ADTGBUF0/ADTGBUF1)
バッファ制御レジスタ
bit7
bit6
bit5
bit4
BTS2
BTS1
R/W
R/W
R/W ：リード / ライト可能
：初期値
−
: 未定義ビット
bit3
ADTGBUF0/ADTGBUF1*
bit2
bit1
bit0
BTS0
BUFX2
BUFX1
BUFX0
R/W
R/W
R/W
R/W
アドレス
ch.0: 0000FDH ch.1: 0001FDH
初期値 : -000-111B
BUFX0
コンペアレジスタ 0/3 バッファ機能制御ビット
0
有効
1
無効
BUFX1
コンペアレジスタ 1/4 バッファ機能制御ビット
0
有効
1
無効
BUFX2
コンペアレジスタ 2/5 バッファ機能制御ビット
0
有効
1
無効
BTS0
コンペアレジスタ 0/3 バッファ転送制御ビット
0
0 検出時
1
コンペアクリア時
BTS1
コンペアレジスタ 1/4 バッファ転送制御ビット
0
0 検出時
1
コンペアクリア時
BTS2
コンペアレジスタ 2/5 バッファ転送制御ビット
0
0 検出時
1
コンペアクリア時
＊ : MB91470 シリーズでは使用不可
＜注意事項＞
BTS ビットを書き換える前に必ずフリーランタイマを停止させてください。
390
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第 12 章 多機能タイマ
12.4 多機能タイマのレジスタ
MB91470/480 シリーズ
表 12.4-23 バッファ制御レジスタ (ADTGBUF0/ADTGBUF1)
ビット名
bit7
bit6
∼
bit4
bit3
bit2
∼
bit0
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
BTS0/3 ∼ BTS2/5：
コンペアレジスタ
バッファ転送
制御ビット
値がバッファに転送されます。
• "1" を設定した場合 , フリーランタイマのコンペア一致時にコ
ンペア値がバッファに転送されます。
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは動作に影響しません。
BUFX0/3 ∼
BUFX2/5：
コンペアレジスタ
バッファ機能
制御ビット
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• "0" を設定した場合 , フリーランタイマの 0 検出時にコンペア
• "1" を設定した場合 , バッファ機能は無効となります。
• "0" を設定した場合 , バッファ機能は有効となります。
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391
第 12 章 多機能タイマ
12.5 多機能タイマ割込み
12.5
MB91470/480 シリーズ
多機能タイマ割込み
多機能タイマは , 16 ビットフリーランタイマ割込み , 16 ビットアウトプットコンペア
割込み , 16 ビットインプットキャプチャ割込みおよび波形ジェネレータ割込みを生成
することができます。
■ 16 ビットフリーランタイマ割込み
16 ビットフリーランタイマの割込み制御ビットと割込み要因を表 12.5-1 に示します。
表 12.5-1 16 ビットフリーランタイマの割込み制御ビットと割込み要因
16 ビットフリーランタイマ
0 検出
コンペアクリア
割込み要求フラグ
ビット
タイマ状態制御レジスタ上位
(TCCSH) の ICLR：bit9
タイマ状態制御レジスタ上位
(TCCSH) の IRQZF：bit14
割込み要求許可
ビット
タイマ状態制御レジスタ上位
(TCCSH) の ICRE：bit8
タイマ状態制御レジスタ上位
(TCCSH) の IRQZE：bit13
割込み要因
16 ビットフリーランタイマ値が
コンペアクリアレジスタ (CPCLRH,
CPCLRL) と一致する
16 ビットフリーランタイマ値が "0"
になる
16 ビットフリーランタイマの値がコンペアクリアレジスタ (CPCLRH/CPCLRL) と一致
すると , タイマ状態制御レジスタ (TCCSH) の ICLR：bit9 に "1" が設定されます。この
状態において割込み要求が許可 (TCCSH レジスタの ICRE：bit8=1) になると , 割込み要
求が割込みコントローラへ出力されます。
タイマ値が "0000H" になると , タイマ状態制御レジスタ (TCCSH) の IRQZF：bit14 に "1"
が設定されます。この状態において割込み要求が許可 (TCCSH レジスタの IRQZE：
bit13=1) になると , 割込み要求が割込みコントローラへ出力されます。
＜注意事項＞
多機能タイマ 0 のみ例示しています。多機能タイマ 1 に関する設定は , 「12.4 多機能タ
イマのレジスタ」, および「12.7 多機能タイマの使用上の注意」を参照してください。
392
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第 12 章 多機能タイマ
12.5 多機能タイマ割込み
MB91470/480 シリーズ
■ 16 ビットアウトプットコンペア割込み
16 ビットアウトプットコンペアの割込み制御ビットと割込み要因を表 12.5-2 に示しま
す。
表 12.5-2 16 ビットアウトプットコンペア 0 ∼ 5/6 ∼ 11 の割込み制御ビットと割込み要因
16 ビットアウトプット
コンペア 0/6, 1/7
16 ビットアウトプット
コンペア 2/8, 3/9
16 ビットアウトプット
コンペア 4/10, 5/11
割込み要求
フラグビット
コンペア制御レジスタ下
位 (OCSL0/6) の IOP1,
IOP0
(bit7, bit6)
コンペア制御レジスタ下
位 (OCSL2/8) の IOP1,
IOP0
(bit7, bit6)
コンペア制御レジスタ下
位 (OCSL4/10) の IOP1,
IOP0
(bit7, bit6)
割込み要求
許可ビット
コンペア制御レジスタ下
位 (OCSL0/6) の IOE1,
IOE0
(bit5, bit4)
コンペア制御レジスタ下
位 (OCSL2/8) の IOE1,
IOE0
(bit5, bit4)
コンペア制御レジスタ下
位 (OCSL4/10) の IOE1,
IOE0
(bit5, bit4)
割込み要因
16 ビットフリーランタイ
マ値がアウトプットコン
ペアレジスタ (OCCPH0/
6, OCCPH1/7, OCCPL0/6,
OCCPL1/7) と一致する
16 ビットフリーランタイ
マ値がアウトプットコン
ペアレジスタ (OCCPH2/
8, OCCPH3/9, OCCPL2/8,
OCCPL3/9) と一致する
16 ビットフリーランタイ
マ値がアウトプットコン
ペアレジスタ (OCCPH4/
10, OCCPH5/11, OCCPL4/
10, OCCPL5/11) と一致す
る
16ビットフリーランタイマ値がアウトプットコンペアレジスタ (OCCPH0/6∼OCCPH5/11,
OCCPL0/6 ∼ OCCPL5/11) と一致すると , コンペア制御レジスタ下位 (OCSL0/6, OCSL2/
8, OCSL4/10) の IOP1, IOP0：bit7, bit6 が "1" に設定されます。この状態において割込み
要求が許可 (OCSL0/6, OCSL2/8, OCSL4/10 レジスタの IOE1, IOE0：bit5, bit4=11B) にな
ると , 割込み要求が割込みコントローラへ出力されます。
■ 16 ビットインプットキャプチャ割込み
16ビットインプットキャプチャの割込み制御ビットと割込み要因を表 12.5-3 に示します。
表 12.5-3 16 ビットインプットキャプチャ 0 ∼ 3/4 ∼ 7 の割込み制御ビットと割込み要因
16 ビットインプット
キャプチャ 0/4, 1/5
16 ビットインプット
キャプチャ 2/6, 3/7
割込み要求
フラグビット
インプットキャプチャ状態制御
レジスタ下位 (PICSL01/45) の
ICP1/5, ICP0/4 (bit7, bit6)
インプットキャプチャ状態制御
レジスタ下位 (ICSL23/67) の ICP3/
7, ICP2/6 (bit7, bit6)
割込み要求許可ビット
インプットキャプチャ状態制御
レジスタ下位 (PICSL01/45) の
ICE1/5, ICE0/4 (bit5, bit4)
インプットキャプチャ状態制御
レジスタ下位 (ICSL23/67) の ICP3/
7, ICP2/6 (bit5, bit4)
割込み要因
有効なエッジが IC0/4, IC1/5 端子
で検出される
有効なエッジが IC2/6, IC3/7 端子
で検出される
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393
第 12 章 多機能タイマ
12.5 多機能タイマ割込み
MB91470/480 シリーズ
16 ビットインプットキャプチャでは , 有効なエッジが IC0 ∼ IC3/IC4 ∼ IC7 端子で検出
されると , インプットキャプチャ状態制御レジスタ (PICSL01/PICSL45, ICSL23/ICSL67)
の ICP3/ICP7 ∼ ICP0/ICP4：ともに bit7, bit6 に "11B" が設定されます。この状態におい
て割込み要求が許可 (PICSL01/PICSL45, ICSL23/ICSL67 レジスタの ICE3/ICE7 ∼ ICE0/
ICE4：ともに bit5, bit4=11B) になると , 割込み要求は割込みコントローラへ出力されま
す。
■ 波形ジェネレータ割込み
波形ジェネレータの割込み制御ビットと割込み要因を表 12.5-4 に示します。
表 12.5-4 波形ジェネレータの割込み制御ビットと割込み要因
波形ジェネレータ
DTTI0/DTTI1
16 ビットデッドタイマ 0 ∼ 2/3 ∼ 5
割込み要求フラグ
ビット
16 ビットデッドタイマ状態制御レジ
スタ上位 , 下位 (DTCR0/DTCR3 ∼
DTCR2/DTCR5) の TMIF0/TMIF3 ∼
TMIF2/TMIF5 ( 上位は bit12, 下位は
bit4)
割込み要求許可ビット
16 ビットデッドタイマ状態制御レジ
スタ上位 , 下位 (DTCR0/DTCR3 ∼
DTCR2/DTCR5) の TMIE0/TMIE3 ∼
TMIE2/TMIE5 ( 上位は bit11, 下位は
bit3)
−
割込み要因
16 ビットデッドタイマ 0 ∼ 2/3 ∼ 5
アンダフロー
DTTI で "L" レベルが検出される
波形制御レジスタ 1/2 (SIGCR1/
SIGCR2) の DTIF (bit6)
波形ジェネレータでは , 16 ビットデッドタイマのアンダフローが発生し , かつ DTCR0/
DTCR3 ∼ DTCR2/DTCR5 レジスタの TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) が "000B" または "001B" のとき , 16 ビットデッドタイマ状態制御レジスタ (DTCR0/
DTCR3 ∼ DTCR2/DTCR5) の TMIF0 ∼ TMIF2 ( 上位は bit12, 下位は bit4) には "1" が設定
されます。この状態において割込み要求が許可 (DTCR0/DTCR3 ∼ DTCR2/DTCR5, レジス
タの TMIE0 ∼ TMIE2 ( 上位は bit11, 下位は bit3) =1) になると , 割込み要求は割込みコン
トローラへ出力されます。
394
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12.6
第 12 章 多機能タイマ
12.6 多機能タイマの動作
多機能タイマの動作
多機能タイマの動作について説明します。
■ 多機能タイマの動作
● 16 ビットフリーランタイマ
16 ビットフリーランタイマはカウント動作を許可すると , タイマデータレジスタ
(TCDTH, TCDTL) に設定されている値からカウントアップを開始します。カウント値
は , 16 ビットアウトプットコンペアと 16 ビットインプットキャプチャの基準時間とし
て使用されます。
● フリーランタイマセレクタ
16 ビットアウトプットコンペア , 16 ビットインプットキャプチャ , A/D 起動コンペア
それぞれに対して , フリーランタイマ入力を選択することができます。アウトプットコ
ンペア / インプットキャプチャはフリーランタイマセレクタで , A/D 起動コンペアはコ
ンペア許可レジスタ (ADTGCE) で選択することができます。
● 16 ビットアウトプットコンペア
16 ビットアウトプットコンペアは , " 指定されたアウトプットコンペアレジスタに設定
されている値 " と "16 ビットフリーランタイマ値 " の比較に使用します。一致が検出さ
れた場合は , 割込みフラグが設定され , 出力レベルは反転します。
● 16 ビットインプットキャプチャ
16 ビットインプットキャプチャは , 指定された有効なエッジを検出するために使用し
ます。
有効なエッジが検出されると割込みフラグが設定され , 16 ビットフリーランタイマ値
が取り出され , インプットキャプチャデータレジスタへ格納されます
● 波形ジェネレータ
波形ジェネレータは , リアルタイム出力 (RTO0 ∼ RTO5/RTO6 ∼ RTO11) , 16 ビット
PPG タイマ , 16 ビットデッドタイマを使用して様々な波形 ( デッドタイムを含む ) を生
成します。
● A/D 起動コンペア
16 ビットフリーランタイマの値が指示値となったときに A/D 起動を行います。使用す
るフリーランタイマのチャネルはレジスタ設定により選択可能です。
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395
第 12 章 多機能タイマ
12.6 多機能タイマの動作
12.6.1
MB91470/480 シリーズ
16 ビットフリーランタイマの動作
16 ビットフリーランタイマは , リセット完了後 , タイマデータレジスタ (TCDTH/
TCDTL) に設定されている値からカウントアップを開始します。カウント値は , 16
ビットアウトプットコンペアと 16 ビットインプットキャプチャの基準時間として使
用されます。
■ タイマクリア
16 ビットフリーランタイマのカウント値は , 下記のいずれかの場合にクリアされます。
• アップカウントモード (TCCSL レジスタの MODE：bit5=0) によってコンペアクリア
レジスタとの一致が検出された場合
• 動作中に TCCSL レジスタの SCLR：bit4 に "1" が書き込まれた場合
• 停止中に TCDTH/TCDTL レジスタに "0000H" が書き込まれた場合
• リセットされた場合
リセットされると , カウンタは直ちにクリアされます。ソフトウェアクリアされた場合 ,
またはコンペアクリアレジスタとの一致が発生した場合は , カウンタはカウントタイ
ミングと同期してクリアされます。
図 12.6-1 16 ビットフリーランタイマのクリアタイミング
コンペアクリア
レジスタ値
N
コンペア一致
カウント値
N
0000H
（注意事項）
停止中に TCCSL レジスタの SCLR:bit4 に "1" が書込まれても，16 ビット
フリーランタイマのカウント値はクリアされません。
396
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
■ タイマモード
16 ビットフリーランタイマでは , 以下のどちらかのモードを選択することができます。
• アップカウントモード (TCCSL レジスタの MODE：bit5=0)
• アップダウンカウントモード (TCCSL レジスタの MODE：bit5=1)
アップカウントモード時は , カウンタは事前に設定されているタイマデータレジスタ
(TCDTH/TCDTL) か らカウン トを開始 し , カウント 値がコン ペアクリ アレジス タ
(CPCLRH/CPCLRL) の値と一致するまでカウントアップし , カウンタは "0000H" にクリ
アされて再びカウントアップします。
アップダウンカウントモード時は , カウンタは事前に設定されているタイマデータレ
ジスタ (TCDTH/TCDTL) からカウントを開始し , カウント値がコンペアクリアレジス
タ (CPCLRH/CPCLRL) の値と一致するまでカウントアップし , カウントがアップカウ
ントからダウンカウントに変わり , カウンタ値が "0000H" に達するまでカウントダウン
して再びカウントアップします。
モードビット (TCCSL レジスタの MODE：bit5) には , タイマが動作中であろうと停止
していようと , いつでも値を書き込むことができます。タイマ動作中にこのビットに書
き込まれた値はバッファに入れられ , カウントモードはタイマ値が "0000H" になると変
わります。
図 12.6-2 タイマ動作中にタイマモードを変える
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアクリア
バッファレジスタ
タイマ動作開始
アップカウンタモードに変わる
アップダウンカウントモードに変わる
BFFFH
TCCSL : MODE
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397
第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
■ コンペアクリアバッファ
コンペアクリアレジスタ (CPCLRH/CPCLRL) には , 有効または無効にすることができ
るバッファ機能が存在します。バッファ機能が有効 (TCCSL レジスタの BFE：bit7=1)
の場合は , コンペアクリアバッファレジスタ (CPCLRBH/CPCLRBL) に書き込まれた
データは , 16 ビットフリーランタイマ値 "0" が検出されると CPCLRH/CPCLRL レジス
タに転送されます。バッファ機能が無効 (TCCSL ビットの BFE：bit7=0) の場合は , デー
タは CPCLRH/CPCLRL レジスタに直接書き込むことができます。
図 12.6-3 コンペアクリアバッファが無効 (TCCSL レジスタ BFE:bit7=0) 時の
アップカウントモードによる動作
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
コンペアクリア一致
タイマ動作開始
0 検出
リセット
コンペアクリア
バッファレジスタ
BFFFH
7FFFH
FFFFH
コンペアクリア
レジスタ
BFFFH
7FFFH
FFFFH
図 12.6-4 コンペアクリアバッファが有効 (TCCSL レジスタ BFE:bit7=1) 時の
アップカウントモードによる動作
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
コンペアクリア一致
タイマ動作開始
リセット
コンペアクリア
バッファレジスタ
コンペアクリア
レジスタ
398
0 検出
BFFFH
BFFFH
7FFFH
7FFFH
FFFFH
FFFFH
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
図 12.6-5 コンペアクリアバッファが有効 (TCCSL レジスタ BFE:bit7=1) 時の
アップダウンカウントモードによる動作
カウント値
コンペアクリア一致
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
0 検出
タイマ動作開始
リセット
コンペアクリア
バッファレジスタ
BFFFH
7FFFH
コンペアクリア
レジスタ
FFFFH
BFFFH
7FFFH
FFFFH
■ タイマ割込み
16 ビットフリーランタイマでは , 以下の 2 つの割込みを生成できます。
• コンペアクリア割込み
• 0 検出割込み
コンペアクリア割込みは , タイマ値がコンペアクリアレジスタの値と一致すると生成
されます。
0 検出割込みは , タイマ値が "0000H" に達すると生成されます。
＜注意事項＞
ソフトウェアクリア (TCCSL レジスタの SCLR：bit4=1) は , 0 検出割込みを生成しません。
図 12.6-6 アップカウントモード (TCCSL レジスタ MODE:bit5=0) で生成された割込み
カウント値
N-1
N
0
1
コンペアクリア割込み
0 検出割込み
図 12.6-7 アップダウンカウントモード (TCCSL レジスタ MODE:bit5=1) で生成された割込み
カウント値
N-1
N
N-1
0
コンペアクリア割込み
0 検出割込み
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399
第 12 章 多機能タイマ
12.6 多機能タイマの動作
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■ 割込みマスク機能
0 検出割込み / コンペア一致割込みのどちらか 1 つ , もしくは両方をマスクすることが
できます。以下にどちらか 1 つの割込みをマスクする場合について説明します。
- TCCSH レジスタの MSI2 ∼ MSI0：bit12 ∼ bit10 を設定すると割込み要求をマス
クすることができます。MSI2 ∼ MSI0 ビットは , カウント値が "000B" に達する
カウント値は MSI2 ∼
と値をリロードする 3 ビットリロードダウンレジスタです。
MSI0 ビットに直接書くことによってもロードすることができます。マスクカウ
ントは , MSI2 ∼ MSI0 に設定された値です。MSI2 ∼ MSI0 ビットが "000B" にな
ると , 割込み要求はマスクされません。
- 割込み要求はカウントモード (TCCSL レジスタの MODE：bit5) によって異なりま
す。アップカウントモード時は , コンペアクリア割込みのみをマスクすることが
でき , 0 検出割込みは "0" が検出されるたびに生成されます。アップダウンカウン
トモード時は 0 検出割込みのみをマスクすることができます。
以下に両方の割込み要求をマスクする場合について説明します。
- フリーランタイマがアップダウンカウントモード時のみ
,TCCSM
レジスタの
MODE2 = 1 かつ TCCSL レジスタの MODE = 1 にすると両方の割込みマスクがで
きます。
- 0 検出割込みマスク用には TCCSH レジスタの MSI2 ∼ MSI0 ビットを , コンペア
クリア割込みマスク用にはTCCSMレジスタのMSI5∼MSI3ビットを使用します。
＜注意事項＞
ソフトウェアクリア (TCCSL レジスタの SCLR：bit4=1) は , 0 検出割込みを生成しません。
図 12.6-8 アップカウントモードでマスクされるコンペアクリア割込み
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
MODE2 = 0,
MODE = 0
タイマ動作開始
1 回目
2 回目
3 回目
4 回目
リセット
0 検出
割込み
ソフトウェアクリア
TCCSH : MSI2~MSI0=000B
コンペアクリア
割込み TCCSH : MSI2~MSI0=001B
TCCSH : MSI2~MSI0=010B
( 注意事項 ) 0 検出割込みとコンペアクリア割込みの両方はソフトウェアによりクリアされます。
400
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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図 12.6-9 アップダウンカウントモードでマスクされる 0 検出割込み
カウント値
1 回目
2 回目
3 回目
4 回目
5 回目
6 回目
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
MODE2=0,
MODE=1
タイマ動作開始
1 回目
2 回目
3 回目
4 回目
5 回目
6 回目
リセット
コンペアクリア
割込み
ソフトウェアクリア
TCCSH : MSI2~MSI0=000B
0 検出
割込み
TCCSH : MSI2~MSI0=001B
TCCSH : MSI2~MSI0=010B
( 注意事項 ) 0 検出割込みとコンペアクリア割込みの両方はソフトウェアによりクリアされます。
図 12.6-10 アップダウンカウントモードでマスクされる 0 検出割込みとコンペアクリア割込み
カウント値
1 回目
2 回目
3 回目
4 回目
5 回目
6 回目
FFFFH
BFFFH
7FFFH
3FFFH
0000H
MODE2=1,
MODE=1
リセット
時間
タイマ動作開始
コンペアクリア割込み
TCCSM:MSI5~MSI3=000B
1 回目
2 回目
3 回目
4 回目
5 回目
6 回目
ソフトウェアクリア
TCCSM:MSI5~MSI3=001B
TCCSM:MSI5~MSI3=010B
0 検出割込み
TCCSH: MSI2~MSI0=000B
TCCSH: MSI2~MSI0=001B
TCCSH: MSI2~MSI0=010B
( 注意事項 ) 0 検出割込みとコンペアクリア割込みの両方はソフトウェアによりクリアされます。
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401
第 12 章 多機能タイマ
12.6 多機能タイマの動作
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■ 選択された外部カウントクロック
16 ビットフリーランタイマは , 入力クロック ( 周辺クロック (CLKP) または外部クロッ
ク ) に基づいてインクリメントされます。外部クロックが選択されると , 外部クロック
モード (TCCSH レジスタの ECKE：bit15=1) が選択された後 , 16 ビットフリーランタイ
マは外部入力の初期値が "1" の場合 , 立上りエッジでカウントアップを開始します。そ
の後は両エッジでカウントアップします。外部入力の初期値が "0" の場合 , 立下りエッ
ジでカウントアップを開始します。その後は両エッジでカウントアップします。
図 12.6-11 16 ビットフリーランタイマのカウントタイミング
外部クロック入力
TCCSH：ECKE ビット
カウントクロック
カウント値
N
N+1
N+2
＜注意事項＞
外部クロック入力のカウントは , 外部クロックの両エッジとなります。
402
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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■ フリーランタイマによる A/D 起動
16 ビットフリーランタイマのコンペア一致時 , もしくは 0 検出時に A/D の起動が可能
です。起動要因は , A/D トリガ制御レジスタ (ADTRGC) の A/D トリガ要因選択ビット
(SEL0 ∼ SEL2：bit4 ∼ bit6) で選択することが可能です。
A/D 起動信号は , A/D トリガ制御レジスタ (ADTRGC) の A/D トリガ出力許可 / 禁止ビッ
ト (AD0E ∼ AD2E：bit0 ∼ bit2) により , コンペア一致時 , もしくは 0 検出時でも A/D
起動信号を止めることが可能です。
＜注意事項＞
A/D 起動信号の出力を禁止しているときに起動要因のコンペア一致 , もしくは 0 検出が出
力されている場合 , A/D 起動信号の出力を許可すると , 許可と同時に A/D 起動信号が出力
されます。
● 0 検出による A/D 起動 (ADTRGC：SELn=0 [n=0, 1, 2])
フリーランタイマ
カウント値
コンペア
クリア値
アップカウントモード
フリーランタイマ
カウント値
コンペア
クリア値
アップダウンカウントモード
時間
A/D 起動
A/D 起動
A/D 起動
時間
A/D 起動
A/D 起動
● コンペアクリア一致による A/D 起動 (ADTRGC：SELn=1 [n=0, 1, 2])
フリーランタイマ
カウント値
アップカウントモード
フリーランタイマ
カウント値
コンペア
クリア値
アップダウンカウントモード
コンペア
クリア値
時間
A/D 起動
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A/D 起動
A/D 起動
時間
A/D 起動
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A/D 起動
403
第 12 章 多機能タイマ
12.6 多機能タイマの動作
12.6.2
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フリーランタイマセレクタの動作
フリーランタイマセレクタは , アウトプットコンペア , インプットキャプチャ用のフ
リーランタイマ入力を設定するために使用します。
MB91480 シリーズのように多機能タイマを 2 ユニット搭載している場合 , 12 個の
アウトプットコンペア , 8 個のインプットキャプチャ , 6 個のフリーランタイマの入
力を選択することができます。
■ MB91470 シリーズの場合
MB91470 シリーズの場合 , 多機能タイマは 1 ユニットなので , 3 個のフリーランタイ
マ , 6 個のアウトプットコンペア , 4 個のインプットキャプチャ構成で , それぞれ以下
の表に示したレジスタにより選択することができます。
表 12.6-1 レジスタ対応表
リソース
レジスタ
OCU0
FRS0[2:0]
OCU1
FRS0[6:4]
OCU2
FRS1[10:8]
OCU3
FRS1[14:12]
OCU4
FRS2[2:0]
OCU5
FRS2[6:4]
ICU0
FRS3[2:0]
ICU1
FRS3[6:4]
ICU2
FRS4[10:8]
ICU3
FRS4[14:12]
表 12.6-2 設定値対応表
404
設定値
フリーランタイマ
000B
FRT0 ( 多機能タイマ 0 の初期状態 )
001B
FRT1
010B
FRT2
その他
設定禁止 ( 動作を保証しません )
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
■ MB91480 シリーズの場合
MB91480 シリーズの場合 , 多機能タイマは 2 ユニットなので , 6 個のフリーランタイマ ,
12 個のアウトプットコンペア , 8 個のインプットキャプチャ構成で , それぞれ以下の表
に示したレジスタにより選択することができます。
表 12.6-3 レジスタ対応表
リソース
レジスタ
OCU0
FRS0[2:0]
OCU1
FRS0[6:4]
OCU2
FRS1[10:8]
OCU3
FRS1[14:12]
OCU4
FRS2[2:0]
OCU5
FRS2[6:4]
ICU0
FRS3[2:0]
ICU1
FRS3[6:4]
ICU2
FRS4[10:8]
ICU3
FRS4[14:12]
OCU6
FRS5[2:0]
OCU7
FRS5[6:4]
OCU8
FRS6[10:8]
OCU9
FRS6[14:12]
OCU10
FRS7[2:0]
OCU11
FRS7[6:4]
ICU4
FRS8[2:0]
ICU5
FRS8[6:4]
ICU6
FRS9[10:8]
ICU7
FRS9[14:12]
備考
多機能タイマ 0
多機能タイマ 1
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405
第 12 章 多機能タイマ
12.6 多機能タイマの動作
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表 12.6-4 設定値対応表
設定値
フリーランタイマ
000B
FRT0 ( 多機能タイマ 0 の初期状態 )
001B
FRT1
010B
FRT2
011B
FRT3 ( 多機能タイマ 1 の初期状態 )
100B
FRT4
101B
FRT5
その他
設定禁止 ( 動作を保証しません )
＜注意事項＞
フリーランタイマセレクトレジスタを設定する前に必ずフリーランタイマを停止させて
ください。
406
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12.6 多機能タイマの動作
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16 ビットアウトプットコンペアの動作
12.6.3
アウトプットコンペアは , " 指定されたコンペアクリアレジスタに設定されている値 "
と "16 ビットフリーランタイマの値 " の比較に使用します。一致が検出された場合
は , 割込みフラグが設定されて出力レベルが反転します。
フリーランタイマがアップダウンカウントモードの場合 , カウントピークとコンペ
アレジスタ値が一致したときは一致信号を無視します。
■ 16 ビットアウトプットコンペアの動作 ( 反転モード , MOD1x=0)
● コンペア動作は , 各チャネル ( コンペア制御レジスタ上位 (OCSH1/OCSH7, OCSH3/
OCSH9, OCSH5/OCSH11) の CMOD：bit12=0) において実行することができます。
図 12.6-12 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を
別々に使用した際の出力波形例 ( フリーランタイマはアップカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 1
7FFFH
RT0
RT1
コンペア 0 割込み
コンペア 1 割込み
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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図 12.6-13 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を別々に
使用した際の出力波形例 ( フリーランタイマはアップダウンカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 1
7FFFH
RT0
RT1
コンペア 0 割込み
コンペア 1 割込み
408
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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● 出力レベルは , 一対のコンペアレジスタ ( コンペア制御レジスタ上位 (OCSH1/OCSH7,
OCSH3/OCSH9, OCSH5/OCSH11) の CMOD：bit12=1) を使用して変更することができます。
図 12.6-14 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を一対で
使用した際の出力波形例 ( フリーランタイマはアップカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 1
7FFFH
RT0
コンペア 0 に対応
RT1
コンペア 0 と 1 に対応
コンペア 0 割込み
コンペア 1 割込み
図 12.6-15 出力初期値が "0" のときにコンペアレジスタ 0 とコンペアレジスタ 1 を同時に
使用した際の出力波形例 ( フリーランタイマはアップダウンカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 1
7FFFH
RT0
コンペア 0 に対応
コンペア 0 と 1 に対応
RT1
コンペア 0 割込み
コンペア 1 割込み
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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● コンペアバッファが無効になったときの出力レベル
図 12.6-16 コンペアバッファが無効になっているときの出力波形例
( フリーランタイマはアップカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
タイマ動作開始
コンペアクリア一致
リセット
コンペア
クリア一致
コンペアクリア
バッファレジスタ 0
BFFFH
3FFFH
BFFFH
コンペアクリア
レジスタ 0
BFFFH
3FFFH
BFFFH
RT0
割込み
● コンペアクリア一致発生時にコンペアバッファが選択されたときの出力レベル
図 12.6-17 コンペアバッファが有効になったときの出力波形例
( フリーランタイマはアップダウンカウントモード )
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
タイマ動作開始
コンペアクリア一致
0 検出
リセット
コンペアバッファ
レジスタ 0
コンペアレジスタ 0
BFFFH
3FFFH
BFFFH
BFFFH
3FFFH
BFFFH
RT0
割込み
410
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12.6 多機能タイマの動作
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■ 16 ビットアウトプットコンペアの動作 ( セット / リセットモード , MOD1x=1)
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 2
7FFFH
RT0
RT2
コンペア 0 割込み
コンペア 2 割込み
ch.0 の アップカウントはセット , ダウンカウントはリセット
ch.2 の アップカウントはリセット , ダウンカウントはセット
( 注意事項 ) ch.0 コンペアクリア一致で "1" となったままとなります。ch.2 は常に "0" のままです。
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
BFFFH
コンペアレジスタ 2
7FFFH
RT0
RT2
コンペア 0 割込み
コンペア 2 割込み
ch.0 の アップカウントはセット , ダウンカウントはリセット
ch.2 の アップカウントはリセット , ダウンカウントはセット
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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■ 16 ビットアウトプットコンペアタイミング
フリーランタイマがコンペアレジスタ値と一致すると , アウトプットコンペアはコン
ペア一致信号を生成して出力を反転して割込みを生成します。コンペア一致が発生す
ると , 出力はカウンタのカウントタイミングと同期して反転します。
図 12.6-18 コンペアレジスタ割込みタイミング
周辺クロック
(CLKP)
カウント値
N+1
N
コンペアレジスタ
N
コンペア一致
割込み
図 12.6-19 端子出力の変化タイミング
周辺クロック
(CLKP)
カウント値
N
N
N+1
コンペアレジスタ
N+1
N
コンペア一致
端子出力
■ 16 ビットアウトプットコンペアとフリーランタイマの動作について
● フリーランタイマがアップカウントの場合
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH CFFFH
BFFFH
BFFFH
CFFFH
0000H
BFFFH
BFFFH
0000H
0000H
BFFFH
CFFFH
0000H
0000H
CFFFH
0000H
RT
アウトプットコンペアのコンペアバッファのデータ転送タイミングは
フリーランタイマのコンペアクリア一致時
412
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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● フリーランタイマがアップカウントの場合
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
時間
コンペア
バッファ
レジスタ
コンペア
レジスタ
BFFFH
BFFFH
CFFFH BFFFH
CFFFH
0000H
BFFFH
BFFFH
0000H
0000H
BFFFH
CFFFH
0000H
0000H
CFFFH
0000H
RT
1周辺クロック(CLKP) "0"出力
アウトプットコンペアのコンペアバッファのデータ転送タイミングは
フリーランタイマの 0 検出時
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマのコンペアクリア一致時
• アウトプットコンペア出力が一致時 , 出力反転モードの場合
＜注意事項＞
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかか
わらず , RT は "1" にセットされます (CMOD ＝ 1 時は "0" にリセット ) 。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "0" にリセットされます (CMOD ＝ 1 時は "1" にセット ) 。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合は比較を行いません。このとき , コンペアクリアレジスタ値とコ
ンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント値
にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CMOD=0 の場合
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
CFFFH
BFFFH
0000H
FFFFH
BFFFH
CFFFH
BFFFH
0000H
0000H
FFFFH
RT 初期値 [0]
RT 初期値 [1]
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマの 0 検出時
• アウトプットコンペア出力は一致時 , 出力反転モードの場合
＜注意事項＞
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかか
わらず , RT は "1" にセットされます (CMOD ＝ 1 時は "0" にリセット )。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "0" にリセットされます (CMOD ＝ 1 時は "1" にセット )。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合は比較を行いません。このとき , コンペアクリアレジスタ値とコ
ンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント値
にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CMOD=0 の場合
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
CFFFH
BFFFH
CFFFH
BFFFH
0000H
FFFFH
0000H
0000H
FFFFH
0000H
RT 初期値 [0]
RT 初期値 [1]
414
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマのコンペアクリア一致時
• アウトプットコンペア出力をアップカウント時の一致では "1" にセット , ダウンカ
ウント時の一致では "0" にリセットする場合 (CMOD=0)
＜注意事項＞
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかかわ
らず , RT は "1" にセットされます。コンペアレジスタ値を "0000H" の状態から "0001H" ∼
"FFFEH" の任意の値に変更した場合 , RT は "1" のままです。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "0" にリセットされます。コンペアレジスタ値を "FFFFH" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "1" になります。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合には比較を行いません。このとき , コンペアクリアレジスタ値と
コンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント
値にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
CFFFH
BFFFH
0000H
BFFFH
CFFFH
BFFFH
FFFFH
0000H
0000H
FFFFH
RT 初期値 [0]
RT 初期値 [1]
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
0000H
BFFFH
FFFFH
BFFFH
0000H
BFFFH
FFFFH
BFFFH
RT 初期値 [0]
RT 初期値 [1]
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415
第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマの 0 検出時
• アウトプットコンペア出力をアップカウント時の一致では "1" にセット , ダウンカ
ウント時の一致では "0" にリセットする場合 (CMOD=0)
＜注意事項＞
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかかわ
らず , RT は "1" にセットされます。コンペアレジスタ値を "0000H" の状態から "0001H" ∼
"FFFEH" の任意の値に変更した場合 , RT は "0" になります。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "0" にリセットされます。コンペアレジスタ値を "FFFFH" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "0" のままです。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合には比較を行いません。このとき , コンペアクリアレジスタ値と
コンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント
値にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
CFFFH
BFFFH
CFFFH
0000H
FFFFH
0000H
BFFFH
FFFFH
0000H
0000H
RT 初期値 [0]
RT 初期値 [1]
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
BFFFH
0000H
0000H
FFFFH
BFFFH
BFFFH
FFFFH
BFFFH
RT 初期値 [0]
RT 初期値 [1]
416
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマのコンペアクリア一致時
• アウトプットコンペア出力をアップカウント時の一致では "0" にリセット , ダウン
カウント時の一致では "1" にセットする場合 (CMOD=1)
＜注意事項＞
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかか
わらず , RT は "0" にリセットされます。コンペアレジスタ値を "0000H" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "0" のままです。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "1" にセットされます。コンペアレジスタ値を "FFFFH" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "0" になります。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合には比較を行いません。このとき , コンペアクリアレジスタ値と
コンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント
値にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
CFFFH
BFFFH
0000H
FFFFH
0000H
BFFFH
BFFFH
CFFFH
BFFFH
0000H
FFFFH
RT 初期値 [0]
RT 初期値 [1]
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
0000H
BFFFH
FFFFH
BFFFH
0000H
BFFFH
FFFFH
BFFFH
RT 初期値 [0]
RT 初期値 [1]
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
● フリーランタイマがアップダウンカウントの場合
• アウトプットコンペアのコンペアバッファのデータ転送タイミングはフリーラン
タイマの 0 検出時
• アウトプットコンペア出力をアップカウント時の一致では "0" にリセット , ダウン
カウント時の一致では "1" にセットする場合 (CMOD=1)
＜注意事項＞
• コンペアレジスタ値を "0000H" に設定したとき , フリーランタイマのカウント値にかか
わらず , RT は "0" にリセットされます。コンペアレジスタ値を "0000H" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "1" になります。
• コンペアレジスタ値を "FFFFH" に設定したとき , フリーランタイマのカウント値にか
かわらず , RT は "1" にセットされます。コンペアレジスタ値を "FFFFH" の状態から
"0001H" ∼ "FFFEH" の任意の値に変更した場合 , RT は "1" のままです。
• フリーランタイマのコンペアクリアレジスタ値とアウトプットコンペアのコンペアレ
ジスタの値が同じ場合には比較を行いません。このとき , コンペアクリアレジスタ値と
コンペアレジスタ値をともに "FFFFH" に設定した場合 , フリーランタイマのカウント
値にかかわらず , RT は "0" にリセットされます。
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
CFFFH
BFFFH
0000H
BFFFH
CFFFH
FFFFH
0000H
BFFFH
FFFFH
0000H
0000H
RT 初期値 [0]
RT 初期値 [1]
フリーランタイマ
カウント値
CFFFH
BFFFH
0000H
コンペア
バッファ
レジスタ
コンペア
レジスタ
時間
BFFFH
BFFFH
FFFFH
BFFFH
0000H
0000H
BFFFH
BFFFH
FFFFH
BFFFH
RT 初期値 [0]
RT 初期値 [1]
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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16 ビットインプットキャプチャの動作
12.6.4
インプットキャプチャは , 指定された有効なエッジを検出するために使用します。
有効なエッジが検出されると割込みフラグが設定され , 16 ビットフリーランタイマ
の値がキャプチャレジスタへロードされます。
■ 16 ビットインプットキャプチャの動作
図 12.6-20 インプットキャプチャタイミング例
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
IC0
IC1
IC2
キャプチャ
レジスタ 0
キャプチャ
レジスタ 1
キャプチャ
レジスタ 2
不定
3FFFH
不定
7FFFH
BFFFH
不定
3FFFH
キャプチャ 0
割込み
キャプチャ 1
割込み
キャプチャ 2
割込み
再度 , 有効エッジにより割込み生成
ソフトウェアにより , 割込みクリア
キャプチャ 0 ：立上りエッジ
キャプチャ 1 ：立下りエッジ
キャプチャ 2 ：両方のエッジ
■ 16 ビットインプットキャプチャ入力タイミング
図 12.6-21 入力信号に対する 16 ビットインプットキャプチャタイミング例
周辺クロック (CLKP)φ
カウント値
インプット
キャプチャ入力
N+1
N
有効なエッジ
キャプチャ信号
キャプチャレジスタ
N+1
割込み
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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波形ジェネレータの動作
12.6.5
波形ジェネレータは , リアルタイム出力 (RTO0 ∼ RTO5) , 16 ビット PPG タイマ 0/
2/4, 16 ビットデッドタイマ 0, 1, 2 を使用して様々な波形 ( デッドタイムを含む ) を
生成することができます。
■ RTO0 ∼ RTO5 と GATE の出力状態
表 12.6-5 RTO0 ∼ RTO5/GATE 出力状態とビット設定 (1 / 2)
TMD2 TMD1 TMD0 GTENx PGENx
RTOx
GATE
0
0
0
×
×
リアルタイム出力 RTx
(16 ビットアウトプットコンペア出力 )
常に "0"
0
0
1
×
0
リアルタイム出力 RTx
(16 ビットアウトプットコンペア出力 )
(RTx および
GTENx) *3
0
0
1
0
1
RTx が "H" の期間に PPG0/PPG2/PPG4 のパルス
を出力 *1
0
0
1
1
1
RTx が "H" の期間に GATE 信号により起動され
た PPG0/PPG2/PPG4 のパルスを出力
0
1
1
0
0
×
420
0
RT2, RT3 の立上りエッジにより 16 ビットデッ
ドタイマ 1 を起動し , 16 ビットデッドタイマ 1
がアンダフローするまで "H" を出力
タイマ動作
期間中は "H"
を出力 *4
×
RT4, RT5 の立上りエッジにより 16 ビットデッ
ドタイマ 2 を起動し , 16 ビットデッドタイマ 2
がアンダフローするまで "H" を出力
0
RT0, RT1 の立上りエッジにより 16 ビットデッ
ドタイマ 0 を起動し , 16 ビットデッドタイマ 0
がアンダフローするまで PPG0/PPG2/PPG4 のパ
ルスを出力 *1
0
RT2, RT3 の立上りエッジにより 16 ビットデッ
ドタイマ 1 を起動し , 16 ビットデッドタイマ 1
がアンダフローするまで PPG0/PPG2/PPG4 のパ
ルスを出力 *1
0
(RT0/RT1/
RT2/RT3/
RT4/RT5)
RT0, RT1 の立上りエッジにより 16 ビットデッ
ドタイマ 0 を起動し , 16 ビットデッドタイマ 0
がアンダフローするまで "H" を出力
×
0
常に "0"
1
常に "0"
RT4, RT5 の立上りエッジにより 16 ビットデッ
ドタイマ 2 を起動し , 16 ビットデッドタイマ 2
がアンダフローするまで PPG0/PPG2/PPG4 のパ
ルスを出力 *1
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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表 12.6-5 RTO0 ∼ RTO5/GATE 出力状態とビット設定 (2 / 2)
TMD2 TMD1 TMD0 GTENx PGENx
0
1
1
0
0
0
RTOx
1
RT0, RT1 の立上りエッジにより 16 ビットデッ
ドタイマ 0 を起動し , 16 ビットデッドタイマ 0
がアンダフローするまで , GATE 信号により起
動された PPG0/PPG2/PPG4 のパルスを出力
1
RT2, RT3 の立上りエッジにより 16 ビットデッ
ドタイマ 1 を起動し , 16 ビットデッドタイマ 1
がアンダフローするまで , GATE 信号により起
動された PPG0/PPG2/PPG4 のパルスを出力
1
1
RT4, RT5 の立上りエッジにより 16 ビットデッ
ドタイマ 2 を起動し , 16 ビットデッドタイマ 2
がアンダフローするまで , GATE 信号により起
動された PPG0/PPG2/PPG4 のパルスを出力
×
RT1 でノンオーバラップ信号を生成 *2
×
×
RT3 でノンオーバラップ信号を生成 *2
GATE
タイマ動作
期間中は "H"
を出力 *4
常に "0"
RT5 でノンオーバラップ信号を生成 *2
×
1
1
1
0
×
設定禁止
−
1
1
1
1
×
設定禁止
−
常に "0"
常に "0"
その他
*1：あらかじめ使用するチャネルを PPG0/PPG2/PPG4 のうちから選択し , PPG を起動しておく必要が
あります。
*2：ノンオーバラップ信号を生成するには , 必ず RT1, RT3, RT5 に対して 2 チャネルモード ( コンペア
制御レジスタ上位 (OCSH1, OCSH3, OCSH5) の CMOD：bit12=1) を選択してださい。
*3：GTENx ビットに "1" を設定した RTx から GATE 信号が生成されます。
*4：GTENx ビットに "1" を設定した RTx によって起動されるタイマの動作期間中に , GATE 信号が生
成されます。複数の GATEx ビットに "1" を設定した場合 , GATE 信号は各々のタイマ動作期間中
の信号を OR した信号となります。
＜注意事項＞
RTO0, RTO1 は , 16 ビットデッドタイマ状態制御レジスタ上位 (DTCR0) の TMD2 ∼
TMD0：bit10 ∼ bit8 により , RTO2, RTO3 は (DTCR1) 下位レジスタの TMD5 ∼ TMD3：
bit2 ∼ bit0 により , RTO4, RTO5 は上位レジスタ (DTCR2) の TMD8 ∼ TMD6：bit10 ∼
bit8 により制御されます。
■ PPG 出力制御
RTO0 ∼ RTO5 端子への PPG 出力は , PPG 出力制御 / インプットキャプチャ状態制御レ
ジスタ上位 (PICSH01) の PGEN5 ∼ PGEN0：bit15 ∼ bit10 で許可にすることができます。
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421
第 12 章 多機能タイマ
12.6 多機能タイマの動作
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■ ゲートトリガされた PPG 出力
波形ジェネレータではリアルタイム出力 RTO0 ∼ RTO5 により , GATE 信号を生成する
ことができ , 16 ビットデッドタイマ 0, 1, 2 では PPG カウントをトリガとして動作する
ことができます。1 つの 16 ビットデッドタイマ 0, 1, 2 で 2 つのリアルタイム出力 (RTO0/
RTO2/RTO4, RTO1/RTO3/RTO5) が操作され , 6 つの別々のゲート信号が生成されます。
これら 6 つのゲート信号は論理和がとられて GATE 信号を生成し , PPG カウントのト
リガとなります。また , PGEN0 ∼ PGEN5 信号を使用すると , PPG のみを使用すること
で RTO0 ∼ RTO5 端子に 6 つの異なる波形を出力することができます。
＜注意事項＞
一例として波形ジェネレータ 0 を例にしています。波形ジェネレータ 1 の場合 , 選択可能
な PPG チャネルは以下の図に示したとおりです。
MB91470 シリーズには , 波形ジェネレータ 0 のみ存在します。
MB91480 シリーズには , 波形ジェネレータ 0/1 が存在します。
［波形ジェネレータ0］
PPG0
PPG2
RTO0/RTO1
セレクタ
PPG4
RTO2/RTO3
RTO4/RTO5
［波形ジェネレータ1］
PPG8
PPG10
RTO6/RTO7
セレクタ
PPG12
422
RTO8/RTO9
RTO10/RTO11
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
● GATEx がアクティブであり , 各 RTx が "H" であるとき (16 ビットデッドタイマ状態制御レジ
スタ (DTCR0, DTCR1, DTCR2) の TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) が "001B" または "111B") の GATE 信号生成
図 12.6-22 RTx が "H" のときの GATE 信号の生成
16 ビットフリーランタイマ
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
コンペア
レジスタ 0
コンペア
レジスタ 1
BFFFH
7FFFH
RT0
RT1
GATE0
GATE1
GATE
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423
第 12 章 多機能タイマ
12.6 多機能タイマの動作
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● GTENx がアクティブ (DTCR0, DTCR1, DTCR2 レジスタの TMD8 ∼ TMD0=010B) であると
きの RTx 立上りエッジから 16 ビットデッドタイマ 0, 1, 2 アンダフローまでにおける
GATE 信号の生成
図 12.6-23 RTx 立上りエッジから 16 ビットデッドタイマアンダフローまでにおける GATE 信号の生成
16 ビットフリーランタイマ
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
コンペア
レジスタ 0
コンペア
レジスタ 1
BFFFH
7FFFH
RT0
RT1
GATE0
GATE1
16 ビットデッドタイマ 0
の時間
16 ビットデッドタイマ 0
の時間
GATE
＜注意事項＞
各 16 ビットデッドタイマは , 2 つの RT に対して使用されます。すなわち , 16 ビットデッ
ドタイマ 0 は RT0 と RT1 に対して使用され , 16 ビットデッドタイマ 1 は RT2 と RT3 に
対して使用され , 16 ビットデッドタイマ 2 は RT4 と RT5 に対して使用されます。した
がって , RT を使用して , 既に動作中のタイマの起動はしないでください。起動を行った
場合 , GATE 信号出力が拡張され , その結果 , 誤動作が発生する場合があります。
424
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12.6.5.1
第 12 章 多機能タイマ
12.6 多機能タイマの動作
タイマモードの動作
RT0 ∼ RT5 端子の立上りエッジが検出されると , 16 ビットデッドタイマに値がリ
ロードされて , 16 ビットデッドタイマがダウンカウントを開始します。PPG タイマ
は , 16 ビットデッドタイマでアンダフローが発生するまで RTO0 ∼ RTO5 端子へ出
力し続けます。
■ タイマモードの動作
● RT 立上りエッジから 16 ビットデッドタイマアンダフローまでにおける PPG 出力パルス生
成 (DTCR0, DTCR1, DTCR2 レジスタの TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) =010B)
図 12.6-24 TMD2 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼ bit0) が "010B" のときに生成される波形
＜ レジスタの設定 ＞
PCSR
：XXXXH
TCDTH, TCDTL
：XXXXH
TCCSH, TCCSL
：XXXXXXXX X0X0XXXXB
PDUT
：XXXXH
CPCLRH, CPCLRL
：XXXXH ( サイクルの設定 )
PCNT
：XXXXH
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 ：XXXXH ( コンペア値 )
PICSH01, PICSL01 ：XXH (PPG0 出力選択 )
OCSH0 ∼ OCSH5, OCSL0 ∼ OCSL5
：-XX0XXXX XXXXXX11B
DTCR0 ∼ DTCR2
：011XX010B
TMRRH0 ∼ TMRRH2, TMRRL0 ∼ TMRRL2 ：XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
：XXXXXX00B (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットフリーランタイマ
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
PPG
コンペア
レジスタ 0
コンペア
レジスタ 1
BFFFH
7FFFH
RT0
RT1
GATE
RTO0
RTO1
16 ビットデッドタイマ 16 ビットデッドタイマ
0 の時間
0 の時間
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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＜注意事項＞
各 16 ビットデッドタイマは , 2 つの RT に対して使用されます。すなわち , 16 ビットデッ
ドタイマ 0 は RT0 と RT1 に対して使用され , 16 ビットデッドタイマ 1 は RT2 と RT3 に
対して使用され , 16 ビットデッドタイマ 2 は RT4 と RT5 に対して使用されます。した
がって , RT を使用して , 既に動作中の PPG の起動はしないでください。起動を行った場
合 , GATE 信号出力が拡張され , その結果 , 誤動作が発生する場合があります。
426
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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デッドタイムタイマモード時の動作
12.6.5.2
デッドタイムジェネレータは , リアルタイム出力 (RT1, RT3, RT5) を入力し , 外部端
子 (RTO0 ∼ RTO5) へノンオーバラップ信号 ( 反転信号 ) を出力します。
■ デッドタイムタイマモード時の動作
● 通常極性の RT1, RT3, RT5 によるノンオーバラップ信号生成 (16 ビットデッドタイマ制御
レジスタ (DTCR0, DTCR1, DTCR2) の TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) =100B)
DTCR0, DTCR1, DTCR2 レジスタの DMOD2 ∼ DMOD0 が "0" ( 通常極性 ) であるノン
オ ー バ ラ ッ プ 信号 を 選 択 す る と , 16 ビ ッ ト デ ッ ド タ イ マ レ ジ ス タ (TMRRH0 ∼
TMRRH2, TMRRL0 ∼ TMRRL2) に設定されているノンオーバラップ時間に相当する遅
延が適用されます。この遅延は RT1, RT3, RT5 端子の立上りエッジまたは立下りエッ
ジで適用されます。
図 12.6-25 通常極性の RT1, RT3, RT5 によるノンオーバラップ信号生成
＜ レジスタの設定 ＞
TCDTH, TCDTL
：XXXXH
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 ：XXXXH ( コンペア値 )
TCCSH, TCCSL
：XXXXXXXX X0X0XXXXB
OCSH0 ∼ OCSH5, OCSL0 ∼ OCSL5
：-XX1XXXX XXXXXX11B
CPCLRH, CPCLRL
：XXXXH ( サイクルの設定 )
DTCR0 ∼ DTCR2
：0XXXX100B
TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRH2
：XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
：XXXXXXXXB (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットデッドタイマ 0
カウント値
TMRRH0
TMRRL0
設定値
時間
RT1
RTO0(U)
RTO1(X)
端子名
RTO0 (U)
RTO2 (V)
RTO4 (W)
RTO1 (X)
RTO3 (Y)
RTO5 (Z)
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2周辺クロック(CLKP)サイクル
2周辺クロック(CLKP)サイクル
2周辺クロック(CLKP)サイクル
2周辺クロック(CLKP)サイクル
出力信号
遅延された信号が RT1 の立上りエッジで適用される
遅延された信号が RT3 の立上りエッジで適用される
遅延された信号が RT5 の立上りエッジで適用される
遅延された反転信号が RT1 の立下りエッジで適用される
遅延された反転信号が RT3 の立下りエッジで適用される
遅延された反転信号が RT5 の立下りエッジで適用される
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427
第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
● 反転極性の RT1, RT3, RT5 によるノンオーバラップ信号生成 (16 ビットデッドタイマ制御
レジスタ (DTCR0, DTCR1, DTCR2) の TMD8 ∼ TMD0 ( 上位は bit10 ∼ bit8, 下位は bit2 ∼
bit0) =100B)
DTCR0, DTCR1, DTCR2 レジスタの DMOD2 ∼ DMOD0 ( 上位は bit15, 下位は bit7) が
"1" ( 反転極性 ) であるノンオーバラップ信号を選択すると , 16 ビットデッドタイマレ
ジスタ (TMRRH0 ∼ TMRRH2, TMRRL0 ∼ TMRRL2) に設定されているノンオーバラッ
プ時間に相当する遅延が適用されます。この遅延は , RT1, RT3, RT5 の立上りエッジま
たは立下りエッジで適用されます。
図 12.6-26 反転極性の RT1, RT3, RT5 によるノンオーバラップ信号生成
＜ レジスタの設定 ＞
TCDTH, TCDTL
：XXXXH
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 ：XXXXH ( コンペア値 )
TCCSH, TCCSL
：XXXXXXXX X0X0XXXXB
OCSH0 ∼ OCSH5, OCSL0 ∼ OCSL5
：-XX1XXXX XXXXXX11B
CPCLRH, CPCLRL
：XXXXH ( サイクルの設定 )
DTCR0 ∼ DTCR2
：1XXXX100B
TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRL2
：XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
：XXXXXXXXB (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットデッドタイマ 0
カウント値
TMRRH0
TMRRL0
設定値
RT1
RTO0(U)
2周辺クロック(CLKP)サイクル
2周辺クロック(CLKP)サイクル
RTO1(X)
2周辺クロック(CLKP)サイクル
2周辺クロック(CLKP)サイクル
端子名
RTO0 (U)
RTO2 (V)
RTO4 (W)
RTO1 (X)
RTO3 (Y)
RTO5 (Z)
428
出力信号
遅延された反転信号が RT1 の立上りエッジで適用される
遅延された反転信号が RT3 の立上りエッジで適用される
遅延された反転信号が RT5 の立上りエッジで適用される
遅延された信号が RT1 の立下りエッジで適用される
遅延された信号が RT3 の立下りエッジで適用される
遅延された信号が RT5 の立下りエッジで適用される
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
■ デッドタイムタイマモードの使用上の注意
設定されているノンオーバラップ時間よりも RT1，RT3，RT5 パルス幅が小さい場合
は，16 ビットデッドタイマはその次の RT エッジにて TMRRH0 ∼ TMRRH2,TMRRL0
∼ TMRRL2 値をリロードし , ダウンカウントを再開します。
コンペア出力変化時間が小さく，デッドタイマのアンダフローが発生する前にリロー
ドされ続けると通常モードの場合は X および U が "L" 固定となり，反転モードの場合
は X および U が "H" 固定で出力されます。このため，16 ビットデッドタイマレジスタ
(TMRRH0 ∼ TMRRH2，TMRRL0 ∼ TMRRL2) はリロードされ続けるような設定にし
ないでください。
図 12.6-27 デッドタイマのアンダーフローが発生する前にリロードされる場合
＜ レジスタの設定 ＞
TCDTH, TCDTL
：XXXXH
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 ：XXXXH ( コンペア値 )
TCCSH, TCCSL
：XXXXXXXX X0X0XXXXB
OCSH0 ∼ OCSH5, OCSL0 ∼ OCSL5
：-XX1XXXX XXXXXX11B
CPCLRH, CPCLRL
：XXXXH ( サイクルの設定 )
DTCR0 ∼ DTCR2
：XXXXX100B
TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRL2
：XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
：XXXXXXXXB (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットデッドタイマ 0
カウント値
TMRRH0
TMRRL0
設定値
時間
RT1
通常モード
RTO0(U)
"L"
RTO1(X)
2 周辺クロック
(CLKP) サイクル
2 周辺クロック
(CLKP) サイクル
2 周辺クロック (CLKP) サイクル
反転モード
"H"
RTO0(U)
RTO1(X)
2 周辺クロック
(CLKP) サイクル
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2 周辺クロック
(CLKP) サイクル
2 周辺クロック (CLKP) サイクル
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429
第 12 章 多機能タイマ
12.6 多機能タイマの動作
12.6.5.3
MB91470/480 シリーズ
DTTI 端子制御の動作
波形制御レジスタ 1 (SIGCR1) の DTIE：bit7 に "1" を設定すると , RTO0 ∼ RTO5
出力を DTTI 端子で制御することができます。DTTI 端子の "L" レベルが検出される
と , RTO0 ∼ RTO5 出力は , 割込みフラグ (SIGCR1 レジスタの DTIF；bit6) がクリ
アされるまで非動作レベルに固定されます。RTO0 ∼ RTO5 の非動作レベルは , こ
れらの端子を共用しているポートデータレジスタ (PDR) を使ってソフトウェア的に
設定することができます。また , データディレクションレジスタ (DDR) を使って入
力ポートにすると Hi-Z 出力となります。
■ DTTI 端子入力の動作
DTTI 端子入力の "L" が検出された場合でも , タイマは波形ジェネレータが動作してい
る間は動作を継続しますが , 波形は外部端子 RTO0 ∼ RTO5 へは出力されません。
図 12.6-28 DTTI 入力が有効のときの動作
＜ レジスタの設定 ＞
CPCLRH, CPCLRL
：XXXXH ( サイクルの設定 )
TCDTH, TCDTL
：XXXXH
TCCSH, TCCSL
：XXXXXXXX X0X0XXXXB
OCCPH0 ∼ OCCPH5, OCCPL0 ∼ OCCPL5 ：XXXXH ( コンペア値 )
OCSH0 ∼ OCSH5,
DTCR0 ∼ DTCR2
：0XXXX100B
OCSL0 ∼ OCSL5
：-XX1XXXX XXXXXX11B
PDRx
：XXXXXX00B ( 非動作レベルの設定 )
TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRL2
：XXXXH ( ノンオーバラップタイミングの設定 )
SIGCR1
：1XXXXXXXB (DTTI 入力と 16 ビットデッドタイマカウントクロックの設定 )
( 注意事項 )"X" 動作に従って設定してください。
16 ビットフリーランタイマ
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
コンペア
レジスタ 0
コンペア
レジスタ 1
時間
BFFFH
3FFFH
RT1
RTO0
RTO1
DTTI
DTIF
出力非動作
ソフトウェアリセット
430
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
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■ 波形制御レジスタ 2 (SIGCR2) の DTTI の動作
波形制御レジスタ 2 の DTTI：bit0 の出力は , DTTI 端子入力と OR をとって DTTI 入力
となるようになっています。したがって , 本レジスタを "0" にセットすると常に DTTI
入力状態となり , DTTI 端子の入力は無意味です。
本レジスタに , "1" を書き込んでクリアすると , DTTI 端子入力の値が用いられます。
■ DTTI 端子ノイズキャンセル機能
波形制御レジスタ 1 (SIGCR1) の NRSL：bit5 に "1" を設定すると , DTTI 端子入力のノ
イズキャンセル機能が有効になります。ノイズキャンセル機能が有効になると , 出力端
子 (RTO0 ∼ RTO5) を非動作レベルに固定するために要する時間が 4, 8, 16 または 32 周
辺クロック (CLKP) サイクル (SIGCR1 レジスタの NWS1, NWS0：bit1,bit0 で選択 ) だけ
遅延します。ノイズキャンセル回路はリソースを使用するので , 発振が停止するモード
( 停止モードなど ) 時において DTTI 入力が有効になった場合でも入力は無効になりま
す。
■ DTTI 割込み
DTTI の "L" レベルが検出されると , ノイズキャンセル時間が経過した後で DTTI 割込
みフラグ (SIGCR1 レジスタの DTIF：bit6) に "1" が設定され , 割込み要求は割込みコン
トローラへ送信されます。
図 12.6-29 DTTI 割込みタイミング
DTTI
SIGCR1 レジスタ
DTIF ビット
SIGCR1 レジスタの NWS1, NWS0
ビットで制御されるノイズキャン
セル時間
SIGCR1 レジスタの DTIF ビットに
ソフトウェアで "0" を書き込む
＜注意事項＞
• 波形制御レジスタ 1(SIGCR1) の DTIF:bit6=1 の時，PFRQ/PFRS の設定は無効となり，
常に汎用ポートとなります。詳細は「5.2.5 多機能タイマ兼用 I/O ポート」を参照して
下さい。
• ノイズキャンセル時間内に SIGCR1 レジスタの NWS1, NWS0 ビットの値が変化した
場合は , さらに大きな (NWS1, NWS0) ノイズサイクル値が有効になります。
• SIGCR1 レジスタの DTIF：bit6 は , ソフトウェアでのみクリアすることができます。
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431
第 12 章 多機能タイマ
12.6 多機能タイマの動作
12.6.6
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A/D 起動コンペアの動作
16 ビットフリーランタイマの値が指示値となったときに , A/D 起動を行うことがで
きます。
■ A/D 起動
3 ユニットある A/D コンバータの起動ができます。
■ A/D コンペア起動許可
コンペアレジスタに値をセットし , コンペア許可レジスタ (ADTGCE) の CE00, CE01,
CE10, CE11, CE20, CE21：bit0, bit1/bit2, bit3/bit4, bit5 に "00B" 以外をセットした場合 , フ
リーランタイマとコンペアレジスタ値が一致したときに, A/Dに対して起動信号を発生
します。
CE00, CE01, CE10, CE11, CE20, CE21 を "00B" にセットすると , フリーランタイマとコン
ペアレジスタ値が一致しても , A/D に対して起動信号を発生しません。
■ フリーランタイマ入力選択設定
A/D 起動コンペア許可制御に加え , コンペア許可レジスタ (ADTGCE) により各 A/D 起
動コンペアに対してフリーランタイマ入力を独立して選択可能です。
432
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
■ A/D コンペア起動モード
ADTGSEL レジスタの SEL ビットにより , A/D 起動モードを設定できます。
● SELn1, SELn0=0, 0：コンペア一致時起動
フリーランタイマ
カウント値
コンペア値
時間
A/D 起動 A/D 起動
A/D 起動
A/D 起動
● SELn1, SELn0=0, 1：アップカウント時のみコンペア一致時起動
フリーランタイマ
カウント値
コンペア値
時間
A/D 起動
A/D 起動
● SELn1, SELn0=1, 0：ダウンカウント時のみコンペア一致時起動
フリーランタイマ
カウント値
コンペア値
時間
A/D 起動
A/D 起動
● SELn1, SELn0=1, 1：アップカウント時 / ダウンカウント時コンペア一致時起動
フリーランタイマ
ADCOMP
ADCOMPD
時間
A/D起動
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A/D起動
A/D起動
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A/D起動
433
第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
■ フリーランタイマカウント方向選択設定
カウント方向選択レジスタ (ADTGSEL) により , A/D 起動コンペアレジスタとフリーラ
ンタイマとの比較を , アップカウント時のみ , ダウンカウント時のみ , アップ / ダウン
カウント両方時いずれかに行うかを設定可能です。
■ コンペアレジスタバッファ機能
バッファ制御レジスタ (ADTGBUF) の BUFX ビット (bit2 ∼ bit0) に "0" を書き込むとコ
ンペアレジスタのバッファ機能が有効になります。バッファするタイミングは , バッ
ファ制御レジスタ (ADTGBUF) の BTS ビット (bit6 ∼ bit4) により選択可能で , BTS=1 の
ときにはコンペアクリア割込み時 , BTS=0 のときには 0 検出割込み時に , コンペアレジ
スタに書き込まれた値がコンペアバッファレジスタに転送されます。
■ フリーランタイマの 0 検出もしくはコンペアクリアによる A/D 起動
A/D トリガ制御レジスタ (ADTRGC) の AD2E ∼ AD0E ビット (bit2 ∼ bit0) に "1" を書
き込むと , フリーランタイマの 0 検出もしくはコンペア一致割込み時に A/D を起動さ
せることができます。A/D トリガが制御レジスタ (ADTRGC) の SEL ビット (bit6 ∼
bit4)=0 のときには 0 検出時 , "1" のときにはコンペア一致割込み時となります。
■ リロードタイマ (ch.1)
A/D コンペア起動禁止，かつ，フリーランタイマの 0 検出もしくはコンペアクリアに
よる A/D 起動禁止の時，16 ビットリロードタイマ ch.1 による A/D 起動が可能です。
MB91470 シリーズの場合，12 ビット A/D コンバータ 4 の起動が可能です。MB91480
シリーズの場合，10 ビット A/D コンバータ 1 の起動が可能です。
434
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
図 12.6-30 コンペアレジスタ 0: バッファ機能有効 , コンペアレジスタ 1: バッファ機能無効
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
時間
0000H
リセット
コンペアバッファ
レジスタ 0
コンペア
レジスタ 0
BFFFH
7FFFH
BFFFH
BTS0
BUFX0
0 検出
コンペアバッファ
レジスタ 1
コンペア
レジスタ 1
3FFFH
4FFFH
2F24H
3FFFH
4FFFH
2F24H
BTS1
BUFX1
コンペアクリア
図 12.6-31 A/D トリガ 0: アップ / ダウンカウント時 , A/D トリガ 1: アップカウント時に A/D 起動
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
7FFFH
コンペアレジスタ 1
3FFFH
ADTGSEL:SEL0
00B
ADTGSEL:SEL1
01B
BFFF H
A/D トリガ 0
A/D トリガ 1
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435
第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
図 12.6-32 フリーランタイマのコンペアクリア割込み時の A/D 起動コンペア
カウント値
FFFFH
BFFFH
7FFFH
3FFFH
0000H
時間
リセット
コンペアレジスタ 0
7FFFH
ADTGSEL :
SEL0
00B
0 検出
コンペアクリア
01B
ADTRGCE0
00B
ADTRGE :
SEL0
ADTRGE :
AD0E
A/D トリガ 0
図 12.6-33 フリーランタイマアップカウント時 , コンペア一致時のデータ転送タイミング
カウント値
FFFF H
CFFFH
BFFFH
0000H
時間
コンペアバッファ
レジスタ
コンペアレジスタ
BFFFH
BFFFH
CFFFH
BFFFH
CFFFH
0000H
BFFFH
BFFFH
0000H
0000H
BFFFH
CFFFH
0000H
FFFFH
CFFFH
0000H
FFFFH
0000H
A/Dトリガ
図 12.6-34 フリーランタイマアップカウント時 , 0 検出時のデータ転送タイミング
カウント値
FFFF H
CFFFH
BFFFH
0000H
時間
コンペアバッファ
レジスタ
コンペアレジスタ
BFFFH
BFFFH
CFFFH
BFFFH
CFFFH
0000H
BFFFH
BFFFH
0000H
0000H
BFFFH
CFFFH
0000H
FFFFH
CFFFH
0000H
FFFFH
0000H
A/Dトリガ
436
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第 12 章 多機能タイマ
12.6 多機能タイマの動作
MB91470/480 シリーズ
図 12.6-35 フリーランタイマアップダウンカウント時 , コンペア一致時のデータ転送タイミング
カウント値
CFFFH
BFFFH
0000H
時間
コンペアバッファ
レジスタ
BFFFH
コンペアレジスタ
BFFFH
CFFFH
BFFFH
BFFFH
0000H
CFFFH
BFFFH
FFFFH
0000H
0000H
FFFFH
A/Dトリガ
図 12.6-36 フリーランタイマアップダウンカウント時 , 0 検出時のデータ転送タイミング
カウント値
CFFFH
BFFFH
0000H
時間
コンペアバッファ
レジスタ
BFFFH
コンペアレジスタ
BFFFH
CFFFH
BFFFH
CFFFH
0000H
BFFF H
FFFFH
0000 H
0000H
FFFF H
0000 H
A/Dトリガ
＜注意事項＞
A/D 起動コンペアと A/D コンバータとの接続に関しては , 「12.7 多機能タイマの使用上
の注意」を参照してください。
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437
第 12 章 多機能タイマ
12.7 多機能タイマの使用上の注意
12.7
MB91470/480 シリーズ
多機能タイマの使用上の注意
多機能タイマの使用上の注意を以下に示します。
■ シリーズ間での注意事項
表 12.7-1 に多機能タイマを使用する前に設定が必要なレジスタ一覧を示します。
表 12.7-1 シリーズ間レジスタ比較 ( １ / ３ )
モジュール
FRT0 ∼ FRT2
( 多機能タイマ 0 の
フリーランタイマ 0 ∼ 2)
( 注意事項 )
MB91480 シリーズの場
合には多機能タイマ 1
のインプットキャプ
チャおよびアウトプッ
トコンペア用にも使用
できます。
FRT3 ∼ FRT5
( 多機能タイマ 1 の
フリーランタイマ 3 ∼ 5)
( 注意事項 )
MB91480 シリーズの場
合には多機能タイマ 0
のインプットキャプ
チャおよびアウトプッ
トコンペア用にも使用
できます。
FRS0 ∼ FRS9
( 多機能タイマ用フリー
ランタイマセレクタ )
438
レジスタ名
MB91470
MB91480
CPCLRBH0/CPCLRH0 ∼
CPCLRBH2/CPCLRH2
○
○
CPCLRBL0/CPCLRL0 ∼
CPCLRBL2/CPCLRL2
○
○
TCDTH0 ∼ TCDTH2
○
○
TCDTL0 ∼ TCDTL2
○
○
TCCSH0 ∼ TCCSH2
○
○
TCCSL0 ∼ TCCSL2
○
○
TCCSM0 ∼ TCCSM2
○
○
ADTRGC0 ∼ ADTRGC2
○
○
CPCLRBH3/CPCLRH3 ∼
CPCLRBH5/CPCLRH5
×
○
CPCLRBL3/CPCLRL3 ∼
CPCLRBL5/CPCLRL5
×
○
TCDTH3 ∼ TCDTH5
×
○
TCDTL3 ∼ TCDTL5
×
○
TCCSH3 ∼ TCCSH5
×
○
TCCSL3 ∼ TCCSL5
×
○
TCCSM3 ∼ TCCSM5
×
○
ADTRGC3 ∼ ADTRGC5
×
○
FRS0 ∼ FRS4
○
○
FRS5 ∼ FRS9
×
○
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第 12 章 多機能タイマ
12.7 多機能タイマの使用上の注意
MB91470/480 シリーズ
表 12.7-1 シリーズ間レジスタ比較 ( ２ / ３ )
モジュール
OCU0 ∼ OCU2
( 多機能タイマ 0 の
アウトプットコンペア
0 ∼ 2)
OCU3 ∼ OCU5
( 多機能タイマ 1 の
アウトプットコンペア
3 ∼ 5)
IC0 ∼ IC3
( 多機能タイマ 0 の
インプットキャプチャ
0 ∼ 3)
IC4 ∼ IC7
( 多機能タイマ 1 の
インプットキャプチャ
4 ∼ 7)
WG0
( 多機能タイマ 0 の
波形ジェネレータ 0)
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レジスタ名
MB91470
MB91480
OCCPBH0/OCCPH0 ∼
OCCPBH5/OCCPH5
○
○
OCCPBL0/OCCPL0 ∼
OCCPBL5/OCCPL5
○
○
OCSH1, OCSH3, OCSH5
○
○
OCSL0, OCSL2, OCSL4
○
○
OCMOD0
○
○
OCCPBH6/OCCPH6 ∼
OCCPBH11/OCCPH11
×
○
OCCPBL6/OCCPL6 ∼
OCCPBL11/OCCPL11
×
○
OCSH7, OCSH9, OCSH11
×
○
OCSL6, OCSL8, OCSL10
×
○
OCMOD1
×
○
IPCPH0 ∼ IPCPH3
○
○
IPCPL0 ∼ IPCPL3
○
○
ICSH23
○
○
ICSL23
○
○
PICSH01
○
○
PICSL01
○
○
IPCPH4 ∼ IPCPH7
×
○
IPCPL4 ∼ IPCPL7
×
○
ICSH67
×
○
ICSL67
×
○
PICSH45
×
○
PICSL45
×
○
TMRRH0 ∼ TMRRH2
○
○
TMRRL0 ∼ TMRRL2
○
○
DTCR0 ∼ DTCR2
○
○
SIGCR10, SIGCR20
○
○
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439
第 12 章 多機能タイマ
12.7 多機能タイマの使用上の注意
MB91470/480 シリーズ
表 12.7-1 シリーズ間レジスタ比較 ( ３ / ３ )
レジスタ名
MB91470
MB91480
TMRRH3 ∼ TMRRH5
×
○
TMRRL3 ∼ TMRRL5
×
○
DTCR3 ∼ DTCR5
×
○
SIGCR11, SIGCR21
×
○
ADCOMPB0/ADCOMP0 ∼
ADCOMPB2/ADCOMP2
○
○
ADTGCE0
○
○
ADTGSEL0
○
○
ADTGBUF0
○
○
ADCOMPB3/ADCOMP3 ∼
ADCOMPB5/ADCOMP5
×
○
ADTGCE1
×
○
ADTGSEL1
×
○
ADTGBUF1
×
○
PPG0, PPG2
GATEC0
○
○
PPG4
GATEC4
○
○
PPG8, PPG10
GATEC8
×
○
PPG12
GATEC12
×
○
モジュール
WG1
( 多機能タイマ 1 の波形
ジェネレータ 1)
ADTG0
( 多機能タイマ 0 の A/D
起動コンペア 0)
ADTG1
( 多機能タイマ 1 の A/D
起動コンペア 1)
( 注意事項 ) ○ - あり , × - なし
PPG の設定に関しては , 「第 11 章 PPG」を参照してください。
440
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第 12 章 多機能タイマ
12.7 多機能タイマの使用上の注意
■ バッファレジスタへアクセス時の注意
フリーランタイマ内の CPCLRL/Hn レジスタ , アウトプットコンペア内の OCCPL/Hn レ
ジスタ , A/D 起動コンペア内の ADCOMPn/ADCOMPBn レジスタにはバッファ機能があ
ります。これらレジスタに対して , リードモディファイライト系命令でのアクセスは行
わないでください。
■ 16 ビットフリーランタイマの使用上の注意
● プログラムによる設定上の注意
• リセットを実行するとタイマ値が "0000H" になりますが , 0 検出割込みフラグは設定
されません。
• タイマモードビット (TCCSL レジスタの MODE：bit5) には , バッファがあるので ,
ゼロ検出後に変更されたタイマモードが有効になります。
• ソフトウェアクリア (TCCSL レジスタの SCLR：bit4=1) はタイマを初期化しますが ,
ゼロ検出割込みを生成しません。
• コンペア値とカウント値が一致しているときにカウントを開始する場合は , コンペ
アクリアフラグは設定されません。
● 割込みの注意
• タイマ状態制御レジスタ上位 (TCCSH) の IRQZF：bit14 に "1" を設定し , 次に割込み
要求を許可すると (TCCSH レジスタの IRQZE：bit13=1) , 制御は割込み処理から戻る
ことができません。IRQZF：bit14 は , 必ずクリアしてください。
• タイマ状態制御レジスタ上位 (TCCSH) の ICLR：bit9 に "1" を設定し , 次に割込み要
求を許可すると (TCCSH レジスタの ICRE：bit8=1) , 制御は割込み処理から戻ること
ができません。ICLR：bit9 は , 必ずクリアしてください。
● TCCSH/TCCSM レジスタアクセス時の注意
• リードモディファイライト系命令の場合 , MSI2 ∼ MSI0/MSI5 ∼ MSI3 からは設定値
が読み出されます。
• 通常の読出し時の場合 , MSI2 ∼ MSI0/MSI5 ∼ MSI3 からはカウンタ値が読み出され
ます。
■ フリーランタイマセレクタの使用上の注意
必ずフリーランタイマの停止中に選択設定を行ってください。
■ 16 ビットアウトプットコンペアの使用上の注意
● 割込みの注意
コンペア制御レジスタ下位 (OCSL0, OCSL2, OCSL4) の IOP1, IOP0：bit7, bit6 に "11B"
を設定し , 次に割込み要求を許可にすると (OCSL レジスタの IOE1, IOE0：bit6, bit5=11B) ,
制御は割込み処理から戻ることができません。IOP0, IOP1 ビットは , 必ずクリアしてく
ださい。
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441
第 12 章 多機能タイマ
12.7 多機能タイマの使用上の注意
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■ 16 ビットインプットキャプチャの使用上の注意
● 割込みの注意
• インプットキャプチャ状態制御レジスタ下位 (PICSL01, ICSL23) のICP3, ICP2, ICP1,
ICP0 ( ともに bit7, bit6) に "1" を設定し , 次に割込み要求を許可にすると (PICSL01,
ICSL23 レジスタの ICE3, ICE2, ICE1, ICE0 ( ともに bit5, bit4) =11B) , 制御は割込み処
理から戻ることができません。ICP3, ICP2, ICP1, ICP0 ( ともに bit7, bit6) は , 必ずク
リアしてください。
• ICP3, ICP2, ICP1, ICP0 がビット設定されてから割込みルーチンが処理されるまでの
間にインプットキャプチャ端子 (IC) レベルが切り換わると , ICP3, ICP2, ICP1, ICP0
の有効エッジ指示ビット (ICSH23 レジスタの IEI3, IEI2：bit9, bit8, PICSH01 レジス
タの IEI1, IEI0：bit9, bit8) は , 検出された最新のエッジを示します。
■ 波形ジェネレータの使用上の注意
● プログラムによる設定上の注意
• 波形ジェネレータが動作中 (DTCR0, DTCR1, DTCR2 レジスタの TMD2 ∼ TMD0,
TMD5 ∼ TMD3, TMD8 ∼ TMD6 が "001B", "010B" または "100B") に , 16 ビットデッ
ドタイマ状態制御レジスタ (DTCR0, DTCR1, DTCR2) の TMD8, TMD5, TMD2 ( 上位
は bit10, 下位は bit2) , TMD7, TMD4, TMD1 ( 上位は bit9, 下位は bit1) , TMD6, TMD3,
TMD0 ( 上位は bit8, 下位は bit0) ビット値を変更する場合は , トリガソースおよび 16
ビットデッドタイマがカウント中でないことを必ず確認してください。この操作を
行わない場合は , 以前のトリガでスケジュールされた出力が原因となり , 予期しな
い波形が RTO 端子から出力されます。ただし , RTO 出力は , タイマでアンダフロー
が発生したり , 新しいトリガソースで再トリガされたりすると , 正常動作に戻りま
す。
• トリガソースとは , DTCR0, DTCR1, DTCR2 レジスタの TMD8 ∼ TMD0 ( 上位は bit10 ∼
bit8, 下位は bit2 ∼ bit0) が "001B" の場合は "RT の "H" レベル " であり , TMD8 ∼
TMD0 ビットが "010B" の場合は "RT の立上りエッジ " であり , TMD8 ∼ TMD0 ビッ
トが "100B" の場合は , "RT の立上りまたは立下りエッジ " です。
例えば , TMD8 ∼ TMD0 ビットが "100B" から "010B" へ変更すると , 下記の手順を
実行することができます。
1.16 ビットデッドタイマレジスタ (TMRRH0 ∼ TMRRH2, TMRRL0 ∼ TMRRL2) を
"0001H" のような非常に小さな値に設定する。
2.RTO1, RTO3, RTO5 の出力を "L" または "H" に設定し , タイマ 0, 1, 2 でアンダフ
ローが発生するまで待つ。
3.モードビット (TMD8 ∼ TMD0) , および対応する設定を変更する。
4.修正された出力波形が 1 マシンサイクル後 , RTO 端子に現れる。
• タイマがカウント中に 16 ビットデッドタイマレジスタ (TMRRH0 ∼ TMRRH2,
TMRRL0 ∼ TMRRL2) に値が書き込まれると , この新しい値は次のタイマトリガ時
に有効になります。タイマレジスタへアクセスする場合は , 必ずハーフワードもし
くはワード転送命令をご使用ください。
442
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第 12 章 多機能タイマ
12.7 多機能タイマの使用上の注意
• タイマがカウントしていない場合のみ , 波形制御レジスタ 1 (SIGCR1) の DCK2 ∼
DCK0：bit4 ∼ bit2 を変更してください。
• ノイズキャンセル機能が無効になった場合のみ , 波形制御レジスタ 1 (SIGCR1) の
NWS1, NWS0：bit1, bit0 を変更してください。
● 割込みの注意
• 16 ビットデッドタイマ状態制御レジスタ (DTCR0, DTCR1, DTCR2) の TMIF2 ∼
TMIF0 ( 上位は bit12, 下位は bit4) に "1" を設定し , 次に割込み要求を許可にすると
(DTCR0, DTCR1, DTCR2 レジスタの TMIE2 ∼ TMIE0 ( 上位は bit11, 下位は bit3) =1)
, 制御は割込み処理から戻ることができません。TMIF ビットは , 必ずクリアしてく
ださい。
• 波形制御レジスタ 1 (SIGCR1) の DTIF：bit6 に "1" を設定すると , 制御は割込み処理
から戻ることができません。DTIF ビットは , 必ずクリアしてください。
■ A/D 起動コンペアの使用上の注意
必ずフリーランタイマの停止中に選択設定を行ってください。
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443
第 12 章 多機能タイマ
12.8 多機能タイマのプログラム例
12.8
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多機能タイマのプログラム例
多機能タイマのプログラム例を示します。
■ 16 ビットフリーランタイマのプログラム例
● 処理
• 16 ビットフリーランタイマで 4 ms のときにコンペアクリア割込みを生成します。
• 本タイマはアップカウントモード時にコンペアクリアタイマの再生成のために使
用します。
• 16 MHz は周辺クロック (CLKP) 用で , 62.5 ns はカウントクロック用です。
● コーディング例
ICR33
.EQU
000461H
；16 ビットフリーランタイマ 0 のコンペアクリア
；割込み制御レジスタ
TCCSH
.EQU
0000B8H
；タイマ状態制御レジスタ
CPCLRBH .EQU
0000B4H
；コンペアクリアバッファレジスタ
；--------------- メインプログラム -----------------------------------------------------------------------ORG
C0000H
START:
；
:
；スタックポインタ (SP) が既に初期化されて
；いるものと仮定
ANDCCR #0EFH
；割込み禁止
LDI
#ICR32,r0
LDI
#00H,r1
STB
r1,@r0
；割込みレベル 16 ( 最強 )
LDI
#CPCLRBH,r0
；16 ビットフリーランタイマのアップカウント
；モード
LDI
#0FA00H,r1
；時に 4 ms でコンペアクリア割込みを生成する
STH
r1,@r0
；ための値をコンペアクリアバッファレジスタ
；に設定
LDI
#TCCSH,r3
；アップダウンカウントモード ,
LDI
#0110H,r1
；62.5 ns カウントクロック設定 ,
STH
r1,@r3
；コンペアクリア割込み許可 ,
；コンペアクリア割込みフラグビットのクリア ,
；割込みマスクを禁止 ,
；タイマクリア , 動作許可
LOOP
444
STILM
#14H
；PS 中の ILM をレベル 20 に設定
ORCCR
#10H
；割込み許可
LDI
#00H,r0
；無限ループ
LDI
#01H,r1
BRA
LOOP
；
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第 12 章 多機能タイマ
12.8 多機能タイマのプログラム例
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；--------------- 割込みプログラム -----------------------------------------------------------------------WARI
LDI
#0100H,r1
ANDH
r1,@r3
；
：
；
ユーザ処理
；
：
；割込み要求フラグをクリア
：割込みから復帰
RETI
；--------------- ベクタ設定 --------------------------------------------------------------------------------VECT
.ORG
FFFF8H
.DATA.W WARI
.ORG
；割込みルーチンの設定
FFFF8H
.DATA.W 0x07000000
；シングルチップモードの設定
.DATA.W START
；リセットベクタの設定
.END
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445
第 12 章 多機能タイマ
12.8 多機能タイマのプログラム例
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■ 16 ビットアウトプットコンペアのプログラム例
● 処理
• 16 ビットフリーランタイマのカウント値がアウトプットコンペア用と一致したとき
にアウトプットコンペア一致を生成します。
• 16 ビットフリーランタイマがアップダウンカウントモード時に使用します。
● コーディング例
ICR44
.EQU
00046CH
；アウトプットコンペア 0/1 割込みレジスタ
TCCSH
.EQU
0000B8H
；タイマ状態制御レジスタ
CPCLRBH .EQU
0000B4H
；コンペアクリアバッファレジスタ
OCCPBH0 .EQU
0000A0H
；アウトプットコンペアバッファレジスタ 0
OCCPBH1 .EQU
0000A2H
；アウトプットコンペアバッファレジスタ 1
OCSH1
0000ACH
；コンペア制御レジスタ
.EQU
；--------------- メインプログラム -----------------------------------------------------------------------START:
；
LOOP
446
:
；スタックポインタ (SP) が既に初期化されて
；いるものと仮定
ANDCCR #0EFH
；割込み禁止
LDI
#ICR44,r0
LDI
#00H,r1
STB
r1,@r0
LDI
#CPCLRBH,r0 ；16 ビットフリーランタイマのコンペアクリア
LDI
#0FFFFH,r1
STH
r1,@r0
LDI
#OCCPBH0,r0 ；アウトプットコンペアレジスタ 0 を設定
LDI
#0BFFFH,r1
STH
r1,@r0
LDI
#OCCPBH1,r0 ；アウトプットコンペアレジスタ 1 を設定
LDI
#07FFFH,r1
STH
r1,@r0
LDI
#OCSH1,r3
；アウトプットコンペア出力を有効
LDI
#6C33H,r2
；コンペア一致割込み 0/1 を許可
STH
r2,@r3
；割込みフラグビットのクリア
LDI
#TCCSH,r0
；アップダウンカウントモード ,
LDI
#0010H,r1
；タイマクリア , 動作許可
STH
r1,@r0
STILM
#14H
；PS 中の ILM をレベル 20 に設定
ORCCR
#10H
；割込み許可
LDI
#00H,r0
；無限ループ
；割込みレベル 16 ( 最強 )
；バッファレジスタに設定
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第 12 章 多機能タイマ
12.8 多機能タイマのプログラム例
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LDI
#01H,r1
BRA
LOOP
；
；--------------- 割込みプログラム -----------------------------------------------------------------------WARI：
ANDH
r2,@r3
；
：
；
ユーザ処理
；
：
；割込みレジスタフラグをクリア
：割込みから復帰
RETI
；--------------- ベクタ設定 --------------------------------------------------------------------------------VECT
.ORG
FFFF8H
.DATA.W WARI
.ORG
；割込みルーチンの設定
FFFF8H
.DATA.W 0x07000000
；シングルチップモードの設定
.DATA.W START
；リセットベクタの設定
.END
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第 12 章 多機能タイマ
12.8 多機能タイマのプログラム例
448
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第 13 章
ベースタイマ
ベースタイマの概要 , レジスタの構成 / 機能 , およ
び動作について説明します。
13.1 ベースタイマの概要
13.2 ベースタイマのブロックダイヤグラム
13.3 ベースタイマのレジスタ
13.4 ベースタイマの動作
13.5 32 ビットモード動作
13.6 ベースタイマの使用上の注意
13.7 ベースタイマ割込み
13.8 ベースタイマの機能別説明
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449
第 13 章 ベースタイマ
13.1 ベースタイマの概要
13.1
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ベースタイマの概要
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。設
定可能な各種タイマ機能の概要を以下に示します。
■ モード設定と各種タイマ機能の関係
FMD2, FMD1, FMD0 ビット設定
機能
000B
リセットモード
001B
16 ビット PWM タイマ
010B
16 ビット PPG タイマ
011B
16/32 ビットリロードタイマ
100B
16/32 ビット PWC タイマ
■ リセットモード
このモードの設定時に , ベースタイマのマクロをリセットした状態 ( 各レジスタは初期
値 ) とします。別のタイマ機能や , T32 ビット設定を切り換えるとき , いったん , この
モードに設定してから別のタイマ機能や T32 ビットを設定してください。ただし , リ
セット後ならば本モードの設定なしにタイマ機能や T32 ビットの設定は可能です。
■ 16 ビット PWM タイマ
16 ビットのダウンカウンタ , 周期設定用バッファ付き 16 ビットのデータレジスタ ,
デューティ設定用バッファ付き 16 ビットのコンペアレジスタ , 端子制御部で構成され
ます。
周期 , デューティのデータはバッファ付きレジスタに格納するため , タイマ動作中に書
換えが可能です。
16 ビットのダウンカウンタのカウントクロックは , 内部クロック 5 種類 ( 周辺クロッ
ク (CLKP) の 1/4/16/128/256 分周 ) から選択できます。
アンダフローでカウントを停止するワンショットモードと再ロードしてカウントを繰
り返す連続モードを選択できます。
起動はソフトウェアトリガと外部イベント 3 種類 ( 立上りエッジ , 立下りエッジ , 両
エッジ検出 ) から選択できます。
450
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第 13 章 ベースタイマ
13.1 ベースタイマの概要
■ 16 ビット PPG タイマ
16 ビットのダウンカウンタ , "H" 幅設定用 16 ビットのデータレジスタ , "L" 幅設定用
16 ビットのデータレジスタ , 端子制御部で構成されます。
16 ビットのダウンカウンタのカウントクロックは , 内部クロック 5 種類 ( 周辺クロッ
ク (CLKP) の 1/4/16/128/256 分周 ) から選択できます。
アンダフローでカウントを停止するワンショットモードと再ロードしてカウントを繰
り返す連続モードを選択できます。
起動はソフトウェアトリガと外部イベント 3 種類 ( 立上りエッジ , 立下りエッジ , 両
エッジ検出 ) から選択できます。
■ 16/32 ビットリロードタイマ
16 ビットのダウンカウンタ , 16 ビットのリロードレジスタ , 端子制御部で構成されま
す。
16 ビットのダウンカウンタのカウントクロックは , 内部クロック 5 種類 ( 周辺クロッ
ク (CLKP) の 1/4/16/128/256 分周 ) から選択できます。
アンダフローでカウントを停止するワンショットモードと再ロードしてカウントを繰
り返す連続モードを選択できます。
起動はソフトウェアトリガと外部イベント 3 種類 ( 立上りエッジ , 立下りエッジ , 両
エッジ検出 ) から選択できます。
■ 16/32 ビット PWC タイマ
16 ビットのアップカウンタ , 測定入力端子 , 制御レジスタで構成されます。
外部からのパルス入力で , 任意イベント間の時間を測定します。
基準となるカウントクロックは , 内部クロック 5 種類 ( 周辺クロック (CLKP) の 1/4/16/
128/256 分周 ) から選択できます。
各種測定モード
"H" パルス幅 ( ↑∼↓ ) / "L" パルス幅 ( ↓∼↑ )
立上り周期 ( ↑∼↑ ) / 立下り周期 ( ↓∼↓ )
エッジ間測定 ( ↑または↓∼↓または↑ )
測定終了時に割込み要求を発生することが可能です。
1 回のみの測定か , 連続測定かを選択することが可能です。
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451
第 13 章 ベースタイマ
13.2 ベースタイマのブロックダイヤグラム
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ベースタイマのブロックダイヤグラム
13.2
ベースタイマの各モード別にブロックダイヤグラムを示します。
■ 16 ビット PWM タイマのブロックダイヤグラム
図 13.2-1 16 ビット PWM タイマのブロックダイヤグラム
BTnPCSR
BTnPDUT
ロード
BTnPDUT
書込み
バッファ
CKS
バッファ
OSEL
/3
/ 16
/ 16
20
周辺クロック
(CLKP)
分周
回路
27
28
ロード
16
/
ダウンカウンタ
BTnTMR
カウント
アンダ
許可
フロー
EGS
/
2
反転制御
一致検出
カウント
クロック
PMSK
トグル
生成
TOUT
UDIE
STRG CTEN
TIN
エッジ
検出
カウント
許可
割込み
要因
生成
MDSE
トリガ
DTIE
IRQ0
IRQ1
CTEN
タイマ許可
TGIE
■ 16 ビット PPG タイマのブロックダイヤグラム
図 13.2-2 16 ビット PPG タイマのブロックダイヤグラム
リロード
データ設定
CKS
BTnPRLL
16
/
BTnPRLHB
/3
BTnPRLH
0
2
周辺クロック
(CLKP)
分周
回路
カウント
クロック
27
28
/
2
ロード
OSEL反転制御
ダウンカウンタ
BTnTMR
カウント
許可
EGS
STRG CTEN
アンダ
フロー
TOUT
トグル
生成
エッジ
検出
PMSK
UDIE
カウント
許可
MDSE
CTEN
TIN
PPG出力
IRQ0
割込み
要因
生成
IRQ1
トリガ
タイマ許可
TGIE
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第 13 章 ベースタイマ
13.2 ベースタイマのブロックダイヤグラム
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■ 16/32 ビットリロードタイマ (ch.1, ch.0) のブロックダイヤグラム
図 13.2-3 16/32 ビットリロードタイマ (ch.1, ch.0) のブロックダイヤグラム
ch.1
BTnPCSR
/ 16
ロード
カウント
クロック
ダウンカウンタ
BTnTMR
カウント
アンダ
許可
フロー
32ビットモード
T32=1
16ビットモード
T32=0
ch.0
OSEL
BTnPCSR
反転制御
CKS
/3
トグル
生成
/ 16
TOUT
20
分周
回路
周辺クロック
(CLKP)
カウント
クロック
27
28
/
2
ロード
ダウンカウンタ
BTnTMR
アンダ
カウント
フロー
許可
EGS
T32
MDSE
カウント
許可
UDIE
IRQ0
STRG
TIN
出力波形
トリガ
エッジ
検出
CTEN
CTEN
割込み
要因
生成
IRQ1
タイマ許可
TGIE
＜注意事項＞
32 ビット動作は ch.0 と ch.1 との間 ,ch.2 と ch.3 との間 ,ch.4 と ch.5 との間のみで可能
です。これ以外の組合せにおける 32 ビット動作はできません。
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第 13 章 ベースタイマ
13.2 ベースタイマのブロックダイヤグラム
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■ 16/32 ビット PWC タイマ (ch.1, ch.0) のブロックダイヤグラム
図 13.2-4 16/32 ビット PWC タイマ (ch.1, ch.0) のブロックダイヤグラム
ch.1
BTnDTBF
/ 16
クリア
カウント
クロック
アップカウンタ
BTnTMR
オーバ
カウント
フロー
許可
32ビットモード
T32=1
16ビットモード
T32=0
BTnDTBF
ch.0
CKS
/3
分周
回路
周辺クロック
(CLKP)
/ 16
20
カウント
クロック
27
28
クリア
アップカウンタ
BTnTMR
オーバ
カウント
フロー
許可
MDSE
MDSE
/
3
T32
EGS
OVIE
カウント
許可
STRG
CTEN
TIN
エッジ
検出
IRQ0
割込み
要因
生成
IRQ1
起動検出
CTEN
エッジ
検出
停止検出
EDIE
＜注意事項＞
32 ビット動作は ch.0 と ch.1 との間 ,ch.2 と ch.3 との間 ,ch.4 と ch.5 との間のみで可能
です。これ以外の組合せにおける 32 ビット動作はできません。
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第 13 章 ベースタイマ
13.3 ベースタイマのレジスタ
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13.3
ベースタイマのレジスタ
ベースタイマのレジスタ一覧と各モード別のビット構成を示します。
■ ベースタイマのレジスタ一覧
表 13.3-1 ベースタイマのレジスタ一覧
モード設定
(FMD2, FMD1, FMD0)
アドレス
bit 8 bit 7
bit 15
000162H
000582H
000592H
0005A2H
000163H
000583H
000593H
0005A3H
全モード
―
000165H
000585H
000595H
0005A5H
001B/010B/011B
000160H
000580H
000590H
0005A0H
000161H
000581H
000591H
0005A1H
BTnTMR ( タイマレジスタ )
000168H
000588H
000598H
0005A8H
000169H
000589H
000599H
0005A9H
BTnPCSR ( 周期設定レジスタ )
00016AH
00058AH
00059AH
0005AAH
00016BH
00058BH
00059BH
0005ABH
全モード
100B
001B/011B
010B
100B
001B
010B
011B
100B
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bit 0
BTnTMCR( タイマ制御レジスタ )
BTnSTC
( ステータス制御
レジスタ )
―
―
BTnPRLL ("L" 幅設定リロードレジスタ )
―
BTnPDUT ( デューティ設定レジスタ )
BTnPRLH ("H" 幅設定リロードレジスタ )
―
BTnDTBF ( データバッファレジスタ )
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第 13 章 ベースタイマ
13.3 ベースタイマのレジスタ
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■ 各モード別のビット構成一覧
図 13.3-1 16 ビット PWM タイマ選択時のレジスタ一覧
モード設定 FMD=001B
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
―
bit 7
―
bit 9
bit 8
CKS2 CKS1 CKS0 RTGEN PMSK EGS1 EGS0
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
BTnTMCR
( タイマ制御レジスタ )
bit 0
FMD2 FMD1 FMD0 OSEL MDSE CTEN STRG
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
―
TGIE
DTIE
UDIE
―
TGIR
DTIR UDIR
( ステータス制御レジスタ )
bit 9
BTnTMR
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 0
bit 8
BTnSTC
( タイマレジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPCSR
( 周期設定レジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPDUT
( デューティ設定レジスタ )
bit 7
456
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
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第 13 章 ベースタイマ
13.3 ベースタイマのレジスタ
MB91470/480 シリーズ
図 13.3-2 16 ビット PPG タイマ選択時のレジスタ一覧
モード設定 FMD=010B
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
―
bit 8
CKS2 CKS1 CKS0 RTGEN PMSK EGS1 EGS0
bit 7
―
bit 9
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
BTnTMCR
( タイマ制御レジスタ )
bit 0
FMD2 FMD1 FMD0 OSEL MDSE CTEN STRG
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
BTnSTC
―
TGIE
―
UDIE
―
TGIR
―
UDIR
( ステータス制御レジスタ )
bit 9
bit 8
BTnTMR
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
( タイマレジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPRLL
("L" 幅設定リロードレジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPRLH
("H" 幅設定リロードレジスタ )
bit 7
CM71-10134-8
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
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457
第 13 章 ベースタイマ
13.3 ベースタイマのレジスタ
MB91470/480 シリーズ
図 13.3-3 リロードタイマ選択時のレジスタ一覧
モード設定 FMD=011B
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
―
bit 7
T32
CKS2 CKS1 CKS0
bit 6
bit 5
bit 4
―
―
bit 3
bit 2
bit 9
bit 8
EGS1 EGS0
bit 1
BTnTMCR
( タイマ制御レジスタ )
bit 0
FMD2 FMD1 FMD0 OSEL MDSE CTEN STRG
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
BTnSTC
―
TGIE
―
UDIE
―
TGIR
―
UDIR
( ステータス制御レジスタ )
bit 9
bit 8
BTnTMR
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
( タイマレジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
BTnPCSR
( 周期設定レジスタ )
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
図 13.3-4 PWC タイマ選択時のレジスタ一覧
モード設定 FMD=100B
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
―
bit 7
T32
CKS2 CKS1 CKS0
bit 6
bit 5
bit 4
FMD2 FMD1 FMD0
―
bit 3
―
bit 9
bit 8
EGS2 EGS1 EGS0
bit 2
bit 1
MDSE CTEN
BTnTMCR
( タイマ制御レジスタ )
bit 0
―
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
BTnSTC
ERR
EDIE
―
OVIE
―
EDIR
―
OVIR
( ステータス制御レジスタ )
bit 9
bit 8
BTnDTBF
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
( データバッファレジスタ )
bit 7
458
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
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13.4
第 13 章 ベースタイマ
13.4 ベースタイマの動作
ベースタイマの動作
ベースタイマの動作について説明します。
■ ベースタイマの動作
● リセットモード
このモードの設定時に , ベースタイマのマクロをリセットした状態 ( 各レジスタは初期
値 ) とします。別のタイマ機能や , T32 ビット設定を切り換えるとき , いったん , この
モードに設定してから別のタイマ機能や T32 ビットを設定してください。ただし , リ
セット後ならば本モードの設定なしにタイマ機能や T32 ビットの設定は可能です。32
ビットモード設定時にこのモードを偶数チャネルに設定した場合 , 奇数チャネルも同
時にリセットがかかるようになっていますので , 奇数チャネルに対してリセットモー
ドの設定は必要ありません。
● 16 ビット PWM タイマ
16 ビット PWM タイマは , トリガ起動により周期設定した値をダウンカウント開始し
ます。その際 , まず出力を "L" レベルにし , 16 ビットダウンカウンタがデューティ設定
レジスタに設定されている値と一致した場合は "H" レベルに反転出力し , その後カウ
ンタがアンダフローになったときに再度 "L" レベルに反転出力します。これにより , 周
期とデューティが任意の波形を生成します。
● 16 ビット PPG タイマ
16 ビット PPG タイマは , トリガ起動により "L" 幅設定リロードレジスタに設定されて
いる値分ダウンカウントします。その際 , まず出力を "L" レベルにし , アンダフローに
なったときに出力を "H" レベルに反転出力して , 引き続き "H" 幅設定リロードレジス
タに設定されている値分ダウンカウント開始し , アンダフローになったときに出力レ
ベルを "L" に反転出力します。これにより , 任意の "L" 幅 , "H" 幅の波形を生成します。
● 16 ビットリロードタイマ
16 ビットリロードタイマは , トリガ起動により周期設定した値をダウンカウント開始
します。16 ビットダウンカウンタがアンダフローになったときに割込みフラグが設定
されます。出力レベルは MDSE ビットの設定によって , アンダフローごとに反転する
トグル出力か , カウント開始で "H", アンダフローで "L" 出力のパルス出力になります。
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459
第 13 章 ベースタイマ
13.4 ベースタイマの動作
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● 32 ビットリロードタイマ
基本動作は 16 ビットリロードタイマと同じですが , 偶数チャネルと奇数チャネルの 2
チャネル使用で 32 ビットリロードタイマとして動作します。その際 , 偶数チャネルは
下位 16 ビットタイマ動作となり , 奇数チャネルは上位 16 ビットタイマ動作となります
が , 割込み制御 , 出力波形制御は偶数チャネルの設定に従います。周期を設定する場合
は , 先に上位レジスタ ( 奇数チャネル ) に書き込んだ後に下位レジスタ ( 偶数チャネル )
に書き込むようにします。
タイマ値を読み出す場合は , 先に下位レジスタ ( 偶数チャネル ) を読み出した後に上位
レジスタ ( 奇数チャネル ) を読み出すようにします。
＜注意事項＞
32 ビット動作は ch.0 と ch.1 との間 , ch.2 と ch.3 との間 , ch.4 と ch.5 との間のみで可能
です。これ以外の組合せにおける 32 ビット動作はできません。
● 16 ビット PWC タイマ
PWC タイマは , 設定した測定開始エッジの入力で 16 ビットアップカウンタを起動させ ,
測定終了エッジの検出でカウンタを停止します。この間のカウント値がパルス幅とし
てデータバッファレジスタに格納されます。
● 32 ビット PWC タイマ
基本動作は 16 ビット PWC タイマと同じですが , 偶数チャネルと奇数チャネルの 2 チャ
ネル使用で 32 ビット PWC タイマとして動作します。その際 , 偶数チャネルは下位 16
ビットカウント動作となり , 奇数チャネルは上位 16 ビットカウント動作となりますが ,
割込み制御は偶数チャネルの設定に従います。測定値 , またはカウント値を読み出す場
合は , 先に下位レジスタ ( 偶数チャネル ) を読み出した後に上位レジスタ ( 奇数チャネ
ル ) を読み出すようにします。
＜注意事項＞
32 ビット動作は ch.0 と ch.1 との間 , ch.2 と ch.3 との間 , ch.4 と ch.5 との間のみで可能
です。これ以外の組合せにおける 32 ビット動作はできません。
460
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13.5
第 13 章 ベースタイマ
13.5 32 ビットモード動作
32 ビットモード動作
リロードタイマ , PWC タイマは , 2 チャネルを使用して 32 ビットモード動作が可能
です。以下に , 32 ビットモード機能における基本機能 / 動作について示します。
■ 32 ビットモード機能
ベースタイマを 2 チャネル組み合せて 32 ビットデータのリロードタイマまたは 32 ビッ
トデータの PWC タイマ動作を実現する機能です。偶数チャネルの下位 16 ビットタイ
マ・カウンタ値を読み出す際に , 奇数チャネルの上位 16 ビットタイマ・カウンタ値も
取り込むので , 動作中のタイマ・カウンタ値も読み出すことが可能です。
■ 32 ビットモード設定
まず , 偶数チャネルの BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットを "000B" でリ
セットモードにして状態をリセットしてから , 16 ビットモード時と同様にリロードタ
イマ , または PWC タイマ選択と動作の設定を行います。このとき , BTnTMCR レジス
タの T32 ビットにも "1" を書き込むことで 32 ビット動作モードに設定します。奇数
チャネルの T32 ビットは "0" のままにしてください。リセットモードの設定も必要あ
りません。
次に , リロードタイマの場合は , 奇数チャネルの周期設定レジスタに 32 ビッ
トのうち , 上位 16 ビットのリロード値を設定し , その後に偶数チャネルの周期設定レ
ジスタに下位 16 ビットのリロード値を設定します。
32 ビット動作モードへの移行は T32 ビット書込み後 , 直ちに反映されるので , 設定変
更は両チャネルともカウント停止状態で行ってください。
32 ビットモードから 16 ビットモードへの移行は , 偶数チャネルの BTnTMCR レジスタ
の FMD2, FMD1, FMD0 ビットを "000B" でリセットモードにして偶数 , 奇数の両チャネ
ルの状態をリセットし , チャネルごとに 16 ビットモードでの設定を行います。
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461
第 13 章 ベースタイマ
13.5 32 ビットモード動作
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■ 32 ビットモード動作
32 ビットモード設定の後 , 偶数チャネルの制御によりリロードタイマ , または PWC タ
イマを起動すると , 偶数チャネルのタイマ / カウンタは下位 16 ビット動作となり , 奇
数チャネルのタイマ / カウンタは上位 16 ビット動作となります。
32ビットモードでの動作は偶数チャネルの設定に従うので, 奇数チャネルの設定は (リ
ロードタイマ時の周期設定レジスタを除き ) 無視します。タイマ起動 , 波形出力 , 割込
み信号も偶数チャネルのものが有効となります (奇数チャネルは"L"固定にマスクされ
ます ) 。
下記に ch.0, ch.1 の場合の構成を示します。
ch.1
アンダフロー
オーバフロー
ch.0
割込み
上位16ビット
タイマ/カウンタ
上位16ビット
リロード値
T32=０
アンダフロー
オーバフロー
下位16ビット
タイマ/カウンタ
波形出力
リード/ライト信号
下位16ビット
リロード値
PWC測定波形/外部トリガ
T32=1
＜注意事項＞
32 ビット動作は ch.0 と ch.1 との間 , ch.2 と ch.3 との間 , ch.4 と ch.5 との間のみで可能
です。これ以外の組合せにおける 32 ビット動作はできません。
462
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第 13 章 ベースタイマ
13.6 ベースタイマの使用上の注意
MB91470/480 シリーズ
13.6
ベースタイマの使用上の注意
ベースタイマの使用上の注意を以下に示します。
■ 各タイマの使用上で共通する注意
● プログラムによる設定上の注意
• BTnTMCR レジスタの以下に示すビットは動作中に書き換えることを禁止します。
書換えは必ず起動前か停止後に行ってください。
[bit14, bit13, bit12] CKS2, CKS1, CKS0 ：クロック選択ビット
[bit10, bit9, bit8]
EGS2, EGS1, EGS0
：測定エッジ選択ビット
[bit7]
T32
：32 ビットタイマ選択ビット
( リロードタイマ・PWC 機能選択時 )
[bit6, bit5,bit4]
FMD2, FMD1, FMD0 ：タイマ機能選択ビット
[bit2]
MDSE
：測定モード ( 単発 / 連続 ) 選択ビット
• BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットを "000B" のリセットモードに設
定したときはベースタイマの全レジスタは初期化されますので , すべてのレジスタ
に対して再設定が必要です。
• BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットを "000B" のリセットモードに設
定するとき , BTnTMCR レジスタの FMD2, FMD1, FMD0 ビット以外のビットへの設
定は無視されて初期化されます。
■ 16 ビット PWM/PPG/ リロードタイマの使用上の注意
● プログラムによる設定上の注意
• 割込み要求フラグセットタイミングとクリアタイミングが重複した場合には , フラ
グセットが優先され , クリア動作は無効となります。
• ダウンカウンタは , ロードとカウントのタイミングが重複した場合にはロード動作
を優先します。
• BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットによるタイマ機能の設定後に周期設
定 , デューティ設定 , "H" 幅設定 , "L" 幅設定をするようにします。
• ワンショットモードでカウント終了時に再起動を検出した場合はカウント値をリ
ロードして再起動を開始します。
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第 13 章 ベースタイマ
13.6 ベースタイマの使用上の注意
MB91470/480 シリーズ
■ PWC タイマの使用上の注意
● プログラムによる設定上の注意
• カウント動作許可ビット (CTEN) に "1" 書込みでカウンタがクリアされますので , 起
動許可前にカウンタ中にあったデータは無効になります。
• システムリセット・リセットモードから PWC モードの設定 (FMD=100B) と測定開
始設定 (CTEN=1) を同時にした場合 , その直前の測定信号の状態によって動作する
場合があります。
• 連続測定モードにおいて , 再起動を設定したときに同時に測定開始エッジを検出し
た場合は直ちにカウントを "0001H" から開始します。
• カウント動作を開始した後に再起動を行う場合は , そのタイミングによっては以下
に示すようなことが起こり得ます。
- パルス幅単発測定モード時 , 測定終了エッジと同時であった場合
再起動を行って測定開始エッジ待ち状態となりますが , 測定終了フラグ (EDIR) は
セットされます。
- パルス幅連続測定モード時 , 測定終了エッジと同時であった場合
再起動を行って測定開始エッジ待ち状態となりますが , 測定終了フラグ (EDIR) は
セットされ , その時点での測定結果は BTnDTBF に転送されます。
以上のように , 動作中の再起動時には , フラグの動作に注意して割込み制御などを行う
ようにしてください。
464
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第 13 章 ベースタイマ
13.7 ベースタイマ割込み
MB91470/480 シリーズ
13.7
ベースタイマ割込み
ベースタイマの各機能での割込み要求ビット , 割込み許可ビットと割込み要因をまと
めた一覧を示します。
■ 機能ごとの割込み制御ビットと割込み要因
機能ごとの割込み制御ビットと割込み要因を表 13.7-1 に示します。
表 13.7-1 各モードでの割込み制御ビットと割込み要因
ステータス制御レジスタ (BTnSTC)
割込み要求ビット
割込み要求許可
ビット
割込み要因
UDIR：bit0
UDIE：bit4
アンダフロー検出
DTIR：bit1
DTIE：bit5
デューティ一致検出
TGIR：bit2
TGIE：bit6
タイマ起動トリガ検出
IRQ1
UDIR：bit0
UDIE：bit4
アンダフロー検出
IRQ0
TGIR：bit2
TGIE：bit6
タイマ起動トリガ検出
IRQ1
UDIR：bit0
UDIE：bit4
アンダフロー検出
IRQ0
TGIR：bit2
TGIE：bit6
タイマ起動トリガ検出
IRQ1
OVIR：bit0
OVIE：bit4
オーバフロー検出
IRQ0
EDIR：bit2
EDIE：bit6
測定終了検出
IRQ1
IRQ
IRQ0
PWM タイマ機能
PPG タイマ機能
リロードタイマ機能
PWC タイマ機能
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465
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
13.8
MB91470/480 シリーズ
ベースタイマの機能別説明
ベースタイマの各機能について説明します。
■ ベースタイマの機能
● PWM 機能
● PPG 機能
● リロードタイマ機能
● PWC 機能
466
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13.8.1
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
PWM 機能
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。
PWM を設定したときのタイマ機能の説明を示します。
• PWM タイマ選択時のタイマ制御レジスタ (BTnTMCR)
• PWM 周期設定レジスタ (BTnPCSR)
• PWM デューティ設定レジスタ (BTnPDUT)
• タイマレジスタ (BTnTMR)
• 16 ビット PWM タイマ動作
• ワンショット動作
• 割込み要因とタイミングチャート
• 出力波形
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467
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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PWM タイマ選択時のタイマ制御レジスタ
(BTnTMCR)
13.8.1.1
タイマ制御レジスタ (BTnTMCR) は , PWM タイマを制御します。PWM タイマ動作
中に書換え不可能なビットがありますので注意してください。
■ タイマ制御レジスタ (BTnTMCR 上位バイト )
図 13.8-1 タイマ制御レジスタ (BTnTMCR 上位バイト )
アドレス :
ch.0
ch.1
ch.2
ch.3
000162H
000582H
000592H
0005A2H
bit 15
bit 14
bit 13
bit 12
−
CKS2
CKS1
CKS0 RTGEN PMSK
−
R/W
R/W
R/W
bit 11
R/W
bit 10
R/W
bit 9
bit 8
EGS1
EGS0
R/W
R/W
EGS1 EGS0
トリガ入力エッジ選択ビット
0
0
トリガ入力無効
0
1
立上りエッジ
1
0
立下りエッジ
1
1
両エッジ
PMSK
パルス出力マスクビット
0
通常出力
1
"L" 出力に固定
RTGEN
再起動許可ビット
0
再起動禁止
1
再起動許可
CKS2 CKS1 CKS0
0
R/W
468
初期値：
-0000000B ( リセット時 )
0
カウントクロック選択ビット
0
φ
φ/4
0
0
1
0
1
0
φ/16
0
1
1
φ/128
1
0
0
φ/256
1
0
1
1
1
0
1
1
1
設定禁止
：リード / ライト可能
：初期値
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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表 13.8-1 タイマ制御レジスタ (BTnTMCR 上位バイト )
ビット名
bit15
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは，動作に影響しません。
• 16 ビットダウンカウンタのカウントクロックを選択します。
bit14
∼
bit12
CKS2, CKS1,
CKS0:
カウントクロック
選択ビット
• カウントクロックの変更は設定を変えると直ちに反映します。し
たがって , CKS2 ∼ CKS0 の変更はカウント停止状態 (CTEN=0) で
行ってください。ただし , CTEN ビットへの "1" 書込みと同時に変
更することは可能です。
bit11
RTGEN：
再起動許可ビット
ソフトウェアトリガ , またはトリガ入力による再起動を許可する
ビットです。
• PWM 出力波形の出力波形レベルを制御します。
• このビットが "0" のときは PWM 波形をそのまま出力します。
bit10
PMSK：
パルス出力マスク
ビット
• このビットが "1" のときは , 周期やデューティ設定の値にかかわ
らず PWM 出力を "L" 出力にマスクします。
( 注意事項 )
bit3 の OSEL が反転出力に設定されている場合に
PMSK を "1" にすると "H" 出力にマスクとなります。
• 外部起動要因として入力波形に対する有効エッジを選択し , トリ
ガの条件を設定します。
• 初期値または "00B" の設定の場合 , 入力波形に対する有効エッジ
bit9,
bit8
EGS1, EGS0：
トリガ入力エッジ
選択ビット
が選択されていない状態なので外部波形による起動はかかりま
せん。
( 注意事項 )
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
• EGS1, EGS0 の変更はカウント停止状態 (CTEN=0) で行ってくだ
さい。ただし , CTEN ビットへの "1" 書込みと同時に変更するこ
とは可能です。
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469
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
■ タイマ制御レジスタ (BTnTMCR 下位バイト )
図 13.8-2 タイマ制御レジスタ (BTnTMCR 下位バイト )
アドレス :
ch.0
ch.1
ch.2
ch.3
000163H
000583H
000593H
0005A3H
bit 7
bit 6
―
FMD2
R/W
R/W
bit 5
bit 4
FMD1 FMD0
R/W
R/W
bit 3
bit 2
bit 1
OSEL
MDSE
R/W
R/W
CTEN STRG
R/W
470
：リード / ライト可能
：未定義ビット
：初期値
初期値：
00000000B ( リセット時 )
R/W
STRG
ソフトウェアトリガビット
0
無効
1
ソフトウェアによる起動開始
CTEN
カウント動作許可ビット
0
停止
1
動作許可
MDSE
モード選択ビット
0
連続動作
1
ワンショット動作
OSEL
出力極性指定ビット
0
通常極性
1
反転極性
FMD2 FMD1 FMD0
R/W
―
bit 0
タイマ機能選択ビット
0
0
0
リセットモード
0
0
1
PWM 機能選択
0
1
0
PPG 機能選択
0
1
1
リロードタイマ機能選択
1
0
0
PWC 機能選択
1
0
1
1
1
0
1
1
1
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設定禁止
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
表 13.8-2 タイマ制御レジスタ (BTnTMCR 下位バイト )
ビット名
bit7
機能
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• タイマ機能を選択するビットです。
bit6
∼
bit4
FMD2, FMD1,
FMD0:
タイマ機能選択
ビット
• FMD2, FMD1, FMD0 ビットに "001B" を設定すると PWM 機能が選
択されます。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
PWM 出力の極性を設定します。
bit3
OSEL：
出力極性指定
ビット
極性
リセット後
通常
"L" 出力
反転
"H" 出力
デューティ一致
アンダフロー
• 連続してパルスを出力する動作か, 単一パルスを出力するワンショッ
bit2
MDSE：
モード選択
ビット
ト動作かを選択します。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
bit1
CTEN：
カウント動作
許可ビット
• ダウンカウンタの動作を許可するビットです。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "0" を書き
込むとカウンタは停止します。
• CTEN ビットが "1" のときに STRG ビットに "1" を書き込むとソフ
トウェアトリガが発生します。
bit0
STRG：
ソフトウェア
トリガビット
( 注意事項 )
• STRG ビットの読出し値は常に "0" です。
( 注意事項 )
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CTEN ビットと STRG ビットに同時に "1" を書き込ん
だ場合でも , ソフトウェアトリガが発生します。
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
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471
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
■ ステータス制御レジスタ (BTnSTC)
図 13.8-3 ステータス制御レジスタ (BTnSTC)
アドレス :
ch.0
ch.1
ch.2
ch.3
000165H
000585H
000595H
0005A5H
R/W
―
472
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
―
TGIE
DTIE
UDIE
―
TGIR
DTIR
UDIR
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
：リード / ライト可能
：未定義ビット
：初期値
初期値：
00000000B ( リセット時 )
UDIR
アンダフロー割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
DTIR
デューティ一致割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
TGIR
トリガ割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
UDIE
アンダフロー割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
DTIE
デューティ一致割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
TGIE
トリガ割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
表 13.8-3 ステータス制御レジスタ (BTnSTC)
ビット名
bit7
bit6
bit5
bit4
bit3
機能
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
TGIE：
トリガ割込み
要求許可
ビット
• bit2 :TGIR の割込み要求を制御します。
DTIE：
デューティ
一致割込み要求
許可ビット
• bit1 :DTIR の割込み要求を制御します。
UDIE：
アンダフロー
割込み要求許可
ビット
• bit0 :UDIR の割込み要求を制御します。
• TGIE ビットが許可されていて bit2 :TGIR ビットがセットされると
CPU に割込み要求を発生します。
• DTIE ビットが許可されていて bit1: DTIR ビットがセットされると
CPU に割込み要求を発生します。
• UDIE ビットが許可されていて bit0 :UDIR ビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• ソフトウェアトリガ , またはトリガ入力の検出をしたときに TGIR
ビットが "1" にセットされます。
bit2
TGIR：
トリガ割込み
要求ビット
• TGIR ビットは "0" 書込みによりクリアされます。
• TGIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令におけるリード値は ,
ビット値にかかわらず "1" になります。
• カウント値がデューティ設定値と一致したときにDTIRビットが"1"
bit1
DTIR：
デューティ一致
割込み要求
ビット
にセットされます。
• DTIR ビットは "0" 書込みによりクリアされます。
• DTIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令におけるリード値は ,
ビット値にかかわらず "1" になります。
• カウント値が "0000H" → "FFFFH" へのアンダフロー時に UDIR ビッ
bit0
UDIR：
アンダフロー
割込み要求
ビット
トが "1" にセットされます。
• UDIR ビットは "0" 書込みによりクリアされます。
• UDIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令におけるリード値は ,
ビット値にかかわらず "1" になります。
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473
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
PWM 周期設定レジスタ (BTnPCSR)
13.8.1.2
PWM 周期設定レジスタ (BTnPCSR) は , 周期を設定するためのバッファ付きレジス
タです。タイマレジスタへの転送は , 起動時とアンダフロー時に行われます。
■ PWM 周期設定レジスタ (BTnPCSR) のビット構成
図 13.8-4 に , PWM 周期設定レジスタ (BTnPCSR) のビット構成を示します。
図 13.8-4 PWM 周期設定レジスタ (BTnPCSR) のビット構成
アドレス :
ch.0
ch.1
ch.2
ch.3
000168H
000588H
000598H
0005A8H
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値：
XXXXXXXXB ( リセット時 )
初期値：
XXXXXXXXB ( リセット時 )
R/W ：リード / ライト可能
X ：不定値
周期を設定するためのバッファ付きレジスタです。タイマレジスタへの転送は起動時
とアンダフロー時に行われます。
周期設定レジスタの初期設定時および書換え時は , 周期設定レジスタの書込み後に必
ずデューティ設定レジスタへの書込み動作を行ってください。
• BTnPCSR レジスタは 16 ビットデータでアクセスしてください。
• BTnPCSR レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットで PWM 機
能の設定後に周期設定をしてください。
474
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
PWM デューティ設定レジスタ (BTnPDUT)
13.8.1.3
PWM デューティ設定レジスタ (BTnPDUT) はデューティを設定するためのバッファ
付きレジスタです。バッファからの転送は , アンダフローで行われます。
■ PWM デューティ設定レジスタ (BTnPDUT) のビット構成
図 13.8-5 に , PWM デューティ設定レジスタ (BTnPDUT) のビット構成を示します。
図 13.8-5 PWM デューティ設定レジスタ (BTnPDUT) のビット構成
アドレス :
ch.0
ch.1
ch.2
ch.3
00016AH
00058AH
00059AH
0005AAH
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値：
XXXXXXXXB ( リセット時 )
初期値：
XXXXXXXXB ( リセット時 )
R/W ：リード / ライト可能
X ：不定値
デューティを設定するためのバッファ付きレジスタです。バッファからの転送はアン
ダフローで行われます。
周期設定レジスタの値とデューティ設定レジスタの値を同じにすると , 通常極性時に
オール "H" を , 反転極性時にオール "L" を出力します。
PSCR ＜ BTnPDUT となるような値を設定しないでください。PWM 出力は不定となり
ます。
• BTnPDUT レジスタは 16 ビットデータでアクセスしてください。
• BTnPDUT レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットで PWM 機能
の設定後にデューティ設定してください。
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475
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
タイマレジスタ (BTnTMR)
13.8.1.4
タイマレジスタ (BTnTMR) は , 16 ビットダウンカウンタの値を読み出すことができま
す。
■ タイマレジスタ (BTnTMR) のビット構成
図 13.8-6 に , PWM タイマレジスタ (BTnTMR) のビット構成を示します。
図 13.8-6 タイマレジスタ (BTnTMR) のビット構成
アドレス :
ch.0
ch.1
ch.2
ch.3
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
000160H
000580H
000590H
0005A0H
bit 8
R
R
R
R
R
R
R
R
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
R
bit 9
R
R
R
R
R
R
R
初期値：
00000000B ( リセット時 )
初期値：
00000000B ( リセット時 )
：リードオンリ
16 ビットダウンカウンタの値を読み出すことができます。
＜注意事項＞
BTnTMR レジスタは 16 ビットデータでアクセスしてください。
476
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
16 ビット PWM タイマ動作
13.8.1.5
PWM タイマ動作では , トリガの検出時より設定周期の波形を単発 , または連続して
出力することができます。
出力パルスの周期は , BTnPCSR 値を変えることにより制御することができます。
また , デューティ比は , BTnPDUT 値を変えることにより制御することができます。
BTnPCSR にデータを書き込んだ後は , 必ず BTnPDUT への書込みを行ってください。
■ 連続動作
● 再起動禁止の場合 (RTGEN=0)
図 13.8-7 PWM 動作のタイミングチャート ( 再起動禁止の場合 )
立上りエッジ検出
トリガは無視されます
トリガ
m
n
0
PWM
出力波形
①
②
①＝ T(n+1) ms
②＝ T(m+1) ms
T ：カウントクロック周期
m：BTnPCSR 値
n ：BTnPDUT 値
● 再起動許可の場合 (RTGEN=1)
図 13.8-8 PWM 動作のタイミングチャート ( 再起動許可の場合 )
立上りエッジ検出
トリガにより再起動
トリガ
m
n
0
PWM
出力波形
①
②
①＝ T(n+1) ms
②＝ T(m+1) ms
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T ：カウントクロック周期
m：BTnPCSR 値
n ：BTnPDUT 値
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477
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
ワンショット動作
13.8.1.6
ワンショット動作では , トリガにより任意の幅の単一パルスを出力することができま
す。再起動許可の場合は , 動作中にエッジを検出するとカウンタをリロードします。
■ ワンショット動作
● 再起動禁止の場合 (RTGEN=0)
図 13.8-9 ワンショット動作のタイミングチャート ( トリガ再起動禁止 )
立上りエッジ検出
トリガは無視されます
トリガ
m
n
0
PWM
出力波形
①
②
①＝ T(n+1) ms
②＝ T(m+1) ms
T ：カウントクロック周期
m：BTnPCSR 値
n ：BTnPDUT 値
● 再起動許可の場合 (RTGEN=1)
図 13.8-10 ワンショット動作のタイミングチャート ( トリガ再起動許可 )
立上りエッジ検出
トリガにより再起動
トリガ
m
n
0
PWM
出力波形
①
②
①＝ T(n+1) ms
②＝ T(m+1) ms
478
T ：カウントクロック周期
m：BTnPCSR 値
n ：BTnPDUT 値
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
13.8.1.7
割込み要因とタイミングチャート
割込み要因とタイミングチャートについて示します。
■ 割込み要因とタイミングチャート (PWM 出力 : 通常極性 )
トリガが入力されてカウンタ値がロードされるまで , ソフトウェアトリガ時は T, 外部
トリガ時は 2T ∼ 3T (T: 周辺クロック (CLKP) サイクル ) を必要とします。
図 13.8-11 に , 周期設定値＝ 3, デューティ値＝ 1 の場合の割込み要因とタイミング
チャートを示します。
図 13.8-11 PWM タイマの割込み要因とタイミングチャート
トリガ
2T～3T（外部トリガ）
ロード
カウントクロック
カウント値
XXXXH
0003H
0002H
0001H
0000H
0003H
0002H
PWM出力波形
割込み
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起動エッジ
デューティ一致
アンダフロー
TGIR
DTIR
UDIR
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479
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
13.8.1.8
MB91470/480 シリーズ
出力波形
PWM 出力について示します。
■ PWM 出力オール "L" またはオール "H" の出力方法
図 13.8-12 に PWM 出力をオール "L" に , 図 13.8-13 にオール "H" にする出力方法を示し
ます。
図 13.8-12 PWM 出力をオール "L" レベルにする例
アンダフロー割込み
デューティ値
0002H
0001H
0000H
XXXXH
PWM出力波形
デューティ値を小さく
していきます
アンダフロー割込みでPMSKに
“1”を設定します。設定した周期から
オール“L”レベルの出力波形になります。
図 13.8-13 PWM 出力をオール "H" レベルにする例
デューティ一致割込み
PWM出力波形
デューティ値を大きく
していきます
デューティ一致割込みでデューティ値を
周期設定値と同じにすると、次の周期で
オール“H”レベルの出力波形になります。
480
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13.8.2
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
PPG 機能
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。
PPG を設定したときのタイマ機能の説明を示します。
• PPG タイマ選択時のタイマ制御レジスタ (BTnTMCR)
• "L" 幅設定リロードレジスタ (BTnPRLL)
• "H" 幅設定リロードレジスタ (BTnPRLH)
• タイマレジスタ (BTnTMR)
• 16 ビット PPG タイマ動作
• 連続動作
• ワンショット動作
• 割込み要因とタイミングチャート
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
PPG タイマ選択時のタイマ制御レジスタ
(BTnTMCR)
13.8.2.1
タイマ制御レジスタ (BTnTMCR) は , PPG タイマを制御します。PPG タイマ動作中
に書換え不可能なビットがありますので注意してください。
■ タイマ制御レジスタ (BTnTMCR 上位バイト )
アドレス :
ch.0
ch.1
ch.2
ch.3
000162H
000582H
000592H
0005A2H
bit 15
bit 14
bit 13
bit 12
−
CKS2
CKS1
CKS0 RTGEN PMSK
−
R/W
R/W
R/W
bit 11
R/W
bit 10
bit 9
bit 8
EGS1
EGS0
R/W
R/W
R/W
EGS1 EGS0
トリガ入力エッジ選択ビット
0
0
トリガ入力無効
0
1
立上りエッジ
1
0
立下りエッジ
1
1
両エッジ
PMSK
パルス出力マスクビット
0
通常出力
1
"L" 出力に固定
RTGEN
再起動許可ビット
0
再起動禁止
1
再起動許可
CKS2 CKS1 CKS0
R/W
初期値：
-0000000B ( リセット時 )
カウントクロック選択ビット
0
0
0
φ
0
0
1
φ/4
0
1
0
φ/16
0
1
1
φ/128
1
0
0
φ/256
1
0
1
1
1
0
1
1
1
設定禁止
：リード / ライト可能
：初期値
482
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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表 13.8-4 タイマ制御レジスタ (BTnTMCR 上位バイト )
ビット名
bit15
bit14
∼
bit12
bit11
未定義ビット
CKS2, CKS1,
CKS0：
カウント
クロック選択
ビット
RTGEN：
再起動許可
ビット
機能
• 読出し値は不定です。
• このビットへの書込みは，動作に影響しません。
• 16 ビットダウンカウンタのカウントクロックを選択します。
• カウントクロックの変更は設定を変えると直ちに反映します。
したがって , CKS2 ∼ CKS0の変更はカウント停止状態 (CTEN=0) で
行ってください。ただし , CTEN ビットへの "1" 書込みと同時に変
更することは可能です。
ソフトウェアトリガ , またはトリガ入力による再起動を許可するビッ
トです。
• PPG 出力波形の出力波形レベルを制御します。
• このビットが "0" のときは PPG 波形をそのまま出力します。
bit10
PMSK：
パルス出力
マスクビット
• このビットが "1" のときは , "H" 幅や "L" 幅設定の値にかかわらず
PPG 出力を "L" 出力にマスクします。
( 注意事項 )
bit3 の OSEL が反転出力に設定されている場合に
PMSK を "1" にすると "H" 出力にマスクとなります。
• 外部起動要因として入力波形に対する有効エッジを選択し , トリガ
の条件を設定します。
• 初期値または "00B" の設定の場合 , 入力波形に対する有効エッジが
bit9,
bit8
EGS1, EGS0：
トリガ入力
エッジ選択
ビット
選択されていない状態なので外部波形による起動はかかりません。
( 注意事項 )
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
• EGS1, EGS0 の変更はカウント停止状態 (CTEN=0) で行ってくださ
い。ただし , CTEN ビットへの "1" 書込みと同時に変更することは
可能です。
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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■ タイマ制御レジスタ (BTnTMCR 下位バイト )
アドレス :
ch.0
ch.1
ch.2
ch.3
000163H
000583H
000593H
0005A3H
bit 7
―
R/W
bit 6
bit 5
bit 4
FMD2 FMD1 FMD0
R/W
R/W
R/W
bit 3
bit 2
OSEL
MDSE
R/W
R/W
bit 1
CTEN STRG
R/W
STRG
484
：リード / ライト可能
：未定義ビット
：初期値
初期値：
00000000B ( リセット時 )
R/W
ソフトウェアトリガビット
0
無効
1
ソフトウェアによる起動開始
CTEN
カウント動作許可ビット
0
停止
1
動作許可
MDSE
モード選択ビット
0
連続動作
1
ワンショット動作
OSEL
出力極性指定ビット
0
通常極性
1
反転極性
FMD2 FMD1 FMD0
R/W
―
bit 0
タイマ機能選択ビット
0
0
0
リセットモード
0
0
1
PWM 機能選択
0
1
0
PPG 機能選択
0
1
1
リロードタイマ機能選択
1
0
0
PWC 機能選択
1
0
1
1
1
0
1
1
1
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設定禁止
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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表 13.8-5 タイマ制御レジスタ (BTnTMCR 下位バイト )
ビット名
bit7
機能
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• タイマ機能を選択するビットです。
bit6
∼
bit4
FMD2, FMD1,
FMD0:
タイマ機能
選択ビット
• FMD2, FMD1, FMD0 ビットに "010B" を設定すると PPG 機能が選択
されます。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
PPG 出力の極性を設定します。
bit3
OSEL：
出力極性指定
ビット
極性
リセット後
通常
"L" 出力
反転
"H" 出力
"L" 幅カウント終了
"H" 幅カウント終了
• 連続してパルスを出力する動作か , 単一パルスを出力するワンショッ
bit2
MDSE：
モード選択
ビット
ト動作かを選択します。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
bit1
CTEN：
カウント動作
許可ビット
• ダウンカウンタの動作を許可するビットです。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "0" を書き
込むとカウンタは停止します。
• CTEN ビットが "1" のときに STRG ビットに "1" を書き込むとソフ
トウェアトリガが発生します。
bit0
STRG：
ソフトウェア
トリガビット
( 注意事項 )
• STRG ビットの読出し値は常に "0" です。
( 注意事項 )
CM71-10134-8
CTEN ビットと STRG ビットに同時に "1" を書き込ん
だ場合でも , ソフトウェアトリガが発生します。
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
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485
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
■ ステータス制御レジスタ (BTnSTC)
アドレス :
ch.0
ch.1
ch.2
ch.3
000165H
000585H
000595H
0005A5H
R/W
―
486
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
―
TGIE
―
UDIE
―
TGIR
―
UDIR
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
：リード / ライト可能
：未定義ビット
：初期値
初期値：
00000000B ( リセット時 )
UDIR
アンダフロー割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
TGIR
トリガ割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
UDIE
アンダフロー割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
TGIE
トリガ割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
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CM71-10134-8
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
表 13.8-6 ステータス制御レジスタ (BTnSTC)
ビット名
bit7
bit6
bit5
bit4
bit3
機能
• 読出し値は "0" です。
未定義ビット
TGIE：
トリガ割込み
要求許可ビット
• このビットには "0" を書き込んでください。
• bit2: TGIR の割込み要求を制御します。
• TGIE ビットが許可されていて bit2 :TGIR ビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
UDIE：
アンダフロー
割込み要求許可
ビット
• このビットには "0" を書き込んでください。
• bit0 :UDIR の割込み要求を制御します。
• UDIEビットが許可されていて bit0 :UDIRビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• ソフトウェアトリガ , またはトリガ入力の検出をしたときに TGIR
ビットが "1" にセットされます。
bit2
TGIR：
トリガ割込み
要求ビット
• TGIR ビットは "0" 書込みによりクリアされます。
• TGIR ビットに "1" 書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
bit1
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• "H" 幅を設定した値からのカウント中でカウント値が "0000H" →
"FFFFH" へアンダフロー変化したときに UDIR ビットが "1" にセッ
bit0
UDIR：
アンダフロー
割込み要求
ビット
トされます。
• UDIR ビットは "0" 書込みによりクリアされます。
• UDIR ビットに "1" 書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
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487
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
"L" 幅設定リロードレジスタ (BTnPRLL)
13.8.2.2
"L" 幅設定リロードレジスタ (BTnPRLL) は , PPG 出力波形の "L" 幅を設定するた
めのレジスタです。タイマレジスタへの転送は , 起動トリガ検出時か , "H" 幅カウン
ト終了時のアンダフローで行われます。
■ "L" 幅設定リロードレジスタ (BTnPRLL) のビット構成
図 13.8-14 に , "L" 幅設定リロードレジスタ (BTnPRLL) のビット構成を示します。
図 13.8-14 "L" 幅設定リロードレジスタ (BTnPRLL) のビット構成
アドレス :
ch.0
ch.1
ch.2
ch.3
000168H
000588H
000598H
0005A8H
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値：
XXXXXXXXB ( リセット時 )
初期値：
XXXXXXXXB ( リセット時 )
R/W ：リード / ライト可能
X ：不定値
PPG 出力波形の "L" 幅を設定するためのレジスタです。タイマレジスタへの転送は起
動トリガ検出時と "H" 幅カウント終了時のアンダフローで行われます。
• BTnPRLL レジスタは 16 ビットデータでアクセスしてください。
• BTnPRLL レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットで PPG 機能
の設定後に "L" 幅設定してください。
488
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
"H" 幅設定リロードレジスタ (BTnPRLH)
13.8.2.3
"H" 幅設定リロードレジスタ (BTnPRLH) は PPG 出力波形の "H" 幅を設定するため
のバッファ付きレジスタです。BTnPRLH からバッファレジスタへの転送は起動ト
リガ検出時と "H" 幅カウント終了時のアンダフローで行われ , バッファレジスタか
らタイマレジスタへの転送は "L" 幅カウント終了時のアンダフローで行われます。
■ "H" 幅設定リロードレジスタ (BTnPRLH) のビット構成
図 13.8-15 に , "H" 幅設定リロードレジスタ (BTnPRLH) のビット構成を示します。
図 13.8-15 "H" 幅設定リロードレジスタ (BTnPRLH) のビット構成
アドレス :
ch.0
ch.1
ch.2
ch.3
00016AH
00058AH
00059AH
0005AAH
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値：
XXXXXXXXB ( リセット時 )
初期値：
XXXXXXXXB ( リセット時 )
R/W ：リード / ライト可能
X ：不定値
PPG 出力波形の "H" 幅を設定するためのレジスタです。BTnPRLH からバッファレジス
タへの転送は起動トリガ検出時と"H"幅カウント終了時のアンダフローで行われ, バッ
ファレジスタからタイマレジスタへの転送は "L" 幅カウント終了時のアンダフローで
行われます。
• BTnPRLH レジスタは 16 ビットデータでアクセスしてください。
• BTnPRLH レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットで PPG 機
能の設定後 , "H" 幅に設定してください。
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489
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
タイマレジスタ (BTnTMR)
13.8.2.4
タイマレジスタ (BTnTMR) は , 16 ビットダウンカウンタの値を読み出すことができま
す。
■ タイマレジスタ (BTnTMR) のビット構成
図 13.8-16 に , PPG タイマレジスタ (BTnTMR) のビット構成を示します。
図 13.8-16 タイマレジスタ (BTnTMR) のビット構成
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
アドレス :
ch.0
ch.1
ch.2
ch.3
000160H
000580H
000590H
0005A0H
bit 8
R
R
R
R
R
R
R
R
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
R
bit 9
R
R
R
R
R
R
R
初期値：
00000000B ( リセット時 )
初期値：
00000000B ( リセット時 )
：リードオンリ
16 ビットダウンカウンタの値を読み出すことができます。
＜注意事項＞
BTnTMR レジスタは 16 ビットデータでアクセスしてください。
490
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
16 ビット PPG タイマ動作
13.8.2.5
PPG タイマ動作では , 出力パルスの "L" 幅と "H" 幅をそれぞれのリロードレジスタ
に設定することで任意の出力パルスを制御することができます。
■ 動作概要
16 ビット長のリロードレジスタが "L" 幅設定用と "H" 幅設定用の 2 本 , "H" 幅設定の
バッファが 1 本あります (BTnPRLL, BTnPRLH, BTnPRLHB) 。
起動トリガにより , 16 ビットダウンカウンタに最初は BTnPRLL の設定値がロードされ ,
同時に BTnPRLHB に BTnPRLH の設定値が転送されます。PPG 出力はレベルを "L" に
して , カウントクロックごとにダウンカウントしていきます。アンダフローの検出によ
り BTnPRLHB の値がカウンタにリロードされ , PPG 出力波形を反転してダウンカウン
トしていきます。再度アンダフローの検出で PPG 出力波形を反転し , BTnPRLL の設定
値をカウンタにリロードし , BTnPRLH の設定値を BTnPRLHB に転送します。
この動作によって , 出力波形は各リロードレジスタ値に対応した "L" 幅・"H" 幅のパル
ス出力となります。
■ リロードレジスタへの書込みタイミング
リロードレジスタ BTnPRLL, BTnPRLH へのデータの書込みは起動トリガ検出時とアン
ダフロー割込み要因 (UDIR) がセットされてから , 次の周期に移るまでの間に行いま
す。その際に設定するデータは次の周期の設定となります。BTnPRLL, BTnPRLH に設
定したデータは起動トリガ検出時と "H" 幅カウント終了時のアンダフロー時に
BTnTMR と BTnPRLHB にそれぞれ自動転送されます。BTnPRLHB に転送されたデー
タは "L" 幅カウント終了時のアンダフロー時に BTnTMR に自動でリロードされます。
立上りエッジ検出
トリガ
IRQ1(TGIR要因)
IRQ0(UDIR要因)
次の周期の”L”幅、”H”幅をレジスタに設定
BTnPRLL
L0
L1
L2
L3
BTnPRLH
H0
H1
H2
H3
BTnPRLHB
xxxx
BTnTMR
xxxx
H1
H0
L0～0000
H0～
0000
L1～0000
H2
H1～
0000
L2～0000
H1
L2
H2～
0000
PPG出力波形
L0
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H0
L1
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H2
491
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
連続動作
13.8.2.6
連続動作では , 各割込み要因のセットタイミングで "L" 幅と "H" 幅を更新すること
により , 任意のパルスを連続で出力することができます。再起動許可の場合は , 動作
中にエッジを検出するとカウンタをリロードします。
■ 連続動作
● 再起動禁止の場合 (RTGEN=0)
図 13.8-17 PPG 動作のタイミングチャート ( 再起動禁止の場合 )
立上りエッジ検出
トリガは無視されます
トリガ
m
n
0
PPG
出力波形
②
割込み
起動エッジ
①
アンダフロー
アンダフロー
TGIR
UDIR
UDIR
①＝ T(m+1) ms
②＝ T(n+1) ms
T ：カウントクロック周期
m：BTnPRLL 値
n ：BTnPRLH 値
● 再起動許可の場合 (RTGEN=1)
図 13.8-18 PPG 動作のタイミングチャート ( 再起動許可の場合 )
立上りエッジ検出
トリガにより再起動
トリガ
m
n
0
PPG
出力波形
②
①＝ T(m+1) ms
②＝ T(n+1) ms
492
①
T ：カウントクロック周期
m：BTnPRLL 値
n ：BTnPRLH 値
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
ワンショット動作
13.8.2.7
ワンショット動作では , トリガにより任意の幅の単一パルスを出力することができま
す。再起動許可の場合は , 動作中にエッジを検出するとカウンタをリロードします。
■ ワンショット動作
● 再起動禁止の場合 (RTGEN=0)
図 13.8-19 ワンショット動作のタイミングチャート ( トリガ再起動禁止 )
立上りエッジ検出
トリガは無視されます
トリガ
m
n
0
PPG
出力波形
①
②
①＝ T(m+1) ms
②＝ T(n+1) ms
T ：カウントクロック周期
m：BTnPRLL 値
n ：BTnPRLH 値
● 再起動許可の場合 (RTGEN=1)
図 13.8-20 ワンショット動作のタイミングチャート ( トリガ再起動許可 )
立上りエッジ検出
トリガにより再起動
トリガ
m
n
0
PPG
出力波形
②
①＝ T(m+1) ms
②＝ T(n+1) ms
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①
T ：カウントクロック周期
m：BTnPRLL 値
n ：BTnPRLH 値
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493
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
■ リロード値とパルス幅の関係
16 ビット長のリロードレジスタに書かれた値を＋ 1 した値に , カウントクロックの周
期を掛けた値が出力されるパルス幅となります。したがって , リロードレジスタ値が
"0000H" のときはカウントクロック 1 周期のパルス幅になります。また , リロードレジ
スタ値が "FFFFH" のときはカウントクロック 65536 周期のパルス幅になります。パル
ス幅の計算式は以下のようになります。
PL ＝ T × (L+1)
PL ："L" パルスの幅
PH ＝ T × (H+1)
PH："H" パルスの幅
T ：カウントクロック周期
L ：BTnPRLL 値
H ：BTnPRLH 値
494
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
13.8.2.8
割込み要因とタイミングチャート
割込み要因とタイミングチャートについて示します。
■ 割込み要因とタイミングチャート (PPG 出力 : 通常極性 )
トリガがかかってからカウンタ値がロードされるまで , ソフトウェアトリガ時は T, 外
部トリガ時は 2T ∼ 3T (T: 周辺クロック (CLKP) サイクル ) を必要とします。
割込み要因は PPG 起動トリガ検出時と , "H"レベル出力時のアンダフロー検出時にセッ
トされます。
図 13.8-21 に , "L" 幅設定値＝ 1, "H" 幅設定値＝ 1 の場合の割込み要因とタイミング
チャートを示します。
図 13.8-21 PPG タイマの割込み要因とタイミングチャート
トリガ
2T～3T（外部トリガ）
ロード
カウントクロック
カウント値
XXXXH
0001H
0000H
0001H
0000H
0001H
0000H
PPG出力波形
割込み
起動エッジ
TGIR
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アンダフロー
UDIR
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495
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
13.8.3
MB91470/480 シリーズ
リロードタイマ機能
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。リ
ロードタイマを設定したときのタイマ機能の説明を示します。
• リロードタイマ選択時のタイマ制御レジスタ (BTnTMCR)
• 周期設定レジスタ (BTnPCSR)
• タイマレジスタ (BTnTMR)
• 16 ビットリロードタイマの動作
496
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
リロードタイマ選択時のタイマ制御レジスタ
(BTnTMCR)
13.8.3.1
タイマ制御レジスタ (BTnTMCR) は , タイマの動作制御をします。
■ タイマ制御レジスタ (BTnTMCR 上位バイト )
図 13.8-22 タイマ制御レジスタ (BTnTMCR 上位バイト )
アドレス :
ch.0
ch.1
ch.2
ch.3
bit 15
bit 14
bit 13
bit 12
bit 11
bit 10
bit 9
bit 8
−
CKS2
CKS1
CKS0
―
―
EGS1
EGS0
−
R/W
R/W
R/W
―
―
R/W
R/W
000162H
000582H
000592H
0005A2H
EGS1 EGS0
トリガエッジ選択ビット
0
0
トリガ入力無効
0
1
外部トリガ ( 立上りエッジ )
1
0
外部トリガ ( 立下りエッジ )
1
1
外部トリガ ( 両エッジ )
CKS2 CKS1 CKS0
R/W
―
初期値：
-0000000B ( リセット時 )
カウントクロック選択ビット
0
0
0
φ
0
0
1
φ/4
0
1
0
φ/16
0
1
1
φ/128
1
0
0
φ/256
1
0
1
1
1
0
1
1
1
設定禁止
：リード / ライト可能
：未定義ビット
：初期値
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497
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
表 13.8-7 タイマ制御レジスタ (BTnTMCR 上位バイト )
ビット名
bit15
bit14
∼
bit12
bit11,
bit10
未定義ビット
CKS2, CKS1,
CKS0：
カウント
クロック選択
ビット
機能
• 読出し値は不定です。
• このビットへの書込みは，動作に影響しません。
• 16 ビットダウンカウンタのカウントクロックを選択します。
• カウントクロックの変更は設定を変えると直ちに反映します。し
たがって , CKS2 ∼ CKS0 の変更はカウント停止状態 (CTEN=0) で
行ってください。ただし , CTEN ビットへの "1" 書込みと同時に変
更することは可能です。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• 外部起動要因として入力波形に対する有効エッジを選択し , トリ
ガの条件を設定します。
• 初期値または "00B" の設定の場合 , 入力波形に対する有効エッジが
bit9,
bit8
EGS1, EGS0：
トリガエッジ
選択ビット
選択されていない状態なので外部波形による起動は行いません。
( 注意事項 )
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1"
を書き込むとソフトウェアトリガは有効になります。
• EGS1, EGS0 の変更はカウント停止状態 (CTEN=0) で行ってくださ
い。ただし , CTEN ビットへの "1" 書込みと同時に変更することは
可能です。
498
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
■ タイマ制御レジスタ (BTnTMCR 下位バイト )
図 13.8-23 タイマ制御レジスタ (BTnTMCR 下位バイト )
アドレス :
bit 7
ch.0
ch.1
ch.2
ch.3
T32
000163H
000583H
000593H
0005A3H
R/W
bit 6
bit 5
FMD2 FMD1
R/W
R/W
bit 4
bit 3
bit 2
FMD0
OSEL
MDSE
R/W
R/W
R/W
bit 1
CTEN STRG
R/W
STRG
初期値：
00000000B ( リセット時 )
R/W
ソフトウェアトリガビット
0
無効
1
ソフトウェアによる起動開始
CTEN
カウント動作許可ビット
0
停止
1
動作許可
MDSE
モード選択ビット
0
リロードモード
1
ワンショットモード
OSEL
出力極性指定ビット
0
通常極性
1
反転極性
FMD2 FMD1 FMD0
R/W
bit 0
タイマ機能選択ビット
0
0
0
リセットモード
0
0
1
PWM 機能選択
0
1
0
PPG 機能選択
0
1
1
リロードタイマ機能選択
1
0
0
PWC 機能選択
1
0
1
1
1
0
1
1
1
設定禁止
T32
32 ビットタイマ選択ビット
：リード / ライト可能
0
16 ビットタイマモード
：初期値
1
32 ビットタイマモード
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499
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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表 13.8-8 タイマ制御レジスタ (BTnTMCR 下位バイト ) (1 / 2)
ビット名
機能
• 32 ビットタイマ機能を選択するビットです。
• FMD2, FMD1, FMD0 ビットに "011B" を設定して , リロードタイマ機
bit7
T32:
32 ビット
タイマ選択
ビット
能を選択している場合 , T32 ビットを "1" に設定すると 32 ビットタ
イマモードになります。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です (「13.5 32
ビットモード動作」を参照 )。
bit6
∼
bit4
FMD2,
FMD1,
FMD0:
タイマ機能
選択ビット
• タイマ機能を選択するビットです。
• FMD2, FMD1, FMD0 ビットに "011B" を設定するとリロードタイマ機
能が選択されます。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
• タイマ出力のレベルを通常のまま出力するか反転させるかを選択し
ます。
• bit2:MDSE との組合せにより次のように出力波形を生成します。
bit3
OSEL：
出力極性指定
ビット
MDSE
OSEL
0
0
カウント開始時 "L" のトグル出力
0
1
カウント開始時 "H" のトグル出力
1
0
カウント中 "H" の矩形波
1
1
カウント中 "L" の矩形波
出力波形
• MDSE ビットを "0" に設定するとリロードモードとなり , カウント値
が "0000H" → "FFFFH" へのアンダフローと同時にリロードレジスタ
bit2
MDSE：
モード選択
ビット
値をカウンタにロードしてカウント動作を続けます。
• MDSE ビットを "1" に設定するとワンショットモードとなり , カウン
ト値が"0000H"→"FFFFH"へのアンダフローにより動作を停止します。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
bit1
500
CTEN：
カウント動作
許可ビット
• ダウンカウンタの動作を許可するビットです。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "0" を書き込
むとカウンタは停止します。
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
表 13.8-8 タイマ制御レジスタ (BTnTMCR 下位バイト ) (2 / 2)
ビット名
機能
• CTEN ビットが "1" のときに STRG ビットに "1" を書き込むとソフト
ウェアトリガが発生します。
bit0
STRG：
ソフトウェア
トリガビット
( 注意事項 )
• STRG ビットの読出し値は常に "0" です。
( 注意事項 )
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CTEN ビットと STRG ビットに同時に "1" を書き込んだ
場合でも , ソフトウェアトリガが発生します。
EGS1, EGS0 の設定にかかわらず , STRG ビットに "1" を
書き込むとソフトウェアトリガは有効になります。
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501
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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■ ステータス制御レジスタ (BTnSTC)
図 13.8-24 ステータス制御レジスタ (BTnSTC)
アドレス :
ch.0
ch.1
ch.2
ch.3
000165H
000585H
000595H
0005A5H
R/W
―
502
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
―
TGIE
―
UDIE
―
TGIR
―
UDIR
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
：リード / ライト可能
：未定義ビット
：初期値
初期値：
00000000B ( リセット時 )
UDIR
アンダフロー割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
TGIR
トリガ割込み要求ビット
0
割込み要因のクリア
1
割込み要因の検出
UDIE
アンダフロー割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
TGIE
トリガ割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
表 13.8-9 ステータス制御レジスタ (BTnSTC)
ビット名
bit7
bit6
bit5
bit4
bit3
機能
• 読出し値は "0" です。
未定義ビット
TGIE：
トリガ割込み
要求許可ビット
• このビットには "0" を書き込んでください。
• bit2 :TGIR の割込み要求を制御します。
• TGIEビットが許可されていて bit2 :TGIRビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
UDIE：
アンダフロー
割込み要求許可
ビット
• このビットには "0" を書き込んでください。
• bit0: UDIR の割込み要求を制御します。
• UDIE ビットが許可されていて bit0: UDIR ビットがセットされる
と CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• ソフトウェアトリガ, またはトリガ入力の検出をしたときにTGIR
ビットが "1" にセットされます。
bit2
TGIR：
トリガ割込み
要求ビット
• TGIR ビットは "0" 書込みによりクリアされます。
• TGIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
bit1
• 読出し値は "0" です。
未使用ビット
• このビットには "0" を書き込んでください。
• カウント値が "0000H"→"FFFFH"へのアンダフロー時にUDIRビッ
bit0
UDIR：
アンダフロー
割込み要求
ビット
トが "1" にセットされます。
• UDIR ビットは "0" 書込みによりクリアされます。
• UDIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
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503
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
周期設定レジスタ (BTnPCSR)
13.8.3.2
周期設定レジスタ (BTnPCSR) は , カウントの初期値を保持するレジスタです。32
ビットモード時には偶数チャネルの場合は下位 16 ビットのカウント初期値となり ,
奇数チャネルの場合は上位 16 ビットのカウント初期値となります。リセット時の初
期値は不定です。このレジスタへのアクセスは , 必ず 16 ビットデータ転送命令で
行ってください。
■ 周期設定レジスタ (BTnPCSR) のビット構成
図 13.8-25 に , 周期設定レジスタ (BTnPCSR) のビット構成を示します。
図 13.8-25 周期設定レジスタ (BTnPCSR) のビット構成
アドレス :
ch.0:000168H
ch.1:000588H
ch.2:000598H
ch.3:0005A8H
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値：
XXXXXXXXB ( リセット時 )
初期値：
XXXXXXXXB ( リセット時 )
R/W ：リード / ライト可能
X ：不定値
周期を設定するためのレジスタです。タイマレジスタへの転送はアンダフローで行わ
れます。
• BTnPCSR レジスタは 16 ビットデータでアクセスしてください。
• BTnPCSR レジスタは BTnTMCR レジスタの FMD2, FMD1, FMD0 ビットでリロード
タイマ機能の設定後に周期設定をしてください。
• 32 ビットモードで BTnPCSR レジスタにデータを書き込む場合 , 上位 16 ビットデー
タ ( 奇数チャネルのデータ ) から先にアクセスした後で , 下位 16 ビットデータ ( 偶
数チャネルのデータ ) にアクセスしてください。
504
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
タイマレジスタ (BTnTMR)
13.8.3.3
タイマレジスタ (BTnTMR) は , タイマのカウント値を読み出すことができるレジスタ
です。32 ビットモード時には偶数チャネルの場合は下位 16 ビットのカウント値とな
り , 奇数チャネルの場合は上位 16 ビットのカウント値となります。初期値は不定で
す。
このレジスタの読出しは , 必ず 16 ビットデータ転送命令で行ってください。
■ タイマレジスタ (BTnTMR) のビット構成
図 13.8-26 に , タイマレジスタ (BTnTMR) のビット構成を示します。
図 13.8-26 タイマレジスタ (BTnTMR) のビット構成
アドレス :
ch.0
ch.1
ch.2
ch.3
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
000160H
000580H
000590H
0005A0H
bit 9
bit 8
R
R
R
R
R
R
R
R
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
R
R
R
R
R
R
R
初期値：
00000000B ( リセット時 )
初期値：
00000000B ( リセット時 )
R ：リードオンリ
16 ビットダウンカウンタの値を読み出すことができます。
＜注意事項＞
• BTnTMR レジスタは 16 ビットデータでアクセスしてください。
• 32 ビットモードで BTnTMR レジスタを読み出す場合 , 下位 16 ビットデータ ( 偶数チャ
ネルのデータ) から先に読み出した後で, 上位16ビットデータ (奇数チャネルのデータ)
を読み出してください。
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505
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
13.8.3.4
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16 ビットリロードタイマの動作
リロードタイマ動作では , カウントクロックに同期して周期設定レジスタに設定す
る値からカウントダウンを実行し , カウント値が "0" となったときにカウントを終
了するか , または周期設定を自動でロードしてカウントダウンを停止するまで継続
動作します。
■ 内部クロック選択時のカウント動作
カウント許可と同時にカウント動作を開始したい場合は , タイマ制御レジスタの CTEN
ビットと STRG ビットの両方に "1" を書き込んでください。STRG ビットによるトリガ
入力は , タイマが起動状態のとき (CNTE=1) は動作モードにかかわらず常に有効です。
カウント動作を許可し , ソフトウェアトリガまたは外部トリガでタイマを起動すると ,
周期設定レジスタの値をカウンタにロードしてカウントダウンを開始します。
カウンタスタートのトリガがセットされてから周期設定レジスタのデータがカウンタ
へロードされるまでに , 1T (T: 周辺クロック (CLKP) サイクル ) の時間がかかります。
図 13.8-27 に , ソフトウェアトリガによるカウンタの起動および動作を示します。
図 13.8-27 内部クロック選択時のカウント動作
ロード
カウントクロック
カウント値
XXXXH
リロード値
-1
-1
CTEN(レジスタ)
1T
STRG(レジスタ)
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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■ アンダフロー動作
カウンタの値が "0000H" から "FFFFH" になる場合をアンダフローとしています。した
がって , 〔周期設定レジスタの設定値 +1〕カウントでアンダフローが発生します。
アンダフロー発生時に周期設定レジスタ (BTnPCSR) の内容をカウンタへロードして ,
タイマ制御レジスタ (BTnTMCR) の MDSE ビットが "0" のときはカウント動作を継続
します。MDSE ビットが "1" のときは , ロードしたカウンタ値のまま停止します。
アンダフローによりステータス制御レジスタ (BTnSTC) の UDIR ビットがセットされ ,
UDIE ビットが "1" のときに割込み要求を発生します。
図 13.8-28 に , アンダフロー動作のタイミングチャートを示します。
図 13.8-28 アンダフロー動作のタイミングチャート
[MDSE=0] の場合
ロード
カウントクロック
カウント値
0000H
リロード値
-1
-1
アンダフローセット
UDIR
[MDSE=1] の場合
ロード
カウントクロック
カウント値
0000H
リロード値
アンダフローセット
UDIR
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507
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
■ 入力端子機能の動作
TIN 端子はトリガ入力として使用することができます。TIN 端子に有効エッジが入力
されると周期設定レジスタの内容をカウンタにロードしてカウント動作を開始しま
す。トリガがかかってから , カウンタ値がロードされるまで , 2T ∼ 3T (T: 周辺クロッ
ク (CLKP) サイクル ) を必要とします。
図 13.8-29 に , 有効エッジ指定を立上りエッジにした場合のトリガ入力動作を示します。
図 13.8-29 トリガ入力の動作
TIN
2T～3T（外部トリガ）
ロード
カウントクロック
カウント値
0000H
リロード値
-1
-1
■ 出力端子機能の動作
TOUT 出力端子は , リロードモード時はアンダフローにより反転するトグル出力とし
て , ワンショットモード時はカウント中を示すパルス出力として機能します。出力極
性は , タイマ制御レジスタ (BTnTMCR) の OSEL ビットにより設定できます。OSEL=0
の場合 , トグル出力は初期値が "0" で , ワンショットパルス出力はカウント中 "1" を出
力します。OSEL=1 にすると出力波形は反転します。
図 13.8-30 に , 出力端子機能動作のタイミングチャートを示します。
図 13.8-30 出力端子機能動作のタイミングチャート
[MDSE=0, OSEL=0] の場合
CTEN
OSEL=1のときは反転
TOUT
トリガ
アンダフロー
[MDSE=1, OSEL=0] の場合
CTEN
OSEL=1のときは反転
TOUT
トリガ
アンダフロー
トリガ起動待ち
508
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13.8.4
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
PWC 機能
ベースタイマは , タイマ制御レジスタの FMD2, FMD1, FMD0 ビットの設定により ,
16 ビット PWM タイマ , 16 ビット PPG タイマ , 16/32 ビットリロードタイマ , 16/
32 ビット PWC タイマの中からタイマ機能を 1 つだけ選択することができます。
PWC を設定したときのタイマ機能の説明を示します。
• PWC タイマ選択時のタイマ制御レジスタ (BTnTMCR)
• データバッファレジスタ (BTnDTBF)
• PWC 動作
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509
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
PWC タイマ選択時のタイマ制御レジスタ
(BTnTMCR)
13.8.4.1
タイマ制御レジスタ (BTnTMCR) は , PWC タイマの動作を制御します。
■ タイマ制御レジスタ (BTnTMCR 上位バイト )
アドレス :
ch.0
ch.1
ch.2
ch.3
000162H
000582H
000592H
0005A2H
bit 15
bit 14
bit 13
bit 12
bit 11
bit 10
bit 9
bit 8
―
CKS2
CKS1
CKS0
―
EGS2
EGS1
EGS0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
EGS2 EGS1 EGS0
510
：リード / ライト可能
：未定義ビット
：初期値
測定エッジ選択ビット
0
0
0
0
0
1
立上りエッジ間周期測定 ( ↑∼↑ )
0
1
0
立下りエッジ間周期測定 ( ↓∼↓ )
0
1
1
全エッジ間パルス幅測定
( ↑または↓∼↓または↑ )
1
0
0
"L" パルス幅測定 ( ↓∼↑ )
1
0
1
1
1
0
1
1
1
CKS2 CKS1 CKS0
R/W
―
初期値：
00000000B ( リセット時 )
"H" パルス幅測定 ( ↑∼↓ )
設定禁止
カウントクロック選択ビット
0
0
0
φ
0
0
1
φ/4
0
1
0
φ/16
0
1
1
φ/128
1
0
0
φ/256
1
0
1
1
1
0
1
1
1
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設定禁止
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
表 13.8-10 タイマ制御レジスタ (BTnTMCR 上位バイト )
ビット名
bit15
機能
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• 16 ビットアップカウンタのカウントクロックを選択します。
bit14
∼
bit12
CKS2, CKS1,
CKS0：
カウントクロック
選択ビット
• カウントクロックの変更は設定を変えると直ちに反映します。
したがって, CKS2∼CKS0の変更はカウント停止状態 (CTEN=0)
で行ってください。ただし , CTEN ビットへの "1" 書込みと同時
に変更することは可能です。
bit11
bit10
∼
bit8
• 読出し値は "0" です。
未定義ビット
EGS2, EGS1,
EGS0：
測定エッジ選択
ビット
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• このビットには "0" を書き込んでください。
• 測定エッジの条件を設定します。
• EGS2, EGS1, EGS0 の変更はカウント停止状態 (CTEN=0) で
行ってください。ただし , CTEN ビットへの "1" 書込みと同時に
変更することは可能です。
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511
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
■ タイマ制御レジスタ (BTnTMCR 下位バイト )
アドレス :
bit 7
ch.0
ch.1
ch.2
ch.3
T32
000163H
000583H
000593H
0005A3H
R/W
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
―
MDSE
CTEN
―
R/W
R/W
R/W
R/W
FMD2 FMD1 FMD0
R/W
R/W
R/W
CTEN
カウント動作許可ビット
0
停止
1
動作許可
MDSE
モード選択ビット
0
連続測定モード
1
単発測定モード
FMD2 FMD1 FMD0
R/W
―
512
：リード / ライト可能
：未定義ビット
：初期値
初期値：
00000000B ( リセット時 )
タイマ機能選択ビット
0
0
0
リセットモード
0
0
1
PWM 機能選択
0
1
0
PPG 機能選択
0
1
1
リロードタイマ機能選択
1
0
0
PWC 機能選択
1
0
1
1
1
0
1
1
1
設定禁止
T32
32 ビットタイマ選択ビット
0
16 ビットタイマモード
1
32 ビットタイマモード
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
表 13.8-11 タイマ制御レジスタ (BTnTMCR 下位バイト )
ビット名
機能
• 32 ビットタイマ機能を選択するビットです。
bit7
T32:
32 ビット
タイマ選択
ビット
• FMD2, FMD1, FMD0 ビットに "100B" を設定して PWC 機能を選択
している場合に T32 ビットを "1" に設定すると , 32 ビット PWC モー
ドになります。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です (「13.5 32
ビットモード動作」を参照 )。
• タイマ機能を選択するビットです。
bit6
∼
bit4
FMD2, FMD1,
FMD0:
タイマ機能
選択ビット
• FMD2, FMD1, FMD0 ビットに "100B" を設定すると PWC 機能が選
択されます。
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
bit3
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• 測定動作を以下のように選択します
bit2
MDSE：
モード選択
ビット
MDSE
モード
0
連続測定
連続測定：バッファレジスタ有効
1
単発測定
1 回測定後に停止
動作
• 変更はタイマ停止中 (CTEN=0) に行ってください。ただし , CTEN
ビットへの "1" 書込みと同時に変更することは可能です。
• アップカウンタの起動または再起動を許可するビットです。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "1" を書き
bit1
CTEN：
カウント動作
許可ビット
込むと再起動となりカウンタはクリアされ , 測定開始エッジ待ち状
態となります。
• カウンタが動作許可状態 (CTEN ビットが "1") のときに "0" を書き
込むとカウンタは停止します。
bit0
• 読出し値は "0" です。
未定義ビット
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• このビットには "0" を書き込んでください。
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
■ ステータス制御レジスタ (BTnSTC)
アドレス :
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ch.0
ch.1
ch.2
ch.3
ERR
EDIE
―
OVIE
―
EDIR
―
OVIR
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
000165H
000585H
000595H
0005A5H
R/W
―
514
：リード / ライト可能
：未定義ビット
：初期値
初期値：
00000000B ( リセット時 )
OVIR
オーバフロー割込み要求ビット
0
割込み要求のクリア
1
割込み要因の検出
EDIR
測定終了割込み要求ビット
0
測定結果 (PWCR) をリード
1
割込み要因の検出
OVIE
オーバフロー割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
EDIE
測定終了割込み要求許可ビット
0
割込み要求を禁止
1
割込み要求を許可
ERR
エラーフラグビット
0
正常状態
1
リードしていない測定結果に次の測定結果が
上書きされた
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
表 13.8-12 ステータス制御レジスタ (BTnSTC)
ビット名
機能
• 連続測定モード時において , BTnDTBF レジスタの測定結果を読み
出さないうちに , 次の測定が終了してしまったことを示すフラグ
です。この場合 , BTnDTBF レジスタの値は新しい測定結果に更新
bit7
ERR：
エラーフラグ
ビット
されて 1 つ前の測定結果は消失します。
• 測定は ERR ビット値に関係なく続行されます。
• ERR ビットは読出しのみ可能で , 書込みしてもビット値には影響
しません。
• ERR ビットは測定結果 (BTnDTBF) を読出しすることによりクリ
アされます。
bit6
bit5
bit4
bit3
EDIE：
測定終了割込み
要求許可ビット
• bit2 :EDIR の割込み要求を制御します。
• EDIE ビットが許可されていて bit2 :EDIR ビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
OVIE：
オーバフロー
割込み要求許可
ビット
• このビットには "0" を書き込んでください。
• bit0: OVIR の割込み要求を制御します。
• OVIE ビットが許可されていて bit0: OVIR ビットがセットされると
CPU に割込み要求を発生します。
• 読出し値は "0" です。
未定義ビット
• このビットには "0" を書き込んでください。
• 測定終了したことを示し, 終了時にフラグが"1"にセットされます。
bit2
EDIR：
測定終了割込み
要求ビット
• EDIR ビットは測定結果 (BTnDTBF) を読出しすることによりクリ
アされます。
• EDIR ビットは読出しのみ可能で , 書込みしてもビット値には影響
しません。
bit1
bit0
• 読出し値は "0" です。
未定義ビット
OVIR：
オーバフロー
割込み要求
ビット
• このビットには "0" を書き込んでください。
• カウント値が "FFFFH" → "0000H" へのオーバフロー時にフラグが
"1" にセットされます。
• OVIR ビットは "0" 書込みによりクリアされます。
• OVIR ビットに "1" を書き込んでもビット値には影響しません。
• リードモディファイライト (RMW) 系命令における読出し値は ,
ビット値にかかわらず "1" になります。
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515
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
データバッファレジスタ (BTnDTBF)
13.8.4.2
データバッファレジスタ (BTnDTBF) は , PWC タイマの測定値またはカウント値を
読み出すことができるレジスタです。32 ビットモード時には偶数チャネルの場合は
下位 16 ビットの値となり , 奇数チャネルの場合は上位 16 ビットの値となります。
このレジスタの読出しは , 必ず 16 ビットデータ転送命令で行ってください。
■ データバッファレジスタ (BTnDTBF) のビット構成
図 13.8-31 に , データバッファレジスタ (BTnDTBF) のビット構成を示します。
図 13.8-31 データバッファレジスタ (BTnDTBF) のビット構成
アドレス :
ch.0
ch.1
ch.2
ch.3
00016AH
00058AH
00059AH
0005AAH
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10
bit 9
bit 8
R
R
R
R
R
R
R
R
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
R
R
R
R
R
R
R
初期値：
XXXXXXXXB ( リセット時 )
初期値：
XXXXXXXXB ( リセット時 )
R ：リードオンリ
• BTnDTBFレジスタは連続測定モード, ワンショット測定モードのいずれにおいても
読出しのみ可能なレジスタです。書き込んでもレジスタ値は変化しません。
• 連続測定モード時 (BTnTMCR:bit3 MDSE=1) は , 前回の測定結果を保持するバッ
ファレジスタとなります。
• ワンショット測定モード時 (BTnTMCR: bit3 MDSE=0) は , BTnDTBF レジスタでアッ
プカウンタを直接アクセスします。カウント中も読出し可能で , カウント値を読み
出せます。測定終了後は測定結果をそのまま保存します。
• BTnDTBF レジスタは 16 ビットデータでアクセスしてください。
516
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
MB91470/480 シリーズ
13.8.4.3
PWC 動作
PWC タイマには , パルス幅測定機能があり , 5 種類のカウントクロックを選択可能
で入力パルスの任意イベント間の時間・周期をカウンタで測定できます。以下に ,
パルス幅測定機能における基本機能 / 動作について示します。
■ パルス幅測定機能
起動後 , カウンタを "0000H" にクリアし , 設定した測定開始エッジが入力されるまでカ
ウント動作は行われません。測定開始エッジを検出すると "0001H" からカウントアッ
プを開始し , 測定終了エッジを検出するとカウントを停止します。この間のカウント値
がパルス幅としてレジスタに保存されます。
測定終了時 , およびオーバフロー発生時に割込み要求を発生できます。
測定終了後は , 測定モードに応じて以下のように動作します。
• 単発測定モード時…動作を停止します。
• 連続測定モード時…カウンタ値をバッファレジスタに転送後 , 再度測定開始エッジ
が入力されるまでカウントを停止します。
図 13.8-32 パルス幅測定動作 ( 単発測定モード / "H" 幅測定 )
PWC入力被測定パルス
CTEN
カウント値
FFFFH
カウント
クリア
0000H
起動開始
カウント
ストップ
（実線はカウント値）
カウント 0001H
スタート
時間
EDIRフラグセット（測定終了）
図 13.8-33 パルス幅測定動作 ( 連続測定モード / "H" 幅測定 )
PWC入力被測定パルス
CTEN
（実線はカウント値）
オーバフロー BTnDTBFへデータ転送
カウント値
FFFFH
BTnDTBFへデータ転送
カウント
0000H
起動開始
カウント
ストップ
カウント
ストップ
クリア
カウント 0001H
カウント 0001H
スタート
再スタート
カウント
継続
時間
EDIRフラグセット（測定終了）
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OVIRフラグセット EDIRフラグセット
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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■ カウントクロックの選択
カウンタのカウントクロックは , BTnTMCR レジスタの bit6, bit5, bit4：CKS2, CKS1,
CKS0 の設定によって , 5 種類選択することができます。
選択できるカウントクロックは以下のとおりです。
BTnTMCR レジスタ
選択される内部カウントクロック
CKS2, CKS1, CKS0 ビット
000B
周辺クロック (CLKP) [ 初期値 ]
001B
周辺クロック (CLKP) の 4 分周
010B
周辺クロック (CLKP) の 16 分周
011B
周辺クロック (CLKP) の 128 分周
100B
周辺クロック (CLKP) の 256 分周
101B
110B
設定禁止
111B
リセット後の初期値では , 周辺クロック (CLKP) が選択されています。
( 注意事項 ) カウントクロックの選択は , 必ずカウンタ起動前に行ってください。
518
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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■ 動作モードの選択
各動作モード / 測定モードの選択は , BTnTMCR の設定により行います。
動作モードの設定… BTnTMCR bit10 ∼ bit8：EGS2, EGS1, EGS0
( 測定エッジの選択 )
測定モードの設定… BTnTMCR bit2：MDSE
( 単発測定 / 連続測定の選択 )
動作モードの選択の一覧を以下に示します。
MDSE
EGS2
EGS1
EGS0
連続測定：バッファ有効
0
0
0
0
単発測定：バッファ無効
1
0
0
0
連続測定：バッファ有効
0
0
0
1
単発測定：バッファ無効
1
0
0
1
連続測定：バッファ有効
0
0
1
0
単発測定：バッファ無効
1
0
1
0
↑または↓∼↑または↓
全エッジ間測定
連続測定：バッファ有効
0
1
1
1
単発測定：バッファ無効
1
1
1
1
↓∼↑
"L" パルス幅測定
連続測定：バッファ有効
0
1
0
0
単発測定：バッファ無効
1
1
0
0
0
1
0
1
1
1
0
1
0
1
1
0
1
1
1
0
0
1
1
1
1
1
1
1
動作モード
↑∼↓
"H" パルス幅測定
↑∼↑
立上り間周期測定
↓∼↓
立下り間周期測定
設定禁止
リセット後の初期値では , "H" パルス幅測定−単発測定モードが選択されています。
動作モードの選択は , 必ずカウンタ起動前に行ってください。
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519
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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■ パルス幅測定の起動と停止
各動作の起動 / 再起動 / 強制停止は , BTnTMCR の bit1：CTEN ビットにより行います。
パルス幅測定の起動 / 再起動は CTEN ビットに "1" を書き込むことにより機能し , 強制
停止は CTEN ビットに "0" を書き込むことにより機能します。
CTEN
機能
1
パルス幅測定の起動 / 再起動
0
パルス幅測定の強制停止
■ 起動後の動作
パルス幅測定モードの起動後の動作は , 測定開始エッジが入力されるまでカウントは
行われません。測定開始エッジ検出後 , 16 ビットアップカウンタは "0001H" からカウ
ントを開始します。
■ 再起動
起動後 , 動作中に再度起動する (CTEN ビットが "1" の状態で再度 "1" を書き込む ) こと
を再起動とよびます。再起動すると , 以下のような動作が行われます。
• 測定開始エッジ待ち状態の場合 : 動作に影響はありません。
• 測定中の場合 :カウントを "0000H" にクリアし , 再度測定開始エッジ待ち状態となり
ます。この際 , 測定終了エッジ検出と再起動が同時になると , 測定終
了フラグ (EDIR) がセットされ , 連続測定モード時は測定結果が
BTnDTBF に転送されます。
■ 停止について
単発測定モードでは , カウンタのオーバフローまたは測定終了により自動的にカウン
ト動作を停止しますので , 特に意識する必要はありません。連続測定モードや自動停止
する前に停止させたい場合は , 強制停止させる必要があります。
■ カウンタのクリアと初期値
16 ビットアップカウンタは , 以下に示す場合に "0000H" にクリアされます。
• リセット時
• BTnTMCR の bit1：CTEN ビットに "1" を書き込んだとき ( 再起動時を含む )
16 ビットアップカウンタは , 測定開始エッジ検出時に "0001H" に初期化されます。
520
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
■ パルス幅測定動作詳細
● 単発測定と連続測定
パルス幅測定には , 1 回のみの測定を行うモードと連続して測定を行うモードがありま
す。各モードは BTnTMCR の MDSE ビットによって選択します (「13.8.4.3 PWC 動作
■ 動作モードの選択」を参照 ) 。両モードにおける相違点は以下のとおりです。
単発測定モード：
1 回目の測定終了エッジが入力されるとカウンタのカウントは停止し , BTnSTC 中
の測定終了フラグ (EDIR) がセットされ , 以降の測定は行われません。ただし , 同時
に再起動された場合は測定開始待ち状態となります。
連続測定モード：
測定終了エッジが入力されるとカウンタのカウントは停止し , BTnSTC 中の測定終
了フラグ (EDIR) がセットされ , 再度測定開始エッジが入力されるまでカウントを停
止します。再度 , 測定開始エッジが入力されるとカウンタを "0001H" に初期化して
測定を開始します。測定終了時 , カウンタの測定結果は BTnDTBF に転送されます。
測定モードの選択 / 変更は , 必ずカウンタ停止中に行ってください。
● 測定結果データ
単発測定モードと連続測定モードでは , 測定結果とカウンタ値の扱いおよび BTnDTBF
の機能に違いがあります。両モードにおける測定結果の相違点は以下のとおりです。
単発測定モード：
BTnDTBF を動作中に読み出すと測定中のカウント値が得られます。
BTnDTBF を測定終了後に読み出すと測定結果データが得られます。
連続測定モード：
測定終了時 , カウンタ内の測定結果は BTnDTBF に転送されます。
BTnDTBFを読み出すと直前の測定結果が得られ, 測定動作中も前回の測定結果を保
持しています。測定中のカウント値は読み出せません。
連続測定モードにて , 測定結果を読み出さない内に次の測定が終了してしまった場
合 , 前回の測定結果は新しい測定結果に消されてしまいます。この際 , BTnSTC 中
のエラーフラグ (ERR) がセットされます。エラーフラグ (ERR) は , BTnDTBF を読
み出すと自動的にクリアされます。
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521
第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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■ 測定モードとカウント動作
入力されたパルスのどこを測定するかによって, 測定モードは5種類のうちから選択す
ることができます。以下に , それらについて説明します。
測定モード
EGS2, EGS1, EGS0
測定内容 (W：測定するパルス幅 )
W
000B
"H" パルス幅測定
↑カウント
スタート
W
↓カウント
ストップ
↓
ストップ
↑
スタート
"H" 期間の幅を測定します。
カウント ( 測定 ) 開始：立上りエッジ検出時
カウント ( 測定 ) 終了：立下りエッジ検出時
W
立上りエッジ間
周期測定
001B
↑カウント
スタート
W
W
↑カウントストップ
↑スタート
立上りエッジ間の周期を測定します。
カウント ( 測定 ) 開始：立上りエッジ検出時
カウント ( 測定 ) 終了：立上りエッジ検出時
W
立下りエッジ間
周期測定
010B
↓カウント
スタート
W
W
↓カウントストップ
↓ストップ
↓スタート
↓スタート
立下りエッジ間の周期を測定します。
カウント ( 測定 ) 開始：立下りエッジ検出時
カウント ( 測定 ) 終了：立下りエッジ検出時
W
全エッジ間
パルス幅測定
011B
↑カウント
スタート
W
W
↓カウントストップ
↑ストップ
↓スタート
↑スタート
連続して入力されるエッジ間の幅を測定します。
カウント ( 測定 ) 開始：エッジ検出時
カウント ( 測定 ) 終了：エッジ検出時
W
↓カウント
スタート
100B
"L" パルス幅測定
W
↑カウント
ストップ
↓
スタート
↑
ストップ
"L" 期間の幅を測定します。
カウント ( 測定 ) 開始：立下りエッジ検出時
カウント ( 測定 ) 終了：立上りエッジ検出時
どの測定モードでも , 測定起動でカウンタは "0000H" にクリアされた後 , 測定開始エッ
ジが入力されるまではカウンタはカウント動作を行いません。測定開始エッジが入力
されると , 測定終了エッジが入力されるまでの間 , カウントクロックごとにアップカウ
ントを続けます。
連続測定モードの場合で , 全エッジ間パルス幅測定や周期測定などを行った場合 , 終了
エッジが次の測定開始エッジとなります。
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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● パルス幅 / 周期算出方法
測定終了後 , BTnDTBF に得られた測定結果データからの被測定パルス幅 / 周期算出方
法は以下のように求められます。
TW ：被測定パルス幅 / 周期 [ms]
TW = n × t [ms]
n
：BTnDTBF 内の測定結果データ
t
：カウントクロックの周期 [ms]
● 割込み要求発生
2 つの割込み要求を発生することが可能です。
• カウンタのオーバフローによる割込み要求
測定中 , カウントアップによりオーバフローが発生するとオーバフローフラグ
(OVIR) がセットされ , オーバフロー割込み要求が許可されていると割込み要求が発
生します。
• 測定終了による割込み要求
測定終了エッジを検出すると , BTnSTC 中の測定終了フラグ (EDIR) がセットされ ,
測定終了割込み要求が許可されていると割込み要求が発生します。
測定終了フラグ (EDIR) は , 測定結果 BTnDTBF を読み出すと自動的にクリアされま
す。
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第 13 章 ベースタイマ
13.8 ベースタイマの機能別説明
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■ パルス幅測定動作フロー
図 13.8-34 パルス幅測定動作フロー
各
種
設
定
PWC モード選択
カウントクロック選択
動作 / 測定モード選択
割込みフラグクリア
割込み許可
CTEN ビットにより起動
再起動
カウンタをクリア
連続測定モード
単発測定モード
測定開始エッジ検出
測定開始エッジ検出
カウント開始
カウント開始
アップカウント
アップカウント
オーバフローの発生
→ OVIR フラグセット
測定終了エッジ検出
→ EDIR フラグセット
524
オーバフローの発生
→ OVIR フラグセット
測定終了エッジ検出
→ EDIR フラグセット
カウント停止
カウント停止
カウント値を
BTnDTBF に転送
動作停止
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第 14 章
アップダウンカウンタ
8 ビット /16 ビットアップダウンカウンタの機能と
動作について説明します。
14.1 アップダウンカウンタの概要
14.2 アップダウンカウンタのブロックダイヤグラム
14.3 アップダウンカウンタのレジスタ
14.4 アップダウンカウンタの動作
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525
第 14 章 アップダウンカウンタ
14.1 アップダウンカウンタの概要
14.1
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アップダウンカウンタの概要
イベント入力端子 3 本 , 16 ビットアップ / ダウンカウンタ , 16 ビットリロード / コ
ンペアレジスタおよびそれらの制御回路から構成されるアップダウンカウンタ / タイ
マです。
設定により 8 ビットカウンタ× 1 チャネル , または 16 ビット× 1 チャネルのいずれ
かの動作モード切換えが可能です。
■ アップダウンカウンタの特長
• 16 ビットカウントレジスタにより , "0D" ∼ "65535D" の範囲でカウント可能
• カウントクロックの選択による 4 種類のカウントモード
- タイマモード
- アップ / ダウンカウンタモード
- 位相差カウントモード (2 逓倍 )
- 位相差カウントモード (4 逓倍 )
• タイマモード時には , カウントクロックとして内部クロック 2 種類 , 内部回路から
の入力を選択可能
カウントクロック (40MHz 動作時 )
- 50ns (20MHz：2 分周 )
- 200ns (5MHz：8 分周 )
• アップ / ダウンカウントモード時には , 外部端子入力信号の検出エッジを選択可能
- 立下りエッジ検出
- 立上りエッジ検出
- 立上り / 立下りエッジ両エッジ検出
- エッジ検出禁止
• 位相差カウントモードは , モータなどのエンコーダのカウントに適し , エンコーダの A
相 , B 相 , Z 相出力をそれぞれ入力することで , 高精度で回転角度 , 回転数などのカ
ウントを容易に行うことが可能
• ZIN 端子は , 2 種類の機能を選択可能 ( すべてのモードで有効 )
- カウンタクリア機能
- ゲート機能
526
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第 14 章 アップダウンカウンタ
14.1 アップダウンカウンタの概要
• コンペア機能およびリロード機能を有し , それぞれの機能のみで , また組み合せて
も使用可能で , 両機能を組み合せて使用することで任意幅でのアップダウンカウン
トを行うことが可能
- コンペア機能 ( コンペア時に割込み要求出力 )
- コンペア機能 ( コンペア時に割込み要求出力およびカウンタクリア )
- リロード機能 ( アンダフロー時に割込み要求出力およびリロード )
- コンペア / リロード機能 ( コンペア時に割込み要求出力およびカウンタクリア , ア
ンダフロー時に割込み要求出力およびリロード )
- コンペア / リロード禁止
• カウント方向フラグにより , 直前のカウント方向を識別可能
• コンペア一致時 , リロード ( アンダフロー) 時またはオーバフロー時 , およびカウン
ト方向が変わった場合の割込みの発生をそれぞれ個別に制御可能
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第 14 章 アップダウンカウンタ
14.2 アップダウンカウンタのブロックダイヤグラム
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アップダウンカウンタのブロックダイヤグラム
14.2
アップダウンカウンタのブロックダイヤグラムを示します。
■ アップダウンカウンタのブロックダイヤグラム
図 14.2-1 アップダウンカウンタのブロックダイヤグラム
8/16ビットアップダウンカウンタ/タイマ(ch.0)
データバス
CGE1 CGE0 CGSC
ZIN0
エッジ/レベル検出
UDCC
CES1 CES0
8ビット
RCR00
（リロード/
コンペアレジスタ0）
CTUT
リロード制御
UCRE
RLDE
ch.1へ
M16E
キャリ
カウンタ
クリア
8ビット
UDCR00
（アップ/
ダウンカウントレジスタ0）
CMS1 CMS0
CMPF
UDFF
AIN0
BIN0
アップダウン
カウント
クロック
選択
カウント
クロック
CSTR
OVFF
UDIE
UDF1 UDF0 CDCF
プリス
ケーラ
CITE
CLKS
CFIE
割込み出力
528
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第 14 章 アップダウンカウンタ
14.3 アップダウンカウンタのレジスタ
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14.3
アップダウンカウンタのレジスタ
アップダウンカウンタには , アップダウンカウントレジスタ (UDCR), リロードコン
ペアレジスタ (RCR), カウンタステータスレジスタ (CSR) およびカウンタコント
ロールレジスタ (CCR) があります。
これらのレジスタに関して説明します。
■ アップダウンカウンタのレジスタ一覧
図 14.3-1 アップダウンカウンタのレジスタ一覧
UDCR10
アドレス
000542H
bit15
D15
R
bit14
D14
R
bit13
D13
R
bit12
D12
R
bit11
D11
R
bit10
D10
R
bit9
D09
R
bit8
D08
R
初期値
00000000H
bit7
D07
R
bit6
D06
R
bit5
D05
R
bit4
D04
R
bit3
D03
R
bit2
D02
R
bit1
D01
R
bit0
D00
R
初期値
00000000H
bit15
D15
W
bit14
D14
W
bit13
D13
W
bit12
D12
W
bit11
D11
W
bit10
D10
W
bit9
D09
W
bit8
D08
W
初期値
00000000H
bit7
D07
W
bit6
D06
W
bit5
D05
W
bit4
D04
W
bit3
D03
W
bit2
D02
W
bit1
D01
W
bit0
D00
W
初期値
00000000H
bit7
CSTR
R/W
bit6
CITE
R/W
bit5
UDIE
R/W
bit4
CMPF
R/W
bit3
OVFF
R/W
bit2
UDFF
R/W
bit1
UDF1
R
bit0
UDF0
R
初期値
00000000H
bit15
M16E
R/W
bit14
CDCF
R/W
bit13
CFIE
R/W
bit12
CLKS
R/W
bit11
bit10
CMS1 CMS0
R/W
R/W
bit9
CES1
R/W
bit8
CES0
R/W
初期値
00000000H
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CTUT UCRE RLDE UDCC CGSC CGE1 CGE0
R/W
R/W
R/W
R/W
R/W
R
R
初期値
-0000000H
UDCR00
アドレス
000543H
RCR10
アドレス
000540H
RCR00
アドレス
000541H
CSR0
アドレス
000547H
CCRH0
アドレス
000544H
CCRL0
アドレス
000545H
bit7
―
R/W
R/W : リード / ライト可能
R : リードオンリ
W : ライトオンリ
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第 14 章 アップダウンカウンタ
14.3 アップダウンカウンタのレジスタ
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アップダウンカウントレジスタ (UDCR)
14.3.1
アップダウンカウントレジスタ (UDCR) は , 8 ビットカウントレジスタです。内部回
路からの入力 , 内部プリスケーラ , または AIN 端子 , BIN 端子の入力によってアップ /
ダウンカウントを行います。また , 16 ビットカウントモードでは , 16 ビットカウン
トレジスタとして動作します。
■ アップダウンカウントレジスタ (UDCR)
図 14.3-2 アップダウンカウントレジスタ (UDCR)
UDCR10
アドレス
000542H
bit15
D15
R
bit14
D14
R
bit13
D13
R
bit12
D12
R
bit11
D11
R
bit10
D10
R
bit9
D09
R
bit8
D08
R
初期値
00000000H
bit7
D07
R
bit6
D06
R
bit5
D05
R
bit4
D04
R
bit3
D03
R
bit2
D02
R
bit1
D01
R
bit0
D00
R
初期値
00000000H
UDCR00
アドレス
000543H
R
: リードオンリ
本レジスタは , 直接 , 書込み動作を行うことができません。本レジスタに書込みを行う
場合は , RCR を介して行う必要があります。本レジスタに書き込みたい値をまず RCR
に書き込み , この後 CCRL レジスタの CTUT ビットに "1" を書き込むことで RCR から
本レジスタに転送されます ( ソフトウェアによるリロード ) 。
＜注意事項＞
本レジスタは , 16 ビットモード起動時には 16 ビットで一度に読み出してください。
8 ビットモード起動時には , UDCR00 の値のみ有効です。
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第 14 章 アップダウンカウンタ
14.3 アップダウンカウンタのレジスタ
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リロードコンペアレジスタ (RCR)
14.3.2
リロードコンペアレジスタ (RCR) は , 8 ビットリロード / コンペアレジスタです。本
レジスタにより , リロード値およびコンペア値を設定します。リロード値とコンペ
ア値は同一であり , リロード機能およびコンペア機能を起動することで "00H" ∼本
レジスタ値の間 (16 ビット動作モード："0000H" ∼本レジスタ値 ) でアップ / ダウン
カウントが可能になります。
■ リロードコンペアレジスタ (RCR)
図 14.3-3 リロードコンペアレジスタ (RCR)
RCR10
アドレス
000540H
bit15
D15
W
bit14
D14
W
bit13
D13
W
bit12
D12
W
bit11
D11
W
bit10
D10
W
bit9
D09
W
bit8
D08
W
初期値
00000000H
bit7
D07
W
bit6
D06
W
bit5
D05
W
bit4
D04
W
bit3
D03
W
bit2
D02
W
bit1
D01
W
bit0
D00
W
初期値
00000000H
RCR00
アドレス
000541H
W
: ライトオンリ
本レジスタは書込みのみ可能で , 読出しはできません。カウント停止中に CCR レジス
タの CTUT ビットに "1" を書き込むことで , 本レジスタの値を UDCR に転送すること
が可能です ( ソフトウェアによるリロード）
。
＜注意事項＞
16 ビットモード (M16E=1) のときは , 本レジスタに 16 ビットで一度に書き込んでくださ
い。
8 ビットモード (M16E=0) のときは , RCR00 のみに 8 ビットで書き込んでください。
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第 14 章 アップダウンカウンタ
14.3 アップダウンカウンタのレジスタ
14.3.3
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カウンタステータスレジスタ (CSR)
カウンタステータスレジスタ (CSR) により , アップダウンカウンタの状態の確認お
よび割込みの制御を行うことができます。
■ カウンタステータスレジスタ (CSR) のビット構成
図 14.3-4 カウンタステータスレジスタ (CSR) のビット構成
CSR0
アドレス
000547H
bit7
CSTR
R/W
bit6
CITE
R/W
bit5
UDIE
R/W
bit4
CMPF
R/W
bit3
OVFF
R/W
bit2
UDFF
R/W
bit1
UDF1
R
bit0
UDF0
R
初期値
00000000H
R/W : リード / ライト可能
R : リードオンリ
[bit7] CSTR：カウント起動ビット
UDCR のカウント動作の起動 / 停止を制御するビットです。
CSTR
カウント動作
0
カウント動作停止 [ 初期値 ]
1
カウント動作起動
[bit6] CITE：コンペア割込み許可ビット
CMPF がセットされた ( コンペアが発生した ) 場合に , CPU への割込み出力の許可 /
禁止を制御するビットです。
CITE
コンペア割込み許可
0
コンペア割込み禁止 [ 初期値 ]
1
コンペア割込み許可
[bit5] UDIE：オーバフロー / アンダフロー割込み許可ビット
OVFF/UDFF がセットされた ( オーバフロー/ アンダフローが発生した ) 場合に , CPU
への割込み出力の許可 / 禁止を制御するビットです。
UDIE
532
オーバフロー / アンダフロー割込み許可
0
オーバフロー / アンダフロー割込み禁止 [ 初期値 ]
1
オーバフロー / アンダフロー割込み許可
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第 14 章 アップダウンカウンタ
14.3 アップダウンカウンタのレジスタ
MB91470/480 シリーズ
[bit4] CMPF：コンペア検出フラグ
UDCR の値と RCR の値の比較結果が等しくなったことを示すフラグです。
"0" 書込みのみ可能で , "1" 書込みはできません。
CMPF
コンペア検出フラグ内容
0
比較結果が一致していない [ 初期値 ]
1
比較結果は一致
[bit3] OVFF：オーバフロー検出フラグ
オーバフローの発生を示すフラグです。
"0" 書込みのみ可能で , "1" 書込みはできません。
OVFF
オーバフロー検出フラグ内容
0
オーバフローなし [ 初期値 ]
1
オーバフローあり
[bit2] UDFF：アンダフロー検出フラグ
アンダフローの発生を示すフラグです。
"0" 書込みのみ可能で , "1" 書込みはできません。
UDFF
アンダフロー検出フラグ内容
0
アンダフローなし [ 初期値 ]
1
アンダフローあり
[bit1, bit0] UDF1, UDF0：アップダウンフラグ
直前のカウント動作 ( アップ / ダウン ) を示すビットです。
読出しのみ可能で , 書込みはできません。
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UDF1
UDF0
0
0
入力なし [ 初期値 ]
0
1
ダウンカウント
1
0
アップカウント
1
1
アップ / ダウン同時発生
検出エッジ
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533
第 14 章 アップダウンカウンタ
14.3 アップダウンカウンタのレジスタ
14.3.4
MB91470/480 シリーズ
カウンタコントロールレジスタ (CCR)
カウンタコントロールレジスタ (CCR) は , アップダウンカウンタの動作モードを制
御するレジスタです。奇数チャネルと偶数チャネルでは bit15(M16E) の機能が異な
ります。
■ カウンタコントロールレジスタ (CCR) のビット構成
図 14.3-5 カウンタコントロールレジスタ (CCR) のビット構成
CCRH0
アドレス
000544H
bit15
M16E
R/W
bit8
CES0
R/W
初期値
00000000H
bit6
bit5
bit4
bit3
bit2
bit1
bit0
CTUT UCRE RLDE UDCC CGSC CGE1 CGE0
R/W
R/W
R/W
R/W
R/W
R
R
初期値
-0001000H
bit14
CDCF
R/W
bit13
CFIE
R/W
bit12
CLKS
R/W
bit11
bit10
CMS1 CMS0
R/W
R/W
bit9
CES1
R/W
CCRL0
アドレス
000545H
bit7
―
R/W
R/W : リード / ライト可能
R : リードオンリ
[bit15] M16E：16 ビットモード許可設定ビット
8 ビット /16 ビット動作モード選択 ( 切換え ) ビットです。
M16E
534
16 ビットモード許可設定
0
8 ビット動作モード [ 初期値 ]
1
16 ビット動作モード
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第 14 章 アップダウンカウンタ
14.3 アップダウンカウンタのレジスタ
MB91470/480 シリーズ
[bit14] CDCF：カウント方向転換フラグ
カウント方向が変わった場合にセットされるフラグです。カウント起動中にカウン
ト方向がアップ→ダウン , またはダウン→アップに変わった場合に "1" にセットさ
れます。
"0" 書込みでクリアされます。
"1" 書込みは無視され , 本ビットの値は変化しません。
CDCF
方向転換検出
0
方向転換は行われていない [ 初期値 ]
1
方向転換が 1 回以上行われた
リセット直後のカウント方向はダウンカウント方向になっています。したがって ,
リセット直後のアップカウント時は CDCF に "1" がセットされます。
[bit13] CFIE：カウント方向転換割込み許可ビット
CDCF がセットされた場合の CPU に対しての割込み出力を制御するビットです。カ
ウント起動中に一度でもカウント方向が変わった場合に割込みを発生します。
CFIE
方向転換割込み許可
0
方向転換割込み禁止 [ 初期値 ]
1
方向転換割込み許可
[bit12] CLKS：内蔵プリスケーラ選択ビット
タイマモード選択時に , 内蔵プリスケーラの周波数を選択するビットです。
タイマモードでのみ有効で , このときはダウンカウントのみとなります。
CLKS
選択内部クロック
0
2 周辺クロック (CLKP) サイクル [ 初期値 ]
1
8 周辺クロック (CLKP) サイクル
[bit11, bit10] CMS1, CMS0：カウントモード選択ビット
カウントモードを選択するビットです。
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CMS1
CMS0
0
0
タイマモード ( ダウンカウント ) [ 初期値 ]
0
1
アップ / ダウンカウントモード
1
0
位相差カウントモード 2 逓倍
1
1
位相差カウントモード 4 逓倍
カウントモード
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535
第 14 章 アップダウンカウンタ
14.3 アップダウンカウンタのレジスタ
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[bit9, bit8] CES1, CES0：カウントクロックエッジ選択ビット
アップ / ダウンカウントモード時において , 内部回路の入力 , 外部端子 AIN および
BIN の検出エッジを選択するビットです。
アップ / ダウンカウントモード以外では , この設定は無効です。
CES1
CES0
0
0
エッジ検出禁止 [ 初期値 ]
0
1
立下りエッジ検出
1
0
立上りエッジ検出
1
1
立上り / 立下り両エッジ検出
選択エッジ
[bit7] Reserved：予約ビット
予約ビットです。必ず "0" を設定してください。
[bit6] CTUT：カウンタライトビット
RCR から UDCR へのデータ転送を行います。
このビットに "1" を書き込むと RCR から UDCR にデータが転送されます。
"0" 書込みは無効であり , 読出し値は常に "0" です。
カウント動作中 (CSR の CSTR ビットが "1" のとき ) に本ビットに "1" を書き込まな
いでください。
[bit5] UCRE：UDCR クリア許可ビット
コンペアによる UDCR のクリアを制御するビットです。
コンペア発生によるクリア以外の UDCR クリア機能 (ZIN 端子によるものなど ) に
は影響しません。
UCRE
コンペアによるカウンタのクリア
0
カウンタクリア禁止 [ 初期値 ]
1
カウンタクリア許可
[bit4] RLDE：リロード許可ビット
リロード機能の起動を制御するビットです。リロード機能起動時に UDCR がアンダ
フローを発生した場合に RCR の値を UDCR に転送します。
RLDE
536
リロード機能
0
リロード機能禁止 [ 初期値 ]
1
リロード機能許可
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第 14 章 アップダウンカウンタ
14.3 アップダウンカウンタのレジスタ
MB91470/480 シリーズ
[bit3] UDCC：UDCR クリアビット
UDCR をクリアするビットです。このビットに "0" を書き込むと UDCR が "0000H"
にクリアされます。
"1" 書込みは無効であり , 読出し値は常に "1" です。
[bit2] CGSC：カウンタクリア / ゲート選択ビット
外部端子 ZIN の機能を選択するビットです。
CGSC
ZIN 端子の機能
0
カウンタクリア機能 [ 初期値 ]
1
ゲート機能
[bit1, bit0] CGE1, CGE0：カウンタクリア / ゲートエッジ選択ビット
外部端子 ZIN の検出エッジ / レベルを選択するビットです。
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CGE1
CGE0
カウンタクリア機能選択時
ゲート機能選択時
0
0
エッジ検出禁止 [ 初期値 ]
レベル検出禁止 [ 初期値 ]
( カウントディセーブル )
0
1
立下りエッジ
"L" レベル
1
0
立上りエッジ
"H" レベル
1
1
設定禁止
設定禁止
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537
第 14 章 アップダウンカウンタ
14.4 アップダウンカウンタの動作
14.4
MB91470/480 シリーズ
アップダウンカウンタの動作
アップダウンカウンタの動作について説明します。
■ カウントモード選択
本タイマ / カウンタは , 4 種類のカウントモードを有します。これらのカウントモード
の選択は , CCR レジスタの CMS1, CMS0 ビットで制御します。
CMS1
CMS0
0
0
タイマモード ( ダウンカウント ) [ 初期値 ]
0
1
アップ / ダウンカウントモード
1
0
位相差カウントモード 2 逓倍
1
1
位相差カウントモード 4 逓倍
カウントモード
● タイマモード [ ダウンカウント ]
タイマモードでは , 内部プリスケーラの出力をダウンカウントします。内部プリスケー
ラについては , CCRH0 レジスタの CLKS ビットによって 2 周辺クロック (CLKP) サイ
クル /8 周辺クロック (CLKP) サイクルの選択が可能です。
● アップ / ダウンカウントモード
アップダウンカウントモードでは , 外部端子 AIN および BIN の入力をカウントするこ
とでアップダウンカウントを行います。AIN 端子の入力はアップカウントを , BIN 端子
の入力はダウンカウントをそれぞれ制御します。
AIN 端子 , BIN 端子の入力はエッジ検出され , CCRH レジスタの CES1, CES0 ビットに
よって検出エッジの選択が可能です。
538
CES1
CES0
0
0
エッジ検出禁止 [ 初期値 ]
0
1
立下りエッジ検出
1
0
立上りエッジ検出
1
1
立上り / 立下り両エッジ検出
選択エッジ
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第 14 章 アップダウンカウンタ
14.4 アップダウンカウンタの動作
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● 位相差カウントモード (2 逓倍 /4 逓倍 )
位相差カウントモードでは , エンコーダの出力信号 A 相 , B 相の位相差をカウントする
ため , AIN 端子の入力エッジ検出時に BIN 端子の入力レベルを検出してカウントを行
います。
2 逓倍 /4 逓倍モードでは , AIN 端子入力と BIN 端子入力の位相差について , AIN の方
が早い場合にはアップカウントを , BIN の方が早い場合にはダウンカウントを行いま
す。
2 逓倍モードでは , BIN 端子の立上り / 立下り両方のエッジのタイミングで AIN 端子の
値を検出することでカウントを行います。このとき次のように実行されます。
BIN 端子のエッジ
AIN 端子のレベル
カウント
立上り ↑
"H" レベル
アップカウント
立上り ↑
"L" レベル
ダウンカウント
立下り ↓
"H" レベル
ダウンカウント
立下り ↓
"L" レベル
アップカウント
図 14.4-1 位相差カウントモード (2 逓倍 ) の動作概略
AIN端子
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
BIN端子
カウント値 0
+1
1
+1
2
+1
3
+1 +1
4
5
-1 +1
4 5
-1
4
-1
3
-1
2
-1
1
-1
0
4 逓倍モードでは , BIN 端子の立上り / 立下り両方のエッジのタイミングで AIN 端子の
値を検出し , また , AIN 端子の立下り / 立上り両方のエッジのタイミングで BIN 端子の
値を検出することでカウントを行います。このとき , 以下のように実行されます。
エッジ入力
エッジ
レベル入力
レベル
カウント
"H" レベル
アップカウント
"L" レベル
ダウンカウント
立下り ↓
"H" レベル
ダウンカウント
立下り ↓
"L" レベル
アップカウント
立上り ↑
"H" レベル
ダウンカウント
"L" レベル
アップカウント
立下り ↓
"H" レベル
アップカウント
立下り ↓
"L" レベル
ダウンカウント
立上り ↑
立上り ↑
BIN
AIN
立上り ↑
AIN
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BIN
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539
第 14 章 アップダウンカウンタ
14.4 アップダウンカウンタの動作
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図 14.4-2 位相差カウントモード (4 逓倍 ) の動作概略
AIN端子
↓↑ ↓↑ ↓↑ ↓↑ ↓↑
↑
↑
↑ ↓↑ ↓↑ ↓↑ ↓↑
+1 +1 +1 +1 +1 +1 +1+1 +1+1
1 2 3 4 5 6 7 8 9 10
-1
9
+1
10
-1 -1 -1 -1 -1 -1 -1 -1 -1
9 8 7 6 5 4 3 2 1
BIN端子
カウント値 0
エンコーダ出力のカウントの際には A 相を AIN 端子に , B 相を BIN 端子に , Z 相を ZIN
端子に入力することで , 高精度で回転角度や回転数のカウント , 回転方向の検出などが
可能です。
なお , このカウントモード選択時は , CES1, CES0 ビットによる検出エッジの選択は無
効です。
■ リロード / コンペア機能
本カウンタには , リロード機能およびコンペアによるクリア機能があります。この 2 つ
の機能は組み合せて処理を行うことが可能です。以下に設定例を示します。
RLDE
UCRE
0
0
リロード / コンペアによるクリア禁止 [ 初期値 ]
0
1
コンペアによるクリア許可
1
0
リロード許可
1
1
リロード / コンペアによるクリア許可
リロード / コンペア機能
● リロード機能
リロード機能起動時には , アンダフロー発生の次のダウンカウントクロックタイミン
グで RCR の値を UDCR に転送します。このとき , UDFF ビットがセットされるととも
に割込み要求を発生します。
ダウンカウントを行わないモードでは , 本機能の起動は無効となります。
図 14.4-3 リロード機能の動作概略
(0FFFFH)
FFH
RCR
リロード割込み発生 リロード割込み発生
00H
アンダフロー
540
アンダフロー
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第 14 章 アップダウンカウンタ
14.4 アップダウンカウンタの動作
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● コンペアによるクリア機能
コンペアによるクリア機能は , タイマモード以外のすべてのモードで使用可能です。コ
ンペア機能時は , RCR と UDCR の値が一致した場合に , CMPF ビットがセットされる
とともに割込み要求を発生します。また , コンペアクリア機能起動時は , その次のアッ
プカウントクロックのタイミングで UDCR をクリアします ( ダウンカウントではクリ
アされません ) 。
アップカウントを行わないモードでは , 本機能の起動は無効となります。
図 14.4-4 コンペア機能の動作概略
(0FFFFH)
FFH
コンペア一致
RCR
コンペア一致
00H
カウンタクリア, カウンタクリア,
割込み発生
割込み発生
■ リロード / コンペア機能同時起動
リロード / コンペア機能起動時は , 任意幅でのアップ / ダウンカウントが可能です。
リロード機能により , アンダフロー時に起動して RCR の値を UDCR に転送します。ま
た , コンペア機能により , RCR と UDCR の値が一致した場合に UDCR をクリアします。
この両機能を利用して , "0000H" ∼ RCR の間でアップ / ダウンカウントを行います。
図 14.4-5 リロード / コンペア機能同時起動時の動作概略
FFH
RCR
コンペア一致
コンペア一致
リロード
リロード
リロード
コンペア一致
00H
カウンタクリア
アンダフロー
アンダフロー
カウンタクリア
カウンタクリア
アンダフロー
コンペア一致時またはリロード ( アンダフロー ) 時に CPU に割込みを発生することが
できます。また , これらの割込み出力のイネーブルは個別に制御可能です。
UDCR に対してクリアを行う場合のタイミングについて , カウント起動中と停止中で
は異なります。
カウント動作中のソフトウェアによるリロード (CTUT ビットへの "1" 書込み ) は禁止
です。
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541
第 14 章 アップダウンカウンタ
14.4 アップダウンカウンタの動作
MB91470/480 シリーズ
• カウント動作中にクリアのイベントが発生した場合は , すべてカウントクロックに
同期して行われます。
UDCR
0065H
0066H
0000H
0001H
このクロックに同期する
クリアイベント
カウントクロック
＜参考＞
カウント動作中のアンダフローによるリロードは , すべてカウントクロックに同期して行
われます。
• カウント動作中にクリアのイベントが発生した場合で , カウントクロック同期待ち
(同期させるためのカウント入力を待っている状態) のままカウントを停止させた場
合は , 停止した時点でクリアが行われます。
UDCR
0065H
0066H
0000H
クリアイベント
カウントクロック
ディセーブル(カウント禁止)
カウントイネーブル
イネーブル(カウント許可)
• カウント中にリロードおよびクリアのイベントが発生した場合は , イベント発生時
点で処理が行われます。
UDCR
0065H
0080H
リロード／
クリアイベント
コンペアによるクリアについては , UDCR と RCR の値が一致し , さらにアップカウン
トが行われたときにクリアが行われます。UDCR と RCR の値が一致した場合において
も , その後 , ダウンカウントやカウント停止になった場合にはクリアは行われません。
クリア / リロードのタイミングについて , クリアはリセット入力以外のすべてのイベン
トで , また , リロードもすべてのイベントにおいて上記タイミングに従います。
クリアイベントとリロードイベントが同時に発生した場合はクリアイベントが優先と
なります。
542
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第 14 章 アップダウンカウンタ
14.4 アップダウンカウンタの動作
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■ UDCR へのデータの書込み
UDCR へデータバスから直接データを書き込むことはできません。UDCR に任意の値
を書き込む場合は , 以下のような手順で書き込む必要があります。
1. UDCR に書き込むデータを , まず RCR に書き込む (RCR のデータは失われるので注
意)。
2. CCR の CTUT ビットに "1" を書き込むことにより , RCR から UDCR にデータが転送
される。
以上の動作は , カウント停止中 (CSR の CSTR ビットが "0" のとき ) に行ってください。
＜参考＞
誤ってカウント中に CTUT ビットに "1" を書き込むと , 書き込んだタイミングで RCR の
値が UDCR に転送されます。
カウンタのクリアについては , 上記以外に以下の方法があります。
• リセット入力によるクリア
• ZIN 端子からのエッジ入力によるクリア
• CCR の UDCC ビットに "0" を書き込むことによるクリア
• コンペア機能によるクリア
これらの書込みは , カウント起動 / 停止にかかわらず行うことができます。
■ カウントクリア / ゲート機能
ZIN 端子は CCR レジスタの CGSC ビットによって , カウントクリア機能またはゲート
機能を選択して使用可能です。
カウントクリア機能起動時は , ZIN 端子によりカウンタのクリアを行います。ZIN 端子
のどのエッジ入力でカウントを行うかを CCRL レジスタの CGE1, CGE0 ビットで制御
可能です。
ゲート機能起動時は, ZIN端子によりカウントのイネーブル/ディセーブルを行います。
ZIN 端子のどのレベル入力でイネーブルとするかを CCR レジスタの CGE1, CGE0 ビッ
トで制御可能です。
本機能はすべてのモードで有効です。
表 14.4-1 ZIN 端子の機能
CGSC
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ZIN 端子の機能
0
カウンタクリア機能 [ 初期値 ]
1
ゲート機能
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第 14 章 アップダウンカウンタ
14.4 アップダウンカウンタの動作
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表 14.4-2 カウントクリア / ゲート機能
CGE1
CGE0
カウンタクリア機能選択時
ゲート機能選択時
0
0
エッジ検出禁止 [ 初期値 ]
レベル検出禁止 [ 初期値 ]
( カウントディセーブル )
0
1
立下りエッジ
"L" レベル
1
0
立上りエッジ
"H" レベル
1
1
設定禁止
設定禁止
■ カウント方向フラグ
カウント方向フラグ (UDF1, UDF0) は , アップ / ダウンカウント時に , 直前のカウント
がアップカウントであったかダウンカウントであったかを示します。AIN, BIN 両端子
の入力から生成されたカウントクロックから判断して , カウントのたびにフラグを書
き換えます。モータの制御などで , 現在の回転方向を知りたい場合はこのフラグを参照
することで判断できます。
表 14.4-3 カウント方向フラグ
UDF1
UDF0
0
0
入力なし [ 初期値 ]
0
1
ダウンカウント
1
0
アップカウント
1
1
アップ / ダウン同時発生 ( カウントは行われない )
カウント方向
■ カウント方向転換フラグ
カウント方向転換フラグ (CDCF) は , カウント方向がアップ / ダウンで変わった場合に
セットされます。また , このフラグがセットされると同時に CPU に対して割込み要求
を発生させることができます。この割込みとカウント方向フラグを参照することによ
り , カウント方向の変化の向きを判断することができます。ただし , 方向転換の期間が
短く , 連続して発生した場合などは , 方向転換後のフラグの示す方向が元に戻り同一方
向となる場合があるので注意が必要です。
表 14.4-4 カウント方向転換フラグ
CDCF
方向転換検出
0
方向転換は行われていない [ 初期値 ]
1
方向転換が 1 回以上行われた
■ コンペア検出フラグ
コンペア検出フラグ (CMPF) は , カウント動作中に UDCR の値と RCR の値が等しく
なったときにセットされます。カウントアップ / ダウン一致のほか , リロードイベント
発生による一致 , カウント起動時に既に一致している場合もセットされます。
544
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第 14 章 アップダウンカウンタ
14.4 アップダウンカウンタの動作
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■ 8 ビット /16 ビット動作
このモジュールは , 8 ビットアップダウンカウンタ , または 16 ビットアップダウンカウ
ンタとして使用できます。CCR レジスタの M16E ビットに "0" を書き込むことにより 8
ビットモードとなり , "1" を書き込むことにより 16 ビットモードとなります。
■ 割込み発生タイミング
割込みフラグ
フラグセット割込み
CDCF
( カウント方向
転換フラグ )
カウント方向が変
わったカウント時に ,
セットと同時に割込
み発生
CMPF
( コンペア検出
フラグ )
アップカウント /
ダウンカウント /
リロードカウント起
動時に , RCR と
UDCR が一致をする
と , フラグセットと
同時に割込み発生
リロード
RCR と UDCR の
一致を次のアップ
カウントタイミン
グで UDCR をク
リア ( ダウンカウ
ント時はクリアさ
れません )
カウント "FFFFH" の
OVFF
( オーバフロー
検出フラグ )
UDFF
( アンダフロー
検出フラグ )
クリア
カウント "FFFFH"
次のアップカウント
タイミングで , フラ
グセットと同時に割
込み発生
の次のカウントタ
イミングで UDCR
をクリア
カウント "0000H" の
カウント "0000H"
次のダウンカウント
タイミングで , フラ
グセットと同時に割
込み発生
の次のカウントタ
イミングで RCR
の値を UDCR に
転送
• RCR はリロード値とコンペア値を兼用しているため , リロードが実行されると , コ
ンペアフラグが必ずセットされます。
• クリア機能を有効にしたダウンカウント実行時 , コンペア一致が発生した後にアッ
プカウントが行われるとクリアが発生します。
■ 注意事項
カウントリセット直後のカウント方向はダウンカウント方向になっています。した
がって, リセット直後のアップカウントでは方向転換が行われたことを示すCDCFビッ
トに "1" がセットされます。
アップカウントレジスタ (UDCR) がフルカウントになった場合 , キャリなしでカウント
を続けます。見かけ上 , アップダウンカウントレジスタがクリアされてカウントを続け
ることになります。
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545
第 14 章 アップダウンカウンタ
14.4 アップダウンカウンタの動作
546
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第 15 章
マルチファンクション
シリアルインタフェース
マルチファンクションシリアルインタフェースの
機能と動作について説明します。
15.1 マルチファンクションシリアルインタフェースの特長
15.2 UART ( 非同期シリアルインタフェース )
15.3 UART ( 非同期シリアルインタフェース ) の概要
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
15.5 UART の割込み
15.6 UART の動作
15.7 専用ボーレートジェネレータ
15.8 動作モード 0 ( 非同期ノーマルモード ) 設定手順と
プログラムフロー
15.9 動作モード 1 ( 非同期マルチプロセッサモード ) 設定
手順とプログラムフロー
15.10 UART モードの注意事項
15.11 CSIO ( クロック同期シリアルインタフェース )
15.12 CSIO ( クロック同期シリアルインタフェース ) の
概要
15.13 CSIO ( クロック同期シリアルインタフェース ) の
レジスタ
15.14 CSIO ( クロック同期シリアルインタフェース ) の
割込み
15.15 CSIO ( クロック同期シリアルインタフェース ) の
動作
15.16 専用ボーレートジェネレータ
15.17 CSIO ( クロック同期シリアルインタフェース ) 設定手
順とプログラムフロー
15.18 CSIO モードの注意事項
15.19 I2C インタフェース
15.20 I2C インタフェースの概要
15.21 I2C インタフェースのレジスタ
15.22 I2C インタフェースの割込み
15.23 専用ボーレートジェネレータ
15.24 I2C モードの注意事項
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547
第 15 章 マルチファンクション シリアルインタフェース
15.1 マルチファンクションシリアルインタフェースの特長
MB91470/480 シリーズ
マルチファンクションシリアルインタフェースの特長
15.1
マルチファンクションシリアルインタフェースには以下の特長があります。
■ インタフェースモード
マルチファンクションシリアルインタフェースは動作モードの設定により , 以下のイ
ンタフェースモードを選択可能です。
• UART0 ( 非同期ノーマルシリアルインタフェース )
• UART1 ( 非同期マルチプロセッサシリアルインタフェース )
• CSIO ( クロック同期式シリアルインタフェース ) (SPI に対応可能 )
• I2C (I2C バスインタフェース )
■ インタフェースモードの切換え
各シリアルインタフェースで通信を行う場合には , 表 15.1-1 のレジスタで動作モード
を設定してから通信を開始します。
図 15.1-1 SMR レジスタのビット構成
SMR
アドレス
ch.0 000063H
ch.2 000083H
ch.4 000563H
ch.1 000073H
ch.3 000093H
ch.5 000573H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
MD2
MD1
MD0
−
SBL
BDS SCKE SOE
リード / ライト (R/W) (R/W) (R/W) ( − ) (R/W) (R/W) (R/W) (R/W)
初期値
(0)
(0)
(0)
(−)
(0)
(0)
(0)
(0)
表 15.1-1 インタフェースモードの切換え
MD2
MD1
MD0
インタフェースモード
0
0
0
UART0 ( 非同期ノーマルシリアルインタフェース )
0
0
1
UART1 ( 非同期マルチプロセッサシリアルインタフェース )
0
1
0
CSIO ( クロック同期式シリアルインタフェース ) (SPI に対応可能 )
1
0
0
I2C (I2C バスインタフェース )
( 注意事項 ) 上記以外は設定禁止です。
＜注意事項＞
• 1 つのシリアルインタフェースで送信あるいは受信動作中にモードの切換えを行った
場合の送受信に関する動作の保証はできません。
• 動作モードを変更すると , ほかのレジスタは初期化されますので動作モードは最初に設
定してください。ただし , 16 ビット書込みで SCR と SMR を同時に書き込んだとき ,
SCR には書き込んだ内容が反映されます。
548
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第 15 章 マルチファンクション シリアルインタフェース
15.1 マルチファンクションシリアルインタフェースの特長
■ 送受信 FIFO
16 バイトの送信用 FIFO と 16 バイトの受信用 FIFO を搭載しています。以降の説明に
おける FIFO 段数は 16 バイトに読み換えてください。
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549
第 15 章 マルチファンクション シリアルインタフェース
15.2 UART ( 非同期シリアルインタフェース )
15.2
MB91470/480 シリーズ
UART ( 非同期シリアルインタフェース )
マルチファンクションシリアルインタフェースの機能のうち , 動作モード 0, 1 でサ
ポートしている UART 機能について説明します。
● UART ( 非同期シリアルインタフェース )
● UART ( 非同期シリアルインタフェース ) の概要
● UART ( 非同期シリアルインタフェース ) のレジスタ
• シリアル制御レジスタ (SCR)
• シリアルモードレジスタ (SMR)
• シリアルステータスレジスタ (SSR)
• 拡張通信制御レジスタ (ESCR)
• 受信データレジスタ / 送信データレジスタ (RDR0/RDR1/TDR0/TDR1)
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
• FIFO 制御レジスタ 1(FCR1)
• FIFO 制御レジスタ 0(FCR0)
• FIFO バイトレジスタ (FBYTE1/FBYTE2)
● UART の割込み
• 受信割込み発生とフラグセットのタイミング
• 受信 FIFO 使用時の割込み発生とフラグセットの タイミング
• 送信割込み発生とフラグセットのタイミング
• 送信 FIFO 使用時の割込み発生とフラグセットの タイミング
● UART の動作
● 専用ボーレートジェネレータ
• ボーレート設定
● 動作モード 0 ( 非同期ノーマルモード ) 設定手順と プログラムフロー
● 動作モード 1 ( 非同期マルチプロセッサモード ) 設定手順とプログラムフロー
550
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15.3
第 15 章 マルチファンクション シリアルインタフェース
15.3 UART ( 非同期シリアルインタフェース ) の概要
UART ( 非同期シリアルインタフェース ) の概要
UART( 非同期シリアルインタフェース ) は , 外部装置と非同期通信 ( 調歩同期 ) をす
るための汎用のシリアルデータ通信インタフェースです。双方向通信機能 ( ノーマ
ルモード ) , マスタ / スレーブ型通信機能 ( マルチプロセッサモード : マスタ / スレー
ブ両方サポート ) をサポートしています。また , 送信 / 受信用の FIFO を搭載してい
ます。
■ UART ( 非同期シリアルインタフェース ) の機能
機能
• 全二重ダブルバッファ (FIFO 未使用時 )
• 送信 / 受信 FIFO ( サイズ最大各 16 バイト ) (FIFO 使用時 )
1
データ
2
シリアル入力
3
転送形式
4
ボーレート
• 専用ボーレートジェネレータ (15 ビットリロードカウンタ構成 )
• 外部クロック入力をリロードカウンタで調節可能。
5
データ長
5 ビット ∼ 9 ビット ( ノーマルモード時 ), 7 ビット , 8 ビット ( マル
チプロセッサモード時 )
6
信号方式
NRZ (Non Return to Zero) , 反転 NRZ
7
スタートビット検出
8
受信エラー検出
9
割込み要求
10
マスタ / スレーブ型通信
機能 ( マルチプロセッサ
モード )
11
FIFO オプション
3 回オーバサンプリングを行い , サンプリング値の多数決により受
信値を決定します。
非同期
• スタートビット立下りエッジに同期 (NRZ 方式の場合 )
• スタートビット立上りエッジに同期 ( 反転 NRZ 方式の場合 )
• フレーミングエラー
• オーバランエラー
• パリティエラー *
• 受信割込み
( 受信完了 , フレーミングエラー , オーバランエラー , パリティ
エラー *)
• 送信割込み ( 送信データエンプティ , 送信バスアイドル )
• 送信 FIFO 割込み ( 送信 FIFO がエンプティのとき )
• 送受信とも拡張インテリジェント I/O サービス (EI2OS), および
DMA 機能あり
1 ( マスタ ) 対 n ( スレーブ ) 間の通信が可能
( マスタとスレーブシステムの両方をサポート )
• 送受信 FIFO 搭載 ( 最大容量：送信 FIFO 16 バイト , 受信 FIFO
16 バイト )
• 送信 FIFO と受信 FIFO を選択可能
• 送信データ再送可能
• 受信 FIFO 割込みタイミングをソフトで変更可能
• 独立して FIFO リセットサポート
* : パリティエラーはノーマルモード時のみ。
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551
第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
15.4
MB91470/480 シリーズ
UART ( 非同期シリアルインタフェース ) のレジスタ
UART ( 非同期シリアルインタフェース ) のレジスタ一覧を示します。
■ UART ( 非同期シリアルインタフェース ) のレジスタ一覧
図 15.4-1 UART( 非同期シリアルインタフェース ) のレジスタ一覧
アドレス
bit15
bit8 bit7
bit0
000062H
000072H
000082H
000092H
000562H
000572H
000063H
000073H
000083H
000093H
000563H
000573H
000060H
000070H
000080H
000090H
000560H
000570H
000061H
000071H
000081H
SSR
000091H ( シリアルステータスレジスタ ) ESCR ( 拡張通信制御レジスタ )
000561H
000571H
SCR ( シリアル制御レジスタ ) SMR ( シリアルモードレジスタ )
000066H
000076H
000086H
UART
000096H
000566H
000576H
000067H
000077H
000087H
000097H
000567H
000577H
000064H
000074H
000084H
000094H
000564H
000574H
000065H
000075H
000085H
000095H
000565H
000575H
BGR1
( ボーレートジェネレータ
レジスタ 1)
BGR0
( ボーレートジェネレータ
レジスタ 0)
000068H
000078H
000088H
000098H
000568H
000578H
000069H
000079H
000089H
000099H
000569H
000579H
−
−
RDR/TDR
( 送受信データレジスタ )
( 続く )
552
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
MB91470/480 シリーズ
( 続き )
bit15
アドレス
FIFO
bit8 bit7
bit0
00006EH
00007EH
00008EH
00009EH
00056EH
00057EH
00006FH
00007FH
00008FH
00009FH
00056FH
00057FH
FCR1 (FIFO 制御レジスタ 1)
FCR0 (FIFO 制御レジスタ 0)
00006CH
00007CH
00008CH
00009CH
00056CH
00057CH
00006DH
00007DH
00008DH
00009DH
00056DH
00057DH
FBYTE2
(FIFO2 バイトレジスタ )
FBYTE1
(FIFO1 バイトレジスタ )
表 15.4-1 UART ( 非同期シリアルインタフェース ) ビット配置
bit15 bit14 bit13 bit12 bit11 bit10
SCR/SMR UPCL
SSR/
ESCR
REC
BGR1/
BGR0
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
RXE
TXE
MD2
MD1
MD0
−
SBL
BDS
SCKE
SOE
TBI
−
−
INV
PEN
P
L2
L1
L0
D8
(AD)
D7
D6
D5
D4
D3
D2
D1
D0
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
−
RIE
TIE
−
PE
FRE
ORE RDRF TDRE
TDR1/
TDR0
(RDR1/
RDR0)
TBIE
bit9
−
EXT
B14
B13
B12
−
B11
B10
B9
−
FCR1/
FCR0
−
−
−
FLSTE
−
ー
FDRQ FTIE
FBYTE2/
FD15 FD14 FD13 FD12 FD11 FD10
FBYTE1
FD9
FSEL
−
FLST
FLD
FSET FCL2 FCL1
FE2
FE1
FD8
FD7
FD6
FD5
FD4
FD1
FD0
FD3
FD2
■ 動作モード
UART( 非同期シリアルインタフェース ) は , 2 つの異なるモードで動作します。シリア
ルモードレジスタ (SMR) の MD2, MD1, MD0 によって決定されます。
表 15.4-2 UART( 非同期シリアルインタフェース ) の動作モード
動作モード
MD2
MD1
MD0
種類
0
0
0
0
UART0 ( 非同期ノーマルモード )
1
0
0
1
UART1 ( 非同期マルチプロセッサモード )
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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シリアル制御レジスタ (SCR)
15.4.1
シリアル制御レジスタ (SCR) は , 送受信の許可 / 禁止 , 送受信割込みの許可 / 禁止 ,
送信バスアイドル割込みの許可 / 禁止 , UART リセットをすることができます。
■ シリアル制御レジスタ (SCR)
図 15.4-2 にシリアル制御レジスタ (SCR) のビット構成を , 表 15.4-3 に各ビットの機能
を示します。
図 15.4-2 シリアル制御レジスタ (SCR) のビット構成
SCR
bit15
アドレス: UPCL
ch.0 000062H
R/W
ch.1 000072H
ch.2 000082H
ch.3 000092H
ch.4 000562H
ch.5 000572H
bit14
bit13
bit12
bit11
bit10
bit9
bit8
－
－
RIE
TIE
TBIE
RXE
TXE
－
－
R/W
R/W
R/W
R/W
R/W
・・・・・・・・・・・・・・・・・・・・・ bit0
bit7
（SMR）
TXE
0
1
送信許可ビット
送信禁止
送信許可
RXE
0
1
受信許可ビット
受信禁止
受信許可
TBIE
0
1
初期値
0--00000B
送信バスアイドル割込み許可ビット
送信バスアイドル割込み禁止
送信バスアイドル割込み許可
TIE
0
1
送信割込み許可ビット
送信割込み禁止
送信割込み許可
RIE
0
1
受信割込み許可ビット
受信割込み禁止
受信割込み許可
未定義ビット
リード時,値は不定です。ライト時,影響しません。
UPCL
R/W
:リード/ライト可能
0
1
プログラマブルクリアビット
書込み時
読出し時
影響なし
常に"0"をリード
プログラマブルクリア
:初期値
554
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
表 15.4-3 シリアル制御レジスタ (SCR) の各ビットの機能説明 (1 / 2)
ビット名
機能
UART の内部状態を初期化するビットです。
"1" を設定した場合：
• UART を直接リセット ( ソフトウェアリセット ) します。ただし ,
レジスタの設定は維持されます。その際 , 送受信状態のものは直ち
に切断されます。
• ボーレートジェネレータは, BGR1/BGR0レジスタの設定値をリロー
bit15
UPCL：
プログラマブル
クリアビット
ドし , 再スタートします。
• すべての送受信割込み要因 (PE, FRE, ORE, RDRF, TDRE, TBI) は初
期化 (000011B) されます。
"0" を設定した場合：影響ありません。
リード時は , 常に "0" が読み出されます。
( 注意事項 ) 割込み禁止に設定した後に , プログラマブルクリアを
実行してください。
FIFO 使用時は , FIFO 禁止 (FE2, FE1=0) にしてからプ
ログラマブルクリアを実行してください。
bit14,
bit13
未定義ビット
bit12
RIE：
受信割込み
許可ビット
リードした場合 ： 値は未定です。
ライトした場合 ： 影響しません。
• CPU への受信割込み要求出力を許可 / 禁止するビットです。
• RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , または
エラーフラグビット (PE, ORE, FRE) のいずれかが "1" の場合に受信
割込み要求を出力します。
bit11
bit10
TIE：
送信割込み
許可ビット
TBIE：
送信バス
アイドル割込み
許可ビット
• CPU への送信割込み要求出力を許可 / 禁止するビットです。
• TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力し
ます。
• CPU への送信バスアイドル割込み要求出力を許可 / 禁止するビッ
トです。
• TBIE ビットと TBI ビットが "1" のとき , 送信バスアイドル割込み
要求を出力します。
UART の受信動作を許可 / 禁止します。
• "0" に設定した場合：受信動作が禁止されます。
• "1" に設定した場合：受信動作が許可されます。
bit9
RXE：
受信許可ビット
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( 注意事項 )
受信動作許可 (RXE=1) にしても , スタートビットの立
下りエッジ (NRZ フォーマット (INV=0) の場合 ) が入
力されないと受信動作を開始しません ( 反転 NRZ
フォーマット (INV=1) の場合は , 立上りエッジが入力
されるまで受信動作を開始しません )。
受信中に受信動作を禁止 (RXE=0) した場合には , 直ち
に受信動作を停止します。
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555
第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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表 15.4-3 シリアル制御レジスタ (SCR) の各ビットの機能説明 (2 / 2)
ビット名
機能
UART の送信動作を許可 / 禁止します。
• "0" に設定した場合：送信動作が禁止されます。
bit8
TXE：
送信許可ビット
• "1" に設定した場合：送信動作が許可されます。
( 注意事項 )
556
送信中に送信動作を禁止 (TXE=0) した場合には , 直ち
に送信動作を停止します。
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
シリアルモードレジスタ (SMR)
15.4.2
シリアルモードレジスタ (SMR) は , 動作モードの設定 , 転送方向 , データ長 , ストッ
プビット長の選択 , およびシリアルデータとシリアルクロックの端子への出力許可 /
禁止の設定を行います。
■ シリアルモードレジスタ (SMR)
図 15.4-3 にシリアルモードレジスタ (SMR) のビット構成を , 表 15.4-4 に各ビットの機
能を示します。
図 15.4-3 シリアルモードレジスタ (SMR) のビット構成
bit15 ・・・・・・・・・・・・・・・・・・・ bit8
SMR
アドレス:
ch.0 000063H
ch.1 000073H
ch.2 000083H
ch.3 000093H
ch.4 000563H
ch.5 000573H
bit7
bit6
bit5
MD2 MD1 MD0
（IBCR）
bit1
bit0
初期値
bit4
bit3
bit2
－
SBL
BDS SCKE SOE 000‐0000B
R/W R/W R/W R/W R/W R/W R/W R/W
SOE
0
1
シリアルデータ出力許可ビット
SOT出力禁止
SOT出力許可
SCKE
シリアルクロック出力許可ビット
SCK出力禁止
または
SCK入力許可
SCK出力許可
0
1
BDS
0
1
SBL
0
1
転送方向選択ビット
LSBファースト(最下位ビットから転送)
MSBファースト(最上位ビットから転送)
ストップビット長選択ビット
1ビット
2ビット
未定義ビット
リード時,値は不定です。ライト時,影響しません。
R/W
:リード/ライト可能
:初期値
MD2 MD1 MD0
動作モード設定ビット
0
0
0
動作モード0(非同期ノーマルモード)
0
0
1
動作モード1(非同期マルチプロセッサモード)
0
1
0
動作モード2(クロック同期モード)
1
0
0
動作モード4(I2Cモード)
(注意事項) 本章では動作モード0,動作モード1のレジスタおよび動作に
ついて説明します
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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表 15.4-4 シリアルモードレジスタ (SMR) の各ビットの機能説明
ビット名
機能
非同期シリアルインタフェースの動作モードを設定します。
"000B"： 動作モード 0( 非同期ノーマルモード ) に設定されます。
"001B"： 動作モード 1 ( 非同期マルチプロセッサモード ) に設定され
ます。
"010B"： 動作モード 2( クロック同期モード ) に設定されます。
MD2, MD1,
MD0：
動作モード
設定ビット
bit4
未定義ビット
リードした場合：値は不定です。
ライトした場合：影響しません。
SBL：
ストップ
ビット長選択
ビット
ストップビット ( 送信データのフレームエンドマーク ) のビット長を
設定します。
"0" に設定した場合：ストップビットは , 1 ビットに設定されます。
"1" に設定した場合：ストップビットは , 2 ビットに設定されます。
( 注意事項 ) 受信時は , 常にストップビットの 1 ビット目だけを検出
します。
本ビットは送信が禁止 (TXE=0) のときに設定してくだ
さい。
BDS：
転送方向選択
ビット
転送シリアルデータを最下位ビット側から先に転送するか (LSB ファー
スト , BDS=0) 最上位ビット側から先に転送するか (MSB ファースト ,
BDS=1) を選択するビットです。
( 注意事項 ) 本ビットは , 送受信が禁止 (TXE=RXE=0) のときに設定
してください。
bit1
SCKE:
シリアル
クロック出力
許可ビット
シリアルクロックの入出力ポートを制御するビットです。
"0" に設定した場合：
SCK"H" 出力 , または SCK 入力許可となります。SCK 入力として
使う場合は汎用入出力ポートを入力ポートに設定してください。
また , 外部クロック選択ビットによって外部クロックを選択
(BGR:EXT=1) してください。
"1" に設定した場合：SCK 出力許可となります。
bit0
SOE:
シリアル
データ出力
許可ビット
シリアルデータの出力を許可 / 禁止するビットです。
"0" に設定した場合：出力禁止です。
"1" に設定した場合：SOT 出力許可となります。
bit3
bit2
558
"100B"： 動作モード 4(I2C モード ) に設定されます。
bit7
∼
bit5
本章では動作モード 0( 非同期ノーマルモード ), 動作モード 1( 非同期
マルチプロセッサモード ) のレジスタまたは動作について説明しま
す。
( 注意事項 ) 上記の設定以外は禁止です。
動作モードを切り換える場合は , プログラマブルクリア
実行 (SCR:UPCL=1) 後 , 動作モードを切り換えてくださ
い。動作モード設定後 , 各レジスタを設定してくださ
い。
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
＜注意事項＞
動作モードを変更すると , ほかのレジスタは初期化されますので動作モードは最初に設定
してください。ただし , 16 ビット書込みで SCR と SMR を同時に書き込んだとき , SCR
には書き込んだ内容が反映されます。
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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シリアルステータスレジスタ (SSR)
15.4.3
シリアルステータスレジスタ (SSR) は , 送受信の状態の確認 , 受信エラーフラグの
確認 , また , 受信エラーフラグをクリアします。
■ シリアルステータスレジスタ (SSR)
図 15.4-4 にシリアルステータスレジスタ (SSR) のビット構成を , 表 15.4-5 に各ビット
の機能を示します。
図 15.4-4 シリアルステータスレジスタ (SSR) のビット構成
SSR
アドレス:
ch.0 000060H
ch.1 000070H
ch.2 000080H
ch.3 000090H
ch.4 000560H
ch.5 000570H
bit15
bit14
bit13
REC
－
PE
bit12
FRE
R/W
－
R
R
bit11
bit10
bit9
bit8
・・・・・・・・・・・・・・・・・・・・・ bit0
bit7
（ESCR）
ORE RDRF TDRE TBI
R
R
R
初期値
0-000011B
R
TBI
0
1
送信バスアイドルフラグビット
送信中
送信動作なし
TDRE
0
1
送信データエンプティフラグビット
送信データレジスタTDR0/TDR1にデータが存在する
送信データレジスタTDR0/TDR1がエンプティ
RDRF
受信データフルフラグビット
受信データレジスタRDR0/RDR1がエンプティ
0
1
受信データレジスタRDR0/RDR1にデータが存在する
ORE
0
1
オーバランエラーフラグビット
オーバランエラーなし
オーバランエラーあり
FRE
0
1
フレーミングエラーフラグビット
フレーミングエラーなし
フレーミングエラーあり
PE
0
1
パリティエラーフラグビット
パリティエラーなし
パリティエラーなし
未定義ビット
リード時,値は不定です。ライト時,影響しません。
REC
0
R/W
:リード/ライト可能
R
:リードオンリ
1
受信エラーフラグクリアビット
書込み時
読出し時
影響なし
常に"0"をリード
受信エラーフラグ
(PE,FRE,ORE)のクリア
:初期値
560
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
表 15.4-5 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (1 / 2)
ビット名
bit15
REC：
受信エラー
フラグクリア
ビット
機能
シリアルステータスレジスタ (SSR) の PE, FRE, ORE フラグをクリ
アするビットです。
• "1" 書込みで , エラーフラグがクリアされます。
• "0" 書込みは , 影響しません。
リードした場合 , 常に "0" が読み出されます。
bit14
未定義ビット
リードした場合 ： 値は不定です。
ライトした場合 ： 影響しません。
• SMR：PEN=1 で受信時にパリティエラーが発生すると "1" にセッ
トされ , シリアルステータスレジスタ (SSR) の REC ビットに "1"
を書き込むとクリアされます。
bit13
PE：
パリティエラー
フラグビット
( 動作モード 0
のみ機能 )
• PE ビットと SCR：RIE ビットが "1" の場合 , 受信割込み要求を出
力します。
• 本フラグがセットされた場合は ,
受信データレジスタ (RDR0/
RDR1) のデータは無効です。
• 受信 FIFO 使用時に本フラグがセットされた場合は , 受信 FIFO の
許可ビットがクリアされ , 受信データは受信 FIFO には格納され
ません。
• 受信時にフレーミングエラーが発生すると "1" にセットされ , シ
リアルステータスレジスタ (SSR) の REC ビットに "1" を書き込
むとクリアされます。
bit12
FRE：
フレーミング
エラーフラグ
ビット
• FRE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力し
ます。
• 本フラグがセットされた場合は ,
受信データレジスタ (RDR0/
RDR1) のデータは無効です。
• 受信 FIFO 使用時に本フラグがセットされた場合は , 受信 FIFO の
許可ビットがクリアされ , 受信データは受信 FIFO には格納され
ません。
• 受信時にオーバランが発生すると "1" にセットされ , シリアルス
テータスレジスタ (SSR) の REC ビットに "1" を書き込むとクリ
アされます。
bit11
ORE：
オーバラン
エラーフラグ
ビット
• ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力し
ます。
• 本フラグがセットされた場合は ,
受信データレジスタ (RDR0/
RDR1) のデータは無効です。
• 受信 FIFO 使用時に本フラグがセットされた場合は , 受信 FIFO の
許可ビットがクリアされ , 受信データは受信 FIFO には格納され
ません。
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561
第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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表 15.4-5 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (2 / 2)
ビット名
機能
• 受信データレジスタ (RDR0/RDR1) の状態を示すフラグです。
• RDR0/RDR1 に受信データがロードされると "1" にセットされ ,
受信データレジスタ (RDR0/RDR1) を読み出すと "0" にクリアさ
れます。
• RDRF ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力
します。
bit10
RDRF：
受信データ
フルフラグ
ビット
• 受信 FIFO 使用時は , 受信 FIFO に所定のデータ数を受信したら
RDRF が "1" にセットされます。
• 受信 FIFO 使用時に , 受信 FIFO アイドル検出許可ビット (FCR1:FRIIE)
が "1" で , 受信 FIFO に所定のデータ数を受信せずに受信 FIFO に
データが残っていて受信アイドル状態がボーレートクロックで8
クロック以上続いた場合 , RDRF が "1" にセットされます。8 ク
ロックカウント中 , RDR0/RDR1 を読み出すとそのカウンタは "0"
にリセットされ , 再度 8 クロックをカウントします。
• 受信 FIFO 使用時は , 受信 FIFO がエンプティになると "0" にクリ
アされます。
• 送信データレジスタ (TDR0/TDR1) の状態を示すフラグです。
• TDR0/TDR1 に送信データを書き込むと "0" となり , TDR0/TDR1
に有効なデータが存在していることを示します。データが送信シ
フトレジスタにロードされて送信が開始されると "1" になり ,
bit9
TDRE：
送信データ
エンプティ
フラグビット
TDR0/TDR1 に有効なデータが存在していないことを示します。
• TDRE ビットと TIE ビットが "1" の場合 , 送信割込み要求を出力
します。
• シリアル制御レジスタ (SCR) の UPCL ビットに "1" をセットする
と , TDRE ビットは "1" になります。
• 送信 FIFO 使用時の TDRE ビットのセット / リセットタイミング
は , 「15.5.4 送信 FIFO 使用時の割込み発生とフラグセットの タ
イミング」を参照してください。
• UART が送信動作をしていないことを示すビットです。
• 送信データレジスタ (TDR0/TDR1) へ送信データを書き込んだ場
合に本ビットは "0" になります。
bit8
TBI：
送信バス
アイドルフラグ
ビット
• 送信データレジスタがエンプティ (TDRE=1) で , 送信動作をして
いない場合に本ビットは "1" になります。
• シリアル制御レジスタ (SCR) の UPCL ビットに "1" をセットする
と TBI ビットは "1" になります。
• 本ビットが "1" で , 送信バスアイドル割込みが許可 (SCR:TBIE=1)
されていると送信割込み要求を出力します。
562
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15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
拡張通信制御レジスタ (ESCR)
15.4.4
拡張通信制御レジスタ (ESCR) は , 送受信データ長の設定 , パリティビットの許可 / 禁
止 , パリティビットの選択 , シリアルデータフォーマットの反転の設定ができます。
■ 拡張通信制御レジスタ (ESCR) のビット構成
図 15.4-5 に拡張通信制御レジスタ (ESCR) のビット構成を , 表 15.4-6 に各ビットの機
能を示します。
図 15.4-5 拡張通信制御レジスタ (ESCR) のビット構成
ESCR
bit15
・・・・・・・・・・・・・・・・・・・・・ bit8
アドレス:
ch.0 000061H
ch.1 000071H
ch.2 000081H
ch.3 000091H
ch.4 000561H
ch.5 000571H
(SSR)
bit7
bit6
bit5
bit4
－
－
INV
－
－
R/W
L2
0
0
0
0
1
:リード/ライト可能
:初期値
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bit2
bit1
bit0
PEN
P
L2
L1
L0
R/W
R/W
R/W
R/W
R/W
初期値
--000000B
データ長選択ビット
8ビット長
5ビット長
6ビット長
7ビット長
9ビット長
L0
0
1
0
1
0
P
0
1
パリティ選択ビット
偶数パリティ
奇数パリティ
PEN
0
1
パリティ許可ビット
パリティ禁止
パリティ許可
INV
0
1
R/W
L1
0
0
1
1
0
bit3
反転シリアルデータフォーマットビット
NRZフォーマット
反転NRZフォーマット
未定義ビット
リード時,値は不定です。ライト時,影響しません。
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表 15.4-6 拡張通信制御レジスタ (ESCR) の各ビットの機能説明
ビット名
機能
bit7,
bit6
未定義ビット
リードした場合：値は不定です。
ライトした場合：影響しません。
bit5
INV：
反転シリアルデータ
フォーマットビット
シリアルデータフォーマットを NRZ フォーマットまたは反転
NRZ フォーマットを選択します。
bit4
bit3
PEN：
パリティ許可ビット
( 動作モード 0 のみ
機能 )
P：
パリティ選択ビット
( 動作モード 0 のみ
機能 )
パリティビットの付加 ( 送信時 ) と検出 ( 受信時 ) を行うかどう
かを設定します。
• "0" に設定した場合：パリティビットは付加されません。
• "1" に設定した場合：パリティビットは付加されます。
( 注意事項 )
動作モード 1 のときは , 本ビットは内部で "0" に固
定されます。
パリティあり (ESCR：PEN=1) に設定した場合に , 奇数パリティ
"1" か偶数パリティ "0" のいずれかに設定します。
• "0" に設定した場合：偶数パリティに設定されます。
• "1" に設定した場合：奇数パリティに設定されます。
送受信データのデータ長を指定します。
• "000B" に設定した場合：データ長は , 8 ビットに設定されます。
• "001B" に設定した場合：データ長は , 5 ビットに設定されます。
bit2
∼
bit0
L2, L1, L0:
データ長選択ビット
• "010B" に設定した場合：データ長は , 6 ビットに設定されます。
• "011B" に設定した場合：データ長は , 7 ビットに設定されます。
• "100B" に設定した場合：データ長は , 9 ビットに設定されます。
( 注意事項 )
564
上記以外の設定は禁止です。
動作モード 1 では , データ長を 7, 8 ビットに設定し
てください。その他の設定は禁止です。
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15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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15.4.5
受信データレジスタ / 送信データレジスタ
(RDR0/RDR1/TDR0/TDR1)
受信データと送信データレジスタは同一アドレスに配置されています。読み出した
場合は受信データレジスタとして機能し , 書き込んだ場合は送信データレジスタとし
て機能します。
FIFO 動作許可の場合 , RDR0/RDR1/TDR0/TDR1 アドレスは FIFO 読出し , 書込みアド
レスとなります。
■ 受信データレジスタ (RDR0/RDR1)
図 15.4-6 にシリアル受信レジスタ (RDR0/RDR1) のビット構成を示します。
図 15.4-6 受信データレジスタ (RDR0/RDR1) のビット構成
RDR1/RDR0
アドレス
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
000066H
000076H
000086H
000096H
000566H
000576H
D8
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
R
初期値
00000000B
R：リードオンリ
受信データレジスタ (RDR0/RDR1) は , シリアルデータ受信用の 9 ビットのデータバッ
ファレジスタです。
• シリアル入力端子 (SIN 端子 ) に送られてきたシリアルデータ信号がシフトレジスタ
で変換されて , 受信データレジスタ (RDR0/RDR1) に格納されます。
• データ長に応じ , 以下のように上位ビットに "0" が入ります。
データ長
D8
D7
D6
D5
D4
D3
D2
D1
D0
9 ビット
X
X
X
X
X
X
X
X
X
8 ビット
0
X
X
X
X
X
X
X
X
7 ビット
0
0
X
X
X
X
X
X
X
6 ビット
0
0
0
X
X
X
X
X
X
5 ビット
0
0
0
0
X
X
X
X
X
• 受信データが受信データレジスタ (RDR0/RDR1) に格納されると , 受信データフル
フラグビット (SSR：RDRF) が "1" にセットされます。受信割込みが許可されている
場合 (SSR：RIE=1) , 受信割込み要求が発生します。
• 受信データレジスタ (RDR0/RDR1) は , 受信データフルフラグビット (SSR：RDRF) が
"1" の状態で読み出してください。受信データフルフラグビット (SSR：RDRF) は , 受
信データレジスタ (RDR0/RDR1) を読み出すと自動的に "0" にクリアされます。
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15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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• 受信エラーが発生 (SSR：PE, ORE, FRE のいずれかが "1") した場合 , 受信データレ
ジスタ (RDR0/RDR1) のデータは無効となります。
• 動作モード 1 ( マルチプロセッサモード ) では , 7 ビット , 8 ビット長の動作となり ,
受信した AD ビットは , D8 ビットに格納されます。
• 9 ビット長転送 , および動作モード 1 の場合 , RDR0/RDR1 の読出しは 16 ビットアク
セスで行います。
＜注意事項＞
• 受信 FIFO 使用時は , 受信 FIFO に所定のデータ数を受信したら RDRF が "1" にセット
されます。
• 受信 FIFO 使用時は , 受信 FIFO がエンプティになると RDRF が "0" にクリアされます。
• 受信 FIFO 使用時に , 受信エラーが発生 (SSR：PE, ORE, FRE のいずれかが "1") した
場合 , 受信 FIFO の許可ビットはクリアされ , 受信データは受信 FIFO には格納されま
せん。
566
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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■ 送信データレジスタ (TDR0/TDR1)
図 15.4-7 に送信データレジスタのビット構成を示します。
図 15.4-7 送信データレジスタ (TDR0/TDR1) のビット構成
TDR1/TDR0
アドレス
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
000066H
000076H
000086H
000096H
000566H
000576H
D8
D7
D6
D5
D4
D3
D2
D1
D0
W
W
W
W
W
W
W
W
W
初期値
11111111B
W：ライトオンリ
送信データレジスタ (TDR0/TDR1) は , シリアルデータ送信用の 9 ビットデータバッ
ファレジスタです。
• 送信動作が許可されている場合に (SCR：TXE=1) , 送信するデータを送信データレ
ジスタ (TDR0/TDR1) に書き込むと送信データが送信用シフトレジスタに転送され ,
シリアルデータに変換されてシリアルデータ出力端子 (SOT 端子 ) から送出されま
す。
• データ長に応じ , 以下のように上位ビットから順に無効データとなります。
データ長
D8
D7
D6
D5
D4
D3
D2
D1
D0
9 ビット
X X
X
X
X
X
X
X
X
8 ビット
無効
X
X
X
X
X
X
X
X
7 ビット
無効
無効
X
X
X
X
X
X
X
6 ビット
無効
無効
無効
X
X
X
X
X
X
5 ビット
無効
無効
無効
無効
X
X
X
X
X
• 送信データエンプティフラグ (SSR：TDRE) は , 送信データが送信データレジスタ
(TDR0/TDR1) に書き込まれると "0" クリアされます。
• 送信データエンプティフラグ (SSR：TDRE) は , 送信データが送信用シフトレジスタ
へ転送されて送信が開始されると , 送信 FIFO が禁止または送信 FIFO がエンプティ
の場合 , "1" にセットされます。
• 送信データエンプティフラグ (SSR：TDRE) が "1" のとき , 送信データを書き込むこ
とができます。送信割込みが許可されている場合には送信割込みが発生します。送
信データの書込みは , 送信割込みの発生によるか , 送信データエンプティフラグ
(SSR：TDRE) が "1" の状態で行ってください。
• 送信データエンプティフラグ (SSR：TDRE) が "0" で送信 FIFO が禁止または送信
FIFO がフルのときは , 送信データを書き込むことはできません。
• 動作モード 1 ( マルチプロセッサモード ) では , 7 ビット , 8 ビット長の動作となり ,
AD ビットの送信は , D8 ビットへの書込みにより行います。
• 9 ビット長転送 , および動作モード 1 の場合 , TDR0/TDR1 への書込みは 16 ビットア
クセスで行います。
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15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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＜注意事項＞
• 送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し専用の
レジスタです。送受信レジスタは同一アドレスに配置されているため , 書込み値と読出
し値が異なります。したがって , INC/DEC 命令などリードモディファイライト (RMW)
系命令は使用できません。
• 送信 FIFO 使用時の送信データエンプティフラグ (SSR：TDRE) のセットタイミングは ,
「15.5.4 送信 FIFO 使用時の割込み発生とフラグセットの タイミング」を参照してくだ
さい。
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15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
MB91470/480 シリーズ
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
15.4.6
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルクロックの分周
比を設定します。また , リロードカウンタのクロックソースとして外部クロックを
選択できます。
■ ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
図 15.4-8 にボーレートジェネレータレジスタ1, 0 (BGR1, BGR0)のビット構成を示しま
す。
図 15.4-8 ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
アドレス:
bit15
BGR0
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
000065H
000075H
000085H
000095H
000565H
000575H
bit14
bit13
bit12
R/W
bit11
bit10
bit9
bit8
bit7
bit6
bit5
bit4
（BGR1）
EXT
R/W
R/W
R/W
R/W
bit3
bit2
bit1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
bit0
（BGR0）
00000000B
R/W
R/W
R/W
00000000B
BGR1
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
000064H
000074H
000084H
000094H
000564H
000574H
R/W :リード/ライト可能
ボーレートジェネレータレジスタ0
BGR0
ライト
リード
リロードカウンタbit0～bit7に書き込む
BGR0の設定値の読み出す
BGR1
ライト
リード
ボーレートジェネレータレジスタ1
リロードカウンタbit8～bit14に書き込む
BGR1の設定値の読み出す
EXT
0
1
外部クロック選択ビット
内部クロック使用
外部クロック使用
• ボーレートジェネレータレジスタはシリアルクロックの分周比を設定します。
• BGR1 は上位ビット , BGR0 は下位ビットに対応し , カウントするリロード値の書込
み , BGR1/BGR0 の設定値の読出しが可能です。
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むとリ
ロードカウンタはカウントを開始します。
• bit15 の EXT ビットでリロードカウンタのクロックソースを内部クロックに使用す
るか , 外部クロックを使用するかを選択します。
EXT=0 に設定した場合 , 内部クロッ
クを選択します。EXT=1 に設定した場合 , 外部クロックを選択します。
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15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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＜注意事項＞
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) への書込みは , 16 ビットアクセ
スで行ってください。
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) の設定値を変更した場合 , カウ
ンタ値が "0000H" になってから , 新しい設定値がリロードされます。したがって , 新し
い設定値を即有効にしたい場合は , BGR1/BGR0 の設定値を変更した後 , プログラマブ
ルクリア (UPCL) を実行してください。
• リロード値が偶数の場合 , 受信シリアルクロックの "H" 幅と "L" 幅は "L" 幅の方が周辺
クロック (CLKP) 1 サイクル分長くなります。奇数の場合 , シリアルクロックの "H" 幅
と "L" 幅は同じになります。
• BGR1/BGR0 へは , 4 以上の値を設定してください。ただし , ボーレートの誤差とリロー
ド値の設定によって正常にデータを受信できないことがあります。
• ボーレートジェネレータ動作中に外部クロックの設定 (EXT=1) に変更する場合 , ボー
レートジェネレータ 1, 0 (BGR1, BGR0) に "0" を書き込み , プログラムクリア (UPCL)
実行後 , 外部クロック (EXT=1) に設定してください。
570
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15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
FIFO 制御レジスタ 1(FCR1)
15.4.7
FIFO 制御レジスタ (FCR1) は , FIFO のテスト設定 , 送受信 FIFO の選択 , 送信 FIFO
割込み許可の設定および割込みフラグの制御を行います。
■ FIFO 制御レジスタ 1(FCR1) のビット構成
図 15.4-9 に FIFO 制御レジスタ 1 (FCR1) のビット構成を , 表 15.4-7 に各ビットの機能
を示します。
図 15.4-9 FIFO 制御レジスタ 1(FCR1) のビット構成
FCR1
bit15
bit14
bit13
－
－
－
－
－
－
アドレス:
ch.0 00006EH
ch.1 00007EH
ch.2 00008EH
ch.3 00009EH
ch.4 00056EH
ch.5 00057EH
bit12
bit11
bit10
bit9
FLSTE FRIIE FDRQ FTIE
R/W
R/W
R/W
R/W
bit8
・・・・・・・・・・・・・・・・・
bit7
bit0
（FCR0）
FSEL
初期値
---00100
B
R/W
FSEL
0
1
FIFO選択ビット
送信FIFO：FIFO1, 受信FIFO：FIFO2
送信FIFO：FIFO2, 受信FIFO：FIFO1
FTIE
0
1
送信FIFO割込み許可ビット
送信FIFO割込み禁止
送信FIFO割込み許可
FDRQ
送信FIFOデータ要求ビット
送信FIFOデータ要求なし
送信FIFOデータ要求あり
0
1
FRIIE
0
1
受信FIFOアイドル検出許可ビット
受信FIFOアイドル検出禁止
受信FIFOアイドル検出許可
FLSTE
0
1
再送データロスト検出許可ビット
データロスト検出禁止
データロスト検出許可
未定義ビット
リード時,値は不定です。ライト時,影響しません。
未定義ビット
常に"0"を設定してください。
R/W
:リード/ライト可能
:初期値
CM71-10134-8
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571
第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
MB91470/480 シリーズ
表 15.4-7 FIFO 制御レジスタ 1(FCR1) の各ビットの機能説明 (1 / 2)
ビット名
機能
bit15,
bit14
未定義ビット
本ビットには必ず "0" を設定してください。
bit13
未定義ビット
リードした場合：値は不定です。
ライトした場合：影響しません。
bit12
FLSTE:
再送データ
ロスト検出許可
ビット
FLST ビット検出を許可するビットです。
"0" に設定した場合：FLST ビット検出禁止
"1" に設定した場合：FLST ビット検出許可
( 注意事項 ) 本ビットに "1" を設定する場合 , FSET ビットに "1" を
設定してから本ビットに "1" を設定してください。
bit11
FRIIE:
受信 FIFO
アイドル
検出許可ビット
受信 FIFO に有効なデータが存在した状態で 8 ビット時間以上の受
信アイドル状態を検出するかどうかを設定するビットです。受信割
込みが許可 (SCR:RIE=1) されているときに受信アイドル状態が検出
されると受信割込みが発生します。
"0" に設定した場合：受信アイドル状態検出禁止
"1" に設定した場合：受信アイドル状態検出許可
bit10
bit9
572
FDRQ：
送信 FIFO
データ要求
ビット
FTIE：
送信 FIFO
割込み許可
ビット
送信 FIFO のデータ要求ビットです。
本ビットが "1" のとき , 送信データを要求していることを示します。
このとき , 送信 FIFO 割込みが許可 (FTIE=1) されていると , FIFO 送
信割込み要求を出力します。
FDRQ セット条件
FBYTE1/FBYTE2( 送信用 )=0 ( 送信 FIFO がエンプティ )
FDRQ リセット条件
• 本ビットへの "0" 書込み
• 送信 FIFO がフルになった場合
( 注意事項 )
送信 FIFO 許可のときに "0" 書込みは有効です。
FBYTE1/FBYTE2( 送信用 )=0 のときに本ビットへの
"0" 書込みは禁止です。
本ビットに "1" を設定した場合 , 動作に影響を与えま
せん。
リードモディファイライト (RMW) 系命令時には , "1"
が読み出されます。
送信 FIFO の割込み許可ビットです。本ビットに "1" を設定すると
FDRQ ビットが "1" のときに割込みが発生します。
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
表 15.4-7 FIFO 制御レジスタ 1(FCR1) の各ビットの機能説明 (2 / 2)
ビット名
FSEL：
FIFO 選択
ビット
bit8
機能
送受信 FIFO を選択するビットです。
"0" に設定した場合：送信 FIFO：FIFO1, 受信 FIFO：FIFO2 に割り当
てられます。
"1" に設定した場合：送信 FIFO：FIFO2, 受信 FIFO：FIFO1 に割り当
てられます。
( 注意事項 ) 本ビットは , FIFO リセット (FCL2, FCL1=1) ではクリ
アされません。
本ビットを変更する場合は , FIFO 動作禁止 (FCR:FE2,
FE1=0) および I2C インタフェース動作禁止 (ISMK:
EN=0) にしてから行ってください。
＜注意事項＞
送信割込みには送信 FIFO 割込み要求と送信バッファ割込み要求があります。
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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FIFO 制御レジスタ 0(FCR0)
15.4.8
FIFO 制御レジスタ 0(FCR0) は , FIFO 動作の許可 / 禁止 , FIFO リセット , リードポ
インタの保存 , 再送信設定を行います。
■ FIFO 制御レジスタ 0(FCR0) のビット構成
図 15.4-10 に FIFO 制御レジスタ 0 (FCR0) のビット構成を , 表 15.4-8 に各ビットの機能
を示します。
図 15.4-10 FIFO 制御レジスタ 0(FCR0) のビット構成
bit15
・・・・・・・・・・・・・・・・・
FCR0
（FCR1）
アドレス:
ch.0 00006FH
ch.1 00007FH
ch.2 00008FH
ch.3 00009FH
ch.4 00056FH
ch.5 00057FH
bit8
bit7
bit6
－
(－)
R
bit1
R/W
R/W
R/W
R/W
R/W
FIFO2動作許可ビット
FIFO2動作禁止
FIFO2動作許可
0
1
FSET
0
1
:リードオンリ
bit2
FE2
0
1
FCL2
R
bit3
FIFO1動作許可ビット
FIFO1動作禁止
FIFO1動作許可
0
1
:リード/ライト可能
bit4
FE1
0
1
FCL1
R/W
bit5
FLST FLD FSET FCL2 FCL1 FE2
bit0
初期値
FE1 -0000000B
R/W
FIFO1リセットビット
書込み時
読出し時
影響なし
常に”0”をリード
FIFO1リセット
FIFO2リセットビット
書込み時
読出し時
影響なし
常に”0”をリード
FIFO2リセット
FIFOポインタ保存ビット
書込み時
読出し時
保存しない
常に”0”をリード
保存実行
FLD
0
1
FIFOポインタリロードビット
リロードしない
リロード実行
FLST
0
1
FIFO 再送データロストフラグビット
データロストなし
データロストあり
未定義ビット
リード時, 常に"0"をリード。ライト時, 常に"0"をライト
:初期値
574
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表 15.4-8 FIFO 制御レジスタ 0(FCR0) の各ビットの機能説明 (1 / 2)
ビット名
bit7
bit6
未定義ビット
FLST：
FIFO 再送
データロスト
フラグビット
機能
リードした場合：常に "0" が読み出されます。
ライトした場合：常に "0" を書き込んでください。
送信 FIFO の再送データが失われたことを示すビットです。
FLST セット条件
FIFO 制御レジスタ 1(FCR1) の FLSTE ビットが "1" で送信 FIFO のラ
イトポインタと FSET ビットによって保存 したリードポインタが一
致しているときに FIFO へ書き込んだ ( 上書きした ) 場合
FLST リセット条件
• FIFO リセット (FCL への "1" 書込み )
• FSET ビットへの "1" 書込み
本ビットに "1" が設定されると FSET ビットで保存したリードポイン
タが示すデータを上書きしてしまい , エラーが発生しても FLD ビッ
トによって再送の設定ができません。本ビットに "1" が設定された状
態で再送を行う場合には FIFO リセットを実施し , 再度 FIFO にデー
タを書き込んでください。
bit5
bit4
bit3
FLD：
FIFO ポインタ
リロード
ビット
送信 FIFO に FSET ビットによって保存したデータをリードポインタ
にリロードするビットです。本ビットは通信エラーなどが発生し再送
するときに使用します。
再送設定が完了した場合 , 本ビットは "0" になります。
( 注意事項 ) 本ビットが "1" にセットされている間 , リードポインタ
へのリロード中なので FIFO リセット以外の書込みは行
わないでください。
FIFO 許可状態または送信中に本ビットに "1" を設定す
ることは禁止です。
TIE ビットと TBIE ビットは "0" にしてから本ビットに
"1" を書き込み , 送信 FIFO 許可後 , TIE ビットと TBIE
ビットを "1" にしてください。
FSET：
FIFO ポインタ
保存ビット
送信 FIFO のリードポインタを保存するビットです。
通信前にリードポインタを保存すると , 通信エラーなどが発生した場
合 , FLST ビットが "0" であれば再送可能となります。
"1" に設定した場合：現在のリードポインタの値を保存します。
"0" に設定した場合：影響しません。
( 注意事項 ) 送信バイト数 (FBYTE1/FBYTE2) が "0" を示していると
きに本ビットを "1" に設定してください。
FCL2：
FIFO2
リセット
ビット
FIFO2 をリセットするビットです。
本ビットを "1" に設定すると , FIFO2 の内部状態を初期化します。
FCR0:FLST ビットのみ初期化され , FCR1/FCR0 レジスタのほかの
ビットは保持されます。
( 注意事項 ) 送受信を禁止してから , FIFO2 リセットを実行してくだ
さい。
送信 FIFO 割込み許可ビットを "0" にしてから実行して
ください。
FBYTE2 レジスタの有効データ数は "0" になります。
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15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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表 15.4-8 FIFO 制御レジスタ 0(FCR0) の各ビットの機能説明 (2 / 2)
ビット名
bit2
FCL1：
FIFO1
リセット
ビット
機能
FIFO1 をリセットするビットです。
本ビットを "1" に設定すると , FIFO1 の内部状態を初期化します。
FCR1:FLST ビットのみ初期化され , FCR1/FCR0 レジスタのほかの
ビットは保持されます。
( 注意事項 ) 送受信を禁止してから , FIFO1 リセットを実行してくだ
さい。
送信 FIFO 割込み許可ビットを "0" にしてから実行して
ください。
FBYTE1 レジスタの有効データ数は "0" になります。
FIFO2 の動作を許可 / 禁止するビットです。
• FIFO2 を使用する場合 , 本ビットに "1" を設定してください。
• FIFO2 を送信 FIFO に設定し (FCR1:FSEL=1) , 本ビットに "1" を書き
込んだときに FIFO2 にデータが存在し , UART が送信許可 (TXE=1)
のとき , 直ちに送信を開始します。このとき , TIE ビットと TBIE
bit1
FE2：
FIFO2
動作許可
ビット
ビットを "0" にしてから本ビットに "1" を書き込み , TIE ビットと
TBIE ビットを "1" にしてください。
• FSEL ビットによって受信 FIFO として選択された場合 , 受信エラー
が発生すると本ビットは "0" にクリアされ , 受信エラーがクリアさ
れない限り , 本ビットに "1" を設定することはできません。
• 送信 FIFO で使用する場合には送信バッファがエンプティ (TDRE=
1)のとき, 受信FIFOで使用する場合には受信バッファがエンプティ
(RDRF=0) のときに本ビットに "1" または "0" を設定してください。
• FIFO2 を禁止にしても FIFO2 の状態は保持されます。
FIFO1 の動作を許可 / 禁止するビットです。
• FIFO1 を使用する場合 , 本ビットに "1" を設定してください。
• FIFO1 を送信 FIFO に設定し (FCR1:FSEL=0), 本ビットに "1" を書き
込んだときに FIFO1 にデータが存在し , UART が送信許可 (TXE=1)
のとき , 直ちに送信を開始します。このとき , TIE ビットと TBIE
bit0
FE1：
FIFO1
動作許可
ビット
ビットを "0" にしてから本ビットに "1" を書き込み , TIE ビットと
TBIE ビットを "1" にしてください。
• FSEL ビットによって受信 FIFO として選択された場合 , 受信エラー
が発生すると本ビットは "0" にクリアされ , 受信エラーがクリアさ
れない限り , 本ビットに "1" を設定することはできません。
• 送信 FIFO で使用する場合には送信バッファがエンプティ (TDRE=
1)のとき, 受信FIFOで使用する場合には受信バッファがエンプティ
(RDRF=0) のときに本ビットに "1" または "0" を設定してください。
• FIFO1 を禁止にしても FIFO1 の状態は保持されます。
576
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15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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FIFO バイトレジスタ (FBYTE1/FBYTE2)
15.4.9
FIFO バイトレジスタ (FBYTE1/FBYTE2) は , FIFO の有効なデータ数を示します。ま
た , 受信 FIFO で所定のデータ数を受信したときに受信割込みを発生させるかを設定
できます。
■ FIFO バイトレジスタ (FBYTE1/FBYTE2) のビット構成
図 15.4-11 に FIFO バイトレジスタ (FBYTE1/FBYTE2) のビット構成を示します。
図 15.4-11 FIFO バイトレジスタ (FBYTE1/FBYTE2) のビット構成
アドレス:
bit15
bit14
bit13
FBYTE1
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit12
bit11
bit10
bit9
bit8
bit6
bit5
（FBYTE2）
00006DH
00007DH
00008DH
00009DH
00056DH
00057DH
R/W
R/W
R/W
R/W
R/W
bit4
bit3
bit2
bit1
bit0
（FBYTE1）
R/W
R/W
R/W
FBYTE2
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit7
00006CH
00007CH
00008CH
00009CH
00056CH
00057CH
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
R/W
R/W
FBYTE1
ライト
リード
FIFO1 データ数表示ビット
転送数を設定
有効なデータ数を読み出す
FBYTE2
ライト
リード
FIFO2 データ数表示ビット
転送数を設定
有効なデータ数を読み出す
00000000B
R/W : リード/ライト可能
リード（有効なデータ数）
送信時：FIFOに書き込まれ, 送信されていないデータ数
受信時：FIFOに受信されたデータ数
ライト（転送数）
送信時：00Hに設定
受信時：受信割込み発生のデータ数を設定
FBYTE レジスタは , FIFO に書込みまたは受信した有効なデータ数を示し , FCR1:FSEL
ビットの設定によって以下のようになります。
表 15.4-9 データ数表示
FSEL
FIFO 選択
データ数表示
0
FIFO2：受信 FIFO, FIFO1：送信 FIFO
FIFO2：FBYTE2, FIFO1：FBYTE1
1
FIFO2：送信 FIFO, FIFO1：受信 FIFO
FIFO2：FBYTE2, FIFO1：FBYTE1
• FBYTE1/FBYTE2 レジスタの転送数の初期値は "08H" です。
• 受信 FIFO の FBYTE1/FBYTE2 に受信割込みフラグを発生させるデータ数を設定し
ます。その設定された転送数と FBYTE1/FBYTE2 レジスタのデータ数表示が一致す
ると割込みフラグ (SSR:RDRF) が "1" にセットされます。
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第 15 章 マルチファンクション シリアルインタフェース
15.4 UART ( 非同期シリアルインタフェース ) のレジスタ
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• 受信 FIFO アイドル検出許可ビット (FRIIE) が "1" で受信 FIFO に存在するデータ数
が転送数に達しない場合 , 受信アイドル状態がボーレートクロックで 8 クロック以
上続くと割込みフラグ (RDRF) が "1" にセットされます。8 クロックカウント中 ,
RDR を読み出すとそのカウンタは "0" にリセットされ , 再度 8 クロックをカウント
します。受信 FIFO が禁止されるとそのカウンタは "0" にリセットされます。受信
FIFO にデータが残っている状態で受信 FIFO を許可すると再度 , カウントを開始し
ます。
＜注意事項＞
• 送信 FIFO の FBYTE1/FBYTE2 レジスタには "00H" を設定してください。
• 受信 FIFO の FBYTE1/FBYTE2 は "1" 以上のデータを設定してください。
• 受信を禁止してから本レジスタを変更してください。
• 本レジスタはリードモディファイライト (RMW) 系命令を使用することはできません。
• FIFO 容量を超える設定は禁止です。
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15.5
第 15 章 マルチファンクション シリアルインタフェース
15.5 UART の割込み
UART の割込み
UART には , 送受信割込みがあります。次に示す要因で割込み要求を発生させるこ
とができます。
• 受信データが受信データレジスタ (RDR0/RDR1) にセットされた場合 , または受
信エラーが発生した場合
• 送信データが送信データレジスタ (TDR0/TDR1) から送信用シフトレジスタに転送
され , 送信が開始された場合
• 送信バスアイドル ( 送信動作なし )
• 送信 FIFO データ要求
■ UART の割込み
UART の割込み制御ビットと割込み要因は表 15.5-1 のようになっています。
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第 15 章 マルチファンクション シリアルインタフェース
15.5 UART の割込み
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表 15.5-1 UART の割込み制御ビットと割込み要因
割込み
の種類
割込み
動作モード
要求
フラグ
フラグ レジスタ 0
1
ビット
割込み要因
割込み要因
許可ビット
割込み要求
フラグのクリア
受信データ (RDR0/RDR1) の
読出し
1 バイト受信
FBYTE1/
FBYTE2 設定値
分受信
FRIIE ビットが
"1" で受信 FIFO
に有効なデータ
が存在した状態 SCR:RIE
で 8 ビットタイ
マ以上の受信ア
イドル状態検出
RDRF
SSR
○
○
ORE
SSR
○
○
オーバラン
エラー
FRE
SSR
○
○
フレーミング
エラー
PE
SSR
○
×
パリティエラー
受信
TDRE
SSR
○
○
受信 FIFO がエンプティにな
るまでの受信データ (RDR0/
RDR1) の読出し
受信エラーフラグクリアビッ
ト (SSR:REC) への "1" 書込み
送信レジスタが SCR:TIE
エンプティ
送信データ (TDR0/TDR1) へ
の書込み , または送信 FIFO
動作許可ビットが "0" で送信
FIFO に有効なデータが存在
しているときに送信 FIFO 動
作許可ビットへの "1" 書込み
( 送信再送 ) ＊
送信
TBI
SSR
○
○
送信動作なし
SCR:TBIE
送信データ (TDR0/TDR1) へ
の書込み , または送信 FIFO
動作許可ビットが "0" で送信
FIFO に有効なデータが存在
しているときに送信 FIFO 動
作許可ビットへの "1" 書込み
( 送信再送 ) ＊
FDRQ
FCR1
○
○
送信 FIFO が
エンプティ
FIFO 送信データ要求ビット
FCR1:FTIE (FCR1:FDRQ) への "0" 書込
みまたは送信 FIFO がフル
* : TDRE ビットが "0" になってから TIE ビットを "1" にしてください。
580
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第 15 章 マルチファンクション シリアルインタフェース
15.5 UART の割込み
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受信割込み発生とフラグセットのタイミング
15.5.1
受信時の割込みとしては , 受信完了 (SSR:RDRF) および受信エラーの発生 (SSR：
PE, ORE, FRE) があります。
■ 受信割込み発生とフラグセットのタイミング
最初のストップビットが検出されることにより , 受信データが受信データレジスタ
(RDR0/RDR1) に格納されます。受信が完了したとき (SSR:RDRF=1) または受信エラー
が発生 (SSR:PE, ORE, FRE=1) すると各フラグがセットされます。そのとき , 受信割込
みが許可 (SSR:RIE=1) されていると受信割込みが発生します。
＜注意事項＞
受信エラーが発生した場合は , 受信データレジスタ (RDR0/RDR1) のデータは無効となり
ます。
図 15.5-1 RDRF( 受信データフル ) フラグビットのセットタイミング
受信データ
ST
D0
D1
D5
D2
D6
D7
SP
ST
RDRF
受信割込み発生
図 15.5-2 FRE ( フレーミングエラー ) フラグビットのセットタイミング
受信データ
ST
D0
D1
D5
D2
D6
D7
SP
ST
RDRF
FRE
受信割込み発生
(注意事項) ・最初のストップビットが”L”レベルのとき, フレーミングエラーが発生します。
・フレーミングエラーが発生しても, RDRFは”1”にセットされデータは受信されますが, 受信データは無効です。
図 15.5-3 ORE ( オーバランエラー ) フラグビットのセットタイミング
受信データ
ST D0
D1
D2 D3
D4
D5
D6 D7
SP
ST
D0
D1 D2
D3
D4
D5
D6 D7
SP
RDRF
ORE
(注意事項) 受信データが読み出される前に(RDRF=1), 次のデータが転送されるとオーバランエラーが発生します。
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第 15 章 マルチファンクション シリアルインタフェース
15.5 UART の割込み
15.5.2
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受信 FIFO 使用時の割込み発生とフラグセットの
タイミング
受信 FIFO 使用時の割込みは , FBYTE レジスタ (FBYTE1/FBYTE2) の設定値分受信
すると発生します。
■ 受信 FIFO 使用時の受信割込み発生とフラグセットのタイミング
受信 FIFO 使用時の割込み発生は , FBYTE1/FBYTE2 レジスタの設定値によって決定さ
れます。
• FBYTE1/FBYTE2 レジスタの転送数設定分のデータを受信するとシリアルステータ
スレジスタの受信データフルフラグ (SSR:RDRF) が "1" にセットされます。このと
き , 受信割込みが許可 (SCR:RIE) されていると受信割込みを発生します。
• 受信 FIFO アイドル検出許可ビット (FRIIE) が "1" で受信 FIFO に存在するデータ数
が転送数に達しない場合 , 受信アイドル状態がボーレートクロックで 8 クロック以
上続くと割込みフラグ (RDRF) が "1" にセットされます。8 クロックカウント中 ,
RDR0/RDR1 を読み出すとそのカウンタは "0" にリセットされ , 再度 8 クロックをカ
ウントします。受信 FIFO が禁止されるとそのカウンタは "0" にリセットされます。
受信 FIFO にデータが残っている状態で受信 FIFO を許可すると再度 , カウントを開
始します。
• 受信FIFOがエンプティになるまで受信データ(RDR0/RDR1)を読み出すと, 受信デー
タフルフラグ (SSR:RDRF) はクリアされます。
• 受信有効データ数表示が FIFO 容量を示した状態で , 次のデータを受信するとオーバ
ランエラー (SSR:ORE=1) が発生します。
図 15.5-4 受信 FIFO 使用時の受信割込み発生タイミング
受信データ
ST 1バイト目 SP
ST 2バイト目 SP
ST 3バイト目 SP
ST 5バイト目 SP
3
FBYTE設定(転送数)
FBYTE読出し(有効バイト表示)
ST 4バイト目 SP
0
1
2
3
2 1
0
1
2
RDRF
RDR0/RDR1の読出し
FBYTE設定(転送数)と受信データ数が
一致したことにより割込み発生
582
全受信データの読出し
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第 15 章 マルチファンクション シリアルインタフェース
15.5 UART の割込み
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図 15.5-5 ORE ( オーバランエラー ) フラグビットのセットタイミング
受信データ
ST 62バイト目 SP
ST 63バイト目 SP
ST 65バイト目 SP
ST 66バイト目 SP
62
FBYTE設定(転送数)
FBYTE読出し(有効バイト表示)
ST 64バイト目 SP
62
63
64
RDRF
ORE
オーバランエラー発生
(注意事項) FBYTE読出しがFIFO容量を示した状態で, 次のデータを受信するとオーバランエラーが発生します。
図は, 64バイトのFIFO容量を使用した場合を示しています。
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第 15 章 マルチファンクション シリアルインタフェース
15.5 UART の割込み
15.5.3
MB91470/480 シリーズ
送信割込み発生とフラグセットのタイミング
送信時の割込みとしては , 送信データが送信データレジスタ (TDR0/TDR1) から送信
用シフトレジスタに転送され (SSR：TDRE=1) て送信が開始された場合と送信動作
をしていない場合 (SSR：TBI=1) に発生します。
■ 送信割込み発生とフラグセットのタイミング
● 送信データエンプティフラグ (TDRE) のセットタイミング
送信データレジスタ (TDR0/TDR1) に書き込まれたデータが送信シフトレジスタに転送
されると , 次のデータの書込みが可能な状態 (SSR:TDRE=1) になります。そのとき , 送
信割込みが許可 (SCR:TIE=1) されていると , 送信割込みが発生します。TDRE ビットは
リードオンリビットなので , 送信データレジスタ (TDR0/TDR1) へのデータ書込みによ
り "0" にクリアされます。
図 15.5-6 送信データエンプティフラグ (TDRE) のセットタイミング
送信割込み発生
送信データ
(モード0,1)
ST
D0
送信割込み発生
D1 D2
D3
D4 D5 D6
D7
SP ST
D0 D1
D2
TDRE
TDR0/TDR1への書込み
ST：スタートビット　D0～D7：データビット　SP：ストップビット
● 送信バスアイドルフラグ (TBI) のセットタイミング
送信データレジスタが空 (TDRE=1) で送信動作をしていないとき , SSR：TBI ビットは
"1" にセットされます。このとき , 送信バスアイドル割込みが許可 (SCR：TBIE=1) され
ていると , 送信割込みが発生します。送信データレジスタ (TDR0/TDR1) に送信データ
をセットすると TBI ビットおよび送信割込み要求はクリアされます。
図 15.5-7 送信バスアイドルフラグ (TBI) のセットタイミング
送信データ
ST D0 D1 D2 D3 D4 D5 D6 D7 SP
ST D0 D1 D2 D3 D4 D5 D6 D7 SP
TBI
TDRE
TBIビットによる
送信割込み発生
TDR0/TDR1
書込み
ST：スタートビット　D0～D7：データビット　SP：ストップビット
584
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第 15 章 マルチファンクション シリアルインタフェース
15.5 UART の割込み
MB91470/480 シリーズ
15.5.4
送信 FIFO 使用時の割込み発生とフラグセットの
タイミング
送信 FIFO 使用時の割込みは , 送信 FIFO にデータが存在しないときに発生します。
■ 送信 FIFO 使用時の送信割込み発生とフラグセットのタイミング
• 送信 FIFO にデータが存在しない場合 , FIFO 送信データ要求ビット (FCR1：FDRQ)
が "1" にセットされます。
このとき , FIFO 送信割込みが許可 (FCR1：FTIE=1) されていると送信割込みが発生
します。
• 送信割込みが発生して送信 FIFO に必要なデータを書き込んだら , FIFO 送信データ
要求ビット (FCR1：FDRQ) に "0" を書き込んで割込み要求をクリアしてください。
• 送信 FIFO がフルになると FIFO 送信データ要求ビット (FCR1:FDRQ) は "0" になり
ます。
• 送信 FIFO のデータの存在確認は , FIFO バイトレジスタ (FBYTE1/FBYTE2) を読み
出すことで確認できます。
FBYTE1/FBYTE2 = 00H のときは , 送信 FIFO にデータが存在していないことを示し
ます。
図 15.5-8 送信 FIFO 使用時の送信割込み発生タイミング
送信データ
FBYTE
ST 1バイト目 SP
0
1
2
1
ST 2バイト目 SP
0
1
ST 3バイト目 ST
2
SP 4バイト目 SP
1
SP 5バイト目
0
FDRQ
TDRE
1
“0”書込みでクリア 送信割込み発生*
送信FIFO
(TDR)へ書込み
“0”書込みでクリア
送信割込み発生* 1
送信データレジスタがエンプティ* 2
*1 : 送信FIFOがエンプティのため, FDRQ=1にセットされる。
*2 : 送信シフトレジスタと送信バッファレジスタにデータが存在しないため, TDRE=1にセットされる。
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585
第 15 章 マルチファンクション シリアルインタフェース
15.6 UART の動作
15.6
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UART の動作
UART は , モード 0 の双方向シリアル非同期通信 , モード 1 のマスタ / スレーブマル
チプロセッサ通信で動作します。
■ UART の動作
● 送受信データフォーマット
• 送受信データは , 必ずスタートビットから始まり , 指定されたデータビット長の送
受信が行われ , 少なくとも 1 ビットのストップビットで終了します。
• データ転送方向 (LSB ファーストまたは MSB ファースト ) は , シリアルモードレジ
スタ (SMR) の BDS ビットで決定されます。パリティありの場合 , パリティビットは
常に最終データビットと最初のストップビットの間に置かれます。
• 動作モード 0( 通常モード ) では , パリティはあり / なしの選択ができます。
• 動作モード 1( マルチプロセッサモード ) ではパリティは付加されず , AD ビットが
付加されます。
動作モード 0, 1 の送受信データフォーマットを図 15.6-1 に示します。
図 15.6-1 送受信データフォーマット例 ( 動作モード 0, 1)
［動作モード0］
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP1
Pなし
データ8ビット
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP1
ST
D0
D1
D2
D3
D4
D5
D6
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
SP1
ST
D0
D1
D2
D3
D4
D5
D6
P
Pあり
Pなし
データ7ビット
SP1 SP2
Pあり
ST
D0
D1
D2
D3
D4
D5
D6
P
SP1
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
D7
AD
SP1
ST
D0
D1
D2
D3
D4
D5
D6
AD
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
AD
SP1
［動作モード1］
データ8ビット
ST : スタートビット
SP : ストップビット
P : パリティビット
AD : アドレスビット
D : データビット
586
データ7ビット
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第 15 章 マルチファンクション シリアルインタフェース
15.6 UART の動作
＜注意事項＞
• 図 15.6-1 は , データ長 7 ビット , 8 ビットに設定した場合を示しています ( データ長は ,
動作モード 0 の場合 , 5 ビット∼ 9 ビットまで設定できます )。
• シリアルモードレジスタ (SMR) の BDS ビットを "1" (MSB ファースト ) に設定した場
合 , ビットは D7, D6, D5,・・・, D1, D0(P) の順で処理されます。
• データ長を X ビット長に設定した場合 , 送受信データレジスタ (RDR0/RDR1/TDR0/
TDR1) の下位 X ビットが有効になります。
● 送信動作
• シリアルステータスレジスタ (SSR) の送信データエンプティフラグビット (TDRE)
が "1" であれば , 送信データレジスタ (TDR0/TDR1) に送信データを書き込むことが
できます ( 送信 FIFO が許可されている場合には TDRE=0 でも送信データを書くこ
とは可能 )。
• 送信データを送信データレジスタ (TDR0/TDR1) に書き込むと , 送信データエンプ
ティフラグビット (TDRE) は "0" になります。
• シリアル制御レジスタの送信動作許可ビット (SCR：TXE) を "1" に設定すると , 送
信データは送信シフトレジスタにロードされてスタートビットから順に送信が開
始されます。
• 送信が開始されると , 送信データエンプティフラグビット (TDRE) は再び "1" にセッ
トされます。このとき , 送信割込みが許可 (SCR：TIE=1) されていると送信割込みが
発生します。割込み処理において , 次の送信データを送信データレジスタに書き込
むことができます。
＜注意事項＞ • 送信データエンプティフラグビット (SSR：TDRE) は初期値が "1" のため , 送信割込み
が許可 (SCR：TIE) されると直ちに送信割込みが発生します。
• FIFO 送信データ要求ビット (FCR1：FDRQ) は初期値が "1" のため , FIFO 送信割込み
が許可 (FCR1：FTIE=1) されると直ちに送信割込みが発生します。
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587
第 15 章 マルチファンクション シリアルインタフェース
15.6 UART の動作
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● 受信動作
• 受信動作が許可 (SCR：RXE=1) されると受信動作を行います。
• スタートビットを検出すると , 拡張通信制御レジスタ (ESCR：PEN, P, L2, L1, L0), お
よびシリアルモードレジスタ (SMR：BDS) に設定されているデータフォーマットに
従って 1 フレームデータの受信が行われます。
• 1 フレームの受信が完了すると , 受信データフルフラグビット (SSR：RDRF) が "1"
にセットされます。このとき , 受信割込みが許可 (SCR：RIE=1) されている場合 , 受
信割込みが発生します。
• 受信データを読み出す際には , 1 フレームデータの受信完了後に受信データを読み
出し , シリアルステータスレジスタ (SSR) のエラーフラグの状態を確認してくださ
い。受信エラーが発生している場合には , エラー処理を行ってください。
• 受信データの読出しで , 受信データフルフラグビット (SSR：RDRF) は "0" にクリア
されます。
• 受信 FIFO が許可されている場合 , 受信 FBYTE1/FBYTE2 に設定された分のフレー
ムを受信すると受信データフルフラグビット (SSR：RDRF) は "1" にセットされます。
• 受信 FIFO アイドル検出許可ビット (FRIIE) が "1" で受信 FIFO に存在するデータ数
が転送数に達しない場合 , 受信アイドル状態がボーレートクロックで 8 クロック以
上続くと割込みフラグ (RDRF) が "1" にセットされます。8 クロックカウント中 ,
RDR0/RDR1 を読み出すとそのカウンタは "0" にリセットされ , 再度 8 クロックをカ
ウントします。
受信 FIFO が禁止されると , そのカウンタは "0" にリセットされます。
受信 FIFO にデータが残っている状態で受信 FIFO を許可すると再度 , カウントを開
始します。
• 受信 FIFO が許可されている場合 , シリアルステータスレジスタ (SSR) のエラーフラ
グが "1" にセットされると受信 FIFO にはそのエラーが発生したデータは受信 FIFO
に格納しません。また , そのとき受信データフルフラグビット (SSR：RDRF) を "1"
にセットしません ( ただし , オーバランエラーの場合は RDRF フラグは "1" にセッ
トされます )。受信 FBYTE1/FBYTE2 の表示はエラーが発生する前に正常に受信し
たデータ数を示しています。シリアルステータスレジスタ (SSR) のエラーフラグが
"0" にクリアされないと受信 FIFO は許可されません。
• 受信 FIFO が許可されている場合 , 受信 FIFO にデータがなくなると受信データフル
フラグビット (SSR：RDRF) は "0" にクリアされます。
＜注意事項＞
受信データレジスタ (RDR) のデータは , 受信データレジスタフルフラグビット (SSR：
RDRF) が "1" にセットされ , 受信エラーが発生しなかった場合 (SSR：PE, ORE, FRE=0)
に有効となります。
● クロック選択
• 内部クロック , または外部クロックを使用できます。
• 外部クロックを使用する場合は , BGR:EXT=1 に設定します。この場合 , 外部クロッ
クがボーレートジェネレータで分周されます。
588
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第 15 章 マルチファンクション シリアルインタフェース
15.6 UART の動作
● スタートビット検出
• 非同期モード時は , SIN 信号の立下りエッジによってスタートビットを認識します。
このため受信動作を許可 (SCR:RXE=1) しても , SIN 信号の立下りエッジが入力され
ないと受信動作を開始しません。
• スタートビットの立下りエッジを検出すると , ボーレートジェネレータの受信リロー
ドカウンタはリセットされ , 再リロードしカウントダウンを開始します。これに
よって , 常にデータの中心でサンプリングします。
スタートビット
データビット
SIN
SIN
(サンプリング済み)
SEDGE
(内部信号)
リロードカウンタ
リセット
データサンプリング
受信サンプリング
クロック
1ビットタイム
● ストップビット
• 1 ビットまたは 2 ビット長を選択できます。
• 受信データフルフラグビット (SSR：RDRF) は , 最初のストップビットを検出すると
"1" にセットされます。
● エラー検出
• 動作モード 0 では , パリティエラー , オーバランエラー , フレームエラーを検出でき
ます。
• 動作モード 1 では , オーバランエラー , フレームエラーを検出できます。パリティ
エラーは検出できません。
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第 15 章 マルチファンクション シリアルインタフェース
15.6 UART の動作
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● パリティビット
• パリティビットの付加は , 動作モード 0 の場合のみ設定できます。パリティ許可ビッ
ト (ESCR：PEN) でパリティの有無を , パリティ選択ビット (ESCR：P) で偶数パリ
ティ / 奇数パリティを設定できます。
• 動作モード 1 では , パリティを使用できません。
パリティ有効時の送受信データを図 15.6-2 に示します。
図 15.6-2 パリティ有効時の動作
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP
偶数パリティにて受信時
パリティエラー発生
(ESCR：P=0)
受信データ
(モード0)
SSR ：PE
偶数パリティの送信
(ESCR：P=0)
送信データ
(モード0)
奇数パリティの送信
(ESCR：P=1)
送信データ
(モード0)
ST：スタートビット　SP：ストップビット　パリティあり(ESCR：PEN=1),８ビット長の場合
(注意事項) 動作モード1では、パリティは使用できません。
● データ信号方式
拡張通信制御レジスタの INV ビットの設定によって , NRZ(Non Return to Zero) 信号方
式 (ESCR：INV=0), または反転 NRZ 信号方式 (ESCR：INV=1) を選択できます。
NRZ 信号方式および反転 NRZ 信号方式を図 15.6-3 に示します。
図 15.6-3 NRZ (Non Return to zero) 信号方式 , および反転 NRZ 信号方式
SIN (NRZ)
INV = 0
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SIN (反転NRZ)
INV = 1
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SOT (NRZ)
INV = 0
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
SOT (反転NRZ)
INV = 1
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP
● データ転送方式
データビット転送方法を LSB ファーストまたは MSB ファーストから選択できます。
590
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15.7
第 15 章 マルチファンクション シリアルインタフェース
15.7 専用ボーレートジェネレータ
専用ボーレートジェネレータ
UART の送受信クロックソースは , 次のいずれかを選択できます。
• 専用ボーレートジェネレータ ( リロードカウンタ )
• 外部クロックをボーレートジェネレータに入力 ( リロードカウンタ )
■ UART ボーレート選択
ボーレートは次の 2 種類の中から 1 種類を選択できます。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られるボー
レート
2 つの内部リロードカウンタがあり , それぞれ送受信シリアルクロックに対応していま
す。ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロード値を
設定することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で内部クロックを分周します。
クロックソースの設定は , 内部クロックを選択 (SMR:EXT=0) してください。
● 専用ボーレートジェネレータ ( リロードカウンタ ) で外部クロックを分周して得られるボー
レート
リロードカウンタのクロックソースに外部クロックを使用します。
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロード値を設定
することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で外部クロックを分周します。
クロックソースの設定は , 外部クロックとボーレートジェネレータクロックの使用を
選択 (SMR:EXT=1) してください。
本モードは特殊な周波数の発振子を分周して使用するケースを想定して用意されてい
ます。
＜注意事項＞
• 外部クロックの設定(EXT=1)は, リロードカウンタが停止した状態(BGR1/BGR0=15’h00)
で行ってください。
• 外部クロックに設定 (EXT=1) した場合 , 外部クロックの "H" 幅 , "L" 幅は 2 周辺クロッ
ク (CLKP) 以上必要です。
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591
第 15 章 マルチファンクション シリアルインタフェース
15.7 専用ボーレートジェネレータ
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ボーレート設定
15.7.1
ボーレートの設定を示します。また , シリアルクロック周波数の計算結果を示しま
す。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で設定します。
ボーレートの計算式を以下に示します。
(1) リロード値：
V = φ / b -1
V：リロード値
b：ボーレート
φ：周辺クロック (CLKP), 外部クロック周波数
(2) 計算例
周辺クロック (CLKP) 16MHz, 内部クロック使用 , ボーレート 19200bps に設定
する場合のリロード値は , 次のようになります。
リロード値：
V = (16 × 1000000)/19200 - 1 = 832
よって , ボーレートは ,
b = (16 × 1000000)/(832+1) = 19208 bps
(3) ボーレートの誤差
ボーレートの誤差は次の式によって求められます。
誤差 (%) = ( 計算値 - 目標値 )/ 目標値 × 100
( 例 ) 周辺クロック (CLKP) 20MHz, 目標ボーレート 153600bps に設定する場合
リロード値 =(20 × 1000000)/153600 - 1 = 129
ボーレート ( 計算値 ) =(20 × 1000000)/(129+1) = 153846 (bps)
誤 差 (%) =(153846 - 153600)/153600 × 100 = 0.16 (%)
＜注意事項＞ • リロード値を "0" に設定するとリロードカウンタは停止します。
• リロード値が偶数の場合 , 受信シリアルクロックの "H" 幅と "L" 幅は "L" 幅の方が周辺
クロック (CLKP) 1 サイクル分長くなります。奇数の場合 , シリアルクロックの "H" 幅
と "L" 幅は同じになります。
• リロード値は 4 以上を設定してください。ただし , ボーレートの誤差とリロード値の設
定によって正常にデータを受信できないことがあります。
592
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第 15 章 マルチファンクション シリアルインタフェース
15.7 専用ボーレートジェネレータ
■ 各周辺クロック (CLKP) 周波数に対するリロード値とボーレート
表 15.7-1 リロード値とボーレート
8 MHz
10 MHz
16 MHz
20 MHz
24 MHz
32MHz
ボーレート
(bps)
Value
ERR
Value
ERR
Value
ERR
Value
ERR
Value
ERR
Value
ERR
−
0
−
0
4
0
5
0
7
0
0
−
7
−
0
−
9
−
0
−
11
−
0
−
15
−
0
4M
−
−
−
2.5M
−
2M
−
0
−
4
1M
−
7
0
9
0
15
0
19
0
23
0
31
0
500000
15
0
19
0
31
0
39
0
47
0
63
0
460800
−
31
−
0
−
39
−
0
−
63
−
0
−
79
−
0
51
− 0.16
250000
95
0
−
127
−
0
230400
−
−
−
−
−
−
−
−
103
− 0.16
−
−
153600
51
− 0.16
64
− 0.16
103
− 0.16
129
− 0.16
155
− 0.16
207
− 0.16
125000
63
0
79
0
127
0
159
0
191
0
255
0
115200
68
− 0.64
86
0.22
138
0.08
173
0.22
207
− 0.16
277
0.08
76800
103
− 0.16
129
− 0.16
207
− 0.16
259
− 0.16
311
− 0.16
416
0.08
57600
138
0.08
173
0.22
277
0.08
346
− 0.16
416
0.08
555
0.08
38400
207
− 0.16
259
− 0.16
416
0.08
520
0.03
624
0
832
− 0.04
28800
277
0.08
346
＜ 0.01
554
− 0.01
693
− 0.06
832
− 0.03
1110
− 0.01
19200
416
0.08
520
0.03
832
− 0.03
1041
0.03
1249
0
1666
0.02
10417
767
＜ 0.01
959
＜ 0.01
1535
＜ 0.01
1919
＜ 0.01
2303
＜ 0.01
3071
＜ 0.01
0.04
1041
0.03
1666
0.02
2083
0.03
2499
0
3332
− 0.01
2221
＜ 0.01
2777
＜ 0.01
3332
＜ 0.01
4443
− 0.01
2082 − 0.02
3332
＜ 0.01
4166
＜ 0.01
4999
0
6666
＜ 0.01
＜ 0.01
8332
9600
832
7200
1110
4800
1666
2400
3332
＜ 0.01 4166 ＜ 0.01
6666
＜ 0.01
9999
0
13332 ＜− 0.01
1200
6666
＜ 0.01 8334
13332 ＜ 0.01 16666 ＜ 0.01
19999
0
26666
＜ 0.01
600
13332 ＜ 0.01 16666 ＜ 0.01 26666 ＜ 0.01
−
−
−
−
−
−
300
26666
−
−
−
−
−
−
＜ 0.01 1388 ＜ 0.01
0.02
26666 ＜ 0.01
0.02
−
−
−
• Value：BGR1/BGR0 レジスタの設定値 (10 進 )
• ERR ：ボーレート誤差 (%)
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第 15 章 マルチファンクション シリアルインタフェース
15.7 専用ボーレートジェネレータ
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■ 受信時の許容ボーレート範囲
受信の際に , 送信先のボーレートのずれがどの程度まで許容できるかを次に示します。
受信時のボーレート誤差は下記に示す算出式を使用して , 必ず許容誤差範囲内になる
ように設定してください。
図 15.7-1 受信時の許容ボーレート範囲
サンプリング
▽
UARTの
転送レート
スタート
▽
▽
▽
▽
▽
bit0
bit1
bit7
パリティ
ストップ
FL
1データ・フレーム (11×FL)
スタート
許容最小
転送レート
bit0
bit1
パリティ
bit7
ストップ
FLmin
許容最大
転送レート
スタート
bit0
bit1
bit7
パリティ
ストップ
Flmax
図に示すように , スタートビット検出後は BGR1/BGR0 レジスタで設定したカウンタに
より , 受信データのサンプリング・タイミングが決定されます。このサンプリング・タ
イミングに最終データ ( ストップビット ) までが間に合えば正常に受信できます。
これを 11 ビット受信にあてはめると理論上 , 次のようになります。
サンプリング・タイミングのマージンを周辺クロック (CLKP) (φ) の 2 クロック分とす
ると ,
許容最小転送レート (FLmin) は次のようになります。
FLmin = (11 ビット× (V+1) – (V+1)/2 + 2)/φ = (21V+25)/2φ (s)
V: リロード値 φ：周辺クロック (CLKP)
したがって , 受信可能な送信先の最大ボーレート (BGmax) は次のようになります。
BGmax = 11/FLmin = 22φ/(21V+25) (bps)
V: リロード値 φ：周辺クロック (CLKP)
同様に , 許容最大転送レート (FLmax) を求めると , 次のようになります。
FLmax = (11 ビット× (V+1) + (V+1)/2 – 2)/φ = (23V+19)/2φ (s)
V：リロード値 φ：周辺クロック (CLKP)
したがって , 受信可能な送信先の最小ボーレート (BGmin) は次のようになります。
BGmin = 11/FLmax = 22φ/(23V+19) (bps)
V：リロード値 φ：周辺クロック (CLKP)
594
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第 15 章 マルチファンクション シリアルインタフェース
15.7 専用ボーレートジェネレータ
前述の最小 / 最大ボーレート値の算出式から , UART と送信先とのボーレートの許容誤
差を求めると次のようになります。
表 15.7-2 ボーレートの許容誤差
リロード値 (V)
許容最大ボーレート誤差
許容最小ボーレート誤差
3
0%
0
10
+2.98%
-2.81%
50
+4.37%
-4.02%
100
+4.56%
-4.18%
200
+4.66%
-4.26%
32767
+4.76%
-4.35%
＜注意事項＞
受信の精度は , 1 フレームのビット数 , 周辺クロック (CLKP), リロード値に依存します。
周辺クロック (CLKP) が高く , 分周比が高くなるほど精度は高くなります。
■ 外部クロック
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) の EXT ビットに "1" を書き込む
と , ボーレートジェネレータで外部クロックを分周します。
＜注意事項＞
外部クロック信号は UART で内部クロックに同期します。したがって , 同期化不可能な外
部クロックの場合には動作が不安定になります
■ リロードカウンタの機能
リロードカウンタには , 送信リロードカウンタと受信リロードカウンタがあり , 専用
ボーレートジェネレータとして機能します。リロード値に対する 15 ビットレジスタか
ら構成されており , 外部クロックまたは内部クロックより送受信クロックを生成しま
す。
■ カウントの開始
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むと , リ
ロードカウンタはカウントを開始します。
■ 再スタート
リロードカウンタは下記の条件で再スタートします。
• 送信 / 受信リロードカウンタ共通
プログラマブルリセット (SCR:UPCL ビット )
• 受信リロードカウンタ
非同期モードでのスタートビット立下りエッジ検出
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595
第 15 章 マルチファンクション シリアルインタフェース
15.8 動作モード 0 ( 非同期ノーマルモード ) 設定手順と プログ
15.8
MB91470/480 シリーズ
動作モード 0 ( 非同期ノーマルモード ) 設定手順と
プログラムフロー
動作モード 0 では , 非同期シリアル双方向通信をすることができます。
■ CPU 間接続
動作モード 0( 通常モード ) では , 双方向通信を選択します。図 15.8-1 に示すように 2
つの CPU を相互に接続します。
図 15.8-1 UART 動作モード 0 の双方向通信の接続例
SOT
SOT
SIN
SIN
SCK
SCK
CPU –1 （マスタ）
CPU –2 （スレーブ）
■ フローチャート
● FIFO 未使用時
図 15.8-2 双方向通信フローチャートの例 (FIFO 未使用時 )
（送信側）
（受信側）
スタート
スタート
動作モード設定
(モード0に設定)
TDR0/TDR1に
1バイトデータを
セットして通信
動作モード設定
(送信側と合わす)
データ送信
NO
RDRF=1
YES
NO
RDRF=1
YES
受信データ読出しと
処理
596
データ送信
受信データ読出しと
処理
(ANS)
1バイトデータ送信
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CM71-10134-8
MB91470/480 シリーズ
第 15 章 マルチファンクション シリアルインタフェース
15.8 動作モード 0 ( 非同期ノーマルモード ) 設定手順と プログ
● FIFO 使用時
図 15.8-3 双方向通信フローチャートの例 (FIFO 使用時 )
（送信側）
（受信側）
スタート
スタート
動作モード設定
(モード0に設定)
動作モード設定
(モード0に設定)
・送受信FIFO許可
・FBYTE設定
・送受信FIFO許可
・FBYTE設定
送信FIFOに
Nバイトをセット
データ送信
NO
RDRF=1
YES
FDRQビットに”0”書込み
FBYTE設定値分,
読出しと処理
データ返信
NO
RDRF=1
送信FIFOに
Nバイトをセット
YES
FBYTE設定値分,
読出しと処理
CM71-10134-8
FDRQビットに”0”書込み
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597
第 15 章 マルチファンクション シリアルインタフェース
15.9 動作モード 1 ( 非同期マルチプロセッサモード ) 設定手順
15.9
MB91470/480 シリーズ
動作モード 1 ( 非同期マルチプロセッサモード )
設定手順とプログラムフロー
動作モード 1( マルチプロセッサモード ) では , 複数 CPU のマスタ / スレーブ接続に
よる通信が可能です。マスタ / スレーブとして使用できます。
■ CPU 間接続
マスタ / スレーブ型通信では , 図 15.9-1 に示すように 2 本の共通通信ラインに 1 つのマ
スタ CPU と複数のスレーブ CPU を接続して通信システムを構成します。UART はマ
スタまたはスレーブのどちらでも使用できます。
図 15.9-1 UART のマスタ / スレーブ型通信の接続例
SOT
SIN
マスタ CPU
SOT
SIN
SOT
スレーブ CPU #0
SIN
スレーブ CPU #1
■ 機能選択
マスタ / スレーブ型通信では , 表 15.9-1 に示すように動作モードとデータ転送方式を選
択してください。
表 15.9-1 マスタ / スレーブ型通信機能の選択
動作モード
マスタ
CPU
アドレス
送受信
データ
送受信
モード 1
(AD ビット
送信 )
スレーブ
CPU
モード 1
(AD ビット
受信 )
データ
AD = 1
＋
7 ビットまたは
8 ビットアドレス
AD = 0
＋
7 ビットまたは
8 ビットデータ
パリティ
ストップ
ビット
ビット方向
なし
1 ビット
または
2 ビット
LSB ファースト
または ,
MSB ファースト
＜注意事項＞
動作モード 1 では送受信データ (TDR/RDR) はハーフワードアクセスで行ってください。
598
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第 15 章 マルチファンクション シリアルインタフェース
15.9 動作モード 1 ( 非同期マルチプロセッサモード ) 設定手順
● 通信手順
通信は , マスタ CPU がアドレスデータを送信することによって始まります。アドレス
データとは D8 ビットを "1" としたデータで , 通信先となるスレーブ CPU を選択しま
す。各スレーブ CPU はプログラムでアドレスデータを判断し , 割り当てられたアドレ
スと一致した場合にマスタ CPU との通信 ( 通常データ ) をします。
図 15.9-2 , 図 15.9-3 に , マスタ / スレーブ型通信 ( マルチプロセッサモード ) のフロー
チャートを示します。
■ フローチャート
● FIFO 未使用時
図 15.9-2 マスタ / スレーブ型通信フローチャートの例 (FIFO 未使用時 )
（マスタCPU）
（スレーブCPU)
スタート
スタート
動作モード設定
(モード1に設定)
動作モード設定
(モード1に設定)
SIN端子をシリアルデータ
入力に設定
SOT端子をシリアルデータ
出力に設定
SIN端子をシリアルデータ
入力に設定
SOT端子をシリアルデータ
出力に設定
7または8データビット設定
1または2ストップビット設定
7または8データビット設定
1または2ストップビット設定
D8ビットに”1”をセット
送受信動作許可
送受信動作許可
受信バイト
NO
スレーブアドレスを送信
D8ビット=1
YES
NO
D8ビットに”0”をセット
スレーブアドレス
が一致
YES
スレーブCPUと通信
マスタCPUと通信
通信終了？
NO
NO
通信終了？
YES
ほかのスレーブ
CPUと通信
YES
NO
YES
送受信動作禁止
エンド
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599
第 15 章 マルチファンクション シリアルインタフェース
15.9 動作モード 1 ( 非同期マルチプロセッサモード ) 設定手順
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● FIFO 使用時
図 15.9-3 マスタ / スレーブ型通信フローチャートの例 (FIFO 使用時 )
（マスタCPU）
（スレーブCPU）
スタート
スタート
動作モード設定
(モード1に設定)
動作モード設定
(モード1に設定)
・送受信FIFO許可
・FBYTE設定
送受信FIFO許可
ADビットに”1”をセット
送信FIFOにスレーブ
アドレスをセットし,
FDRQビットに”0”書込み
FBYTE=1に設定
スレーブアドレス送信
RDRF=1
NO
YES
AD=1 &
スレーブアドレス
が一致
ADビットに”0”をセット
NO
YES
データ送信
FBYTE=Nに設定
送信FIFOにNバイトをセットし,
FDRQビットに”0”書込み
受信FIFOフル
NO
D8ビットに”0”をセット
YES
FBYTE設定値分,
読出しと処理
NO
RDRF=1
YES
FBYTE設定値分,
読出しと処理
600
データ送信
送信FIFOにNバイトをセットし,
FDRQビットに”0”書込み
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15.10
第 15 章 マルチファンクション シリアルインタフェース
15.10 UART モードの注意事項
UART モードの注意事項
UART モードの注意事項を下記に示します。
• FIFO 付きチャネルで DMA 転送要求する場合 , FIFO は使用できません。FIFO 動作
禁止の設定としてください。
• DMA 転送要求する場合 , DMA のブロックサイズを 1 回に設定してください。
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601
第 15 章 マルチファンクション シリアルインタフェース
15.11 CSIO ( クロック同期シリアルインタフェース )
15.11
MB91470/480 シリーズ
CSIO ( クロック同期シリアルインタフェース )
マルチファンクションシリアルインタフェースの機能のうち , 動作モード 2 でサ
ポートしている CSIO 機能について説明します。
● CSIO ( クロック同期シリアルインタフェース )
● CSIO ( クロック同期シリアルインタフェース ) の 概要
● CSIO ( クロック同期シリアルインタフェース ) の レジスタ
• シリアル制御レジスタ (SCR)
• シリアルモードレジスタ (SMR)
• シリアルステータスレジスタ (SSR)
• 拡張通信制御レジスタ (ESCR)
• 受信データレジスタ / 送信データレジスタ (RDR0/RDR1/TDR0/TDR1)
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
• FIFO 制御レジスタ 1(FCR1)
• FIFO 制御レジスタ 0 (FCR0)
• FIFO バイトレジスタ (FBYTE1/FBYTE2)
● CSIO ( クロック同期シリアルインタフェース ) の 割込み
• 受信割込み発生とフラグセットのタイミング
• 受信 FIFO 使用時の割込み発生とフラグセットの タイミング
• 送信割込み発生とフラグセットのタイミング
• 送信 FIFO 使用時の割込み発生とフラグセットの タイミング
● CSIO ( クロック同期シリアルインタフェース ) の 動作
● 専用ボーレートジェネレータ
• ボーレート設定
● CSIO ( クロック同期シリアルインタフェース ) 設定手順とプログラムフロー
602
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15.12
第 15 章 マルチファンクション シリアルインタフェース
15.12 CSIO ( クロック同期シリアルインタフェース ) の 概要
CSIO ( クロック同期シリアルインタフェース ) の
概要
CSIO( クロック同期シリアルインタフェース ) は , 外部装置と同期通信をするための
汎用のシリアルデータ通信インタフェースです (SPI に対応します )。また , 送信 / 受
信 ( 最大 各 16 バイト ) の FIFO を搭載しています。
■ CSIO ( クロック同期シリアルインタフェース ) の機能
機能
1
2
データバッファ
転送形式
3
ボーレート
4
データ長
5
受信エラー検出
6
割込み要求
7
同期モード
8
端子アクセス
9
FIFO オプション
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• 全二重ダブルバッファ (FIFO 未使用時 )
• 送信 / 受信 FIFO ( 最大各 16 バイト ) (FIFO 使用時 )
• クロック同期 ( スタートビット / ストップビットなし )
• マスタ / スレーブ機能
• SPI に対応 ( マスタ / スレーブ両方サポート )
• 専用ボーレートジェネレータあり (15 ビットリロードカウンタから構成 ,
マスタ動作時 )
• 外部クロック入力可能 ( スレーブ動作時 )
5 ビット∼ 9 ビットに可変可能
オーバランエラー
•
•
•
•
受信割込み ( 受信完了 , オーバランエラー )
送信割込み ( 送信データエンプティ , 送信バスアイドル )
送信 FIFO 割込み ( 送信 FIFO がエンプティのとき )
送受信とも拡張インテリジェント I/O サービス (EI2OS), および DMA 転送
サポート機能あり
マスタまたはスレーブ機能
シリアルデータ出力端子を "1" に設定可能
•
•
•
•
•
送受信 FIFO 搭載 ( 最大容量：送信 FIFO 16 バイト , 受信 FIFO 16 バイト )
送信 FIFO と受信 FIFO を選択可能
送信データ再送可能
受信 FIFO 割込みタイミングをソフトで変更可能
独立して FIFO リセットサポート
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603
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
15.13
MB91470/480 シリーズ
CSIO ( クロック同期シリアルインタフェース ) の
レジスタ
CSIO ( クロック同期シリアルインタフェース ) のレジスタ一覧を示します。
■ CSIO ( クロック同期シリアルインタフェース ) のレジスタ一覧
図 15.13-1 CSIO( クロック同期シリアルインタフェース ) のレジスタ一覧
アドレス
bit15
bit8 bit7
bit0
000062H
000072H
000082H
000092H
000562H
000572H
000063H
000073H
000083H
000093H
000563H
000573H
000060H
000070H
000080H
000090H
000560H
000570H
000061H
000071H
000081H
SSR
000091H ( シリアルステータスレジスタ ) ESCR ( 拡張通信制御レジスタ )
000561H
000571H
SCR ( シリアル制御レジスタ ) SMR ( シリアルモードレジスタ )
000066H
000076H
000086H
CSIO
000096H
000566H
000576H
000067H
000077H
000087H
000097H
000567H
000577H
000064H
000074H
000084H
000094H
000564H
000574H
000065H
000075H
000085H
000095H
000565H
000575H
BGR1
( ボーレートジェネレータ
レジスタ 1)
BGR0
( ボーレートジェネレータ
レジスタ 0)
000068H
000078H
000088H
000098H
000568H
000578H
000069H
000079H
000089H
000099H
000569H
000579H
−
−
RDR/TDR
( 送受信データレジスタ )
( 続く )
604
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MB91470/480 シリーズ
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
( 続き )
bit15
アドレス
FIFO
bit8 bit7
bit0
00006EH
00007EH
00008EH
00009EH
00056EH
00057EH
00006FH
00007FH
00008FH
00009FH
00056FH
00057FH
FCR1 (FIFO 制御レジスタ 1)
FCR0 (FIFO 制御レジスタ 0)
00006CH
00007CH
00008CH
00009CH
00056CH
00057CH
00006DH
00007DH
00008DH
00009DH
00056DH
00057DH
FBYTE2
(FIFO2 バイトレジスタ )
FBYTE1
(FIFO1 バイトレジスタ )
表 15.13-1 CSIO ( クロック同期シリアルインタフェース ) ビット配置
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
bit7
bit6
bit5
bit4
SCR/
SMR
UPCL
MS
SPI
RIE
TIE
TBIE
RXE
TXE
MD2
MD1
MD0
−
SSR/
ESCR
REC
−
−
−
TBI
SOP
−
−
−
−
D8
D7
D6
D5
D4
B8
B7
B6
B5
B4
TDR/
RDR
BGR1/
BGR0
−
−
B14
B13
−
FCR1/
FCR0
ORE RDRF TDRE
B12
B11
B10
B9
−
−
−
−
CM71-10134-8
bit2
bit1
bit0
SCKE
SOE
L2
L1
L0
D3
D2
D1
D0
B3
B2
B1
B0
SCINV BDS
−
FLSTE FRIIE FDRQ FTIE
FBYTE2/
FD15 FD14 FD13 FD12 FD11 FD10
FBYTE1
bit3
FD9
FSEL
−
FLST
FLD
FSET FCL2 FCL1
FE2
FE1
FD8
FD7
FD6
FD5
FD4
FD1
FD0
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FD3
FD2
605
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
15.13.1
MB91470/480 シリーズ
シリアル制御レジスタ (SCR)
シリアル制御レジスタ (SCR) は , 送受信割込みの許可 / 禁止 , 送信アイドル割込みの
許可 / 禁止 , 送受信動作の許可 / 禁止の設定を行います。また , SPI に接続するため
の設定 , CSIO をリセットすることが可能です。
■ シリアル制御レジスタ (SCR)
図 15.13-2 にシリアル制御レジスタ (SCR) のビット構成を , 表 15.13-2 に各ビットの機
能を示します。
図 15.13-2 シリアル制御レジスタ (SCR) のビット構成
SCR
bit15
bit14
アドレス: UPCL MS
ch.0 000062H
ch.1 000072H R/W R/W
ch.2 000082H
ch.3 000092H
ch.4 000562H
ch.5 000572H
bit13
bit12
bit11
bit10
bit9
bit8
SPI
RIE
TIE
TBIE
RXE
TXE
R/W
R/W
R/W
R/W
R/W
R/W
・・・・・・・・・・・・・・・・・・・・・
bit7
（SMR）
TXE
0
1
送信許可ビット
送信禁止
送信許可
RXE
0
1
受信許可ビット
受信禁止
受信許可
TBIE
0
1
:リード/ライト可能
RIE
0
1
受信割込み許可ビット
受信割込み禁止
受信割込み許可
SPI
0
1
SPI対応ビット
ノーマル同期転送
SPI対応
0
1
00000000B
送信バスアイドル割込み許可
送信割込み許可ビット
送信割込み禁止
送信割込み許可
UPCL
初期値
送信バスアイドル割込み許可ビット
送信バスアイドル割込み禁止
TIE
0
1
MS
0
1
R/W
bit0
マスタ/スレーブ機能選択ビット
マスタモード
スレーブモード
プログラマブルクリアビット
書込み時
読出し時
影響なし
常に"0"をリード
プログラマブルクリア
:初期値
606
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
表 15.13-2 シリアル制御レジスタ (SCR) の各ビットの機能説明 (1 / 2)
ビット名
機能
CSIO の内部状態を初期化するビットです。
"1" を設定した場合：
• CSIO を直接リセット ( ソフトウェアリセット ) します。ただし ,
レジスタの設定は保持されます。その際 , 送受信状態のものは直
ちに切断されます。
• ボーレートジェネレータは , BGR1/BGR0 レジスタの設定値をリ
bit15
UPCL：
プログラマブル
クリアビット
ロードし , 再スタートします。
• すべての送受信割込み要因 (TDRE, TBI, RDRF, ORE) は初期化さ
れます。
• "0" を設定した場合：動作に影響を及ぼしません。
• リード時は , 常に "0" が読み出されます。
( 注意事項 )
割込み禁止に設定した後に , プログラマブルクリアを
実行してください。
FIFO 使用時は , FIFO 禁止 (FE2, FE1=0) にしてからプ
ログラマブルクリアを実行してください。
bit14
MS：
マスタ /
スレーブ機能
選択ビット
マスタまたはスレーブモードを選択します。
"0" に設定した場合：マスタモードに設定されます。
"1" に設定した場合：スレーブモードに設定されます。
( 注意事項 ) スレーブモードを選択した場合 , SMR:SCKE=0 であ
れば , 外部クロックが直接入力されます。
bit13
SPI：
SPI 対応
ビット
本ビットは , SPI に対応した通信をさせるためのビットです。
"0" に設定した場合：ノーマル同期通信を行います。
"1" に設定した場合：SPI に対応します。
bit12
RIE：
受信割込み
許可ビット
• CPU への受信割込み要求出力を許可 / 禁止するビットです。
• RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , また
はエラーフラグビット (ORE) のいずれかが "1" の場合 , 受信割込
み要求を出力します。
bit11
bit10
TIE：
送信割込み
許可ビット
• CPU への送信割込み要求出力を許可 / 禁止するビットです。
TBIE：
送信バス
アイドル
割込み許可
ビット
• CPU への送信バスアイドル割込み要求出力を許可 / 禁止するビッ
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• TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力
します。
トです。
• TBIE ビットと TBI ビットが "1" のとき , 送信バスアイドル割込み
要求を出力します。
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607
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
MB91470/480 シリーズ
表 15.13-2 シリアル制御レジスタ (SCR) の各ビットの機能説明 (2 / 2)
ビット名
機能
CSIO の受信動作を許可 / 禁止します。
"0" に設定した場合：データフレーム受信動作が禁止されます。
bit9
RXE：
受信許可ビット
"1" に設定した場合：データフレーム受信動作が許可されます。
( 注意事項 )
受信中に受信動作を禁止 (RXE=0) した場合には , 直
ちに受信動作を停止します。
CSIO の送信動作を許可 / 禁止します。
"0" に設定した場合：データフレーム送信動作が禁止されます。
bit8
TXE：
送信許可ビット
"1" に設定した場合：データフレーム送信動作が許可されます。
( 注意事項 )
608
送信中に送信動作を禁止 (TXE=0) した場合には , 直
ちに送信動作を停止します。
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
シリアルモードレジスタ (SMR)
15.13.2
シリアルモードレジスタ (SMR) は , 動作モードの設定 , 転送方向 , データ長 , シリア
ルクロックの反転 , およびシリアルデータとクロックの端子への出力許可 / 禁止の設
定を行います。
■ シリアルモードレジスタ (SMR)
図 15.13-3 にシリアルモードレジスタ (SMR) のビット構成を , 表 15.13-3 に各ビットの
機能を示します。
図 15.13-3 シリアルモードレジスタ (SMR) のビット構成
SMR
bit15 ・・・・・・・・・・・・・・・・・・・ bit8
bit7
（SCR）
アドレス:
ch.0 000063H
ch.1 000073H
ch.2 000083H
ch.3 000093H
ch.4 000563H
ch.5 000573H
bit6
bit5
bit4
MD2 MD1 MD0 －
bit3
SCINV
bit2
bit1
bit0
初期値
BDS SCKE SOE 000-0000B
R/W R/W R/W R/W R/W R/W R/W R/W
SOE
0
1
シリアルデータ出力許可ビット
SOT出力禁止
SOT出力許可
SCKE
シリアルクロック出力許可ビット
SCK出力禁止
または
SCK入力許可
SCK出力許可
0
1
BDS
0
1
SCINV
0
1
転送方向選択ビット
LSBファースト(最下位ビットから転送)
MSBファースト(最上位ビットから転送)
シリアルクロック反転ビット
マークレベル"H"フォーマット
マークレベル"L"フォーマット
未定義ビット
リード時,値は不定です。ライト時,影響しません。
R/W
－
:リード/ライト可能
:未定義ビット
:初期値
MD2 MD1 MD0
動作モード設定ビット
0
0
0
動作モード0(非同期ノーマルモード)
0
0
1
動作モード1(非同期マルチプロセッサモード)
0
1
0
動作モード2(クロック同期モード)
1
0
0
動作モード4(I2Cモード)
(注意事項) 本節では動作モード2のレジスタおよび動作について説明します。
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609
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
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表 15.13-3 シリアルモードレジスタ (SMR) の各ビットの機能説明 (1 / 2)
ビット名
機能
動作モードを設定します。
"000B"：動作モード 0( 非同期ノーマルモード ) に設定されます。
"001B"：動作モード 1( 非同期マルチプロセッサモード ) に設定されま
す。
"010B"：動作モード 2( クロック同期モード ) に設定されます。
bit7
∼
bit5
MD2 ∼ MD0：
動作モード
設定ビット
bit4
未定義ビット
"100B"：動作モード 4(I2C モード ) に設定されます。
動作モード 2( クロック同期モード ) のレジスタおよび動作について
説明します。
( 注意事項 ) 上記の設定以外は禁止です。
動作モードを切り換える場合には , プログラマブルクリ
ア実行 (SCR:UPCL=1) 後 , 動作モードを切り換えてくだ
さい。
動作モード設定後 , 各レジスタを設定してください。
リードした場合：値は不定です。
ライトした場合：影響しません。
シリアルクロックフォーマットを反転するビットです。
"0" に設定した場合：
• シリアルクロック出力のマークレベルを "H" にします。
• 送信データは , ノーマル転送ではシリアルクロックの立下りエッジ ,
SPI 転送ではシリアルクロックの立上りエッジに同期して出力しま
す。
• 受信データは , ノーマル転送ではシリアルクロックの立上りエッジ ,
SPI 転送ではシリアルクロックの立下りエッジでサンプリングしま
bit3
SCINV：
シリアル
クロック反転
ビット
す。
"1" に設定した場合：
• シリアルクロック出力のマークレベルを "L" にします。
• 送信データは , ノーマル転送ではシリアルクロックの立上りエッジ ,
SPI 転送ではシリアルクロックの立下りエッジに同期して出力しま
す。
• 受信データは , ノーマル転送ではシリアルクロックの立下りエッジ ,
SPI 転送ではシリアルクロックの立上りエッジでサンプリングしま
す。
( 注意事項 )
本ビットは , 送受信が禁止 (TXE=RXE=0) のときに設定
してください。
転 送 シ リ ア ル デ ー タ を 最 下 位 ビ ッ ト 側 か ら 先 に 転 送 す る か (LSB
bit2
610
BDS：
転送方向選択
ビット
ファースト , BDS=0) 最上位ビット側から先に転送するか (MSB ファー
スト , BDS=1) を選択するビットです。
( 注意事項 )
本ビットは , 送受信が禁止 (TXE=RXE=0) のときに設定
してください。
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
表 15.13-3 シリアルモードレジスタ (SMR) の各ビットの機能説明 (2 / 2)
ビット名
機能
bit1
SCKE:
シリアル
クロック出力
許可ビット
シリアルクロックの入出力ポートを制御するビットです。
"0" に設定した場合：
SCK"H" 出力 , または SCK 入力許可となります。SCK 入力とし
て使う場合は汎用入出力ポートを入力ポートに設定してくださ
い。
"1" に設定した場合：SCK 出力許可となります。
bit0
SOE:
シリアル
データ出力
許可ビット
シリアルデータの出力を許可 / 禁止するビットです。
"0" に設定した場合：SOT"H" 出力となります。
"1" に設定した場合：SOT 出力許可となります。
＜注意事項＞
動作モードを変更すると , ほかのレジスタは初期化されますので動作モードを最初に設定
してください。ただし , 16 ビット書込みで SCR と SMR を同時に書き込んだとき , SCR
には書き込んだ内容が反映されます。
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611
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
15.13.3
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シリアルステータスレジスタ (SSR)
シリアルステータスレジスタ (SSR) は , 送受信状態の確認 , 受信エラーフラグの確
認 , また , 受信エラーフラグをクリアします。
■ シリアルステータスレジスタ (SSR)
図 15.13-4 にシリアルステータスレジスタ (SSR) のビット構成を , 表 15.13-4 に各ビッ
トの機能を示します。
図 15.13-4 シリアルステータスレジスタ (SSR) のビット構成
SSR
アドレス:
ch.0 000060H
ch.1 000070H
ch.2 000080H
ch.3 000090H
ch.4 000560H
ch.5 000570H
bit15
bit14
bit13
bit12
REC
－
－
－
R/W
－
－
－
bit11
bit10
bit9
bit8
・・・・・・・・・・・・・・・・・・ bit0
bit7
（ESCR）
ORE RDRF TDRE TBI
R
R
R
初期値
0---0011B
R
TBI
0
1
送信バスアイドルフラグビット
送信中
送信動作なし
TDRE
送信データエンプティフラグビット
0
送信データレジスタTDR0/TDR1にデータが存在する
送信データレジスタTDR0/TDR1が空
1
RDRF
受信データフルフラグビット
0
受信データレジスタRDR0/RDR1が空
1
受信データレジスタRDR0/RDR1にデータが存在する
ORE
0
1
オーバランエラーフラグビット
オーバランエラーなし
オーバランエラーあり
未定義ビット
リード時,値は不定です。ライト時,影響しません。
REC
R/W
R
612
:リード/ライト可能
:リードオンリ
:初期値
0
1
受信エラーフラグクリアビット
書込み時
読出し時
影響なし
常に”0”をリード
受信エラーフラグ
(FRE, ORE)のクリア
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15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
表 15.13-4 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (1 / 2)
ビット名
bit15
REC：
受信エラー
フラグクリア
ビット
機能
シリアルステータスレジスタ (SSR) の ORE フラグをクリアするビッ
トです。
• "1" 書込みで , エラーフラグがクリアされます。
• "0" 書込みは , 影響しません。
リードした場合 , 常に "0" が読み出されます。
bit14
∼
bit12
未定義ビット
リードした場合 ： 値は不定です。
ライトした場合 ： 影響しません。
• 受信時にオーバランが発生すると "1" にセットされ , シリアルス
テータスレジスタ (SSR) の REC ビットに "1" を書き込むとクリアさ
れます。
bit11
ORE：
オーバラン
エラーフラグ
ビット
• ORE ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力しま
す。
• 本フラグがセットされた場合は , 受信データレジスタ (RDR0/RDR1)
のデータは無効です。
• 受信 FIFO 使用時に本フラグがセットされた場合は , 受信 FIFO の許
可ビットがクリアされ , 受信データは受信 FIFO には格納されませ
ん。
• 受信データレジスタ (RDR0/RDR1) の状態を示すフラグです。
• RDR0/RDR1 に受信データがロードされると "1" にセットされ , 受信
データレジスタ (RDR0/RDR1) を読み出すと "0" にクリアされます。
• RDRF ビットと RIE ビットが "1" の場合 , 受信割込み要求を出力し
ます。
bit10
RDRF：
受信データ
フルフラグ
ビット
• 受信FIFO使用時は, 受信FIFOに所定のデータ数を受信したらRDRF
が "1" にセットされます。
• 受信 FIFO 使用時は , 受信 FIFO に所定のデータ数を受信せずに受信
FIFO にデータが残っていて受信アイドル状態がボーレートクロッ
クで 8 クロック以上続いた場合 , RDRF が "1" にセットされます。8
クロックカウント中 , RDR0/RDR1 を読み出すとそのカウンタは "0"
にリセットされ , 再度 8 クロックをカウントします。
• 受信 FIFO 使用時は , 受信 FIFO がエンプティになると "0" にクリア
されます。
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
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表 15.13-4 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (2 / 2)
ビット名
機能
• 送信データレジスタ (TDR0/TDR1) の状態を示すフラグです。
• TDR0/TDR1 に送信データを書き込むと "0" となり , TDR0/TDR1 に
有効なデータが存在していることを示します。データが送信シフト
レジスタにロードされて送信が開始されると "1" になり , TDR0/
bit9
TDRE：
送信データ
エンプティ
フラグビット
TDR1 に有効なデータが存在していないことを示します。
• TDRE ビットと TIE ビットが "1" の場合 , 送信割込み要求を出力し
ます。
• シリアル制御レジスタ (SCR) の UPCL ビットに "1" をセットすると ,
TDRE ビットは "1" になります。
• 送信 FIFO 使用時の TDRE ビットのセット / リセットタイミングは
「15.14.4 送信 FIFO 使用時の割込み発生とフラグセットの タイミン
グ」を参照してください。
• CSIO が送信動作をしていないことを示すビットです。
• 送信データレジスタ (TDR0/TDR1) へデータを書き込んだ場合に本
ビットは "0" になります。
bit8
TBI：
送信バス
アイドル
フラグビット
• 送信データレジスタ (TDR0/TDR1) がエンプティ(TDRE=1) で , 送信
動作をしていない場合に本ビットが "1" になります。
• シリアル制御レジスタ (SCR) の UPCL ビットに "1" をセットすると
TDRE ビットは "1" になります。
• 本ビットが "1" で , 送信バスアイドル割込みが許可 (SCR:TBIE=1) さ
れていると送信割込み要求を出力します。
614
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15.13.4
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
拡張通信制御レジスタ (ESCR)
拡張通信制御レジスタ (ESCR) は , 送受信データ長の設定 , シリアル出力を "H" 固定
の設定ができます。
■ 拡張通信制御レジスタ (ESCR) のビット構成
図 15.13-5 に拡張通信制御レジスタ (ESCR) のビット構成を , 表 15.13-5 に各ビットの
機能を示します。
図 15.13-5 拡張通信制御レジスタ (ESCR) のビット構成
ESCR
bit15
・・・・・・・・・・・・・・・・・・・・・ bit8
アドレス:
ch.0 000061H
ch.1 000071H
ch.2 000081H
ch.3 000091H
ch.4 000561H
ch.5 000571H
－
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
SOP
－
－
－
－
L2
L1
L0
R/W
－
－
－
－
R/W
R/W R/W
L2
0
0
0
0
1
L1
0
0
1
1
0
L0
0
1
0
1
0
初期値
0----000B
データ長選択ビット
8ビット長
5ビット長
6ビット長
7ビット長
9ビット長
未定義ビット
リード時,値は不定です。ライト時,影響しません。
SOP
R/W
:リード/ライト可能
:初期値
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0
1
シリアル出力端子セットビット
書込み時
読出し時
影響なし
常に”0”をリード
SOT端子を”H”にセット
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615
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
MB91470/480 シリーズ
表 15.13-5 拡張通信制御レジスタ (ESCR) の各ビットの機能説明
ビット名
機能
• シリアル出力端子を "H" にセットするビットです。本ビットに "1"
bit7
bit6
∼
bit3
SOP：
シリアル出力
端子セット
ビット
未定義ビット
を書いたときに SOT 端子を "H" にしますが , その後 , 本ビットに "0"
を書く必要はありません。
• リードした場合 , 常に "0" が読み出されます。
( 注意事項 )
シリアルデータ送信中に , 本ビットの設定をしないでく
ださい。
リードした場合：値は不定です。
ライトした場合：影響しません。
送受信データのデータ長を指定します。
"000B" に設定した場合：データ長は , 8 ビットに設定されます。
bit2
∼
bit0
L2 ∼ L0:
データ長選択
ビット
"001B" に設定した場合：データ長は , 5 ビットに設定されます。
"010B" に設定した場合：データ長は , 6 ビットに設定されます。
"011B" に設定した場合：データ長は , 7 ビットに設定されます。
"100B" に設定した場合：データ長は , 9 ビットに設定されます。
( 注意事項 )
616
上記の設定以外は禁止です。
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15.13.5
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
受信データレジスタ / 送信データレジスタ
(RDR0/RDR1/TDR0/TDR1)
受信データと送信データレジスタは同一アドレスに配置されています。読み出した
場合は受信データレジスタとして機能し , 書き込んだ場合は送信データレジスタと
して機能します。
■ 受信データレジスタ (RDR0/RDR1)
図 15.13-6 にシリアル受信レジスタ (RDR0/RDR1) のビット構成を示します。
図 15.13-6 受信データレジスタ (RDR0/RDR1) のビット構成
RDR1/RDR0
アドレス
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
000066H
000076H
000086H
000096H
000566H
000576H
D8
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
R
初期値
00000000B
R：リードオンリ
受信データレジスタ (RDR0/RDR1) は , シリアルデータ受信用の 9 ビットのデータバッ
ファレジスタです。
• シリアル入力端子 (SIN 端子 ) に送られてきたシリアルデータ信号がシフトレジスタ
で変換されて , 受信データレジスタ (RDR0/RDR1) に格納されます。
• データ長に応じ , 以下のように上位ビットから順に "0" となります。
データ長
D8
D7
D6
D5
D4
D3
D2
D1
D0
9 ビット
X
X
X
X
X
X
X
X
X
8 ビット
0
X
X
X
X
X
X
X
X
7 ビット
0
0
X
X
X
X
X
X
X
6 ビット
0
0
0
X
X
X
X
X
X
5 ビット
0
0
0
0
X
X
X
X
X
• 受信データが受信データレジスタ (RDR0/RDR1) に格納されると , 受信データフル
フラグビット (SSR：RDRF) が "1" にセットされます。受信割込みが許可されている
場合は (SSR：RIE=1) , 受信割込み要求を発生します。
• 受信データレジスタ (RDR0/RDR1) は , 受信データフルフラグビット (SSR：RDRF) が
"1" の状態で読み出してください。受信データフルフラグビット (SSR：RDRF) は , シリ
アル受信データレジスタ (RDR0/RDR1) を読み出すと自動的に "0" にクリアされます。
• 受信エラーが発生 (SSR：ORE) した場合 , 受信データレジスタ (RDR0/RDR1) のデー
タは無効となります。
• 9 ビット長転送の場合の RDR0/RDR1 の読出しは 16 ビットアクセスで行います。
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
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＜注意事項＞
• 受信 FIFO 使用時は , 受信 FIFO に所定のデータ数を受信したら RDRF が "1" にセット
されます。
• 受信 FIFO 使用時は , 受信 FIFO がエンプティになると RDRF が "0" にクリアされます。
• 受信 FIFO 使用時に , 受信エラーが発生 (SSR：ORE が "1") した場合 , 受信 FIFO の許
可ビットはクリアされ , 受信データを受信 FIFO には格納しません。
■ 送信データレジスタ (TDR0/TDR1)
図 15.13-7 に送信データレジスタのビット構成を示します。
図 15.13-7 送信データレジスタ (TDR0/TDR1) のビット構成
TDR1/TDR0
アドレス
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
000066H
000076H
000086H
000096H
000566H
000576H
D8
D7
D6
D5
D4
D3
D2
D1
D0
W
W
W
W
W
W
W
W
W
初期値
11111111B
W：ライトオンリ
送信データレジスタ (TDR0/TDR1) は , シリアルデータ送信用の 9 ビットデータバッ
ファレジスタです。
• 送信動作が許可されている場合に (SCR：TXE=1) , 送信するデータを送信データレ
ジスタ (TDR0/TDR1) に書き込むと送信データが送信用シフトレジスタに転送され ,
シリアルデータに変換されてシリアルデータ出力端子 (SOT 端子 ) から送出されま
す。
• データ長に応じ , 以下のように上位ビットから順に無効データとなります。
表 15.13-6 送信データレジスタ (TDR0/TDR1) の無効データ
データ長
D8
D7
D6
D5
D4
D3
D2
D1
D0
9 ビット
X X
X
X
X
X
X
X
X
8 ビット
無効
X
X
X
X
X
X
X
X
7 ビット
無効
無効
X
X
X
X
X
X
X
6 ビット
無効
無効
無効
X
X
X
X
X
X
5 ビット
無効
無効
無効
無効
X
X
X
X
X
• 送信データエンプティフラグ (SSR：TDRE) は , 送信データが送信データレジスタ
(TDR0/TDR1) に書き込まれると "0" にクリアされます。
• 送信データエンプティフラグ (SSR：TDRE) は , 送信データが送信用シフトレジスタ
へ転送されて送信が開始されると , 送信 FIFO が禁止または送信 FIFO がエンプティ
の場合 , "1" にセットされます。
618
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
• 送信データエンプティフラグ (SSR：TDRE) が "1" の場合は , 次の送信用データを書
き込むことができます。送信割込みが許可されている場合には送信割込みが発生し
ます。次の送信データの書込みは , 送信割込みの発生によるか , 送信データエンプ
ティフラグ (SSR：TDRE) が "1" の状態で行ってください。
• 送信データエンプティフラグ (SSR：TDRE) が "0" で送信 FIFO が禁止または送信
FIFO がフルのときは , 送信データレジスタ (TDR0/TDR1) に送信データを書き込む
ことはできません。
• 9 ビット長転送の場合 , TDR0/TDR1 への書込みは 16 ビットアクセスで行います。
＜注意事項＞
• 送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し専用の
レジスタです。2 つのレジスタは同一アドレスに配置されているため , 書込み値と読出
し値が異なります。したがって , INC/DEC 命令などリードモディファイライト (RMW)
系命令は使用できません。
• 送信 FIFO 使用時の送信データエンプティフラグ (SSR：TDRE) のセットタイミングは ,
「15.14.4 送信 FIFO 使用時の割込み発生とフラグセットの タイミング」を参照してく
ださい。
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
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ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
15.13.6
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルクロックの分周
比を設定します。
■ ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
図 15.13-8 にボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成を示し
ます。
図 15.13-8 ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
アドレス:
bit15
BGR0
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit14
bit13
000065H
000075H
000085H
000095H
000565H
000575H
－
bit12
bit11
bit10
bit9
bit8
bit7
bit6
bit4
R/W
R/W
R/W
R/W
000064H
000074H
000084H
000094H
000564H
000574H
bit3
bit2
bit1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
bit0
（BGR0）
BGR1
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit5
（BGR1）
－
R/W
R/W
-0000000B
00000000B
BGR0
ライト
リード
ボーレートジェネレータレジスタ0
リロードカウンタビット0～7に書込み
BGR0の設定値の読出し
BGR1
ライト
リード
ボーレートジェネレータレジスタ1
リロードカウンタビット8～14に書込み
BGR1の設定値の読出し
未定義ビット
リードした場合,値は不定です。
ライトした場合,影響しません。
R/W :リード/ライト可能
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) に値を設定します。
• BGR0 は下位ビット , BGR1 は上位ビットに対応し , カウントするリロード値の書き
込み , BGR0/BGR1 の設定値の読出しが可能です。
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むとリ
ロードカウンタはカウントを開始します。
620
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
＜注意事項＞
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) への書込みは , 16 ビットアクセ
スで行ってください。
• リロード値が偶数の場合 , シリアルクロックの "H" 幅と "L" 幅は SCINV ビットの設定
によって以下のようになります。奇数の場合 , シリアルクロックの "H" 幅と "L" 幅は同
じになります。
- SCINV=0 のとき , シリアルクロックの "H" 幅が周辺クロック (CLKP) 1 サイクル分
長くなります。
- SCINV=1 のとき , シリアルクロックの "L" 幅が周辺クロック (CLKP) 1 サイクル分長
くなります。
• リロード値は 1 以上を設定してください。ただし , 本 CSIO どうしをマスタとスレーブ
に使用する場合には , マスタとなる CSIO のリロード値は 3 以上を設定してください。
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) の設定値を変更した場合 , カウ
ンタ値が "0000H" になってから , 新しい設定値がリロードされます。したがって , 新し
い設定値を即有効にしたい場合は , BGR0/BGR1 の設定値を変更した後 , CSIO リセッ
ト (UPCL) を実行してください。
• 受信 FIFO 使用時 , 受信 FIFO アイドル検出許可ビット (FCR1:FRIIE) を "1" に設定して
スレーブモードで動作させる場合 , BGR0/BGR1 にボーレートを設定してください。
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621
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
MB91470/480 シリーズ
FIFO 制御レジスタ 1(FCR1)
15.13.7
FIFO 制御レジスタ (FCR1) は , FIFO のテスト設定 , 送受信 FIFO の選択 , 送信 FIFO
割込み許可の設定および割込みフラグの制御を行います。
■ FIFO 制御レジスタ 1(FCR1) のビット構成
図 15.13-9 に FIFO 制御レジスタ 1 (FCR1) のビット構成を , 表 15.13-7 に各ビットの機
能を示します。
図 15.13-9 FIFO 制御レジスタ 1(FCR1) のビット構成
FCR1
アドレス:
ch.0 00006EH
ch.1 00007EH
ch.2 00008EH
ch.3 00009EH
ch.4 00056EH
ch.5 00057EH
bit15
bit14
bit13
－
－
－
－
－
－
bit12
bit11
bit10
bit9
FLSTE FRIIE FDRQ FTIE
R/W
R/W
R/W
R/W
bit8
・・・・・・・・・・・・・・・・・・・・・
bit7
bit0
（FCR0）
FSEL
初期値
---00100B
R/W
FIFO選択ビット
FSEL
0
1
送信FIFO：FIFO1, 受信FIFO：FIFO2
送信FIFO：FIFO2, 受信FIFO：FIFO1
FTIE
0
1
送信FIFO割込み許可ビット
送信FIFO割込み禁止
送信FIFO割込み許可
FDRQ
送信FIFOデータ要求ビット
送信FIFOデータ要求なし
送信FIFOデータ要求あり
0
1
FRIIE
0
1
受信FIFOアイドル検出許可ビット
受信FIFOアイドル検出禁止
受信FIFOアイドル検出許可
FLSTE
0
1
再送データロスト検出許可ビット
データロスト検出禁止
データロスト検出許可
未定義ビット
リード時,値は不定です。ライト時,影響しません。
R/W
:リード/ライト可能
未定義ビット
常に"0"を設定してください。
:初期値
622
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
表 15.13-7 FIFO 制御レジスタ 1(FCR1) の各ビットの機能説明 (1 / 2)
ビット名
機能
bit15,
bit14
未定義ビット
本ビットには必ず "0" を設定してください。
bit13
未定義ビット
リードした場合：値は不定です。
ライトした場合：影響しません。
bit12
FLSTE：
再送データ
ロスト検出
許可ビット
FLST ビット検出を許可するビットです。
"0" に設定した場合：FLST ビット検出禁止
"1" に設定した場合：FLST ビット検出許可
( 注意事項 ) 本ビットに "1" を設定する場合 , FSET ビットに "1"
を設定してから本ビットに "1" を設定してください。
bit11
FRIIE:
受信 FIFO
アイドル検出
許可ビット
受信 FIFO に有効なデータが存在した状態で 8 ビットタイマ以上の
受信アイドル状態を検出するかどうかを設定するビットです。受
信割込みが許可 (SCR:RIE=1) されていると , 受信アイドル状態が検
出されると受信割込みが発生します。
"0" に設定した場合：受信アイドル状態検出禁止
"1" に設定した場合：受信アイドル状態検出許可
送信 FIFO のデータ要求ビットです。
本ビットが "1" のとき , 送信データを要求していることを示しま
す。このとき , 送信 FIFO 割込みが許可 (FTIE=1) されていると , 送
信 FIFO 割込み要求を出力されます。
FDRQ セット条件
• FBYTE1/FBYTE2( 送信用 )=0 ( 送信 FIFO がエンプティ )
• 送信 FIFO のリセット
bit10
FDRQ：
送信 FIFO
データ要求
ビット
FDRQ リセット条件
• 本ビットへの "0" 書込み
• 送信 FIFO がフルになった場合
( 注意事項 )
bit9
FTIE：
送信 FIFO 割込み
許可ビット
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FBYTE1/FBYTE2( 送信用 )=0 のときに本ビットへの
"0" 書込みは禁止です。
本ビットが "0" のときに FSEL ビットの変更は禁止
です。
本ビットに "1" を設定した場合 , 動作に影響を与えま
せん。
リードモディファイライト (RMW) 系命令時 , "1" が
読み出されます。
送信 FIFO の割込み許可ビットです。本ビットに "1" を設定すると
FDRQ ビットが "1" のときに割込みが発生します。
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623
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
MB91470/480 シリーズ
表 15.13-7 FIFO 制御レジスタ 1(FCR1) の各ビットの機能説明 (2 / 2)
ビット名
bit8
624
FSEL：
FIFO 選択
ビット
機能
送受信 FIFO を選択するビットです。
"0" に設定した場合：送信 FIFO：FIFO1, 受信 FIFO：FIFO2 に割り
当てられます。
"1" に設定した場合：送信 FIFO：FIFO2, 受信 FIFO：FIFO1 に割り
当てられます。
( 注意事項 ) 本ビットは , FIFO リセット (FCL2, FCL1=1) ではクリ
アされません。
本ビットを変更する場合は , FIFO 動作禁止 (FE2,
FE1=0) および送受信禁止 (TXE=RXE=0) にしてから
行ってください。
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
FIFO 制御レジスタ 0 (FCR0)
15.13.8
FIFO 制御レジスタ 0 (FCR0) は , FIFO 動作の許可 / 禁止 , FIFO リセット , リードポ
インタの保存 , 再送信設定を行います。
■ FIFO 制御レジスタ 0(FCR0) のビット構成
図 15.13-10 に FIFO 制御レジスタ 0 (FCR0) のビット構成を , 表 15.13-8 に各ビットの機
能を示します。
図 15.13-10 FIFO 制御レジスタ 0(FCR0) のビット構成
FCR0
bit15
・・・・・・・・・・・・・・・・・・・・・ bit8
bit7
（FCR1）
アドレス:
ch.0 00006FH
ch.1 00007FH
ch.2 00008FH
ch.3 00009FH
ch.4 00056FH
ch.5 00057FH
－
( －)
FSET
0
1
:初期値
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bit2
bit1
R
R/W
R/W
R/W
R/W
R/W
FIFO2動作許可ビット
FIFO2動作禁止
FIFO2動作許可
0
1
:リードオンリ
bit3
FE2
0
1
FCL2
R
bit4
FIFO1動作許可ビット
FIFO1動作禁止
FIFO1動作許可
0
1
:リード/ライト可能
bit5
FE1
0
1
FCL1
R/W
bit6
FLST FLD FSET FCL2 FCL1 FE2
bit0
初期値
FE1 -0000000B
R/W
FIFO1リセットビット
書込み時
読出し時
影響なし
常に”0”をリード
FIFO1リセット
FIFO2 リセットビット
書込み時
読出し時
影響なし
常に”0”をリード
FIFO2リセット
FIFOポインタ保存ビット
書込み時
読出し時
保存しない
常に”0”をリード
保存実行
FLD
0
1
FIFOポインタリロードビット
リロードしない
リロード実行
FLST
0
1
FIFO再送データロストフラグビット
データロストなし
データロストあり
未定義ビット
リード時,常に "0" をリード。ライト時,常に "0" をライト
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625
第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
MB91470/480 シリーズ
表 15.13-8 FIFO 制御レジスタ 0(FCR0) の各ビットの機能説明 (1 / 2)
ビット名
bit7
未定義ビット
機能
リードした場合：常に "0" が読み出されます。
ライトした場合：常に "0" を書き込んでください。
送信 FIFO の再送データが失われたことを示すビットです。
FLST セット条件
• FIFO 制御レジスタ 1(FCR1) の FLSTE ビットが "1" で送信 FIFO のラ
イトポインタと FSET ビットによって保存したリードポインタが一
致しているときに FIFO へ書き込んだ場合
bit6
FLST：
FIFO 再送
データロスト
フラグビット
FLST リセット条件
• FIFO リセット (FCL への "1" 書込み )
• FLST ビットへの "1" 書込み
本ビットに "1" が設定されると FSET ビットで保存したリードポイン
タが示すデータを上書きしてしまい , エラーが発生しても FLD ビット
によって再送の設定ができません。本ビットに "1" が設定された状態
で再送を行う場合には FIFO リセットを実施し , 再度 FIFO にデータを
書き込んでください。
bit5
bit4
bit3
626
FLD：
FIFO ポインタ
リロード
ビット
送信 FIFO に FSET ビットによって保存したデータをリードポインタ
にリロードするビットです。本ビットは通信エラーなどが発生して再
送するときに使用します。
再送設定が完了した場合 , 本ビットは "0" になります。
( 注意事項 ) 本ビットが "1" にセットされている間 , リードポインタ
へのリロード中なので FIFO リセット以外の書込みは行
わないでください。
FIFO 許可状態または送信中 , 本ビットに "1" を設定する
ことは禁止です。
TIE ビットと TBIE ビットは "0" にしてから本ビットに
"1" を書き込み , 送信 FIFO 許可後 , TIE ビットと TBIE
ビットを "1" にしてください。
FSET：
FIFO ポインタ
保存ビット
送信 FIFO のリードポインタを保存するビットです。
送信前にリードポインタを保存すると , 通信エラーなどが発生した場
合 , FLST ビットが "0" であれば再送可能となります。
"1" に設定した場合：現在のリードポインタの値を保存します。
"0" に設定した場合：影響しません。
( 注意事項 ) 送信バイト数 (FBYTE1/FBYTE2) が "0" を示していると
きに本ビットを "1" に設定してください。
FCL2：
FIFO2
リセット
ビット
FIFO2 をリセットするビットです。
本ビットを "1" に設定すると , FIFO2 の内部状態を初期化します。
FCR0:FLST ビットのみ初期化され , FCR1/FCR0 レジスタのほかのビッ
トは保持されます。
( 注意事項 ) 送受信を禁止してから , FIFO2 リセットを実行してくだ
さい。
送信 FIFO 割込み許可ビットを "0" にしてから実行して
ください。
FBYTE2 レジスタの有効データ数は "0" になります。
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
表 15.13-8 FIFO 制御レジスタ 0(FCR0) の各ビットの機能説明 (2 / 2)
ビット名
bit2
FCL1：
FIFO1
リセット
ビット
機能
FIFO1 をリセットするビットです。
本ビットを "1" に設定すると , FIFO1 の内部状態を初期化します。
FCR1:FLST1 ビットのみ初期化され , FCR1/FCR0 レジスタのほかの
ビットは保持されます。
( 注意事項 ) 送受信を禁止してから , FIFO1 リセットを実行してくだ
さい。
送信 FIFO 割込み許可ビットを "0" にしてから実行して
ください。
FBYTE1 レジスタの有効データ数は "0" になります。
FIFO2 の動作を許可 / 禁止するビットです。
• FIFO2 を使用する場合 , 本ビットに "1" を設定してください。
• FIFO2 を送信 FIFO に設定し (FCR1:FSEL=1), 本ビットに "1" を書き
込んだときに FIFO2 にデータが存在し , UART が送信許可 (TXE=1)
のとき , 直ちに送信を開始します。このとき , TIE ビットと TBIE ビッ
トを "0" にしてから本ビットに "1" を書き込み , TIE ビットと TBIE
bit1
FE2：
FIFO2 動作
許可ビット
ビットを "1" にしてください。
• FSEL ビットによって受信 FIFO として選択された場合 , 受信エラー
が発生すると本ビットは "0" にクリアされ , 受信エラーがクリアさ
れない限り , 本ビットに "1" を設定することはできません。
• 送信 FIFO で使用する場合には送信バッファがエンプティ(TDRE=1),
受信 FIFO で使用する場合には受信バッファがエンプティ(RDRF=0)
のときに本ビットに "1" または "0" を設定してください。
• FIFO2 を禁止にしても FIFO2 の状態は保持されます。
FIFO1 の動作を許可 / 禁止するビットです。
• FIFO1 を使用する場合 , 本ビットに "1" を設定してください。
• FIFO1 を送信 FIFO に設定し (FCR1:FSEL=0), 本ビットに "1" を書き
込んだときに FIFO1 にデータが存在し , UART が送信許可 (TXE=1)
のとき , 直ちに送信を開始します。このとき , TIE ビットと TBIE ビッ
トを "0" にしてから本ビットに "1" を書き込み , TIE ビットと TBIE
bit0
FE1：
FIFO1 動作
許可ビット
ビットを "1" にしてください。
• FSEL ビットによって受信 FIFO として選択された場合 , 受信エラー
が発生すると本ビットは "0" にクリアされ , 受信エラーがクリアさ
れない限り , 本ビットに "1" を設定することはできません。
• 送信 FIFO で使用する場合には送信バッファがエンプティ(TDRE=1),
受信 FIFO で使用する場合には受信バッファがエンプティ(RDRF=0)
のときに本ビットに "1" または "0" を設定してください。
• FIFO1 を禁止にしても FIFO1 の状態は保持されます。
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジス
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FIFO バイトレジスタ (FBYTE1/FBYTE2)
15.13.9
FIFO バイトレジスタ (FBYTE1/FBYTE2) は , FIFO の有効なデータ数を示します。
■ FIFO バイトレジスタ (FBYTE1/FBYTE2) のビット構成
図 15.13-11 に FIFO バイトレジスタ (FBYTE1/FBYTE2) のビット構成を示します。
図 15.13-11 FIFO バイトレジスタ (FBYTE1/FBYTE2) のビット構成
アドレス:
bit15
bit14
bit13
bit11
bit10
bit9
bit8
bit7
00006DH
00007DH
00008DH
00009DH
00056DH
00057DH
bit5
R/W
R/W
R/W
R/W
R/W
bit4
bit3
bit2
bit1
bit0
（FBYTE1）
R/W
R/W
R/W
R/W
FBYTE2
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit6
（FBYTE2）
FBYTE1
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit12
00006CH
00007CH
00008CH
00009CH
00056CH
00057CH
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
R/W
R/W
FBYTE1
ライト
リード
FIFO1データ数表示ビット
転送数を設定
有効なデータ数を読出し
FBYTE2
ライト
リード
FIFO2データ数表示ビット
転送数を設定
有効なデータ数を読出し
00000000B
R/W : リード/ライト可能
リード（有効なデータ数）
送信時：FIFOに書き込まれ, 送信されていないデータ数
受信時：FIFOに受信されたデータ数
ライト（転送数）
送信時：00Hに設定
受信時：受信割込み発生のデータ数を設定
FBYTE1/FBYTE2 レジスタは , FIFO の有効なデータ数を示し , FCR1：FSEL ビットの設
定によって以下のようになります。
表 15.13-9 データ数表示
FSEL
FIFO 選択
バイト数表示
0
FIFO2：受信 FIFO, FIFO1：送信 FIFO
FIFO2：FBYTE2, FIFO1：FBYTE1
1
FIFO2：送信 FIFO, FIFO1：受信 FIFO
FIFO2：FBYTE2, FIFO1：FBYTE1
• FBYTE レジスタの転送数の初期値は "08H" です。
• 受信 FIFO の FBYTE に受信割込みフラグを発生させるデータ数を設定します。その
設定された転送数と FBYTE レジスタのデータ表示が一致すると割込みフラグ
(RDRF) が "1" にセットされます。
• 受信 FIFO アイドル検出許可ビット (FRIIE) が "1" で受信 FIFO に存在するデータ数が
転送数に達しない場合 , 受信アイドル状態がボーレートクロックで 8 クロック以上続
くと割込みフラグ (RDRF) が "1" にセットされます。8 クロックカウント中 , RDR0/
RDR1 を読み出すとそのカウンタは "0" にリセットされ , 再度 8 クロックをカウント
します。受信 FIFO が禁止されるとそのカウンタは "0" にリセットされます。受信
FIFO にデータが残っている状態で受信 FIFO を許可すると再度 , カウントを開始しま
す。
628
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第 15 章 マルチファンクション シリアルインタフェース
15.13 CSIO ( クロック同期シリアルインタフェース ) の レジ
• マスタ動作でデータを受信する場合 ( マスタ受信 ), TIE ビットと TBIE ビットを "0"
にして送信 FIFO の FBYTE1/FBYTE2 レジスタに受信データ数を設定し , FDRQ ビッ
トに "0" を書きます。その後 , TXE ビットが "1" のときに設定データ分のシリアル
クロックが出力され , 設定値分データを受信することができます。
TIE ビット , TBIE
ビットに "1" を設定したい場合には FDRQ が "1" になった後に "1" に設定してくだ
さい。
＜注意事項＞
• マスタ動作で , データを受信するとき以外 , 送信 FIFO の FBYTE1/FBYTE2 には "00H"
を設定してください。
• マスタ動作でデータを受信するときの送信データ数の設定は送信FIFOがエンプティで
TIE ビット , TBIE ビットが "0" のときに行ってください。
• マスタ動作でデータを受信中に受信禁止 (RXE=0) にする場合には , 送信 FIFO を禁止
にしてから送受信を禁止にしてください。
• 受信 FIFO の FBYTE1/FBYTE2 には "1" 以上のデータを設定してください。
• 受信 FIFO の FBYTE1/FBYTE2 の変更は受信を禁止してから変更してください。
• 本レジスタはリードモディファイライト (RMW) 系命令を使用することはできません。
• FIFO 容量を超えた設定は禁止です。
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第 15 章 マルチファンクション シリアルインタフェース
15.14 CSIO ( クロック同期シリアルインタフェース ) の 割込み
15.14
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CSIO ( クロック同期シリアルインタフェース ) の
割込み
CSIO ( クロック同期シリアルインタフェース ) の割込みには受信割込みと送信割込
みがあり , 次に示す要因で割込み要求を発生させることができます。
• 受信データが受信データレジスタ (RDR0/RDR1) にセットされた場合 , または受
信エラーが発生した場合
• 送信データが送信データレジスタ (TDR0/TDR1) から送信用シフトレジスタに転送
され , 送信が開始された場合
• 送信バスアイドル ( 送信動作なし )
• 送信 FIFO データ要求
■ CSIO の割込み
CSIO の割込み制御ビットと割込み要因は表 15.14-1 のようになっています。
表 15.14-1 CSIO の割込み制御ビットと割込み要因
割込み
割込み 要求
フラグ
の種類 フラグ レジスタ
ビット
割込み要因
割込み要因
許可ビット
1 バイト受信
割込み要求
フラグのクリア
受信データ (RDR0/RDR1) の読出し
FBYTE1/FBYTE2 設定
値分受信
RDRF
SSR
受信
ORE
TDRE
SSR
SSR
FRIIE ビットが "1" で受
信 FIFO に有効なデー
タが存在した状態で 8
ビットタイマ以上の受
信アイドル状態検出
SCR:RIE
受信 FIFO がエンプティになるまでの
受信データ (RDR0/RDR1) の読出し
オーバランエラー
受信エラーフラグクリアビット
(SSR:REC) への "1" 書込み
送信レジスタが
エンプティ
送信データ (TDR0/TDR1) への書込み
, または送信 FIFO 動作許可ビットが
"0" で送信 FIFO に有効なデータが存
在しているときに送信 FIFO 動作許可
ビットへの "1" 書込み ( 送信再送 ) *
SCR:TIE
TBI
SSR
送信動作なし
送信データ (TDR0/TDR1) への書込み
, または送信 FIFO 動作許可ビットが
SCR:TBIE "0" で送信 FIFO に有効なデータが存
在しているときに送信 FIFO 動作許可
ビットへの "1" 書込み ( 送信再送 ) *
FDRQ
FCR1
送信 FIFO が
エンプティ
FIFO 送信データ要求ビット
FCR1:FTIE (FCR1:FDRQ) への "0" 書込みまたは
送信 FIFO がフル
送信
* : TDRE ビットが "0" になってから TIE ビットを "1" にしてください。
630
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第 15 章 マルチファンクション シリアルインタフェース
15.14 CSIO ( クロック同期シリアルインタフェース ) の 割込
受信割込み発生とフラグセットのタイミング
15.14.1
受信時の割込みとしては , 受信完了 (SSR:RDRF) および受信エラーの発生 (SSR：
ORE) があります。
■ 受信割込み発生とフラグセットのタイミング
最終データビットが検出されることにより , 受信データが受信データレジスタ (RDR0/
RDR1) に格納されます。受信が完了したとき (SSR:RDRF=1) または受信エラーが発生
(SSR : ORE=1) すると各フラグがセットされます。そのとき , 受信割込みが許可 (SSR :
RIE=1) されていると受信割込みが発生します。
＜注意事項＞
受信エラーが発生した場合は , 受信データレジスタ (RDR0/RDR1) のデータは無効となり
ます。
図 15.14-1 受信動作とフラグセットのタイミング
SCK
SIN
D0
D1
D2
D3
D4
D5
D6
D7
受信データ
サンプリング
RDRF
(注意事項)
図は, 以下の条件でのタイミングを表しています。
SCR：MS=1, SPI=0
ESCR：L2～L0=000B
SMR:SCINV=0, BDS=0, SCKE=0, SOE=0
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受信割込み発生
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第 15 章 マルチファンクション シリアルインタフェース
15.14 CSIO ( クロック同期シリアルインタフェース ) の 割込み
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図 15.14-2 ORE( オーバランエラー ) フラグセットタイミング
SCK
SIN
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2 D3
D4 D5 D6 D7
受信データ
サンプリング
RDRF
ORE
(注意事項)
オーバランエラー発生
・図は, 以下の条件でのタイミングを表しています。
SCR：MS=1, SPI=0
ESCR：L2～L0=000B
SMR:SCINV=0, BDS=0, SCKE=0, SOE=0
・受信データが読み出される前に(RDRF=1), 次のデータが転送されるとオーバランエラーが発生します。
632
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15.14.2
第 15 章 マルチファンクション シリアルインタフェース
15.14 CSIO ( クロック同期シリアルインタフェース ) の 割込
受信 FIFO 使用時の割込み発生とフラグセットの
タイミング
受信 FIFO 使用時の割込みは , FBYTE1/FBYTE2 レジスタ (FBYTE1/FBYTE2) の設
定値分のデータを受信すると発生します。
■ 受信 FIFO 使用時の受信割込み発生とフラグセットのタイミング
受信 FIFO 使用時の割込み発生は , FBYTE1/FBYTE2 レジスタの設定値によって決定さ
れます。
• FBYTE1/FBYTE2 レジスタの転送数設定分のデータを受信するとシリアルステータ
スレジス
タの受信データフルフラグ (SSR:RDRF) が "1" にセットされます。このとき , 受信割
込みが許可 (SCR:RIE) されていると受信割込みを発生します。
• 受信 FIFO アイドル検出許可ビット (FRIIE) が "1" で受信 FIFO に存在するデータ数
が転送数に達しない場合 , 受信アイドル状態がボーレートクロックで 8 クロック以
上続くと割込みフラグ (RDRF) が "1" にセットされます。8 クロックカウント中 ,
RDR0/RDR1 を読み出すとそのカウンタは "0" にリセットされ , 再度 8 クロックをカ
ウントします。受信 FIFO が禁止されるとそのカウンタは "0" にリセットされます。
受信 FIFO にデータが残っている状態で受信 FIFO を許可すると再度 , カウントを開
始します。
• 受信FIFOがエンプティになるまで受信データ(RDR0/RDR1)を読み出すと, 受信デー
タフルフラグ (SSR:RDRF) はクリアされます。
• 受信有効データ数表示が FIFO 容量を示した状態で , 次のデータを受信するとオーバ
ランエラー (SSR:ORE=1) が発生します。
図 15.14-3 受信 FIFO 使用時の受信割込み発生タイミング
SCK
受信データ
1バイト目
2バイト目
3バイト目
4バイト目
6バイト目
7バイト目
3
FIFOBYTE(受信)
有効バイト表示
5バイト目
0
1
2
3 2
1 0
1
2
3
2 1
0
1
RDRF
RDR0/RDR1
の読出し
FBYTE設定(転送数)と受信データ数が
一致したことにより割込み発生
CM71-10134-8
全受信データの読出し
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633
第 15 章 マルチファンクション シリアルインタフェース
15.14 CSIO ( クロック同期シリアルインタフェース ) の 割込み
MB91470/480 シリーズ
図 15.14-4 ORE ( オーバランエラー ) フラグビットのセットタイミング
SCK
受信データ
1バイト目
2バイト目
3バイト目
5バイト目
6バイト目
63
64
7バイト目
60
FIFOBYTE(受信)
有効バイト表示
4バイト目
59
60
61
62
RDRF
ORE
FIFOBYTE(受信)設定数＋1と受信データ数が
一致したことにより割込みを発生
オーバランエラー発生
(注意事項) FIFO表示がFIFO容量を示した状態で, 次のデータを受信すると, オーバランエラーが発生します。
図は, 64バイトのFIFO容量を使用した場合を示しています。
634
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CM71-10134-8
MB91470/480 シリーズ
15.14.3
第 15 章 マルチファンクション シリアルインタフェース
15.14 CSIO ( クロック同期シリアルインタフェース ) の 割込
送信割込み発生とフラグセットのタイミング
送信時の割込みとしては , 送信データが送信データレジスタ (TDR0/TDR1) から送信
用シフトレジスタに転送され (SSR：TDRE=1) て送信が開始された場合と , 送信動
作をしていないとき (SSR：TBI=1) に発生します。
■ 送信割込み発生とフラグセットのタイミング
● 送信データエンプティフラグ (TDRE) のセットタイミング
送信データレジスタ (TDR0/TDR1) に書き込まれたデータが送信シフトレジスタに転送
されると , 次のデータの書込みが可能な状態 (SSR:TDRE=1) になります。そのとき , 送
信割込みが許可 (SCR:TIE=1) されていると送信割込みが発生します。TDRE ビットは
リードオンリビットなので , 送信データレジスタ (TDR0/TDR1) へのデータ書込みによ
り "0" にクリアされます。
図 15.14-5 送信データエンプティフラグ (TDRE) のセットタイミング
SCK
送信データ
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
TDRE
TDR0/TDR1
への書込み
送信割込みが発生
● 送信バスアイドルフラグ (TBI) のセットタイミング
送信データレジスタがエンプティ (TDRE=1) で送信動作をしていないとき , SSR：TBI
ビットは "1" にセットされます。このとき , 送信バスアイドル割込みが許可 (SCR：
TBIE=1) されていると送信割込みが発生します。送信データレジスタ (TDR0/TDR1) に
送信データをセットすると , TBI ビットおよび送信割込み要求はクリアされます。
図 15.14-6 送信バスアイドルフラグ (TBI) のセットタイミング
SCK
送信データ
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1
D2
D3
D4
D5
TBI
TDRE
TDR0/TDR1
への書込み
CM71-10134-8
バスアイドルによる
送信割込みが発生
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635
第 15 章 マルチファンクション シリアルインタフェース
15.14 CSIO ( クロック同期シリアルインタフェース ) の 割込み
15.14.4
MB91470/480 シリーズ
送信 FIFO 使用時の割込み発生とフラグセットの
タイミング
送信 FIFO 使用時の割込みは , 送信 FIFO にデータが存在しないときに発生します。
■ 送信 FIFO 使用時の送信割込み発生とフラグセットのタイミング
• 送信 FIFO にデータが存在しない場合 , FIFO 送信データ要求ビット (FCR1：FDRQ)
が "1" にセットされます。このとき , FIFO 送信割込みが許可 (FCR1：FTIE=1) され
ていると送信割込みが発生します。
• 送信割込みが発生して送信 FIFO に必要なデータを書き込んだら , FIFO 送信データ
要求ビット (FCR1：FDRQ) に "0" を書き込んで割込み要求をクリアしてください。
• 送信 FIFO がフルになると FIFO 送信データ要求ビット (FCR1:FDRQ) は "0" になり
ます。
• 送信 FIFO のデータの存在は , FIFO バイトレジスタ (FBYTE1/FBYTE2) を読み出す
ことで確認できます。
FBYTE1/FBYTE2 = 00H のときは , 送信 FIFO にデータが存在していないことを示し
ます。
図 15.14-7 送信 FIFO 使用時の送信割込み発生タイミング
SCK
送信データ
FIFOBYTE表示
1バイト目
0
1
2
1
2バイト目
0
3バイト目
1
4バイト目
0
FDRQ
TDRE
“0”書込みでクリア
送信割込み発生 *1
送信FIFO
への書込み
送信バッファがエンプティ*2
TXE
*1: 送信FIFOがエンプティのため, FDRQ=1にセットされる。
*2: 送信バッファレジスタにデータが存在しないため, TDRE=1にセットされる。
636
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第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
MB91470/480 シリーズ
15.15
CSIO ( クロック同期シリアルインタフェース ) の
動作
転送方式はクロック同期式となります。
■ CSIO ( クロック同期シリアルインタフェース ) の動作
■ ノーマル転送 (I)
● 特長
表 15.15-1 ノーマル転送 (I) の特長
項目
説明
1
シリアルクロック (SCK) のマークレベル
"H"
2
送信データ出力タイミング
SCK の立下りエッジ
3
受信データのサンプリング
SCK の立上りエッジ
4
データ長
5 ビット∼ 9 ビット
● レジスタ設定
ノーマル転送 (I) に必要なレジスタの設定値を以下に示します。
表 15.15-2 ノーマル転送 (I) レジスタ設定
bit15 bit14 bit13 bit12 bit11 bit10
SCR/ UPCL MS
SMR
0
1/0
SPI
RIE
TIE
0
*
*
SSR/ REC
ESCR
0
−
−
−
−
−
−
TDR/
RDR
BGR1/
BGR0
bit5
bit4
TBIE RXE TXE MD2 MD1 MD0
−
*
bit9
*
bit8
*
bit7
bit6
bit3
bit2
bit1
bit0
SCINV BDS SCKE SOE
0
1
0
0
0
*
1/0
1/0
SOP
−
−
−
−
L2
L1
L0
−
0
−
−
−
−
*
*
*
−
D8
D7
D6
D5
D4
D3
D2
D1
D0
−
*
*
*
*
*
*
*
*
*
ORE RDRF TDRE TBI
−
−
−
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
*
*
*
*
*
*
*
*
*
*
*
*
*
*
*
1："1" を設定
0："0" を設定
*：ユーザが決める設定
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637
第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
MB91470/480 シリーズ
＜注意事項＞
上記ビットの設定値 (1/0) は , マスタ動作 , スレーブ動作で異なります。以下のように設定
してください。
マスタ送信時 ：SCR:MS=0, SMR:SCKE=1, SOE=1
マスタ受信時 ：SCR:MS=0, SMR:SCKE=1, SOE=0
スレーブ送信時：SCR:MS=1, SMR:SCKE=0, SOE=1
スレーブ受信時：SCR:MS=1, SMR:SCKE=0, SOE=0
● ノーマル転送 (I) タイミングチャート
図 15.15-1 ノーマル転送 (I) タイミングチャート
1バイト目
●送信動作
2バイト目
SCK
SOT
D0 D1 D2
D3
D4 D5 D6 D7 D0
D1 D2 D3 D4
D4 D5 D6 D7
D1
D5
D6
D7
D2 D3 D4 D5
D6
D7
TDRE
TDR RW
TXE
●受信動作
D0 D1
SIN
D2 D3
D0
サンプリング
RDRF
RDR RD
RXE
● 動作説明
(1) マスタ動作 (SCR:MS=0, SMR:SCKE=1 に設定します )
• 送信動作
① シリアルデータ出力許可(SMR:SOE=1), 送信動作許可(SCR:TXE=1)および受信動作
禁止 (SCR:RXE=0) にして TDR に送信データを書き込むと SSR:TDRE=0 となり , シ
リアルクロック (SCK) 出力の立下りエッジに同期して送信データを出力します。
② 最初の 1 ビット目の送信データが出力されると SSR:TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
638
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第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0), 送信動作許可 (SCR:TXE=1) および受信動
作許可 (SCR:RXE=1) にして TDR0/TDR1 にダミーデータを書き込むと , シリアル
クロック出力 (SCK) の立上りエッジで受信データをサンプリングします。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込み許可 (SCR:RIE=1) さ
れていると受信割込み要求を出力します。このとき , 受信データ (RDR0/RDR1) を
読み出すことができます。
③ 受信データ (RDR0/RDR1) を読み出すと , SSR:RDRF は "0" にクリアされます。
＜注意事項＞
• 受信動作のみを行う場合 , シリアルクロック (SCK) を出力させるために TDR にダミー
データを書いてください。
• 送受信 FIFO 許可時は , 転送させたいフレーム分のバイト数を FBYTE1/FBYTE2 レジ
スタに設定することで , 設定値分のフレームのシリアルクロック (SCK) が出力されま
す。
(2) スレーブ動作 (SCR:MS=1, SMR:SCKE=0 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1) および送信動作許可 (SCR:TXE=1) にして
TDR0/TDR1 に送信データを書き込むと SSR:TDRE=0 となり , シリアルクロック
(SCK) 入力の立下りエッジに同期して送信データを出力します。
② 最初の 1 ビット目の送信データが出力されると SSR;TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0) および受信動作許可 (SCR:RXE=1) にする
と , シリアルクロック入力 (SCK) の立上りエッジで受信データをサンプリングし
ます。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込み許可 (SCR:RIE=1) さ
れていると受信割込み要求を出力します。このとき , 受信データ (RDR0/RDR1) を
読み出すことができます。
③ 受信データ (RDR0/RDR1) を読み出すと , SSR:RDRF は "0" にクリアされます。
■ ノーマル転送 (II)
● 特長
表 15.15-3 ノーマル転送 (II) の特長
CM71-10134-8
項目
説明
1
シリアルクロック (SCK) のマークレベル
"L"
2
送信データ出力タイミング
SCK の立上りエッジ
3
受信データのサンプリング
SCK の立下りエッジ
4
データ長
5 ビット∼ 9 ビット
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第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
MB91470/480 シリーズ
● レジスタ設定
ノーマル転送 (II) に必要なレジスタの設定値を以下に示します。
表 15.15-4 ノーマル転送 (II) レジスタ設定
bit15 bit14 bit13 bit12 bit11 bit10
SCR/ UPCL MS
SMR
0
1/0
SPI
RIE
TIE
0
*
*
SSR/ REC
ESCR
0
−
−
−
−
−
−
TDR/
RDR
BGR1/
BGR0
bit9
bit8
bit07
bit6
bit5
TBIE RXE TXE MD2 MD1 MD0
*
*
*
bit4
−
bit3
bit2
bit1
bit0
SCINV BDS SCKE SOE
0
1
0
0
1
*
1/0
1/0
SOP
−
−
−
−
L2
L1
L0
−
0
−
−
−
−
*
*
*
−
D8
D7
D6
D5
D4
D3
D2
D1
D0
−
*
*
*
*
*
*
*
*
v
ORE RDRF TDRE TBI
−
−
−
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
*
*
*
*
*
*
*
*
*
*
*
*
*
*
*
1："1" を設定
0："0" を設定
*：ユーザが決める設定
＜注意事項＞
上記ビットの設定値 (1/0) は , マスタ動作 , スレーブ動作で異なります。以下のように設定
してください。
マスタ送信時
：SCR:MS=0, SMR:SCKE=1, SOE=1
マスタ受信時
：SCR:MS=0, SMR:SCKE=1, SOE=0
スレーブ送信時 ：SCR:MS=1, SMR:SCKE=0, SOE=1
スレーブ受信時 ：SCR:MS=1, SMR:SCKE=0, SOE=0
640
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第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
■ ノーマル転送 (II) タイミングチャート
図 15.15-2 ノーマル転送 (II) タイミングチャート
1バイト目
●送信動作
マークレベル
2バイト目
SCK
SOT
D0 D1 D2
D3 D4 D5 D6
D7 D0 D1
D2 D3 D4
D5 D6
D2 D3 D4
D5
D7
TDRE
TDR RW
TXE
●受信動作
SIN
D0 D1
D2 D3 D4
D5 D6 D7
D0 D1
D6
D7
サンプリング
RDRF
RDR RD
RXE
● 動作説明
(1) マスタ動作 (SCR:MS=0, SMR:SCKE=1 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1), 送信動作許可 (SCR:TXE=1) および受信動
作禁止 (SCR:RXE=0) にし , TDR0/TDR1 に送信データを書き込むと SSR:TDRE=0
となり , シリアルクロック (SCK) 出力の立上りエッジに同期して送信データを出
力します。
② 最初の 1 ビット目の送信データが出力されると SSR:TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。 • 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0), 送信動作許可 (SCR:TXE=1) および受信動
作許可 (SCR:RXE=1) にし , TDR0/TDR1 にダミーデータを書き込むとシリアルク
ロック出力 (SCK) の立下りエッジで受信データをサンプリングします。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR0/RDR1)
を読み出すことができます。
③ 受信データ (RDR0/RDR1) を読み出すと , SSR:RDRF は "0" にクリアされます。
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第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
MB91470/480 シリーズ
＜注意事項＞
• 受信動作のみを行う場合 , シリアルクロック (SCK) を出力させるために TDR0/TDR1 に
ダミーデータを書いてください。
• 送受信 FIFO 許可時 , 転送させたいフレーム分のバイト数を FBYTE1/FBYTE2 レジス
タに設定することで , 設定値分のフレームのシリアルクロック (SCK) が出力されます。
(2) スレーブ動作 (SCR:MS=1, SMR:SCKE=0 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1) および送信動作許可 (SCR:TXE=1) にし ,
TDR0/TDR1 に送信データを書き込むと SSR:TDRE=0 となり , シリアルクロック
(SCK) 入力の立上りエッジに同期して送信データを出力します。
② 最初の 1 ビット目の送信データが出力されると SSR;TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0) および受信動作許可 (SCR:RXE=1) にする
と , シリアルクロック入力 (SCK) の立下りエッジで受信データをサンプリングし
ます。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR0/RDR1)
を読み出すことができます。
③ 受信データ (RDR0/RDR1) を読み出すと , SSR:RDRF は "0" にクリアされます。
642
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第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
■ SPI 転送 (I)
● 特長
表 15.15-5 SPI 転送 (I) の特長
項目
説明
1
シリアルクロック (SCK) のマークレベル
"H"
2
送信データ出力タイミング
SCK の立上りエッジ
3
受信データのサンプリング
SCK の立下りエッジ
4
データ長
5 ビット∼ 9 ビット
● レジスタ設定
SPI 転送 (I) に必要なレジスタの設定値を以下に示します。
表 15.15-6 SPI 転送 (I) レジスタ設定
bit15 bit14 bit13 bit12 bit11 bit10
SCR/ UPCL MS
SMR
0
1/0
SPI
RIE
TIE
1
*
*
SSR/ REC
ESCR
0
−
−
−
−
−
−
TDR/
RDR
BGR1/
BGR0
bit9
bit8
bit7
bit6
bit5
TBIE RXE TXE MD2 MD1 MD0
*
*
*
bit4
−
bit3
bit2
bit1
bit0
SCINV BDS SCKE SOE
0
1
0
0
0
*
1/0
1/0
SOP
−
−
−
−
L2
L1
L0
−
0
−
−
−
−
*
*
v
−
D8
D7
D6
D5
D4
D3
D2
D1
D0
−
*
*
*
*
*
*
*
*
*
ORE RDRF TDRE TBI
−
−
−
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
*
*
*
*
*
*
*
*
*
*
*
*
*
*
*
1："1" を設定
0："0" を設定
*：ユーザが決める設定
＜注意事項＞
上記ビットの設定値 (1/0) は , マスタ動作 , スレーブ動作で異なります。以下のように設定
してください。
マスタ送信時
：SCR:MS=0, SMR:SCKE=1, SOE=1
マスタ受信時
：SCR:MS=0, SMR:SCKE=1, SOE=0
スレーブ送信時 ：SCR:MS=1, SMR:SCKE=0, SOE=1
スレーブ受信時 ：SCR:MS=1, SMR:SCKE=0, SOE=0
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15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
MB91470/480 シリーズ
● SPI 転送 (I) タイミングチャート
図 15.15-3 SPI 転送 (I) タイミングチャート
1バイト目
●送信動作
SCK
2バイト目
*
SOT
D0 D1 D2
D3 D4 D5 D6
D7 D0 D1
D2 D3 D4
D0 D1 D2
D3 D4 D5 D6
D7 D0
D2
D5 D6
D7
TDRE
TDR RW
TXE
●受信動作
SIN
D1
D3 D4 D5
D6
D7
サンプリング
RDRF
RDR RD
RXE
* : スレーブ送信時(MS=1, SCKE=0, SOE=1),TDRに書いてから
４マシンサイクル以上の時間が必要。
● 動作説明
(1) マスタ動作 (SCR:MS=0, SMR:SCKE=1 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1), 送信動作許可 (SCR:TXE=1) および受信動
作禁止 (SCR:RXE=0) にし , TDR に送信データを書き込むと SSR:TDRE=0 となり ,
1 ビット目が出力されます。その後 , シリアルクロック (SCK) 出力の立上りエッ
ジに同期して送信データを出力します。
② 最初のシリアルクロックの立下りエッジの半サイクル前で SSR:TDRE=1 となり ,
送信割込みが許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このと
き , 2 バイト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0), 送信動作許可 (SCR:TXE=1) および受信動
作許可 (SCR:RXE=1) にし , TDR0/TDR1 にダミーデータを書き込むとシリアルク
ロック出力 (SCK) の立下りエッジで受信データをサンプリングします。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込み許可 (SCR:RIE=1) さ
れていると受信割込み要求を出力します。このとき , 受信データ (RDR0/RDR1) を
読み出すことができます。
③ 受信データ (RDR0/RDR1) を読み出すと , SSR:RDRF は "0" にクリアされます。
644
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第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
＜注意事項＞
• 受信動作のみを行う場合 , シリアルクロック (SCK) を出力させるために TDR0/TDR1 に
ダミーデータを書いてください。
• 送受信 FIFO 許可時 , 転送させたいフレーム分のバイト数を FBYTE1/FBYTE2 レジス
タに設定することで , 設定値分のフレームのシリアルクロック (SCK) が出力されます。
(2) スレーブ動作 (SCR:MS=1, SMR:SCKE=0 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1) および送信動作許可 (SCR:TXE=1) にし ,
TDR0/TDR1 に送信データを書き込むと SSR:TDRE=0 となり , 1 ビット目が出力
されます。その後 , シリアルクロック (SCK) 出力の立上りエッジに同期して送信
データを出力します。
② 最初のシリアルクロックの立下りエッジの半サイクル前で SSR:TDRE=1 となり ,
送信割込みが許可 (SCR:TIE=1) されていると送信割込み要求を出力します。この
とき , 2 バイト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0) および受信動作許可 (SCR:RXE=1) にする
と , シリアルクロック入力 (SCK) の立下りエッジで受信データをサンプリングし
ます。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR0/RDR1)
を読み出すことができます。
③ 受信データ (RDR0/RDR1) を読み出すと , SSR:RDRF は "0" にクリアされます。
CM71-10134-8
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645
第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
MB91470/480 シリーズ
■ SPI 転送 (II)
● 特長
表 15.15-7 SPI 転送 (II) の特長
項目
説明
1
シリアルクロック (SCK) のマークレベル
"L"
2
送信データ出力タイミング
SCK の立下りエッジ
3
受信データのサンプリング
SCK の立上りエッジ
4
データ長
5 ビット∼ 9 ビット
● レジスタ設定
SPI 転送 (II) に必要なレジスタの設定値を以下に示します。
表 15.15-8 SPI 転送 (II) レジスタ設定
bit15 bit14 bit13 bit12 bit11 bit10
SCR/ UPCL MS
SMR
0
1/0
SPI
RIE
TIE
1
*
*
SSR/ REC
ESCR
0
−
−
−
−
−
−
TDR/
RDR
BGR1/
BGR0
bit5
bit4
TBIE RXE TXE MD2 MD1 MD0
−
*
bit9
*
bit8
*
bit7
bit6
bit3
bit2
bit1
bit0
SCINV BDS SCKE SOE
0
1
0
0
1
*
1/0
1/0
SOP
−
−
−
−
L2
L1
L0
−
0
−
−
−
−
*
*
*
−
D8
D7
D6
D5
D4
D3
D2
D1
D0
−
*
*
*
*
*
*
*
*
*
ORE RDRF TDRE TBI
−
−
−
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
−
*
*
*
*
*
*
*
*
*
*
*
*
*
*
*
1："1" を設定
0："0" を設定
*：ユーザが決める設定
＜注意事項＞
上記ビットの設定値 (1/0) は , マスタ動作 , スレーブ動作で異なります。以下のように設定
してください。
マスタ送信時
：SCR:MS=0, SMR:SCKE=1, SOE=1
マスタ受信時
：SCR:MS=0, SMR:SCKE=1, SOE=0
スレーブ送信時 ：SCR:MS=1, SMR:SCKE=0, SOE=1
スレーブ受信時 ：SCR:MS=1, SMR:SCKE=0, SOE=0
646
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第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
● SPI 転送 (II) タイミングチャート
図 15.15-4 SPI 転送 (II) タイミングチャート
1バイト目
●送信動作
SCK
2バイト目
*
SOT
D0 D1 D2
D3 D4 D5 D6
D7 D0 D1
D2 D3 D4
D5 D6
D7
D2
D5 D6
D7
TDRE
TDR RW
TXE
●受信動作
SIN
D0
D1 D2 D3 D4 D5 D6 D7 D0
D1
D3 D4
サンプリング
RDRF
RDR RD
RXE
*: スレーブ送信時(MS=1, SCKE=0, SOE=1), TDRに書いてから４マシンサイクル以上の時間が必要。
● 動作説明
(1) マスタ動作 (SCR:MS=0, SMR:SCKE=1 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1), 送信動作許可 (SCR:TXE=1) および受信動
作禁止 (SCR:RXE=0) にし , TDR0/TDR1 に送信データを書き込むと SSR:TDRE=0
となり , シリアルクロック (SCK) 出力の立下りエッジに同期して送信データを出
力します。
② 最初の 1 ビット目の送信データが出力されると SSR:TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0), 送信動作許可 (SCR:TXE=1) および受信動
作許可 (SCR:RXE=1) にし , TDR0/TDR1 にダミーデータを書き込むとシリアルク
ロック出力 (SCK) の立上りエッジで受信データをサンプリングします。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR0/RDR1)
を読み出すことができます。
③ 受信データ (RDR0/RDR1) を読み出すと , SSR:RDRF は "0" にクリアされます。
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647
第 15 章 マルチファンクション シリアルインタフェース
15.15 CSIO ( クロック同期シリアルインタフェース ) の 動作
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＜注意事項＞
• 受信動作のみを行う場合 , シリアルクロック (SCK) を出力させるために TDR0/TDR1 に
ダミーデータを書いてください。
• 送受信 FIFO 許可時 , 転送させたいフレーム分のバイト数を FBYTE1/FBYTE2 レジス
タに設定することで , 設定値分のフレームのシリアルクロック (SCK) が出力されます。
(2) スレーブ動作 (SCR:MS=1, SMR:SCKE=0 に設定します )
• 送信動作
① シリアルデータ出力許可 (SMR:SOE=1) および送信動作許可 (SCR:TXE=1) にし ,
TDR0/TDR1 に送信データを書き込むと SSR:TDRE=0 となり , シリアルクロック
(SCK) 出力の立下りエッジに同期して送信データを出力します。
② 最初の 1 ビット目の送信データが出力されると SSR;TDRE=1 となり , 送信割込み
が許可 (SCR:TIE=1) されていると送信割込み要求を出力します。このとき , 2 バ
イト目の送信データを書き込むことができます。
• 受信動作
① シリアルデータ出力禁止 (SMR:SOE=0) および受信動作許可 (SCR:RXE=1) にする
と , シリアルクロック入力 (SCK) の立上りエッジで受信データをサンプリングし
ます。
② 最後のビットを受信すると SSR:RDRF=1 となり , 受信割込みが許可 (SCR:RIE=1)
されていると受信割込み要求を出力します。このとき , 受信データ (RDR0/RDR1)
を読み出すことができます。
③ 受信データ (RDR0/RDR1) を読み出すと , SSR:RDRF は "0" にクリアされます。
648
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15.16
第 15 章 マルチファンクション シリアルインタフェース
15.16 専用ボーレートジェネレータ
専用ボーレートジェネレータ
専用ボーレートジェネレータは , マスタ動作時のみ機能します。ただし , 受信 FIFO
を使用する場合にはスレーブ動作時でも専用ボーレートジェネレータを設定してく
ださい。
■ CSIO( クロック同期シリアルインタフェース ) ボーレート選択
専用ボーレートジェネレータの設定は , マスタ動作時とスレーブ動作時では異なりま
す。
● マスタ動作時
専用ボーレートジェネレータで内部クロックを分周させてボーレートを選択します。
• 2 つの内部リロードカウンタがあり , それぞれ送受信シリアルクロックに対応して
います。ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロー
ド値を設定することにより , ボーレートを選択できます。
• リロードカウンタは設定された値で内部クロックを分周します。
● スレーブ動作時
スレーブ動作時 (SCR:MS=1) は , 専用ボーレートジェネレータは機能しません
( クロック入力端子 SCK から入力された 外部クロックを直接使用します )。
＜注意事項＞
受信 FIFO を使用する場合にはスレーブ動作時でも専用ボーレートジェネレータを設定し
てください。
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649
第 15 章 マルチファンクション シリアルインタフェース
15.16 専用ボーレートジェネレータ
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ボーレート設定
15.16.1
ボーレートの設定を示します。また , シリアルクロック周波数の計算結果を示しま
す。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で設定します。
ボーレートの計算式を以下に示します。
(1) リロード値：
V = φ / b -1
V：リロード値
b：ボーレート
φ：周辺クロック (CLKP) 周波数
(2) 計算例
周辺クロック (CLKP) 16MHz, 内部クロック使用 , ボーレート 19200bps に設定
する場合のリロード値は , 次のようになります。
リロード値：
V = (16 × 1000000)/19200 - 1 = 832
よって , ボーレートは ,
b = (16 × 1000000)/(832+1) = 19208 bps
(3) ボーレートの誤差
ボーレートの誤差は次の式によって求められます。
誤差 (%) = ( 計算値 - 目標値 )/ 目標値 × 100
( 例 ) 周辺クロック (CLKP) 20MHz, 目標ボーレート 153600bps に設定する場合
リロード値 =(20 × 1000000)/153600 - 1 = 129
ボーレート ( 計算値 ) =(20 × 1000000)/(129+1) = 153846 (bps)
誤 差 (%) =(153846 - 153600)/153600 × 100 = 0.16 (%)
＜注意事項＞
• リロード値を "0" に設定するとリロードカウンタは停止します。
• リロード値が偶数の場合 , シリアルクロックの "H" 幅と "L" 幅は SCINV ビットの設定
によって以下のようになります。奇数の場合 , シリアルクロックの "H" 幅と "L" 幅は同
じになります。
- SCINV=0 のとき , シリアルクロックの "H" 幅が周辺クロック (CLKP) 1 サイクル分
長くなります。
- SCINV=1 のとき , シリアルクロックの "L" 幅が周辺クロック (CLKP) 1 サイクル分長
くなります。
• リロード値は "3" 以上を設定してください。
650
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第 15 章 マルチファンクション シリアルインタフェース
15.16 専用ボーレートジェネレータ
■ 各周辺クロック (CLKP) 周波数に対するリロード値とボーレート
表 15.16-1 リロード値とボーレート
8 MHz
10 MHz
16 MHz
20 MHz
24 MHz
32MHz
ボーレート
(bps)
Value
ERR
Value
ERR
Value
ERR
Value
ERR
Value
ERR
Value
ERR
8M
−
−
−
−
−
−
−
−
0
−
0
−
0
3
−
3
−
3
−
−
4
0
−
5
−
0
−
7
−
0
−
9
−
0
−
11
−
0
−
15
−
0
6M
−
−
−
−
−
−
5M
−
−
−
−
4M
−
−
−
3
−
0
−
0
−
0
2.5M
−
3
−
3
4
0
−
7
−
0
2M
1M
7
0
9
0
15
0
19
0
23
0
31
0
500000
15
0
19
0
31
0
39
0
47
0
63
0
460800
−
31
−
0
−
39
−
0
−
63
−
0
−
79
−
0
51
− 0.16
95
0
−
127
−
0
− 0.16
−
−
207
− 0.16
250000
230400
−
−
−
−
−
−
−
−
103
153600
51
− 0.16
64
− 0.16
103
− 0.16
129
− 0.16
155
− 0.16
125000
63
0
79
0
127
0
159
0
191
0
255
0
115200
68
− 0.64
86
0.22
138
0.08
173
0.22
207
− 0.16
277
0.08
76800
103
− 0.16
129
− 0.16
207
− 0.16
259
− 0.16
311
− 0.16
416
0.08
57600
138
0.08
173
0.22
277
0.08
346
− 0.16
416
0.08
555
0.08
38400
207
− 0.16
259
− 0.16
416
0.08
520
0.03
624
0
832
− 0.04
28800
277
0.08
346
＜ 0.01
554
− 0.01
693
− 0.06
832
− 0.03
1110
− 0.01
19200
416
0.08
520
0.03
832
− 0.03
1041
0.03
1249
0
1666
0.02
10417
767
＜ 0.01
959
＜ 0.01
1535
＜ 0.01
1919
＜ 0.01
2303
＜ 0.01
3071
＜ 0.01
9600
832
0.04
1041
0.03
1666
0.02
2083
0.03
2499
0
3332
− 0.01
7200
1110
2221
＜ 0.01
2777
＜ 0.01
3332
＜ 0.01
4443
− 0.01
4800
1666
− 0.02
3332
＜ 0.01
4166
＜ 0.01
4999
0
6666
＜ 0.01
2400
3332
＜ 0.01 4166
＜ 0.01
6666
＜ 0.01
8332
＜ 0.01
9999
0
13332 ＜− 0.01
1200
6666
＜ 0.01 8334
0.02
13332 ＜ 0.01 16666 ＜ 0.01
19999
0
26666
＜ 0.01
600
13332 ＜ 0.01 16666 ＜ 0.01 26666 ＜ 0.01
−
−
−
−
−
−
300
26666
−
−
−
−
−
−
＜ 0.01 1388 ＜ 0.01
0.02
2082
26666 ＜ 0.01
−
−
−
• Value：BGR1/BGR0 レジスタの設定値
• ERR ：ボーレート誤差 (%)
■ リロードカウンタの機能
リロードカウンタには送信リロードカウンタと受信リロードカウンタがあり , 専用
ボーレートジェネレータとして機能します。リロード値に対する 15 ビットレジスタか
ら構成されており , 内部クロックより送受信クロックを生成します。
■ カウントの開始
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むと , リ
ロードカウンタはカウントを開始します。
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第 15 章 マルチファンクション シリアルインタフェース
15.16 専用ボーレートジェネレータ
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■ 再スタート
リロードカウンタは下記の条件で再スタートします。
● 送信 / 受信リロードカウンタ共通
プログラマブルリセット (SCR:UPCL ビット )
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15.17
第 15 章 マルチファンクション シリアルインタフェース
15.17 CSIO ( クロック同期シリアルインタフェース ) 設定手順
CSIO ( クロック同期シリアルインタフェース )
設定手順とプログラムフロー
CSIO( クロック同期シリアルインタフェース ) では , シリアル双方向同期通信をする
ことができます。
■ CPU 間接続
CSIO( クロック同期シリアルインタフェース ) では , 双方向通信を選択します。図 15.171 に示すように 2 つの CPU を相互に接続します。
図 15.17-1 CSIO( クロック同期シリアルインタフェース ) の双方向通信の接続例
SOT
SOT
SIN
SIN
SCK
SCK
CPU –1 （マスタ）
CPU –2 （スレーブ）
■ フローチャート
● FIFO 未使用時
図 15.17-2 双方向通信フローチャートの例 (FIFO 未使用時 )
（マスタ側）
（スレーブ側）
スタート
スタート
動作フォーマット設定
(マスタ側と合わせる)
動作フォーマット設定
データ送信
TDRに1バイトデータ
をセットして通信
NO
RDRF=1
YES
NO
RDRF=1
YES
受信データ読出しと
処理
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データ送信
(ANS)
受信データ読出しと
処理
1バイトデータ送信
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第 15 章 マルチファンクション シリアルインタフェース
15.17 CSIO ( クロック同期シリアルインタフェース ) 設定手順
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● FIFO 使用時
図 15.17-3 双方向通信フローチャートの例 (FIFO 使用時 )
（マスタ側）
（スレーブ側）
スタート
スタート
動作フォーマット設定
(マスタ側と合わせる)
動作フォーマット設定
送受信FIFO許可
送受信FIFO許可
受信FBYTE設定
受信FBYTE設定
送信FIFOにNバイトを
セットし, FDRQビット
に”0”書込み
データ送信
RDRF=1
YES
データ送信
NO
RDRF=1
YES
NO
(ANS)
FIFOBYTE設定値分,
読出しと処理
送信FIFOにNバイトを
セットし, FDRQビットに
”0”書込み
FBYTE設定値分,
読出しと処理
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15.18
第 15 章 マルチファンクション シリアルインタフェース
15.18 CSIO モードの注意事項
CSIO モードの注意事項
CSIO モードの注意事項を下記に示します。
• FIFO 付きチャネルで DMA 転送要求する場合 , FIFO は使用できません。FIFO 動作
禁止の設定としてください。
• DMA 転送要求する場合 , DMA のブロックサイズを 1 回に設定してください。
• マスタ受信およびスレーブ受信時には , データ受信用の DMA 転送と , ダミーデータ
送信用の DMA 転送が必要なため , DMA を 2 チャネル使用する必要があります。
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655
第 15 章 マルチファンクション シリアルインタフェース
15.19 I2C インタフェース
15.19
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I2C インタフェース
マルチファンクションシリアルインタフェースの機能のうち , 動作モード 4 でサ
ポートしている I2C インタフェースについて説明します。
● I2C インタフェース
● I2C インタフェースの概要
● I2C インタフェースのレジスタ
• I2C バス制御レジスタ (IBCR)
• シリアルモードレジスタ (SMR)
• I2C バスステータスレジスタ (IBSR)
• シリアルステータスレジスタ (SSR)
• 受信データレジスタ / 送信データレジスタ (RDR/TDR)
• 7 ビットスレーブアドレスマスクレジスタ (ISMK)
• 7 ビットスレーブアドレスレジスタ (ISBA)
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
• FIFO 制御レジスタ 1(FCR1)
• FIFO 制御レジスタ 0(FCR0)
• FIFO バイトレジスタ (FBYTE1/FBYTE2)
● I2C インタフェースの割込み
• I2C インタフェース通信の動作
• マスタモード
• スレーブモード
• バスエラー
● 専用ボーレートジェネレータ
• I2C のフローチャート例
656
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15.20
第 15 章 マルチファンクション シリアルインタフェース
15.20 I2C インタフェースの概要
I2C インタフェースの概要
I2C インタフェースは IC 間バスをサポートし , I2C バス上のマスタ / スレーブデバイ
スとして動作します。また , 送信 / 受信 ( 最大 各 16 バイト ) の FIFO を搭載してい
ます。
■ I2C インタフェースの機能
I2C インタフェースには , 以下の機能があります。
• マスタ / スレーブ送受信機能
• 調停機能
• クロック同期機能
• 転送方向検出機能
• 反復スタート条件の発生と検出機能
• バスエラー検出機能
• ゼネラルコールアドレッシング機能
• マスタおよびスレーブとしての 7 ビットアドレッシング
• 転送およびバスエラー時に割込み発生可能
• 10 ビットアドレッシング機能は , プログラムで対応可能
■ FIFO の機能
FIFO には , 以下の機能があります。
• 送受信 FIFO 搭載 ( 最大容量：送信 FIFO 16 バイト , 受信 FIFO 16 バイト )
• 送信 FIFO と受信 FIFO を選択可能
• 送信データの再送信が可能
• 受信 FIFO 割込みタイミングをソフトで変更可能
• 独立して FIFO リセットをサポート
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
15.21
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I2C インタフェースのレジスタ
I2C インタフェースのレジスタ一覧を示します。
■ I2C インタフェースのレジスタ一覧
図 15.21-1 I2C インタフェースのレジスタ一覧
アドレス
I2C
bit15
bit8 bit7
bit0
000062H
000072H
000082H
000092H
000562H
000572H
000063H
000073H
000083H
000093H
000563H
000573H
000060H
000070H
000080H
000090H
000560H
000570H
000061H
000071H
000081H
SSR
000091H ( シリアルステータスレジスタ )
000561H
000571H
000066H
000076H
000086H
000096H
000566H
000576H
000067H
000077H
000087H
000097H
000567H
000577H
−
RDR/TDR
( 送受信データレジスタ )
000064H
000074H
000084H
000094H
000564H
000574H
000065H
000075H
000085H
000095H
000565H
000575H
BGR1
( ボーレートジェネレータ
レジスタ 1)
BGR0
( ボーレートジェネレータ
レジスタ 0)
00006AH
00007AH
00008AH
00009AH
00056AH
00057AH
00006BH
00007BH
00008BH
00009BH
00056BH
00057BH
ISMK
(7 ビットスレーブアドレス
マスクレジスタ )
ISBA
(7 ビットスレーブアドレス
レジスタ )
IBCR (I2C バス制御レジスタ )
SMR ( シリアルモードレジスタ )
IBSR
(I2C バスステータスレジスタ )
( 続く )
658
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
MB91470/480 シリーズ
( 続き )
bit15
アドレス
FIFO
bit8 bit7
bit0
00006EH
00007EH
00008EH
00009EH
00056EH
00057EH
00006FH
00007FH
00008FH
00009FH
00056FH
00057FH
FCR1 (FIFO 制御レジスタ 1)
FCR0 (FIFO 制御レジスタ 0)
00006CH
00007CH
00008CH
00009CH
00056CH
00057CH
00006DH
00007DH
00008DH
00009DH
00056DH
00057DH
FBYTE2
(FIFO2 バイトレジスタ )
FBYTE1
(FIFO1 バイトレジスタ )
表 15.21-1 I2C インタフェースのビット配置
bit15 bit14 bit13 bit12 bit11 bit10
IBCR/
SMR
MSS
SSR/
IBSR
REC TSET
bit9
ACT/
ACKE WSEL CNDE INTE BER
SCC
−
−
ORE RDRF TDRE
bit8
bit5
bit4
bit3
bit2
INT MD2 MD1 MD0
−
RIE
TIE ITST1 ITST0
AL
RSC
SPC
BB
−
bit7
bit6
FBT RACK RSA TRX
bit1
bit0
RDR/
TDR
−
−
−
−
−
−
−
−
D7
D6
D5
D4
D3
D2
D1
D0
BGR1/
BGR0
−
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
ISMK/
ISBA
EN
SM6
SM5
SM4
SM3
SM2 SM1 SM0 SAEN SA6
SA2
SA1
SA0
FCR1/
FCR0
−
−
−
FLST FLD FSET FCL2 FCL1 FE2
FE1
FD6
FD0
FLSTE FRIIE FDRQ FTIE FSEL
FBYTE2/
FD15 FD14 FD13 FD12 FD11 FD10 FD9
FBYTE1
CM71-10134-8
FD8
−
FD7
SA5 SA4 SA3
FD5 FD4 FD3
FUJITSU SEMICONDUCTOR LIMITED
FD2
FD1
659
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
15.21.1
MB91470/480 シリーズ
I2C バス制御レジスタ (IBCR)
I2C バス制御レジスタ (IBCR) は , マスタ / スレーブモード選択 , 反復スタート条件の
発生 , アクノリッジ許可 , 割込み許可を設定し , 割込みフラグを表示します。
■ I2C バス制御レジスタ (IBCR)
図 15.21-2 に I2C バス制御レジスタ (IBCR) のビット構成を , 表 15.21-2 に各ビットの機
能を示します。
図 15.21-2 I2C バス制御レジスタ (IBCR) のビット構成
IBCR
アドレス:
ch.0 000062H
ch.1 000072H
ch.2 000082H
ch.3 000092H
ch.4 000562H
ch.5 000572H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
MSS
ACT/SCC
ACKE
WSEL
CNDE
INTE
BER
INT
R/W
R/W
R/W
R/W
R/W
R/W
R
R/W
BER
0
1
バスエラー検出ビット
エラーなし
エラーを検出
INTE
0
1
割込み許可ビット
割込み禁止
割込み許可
CNDE
0
1
条件検出割込み許可ビット
反復スタートまたはストップ条件割込み禁止
反復スタートまたはストップ条件割込み許可
WSEL
0
1
ウェイト選択ビット
アクノリッジ後ウェイト（9ビット）
データ送受信完了後ウェイト（8ビット）
ACT/SCC
0
1
R
00000000B
0
1
ACKE
0
1
:リード/ライト可能
（SMR）
初期値
割込みフラグビット
書込み時
読出し時
INTビットのクリア
割込み要求なし
影響しません
割込み要求あり
INT
R/W
bit7 ・・・・・・・・・・・ bit0
MSS
0
1
アクノリッジ許可ビット
アクノリッジ禁止
アクノリッジ許可
動作フラグ/反復スタート条件発生ビット
書込み時
読出し時
影響しません
動作なし
反復スタート条件発生
I2C動作中
マスタ/スレーブ選択ビット
スレーブモード選択
マスタモード選択
:リードオンリ
:初期値
660
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
MB91470/480 シリーズ
表 15.21-2 I2C バス制御レジスタ (IBCR) の各ビットの機能説明 (1 / 5)
ビット名
機能
• 本ビットに "1" を設定すると I2C バスがアイドル状態 (EN=1, BB=0) のとき ,
マスタモードとなります。
• IBSR レジスタの BB ビットが "1" のとき , このビットに "1" を設定すると BB
ビットが "0" になるまでスタート条件の発生をウェイトします。そのウェイ
ト中にスレーブアドレスが一致してスレーブとして動作する場合には本
ビットは "0" になり , IBSR レジスタの AL ビットが "1" になります。
• マスタ動作中 (MSS=1, ACT=1) で割込みフラグ (INT) が "1" のとき , 本ビッ
トに "0" を書き込むとストップ条件が発生します。
MSS ビットは以下の条件でクリアされます。
• I2C インタフェースの禁止 (EN ビット =0)
• アービトレーションロスト発生時
• バスエラー検出 (BER ビット =1)
MSS：
マスタ /
bit15 スレーブ
選択
ビット
• INT=1 のとき , MSS ビットへの "0" 書込み
MSS ビットと ACT ビットの関係を以下に示します。
MSS ビット ACT ビット
0
0
0
1
1
0
1
1
状態
アイドル
スレーブアドレス一致または予約アドレスに対
し ACK 応答 * し , スレーブ動作中 ( スレーブ
モード )
マスタ動作待機中
マスタ動作中 ( マスタモード )
2
*:ACK 応答：アクノリッジ区間に I C バスの SDA が "L" であることを指しま
す。
( 注意事項 )
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MSS ビットが "1" に設定されていて MSS ビットを "0" に変更す
る場合 , MSS ビット =1, INT ビット =1 のときに行ってくださ
い。ACT ビットが "1" のときに MSS ビットに "0" を書き込むと
INT ビットも "0" にクリアされます。
マスタ動作中 , MSS ビットに "0" を書き込んでも ACT ビットが
"1" の間は "1" が読み出されます。
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661
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
MB91470/480 シリーズ
表 15.21-2 I2C バス制御レジスタ (IBCR) の各ビットの機能説明 (2 / 5)
ビット名
機能
このビットは , 読出しと書込みで意味が異なります。
読出し
書込み
ACT ビット
SCC ビット
ACT ビットはマスタモードまたはスレーブモードとして動作していることを
示します。
ACT ビットのセット条件：
• スタート条件を I2C バスに出力したとき ( マスタモード )
• スレーブアドレスとマスタから送信されたアドレスが一致したとき ( ス
レーブモード )
• 予約アドレスを検出し , それに対しアクノリッジ応答したとき (MSS=0
のときスレーブモードとなる )
ACT ビットのリセット条件：
< マスタモード >
• ストップ条件検出
• アービトレーションロスト検出
ACT/SCC：
動作フラグ /
bit14 反復スタート
条件発生ビッ
ト
• バスエラー検出
• I2C インタフェースの禁止 (EN ビット =0)
< スレーブモード >
• ( 反復 ) スタート条件検出
• ストップ条件検出
• 予約アドレス検出状態 (RSA ビット =1) でアクノリッジ応答しなかった
とき
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラーの発生 (BER ビット =1)
マスタモード時 , このビットに "1" を書き込むと反復スタートを実行します。
"0" 書込みは無効です。
( 注意事項 ) SCC ビットへの "1" 書込みは , マスタモードの割込み中 (MSS=1,
ACT=1, INT=1) に行ってください。ACT ビットが "1" のときに
SCC ビットに "1" を書き込むと INT ビットは "0" にクリアされ
ます。
スレーブモード (MSS=0, ACT=1) 時 , 本ビットに "1" を書き込む
ことは禁止です。
SCC ビットに "1", MSS ビットに "0" を書き込んだ場合には ,
MSS ビットが優先されます。
リードモディファイライト (RMW) 系命令のリード時には SCC
ビットが読み出されます。
662
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
表 15.21-2 I2C バス制御レジスタ (IBCR) の各ビットの機能説明 (3 / 5)
ビット名
機能
• 本ビットに "1" を設定するとアクノリッジタイミングで "L" を出力します。
• ACT=1 のときに本ビットを変更する場合 , INT ビットが "1" のときに行って
ください。
本ビットは以下の条件では無効となります。
• 予約アドレス以外のアドレスフィールドに対するアクノリッジ(自動生成)
• データ送信時 (RSA=0, TRX=1, FBT=0)
ACKE：
bit13 アクノリッジ
許可
ビット
• 受信 FIFO 許可でスレーブ受信時 (FE=1, MSS=0, ACT=1), 常に ACK 応答
します。
• 受信FIFO許可, WSELが"0", マスタ受信時(FE=1, MSS=1, ACT=1, WSEL=
0), TDRE ビットが "0" のとき ACK 応答し , TDRE ビットが "1" のとき
NACK 応答します。受信 FIFO 許可 , WSEL="0", 予約アドレス検出してス
レーブ送信時 (RSA=1, TRX=1, FBT=1), 常に ACK 応答します。NACK 応
答させる場合 , 予約アドレス検出後の割込み時 , 受信 FIFO を禁止にして
ACKE=0 にしてください。
• 受信 FIFO 許可 , WSEL が "1", マスタ受信で送信データレジスタにデータ
があるとき (FE=1, MSS=1, ACT=1, WSEL=1, TDRE=0)
• 本ビットはアクノリッジ前か後のどちらに割込み (INT=1) を発生させ , I2C
バスをウェイトさせるかを選択するビットです。
• WSEL ビットは以下の条件では無効になります。
• 第一バイト *1 に対する割込み発生時 (INT=1)
WSEL：
bit12 ウェイト
選択ビット
• 予約アドレス検出時 (FBT=1, RSA=1)
• FIFO 使用時のデータ転送途中での NACK 応答 *2 検出時 (FE=1, RACK=1,
ACT=1)
• 受信 FIFO 使用時 , 受信 FIFO がフルになったとき
*1: 第一バイト：( 反復 ) スタート条件後のデータを指します。
*2: NACK 応答：アクノリッジ期間 I2C バスの SDA が "H" であることを指し
ます。
CNDE：
bit11 条件検出
割込み許可
ビット
マスタモードまたはスレーブモード時 (ACT=1), ストップ条件または反復ス
タート条件が検出された場合 , 割込みの発生を許可するビットです。IBSR レ
ジスタの RSC または SPC ビットが "1" で本ビットが "1" のときに割込みが発
生します。
INTE：
bit10 割込み許可
ビット
マスタモードまたはスレーブモード時 , データ送受信およびバスエラーに対す
る割込み (INT=1) を許可するビットです。
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663
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
MB91470/480 シリーズ
表 15.21-2 I2C バス制御レジスタ (IBCR) の各ビットの機能説明 (4 / 5)
ビット名
機能
本ビットは I2C バス上でエラーを検出したことを示します。
BER ビットのセット条件：
• 第一バイト * 転送中にスタート条件またはストップ条件を検出
• 第二バイト以降 , データの 2 ビット∼ 9( アクノリッジ ) ビット目で ( 反
復 ) スタート条件またはストップ条件を検出
bit9
BER:
バスエラー
検出ビット
BER ビットのリセット条件：
• BER=1 のときに INT ビットへ "0" 書込みした場合
• I2C インタフェースの禁止 (EN=0) の場合
*: 第一バイト：( 反復 ) スタート条件後のデータを指します。
( 注意事項 ) 割込みフラグ (INT ビット ) が "1" になったときにこのビットを
確認し , "1" になっていると正常に送受信ができていませんので
再送などの処理を行ってください。
664
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
表 15.21-2 I2C バス制御レジスタ (IBCR) の各ビットの機能説明 (5 / 5)
ビット名
bit8
機能
本ビットはマスタモード , スレーブモード時 , データ送受信の 8 ビット , 9
ビット (ACK) 後 , もしくはバスエラー時にこのフラグを "1" にセットします。
バスエラー時以外は , INT ビットが "1" になると SCL を "L" にし , INT ビット
が "0" になると SCL の "L" の状態を解除します。
INT ビットのセット条件：
＜ 8 ビット目＞
• 第一バイトで予約アドレスを検出した場合
• WSEL が "1", 第二バイト以降でアービトレーションロストを検出した場
合
• WSEL が "1", マスタ動作中 , 第二バイト以降で TDRE ビットが "1" の場合
• WSEL が "1", スレーブ動作中 , 受信 FIFO 禁止 , 第二バイト以降で TDRE
ビットが "1" の場合
• WSELが"1", スレーブ送信中, 第二バイト以降でTDREビットが"1"の場合
＜ 9 ビット目＞
• 第一バイトでアービトレーションロストを検出した場合
• ストップ条件出力設定 ( マスタ動作中の MSS ビットへの "0" 書込み ) 時
以外に NACK を受信した場合
• 第一バイトで予約アドレスを検出せずにマスタモードまたはスレーブ
モードの送信方向 (TRX=1) で TDRE ビットが "1" の場合
• 第一バイトで予約アドレスを検出せずにマスタモードまたはスレーブ
モードの受信方向 (TRX=0) で受信 FIFO 許可時に受信 FIFO にデータがあ
る場合
• 第一バイトで予約アドレスを検出せずにマスタモードまたはスレーブ
INT：
モードの受信方向(TRX=0)で受信FIFO禁止時にTDREビットが"1"の場合
割込み
• WSEL=0 設定時 , 第二バイト以降でアービトレーションロストを検出し
フラグビット
た場合
• WSEL=0 設定時 , マスタモード動作中に第二バイト以降で TDRE ビット
が "1" の場合
• WSEL=0 設定時 , スレーブ送信中に第二バイト以降で TDRE ビットが "1"
の場合
• WSEL=0 設定時 , 受信 FIFO 禁止でスレーブ受信の場合。ただし , 予約ア
ドレスを検出した第一バイトでのスレーブ受信では 9 ビット目では割込
みは発生しません。
• 受信 FIFO 許可 , スレーブ受信のときに受信 FIFO がフルになった場合
＜その他＞
バスエラー検出
INT ビットのリセット条件：
• INT ビットへの "0" 書込み
• INT ビットが "1", ACT ビットが "1" のときに MSS ビットへの "0" 書込み
• INT ビットが "1", ACT ビットが "1" のときに SCC ビットへの "1" 書込み
INT ビットへの "1" 書込みは無効です。
( 注意事項 ) EN ビットを "0" にした場合 , 受信タイミングによっては RDRF
ビットと INT ビットが "1" になることがあります。この場合 ,
受信データを読み出し , INT ビットをクリアしてください。
リードモディファイライト (RMW) 系命令のリード時には "1" が
読み出されます。
受信 FIFO 許可時 , マスタ受信動作で受信 FIFO がフルになって
も INT ビットには "1" がセットされません。
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665
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
15.21.2
MB91470/480 シリーズ
シリアルモードレジスタ (SMR)
シリアルモードレジスタ (SMR) は , 動作モードの設定 , 送受信割込みの許可 / 禁止
の設定を行います。
■ シリアルモードレジスタ (SMR)
図 15.21-3 にシリアルモードレジスタ (SMR) のビット構成を , 表 15.21-3 に各ビットの
機能を示します。
図 15.21-3 シリアルモードレジスタ (SMR) のビット構成
SMR
bit15
・・・・・・・・・・・・・・・・・・・ bit8
（IBCR）
アドレス:
ch.0 000063H
ch.1 000073H
ch.2 000083H
ch.3 000093H
ch.4 000563H
ch.5 000573H
bit7
bit6
bit5
MD2 MD1 MD0
bit4
bit3
bit2
bit1
bit0
－
RIE
TIE
－
－
初期値
000-00-- B
R/W R/W R/W R/W R/W R/W R/W R/W
未定義ビット
常に“00B”を設定してください。
TIE
0
1
送信割込み許可ビット
送信割込み禁止
送信割込み許可
RIE
0
1
受信割込み許可ビット
受信割込み禁止
受信割込み許可
未定義ビット
リード時,値は不定です。ライト時,影響しません。
R/W
:リード/ライト可能
:初期値
動作モード設定ビット
MD2 MD1 MD0
0
0
0
動作モード0(非同期ノーマルモード)
0
0
1
動作モード1(非同期マルチプロセッサモード)
0
1
0
動作モード2(クロック同期モード)
1
0
0
動作モード4(I2Cモード)
(注意事項) 動作モード4のレジスタおよび動作について説明します。
666
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
MB91470/480 シリーズ
表 15.21-3 シリアルモードレジスタ (SMR) の各ビットの機能説明
ビット名
機能
動作モードを設定します。
"000B"：動作モード 0( 非同期ノーマルモード ) に設定されます。
"001B"：動作モード 1( 非同期マルチプロセッサモード ) に設定されます。
bit7
∼
bit5
MD2, MD1,
MD0：
動作モード
設定ビット
bit4
未定義
ビット
"010B"：動作モード 2( クロック同期モード ) に設定されます。
"100B"：動作モード 4(I2C モード ) に設定されます。
動作モード 4(I2C モード ) のレジスタおよび動作について説明します。
( 注意事項 ) 上記の設定以外は禁止です。
動作モードを切り換える場合は , I2C 禁止 (ISMK:EN=0) 後 ,
動作モードを切り換えてください。
動作モード設定後 , 各レジスタを設定してください。
リードした場合：値は不定です。
ライトした場合：影響しません。
• CPU への受信割込み要求出力を許可 / 禁止するビットです。
• RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , またはエ
bit3
RIE：
受信割込み
許可ビット
ラーフラグビット (ORE) のいずれかが "1" の場合 , 受信割込み要求を出
力します。
( 注意事項 )
I2C バス制御レジスタ (IBCR) の INT ビットを使用して
データを受信する場合 , 本ビットを "0" にしてください。
• CPU への送信割込み要求出力を許可 / 禁止するビットです。
bit2
bit1,
bit0
TIE：
送信割込み
許可ビット
• TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力します。
未定義
ビット
本ビットには , 必ず "00B" を設定してください。
( 注意事項 )
I2C バス制御レジスタ (IBCR) の INT ビットを使用して
データを送信する場合 , 本ビットを "0" にしてください。
＜注意事項＞
動作モードを変更すると , ほかのレジスタが初期化されるので動作モードは最初に設定し
てください。ただし , 16 ビット書込みで IBCR と SMR を同時に書き込んだとき , IBCR に
は書き込んだ内容が反映されます。
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667
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
MB91470/480 シリーズ
I2C バスステータスレジスタ (IBSR)
15.21.3
I2C バスステータスレジスタ (IBSR) は , 反復スタート , アクノリッジ , データ方向 ,
アービトレーションロスト , ストップ条件 , I2C バス状態 , バスエラーを検出したこ
とを示します。
■ I2C バスステータスレジスタ (IBSR)
図 15.21-4 に I2C バスステータスレジスタ (IBSR) のビット構成を , 表 15.21-4 に各ビッ
トの機能を示します。
図 15.21-4 I2C バスステータスレジスタ (IBSR) のビット構成
IBSR
bit15 ・・・・・・・・・・・・・・・・・・・
アドレス:
ch.0 000061H
ch.1 000071H
ch.2 000081H
ch.3 000091H
ch.4 000561H
ch.5 000571H
（SSR）
bit8
bit7
bit6
R
R
BB
0
1
SPC
0
1
R/W
:リード/ライト可能
R
:リードオンリ
:初期値
668
bit5
bit4
bit3
FBT RACK RSA TRX
R
AL
R
R
bit2
bit1
RSC SPC
初期値
bit0
BB 00000000B
R/W R/W
R
バス状態ビット
バスアイドル状態
バス送受信状態
ストップ条件確認ビット
ストップ条件未検出
ストップ条件検出またはストップ条件出
マスタ
力時のアービトレーションロスト発生
スレーブ
ストップ条件検出
RSC
0
1
反復スタート条件確認ビット
反復スタート条件未検出
反復スタート条件検出
AL
0
1
アービトレーションロストビット
アービ トレーションロスト発生なし
アービトレーションロスト発生
TRX
0
1
データ方向ビット
受信方向
送信方向
RSA
0
1
予約アドレス検出ビット
予約アドレス未検出
予約アドレス検出
RACK
0
1
アクノリッジフラグビット
“L”受信
“H”受信
FBT
0
1
ファーストバイトビット
ファーストバイト以外
ファーストバイト送受信中
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
表 15.21-4 I2C バスステータスレジスタ (IBSR) の各ビットの機能説明 (1 / 3)
ビット名
bit7
bit6
機能
FBT:
ファースト
バイトビット
第一バイトを示すビットです。
FBT ビットのセット条件：
( 反復 ) スタート条件を検出した場合
FBT ビットのクリア条件：
• 2 バイト目の送受信
• ストップ条件検出
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
RACK：
アクノリッジ
フラグビット
第一バイト , マスタモード時またはスレーブモード時に受信したアク
ノリッジをこのビットに示します。
RACK ビットの更新条件
• ファーストバイト時のアクノリッジ
• マスタモードまたはスレーブモード時のデータのアクノリッジ
RACK ビットのクリア条件 (RACK ビット =0)
• ( 反復 ) スタート条件検出
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
本ビットは予約アドレスを検出したことを示すビットです。
RSA ビットのセット条件 (RSA=1)
一バイト目が (0000XXXXB) または (1111XXXXB)。"X" は "0" また
bit5
RSA：
予約アドレス
検出ビット
CM71-10134-8
は "1" を示します。
RSA ビットのリセット条件 (RSA=0)
• ( 反復 ) スタート条件検出
• ストップ条件検出
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
第一バイトで RSA ビットが "1" になると , その一バイトの 8 ビット目
の SCL の立下りで , FIFO 許可 , 禁止に関係なく割込みフラグ (INT) を
"1" にして SCL を "L" にします。このとき , 受信データを読み出し , ス
レーブとして動作させる場合には ACKE を "1" に設定し , 割込みフラ
グ (INT) を "0" にクリアします。その後 , TRX ビットが "0" であれば ,
スレーブとしてデータを受信します。途中でデータを受信させない場
合には ACKE ビットを "0" にします。それ以降 , データを受信しませ
ん。
( 注意事項 ) データ転送中に ACKE を "0" にした場合には , ストップ
条件または反復スタート条件を検出するまで ACKE を
"1" にすることは禁止です。
予約アドレス検出による割込み時 , スレーブ送信を確認
した場合 , 受信 FIFO が許可になっていると ACK 応答し
ますので受信 FIFO を禁止にし , ACKE=0 にしてくださ
い。
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669
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
MB91470/480 シリーズ
表 15.21-4 I2C バスステータスレジスタ (IBSR) の各ビットの機能説明 (2 / 3)
ビット名
bit4
bit3
670
機能
TRX:
データ方向
ビット
本ビットはデータの方向を示すビットです。
TRX ビットのセット条件：
• マスタモードで ( 反復 ) スタート条件を送信
• スレーブモードで一バイトの 8 ビット目が "1" の場合 ( スレーブ
として送信方向 )
TRX ビットのリセット条件：
• アービトレーションロスト発生 (AL=1)
• スレーブモードでファーストバイトの 8 ビット目が "0" の場合
( スレーブとして受信方向 )
• マスタモードでファーストバイトの 8 ビット目が "1" の場合
( マスタとして受信方向 )
• ストップ条件検出
• マスタモード以外で ( 反復 ) スタート条件検出
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
AL:
アービトレー
ションロスト
ビット
本ビットはアービトレーションロストを示します。
AL ビットのセット条件：
• マスタモード時 , 出力しているデータと受信したデータが異なる
場合
• MSS ビットに "1" を設定したが , スレーブとして動作している場
合
• マスタモード時 , 二バイト目以降のデータの 1 ビット目で反復ス
タート条件を検出した場合
• マスタモード時 , 二バイト目以降のデータの 1 ビット目でストッ
プ条件を検出した場合
• マスタモード時 , 反復スタート条件を発生させようとして発生で
きない場合
• マスタモード時 , ストップ条件を発生させようとして発生できな
い場合
AL ビットのリセット条件：
• MSS ビットへの "1" 書込み
• INT ビットへの "0" 書込み
• AL ビット =1, SPC ビット =1 のときに SPC ビットへの "0" 書込み
• I2C インタフェースの禁止 (EN ビット =0)
• バスエラー検出 (BER ビット =1)
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CM71-10134-8
MB91470/480 シリーズ
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
表 15.21-4 I2C バスステータスレジスタ (IBSR) の各ビットの機能説明 (3 / 3)
ビット名
bit2
bit1
bit0
機能
RSC：
反復スタート
条件確認
ビット
マスタモードまたはスレーブモード時に反復スタート条件を検出した
ことを示すビットです。
RSC ビットのセット条件：
スレーブモードまたはマスタモードで動作中にアクノリッジ後 , 反
復スタート条件が検出された場合
RSC ビットのリセット条件：
(1) RSC ビットへの "0" 書込み
(2) MSS ビットへの "1" 書込み
(3) I2C インタフェースの禁止 (EN ビット =0)
本ビットへの "1" 書込みは無効となります。
( 注意事項 ) 予約アドレス検出によってスレーブモードとして受信動
作中 , アクノリッジ応答しなかった場合 , スレーブモー
ドを終了しますので次に反復スタート条件を検出しても
本ビットに "1" はセットされません。
リードモディファイライト (RMW) 系命令のリード時に
は "1" が読み出されます。
SPC：
ストップ条件
確認ビット
マスタモードまたはスレーブモード時にストップ条件を検出したこと
を示すビットです。
SPC ビットのセット条件：
(1) スレーブモードまたはマスタモードで動作中にストップ条件が
検出された場合
(2) マスタモード時 , ストップ条件発生動作でアービトレーションロ
ストが発生した場合
SPC ビットのリセット条件：
(1) 本ビットへの "0" 書込み
(2) MSS ビットへの "1" 書込み
(3) I2C インタフェースの禁止 (EN ビット =0)
本ビットへの "1" 書込みは無効です。
( 注意事項 ) 予約アドレス検出によってスレーブモードとして受信動
作中 , アクノリッジ応答しなかった場合 , スレーブモー
ドを終了しますので次にストップ条件を検出しても本
ビットに "1" はセットされません。
リードモディファイライト (RMW) 系命令のリード時に
は "1" が読み出されます。
BB:
バス状態
ビット
本ビットはバスの状態を示します。
BB ビットのセット条件：
I2C バスの SDA または SCL で "L" を検出した場合
BB ビットのリセット条件：
(1) ストップ条件を検出した場合
(2) I2C インタフェースの禁止 (EN ビット =0)
(3) バスエラー検出 (BER ビット =1)
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671
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
15.21.4
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シリアルステータスレジスタ (SSR)
シリアルステータスレジスタ (SSR) は , 送受信状態の確認を行います。
■ シリアルステータスレジスタ (SSR)
図 15.21-5 にシリアルステータスレジスタ (SSR) のビット構成を , 表 15.21-5 に各ビッ
トの機能を示します。
図 15.21-5 シリアルステータスレジスタ (SSR) のビット構成
SSR
bi t15 bit14
アドレス: REC TSET
ch.0 000060H
ch.1 000070H R/W R/W
ch.2 000080H
ch.3 000090H
ch.4 000560H
ch.5 000570H
bit13
bit12
－
－
－
－
bit11
bit10
bit9
ORE RDRF TDRE
R
R
R
bit8
bit7
・・・・・・・・・・・・・・・・・
－
初期値
bit0
（IBSR）
00--001-B
－
未定義ビット
リード時,値は不定です。ライト時,影響しません
TDRE
0
1
送信データエンプティフラグビット
送信データレジスタTDRにデータが存在する
送信データレジスタがエンプティ
RDRF
受信データフルフラグビット
0
受信データレジスタRDRがエンプティ
1
受信データレジスタRDRにデータが存在する
ORE
0
1
オーバランエラーフラグビット
オーバランエラーなし
オーバランエラーあり
未定義ビット
リード時,値は不定です。ライト時,影響しません
TSET
0
1
REC
R/W :リード/ライト可能
R
:リードオンリ
－
:未定義ビット
0
1
送信バッファエンプティフラグセットビット
書込み時
読出し時
影響なし
常に"0"をリード
TDREビットセット
受信エラーフラグクリアビット
書込み時
読出し時
影響なし
常に"0"をリード
受信エラーフラグ
(ORE)のクリア
:初期値
672
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
表 15.21-5 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (1 / 2)
ビット名
bit15
REC：
受信エラー
フラグクリア
ビット
機能
シリアルステータスレジスタ (SSR) の ORE ビットをクリアするビッ
トです。
• "1" 書込みで , ORE ビットがクリアされます。
• "0" 書込みは , 影響しません。
リードした場合 , 常に "0" が読み出されます。
bit14
bit13,
bit12
TSET：
送信バッファ
エンプティ
フラグセット
ビット
未定義ビット
シリアルステータスレジスタ (SSR) の TDRE ビットをセットする
ビットです。
• "1" 書込みで , TDRE ビットがセットされます。
• "0" 書込みは , 影響しません。
リードした場合 , 常に "0" が読み出されます。
リードした場合 ： 値は不定です。
ライトした場合 ： 影響しません。
• 受信時にオーバランが発生すると "1" にセットされ , シリアルス
テータスレジスタ (SSR) の REC ビットに "1" を書き込むとクリアさ
bit11
ORE：
オーバラン
エラー
フラグビット
れます。
• OREビットとRIEビットが"1"の場合, 受信割込み要求を出力します。
• 本フラグがセットされた場合 , 受信データレジスタ (RDR) は無効で
す。
• 受信 FIFO 使用時 , 本フラグがセットされた場合には受信データは
受信 FIFO には格納されません。
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
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表 15.21-5 シリアルステータスレジスタ (SSR) の各ビットの機能説明 (2 / 2)
ビット名
機能
• 受信データレジスタ (RDR) の状態を示すフラグです。
• RIE ビットと受信データフラグビット (RDRF) が "1" の場合 , 受信割
込み要求を出力します。
• RDR に受信データがロードされると "1" にセットされ , 受信データ
レジスタ (RDR) を読み出すと "0" にクリアされます。
• データの 8 ビット目の SCL 立下りタイミングでセットされます。
• NACK 応答でもセットされます。
bit10
RDRF：
受信データ
フルフラグ
ビット
• 受信FIFO使用時は, 受信FIFOに所定のデータ数を受信したらRDRF
が "1" にセットされます。
• 受信 FIFO 使用時は , 受信 FIFO がエンプティになると "0" にクリア
されます。
• 受信 FIFO 使用時は , 受信 FIFO に所定のデータ数を受信せずに受信
FIFO にデータが残っていて受信アイドル状態が受信ボーレートク
ロックで 8 クロック以上続き , BER ビットが "0" のとき RDRF が "1"
にセットされます。8 クロックカウント中 , RDR を読み出すとその
カウンタは "0" にリセットされ , 再度 8 クロックをカウントします。
( 注意事項 )
NACK 応答： アクノリッジ期間 , I2C バスの SDA が "H" であること
を指します。
• 送信データレジスタ (TDR) の状態を示すフラグです。
• TIE ビットと TDRE ビットが "1" の場合 , 送信割込み要求を出力し
ます。
• TDR に送信データを書き込むと "0" となり , TDR に有効なデータが
bit9
TDRE：
送信データ
エンプティ
フラグビット
存在していることを示します。データが送信シフトレジスタにロー
ドされて送信が開始されると "1" となり , TDR に有効なデータが存
在していないことを示します。
• シリアルステータスレジスタ (SSR) の TSET ビットに "1" を書き込
むとセットされます。アービトレーションロスト , バスエラーなど
を検出した場合 , TDRE ビットを "1" にセットしたいときに使用し
ます。
bit8
674
未定義ビット
リードした場合 ： 値は不定です。
ライトした場合 ： 影響しません。
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
受信データレジスタ / 送信データレジスタ
(RDR/TDR)
15.21.5
受信データレジスタと送信データレジスタは同一アドレスに配置されています。読
み出した場合は受信データレジスタとして機能し , 書き込んだ場合は送信データレ
ジスタとして機能します。
■ 受信データレジスタ (RDR)
図 15.21-6 にシリアル受信レジスタ (RDR) のビット構成を示します。
図 15.21-6 受信データレジスタ (RDR) のビット構成
RDR
アドレス
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
000067H
000077H
000087H
000097H
000567H
000577H
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
初期値
00000000B
I2C モード時 , bit8 は未使用
R：リードオンリ
受信データレジスタ (RDR) は, シリアルデータ受信用のデータバッファレジスタです。
• シリアルデータライン (SDA 端子 ) に送られてきたシリアルデータ信号がシフトレ
ジスタで変換されて , 受信データレジスタ (RDR) に格納されます。
• 第一バイト * を受信した場合 , 最下位ビット (RDR:D0) がデータ方向ビットとなりま
す。
• 受信データが受信データレジスタ (RDR) に格納されると , 受信データフルフラグ
ビット (SSR：RDRF) が "1" にセットされます。
• 受信データフルフラグビット (SSR：RDRF) は , 受信データレジスタ (RDR) を読み
出すと自動的に "0" にクリアされます。
* : ( 反復 ) スタート条件後のデータを指します。
＜注意事項＞
• 受信 FIFO 使用時は , 受信 FIFO に所定のデータ数を受信すると RDRF が "1" にセット
されます。
• 受信 FIFO 使用時は , 受信 FIFO がエンプティになると RDRF が "0" にクリアされます。
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
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■ 送信データレジスタ (TDR)
図 15.21-7 に送信データレジスタのビット構成を示します。
図 15.21-7 送信データレジスタ (TDR) のビット構成
TDR
アドレス
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit15...................... bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
000067H
000077H
000087H
000097H
000567H
000577H
D7
D6
D5
D4
D3
D2
D1
D0
W
W
W
W
W
W
W
W
初期値
11111111B
W：ライトオンリ
送信データレジスタ (TDR) は , シリアルデータ送信用のデータバッファレジスタです。
• 送信データレジスタ (TDR) の値の MSB ファーストでシリアルデータライン (SDA 端
子 ) に出力します。
• 第一バイトを送信する場合 , 最下位ビット (TDR:D0) がデータ方向ビットになりま
す。
• 送信データエンプティフラグ (SSR：TDRE) は , 送信データが送信データレジスタ
(TDR) に書き込まれると "0" にクリアされます。
• 送信データエンプティフラグ (SSR：TDRE) は , 送信用シフトレジスタへ転送される
と "1" にセットされます。
• 次の送信データの書込みは , 以下の条件のときに行ってください。
- 割込みフラグ (INT ビット ) が "1"
- バスエラーが発生していない (BER ビット =0)
- アクノリッジが ACK 応答 ( アクノリッジとして "0" 受信 )
• 送信 FIFO 禁止時 , データエンプティフラグ (SSR：TDRE) が "0" のときは送信デー
タレジスタ (TDR) に送信データを書き込むことはできません。
• 送信 FIFO 使用時 , データエンプティフラグ (SSR:TDRE) が "0" であっても送信 FIFO
の容量まで送信データを書き込むことが可能です。
＜注意事項＞
送信データレジスタは書込み専用のレジスタで , 受信データレジスタは読出し専用のレジ
スタです。2 つのレジスタは同一アドレスに配置されているため , 書込み値と読出し値が
異なります。したがって , INC/DEC 命令などリードモディファイライト (RMW) 系命令は
使用できません。
676
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
7 ビットスレーブアドレスマスクレジスタ (ISMK)
15.21.6
7 ビットスレーブアドレスマスクレジスタ (ISMK) は , スレーブアドレスの各ビット
の比較をするか設定するレジスタです。
■ 7 ビットスレーブアドレスマスクレジスタ (ISMK)
図 15.21-8 に 7 ビットスレーブアドレスレジスタ (ISMK) のビット構成を , 表 15.21-6 に
各ビットの機能を示します。
図 15.21-8 7 ビットスレーブマスクレジスタ (ISMK) のビット構成
ISMK
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
アドレス: EN SM6 SM5 SM4 SM3 SM2 SM1 SM0
ch.0 00006AH
R/W R/W R/W R/W R/W R/W R/W R/W
ch.1 00007AH
ch.2 00008AH
ch.3 00009AH
ch.4 00056AH
ch.5 00057AH
R/W
:リード/ライト可能
bit7
・・・・・・・・・・・・・・・・・・・ bit0
（ISBA）
01111111B
スレーブアドレスマスクビット
ビット比較しない
ビット比較する
SM6～SM0
0
1
EN
0
1
初期値
I2Cインタフェース許可ビット
禁止
許可
:初期値
表 15.21-6 7 ビットスレーブマスクレジスタ (ISMK) の各ビットの機能説明
ビット名
機能
bit15
EN：
I2C インタ
フェース
許可ビット
I2C インタフェースの動作を許可 / 禁止するビットです。
"0" に設定した場合：I2C インタフェースは動作禁止状態になります。
"1" に設定した場合：I2C インタフェースが動作可能となります。
( 注意事項 ) IBSR レジスタの BER ビットが "1" にセットされても ,
本ビットは "0" にクリアされません。
本ビットが "0" のときにボーレートジェネレータを設定
してください。
本ビットが "0" のときに 7 ビットスレーブアドレスおよ
び 7 ビットスレーブマスクレジスタを設定してくださ
い。
送信中に EN ビットを "0" にすると I2C バスの SDA/
SCL にパルスが発生することがあります。
FIFO 許可の場合 , FIFO を禁止にして EN ビットに "0"
を書いてください。
bit14
∼
bit8
SM6 ∼ SM0：
スレーブ
アドレス
マスクビット
7 ビットスレーブアドレスと受信したアドレスに対し , 比較対象外に
するかどうかを設定するビットです。
"1" を設定したビット：比較する
"0" を設定したビット：一致したものとして処理する
( 注意事項 ) EN ビットが "0" のときに本レジスタを設定してくださ
い。
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
15.21.7
MB91470/480 シリーズ
7 ビットスレーブアドレスレジスタ (ISBA)
7 ビットスレーブアドレスレジスタ (ISBA) は , スレーブアドレスを設定するレジス
タです。
■ 7 ビットスレーブアドレスレジスタ (ISBA)
図 15.21-9 に 7 ビットスレーブアドレスレジスタ (ISBA) のビット構成を , 表 15.21-7 に
各ビットの機能を示します。
図 15.21-9 7 ビットスレーブアドレスレジスタ (ISBA) のビット構成
bit15 ・・・・・・・・・・・・・・・・・
ISBA
（ISMK）
アドレス:
ch.0 00006BH
ch.1 00007BH
ch.2 00008BH
ch.3 00009BH
ch.4 00056BH
ch.5 00057BH
bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
SAEN SA6 SA5 SA4 SA3 SA2 SA1 SA0 00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
6～0
スレーブアドレス設定ビット
７ビットスレーブアドレス
SAEN
0
1
スレーブアドレス許可ビット
禁止
許可
SA
R/W
:リード/ライト可能
:初期値
表 15.21-7 7 ビットスレーブアドレスレジスタ (ISBA) の各ビットの機能説明
ビット名
機能
スレーブアドレスの検出許可ビットです。
"0" を設定した場合：スレーブアドレスを検出しません。
"1" を設定した場合：ISBA, ISMK の設定と受信した第一バイトと比較を
行います。
bit7
SAEN：
スレーブ
アドレス
許可ビット
bit6
∼
bit0
7 ビットスレーブアドレスレジスタ (ISBA) は , スレーブアドレス検出が
許可 (SAEN=1) されていると , ( 反復 ) スタート条件検出後に受信した 7
ビットのデータが本レジスタと比較し , 全ビットが一致するとスレーブ
モードとして動作し , ACK を出力します。そのとき , 受信したスレーブ
SA6 ∼ SA0： アドレスは本レジスタにセットされます (SAEN=0 の場合は , ACK を出力
しません )。
スレーブ
アドレス
ISMK レジスタに "0" を設定したアドレスビットは比較対象外となりま
す。
( 注意事項 ) 予約アドレスの設定は禁止です。
本レジスタは ISMK レジスタの EN ビットが "0" のときに
設定してください。
678
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
MB91470/480 シリーズ
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0)
15.21.8
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) は , シリアルクロックの分周
比を設定します。
■ ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
図 15.21-10 にボーレートジェネレータレジスタ1, 0 (BGR1, BGR0)のビット構成を示し
ます。
図 15.21-10 ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) のビット構成
アドレス:
bit15
BGR0
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
000065H
000075H
000085H
000095H
000565H
000575H
bit14
bit13
bi t11 bit10
bit9
bit8
bit7
bit6
bit5
（BGR1）
－
(－)
bit12
R/W
R/W
R/W
R/W
bit4
bit3
bit2
bit1
（BGR0）
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
bit0
R/W
-0000000B
00000000B
BGR1
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
000064H
000074H
000084H
000094H
000564H
000574H
BGR0
ライト
リード
ボーレートジェネレータレジスタ0
リロードカウンタbit0～bit7に書込む
BGR0の設定値が読み出す
BGR1
ライト
リード
ボーレートジェネレータレジスタ1
リロードカウンタbit8～bit14に書込む
BGR1の設定値が読み出す
未定義ビット
リード時,値は不定です。ライト時,影響しません
R/W : リード/ライト可能
ボーレートジェネレータレジスタはシリアルクロックの分周比を設定します。
BGR1 は上位ビット , BGR0 は下位ビットに対応し , カウントするリロード値の書込み ,
BGR1/BGR0 の設定値の読出しが可能です。
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むとリロー
ドカウンタはカウントを開始します。
＜注意事項＞
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) への書込みは , 16 ビットアクセ
スで行ってください。
• ISMK レジスタの EN ビットが "0" のときにボーレートジェネレータレジスタの設定を
行ってください。
• マスタモード , スレーブモードに関係なくボーレートを設定してください。
• 動作モード 4(I2C モード ) では周辺クロック (CLKP) は 8 MHz 以上で使用し , 400kbps
を超えるボーレートジェネレータの設定は禁止です。
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
15.21.9
MB91470/480 シリーズ
FIFO 制御レジスタ 1(FCR1)
FIFO 制御レジスタ (FCR1) は , FIFO のテスト設定 , 送受信 FIFO の選択 , 送信 FIFO
割込み許可の設定および割込みフラグの制御を行います。
■ FIFO 制御レジスタ 1(FCR1) のビット構成
図 15.21-11 に FIFO 制御レジスタ 1 (FCR1) のビット構成を , 表 15.21-8 に各ビットの機
能を示します。
図 15.21-11 FIFO 制御レジスタ 1(FCR1) のビット構成
FCR1
アドレス:
ch.0 00006EH
ch.1 00007EH
ch.2 00008EH
ch.3 00009EH
ch.4 00056EH
ch.5 00057EH
bit15
bit14
bit13
－
－
－
－
－
－
bit12
bit11
bit10
bit9
FLSTE FRIIE FDRQ FTIE
R/W
R/W
R/W
R/W
bit8
・・・・・・・・・・・・・・・・・・・・・
bit7
bit0
（FCR0）
FSEL
初期値
---00100B
R/W
FIFO選択ビット
FSEL
0
1
送信FIFO：FIFO1, 受信FIFO：FIFO2
送信FIFO：FIFO2, 受信FIFO：FIFO1
FTIE
0
1
送信FIFO割込み許可ビット
送信FIFO割込み禁止
送信FIFO割込み許可
FDRQ
送信FIFOデータ要求ビット
送信FIFOデータ要求なし
送信FIFOデータ要求あり
0
1
FRIIE
0
1
FLSTE
0
1
受信FIFOアイドル検出許可ビット
受信FIFOアイドル検出禁止
受信FIFOアイドル検出許可
再送データロスト検出許可ビット
データロスト検出禁止
データロスト検出許可
未定義ビット
リード時,値は不定です。ライト時,影響しません
未定義ビット
常に"0"を設定してください。
R/W
:リード/ライト可能
:初期値
680
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
表 15.21-8 FIFO 制御レジスタ 1(FCR1) の各ビットの機能説明 (1 / 2)
ビット名
機能
bit15,
bit14
未定義ビット
常に "0" を書き込んでください。
bit13
未定義ビット
リードした場合：値は不定です。
ライトした場合：影響しません。
bit12
FLSTE：
再送データ
ロスト検出
許可ビット
FLST ビット検出を許可するビットです。
"0" に設定した場合：FLST ビット検出禁止
"1" に設定した場合：FLST ビット検出許可
( 注意事項 ) 本ビットに "1" を設定する場合 , FSET ビットに "1" を
設定してから本ビットに "1" を設定してください。
bit11
FRIIE:
受信 FIFO
アイドル検出
許可ビット
受信 FIFO に有効なデータが存在した状態で 8 ビットタイマ以上の受
信アイドル状態を検出するかどうかを設定するビットです。受信割込
みが許可 (SMR:RIE=1) されているときに受信アイドル状態が検出さ
れると受信割込みが発生します。
"0" に設定した場合：受信アイドル状態検出禁止
"1" に設定した場合：受信アイドル状態検出許可
送信 FIFO のデータ要求ビットです。
本ビットが "1" のとき , 送信データを要求していることを示します。
このとき , 送信割込みが許可 (FTIE=1) されていると送信 FIFO 割込み
要求が出力されます。
FDRQ セット条件
• FBYTE( 送信用 )=0 ( 送信 FIFO がエンプティ )
• 送信 FIFO のリセット
bit10
FDRQ：
送信 FIFO
データ
要求ビット
FDRQ リセット条件
• 本ビットへの "0" 書込み
• 送信 FIFO が Full になった場合
( 注意事項 )
bit9
FTIE：
送信 FIFO
割込み許可
ビット
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FBYTE( 送信用 )=0 のときに本ビットへの "0" 書込みは
禁止です。
本ビットが "0" のときに FSEL ビットの変更は禁止で
す。
本ビットに "1" を設定した場合 , 動作に影響を与えませ
ん。
リードモディファイライト (RMW) 系命令時には , "1"
が読み出されます。
送信 FIFO の割込み許可ビットです。本ビットに "1" を設定すると
FDRQ ビットが "1" のときに割込みが発生します。
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681
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
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表 15.21-8 FIFO 制御レジスタ 1(FCR1) の各ビットの機能説明 (2 / 2)
ビット名
bit8
682
FSEL：
FIFO 選択
ビット
機能
送受信 FIFO を選択するビットです。
"0" に設定した場合：送信 FIFO：FIFO1, 受信 FIFO：FIFO2 に割り当
てられます。
"1" に設定した場合：送信 FIFO：FIFO2, 受信 FIFO：FIFO1 に割り当
てられます。
( 注意事項 ) 本ビットは , FIFO リセット (FCL2, FCL1=1) ではクリア
されません。
本ビットを変更する場合は , FIFO 動作禁止 (FE2, FE1=0)
および I2C インタフェース動作禁止 (ISMK:EN=0) にし
てから行ってください。
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
15.21.10 FIFO 制御レジスタ 0(FCR0)
FIFO 制御レジスタ 0(FCR0) は , FIFO 動作の許可 / 禁止 , FIFO リセット , リードポ
インタの保存 , 再送信設定を行います。
■ FIFO 制御レジスタ 0(FCR0) のビット構成
図 15.21-12 に FIFO 制御レジスタ 0 (FCR0) のビット構成を , 表 15.21-9 に各ビットの機
能を示します。
図 15.21-12 FIFO 制御レジスタ 0(FCR0) のビット構成
bit15
・・・・・・・・・・・・・・・・・・・・・ bit8
FCR0
bit7
（FCR1）
アドレス:
ch.0 00006FH
ch.1 00007FH
ch.2 00008FH
ch.3 00009FH
ch.4 00056FH
ch.5 00057FH
－
－
bit2
bit1
R
R/W
R/W
R/W
R/W
R/W
FIFO2動作許可ビット
FIFO2動作禁止
FIFO2動作許可
0
1
:リードオンリ
bit3
FE2
0
1
FCL2
R
bit4
FIFO1動作許可ビット
FIFO1動作禁止
FIFO0動作許可
0
1
:リード/ライト可能
bit5
FE1
0
1
FCL1
R/W
bit6
FLST FLD FSET FCL2 FCL1 FE2
bit0
初期値
FE1 -0000000 B
R/W
FIFO1リセットビット
書込み時
読出し時
影響なし
常に”0”をリード
FIFO1リセット
FIFO2リセットビット
書込み時
読出し時
影響なし
常に”0”をリード
FIFO2リセット
FSET
0
1
FIFOポインタ保存ビット
保存しない
保存実行
FLD
0
1
FIFOポインタリロードビット
リロードしない
リロード実行
FLST
0
1
FIFO再送データロストフラグビット
データロストなし
データロストあり
未定義ビット
リード時,常に”0”をリード。ライト時,常に”0”をライト
:初期値
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683
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
MB91470/480 シリーズ
表 15.21-9 FIFO 制御レジスタ 0(FCR0) の各ビットの機能説明 (1 / 3)
ビット名
bit7
bit6
未定義ビット
FLST：
FIFO 再送
データロスト
フラグビット
機能
リードした場合：常に "0" が読み出されます。
ライトした場合：常に "0" を書いてください。
送信 FIFO の再送データが失われたことを示すビットです。
FLST セット条件
FIFO 制御レジスタ 1(FCR1) の FLSTE ビットが "1" で送信 FIFO のライ
トポインタと FSET ビットによって保存 したリードポインタが一致し
ているときに FIFO へ書き込んだ場合
FLST リセット条件
• FIFO リセット (FCL への "1" 書込み )
• FSET ビットへの "1" 書込み
本ビットに "1" が設定されると FSET ビットで保存したリードポインタ
が示すデータを上書きしてしまい , エラーが発生しても FLD ビットに
よって再送の設定ができません。本ビットに "1" が設定された状態で再
送を行う場合には FIFO リセットを実施し , 再度 FIFO にデータを書き
込んでください。
bit5
bit4
bit3
684
FLD：
FIFO
ポインタ
リロード
ビット
送信 FIFO に FSET ビットによって保存したデータをリードポインタに
リロードするビットです。本ビットは通信エラーなどが発生し再送す
るときに使用します。
再送設定が完了した場合 , 本ビットは "0" になります。
( 注意事項 ) 本ビットが "1" にセットされている間 , リードポインタへ
のリロード中なので FIFO リセット以外の書込みは行わな
いでください。
FIFO 許可状態または送信中 , 本ビットに "1" を設定する
ことは禁止です。
TIE ビットを "0" にしてから本ビットに "1" を書き込み ,
送信 FIFO 許可後 , TIE ビットを "1" にしてください。
FSET：
FIFO
ポインタ
保存ビット
送信 FIFO のリードポインタを保存するビットです。
送信前にリードポインタを保存すると , 通信エラーなどが発生した場合 ,
FLST ビットが "0" であれば再送可能となります。
"1" に設定した場合：現在のリードポインタの値を保存します。
"0" に設定した場合：影響しません。
( 注意事項 ) 送信バイト数 (FBYTE1/FBYTE2) が "0" を示しているとき
に本ビットを "1" に設定してください。
FCL2：
FIFO2
リセット
ビット
FIFO2 をリセットするビットです。
本ビットを "1" に設定すると , FIFO2 の内部状態を初期化します。
FCR0:FLST ビットのみ初期化され , FCR1/ FCR0 レジスタのほかのビッ
トは保持されます。
( 注意事項 ) FIFO2 を禁止してから , FIFO2 リセットを実行してくださ
い。
送信 FIFO 割込み許可ビットを "0" にしてから実行してく
ださい。
FBYTE2 レジスタの有効データ数は "0" になります。
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
表 15.21-9 FIFO 制御レジスタ 0(FCR0) の各ビットの機能説明 (2 / 3)
ビット名
bit2
FCL1：
FIFO1
リセット
ビット
機能
FIFO1 をリセットするビットです。
本ビットを "1" に設定すると , FIFO1 の内部状態を初期化します。
FCR0:FLST ビットのみ初期化され , FCR1/FCR0 レジスタのほかのビッ
トは保持されます。
( 注意事項 ) FIFO1 を禁止してから , FIFO1 リセットを実行してくださ
い。
送信 FIFO 割込み許可ビットを "0" にしてから実行してく
ださい。
FBYTE1 レジスタの有効データ数は "0" になります。
FIFO2 の動作を許可 / 禁止するビットです。
• FIFO2 を使用する場合 , 本ビットに "1" を設定してください。
• FSEL ビットによって受信 FIFO として選択された場合 , 受信エラーが
発生すると本ビットは "0" にクリアされ , 受信エラーがクリアされな
い限り , 本ビットに "1" を設定することはできません。
• 送信 FIFO で使用する場合には送信データがエンプティ (TDRE=1), 受
信 FIFO で使用する場合には受信データがエンプティ (RDRF=0) のと
きに本ビットに "1" または "0" を設定してください。
bit1
FE2：
FIFO2 動作
許可ビット
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• FIFO2 を禁止にしても FIFO2 の状態は保持されます。
( 注意事項 )
BB ビットが "0" または INT ビットが "1" のときに許可 /
禁止の変更を行ってください。
受信 FIFO として選択されていて予約アドレスを検出し ,
スレーブ送信として動作する場合 , 予約アドレス検出に
よる割込みで本ビットを "0" にし , ACKE=0 にしてくださ
い。
受信 FIFO として使用していて本ビットを "1" から "0" に
変更したときに SSR の RDRF ビットが "1" になっている
と "0" になるまで受信 FIFO は禁止になりません。
送信 FIFO として使用していて FIFO2 にデータが存在し ,
本ビットを "0" から "1" に変更する場合 , FIE ビットを
"0" にしてから本ビットに "1" を書き込み , TIE ビットを
"1" にしてください。
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685
第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
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表 15.21-9 FIFO 制御レジスタ 0(FCR0) の各ビットの機能説明 (3 / 3)
ビット名
機能
FIFO1 の動作を許可 / 禁止するビットです。
• FIFO1 を使用する場合 , 本ビットに "1" を設定してください。
• FSEL ビットによって受信 FIFO として選択された場合 , 受信エラーが
発生すると本ビットは "0" にクリアされ , 受信エラーがクリアされな
い限り , 本ビットに "1" を設定することはできません。
• 送信 FIFO で使用する場合には送信データがエンプティ (TDRE=1), 受
信 FIFO で使用する場合には受信データがエンプティ (RDRF=0) のと
きに本ビットに "1" または "0" を設定してください。
bit0
686
FE1：
FIFO1 動作
許可ビット
• FIFO1 を禁止にしても FIFO1 の状態は保持されます。
( 注意事項 )
BB ビットが "0" または INT ビットが "1" のときに許可 /
禁止の変更を行ってください。
受信 FIFO として選択されていて予約アドレスを検出し ,
スレーブ送信として動作する場合 , 予約アドレス検出に
よる割込みで本ビットを "0" にし , ACKE=0 にしてくださ
い。
受信 FIFO として使用していて本ビットを "1" から "0" に
変更したときに SSR の RDRF ビットが "1" になっている
と "0" になるまで受信 FIFO は禁止になりません。
送信 FIFO として使用していて FIFO1 にデータが存在し ,
本ビットを "0" から "1" に変更する場合 , FIE ビットを
"0" にしてから本ビットに "1" を書き込み , TIE ビットを
"1" にしてください。
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
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15.21.11 FIFO バイトレジスタ (FBYTE1/FBYTE2)
FIFO バイトレジスタ (FBYTE1/FBYTE2) は , FIFO の有効なデータ数を示します。
また , 受信 FIFO で所定のデータ数を受信したときに受信割込みを発生させるかを設
定できます。
■ FIFO バイトレジスタ (FBYTE1/FBYTE2) のビット構成
図 15.21-13 に FIFO バイトレジスタ (FBYTE1/FBYTE2) のビット構成を示します。
図 15.21-13 FIFO バイトレジスタ (FBYTE1/FBYTE2) のビット構成
アドレス:
bit15
bit14
bit13
bit12
FBYTE1
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
00006DH
00007DH
00008DH
00009DH
00056DH
00057DH
bit11
bit10
bit9
bit8
bit7
bit5
R/W
R/W
R/W
R/W
bit4
bit3
bit2
bit1
bit0
（FBYTE1）
（FBYTE2）
R/W
R/W
R/W
R/W
R/W
FBYTE2
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
bit6
00006CH
00007CH
00008CH
00009CH
00056CH
00057CH
R/W :リード/ライト可能
リード（有効なデータ数）
送信時：FIFOに書き込まれ,送信されていないデータ数
受信時：FIFOに受信されたデータ数
ライト（転送数）
送信時：00Hに設定
受信時：受信割込み発生のデータ数を設定
R/W
R/W
R/W
R/W
R/W
R/W
R/W
FBYTE1
ライト
リード
FIFO1データ数表示ビット
転送数を設定
有効なデータ数を読み出す
FBYTE2
ライト
リード
FIFO2データ数表示ビット
転送数を設定
有効なデータ数を読み出す
初期値
00000000B
00000000B
FBYTE レジスタは FIFO の有効なデータ数を示し , FCR1:FSEL ビットの設定によって
以下のようになります。
表 15.21-10 データ数表示
FSEL
FIFO 選択
データ数表示
0
FIFO2：受信 FIFO, FIFO1：送信 FIFO
FIFO2：FBYTE2, FIFO1：FBYTE1
1
FIFO2：送信 FIFO, FIFO1：受信 FIFO
FIFO2：FBYTE2, FIFO1：FBYTE1
• FBYTE レジスタの転送数の初期値は "08H" です。
• 受信 FIFO の FBYTE に受信割込みフラグを発生させるデータ数を設定します。その
設定された転送数と FBYTE レジスタのデータ表示が一致すると割込みフラグ
(RDRF) が "1" にセットされます。
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第 15 章 マルチファンクション シリアルインタフェース
15.21 I2C インタフェースのレジスタ
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• 受信 FIFO アイドル検出許可ビット (FRIIE) が "1" で受信 FIFO に存在するデータ数
が転送数に達しない場合 , 受信アイドル状態がボーレートクロックで 8 クロック以
上続くと割込みフラグ (RDRF) が "1" にセットされます。8 クロックカウント中 ,
RDR を読み出すとそのカウンタは "0" にリセットされ , 再度 8 クロックをカウント
します。受信 FIFO が禁止されるとそのカウンタは "0" にリセットされます。受信
FIFO にデータが残っている状態で受信 FIFO を許可すると再度 , カウントを開始し
ます。
• マスタ動作でデータを受信する場合 ( マスタ受信 ), TIE ビットを "0" にして送信 FIFO
の FBYTE レジスタに受信データ数を設定し , FDRQ ビットに "0" を書きます。設定
データ分の SCL のクロックが出力され , その後 , INT ビットが "1" になります。TIE
ビットに "1" を設定したい場合には , FDRQ が "1" になった後に "1" に設定してくだ
さい。
＜注意事項＞
• マスタ動作でデータを受信するとき以外 , 送信 FIFO の FBYTE は "00h" を設定してく
ださい。
• マスタ動作でデータを受信するときの送信データ数の設定は , 送信 FIFO がエンプティ
で TIE ビットが "0" のときに行ってください。
• マスタ動作でデータを受信中に I2C インタフェースを禁止 (EN=0) にする場合には , 送
受信 FIFO を禁止にしてから禁止してください。
• 受信 FIFO の FBYTE には "1" 以上のデータを設定してください。
• 送受信を禁止してから変更してください。
• 本レジスタはリードモディファイライト (RMW) 系命令を使用することはできません。
• FIFO 容量を超えた設定は禁止です。
688
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15.22
第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
I2C インタフェースの割込み
I2C インタフェースの割込みは , 次に示す要因で割込み要求を発生させることができ
ます。
• 第一バイト送受信後 / データ送受信後
• ストップ条件
• 反復スタート条件
• FIFO 送信データ要求
• FIFO 受信データ完了
■ I2C インタフェースの割込み
I2C インタフェースの割込み制御ビットと割込み要因は表 15.22-1 のようになっていま
す。
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
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表 15.22-1 I2C インタフェースの割込み制御ビットと割込み要因
割込み
の種類
割込み
要求
フラグ
ビット
フラグ
レジスタ
割込み要因
割込み要因
許可ビット
割込み要求
フラグのクリア
第一バイト送受信後 *1
データ送受信後 *1
割込みフラグビット (IBCR:INT)
への "0" 書込み
バスエラー検出
INT
IBCR
アービトレーション
ロスト検出
IBCR:INTE
FBYTE 設定値分受信
受信 FIFO がエンプティになるまで
の受信データ (RDR) の読出し後 ,
割込みフラグビット (IBCR:INT)
へ "0" 書込み
FRIIE ビットが "1" で
受信 FIFO に有効な
データが存在した状態
で 8 ビット時間以上の
受信アイドル状態検出
受信
予約アドレス検出
RDRF
SSR
受信データ (RDR) の読出し
データ受信後
FBYTE 設定値分受信
SMR：RIE 受信 FIFO がエンプティになるまで
の受信データ (RDR) の読出し
ORE
SSR
オーバランエラー
受信エラーフラグビット
(SSR:REC) への "1" 書込み
SPC
IBSR
ストップ条件
ストップ条件検出ビットへの "0"
書込み
IBCR:CNDE
RSC
IBSR
反復スタート条件
反復スタート検出フラグビット
(IBSR：RSC) への "0" 書込み
送信レジスタが
エンプティ
TDRE
SSR
FDRQ
FCR1
送信
送信データ (TDR) への書込み , ま
たは送信 FIFO 動作許可ビットが
"0" で送信 FIFO に有効なデータが
送信バッファエンプ
SMR：TIE
存在しているときに送信 FIFO 動
ティフラグセットビッ
作許可ビットへの "1" 書込み ( 送
ト (SSR:TSET) への "1"
信再送 ) *2
書込み
送信 FIFO が
エンプティ
FIFO 送信データ要求ビットへの
FCR1:FTIE "0" 書込み , または送信 FIFO がフ
ル
*1 : 正常なデータを送受信できます。TDRE が "0" の場合 , 割込みは発生しません。これは DMA 転送
をサポートするためです。
データ送受信時に INT フラグを発生させたい場合には , INT フラグがセットされるタイミングより
前に TDRE ビットが "1" である必要があります。
*2 : TDRE ビットが "0" になってから TIE ビットを "1" にしてください。
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
I2C インタフェース通信の動作
15.22.1
I2C インタフェースは , 2 本の双方向バスライン , シリアルデータライン (SDA) およ
びシリアルクロックライン (SCL) を使用して通信を行います。
■ I2C バススタート条件
I2C バスの起動条件を以下に示します。
図 15.22-1 スタート条件
SDA
SCL
スタート条件
■ I2C バスストップ条件
I2C バスのストップ条件を以下に示します。
図 15.22-2 ストップ条件
SDA
SCL
ストップ条件
■ I2C バス反復スタート条件
I2C バスの反復スタート条件を以下に示します。
図 15.22-3 反復スタート条件
SDA
SCL
ACK *
* : ACK：アクノリッジ
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反復スタート条件
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
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マスタモード
15.22.2
マスタモードは , I2C バスにスタート条件を発生させ , I2C バスにクロックを出力し
ます。I2C バスがアイドル状態 (SCL="H", SDA="H") のとき , IBCR レジスタの
MSS ビットに "1" を設定するとマスタモードになり , IBCR レジスタの ACT ビット
が "1" になります。
■ スタート条件生成
SDA="H", SCL="H", EN=1, BB=0 のとき , MSS ビットへ "1" を書き込むとスタート条件
が出力されます。
I2C バスへスタート条件を出力すると ACT ビットに "1" をセットします。その後 , ス
タート条件を受信すると BB ビットが "1" にセットされ , I2C バスは通信中であること
を示します ( 図 15.22-4 を参照 )。
図 15.22-4 スタート条件出力および各ビットの関係
スタート条件
A6 *1
SDA
SCL
1
A5 *2
2
BBビット
MSSビット
”1”ライト
ACTビット
TRXビット
FBTビット
TDREビット
*1 : A6：アドレスbit6
*2 : A5：アドレスbit5
＜注意事項＞
動作モード 4(I2C モード ) では周辺クロック (CLKP) は 8 MHz 以上で使用し , 400kbps を
超えるボーレートジェネレータの設定は禁止です。
692
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
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■ スレーブアドレス出力
スタート条件を出力すると TDR レジスタに設定されたデータを bit7 からアドレスとし
て出力します。FIFO 許可の場合 , 最初に書いた TDR レジスタのデータを出力します。
bit0 はデータ方向ビット (R/W) として使用され , データ方向ビット (R/W) が "0" のとき ,
データはライト方向 ( マスタ→スレーブ ) を示します。TDR レジスタへのアドレス設
定は , MSS=1 または SCC=1 を書く前に行ってください。
アドレスおよびデータ方向の出力タイミングについて図 15.22-5 , 図 15.22-6 に示しま
す。
図 15.22-5 アドレスおよびデータ方向 (FIFO 禁止の場合 )
1
2
3
4
5
6
7
8
SCL
SDA
A6(D7) A5(D6) A4(D5) A3(D4) A2(D3) A1(D2) A0(D1) R/W(D0)
ACK
BBビット
MSSビット*
TDRE
INTビット
＜予約アドレス検出＞
RSAビット
RDRFビット
INTビット
INTが"1"の間, SCLは"L"になります。
A6～A0：アドレス
D7～D0：TDRレジスタビット
R/W
：データ方向("L"で書込み方向)
ACK
：アクノリッジ("L"でアクノリッジ, スレーブから出力)
* : MSSビットに"1"を書き込む前にTDRレジスタにアドレスをセットしてください。
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693
第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
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図 15.22-6 アドレスおよびデータ方向 ( 送受信 FIFO 許可 )
1
2
3
4
5
6
7
8
SCL
A6(D7) A5(D6) A4(D5) A3(D4) A2(D3) A1(D2) A0(D1) R/W(D0)
SDA
ACK
BBビット
MSSビット*1
INTビット*2
＜予約アドレス検出＞
RSAビット
RDRFビット
INTビット
INTが"1"の間, SCLは"L"になります。
A6～A0：アドレス
D7～D0：TDRレジスタビット
R/W
：データ方向(“L"でライト方向)
ACK
：アクノリッジ(“L"でアクノリッジ, スレーブから出力)
*1 : MSSビットに"1"を書き込む前にTDRレジスタにアドレスをセットしてください。
*2 :アクノリッジが"L"でR/W="L"のとき, 送信FIFOにデータが存在する, またはアクノリッジが"L"
でR/W="H"のとき, 受信FIFOにデータが存在していない場合, INTビットは"1"になりません。
694
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
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■ 第一バイト送信によるアクノリッジ受信
データ方向ビット (R/W) を出力すると , I2C インタフェースはスレーブからのアクノ
リッジを受信します。FIFO 許可と FIFO 禁止では , 以下の動作になります。
表 15.22-2 アクノリッジ受信後の動作 (RSA ビット =0)
送信
FIFO
受信
FIFO
送信
FIFO
状態
受信
FIFO
状態
データ方向
ビット
(R/W)
0
禁止
禁止
−
−
1
データ
なし
禁止
許可
−
0
データ
あり
0
許可
禁止
−
−
1
データ
なし
許可
許可
−
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0
データ
あり
−
アクノリッジが ACK
TDRE ビットが "1" の場合 , INT ビッ
トを "1" にしてウェイト。TDRE
ビットが "0" の場合 , INT ビットは
"0" のままでウェイトなし
INT ビットを
"1" にして
ウェイト
TDRE ビットが "1" の場合 , INT ビッ
トを "1" にしてウェイト。TDRE
ビットが "0" の場合 , INT ビットは
"0" のままでウェイトなし
TDRE ビットが "1" の場合 , INT ビッ
INT ビットを
トを "1" にしてウェイト。TDRE
"1" にして
ビットが "0" の場合 , INT ビットは
ウェイト
"0" のままでウェイトなし
TDRE ビットが "1" の場合 , INT ビッ
トを "1" にしてウェイト。TDRE
ビットが "0" の場合 , INT ビットは
"0" のままでウェイトなし
INT ビットを "1" にしてウェイト
1
アクノリッジ
が NACK
TDRE ビットが "1" の場合 , INT ビッ
INT ビットを
トを "1" にしてウェイト。TDRE
"1" にして
ビットが "0" の場合 , INT ビットは
ウェイト
"0" のままでウェイトなし
INT ビットを "1" にしてウェイト
1
−
アクノリッジ受信直後の動作
INT ビットを
"1" にして
ウェイト
TDRE ビットが "1" の場合 , INT ビッ
トを "1" にしてウェイト。TDRE
ビットが "0" の場合 , INT ビットは
"0" のままでウェイトなし
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695
第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
MB91470/480 シリーズ
■ FIFO 禁止 ( 送信 FIFO, 受信 FIFO 両方とも禁止 )
• RSA ビットが "0" の場合 , アクノリッジ受信後 , TDRE ビットが "1" の場合には , 割
込みフラグ (INT) を "1" にセットし , SCL を "L" に保持してウェイトします。ウェイ
トは割込みフラグに "0" を書くと割込みフラグが "0" になってウェイトを解除しま
す。TDRE ビットが "0" の場合には , ACK を受信すると割込みフラグを "1" にセッ
トせずに SCL にクロックを発生します。
• RSAビットが"1"の場合, 予約アドレス受信後(アクノリッジ前), 割込みフラグ(INT)
を "1" にセットし , SCL を "L" に保持してウェイトします。RDR レジスタ読出し後 ,
ACKE ビット , 送信データを設定し , 割込みフラグに "0" を書くと割込みフラグが
"0" になってウェイトを解除します。
• 受信したアクノリッジは RACK ビットにセットされます。ウェイト中に RACK ビッ
トを確認し , NACK の場合には , MSS ビットに "0" または SCC ビットに "1" を書い
てストップ条件または反復スタート条件を発生させます。このとき , INT ビットは
自動的に "0" にクリアされます。
■ FIFO 許可
• MSS ビットに "1" を設定する前に FIFO に以下の設定をする必要があります。
- スレーブへ送信する場合 ( データ方向ビット =0), スレーブアドレスなどを含む
データを送信 FIFO に設定
- スレーブからデータを受信する場合 ( データ方向ビット =1), FIFO バイト数レジ
スタに受信数を設定し , スレーブアドレスおよびデータ方向ビットと受信したい
データ数分ダミーで送信データレジスタに書込みを行う
• RSA ビットが "0"の場合 , アクノリッジ受信後 , ACK の場合には , 割込みフラグ(INT)
を "1" にセットせず , データ方向ビットに従ってデータを送受信します ( ウェイトな
し ) 。NACK の場合には , 割込みフラグ (INT) を "1" にセットし , SCL を "L" に保持
してウェイトします。
• 受信したアクノリッジは RACK ビットに格納されます。ウェイト中に RACK ビッ
トを確認し , NACK の場合には , MSS ビットに "0" または SCC ビットに "1" を書い
てストップ条件または反復スタート条件を発生させます。このとき , INT ビットは
自動的に "0" にクリアされます。
696
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
図 15.22-7 アクノリッジ (FIFO 禁止 , RSA=0, ACK 応答の場合 )
Data
INTビットにより"L"
SCL
SDA
R/W
ACK
"0"ライト
INTビット
RACKビット
FBTビット
TDRレジスタへライト
TDREビット
アドレスに対するウェイトは
• RSA ビットが "0" の場合 , アクノリッジ受信後
• RSA ビットが "1" の場合 , アクノリッジ受信前
になります。WSEL の設定には依存しません。
図 15.22-8 アクノリッジ (FIFO 禁止 , RSA=0, NACK 応答の場合 )
INTビットにより"L"
SCL
SDA
R/W
NACK
"0"ライト
ストップ条件
INTビット
MSSビット
RACKビット
FBTビット
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
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図 15.22-9 アクノリッジ (FIFO 禁止 , RSA=1, ACK 応答の場合 )
INTビットにより"L"
Data
SCL
SDA
R/W
ACK
"0"ライト
INTビット
RACKビット
FBTビット
RSAビット
RDRレジスタの読出し
RDRFビット
図 15.22-10 アクノリッジ (FIFO 禁止 , RSA=1, NACK 応答の場合 )
INTビットにより"L"
SCL
SDA
R/W
NACK
"0"ライト
ストップ条件
INTビット
MSSビット
RACKビット
FBTビット
RSAビット
RDRレジスタの読出し
RDRFビット
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15.22 I2C インタフェースの割込み
図 15.22-11 アクノリッジ
(FIFO 許可 , 送信 FIFO データあり , 受信 FIFO データなし , RSA=0, ACK 応答の場合 )
Data
SCL
SDA
R/W
ACK
INTビット
RACKビット
FBTビット
TDREビット
■ マスタによるデータ送信
データ方向ビット (R/W) が "0" の場合 , データはマスタから送信します。1 バイト送信
ごとにスレーブから ACK または NACK の応答があります。
WSEL ビットの設定によってウェイトの発生する場所が以下のようになります。
表 15.22-3 マスタデータ送信時の WSEL ビット
WSEL ビット
動作
0
第二バイト以降 , TDRE ビットが "1" またはアービトレーションロスト検出でアク
ノリッジ後 , 割込みフラグ (INT) を "1", SCL を "L" にしてウェイト状態にします。
FIFO 許可の場合 , アクノリッジ後 , アービトレーションロスト検出または送信
データレジスタに有効なデータがなくなった (TDRE=1) ときにアクノリッジ後 , 割
込みフラグ (INT) を "1" にしてウェイト状態にします。
1
第二バイト以降 , TDRE ビットが "1" またはアービトレーションロスト検出でマス
タが 1 バイトのデータを送信後 , 割込みフラグ (INT) を "1", SCL を "L" にしてウェ
イト状態にします。FIFO 許可の場合 , アービトレーションロスト検出または送信
データレジスタに有効なデータがなくなった (TDRE=1) ときにデータ送信後 , 割込
みフラグ (INT) を "1" にしてウェイト状態にします。
ただし , ストップ条件設定 (MSS=0, MAS=1) 時以外に NACK を受信した場合 , WSEL の
設定に依存せずにアクノリッジ後に割込みフラグ (INT) をセットします。
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15.22 I2C インタフェースの割込み
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スレーブへデータを送信する場合の手順の一例を以下に示します。
● 予約アドレス以外への送信の場合
• 送信 FIFO が禁止されている場合
① スレーブアドレス ( データ方向ビットも含む ) を TDR レジスタにセットし , MSS
ビットに "1" を書きます。
② スレーブアドレス送信後に ACK を受信し , 割込みフラグ (INT) が "1" になります。
③ TDR レジスタに送信するデータを書きます。
④ WSEL ビット更新とともに割込みフラグ (INT) に "0" を書き込み , I2C バスのウェ
イトを解除します。
⑤ 1 バイト送信後に WSEL=0 の場合にはアクノリッジ受信後 , WSEL=1 の場合には
1 バイト送信直後に割込みフラグを "1" にして I2C バスをウェイトします。所定
のデータ数を送信するまで②∼④を繰り返します。ただし , WSEL=1のとき, ウェ
イト解除後に NACK を受信した場合にはアクノリッジ受信後にもう一度割込み
が発生し , バスをウェイトします。
⑥ MSS ビットに "0" または SCC ビットに "1" を設定し , ストップ条件または反復ス
タート条件を発生させます。
• 送信 FIFO が許可されている場合
①スレーブアドレス ( データ方向ビットも含む ), 送信データを TDR レジスタに書
きます。
② WSEL ビット設定とともに MSS ビットに "1" を書きます。
③ 送信中に NACK 受信した場合 , その直後に割込みフラグ (INT) を "1" にして I2C
バスをウェイトします。すべて ACK 応答を受信した場合 , 最終バイト送信後 ,
WSEL の設定に従って割込みフラグを "1" にして I2C バスをウェイトします。
④ MSS ビットに "0" を書いてストップ条件を生成させます。
● 予約アドレスへの送信の場合
• 送信 FIFO が禁止されている場合
① スレーブアドレスとして予約アドレスを TDR レジスタにセットし , MSS ビット
に "1" を書きます。
② スレーブアドレス送信後 , 割込みフラグ (INT) が "1" になります。
③ RDR レジスタを読み出し , 予約アドレスを確認します。*
④ TDR レジスタに送信するデータを書きます。
⑤ WSEL ビット更新とともに割込みフラグ (INT) に "0" を書き込み , I2C バスのウェ
イトを解除します。
⑥ 1 バイト送信後に WSEL=0 の場合にはアクノリッジ受信後 , WSEL=1 の場合には
1 バイト送信直後に割込みフラグを "1" にして I2C バスをウェイトします。所定
のデータ数を送信するまで④∼⑥を繰り返します。ただし , WSEL=1のとき, ウェ
イト解除後に NACK を受信した場合にはアクノリッジ受信後にもう一度割込み
が発生してバスをウェイトします。
⑦ MSS ビットに "0" または SCC ビットに "1" を設定し , ストップ条件または反復ス
タート条件を発生させます。
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15.22 I2C インタフェースの割込み
• 送信 FIFO が許可されている場合
① スレーブアドレスとして予約アドレスを TDR レジスタにセットし , MSS ビット
に "1" を書きます。
② スレーブアドレス送信後 , 割込みフラグ (INT) が "1" になります。
③ RDR レジスタを読み出し , 予約アドレスを確認します。*
④ TDR レジスタに全送信データ ( 送信 FIFO がフルとなる場合にはその状態になる
まで ) を書きます。
⑤ 送信中に NACK 受信した場合 , その直後に割込みフラグ (INT) を "1" にして I2C
バスをウェイトします。すべて ACK 応答を受信した場合 , 最終バイト送信後 ,
WSEL の設定に従って割込みフラグを "1" にして I2C バスをウェイトします。
⑥ MSS ビットに "0" または SCC ビットに "1" を設定し , ストップ条件または反復ス
タート条件を発生させます。
*：マルチマスタで予約アドレスがゼネラルコールの場合 , アービトレーション
ロストが発生してスレーブとして動作する可能性がある場合 , ACKE ビット
を "1", WSEL ビットを "1" にして次のデータでマスタとして動作するのか , ス
レーブとして動作するのかを確認する必要があります。
＜注意事項＞ • 送受信中に IBCR レジスタを変更する場合 , 割込みフラグ (INT) が "1" のときに変更し
てください。
• WSEL ビットを変更した場合 , 次のデータの割込みフラグ (INT) の発生条件に使用され
ます。
• データ送信中で TDRE が "1" のときに TDR レジスタへ送信データを書き込み , ACK 応
答を検出すると割込みフラグ (INT) は "1" にならずにその書き込まれたデータが送信さ
れます。
• データ受信中に TDRE が "1" のときに TDR レジスタへ送信データを書き込み , ACK 応
答した場合 , 割込みフラグ (INT) は "1" にならずに RDRF のみ "1" になります ( 受信
FIFO 許可の場合 , FBYTE レジスタ設定分受信した場合 )。
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図 15.22-12 FIFO 禁止によるマスタの割込み 1(WSEL=0, RSA=0)
S
スレーブ
アドレス
W ACK
Data
ACK
△
①
Data
ACK
△
②
Data
ACK P or Sr
△
②
△▲
③
S ：スタート条件
W：データ方向ビット(ライト方向)
P ：ストップ条件
Sr：反復スタート条件
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレス送信＋方向ビット送信＋アクノリッジ受信により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信＋アクノリッジ受信により, 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ 1バイト送信＋アクノリッジ受信により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
図 15.22-13 FIFO 禁止によるマスタ送信の割込み 2(WSEL=1, RSA=0, ACK 応答 )
S
スレーブ
アドレス
W ACK
△
①
Data
ACK
△
②
Data
ACK
△
②
Data
ACK P or Sr
△
③
▲
S ：スタート条件
W：データ方向ビット(ライト方向)
P ：ストップ条件
Sr：反復スタート条件
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレス送信＋方向ビット送信＋アクノリッジ受信により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信により, 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ 1バイト送信により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
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図 15.22-14 FIFO 禁止によるマスタ送信の割込み 3(WSEL=1, RSA=0, NACK 応答 )
S
スレーブ
アドレス
W ACK
Data
△
①
ACK
Data
△
②
ACK
Data
△
②
NACK
△
③
P or Sr
▲
S ：スタート条件
W：データ方向ビット(ライト方向)
P ：ストップ条件
Sr：反復スタート条件
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレス送信＋方向ビット送信＋アクノリッジ受信により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信により, 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ 1バイト送信により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
図 15.22-15 FIFO 禁止によるマスタ送信の割込み 4(WSEL=1, RSA=0, 途中 NACK 応答 )
S
スレーブ
アドレス
W ACK
△
①
Data
ACK
△
②
Data
ACK
△
②
Data
NACK
△
②
P or Sr
△▲
③
S ：スタート条件
W：データ方向ビット(ライト方向)
P ：ストップ条件
Sr：反復スタート条件
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレス送信＋方向ビット送信＋アクノリッジ受信により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信により , 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ NACK応答により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
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15.22 I2C インタフェースの割込み
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図 15.22-16 FIFO 禁止によるマスタ送信の割込み 5(WSEL=1->0, RSA=0, ACK 応答 )
S
スレーブ
アドレス
W ACK
Data
△
①
ACK
Data
△
②
ACK
Data
ACK P or Sr
△
②
△▲
③
S ：スタート条件
W：データ方向ビット(ライト方向)
P ：ストップ条件
Sr：反復スタート条件
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレス送信＋方向ビット送信＋アクノリッジ受信により割込み発生
送信バッファに送信データを書き込んだ後, INT=0書込み
② 1バイト送信により, 割込み発生
送信バッファに送信データを書き込んだ後, WSEL=0,INT=0 WSEL=0,INT=0
③ 1バイト送信により,割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
図 15.22-17 FIFO 禁止によるマスタの割込み 6(WSEL=0, RSA=1)
S
スレーブ
アドレス
W ACK
△
①
Data
ACK
△
②
Data
ACK
Data
ACK P or Sr
△
②
△▲
③
S ：スタート条件
W：データ方向ビット(ライト方向)
P ：ストップ条件
Sr：反復スタート条件
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレス(予約アドレス)送信＋方向ビット送信＋アクノリッジ受信
により割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
② 1バイト送信＋アクノリッジ受信により , 割込み発生
TDRレジスタに送信データ書き込んだ後, INT=0書込み
③ 1バイト送信＋アクノリッジ受信により , 割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
図 15.22-18 FIFO 許可によるマスタ送信の割込み 7 (WSEL=0, RSA=0, ACK 応答 )
スレーブ
アドレス
S
W ACK
Data
ACK
Data
ACK
Data
ACK P or Sr
△
①
△▲
②
S ：スタート条件
W：データ方向ビット(ライト方向)
P ：ストップ条件
Sr：反復スタート条件
△：INTE=1による割込み
▲：CNDE=1による割込み
① 送信FIFOがエンプティにより割込み発生
送信FIFOに送信データを書き込んだ後, INT=0書込み
② 最終バイト送信(送信FIFOがエンプティ)＋アクノリッジ受信により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
図 15.22-19 FIFO 許可によるマスタ送信の割込み 8 (WSEL=1, RSA=0 )
S
スレーブ
アドレス
W ACK
Data
ACK
Data
ACK
Data
△
①
ACK P or Sr
△ ▲
②
S ：スタート条件
W：データ方向ビット(ライト方向)
P ：ストップ条件
Sr：反復スタート条件
△：INTE=1による割込み
▲：CNDE=1による割込み
① 送信FIFOがエンプティにより, 割込み発生
送信FIFOに送信データを書き込んだ後, INT=0書込み
② 最終バイト送信(送信FIFOがエンプティ)により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
図 15.22-20 FIFO 許可によるマスタ送信の割込み 9 (WSEL=1, RSA=0, NACK 応答 )
S
スレーブ
アドレス
W ACK
Data
ACK
Data
ACK
△
①
Data
NACK
P or Sr
△▲
②
S ：スタート条件
W：データ方向ビット(ライト方向)
P ：ストップ条件
Sr：反復スタート条件
△：INTE=1による割込み
▲：CNDE=1による割込み
① 送信FIFOがエンプティにより, 割込み発生
送信FIFOに送信データを書き込んだ後, INT=0書込み
② NACK応答により, 割込み発生
MSS=0またはMSS=1, SCC=1を設定
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
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■ マスタによるデータ受信
データ方向ビット (R/W) が "1" の場合 , スレーブから送信されたデータを受信します。
FIFO 禁止の場合 , マスタは TDRE ビットが "1" であれば 1 バイト受信ごとにウェイト
を発生 (INT=1, RDRF=1) し , WSEL ビットに従って IBCR レジスタの ACKE ビットの
設定で ACK または NACK 応答します。TDRE ビットが "0" であれば , IBCR レジスタ
の ACKE ビットの設定で ACK 応答であればウェイトは発生せず (INT=0) に次のデータ
を受信し , NACK 応答であればウェイトが発生します (INT=1) 。
FIFO 許可の場合 , 受信バイト数設定と同じバイト数分を受信すると RDRF ビットが
セットされます。割込みフラグは TDRE ビットが "1" のときにセットし , I2C バスを
ウェイトします。WSEL=0 の場合 , TDRE ビットが "1" になると NACK 応答して割込
みフラグを "1" にします。WSEL=1 の場合 , 最終バイト受信後にウェイトが発生します
ので , そのウェイト中に ACKE ビットを設定し , 割込みフラグを "0" にクリアした後 ,
ACKE の設定に従って ACK または NACK 応答します。NACK 出力した場合でも受信
データとして受信 FIFO に格納します。
割込みによるウェイトは以下を参照してください。
表 15.22-4 マスタデータ受信時の WSEL ビット
WSEL ビット
動作
0
第二バイト以降 , TDRE ビットが "1" でアクノリッジ後 , 割込みフラグ (INT) を
"1", SCL を "L" にしてウェイト状態にします。
1
第二バイト以降 , TDRE ビットが "1" でマスタが 1 バイトのデータを受信後 , 割込
みフラグ (INT) を "1", SCL を "L" にしてウェイト状態にします。
スレーブからデータを受信する場合の手順の一例を以下に示します。
• 受信 FIFO が禁止されている場合
① スレーブアドレス ( データ方向ビットも含む ) を TDR レジスタにセットし , MSS
ビットに "1" を書きます。
② スレーブアドレス送信後に ACK を受信し , 割込みフラグ (INT) が "1" になります。
③ WSEL ビット更新とともに割込みフラグビット (INT) に "0" を書き込み , I2C バス
のウェイトを解除します。
④ 1 バイト受信後に WSEL=0 の場合にはアクノリッジ送信後 , WSEL=1 の場合には
1 バイト受信直後 , 割込みフラグを "1" にして I2C バスをウェイトします。所定
のデータ数を受信するまで②∼④を繰り返します。
⑤ 最終データ受信後 , NACK を出力し , MSS ビットに "0" または SCC ビットに "1"
を設定し , ストップ条件または反復スタート条件を発生させます。
706
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
MB91470/480 シリーズ
• 送受信 FIFO が許可されている場合
① FBYTE レジスタに受信数を設定します。
② スレーブアドレス ( データ方向ビットも含む ) と受信数分ダミーのデータを TDR
レジスタに書きます。
③ MSS ビットに "1" を書きます。
④ TDRE ビットが "0" の間 , ACK 応答し , 受信し続けます。その受信中に FBYTE に
設定数分受信すると RDRF を "1" にします。RDRF が "1" になったところで RDR
レジスタを読み出します。
⑤ TDRE ビットが "1" になると WSEL=0 の場合には NACK 出力後 , WSEL=1 の場合
には 1 バイト受信直後 , 割込みフラグを "1" にして I2C バスをウェイトします。
⑥ WSEL=1 の場合 , ACKE ビットを "0" に設定し , WSEL=0 の場合 , ACKE ビットの
設定は必要なく , MSS ビットに "0" または SCC ビットに "1" を設定し , ストップ
条件または反復スタート条件を発生させます。
＜注意事項＞ • TDRE が "0" のとき , オーバランエラーが発生しても ACKE ビットの設定に従ってアク
ノリッジを出力し , 次の処理を行います。
• 送受信中に IBCR レジスタを変更する場合 , 割込みフラグ (INT) が "1" のときに変更し
てください。
• マスタ受信時 , TDR レジスタにダミーデータを書き込み , 割込みフラグ (INT) が "1" に
なるタイミングで TDRE ビットが "0" の場合 , 割込みフラグ (INT) は "0" のままで次の
データを受信します。
• 受信FIFOが許可, WSEL=0のときにデータを受信する場合, 最終ビット受信後にRDRF
ビットが "1" となり , ACK 送信後に割込みフラグ (INT) が "1" となります。
図 15.22-21 FIFO 禁止によるマスタ受信の割込み 1 (WSEL=0, RSA=0)
S
スレーブアドレス R ACK
△
Data
ACK
△
①
Data
ACK
Data
△
②
NACK
P or Sr
△▲
③
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレス送信＋方向ビット送信＋アクノリッジ受信により割込み発生
INT=0 書込みにより割込みが"0"にクリア
② 1バイト受信＋アクノリッジ送信により割込み発生
受信データを読み出した後, ACKE=0に設定し, INT=0書込み
③ 1バイト受信＋アクノリッジ送信したことにより割込み発生
MSS=0またはMSS=1, SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
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707
第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
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図 15.22-22 FIFO 禁止によるマスタ受信の割込み 2 (WSEL=1, RSA=0)
S
スレーブアドレス R ACK
Data
△
①
ACK
Data
△
②
ACK
Data
△
②
P or Sr
NACK
△
③
▲
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレス送信＋方向ビット送信＋アクノリッジ受信により割込み発生
INT=0書込みにより割込みが"0"にクリア
② 1バイト受信により割込み発生
受信データを読み出した後, INT=0書込み
③ 1バイト受信により割込み発生
受信データを読み出した後, ACKE=0に設定し, MSS=0
またはMSS=1,
SCC=1を設定
(注意事項) 割込みフラグ(INT)発生時, TDREビットは"1"
図 15.22-23 FIFO 許可によるマスタ受信の割込み 3 (WSEL=0, ACKE=0, RSA=0)
S
スレーブアドレス R ACK
Data
ACK
Data
ACK
Data
P or Sr
NACK
△▲
①
△：INTE=1による割込み
▲：CNDE=1による割込み
① TDRE=1により割込み発生
受信FIFOから全データを読み出した後, MSS=0またはMSS=1, SCC=1を設定
図 15.22-24 FIFO 許可によるマスタ受信の割込み 4 (WSEL=1, RSA=0)
S
スレーブアドレス R ACK
Data
ACK
Data
ACK
Data
P or Sr
NACK
△
①
▲
△：INTE=1による割込み
▲：CNDE=1による割込み
① TDRE=1により割込み発生
受信FIFOから全データを読み出した後, ACKE=0, MSS=0
またはMSS=1,
SCC=1を設定
■ アービトレーションロスト
マスタのデータがほかのマスタからのデータと衝突し , 送信したデータと異なるデー
タを受信した場合 , アービトレーションロストと判断して MSS ビットを "0", AL ビッ
トを "1" にしてスレーブモードとして動作可能となります。
AL ビットは , 以下の条件で "0" にクリアすることができます。
• MSS ビットへの "1" 書込み
• INT ビットへの "0" 書込み
• AL ビット =1, SPC ビット =1 のときに SPC ビットへの "0" 書込み
• I2C インタフェースの禁止 (EN ビット =0)
アービトレーションロストが発生すると WSEL の設定に従って割込みフラグ (INT) を
"1" にし , I2C バスの SCL を "L" にします。
708
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
■ マスタモードのウェイト
BB ビットが "1" のときに MSS ビットに "1" を設定するとスレーブモードとして動作し
ていなければ BB ビットが "1" の間 , マスタモードをウェイトし , BB ビットが "0" に
なってからスタート条件を送信します。マスタモードがウェイト中かどうかは MSS
ビットと ACT ビットで判断できます (MSS=1, ACT=0 であればウェイト状態 ) 。MSS
ビットに "1" を設定後 , スレーブモードとして動作する場合 , AL ビットを "1", MSS ビッ
トを "0", ACT ビットを "1" にします。
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709
第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
15.22.3
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スレーブモード
スレーブモードは ( 反復 ) スタート条件を検出し , ISBA レジスタと ISMK レジスタ
との組合せと受信したアドレスが一致すると ACK 応答し , スレーブモードとして動
作します。
■ スレーブアドレス一致検出
( 反復 ) スタート条件を検出すると次のデータの 7 ビットをアドレスとして受信します。
ISMK レジスタで "1" がセットされているビットについて ISBA レジスタと受信アドレ
スの各ビットを比較し , 一致した場合に ACK を出力します。
表 15.22-5 スレーブアドレスに対するアクノリッジ出力直後の動作
送信 受信
FIFO FIFO
送信
FIFO
状態
受信
FIFO
状態
データ
方向ビット
(R/W)
0
禁止
禁止
−
−
データ
なし
禁止
許可
−
1
0
データ
あり
−
禁止
−
−
データ
なし
許可
許可
−
1
710
1
0
データ
あり
−
アクノリッジが ACK
アクノリッジ
が NACK
TDRE ビットが "1" の場合 , INT ビット
INT ビットは
を "1" にしてウェイト。TDRE ビット
"0" のままで
が "0" の場合 , INT ビットは "0" のまま
ウェイトなし
でウェイトなし
INT ビットは "0" のままでウェイトな
し
INT ビットを "1" にしてウェイト
0
許可
アクノリッジ直後の動作
INT ビットは
"0" のままで
TDRE ビットが "1" の場合 , INT ビット ウェイトなし
を "1" にしてウェイト。TDRE ビット
が "0" の場合 , INT ビットは "0" のまま
でウェイトなし
TDRE ビットが "1" の場合 , , INT ビッ
INT ビットは
トを "1" にしてウェイト。TDRE ビッ
"0" のままで
トが "0" の場合 , INT ビットは "0" のま
ウェイトなし
までウェイトなし
INT ビットは "0" のままでウェイトな
し
INT ビットを "1" にしてウェイト
1
INT ビットは
"0" のままで
TDRE ビットが "1" の場合 , INT ビット ウェイトなし
を "1" にしてウェイト。TDRE ビット
が "0" の場合 , INT ビットは "0" のまま
でウェイトなし
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
• 予約アドレス検出
一バイト目で予約アドレス ("0000XXXXB" または "1111XXXXB") と一致した場合 , 送
受信 FIFO の許可に依存せずに 8 ビット目のデータ受信後 , INT ビットを "1" にして
I2C バスをウェイトします。このとき受信データを読み出し , スレーブとして動作さ
せたい場合には ACKE を "1" にセットして INT ビットをクリアします。その後 , ス
レーブとして動作します。
ACKE を "0" にした場合には , アクノリッジ出力後 , スレー
ブとして動作を行いません。
■ データ方向ビット
アドレス受信後 , データの送受信を決めるデータ方向ビットを受信します。このビット
が "0" のときにマスタからの送信を示し , スレーブとしてはデータを受信します。
■ スレーブによる受信
スレーブアドレスが一致しデータ方向ビットが "0" のとき , スレーブモードによる受信
を示します。スレーブモードによる受信の手順の一例は以下のようになります。
• 受信 FIFO が禁止されている場合
① ACK 送信後 , 割込みフラグ (INT) を "1" にして I2C バスをウェイトします。MSS
ビット , ACT ビットと FBT ビットでスレーブアドレス一致による割込みと判断
し , ACKE ビットに "1", 割込みフラグ (INT) に "0" を書いて I2C バスのウェイト
を解除します ( 表 15.22-5 を参照 ) 。
② 1 バイトのデータを受信後 , WSEL の設定に従って割込みフラグ (INT) を "1" に
して I2C バスをウェイトします。
③ RDR レジスタから受信したデータを読み出し , ACKE ビットを設定後 , 割込みフ
ラグ (INT) に "0" を書いて I2C バスのウェイトを解除します。
④ ストップ条件または反復スタート条件を検出するまで② , ③を繰り返します。
• 受信 FIFO が許可されている場合
① NACK の検出または 受信 FIFO が Full になると割込みフラグ (INT) は "1" になり ,
I2C バスをウェイトします。ストップ条件 , 反復スタート条件を検出した場合 ,
SPC ビット , RSC ビットを "1" にして割込みフラグ (INT) は "1" になりません (I2C
バスのウェイトなし )。受信 FIFO は FBYTE レジスタの設定値と受信したデータ
数が一致すると RDRF ビットを "1" にします。そのとき , RIE ビットが "1" になっ
ていると受信割込みが発生します。
② 割込みフラグ (INT) が "1" になった場合 , RDR レジスタから受信したデータを読
み出し , すべてのデータを読み出した後に , 割込みフラグに "0" を書いて I2C バ
スのウェイトを解除します。ストップ条件または反復スタート条件を検出した場
合 , 受信したデータを RDR レジスタからすべて読み出し , SPC ビットまたは RSC
ビットを "0" にクリアします。
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
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図 15.22-25 FIFO 禁止によるスレーブ受信の割込み 1(WSEL=0, RSA=0)
S
スレーブアドレス W ACK
Data
ACK
△
①
Data
ACK
△
②
Data
P or Sr
NACK
△
②
△▲
③
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレスが一致したのでACK出力し, 割込み発生
ACKE=1, INT=0書込み
② 1バイト受信＋ACK応答により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
③ 1バイト受信＋NACK応答により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
図 15.22-26 FIFO 禁止によるスレーブ受信の割込み 2(WSEL=1, RSA=0)
S
スレーブアドレス W ACK
Data
△
①
ACK
Data
△
②
ACK
Data
△
②
ACK
△
③
P or Sr
▲
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレスが一致したのでACK出力し, 割込み発生
ACKE=1, INT=0書込み
② 1バイト受信により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
③ 1バイト受信により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
図 15.22-27 FIFO 禁止によるスレーブ受信の割込み 3(WSEL=1, RSA=0)
S
スレーブアドレス W ACK
Data
△
①
ACK
Data
△
②
ACK
Data
△
②
NACK
△
②
P or Sr
△▲
③
△：INTE=1による割込み
▲：CNDE=1による割込み
① スレーブアドレスが一致したのでACK出力し, 割込み発生
ACKE=1, INT=0書込み
② 1バイト受信により割込み発生
受信データを受信バッファから読み出した後, INT=0書込み
③ NACK応答により割込み発生
INT=0書込み
図 15.22-28 受信 FIFO 許可によるスレーブ受信の割込み 4 (RSA=0)
S
スレーブアドレス W ACK
Data
ACK
Data
ACK
Data
ACK
P or Sr
▲
①
△：INTE=1による割込み
▲：CNDE=1による割込み
① ストップ条件または反復スタート条件検出により割込み発生
受信FIFOから全データの読出し
712
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
MB91470/480 シリーズ
図 15.22-29 受信 FIFO 許可によるスレーブ受信の割込み 5 (RSA=0)
S
スレーブアドレス W ACK
Data
ACK
Data
ACK
Data
ACK
P or Sr
△▲
①
△：INTE=1による割込み
▲：CNDE=1による割込み
① 受信FIFOがフルになったことにより割込み発生
受信FIFOから全データを読み出した後,INT=0書込み
図 15.22-30 FIFO 禁止によるスレーブ受信の割込み 6(WSEL=0, RSA=1)
S
スレーブアドレス W ACK
△
①
Data
ACK
△
②
Data
ACK
Data
△
②
ACK
P or Sr
△▲
③
△：INTE=1による割込み
▲：CNDE=1による割込み
① 予約アドレス("0000XXXXB"または"1111XXXXB")が一致したので割込み発生
受信データを読み出し, ACKE=1, INT=0書込み
② 1バイト受信＋アクノリッジ出力により割込み発生
INT=0書込み
③ 1バイト受信＋アクノリッジ出力により割込み発生
INT=0書込みにより割込み
■ スレーブによる送信
スレーブアドレスが一致してデータ方向ビットが "1" のとき , スレーブによる送信を示
します。FIFO 禁止の場合 , WSEL の設定により , 1 バイト送信後またはアクノリッジ応
答後に割込みフラグ (INT) を "1" にしてウェイトを発生します ( 表 15.22-5 を参照 ) 。
RACK ビットによってマスタから出力されたアクノリッジを確認することができ , マ
スタから NACK 応答時 , マスタが正しく受信できなかったか , データ受信の終了を示
します。WSEL=1 のときに NACK を検出した場合 , 割込みが発生してウェイトします。
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第 15 章 マルチファンクション シリアルインタフェース
15.22 I2C インタフェースの割込み
15.22.4
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バスエラー
I2C バス上でデータの送受信中にストップ条件 , ( 反復 ) スタート条件を検出すると
バスエラーとして取り扱います。
■ バスエラー発生条件
バスエラーは以下の条件で BER ビットを "1" にします。
• 第一バイト転送中に ( 反復 ) スタート条件またはストップ条件を検出
• データの 2 ビット∼ 9( アクノリッジ ) ビット目で ( 反復 ) スタート条件またはストッ
プ条件を検出
■ バスエラー動作
送受信による割込みフラグ (INT) が "1" になったときに BER ビットを確認し , BER ビッ
トが "1" の場合はエラー処理を行ってください。BER ビットは INT ビットに "0" を書
くことによってクリアされます。
バスエラーによって INT ビットは "1" にセットされますが , I2C バスの SCL を "L" にし
てウェイト状態にはなりません。
714
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15.23
第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
専用ボーレートジェネレータ
専用ボーレートジェネレータは , シリアルクロックの周波数の設定を行います。
■ ボーレート選択
● 専用ボーレートジェネレータ ( リロードカウンタ ) で内部クロックを分周して得られるボー
レート
2 つの内部リロードカウンタがあり , それぞれ送受信シリアルクロックに対応していま
す。ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) で 15 ビットのリロード値を
設定することにより , ボーレートを選択できます。
リロードカウンタは , 設定された値で内部クロックを分周します。
■ ボーレートの計算
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1, 0 (BGR1,
BGR0) で設定します。
ボーレートの計算式を以下に示します。
(1) リロード値：
V =φ / b − 1
V：リロード値 b：ボーレート φ：周辺クロック (CLKP) 周波数
ただし , I2C バスの SCL の立上り時間によっては設定したボーレートが発生し
ませんのでリロード値を調整してください。
(2) 計算例 :
周辺クロック (CLKP) 16MHz, ボーレート 400kbps に設定する場合のリロード
値は , 次のようになります。
リロード値：
V = (16 × 1000000)/400000 - 1 = 39
よって , ボーレートは ,
b = (16 × 1000000)/(38+2) = 400 kbps
＜注意事項＞
• ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) への書込みは , 16 ビットアクセ
スで行ってください。
• ISMK レジスタの EN ビットが "0" のときにボーレートジェネレータレジスタの設定を
行ってください。
• 動作モード 4(I2C モード ) では周辺クロック (CLKP) は 8 MHz 以上で使用し , 400kbps
を超えるボーレートジェネレータの設定は禁止です。
• リロード値を "0" に設定するとリロードカウンタは停止します。
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
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■ 各周辺クロック (CLKP) 周波数に対するリロード値とボーレート
表 15.23-1 リロード値とボーレート
ボーレート
[bps]
8 MHz
10 MHz
16 MHz
20 MHz
24 MHz
32MHz
リロード値 リロード値 リロード値 リロード値 リロード値 リロード値
400000
19
24
39
49
59
79
200000
39
49
79
99
119
159
100000
79
99
159
199
239
319
本数値は I2C バスの SCL 立上りが "0" の場合です。I2C バスの SCL 立上りが遅い場合
には上記の数値より遅いボーレートになります。
■ リロードカウンタの機能
リロード値に対する 15 ビットレジスタから構成されており , 内部クロックより送受信
クロックを生成します。また , 送信リロードカウンタのカウント値をボーレートジェネ
レータレジスタ 1, 0 (BGR1, BGR0) より読み出すことができます。
■ カウントの開始
ボーレートジェネレータレジスタ 1, 0 (BGR1, BGR0) にリロード値を書き込むと , リ
ロードカウンタはカウントを開始します。
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15.23.1
第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
I2C のフローチャート例
I2C の通信フローチャート例を示します。
■ I2C マスタ受信 / スレーブ送信 FIFO 通信フロー
図 15.23-1 マスタ受信メイン設定
スタート
マスタ受信初期設定
エラーフラグ=1
通信エラー?
NO
YES
2
I C停止(ISMK:EN=0)
エンド
ISMK：7 ビットスレーブアドレスマスクレジスタ (ISMK)
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
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図 15.23-2 マスタ受信初期設定
スタート
初期設定:
I2Cモード設定 (SMR)
ボーレート設定(BGR)
FIFO設定:
FIFO制御レジスタ1設定 (FCR1)
FIFO制御レジスタ0設定 (FCR0)
INT割込み許可(IBCR:INTE=1)
FIFO制御レジスタ1の
I2C許可設定 (ISMK:EN=1)
FSEL値によって受信
FIFO受信バイト数設定
FIFOが異なります。
(FBYTE1=xx FBYTE2=00 or
FBYTE1=00 FBYTE2=xx)
FIFOバッファ書込み:
スレーブアドレス+ 通信方向(Read)
ダミーデータFIFO格納(TDR)
バスビジー?
YES
IBSR:BB=1
NO
エラー
動作モード設定:
マスタ (IBCR:MSS =1 )
エンド
SMR
BGR
ISBA
ISMK
FCR1
FCR0
IBCR
IBSR
FBYTE1
FBYTE2
TDR
718
：シリアルモードレジスタ (SMR)
：ボーレートジェネレータレジスタ (BGR)
：7 ビットスレーブアドレスレジスタ (ISBA)
：7 ビットスレーブアドレスマスクレジスタ (ISMK)
：FIFO 制御レジスタ 1 (FCR1)
：FIFO 制御レジスタ 0 (FCR0)
：I2C バス制御レジスタ (IBCR)
：I2C バスステータスレジスタ (IBSR)
：FIFO1 バイトレジスタ (FBYTE1)
：FIFO2 バイトレジスタ (FBYTE2)
：送信データレジスタ (TDR)
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15.23 専用ボーレートジェネレータ
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図 15.23-3 マスタ受信割込み処理
受信割込み処理
バスエラー?
YES
IBCR:BER=1
NO
アービトレーションエラー?
YES
IBSR:AL=1
NO
NO
SSR:RDRF=1
FIFO END? (受信完了)
YES
FIFO受信データ読出し(RDR)
3
IBCR
IBSR
SSR
RDR
１
エラー
2
：I2C バス制御レジスタ (IBCR)
：I2C バスステータスレジスタ (IBSR)
：シリアルステータスレジスタ (SSR)
：受信データレジスタ (RDR)
* 実際のエラー処理は , 各ステータスエラーフラグの判断および各エラーの処理を , お客様のシステムを考
慮して行ってください。
* FIFO 受信を連続して行う場合の最終 ACK 処理について , WSEL=1 に設定した場合 , 最終データ受信後に
ウェイトが発生します。このウェイト中に IBSR.RACK=1 に設定し , NACK で応答してください。
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
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１
IBCR:MSS=1かつ
NO
I2C/マスタ動作確認
IBCR:ACT=1
YES
全データ転送終了?
NO
受信データ数（ダミーデー
タライト数）分すべて受信
されたかをソフトで判断。
YES
反復スタート?
NO
YES
WSEL=1の場合は, ユーザに
よるNACK送信設定が必要で
す。NACK送信後INTフラグが
FIFOバッファ書込み
"1"になります。
スレーブアドレス+ 通信方向(Read)
ダミーデータFIFO格納(TDR)
反復スタート条件設定(IBCR:SCC=1)
WSEL=1の場合は, ユーザに
2
よるNACK送信設定が必要で
す。
3
割込みクリア(IBCR:INT=0)
Stop Condition (IBCR:MSS=0)
エンド
IBCR
TDR
720
：I2C バス制御レジスタ (IBCR)
：送信データレジスタ (TDR)
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
図 15.23-4 スレーブ送信メイン設定
スタート
スレーブ送信初期設定
エラーフラグ=1
通信エラー?
NO
YES
I2C停止(ISMK:EN=0)
エンド
ISMK：7 ビットスレーブアドレスマスクレジスタ (ISMK)
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
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図 15.23-5 スレーブ送信初期設定
スタート
初期設定:
I2Cモード設定 (SMR)
ボーレート設定(BGR)
スレーブアドレス設定(ISBA)
スレーブマスク設定(ISMK)
反復スタート割込み許可
(IBCR:CNDE=1)
INT 割込み許可(IBCR:INTE=1)
I2C許可設定 (ISMK:EN=1)
スレーブ設定(IBCR:MSS=0)
FIFO設定:
FIFO制御レジスタ1設定 (FCR1)
FIFO制御レジスタ0設定 (FCR0)
FIFOバッファ書込み:
送信データFIFO格納(TDR)
エンド
SMR
BGR
ISBA
ISMK
IBCR
FCR1
FCR0
TDR
722
：シリアルモードレジスタ (SMR)
：ボーレートジェネレータレジスタ (BGR)
：7 ビットスレーブアドレスレジスタ (ISBA)
：7 ビットスレーブアドレスマスクレジスタ (ISMK)
：I2C バス制御レジスタ (IBCR)
：FIFO 制御レジスタ 1 (FCR1)
：FIFO 制御レジスタ 0 (FCR0)
：送信データレジスタ (TDR)
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
図 15.23-6 スレーブ送信割込み処理
送信割込み処理
バスエラー?
YES
IBCR:BER=1
送受信を中断し
た場合もマスタ
NO
からNACKが
YES
出力されます。
反復スタート検出？
（IBSR:RSC=1）
FIFOバッファ書込み:
NO
送信データFIFO格納(TDR)
割込みフラグのクリア
NO
(IBSR:RSC=0)
最終データ時NACK応答？
(IBSR:RACK=1)
送受信が中断さ
エラー
れたかをFIFO
YES
YES
FIFOにデータが存在する?
のデータ有無
で判断します。
(SSR:TDRE=0)
FIFO動作禁止(FCR0=0x00)
FIFOリセット
(FCR0:FCL=1)
NO
送信データエンプティフラグ
の設定 (SSR:TSET=1)
FIFO動作許可
(FCR0=0x03)
割込みクリア(IBCR:INT=0)
エンド
IBSR
TDR
SSR
FCR0
IBCR
：I2C バスステータスレジスタ (IBSR)
：送信データレジスタ (TDR)
：シリアルステータスレジスタ (SSR)
：FIFO 制御レジスタ 0 (FCR0)
：I2C バス制御レジスタ (IBCR)
* 実際のエラー処理は , 各ステータスエラーフラグの判断および各エラーの処理を , お客様のシステムを考
慮して行ってください。
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723
第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
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■ I2C マスタ送信 / スレーブ受信 FIFO 通信フロー
図 15.23-7 マスタ送信メイン設定
スタート
マスタ送信初期設定
エラーフラグ=1
通信エラー?
NO
YES
I2C停止(ISMK:EN=0)
エンド
ISMK：7 ビットスレーブアドレスマスクレジスタ (ISMK)
724
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
MB91470/480 シリーズ
図 15.23-8 マスタ送信初期設定
スタート
初期設定:
I2Cモード設定 (SMR)
ボーレート設定(BGR)
FIFO設定:
FIFO制御レジスタ1設定 (FCR1)
FIFO制御レジスタ0設定 (FCR0)
INT割込み許可(IBCR:INTE=1)
I2C許可設定 (ISMK:EN=1)
FIFOバッファ書込み:
スレーブアドレス+ 通信方向(Write)
送信データFIFO格納(TDR)
バスビジー?
YES
IBSR:BB=1
NO
エラー
動作モード設定 :
マスタ (IBCR:MSS =1 )
エンド
SMR
BGR
ISBA
ISMK
FCR1
FCR0
IBCR
IBSR
TDR
：シリアルモードレジスタ (SMR)
：ボーレートジェネレータレジスタ (BGR)
：7 ビットスレーブアドレスレジスタ (ISBA)
：7 ビットスレーブアドレスマスクレジスタ (ISMK)
：FIFO 制御レジスタ 1 (FCR1)
：FIFO 制御レジスタ 0 (FCR0)
：I2C バス制御レジスタ (IBCR)
：I2C バスステータスレジスタ (IBSR)
：送信データレジスタ (TDR)
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725
第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
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図 15.23-9 マスタ送信割込み処理
送信割込み処理
バスエラー?
YES
IBCR:BER=1
NO
アービトレーションエラー?
YES
IBSR:AL=1
NO
NACKエラー?
YES
IBSR:RACK=1
エラー
NO
１
2
IBCR：I2C バス制御レジスタ (IBCR)
IBSR：I2C バスステータスレジスタ (IBSR)
* 実際のエラー処理は , 各ステータスエラーフラグの判断および各エラーの処理を , お客様のシステムを
考慮して行ってください。
726
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
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１
NO
I2C/マスタ動作確認
IBCR:MSS=1かつ
IBR:ACT=1
YES
全データ転送終了は,
送信データ数をすべて送
NO
SSR:TDRE=1かつ
信バッファに書いたかソ
全データ転送終了?
フトで判断。
YES
システム全体の反復
NO
パケット動作要求の
反復スタート要求?
判断。
YES
反復動作イニシャル設定
FIFOバッファ書込み:
スレーブアドレス+ 通信方向(Write)
2
送信データFIFO格納(TDRx)
反復スタート条件設定(IBCR:SCC=1)
割込みクリア(IBCR:INT=0)
Stop Condition (IBCR:MSS=0)
エンド
IBCR
TDR
SSR
：I2C バス制御レジスタ (IBCR)
：送信データレジスタ (TDR)
：シリアルステータスレジスタ (SSR)
* 実際のエラー処理は , 各ステータスエラーフラグの判断および各エラーの処理を , お客様のシステムを考
慮して行ってください。
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
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図 15.23-10 スレーブ受信メイン設定
スタート
スレーブ受信初期設定
エラーフラグ=1
通信エラー?
NO
YES
I2C停止(ISMK:EN=0)
エンド
ISMK：7 ビットスレーブアドレスマスクレジスタ (ISMK)
728
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
図 15.23-11 スレーブ受信初期設定
スタート
初期設定:
I2Cモード設定 (SMR)
ボーレート設定(BGR)
スレーブアドレス設定(ISBA)
スレーブマスク設定(ISMK)
INT割込み許可(IBCR:INTE=1)
I2C許可設定 (ISMK:EN=1)
スレーブ設定 (IBCR:MSS =0 )
FIFO設定:
FIFO制御レジスタ1設定 (FCR1)
FIFO制御レジスタ1の
FIFO制御レジスタ0設定 (FCR0)
FSEL値によって受信
FIFOが異なります。
FIFO受信バイト数設定
(FBYTE1=xx FBYTE2=00 or
FBYTE1=00 FBYTE2=xx)
エンド
SMR
：シリアルモードレジスタ (SMR)
BGR
：ボーレートジェネレータレジスタ (BGR)
ISBA ：7 ビットスレーブアドレスレジスタ (ISBA)
ISMK ：7 ビットスレーブアドレスマスクレジスタ (ISMK)
IBCR ：I2C バス制御レジスタ (IBCR)
FCR1 ：FIFO 制御レジスタ 1 (FCR1)
FCR0 ：FIFO 制御レジスタ 0 (FCR0)
FBYTE1：FIFO1 バイトレジスタ (FBYTE1)
FBYTE2：FIFO2 バイトレジスタ (FBYTE2)
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第 15 章 マルチファンクション シリアルインタフェース
15.23 専用ボーレートジェネレータ
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図 15.23-12 スレーブ受信割込み処理
受信割込み処理
バスエラー?
YES
IBCR:BER=1
NO
FIFO END? (受信完了)
SSR:RDRF=1
NO
エラー
YES
FIFO受信データ読出し(RDR)
割込みクリア(IBCR:INT=0)
エンド
IBSR
SSR
RDR
IBCR
：I2C バスステータスレジスタ (IBSR)
：シリアルステータスレジスタ (SSR)
：受信データレジスタ (RDR)
：I2C バス制御レジスタ (IBCR)
* 実際のエラー処理は , 各ステータスエラーフラグの判断および各エラーの処理を , お客様のシステムを考
慮して行ってください。
730
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15.24
第 15 章 マルチファンクション シリアルインタフェース
15.24 I2C モードの注意事項
I2C モードの注意事項
I2C モードの注意事項を下記に示します。
• FIFO 付きチャネルで DMA 転送要求する場合 , FIFO は使用できません。FIFO 動作
禁止の設定としてください。
• DMA 転送要求する場合 , DMA のブロックサイズを 1 回に設定してください。
• マスタ受信およびスレーブ受信時には , データ受信用の DMA 転送と , ダミーデータ
送信用の DMA 転送が必要なため , DMA を 2 チャネル使用する必要があります。
• I2C モードでは , 送信レジスタ (TDR) に有効なデータがなく , 送信データエンプティ
フラグビット (TDRE) が "1" の状態で , I2C バス上のデータが 9 ビット目 (WSEL=0 時 )
または 8 ビット目 (WSEL=1 時 ) まで送信された場合 , 図 15.24-1 のように割込みフ
ラグ (INT) が "1" となります。DMA 転送中に割込みフラグ (INT) が "1" になると ,
ソフトで "0" クリアしない限り , DMA 転送が継続できません ( マスタ送信 , スレー
ブ送信 , マスタ受信 , スレーブ受信共 )。
図 15.24-1 I2C の INT ビット変化タイミング (WSEL=0 時 )
SCL
SDA
DATA
ACK
DATA
ACK
TDRE bit
TDRへの
DMA転送
INT bit
上記のような仕様のため , I2C モードで DMA 転送する場合には , 割込みフラグ (INT) が
"1" となる前に , TDR への DMA 転送が行われるように対応してください。I2C の DMA
転送を優先するには , 以下のような対応があります。
- 優先度が高い ( チャネル番号が小さい )DMA を使用する。優先順位設定ビットを
固定 (AT=0) で使用する場合に有効。
- DMA 転送抑止割込みレベルビット (DILVR レジスタの LVL4-LVL0 ビット ) を可
能な限り小さい値にする。
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731
第 15 章 マルチファンクション シリアルインタフェース
15.24 I2C モードの注意事項
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• 送信データエンプティフラグ (SSR:TDRE) が "1" になって送信データレジスタ (TDR)
に送信データを DMA 転送によって書くか , またはソフトによって送信データエン
プティフラグ (SSR:TDRE) を確認して書く場合 , 送信データエンプティフラグ
(SSR:TDRE) が "0" にならない場合があるため , ACK フィールドの SCL が立下がる
までに送信データを書いてください。ソフトによって割込みフラグ (IBCR:INT) が
"1" になってから送信データを書く場合は特に制限はありません。DMA 転送時また
はソフトにて送信データエンプティフラグ (SSR:TDRE) による送信処理を行うとき ,
ACK フィールドの SCL が立ち下がるまでに送信データを書くのが遅れる場合には
以下の設定および手順にしてください。
- 設定
割込みフラグ (IBCR:INT) が "1" になるタイミングを 8 ビット目に設定 (WSEL=1)
する。
- 手順
マスタで送受信を行う場合 , 以下の手順で処理してください。スレーブで送受信
を行う場合には , 下記手順は必要ありません。
1. ソフトにて第一バイト ( スレーブアドレス ) を送信データレジスタに書く。
2. マスタ起動 (IBCR:MSS="1" ライト ) と同時にウエイト選択を 8 ビットに設定
(IBCR:WSEL="1" ライト ) する。
3. 第一バイト送信後 , 割込みフラグ (IBCR:INT) が "1" になるので ACK 応答
(IBSR:RACK="0") を確認後 , 第二バイト目をソフトによって送信データレジス
タ (TDR) に書いてから DMAC の設定を行い , DMA 転送を起動し , 割込みフラ
グ (IBCR:INT) に "0" を書く。
4. 送受信が終了した場合 , マスタの終了 (IBCR:MSS="0" ライト ) または再起動
(IBCR:SCC="1" ライト ) を行います。
732
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第 16 章
8/10 ビット A/D コンバータ
A/D コンバータの概要 , レジスタの構成 / 機能 , お
よび動作について説明します。
16.1 8/10 ビット A/D コンバータの概要
16.2 8/10 ビット A/D コンバータの構成
16.3 8/10 ビット A/D コンバータの端子
16.4 8/10 ビット A/D コンバータのレジスタ
16.5 8/10 ビット A/D コンバータの割込み
16.6 8/10 ビット A/D コンバータの動作説明
16.7 8/10 ビット A/D コンバータの A/D 変換データ保護機能
16.8 8/10 ビット A/D コンバータの使用メモ
16.9 8/10 ビット A/D コンバータの使用上の注意
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733
第 16 章 8/10 ビット A/D コンバータ
16.1 8/10 ビット A/D コンバータの概要
16.1
MB91470/480 シリーズ
8/10 ビット A/D コンバータの概要
8/10 ビット A/D コンバータには , RC 逐次比較変換方式でアナログ入力電圧を 10
ビットもしくは 8 ビットのデジタル値に変換する機能があります。入力信号は , 各
アナログ入力端子から選択し , 変換起動はソフトウェア , 内部タイマ , 外部端子トリ
ガの 3 種類から選択できます。
■ 8/10 ビット A/D コンバータの機能
アナログ入力端子に入力されたアナログ電圧 ( 入力電圧 ) をデジタル値に A/D 変換す
る機能があり , 次の特長があります。
• 変換時間は , 最小 1.2 μs( 周辺クロック (CLKP) 33 MHz 時 , サンプリング時間を含む )
です。
• 変換方式は , サンプルホールド回路付き RC 逐次変換比較方式です。
• 10 ビットまたは 8 ビットの分解能を選択できます。
• アナログ入力端子はプログラムで選択できます。
• A/D データレジスタは , アナログ入力チャネルごとにあります。
• 各 A/D データレジスタ内には , エラーフラグビットおよびエラーステータスビット
が存在し , これらの値により A/D 変換データの状態を知ることができます。
• A/D 変換終了割込みにより , DMAC を起動させることができます。
• 変換の起動要因はソフトウェア , 16 ビットリロードタイマ 1 もしくは多機能タイマ
( 立上りエッジ ) , 外部端子トリガ ( 立下りエッジ ) から選択できます。
• A/D 変換機能選択ビットにより , 次の 2 つのモードを設定することができます。
[ 機能 1]
- アナログ入力チャネルごとに 1 つの A/D データレジスタが割り当てられます。
- 選択されたアナログ入力チャネルの全A/D変換終了時に割込み要求を発生できま
す。
- 変換データ保護機能は動作しません。
[ 機能 2]
- 全アナログ入力チャネルに対して A/D データレジスタは 1 つのみです。
- 選択された全アナログ入力チャネルのA/D変換終了時ごとに割込み要求を発生で
きます。
- 割込み許可の状態では変換データ保護機能が働くため , 連続変換してもデータの
欠落がありません。
734
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第 16 章 8/10 ビット A/D コンバータ
16.1 8/10 ビット A/D コンバータの概要
MB91470/480 シリーズ
変換モードは 3 種類あります。
表 16.1-1 8/10 ビット A/D コンバータの変換モード
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変換モード
シングル変換動作
スキャン変換動作
単発変換モード
指定したチャネル (1 チャネル
のみ ) を 1 回変換して終了
連続した複数のチャネル ( 複
数チャネル指定可能 ) を 1 回
変換して終了
連続変換モード
指定したチャネル (1 チャネル
のみ ) を繰り返し変換
連続した複数のチャネル ( 複
数チャネル指定可能 ) を繰り
返し変換
停止変換モード
指定したチャネル (1 チャネル
のみ ) を 1 回変換したら一時
停止し , 次の起動がかかるま
で待機
連続した複数のチャネル ( 複
数チャネル指定可能 ) を変換 。
ただし , 1 チャネル変換ごとに
一時停止し , 次の起動がかか
るまで待機
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735
第 16 章 8/10 ビット A/D コンバータ
16.2 8/10 ビット A/D コンバータの構成
16.2
MB91470/480 シリーズ
8/10 ビット A/D コンバータの構成
8/10 ビット A/D コンバータは , 次の 11 種類のブロックで構成されています。
• A/D 制御ステータスレジスタ (ADCS)
• A/D チャネル制御レジスタ (ADCH)
• A/D モード設定レジスタ (ADMD)
• A/D データレジスタ (ADCD)
• クロックセレクタ (A/D 変換起動用入力クロックセレクタ )
• デコーダ
• アナログチャネルセレクタ
• サンプルホールド回路
• D/A コンバータ
• コンパレータ
• コントロール回路
736
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第 16 章 8/10 ビット A/D コンバータ
16.2 8/10 ビット A/D コンバータの構成
MB91470/480 シリーズ
■ 8/10 ビット A/D コンバータのブロックダイヤグラム
図 16.2-1 8/10 ビット A/D コンバータのブロックダイヤグラム
MB91480
R-bus
0
A/D
0
(ADCH0)
A/D
D/A
A/D
000-030
(ADCD000-030)
(
)
AN0-0(PB0)
AN0-1(PB1)
AN0-2(PB2)
AN0-3(PB3)
(CLKP)
&
A/D
0
(ADMD0)
A/D
(ADTG0)
A/D
AVCC10
AVRH0
0
(ADCS0)
AVSS10
(=AVRL0)
MB91480
R-bus
1
A/D
1
(ADCH1)
A/D
D/A
A/D
001-031
(ADCD001-031)
(
)
AN1-0(PB4)
AN1-1(PB5)
AN1-2(PB6)
AN1-3(PB7)
(CLKP)
&
A/D
1
(ADMD1)
16
1
A/D
(ADTG1)
A/D
1
(ADCS1)
AVCC10
AVRH1
AVSS10
(=AVRL1)
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737
第 16 章 8/10 ビット A/D コンバータ
16.2 8/10 ビット A/D コンバータの構成
MB91470/480 シリーズ
R-bus
2
A/D
2
(ADCH2)
A/D
D/A
A/D
002-112
(ADCD002-112)
(
(CLKP)
&
A/D
)
AN2-0(PC0)
AN2-1(PC1)
AN2-2(PC2)
AN2-3(PC3)
AN2-4(PC4)
AN2-5(PC5)
AN2-6(PC6)
AN2-7(PC7)
AN2-8(PD0)
AN2-9(PD1)
AN2-10(PD2)
AN2-11(PD3)
2
(ADMD2)
A/D
(ADTG2)
A/D
2
(ADCS2)
AVCC10
AVRH2
AVSS10
(=AVRL2)
MB91470 シリーズ：ユニット 2, AN0 ∼ AN11
MB91480 シリーズ：ユニット 0, AN0 ∼ AN3
ユニット 1, AN0 ∼ AN3
ユニット 2, AN0 ∼ AN9
● A/D 制御ステータスレジスタ (ADCS)
一時停止および変換確認 , 割込み要求の許可 / 禁止 , 割込み要求の状態の確認 , A/D 変
換の分解能 , 変換機能 ( 機能 1/ 機能 2) を選択する機能があります。
● A/D チャネル制御レジスタ (ADCH)
A/D チャネルを選択する機能があります。
● A/D モード設定レジスタ (ADMD)
変換モードの選択と A/D 変換のコンペア時間やサンプリング時間を設定する機能があ
ります。
● A/D データレジスタ (ADCD)
A/D 変換結果を格納するレジスタです。レジスタ内のデータの状態を示すフラグビッ
トが存在します。
● クロックセレクタ (A/D 変換起動用入力クロックセレクタ）
A/D 変換起動クロックを選択するセレクタです。起動クロックには , 16 ビットリロー
ドタイマチャネル 1 出力 , 多機能タイマまたは外部端子トリガが選択できます。
● デコーダ
A/D チャネル制御レジスタ (ADCH) の ANE0 ∼ ANE3, ANS0 ∼ ANS3 ビットの設定か
ら使用するアナログ入力端子を選択する回路です。
738
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MB91470/480 シリーズ
第 16 章 8/10 ビット A/D コンバータ
16.2 8/10 ビット A/D コンバータの構成
● アナログチャネルセレクタ
アナログ入力端子の中から使用する端子を選択する回路です。
● サンプルホールド回路
アナログチャネルセレクタで選択された入力電圧を保持する回路です。A/D 変換を起
動した直後の入力電圧をサンプルホールドすることで , A/D 変換中 ( 比較中 ) の入力電
圧の変動の影響を受けずに変換できます。
● D/A コンバータ
サンプルホールドされた入力電圧と比較するための基準電圧を発生します。
● コンパレータ
サンプルホールドされた入力電圧と D/A コンバータの出力電圧を比較し , 大小を判定
します。
● コントロール回路
コンパレータからの大小信号で A/D 変換値を決定します。A/D 変換の終了後 , 変換結
果を A/D データレジスタ (ADCD) に格納して割込み要求を発生します。
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739
第 16 章 8/10 ビット A/D コンバータ
16.3 8/10 ビット A/D コンバータの端子
16.3
MB91470/480 シリーズ
8/10 ビット A/D コンバータの端子
8/10 ビット A/D コンバータの端子および端子のブロックダイヤグラムを示します。
■ 8/10 ビット A/D コンバータの端子
A/D コンバータの端子は汎用ポートと兼用になっています。
表 16.3-1 に端子の機能 , 入
出力形式 , 8/10 ビット A/D コンバータ使用時の設定などを示します。
表 16.3-1 8/10 ビット A/D コンバータの端子
機能
端子名
端子機能
入出力形式
プルアップ
設定
スタンバイ
制御
端子の使用に必要な
I/O ポートの設定
PB0/AN0-0
ユニット 0
ch.0 ∼ ch.3
ポート B を入力設定
(DDRB:bit0 ∼ bit3=0)
アナログ入力に設定
(AICR0：bit0 ∼ bit3=1)
PB1/AN0-1
PB2/AN0-2
PB3/AN0-3
ポート B 入出力 /
アナログ入力
PB4/AN1-0
ユニット 1
ch.0 ∼ ch.3
ポート B を入力設定
(DDRB:bit4 ∼ bit7=0)
アナログ入力に設定
(AICR1：bit0 ∼ bit3=1)
PB5/AN1-1
PB6/AN1-2
PB7/AN1-3
PC0/AN2-0
PC1/AN2-1
PC2/AN2-2
PC3/AN2-3
ポート C 入出力 /
アナログ入力
PC4/AN2-4
ユニット 2
ch.0 ∼ ch.11
あり
CMOS 出力 /
（ただし ,
CMOS ヒステ
アナログ入力
リシス入力
許可時 , プル
または
アップは機能
アナログ入力
しません。）
あり
ポート B を入力設定
(DDRC:bit0 ∼ bit7=0)
アナログ入力に設定
(AICR2：bit0 ∼ bit7=1)
PC5/AN2-5
PC6/AN2-6
PC7/AN2-7
PD0/AN2-8
ポート B を入力設定
(DDRD:bit0 ∼ bit3=0)
アナログ入力に設定
(AICR2：bit8 ∼ bit11=1)
PD1/AN2-9 ポート D 入出力 /
アナログ入力
PD2/AN2-10
PD3/AN2-11
外部トリガ
入力
ADTG0 ∼
ADTG2
740
PA0/ADTG0
PA1/ADTG1
PA2/ADTG2
CMOS 出力 /
ポート A 入出力 /
CMOS ヒステ
外部トリガ入力
リシス入力
あり
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ポート A を入力設定
(DDRA:bit0 ∼ bit2=0)
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第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
16.4
8/10 ビット A/D コンバータのレジスタ
8/10 ビット A/D コンバータのレジスタ一覧を示します。
■ 8/10 ビット A/D コンバータのレジスタ一覧
図 16.4-1 8/10 ビット A/D コンバータのレジスタ一覧
AICR2
アナログ入力制御レジスタ ( 上位 )：ユニット 2
アドレス
000170H
bit15
−
−
bit14
−
−
bit13
−
−
bit12
−
−
bit9
AN9E
R/W
bit8
AN8E
R/W
初期値
----1111B
bit2
AN2E
R/W
bit1
AN1E
R/W
bit0
AN0E
R/W
初期値
11111111B
bit2
AN2E
R/W
bit1
AN1E
R/W
bit0
AN0E
R/W
初期値
- - - - 1111B
bit8
−
−
初期値
0000000- B
bit11
bit10
AN11E AN10E
R/W
R/W
アナログ入力制御レジスタ ( 下位 )：ユニット 2
アドレス
000171H
bit7
AN7E
R/W
bit6
AN6E
R/W
bit5
AN5E
R/W
bit4
AN4E
R/W
bit3
AN3E
R/W
AICR0/AICR1
アナログ入力制御レジスタ ( 下位 )：ユニット 0/1
アドレス
000501H
000511H
bit7
−
−
bit6
−
−
bit5
−
−
bit4
−
−
bit3
AN3E
R/W
ADCS0/ADCS1/ADCS2
A/D 制御ステータスレジスタ：ユニット 0/1/2
アドレス
000504H
000514H
000174H
bit15
BUSY
R/W
bit14
INT
R/W
bit13
INTE
R/W
bit12
PAUS
R/W
bit11
bit10
bit9
S10 FuncSet START
R/W
R/W
R/W
ADCH0/ADCH1/ADCH2
A/D チャネル制御レジスタ：ユニット 0/1/2
アドレス
000506H
000516H
000176H
bit15
ANS3
R/W
bit14
ANS2
R/W
bit13
ANS1
R/W
bit12
ANS0
R/W
bit11
ANE3
R/W
bit10
ANE2
R/W
bit9
ANE1
R/W
bit8
ANE0
R/W
初期値
00000000B
bit3
CT1
R/W
bit2
CT0
R/W
bit1
ST1
R/W
bit0
ST0
R/W
初期値
00001111B
ADMD0/ADMD1/ADMD2
A/D モード設定レジスタ：ユニット 0/1/2
アドレス
000507H
000517H
000177H
bit7
MD1
R/W
bit6
MD0
R/W
bit5
STS1
R/W
bit4
STS0
R/W
( 続く )
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741
第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
( 続き )
ADCD000 ∼ ADCD030/ADCD001 ∼ ADCD031/ADCD002 ∼ ADCD112
A/D データレジスタ ( 上位 )：ユニット 0/1/2
アドレス
000508H ∼ 00050EH
000518H ∼ 00051EH
000178H ∼ 00018EH
bit15
ERR
R
bit14
ERRST
R
bit13
−
−
bit12
−
−
bit11
−
−
bit10
−
−
bit9
D9
R
bit8
D8
R
初期値
10- - - - XXB
bit4
D4
R
bit3
D3
R
bit2
D2
R
bit1
D1
R
bit0
D0
R
初期値
XXXXXXXXB
A/D データレジスタ ( 下位 )：ユニット 0/1/2
アドレス
000508H ∼ 00050EH
000518H ∼ 00051EH
000178H ∼ 00018EH
bit7
D7
R
bit6
D6
R
bit5
D5
R
R/W: リード / ライト可能
R : リードオンリ
742
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第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
A/D チャネル制御レジスタ (ADCH)
16.4.1
A/D チャネル制御レジスタは , A/D 変換チャネルの選択をする機能があります。
■ A/D チャネル制御レジスタ (ADCH: ADCH0 ∼ ADCH2)
アドレス 000506 H
000516 H
000176 H
リード / ライト→
初期値 →
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
ANS3
ANS2
ANS1
ANS0
ANE3
ANE2
ANE1
ANE0
R/W
(0)
(X)
R/W
(0)
(X)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
ANE3
0
0
0
0
0
0
0
0
1
1
1
1
ANE2
0
0
0
0
1
1
1
1
0
0
0
0
ANE1
0
0
1
1
0
0
1
1
0
0
1
1
ANE0
0
1
0
1
0
1
0
1
0
1
0
1
A/D 変換終了チャネル選択ビット
ANS3
0
0
0
0
0
0
0
0
1
1
1
1
ANS2
0
0
0
0
1
1
1
1
0
0
0
0
ANS1
0
0
1
1
0
0
1
1
0
0
1
1
ANS0
0
1
0
1
0
1
0
1
0
1
0
1
A/D 変換開始チャネル選択ビット
R/W ：リード / ライト可能
：初期値
初期値
0000 0000B
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
ch.6
ch.7
ch.8
ch.9
ch.10
ch.11
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
ch.6
ch.7
ch.8
ch.9
ch.10
ch.11
＜注意事項＞
• A/D ユニット 0/1 は ch.0 ∼ ch.3 のみで , ch.4 ∼ ch.11 は存在しません。したがって ,
ADCH0/ADCH1 レジスタの ANS3 ∼ ANS2, ANE3 ∼ ANE2 ビットは必ず "0" に設定し
てください。
• 必ず , "ANS ≦ ANE" となるように設定してください。
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743
第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
表 16.4-1 A/D チャネル制御レジスタ (ADCH) の各ビットの機能説明
ビット名
機能
• A/D変換の開始チャネルの設定および変換中チャネル番号の確認を
行うビットです。
• A/D 変換を起動すると , これらのビットに書き込まれたチャネルか
ら A/D 変換を開始します。
• A/D 変換中は , 変換中のチャネル番号が読めます。停止変換モード
での一時停止中は , 直前に変換したチャネルの番号が読めます。
bit15
∼
bit12
ANS3 ∼
ANS0:
A/D 変換開始
チャネル選択
ビット
( 注意事項 ) ・ANS ビットには , 必ず入力チャネル数以下の値を設
定してください。
例）ADMD0; MB91480 シリーズのユニット 0 は最大 4
チャネルなので , "ANS[3:0] ≦ 0011B" としてください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止
している状態で行ってください。
・A/D 変換開始チャネル選択ビット (ANS3 ∼ ANS0) に
開始チャネルを設定したあとに , 本レジスタのビット
をリードモディファイライト系命令で設定しないで
ください。
ANS3 ∼ ANS0 ビットは A/D 変換動作が開始するま
では前回の変換チャネルが読み出されるため ,
ANS3 ∼ ANS0 ビットに開始チャネルを設定したあと
に , 本レジスタのビットをリードモディファイライト
系命令で設定した場合 , ANE3, ANE2, ANE1, ANE0
ビットの値が書き換わる可能性があります。
• A/D 変換の終了チャネルの設定を行うビットです。
• A/D 変換を起動すると , これらのビットに書き込まれたチャネルま
で A/D 変換を行います。
• ANS3 ∼ ANS0 と同じチャネルを設定すると , そのチャネルのみ変
bit11
∼
bit8
ANE3 ∼
ANE0:
A/D 変換終了
チャネル選択
ビット
換を行います。また , 連続変換モードまたは停止変換モードを設定し
ているときは , これらのビットで設定されたチャネルまでの変換が終
わると , ANS3 ∼ ANS0 で設定された開始チャネルに戻ります。
( 注意事項 )
ANE ビットには , 必ず入力チャネル数以下の値を設定
してください。
例）ADMD0; MB91480 シリーズのユニット 0 は最大 4
チャネルなので , "ANE[3:0] ≦ 0011B" としてください。
必ず "ANS ≦ ANE" となるように設定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止
している状態で行ってください。
744
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第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
16.4.2
A/D モード設定レジスタ (ADMD)
A/D モード設定レジスタには , 変換モードの選択と , A/D 変換のコンペア時間やサン
プリング時間を設定する機能があります。
■ A/D モード設定レジスタ (ADMD: ADMD0 ∼ ADMD2)
アドレス 000507 H
000517 H
000177 H
リード / ライト→
初期値 →
bit7
bit6
bit5
bit4
MD1
MD0
STS1
STS0
CT1
R/W
(0)
R/W
(0)
R/W
(1)
R/W
(0)
R/W
(0)
ST1
0
0
1
1
bit3
ST0
0
1
0
1
bit2
bit1
bit0
CT0
ST1
ST0
R/W
(1)
R/W
(1)
R/W
(1)
初期値
0000 1111 B
サンプリング時間設定ビット
10 周辺クロック (CLKP) サイクル (400 ns @ 25 MHz) *
13 周辺クロック (CLKP) サイクル (390 ns @ 33 MHz) *
16 周辺クロック (CLKP) サイクル (400 ns @ 40 MHz) *
32 周辺クロック (CLKP) サイクル (800 ns @ 40 MHz) *
*：周辺クロック (CLKP) サイクルで 390 ns 以上となるように設定してください。
CT1
0
0
1
1
CT0
0
1
0
1
コンペア時間設定ビット
18 周辺クロック (CLKP) サイクル (720 ns @ 25 MHz) *
24 周辺クロック (CLKP) サイクル (720 ns @ 33 MHz) *
30 周辺クロック (CLKP) サイクル (750 ns @ 40 MHz) *
60 周辺クロック (CLKP) サイクル (1500 ns @ 40 MHz) *
*：周辺クロック (CLKP) サイクルで 720 ns 以上となるように設定してください。
STS1 STS0
0
0
A/D 起動要因選択ビット
ソフトウェア起動
0
1
外部端子トリガ ( 立下りエッジ ) または
ソフトウェア起動
1
0
タイマ起動 ( 立上りエッジ ) または
ソフトウェア起動
1
1
外部端子トリガ ( 立下りエッジ ) または
タイマ起動 ( 立上りエッジ ) または
ソフトウェア起動
( 注意事項 ) ユニット 2 の場合は , 16 ビットリロードタイマ 1 もしくは多機能タイマです。
R/W ：リード / ライト可能
：初期値
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MD1
0
0
1
1
MD0
0
1
0
1
A/D 変換モード選択ビット
単発変換モード 1( 動作中の再起動可能 )
単発変換モード 2( 動作中の再起動不可 )
連続変換モード ( 動作中の再起動不可 )
停止変換モード ( 動作中の再起動不可 )
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745
第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
表 16.4-2 A/D モード設定レジスタ (ADMD) の各ビットの機能説明 (1 / 2)
ビット名
機能
• A/D 変換機能時の変換モードを選択するビットです。
• MD1, MD0 の 2 ビット値によって , 単発変換モード 1, 単発変換
モード 2, 連続変換モード , 停止変換モードのいずれかが選択さ
れます。
• それぞれのモードの意味は , 以下のとおりです。
bit7,
bit6
MD1, MD0：
A/D 変換
モード選択
ビット
単発変換モード 1：
ANS3 ∼ ANS0 の設定チャネルから ANE3 ∼ ANE0 の設定
チャネルまでの A/D 変換を連続して一度だけします。動作中
の再起動が可能です。
単発変換モード 2：
ANS3 ∼ ANS0 の設定チャネルから ANE3 ∼ ANE0 の設定
チャネルまでの A/D 変換を連続して一度だけします。動作中
の再起動はできません。
連続変換モード：
ANS3 ∼ ANS0 の設定チャネルから ANE3 ∼ ANE0 の設定
チャネルまでの A/D 変換を連続して , BUSY ビットで強制停
止するまで繰り返し行います。動作中の再起動はできませ
ん。
停止変換モード：
ANS3 ∼ ANS0 の設定チャネルから ANE3 ∼ ANE0 の設定
チャネルまでの A/D 変換を 1 チャネルごとに一時停止しなが
ら , BUSY ビットで強制停止するまで繰り返します。動作中
の再起動はできません。一時停止中の再起動は , STS1, STS0
ビットで選択した起動要因の発生によります。
( 注意事項 ) ・単発 , 連続 , 停止の各変換モードの再起動不可はタ
イマ , 外部トリガ , ソフトすべての起動に適用され
ます。
ビットの書換えは , 必ず変換動作前の A/D 動作が
停止している状態で行ってください。
・A/D 変換モード選択ビット (MD1, MD0) を "00B"
に設定した場合は , A/D 変換中の再起動ができま
す。このモードではソフトウェア起動 (STS1,
STS0=00B) のみ設定可能です。再起動は下記の手
順で行ってください。
(1)INT ビットを 0 にクリアする
(2)START ビットに 1 を , INT ビットに 0 を同時に
ライトする
• A/D 変換の起動要因の選択を行います。
• 起動要因が兼用になっている場合には , 最初に発生した起動要
因で起動します。
bit5,
bit4
STS1, STS0：
A/D 起動要因
選択ビット
( 注意事項 )
起動要因は , 書換えと同時に変更されますので , A/D
変換動作中に書き換える場合には , 目的とする起動
要因がない状態で切り換えてください。
STS1, STS0=11B のとき , 外部トリガ入力が "L" のと
き , タイマ起動はできません。また , タイマが "H"
のとき , 外部トリガ起動はできません。
746
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第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
表 16.4-2 A/D モード設定レジスタ (ADMD) の各ビットの機能説明 (2 / 2)
ビット名
機能
• A/D 変換時のコンペア時間を選択するビットです。
• アナログ入力が取り込まれた ( サンプリング時間経過 ) 後 , この
ビットに設定された時間後に変換結果のデータが確定し , A/D
bit3,
bit2
CT1, CT0：
コンペア時間
設定ビット
データレジスタ (ADCD) に格納されます。
( 注意事項 )
コンペア時間は 720 ns 以上となるように設定してく
ださい。720 ns 以下では 正常なアナログ変換値が得
られない場合があります。
ビットの書換えは , 必ず変換動作前の A/D 動作が停
止している状態で行ってください。
• A/D 変換時のサンプリング時間を選択するビットです。
• A/D が起動されると , このビットに設定された時間 , アナログ入
bit1,
bit0
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ST1, ST0：
サンプリング
時間設定
ビット
力が取り込まれます。
( 注意事項 )
サンプリング時間は 390 ns 以上となるように設定し
てください。390 ns 以下では 正常なアナログ変換値
が得られない場合があります。
ビットの書換えは , 必ず変換動作前の A/D 動作が停
止している状態で行ってください。
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747
第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
16.4.3
MB91470/480 シリーズ
A/D 制御ステータスレジスタ (ADCS)
A/D 制御ステータスレジスタには , 一時停止および変換確認 , 割込み要求の許可 / 禁
止 , 割込み要求の状態の確認 , A/D 変換の分解能 , 変換機能 ( 機能 1/ 機能 2) を選択
する機能があります。
■ A/D 制御ステータスレジスタ (ADCS: ADCS0 ∼ ADCS2)
アドレス 000504 H
bit15
000514 H
BUSY
000174 H
リード / ライト→ R/W
初期値 → (0)
bit14
INT
R/W
(0)
bit13
bit12
INTE
PAUS
R/W
(0)
R/W
(0)
START
0
1
FuncSet
bit11
bit10
S10
R/W
(0)
初期値
0000 000-B
FuncSet START
W
(0)
R/W
(0)
A/D 変換起動ビット
( ソフトウェア起動時のみ有効 )
A/D 変換機能を起動しない
A/D 変換機能を起動する
A/D 変換機能選択ビット
0
1
設定 2：全アナログ入力チャネルに対して A/D データレジスタは 1 つのみ
です。選択された全アナログ入力チャネルの A/D 変換終了時ごと
に割込み要求を発生できます。割込み許可の状態では変換データ
保護機能が働くため , 連続変換してもデータの欠落がありません。
PAUS
0
1
A/D 変換分解能選択ビット
10 ビット分解能 (D9 ∼ D0)
8 ビット分解能 (D7 ∼ D0)
一時停止フラグビット
A/D 変換動作の一時停止は発生していない
A/D 変換動作が一時停止中
INTE
0
1
INT
0
1
BUSY
748
bit8
設定 1：アナログ入力チャネルごとに 1 つの A/D データレジスタが割り当
てられます。選択されたアナログ入力チャネルの全 A/D 変換終了
時に割込み要求を発生できます。変換データ保護機能は動作しま
せん。
S10
0
1
R/W ：リード / ライト可能
W ：ライトオンリ
：初期値
bit9
0
1
割込み要求許可ビット
割込み要求出力の禁止
割込み要求出力の許可
割込み要求フラグビット
読出し時
書込み時
A/D 変換未終了
ビットクリア
A/D 変換終了
変化なし , ほかへの影響なし
A/D 変換中ビット
読出し時
書込み時
A/D 変換停止中
A/D 変換強制停止
変化なし , ほかへの影響なし
A/D 変換動作中
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第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
表 16.4-3 A/D 制御ステータスレジスタ (ADCS) の各ビットの機能説明 (1 / 2)
ビット名
機能
• A/D コンバータの動作表示ビットです。
• 読出し時 , このビットが "0" の場合には A/D 変換停止中である
ことを示し , "1" の場合には A/D 変換動作中であることを示し
ます。
bit15
BUSY：
A/D 変換中ビット
• 書込み時 , このビットへの "0" の書込みによって A/D 変換動作
は強制的に停止します。"1" の書込みでは , 変化せずほかへの
影響はありません。
• リードモディファイライト (RMW) 系命令のリード時には , "1"
が読み出されます。
( 注意事項 )
強制停止とソフトウェア起動 (BUSY=0, START=1)
を同時にしないでください。
• A/D 変換によって A/D データレジスタにデータがセットされ
れば , このビットは "1" にセットされます。
• このビットと割込み要求許可ビット (ADCS：INTE) が "1" の
ときに割込み要求を発生します。
bit14
INT：
割込み要求フラグ
ビット
• 書込み時は , "0" でこのビットがクリアされ , "1" では変化せず
ほかへの影響はありません。
• リードモディファイライト (RMW) 系命令のリード時には , "1"
が読み出されます。
( 注意事項 )
bit13
INTE：
割込み要求許可
ビット
このビットへの "0" 書込みによるクリアは , A/D
動作が停止している状態で行ってください。
• CPU への割込み出力の許可 / 禁止をするビットです。
• このビットと割込み要求フラグビット (ADCS：INT) が "1" の
ときに割込み要求を発生します。
• A/D 変換動作が一時停止したときに "1" にセットされます。
• 変換データ保護機能が動作すると自動的に"1"にセットされま
す。この間 , A/D 変換動作は停止し , A/D データレジスタは新
bit12
PAUS：
一時停止フラグ
ビット
しい変換結果に上書きされることはありません。
• このフラグのクリアはレジスタへの "0" 書込みのみです。
• リードモディファイライト (RMW) 系命令のリード時には , "1"
が読み出されます。
• 詳しい動作に関しては , 「16.7 8/10 ビット A/D コンバータの
A/D 変換データ保護機能」を参照してください。
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第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
表 16.4-3 A/D 制御ステータスレジスタ (ADCS) の各ビットの機能説明 (2 / 2)
ビット名
機能
• A/D 変換の分解能を選択するビットです。
• このビットに "0" を書き込むと 10 ビット分解能が選択され ,
bit11
S10：
A/D 変換分解能
選択ビット
"1" を書き込むと 8 ビット分解能が選択されます。
( 注意事項 )
分解能によって , 使用されるデータビットが異な
ります。
ビットの書換えは , 必ず変換動作前の A/D 動作が
停止している状態で行ってください。
A/D 変換機能を選択するビットです。
[ 機能 1]："0" 設定時
- アナログ入力チャネルごとに 1 つの A/D データレジスタが
割り当てられます。
- 選択されたアナログ入力チャネルの全 A/D 変換終了時に割
込み要求を発生できます。
- 変換データ保護機能は動作しません。
bit10
FuncSet：
A/D 変換機能選択
ビット
[ 機能 2]："1" 設定時
- 全アナログ入力チャネルに対して A/D データレジスタは 1
つのみです。
- 選択された全アナログ入力チャネルの A/D 変換終了時ごと
に割込み要求を発生できます。
- 割込み許可の状態では変換データ保護機能が働くため , 連
続変換してもデータの欠落がありません。
( 注意事項 )
ビットの書換えは , 必ず変換動作前の A/D 動作が
停止している状態で行ってください。
• A/D 変換動作をソフトウェア的に起動するビットです。
• このビットに "1" を書き込むと A/D 変換が起動します。
bit9
START：
A/D 変換起動
ビット
• 停止変換モード時は, このビットによる再起動はかかりません。
• リードモディファイライト (RMW) 系命令のリード時には , "0"
が読み出されます。
( 注意事項 )
bit8
750
未定義ビット
強制停止とソフトウェア起動 (BUSY=0, START=1)
を同時にしないでください。
• 読出し値は不定です。
• このビットへの書込みは , 動作に影響しません。
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第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
16.4.4
A/D データレジスタ (ADCD)
A/D データレジスタは , A/D 変換結果を格納するレジスタです。
■ A/D データレジスタ (ADCD: ADCD000 ∼ ADCD030, ADCD001 ∼ ADCD031,
ADCD002 ∼ ADCD112)
アドレス
bit15
000508 H ~00050E H
000518 H ~00051E H
ERR
000178 H ~00018E H
リード / ライト→ R
初期値 → (1)
bit14
bit13
bit12
bit11
bit10
bit9
bit8
ERRST
D9
D8
R
(0)
R
(X)
R
(X)
bit7
bit6
bit5
D7
D6
D5
D4
D3
R
(X)
R
(X)
R
(X)
R
(X)
R
(X)
D9 ~ D0
bit4
bit3
bit2
初期値
10- - - -XX XXXX XXXXB
bit1
bit0
D2
D1
D0
R
(X)
R
(X)
R
(X)
A/D データビット
変換データ
ERRST
0
1
ERR
R
：リードオンリ
：初期値
CM71-10134-8
0
1
変換データエラーステータスビット (ERR=1 時のみ )
変換データは古い結果です。
変換データは新しいデータに上書きされたものです。
変換データエラーフラグビット
変換データは正常です。
変換データは正常ではありません。
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751
第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
表 16.4-4 A/D データレジスタ (ADCD) の各ビットの機能説明
ビット名
機能
• A/D 変換データにエラーがあったことを示すビットでエラー
の内容は本ビットが "1" のとき ,ERRST ビットの値で知ること
ができます。
bit15
ERR：
変換データエラー
フラグビット
• 本ビットは読み出すと "1" にセットされます。
• 新しい変換結果が本レジスタに書き込まれると"0"にクリアさ
れます。
( 注意事項 )
変換データ保護機能を使用している場合 (FuncSet=1 かつ INTE=1), 本ビットは常に "0" です。
• ERR ビット =1 のとき ,A/D 変換データのエラー内容を示すフ
ラグです。
• ERR ビット =1 かつ本ビット =0 のとき ,CPU 読出しによる変
換結果が古いことを示します。
• ERR ビット =1 かつ本ビット =1 のとき ,CPU 読出しによる変
換結果は ,CPU による旧変換結果の読出しが完了しないまま ,
bit14
ERRST：
変換データエラー
ステータスビット
新しい変換結果の上書きより旧変換データが失われたことを
示します。
• CPU による旧変換結果の読出しが完了しないまま , 新しい変
換結果の上書きより旧変換データが失われた場合 , "1" にセッ
トされます。
• 本ビットは読み出すと "0" にクリアされます。
( 注意事項 )
bit13
∼
bit10
変換データ保護機能を使用している場合 (FuncSet=1 かつ INTE=1), 本ビットは常に "0" です。
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは , 動作に影響しません。
• A/D 変換の結果が格納され , レジスタは 1 回の変換終了ごとに
書き換えられます。
• 通常は , 最終変換値が格納されます。
bit9
∼
bit0
752
D9 ∼ D0：
A/D データビット
• 本レジスタの初期値は不定です。
( 注意事項 )
変換データ保護機能があります。
A/D 変換中に本ビットにデータを書き込まないよ
うにしてください。
D9, D8 は , 8 ビット分解能を選択したときには ,
"0" が読み出されます。
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第 16 章 8/10 ビット A/D コンバータ
16.4 8/10 ビット A/D コンバータのレジスタ
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16.4.5
アナログ入力制御レジスタ (AICR)
アナログ入力制御レジスタは , アナログ入力を制御するレジスタです。
■ アナログ入力制御レジスタ (AICR: AICR0 ∼ AICR2)
アドレス
bit7
bit6
bit5
bit4
000501 H
000511 H
bit3
bit2
bit1
bit0
AN3E
AN2E
AN1E
AN0E
R/W
R/W
R/W
R/W
AN3E~AN0E
0
1
アドレス
bit15
bit14
bit13
bit12
000170 H
bit7
bit6
AN7E
R/W
初期値
---- 1111B
アナログ入力許可ビット
アナログ入力禁止
アナログ入力許可
bit11
bit10
bit9
bit8
AN11E
AN10E
AN9E
AN8E
R/W
R/W
R/W
R/W
初期値
---- 1111 1111 1111B
bit5
bit4
bit3
bit2
bit1
bit0
AN6E
AN5E
AN4E
AN3E
AN2E
AN1E
AN0E
R/W
R/W
R/W
R/W
R/W
R/W
R/W
AN11E ~ AN0E
0
1
R/W ：リード / ライト可能
：初期値
アナログ入力許可ビット
アナログ入力禁止
アナログ入力許可
表 16.4-5 アナログ入力制御レジスタ (AICR) の各ビットの機能説明
ビット名
(AICR0, AICR1)
bit7 ∼ bit4
(AICR2)
bit15 ∼ bit12
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは , 動作に影響しません。
• このビットが "0" の場合 , アナログ入力は禁止され
ます。
(AICR0, AICR1)
bit3 ∼ bit0
(AICR2)
bit11 ∼ bit0
AN3E ∼ AN0E,
AN11E ∼ AN0E：
アナログ入力許可
ビット
• このビットが "1" の場合 , アナログ入力が許可され
ます。
• アナログ入力端子として使用する端子は , 対応す
る AICR レジスタのビットを "1" に設定してくださ
い。このときの PDR レジスタの読出し値は "0" に
なります。
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753
第 16 章 8/10 ビット A/D コンバータ
16.5 8/10 ビット A/D コンバータの割込み
16.5
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8/10 ビット A/D コンバータの割込み
8/10 ビット A/D コンバータは , A/D 変換で A/D データレジスタにデータがセットさ
れることで割込み要求を発生させることができます。
■ 8/10 ビット A/D コンバータの割込み
8/10ビットA/Dコンバータの割込み制御ビットと割込み要因は, 表 16.5-1 のようになっ
ています。
表 16.5-1 8/10 ビット A/D コンバータの割込み制御ビットと割込み要因
8/10 ビット A/D コンバータ
割込み要求フラグビット
ADCS: INT
A/D 変換機能選択ビット
ADCS: FuncSet
割込み要求許可ビット
ADCS: INTE
割込み要因
A/D 変換結果の A/D データレジスタへの書込み
[ 機能 1]：FuncSet=0 設定時
- 選択されたアナログ入力チャネルの全A/D変換終了時に割込み要求を発生できま
す。
- すべての A/D 変換が終了し ,A/D 変換結果が A/D データレジスタ (ADCD) にセッ
トされると , A/D 制御ステータスレジスタ (ADCS) の INT ビットが "1" にセット
されます。このとき , 割込み要求が許可 (ADCS：INTE=1) されていると , 割込み
コントローラに割込み要求を出力します。
[ 機能 2]：FuncSet=1 設定時
選択された全アナログ入力チャネルのA/D変換終了時ごとに割込み要求を発生でき
ます。
各 A/D 変換が終了し ,A/D 変換結果が A/D データレジスタ (ADCD) にセットされる
と , A/D 制御ステータスレジスタ (ADCS) の INT ビットが "1" にセットされます。こ
のとき , 割込み要求が許可 (ADCS：INTE=1) されていると割込みコントローラに割
込み要求を出力します。
754
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第 16 章 8/10 ビット A/D コンバータ
16.6 8/10 ビット A/D コンバータの動作説明
MB91470/480 シリーズ
16.6
8/10 ビット A/D コンバータの動作説明
8/10 ビット A/D コンバータには , 単発変換モード , 連続変換モード , 停止変換モー
ドの 3 種類のモードがあります。各モードでの動作について説明します。
■ 単発変換モードの動作
単発変換モードは , ANS ビットと ANE ビットで設定されたアナログ入力を順次変換し
ていき , ANE ビットで設定された終了チャネルまで変換が終わると A/D 変換は停止し
ます。開始チャネルと終了チャネルが同じ (ANS=ANE) ときは ANS ビットで指定した
1 チャネルだけの変換となります。単発変換モードで動作させるには , 図 16.6-1 の設定
が必要です。
図 16.6-1 単発変換モードでの設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ADCH/ ANS3 ANS2 ANS1 ANS0 ANE3 ANE2 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
ADMD
0
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
AICR
ADCD
ADCS
−
−
ERR
ERRST
◇
◇
−
−
−
−
AN11E AN10E AN9E AN8E AN7E AN6E AN5E AN4E AN3E AN2E AN1E AN0E
◆
◆
−
−
BUSY INT INTE PAUS S10
◇
◇
◇
◇
◇
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
変換データを格納
Func
START
Set
◇
◇
◇ ：使用ビット
◆ ：使用する端子の対応するビットに "1" を設定
0 ："0" を設定
＜参考＞
単発変換モードでの変換順序の例を以下に示します。
ANS=000B, ANE=011B のとき：AN0 → AN1 → AN2 → AN3 →終了
(FuncSet =0) ADCD00 → ADCD01 → ADCD02 → ADCD03 →終了
(FuncSet =1) ADCD00 → ADCD00 → ADCD00 → ADCD00 →終了
ANS=011B, ANE=011B のとき：AN3 →終了
(FuncSet = 0) ADCD03 →終了
(FuncSet = 1) ADCD03 →終了
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755
第 16 章 8/10 ビット A/D コンバータ
16.6 8/10 ビット A/D コンバータの動作説明
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＜注意事項＞
A/D 変換モード選択ビット (MD1, MD0) を "00B" に設定した場合は , A/D 変換中の再起動
ができます。このモードではソフトウェア起動 (STS1, STS0=00B) のみ設定可能です。再
起動は下記の手順で行ってください。
1. INT ビットを "0" にクリアする
2. START ビットに "1" を , INT ビットに "0" を同時にライトする
■ 連続変換モードの動作
連続変換モードは , ANS ビットと ANE ビットで設定されたアナログ入力を順次変換し
ていき , ANE ビットで設定された終了チャネルまで変換が終わると ANS ビットで設定
されたアナログ入力に戻り , A/D 変換動作を続けます。開始チャネルと終了チャネルが
同じとき (ANS=ANE) は ANS で指定したチャネルだけの変換を繰り返します。連続変
換モードで動作させるには , 図 16.6-2 に示す設定が必要です。
図 16.6-2 連続変換モードでの設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ADCH/ ANS3 ANS2 ANS1 ANS0 ANE3 ANE2 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
ADMD
1
0
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
AICR
ADCD
ADCS
−
ERR
ERRST
◇
◇
−
−
−
−
AN11E AN10E AN9E AN8E AN7E AN6E AN5E AN4E AN3E AN2E AN1E AN0E
◆
◆
−
−
BUSY INT INTE PAUS S10
◇
◇
◆
0
1
−
◇
◇
◇
◇
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
変換データを格納
Func
START
Set
◇
◇
：使用ビット
：使用する端子の対応するビットに "1" を設定
："0" を設定
："1" を設定
＜参考＞
連続変換モードでの変換順序の例を以下に示します。
ANS=000B, ANE=011B のとき：AN0 → AN1 → AN2 → AN3 →繰返し
(FuncSet =0) ADCD00 → ADCD01 → ADCD02 → ADCD03 →繰返し
(FuncSet =1) ADCD00 → ADCD00 → ADCD00 → ADCD00 →繰返し
ANS=011B, ANE=011B のとき：AN3 → AN3 → AN3 → AN3 →繰返し
(FuncSet =0) ADCD03 → ADCD04 → ADCD05 → ADCD06 →
ADCD07 → ADCD08 → ADCD09 → ADCD10 →
ADCD11* → ADCD00 → ADCD01 → ADCD02 →繰返し
(FuncSet =1) ADCD00 →ADCD00→ADCD00→ADCD00 →繰返し
*：使用するデータレジスタ数は , シリーズによって異なります。
756
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第 16 章 8/10 ビット A/D コンバータ
16.6 8/10 ビット A/D コンバータの動作説明
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■ 停止変換モードの動作
停止変換モードは , ANS ビットと ANE ビットで設定されたアナログ入力を 1 チャネル
ごとに一時停止しながら変換していき , ANE ビットで設定された終了チャネルまで変
換が終わると ANS ビットで設定されたアナログ入力に戻り , A/D 変換と一時停止の動
作を続けます。開始チャネルと終了チャネルが同じとき (ANS=ANE) は ANS ビットで
指定したチャネルだけの変換を繰り返します。一時停止時の変換の再起動は , STS1,
STS0 ビットで指定した起動要因を発生します。停止変換モードで動作させるには , 図
16.6-3 の設定が必要です。
図 16.6-3 停止変換モードでの設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ADCH/ ANS3 ANS2 ANS1 ANS0 ANE3 ANE2 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
ADMD
1
1
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
AICR
ADCD
ADCS
−
−
ERR
ERRST
◇
◇
−
−
−
−
AN11E AN10E AN9E AN8E AN7E AN6E AN5E AN4E AN3E AN2E AN1E AN0E
◆
◆
−
−
BUSY INT INTE PAUS S10
◇
◇
◇
◇
◇
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
変換データを格納
Func
START
Set
◇
◇
◇ ：使用ビット
◆ ：使用する端子の対応するビットに "1" を設定
1 ："1" を設定
＜参考＞
停止変換モードでの変換順序の例を以下に示します。
・ANS=000B, ANE=011B のとき：
AN0 →一時停止→ AN1 →一時停止→ AN2 →一時停止→ AN3 →繰返し
FuncSet =0
ADCD00→一時停止→ADCD01→一時停止→ADCD02→一時停止→ADCD03→繰返し
FuncSet =1
ADCD00→一時停止→ADCD00→一時停止→ADCD00→一時停止→ADCD00→繰返し
・ANS=011B, ANE=011B のとき：
AN3 →一時停止→ AN3 →一時停止→ AN3 →一時停止→ AN3 →繰返し
FuncSet =0
ADCD03 →一時停止→ ADCD04 →一時停止→ ADCD05 →一時停止→ ADCD06 →一
時停止
ADCD07→一時停止→ADCD08→一時停止→ADCD09→一時停止→ADCD10→一時停止
ADCD11*→一時停止→ADCD00→一時停止→ADCD01→一時停止→ADCD02→繰返し
FuncSet =1
ADCD00 →一時停止→ ADCD00 →一時停止→ ADCD00 →一時停止→ ADCD00 →繰返し
*：使用するデータレジスタ数は , シリーズによって異なります。
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第 16 章 8/10 ビット A/D コンバータ
16.7 8/10 ビット A/D コンバータの A/D 変換データ保護機能
16.7
MB91470/480 シリーズ
8/10 ビット A/D コンバータの A/D 変換データ保護機能
割込み許可状態で A/D 変換を実行すると , 変換データ保護機能が働きます。
■ A/D 変換データ保護機能
ADCS：FuncSet=1 設定時 ( 変換機能 2), 変換データ格納用のデータレジスタが 1 つしか
ないので , A/D 変換をすると , 変換終了時にデータレジスタ内の格納データを書き換え
ます。そのため , 変換データのメモリへの転送が間に合わないと前回のデータが一部欠
落します。この対策として , 割込み許可 (INTE=1) のときは , 以下のようにデータ保護
機能が働きます。
変換データが A/D データレジスタ (ADCD) に格納されると , A/D 制御ステータスレジ
スタ (ADCS) の INT ビットが "1" にセットされます。この INT ビットが "1" の間 , 次の
変換終了後も ADCD への変換データの格納は行われず , PAUS ビットを セットし , A/D
は一時停止状態になります。一時停止中 , 直前の変換データを保持しています。一時停
止状態の解除は , INT ビットのクリアにより行われます。一時停止状態解除後 , 保持し
ていた変換データを ADCD に格納して次の動作に移行します。
図 16.7-1 データ保護機能の設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
ADCH/ ANS3 ANS2 ANS1 ANS0 ANE3 ANE2 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
ADMD
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
◇
AICR
ADCD
ADCS
−
−
ERR
ERRST
◇
◇
−
−
−
−
AN11E AN10E AN9E AN8E AN7E AN6E AN5E AN4E AN3E AN2E AN1E AN0E
◆
◆
−
−
BUSY INT INTE PAUS S10
◇
◇
1
◇
◇
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
変換データを格納
Func
START
Set
1
◇
◇ ：使用ビット
◆ ：使用する端子の対応するビットに "1" を設定
1 ："1" を設定
＜注意事項＞
• 変換データ保護機能は , 変換機能 2 を設定時 (ADCS：FuncSet=1) の割込み許可 (ADCS：
INTE=1) 状態でしか動作しません。
• 一時停止中に再起動すると待機データが壊れます。
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16.8
第 16 章 8/10 ビット A/D コンバータ
16.8 8/10 ビット A/D コンバータの使用メモ
8/10 ビット A/D コンバータの使用メモ
8/10 ビット A/D コンバータを使用する際のメモです。
■ ADMD レジスタ設定
3 種類の周波数 (25MHz, 33MHz, 40MHz) をベースにした A/D コンバータのサンプリン
グ時間とコンペア時間を ADMD レジスタで設定することが可能で , それぞれの周波数
に対応した最小変換時間を設定することができます。設定周波数が上記 3 種類の値と
異なる場合には , 以下に示す 2 種類の方法で ADMD を設定してください。
• サンプル時間およびコンペア時間が 8/10 ビット A/D コンバータの推奨値以下とな
らないよう ADMD レジスタの ST[1:0]/CT[1:0] ビット (bit3, bit2/bit1, bit0) を設定する。
• 周辺クロック (CLKP) の周波数が上記 3 種類のいずれかになるよう , DIVR0 レジス
タの P3 ∼ P0 ビット (bit3 ∼ bit0) を設定する。
● 例：
• 周辺クロック (CLKP) の周波数が 16MHz の場合：方法 1
周期：62.5ns
サンプル時間：ST[1:0] =00B
⇒ 10 周辺クロック (CLKP) サイクル
⇒ 10 × 62.5ns = 625ns > 390ns( 最小値 )
コンペア時間：CT[1:0] =00B
⇒ 18 周辺クロック (CLKP) サイクル
⇒ 18 × 62.5ns = 1125ns > 720ns( 最小値 )
∴ 全変換時間 = 1750ns
• 周辺クロック (CLKP) の周波数が 16MHz の場合：方法 2
原発振周波数：10MHz
PLL 低倍率：× 5 逓倍
DIVR0：P3 ∼ P0 =0001B
⇒ CLKP = 10 × 5 ／ 2 = 25MHz
ST[1:0] = 00B, CT[1:0] =00B
∴ 全変換時間 = 1120ns
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第 16 章 8/10 ビット A/D コンバータ
16.9 8/10 ビット A/D コンバータの使用上の注意
16.9
MB91470/480 シリーズ
8/10 ビット A/D コンバータの使用上の注意
8/10 ビット A/D コンバータを使用するときの注意点を示します。
■ 8/10 ビット A/D コンバータ使用上の注意
● アナログ入力端子
A/D 入力端子はポートの入出力端子と兼用になっており , ポート方向レジスタ (DDR)
とアナログ入力許可レジスタ (AICR) で切り換えて使用するようになっています。アナ
ログ入力として使用する端子では , DDR の対応するビットに "0" を書き込んでポート
設定を入力にした上で , AICR レジスタでアナログ入力モード (AICRx=1) に設定して ,
ポート側の入力ゲートを固定してください。ポート入力モード (AICRx=0) の状態では
中間レベルの信号が入力されると , ゲートに入力リーク電流が流れます。
● 内部タイマで使用するときの注意
A/D コンバータを内部タイマで起動するとき , A/D 制御ステータスレジスタ (ADMD)
の STS1, STS0 ビットで設定しますが , このとき内部タイマの入力値は , インアクティ
ブ側 ( 内部タイマのときは "L") にしておいてください。アクティブ側にしておくと ,
ADMD レジスタへの書込みと同時に動作し始めるときがあります。
● A/D コンバータの電源・アナログ入力の投入順序
A/D コンバータの電源 (AVCC10, AVRH0 ∼ AVRH2, AVSS10) , アナログ入力 (AN0-0 ∼
AN0-3, AN1-0 ∼ AN1-3, AN2-0 ∼ AN2-11) への印加は , 必ずデジタル電源 (VCC) の投
入後 , または同時に投入してください。また , 電源切断時は , A/D コンバータの電源お
よびアナログ入力の切断後にデジタル電源 (VCC) を切断 , または同時に切断してくだ
さい。
● A/D コンバータの電源電圧について
ラッチアップ防止のため , A/D コンバータの電源 (AVCC10) は , デジタル電源 (VCC) の
電圧を超えないようにしてください。
● ADCH レジスタの設定について
必ず ANS ≦ ANE となるように設定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で行ってください。
ADCH0/ADCH1 レジスタの ANS3, ANS2, ANE3, ANE2 ビットには必ず "0" を設定して
ください。
ADCH2 レジスタの ANS, ANE ビットには必ず "1011B" 以下の値を設定してください。
● ADMD レジスタの設定について
サンプル時間およびコンペア時間が 8/10 ビット A/D コンバータの推奨値以下とならな
いよう , ST[1:0]/CT[1:0] ビット (bit3, bit2/bit1, bit0) を設定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で行ってください。
詳しい説明に関しては , 「16.8 8/10 ビット A/D コンバータの使用メモ」を参照してく
ださい。
760
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第 16 章 8/10 ビット A/D コンバータ
16.9 8/10 ビット A/D コンバータの使用上の注意
● ADCS レジスタの設定について
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で行ってください。
ソフトウェアによる A/D 変換開始設定 (START=1) と停止設定 (BUSY=1) を同時に行わ
ないでください。
詳しい説明に関しては , 「16.4 8/10 ビット A/D コンバータのレジスタ」を参照してく
ださい。
● A/D 変換データ保護機能について
変換データ保護機能は , 変換機能 2 を設定時 (ADCS：FuncSet=1) の割込み許可 (ADCS：
INTE=1) 状態でしか動作しません。
● A/D データレジスタ内のフラグビットについて
A/D データレジスタの下位側 8 ビットに対してバイトアクセスで読出しを行っても ,
ERRST および ERR ビットは変化しません。
また , 変換データ保護機能を使用している場合 , ERRST および ERR ビットは常に "0"
です。
● 外部トリガ端子について
外部トリガ端子により A/D コンバータ起動後は , 必ず外部トリガ端子の入力レベルを
元に戻してください。
● A/D 変換の再起動について
A/D 変換モード選択ビット (MD1, MD0) を "00B" に設定した場合は , A/D 変換中の再起
動ができます。このモードではソフトウェア起動 (STS1, STS0=00B) のみ設定可能です。
再起動は下記の手順で行ってください。
1. INT ビットを "0" にクリアする
2. START ビットに "1" を , INT ビットに "0" を同時にライトする
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第 16 章 8/10 ビット A/D コンバータ
16.9 8/10 ビット A/D コンバータの使用上の注意
762
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第 17 章
12 ビット A/D コンバータ
A/D コンバータの概要 , レジスタの構成 / 機能 , お
よび動作について説明します。
17.1 12 ビット A/D コンバータの概要
17.2 12 ビット A/D コンバータの構成
17.3 12 ビット A/D コンバータの端子
17.4 12 ビット A/D コンバータのレジスタ
17.5 12 ビット A/D コンバータの割込み
17.6 12 ビット A/D コンバータの動作説明
17.7 12 ビット A/D コンバータの A/D 変換データ保護機能
17.8 12 ビット A/D コンバータの差動入力モード
17.9 12 ビット A/D コンバータの使用メモ
17.10 12 ビット A/D コンバータの使用上の注意
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763
第 17 章 12 ビット A/D コンバータ
17.1 12 ビット A/D コンバータの概要
17.1
MB91470/480 シリーズ
12 ビット A/D コンバータの概要
12 ビット A/D コンバータには , RC 逐次比較変換方式でアナログ入力電圧を 12 ビッ
トのデジタル値に変換する機能があります。入力信号は , 各アナログ入力端子から
選択し , 変換起動はソフトウェア , 内部タイマ , 外部端子トリガの 3 種類から選択で
きます。
■ 12 ビット A/D コンバータの機能
アナログ入力端子に入力されたアナログ電圧 ( 入力電圧 ) をデジタル値に A/D 変換す
る機能があり , 次の特長があります。
• 変換時間は , 最小 2.0 μs( 周辺クロック (CLKP) 33 MHz 時 , サンプリング時間を含む )
です。
• 変換方式は , サンプルホールド回路付き RC 逐次変換比較方式です。
• アナログ入力端子はプログラムで選択できます。
• A/D データレジスタは , アナログ入力チャネルごとにあります。
• 各 A/D データレジスタ内には , エラーフラグビットおよびエラーステータスビット
が存在し , これらの値より A/D 変換データの状態を知ることができます。
• A/D 変換終了割込みにより , DMAC を起動させることができます。
• アナログ入力モードとして , 通常入力または差動入力のどちらかをプログラムで選
択することができます。
• 変換の起動要因はソフトウェア , 16 ビットリロードタイマ 1 もしくは多機能タイマ
( 立上りエッジ ) , 外部端子トリガ ( 立下りエッジ ) から選択できます。
• A/D 変換機能選択ビットにより , 次の 2 つのモードを設定することができます。
[ 機能 1]
- アナログ入力チャネルごとに 1 つの A/D データレジスタが割り当てられます。
- 選択されたアナログ入力チャネルの全A/D変換終了時に割込み要求を発生できま
す。
- 変換データ保護機能は動作しません。
[ 機能 2]
- 全アナログ入力チャネルに対して A/D データレジスタは 1 つのみです。
- 選択された全アナログ入力チャネルのA/D変換終了時ごとに割込み要求を発生で
きます。
- 割込み許可の状態では変換データ保護機能が働くため , 連続変換してもデータの
欠落がありません。
764
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第 17 章 12 ビット A/D コンバータ
17.1 12 ビット A/D コンバータの概要
MB91470/480 シリーズ
変換モードは 3 種類あります。
表 17.1-1 12 ビット A/D コンバータの変換モード
CM71-10134-8
変換モード
シングル変換動作
スキャン変換動作
単発変換モード
指定したチャネル (1 チャネル
のみ ) を 1 回変換して終了
連続した複数のチャネル ( 複
数チャネル指定可能 ) を 1 回
変換して終了
連続変換モード
指定したチャネル (1 チャネル
のみ ) を繰り返し変換
連続した複数のチャネル ( 複
数チャネル指定可能 ) を繰り
返し変換
停止変換モード
指定したチャネル (1 チャネル
のみ ) を 1 回変換したら一時
停止し , 次の起動がかかるま
で待機
連続した複数のチャネル ( 複
数チャネル指定可能 ) を変換。
ただし , 1 チャネル変換ごとに
一時停止し , 次の起動がかか
るまで待機
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765
第 17 章 12 ビット A/D コンバータ
17.2 12 ビット A/D コンバータの構成
MB91470/480 シリーズ
12 ビット A/D コンバータの構成
17.2
12 ビット A/D コンバータは , 次の 11 種類のブロックで構成されています。
• A/D 制御ステータスレジスタ (ADCS)
• A/D チャネル制御レジスタ (ADCH)
• A/D モード設定レジスタ (ADMD)
• A/D データレジスタ (ADCD)
• クロックセレクタ (A/D 変換起動用入力クロックセレクタ )
• デコーダ
• アナログチャネルセレクタ
• サンプルホールド回路
• D/A コンバータ
• コンパレータ
• コントロール回路
■ 12 ビット A/D コンバータのブロックダイヤグラム
図 17.2-1 12 ビット A/D コンバータのブロックダイヤグラム
MB914 0
R-bus
3
A/D
3
(ADCH3)
A/D
D/A
A/D
003-033
(ADCD003-033)
(
)
AN3-0(PE0)
AN3-1(PE1)
AN3-2(PE2)
AN3-3(PE3)
(CLK P)
&
A/D
3
(ADMD3)
A/D
(ADTG3)
A/D
3
(ADCS3)
AVCC12
AVRH3
AVSS12
(=AVRL0)
766
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第 17 章 12 ビット A/D コンバータ
17.2 12 ビット A/D コンバータの構成
MB91470/480 シリーズ
MB91470
R-bus
4
A/D
4
(ADCH4)
A/D
D/A
A/D
004-034
(ADCD004-034)
(
)
AN4-0(PE4)
AN4-1(PE5)
AN4-2(PE6)
AN4-3(PE7)
(CLKP )
&
A/D
4
(ADMD4)
16
1
A/D
(ADTG4)
A/D
4
(ADCS4)
AVCC12
AVRH4
AVSS12
(=AVRL1)
＜参考＞
• MB91470 シリーズ：
ユニット 3, AN3-0 ∼ AN3-3( 通常 )/AN3-0, AN3-1( 差動 )
ユニット 4, AN4-0 ∼ AN4-3( 通常 )/AN4-0, AN4-1( 差動 )
• MB91480 シリーズ：非搭載
● A/D 制御ステータスレジスタ (ADCS)
一時停止および変換確認 , 割込み要求の許可 / 禁止 , 割込み要求の状態の確認 , アナロ
グ入力モード ( 通常 / 差動 ), 変換機能 ( 機能 1/ 機能 2) を選択する機能があります。
● A/D チャネル制御レジスタ (ADCH)
A/D チャネルを選択する機能があります。
● A/D モード設定レジスタ (ADMD)
変換モードの選択と, A/D変換のコンペア時間やサンプリング時間を設定する機能があ
ります。
● A/D データレジスタ (ADCD)
A/D 変換結果を格納するレジスタです。また , 変換データの状態 ( 新データ / 上書き )
を示すフラグがあります。
● クロックセレクタ (A/D 変換起動用入力クロックセレクタ )
A/D 変換起動クロックを選択するセレクタです。起動クロックには , 16 ビットリロー
ドタイマ ch.1 出力 , 多機能タイマまたは外部端子トリガが選択できます。
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767
第 17 章 12 ビット A/D コンバータ
17.2 12 ビット A/D コンバータの構成
MB91470/480 シリーズ
● デコーダ
A/D チャネル制御レジスタ (ADCH) の ANE0, ANE1, ANS0, ANS1 ビットの設定から使
用するアナログ入力端子を選択する回路です。
● アナログチャネルセレクタ
アナログ入力端子の中から使用する端子を選択する回路です。
● サンプルホールド回路
アナログチャネルセレクタで選択された入力電圧を保持する回路です。A/D 変換を起
動した直後の入力電圧をサンプルホールドすることで , A/D 変換中 ( 比較中 ) の入力電
圧の変動の影響を受けずに変換できます。
● D/A コンバータ
サンプルホールドされた入力電圧と比較するための基準電圧を発生します。
● コンパレータ
サンプルホールドされた入力電圧と D/A コンバータの出力電圧を比較し , 大小を判定
します。
● コントロール回路
コンパレータからの大小信号で A/D 変換値を決定します。A/D 変換の終了後 , 変換結
果を A/D データレジスタ (ADCD) に格納して割込み要求を発生します。
768
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第 17 章 12 ビット A/D コンバータ
17.3 12 ビット A/D コンバータの端子
MB91470/480 シリーズ
12 ビット A/D コンバータの端子
17.3
12 ビット A/D コンバータの端子および端子のブロックダイヤグラムを示します。
■ 12 ビット A/D コンバータの端子
A/D コンバータの端子は汎用ポートと兼用になっています。
表 17.3-1 に端子の機能 , 入
出力形式 , 12 ビット A/D コンバータ使用時の設定などを示します。
表 17.3-1 12 ビット A/D コンバータの端子
機能
端子名
通常入力
端子機能
入出力形式
差動入力
ユニット 3 ユニット 3
ch.0
ch.0
プルアップ スタンバイ
設定
制御
PE0/
AN3-0
(AN3-0P)
ユニット 3 ユニット 3
ch.1
ch.0
PE1/
AN3-1
(AN3-0N)
ユニット 3 ユニット 3
ch.2
ch.1
PE2/
AN3-2
(AN3-1P)
ユニット 3 ユニット 3
ch.3
ch.1
PE3/
AN3-3
(AN3-1N)
端子の使用に必要な
I/O ポートの設定
ポート E を入力設定
(DDRE：bit0 ∼ bit3=0)
CMOS 出力 /
ポート E 入出力 / CMOS ヒステ
アナログ入力
リシス入力
PE4/
ユニット 4 ユニット 4
または
AN4-0
ch.0
ch.0
アナログ入力
(AN4-0P)
あり
（ただし ,
アナログ入
力許可時 ,
プルアップ
は機能しま
せん。）
アナログ入力に設定
(AICR3：bit0 ∼ bit3=1)
通常入力設定
(ADCS3：bit11=0)
差動入力設定
(ADCS3：bit11=1)
あり
ポート E を入力設定
(DDRE：bit4 ∼ bit7=0)
ユニット 4 ユニット 4
ch.1
ch.0
PE5/
AN4-1
(AN4-0N)
ユニット 4 ユニット 4
ch.2
ch.1
PE6/
AN4-2
(AN4-1P)
通常入力設定
(ADCS4：bit11=0)
ユニット 4 ユニット 4
ch.3
ch.1
PE7/
AN4-3
(AN4-1N)
差動入力設定
(ADCS4：bit11=1)
外部トリガ入力
ADTG3, ADTG4
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PA3/
ADTG3
PA4/
ADTG4
アナログ入力に設定
(AICR4：bit0 ∼ bit3=1)
ポート A
入出力 /
外部トリガ
入力
CMOS 出力 /
CMOS ヒステ
リシス入力
あり
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ポート A を入力設定
(DDRA:bit3, bit4=0)
769
第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
17.4
MB91470/480 シリーズ
12 ビット A/D コンバータのレジスタ
12 ビット A/D コンバータのレジスタ一覧を示します。
■ 12 ビット A/D コンバータのレジスタ一覧
図 17.4-1 12 ビット A/D コンバータのレジスタ一覧
AICR3/AICR4
アナログ入力制御レジスタ：ユニット 3/4
アドレス
000521H
000531H
bit7
−
−
bit6
−
−
bit5
−
−
bit4
−
−
bit3
AN3E
R/W
bit2
AN2E
R/W
bit1
AN1E
R/W
bit0
AN0E
R/W
初期値
- - - - 1111B
bit8
−
−
初期値
0000000- B
ADCS3/ADCS4
A/D 制御ステータスレジスタ：ユニット 3/4
アドレス
000524H
000534H
bit15
BUSY
R/W
bit14
INT
R/W
bit13
INTE
R/W
bit12
PAUS
R/W
bit11
bit10
bit9
PINMD FuncSet START
R/W
R/W
R/W
ADCH3/ADCH4
A/D チャネル制御レジスタ：ユニット 3/4
アドレス
000526H
000536H
bit15
−
−
bit14
−
−
bit13
ANS1
R/W
bit12
ANS0
R/W
bit11
−
−
bit10
−
−
bit9
ANE1
R/W
bit8
ANE0
R/W
初期値
- - 00- - 00B
bit5
STS1
R/W
bit4
STS0
R/W
bit3
CT1
R/W
bit2
CT0
R/W
bit1
ST1
R/W
bit0
ST0
R/W
初期値
00001111B
bit12
−
−
bit11
D11
R
bit10
D10
R
bit9
D9
R
bit8
D8
R
初期値
10- - XXXXB
bit4
D4
R
bit3
D3
R
bit2
D2
R
bit1
D1
R
bit0
D0
R
初期値
XXXXXXXXB
ADMD3/ADMD4
A/D モード設定レジスタ：ユニット 3/4
アドレス
000527H
000537H
bit7
MD1
R/W
bit6
MD0
R/W
ADCD003 ∼ ADCD033/ADCD004 ∼ ADCD034
A/D データレジスタ ( 上位 )：ユニット 3/4
アドレス
000528H ∼ 00052EH
000538H ∼ 00053EH
bit15
ERR
R
bit14
ERRST
R
bit13
−
−
A/D データレジスタ ( 下位 )：ユニット 3/4
アドレス
000528H ∼ 00052EH
000538H ∼ 00053EH
bit7
D7
R
bit6
D6
R
bit5
D5
R
R/W : リード / ライト可能
R : リードオンリ
770
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第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
A/D チャネル制御レジスタ (ADCH)
17.4.1
A/D チャネル制御レジスタには , A/D 変換チャネルの選択をする機能があります。
■ A/D チャネル制御レジスタ (ADCH: ADCH3, ADCH4)
アドレス
bit15
000526 H
000536 H
bit14
bit9
bit8
初期値
ANS0
ANE1
ANE0
--00 --00B
R/W
R/W
R/W
bit13
bit12
ANS1
R/W
R/W ：リード / ライト可能
：初期値
bit11
bit10
ANE1
0
0
1
1
ANE0
0
1
0
1
A/D 変換終了チャネル選択ビット
ANS1
0
0
1
1
ANS0
0
1
0
1
A/D 変換開始チャネル選択ビット
ch.0
ch.1
ch.2
ch.3
ch.0
ch.1
ch.2
ch.3
＜注意事項＞
• ADCS：PINMD(bit11)=0 時
- ユニット 3：ch.0 ∼ ch.3=AN3-0 ∼ AN3-3
- ユニット 4：ch.0 ∼ ch.3=AN4-0 ∼ AN4-3
• ADCS：PINMD(bit11)=1 時 ,ANS[0] および ANE[0] の設定値は無視されます。
- ユニット 3：ch.0/ch.1=AN3-0/AN3-0, ch.2/ch.3=AN3-1/AN3-1
- ユニット 4：ch.0/ch.1=AN4-0/AN4-0, ch.2/ch.3=AN4-1/AN4-1
• 必ず , "ANS ≦ ANE" となるように設定してください。
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771
第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
表 17.4-1 A/D チャネル制御レジスタ (ADCH) の各ビットの機能説明
ビット名
bit15
未定義ビット
bit14
未定義ビット
機能
• 読出し値は不定です。
• このビットへの書込みは , 動作に影響しません。
• 必ず "0" を設定してください。
• A/D 変換の開始チャネルの設定および変換中チャネル番号の確認
を行うビットです。
• A/D 変換を起動すると , これらのビットに書き込まれたチャネルか
bit13,
bit12
ANS1, ANS0:
A/D 変換開始
チャネル選択
ビット
bit11
未定義ビット
bit10
未定義ビット
ら A/D 変換を開始します。
• A/D 変換中は , 変換中のチャネル番号が読めます。停止変換モード
での一時停止中は , 直前に変換したチャネルの番号が読めます。
( 注意事項 )
差動入力モード時 (ADCS：PINMD=1), LSB( 例 , ANS0)
は無視されます。例えば ANS[1:0]=1XB に設定した場
合には AN3-1/AN3-1 が開始チャネルとなります。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止
している状態で行ってください。
• 読出し値は不定です。
• このビットへの書込みは , 動作に影響しません。
必ず "0" を設定してください。
• A/D 変換の終了チャネルの設定を行うビットです。
• A/D 変換を起動すると , これらのビットに書き込まれたチャネルま
で A/D 変換を行います。
• ANS1, ANS0 と同じチャネルを設定すると , そのチャネルのみ変換
bit9,
bit8
772
ANE2 ∼
ANE0:
A/D 変換終了
チャネル選択
ビット
を行います。また , 連続変換モードまたは停止変換モードを設定し
ているときは , これらのビットで設定されたチャネルまでの変換
が終わると , ANS1, ANS0 で設定された開始チャネルに戻ります。
( 注意事項 )
差動入力モード時 (ADCS：PINMD=1), LSB( 例 , ANE0)
は無視されます。例えば ANE[1:0]=1XB に設定した場
合には AN3-1/AN3-1 が終了チャネルとなります。
必ず "ANS ≦ ANE" となるように設定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止
している状態で行ってください。
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第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
17.4.2
A/D モード設定レジスタ (ADMD)
A/D モード設定レジスタには , 変換モードの選択と , A/D 変換のコンペア時間やサン
プリング時間を設定する機能があります。
■ A/D モード設定レジスタ (ADMD: ADMD3, ADMD4)
図 17.4-2 A/D モード設定レジスタ (ADMD: ADMD3, ADMD4)
アドレス
000527 H
000537 H
リード / ライト→
初期値 →
bit7
bit6
bit5
bit4
MD1
MD0
STS1
STS0
R/W
(0)
R/W
(0)
R/W
(0)
R/W
(0)
ST1
0
0
1
1
bit3
bit2
bit1
bit0
CT1
CT0
ST1
ST0
R/W
(1)
R/W
(1)
R/W
(1)
R/W
(1)
ST0
0
1
0
1
初期値
0000 1111 B
サンプリング時間設定ビット
20 周辺クロック (CLKP) サイクル (800 ns @ 25 MHz) ＊
24 周辺クロック (CLKP) サイクル (727 ns @ 33 MHz) ＊
32 周辺クロック (CLKP) サイクル (800 ns @ 40 MHz) ＊
64 周辺クロック (CLKP) サイクル (1600 ns @ 40 MHz) ＊
＊：周辺クロック (CLKP) サイクルで 727 ns 以上となるように設定してください。
CT1
0
0
1
1
CT0
0
1
0
1
コンペア時間設定ビット
35 周辺クロック (CLKP) サイクル (1400 ns @ 25 MHz) ＊
42 周辺クロック (CLKP) サイクル (1270 ns @ 33 MHz) ＊
56 周辺クロック (CLKP) サイクル (1400 ns @ 40 MHz) ＊
112 周辺クロック (CLKP) サイクル (2800 ns @ 40 MHz) ＊
＊：周辺クロック (CLKP) サイクルで 1270 ns 以上となるように設定してください。
STS1 STS0
0
0
A/D 起動要因選択ビット
ソフトウェア起動
0
1
外部端子トリガ ( 立下りエッジ ) または
ソフトウェア起動
1
0
多機能タイマ * 起動 ( 立上りエッジ ) または
ソフトウェア起動
1
1
外部端子トリガ ( 立下りエッジ ) または
多機能タイマ * 起動 ( 立上りエッジ ) または
ソフトウェア起動
*：ユニット 4 の場合は , 16 ビットリロードタイマ 1 もしくは多機能タイマです。
R/W ：リード / ライト可能
：初期値
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MD1
0
0
1
1
MD0
0
1
0
1
A/D 変換モード選択ビット
( 予約 )
単発変換モード 2( 動作中の再起動不可 )
連続変換モード ( 動作中の再起動不可 )
停止変換モード ( 動作中の再起動不可 )
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773
第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
表 17.4-2 A/D モード設定レジスタ (ADMD) の各ビットの機能説明 (1 / 2)
ビット名
機能
• A/D 変換機能時の変換モードを選択するビットです。
• MD1, MD0 の 2 ビット値によって , 単発変換モード 2, 連続
変換モード , 停止変換モードのいずれかが選択されます。
• それぞれのモードの意味は , 以下のとおりです。
bit7,
bit6
MD1, MD0：
A/D変換モード
選択ビット
単発変換モード 2：
ANS1, ANS0 の設定チャネルから ANE1, ANE0 の設定
チャネルまでの A/D 変換を連続して一度だけします。
動作中の再起動はできません。
連続変換モード：
ANS1, ANS0 の設定チャネルから ANE1, ANE0 の設定
チャネルまでの A/D 変換を連続して , BUSY ビットで強
制停止するまで繰り返し行います。動作中の再起動は
できません。
停止変換モード：
ANS1, ANS0 の設定チャネルから ANE1, ANE0 の設定
チャネルまでの A/D 変換を 1 チャネルごとに一時停止
しながら , BUSY ビットで強制停止するまで繰り返しま
す。動作中の再起動はできません。一時停止中の再起
動は , STS1, STS0 ビットで選択した起動要因の発生に
よります。
( 注意事項 ) ・単発 , 連続 , 停止の各変換モードの再起動不可
はタイマ , 外部トリガ , ソフトすべての起動に
適用されます。
ビットの書換えは , 必ず変換動作前の A/D 動
作が停止している状態で行ってください。
・本 12 ビットの ADC 変換中の再起動はできま
せん。
• A/D 変換の起動要因の選択を行います。
• 起動要因が兼用になっている場合には , 最初に発生した起
動要因で起動します。
( 注意事項 )
bit5,
bit4
STS1, STS0：
A/D 起動要因
選択ビット
起動要因は書換えと同時に変更されますので ,
A/D 変換動作中に書き換える場合には , 目的と
する起動要因がない状態で切り換えてくださ
い。
STS1, STS0=11B のとき , 外部トリガ入力が "L"
のときにはタイマ起動はできません。また , タ
イマが "H" のとき , 外部トリガ起動はできませ
ん。
774
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第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
表 17.4-2 A/D モード設定レジスタ (ADMD) の各ビットの機能説明 (2 / 2)
ビット名
機能
• A/D 変換時のコンペア時間を選択するビットです。
• アナログ入力が取り込まれた ( サンプリング時間経過 ) 後 ,
bit3,
bit2
CT1, CT0：
コンペア時間
設定ビット
このビットに設定された時間後に変換結果のデータが確定
し , A/D データレジスタ (ADCD) に格納されます。
( 注意事項 )
コンペア時間は 1270 ns 以上となるように設定
してください。1270 ns 以下では 正常なアナロ
グ変換値が得られない場合があります。
ビットの書換えは , 必ず変換動作前の A/D 動作
が停止している状態で行ってください。
• A/D 変換時のサンプリング時間を選択するビットです。
• A/D が起動されると , このビットに設定された時間 , アナロ
bit1,
bit0
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ST1, ST0：
サンプリング
時間設定
ビット
グ入力が取り込まれます。
( 注意事項 )
サンプリング時間は 727 ns 以上となるように設
定してください。727 ns 以下では 正常なアナロ
グ変換値が得られない場合があります。
ビットの書換えは , 必ず変換動作前の A/D 動作
が停止している状態で行ってください。
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775
第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
17.4.3
MB91470/480 シリーズ
A/D 制御ステータスレジスタ (ADCS)
A/D 制御ステータスレジスタは , 一時停止および変換確認 , 割込み要求の許可 / 禁止 ,
割込み要求の状態の確認 , アナログ入力モード ( 通常 / 差動 ), 変換機能 ( 機能 1/ 機能
2) を選択する機能があります。
■ A/D 制御ステータスレジスタ (ADCS: ADCS3, ADCS4)
アドレス
bit15
bit14
000524 H
000534 H
BUSY
INT
R/W
R/W
bit13
bit12
bit11
INTE
PAUS
PINMD FuncSet START
R/W
R/W
START
0
1
FuncSet
0
1
bit10
R/W
bit9
R/W
初期値
bit8
0000 000-B
W
A/D変換起動ビット
(ソフトウェア起動時のみ有効)
A/D変換機能を起動しない
A/D変換機能を起動する
A/D変換機能選択ビット
設定1:アナログ入力チャネルごとに1つのA/Dデータレジスタが
割り当てられます。選択されたアナログ入力チャネルの
全A/D変換終了時に割込み要求を発生できます。変換データ
保護機能は動作しません。
設定2:全アナログ入力チャネルに対してA/Dデータレジスタは1つ
のみです。選択された全アナログ入力チャネルのA/D変換
終了時ごとに割込み要求を発生できます。割込み許可の
状態では変換データ保護機能が働くため, 連続変換しても
データの欠落がありません。
0
1
アナログ入力モード設定ビット
通常入力モード
差動入力モード
PAUS
0
1
一時停止フラグビット
A/D変換動作の一時停止は発生していない
A/D変換動作が一時停止中
INTE
0
1
割込み要求許可ビット
割込み要求出力の禁止
割込み要求出力の許可
PINMD
INT
0
1
割込み要求フラグビット
読出し時
書込み時
A/D変換未終了
A/D変換終了
ビットクリア
変化なし, ほかへの影響なし
A/D変換中ビット
BUSY
R/W
W
776
：リード/ライト可能
：ライトオンリ
：初期値
0
1
読出し時
書込み時
A/D変換停止中
A/D変換強制停止
A/D変換動作中
変化なし, ほかへの影響なし
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第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
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表 17.4-3 A/D 制御ステータスレジスタ (ADCS) の各ビットの機能説明 (1 / 2)
ビット名
機能
• A/D コンバータの動作表示ビットです。
• 読出し時 , このビットが "0" であれば A/D 変換停止中であるこ
とを示し , "1"であれば A/D 変換動作中であることを示します。
• 書込み時 , このビットへの "0" の書込みによって A/D 変換動作
は強制的に停止します。"1" の書込みでは , 変化せずほかへの
bit15
BUSY：
A/D 変換中ビット
影響はありません。
• リードモディファイライト (RMW) 系命令のリード時には , "1"
が読み出されます。
( 注意事項 )
強制停止とソフトウェア起動 (BUSY=0, START=1)
を同時にしないでください。
A/D 変換動作を強制停止した後 , 再び A/D 変換を
再起動する場合 , 必ず 2μs 以上待ったあとで行っ
てください。
• A/D 変換によって A/D データレジスタにデータがセットされ
ると , このビットは "1" にセットされます。
• このビットと割込み要求許可ビット (ADCS：INTE) が "1" の
ときに割込み要求を発生します。
bit14
INT：
割込み要求フラグ
ビット
• 書込み時は , "0" でこのビットがクリアされ , "1" では変化せず
ほかへの影響はありません。
• リードモディファイライト (RMW) 系命令のリード時には , "1"
が読み出されます。
( 注意事項 )
bit13
INTE：
割込み要求許可
ビット
このビットへの "0" 書込みによるクリアは , A/D
動作が停止している状態で行ってください。
• CPU への割込み出力の許可 / 禁止をするビットです。
• このビットと割込み要求フラグビット (ADCS：INT) が "1" の
ときに割込み要求を発生します。
• A/D 変換動作が一時停止したときに "1" にセットされます。
• 変換データ保護機能が動作すると自動的に"1"にセットされま
す。この間 , A/D 変換動作は停止し , A/D データレジスタは新
bit12
PAUS：
一時停止フラグ
ビット
しい変換結果に上書きされることはありません。
• このフラグのクリアはレジスタへの "0" 書込みのみです。
• リードモディファイライト (RMW) 系命令のリード時には , "1"
が読み出されます。
• 詳しい動作に関しては , 「17.7 12 ビット A/D コンバータの A/D
変換データ保護機能」を参照してください。
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777
第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
表 17.4-3 A/D 制御ステータスレジスタ (ADCS) の各ビットの機能説明 (2 / 2)
ビット名
機能
• アナログ入力の入力形式 ( 通常入力 / 差動入力 ) を設定する
ビットです。
• "0"：通常入力モード時 , 全アナログ入力は A/D 変換部の (+) 側
bit11
PINMD：
アナログ入力
モード設定ビット
に入力され , (-) 側は内部で AVSS12 側に固定されます。
• "1"：差動入力モード時 , AN3-0/AN4-0 と AN3-1/AN4-1, AN3-2/
AN4-2 と AN3-3/AN4-3 がペアとなり , それぞれ (+)(-) 側
に入力されます。
( 注意事項 )
ビットの書換えは , 必ず変換動作前の A/D 動作が
停止している状態で行ってください。
A/D 変換機能を選択するビットです。
[ 機能 1]："0" 設定時
- アナログ入力チャネルごとに 1 つの A/D データレジスタが
割り当てられます。
- 選択されたアナログ入力チャネルの全 A/D 変換終了時に割
込み要求を発生できます。
- 変換データ保護機能は動作しません。
bit10
FuncSet：
A/D 変換機能選択
ビット
[ 機能 2]："1" 設定時
- 全アナログ入力チャネルに対して A/D データレジスタは 1
つのみです。
- 選択された全アナログ入力チャネルの A/D 変換終了時ごと
に割込み要求を発生できます。
- 割込み許可の状態では変換データ保護機能が働くため , 連
続変換してもデータの欠落がありません。
( 注意事項 )
ビットの書換えは , 必ず変換動作前の A/D 動作が
停止している状態で行ってください。
• A/D 変換動作をソフトウェア的に起動するビットです。
• このビットに "1" を書き込むと A/D 変換が起動します。
bit9
START：
A/D 変換起動
ビット
（ソフトウェア
起動時のみ有効）
• 停止変換モード時は , このビットによる再起動はかかりませ
ん。
• リードモディファイライト (RMW) 系命令のリード時には , "0"
が読み出されます。
( 注意事項 )
bit8
778
未定義ビット
強制停止とソフトウェア起動 (BUSY=0, START=1)
を同時にしないでください。
• 読出し値は不定です。
• このビットへの書込みは , 動作に影響しません。
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第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
17.4.4
A/D データレジスタ (ADCD)
A/D データレジスタは , A/D 変換結果を格納するレジスタです。
■ A/D データレジスタ (ADCD: ADCD003 ∼ ADCD033, ADCD004 ∼ ADCD034)
図 17.4-3 A/D データレジスタ (ADCD: ADCD003 ∼ ADCD033, ADCD004 ∼ ADCD034)
アドレス
000528H～00052EH
000538H～00053EH
bit15
bit14
ERR
R
bit13
bit12
bit11
bit10
ERRST
D11
D10
D9
D8
R
R
R
R
R
bit5
bit3
bit8
bit2
初期値
10-- xxxx xxxx xxxxB
bit7
bit6
bit1
bit0
D7
D6
D5
D4
D3
D2
D1
D0
R
R
R
R
R
R
R
R
D11~D0
bit4
bit9
A/D データビット
変換データ
ERRST
0
1
R
：リードオンリ
：初期値
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ERR
0
1
変換データエラーステータスビット (ERR=1 時のみ )
変換データは古い結果です。
変換データは新しいデータに上書きされたものです。
変換データエラーフラグビット
変換データは正常です。
変換データは正常ではありません。
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第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
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表 17.4-4 A/D データレジスタ (ADCD) の各ビットの機能説明
ビット名
機能
• A/D 変換データにエラーがあったことを示すビットでエラー
の内容は本ビットが "1" のとき ,ERRST ビットの値で知ること
ができます。
bit15
ERR：
変換データエラー
フラグビット
• 本ビットは読み出すと "1" にセットされます。
• 新しい変換結果が本レジスタに書き込まれると"0"にクリアさ
れます。
( 注意事項 )
変換データ保護機能を使用している場合 (FuncSet=1 かつ INTE=1), 本ビットは常に "0" です。
• ERR ビット =1 のとき ,A/D 変換データのエラー内容を示すフ
ラグです。
• ERR ビット =1 かつ本ビット =0 のとき ,CPU 読出しによる変
換結果が古いことを示します。
• ERR ビット =1 かつ本ビット =1 のとき ,CPU 読出しによる変
換結果は ,CPU による旧変換結果の読出しが完了しないまま ,
bit14
ERRST：
変換データエラー
ステータスビット
新しい変換結果の上書きより旧変換データが失われたことを
示します。
• CPU による旧変換結果の読出しが完了しないまま , 新しい変
換結果の上書きより旧変換データが失われていた場合 , "1" に
セットされます。
• 本ビットは読み出すと "0" にクリアされます。
( 注意事項 )
bit13, bit12
変換データ保護機能を使用している場合 (FuncSet=1 かつ INTE=1), 本ビットは常に "0" です。
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは , 動作に影響しません。
• A/D 変換の結果が格納され , レジスタは 1 回の変換終了ごとに
書き換えられます。
bit11
∼
bit0
D11 ∼ D0：
A/D データビット
• 通常は , 最終変換値が格納されます。
• 本レジスタの初期値は不定です。
( 注意事項 )
780
変換データ保護機能があります。
A/D 変換中に本ビットにデータを書き込まないよ
うにしてください。
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第 17 章 12 ビット A/D コンバータ
17.4 12 ビット A/D コンバータのレジスタ
MB91470/480 シリーズ
17.4.5
アナログ入力制御レジスタ (AICR)
アナログ入力制御レジスタは , アナログ入力を制御するレジスタです。
■ アナログ入力制御レジスタ (AICR: AICR3, AICR4)
図 17.4-4 アナログ入力制御レジスタ (AICR: AICR3, AICR4)
アドレス
000521 H
000531 H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
AN3E
AN2E
AN1E
AN0E
- - - - 1111B
R/W
R/W
R/W
R/W
AN3E ~ AN0E
アナログ入力許可ビット
アナログ入力禁止
アナログ入力許可
0
1
R/W ：リード / ライト可能
：初期値
表 17.4-5 アナログ入力制御レジスタ (AICR) の各ビットの機能説明
ビット名
bit7 ∼ bit4
機能
• 読出し値は不定です。
未定義ビット
• このビットへの書込みは , 動作に影響しません。
• このビットが "0" の場合 , アナログ入力は禁止されます。
bit3 ∼ bit0
AN3E ∼ AN0E：
アナログ入力許可
ビット
• このビットが "1" の場合 , アナログ入力は許可されます。
• アナログ入力端子として使用する端子は, 対応するAICR
レジスタのビットを "1" に設定してください。このとき
の PDR レジスタの読出し値は "0" になります。
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第 17 章 12 ビット A/D コンバータ
17.5 12 ビット A/D コンバータの割込み
17.5
MB91470/480 シリーズ
12 ビット A/D コンバータの割込み
12 ビット A/D コンバータは , A/D 変換で A/D データレジスタにデータがセットされ
ることで割込み要求を発生させることができます。
■ 12 ビット A/D コンバータの割込み
12 ビット A/D コンバータの割込み制御ビットと割込み要因は , 表 17.5-1 のようになっ
ています。
表 17.5-1 12 ビット A/D コンバータの割込み制御ビットと割込み要因
12 ビット A/D コンバータ
割込み要求フラグビット
ADCS : INT
変換機能選択ビット
ADCS : FuncSet
割込み要求許可ビット
割込み要因
ADCS : INTE
A/D 変換結果の A/D データレジスタへの書込み
[ 機能 1]：FuncSet=0 設定時
- 選択されたアナログ入力チャネルの全A/D変換終了時に割込み要求を発生できま
す。
- すべての A/D 変換が終了し ,A/D 変換結果が A/D データレジスタ (ADCD) にセッ
トされると , A/D 制御ステータスレジスタ (ADCS) の INT ビットが "1" にセット
されます。このとき , 割込み要求が許可 (ADCS：INTE=1) されていると割込みコ
ントローラに割込み要求を出力します。
[ 機能 2]：FuncSet=1 設定時
- 選択された全アナログ入力チャネルのA/D変換終了時ごとに割込み要求を発生で
きます。
- 各 A/D 変換が終了し ,A/D 変換結果が A/D データレジスタ (ADCD) にセットされ
ると , A/D 制御ステータスレジスタ (ADCS) の INT ビットが "1" にセットされま
す。このとき , 割込み要求が許可 (ADCS：INTE=1) されていると割込みコント
ローラに割込み要求を出力します。
782
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第 17 章 12 ビット A/D コンバータ
17.6 12 ビット A/D コンバータの動作説明
MB91470/480 シリーズ
12 ビット A/D コンバータの動作説明
17.6
12 ビット A/D コンバータには , 単発変換モード , 連続変換モード , 停止変換モード
の 3 種類のモードがあります。各モードでの動作について説明します。
■ 単発変換モードの動作
単発変換モードは , ANS ビットと ANE ビットで設定されたアナログ入力を順次変換し
ていき , ANE ビットで設定された終了チャネルまで変換が終わると A/D 変換は停止し
ます。開始チャネルと終了チャネルが同じ (ANS=ANE) ときは ANS ビットで指定した
1 チャネルだけの変換となります。単発変換モードで動作させるには , 図 17.6-1 の設定
が必要です。
図 17.6-1 単発変換モードでの設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9
ADCH/
ADMD
−
予約 ANS2 ANS1
0
◇
−
bit7
bit6
bit5
bit4
bit3
◇
◇
0
1
◇
◇
AICR
◇
ADCS
ERR
ERRST
◇
◇
−
−
bit0
◇
◇
◇
◇
◇
◇
◆
◆
◆
変換データを格納
BUSY INT INTE PAUS
◇
◇
◆
0
1
bit1
AN3E AN2E AN1E AN0E
◆
ADCD
bit2
予約 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
0
◇
bit8
PINMD
◇
Func
START
Set
◇
◇
：使用ビット
：使用する端子の対応するビットに "1" を設定
："0" を設定
："1" を設定
＜参考＞
単発変換モードでの変換順序の例を以下に示します。
ANS=000B, ANE=011B のとき：AN0 → AN1 → AN2 → AN3 →終了
(FuncSet =0) ADCD00 → ADCD01 → ADCD02 → ADCD03 →終了
(FuncSet =1) ADCD00 → ADCD00 → ADCD00 → ADCD00 →終了
ANS=011B, ANE=011B のとき：AN3 →終了
(FuncSet =0) ADCD03 →終了
(FuncSet =1) ADCD03 →終了
＜注意事項＞
必ず , "ANS ≦ ANE" となるように設定してください。
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第 17 章 12 ビット A/D コンバータ
17.6 12 ビット A/D コンバータの動作説明
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■ 連続変換モードの動作
連続変換モードは , ANS ビットと ANE ビットで設定されたアナログ入力を順次変換し
ていき , ANE ビットで設定された終了チャネルまで変換が終わると ANS ビットで設定
されたアナログ入力に戻り , A/D 変換動作を続けます。開始チャネルと終了チャネルが
同じとき (ANS=ANE) は ANS で指定したチャネルだけの変換を繰り返します。連続変
換モードで動作させるには , 図 17.6-2 に示す設定が必要です。
図 17.6-2 連続変換モードでの設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9
ADCH/
ADMD
−
予約 ANS2 ANS1
0
◇
−
bit7
bit6
bit5
bit4
bit3
◇
◇
1
0
◇
◇
AICR
◇
ADCS
ERR
ERRST
◇
◇
−
−
bit0
◇
◇
◇
◇
◇
◇
◆
◆
◆
変換データを格納
BUSY INT INTE PAUS
◇
◇
◆
0
1
bit1
AN3E AN2E AN1E AN0E
◆
ADCD
bit2
予約 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
0
◇
bit8
PINMD
◇
Func
START
Set
◇
◇
：使用ビット
：使用する端子の対応するビットに "1" を設定
："0" を設定
："1" を設定
＜参考＞
連続変換モードでの変換順序の例を以下に示します。
ANS=000B, ANE=011B のとき：AN0 → AN1 → AN2 → AN3 →繰返し
(FuncSet =0) ADCD00 → ADCD01 → ADCD02 → ADCD03 →繰返し
(FuncSet =1) ADCD00 → ADCD00 → ADCD00 → ADCD00 →繰返し
ANS=011B, ANE=011B のとき：AN3 → AN3 → AN3 → AN3 →繰返し
(FuncSet =0) ADCD03 → ADCD00 → ADCD01 → ADCD02 →繰返し
(FuncSet =1) ADCD00 → ADCD00 → ADCD00 → ADCD00 →繰返し
784
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第 17 章 12 ビット A/D コンバータ
17.6 12 ビット A/D コンバータの動作説明
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■ 停止変換モードの動作
停止変換モードは , ANS ビットと ANE ビットで設定されたアナログ入力を 1 チャネル
ごとに一時停止しながら変換していき , ANE ビットで設定された終了チャネルまで変
換が終わると ANS ビットで設定されたアナログ入力に戻り , A/D 変換と一時停止の動
作を続けます。開始チャネルと終了チャネルが同じとき (ANS=ANE) は ANS ビットで
指定したチャネルだけの変換を繰り返します。一時停止時の変換の再起動は , STS1,
STS0 ビットで指定した起動要因を発生します。停止変換モードで動作させるには , 図
17.6-3 の設定が必要です。
図 17.6-3 停止変換モードでの設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9
ADCH/
ADMD
−
予約 ANS2 ANS1
0
◇
−
bit7
bit6
bit5
bit4
bit3
◇
◇
1
1
◇
◇
AICR
◇
ADCS
ERR
ERRST
◇
◇
−
−
BUSY INT INTE PAUS
◇
◇
◆
0
1
bit1
bit0
◇
◇
◇
AN3E AN2E AN1E AN0E
◆
ADCD
bit2
予約 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
0
◇
bit8
◇
◇
◇
◆
◆
◆
変換データを格納
PINMD
◇
Func
START
Set
◇
◇
：使用ビット
：使用する端子の対応するビットに "1" を設定
："0" を設定
："1" を設定
＜参考＞
停止変換モードでの変換順序の例を以下に示します。
• ANS=000B, ANE=011B のとき：
AN0 →一時停止→ AN1 →一時停止→ AN2 →一時停止→ AN3 →繰返し
FuncSet =0
ADCD00→一時停止→ADCD01→一時停止→ADCD02→一時停止→ADCD03→繰返し
FuncSet = 1
ADCD00→一時停止→ADCD00→一時停止→ADCD00→一時停止→ADCD00→繰返し
• ANS=011B, ANE=011B のとき：
AN3 →一時停止→ AN3 →一時停止→ AN3 →一時停止→ AN3 →繰返し
FuncSet =0
ADCD03→一時停止→ADCD00→一時停止→ADCD01→一時停止→ADCD02→繰返し
FuncSet =1
ADCD00→一時停止→ADCD00→一時停止→ADCD00→一時停止→ADCD00→繰返し
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第 17 章 12 ビット A/D コンバータ
17.7 12 ビット A/D コンバータの A/D 変換データ保護機能
17.7
MB91470/480 シリーズ
12 ビット A/D コンバータの A/D 変換データ保護機能
割込み許可状態で A/D 変換を実行すると , 変換データ保護機能が働きます。
■ A/D 変換データ保護機能
ADCS：FuncSet=1 設定時 ( 変換機能 2), 変換データ格納用のデータレジスタが 1 つしか
ないので , A/D 変換をすると , 変換終了時にデータレジスタ内の格納データを書き換え
ます。そのため , 変換データのメモリへの転送が間に合わないと前回のデータが一部欠
落します。この対策として , 割込み許可 (INTE=1) のときは , 以下のようにデータ保護
機能が働きます。
変換データが A/D データレジスタ (ADCD) に格納されると , A/D 制御ステータスレジ
スタ (ADCS) の INT ビットが "1" にセットされます。この INT ビットが "1" の間 , 次の
変換終了後も ADCD への変換データの格納は行われず , PAUS ビットを セットし , A/D
は一時停止状態になります。一時停止中 , 直前の変換データを保持しています。一時停
止状態の解除は , INT ビットのクリアにより行われます。一時停止状態解除後 , 保持し
ていた変換データを ADCD に格納して次の動作に移行します。
図 17.7-1 変換保護機能の設定
bit15 bit14 bit13 bit12 bit11 bit10 bit9
ADCH/
ADMD
−
予約 ANS2 ANS1
0
◇
−
bit7
bit6
bit5
bit4
bit3
◇
◇
◇
◇
◇
◇
AICR
◇
ADCS
ERR
ERRST
◇
◇
−
−
BUSY INT INTE PAUS
◇
◇
◆
0
1
bit1
bit0
◇
◇
◇
AN3E AN2E AN1E AN0E
◆
ADCD
bit2
予約 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
0
◇
bit8
◇
1
◇
◆
◆
◆
変換データを格納
PINMD
◇
Func
START
Set
1
◇
：使用ビット
：使用する端子の対応するビットに "1" を設定
："0" を設定
："1" を設定
＜注意事項＞
• 変換データ保護機能は , 変換機能 2 を設定時 (ADCS：FuncSet=1) の割込み許可 (ADCS：
INTE=1) 状態でしか動作しません。
• 一時停止中に再起動すると待機データが壊れます。
786
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第 17 章 12 ビット A/D コンバータ
17.8 12 ビット A/D コンバータの差動入力モード
MB91470/480 シリーズ
17.8
12 ビット A/D コンバータの差動入力モード
12 ビット A/D コンバータには 2 種類のアナログ入力モードがあり , ADCS レジスタ
により通常入力または差動入力モードを選択することが可能です。以下に差動入力
モードの使用方法について説明します。
■ 差動入力モード時のアナログ入力端子
12 ビット A/D コンバータを差動入力モードで使用する場合 , アナログ入力信号は 2 つ
のアナログ入力を1つのペアにして使用するため, アナログ入力チャネル数は半分にな
ります。
[ 通常入力モード時 ] [ 差動入力モード時 ]
AN3-0
⇒
AN3-0P
(+) 側入力
AN3-1
⇒
AN3-0N
(-) 側入力
AN3-2
⇒
AN3-1P
(+) 側入力
AN3-3
⇒
AN3-1N
(-) 側入力
差動入力モード時には , (-) 側のアナログ入力電圧が AVCC12/2 を超えないようにして
ください。
■ 差動入力モード時のレジスタ設定
ADCS レジスタの PINMD(bit11) を "1" に設定すると , 12 ビット A/D コンバータは差動
入力モード動作を行います。そのときの , ADCH レジスタ , AICR レジスタ , ADCD レ
ジスタ設定に関する注意事項を以下に示します。
● ADCH レジスタ
アナログ入力チャネル数は半分になりますので , ANS[0] および ANE[1] の設定値は無
視されます。したがって , 変換開始チャネルと終了チャネルの設定に関しては ,ANS[1]
および ANE[1] を使用してください。
● AICR レジスタ
(+) 入力側 , (-) 入力側に対応するアナログ入力許可ビットは必ず "1" に設定してくださ
い。
● ADCD レジスタ
A/D 変換結果は (+) 入力側のチャネルに対応する A/D データレジスタに格納されます。
(-) 入力側に対応する A/D データレジスタは使用できません。
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787
第 17 章 12 ビット A/D コンバータ
17.8 12 ビット A/D コンバータの差動入力モード
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■ 差動入力モード動作例
AN3-0P/AN3-0N, および AN3-1P/AN3-1N を差動入力とし , A/D コンバータを連続変換
モードで使用する場合を示します。
● ANS/ANE ビット
ANS=00B, ANE=10B, に設定します。動作は以下のようになります。
AN3-0P/AN3-0N → AN3-1P/AN3-1N → AN3-0P/AN3-0N → AN3-1P/AN3-1N →
繰返し
ADCD003 → ADCD023 → ADCD003 → ADCD023
→ 繰返し
● 対応レジスタ
図 17.8-1 に対応するレジスタを示します。
図 17.8-1 対応するレジスタの設定例
bit15 bit14 bit13 bit12 bit11 bit10 bit9
ADCH/
ADMD
−
予約 ANS2 ANS1
0
0
−
0
bit8
bit7
bit6
bit5
bit4
bit3
bit1
bit0
予約 ANE1 ANE0 MD1 MD0 STS1 STS0 CT1 CT0 ST1 ST0
0
1
0
1
0
◇
◇
AICR
◇
◇
◇
◇
AN3E AN2E AN1E AN0E
1
ADCD003 ERR
ERRST
◇
ADCD023 ERR
−
−
変換データを格納
−
−
変換データを格納
1
1
1
◇
ERRST
◇
ADCS
bit2
◇
BUSY INT INTE PAUS
◇
◇
◇
◇
PINMD
◇
Func
START
Set
◇
◇
◇ ：使用ビット
0 ："0" を設定
1 ："1" を設定
ADCH/ANS[1]=0
：変換開始チャネルは AN3-0P/AN3-0N
ADCH/ANE[1]=1
：変換終了チャネルは AN3-1P/AN3-1N
AICR/ANxE[3:0]=1111B ：AN3-0P, AN3-0N, AN3-1P, AN3-1N 入力許可
ADCD003
：AN3-0P/AN3-0N に対する AD 変換データレジスタ
ADCD023
：AN3-1P/AN3-1N に対する AD 変換データレジスタ
＜注意事項＞
差動入力モード時には ANS[0] および ANE[0] は無視されます。したがって , ANS[1:0]=00B
および 01B では変換開始チャネルは AN3-0P/AN3-0N となります。
788
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17.9
第 17 章 12 ビット A/D コンバータ
17.9 12 ビット A/D コンバータの使用メモ
12 ビット A/D コンバータの使用メモ
12 ビット A/D コンバータを使用する際のメモです。
■ ADMD レジスタ設定
3 種類の周波数 (25MHz, 33MHz, 40MHz) をベースにした A/D コンバータのサンプリン
グ時間とコンペア時間を ADMD レジスタで設定することが可能で , それぞれの周波数
に対応した最小変換時間を設定することができます。設定周波数が上記 3 種類の値と
異なる場合には , 以下に示す 2 種類の方法で ADMD を設定してください。
• サンプル時間およびコンペア時間が 12 ビット A/D コンバータの推奨値以下となら
ないよう ADMD レジスタの ST[1:0]/CT[1:0] ビット (bit3, bit2/bit1, bit0) を設定する。
• 周辺クロック (CLKP) の周波数が上記 3 種類のいずれかになるよう , DIVR0 レジス
タの P3 ∼ P0 ビット (bit3 ∼ bit0) を設定する。
■ 例：
• 周辺クロック (CLKP) の周波数が 16MHz の場合：方法 1
周期：62.5ns
サンプル時間：ST[1:0] =00B
⇒ 20 周辺クロック (CLKP) サイクル
⇒ 20 × 62.5ns = 1250ns > 727ns( 最小値 )
コンペア時間：CT[1:0] =00B
⇒ 35 周辺クロック (CLKP) サイクル
⇒ 35 × 62.5ns = 2190ns > 1270ns( 最小値 )
∴ 全変換時間 = 3500ns
• 周辺クロック (CLKP) の周波数が 25MHz の場合：方法 2
原発振周波数：10MHz
PLL 低倍率：× 5 逓倍
DIVR0：P3 ∼ P0 =0001B
⇒ CLKP = 10 × 5 ／ 2 = 25MHz
ST[1:0] =00B, CT[1:0] =00B
∴ 全変換時間 = 2200ns
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789
第 17 章 12 ビット A/D コンバータ
17.10 12 ビット A/D コンバータの使用上の注意
17.10
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12 ビット A/D コンバータの使用上の注意
12 ビット A/D コンバータを使用するときの注意点を示します。
■ 12 ビット A/D コンバータ使用上の注意
● アナログ入力端子
A/D 入力端子はポートの入出力端子と兼用になっており , ポート方向レジスタ (DDR)
とアナログ入力許可レジスタ (AICR) で切り換えて使用するようになっています。アナ
ログ入力として使用する端子では , DDR の対応するビットに "0" を書き込んでポート
設定を入力にした上で , AICR レジスタでアナログ入力モード (AICRx=1) に設定して ,
ポート側の入力ゲートを固定してください。ポート入力モード (AICRx=0) の状態では
中間レベルの信号が入力されると , ゲートに入力リーク電流が流れます。
● 内部タイマで使用するときの注意
A/D コンバータを内部タイマで起動するとき , A/D 制御ステータスレジスタ (ADMD)
の STS1, STS0 ビットで設定しますが , このとき内部タイマの入力値は , インアクティ
ブ側 ( 内部タイマのときは "L") にしておいてください。アクティブ側にしておくと ,
ADMD レジスタへの書込みと同時に動作し始めるときがあります。
● A/D コンバータの電源・アナログ入力の投入順序
A/D コンバータの電源 (AVCC12, AVRH3, AVRH4, AVSS12) , アナログ入力 (AN3-0 ∼
AN3-3, AN4-0 ∼ AN4-3) への印加は , 必ずデジタル電源 (VCC) の投入後 , または同時に
投入してください。また , 電源切断時は , A/D コンバータの電源およびアナログ入力の
切断後にデジタル電源 (VCC) を切断 , または同時に切断してください。
● A/D コンバータの電源電圧について
ラッチアップ防止のため , A/D コンバータの電源 (AVCC12) は , デジタル電源 (VCC) の
電圧を超えないようにしてください。
● ADCH レジスタの設定について
必ず ANS ≦ ANE となるように設定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で行ってください。
予約ビットには必ず "0" を設定してください。
● ADMD レジスタの設定について
サンプル時間およびコンペア時間が 8/10 ビット A/D コンバータの推奨値以下とならな
いよう , ST[1:0]/CT[1:0] ビット (bit3, bit2/bit1, bit0) を設定してください。
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で行ってください。
詳しい説明に関しては , 「17.9 12 ビット A/D コンバータの使用メモ」を参照してくだ
さい。
790
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第 17 章 12 ビット A/D コンバータ
17.10 12 ビット A/D コンバータの使用上の注意
● ADCS レジスタの設定について
ビットの書換えは , 必ず変換動作前の A/D 動作が停止している状態で行ってください。
ソフトウェアによる A/D 変換開始設定 (START=1) と停止設定 (BUSY=1) を同時に行わ
ないでください。
詳しい説明に関しては , 「17.4 12 ビット A/D コンバータのレジスタ」を参照してくだ
さい。
● A/D 変換データ保護機能について
変換データ保護機能は , 変換機能 2 を設定時 (ADCS：FuncSet=1) の割込み許可 (ADCS：
INTE=1) 状態でしか動作しません。
● A/D データレジスタ内のフラグビットについて
A/D データレジスタの下位側 8 ビットに対してバイトアクセスで読出しを行っても ,
ERRST および ERR ビットは変化しません。
また , 変換データ保護機能を使用している場合 , ERRST および ERR ビットは常に "0"
です。
● 外部トリガ端子について
外部トリガ端子により A/D コンバータ起動後は , 必ず外部トリガ端子の入力レベルを
元に戻してください。
● 差動入力モード時のアナログ入力電圧について
(-) 入力側のアナログ入力電圧が AVCC12/2 を超えないようにしてください。また , (+)
入力側のアナログ入力電圧値も超えないようにしてください。A/D コンバータが誤動
作し , 大電流が流れる場合があります。
● 差動入力モード時のレジスタ設定について
差動入力モードで使用する場合 , 各レジスタの設定には注意してください。
詳細は「17.8 12 ビット A/D コンバータの差動入力モード」を参照してください。
● スタンバイ状態からの復帰について
デバイスが STOP モードに遷移すると , 12 ビット A/D コンバータは自動的にスタンバ
イモードへと遷移します。この際 , STOP モードから復帰して 12 ビット A/D コンバー
タが動作を行うことができる状態になるまでには 5μs の発振安定待ち時間が必要です。
したがって , STOP モードからの復帰時などには必ず 5μs 以上の発振安定待ち時間の経
過後に 12 ビット A/D コンバータを使用してください。
● A/D 変換動作停止後の再起動ついて
A/D 変換動作を強制停止した後 , 再び A/D 変換を再起動する場合 , 必ず 2μs 以上待った
あとで行ってください。
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791
第 17 章 12 ビット A/D コンバータ
17.10 12 ビット A/D コンバータの使用上の注意
792
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第 18 章
クロックモニタ
クロックモニタの機能と動作について説明します。
18.1 クロックモニタの概要
18.2 クロックモニタのクロック出力許可レジスタ
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793
第 18 章 クロックモニタ
18.1 クロックモニタの概要
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クロックモニタの概要
18.1
クロック出力許可レジスタの出力許可ビットを "1" に設定した場合に , クロックモ
ニタ端子 (CLKPOUT) からクロックが出力されます。出力するクロックの周波数は ,
クロック出力許可レジスタの出力周波数選択ビットで設定します。
■ クロックモニタの出力周波数
クロックモニタ機能で出力するクロックの周波数を表 18.1-1 に示します。
表 18.1-1 クロックモニタ機能の出力周波数
FRQ2 ∼ FRQ0
クロック
出力周波数
φ=40 MHz の場合
φ=20 MHz の場合
φ=10 MHz の場合
周期
周波数
周期
周波数
周期
周波数
000B
φ/21
50 ns
20 MHz
100 ns
10 MHz
200 ns
5 MHz
001B
φ/22
100 ns
10 MHz
200 ns
5 MHz
400 ns
2.5 MHz
010B
φ/23
200 ns
5 MHz
400 ns
2.5 MHz
800 ns
1.25 MHz
011B
φ/24
400 ns
2.5 MHz
800 ns
1.25 MHz
1.6 μs
625 kHz
100B
φ/25
800 ns
1.25 MHz
1.6 μs
625 kHz
3.2 μs
312.5 kHz
101B
φ/26
1.6 μs
625 kHz
3.2 μs
312.5 kHz
6.4 μs
156.25 kHz
110B
φ/27
3.2 μs
312.5 kHz
6.4 μs
156.25 kHz
12.8 μs
78.1 kHz
111B
φ/28
6.4 μs
156.25 kHz
12.8 μs
78.1 kHz
25.6 μs
39.1 kHz
φ: 周辺クロック (CLKP) 周波数
794
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第 18 章 クロックモニタ
18.1 クロックモニタの概要
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■ クロックモニタのブロックダイヤグラム
図 18.1-1 クロックモニタのブロックダイヤグラム
内 部 デ ー タ バス
プリスケーラ
カウント
クロック
セレクタ
端子 CLKPOUT
3
クロック出力許可
レジスタ(CMCLKR)
－
－
－
－
CKEN FRQ2 FRQ1 FRQ0
－:未定義ビット
φ :周辺クロック(CLKP)周波数
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795
第 18 章 クロックモニタ
18.2 クロックモニタのクロック出力許可レジスタ
18.2
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クロックモニタのクロック出力許可レジスタ
クロック出力許可レジスタでは , クロック出力の設定を行います。
■ クロック出力許可レジスタのビット構成
図 18.2-1 クロック出力許可レジスタのビット構成
CMCLKR
アドレス
0000015FH
bit7
−
−
bit6
−
−
bit5
−
−
bit4
−
−
bit3
bit2
CKEN FRQ2
R/W
R/W
bit1
FRQ1
R/W
bit0
FRQ0
R/W
初期値
- - - - 0000B
R/W : リード / ライト可能
[bit7 ∼ bit4] Reserved：予約ビット
予約ビットです。読出しでは必ず "1111B" が読み出されます。
これらのビットへの書込みは無効です。
[bit3] CKEN: 出力許可ビット
クロックモニタ端子 (CLKPOUT) の出力を許可します。
CKEN
クロック出力許可
0
クロック出力禁止 [ 初期値 ]
1
クロック出力許可
[bit2 ∼ bit0] FRQ2 ∼ FRQ0：出力周波数選択ビット
出力するクロックの周波数を設定します。
周辺クロック (CLKP) の分周比を 8 種類から選択して設定します。
796
FRQ2
FRQ1
FRQ0
0
0
0
2 分周
0
0
1
4 分周
0
1
0
8 分周
0
1
1
16 分周
1
0
0
32 分周
1
0
1
64 分周
1
1
0
128 分周
1
1
1
256 分周
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分周比
[ 初期値 ]
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第 19 章
積和演算回路
積和演算回路の概要 , レジスタの構成 / 機能 , およ
び動作について説明します。
19.1 積和演算回路の概要
19.2 積和演算回路のブロックダイヤグラム
19.3 積和演算回路の命令定義
19.4 積和演算回路のレジスタ一覧
19.5 積和演算回路のレジスタ説明
19.6 積和演算回路の動作説明
19.7 積和演算回路の命令詳細説明
19.8 積和演算回路の使用上の注意
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797
第 19 章 積和演算回路
19.1 積和演算回路の概要
19.1
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積和演算回路の概要
積和演算回路の概要について説明します。
■ 概要
• 高速積和演算 (7 段パイプライン処理 )
• データ形式
: 32 ビット固定小数点 (32 × 32 ＋ 72 ビット )
• 命令領域
: I-RAM 256 × 16 ビット
• データ領域
: X-RAM
64 × 32 ビット
Y-RAM
64 × 32 ビット
• 丸め処理可能
• 飽和処理可能
• 加算項目数
: 最大 64 項
• 命令
: MAC 命令 , STR 命令 , JMP 命令 , NOP 命令
• 遅延処理
: 64 ワード内で自由に転送可能
• 固定小数点方式
: Q0, Q26 ∼ Q32 の内から選択可能
• プログラム実行制御
: 8 種類の命令を選択可能
• 変数モニタ
: 8 ワードまでの計算結果プログラムを停止させずにモニタ
可能
• 演算結果格納機能
: 演算停止時の演算結果 ( アキュムレータ 72 ビット ) を格納
するレジスタを搭載 , CPU より読出し可能
798
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第 19 章 積和演算回路
19.2 積和演算回路のブロックダイヤグラム
MB91470/480 シリーズ
19.2
積和演算回路のブロックダイヤグラム
積和演算回路のブロックダイヤグラムについて説明します。
■ ブロックダイヤグラム
図 19.2-1 積和演算回路のブロックダイヤグラム
内部バス(D-bus)
制御レジスタ
DSP開始/停止/割込みなど
DSP-CSR
プログラムカウンタ
DSP-PC
命令デコード部
命令RAM
16
I-RAM
(256ワード)
IF
DEC1
DEC
係数RAM
演算部
X-RAM
(64ワード)
32
72
72
MUL
変数RAM
72
ACC
ADD
64
RND 32
CLP
SLQ
32
RACC
32
Y-RAM
(64ワード)
遅延レジスタ
32
DSP-LY
32
LY-DLY
MPX
変数モニタ
32
DSP-OP7～
DSP-OP0
アキュムレータ出力レジスタ
DSP停止
DSP-AC2～DSP-AC0
図中の
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は, パイプラインレジスタを表します。
799
第 19 章 積和演算回路
19.2 積和演算回路のブロックダイヤグラム
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表 19.2-1 積和演算回路のブロック機能
ブロック
レジスタ
機能
積和演算マクロの動作制御レジスタ。CPU から以下の動作を制御し
ます。
動作制御
DSP-CSR
• 計算開始 / 終了指示
• 割込み制御
• プログラムフロー制御 (積和演算マクロの条件付き分岐命令に使用)
命令制御
DSP-PC
プログラムカウンタ
CPU から設定した先頭番地からプログラム実行を開始します。
I-RAM
256 × 16 ビットの命令 RAM です。
積和演算マクロが計算停止中 , CPU からリード / ライトできます。
積和演算時は 16 ビットアクセスとなります。
CPU からはバイト / ハーフワード / ワードアクセスが可能です。
計算開始前に CPU から命令コードをロードしてください。
IF
命令フェッチレジスタ
DEC1*
DEC*
命令デコーダ
X-RAM
64 × 32 ビットのデータ RAM です。
積和演算マクロが計算停止時 , CPU からリード / ライトできます。
積和演算時は 32 ビットアクセスとなります。
CPU からはバイト / ハーフワード / ワードアクセスが可能です。
計算開始前に CPU から係数をロードしてください。
Y-RAM
64 × 32 ビットのデータ RAM です。
積和演算マクロが計算停止時 , CPU からリード / ライトできます。
積和演算時は 32 ビットアクセスとなります。
CPU からはバイト / ハーフワード / ワードアクセスが可能です。
計算開始前に CPU から変数をロードしてください。
MUL*
32 × 32 → 64 ビット乗算器です。
ADD*
64 ＋ 72 → 72 ビット加算器です。
ACC*
72 ビット のアキュムレータです。
CLP*
72 → 32 ビット転送時 , 範囲外の 32 ビットデータ時に最大値に飽和
します。
RND*
72 → 32 ビット転送時 , 下位ビットの丸め処理を行います。
SLQ*
72 → 32 ビット転送時 , 転送ビットを選択します。
演算部
遅延レジスタ
DSP-LY
LY-DLY*
遅延レジスタ
積和演算時 , 変数値を保持し , Y-RAM に書き戻すことができます。
変数モニタ出力
DSP-OT0
∼
DSP-OT7
変数モニタ出力レジスタ。
Y-RAM の 0 ∼ 7 番地の内容と同じ値を保持しています。
計算中 (Y-RAM のアクセス禁止中 ) に Y-RAM 0 ∼ Y-RAM7 番地の値
をモニタできます。
アキュムレータ
出力レジスタ
DSP-AC0
∼
DSP-AC2
アキュムレータ出力レジスタ。
積和演算停止時点でのアキュムレータ値 72 ビットが格納されるレジ
スタで , CPU から読み出すことが可能です。
*: CPU からアクセス不可
800
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第 19 章 積和演算回路
19.3 積和演算回路の命令定義
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19.3
積和演算回路の命令定義
積和演算マクロの命令は , 大きく分けて 4 種類 (MAC/STR/JMP/NOP 命令 ) ありま
す。
■ 命令定義
積和演算マクロの 4 種類以外の命令を表記上使用していますが , その場合 , 下記に示す
命令の階層構成となります。
• MAC 命令
積和命令 (CLAC ビット = 0)
乗算命令 (CLAC ビット = 1)
• STR 命令
• JMP 命令
無条件分岐命令 (COND ビット = 0)
条件付き分岐命令 (COND ビット = 1)
• リピート機能付き NOP 命令
HLT 命令 (HLT ビット = 1)
INT 命令 (SIRQ ビット = 1)
リピート命令
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801
第 19 章 積和演算回路
19.4 積和演算回路のレジスタ一覧
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積和演算回路のレジスタ一覧
19.4
積和演算回路のレジスタ一覧を示します。
■ 積和演算回路のレジスタ一覧
図 19.4-1 積和演算回路のレジスタ一覧
アドレス :
bit
0003A0H
31 ∼ 24
23 ∼ 16
DSP-PC
DSP-CSR
15 ∼ 8
7∼0
R/W
−
0003A4H
DSP-LY( 遅延レジスタ )
R/W
0003A8H
DSP-OT0( 出力キュー 0)
R
0003ACH
DSP-OT1( 出力キュー 1)
R
0003B0H
DSP-OT2( 出力キュー 2)
R
0003B4H
DSP-OT3( 出力キュー 3)
R
0003B8H
DSP-OT4( 出力キュー 4)
R
0003BCH
DSP-OT5( 出力キュー 5)
R
0003C0H
DSP-OT6( 出力キュー 6)
R
0003C4H
DSP-OT7( 出力キュー 7)
R
0003C8H
DSP-AC0( アキュムレータ出力 ) bit71 ∼ bit64
R
0003CCH
DSP-AC1( アキュムレータ出力 ) bit63 ∼ bit32
R
0003D0H
DSP-AC2( アキュムレータ出力 ) bit31 ∼ bit0
R
アドレス:アドレス:
積和演算
マクロ
00C000H
00H
:
X-RAM ( 係数 RAM) ... 64 × 32 ビット
00C0FFH
アクセス
R/W
:
3FH
アドレス:
00C100H
:
積和演算
マクロ
アクセス
00H
R/W
Y-RAM ( 変数 RAM) ... 64 × 32 ビット
:
00C1FFH
3FH
アドレス:
積和演算
マクロ
00C200H
00H
:
I-RAM ( 命令 RAM) ... 256 × 16 ビット
アクセス
R/W
:
FFH ＊
00C3FFH
*: I-RAM は積和演算時 , 16 ビット長で実行されますので , このアドレスは 16 ビット長アドレスです。
X-RAM/Y-RAM は 32 ビット長アドレスです。
802
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第 19 章 積和演算回路
19.5 積和演算回路のレジスタ説明
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積和演算回路のレジスタ説明
19.5
積和演算回路で使用するレジスタの構成および機能について説明します。
■ DSP コントロール / ステータスレジスタ (DSP-CSR)
コントロール / ステータスレジスタは 8 ビット長のレジスタであり , 積和演算マクロの
ステート切換え/CPUへの割込みのコントロールおよび積和演算マクロの状態を示す各
種フラグより構成されています。また , 積和演算マクロの条件付き分岐命令の条件設定
も本レジスタで設定を行います。
8 ビットレジスタで外部より常にリード / ライト 可能
● コントロール機能
• 積和演算マクロのステート ( 計算の開始 ) の遷移 (GoDSP)
• CPU に対する割込みマスク (IeDSP)
• 積和演算マクロの条件付き分岐命令の条件設定 (USR2, USR1, USR0)
● ステータス機能
• 積和演算マクロの現在のステート取得フラグ (RunDSP)
• 割込み要求フラグ (IrqDSP)
• 飽和処理フラグ (SatDSP)
図 19.5-1 DSP コントロール / ステータスレジスタ (DSP-CSR)
DSP-CSR
bit7
アドレス :
0003A1H
bit6
USR2
−
SatDSP USR2
(R)
0
bit5
USR1
USR1
bit4
bit3
bit2
USR0 IrqDSP IeDSP
USR0 IrqDSP IeDSP
(R/W) (R/W) (R/W) (R/W) (R/W)
0
0
0
0
0
bit1
bit0
−
−
RunDSP
(W)
GoDSP
書込み時
読出し時
(R/W) ←リード / ライト
−
0
←初期値
[bit7] SatDSP ( 飽和処理フラグ )
• 計算途中で飽和処理を行ったことを保持するステータスフラグです。
• STR 命令で飽和処理を指示し (CLP = 1) , 実際に飽和処理が行われた場合にセッ
トされます。また , 計算中に一度セットされると次の計算開始まで値を保持して
います。
• 本ビットは計算開始によりクリアされます。
Set 要因
: 計算途中で STR 命令による飽和処理が行われた場合にセット
Clear 要因
: 計算開始によりクリア [ 初期値 ]
• リセット時："0" に初期化されます ( 飽和処理なし )。
• 読出しのみ可能です。書込みしてもビット値は変化しません。
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第 19 章 積和演算回路
19.5 積和演算回路のレジスタ説明
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[bit6 ∼ bit4] USR2, USR1, USR0 ( ジャンプ条件設定ビット )
• 本ビットは , 積和演算マクロの条件付き分岐命令 (COND ビット =1 時 ) で参照さ
れ , 本ビット値と条件付き分岐命令の UBP フラグが一致 ( 条件成立 ) するとジャ
ンプします。すなわち , この条件付き分岐命令と計算命令を組み合せることで 8
種類の計算ルーチンを CPU 側から切換え可能です。
• リセット時："000B" に初期化されます。
• 読出しおよび書込みが可能です。
＜注意事項＞
命令パイプラインにより , 実際の分岐は分岐命令から 2 命令実行後に分岐されます。した
がって , その 2 命令間は NOP(REP=001B,HLT=0,SIRQ=0) 以外の命令を行わないでくだ
さい。
[bit3] IrqDSP ( 割込み要求フラグ )
• 積和演算マクロのソフトウェア割込み要求が発生したことを示すフラグです。割
込み要求が許可されているとき (IeDSP = 1) に本ビットがセットされると , CPU
に対して割込み要求を発生します。
• 積和演算マクロの割込み要求は NOP 命令の SIRQ ビットを "1" にすることでソ
フトウェア的に発生させます。
Set 要因
: 積和演算マクロのソフトウェア割込み (NOP 命令 ) 発生によりセッ
ト
Clear 要因
: "0" 書込みによりクリア [ 初期値 ]
• リセット時 ："0" に初期化されます ( 割込み要求なし ) 。
• 読出しおよび書込みが可能です。ただし , ライトは "0" のみ可能で "1" をライト
してもビット値は変化しません。
• リードモディファイライト (RMW) 系命令におけるリード値は , ビット値にかか
わらず常に "1" です。
[bit2] IeDSP ( 割込み要求許可ビット )
CPU に対する割込み要求 (IrqDSP = 1) を以下のように制御します。
"0": 割込み要求出力禁止 (IrqDSP がセットされても割込みを発生せず ) [ 初期値 ]
"1": 割込み要求出力許可 (IrqDSP がセットされると割込みを発生する )
• リセット時："0" に初期化されます ( 割込み要求出力禁止 )。
• 読出しおよび書込みが可能です。
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19.5 積和演算回路のレジスタ説明
[bit1] 予約ビット
必ず "0" を設定してください。
[bit0] GoDSP ( 計算開始 )
RunDSP ( 計算実行中フラグ )
• GoDSP ビットに "1" を書き込むことにより , 計算の開始を指示します。計算停止
中 (RunDSP = 0) であれば , 計算の起動となり , RunDSP フラグがセットされます。
既に計算実行中 (RunDSP = 1) であれば , 何も影響を 与えません。
• RunDSP フラグは , 計算を実行中であることを示します。計算の開始でセットさ
れ , 積和演算マクロの HLT 命令実行でクリアされます。
• 計算実行中 (RunDSP = 1) は , DSP-PC, DSP-LY, X-RAM, Y-RAM, I-RAM は CPU か
らはアクセスできません。DSP-CSR, DSP-OT0 ∼ DSP-OT7, DSP-AC0 ∼ DSP-AC2
のみがモニタできます。
• 計算を開始するには , 起動と同時またはそれ以前に DSP-PC へ計算ルーチンの先
頭アドレスを格納する必要があります。
• 書込み時機能 (GoDSP: 計算開始 )
"0":
機能なし / 動作に影響なし
"1":
計算停止中の場合→計算開始
計算実行中の場合→何も影響を与えません
• 読出し時機能 (RunDSP: 計算実行中フラグ )
"0":
計算を停止中である [ 初期値 ]
Clear 要因→ HLT 命令実行
"1":
計算を実行中である
Set 要因→計算開始
• リセット時："0" に初期化されます ( 計算停止中 )。
• 読出しおよび書込みが可能です。ただし , 書込み時と読出し時では , 上記のよう
に意味が異なります。
• リードモディファイライト (RMW) 系命令におけるリード値は , ビット値にかか
わらず常に "0" です。
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19.5 積和演算回路のレジスタ説明
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■ プログラムカウンタ (DSP-PC)
プログラムカウンタは 8 ビット長のカウンタであり , 積和演算マクロで実行する命令
コードが格納されているメモリ (I-RAM) アドレスを示しています。プログラムカウン
タは命令の実行により自動的に更新されますが , 積和演算マクロの JMP により書き換
えることができます。また , 計算停止中でのみ CPU よりアクセス (R/W) 可能であり ,
計算開始と同時またはそれ以前に DSP-PC へ計算ルーチンの先頭アドレスを格納する
必要があります。
HLT 命令実行後 , DSP-PC は停止した命令の次のアドレスを指しており , 再度 GoDSP を
セットすることにより継続してプログラムを実行できます。
図 19.5-2 プログラムカウンタ (DSP-PC)
DSP-PC
bit
31
30
アドレス :
0003A0H
29
28
27
26
25
24
命令実行アドレス (I-RAM アドレス )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
R/W ←リード / ライト
0
←初期値
• リセット時："00000000" に初期化されます。
• 読出しおよび書込みが可能ですが , 積和演算マクロが計算停止中 (DSP-CSR : RunDSP =
0) でのみアクセス可能です。
• 計算実行中 (DSP-CSR : RunDSP =1) では , バスから切り離されるため , CPU からの
アクセスはできなくなります。
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19.5 積和演算回路のレジスタ説明
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■ DSP 遅延レジスタ (DSP-LY)
DSP-LY は 32 ビット長のレジスタであり , 積和演算マクロの MAC 命令の遅延書込み
ビット (LDLY) が "1" のときに使用されます。計算中 (DSP-CSR ：RunDSP ＝ 1) はアク
セスできません。
• MAC 命令の LDLY ビットが "1" のときは , 次の 2 つの動作を順次実行します。
① DSP-LY レジスタの内容を LY-DLY レジスタに転送する。
② MAC 命令で選択した Y-RAM のリードデータを DSP-LY レジスタに格納する。
• MAC 命令の STLY ビットが "1" のときは , MAC 命令実行後に LY-DLY レジスタの
値を MAC 命令で選択した Y-RAM のアドレスへ書き込みます。
図 19.5-3 DSP 遅延レジスタ (DSP-LY)
DSP-LY
bit
アドレス :
0003A4H
31
∼ 16 15 ∼ 0
Y-RAM データ
(bit31 ∼ bit16)
Y-RAM データ
(bit15 ∼ bit0)
R/W
R/W
XXXXXXXX XXXXXXXX
XXXXXXXX XXXXXXXX
←リード / ライト
←初期値
• リセット時：不定となります。
• 読出しおよび書込みが可能ですが , DSP-LY が計算停止中 (DSP-CSR ：RunDSP ＝ 0)
でのみアクセスが可能です。計算実行中 (DSP-CSR ：RunDSP ＝ 1) では , バスから
切り離されるため , CPU からのアクセスはできなくなります。
＜注意事項＞
• ワードアクセスのみ可能です。
• 命令パイプラインを使用しているため , 遅延書込み実行後 , 6 命令後に実際の書込みが
行われます。したがって , 遅延書込み命令後 , 5 命令間は該当アドレスのアクセスを行
わないようにしてください。
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第 19 章 積和演算回路
19.5 積和演算回路のレジスタ説明
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■ DSP 変数モニタレジスタ (DSP-OT0 ∼ DSP-OT7)
変数モニタレジスタとして , 32 ビットのレジスタが 8 本あります。電源投入時の初期
状態を除き , Y-RAM の 0 ∼ 7 番地と同じ内容を保持しています。CPU から常にリード
のみ可能であり , 計算中であっても Y-RAM の 0 ∼ 7 番地の内容をモニタできます。
ただし, YRAMに対してバイト書込みを行った場合, 本レジスタへの書込みデータは反
映されません。
図 19.5-4 DSP 変数モニタレジスタ (DSP-OT0 ∼ DSP-OT7)
DSP-OT0 ∼ DSP-OT7
bit 31
DSP-OT0
DSP-OT1
DSP-OT2
DSP-OT3
DSP-OT4
DSP-OT5
DSP-OT6
DSP-OT7
0003A8H
0003ACH
0003B0H
0003B4H
0003B8H
0003BCH
0003C0H
0003C4H
∼
0
Y-RAM データ
(bit31 ∼ bit0)
R
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
←リード / ライト
←初期値
• リセット時：不定となります。
• 常に読出しのみ可能です。積和演算マクロがプログラム実行中であっても読出し可
能です。
808
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第 19 章 積和演算回路
19.5 積和演算回路のレジスタ説明
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■ アキュムレータ出力レジスタ (DSP-AC0 ∼ DSP-AC2)
DSP-AC0 ∼ DSP-AC2 は 32 ビット長のレジスタです。
積和演算が停止した時点で , 72 ビット長のアキュムレータ値 (ACC) が格納されます。
計算中および停止中は , 前回計算を停止した時点でのアキュムレータ値を保持してい
ます。
再び計算を開始し , その後 , 停止した時点で書き換わります。
図 19.5-5 アキュムレータ出力レジスタ (DSP-AC0 ∼ DSP-AC2)
bit 31
DSP-AC0 0003C8H
DSP-AC1 0003CCH
DSP-AC2 0003D0H
8
∼
7
0
∼
ACC[71:64]
ACC[63:32]
DSP-AC0
DSP-AC1
ACC[31:0]
DSP-AC2
R
←リード / ライト
−
00000000 00000000 00000000 00000000
←初期値
• リセット時 , 00..... に初期化されます。
• 常に読出しのみ可能です。積和演算マクロがプログラム実行中であっても読出し可
能です。
• DSP-AC0 の bit31 ∼ bit8 は空きビットです。読出し値は必ず "0" が読まれます。
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第 19 章 積和演算回路
19.6 積和演算回路の動作説明
19.6
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積和演算回路の動作説明
積和演算回路の動作および機能について説明します。
■ 動作モード
積和演算マクロの動作は , DSP-CSR レジスタの操作により制御されます。
積和演算マクロの状態としては , 以下の 2 状態があり , 停止状態で GoDSP ビットに "1"
を書き込むことにより , 積和演算マクロはプログラム実行を開始します。また , 停止中
と計算中とでは CPU からアクセス可能なレジスタおよびメモリに違いがあります。
図 19.6-1 積和演算回路の動作モード
HLT 命令
停止中
RunDSP = 0
GoDSP = 1
計算中
RunDSP = 1
各状態について説明します。
• 停止中 :
積和演算マクロは停止状態です。
CPU から命令 RAM (I-RAM), データ RAM (X-RAM, Y-RAM), および積和演
算マクロの全レジスタがアクセスできます。
HLT 命令の実行により , 本状態に遷移します。
また , システムリセット時は本状態に初期化されます。
• 計算中： 積和演算マクロは計算状態です。
停止状態から GoDSP ビットに "1" を書き込むと , 本状態に遷移して現在
の DSP-PC( プログラムカウンタ ) からプログラム実行を開始します。
HLT 命令が実行されると , 停止状態に遷移してプログラム実行を停止し
ます。
CPU からは , DSP-CSR, DSP-OT0 ∼ DSP-OT7, DSP-AC0 ∼ DSP-AC2 レジ
スタのみアクセスできます ( その他のレジスタおよび RAM はアクセス禁
止 *)。
*: アクセス禁止ですが , リード / ライトした場合は以下のようになります。
ライト →何も影響ありません ( ライトされません )。
リード →不定です。
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第 19 章 積和演算回路
19.6 積和演算回路の動作説明
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■ 命令動作
DSP-CSR レジスタの GoDSP ビットに "1" を書き込むと , 積和演算マクロは現在の DSPPC ( プログラムカウンタ ) から命令実行を開始します (CPU の動作と並列して動作しま
す )。
実行する前に I-RAM および DSP-PC の値を設定してください (DSP-CSR と DSP-PC は
同時設定が可能です ) 。
積和演算マクロ の命令実行が開始されると , 以下の動作が制御されます。
• 積和演算マクロ で HLT 命令 * を実行すると , その命令実行が終了後 , 停止状態に遷
移します。このとき , DSP-PC は HLT 命令の次のアドレスを指した状態で停止しま
す。また , このときアキュムレータ値が DSP-AC0 ∼ DSP-AC2 に格納されます。
• NOP 命令実行時 , CPU に割込み要求を発生させることができます ( 割込みマスク可
能です )。
• DSP-CSR の USR0 ∼ USR2 ビットを参照する条件付き分岐命令を使用し , プログラ
ムフローの切換えを行います。
*: HLT 命令とは , NOP 命令の HLT ビットが "1" である命令のことです。
■ 演算機能
積和演算マクロには , 2 組の 32 ビットデータ RAM (X-RAM, Y-RAM) があり , 積和 ( お
よび乗算 ) 命令実行時 , 各組の RAM データを読み込んで符号付き積和 ( および乗算 )
演算を行い , 72 ビットのアキュムレータに格納します。以下にデータ形式を示します。
図 19.6-2 演算時のデータ形式
31
X)
+)
71
63
S ......
S
0
S
X-RAM
S
Y-RAM
0
乗算結果 (64 ビット )
S
積和命令直前の ACC
S
ACC(アキュムレータ)
＜注意事項＞
• 乗算命令の場合は , 乗算結果を 72 ビットに符号拡張した値がアキュムレータに格納さ
れます ( 直前のアキュムレータの内容はゼロクリアされます )。
• "S" は符号ビットを示します。
• 積和命令を数多く繰り返して , アキュムレータがオーバフローした場合は結果が保証
されません。
• 積和命令は連続して 512 回以上行わないでください。
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第 19 章 積和演算回路
19.6 積和演算回路の動作説明
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■ 遅延書込み機能
積和 ( および乗算 ) 命令実行時 , 以下の転送動作も併せて行うことができます。本転送
と演算処理を併用することで , デジタルフィルタにおけるデータの遅延処理が容易に
実現できます。
• Y-RAM からの読出し値を DSP-LY レジスタに格納
• 命令実行前の DSP-LY レジスタ値を , LY-DLY レジスタを経由して Y-RAM のリー
ドアドレスに遅延書込み
＜注意事項＞
命令パイプラインを使用していることによって , 遅延書込み実行後 , 6 命令後に実際の書
込みが行われます。したがって , 遅延書込み命令後 , 5 命令間は該当アドレスのアクセス
を行わないようにしてください。
■ 演算結果の転送処理
アキュムレータに格納された計算結果を X-RAM /Y-RAM へ転送する場合 , 32 ビット幅
で転送されますが , その際 , 以下に示す位取り処理が行われて転送されます。
• 出力ビット選択
72 ビットのアキュムレータのうち , 以下に示すビット幅を選択できます。
bit63 ∼ bit32 (Q32 フォーマット )
bit62 ∼ bit31 (Q31 フォーマット )
bit61 ∼ bit30 (Q30 フォーマット )
bit60 ∼ bit29 (Q29 フォーマット )
bit59 ∼ bit28 (Q28 フォーマット )
bit58 ∼ bit27 (Q27 フォーマット )
bit57 ∼ bit26 (Q26 フォーマット )
bit31 ∼ bit0 (Q0 フォーマット )
• 丸め処理
選択した出力ビットの LSB の直下のビット値を "0" 捨 "1" 入します。
• 飽和処理
丸め後の 32 ビットデータの符号ビット (MSB) と , アキュムレータ内の上位ビット
を比較して異なるビットがある場合 , 飽和処理が行われます。飽和結果は , アキュ
ムレータの符号ビット (MSB) によって以下の値になります。
アキュムレータの符号が "0" の場合→正の最大値 "7FFFFFFFH" に飽和されます。
アキュムレータの符号が "1" の場合→負の最大値 "80000000H" に飽和されます。
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第 19 章 積和演算回路
19.6 積和演算回路の動作説明
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図 19.6-3 に飽和処理例を示します。
図 19.6-3 飽和処理例
bit
71
～
60
7FFH
～
59
28
FFFFFFFF H
～
0
FFFFFFFH
アキュムレータ
(bit59 ∼ bit28 選択 ) : 位取り選択
FFFFFFFH
1
+)
27
( アキュムレータの bit27) : 丸め処理
00000000H
0
bit31
比較
飽和処理
7FFFFFFF H
( 正の最大値に飽和 ) : 飽和処理
転送 データ
＜注意事項＞
命令パイプラインを使用していることによって , STR 命令実行後から 6 命令後に実際の書
込みが行われます。したがって , STR 命令後 , 5 命令間は該当アドレスへのアクセスは行
わないでください。
■ 変数モニタ出力
積和演算マクロには , Y-RAM の 0 ∼ 7 番地の内容を常に保持しているレジスタ
(DSP-OT0 ∼ DSP-OT7) があります。Y-RAM の 0 ∼ 7 番地にデータ書込みが行われた
際 (CPU からの書込み , STR 命令による書込み , 遅延書込み ), DSP-OT0 ∼ DSP-OT7 レ
ジスタにも同じ値が格納されます。
計算中は CPU からの Y-RAM へのアクセスが禁止されますが , CPU で参照したい計算
結果を STR 命令で Y-RAM の 0 ∼ 7 番地へ格納することによって CPU から常に計算結
果を参照することができます。
■ アキュムレータ出力
積和演算回路には , 計算終了時の 72 ビット長のアキュムレータ値を格納するレジスタ
(DSP-AC0 ∼ DSP-AC2) があります。初期値は不定で , GoDSP ビットに "1" を書き込む
ことにより計算を実施し , NOP の HLT 命令を実行することにより計算が停止し , その
停止した時点でのアキュムレータ値が DSP-AC0 ∼ DSP-AC2 へ格納されます。一度格
納されたアキュムレータ値は , 次の計算を実施し , 停止されるまで保持されます。
リセットにより不定に初期化されます。
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第 19 章 積和演算回路
19.7 積和演算回路の命令詳細説明
19.7
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積和演算回路の命令詳細説明
積和演算回路で使用する 3 つの命令の詳細について説明します。
■ MAC 命令
動作
: ACC ← ACC ＋ X データ × Y データ
LY-DLY ← DSP-LY
DSP-LY ← Y データ (LDLY = 1)
Y-RAM ← LY-DLY (STLY = 1)
DSP-AC0 ∼ DSP-AC2 ← ACC
説明
: アキュムレータに X-RAM の X データと Y-RAM の Y データの乗算値
を加算します。
同時に DSP-LY レジスタの内容を LY-DLY レジスタへ転送します。
ワード 数
: 1 ワード (16 ビット幅 )
サイクル 数 : 1 システムクロック サイクル
動作コード :
図 19.7-1 MAC 命令の動作コード
bit
15
1
14
13
12
CLAC STLY LDLY
11...................6 5....................0
X-Addr
Y-Addr
[bit14] CLAC (Clear ACC)
本ビットをセットすることにより乗算命令として機能します。
"0": ACC ← ACC ＋ X データ× Y データ [ 積和命令 ]
"1": ACC ← 0 ＋ X データ× Y データ [ 乗算命令 ]
[bit13] STLY (Store LY)
• このビットが "1" のときに以下の動作を行います。"0" の場合は演算のみ実行さ
れます。
• 演算後 , さらに LY-DLY レジスタの内容を Y-RAM の Y-Addr 番地へ格納します。
[bit12] LDLY (Load LY)
• このビットが "1" のときに以下の動作を行います。"0" の場合は演算のみ実行さ
れます。
• 演算時に Y-RAM の Y-Addr 番地の内容を DSP-LY レジスタにも格納します。
[bit11 ∼ bit6] X-Addr (X-RAM Address)
X-RAM 内の X データを指定するためのアドレス指定ビットです。
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第 19 章 積和演算回路
19.7 積和演算回路の命令詳細説明
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[bit5 ∼ bit0] Y-Addr (Y-RAM Address)
Y-RAM 内の Y データを指定するためのアドレス指定ビットです。
図 19.7-2 MAC 命令
X-Addr
Y-Addr
X-RAM
Y- RAM
STLY=1のとき保存
LDLY=1のとき読出し
Xデータ
Yデータ
積和演算
DSP-LY
LY-DLY
CPUバス
＜注意事項＞
遅延書込み実行後 , 6 命令後に実際の書込みが行われますので , 遅延書込み命令後 , 5 命令
間は該当アドレスのアクセスは禁止です。
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第 19 章 積和演算回路
19.7 積和演算回路の命令詳細説明
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■ STR 命令 ( 転送命令 )
動作
: データ RAM ←アキュムレータ
説明
: アキュムレータの 72 ビットデータを RND/CLP/SLQ フラグの指示によ
り 32 ビットデータに変換し , SLY フラグと X/Y-Addr の指示するデー
タ RAM へ格納します。
ワード 数
: 1 ワード (16 ビット幅 )
サイクル数 : 1 システムクロック サイクル
動作コード :
図 19.7-3 STR 命令の動作コード
bit
15
14
13
12
11
10
9..........7
6
5...............0
0
1
1
0
RND
CLP
SLQ
SLY
X/Y-Addr
[bit11] RND (Rounding)
SLQ ビットで指示された 32 ビットデータに対して丸め処理を指示するビットです。
丸め処理は 32 ビットデータの LSB より 1 つ下位のビットを "0" 捨 "1" 入します。
[bit10] CLP (Clipping)
アキュムレータの計算結果が , SLQ ビットで指示された 32 ビットデータに対して
オーバフローした値である場合 , 32 ビットデータに対して飽和処理を指示するビッ
トです。
実際にはアキュムレータの MSB(71 ビット ) から 32 ビットデータの MSB(SLQ 指
示 ) が同じ値でない場合に飽和処理が行われます。丸め処理の指定があった場合は ,
丸め処理の結果に対して比較されます。
丸め処理前のアキュムレータの値が正のときは正の最大値 ("7FFFFFFFH"), 負の場
合は負の最大値 ("80000000H") が転送されます。
丸め処理および飽和処理によりアキュムレータの符号は反転することなく保存さ
れます。
816
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第 19 章 積和演算回路
19.7 積和演算回路の命令詳細説明
MB91470/480 シリーズ
[bit9 ∼ bit7] SLQ
アキュムレータからデータ RAM へ転送するビット位置を指定します。
SLQ
ビット
オーバフロー
判定ビット
転送 32
ビットデータ
丸めビット
固定小数点
方式
アセンブラ
記述
000B
bit71 ∼ bit59
bit59 ∼ bit28
bit27
Q28
Q12
001B
bit71 ∼ bit60
bit60 ∼ bit29
bit28
Q29
Q13
010B
bit71 ∼ bit61
bit61 ∼ bit30
bit29
Q30
Q14
011B
bit71 ∼ bit62
bit62 ∼ bit31
bit30
Q31
Q15
100B
bit71 ∼ bit63
bit63 ∼ bit32
bit31
Q32
Q8
101B
bit71 ∼ bit31
bit31 ∼ bit0
( なし )
Q0
Q9
110B
bit71 ∼ bit57
bit57 ∼ bit26
bit25
Q26
Q10
111B
bit71 ∼ bit58
bit58 ∼ bit27
bit26
Q27
Q11
[bit6] SLY
転送先を指定します。
"0":X-RAM
"1":Y-RAM
[bit5 ∼ bit0] X/Y-Addr (RAM Address)
データ RAM の直接アドレスを指定します。
＜注意事項＞
STR 命令実行後から 6 命令後に実際の書込みが行われますので , STR 命令後 , 5 命令間は
該当アドレスへのアクセスは禁止です。
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817
第 19 章 積和演算回路
19.7 積和演算回路の命令詳細説明
MB91470/480 シリーズ
■ JMP 命令 ( 分岐命令 )
動作
: [ 条件成立時 ]DSP-PC ← J-Addr8
[ 条件不成立時 ]DSP-PC ← DSP-PC ＋ 1
説明
: 条件が成立したときに分岐し , 成立しなければ何も実行しません。
ワード数
: 1 ワード (16 ビット幅 )
サイクル数 : 1 システムクロックサイクル
動作コード :
図 19.7-4 JMP 命令の動作コード
bit
15
14
13
12
0
0
1
0
11
10.........8 7..............0
COND UBP2 ∼
UBP0
J-Addr8
[bit11] COND (CONDition)
"0": 無条件分岐
"1": 条件付き分岐
[bit10 ∼ bit8] UBP2 ∼ UBP0 ( 条件指定 )
条件付き分岐時の条件を設定します。DSP-CSR レジスタの USR2, USR1, USR0 ビッ
トと本ビットが一致すると条件成立となります。
無条件分岐のときは , "000B" に設定する必要があります。
[bit7 ∼ bit0] J-Addr8 (Jump Address)
分岐先のアドレスを指定します。
＜注意事項＞
命令パイプラインにより , 実際の分岐は分岐命令から 2 命令実行後に分岐します。した
がって , その 2 命令間は NOP(REP=001,HLT=0,SIRQ=0) 以外の命令を行わないでくださ
い。
818
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第 19 章 積和演算回路
19.7 積和演算回路の命令詳細説明
MB91470/480 シリーズ
■ NOP 命令
動作
: IF REP=001 DSP-PC ← DSP-PC + 1
ELSE DSP-PC ← DSP-PC
説明
: 条件が成立したときに分岐し , 成立しなければ何も実行しません。
ワード数
: 1 ワード (16 ビット幅 )
サイクル数 : 1 システムクロックサイクル
動作コード :
図 19.7-5 NOP 命令の動作コード
bit
15 ∼ 5
4∼2
1
0
0
REP
HLT
SIRQ
[bit4 ∼ bit2] REP( リピート回数指定 )
本ビットをセットすることにより , リピート回数を 1 ∼ 8 回設定することができま
す。このとき , REP=001B で NOP 命令を 1 回行い ,REP=000B では 8 回行います。
[bit1] HLT(HLT 命令指示フラグ )
本ビットをセットすることにより , 命令実行後に積和演算マクロはプログラム実行
を停止します。DSP-CSR レジスタの RunDSP フラグはクリアされます。また , DSPPC は 2 命令実行後に停止します。
＜注意事項＞
• 本ビットの設定を有効にする場合は , 必ず REP ビットは "001B" に設定してください。
• 命令パイプラインにより , 実際の HLT は HLT 命令から 2 命令実行後に分岐されます。
したがって , その 2 命令間は NOP(REP=001B,HLT=0,SIRQ=0) 以外の命令を行わない
でください。
[bit0] SIRQ(INT 命令指示フラグ )
本ビットをセットすることにより , 命令実行後に CPU に対する割込み要求を発生さ
せて DSP-CSR レジスタの IrqDSP フラグをセットします。
＜注意事項＞
本ビットの設定を有効にする場合は , 必ず REP ビットは "001B" に設定してください。
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819
第 19 章 積和演算回路
19.8 積和演算回路の使用上の注意
19.8
MB91470/480 シリーズ
積和演算回路の使用上の注意
積和演算回路を使用するときの注意点を示します。
■ 積和演算回路使用上の注意
● 未定義命令について
未定義命令を実行した場合 , デバイスの動作は保証されません。
それゆえ , 未定義命令は実行しないでください。
● 割込みクリアについて
割込み発生後 , 割込みルーチン内で割込みクリアを行う場合 , DSP-CSR レジスタの
I)rqDSP ビット ( ビット 3) に 0 を書き込んだあと , 必ず IrqDSP ビットが 0 になってい
ることを確認してください。
● アキュムレータの初期化について
積和演算回路内のアキュムレータ (ACC)は , リセットで初期化されないため , 電源投入
後は不定です。そのため , 最初に積和命令 (MAC 命令の CLAC=0) を実行すると , 計算
結果は不定となってしまいます。それゆえ , 最初に乗算命令 (MAC 命令の CLAC=1) を
実行し , アキュムレータ (ACC) を初期化してください。
820
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第 20 章
DMAC
(DMA コントローラ )
DMAC の概要 , レジスタの構成 / 機能 , および
DMAC の動作について説明します。
20.1 DMAC の概要
20.2 DMAC のレジスタ詳細説明
20.3 DMAC の動作説明
20.4 DMAC の動作フロー
20.5 DMAC のデータバス
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821
第 20 章 DMAC (DMA コントローラ )
20.1 DMAC の概要
20.1
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DMAC の概要
本モジュールは , FR ファミリデバイスにて DMA (Direct Memory Access) 転送を
実現するためのモジュールです。
本モジュールの制御による DMA 転送により , CPU を介さずに各種データ転送を高
速に行うことが可能となり , システムのパフォーマンスを増加させます。
■ DMAC のハードウェア構成
本モジュールは , 主に以下のものより構成されます。
• 独立した DMA チャネル× 5 チャネル
• 5 チャネル独立アクセス制御回路
• 32 ビットアドレスレジスタ ( リロード指定可能 : 各チャネル 2 本 )
• 16 ビット転送回数レジスタ ( リロード指定可能 : 各チャネル 1 本 )
• 4 ビットブロック回数レジスタ ( 各チャネル 1 本 )
• 2 サイクル転送
■ DMAC の主要機能
本モジュールによるデータ転送には , 主に以下のような機能があります。
● 複数チャネルの独立したデータ転送が可能 (5 チャネル )
• 優先順位 (ch.0>ch.1>ch.2>ch.3>ch.4)
• ch.0, ch.1 間にて順位回転が可能
• DMAC 起動要因
- 内蔵周辺要求 ( 割込み要求を共用 --- 外部割込みを含む )
- ソフトウェア要求 ( レジスタ書込み )
• 転送モード
- バースト転送 / ステップ転送 / ブロック転送
- アドレッシングモード 32 ビットフルアドレス指定 ( 増加 / 減少 / 固定 )
( アドレス増減幅は -255 ∼＋ 255 まで指定可能 )
- データの種類バイト / ハーフワード / ワード長
- シングルショット / リロード選択可能
822
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第 20 章 DMAC (DMA コントローラ )
20.1 DMAC の概要
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■ DMAC のレジスタ一覧
図 20.1-1 に , DMAC のレジスタ一覧を示します。
図 20.1-1 DMAC のレジスタ一覧
bit 31
DMAC-ch.0 コントロール / ステータスレジスタ A DMACA0 00000200H
00
DMAC-ch.0 コントロール / ステータスレジスタ B DMACB0 00000204H
DMAC-ch.1 コントロール / ステータスレジスタ A DMACA1 00000208H
DMAC-ch.1 コントロール / ステータスレジスタ B DMACB1 0000020CH
DMAC-ch.2 コントロール / ステータスレジスタ A DMACA2 00000210H
DMAC-ch.2 コントロール / ステータスレジスタ B DMACB2 00000214H
DMAC-ch.3 コントロール / ステータスレジスタ A DMACA3 00000218H
DMAC-ch.3 コントロール / ステータスレジスタ B DMACB3 0000021CH
DMAC-ch.4 コントロール / ステータスレジスタ A DMACA4 00000220H
DMAC-ch.4 コントロール / ステータスレジスタ B DMACB4 00000224H
00000240H
全体制御レジスタ
DMACR
DMAC-ch.0 転送元アドレス設定レジスタ
DMASA0 00001000H
DMAC-ch.0 転送先アドレス設定レジスタ
DMADA0 00001004H
DMAC-ch.1 転送元アドレス設定レジスタ
DMASA1 00001008H
DMAC-ch.1 転送先アドレス設定レジスタ
DMADA1 0000100CH
DMAC-ch.2 転送元アドレス設定レジスタ
DMASA2 00001010H
DMAC-ch.2 転送先アドレス設定レジスタ
DMADA2 00001014H
DMAC-ch.3 転送元アドレス設定レジスタ
DMASA3 00001018H
DMAC-ch.3 転送先アドレス設定レジスタ
DMADA3 0000101CH
DMAC-ch.4 転送元アドレス設定レジスタ
DMASA4 00001020H
DMAC-ch.4 転送先アドレス設定レジスタ
DMADA4 00001024H
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823
第 20 章 DMAC (DMA コントローラ )
20.1 DMAC の概要
MB91470/480 シリーズ
■ DMAC のブロックダイヤグラム
図 20.1-2 に , DMAC のブロックダイヤグラムを示します。
カウンタ
バスコントローラへ
DMA転送要求
バッファ
セレクタ
ライトバック
図 20.1-2 DMAC のブロックダイヤグラム
DMA起動要因
選択回路
＆
要求受付け
制御
ペリフェラル起動要求/停止入力
DTC2段レジスタ DTCR
カウンタ
DSS[3:0]
バッファ
リード リード/ライト
制御
ライト
優先度回路
セレクタ
割込みコントローラへ
ERIE,EDIR
周辺割込みクリア
BLK レジスタ
IRQ[4:0]
MCLREQ
824
セレクタ
DMAコントロール
DSAD2段レジスタ
バス制御部
セレクタ
DDNO レジスタ
SADM,SASZ[7:0] SADR
ライトバック
セレクタ
カウンタバッファ
アクセス
アドレス
カウンタバッファ
DDNO
アドレスカウンタ
バスコント
ローラへ
バス制御部
状態遷移回路
X-bus
TYPE.MOD,WS
DDAD2段レジスタ
DADM,DASZ[7:0] DADR
ライトバック
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MB91470/480 シリーズ
20.2
第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
DMAC のレジスタ詳細説明
DMAC の各レジスタの詳細について説明します。
■ レジスタ設定時の注意
本 DMAC の設定をする場合 , DMA が停止しているときに行う必要があるビットがあ
ります。動作中 ( 転送中 ) に設定した場合には正常な動作は保証されません。
＊マークは DMAC 転送中に設定すると動作に影響するビットです。このビットの書換
えは DMAC 転送停止中 ( 起動禁止状態または一時停止状態 ) に行ってください。
DMA 転送の起動禁止状態 (DMACR:DMAE=0 または DMACA:DENB=0 のとき ) で設定
した場合は , 起動許可後に設定は有効になります。
DMA 転送の一時停止状態 (DMACR:DMAH[3:0] ≠ 0000B または DMACA:PAUS=1 のと
き ) で設定した場合は , 一時停止解除後に設定は有効になります。
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825
第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
20.2.1
MB91470/480 シリーズ
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール /
ステータスレジスタ A
DMACA0 ∼ DMACA4 は DMAC 各チャネルの動作制御を行うレジスタで , チャネル
ごとに独立して存在します。
■ DMACA0 ∼ DMACA4 のビット機能
DMACA0 ∼ DMACA4 の各ビット機能は , 以下に示すとおりです。
図 20.2-1 DMAC コントロール / ステータスレジスタ A
アドレス
ch.0 000200H
ch.1 000208H
ch.2 000210H
ch.3 000218H
ch.4 000220H
bit
31
30
29
28
27
DENB PAUS STRG
リード /
ライト
bit
26
25
24
23
22
21
20
19
18
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
8
7
6
5
4
3
2
1
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
IS [4 : 0]
R/W
R/W
R/W
R/W
R/W
R/W
15
14
13
11
11
10
9
16
BLK [3 : 0]
―
R/W
17
DTC [15 : 0]
リード /
ライト
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( 初期値 : 00000000 ----XXXX XXXXXXXX XXXXXXXXB)
[bit31] DENB(Dma ENaBle):DMA 動作許可ビット
各転送チャネルに対応し , DMA 転送の起動許可 / 禁止を行います。
起動されたチャネルは , 転送要求が発生して受け付けられると DMA 転送を開始し
ます。起動許可されていないチャネルに対して発生した転送要求は , すべて無効と
なります。
起動されたチャネルの転送が指定回数分すべて終了した場合 , 本ビットは "0" にな
り , 転送は停止します。
本ビットに "0" を書き込むと強制停止しますが , 必ず PAUS ビット [DMACA:bit30]
で DMA を一時停止状態にしてから強制停止 ("0" 書込み ) してください。一時停止
しないで強制停止した場合 , DMA は停止しますが転送データは保証されません。停
止の確認は DSS[2:0] ビット (DMACB:bit18 ∼ bit16) で行ってください。
DENB
機能
0
対応チャネル DMA 動作禁止 ( 初期値 )
1
対応チャネル DMA 動作許可
• リセット時 , 停止要求が受け付けられた場合 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
DMAC 全体制御レジスタ DMACR の bit15:DMAE ビットにより , 全チャネルの動作
が禁止されている場合 , 本ビットへの "1" 書込みは無効となり , 停止状態を維持しま
す。
また , 本ビットにより動作が許可されている状態にて DMCR の bit15:DMAE ビッ
トにより動作が禁止された場合 , 本ビットは "0" となり転送は中断します ( 強制停
止)。
826
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
[bit30] PAUS(PAUSe): 一時停止指示
対応するチャネルの DMA 転送の一時停止制御を行います。本ビットがセットされ
ると , 再び本ビットがクリアされるまでの間は DMA 転送を行いません (DMA が停
止中は DSS ビットが "1XXB" になります ) 。
起動前に本ビットをセットしてから起動した場合 , 一時停止状態のままとなりま
す。
本ビットがセットされている間に新たに発生した転送要求は受け付けられますが ,
本ビットをクリアしないと転送は開始しません (「20.3.10 転送要求の受付けと転
送」を参照 ) 。
PAUS
機能
0
対応チャネル DMA 動作許可 ( 初期値 )
1
対応チャネル DMA 一時停止
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit29] STRG(Software TRiGger): 転送要求
対応するチャネルの DMA 転送要求を生成します。本ビットに "1" を書き込むと , レ
ジスタへの書込みが終了した時点より転送要求が発生し , 対応チャネルの転送を開
始します。ただし , 対応するチャネルが起動されていない場合は , 本ビットへの操
作は無効となります。
＜参考＞
DMAE ビットの書込みによる起動と本ビットによる転送要求が同時の場合 , 転送要求は有
効となり , 転送を開始します。また , PAUS ビットへの "1" 書込みと同時である場合 ,
転送要求は有効となりますが , PAUS ビットを "0" に戻すまで DMA 転送を開始しません。
STRG
機能
0
無効
1
DMA 起動要求
• リセット時 :"0" に初期化されます。
• 読出し値は常に "0" となります。
書込み値は "1" のみ有効で , "0" は動作に影響を与えません。
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827
第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
MB91470/480 シリーズ
[bit28 ∼ bit24] IS4 ∼ IS0(Input Select)*: 転送要因選択
転送要求の要因を以下のように選択します。ただし , STRG ビット機能によるソフ
トウェア転送要求は本設定にかかわらず有効となります。
IS
機能
00000B
ソフトウェア転送要求のみ
00001B
↓
01111B
設定禁止
↓
設定禁止
10000B
マルチファンクション
シリアルインタフェース 0 ( 受信完了 )
10001B
マルチファンクション
シリアルインタフェース 1 ( 受信完了 )
10010B
マルチファンクション
シリアルインタフェース 2 ( 受信完了 )
10011B
マルチファンクション
シリアルインタフェース 0 ( 送信完了 )
10100B
マルチファンクション
シリアルインタフェース 1 ( 送信完了 )
10101B
マルチファンクション
シリアルインタフェース 2 ( 送信完了 )
10110B
外部割込み 0
10111B
外部割込み 1
11000B
8/10 ビット AD2
11001B
8/10 ビット AD0*2/12 ビット AD3*1
11010B
8/10 ビット AD1*2/12 ビット AD4*1
11011B
積和演算回路
11100B
PPG0
11101B
PPG4
11110B
PPG8*2
11111B
ベースタイマ 0( 要因 0)
転送停止要求
なし
あり
なし
*1: MB91470 シリーズ
*2: MB91480 シリーズ
• リセット時 :"00000B" に初期化されます。
• 読出しおよび書込みが可能です。
周辺機能の割込みによる DMA 起動を設定した場合 (IS=1XXXXB), 選択した機能は
ICR レジスタで割込みを禁止状態にしてください。
828
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
MB91470/480 シリーズ
[bit23 ∼ bit20] Reserved: 予約ビット
必ず "0000B" を設定してください。
[bit19 ∼ bit16] BLK3 ∼ BLK0(BLocK size): ブロックサイズ指定
対応するチャネルのブロック転送時のブロックサイズを指定します。本ビットに設
定した値が 1 回の転送単位におけるワード数 ( 正確には , データ幅設定の繰返し回
数 ) となります。
ブロック転送を行わない場合は "01H" ( サイズ 1) を設定してください ( デマンド転
送時 , 本レジスタ値は無視されます。サイズ 1 となります ) 。
BLK
機能
XXXXB
対応チャネルのブロックサイズ指定
• リセット時 : 初期化されません。
• 読出しおよび書込みが可能です。
• 全ビット "0" を指定した場合 , ブロックサイズは 16 ワードとなります。
読出し時は , 常にブロックサイズ ( リロード値 ) が読み出されます。
[bit15 ∼ bit0] DTC15 ∼ DTC0(Dma Terminal Count register)*: 転送回数レジスタ
転送回数を格納するレジスタです。各レジスタは 16 ビット長で構成されています。
すべてのレジスタには , 専用のリロードレジスタがあります。転送回数レジスタの
リロードを許可しているチャネルに使用した場合 , 転送終了時に自動的に初期設定
値をレジスタに戻します。
DTC
機能
XXXXH
対応チャネルの転送回数指定
DMA 転送が起動すると , 本レジスタのデータを DMA 専用転送回数カウンタのカウ
ンタバッファに格納して 1 転送単位ごとに -1 カウントします ( 減算 ) 。DMA の転
送終了時にカウンタバッファの内容を本レジスタにライトバックして DMA は終了
します。そのため , DMA 動作中の転送回数指定値を読み出すことはできません。
• リセット時 : 初期化されません。
• 読出しおよび書込みが可能です。DTC のアクセスは , 必ずハーフワード長または
ワード長にてアクセスしてください。
• 読出し時の値は , カウント値となります。リロード値の読出しはできません。
• リセット時 : 初期化されません。
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
20.2.2
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DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 コントロール /
ステータスレジスタ B
DMACB0 ∼ DMACB4 は , DMAC 各チャネルの動作制御を行うレジスタで , チャネ
ルごとに独立して存在します。
■ DMACB0 ∼ DMACB4 のビット機能
DMACB0 ∼ DMACB4 の各ビット機能は , 以下に示すとおりです。
図 20.2-2 DMAC コントロール / ステータスレジスタ B
アドレス :
ch.0
ch.1
ch.2
ch.3
ch.4
000204H
00020CH
000214H
00021CH
000224H
bit
リード /
ライト
bit
31
30
29
28
27
26
WS [1 : 0]
25
24
23
22
21
19
18
SADM DADM DTCR SADR DADR ERIE EDIE
17
16
MOD [1 : 0]
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
15
14
13
11
11
10
9
8
7
6
5
4
3
2
1
0
R/W
R/W
R/W
SASZ [7 : 0]
リード /
ライト
20
TYPE [1 : 0]
R/W
R/W
R/W
R/W
R/W
DSS [2 : 0]
DASZ [7 : 0]
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( 初期値 : 00000000 00000000 XXXXXXXX XXXXXXXXB)
[bit31, bit30] TYPE1, TYPE0(TYPE)*: 転送タイプ設定
対応チャネルの動作タイプを以下のように設定します。
2 サイクル転送モード :
転送元アドレス (DMASA) と転送先アドレス (DMADA) を設定してリード動作とラ
イト動作を転送回数分繰り返して転送するモードです。転送元 / 転送先ともに全領
域 (32 ビットアドレス ) 指定可能です。
TYPE
機能
00B
2 サイクル 転送 ( 初期値 )
01B
設定禁止
10B
設定禁止
11B
設定禁止
• リセット時 : "00B" に初期化されます。
• 読出しおよび書込みが可能です。
830
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
[bit29, bit28] MOD1, MOD0(MODe)*: 転送モード設定
対応チャネルの動作モードを以下のように設定します。
MOD
機能
00B
ブロック / ステップ転送モード ( 初期値 )
01B
バースト転送モード
10B
設定禁止
11B
設定禁止
• リセット時 : "00B" に初期化されます。
• 読出しおよび書込みが可能です。
[bit27, bit26] WS1, WS0(Word Size): 転送データ幅選択
対応チャネルの転送データ幅を選択します。本レジスタに設定したデータ幅単位で
指定回数分の転送を行います。
WS
機能
00B
バイト単位で転送 ( 初期値 )
01B
ハーフワード単位で転送
10B
ワード幅単位で転送
11B
設定禁止
• リセット時 : "00B" に初期化されます。
• 読出しおよび書込みが可能です。
[bit25] SADM(Source-ADdr, count-Mode select)*: 転送元アドレスカウントモード指定
対応するチャネルの転送元アドレスの 1 転送ごとのアドレス処理を指定します。
アドレス増加 / 減少は , 設定された転送元アドレスカウント幅 (SASZ) に従って , 1
転送後に加算 / 減算されて転送終了時に次回アクセス用アドレスが対応するアドレ
スレジスタ (DMASA) に書き込まれます。そのため , DMA 転送が終了されるまで転
送元アドレスレジスタは更新されません。
アドレス固定にする場合は , 本ビットを "0" または "1" に指定してアドレスカウン
ト幅 (SASZ, DASZ) を "0" としてください。
SADM
機能
0
転送元アドレスは増加します ( 初期値 )。
1
転送元アドレスは減少します。
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
MB91470/480 シリーズ
[bit24] DADM(Destination-ADdr, Count-Mode select)*: 転送先アドレスカウントモード
指定
対応するチャネルの転送先アドレスの 1 転送ごとのアドレス処理を指定します。
アドレス増加 / 減少は , 設定された転送先アドレスカウント幅 (DASZ) に従って , 1
転送後に加算 / 減算されて転送終了時に次回アクセス用アドレスが対応するアドレ
スレジスタ (DMADA) に書き込まれます。そのため , DMA 転送が終了されるまで転
送先アドレスレジスタは更新されません。
アドレス固定にする場合は , 本ビットを "0" または "1" に指定してアドレスカウン
ト幅 (SASZ, DASZ) を "0" としてください。
DADM
機能
0
転送先アドレスは増加します ( 初期値 )。
1
転送先アドレスは減少します。
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit23] DTCR(DTC-reg, Reload)*: 転送回数レジスタリロード指定
対応するチャネルの転送回数レジスタのリロード機能を制御します。
本ビットによりリロード動作が許可されている場合 , 転送終了後に回数レジスタ値
を初期設定値に戻して停止し , 転送要求 (STRG, または IS 設定による起動要求 ) 待
ち状態になります ( 本ビットが "1" の場合 , DENB ビットはクリアされません ) 。
DENB=0, または DMAE=0 を設定すると強制停止します。
回数カウンタのリロード動作を禁止している場合は , アドレスレジスタにリロード
指定をしていても , 転送終了にて停止するシングルショット動作となります。この
場合 , DENB ビットはクリアされます。
DTCR
機能
0
転送回数レジスタリロードを禁止 ( 初期値 )
1
転送回数レジスタリロードを許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
832
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
[bit22] SADR(Source-ADdr.-reg, Reload)*: 転送元アドレスレジスタリロード指定
対応するチャネルの転送元アドレスレジスタのリロード機能を制御します。
本ビットによりリロード動作が許可されている場合 , 転送終了後に転送元アドレス
レジスタ値を初期設定値に戻します。
回数カウンタのリロード動作を禁止している場合は , アドレスレジスタにリロード
指定をしていても , 転送終了にて停止するシングルショット動作となります。この
場合 , アドレスレジスタ値は初期設定値がリロードされた状態で停止します。
本ビットによりリロード動作が禁止されている場合は , 転送終了時のアドレスレジ
スタ値は最終アドレスの次のアクセスアドレスとなります ( アドレス増加を指定し
ている場合は , 増加したアドレスとなります ) 。
SADR
機能
0
転送元アドレスレジスタリロード禁止 ( 初期値 )
1
転送元アドレスレジスタリロード許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit21] DADR(Dest.-ADdr.-reg, Reload)*: 転送先アドレスレジスタリロード指定
対応するチャネルの転送先アドレスレジスタのリロード機能を制御します。
本ビットによりリロード動作が許可されている場合 , 転送終了後に転送先アドレス
レジスタ値を初期設定値に戻します。
その他 , 機能の詳細は bit22:SADR の内容と等価になります。
DADR
機能
0
転送先アドレスレジスタリロード禁止 ( 初期値 )
1
転送先アドレスレジスタリロード許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
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20.2 DMAC のレジスタ詳細説明
MB91470/480 シリーズ
[bit20] ERIE(ERror Interrupt Enable)*: エラー割込み出力許可
エラー発生による終了時の割込み発生を制御します。発生したエラーの内容は DSS2 ∼
DSS0 にて示されます。すべての終了要因で本割込みが発生するのではなく , 特定の
終了要因の際のみ割込みが発生することに注意してください (DSS2 ∼ DSS0 ビット
の説明を参照 ) 。
ERIE
機能
0
エラー割込み要求出力禁止 ( 初期値 )
1
エラー割込み要求出力許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit19] EDIE(EnD Interrupt Enable)*: 終了割込み出力許可
正常終了時の割込み発生を制御します。
EDIE
機能
0
終了割込み要求出力禁止 ( 初期値 )
1
終了割込み要求出力許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit18 ∼ bit16] DSS2 ∼ DSS0(DMA Stop Status)*: 転送停止要因表示
対応するチャネルの DMA 転送停止 / 終了の要因を示す 3 ビットのコード ( 終了コー
ド ) を表示します。
終了コードの内容は以下のとおりです。
DSS
機能
割込み発生
000B
初期値
なし
x01B
アドレスエラー ( アンダフロー / オーバフロー )
エラー
x10B
転送停止要求
エラー
x11B
正常終了
終了
1xxB
DMA 一時停止中 (DMAH, PAUS ビット , 割込みなど )
なし
転送停止要求は , 周辺回路からの要求を使用した場合のみセットされます。
なお , 「割込み発生」欄は , 発生可能な割込み要求の種類を示します。
• リセット時 : "000B" に初期化されます。
• "000B" を書き込むことによりクリアされます。
• 読出しおよび書込みが可能ですが , 本ビットへの書込みは "000B" のみ有効とな
ります。
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20.2 DMAC のレジスタ詳細説明
MB91470/480 シリーズ
[bit15 ∼ bit8] SASZ7 ∼ SASZ0(Source Addr count SiZe)*: 転送元アドレスカウント
サイズ指定
対応するチャネルの 1 転送ごとの転送元アドレス (DMASA) の増減幅を指定します。
本ビットに設定した値が 1 回の転送単位におけるアドレス増減幅となります。アド
レスの増減幅は転送元アドレスカウントモード (SADM) の指定に従います。
SASZ
機能
XXH
転送元アドレスの増減幅を指定します。0 ∼ 255
• リセット時 : 初期化されません。
• 読出しおよび書込みが可能です。
[bit7 ∼ bit0] DASZ7 ∼ DASZ0(Des Addr count SiZe)*: 転送先アドレスカウント
サイズ指定
対応するチャネルの 1 転送ごとの転送先アドレス (DMADA) の増減幅を指定します。
本ビットに設定した値が 1 回の転送単位におけるアドレス増減幅となります。アド
レスの増減幅は転送先アドレスカウントモード (DADM) の指定に従います。
DASZ
機能
XXH
転送先アドレスの増減幅を指定します。0 ∼ 255
• リセット時 : 初期化されません。
• 読出しおよび書込みが可能です。
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
20.2.3
MB91470/480 シリーズ
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 転送元 / 転送先
アドレス設定レジスタ
DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4 は , DMAC 各チャネルの動作制御を行
うレジスタで , チャネルごとに独立して存在します。
■ DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4 のビット機能
DMASA0∼DMASA4/DMADA0∼DMADA4の各ビット機能は, 以下に示すとおりです。
図 20.2-3 DMAC 転送元 / 転送先アドレス設定レジスタ
アドレス :
ch.0 001000H
ch.1 001008H
ch.2 001010H
ch.3 001018H
ch.4 001020H
bit 31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
DMASA31 ∼ DMASA16
リード / ライト R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
bit 15
14
13
11
11
10
9
8
7
6
5
4
3
2
1
0
DMASA15 ∼ DMASA0
リード / ライト R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
( 初期値 : XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB)
アドレス :
ch.0 001004H
ch.1 00100CH
ch.2 001014H
ch.3 00101CH
ch.4 001024H
bit 31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
DMADA31 ∼ DMADA16
リード / ライト R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
bit 15
14
13
11
11
10
9
8
7
6
5
4
3
2
1
0
DMADA15 ∼ DMADA0
リード / ライト R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
( 初期値 : XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXXB)
転送元 / 転送先アドレスを格納するレジスタ群です。各レジスタは 32 ビット長で構成
されています。
[bit31 ∼ bit0] DMASA31 ∼ DMASA0(DMA Source Addr)*: 転送元アドレス設定
転送元アドレスの設定を行います。
[bit31 ∼ bit0] DMADA31 ∼ DMADA0(DMA Destination Addr)*: 転送先アドレス設定
転送先アドレスの設定を行います。
DMA 転送が起動すると , 本レジスタのデータを DMA 専用アドレスカウンタのカウン
タバッファに格納して 1 転送ごとに設定に従ってアドレスカウントします。DMA の
転送終了時にカウンタバッファの内容を本レジスタにライトバックして DMA は終了
します。そのため , DMA 動作中のアドレスカウンタ値を読み出すことはできません。
すべてのレジスタには , 専用のリロードレジスタがあります。転送元 / 転送先アド
レスレジスタのリロードを許可しているチャネルに使用した場合 , 転送終了時に自
動的に初期設定値をレジスタに戻します。この際 , ほかのアドレスレジスタには影
響を与えません。
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
• リセット時 : 初期化されません。
• 読出しおよび書込みが可能です。本レジスタは , 必ず 32 ビットデータでアクセ
スしてください。
• 読出し時の値は , 転送中は転送前のアドレス値 , 転送終了時には次のアクセスア
ドレス値となります。リロード値の読出しはできません。そのため , 転送アドレ
スをリアルタイムで読み出すことはできません。
＜注意事項＞
本レジスタにて DMAC 自身のレジスタを設定しないでください。DMAC 自身のレジスタ
に DMA 転送を行うことはできません。
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
20.2.4
MB91470/480 シリーズ
DMAC-ch.0, ch.1, ch.2, ch.3, ch.4 DMAC 全体制御
レジスタ
DMACR は , DMAC5 チャネル分全体の動作制御を行うレジスタです。本レジスタは
必ずバイト長でアクセスしてください。
■ DMACR のビット機能
DMACR の各ビット機能は , 以下に示すとおりです。
図 20.2-4 DMACR のビット機能
31
30
29
28
DMAE
-
-
PM01
リード/ライト
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit
15
14
13
12
11
10
-
-
-
-
-
-
R/W
R/W
R/W
R/W
R/W
R/W R/W
アドレス
000240H
bit
リード/ライト
27
26
25
24
23
22
21
20
19
18
17
16
-
-
-
-
-
-
-
-
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
9
8
7
6
5
4
3
2
1
0
-
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DMAH[3:0]
（初期値：0--00000 -------- -------- --------B)
[bit31] DMAE(DMA Enable):DMA 動作許可
DMA 全チャネルの動作制御を行います。
本ビットにより DMA 動作が禁止されている場合 , チャネルごとの起動 / 停止の設定
や動作状態にかかわらず , 全チャネルの転送動作が禁止されます。転送中であった
チャネルは要求を取り下げ , ブロック境界にて転送を停止します。禁止状態にて , 各
チャネルに対して行われる起動操作は , すべて無効となります。
本ビットにより DMA 動作が許可されている場合 , チャネルごとに起動 / 停止操作
が有効となります。本ビットで DMA 動作許可を行ったのみでは , 各チャネルに対
する起動は行われません。
本 ビ ッ ト に "0" を 書 き 込 む と 強 制 停 止 し ま す が ,
必 ず DMAH[3:0] ビ ッ ト
(DMACR:bit27 ∼ bit24) で DMA を一時停止状態にしてから強制停止 ("0" 書込み ) し
てください。一時停止しないで強制停止した場合 , DMA は停止しますが転送データ
は保証されません。停止の確認は DSS[2:0] ビット (DMACB:bit18 ∼ bit16) で行って
ください。
DMAE
機能
0
全チャネル DMA 動作禁止 ( 初期値 )
1
全チャネル DMA 動作許可
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
838
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第 20 章 DMAC (DMA コントローラ )
20.2 DMAC のレジスタ詳細説明
[bit28] PM01(Priority Mode ch.0, 1 robin): チャネル優先度回転
転送ごとに ch.0, ch.1 の優先度の順位を回転させるときに設定します。
PM01
機能
0
優先順位固定 (ch.0>ch.1) ( 初期値 )
1
優先順位回転 (ch.1>ch.0)
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit27 ∼ bit24] DMAH3 ∼ DMAH0(DMA Halt):DMA 一時停止
DMA 全チャネルの一時停止制御を行います。本ビットがセットされると , 再び本
ビットがクリアされるまでの間は全チャネルの DMA 転送を行いません。
起動前に本ビットをセットしてから起動した場合 , 全チャネルが一時停止のままと
なります。
本ビットがセットされている間に DMA 転送が許可 (DENB=1) されているチャネル
に発生した転送要求は , すべて有効となり , 本ビットをクリアすることにより転送
を開始します。
DMAH
機能
0000B
全チャネル DMA 動作許可 ( 初期値 )
0000B 以外
全チャネル DMA 一時停止
• リセット時 : "0" に初期化されます。
• 読出しおよび書込みが可能です。
[bit30,bit29,bit23 ∼ bit0] (Reserved): 未使用ビット
読出し値は不定です。
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
20.3
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DMAC の動作説明
DMAC の動作概要 , 転送要求設定や転送シーケンスなどの詳細 , 動作中の詳細など
について説明します。
■ DMAC の概要
本ブロックは FR ファミリに内蔵され , CPU の命令動作を介することなく高速にデータ
転送を制御する多機能 DMA コントローラです。
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20.3.1
第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
動作概要
DAMC の動作概要を説明します。
■ DMAC の主要動作
各転送チャネルは , 独立に各種機能を設定します。
各チャネルは起動許可後 , 設定した転送要求を検出するまでは転送動作を行いません。
転送要求検出により , バスコントローラに対して DMA 転送要求を出力し , バスコント
ローラの制御によりバス権を取得して転送を開始します。転送はチャネルごとに独立
に設定されたモードに従ったシーケンスで行われます。
■ 転送モード
DMA の各チャネルは , それぞれの DMACB レジスタの MOD[1:0] ビットで設定された
転送モードに従って転送動作を行います。
● ブロック / ステップ転送
1 回の転送要求にて 1 ブロック転送単位のみ転送を行い , その後 , 次の転送要求が受け
付けられるまでは DMA はバスコントローラに対して転送要求を停止します。
1 ブロック転送単位 : 設定されたブロックサイズ分 (DMACA:BLK[3:0])
● バースト転送
1 回の転送要求にて指定転送回数終了まで連続して転送を行います。
指定転送回数 : ブロックサイズ分×転送回数分
(DMACA:BLK[3:0] × DMACA:DTC[15:0])
■ 転送タイプ
● 2 サイクル転送 ( 通常転送 )
DMA コントローラの動作は , 読出し動作と書込み動作を 1 つの単位として動作を行い
ます。
転送元レジスタのアドレスからデータを読み出して転送先レジスタのアドレスへデー
タを書き込みます。
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
MB91470/480 シリーズ
■ 転送アドレス
アドレッシングには以下のようなものがあり , チャネル転送元 / 転送先ごとに独立に設
定します。
● 2 サイクル転送でのアドレスの指定
あらかじめアドレスを設定してあるレジスタ (DMASA, DMADA) から読み出した値を
アドレスとしてアクセスします。
転送要求を受け付けたら DMA はレジスタからアドレスを一時記憶バッファに格納し
て転送を開始します。
1 回の転送 ( アクセス ) ごとにアドレスカウンタにて次回アクセスアドレスを生成 ( 加
算 / 減算 / 固定選択可能 ) して , 一時記憶バッファに戻します。この一時記憶バッファ
の内容は 1 ブロック転送単位終了ごとにレジスタ (DMASA, DMADA) へライトバック
されます。そのため , アドレスレジスタ (DMASA, DMADA) 値は , 1 ブロック転送単位
ごとにしか更新されませんので転送中のアドレスをリアルタイムに知ることはできま
せん。
■ 転送回数と転送終了
● 転送回数
1 ブロック転送単位終了ごとに , 転送回数レジスタをデクリメント (-1) します。転送回
数レジスタが "0" になると指定転送回数終了となり , 終了コードを表示して停止または
再起動 (1) します。
転送回数レジスタ値はアドレスレジスタと同様に 1 ブロック転送単位ごとにしか更新
されません。
転送回数レジスタリロードを禁止に設定している場合は転送を終了します。許可され
ている場合はレジスタ値を初期化して転送待ち状態になります (DMACB:DTCR)。
● 転送終了
転送終了要因には , 以下のようなものがあり , 終了時は終了コードとして要因が表示さ
れます (DMACB:DSS[2:0])。
• 指定転送回数の終了 (DMACA:BLK[3:0] × DMACA:DTC[15:0]) →正常終了
• 周辺回路からの転送停止要求の発生→エラー
• アドレスエラーの発生→エラー
• リセットの発生→リセット
各終了要因に対応して , 転送停止要因が表示 (DSS) されると転送終了割込み / エラー割
込みを発生可能です。
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
転送要求の設定
20.3.2
DMA 転送を起動する転送要求には , 以下の 2 種類があります。
• 内蔵周辺要求
• ソフトウェア要求
ソフトウェア要求については , ほかの要求の設定にかかわらず常に使用することが
できます。
■ 内蔵周辺要求
内蔵周辺回路の割込み発生により , 転送要求を発生します。
チャネルごとに , どの周辺の割込みにより転送要求を発生するかを設定します
(DMACA:IS[4:0]=1XXXXB)。
＜注意事項＞
転送要求に使用した割込み要求は, CPUへの割込み要求としても見えますので割込みコン
トローラの設定を割込み禁止に設定してください (ICR レジスタ )。
■ ソフトウェア要求
レジスタのトリガビットへの書込みにより転送要求を発生します (DMACA:STRG)。
上記 2 つの転送要求とは独立で , 常に使用することができます。
起動 ( 転送許可 ) と同時にソフトウェア要求を行った場合 , 直後にバスコントローラに
対し DMA 転送要求を出力して転送を開始します。
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
20.3.3
MB91470/480 シリーズ
転送シーケンス
チャネルごとに , DMA 転送起動後の動作シーケンスなどを決定する転送タイプと転送
モードを独立して設定することができます (DMACB:TYPE[1:0], MOD[1:0] の設定 )。
■ 転送シーケンスの選択
レジスタの設定により , 以下のシーケンスが選択可能です。
• バースト 2 サイクル転送
• ブロック / ステップ 2 サイクル転送
■ バースト 2 サイクル転送
1 回の転送要因にて指定転送回数の転送を続けて行います。2 サイクル転送の場合は転
送元 / 転送先アドレスは 32 ビット全領域指定可能です。
転送要因は , 周辺転送要求 / ソフトウェア転送要求を選択できます。
表 20.3-1 にバースト 2 サイクル転送の指定可能転送アドレスを示します。
表 20.3-1 バースト 2 サイクル転送の指定可能転送アドレス
転送元アドレス指定
方向
転送先アドレス指定
32 ビット全領域指定可能
→
32 ビット全領域指定可能
〔バースト転送の特長〕
• 転送要求を 1 回受け付けると , 転送回数レジスタが "0" になるまで連続して転送
を行います。転送回数はブロックサイズ分×転送回数分になります
(DMACA:BLK[3:0] × DMACA:DTC[15:0])。
• 転送中に再度 , 要求が発生した場合 , 要求は無視されます。
• 転送回数レジスタのリロード機能が有効である場合, 転送終了後より次の転送要
求を受け付けます。
• 転送中に , より高い優先順位の他チャネルの転送要求を受け付けた場合 , ブロッ
ク転送単位の境目でチャネルを切り換え, そのチャネルの転送要求がクリアされ
るまで復帰しません。
図 20.3-1 に , バースト転送例を示します。
図 20.3-1 バースト転送例
転送要求↑(エッジ)
バス動作
転送回数
CPU
SA
DA
SA
４
DA
３
SA
DA
２
SA
DA
1
CPU
０
転送終了
（外部端子立上りエッジ起動, ブロック数＝1
844
転送回数＝4のときのバースト転送例）
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
MB91470/480 シリーズ
■ ステップ / ブロック転送 2 サイクル転送
ステップ / ブロック転送 (1 転送要求ごとに指定ブロック回数分のみ転送を行う ) の場
合は転送元 / 転送先アドレスは 32 ビット全領域指定可能です。
表 20.3-2 にステップ / ブロック転送 2 サイクル転送の指定可能転送アドレスを示しま
す。
表 20.3-2 ステップ / ブロック転送 2 サイクル転送の指定可能転送アドレス
転送元アドレス指定
方向
転送先アドレス指定
32 ビット全領域指定可能
→
32 ビット全領域指定可能
■ ステップ転送
ブロックサイズに "1" を設定すると , ステップ転送シーケンスとなります。
〔ステップ転送の特長〕
• 転送要求を 1 回受け付けると , 1 回の転送を行った後 , 転送要求をクリアして転
送を停止します ( バスコントローラに対して DMA 転送要求を取り下げる ) 。
• 転送中に再度 , 要求が発生した場合 , 要求は無視されます。
• 転送中に , より高い優先順位の他チャネルの転送要求を受け付けた場合 , 転送停
止後に , チャネルを切り換えて続けて転送を開始します。ステップ転送における
優先順位は , 転送要求が同時に発生した場合のみ意味があります。
■ ブロック転送
ブロックサイズに "1" 以外を設定すると , ブロック転送シーケンスとなります。
〔ブロック転送の特長〕
1 転送単位が複数回 ( ブロック数 ) の転送サイクルから構成されること以外は , ス
テップ転送と全く同じ動作となります。図 20.3-2 にブロック転送例を示します。
図 20.3-2 ブロック転送例
転送要求
（↑エッジ）
バス動作
ブロック数
転送回数
CPU
SA
DA
SA
２
１
DA
CPU
０
２
SA
DA
SA
２
DA
1
１
転送終了
（外部端子立上りエッジ起動, ブロック数＝2
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転送回数＝2のときのブロック転送例）
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845
第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
20.3.4
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DMA 転送全般
DMA の転送動作について説明します。
■ ブロックサイズ
転送データの 1 転送単位はブロックサイズ指定レジスタに設定した数 ( ×データ幅 ) の
データの集合となります。
1 転送サイクルにて転送されるデータは , データ幅指定の値に固定されるため , 1 転送
単位はブロックサイズ指定値分の転送サイクル数より構成されることになります。
転送中に , より高い優先順位の転送要求が受け付けられた場合 , または転送の一時停止
要求が発生した場合において, ブロック転送時においても1転送単位の境界にならない
と停止しません。これにより , 分割・一時停止を希望しないデータブロックのデータ保
護が可能ですが , ブロックサイズが大きい場合はレスポンスを低下させる原因となり
ます。
リセット発生の場合のみ直ちに停止しますが , 転送中であったデータの内容などは保
証されません。
■ リロード動作
本モジュールでは , チャネルごとに以下の 3 種類のリロード機能の設定が可能です。
(1) 転送回数レジスタリロード機能
指定回数の転送が終了した後 , 転送回数レジスタに初期設定値を再設定して起動受
付け待ちします。
全転送シーケンスを繰り返し行う際に設定します。
リロード指定をしない場合 , 指定回数の転送終了後は回数レジスタ値が "0" のまま
となり , 以降の転送は行われません。
(2) 転送元アドレスレジスタリロード機能
指定回数の転送が終了した後 , 転送元アドレスレジスタに初期設定値を再設定します。
転送元アドレス領域内で固定領域から繰り返し転送する場合に設定します。
リロード指定をしない場合 , 指定回数の転送終了後は転送元アドレスレジスタ値が
終了時の次のアドレスとなります。アドレス領域を固定しない場合に使用します。
(3) 転送先アドレスレジスタリロード機能
指定回数の転送が終了した後, 転送先アドレスレジスタに初期設定値を再設定します。
転送先アドレス領域内で固定領域へ繰り返し転送する場合に設定します。
リロード指定をしない場合 , 指定回数の転送終了後は転送元アドレスレジスタ値が
終了時の次のアドレスとなります。アドレス領域を固定しない場合に使用します。
転送元 / 転送先レジスタのリロード機能を有効にしただけでは , 指定回数転送終了後の
再起動は行われず , 各アドレスレジスタ値が再設定されるだけとなります。
〔動作モードとリロード動作の特殊な例〕
バースト / ブロック / ステップ転送モードで転送している場合では , 転送が終了すると ,
リロード後にいったん転送を中断し , 改めて転送要求入力が検出されるまで転送を行い
ません。
846
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
アドレッシングモード
20.3.5
各転送チャネルの転送先および転送元アドレスは , それぞれ独立して指定します。
以下にその指定方法について説明します。転送シーケンスによって設定してくださ
い。
■ アドレスレジスタ指定
2 サイクル転送モードでは , 転送元アドレス設定レジスタ (DMASA) には転送元アドレ
スを,転送先アドレス設定レジスタ(DMADA)には転送先アドレスを設定してください。
〔アドレスレジスタの特長〕
最大 32 ビット長のレジスタです。32 ビット長の場合 , メモリマップ上の全空間が
アクセス可能です。
〔アドレスレジスタの機能〕
• 毎アクセス時に読み出され , アドレスバスへ放出されます。
• 同時にアドレスカウンタにて次回アクセス時のアドレス計算が行われ, 計算結果
のアドレスにてアドレスレジスタを更新します。
• アドレス計算は , 各チャネル / 転送先 / 転送元それぞれ独立に , 加算 / 減算から選
択します。アドレスの増減幅はアドレスカウントサイズ指定レジスタ値によりま
す (DMACB:SASZ, DASZ)。
• 転送終了時のアドレスレジスタには , リロード機能を有効にしていない場合 , 最
終アドレスにアドレス計算をした結果のアドレスが残されます。
• リロード機能を有効にしている場合 , アドレスの初期値がリロードされます。
＜参考＞
32 ビット長フルアドレス計算の結果 , オーバフロー / アンダフローが発生した場合 , アド
レスエラーとして検出され , そのチャネルの転送を中止します。
＜注意事項＞
• アドレスレジスタに DMAC 自身のレジスタのアドレスを設定しないでください。
• DMAC により DMAC 自身のレジスタへの転送は行わないでください。
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
20.3.6
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データの種類
1 回の転送で転送されるデータ長 ( データ幅 ) は , 以下から選択します。
• バイト
• ハーフワード
• ワード
■ アクセスアドレス
DMA 転送においても , ワードバウンダリ仕様が守られるため , 転送先 / 転送元アドレ
ス指定においてデータ長と一致しないアドレスが設定された場合 , 異なる下位ビット
は無視されます。
• ワード :
実際のアクセスアドレスは下位 2 ビットが "00B" から始まる 4 バイトとなります。
• ハーフワード :
実際のアクセスアドレスは下位 1 ビットが "0" から始まる 2 バイトとなります。
• バイト :
実際のアクセスアドレスとアドレス指定が一致します。
転送元アドレスと転送先アドレスの下位ビットが一致しない場合 , 内部アドレスバス
上には設定そのままのアドレスが出力されますが , バス上の各転送対象において , 上記
の決まりに従ってアドレスが修正されてアクセスが行われます。
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
転送回数制御
20.3.7
転送回数は , 最大で 16 ビット長の範囲内 (1 回∼ 65536 回 ) で指定します。転送回
数指定値は転送回数レジスタ (DMACA:DTC) に設定します。
■ 転送回数レジスタとリロード動作
レジスタ値は転送開始時に一時記憶バッファに格納され , 転送回数カウンタにより減算
されます。
このカウンタ値が "0" となったとき , 指定回数の転送終了として検出され , そ
のチャネルの転送停止または再起動受付け待ち ( リロード指定時 ) が行われます。
〔転送回数レジスタ群の特長〕
• 各レジスタは 16 ビット長です。
• すべてのレジスタにはそれぞれ専用リロードレジスタがあります。
• レジスタ値が "0" のときに起動すると , 65536 回の転送を行います。
〔リロード動作〕
• リロード機能があるレジスタで, リロード機能が許可されている場合にのみ有効
です。
• 転送起動時に , 回数レジスタの初期値をリロードレジスタに退避します。
• 転送回数カウンタにてカウントを行ったときに "0" になると , 転送終了を通知す
るとともにリロードレジスタより初期値を読み出し, 回数レジスタに書き込みま
す。
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849
第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
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CPU 制御
20.3.8
DMA 転送要求が受け付けられると , DMA はバスコントローラに対して転送要求を
発生します。
バスコントローラはバス動作の切れ目で内部バス使用権を DMA に明け渡し , DMA
転送が開始されます。
■ DMA 転送と割込み
DMA 転送中は , 基本的に転送終了まで割込みの受付けを停止します。
また , 割込み処理動作中に DMA 転送要求があった場合 , 転送要求は受け付けられ , 転
送終了まで割込み処理動作を停止します。
例外として , NMI 要求 , または割込みコントローラにて設定されたホールド抑止レベル
より高いレベルの割込み要求が発生した場合には , DMAC は転送単位 (1 ブロック ) の
境界にてバスコントローラは転送要求を一時取り下げ , 割込み要求がクリアされるま
では転送を一時停止状態にします。この間 , 転送要求は内部で保持されます。割込み要
求がクリアされた後に再度 DMAC のバスコントローラは転送要求を発生してバス使用
権を取得し , DMA 転送を再開します。
■ DMA 抑止
FR ファミリは DMA 転送中に , より優先度の高い割込み要因が発生すると DMA 転送
を中断して該当割込みルーチンへ分岐します。この機構は割込み要求がある限り有効
ですが , 割込み要因をクリアすると抑止機構が働かなくなり , 割込み処理ルーチン内で
DMA 転送を再開します。このため , DMA 転送を中断するレベルの割込み要因の処理
ルーチン内で , 割込み要因クリア後の DMA 再転送開始を抑止したいときは , DMA 抑
止機能を使用します。
DMA 抑止機能は , DMA 全体制御レジスタの DMAH[3:0] ビットに "0" 以外の値を書く
ことで起動し , "0" を書くことで停止します。
本機能は主として割込み処理ルーチン内で使用します。割込み処理ルーチンで割込み
要因をクリアする前に DMA 抑止レジスタの内容を 1 つ増加させます。このようにす
ると , 以降 , DMA 転送は行いません。
割込み処理への対応を行った後 , 復帰する前に DMAH[3:0] ビットの内容を 1 つ減少さ
せます。もし , 多重割込みであれば DMAH[3:0] ビットの内容は , "0" にならないため ,
引き続いて DMA 転送は抑止されます。また , 多重割込みでなければ , DMAH[3:0] ビッ
トの内容は "0" になるため , その後すぐに DMA 要求を有効にします。
＜注意事項＞
• レジスタのビット数は 4 ビットですので , 15 レベルを超える多重割込みで本機能を使
用することはできません。
• DMA タスクの優先順位は必ずほかの割込みレベルより 15 レベル以上にしてください。
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20.3.9
第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
動作開始
DMA 転送の開始をチャネルごとに独立に制御しますが , その前に全チャネルの動作
を許可しておく必要があります。
■ 全チャネル動作許可
DMAC 各チャネルに起動を行う前に , DMA 動作許可ビット (DMACR:DMAE) にてあら
かじめ全チャネルの動作を許可する必要があります。
許可されていない状態で行った起動設定,および発生した転送要求はすべて無効となり
ます。
■ 転送起動
チャネルごとの制御レジスタにある動作許可ビットで転送動作を起動します。起動さ
れたチャネルに対する転送要求が受け付けられると , 設定されたモードにて DMA 転送
動作が開始されます。
■ 一時停止状態からの起動
チャネルごと , または全チャネル制御にて起動前に一時停止状態にしてあった場合 , 転
送動作を起動しても一時停止状態を維持しています。この間に転送要求が発生した場
合は要求を受け付けて保持します。
一時停止を解除した時点より転送を開始します。
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851
第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
20.3.10
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転送要求の受付けと転送
転送要求の受付けと転送の内容を説明します。
■ 転送要求の受付けと転送
起動後より , 各チャネルに対して設定した転送要求のサンプリングが開始されます。
周辺割込みはレベル検出扱いとなりますので , 割込みは DMA による割込みクリアで行
うようにしてください。
転送要求は , 他チャネルの要求が受け付けられて転送が行われている間でも常に受け
付けられており , 優先順位の判断を行って , 1 転送単位ごとに転送するチャネルを決定
しています。
852
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
DMA による周辺割込みクリア
20.3.11
本 DMA には周辺割込みをクリアする機能があります。この機能は DMA 起動要因に
周辺割込みを選択したときに機能します (IS[4:0]=1XXXXB のとき )。
周辺割込みのクリアは設定された起動要因にのみ行われます。すなわち , IS[4:0] で
設定された周辺機能のみクリアされます。
■ DMA による割込みクリアの発生タイミング
転送モードにより発生するタイミングが違います (「20.4 DMAC の動作フロー」を参
照)。
〔ブロック / ステップ転送〕
ブロック転送を選択した場合 , 1 ブロック ( ステップ ) 転送ごとにクリア信号が発生
します。
〔バースト転送〕
バースト転送を選択した場合は , 指定転送回数がすべて終了したらクリア信号が発
生します。
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853
第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
20.3.12
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一時停止
DMA 転送が一時停止する場合について説明します。
■ 制御レジスタへの書込みによる一時停止の設定 (各チャネル独立または全チャネル
同時に設定 )
一時停止ビットにより一時停止を設定すると , 一時停止解除設定を再度設定するまで
の間 , 対応するチャネルの転送は停止します。一時停止の確認は DSS ビットで行って
ください。
一時停止を解除すると , 転送を再開します。
■ NMI/ ホールド抑止レベル割込み処理中
NMI 要求 , またはホールド抑止レベルより高いレベルの割込み要求が発生した場合 , 転
送中のチャネルはすべて転送単位の境界にて一時停止し , バス権を開放して NMI/ 割込
み処理を優先させます。また , NMI/ 割込み処理中に受け付けられた転送要求は , その
まま保持され , NMI 処理の終了を待ちます。
要求が保持されたチャネルは , NMI/ 割込み処理が終了した後に転送を再開します。
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20.3.13
第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
動作終了 / 停止
DMA 転送の終了をチャネルごとに独立に制御しますが , 全チャネルの動作を禁止す
ることも可能です。
■ 転送終了
リロード動作が有効でない場合 , 転送回数レジスタが "0" になると転送を停止し , 終了
コードにて「正常終了」を表示した後 , 以降の転送要求は無効となります (DMACA:
DENB ビットをクリアする )。
リロード動作が有効である場合 , 転送回数レジスタが "0" になると初期値をリロードし ,
終了コードにて「正常終了」を表示した後 , 再度転送要求待ちとなります (DMACA:
DENB ビットをクリアしない )。
■ 全チャネル動作禁止
DMA動作許可ビット(DMAE)にて全チャネルの動作を禁止すると, 動作中であったチャ
ネルも含めて DMAC のすべての動作が停止します。以降 , 再度全チャネル DMA 動作を
許可しても , チャネルごとに再起動しないと転送は行われません。この場合 , 割込みは
一切発生しません。
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
20.3.14
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エラーによる停止
指定回数の転送終了による正常終了以外の要因で停止する場合として , 各種エラー
発生による停止および強制停止があります。
■ 周辺回路からの転送停止要求の発生
転送要求を出力する周辺回路によっては , 異常を検出した際などに転送停止要求を発
生するものがあります ( 例 : 通信系周辺における受信 / 送信エラーなど ) 。
この転送停止要求を受け取った DMAC は , 終了コードにて「転送停止要求」を表示し
て対応するチャネルの転送を停止します。
■ アドレスエラーの発生
各アドレッシングモードにて不適切なアドレッシングが行われたとき , アドレスエ
ラーとして検出されます。
「不適切なアドレッシング」とは , 例えば「32 ビットアドレ
ス指定時に , アドレスカウンタにてオーバフロー/ アンダフローが発生した場合」です。
アドレスエラーを検出すると , 終了コードにて「アドレスエラーの発生」を表示して対
応するチャネルの転送を停止します。
856
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20.3.15
第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
DMAC 割込み制御
DMAC 割込み制御は , 転送要求となる周辺割込みとは独立に DMAC チャネルごとに
割込みを出力することが可能です。
■ DMAC 割込み制御が出力できる割込み
• 転送終了割込み :
正常終了した場合のみ発生
• エラー割込み :
周辺回路からの転送停止要求 ( 周辺に起因するエラー )
アドレスエラーの発生 ( ソフトウェアに起因するエラー )
これらの割込みはすべて終了コードの内容に従って出力されます。
割込み要求のクリアは , DMACS の DSS2 ∼ DSS0 ( 終了コード ) に "000B" を書き込む
ことにより行います。
なお , 終了コードは再起動する際には必ず "000B" を書き込んでクリアしてください。
リロード動作が有効である場合は自動的に再起動しますが , この際には終了コードは
クリアされず , 次の転送終了による新しい終了コードの書込み時まで保持されます。
終了コードにて表示できる終了要因は1種類のみですので, 複数の要因が同時に発生し
た場合は優先判断を行った結果を表示します。この際に発生する割込みは , 表示されて
いる終了コードに従います。
終了コードの表示の優先順位を以下に示します ( 上から , 優先度の高い順 ) 。
• リセット
• "000B" 書込みによるクリア
• 周辺停止要求
• 正常終了
• アドレスエラー検出による停止
• チャネル選択と制御
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
20.3.16
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スリープ中の DMA 転送
DMAC は , スリープモード中でも動作させることができます。
以下にスリープ状態のときの DMA 転送について説明します。
■ スリープモード中の DMA 転送の注意
スリープモードでの動作をする場合 , 次のことに注意してください。
• CPU は停止状態なので DMAC のレジスタを書き換えることはできません。スリー
プモードに入る前に設定は済ませておいてください。
• スリープモードは , 割込みで解除されますので DMAC 起動要因で周辺での割込みを
選択した場合は , 割込みコントローラで割込みを禁止する必要があります。
同様に DMAC 終了割込みでスリープモードを解除したくない場合は割込みを禁止にし
てください。
858
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第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
MB91470/480 シリーズ
20.3.17
チャネル選択と制御
転送チャネルの数は 5 チャネルまで同時設定が可能です。
各チャネルは基本的に各機能を独立に設定することが可能です。
■ チャネル間優先順位
DMA 転送は同時に 1 チャネルのみ可能なため , 各チャネル間には優先順位が設定され
ます。順位設定には , 固定 / 回転の 2 モードがありチャネルグループ 「
( チャネルグルー
プ」を参照 ) ごとに選択します。
● 固定モード
チャネル番号の小さい順に固定されます。
(ch.0 ＞ ch.1 ＞ ch.2 ＞ ch.3 ＞ ch.4)
転送中に , より高い優先度の転送要求が受け付けられた場合 , 1 転送単位 ( ブロックサ
イズ指定レジスタに設定した数×データ幅 ) の転送が終了した時点で, 転送チャネルが
高優先度側に切り換わります。
高優先度側の転送が終了すると , 元のチャネルの転送を再開します。
図 20.3-3 に固定モード時の DMA 転送を示します。
図 20.3-3 固定モード時の DMA 転送
ch.0転送要求
ch.1転送要求
バス動作
CPU
SA
転送チャネル
DA
SA
ch.1
DA
SA
ch.0
DA
SA
ch.0
DA
CPU
ch.1
ch.0転送終了
ch.1転送終了
● 回転モード (ch.0, ch.1 間のみ )
動作許可後の初期状態は固定モードと同じ順位に設定されますが ,1 転送終了ごとにそ
のチャネルの優先度は逆転します。そのため , 同時に転送要求が出力されている場合 ,
1 転送単位ごとにチャネルが切り換わります。
連続 / バースト転送を設定した場合に効果のあるモードです。
図 20.3-4 に回転モード時の DMA 転送を示します。
図 20.3-4 回転モード時の DMA 転送
ch.0転送要求
ch.1転送要求
バス動作
転送チャネル
CPU
SA
DA
ch.1
SA
DA
ch.0
SA
DA
ch.1
SA
DA
CPU
ch.0
ch.0転送終了
ch.1転送終了
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859
第 20 章 DMAC (DMA コントローラ )
20.3 DMAC の動作説明
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■ チャネルグループ
優先順位の選択は , 以下の単位で設定します。
表 20.3-3 に , DMA 優先順位選択の設定を示します。
表 20.3-3 DMA 優先順位選択の設定
860
モード
優先度
固定
ch.0>ch.1
回転
ch.0>ch.1
↑↓
ch.0<ch.1
備 考
初期状態は上位側の順位です。
上位側が転送されると反転します。
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第 20 章 DMAC (DMA コントローラ )
20.4 DMAC の動作フロー
MB91470/480 シリーズ
20.4
DMAC の動作フロー
図 20.4-1 , 図 20.4-2 に , DMA 転送の動作フローを示します。
■ ブロック転送の動作フロー
図 20.4-1 ブロック転送
DMA停止
DENB=>0
DENB=1
リロード許可
起動要求待機
起動要求
初期化
アドレス,転送回数,
ブロック数ロード
転送元アドレスアクセス
アドレス演算
転送先アドレスアクセス
アドレス演算
ブロック数－1
BLK≠0
BLK=0
転送回数－1
DTC≠0
周辺割込み起動要因選択時のみ
アドレス, 転送回数, ブロック数
ライトバック
割込みクリア
割込みクリア発生
DTC=0
DMA転送終了
DMA割込み発生
(注意事項)
ブロック転送
・すべての起動要因で起動可能（選択）
・すべての領域へのアクセス可能
・ブロック数の設定可能
・ブロック数終了で割込みクリア発行
・指定転送回数終了でDMA割込みを発行
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第 20 章 DMAC (DMA コントローラ )
20.4 DMAC の動作フロー
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■ バースト転送の動作フロー
図 20.4-2 バースト転送
DMA停止
DENB=>0
DENB=1
起動要求待機
リロード許可
初期化
アドレス,転送回数,
ブロック数ロード
転送元アドレスアクセス
アドレス演算
転送先アドレスアクセス
アドレス演算
ブロック数－１
BLK≠0
BLK=0
転送回数－１
DTC≠0
DTC=0
アドレス, 転送回数, ブロック数
ライトバック
周辺割込み起動要因選択時のみ
割込みクリア
DMA転送終了
割込みクリア発生
DMA割込み発生
(注意事項)
バースト転送
・すべての起動要因で起動可能（選択）
・すべての領域へのアクセス可能
・ブロック数の設定可能
・指定転送回数終了で割込みクリア，DMA割込みを発行
862
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第 20 章 DMAC (DMA コントローラ )
20.5 DMAC のデータバス
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DMAC のデータバス
20.5
各転送時のデータの動作を示します。
■ 2 サイクル転送時のデータの動作
図 20.5-1 から図 20.5-6 に 2 サイクル転送時のデータの動作を示します。
図 20.5-1 外部領域→外部領域転送
X-bus
バスコントローラ
D-bus
データバッファ
I-bus
X-bus
バスコントローラ
D-bus
データバッファ
F-bus
F-bus
RAM
外部バス I/F
CPU
I-bus
DMAC
ライトサイクル
CPU
DMAC
リードサイクル
外部バス I/F
外部領域＝＞外部領域 転送
I/O
RAM
I/O
図 20.5-2 外部領域→内部 RAM 領域転送
X-bus
バスコントローラ
D-bus
データバッファ
I-bus
X-bus
バスコントローラ
D-bus データバッファ
F-bus
RAM
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外部バス I/F
CPU
I-bus
DMAC
ライトサイクル
CPU
DMAC
リードサイクル
外部バス I/F
外部領域＝＞内部RAM領域 転送
I/O
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F-bus
RAM
I/O
863
第 20 章 DMAC (DMA コントローラ )
20.5 DMAC のデータバス
MB91470/480 シリーズ
図 20.5-3 外部領域→内蔵 I/O 領域転送
X-bus
バスコントローラ
D-bus
データバッファ
I-bus
X-bus
バスコントローラ
D-bus データバッファ
F-bus
RAM
外部バス I/F
CPU
I-bus
DMAC
ライトサイクル
CPU
DMAC
リードサイクル
外部バス I/F
外部領域＝＞内蔵I/O領域 転送
F-bus
RAM
I/O
I/O
図 20.5-4 内蔵 I/O 領域→内蔵 RAM 領域転送
CPU
I-bus
X-bus
バスコントローラ
D-bus データバッファ
ライトサイクル
I-bus
X-bus
バスコントローラ
D-bus
F-bus
RAM
外部バス I/F
リードサイクル
DMAC
CPU
DMAC
外部バス I/F
内蔵I/O領域＝＞内蔵RAM領域 転送
F-bus
RAM
I/O
I/O
図 20.5-5 内部 RAM 領域→外部領域転送
X-bus
バスコントローラ
D-bus
データバッファ
I-bus
X-bus
バスコントローラ
D-bus
データバッファ
F-bus
RAM
864
外部バス I/F
CPU
I-bus
DMAC
ライトサイクル
CPU
DMAC
リードサイクル
外部バス I/F
内部RAM領域＝＞外部領域 転送
F-bus
I/O
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RAM
I/O
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第 20 章 DMAC (DMA コントローラ )
20.5 DMAC のデータバス
MB91470/480 シリーズ
図 20.5-6 内部 RAM 領域→内蔵 I/O 領域転送
X-bus
バスコントローラ
D-bus
データバッファ
X-bus
I-bus
バスコントローラ
D-bus
データバッファ
F-bus
RAM
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I/O
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外部バス I/F
CPU
I-bus
DMAC
ライトサイクル
CPU
DMAC
リードサイクル
外部バス I/F
内部RAM領域＝＞内蔵I/O領域 転送
F-bus
RAM
I/O
865
第 20 章 DMAC (DMA コントローラ )
20.5 DMAC のデータバス
866
MB91470/480 シリーズ
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第 21 章
フラッシュメモリ
フラッシュメモリの概要 , レジスタの構成 / 機能 ,
および動作について説明します。
21.1 フラッシュメモリの概要
21.2 フラッシュメモリのレジスタ
21.3 フラッシュメモリの動作説明
21.4 フラッシュメモリ自動アルゴリズム
21.5 フラッシュメモリ書込み / 消去の詳細説明
21.6 データポーリングフラグ (DQ7) の制約事項と回避方法
21.7 フラッシュメモリプログラミングの注意事項
管理番号 : CM71-00513-1
固有箇所 : 868, 869, 870, 871, 875, 904
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867
第 21 章 フラッシュメモリ
21.1 フラッシュメモリの概要
21.1
MB91470/480 シリーズ
フラッシュメモリの概要
MB91470/480 シリーズには , 最大 512K バイトのフラッシュメモリが内蔵されてい
ます。
内蔵フラッシュメモリは 5.0V 単一電源にて , FR-CPU によるセクタ単位での消去 ,
全セクタ一括消去 , およびハーフワード (16 ビット ) 単位での書込みが可能です。
■ フラッシュメモリの概要
このフラッシュメモリは , 単体フラッシュメモリと同様に , フラッシュライタによるデ
バイス外部からの書込みも可能です。また , 単体フラッシュメモリ相当の機能に加え ,
FR-CPU の内蔵 ROM として使用する場合には , ワード (32 ビット ) 単位での命令 / デー
タ読出しが可能であり , デバイスの高速動作を実現できます。
本製品では , フラッシュメモリマクロと FR-CPU インタフェース回路の組合せにより ,
以下の機能を実現します。
• CPU のプログラム / データ格納用メモリとして機能
( 以下 , CPU モードと表記 )
- ROM として使用する際は 32 ビットバス幅でアクセス可能
- CPU の命令動作による読出し / 書込み / 消去
( 自動アルゴリズム *)
• 単体フラッシュメモリ製品の機能
( 以下 , フラッシュモードと表記 )
- フラッシュライタによる読出し / 書込み / 消去
( 自動アルゴリズム *)
ここでは , FR-CPU から本フラッシュメモリを使用する場合について記載しています。
フラッシュライタから本フラッシュメモリを使用する場合の詳細については , 別途フ
ラッシュライタの取扱説明書を参照してください。
* : 自動アルゴリズム = Embedded Algorithm
868
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第 21 章 フラッシュメモリ
21.1 フラッシュメモリの概要
MB91470/480 シリーズ
■ フラッシュメモリのブロックダイヤグラム
図 21.1-1 に , フラッシュメモリのブロックダイヤグラムを示します。
図 21.1-1 フラッシュメモリのブロックダイヤグラム
バス制御信号
FR I-bus (命令)
BYTEX
制御信号生成
CEX
OEX
フラッシュメモリ
最大512Kバイト
WEX
バス制御信号
DI[15:0]
RDY
DO[63:0]
データバッファ
FA[19:0]
RESETX
FA[19:0]
WE
ID[31:0]
アドレスバッファ
IA[19:0]
RDY
FD[31:0]
FR F-bus (データ)
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869
第 21 章 フラッシュメモリ
21.1 フラッシュメモリの概要
MB91470/480 シリーズ
■ フラッシュメモリのメモリマップ
図 21.1-2 に , フラッシュメモリのメモリマップを示します。
図 21.1-2 フラッシュメモリのメモリマップ (CPU モード )
512K バイト
64 ビット
0010_0000H
000F_C000H
8K バイト
(SA7)
8K バイト
(SA6)
000F_8000H
8K バイト
(SA5)
8K バイト
(SA4)
000F_4000H
8K バイト
(SA3)
8K バイト
(SA2)
000F_0000H
8K バイト
(SA1)
8K バイト
(SA0)
32K バイト
(SA15)
32K バイト
(SA14)
64K バイト
(SA13)
64K バイト
(SA12)
000E_0000H
000C_0000H
← 256K バイト
開始アドレス
64K バイト
(SA11)
64K バイト
(SA10)
000A_0000H
← 384K バイト
開始アドレス
64K バイト
(SA9)
64K バイト
(SA8)
ビット並び
31 ∼ 24, 23 ∼ 16,
15 ∼ 8, 7 ∼ 0
31 ∼ 24, 23 ∼ 16,
15 ∼ 8, 7 ∼ 0
アドレス並び
+0/+1/+2/+3
+4/+5/+6/+7
0008_0000H
870
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第 21 章 フラッシュメモリ
21.2 フラッシュメモリのレジスタ
MB91470/480 シリーズ
21.2
フラッシュメモリのレジスタ
フラッシュメモリで使用するレジスタの構成および機能について説明します。
■ フラッシュメモリのレジスタ概要
フラッシュメモリのレジスタには , 以下の 2 種類があります。
• FLCR : フラッシュコントロール / ステータスレジスタ (CPU モード )
• FLWC : フラッシュウェイトレジスタ
図 21.2-1 フラッシュメモリのレジスタ一覧
FLCR
アドレス
007000H
bit7
−
R/W
bit6
−
R/W
bit5
−
R/W
bit4
−
R
bit3
RDY
R
bit7
−
R
bit6
−
R/W
bit5
−
R/W
bit4
−
R/W
bit3
−
R/W
bit2
−
R/W
bit1
WE
R/W
bit0
−
R/W
初期値
----X-0-B
FLWC
アドレス
007004H
bit2
bit1
bit0
WTC2 WTC1 WTC0
R/W
R/W
R/W
初期値
-----011B
R/W : リード / ライト可能
R : リードオンリ
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871
第 21 章 フラッシュメモリ
21.2 フラッシュメモリのレジスタ
21.2.1
MB91470/480 シリーズ
フラッシュコントロール / ステータスレジスタ
(FLCR)
フラッシュメモリの動作状態を示すレジスタです。フラッシュメモリへの書込み制
御などを行います。
本レジスタは , リードモディファイライト (RMW) 系命令ではアクセスしないでくだ
さい。
■ フラッシュコントロール / ステータスレジスタ (FLCR) のビット構成
フラッシュコントロール/ステータスレジスタ(FLCR)のビット構成は, 以下のとおりです。
FLCR
アドレス
007000H
bit7
−
R/W
bit6
−
R/W
bit5
−
R/W
bit4
−
R
bit3
RDY
R
bit2
−
R/W
bit1
WE
R/W
bit0
−
R/W
初期値
----X-0-B
R/W : リード / ライト可能
R : リードオンリ
[bit7 ∼ bit5] Reserved : 予約ビット
予約ビットです。
必ず "011B" を設定してください。
[bit4] Reserved : 予約ビット
予約ビットです。
リセットで "0" に初期化されます。
[bit3] RDY : レディ
自動アルゴリズム ( データ書込み / 消去 ) の動作状態を表示します。
本ビットが"0"の間は, 自動アルゴリズムによるデータ書込みまたは消去が行われてお
り , 新たなデータ書込み / 消去コマンドを受け付けることはできません。
また , フラッ
シュメモリ領域からの読出しもできません。
読み出したデータはフラッシュメモリのステータスを示します。
RDY
機能
0
書込み / 消去動作中で , データの読出しや書込み / 消去コマンドの受
付けはできません。
1
データの読出しおよび書込み / 消去コマンドの受付けが可能です。
• リセット時には初期化されません ( その時点でのフラッシュメモリの状態に従い
ます ) 。
• 読出しのみ可能です。書込みは本ビット値に影響を与えません。
872
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第 21 章 フラッシュメモリ
21.2 フラッシュメモリのレジスタ
MB91470/480 シリーズ
[bit2] Reserved : 予約ビット
予約ビットです。
必ず "0" を設定してください。
[bit1] WE : 書込み許可
フラッシュメモリへのデータおよびコマンドの書込みを制御します。
本ビットが "0" の間は , フラッシュメモリへのデータおよびコマンドの書込みはす
べて無効になります。
本ビットが "1" の間は , フラッシュメモリへのデータおよびコマンドの書込みが有
効となり , 自動アルゴリズムの起動が可能となります。
本ビットの書換えは , 必ず RDY ビットにより自動アルゴリズム ( データ書込み / 消
去 ) が停止していることを確認してから行ってください。RDY ビットが "0" の間は ,
本ビットの値を書き換えることができません。
WE
機能
0
フラッシュメモリへの書込み禁止 [ 初期値 ]
1
フラッシュメモリへの書込み許可
• リセット時には "0" に初期化されます。
• 読出しおよび書込みが可能です。
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873
第 21 章 フラッシュメモリ
21.2 フラッシュメモリのレジスタ
MB91470/480 シリーズ
＜注意事項＞
本ビットは FLCR レジスタの RDY ビットが "0" のときには書き換えることができません。
必ず RDY ビットが "1" であることを確認してから書換えを行ってください。また , 本ビッ
トの書換えプログラムは , 必ず F-bus RAM もしくは外部領域で実行してください。以下
にプログラム例を記載します。
● サンプルプログラム (WE=0 ⇒ "1" への切換え時 )
------------------------------------------------------------------------------------------------------------------LDI #_FLCR,R0
// FLCR レジスタ (0x7000)
LDI #0b01101010, R1
// FLCR レジスタの書込みデータ
STB R1,@R0
// FLCR へのライト (WE=0 ⇒ "1")
NOP
// タイミング調整用 NOP × 2
NOP
-------------------------------------------------------------------------------------------------------------------
● サンプルプログラム (WE=1 ⇒ "0" への切換え時 )
------------------------------------------------------------------------------------------------------------------LDI #_FLCR,R0
// FLCR レジスタ (0x7000)
LDI #0b01101000, R1
// FLCR レジスタの書込みデータ
STB R1,@R0
// FLCR へのライト (WE=1 ⇒ "0")
NOP
// タイミング調整用 NOP × 2
NOP
-------------------------------------------------------------------------------------------------------------------
[bit0] Reserved : 予約ビット
予約ビットです。
必ず "0" を設定してください。
874
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第 21 章 フラッシュメモリ
21.2 フラッシュメモリのレジスタ
MB91470/480 シリーズ
21.2.2
フラッシュウェイトレジスタ (FLWC)
フラッシュウェイトレジスタ (FLWC) は , フラッシュメモリアクセスのウェイト制
御を行います。
■ フラッシュウェイトレジスタ (FLWC) のビット構成
フラッシュウェイトレジスタ (FLWC) のビット構成は , 以下のとおりです。
図 21.2-2 フラッシュウェイトレジスタ (FLWC) のビット構成
FLWC
アドレス
007004H
bit7
−
R
bit6
−
R/W
bit5
−
R/W
bit4
−
R/W
bit3
−
R/W
bit2
bit1
bit0
WTC2 WTC1 WTC0
R/W
R/W
R/W
初期値
-----011B
R/W : リード / ライト可能
R : リードオンリ
[bit7, bit6] Reserved : 予約ビット
予約ビットです。
必ず "00B" を設定してください。
[bit5, bit4] Reserved : 予約ビット
予約ビットです。
必ず "11B" を設定してください。
[bit3] Reserved : 予約ビット
予約ビットです。
必ず "0" を設定してください。
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第 21 章 フラッシュメモリ
21.2 フラッシュメモリのレジスタ
MB91470/480 シリーズ
[bit2 ∼ bit0] WTC2 ∼ WTC0 : ウェイトサイクルビット
WTC2
WTC1
WTC0
ウェイト
サイクル
フラッシュメモリ
からの読出し
フラッシュメモリ
への書込み
0
0
0
-
設定禁止
設定禁止
0
0
1
1
設定禁止
設定禁止
0
1
0
2
設定禁止
設定禁止
0
1
1
3
[ 初期値 ]
1
0
0
4
設定禁止
設定禁止
1
0
1
5
設定禁止
設定禁止
1
1
0
6
設定禁止
設定禁止
1
1
1
7
設定禁止
設定禁止
• リセット時 , "011B" に初期化されます。
• フラッシュメモリの読出しは WTC2 ∼ WTC0 = 011B (3 ウェイトサイクル )
フラッシュメモリの書込みは WTC2 ∼ WTC0 = 111B (7 ウェイトサイクル )
としてください。
876
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21.3
第 21 章 フラッシュメモリ
21.3 フラッシュメモリの動作説明
フラッシュメモリの動作説明
フラッシュメモリの動作について説明します。
■ フラッシュメモリのアクセスモード
FR-CPU によりアクセスする場合 , 以下の 2 種類のアクセスモードが存在します。
• ROM モード :
ワード (32 ビット ) 長データを一括で読み出すことができますが , 書込みはできませ
ん。
• プログラミングモード :
ワード (32 ビット ) 長アクセスは禁止されていますが , ハーフワード (16 ビット ) 長
での書込みが可能になります。
■ FR-CPU ROM モード (32 ビット , リードのみ )
FR-CPU の内蔵 ROM として機能するモードです。ワード (32 ビット ) 長データの一括
読出しが可能となりますが , フラッシュへの書込み , 自動アルゴリズムの起動はできま
せん。
• モードの指定方法
- FLCR レジスタの WE ビットが "0" のとき , 本モードとなります。
- CPU 動作時でのリセット解除後は常に本モードになります。
• 動作内容
フラッシュメモリ領域の読出し時 , メモリよりワード (32 ビット ) 長データを一括で
読み出します。
• 制限事項
- フラッシュライタ書込み時とはアドレスの与え方 , およびエンディアンが異なり
ます。
- 本モードでは , フラッシュメモリへのコマンド / データともに書込みはできませ
ん。
■ FR-CPU プログラミングモード (16 ビット , リード / ライト可能 )
データの消去 / 書込みが可能になるモードです。ワード (32 ビット ) 長データの一括ア
クセスは不可能ですので , 本モードで動作している間はフラッシュメモリ上のプログ
ラムは実行が不可能となります。
• モードの指定方法
- FLCR レジスタの WE ビットが "1" のときに本モードとなります。
- CPU 動作時でのリセット解除後は WE ビットが "0" になっています。本モードに
するためには "1" を書き込んでください。再度 "0" を書き込むか , またはリセッ
トの発生により WE ビットが "0" になると ROM モードに戻ります。
- FLCR レジスタの RDY ビットが "0" の間は WE ビットを書き換えることができま
せん。RDY ビットが "1" になったことを確認してから WE ビットを書き換えてく
ださい。
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第 21 章 フラッシュメモリ
21.3 フラッシュメモリの動作説明
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• 動作内容
- フラッシュメモリ領域の読出し時 , メモリよりハーフワード (16 ビット ) 長デー
タを一括で読み出します。
- フラッシュメモリへのコマンド書込みにより , 自動アルゴリズムを起動すること
ができます。自動アルゴリズムの起動により , フラッシュメモリの消去 / 書込み
が可能となります。自動アルゴリズムの詳細については , 「21.4 フラッシュメモ
リ自動アルゴリズム」を参照してください。
• 制限事項
- ROM ライタ書込み時とはアドレスの与え方 , およびエンディアンが異なります。
- 本モードではワード (32 ビット ) 長でデータを読み出すことを禁止します。
■ 自動アルゴリズム実行状態
FR-CPU プログラミングモードにて自動アルゴリズムを起動した場合には , FLCR レジ
スタの RDY ビットにより自動アルゴリズムの動作状態を知ることができます。
RDY ビットが "0" の間は , 自動アルゴリズムによるデータ書込み / 消去が行われており ,
新たなデータ書込み / 消去コマンドを受け付けることはできません。また , フラッシュ
メモリ領域からのデータ読出しはできません。
RDY ビットが "0" の間に読み出したデータは , フラッシュメモリのステータスを示す
ハードウェアシーケンスフラグとなっています。
878
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21.4
第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
フラッシュメモリ自動アルゴリズム
フラッシュメモリ自動アルゴリズムのコマンドシーケンス , 実行状態の確認方法 , お
よびフラッシュメモリ書込み / 消去の詳細を説明します。
■ フラッシュメモリ自動アルゴリズムの概要
フラッシュメモリの自動アルゴリズムを起動するコマンドには , リセット , データ書込
み , チップ消去 , セクタ消去の 4 種類があり , セクタ消去については一時停止と再開の
制御が可能です。
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第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
MB91470/480 シリーズ
コマンドシーケンス
21.4.1
自動アルゴリズムを起動するためのコマンドシーケンスについて説明します。
■ 自動アルゴリズムのコマンドシーケンス
自動アルゴリズムを起動するには , フラッシュメモリに対して 1 ∼ 6 回のハーフワード
(16 ビット ) データの連続書込みを実行します。これをコマンドとよびます。
不正なアドレスとデータを書き込んだり , 誤った順番でアドレスとデータを書き込ん
だりすると , フラッシュメモリは読出し / リセット状態にリセットされます。
表 21.4-1 に , フラッシュメモリの書込み / 消去に使用するコマンドの一覧を示します。
FR-CPU によりデータ書込みを行う場合 , 書込みデータは , ハーフワード (16 ビット )
単位です ( アドレスは CPU モード時のアドレスを記載してあります ) 。
表 21.4-1 コマンドシーケンス表
バス
1st サイクル
2nd サイクル
3rd サイクル
4th サイクル
5th サイクル
6th サイクル
コマンド ライト
シーケンス アク
アドレス データ アドレス データ アドレス データ アドレス データ アドレス データ アドレス データ
セス
FXXXXH F0F0H
--
--
--
--
--
--
--
--
AAAAH FAAABH 5555H
F5557H
F0F0H
--
--
--
--
--
--
F5557H
AAAAH FAAABH 5555H
F5557H
A0A0H
PA
PD
--
--
--
--
6
F5557H
AAAAH FAAABH 5555H
F5557H
8080H
F5557H
AAAAH FAAABH 5555H F5557H 1010H
6
F5557H
AAAAH FAAABH 5555H
F5557H
8080H
F5557H
AAAAH FAAABH 5555H
リセット
1
リセット
3
F5557H
データ
書込み
4
チップ消去
セクタ消去
--
--
SA
セクタ消去
一時停止
アドレス "FXXXXH" データ (B0B0H) の書込みで , セクタ消去中の消去一時停止
セクタ消去再開
アドレス "FXXXXH" データ (3030H) の書込みで , セクタ消去中の消去一時停止後 , 消去開始
F5557H
AAAAH FAAABH 5555H
連続モード
3
連続書込み
2
FXXXXH A0A0H
連続モード
リセット
2
FXXXXH
9090H
PA
PD
F0F0H
FXXXXH または
0000H
3030H
F5557H
2020H
--
--
--
--
--
--
--
--
--
--
--
--
--
--
--
--
--
--
--
--
--
--
PA : 書込みアドレス
SA : セクタアドレス (4n+2 もしくは 4n+3 番地を指定 )
PD : 書込みデータ
■ リセットコマンド
フラッシュメモリを読出し / リセット状態にセットします。フラッシュメモリは , ほか
のコマンドが入力されるまで読出し状態を保ちます。フラッシュメモリは , 電源投入時
には自動的に読出し / リセット状態にセットされます。この場合は , データ読出しコマ
ンドは必要ありません。
タイミングリミット超過から読出し / リセット状態へ復帰するには , リセットコマンド
シーケンスを発行することで行います。読出しサイクルでフラッシュメモリからデー
タを読み出します。
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第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
■ データ書込みコマンド
CPU プログラミングモードでは , ハーフワード単位を基本として書込みを行います。
データ書込みは , ４サイクルのコマンドシーケンスを書き込むことで行います。コマン
ドシーケンスの最後の書込みサイクルでメモリへのデータ書込みが開始されます。
データ書込みのコマンドシーケンス実行後は , フラッシュメモリはそれ以上の外部よ
りの制御を必要としません。
フラッシュメモリは , 自動アルゴリズムを起動してデータポーリングフラグ (DQ7) を bit7
の書込み値を反転した値にしてから, 内部で作られた適切な書込みパルスを発生し, 書き
込まれたセルのマージンを検証します。自動アルゴリズムが終了すると , データポーリ
ングフラグ (DQ7) が , bit7 に書き込んだ値と同じになり , この時点で読出し / リセット状
態に戻ります。このようにデータポーリングフラグ (DQ7) は , フラッシュメモリがデー
タ書込み中であることを示します。
データ書込みの自動アルゴリズム実行中はフラッシュメモリに書き込まれたすべての
コマンドが無視されます。データ書込み中にハードウェアリセットが起動された場合
は , 書き込んでいるアドレスのデータは保証されません。
データ書込みはどのようなアドレスの順番でも , また , セクタの境界を超えても可能で
す。
データ書込みによって , 既にフラッシュメモリに書き込まれているデータ "0" をデータ
"1" に戻すことはできません。データ "0" にデータ "1" を書き込むと , データ・ポーリ
ングアルゴリズムにより , 素子が不良と判定されるか , あるいは見かけ上データ "1" が
書き込まれたように見えるかのどちらかです。しかし , 読出し / リセット状態でデータ
を読み出すとデータは "0" のままです。消去動作のみが "0" データを "1" データにする
ことができます。
■ チップ消去コマンド
チップ消去 ( 全セクタの一括消去 ) のコマンドシーケンスは 6 回の書込みです。チップ
消去コマンドを入力することによりチップ消去が始まります。
チップ消去では , 消去前にユーザがフラッシュメモリにデータ書込みを行う必要はあり
ません。チップ消去の自動アルゴリズムの実行により , フラッシュメモリは自動的にす
べてのセルを消去する前に "0" のパターンに書き込んで検証します ( プリプログラム ) 。
この動作中には , フラッシュメモリは外部からの制御は必要としません。
チップ消去の自動アルゴリズムはコマンドシーケンスの書込みで開始され , データ
ポーリングフラグ (DQ7) が "1" になったときに終了し , フラッシュメモリは読出し / リ
セット状態に戻ります。チップ消去時間は「セクタ消去時間×全セクタ数＋チップ書
込み時間 ( プリプログラム ) 」となります。
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第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
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■ セクタ消去コマンド
セクタ消去は , 6 サイクルのコマンドシーケンスを書き込むことで行います。6 サイク
ル目にセクタ消去コマンドを書き込むことによりセクタ消去が始まります。
最後のセクタ消去コマンドの書込みから最短で 50μs のセクタ消去タイムアウト期間中
, 次のセクタ消去コマンドの受付けが可能です。
複数のセクタ消去は, コマンドシーケンスの6サイクル目を書き込むことで同時に受付
け可能となります。このシーケンスは同時に消去するセクタのアドレスにセクタ消去
コマンド (3030H) を引き続き書き込むことで行います。
最後のセクタ消去コマンドの書込みから最短で 50μs のセクタ消去タイムアウト期間終
了により , セクタ消去が開始されます。すなわち , 複数のセクタを同時に消去する場合
には , 次の消去セクタをそれぞれ 50μs 以内に入力する必要があり , それ以降ではコマ
ンドが受け付けられないことがあります。引き続くセクタ消去コマンドが有効かどう
かはセクタ消去タイマフラグ (DQ3) にてモニタ可能です 「
( 21.4.2 自動アルゴリズム実
行状態の確認」の「■ ハードウェアシーケンスフラグ」を参照 ) 。
セクタ消去タイムアウト期間中の , セクタ消去コマンド , あるいは消去一時停止以外の ,
いかなるコマンドも読出しにリセットし, その前のコマンドシーケンスを無効にします。
この場合は , そのセクタを再度消去することにより消去が完了します。セクタ消去バッ
ファへのセクタアドレス入力は , セクタのどのような組合せや数でも実行可能です。
セクタの消去は , 最後のセクタ消去コマンドの書込みから最短で 50 μs のセクタ消去タ
イムアウト期間の後に開始され , データポーリング (DQ7) が "1" になったときに終了し
て , フラッシュメモリは読出し / リセット状態に戻ります。
データポーリング (DQ7) は , 消去されたセクタ内のどのアドレスでも機能します。複
数セクタ消去時間は「 ( セクタ消去時間＋セクタ書込み時間 ( プリプログラム ) ) ×消
去セクタ数」となります。
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第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
■ セクタ消去一時停止コマンド
セクタ消去一時停止コマンドは , ユーザがセクタ消去中にフラッシュメモリの自動ア
ルゴリズムを一時停止して消去中でないセクタからのデータ読出しと書込みを可能に
するものです。このコマンドはセクタ消去中のみ有効で , チップ消去やデータ書込みの
動作中は無視されます。
セクタ消去一時停止コマンド (B0B0H) はセクタ消去コマンド (3030H) 後のセクタ消去
タイムアウト期間を含むセクタ消去動作中にのみ有効です。このコマンドがセクタ消
去タイムアウト期間中に入力されると直ちにタイムアウトを終了し , 消去動作を中断
します。消去再開コマンドが書き込まれると消去動作が再開されます。消去一時停止 ,
消去再開コマンド書込み時のアドレスは任意です。
セクタ消去動作中に消去一時停止コマンドが入力されると , フラッシュメモリが消去
動作を停止するために最大 20μs の時間がかかります。フラッシュメモリが消去一時停
止モードに入ると , FLCR レジスタの RDY ビットとデータポーリングフラグ (DQ7) が
"1" を出力し , トグルビットフラグ (DQ6) がトグル動作をやめます。消去しているセク
タのアドレスを入力しトグルビットフラグ (DQ6) とデータポーリングフラグ (DQ7) の
読出し値をモニタすることによって , 消去動作を停止しているかどうかを確かめられ
ます。さらに , 消去一時停止コマンドの書込みは無視されます。
消去動作が停止したとき , フラッシュメモリは消去一時停止読出しモードになります。
このモードでのデータの読出しは , 消去一時停止していないセクタに有効となります
が , それ以外は標準的な読出しと同じです。消去一時停止読出し中 , その消去一時停止
したセクタからの連続的な読出しに対しては , トグルビット 2(DQ2) はトグル動作をし
ます。
消去一時停止読出しモードに入った後 , ユーザはコマンドシーケンスを書き込むこと
によりフラッシュメモリに書込みができます。このデータ書込みモードは , 消去一時停
止書込みモードとなります。このモードでのデータ書込みは , データが消去一時停止し
ていないセクタに有効となることを除いて通常のデータ書込みと同じです。消去一時
停止書込みモード中 , その消去一時停止したセクタからの連続的な読出しに対しては ,
トグルビット 2(DQ2) はトグル動作をします。消去一時停止ビット (bit6) によって検出
できます。
使用上の注意として , トグルビットフラグ (DQ6) はどんなアドレスに対しても読出し
可能ですが , データポーリングフラグ (DQ7) は書込みアドレスに対して読出しを行わ
なければなりません。
セクタ消去動作を再開するためには , セクタ消去再開コマンド (3030H) を入力する必要
があります。セクタ消去を再開した時点でさらに再開コマンドを入力しても無視され
ます。他方 , 消去一時停止コマンドはフラッシュメモリが消去再開した後に入力するこ
とができます。
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第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
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自動アルゴリズム実行状態の確認
21.4.2
フラッシュメモリには , データ書込み / 消去のフローを自動アルゴリズムで行いま
す。この自動アルゴリズムは , ハードウェアシーケンスフラグによって内蔵フラッ
シュメモリの動作状態の確認ができます。
■ RDY ビット
フラッシュメモリには内部の自動アルゴリズムが実行中か終了したかを知らせる手段
として , ハードウェアシーケンスフラグのほかに , フラッシュメモリステータスレジス
タ (FLCR) の RDY ビットがあります。
RDY ビットの読出し値が "0" のとき , フラッシュメモリはデータ書込み , あるいは消去
動作中です。このときはデータ書込みコマンドも消去コマンドも受け付けません。RDY
ビットの読出し値が "1" のときにはフラッシュメモリは読出し , またはデータ書込み /
消去動作待ちの状態です。
■ ハードウェアシーケンスフラグ
図 21.4-1 に , ハードウェアシーケンスフラグのビット構成を示します。
図 21.4-1 ハードウェアシーケンスフラグ
87
bit 15
( 未定義 )
ハーフワード読出し時
0
ハードウェアシーケンスフラグ
bit 7
バイト読出し時
( 奇数アドレスのみ )
0
ハードウェアシーケンスフラグ
bit
( ハーフワードと
バイトアクセスのとき )
7
6
5
DPOLL TOGGLE TLOVER
4
不定
3
2
SETIMR TOGGL2
1
0
不定
不定
＜注意事項＞
ワード読出しは禁止です。FR-CPU プログラミングモードのみ使用してください。
ハードウェアシーケンスフラグは , 自動アルゴリズム実行中にフラッシュメモリの任
意のアドレス (バイトアクセス時は奇数アドレス) を読み出すことによりデータとして
取得できます。データのうち , 有効ビットは 5 ビットで , それぞれが自動アルゴリズム
の状態を示します。
なお , これらのフラグについては FR-CPU ROM モード時には意味がありません。必ず
FR-CPU プログラミングモードで , ハーフワードまたはバイト読出しを行ってくださ
い。
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第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
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表 21.4-2 に , ハードウェアシーケンスフラグ状態一覧を示します。
表 21.4-2 ハードウェアシーケンスフラグ状態一覧
DPOLL
TOGGLE
TLOVER
SETIMR
TOGGL2
反転データ
トグル
0
0
1
タイムアウト期間
1
トグル
0
1
トグル
消去期間
0
トグル
0
1
トグル
消去一時停止
読出し
( 消去一時停止
している
セクタ )
1
1
0
0
トグル *1
消去一時停止
読出し
( 消去一時停止
していない
セクタ )
データ
データ
データ
データ
データ
トグル *2
0
0
1 *3
状態
データ書込み
セクタ消去
実行中
消去 /
一時停止
モード
消去一時停止
書込み
( 消去一時停止 反転データ
している
セクタ )
タイム
リミット
超過
データ消去動作
反転データ
トグル
1
0
1
消去一時停止モード
0
トグル
1
1
*4
チップ / セクタ消去
0
トグル
1
1
*4
*1 : 消去一時停止セクタからの連続的な読出し時に TOGGL2 はトグル動作をします。
*2 : どんなアドレスからの連続的な読出し時でも , TOGGLE はトグル動作をします。
*3 : 消去一時停止書込み中 , その書込みされているアドレスの読出し時は , TOGGL2 は "1" となりま
す。しかし , 消去一時停止しているセクタからの連続的な読出し時は , TOGGL2 はトグル動作を
します。
*4 : TLOVER が "1" のとき ( タイムリミット超過 ) , 書込み / 消去中セクタへの連続的な読出しに対し
て , TOGGL2 はトグル動作をし , ほかのセクタへの読出しに対してはトグルしません。
表中の各ビットは , 以下の内容を示します。
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[bit7] :DPOLL
: データポーリングフラグ (DQ7)
[bit6] :TOGGLE
: トグルビットフラグ (DQ6)
[bit5] :TLOVER
: タイミングリミット超過フラグ (DQ5)
[bit3] :SETIMR
: セクタ消去タイマフラグ (DQ3)
[bit2] :TOGGL2
: トグルビットフラグ 2(DQ2)
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885
第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
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以下に , それぞれのビットについて簡単に説明します。
[bit7] DPOLL: データポーリングフラグ (DQ7)
データポーリングフラグは , 自動アルゴリズム実行が進行中もしくは終了状態であ
ることをデータポーリング機能によって知らせるためのフラグです。
• データ書込み動作時 :
自動アルゴリズム実行中にリードアクセスすると, フラッシュメモリはアドレス
の指す番地にアクセスせず , 最後に書き込まれたデータの bit7 の反転データを出
力します。
自動アルゴリズム終了時にリードアクセスすると, フラッシュメモリはアドレス
の指す番地の読出し値の bit7 を出力します。
• チップ消去動作時 :
チップ消去アルゴリズム実行中にリードアクセスすると, アドレスの指す番地に
関係なくフラッシュメモリは "0" を出力します。同様に終了時には "1" を出力し
ます。
•
セクタ消去動作時 :
セクタ消去の自動アルゴリズムを実行中に消去しているセクタに読出しアクセ
スすると , フラッシュメモリは "0" を出力します。
本シリーズは機能上の制約により , セクタ消去コマンド発行後 , 50μs ∼ 160μs の
期間 "1" を出力してから "0" を出力します。セクタ消去が完了するとフラッシュ
メモリは "1" を出力します。
セクタ消去動作時のデータポーリングフラグ (DQ7) の , 制約事項の内容とセクタ
消去完了の誤判定回避方法については「21.6 データポーリングフラグ (DQ7) の
制約事項と回避方法」を参照してください。
• セクタ消去一時停止時 :
セクタ消去一時停止時にリードアクセスすると, フラッシュメモリはアドレスの
指す番地が消去中のセクタであれば "1" を出力し , 消去中のセクタでなければア
ドレスの指す番地の読出し値の bit7 を出力します。
トグルビットフラグとともに参照することで , 現在セクタ一時停止状態である
か , どのセクタが消去中であるかの判定が可能です。
＜注意事項＞
自動アルゴリズム起動時は指定したアドレスへのリードアクセスは無視されます。データ
の読出しは , データポーリングフラグの終了を受けてほかのビットの出力が可能となりま
す。
このため , 自動アルゴリズム終了後のデータの読出しは , データポーリング終了を確認し
たリードアクセスの次に行うようにしてください。
[bit6] TOGGLE: トグルビットフラグ (DQ6)
トグルビットフラグはデータポーリングフラグと同様に , 主に自動アルゴリズム実
行が進行中または終了状態であることを , トグルビット機能によって知らせるため
のフラグです。
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第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
• データ書込み , チップ / セクタ消去時 :
データ書込み, チップ消去およびセクタ消去の自動アルゴリズム実行中に連続し
たリードアクセスを行うと, フラッシュメモリはアドレスの指す番地の読出し値
の bit6 ではなく , リードごとに "1" と "0" を交互に出力するトグル状態を出力し
ます。
自動アルゴリズム終了時にリードアクセスを行うと , フラッシュメモリは bit6 の
トグル動作を中止し , アドレスの指す番地の読出し値の bit6 (DATA:6) を出力し
ます。
• セクタ消去一時停止時 :
セクタ消去一時停止時にリードアクセスすると, フラッシュメモリはアドレスの
指す番地が消去中のセクタに属するならば "1" を出力します。
消去中のセクタに属さないのであれば , アドレスの指す番地の読出し値の bit6
(DATA:6) を出力します。
＜参考＞
書込みの際 , 書き込もうとしているセクタが書換え保護されているセクタの場合は , 約
2 ms のトグル動作をした後 , データを書き換えることなくトグル動作を終了します。消去
の際 , 選択されたすべてのセクタが書換え保護されている場合 , トグルビットは約 100 ms
のトグル動作をし , その後 , データを書き換えないで読出し / リセット状態に戻ります。
[bit5] TLOVER : タイミングリミット超過フラグ (DQ5)
タイミングリミット超過フラグは , 自動アルゴリズムの実行がフラッシュメモリ内
部に規定された時間 ( 内部パルス回数 ) を超えてしまったことを知らせるフラグで
す。
データ書込み , チップ / セクタ消去時 :
データ書込み , チップ消去およびセクタ消去の自動アルゴリズム起動後にリードア
クセスすると , 規定時間 ( 書込み / 消去に要する時間 ) 内であれば "0" を , 規定時間を
超えてしまっている場合は "1" を出力します。
これは , 自動アルゴリズムが実行中か終了状態にあるかとは無関係ですので , デー
タ書込み / 消去が成功したか失敗したかの判定が可能です。すなわち , このフラグ
が "1" を出力したとき , データポーリング機能もしくはトグルビット機能により自
動アルゴリズムがまだ実行中であれば , データ書込みが失敗していると判断するこ
とができます。
例えば , "0" が書き込まれているフラッシュメモリアドレスに "1" を書き込もうとす
るとフェイルが発生します。この場合 , フラッシュメモリはロックされ , 自動アルゴ
リズムは終了しません。まれに "1" が書き込めたように , 正常終了する場合もありま
す。したがって , データポーリングフラグから有効なデータが出力されません。ま
た , トグルビットフラグはトグル動作を中止せず , タイムリミットを超え , タイミン
グリミット超過フラグは "1" を出力します。この状態はフラッシュメモリが不良で
はなく , 正しく使用されなかったということを表しています。この状態が発生した
ときは , リセットコマンドを実行してください。
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第 21 章 フラッシュメモリ
21.4 フラッシュメモリ自動アルゴリズム
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[bit3] SETIMR: セクタ消去タイマフラグ (DQ3)
セクタ消去タイマフラグは , セクタ消去コマンド起動後 , セクタ消去タイムアウト
期間中であるかどうかを知らせるフラグです。
• データ書込み , チップ / セクタ消去時 :
セクタ消去コマンド起動後にリードアクセスすると, フラッシュメモリはコマン
ドを発行したセクタのアドレス信号の指す番地にアクセスせず, セクタ消去タイ
ムアウト期間中であれば "0" を , セクタ消去タイムアウト期間を超えてしまって
いる場合は "1" を出力します。
データポーリング機能やトグルビット機能により消去アルゴリズムが実行中を
示している場合 , このフラグが "1" であれば内部で制御される消去が始まってい
ます。続けてのセクタ消去コードの書込み , または消去一時停止以外のコマンド
は , 消去が終了されるまで無視されます。
このフラグが "0" であればフラッシュメモリは , 追加のセクタ消去コードの書込
みを受け付けます。このことを確認するために , 続くセクタ消去コードを書き込
む前にこのフラグの状態をチェックすることをお勧めします。もし 2 回目の状態
チェックで "1" であったなら追加セクタの消去コードは受け付けられてない可能
性があります。
• セクタ消去動作時 :
セクタ消去一時停止中にリードアクセスすると, フラッシュメモリはアドレスの
指す番地が消去中のセクタに属するならば "1" を出力します。消去中のセクタに
属さないのであれば , アドレスの指す番地の読出し値の bit3 (DATA:3) を出力し
ます。
[bit2] TOGGL2: トグルビットフラグ 2 (DQ2)
このトグルビットフラグ 2 (DQ2) は bit6 のトグルビットフラグ (DQ6) に加えて , フ
ラッシュメモリが自動消去動作中であるか , 消去一時停止中であるかをトグルビッ
ト機能によって知らせるためのフラグです。
• データ書込み , チップ / セクタ消去時 :
トグルビットフラグ (DQ6) と同様のトグル動作をします。
• セクタ消去一時停止時 :
フラッシュメモリが消去一時停止中で読出しモードならば, 消去一時停止してい
るセクタから連続して読出しを行うと , bit2 はトグル動作をします。
消去一時停止中でデータ書込みの自動アルゴリズム実行中のときは, 消去一時停
止していないセクタのアドレスから連続して読出しを行うと , bit2 は "1" が読み
出されます。
トグルビットフラグ (DQ6) は bit2 と異なり , 通常の書込み , 消去 , または消去一
時停止書込み動作中にのみトグル動作をします。
＜参考＞
bit2 と bit6 は , 消去一時停止読出しモードを検出するために同時に使われます (bit2 はト
グル動作をするが bit6 はトグル動作をしない ) 。さらに bit2 は消去しているセクタの検出
にも使われます。フラッシュメモリが消去動作のときは , bit2 は消去しているセクタから
の読出しならばトグル動作をします。
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21.5
第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
フラッシュメモリ書込み / 消去の詳細説明
自動アルゴリズムを起動するコマンドを発行し , フラッシュメモリにリセット , デー
タ書込み , チップ消去 , セクタ消去 , セクタ消去一時停止 , およびセクタ消去再開の
それぞれの動作を行う手順を説明します。
■ フラッシュメモリ書込み / 消去の概要
フラッシュメモリは , コマンドシーケンスの書込みを行うことで以下の自動アルゴリ
ズムを実行することが可能です。
• リセット
• データ書込み
• チップ消去
• セクタ消去
• セクタ消去一時停止
• セクタ消去再開
• 連続モード
それぞれのパスへのライトサイクルは必ず続けて行う必要があります。また , 自動アル
ゴリズムはデータポーリング機能などで終了時を確認できます。正常終了時は読出し /
リセット状態に戻ります。
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889
第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
21.5.1
MB91470/480 シリーズ
読出し / リセット状態
リセットコマンドを発行し , フラッシュメモリを読出し / リセット状態にする手順に
ついて説明します。
■ フラッシュメモリのリセット方法
フラッシュメモリを読出し/リセット状態にするには, コマンドシーケンス表のリセッ
トコマンドをフラッシュメモリ内の対象セクタに続けて送ることで実行可能です。
リセットコマンドには 1 回と 3 回の書込みを行う 2 とおりのコマンドシーケンスがあ
りますが , これらに本質的な違いはありません。
読出し / リセット状態はフラッシュメモリの初期状態であり , 電源投入時 , コマンドの
正常終了時は常に読出し / リセット状態になります。読出し / リセット状態はほかのコ
マンドの入力待ち状態です。
読出し/リセット状態では通常のリードアクセスでデータを読み出せます。マスクROM
と同様に CPU からのプログラムアクセスが可能です。通常 , データ読出しにこのコマ
ンドは必要ありません。何らかの理由でコマンドが正常に終了しなかったときなど , 自
動アルゴリズムを初期化する場合に , このコマンドを使用します。
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21.5.2
第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
データ書込み
書込みコマンドを発行し , フラッシュメモリにデータ書込みを行う手順について説
明します。
■ フラッシュメモリのデータ書込み方法
フラッシュメモリのデータ書込みの自動アルゴリズムを起動するには , コマンドシー
ケンス表のデータ書込みコマンドをフラッシュメモリ内の対象セクタに続けて送るこ
とで実行可能です。
4 サイクル目に目的のアドレスとデータの書込みが終了した時点で , 自動アルゴリズム
が起動されてデータ書込みが開始されます。
■ アドレス指定方法
書込みデータサイクルの中で指定する書込みアドレスは , 偶数アドレスのみが可能で
す。奇数アドレスを指定すると正しく書き込むことができません。すなわち , 偶数アド
レスへのハーフワード単位での書込みが必要となります。
書込みはどのようなアドレスの順番でも , また , セクタの境界を越えても可能ですが ,
1 回のデータ書込みコマンドによって書き込まれたデータは 1 ハーフワード (16 ビット )
のみです。
■ データ書込み上の注意
データ書込みによって , データ "0" をデータ "1" に戻すことはできません。
データ "0" にデータ "1" を書き込むと , データポーリングアルゴリズムまたはトグル動
作が終了せず , フラッシュメモリ素子が不良と判定され , 書込み規定時間を超えてタイ
ミングリミット超過フラグがエラーと判定するか , あるいは見かけ上データ "1" が書き
込まれたように見えるかのどちらかとなります。ただし , 読出し / リセット状態でデー
タを読み出すとデータは "0" のままです。消去動作のみが "0" データを "1" にすること
ができます。
データ書込みの自動アルゴリズム実行中はすべてのコマンドが無視されます。データ
書込み中にハードウェアリセットが起動されると , 書き込んでいるアドレスのデータ
は保証されませんので注意してください。
■ フラッシュメモリ書込み手順
図 21.5-1 に , フラッシュメモリ書込みの手順の例を示します。
ハードウェアシーケンスフラグを用いることでフラッシュメモリ内部の自動アルゴリ
ズムの状態判別が可能です。ここでは , データ書込み終了の確認にデータポーリングフ
ラグ (DQ7) を用いています。
フラグチェックのために読み出すデータは最後に書込みを行ったアドレスからの読出
しとなります。
データポーリングフラグ (DQ7) は , タイミングリミット超過フラグ (DQ5) とほぼ同時
にスキューを持って変わるので , たとえタイミングリミット超過フラグ (DQ5) が "1" で
あってもデータポーリングフラグビット (DQ7) は再チェックする必要があります。
トグルビットフラグ (DQ6) も同様にタイミングリミット超過フラグビット (DQ5) が "1"
に変わるのとほぼ同時にスキューを持ってトグル動作を止めるので , トグルビットフ
ラグ (DQ6) を再チェックする必要があります。
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第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
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図 21.5-1 フラッシュメモリ書込み手順の例
書込み開始
FLCR：WE (bit1)により
フラッシュ書込み許可
書込みコマンドシーケンス
AAAAH
F5557H
FAAABH
5555H
F5557H
A0A0H
書込みアドレス
書込みデータ
次アドレス
内部アドレスリード
データポーリング
(DPOLL)
Data
Data
0
タイミングリミット
(TLOVER)
1
内部アドレスリード
Data
データポーリング
(DPOLL)
Data
書込みエラー
最終アドレス
NO
YES
FLCR：WE (bit1)により
フラッシュ書込み禁止
ハードウェアシーケンス
フラグによる確認
892
書込み完了
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21.5.3
第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
データ消去 ( チップ消去 )
チップ消去コマンドを発行し , フラッシュメモリの全データ消去を行う手順につい
て説明します。
■ フラッシュメモリのデータ消去 ( チップ消去 ) 方法
フラッシュメモリからすべてのデータを消去するには , コマンドシーケンス表のチッ
プ消去コマンドをフラッシュメモリ内の対象セクタに続けて送ることで実行可能で
す。
チップ消去コマンドは 6 回の書込みで行われます。
6 サイクル目の書込みが完了した時点でチップ消去動作が開始します。チップ消去では ,
消去前にユーザがフラッシュメモリにデータ書込みを行う必要はありません。チップ
消去の自動アルゴリズム実行中には , フラッシュメモリは自動的にすべてのセルを消
去する前に "0" を書き込んで検証します。
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第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
21.5.4
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データ消去 ( セクタ消去 )
セクタ消去コマンドを発行し , フラッシュメモリの任意のセクタ消去を行う手順に
ついて説明します。セクタごとの消去が可能であり , 複数のセクタを同時に指定す
ることも可能です。
フラッシュメモリの任意のセクタを消去するためには , コマンドシーケンス表のセ
クタ消去コマンドをフラッシュメモリ内の対象セクタに続けて送ることで実行可能
です。
■ セクタ指定方法
セクタ消去コマンドは 6 回の書込み動作で行われます。6 サイクル目に目的のセクタ内
のアクセス可能な任意の 1 アドレスへセクタ消去コード (3030H) を書き込むことにより ,
最短で 50 μs のセクタ消去タイムアウトが開始されます。
複数のセクタ消去を行う場合は , 上記の処理に引き続き消去する目的のセクタ内のア
ドレスに消去コード (3030H) を書き込みます。
■ 複数のセクタを指定するときの注意
最後のセクタ消去コードの書込みから最短で50 μsのセクタ消去タイムアウト期間終了
により消去が開始されます。すなわち , 複数のセクタを同時に消去する場合は , 次の消
去セクタのアドレスと消去コード ( コマンドシーケンス 6 サイクル目 ) をそれぞれ 50μs
以内に入力する必要があり , それ以降では受け付けられないことがあります。
続くセクタ消去コードの書込みが有効かどうかはセクタ消去タイマフラグ (DQ3) に
よって調べることができます。このとき , セクタ消去コマンドをリードするアドレスは ,
消去しようとしているセクタを指すようにします。
■ セクタ消去手順
ハードウェアシーケンスフラグを用いることでフラッシュメモリ内部の自動アルゴリ
ズムの状態判別が可能です。図 21.5-2 に , フラッシュメモリセクタ消去の手順の例を
示します。
ここでは , セクタ消去の自動アルゴリズム終了の確認にトグルビットフラグ (DQ6) を
用いています。
フラグチェックのために読み出すデータは , 消去しようとしているセクタからの読出
しとなりますので注意が必要です。
トグルビットフラグ (DQ6) は , タイミングリミット超過フラグ (DQ5) が "1" に変わる
のとほぼ同時にスキューを持ってトグル動作を止めるので , たとえタイミングリミッ
ト超過フラグ (DQ5) が "1" であってもトグルビットフラグ (DQ6) は再チェックする必
要があります。
データポーリングフラグ (DQ7) も同様に , タイミングリミット超過フラグ (DQ5) とほ
ぼ同時にスキューを持って変わるので , データポーリングフラグ (DQ7) を再チェック
する必要があります。
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第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
■ データポーリングフラグ (DQ7) の制約事項
本シリーズでは , 機能上の制約により , セクタ消去コマンド発行後にデータポーリング
フラグ (DQ7) は 50μs ∼ 160μs の期間 "1" を示してから , "0" に変化します。セクタ消去
が終了するとデータポーリングフラグ (DQ7) は "1" を示します。
セクタ消去のときのデータポーリングフラグ (DQ7) の制約事項の内容と回避方法につ
いては「21.6 データポーリングフラグ (DQ7) の制約事項と回避方法」を参照してくだ
さい。
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第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
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図 21.5-2 セクタ消去手順の例
消去開始
FLCR：WE (bit1)により
フラッシュ消去許可
セクタ消去コマンドシーケンス
F5557H
FAAABH
F5557H
F5557H
FAAABH
AAAAH
5555H
8080H
AAAAH
5555H
セクタアドレス
消去コード(3030H)
YES
セクタアドレス
消去コード(3030H)
消去セクタが
ほかにあるか
NO
内部アドレスリード
内部アドレスリード1
0
内部アドレスリード2
セクタ消去タイマ
(SETIMR)
トグルビット(TOGGLE)
データ1=データ2 ?
1
消去指定の追加が50μs以内
になされなかった。
残りをやり直すフラグを立
て, いったん消去を終える。
YES
NO
0
タイミングリミット
(TLOVER)
1
内部アドレスリード1
内部アドレスリード2
NO
トグルビット(TOGGLE)
データ1=データ2 ?
YES
消去エラー
YES
残りやり直し
フラグ
NO
FLCR：WE (bit1)により
フラッシュ消去禁止
ハードウェアシーケンス
フラグによる確認
消去完了
896
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21.5.5
第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
セクタ消去一時停止
セクタ消去一時停止コマンドを発行し , セクタ消去の一時停止を行う手順について
説明します。消去中でないセクタからデータを読み出すことが可能です。
■ フラッシュメモリのセクタ消去一時停止方法
フラッシュメモリのセクタ消去を一時停止するには , フラッシュメモリ内に表 21.4-1
のセクタ消去一時停止コマンドを送ることで実行可能です。
セクタ消去の一時停止コマンドは , セクタ消去中に , 消去を一時停止し消去中でないセ
クタからのデータ読出しを可能にするものです。この状態では読出しのみが可能で書
込みはできません。このコマンドはセクタ消去タイムアウト期間を含むセクタ消去中
のみ有効で , チップ消去中やデータ書込み中は無視されます。
セクタ消去タイムアウト期間中に , セクタ消去一時停止コマンドが入力されると , 直ち
にセクタ消去タイムアウトを終了し , 消去動作を中断して消去停止状態になります。セ
クタ消去タイムアウト期間後のセクタ消去動作中に消去一時停止コマンドが入力され
ると , 最大 20μs の時間の後 , 消去一時停止状態に入ります。セクタ消去一時停止コマン
ドは , セクタ消去コマンドまたはセクタ消去再開コマンド発行後 , 20μs 以上後に行って
ください。
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897
第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
21.5.6
MB91470/480 シリーズ
セクタ消去再開
セクタ消去再開コマンドを発行し , 一時停止したセクタ消去を再開する手順につい
て説明します。
■ フラッシュメモリのセクタ消去再開方法
一時停止したセクタ消去を再開させるには , フラッシュメモリ内に表 21.4-1 のセクタ
消去再開コマンドを送ることで実行可能です。
セクタ消去再開コマンドは , セクタ消去一時停止コマンドによって一時停止されてい
るセクタ消去を再開するコマンドです。このコマンドは消去再開コード (3030H) の書込
みを行うことで実施されますが , このときのアドレスはフラッシュメモリ領域内の任
意のアドレスを指すようにします。
なお , セクタ消去中のセクタ消去再開コマンドの発行は無視されます。
898
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第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
連続モード動作
21.5.7
連続モードコマンドを発行し , フラッシュメモリに連続書込みを行う手順について
説明します。
■ 連続モード
連続モードコマンドをフラッシュメモリ領域に連続して書き込むと連続モード状態に
遷移します。連続モード中の書込みは , 4 回のコマンドシーケンスに代わり 2 回のコマ
ンドシーケンスで行うことができます。また , 読出しは通常のリードアクセスでデータ
を読み出せます。
本モードを終了するには , 連続モードリセットコマンドを書き込む必要があります。し
たがって , 本モード中にリセットコマンド (F0F0H) が書き込まれた場合でも , 連続モー
ドから抜けることはありません。
連続モードリセットコマンドが書き込まれると読出し / リセット状態に戻ります。
＜注意事項＞
連続モード中は連続書込み / 連続モードリセットコマンド以外のコマンドは書き込まない
でください。
■ 連続書込み
連続モード中の書込みは , 2 回のコマンドシーケンスで行うことができます。連続モー
ド中に連続書込みコマンドを書き込むことにより自動アルゴリズムが起動されます。
本コマンドは , 2 回のコマンドシーケンスで行われる以外は通常の書込みと同じ働きを
します。
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899
第 21 章 フラッシュメモリ
21.5 フラッシュメモリ書込み / 消去の詳細説明
MB91470/480 シリーズ
フラッシュメモリへの連続書込み動作例を図 21.5-3 に示します。
図 21.5-3 連続書込み手順例
書込み開始
FLCR：WE (bit1)により
フラッシュ書込み許可
連続モードコマンドシーケンス
←
AAAAH
F5557H
FAAABH
←
5555H
F5557H
←
2020H
連続書込みモードコマンドシーケンス
FXXXXH
← A0A0H
書込みアドレス ← 書込みデータ
内部アドレス読出し
データポーリング
(DPOLL ビット)
次のアドレス
データ
反転データ
0
タイミングリミット
(TLOV ビット)
1
内部アドレス読出し
反転データ
データポーリング
(DPOLL ビット)
データ
書込みエラー
最終アドレス
NO
YES
連続モードリセットコマンドシーケンス
FXXXXH ← 9090H
FXXXXH ← F0F0Hまたは0000H
：ハードウェアシーケンス
フラグで確認
FLCR：WE (bit1)により
フラッシュ書込み禁止
書込み完了
900
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21.6
第 21 章 フラッシュメモリ
21.6 データポーリングフラグ (DQ7) の制約事項と回避方法
データポーリングフラグ (DQ7) の制約事項と回避方法
本シリーズでは , セクタ消去時の自動アルゴリズム実行時のデータポーリングフラ
グ (DQ7) の使用方法に制約があります。本節では , 制約事項の内容と回避方法につ
いて説明します。
■ 制約事項による不具合内容
データポーリングフラグ (DQ7) は , 自動アルゴリズム実行が進行中もしくは終了状態
であることを , データポーリング機能によって知らせるためのフラグです。この DQ7
の本来の動作は , 図 21.6-1 に示すとおり , 自動アルゴリズム起動時にセクタ消去コマン
ド発行後 , "0" を出力し , 消去完了後 "1" に戻ります。DQ7 のポーリングアルゴリズム
では , この "1" 出力をもって消去完了を示します。
本シリーズでは , DQ7 はセクタ消去コマンド発行後から 50 ∼ 160μs の間 "1" を出力し
続け , その後に "0" を出力し , 消去完了後 "1" に戻ります。このために , セクタ消去の
ポーリングを , セクタ消去コマンド発行直後の "1" 出力期間内から始めると , 実際は消
去開始前であるにもかかわらず , 消去が完了したように誤判定する可能性があります。
セクタ消去コマンド受付後 , DQ7 が "1" から "0" になるタイミングは , セクタ消去タイ
ムアウト期間を示すセクタ消去タイマフラグ (DQ3) が "0" から "1" になるタイミングと
同じです。
図 21.6-1 データポーリングフラグ (DQ7) の実際の動作
セクタ消去コマンドの
最後の3030Hをライト
消去完了
内部の書込み
信号
直後のリードから
DQ7 (本来)
50～160 μ s
DQ7(不具合)
DQ3
消去が完了したように誤判定した結果 , 誤判定後の不具合動作の例としては , 以下が考
えられます。
(1) CPU が命令 / データをフェッチしようとしてもフラッシュメモリからはシーケン
スフラグの値が読み出されるため , 正常にプログラムの値が読めず , 暴走や異常動
作を起こす可能性があります。
(2) 誤ってセクタ消去完了判定した後 , 次のコマンドを発行すると , 最初のコマンドが
キャンセルされて読出し状態に戻ったり , 次のコマンドが受け付けられない可能性
があります。
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901
第 21 章 フラッシュメモリ
21.6 データポーリングフラグ (DQ7) の制約事項と回避方法
MB91470/480 シリーズ
■ 不具合の回避方法
以下のいずれかの方法で不具合を回避してください。
● トグルビットフラグ (DQ6) を用いたポーリング
「21.5.4 データ消去 ( セクタ消去 )」の図 21.5-2 に示しますように , DQ6 を使用して自
動アルゴリズムの状態を判定してください。
トグルビットフラグ (DQ6) は, データポーリングフラグ (DQ7) と同様に, 主に自動アル
ゴリズム実行が進行中 , もしくは終了状態であることをトグルビット機能によって知
らせるためのフラグです。
● セクタ消去タイムアウト期間が過ぎた後で DQ7 のポーリングを開始
セクタ消去コマンド発行後 , ソフトウェアにて 160μs 以上待つか , DQ3=1 ( セクタ消去
タイムアウト期間終了 ) を待ってから DQ7 のポーリングを開始してください。図 21.62 に , セクタ消去コマンド発行後に DQ3 を使用した場合の判定方法を示します。
図 21.6-2 セクタ消去タイマフラグ (DQ3) による不具合回避方法
P
内部アドレスリード
0
セクタ消去タイマ
フラグDQ3は?
1
内部アドレスリード
データポーリング
フラグDQ7は?
1
0
0
タイミングリミット
超過フラグDQ5は?
1
内部アドレスリード
0
データポーリング
フラグDQ7は?
1
消去エラー
902
セクタ消去終了
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第 21 章 フラッシュメモリ
21.6 データポーリングフラグ (DQ7) の制約事項と回避方法
MB91470/480 シリーズ
● ハードウェアシーケンスフラグの 8 ビットを使用したデータポーリング
DQ7 だけのポーリングを使って判定する代わりに , ハードウェアシーケンスフラグの
8 ビットを使ったデータポーリングによって判定してください。
図 21.6-3 に , セクタ消去コマンド発行後に 8 ビットデータポーリングを使用した場合
の判定方法を示します。
図 21.6-3 8 ビットデータポーリングによる不具合回避方法
P
内部アドレスリード
Data (DQ0～DQ7)?
FFH
FFH以外
0
タイミングリミット
超過フラグDQ5は?
1
内部アドレスリード
FFH以外
Data (DQ0～DQ7)?
FFH
消去エラー
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セクタ消去終了
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903
第 21 章 フラッシュメモリ
21.7 フラッシュメモリプログラミングの注意事項
21.7
MB91470/480 シリーズ
フラッシュメモリプログラミングの注意事項
フラッシュメモリへのプログラミングについての注意事項について説明します。
■ フラッシュメモリプログラミングの注意事項
プログラムを用いてフラッシュメモリを書き換える場合 , 下記の行為をしないように
してください。
• フラッシュメモリのデータ書込み中にリセットが発生すると , リセット発生時に書
き込んでいる内容は保証されません。
• FR-CPU プログラミングモード中 (FLCR レジスタの WE=1) には , フラッシュメモリ
上のプログラムを実行しないでください。さらに , 同じ条件で , フラッシュメモリ
上に割込みベクタテーブルがある場合は , 割込みを発生させないようにしてくださ
い。いずれの場合も , 正常な値をフラッシュメモリから取り出せずにプログラムが
暴走します。
• フラッシュメモリに対するデータ書込み終了の確認は , RDY フラグだけではなく ,
トグルビットフラグ (TOGGLE, DQ6) も確認してください。
フラッシュメモリが不良の場合 , データ書込みの自動アルゴリズム終了を示す RDY
フラグがセットされませんので , RDY フラグだけを参照すると , プログラムが無限
ループに陥ります。
• FR-CPU プログラミングモード中 (FLCR レジスタの WE=1) には低消費電力モード
には遷移しないようにしてください。
• FLCR レジスタの WE=0 の状態でフラッシュメモリへのライトアクセスを行わない
でください。
• FLCR レジスタの WE=1 の状態でフラッシュメモリに対してのライト連続アクセス
を行わないでください。その場合 , 必ず "NOP"2 命令以上空けるようにしてください。
904
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第 21 章 フラッシュメモリ
21.7 フラッシュメモリプログラミングの注意事項
[ 例 ] フラッシュへのコマンドライト ( コマンドシーケンス ) ⇒ フラッシュリード
ldi #0xAAAA, r0
ldi #0x5555, r1
ldi #0xF5557, r6
ldi #0xFAAAB, r7
ldi #0xA0A0, r8
ldi # PA, r2
ldi # PD, r3
sth r0,@r6
NOP // 必ず "NOP"2 命令以上空けてください。
NOP // 必ず "NOP"2 命令以上空けてください。
sth r1,@r7
NOP // 必ず "NOP"2 命令以上空けてください。
NOP // 必ず "NOP"2 命令以上空けてください。
sth r8,@r6
NOP // 必ず "NOP"2 命令以上空けてください。
NOP // 必ず "NOP"2 命令以上空けてください。
sth r3,@r2
NOP // 必ず "NOP"2 命令以上空けてください。
NOP // 必ず "NOP"2 命令以上空けてください。
• CPU モード時 , フラッシュメモリへのライトアクセスはハーフワードのみ可能で
す。バイトライトアクセスは行わないでください。
• フラッシュメモリへの書込み直後のリード値は保証できません。書込み後に読
み出す場合は , 以下のように必ずダミーリードを入れてからリードしてくださ
い。
sth r0,@r1 // フラッシュ書込み
lduh @r2,r4 // ダミー読出し
lduh @r3,r4 // ポーリングデータ読出し
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第 21 章 フラッシュメモリ
21.7 フラッシュメモリプログラミングの注意事項
906
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第 22 章
シリアル書込み接続
シリアル書込み基本構成 , シリアルオンボード書込
みに使用する端子 , シリアル書込み接続例 , および
フラッシュマイコンプログラマシステム構成につ
いて説明します。
22.1 シリアル書込み接続の概要
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第 22 章 シリアル書込み接続
22.1 シリアル書込み接続の概要
22.1
MB91470/480 シリーズ
シリアル書込み接続の概要
MB91F47x/MB91F48x ではフラッシュ ROM のシリアルオンボード書込み ( 富士通
標準 ) をサポートしています。その仕様について説明します。
■ シリアル書込み基本構成
富士通標準シリアルオンボード書込みには , 横河ディジタルコンピュータ製 AF220/
AF210/AD120/AF110 フラッシュマイコンプログラマを使用します。シングルチップ
モードで動作するプログラムで書き込むことができます。シングルチップモードで動
作するプログラム , あるいは内 ROM 外バスモードで動作するプログラムのどちらかを
選択して書き込むことができます。図 22.1-1 に MB91F47x/MB91F48x シリアル書込み
接続の基本構成について示します。
図 22.1-1 シリアル書込み基本構成
ホストインタフェースケーブル
汎用共通ケーブル (AZ210)
RS232C
AF220/AF210/
AF120/AF110
フラッシュ
マイコン
プログラマ
＋
メモリカード
CLK 同期シリアル MB91F47x/
MB91F48x
ユーザシステム
スタンドアロンで動作可能
＜注意事項＞
AF210 フラッシュマイコンプログラマの機能・操作方法および接続用汎用共通ケーブル
(AZ210), コネクタにつきましては , 横河ディジタルコンピュータにお問い合わせくださ
い。
908
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第 22 章 シリアル書込み接続
22.1 シリアル書込み接続の概要
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■ 富士通標準シリアルオンボード書込みに使用する端子
表 22.1-1 富士通標準シリアルオンボード書込み用端子一覧
端子
機能
補足説明
MD2,
MD1,
MD0
モード端子
書込みモードに制御します。
フラッシュシリアル書込みモード：MD2, MD1, MD0=1, 0, 0
参考：シングルチップモード：MD2, MD1, MD0=0, 0, 0
P80, P81
書込みプログラム起動端子
P80 に "L" レベル , P81 に "H" レベルを入力してください。
＜参考＞ P80="L", P81="L" の場合 , 非同期 UART モード
INITX
リセット端子
−
SIN0
シリアルデータ入力端子
SOT0
シリアルデータ出力端子
SCK0
シリアルクロック入力端子
VCC
電源電圧供給端子
書込み電圧をユーザシステムから供給してください。接続
時にはユーザ側の電源と短絡しないようにしてください。
VSS
GND 端子
フラッシュマイコンプログラマの GND と共通にします。
UART の ch.0 リソースをクロック同期モードとして使用し
ます。
＜注意事項＞
• P80, P81, SIN0, SOT0, SCK0 端子をユーザシステムでも使用する場合には , 下図の制
御回路が必要となります ( フラッシュマイコンプログラマの /TICS 信号により , シリア
ル書込み中はユーザ回路を切り離すことができます )。
AF220/AF210/
AF120/AF110
書込み制御端子
MB91F47x/
MB91F48x
書込み制御端子
AF220/AF210/
AF120/AF110
/TICS 端子
ユーザ回路
• AF200 との接続はユーザ電源が OFF の状態で行ってください。
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第 22 章 シリアル書込み接続
22.1 シリアル書込み接続の概要
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■ シリアル書込み接続例
図 22.1-2 MB91F47x/MB91F48x シリアル書込み接続例
AF200
フラッシュマイコン
プログラマ
TAUX3
TMODE
ユーザシステム
MB91F47x/MB91F48x
(19)
シリアル書換え時1
4.7k Ω
以上
MD2
シリアル書換え時0
MD1
(12) シリアル書換え時0
MD0
ユーザ回路
P80
シリアル書換え時0
WDT
(18) シリアル書換え時1
/TICS
(10)
P81
ユーザ回路
(3)
INITX
TRXD
(7)
(5)
SIN0
SOT0
TCK
(6)
SCK0
TVcc
(1,10)
VCC
GND
(2,9)
/TRES
TTXD
ユーザ電源(5.0V)
VSS
9ピン
1ピン
:インデックス
コネクタFAP-10-08#4-0BS
10ピン
2ピン
コネクタ(ヒロセ電機製)
のピン配列
:10kΩプルアップ
＜注意事項＞
接続例記載のプルアップ / プルダウン抵抗値は一例です。お客様のシステムに合わせて最
適な抵抗値を選択してください。
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第 22 章 シリアル書込み接続
22.1 シリアル書込み接続の概要
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■ AF200 フラッシュマイコンプログラマ システム構成
( 横河ディジタルコンピュータ製 )
型格
本
体
機能
AF220
/AC4P
イーサネットインタフェースモデル
/100V ∼ 220V 電源アダプタ
AF210
/AC4P
スタンダードモデル
/100V ∼ 220V 電源アダプタ
AF120
/AC4P
単キーイーサネットインタフェースモデル
/100V ∼ 220V 電源アダプタ
AF110
/AC4P
単キーモデル /100V ∼ 220V 電源アダプタ
AZ221
ライタ専用 PC-AT 用 RS232C ケーブル
AZ210
標準ターゲットプローブ (a) 長さ : 1 m
FF201
富士通製 FR フラッシュマイコン用コントロールモジュール
AZ290
リモートコントローラ
/P4
4 M バイト PC Card (Option) フラッシュメモリ容量 512 K バイトまで
問合せ先：横河ディジタルコンピュータ株式会社
電話：042-333-6245
■ 原発振クロック周波数について
フラッシュメモリ書込み時に使用可能な原発振クロックは 10MHz または 20MHz と
なっております。
■ その他の注意事項
シリアルライタを用いた場合のフラッシュメモリ書込み時のポート状態は , 書込みに
使用している端子を除き , リセット状態と同じです。
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第 22 章 シリアル書込み接続
22.1 シリアル書込み接続の概要
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第 23 章
ワイルドレジスタ制御部
ワイルドレジスタ制御部のレジスタの構成と機能
およびタイマの動作について説明します。
23.1 ワイルドレジスタ制御部の概要
23.2 ワイルドレジスタ制御部のレジスタ
23.3 ワイルドレジスタ制御部の動作
23.4 制限および注意事項
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第 23 章 ワイルドレジスタ制御部
23.1 ワイルドレジスタ制御部の概要
23.1
MB91470/480 シリーズ
ワイルドレジスタ制御部の概要
ワイルドレジスタ機能は , アドレスレジスタに設定したパッチ対象アドレスのデータ
をデータレジスタに設定したデータとの置換えを行います。
■ ワイルドレジスタ制御部の概要
制御レジスタ 1 個 , アドレス設定レジスタ 16 個 , データ設定レジスタ 16 個の計 33 個
のレジスタから構成されています。
置換え可能な対象アドレスの範囲は , 内蔵 Flash/ROM 領域のみとなります。
■ ワイルドレジスタ制御部のブロックダイヤグラム
図 23.1-1 ワイルドレジスタ制御部のブロックダイヤグラム
I-busアドレス
F-busアドレス
I-busデータ
制御部
F-busデータ
レジスタ
アクセス制御
Flash/ROM
914
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第 23 章 ワイルドレジスタ制御部
23.2 ワイルドレジスタ制御部のレジスタ
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23.2
ワイルドレジスタ制御部のレジスタ
ワイルドレジスタ制御部で使用されるレジスタの構成と機能について説明します。
■ ワイルドレジスタ制御部のレジスタ一覧
図 23.2-1 ワイルドレジスタ制御部のレジスタ一覧
bit 31
0000 7020H
0000 7030H
0000 7034H
0000 7038H
0000 703CH
0000 7040H
0000 7044H
0000 7048H
0000 704CH
0000 7050H
0000 7054H
0000 7058H
0000 705CH
0000 7060H
0000 7064H
0000 7068H
0000 706CH
0000 7070H
0000 7074H
0000 7078H
0000 707CH
0000 7080H
0000 7084H
0000 7088H
0000 708CH
0000 7090H
0000 7094H
0000 7098H
0000 709CH
0000 70A0H
0000 70A4H
0000 70A8H
0000 70ACH
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24
23
16
15
8
7
0
WREN
WA00
WD00
WA01
WD01
WA02
WD02
WA03
WD03
WA04
WD04
WA05
WD05
WA06
WD06
WA07
WD07
WA08
WD08
WA09
WD09
WA10
WD10
WA11
WD11
WA12
WD12
WA13
WD13
WA14
WD14
WA15
WD15
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第 23 章 ワイルドレジスタ制御部
23.2 ワイルドレジスタ制御部のレジスタ
MB91470/480 シリーズ
ワイルドレジスタ許可レジスタ (WREN)
23.2.1
ワイルドレジスタ許可レジスタ (WREN) は対応する各チャネル (ch.00 ∼ ch.15) の
置換え機能を許可するレジスタです。
■ ワイルドレジスタ許可レジスタ (WREN) のビット構成
WREN( 上位 )
アドレス
007020H
007021H
bit31
bit30
bit29
bit28
bit27
bit26
bit25
bit24
WREN15 WREN14 WREN13 WREN12 WREN11 WREN10 WREN09 WREN08
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit23
bit22
bit21
bit20
bit19
bit18
bit17
bit16
初期値
00000000B
WREN( 下位 )
アドレス
007020H
007021H
WREN07 WREN06 WREN05 WREN04 WREN03 WREN02 WREN01 WREN00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
00000000B
R/W
R/W : リード / ライト可能
[bit31 ∼ bit16] WREN15 ∼ WREN00：置換え機能許可ビット
対応する各チャネルの置換え機能を許可します。
0：ワイルドレジスタ機能は無効です。 [ 初期値 ]
1：ワイルドレジスタ機能が有効です。
＜注意事項＞
本レジスタへのアクセスは , 必ずハーフワードアクセスで行ってください。
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第 23 章 ワイルドレジスタ制御部
23.2 ワイルドレジスタ制御部のレジスタ
MB91470/480 シリーズ
ワイルドレジスタアドレスレジスタ (WA)
23.2.2
ワイルドレジスタアドレスレジスタ (WA) は置換え対象アドレスを設定するレジス
タです。
■ ワイルドレジスタアドレスレジスタ (WA) のビット構成
WA
アドレス :
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
ch.6
ch.7
bit
007030H
007038H
007040H
007048H
007050H
007058H
007060H
007068H
ch.8
ch.9
ch.10
ch.11
ch.12
ch.13
ch.14
ch.15
31
∼
21
∼
20
2
1 0
007070H
007078H
007080H
007088H
007090H
007098H
0070A0H
0070A8H
−
A20 ∼ A2
−
リード / ライト→
−
R/W
−
初期値→
-------- ---XXXX XXXXXXXX XXXXXX--
[bit31 ∼ bit21] Reserved：予約ビット
予約ビットです。必ず "0" を設定してください。
[bit20 ∼ bit2] A20 ∼ A2：置換え対象アドレス設定ビット
置換え対象アドレスを設定してください。
[bit1, bit0] Reserved：予約ビット
予約ビットです。必ず "0" を設定してください。
＜注意事項＞
• 本レジスタへのアクセスは , 必ずワードアクセスで行ってください。
• 置換え対象アドレスは内蔵 Flash/ROM 領域のみです。したがって , A20 ∼ A2 には
Flash/ROM 領域内のアドレスを設定してください。
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917
第 23 章 ワイルドレジスタ制御部
23.2 ワイルドレジスタ制御部のレジスタ
MB91470/480 シリーズ
ワイルドレジスタデータレジスタ (WD)
23.2.3
ワイルドレジスタデータレジスタ (WD) は置換えデータを設定するレジスタです。
■ ワイルドレジスタデータレジスタ (WD) のビット構成
WD
アドレス :
ch.0
ch.1
ch.2
ch.3
ch.4
ch.5
ch.6
ch.7
bit
007034H
00703CH
007044H
00704CH
007054H
00705CH
007064H
00706CH
ch.8
ch.9
ch.10
ch.11
ch.12
ch.13
ch.14
ch.15
31
0
007074H
00707CH
007084H
00708CH
007094H
00709CH
0070A4H
0070ACH
D31 ∼ D0
R/W
リード / ライト→
初期値→
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
[bit31 ∼ bit0] D31 ∼ D0：置換えデータ設定ビット
置換えデータを設定してください。
＜注意事項＞
本レジスタへのアクセスは , 必ずワードアクセスで行ってください。
918
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第 23 章 ワイルドレジスタ制御部
23.3 ワイルドレジスタ制御部の動作
MB91470/480 シリーズ
23.3
ワイルドレジスタ制御部の動作
ワイルドレジスタ制御部の動作について説明します。
■ ワイルドレジスタ制御部の動作
ワイルドレジスタ機能は , WDx へ設定した任意のデータへ置換えを行います。各チャ
ネルに対応する置換えデータ / レジスタは , 表 23.3-1 のようになります。
表 23.3-1 置換えデータ / レジスタ
置換えデータ / レジスタ
チャネル
ch.x
(x=00 ∼ 15)
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アドレス +0
アドレス +1
アドレス +2
アドレス +3
WDx(D31 ∼
D24)
WDx(D23 ∼
D16)
WDx(D15 ∼ D8)
WDx(D7 ∼ D0)
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919
第 23 章 ワイルドレジスタ制御部
23.4 制限および注意事項
23.4
MB91470/480 シリーズ
制限および注意事項
ワイルドレジスタ制御部の制限および注意事項を示します。
■ ワイルドレジスタ許可レジスタ (WREN)
本レジスタへのアクセスは , 必ずハーフワードアクセスで行ってください。
■ ワイルドレジスタアドレスレジスタ (WA)
• 本レジスタへのアクセスは , 必ずワードアクセスで行ってください。
• 置換え対象アドレスは内蔵 Flash/ROM 領域のみです。したがって , A20 ∼ A2 には
Flash/ROM 領域内のアドレスを設定してください。
■ ワイルドレジスタデータレジスタ (WD)
本レジスタへのアクセスは , 必ずワードアクセスで行ってください。
■ 全体
• ワイルドレジスタ機能は , 番号の若いレジスタの指定が優先されます
( 例：ch.0 > ch.1)。
• ワイルドレジスタを設定するプログラムは , 内蔵 Flash/ROM 領域以外に配置してく
ださい。
• フラッシュメモリ自動アルゴリズム実行中 (FLCR：フラッシュコントロール / ステー
タスレジスタの RDY(bit3=0)) はワイルドレジスタ機能を有効にしないでください。
• 16 ビット長命令を超える命令 (32/48 ビット長命令 ) が配置されているアドレスに対
して置換データを設定する場合 , CPU が正しく命令を解釈せずに誤動作する場合が
あります。したがって , 32/48 ビット長命令が配置されているアドレスに対して置換
データを設定する場合 , 命令の途中に設定しないでください。
920
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付録
各 CPU ステートにおける端子状態 , リトルエン
ディアン領域を利用する際の注意事項 , FR ファミ
リの命令一覧 , および MB91470/480 シリーズを使
用する際の注意事項について説明します。
付録 A I/O マップ
付録 B 割込みベクタ
付録 C 各 CPU ステートにおける端子状態
付録 D リトルエンディアン領域を利用する際の注意事項
付録 E 命令一覧表
付録 F 使用上の注意
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921
付録
MB91470/480 シリーズ
付録 A
I/O マップ
メモリ空間領域と周辺リソースの各レジスタの対応を示します。
■ I/O マップ
図 A-1 表の見方
アドレス
レジスタ
+1
+2
PDR1 [R/W]B
PDR2 [R/W]B
XXXXXXXX
XXXXXXXX
+0
PDR0 [R/W]B
XXXXXXXX
000000H
+3
PDR3 [R/W]B
XXXXXXXX
ブロック
T-unit
ポートデータレジスタ
リード / ライト属性 , アクセス単位
(B: バイト , H: ハーフワード ,W: ワード )
リセット後のレジスタ初期値
レジスタ名 (1 コラムのレジスタが 4n 番地 , 2 コラムが 4n ＋ 1 番地…)
最左のレジスタ番地 ( ワードでアクセスした際は , 1 コラム目の
レジスタがデータの MSB 側となる。)
＜注意事項＞
レジスタのビット値は , 以下のように初期値を表します。
"1"： 初期値 "1"
"0"： 初期値 "0"
"X"：初期値不定
"-"： その位置に物理的にレジスタが存在しない
記述されていないデータアクセス属性によるアクセスは禁止です。
922
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付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (1 / 13)
レジスタ
アドレス
+0
+1
+2
+3
000000H
PDR0 [R/W] B,H,W
XXXXXXXX
PDR1 [R/W] B,H,W
XXXXXXXX
PDR2 [R/W] B,H,W
XXXXXXXX
PDR3 [R/W] B,H,W
XXXXXXXX
000004H
PDR5 [R/W] B,H,W
-XXXXXXX
PDR6 [R/W] B,H,W
------XX
PDR8 [R/W] B,H,W
XXXXXXXX
PDR9 [R/W] B,H,W
XXXXXXXX
000008H
PDRA [R/W] B,H,W
---XXXXX
PDRB [R/W] B,H,W
XXXXXXXX
PDRC [R/W] B,H,W
XXXXXXXX
PDRD [R/W] B,H,W
----XXXX
00000CH
PDRE [R/W] B,H,W
XXXXXXXX
PDRF [R/W] B,H,W
XXXXXXXX
PDRG [R/W] B,H,W
--XXXXXX
PDRH [R/W] B,H,W
--XXXXXX
000010H
PDRJ [R/W] B,H,W
XXXXXXXX
−
PDRL [R/W] B,H,W
-----XXX
PDRM [R/W] B,H,W
----XXXX
000014H
PDRP [R/W] B,H,W
--XXXXXX
PDRQ [R/W] B,H,W
--XXXXXX
PDRR [R/W] B,H,W
--XXXXXX
PDRS [R/W] B,H,W
--XXXXXX
000018H
∼
00003CH
−
ブロック
ポート
データ
レジスタ
( 予約 )
000040H
EIRR0 [R/W] B,H,W
00000000
ENIR0 [R/W] B,H,W
00000000
ELVR0 [R/W] B,H,W
00000000 00000000
外部割込み
(INT0 ∼ INT7)
000044H
DICR [R/W] B,H,W
--------0
HRCL [R/W,R]B,H,W
0--11111
−
遅延割込み /
ホールド
リクエスト
TMRLR0 [W] H,W
XXXXXXXX XXXXXXXX
TMR0 [R] H,W
XXXXXXXX XXXXXXXX
00004CH
−
TMCSR0 [R/W,R] B,H,W
----00-----00000
000050H
TMRLR1 [W] H,W
XXXXXXXX XXXXXXXX
TMR1 [R] H,W
XXXXXXXX XXXXXXXX
−
TMCSR1 [R/W,R] B,H,W
----00-----00000
000048H
000054H
000058H
∼
00005CH
−
000060H
SSR0 [R/W,R] B,H,W
00000011
ESCR0 [R/W]/
IBSR0 [R/W,R]
B,H,W
00000000
000064H
BGR01[R/W] B,H,W
00000000
BGR00 [R/W] B,H,W
00000000
SCR0 [R/W] /
IBCR0 [R/W,R]
B,H,W
00000000
SMR0 [R/W] B,H,W
000-0000
RDR0 [R]/
TDR0 [W]H,W
-------0 00000000
−
ISMK0 [R/W] B,H,W
01111111
ISBA0 [R/W] B,H,W
00000000
00006CH
FBYTE02 [R/W] B,H,W FBYTE01 [R/W] B,H,W
00000000
00000000
FCR01 [R/W] B,H,W
---00100
FCR00 [R/W,R] B,H,W
-0000000
SCR1 [R/W] /
IBCR1 [R/W,R]
B,H,W
00000000
SMR1 [R/W] B,H,W
000-0000
000070H
ESCR1 [R/W]/
IBSR1 [R/W,R]
B,H,W
00000000
000074H
BGR11 [R/W] B,H,W
00000000
BGR10 [R/W] B,H,W
00000000
RDR1 [R]/
TDR1 [W]H,W
-------0 00000000
000078H
−
ISMK1 [R/W] B,H,W
01111111
ISBA1 [R/W] B,H,W
00000000
00007CH
FBYTE12 [R/W] B,H,W FBYTE11 [R/W] B,H,W
00000000
00000000
FCR11 [R/W] B,H,W
---00100
FCR10 [R/W,R] B,H,W
-0000000
CM71-10134-8
リロード
タイマ 1
( 予約 )
000068H
SSR1 [R/W,R] B,H,W
00000011
リロード
タイマ 0
FUJITSU SEMICONDUCTOR LIMITED
マルチ
ファンクション
シリアルインタ
フェース 0
マルチ
ファンクション
シリアルインタ
フェース 1
923
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (2 / 13)
アドレス
レジスタ
ブロック
+0
+1
+2
+3
000080H
SSR2 [R/W,R] B,H,W
00000011
ESCR2 [R/W]/
IBSR2 [R/W,R]
B,H,W
00000000
SCR2 [R/W] /
IBCR2 [R/W,R]
B,H,W
00000000
SMR2 [R/W] B,H,W
000-0000
000084H
BGR21 [R/W] B,H,W
00000000
BGR20 [R/W] B,H,W
00000000
RDR2 [R]/
TDR2 [W]H,W
-------0 00000000
000088H
−
ISMK2 [R/W] B,H,W
01111111
ISBA2 [R/W] B,H,W
00000000
00008CH
FBYTE22 [R/W] B,H,W FBYTE21 [R/W] B,H,W
00000000
00000000
FCR21 [R/W] B,H,W
---00100
FCR20 [R/W,R] B,H,W
-0000000
SCR3 [R/W] /
IBCR3 [R/W,R]
B,H,W
00000000
SMR3 [R/W] B,H,W
000-0000
000090H
SSR3 [R/W,R] B,H,W
00000011
ESCR3 [R/W]/
IBSR3 [R/W,R]
B,H,W
00000000
000094H
BGR31 [R/W] B,H,W
00000000
BGR30 [R/W] B,H,W
00000000
RDR3 [R]/
TDR3 [W]H,W
-------0 00000000
000098H
−
ISMK3 [R/W] B,H,W
01111111
ISBA3 [R/W] B,H,W
00000000
00009CH
FBYTE32 [R/W] B,H,W FBYTE31 [R/W] B,H,W
00000000
00000000
FCR31 [R/W] B,H,W
---00100
FCR30 [R/W,R] B,H,W
-0000000
0000A0H
OCCPBH0,OCCPBL0 [W]/
OCCPH0,OCCPL0 [R]
H,W
00000000 00000000
OCCPBH1,OCCPBL1 [W]/
OCCPH1,OCCPL1 [R]
H,W
00000000 00000000
0000A4H
OCCPBH2,OCCPBL2 [W]/
OCCPH2,OCCPL2 [R]
H,W
00000000 00000000
OCCPBH3,OCCPBL3 [W]/
OCCPH3,OCCPL3 [R]
H,W
00000000 00000000
0000A8H
OCCPBH4,OCCPBL4 [W]/
OCCPH4,OCCPL4 [R]
H,W
00000000 00000000
OCCPBH5,OCCPBL5 [W]/
OCCPH5,OCCPL5 [R]
H,W
00000000 00000000
OCSH1 [R/W] B,H,W
-110--00
OCSL0 [R/W] B,H,W
00001100
OCSH3 [R/W] B,H,W
-110--00
OCSL2 [R/W] B,H,W
00001100
0000B0H
OCSH5 [R/W] B,H,W
-110--00
OCSL4 [R/W] B,H,W
00001100
OCMOD0 [R/W] B,H,W
--000000
−
0000B8H
0000BCH
0000C0H
0000C4H
0000C8H
924
CPCLRBH0,CPCLRBL0 [W]/
CPCLRH0,CPCLRL0 [R] H,W
11111111 11111111
TCCSH0 [R/W] B,H,W
00000000
TCCSL0 [R/W] B,H,W
01000000
CPCLRBH1,CPCLRBL1 [W] /
CPCLRH1,CPCLRL1 [R] H,W
11111111 11111111
TCCSH1 [R/W]
B,H,W
00000000
TCCSL1 [R/W] B,H,W
01000000
CPCLRBH2,CPCLRBL2 [W] /
CPCLRH2,CPCLRL2 [R] H,W
11111111 11111111
TCCSH2 [R/W]
B,H,W
00000000
TCCSL2 [R/W] B,H,W
01000000
TCDTH0,TCDTL0 [R/W] H,W
00000000 00000000
TCCSM0 [R/W] B,H,W ADTRGC0 [R/W] B,H,W
----0000
-000-000
TCDTH1,TCDTL1 [R/W] H,W
00000000 00000000
TCCSM1 [R/W] B,H,W
----0000
ADTRGC1 [R/W]
B,H,W
-000-000
TCDTH2,TCDTL2 [R/W] H,W
00000000 00000000
TCCSM2 [R/W] B,H,W
----0000
FUJITSU SEMICONDUCTOR LIMITED
ADTRGC2 [R/W]
B,H,W
-000-000
マルチ
ファンクション
シリアルインタ
フェース 3
OCU0
0000ACH
0000B4H
マルチ
ファンクション
シリアルインタ
フェース 2
フリーラン
タイマ 0
フリーラン
タイマ 1
フリーラン
タイマ 2
CM71-10134-8
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (3 / 13)
レジスタ
アドレス
+0
+1
+2
+3
0000CCH
−
FRS2 [R/W] B,H,W
-000-000
FRS1 [R/W] B,H,W
-000-000
FRS0 [R/W] B,H,W
-000-000
0000D0H
−
−
FRS4 [R/W] B,H,W
-000-000
FRS3 [R/W] B,H,W
-000-000
0000D4H
IPCPH0,IPCPL0 [R] H,W
XXXXXXXX XXXXXXXX
IPCPH1,IPCPL1 [R] H,W
XXXXXXXX XXXXXXXX
0000D8H
IPCPH2,IPCPL2 [R] H,W
XXXXXXXX XXXXXXXX
IPCPH3,IPCPL3 [R] H,W
XXXXXXXX XXXXXXXX
0000DCH
PICSH01 [W,R] B,H,W PICSL01 [R/W] B,H,W
00000000
00000000
0000E0H
TMRRH0,TMRRL0 [R/W] H,W
XXXXXXXX XXXXXXXX
TMRRH1,TMRRL1 [R/W] H,W
XXXXXXXX XXXXXXXX
0000E4H
TMRRH2,TMRRL2 [R/W] H,W
XXXXXXXX XXXXXXXX
−
ICSH23 [R] B,H,W
------00
0000E8H
DTCR1 [R/W] B,H,W
00000000
DTCR2 [R/W] B,H,W
00000000
−
0000ECH
−
SIGCR10 [R/W] B,H,W
00000000
−
SIGCR20 [R/W] B,H,W
000000-1
0000F0H
ADCOMP0 [W]/
ADCOMPB0 [R] H,W
00000000 00000000
ADCOMPD0 [W]/
ADCOMPDB0 [R] H,W
00000000 00000000
0000F4H
ADCOMP1 [W]/
ADCOMPB1 [R] H,W
00000000 00000000
ADCOMPD1 [W]/
ADCOMPDB1 [R] H,W
00000000 00000000
0000F8H
ADCOMP2 [W]/
ADCOMPB2 [R] H,W
00000000 00000000
ADCOMPD2 [W]/
ADCOMPDB2 [R] H,W
00000000 00000000
CM71-10134-8
−
ADTGBUF0
[R/W] B,H,W
-000-111
フリーラン
タイマ
セレクタ 0
ICU0
ICSL23[R/W] B,H,W
00000000
DTCR0 [R/W] B,H,W
00000000
0000FCH
ブロック
ADTGSEL0
[R/W] B,H,W
--000000
FUJITSU SEMICONDUCTOR LIMITED
波形
ジェネレータ
0
A/D 起動
コンペア 0
ADTGCE0
[R/W] B,H,W
--000000
925
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (4 / 13)
アドレス
レジスタ
ブロック
+0
+1
+2
+3
000100H
PRLH0 [R/W] B,H,W
XXXXXXXX
PRLL0 [R/W] B,H,W
XXXXXXXX
PRLH1 [R/W] B,H,W
XXXXXXXX
PRLL1 [R/W[ B,H,W
XXXXXXXX
000104H
PRLH2 [R/W] B,H,W
XXXXXXXX
PRLL2 [R/W] B,H,W
XXXXXXXX
PRLH3 [R/W] B,H,W
XXXXXXXX
PRLL3 [R/W] B,H,W
XXXXXXXX
000108H
PPGC0 [R/W] B,H,W
00000000
PPGC1 [R/W] B,H,W
00000000
PPGC2 [R/W] B,H,W
00000000
PPGC3 [R/W] B,H,W
00000000
00010CH
PRLH4 [R/W] B,H,W
XXXXXXXX
PRLL4 [R/W] B,H,W
XXXXXXXX
PRLH5 [R/W] B,H,W
XXXXXXXX
PRLL5 [R/W] B,H,W
XXXXXXXX
000110H
PRLH6 [R/W] B,H,W
XXXXXXXX
PRLL6 [R/W] B,H,W
XXXXXXXX
PRLH7 [R/W] B,H,W
XXXXXXXX
PRLL7 [R/W] B,H,W
XXXXXXXX
000114H
PPGC4 [R/W] B,H,W
00000000
PPGC5 [R/W] B,H,W
00000000
PPGC6 [R/W] B,H,W
00000000
PPGC7 [R/W] B,H,W
00000000
000118H
PRLH8 [R/W] B,H,W
XXXXXXXX
PRLL8 [R/W] B,H,W
XXXXXXXX
PRLH9 [R/W] B,H,W
XXXXXXXX
PRLL9 [R/W] B,H,W
XXXXXXXX
00011CH
PRLH10 [R/W] B,H,W
XXXXXXXX
PRLL10 [R/W] B,H,W
XXXXXXXX
PRLH11 [R/W] B,H,W
XXXXXXXX
PRLL11 [R/W] B,H,W
XXXXXXXX
000120H
PPGC8 [R/W] B,H,W
00000000
PPGC9 [R/W] B,H,W
00000000
PPGC10 [R/W] B,H,W
00000000
PPGC11 [R/W] B,H,W
00000000
000124H
PRLH12 [R/W] B,H,W
XXXXXXXX
PRLL12 [R/W] B,H,W
XXXXXXXX
PRLH13 [R/W] B,H,W
XXXXXXXX
PRLL13 [R/W] B,H,W
XXXXXXXX
000128H
PRLH14 [R/W] B,H,W
XXXXXXXX
PRLL14 [R/W] B,H,W
XXXXXXXX
PRLH15 [R/W] B,H,W
XXXXXXXX
PRLL15 [R/W] B,H,W
XXXXXXXX
00012CH
PPGC12 [R/W] B,H,W
00000000
PPGC13 [R/W] B,H,W
00000000
PPGC14 [R/W] B,H,W
00000000
PPGC15 [R/W] B,H,W
00000000
000130H
TRG [R/W] B,H
00000000 00000000
−
GATEC0 [R/W] B
--00--00
000134H
REVC [R/W] B,H
00000000 00000000
−
GATEC4 [R/W] B
------00
000138H
−
−
GATEC8 [R/W] B
--00--00
00013CH
−
−
GATEC12 [R/W] B
------00
000140H
−
( 予約 )
000144H
TTCR0 [R/W,W,R]
B,H,W
11110000
−
−
−
000148H
COMP0 [R/W] B,H,W
00000000
COMP2 [R/W] B,H,W
00000000
COMP4 [R/W] B,H,W
00000000
COMP6 [R/W] B,H,W
00000000
00014CH
TTCR1 [R/W,W,R]
B,H,W
11110000
−
−
−
000150H
COMP1 [R/W] B,H,W
00000000
COMP3 [R/W] B,H,W
00000000
COMP5 [R/W] B,H,W
00000000
COMP7 [R/W] B,H,W
00000000
000154H
EIRR1 [R/W] B,H,W
00000000
ENIR1 [R/W] B,H,W
00000000
000158H
00015CH
000168H
00016CH
926
−
−
タイミング
ジェネレータ
0
タイミング
ジェネレータ
1
外部割込み
(INT8 ∼ INT15)
( 予約 )
CMCLKR [R/W] B
----0000
−
BT0TMR [R] B,H,W
00000000 00000000
000160H
000164H
ELVR1 [R/W] B,H,W
00000000 00000000
−
−
PPG
クロック
モニタ
BT0TMCR [R/W] B,H,W
-0000000 00000000
BT0STC [R/W] B
00000000
−
BT0PCSR/BT0PRLL [R/W] H,W
XXXXXXXX XXXXXXXX
ベース
タイマ
0
BT0PDUT/BT0PRLH/BT0DTBF [R/W] H,W
XXXXXXXX XXXXXXXX
−
FUJITSU SEMICONDUCTOR LIMITED
( 予約 )
CM71-10134-8
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (5 / 13)
レジスタ
アドレス
+0
+2
+3
AICR2 [R/W] B,H,W
----1111 11111111
000170H
000174H
+1
ADCS2 [R/W,W]
B,H,W
0000000-
ブロック
−
ADCH2 [R/W] B,H,W
0000000
−
ADMD2 [R/W] B,H,W
00001111
000178H
ADCD002 [R] B,H,W
10----XX XXXXXXXX
ADCD012 [R] B,H,W
10----XX XXXXXXXX
00017CH
ADCD022 [R] B,H,W
10----XX XXXXXXXX
ADCD032 [R] B,H,W
10----XX XXXXXXXX
8/10 ビット
A/D
コンバータ 2
000180H
ADCD042 [R] B,H,W
10----XX XXXXXXXX
ADCD052 [R] B,H,W
10----XX XXXXXXXX
(12 チャネル )
000184H
ADCD062 [R] B,H,W
10----XX XXXXXXXX
ADCD072 [R] B,H,W
10----XX XXXXXXXX
000188H
ADCD082 [R] B,H,W
10----XX XXXXXXXX
ADCD092 [R] B,H,W
10----XX XXXXXXXX
00018CH
ADCD102 [R] B,H,W
10----XX XXXXXXXX
ADCD112 [R] B,H,W
10----XX XXXXXXXX
000190H
∼
00019CH
−
( 予約 )
0001A0H
OCCPBH6,OCCPBL6 [W]/
OCCPH6,OCCPL6 [R]
H,W
00000000 00000000
OCCPBH7,OCCPBL7 [W]/
OCCPH7,OCCPL7 [R]
H,W
00000000 00000000
0001A4H
OCCPBH8,OCCPBL8 [W]/
OCCPH8,OCCPL8 [R]
H,W
00000000 00000000
OCCPBH9,OCCPBL9 [W]/
OCCPH9,OCCPL9 [R]
H,W
00000000 00000000
0001A8H
OCCPBH10,OCCPBL10 [W]/
OCCPH10,OCCPL10 [R]
H,W
00000000 00000000
OCCPBH11,OCCPBL11 [W]/
OCCPH11,OCCPL11 [R]
H,W
00000000 00000000
0001ACH
OCSH7 [R/W] B,H,W
-110--00
OCSL6 [R/W] B,H,W
00001100
0001B0H
OCSH11 [R/W] B,H,W
--110--00
OCSL10 [R/W] B,H,W OCMOD1 [R/W] B,H,W
00001100
--000000
CPCLRBH3,CPCLRBL3 [W]/
CPCLRH3,CPCLRL3 [R] H,W
11111111 11111111
0001B4H
0001B8H
TCCSH3 [R/W] B,H,W
00000000
CPCLRBH4,CPCLRBL4 [W] /
CPCLRH4,CPCLRL4 [R] H,W
11111111 11111111
0001BCH
0001C0H
TCCSL3 [R/W] B,H,W
01000000
TCCSH4 [R/W]
B,H,W
00000000
TCCSL4 [R/W] B,H,W
01000000
CPCLRBH5,CPCLRBL5 [W] /
CPCLRH5,CPCLRL 5 [R] H,W
11111111 11111111
0001C4H
OCSH9 [R/W] B,H,W
-110--00
OCSL8 [R/W] B,H,W
00001100
−
TCDTH3,TCDTL3 [R/W] H,W
00000000 00000000
TCCSM3 [R/W] B,H,W ADTRGC3 [R/W] B,H,W
----0000
-000-000
TCDTH4,TCDTL4 [R/W] H,W
00000000 00000000
TCCSM4 [R/W] B,H,W
----0000
ADTRGC4 [R/W]
B,H,W
-000-000
TCDTH5,TCDTL5 [R/W] H,W
00000000 00000000
0001C8H
TCCSH5 [R/W]
B,H,W
00000000
TCCSL5 [R/W] B,H,W
01000000
TCCSM5 [R/W] B,H,W
----0000
ADTRGC5 [R/W]
B,H,W
-000-000
0001CCH
−
FRS7 [R/W] B,H,W
-011-011
FRS6 [R/W] B,H,W
-011-011
FRS5 [R/W] B,H,W
-011-011
−
FRS9 [R/W] B,H,W
-011-011
FRS8 [R/W] B,H,W
-011-011
0001D0H
CM71-10134-8
−
FUJITSU SEMICONDUCTOR LIMITED
OCU1
フリーラン
タイマ 3
フリーラン
タイマ 4
フリーラン
タイマ 5
フリーラン
タイマ
セレクタ 1
927
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (6 / 13)
アドレス
レジスタ
+0
+1
+2
ブロック
+3
0001D4H
IPCPH4,IPCPL4 [R] H,W
XXXXXXXX XXXXXXXX
IPCPH5,IPCPL5 [R] H,W
XXXXXXXX XXXXXXXX
0001D8H
IPCPH6,IPCPL6 [R] H,W
XXXXXXXX XXXXXXXX
IPCPH7,IPCPL7 [R] H,W
XXXXXXXX XXXXXXXX
0001DCH
PICSH45 [W,R] B,H,W PICSL45 [R/W] B,H,W
00000000
00000000
0001E0H
TMRRH3,TMRRL3 [R/W] H,W
XXXXXXXX XXXXXXXX
TMRRH4,TMRRL4 [R/W] H,W
XXXXXXXX XXXXXXXX
0001E4H
TMRRH5,TMRRL5 [R/W] H,W
XXXXXXXX XXXXXXXX
−
ICSH67 [R] B,H,W
------00
ICU1
ICSL67[R/W] B,H,W
00000000
波形
ジェネレータ
1
0001E8H
DTCR3 [R/W] B,H,W
00000000
DTCR4 [R/W] B,H,W
00000000
DTCR5 [R/W] B,H,W
00000000
−
0001ECH
−
SIGCR11 [R/W] B,H,W
00000000
−
SIGCR21 [R/W] B,H,W
000000-1
0001F0H
ADCOMP3 [W]/
ADCOMPB3 [R] H,W
00000000 00000000
ADCOMPD3 [W]/
ADCOMPDB3 [R] H,W
00000000 00000000
0001F4H
ADCOMP4 [W]/
ADCOMPB4 [R] H,W
00000000 00000000
ADCOMPD4 [W]/
ADCOMPDB4 [R] H,W
00000000 00000000
0001F8H
ADCOMP5 [W]/
ADCOMPB5 [R] H,W
00000000 00000000
ADCOMPD5 [W]/
ADCOMPDB5 [R] H,W
00000000 00000000
0001FCH
−
ADTGBUF1
[R/W] B,H,W
-000-111
ADTGSEL1
[R/W] B,H,W
--000000
A/D 起動
コンペア 1
ADTGCE1
[R/W] B,H,W
--000000
000200H
DMACA0 [R/W] B,H,W *1
00000000 ----XXXX XXXXXXXX XXXXXXXX
000204H
DMACB0 [R/W] B,H,W
00000000 00000000 XXXXXXXX XXXXXXXX
000208H
DMACA1 [R/W] B,H,W *1
00000000 ----XXXX XXXXXXXX XXXXXXXX
00020CH
DMACB1 [R/W] B,H,W
00000000 00000000 XXXXXXXX XXXXXXXX
000210H
DMACA2 [R/W] B,H,W *1
00000000 ----XXXX XXXXXXXX XXXXXXXX
000214H
DMACB2 [R/W] B,H,W
00000000 000000000 XXXXXXXX XXXXXXXX
000218H
DMACA3 [R/W] B,H,W *1
000000000 ----XXXX XXXXXXXX XXXXXXXX
00021CH
DMACB3 [R/W] B,H,W
00000000 00000000 XXXXXXXX XXXXXXXX
000220H
DMACA4 [R/W] B,H,W *1
00000000 ----XXXX XXXXXXXX XXXXXXXX
000224H
DMACB4 [R/W] B,H,W
00000000 00000000 XXXXXXXX XXXXXXXX
000228H
∼
00023CH
−
( 予約 )
000240H
DMACR [R/W] B,H,W
0--00000 -------- -------- --------
DMAC
000244H
∼
00039CH
−
( 予約 )
928
FUJITSU SEMICONDUCTOR LIMITED
DMAC
CM71-10134-8
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (7 / 13)
レジスタ
アドレス
0003A0H
+0
+1
+2
+3
DSP-PC [R/W] B,H,W
000000-0
DSP-CSR [R/W,R,W]
B,H,W
00000000
−
−
0003A4H
DSP-LY [R/W],W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003A8H
DSP-OT0 [R],W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003ACH
DSP-OT1 [R],W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003B0H
DSP-OT2 [R],W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003B4H
DSP-OT3 [R],W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003B8H
DSP-OT4 [R],W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003BCH
DSP-OT5 [R],W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003C0H
DSP-OT6 [R],W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003C4H
DSP-OT7 [R],W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003C8H
DSP-AC0 [R],W
-------- -------- -------- 00000000
0003CCH
DSP-AC1 [R],W
00000000 00000000 00000000 00000000
0003D0H
DSP-AC2 [R],W
00000000 00000000 00000000 00000000
0003D4H
∼
0003ECH
−
0003F0H
BSD0 [W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003F4H
BSD1 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003F8H
BSDC [W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003FCH
BSRR [R] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
積和演算回路
( 予約 )
ビットサーチ
モジュール
000400H
DDR0 [R/W] B,H,W
00000000
DDR1 [R/W] B,H,W
00000000
DDR2 [R/W] B,H,W
00000000
DDR3 [R/W] B,H,W
00000000
000404H
DDR5 [R/W] B,H,W
-0000000
DDR6 [R/W] B,H,W
------00
DDR8 [R/W] B,H,W
00000000
DDR9 [R/W] B,H,W
00000000
000408H
DDRA [R/W] B,H,W
---00000
DDRB [R/W] B,H,W
00000000
DDRC [R/W] B,H,W
00000000
DDRD [R/W] B,H,W
----0000
00040CH
DDRE [R/W] B,H,W
00000000
DDRF [R/W] B,H,W
00000000
DDRG [R/W] B,H,W
--000000
DDRH [R/W] B,H,W
--000000
000410H
DDRJ [R/W] B,H,W
00000000
−
DDRL [R/W] B,H,W
-----000
DDRM [R/W] B,H,W
----0000
000414H
DDRP [R/W] B,H,W
--000000
DDRQ [R/W] B,H,W
--000000
DDRR [R/W] B,H,W
--000000
DDRS [R/W] B,H,W
--000000
000418H,
00041CH
CM71-10134-8
ブロック
−
FUJITSU SEMICONDUCTOR LIMITED
ポート
方向
レジスタ
( 予約 )
929
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (8 / 13)
アドレス
レジスタ
ブロック
+0
+1
+2
+3
000420H
PFR0 [R/W] B,H,W
11111111
PFR1 [R/W] B,H,W
11111111
PFR2 [R/W] B,H,W
11111111
PFR3 [R/W] B,H,W
11111111
000424H
PFR5 [R/W] B,H,W
-1111111
PFR6 [R/W] B,H,W
------11
PFR8 [R/W] B,H,W
0000----
PFR9 [R/W] B,H,W
00000000
000428H
−
−
PFRC [R/W] B,H,W
--0-00-0
−
00042CH
−
PFRF [R/W] B,H,W
-------0
PFRG [R/W] B,H,W
--0-00-0
PFRH [R/W] B,H,W
--0-00-0
000430H
PFRJ [R/W] B,H,W
0-0-0-0-
−
−
PFRM [R/W] B,H,W
----0000
000434H
−
PFRQ [R/W] B,H,W
--000000
−
PFRS [R/W] B,H,W
--000000
000438H,
00043CH
−
( 予約 )
000440H
ICR00 [R/W,R] B,H,W
---11111
ICR01 [R/W,R] B,H,W
---11111
ICR02 [R/W,R] B,H,W
---11111
ICR03 [R/W,R] B,H,W
---11111
000444H
ICR04 [R/W,R] B,H,W
---11111
ICR05 [R/W,R] B,H,W
---11111
ICR06 [R/W,R] B,H,W
---11111
ICR07 [R/W,R] B,H,W
---11111
000448H
ICR08 [R/W,R] B,H,W
---11111
ICR09 [R/W,R] B,H,W
---11111
ICR10 [R/W,R] B,H,W
---11111
ICR11 [R/W,R] B,H,W
---11111
00044CH
ICR12 [R/W,R] B,H,W
---11111
ICR13 [R/W,R] B,H,W
---11111
ICR14 [R/W,R] B,H,W
---11111
ICR15 [R/W,R] B,H,W
---11111
000450H
ICR16 [R/W,R] B,H,W
---11111
ICR17 [R/W,R] B,H,W
---11111
ICR18 [R/W,R] B,H,W
---11111
ICR19 [R/W,R] B,H,W
---11111
000454H
ICR20 [R/W,R] B,H,W
---11111
ICR21 [R/W,R] B,H,W
---11111
ICR22 [R/W,R] B,H,W
---11111
ICR23 [R/W,R] B,H,W
---11111
000458H
ICR24 [R/W,R] B,H,W
---11111
ICR25 [R/W,R] B,H,W
---11111
ICR26 [R/W,R] B,H,W
---11111
ICR27 [R/W,R] B,H,W
---11111
00045CH
ICR28 [R/W,R] B,H,W
---11111
ICR29 [R/W,R] B,H,W
---11111
ICR30 [R/W,R] B,H,W
---11111
ICR31 [R/W,R] B,H,W
---11111
000460H
ICR32 [R/W,R] B,H,W
---11111
ICR33 [R/W,R] B,H,W
---11111
ICR34 [R/W,R] B,H,W
---11111
ICR35 [R/W,R] B,H,W
---11111
000464H
ICR36 [R/W,R] B,H,W
---11111
ICR37 [R/W,R] B,H,W
---11111
ICR38 [R/W,R] B,H,W
---11111
ICR39 [R/W,R] B,H,W
---11111
000468H
ICR40 [R/W,R] B,H,W
---11111
ICR41 [R/W,R] B,H,W
---11111
ICR42 [R/W,R] B,H,W
---11111
ICR43 [R/W,R] B,H,W
---11111
00046CH
ICR44 [R/W,R] B,H,W
---11111
ICR45 [R/W,R] B,H,W
---11111
ICR46 [R/W,R] B,H,W
---11111
ICR47 [R/W,R] B,H,W
---11111
000470H
∼
00047CH
−
000480H
RSRR [R/W] B,H,W
1-0-0-00
000484H
CLKR [R/W] B,H,W
-000-000
000488H
∼
0004FCH
930
ポート
機能
レジスタ
割込み
コントローラ
( 予約 )
STCR [R/W] B,H,W
001100-1
TBCR [R/W] B,H,W
00XXX-00
CTBR [W] B,H,W
XXXXXXXX
−
DIVR0 [R/W] B,H,W
00000011
DIVR1 [R/W] B,H,W
00000000
−
FUJITSU SEMICONDUCTOR LIMITED
クロック
制御部
( 予約 )
CM71-10134-8
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (9 / 13)
レジスタ
アドレス
+0
+1
000500H
−
AICR0 [R/W] B,H,W
----1111
000504H
ADCS0 [R/W,W]
B,H,W
0000000-
−
+2
+3
−
ADCH0 [R/W] B,H,W
--00--00
ADMD0 [R/W] B,H,W
00001111
000508H
ADCD000 [R] B,H,W
10----XX XXXXXXXX
ADCD010 [R] B,H,W
10----XX XXXXXXXX
00050CH
ADCD020 [R] B,H,W
10----XX XXXXXXXX
ADCD030 [R] B,H,W
10----XX XXXXXXXX
000510H
−
AICR1 [R/W] B,H,W
----1111
000514H
ADCS1 [R/W,W]
B,H,W
0000000-
−
ADCH1 [R/W] B,H,W
--00--00
ADMD1 [R/W] B,H,W
00001111
ADCD001 [R] B,H,W
10----XX XXXXXXXX
ADCD011 [R] B,H,W
10----XX XXXXXXXX
00051CH
ADCD021 [R] B,H,W
10----XX XXXXXXXX
ADCD031 [R] B,H,W
10----XX XXXXXXXX
−
AICR3 [R/W] B,H,W
----1111
000524H
ADCS3 [R/W,W]
B,H,W
0000000-
−
ADCH3 [R/W] B,H,W
--00--00
ADMD3 [R/W] B,H,W
00001111
ADCD003 [R] B,H,W
10--XXXX XXXXXXXX
ADCD013 [R] B,H,W
10--XXXX XXXXXXXX
00052CH
ADCD023 [R] B,H,W
10--XXXX XXXXXXXX
ADCD033 [R] B,H,W
10--XXXX XXXXXXXX
−
AICR4 [R/W] B,H,W
----1111
000534H
ADCS4 [R/W,W]
B,H,W
0000000-
−
ADCH4 [R/W] B,H,W
--00--00
ADMD4 [R/W] B,H,W
00001111
ADCD004 [R] B,H,W
10--XXXX XXXXXXXX
ADCD014 [R] B,H,W
10--XXXX XXXXXXXX
00053CH
ADCD024 [R] B,H,W
10--XXXX XXXXXXXX
ADCD034 [R] B,H,W
10--XXXX XXXXXXXX
000540H
RCR10 [W] B,H,W
XXXXXXXX
RCR00 [W] B,H,W
XXXXXXXX
000544H
CCRH0 [R/W] B,H,W
00000000
CCRL0 [R/W,R] B,H,W
-0001000
UDCR10 [R] B,H,W
00000000
UDCR00 [R] B,H,W
00000000
−
CSR0 [R/W,R] B,H,W
00000000
−
000560H
SSR4 [R/W,R] B,H,W
00000011
ESCR4 [R/W]/
IBSR4 [R/W,R]
B,H,W
00000000
000564H
BGR41 [R/W] B,H,W
00000000
BGR40 [R/W] B,H,W
00000000
(4 チャネル )
12 ビット
A/D
コンバータ 3
(4 チャネル )
12 ビット
A/D
コンバータ 4
(4 チャネル )
アップダウン
カウンタ 0
( 予約 )
SCR4 [R/W] /
IBCR4 [R/W,R]
B,H,W
00000000
SMR4 [R/W] B,H,W
000-0000
RDR4 [R]/TDR4 [W]H,W
-------0 00000000
000568H
−
ISMK4 [R/W] B,H,W
01111111
ISBA4 [R/W] B,H,W
00000000
00056CH
FBYTE42 [R/W] B,H,W FBYTE41 [R/W] B,H,W
00000000
00000000
FCR41 [R/W] B,H,W
---00100
FCR40 [R/W,R] B,H,W
-0000000
CM71-10134-8
8/10 ビット
A/D
コンバータ 1
−
000538H
000548H
∼
00055CH
(4 チャネル )
−
000528H
000530H
8/10 ビット
A/D
コンバータ 0
−
000518H
000520H
ブロック
FUJITSU SEMICONDUCTOR LIMITED
マルチ
ファンクション
シリアルインタ
フェース 4
931
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (10 / 13)
アドレス
レジスタ
ブロック
+0
+1
+2
+3
000570H
SSR5 [R/W,R] B,H,W
00000011
ESCR5 [R/W]/
IBSR5 [R/W,R]
B,H,W
00000000
SCR5 [R/W] /
IBCR5 [R/W,R]
B,H,W
00000000
SMR5 [R/W] B,H,W
000-0000
000574H
BGR51 [R/W] B,H,W
00000000
BGR50 [R/W] B,H,W
00000000
RDR5 [R]/TDR5 [W]H,W
-------0 00000000
000578H
−
ISMK5 [R/W] B,H,W
01111111
ISBA5 [R/W] B,H,W
00000000
00057CH
FBYTE52 [R/W] B,H,W FBYTE51 [R/W] B,H,W
00000000
00000000
FCR51 [R/W] B,H,W
---00100
FCR50 [R/W,R] B,H,W
-0000000
000580H
BT1TMR [R] B,H,W
00000000 00000000
000584H
000588H
BT1TMCR [R/W] B,H,W
-0000000 00000000
BT1STC [R/W] B
00000000
−
00058CH
000594H
000598H
−
( 予約 )
BT2TMCR [R/W] B,H,W
-0000000 00000000
BT2STC [R/W] B
00000000
−
ベース
タイマ
2
−
BT2PCSR/BT2PRLL [R/W] H,W
XXXXXXXX XXXXXXXX
BT2PDUT/BT2PRLH/BT2DTBF [R/W] H,W
XXXXXXXX XXXXXXXX
−
BT3TMR [R] B,H,W
00000000 00000000
0005A0H
0005A8H
BT1PDUT/BT1PRLH/BT1DTBF [R/W] H,W
XXXXXXXX XXXXXXXX
BT2TMR [R] B,H,W
00000000 00000000
00059CH
0005A4H
ベース
タイマ
1
−
BT1PCSR/BT1PRLL [R/W] H,W
XXXXXXXX XXXXXXXX
000590H
−
( 予約 )
BT3TMCR [R/W] B,H,W
-0000000 00000000
BT3STC [R/W] B
00000000
ベース
タイマ
3
−
BT3PCSR/BT3PRLL [R/W] H,W
XXXXXXXX XXXXXXXX
0005ACH
∼
0005FCH
BT3PDUT/BT3PRLH/BT3DTBF [R/W] H,W
XXXXXXXX XXXXXXXX
−
( 予約 )
000600H
PCR0 [R/W] B,H,W
00000000
PCR1 [R/W] B,H,W
00000000
PCR2 [R/W] B,H,W
00000000
PCR3 [R/W] B,H,W
00000000
000604H
PCR5 [R/W] B,H,W
-0000000
PCR6 [R/W] B,H,W
------00
PCR8 [R/W] B,H,W
00000000
PCR9 [R/W] B,H,W
00000000
000608H
PCRA [R/W] B,H,W
---00000
PCRB [R/W] B,H,W
00000000
PCRC [R/W] B,H,W
00000000
PCRD [R/W] B,H,W
----0000
00060CH
PCRE [R/W] B,H,W
00000000
PCRF [R/W] B,H,W
00000000
PCRG [R/W] B,H,W
--000000
PCRH [R/W] B,H,W
--000000
000610H
PCRJ [R/W] B,H,W
00000000
−
PCRL [R/W] B,H,W
-----000
PCRM [R/W] B,H,W
----0000
000614H
PCRP [R/W] B,H,W
--000000
PCRQ [R/W] B,H,W
--000000
PCRR [R/W] B,H,W
--000000
PCRS [R/W] B,H,W
--000000
000618H
∼
00063CH
932
マルチ
ファンクション
シリアルインタ
フェース 5
−
FUJITSU SEMICONDUCTOR LIMITED
プルアップ
抵抗制御
レジスタ
( 予約 )
CM71-10134-8
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (11 / 13)
レジスタ
アドレス
+0
+1
+2
+3
000640H
ASR0 [R/W] H,W
00000000 00000000 *2
ACR0 [R/W] H,W
1111XX-- --000000 *2
000644H
ASR1 [R/W] H,W
XXXXXXXX XXXXXXXX *2
ACR1 [R/W] H,W
XXXXXX-- --XXXXXX *2
000648H
ASR2 [R/W] H,W
XXXXXXXX XXXXXXXX *2
ACR2 [R/W] H,W
XXXXXX-- --XXXXXX *2
ブロック
00064CH
000650H
000654H
−
000658H
00065CH
000660H
AWR0 [R/W] H,W
0111---- 1111-111 *2
AWR1 [R/W] H,W
XXXX---- XXXX-XXX *2
000664H
AWR2 [R/W] H,W
XXXX---- XXXX-XXX *2
−
外部バス
インタフェース
000668H
00066CH
000670H
−
000674H
000678H
00067CH
000680H
CSER [R/W] B,H
-----001
−
000684H
∼
0007F8H
0007FCH
−
−
−
MODR [W]
XXXXXXXX
( 予約 )
−
000800H
∼
000FFCH
−
001000H
DMASA0 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001004H
DMADA0 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001008H
DMASA1 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00100CH
DMADA1 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001010H
DMASA2 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001014H
DMADA2 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001018H
DMASA3 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00101CH
DMADA3 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001020H
DMASA4 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001024H
DMADA4 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001028H
∼
006FFCH
−
CM71-10134-8
−
FUJITSU SEMICONDUCTOR LIMITED
−
モード
レジスタ
( 予約 )
DMAC
( 予約 )
933
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (12 / 13)
アドレス
レジスタ
+0
+1
+2
+3
007000H
FLCR [R/W,R] B
----X-0-
−
−
−
007004H
FLWC [R/W] B
------011
−
−
−
007008H
00700CH
ブロック
フラッシュ
メモリ
−
007010H
007014H
∼
00701CH
007020H
−
WREN [R/W] H
00000000 00000000
( 予約 )
−
007024H
007028H
−
ワイルド
レジスタ
制御部
00702CH
007030H
WA00 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
007034H
WD00 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007038H
WA01 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
00703CH
WD01 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007040H
WA02 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
007044H
WD02 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007048H
WA03 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
00704CH
WD03 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007050H
WA04 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
007054H
WD04 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007058H
WA05 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
00705CH
WD05 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007060H
WA06 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
007064H
WD06 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007068H
WA07 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
00706CH
WD07 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
934
FUJITSU SEMICONDUCTOR LIMITED
ワイルド
レジスタ
制御部
CM71-10134-8
付録
MB91470/480 シリーズ
付表 A-1 I/O マップ (13 / 13)
アドレス
レジスタ
+0
+1
+2
+3
ブロック
007070H
WA08 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
007074H
WD08 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007078H
WA09 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
00707CH
WD09 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007080H
WA10 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
007084H
WD10 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007088H
WA11 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
00708CH
WD11 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007090H
WA12 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
007094H
WD12 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
007098H
WA13 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
00709CH
WD13 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0070A0H
WA14 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
0070A4H
WD14 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0070A8H
WA15 [R/W] W
-------- ----XXXX XXXXXXXX XXXXXX--
0070ACH
WD15 [R/W] W
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0070B0H
∼
00BFFCH
−
00C000H
∼
00C0FCH
X-RAM ( 係数 RAM) [R/W]
64 x32 ビット
00C100H
∼
00C1FCH
Y-RAM ( 変数 RAM) [R/W]
64 x32 ビット
00C200H
∼
00C3FCH
I-RAM ( 命令 RAM) [R/W]
128 x32 ビット
00C400H
∼
00FFFCH
−
( 予約 )
010000H
∼
0FFFFCH
−
( 予約 )
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
ワイルド
レジスタ
制御部
( 予約 )
積和演算回路
935
付録
MB91470/480 シリーズ
( 注意事項 )
*1：DMACA0 ∼ DMACA4 の下位 16 ビット (DTC[15:0]) は , バイトでのアクセスはできません。
*2：初期値はリセットレベルに依存しますので , INITX="L" 時における初期値を記載しています。
( 注意事項 )
• 予約または ( − ) の領域データは不定です。
• ライトオンリビットのあるレジスタに対してリードモディファイライト (RMW) 系命令を行わな
いでください。
• シリーズによっては初期値が異なる場合があります。詳細に関しては各章を参照してください。
936
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
付録
MB91470/480 シリーズ
付録 B
割込みベクタ
MB91470/480 シリーズのベクタテーブルを示します。
■ 割込みベクタ
付表 B-1 割込みベクタ ( １ / ４ )
割込み番号
オフ
セット
TBR
デフォルトの
アドレス
10 進
16 進
割込み
レベル
リセット
0
00
−
3FCH
000FFFFCH
モードベクタ
1
01
−
3F8H
000FFFF8H
システム予約
2
02
−
3F4H
000FFFF4H
システム予約
3
03
−
3F0H
000FFFF0H
システム予約
4
04
−
3ECH
000FFFECH
システム予約
5
05
−
3E8H
000FFFE8H
システム予約
6
06
−
3E4H
000FFFE4H
コプロセッサ不在トラップ
7
07
−
3E0H
000FFFE0H
コプロセッサエラートラップ
8
08
−
3DCH
000FFFDCH
INTE 命令
9
09
−
3D8H
000FFFD8H
システム予約
10
0A
−
3D4H
000FFFD4H
システム予約
11
0B
−
3D0H
000FFFD0H
ステップトレーストラップ
12
0C
−
3CCH
000FFFCCH
NMI 要求 (tool)
13
0D
−
3C8H
000FFFC8H
未定義命令例外
14
0E
−
3C4H
000FFFC4H
NMI 要求
15
0F
−
3C0H
000FFFC0H
外部割込み 0
16
10
ICR00
3BCH
000FFFBCH
外部割込み 1
17
11
ICR01
3B8H
000FFFB8H
外部割込み 2
18
12
ICR02
3B4H
000FFFB4H
外部割込み 3
19
13
ICR03
3B0H
000FFFB0H
外部割込み 4
20
14
ICR04
3ACH
000FFFACH
外部割込み 5
21
15
ICR05
3A8H
000FFFA8H
外部割込み 6
22
16
ICR06
3A4H
000FFFA4H
外部割込み 7
23
17
ICR07
3A0H
000FFFA0H
割込み要因
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
937
付録
MB91470/480 シリーズ
付表 B-1 割込みベクタ ( ２ / ４ )
割込み番号
オフ
セット
TBR
デフォルトの
アドレス
10 進
16 進
割込み
レベル
リロードタイマ 0
24
18
ICR08
39CH
000FFF9CH
リロードタイマ 1
25
19
ICR09
398H
000FFF98H
ベースタイマ 0( 要因 0/ 要因 1)
26
1A
ICR10
394H
000FFF94H
マルチファンクションシリアルインタフェース 0
(UART 送信完了 / 受信完了 /I2C ステータス )
27
1B
ICR11
390H
000FFF90H
マルチファンクションシリアルインタフェース 1
(UART 送信完了 / 受信完了 /I2C ステータス )
28
1C
ICR12
38CH
000FFF8CH
ベースタイマ 1( 要因 0/ 要因 1)
29
1D
ICR13
388H
000FFF88H
ベースタイマ 2/3( 要因 0/ 要因 1)
アップダウンカウンタ 0
30
1E
ICR14
384H
000FFF84H
DTTI0/DTTI1
31
1F
ICR15
380H
000FFF80H
DMAC0 ( 終了 / エラー )
32
20
ICR16
37CH
000FFF7CH
DMAC1 ( 終了 / エラー )
33
21
ICR17
378H
000FFF78H
DMAC2/3/4 ( 終了 / エラー )
34
22
ICR18
374H
000FFF74H
マルチファンクションシリアルインタフェース 2
(UART 送信完了 / 受信完了 /I2C ステータス )
35
23
ICR19
370H
000FFF70H
マルチファンクションシリアルインタフェース 3
(UART 送信完了 / 受信完了 /I2C ステータス )
36
24
ICR20
36CH
000FFF6CH
マルチファンクションシリアルインタフェース 4
(UART 送信完了 / 受信完了 /I2C ステータス )
37
25
ICR21
368H
000FFF68H
マルチファンクションシリアルインタフェース 5
(UART 送信完了 / 受信完了 /I2C ステータス )
38
26
ICR22
364H
000FFF64H
積和演算回路
39
27
ICR23
360H
000FFF60H
PPG0/PPG1
40
28
ICR24
35CH
000FFF5CH
PPG2/PPG3/PPG8/PPG9
41
29
ICR25
358H
000FFF58H
PPG4/PPG5/PPG10/PPG11
42
2A
ICR26
354H
000FFF54H
PPG6/PPG7/PPG12/PPG13/PPG14/PPG15
43
2B
ICR27
350H
000FFF50H
波形ジェネレータ 0/3( アンダフロー )
44
2C
ICR28
34CH
000FFF4CH
波形ジェネレータ 1/4( アンダフロー )
45
2D
ICR29
348H
000FFF48H
波形ジェネレータ 2/5( アンダフロー )
46
2E
ICR30
344H
000FFF44H
タイムベースタイマオーバフロー
47
2F
ICR31
340H
000FFF40H
外部割込み 8/9/10/11/12/13/14/15
48
30
ICR32
33CH
000FFF3CH
割込み要因
938
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CM71-10134-8
付録
MB91470/480 シリーズ
付表 B-1 割込みベクタ ( ３ / ４ )
割込み番号
オフ
セット
TBR
デフォルトの
アドレス
10 進
16 進
割込み
レベル
フリーランタイマ 0/3( コンペアクリア )
49
31
ICR33
338H
000FFF38H
フリーランタイマ 0/3( ゼロ検出 )
50
32
ICR34
334H
000FFF34H
フリーランタイマ 1/4( コンペアクリア )
51
33
ICR35
330H
000FFF30H
フリーランタイマ 1/4( ゼロ検出 )
52
34
ICR36
32CH
000FFF2CH
フリーランタイマ 2/5( コンペアクリア )
53
35
ICR37
328H
000FFF28H
フリーランタイマ 2/5( ゼロ検出 )
54
36
ICR38
324H
000FFF24H
8/10 ビット A/D コンバータ 2
55
37
ICR39
320H
000FFF20H
8/10 ビット A/D コンバータ 0/
12 ビット A/D コンバータ 3
56
38
ICR40
31CH
000FFF1CH
8/10 ビット A/D コンバータ 1/
12 ビット A/D コンバータ 4
57
39
ICR41
318H
000FFF18H
ICU0/ICU1/ICU4/ICU5 ( 取込み )
58
3A
ICR42
314H
000FFF14H
ICU2/ICU3/ICU6/ICU7 ( 取込み )
59
3B
ICR43
310H
000FFF10H
OCU0/OCU1/OCU6/OCU7 ( 一致 )
60
3C
ICR44
30CH
000FFF0CH
OCU2/OCU3/OCU8/OCU9 ( 一致 )
61
3D
ICR45
308H
000FFF08H
OCU4/OCU5/OCU10/OCU11 ( 一致 )
62
3E
ICR46
304H
000FFF04H
遅延割込み要因ビット
63
3F
ICR47
300H
000FFF00H
システム予約 (REALOS にて使用 )
64
40
−
2FCH
000FFEFCH
システム予約 (REALOS にて使用 )
65
41
−
2F8H
000FFEF8H
システム予約
66
42
−
2F4H
000FFEF4H
システム予約
67
43
−
2F0H
000FFEF0H
システム予約
68
44
−
2ECH
000FFEECH
システム予約
69
45
−
2E8H
000FFEE8H
システム予約
70
46
−
2E4H
000FFEE4H
システム予約
71
47
−
2E0H
000FFEE0H
システム予約
72
48
−
2DCH
000FFEDCH
システム予約
73
49
−
2D8H
000FFED8H
システム予約
74
4A
−
2D4H
000FFED4H
システム予約
75
4B
−
2D0H
000FFED0H
システム予約
76
4C
−
2CCH
000FFECCH
システム予約
77
4D
−
2C8H
000FFEC8H
割込み要因
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FUJITSU SEMICONDUCTOR LIMITED
939
付録
MB91470/480 シリーズ
付表 B-1 割込みベクタ ( ４ / ４ )
割込み番号
オフ
セット
TBR
デフォルトの
アドレス
10 進
16 進
割込み
レベル
システム予約
78
4E
−
2C4H
000FFEC4H
システム予約
79
4F
−
2C0H
000FFEC0H
80
∼
255
50
∼
FF
2BCH
000FFEBCH
INT 命令で使用
∼
000H
∼
000FFCC0H
割込み要因
940
FUJITSU SEMICONDUCTOR LIMITED
−
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MB91470/480 シリーズ
付録 C
付録
各 CPU ステートにおける端子状態
端子の状態に対する語句には以下の意味があります。
■ 各 CPU ステートにおける端子状態
• 入力可能
入力機能が使用可能な状態です。
• 入力不可
入力機能が使用不可な状態です。
• 入力 "0" 固定
入力開放によるリークを防ぐために，内部で入力レベルを "0" に固定しています。
• 出力 Hi-Z
端子駆動用トランジスタを駆動禁止状態にし , 端子をハイインピーダンスにしま
す。
• 直前の状態を保持
本モードになる直前に出力していた状態をそのまま出力します。
つまり , 出力のある内蔵周辺が動作中であればその内蔵周辺に従って出力を行い ,
ポートなどとして出力している場合にはその出力を保持します。
• 外部割込み機能選択許可時入力可能
端子機能を外部割込み要求入力端子に設定し，外部割込み要求を許可している場合
のみ入力できます。
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941
付録
MB91470/480 シリーズ
付表 C-1 端子状態一覧表 (1 / 2)
イニシャライズ時
端子名
機能
P00 ∼ P07
D16 ∼ D23
P10 ∼ P17
D24 ∼ D31
P20 ∼ P27
A00 ∼ A07
P30 ∼ P37
A08 ∼ A15
P50 ∼ P52
CS0X ∼ CS2X
P53
ASX
P54
RDX
P55 ∼ P56
WR0X, WR1X
P60
SYSCLK
P61
RDY
NMIX
NMIX
P80 ∼ P83
INT0 ∼ INT3
P84
INT4/PPG4
P85
INT5/PPG5
P86
INT6/PPG6
P87
INT7/PPG7
P90
INT8/PPG8
P91
INT9/PPG9
P92
INT10/PPG10
P93
INT11/PPG11
P94
INT12/PPG12
P95
INT13/PPG13
P96
INT14/PPG14
P97
INT15/PPG15
PA0 ∼ PA4
ADTG0 ∼ ADTG4
942
INITX = "L"*1 INITX = "H"*2
ストップ時
スリープ時
HIZ = 0
HIZ = 1
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力可能
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
入力不可
入力可能
入力可能
入力可能
入力可能
出力 Hi-Z/
入力 "0" 固定
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力可能
入力可能
入力可能
割込み機能
選択許可時，
入力可能
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力可能
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
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CM71-10134-8
付録
MB91470/480 シリーズ
付表 C-1 端子状態一覧表 (2 / 2)
イニシャライズ時
端子名
機能
PB0 ∼ PB3
AN0-0 ∼ AN0-3
PB4 ∼ PB7
AN1-0 ∼ AN1-3
PC0
AN2-0/SCK4
PC1
AN2-1/SIN4
PC2
AN2-2/SOT4
PC3
AN2-3/SCK5
PC4
AN2-4/SIN5
PC5
AN2-5/SOT5
PC6, PC7
AN2-6, AN2-7
PD0 ∼ PD3
AN2-8 ∼ AN2-11
PE0 ∼ PE3
AN3-0 ∼ AN3-3
PE4 ∼ PE7
AN4-0 ∼ AN4-3
PF0
CLKPOUT
PF1 ∼ PF6
GPIO
PG0,PG3
SCK0, SCK1
PG1,PG4
SIN0, SIN1
PG2,PG5
SOT0, SOT1
PH0,PH3
SCK2, SCK3
PH1,PH4
SIN2, SIN3
PH2,PH5
SOT2, SOT3
PJ0,PJ2,PJ4,PJ6
TIN0 ∼ TIN3
PL0
AIN0
PL1
BIN0
PL2
ZIN0
PM0 ∼ PM3
PPG0 ∼ PPG3
PP0 ∼ PP3
IC0 ∼ IC3
PP4
CKI0
PP5
DTTI0
PQ0 ∼ PQ5
RTO0 ∼ RTO5
PR0 ∼ PR3
IC4 ∼ IC7
PR4
CKI1
PR5
DTTI1
PS0 ∼ PS5
RTO6 ∼ RTO11
INITX = "L"*1 INITX = "H"*2
ストップ時
スリープ時
HIZ = 0
HIZ = 1
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力 "0"
固定
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力可能
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力可能
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
出力 Hi-Z/
PJ1,PJ3,PJ5,PJ7 TOUT0 ∼ TOUT3 入力不可
出力 Hi-Z/
入力可能
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力可能
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力可能
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力可能
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
出力 Hi-Z/
入力不可
出力 Hi-Z/
入力可能
出力 Hi-Z/
直前状態
直前状態保持
保持
入力 "0" 固定
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943
付録
MB91470/480 シリーズ
付表 C-2 端子状態一覧表 ( 外バスモード )
イニシャライズ時
端子名
機能
P00 ∼ P07
D16 ∼ D23
P10 ∼ P17
D24 ∼ D31
P20 ∼ P27
A00 ∼ A07
P30 ∼ P37
A08 ∼ A15
P50 ∼ P52
CS0X ∼ CS2X
P53
ASX
P54
RDX
P55, P56
WR0X, WR1X
P60
SYSCLK
P61
RDY
INITX =
"L"*1
INITX =
"H"*2
出力 Hi-Z
出力 Hi-Z
入力不可
入力不可
ストップ時
スリープ時
HIZ = 0
直前状態
保持
直前状態
保持
HIZ = 1
出力 Hi-Z
入力 "0" 固定
*1 : INITX = "L" ：INITX が "L" の期間の端子状態を示します。
*2 : INITX = "H" ：INITX が "L" から "H" へ遷移した直後の端子状態を示します。
944
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CM71-10134-8
MB91470/480 シリーズ
付録 D
付録
リトルエンディアン領域を利用する際の注意事項
リトルエンディアン領域を利用する際の注意事項を以下の項目ごとに説明します。
• C コンパイラ
• アセンブラ
• リンカ
• デバッガ
■ C コンパイラ (fcc911)
C言語でプログラミングをするにあたって, リトルエンディアン領域に対して次のよう
な操作を行ったときは , 動作が保証できませんのでご注意ください。
- 初期値付き変数の配置
- 構造体代入
- 文字列操作関数を使った文字型配列以外の操作
- 文字列操作関数使用時の -K lib オプションの指定
- double 型 , long double 型の利用
- スタックのリトルエンディアン領域への配置
● 初期値付き変数の配置
リトルエンディアン領域に初期値付きの変数を配置することはできません。
コンパイラには , リトルエンディアンの初期値を生成する機能がありません。リトルエ
ンディアン領域に変数を配置することはできますが , 初期値を設定することはできま
せん。
プログラムの先頭で , 初期値を設定する処理を行ってください。
[ 例 ] リトルエンディアン領域の変数 little_data に初期値を設定する場合
extern int little_data;
void little_init(void) {
little_data = 初期値 ;
}
void main(void) {
little_init();
...
}
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945
付録
MB91470/480 シリーズ
● 構造体代入
構造体どうしの代入を行うとき , コンパイラは最適な転送方法を選択してバイト , ハー
フワード , ワードごとの転送を行います。このため , 通常の領域に割り当てられた構造
体変数とリトルエンディアンの領域に割り当てられた構造体変数の間で構造体代入を
行うと正しい結果が得られません。
構造体のメンバをそれぞれ代入してください。
[ 例 ] リトルエンディアン領域の構造体変数 little_st に構造体代入をする場合
struct tag { char c; int i; } normal_st;
extern struct tag little_st;
#define STRMOVE(DEST,SRC) DEST.c=SRC.c;DEST.i=SRC.i;
void main(void) {
STRMOVE(little_st,normal_st);
}
また , 構造体のメンバの配置はコンパイラごとに違うので , ほかのコンパイラでコンパ
イルされた構造体とは , メンバの配置が違っていることが考えられます。このようなと
きには , 前述の方法においても正しい結果が得られません。
構造体のメンバの配置が一致しないときは , リトルエンディアン領域に構造体変数を
配置しないでください。
● 文字列操作関数を使った文字型配列以外の操作
標準ライブラリとして用意されている文字列操作関数はバイト単位での処理を行いま
す。このため , リトルエンディアン領域に配置された char, unsigned char, signed char 型
以外の型を持つ領域に対し , 文字列操作関数を使った処理を行うと正しい結果が得ら
れません。
このような処理は行わないでください。
[ 不具合例 ] memcpy でのワードデータの転送
int big = 0x01020304;/* ビッグエンディアン領域 */
extern int little;/* リトルエンディアン領域 */
memcpy(&little,&big,4);/* memcpy による転送 */
実行結果
( ビッグエンディアン領域 )
01
02
03
01
( リトルエンディアン領域 )
→ memcpy →
01
02
03
04
03
02
01
となり , ワードデータの転送結果としては誤りになります。
( 正しい結果 )
946
04
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CM71-10134-8
付録
MB91470/480 シリーズ
● 文字列操作関数使用時の -K lib オプションの指定
-K lib オプションを指定すると , コンパイラはいくつかの文字列操作関数に対してイン
ライン展開を行います。このとき , 最適な処理を選択するためにハーフワードまたは
ワードごとの処理に変更される場合があります。このため , リトルエンディアン領域に
対する処理が正しく実行されません。
リトルエンディアン領域に対して文字列操作関数を使った処理を行っているときは , -K
lib オプションを指定しないでください。
-K lib オプションを包含する -O 4 オプションや -K speed オプションも同様に指定しな
いでください。
● double 型 , long double 型の利用
double 型および long double 型へのアクセスは , 上位 1 ワード , 下位 1 ワードをそれぞれ
アクセスする方法で行われます。このため , リトルエンディアン領域に配置された
double 型 , long double 型変数に対するアクセスは正しい結果が得られません。
リトルエンディアン領域に割り当てられた同一型の変数どうしの代入は可能ですが ,
最適化の結果 , これらの代入が定数の代入に置き換えられるときもあります。
double 型および long double 型変数をリトルエンディアン領域に配置しないでくださ
い。
[ 不具合例 ] double 型データの転送
double big = 1.0;
/* ビッグエンディアン領域 */
extern int little;
/* リトルエンディアン領域 */
little = big;
/* double 型データの転送 */
実行結果
3f
( ビッグエンディアン領域 )
f0 00 00 00 00 00
00
→
00
( リトルエンディアン領域 )
00 f0 3f 00 00 00
00
となり , double 型データの転送結果としては誤りになります。
( 正しい結果 )
00
00
00
00
00
00
f0
3f
● スタックのリトルエンディアン領域への配置
リトルエンディアン領域にスタックの一部あるいは全部が配置された場合には動作を
保証しません。
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947
付録
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■ アセンブラ (fasm911)
FR のアセンブラ言語でプログラミングをするにあたって , リトルエンディアン領域に
関して注意すべき項目を以下に示します。
● セクションについて
リトルエンディアン領域は , 主にリトルエンディアン系 CPU とデータ交換を行うこと
を目的としています。そのため , リトルエンディアン領域は初期値のないデータセク
ションとして定義してください。もし , リトルエンディアン領域にコードやスタック ,
初期値付きデータセクションなどの指定をした場合には , 本品種でのアクセス動作は
保証できなくなります。
[例]
/* 正しいリトルエンディアン領域のセクション定義 */
.SECTION Little_Area, DATA, ALIGN=4
Little_Word:
.RES.W 1
Little_Half:
.RES.H 1
Little_Byte:
.RES.B 1
948
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付録
● データのアクセスについて
リトルエンディアン領域へのデータのアクセスを行う場合 , そのデータの値は , エン
ディアンを意識せずにコーディングできます。ただし , リトルエンディアン領域のデー
タへのアクセスは , 必ずデータサイズと同じサイズでアクセスしてください。
[例]
LDI
#0x01020304, r0
LDI
#Little_Word, r1
LDI
#0x0102, r2
LDI
#Little_Half, r3
LDI
#0x01, r4
LDI
#Little_Byte, r5
/* 32 ビットデータは , ST 命令 ( や LD 命令など ) でアクセスします。*/
ST
r0, @r1
/* 16 ビットデータは , STH 命令 ( や LDH 命令など ) でアクセスします。*/
STH
r2, @r3
/* 8 ビットデータは , STB 命令 ( や LDB 命令など ) でアクセスします。*/
STB
r4, @r5
MB91470/480 シリーズでデータサイズと異なるサイズでアクセスした場合には , その
値の保証はできません。例えば , 連続する 2 つの 16 ビットデータを 32 ビットアクセス
命令を使って一度にアクセスした場合にはデータの値の保証はできません。
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949
付録
MB91470/480 シリーズ
■ リンカ (flnk911)
リトルエンディアン領域を使用するプログラムの作成において , リンク時のセクショ
ン配置で注意すべき項目を以下に示します。
● セクション種別の制限
リトルエンディアン領域には , 初期値なしデータセクションのみを配置することがで
きます。
リトルエンディアン領域に初期値付きデータセクション , スタックセクション , および
コードセクションを配置した場合 , リンカの内部では , ビッグエンディアンでアドレス
解決などの演算処理を行っていますので , プログラム動作は 保証できなくなります。
● エラーの未検出
リンカは , リトルエンディアン領域の認識をしていませんので , 上記制限事項に違反し
た配置が行われてもエラーメッセージを通知することはありません。リトルエンディ
アン領域に配置したセクションの内容を十分に確認の上使用してください。
950
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MB91470/480 シリーズ
付録
■ デバッガ (sim911, eml911, mon911)
● シミュレータデバッガ
リトルエンディアン領域を示すようなメモリ空間指定コマンドはありません。した
がって , メモリ操作コマンドやメモリを操作する命令実行は , ビッグエンディアンとし
て扱われます。
● エミュレータデバッガ , モニタデバッガ
以下のコマンドでリトルエンディアン領域をアクセスした場合に , 正常な値として扱
われませんので注意してください。
• set memory/show memory/enter/examine/set watch コマンド
→ 浮動小数点 (single/double) のデータを扱った場合 , 指定した値が設定・表示とも
にできません。
• search memory コマンド
→ ハーフワード , ワードのデータの検索を行った場合 , 指定した値で検索が行われ
ません。
• 行 / 逆アセンブル ( ソースウィンドウの逆アセンブル表示を含む )
→ 正常な命令コードが設定・表示ともにできません ( リトルエンディアン領域に
は , 命令コードを配置しないようにしてください )。
• call/show call コマンド
→ スタック領域がリトルエンディアン領域に置かれた場合 , 正常に 動作しません
( リトルエンディアン領域にスタック領域を配置しないようにしてください )。
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
951
付録
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付録 E
命令一覧表
FR ファミリの命令一覧表です。
■ 命令一覧表
図 E-1 命令一覧表の読み方
ニーモニック
ADD Rj, Rj
*ADD #s5, Rj
,
,
(1)
(2)
型
A
C
,
,
OP
CYC
AG
A4
1
1
,
,
(3)
,
,
(4)
(5)
NZVC
動作
CCCC Ri + Rj -> Rj
CCCC Ri + s5 -> Ri
,
,
,
,
(6)
備考
(7)
(1) 命令名が示されています。
* 印は , CPU 仕様にはなくアセンブラで命令を拡張または追加した拡張命令です。
(2) オペランドに指定可能なアドレッシングモードを記号で示されています。
記号の意味は , 「■ アドレッシングモードの記号」を参照してください。
(3) 命令フォーマットが示されています。
(4) 命令コードが 16 進数表示されています。
(5) マシンサイクル数を表しています。
a： メモリアクセスサイクルであり , Ready 機能により延びる可能性があります。
b： メモリアクセスサイクルであり , Ready 機能により延びる可能性があります。
ただし , LD 動作の対象となるレジスタを直後の命令が参照する場合には , イン
タロックがかかり , 実行サイクル数が＋ 1 されます。
c： 直後の命令が , R15 または SSP または USP に対し , 読出しあるいは書込みを行
う命令であるとき , あるいは命令フォーマット A の命令であるとき , インタロッ
クがかかり , 実行サイクル数はさらに 1 増加して 2 となります。
d： 直後の命令が MDH/MDL を参照する場合 , インタロックがかかり , 実行サイク
ル数は増加して 2 となります。
a, b, c, d とも最小は 1 サイクルです。
(6) フラグ変化を表しています。
フラグ変化
C・・・ 変化する
−・・・ 変化しない
0・・・ クリア
1・・・ セット
フラグの意味
N・・・ ネガティブフラグ
Z・・・ ゼロフラグ
V・・・ オーバフラグ
C・・・ キャリフラグ
(7) 命令動作が表記されています。
952
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付録
■ アドレッシングモードの記号
Ri
: レジスタ直接 (R0 ∼ R15, AC, FP, SP)
Rj
: レジスタ直接 (R0 ∼ R15, AC, FP, SP)
R13
: レジスタ直接 (R13, AC)
Ps
: レジスタ直接 ( プログラムステータスレジスタ )
Rs
: レジスタ直接 (TBR, RP, SSP, USP, MDH, MDL)
Cri
: レジスタ直接 (CR0 ∼ CR15)
CRj
: レジスタ直接 (CR0 ∼ CR15)
#i8
: 符号なし 8 ビット即値 ( − 128 ∼＋ 255)
( 注意事項 ) − 128 ∼− 1 は , ＋ 128 ∼＋ 255 として扱います。
#i20
: 符号なし 20 ビット即値 ( − 0X80000 ∼ 0XFFFFF)
( 注意事項 ) − 0X7FFFF ∼− 1 は , 0X7FFFF ∼ 0XFFFFF として扱い
ます。
#i32
: 符号なし 32 ビット即値 ( − 0X80000000 ∼ 0XFFFFFFFF)
( 注意事項 ) − 0X80000000 ∼− 1 は , 0X80000000 ∼ 0XFFFFFFFF と
して扱います。
CM71-10134-8
#s5
: 符号付き 5 ビット即値 ( − 16 ∼＋ 15)
#s10
: 符号付き 10 ビット即値 ( − 512 ∼＋ 508, 4 の倍数のみ )
#u4
: 符号なし 4 ビット即値 (0 ∼ 15)
#u5
: 符号なし 5 ビット即値 (0 ∼ 31)
#u8
: 符号なし 8 ビット即値 (0 ∼ 255)
#u10
: 符号なし 10 ビット即値 (0 ∼ 1020, 4 の倍数のみ )
@dir8
: 符号なし 8 ビット直接アドレス (0 ∼ 0XFF)
@dir9
: 符号なし 9 ビット直接アドレス (0 ∼ 0X1FE, 2 の倍数のみ )
@dir10
: 符号なし 10 ビット直接アドレス (0 ∼ 0X3FC, 4 の倍数のみ )
label9
: 符号付き 9 ビット分岐アドレス( − 0X100 ∼＋ 0XFC, 2 の倍数のみ )
label12
: 符号付き12ビット分岐アドレス(−0X800∼＋0X7FC, 2の倍数のみ)
label20
: 符号付き 20 ビット分岐アドレス ( − 0X80000 ∼＋ 0X7FFFF)
label32
: 符号付き 32 ビット分岐アドレス ( − 0X80000000 ∼＋ 0X7FFFFFFF)
@Ri
: レジスタ間接 (R0 ∼ R15, AC, FP, SP)
@Rj
: レジスタ間接 (R0 ∼ R15, AC, FP, SP)
@(R13,Rj)
: レジスタ相対間接 (Rj: R0 ∼ R15, AC, FP, SP)
@(R14,disp10)
: レジスタ相対間接 (disp10: − 0X200 ∼ 0X1FC 4 の倍数のみ )
@(R14,disp9)
: レジスタ相対間接 (disp9: − 0X100 ∼ 0XFE 2 の倍数のみ )
@(R14,disp8)
: レジスタ相対間接 (disp8: − 0X80 ∼ 0X7F)
@(R15,udisp6)
: レジスタ相対間接 (udisp6: 0 ∼ 60, 4 の倍数のみ )
@Ri+
: ポストインクリメント付きレジスタ間接 (R0 ∼ R15, AC, FP, SP)
@R13+
: ポストインクリメント付きレジスタ間接 (R13, AC)
@SP+
: スタックポップ
@-SP
: スタックプッシュ
(reglist)
: レジスタリスト
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953
付録
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■ 命令フォーマット
MSB
LSB
16bit
A
P
8
B
Rj
Ri
4
4
OP
i8/O8
Ri
4
8
4
C
OP
u4/m4
Ri
8
4
4
ADD, ADDN, CMP, LSL, LSR, ASR 命令のみ
*C'
OP
s5/u5
Ri
7
5
4
D
P
8
E
P
8
F
954
u8/rel8/dir/
reglist
8
SUB-OP
Ri
4
4
OP
rel11
5
11
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CM71-10134-8
付録
MB91470/480 シリーズ
表 E-1 加減算
ニーモニック
ADD Rj, Ri
ADD #s5, Ri
型
A
C’
OP
CYCLE NZVC
A6
A4
1
1
動作
CCCC Ri+Rj->Ri
CCCC Ri+s5->Ri
ADD #u4, Ri
ADD2 #u4, Ri
ADDN Rj, Ri
ADDN Rj, Ri
*ADDN #s5, Ri
C
C
A
A
C’
A4
A5
A7
A2
A0
1
1
1
1
1
CCCC
CCCC
CCCC
-------
Ri+extu(i4)->Ri
Ri+extu(i4)->Ri
Ri+Rj+c->Ri
Ri+Rj->Ri
Ri+s5->Ri
ADDN #u4, Ri
ADDN2 #u4, Ri
SUB Rj, Ri
SUBC Rj, Ri
SUBN Rj, Ri
C
C
A
A
A
A0
A1
AC
AD
AE
1
1
1
1
1
------CCCC
CCCC
----
Ri+extu(i4)->Ri
Ri+extu(i4)->Ri
Ri-Rj->Ri
Ri-Rj-c->Ri
Ri-Rj->Ri
ニーモニック
CMP Rj, Ri
*CMP #s5, Ri
型
A
C’
AA
A8
1
1
CCCC Ri-Rj
CCCC Ri-s5
CMP #u4, Ri
CMP2 #u4, Ri
C
C
A8
A9
1
1
CCCC Ri-extu(i4)
CCCC Ri-extu(i4)
備考
アセンブラでは上位 1
ビットを符号と見る
ゼロ拡張
マイナス拡張
キャリ付き加算
アセンブラでは上位 1
ビットを符号と見る
ゼロ拡張
マイナス拡張
キャリ付き減算
表 E-2 比較演算
CM71-10134-8
OP
CYCLE NZVC
動作
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備考
アセンブラでは上位 1
ビットを符号と見る
ゼロ拡張
マイナス拡張
955
付録
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表 E-3 論理演算
ニーモニック
AND Rj, Ri
AND Rj, @Ri
ANDH Rj, @Ri
ANDB Rj, @Ri
OR Rj, Ri
OR Rj, @Ri
ORH Rj, @Ri
ORB Rj, @Ri
EOR Rj, Ri
EOR Rj, @Ri
EORH Rj, @Ri
EORB Rj, @Ri
型
A
A
A
A
A
A
A
A
A
A
A
A
OP
CYCLE
NZVC
82
84
85
86
92
94
95
96
9A
9C
9D
9E
1
1+2a
1+2a
1+2a
1
1+2a
1+2a
1+2a
1
1+2a
1+2a
1+2a
CC-CC-CC-CC-CC-CC-CC-CC-CC-CC-CC-CC--
動作
Ri &= Rj
(Ri) &= Rj
(Ri) &= Rj
(Ri) &= Rj
Ri |= Rj
(Ri) |= Rj
(Ri) |= Rj
(Ri) |= Rj
Ri ^= Rj
(Ri) ^= Rj
(Ri) ^= Rj
(Ri) ^= Rj
RMW
○
○
○
○
○
○
○
○
○
備考
ワード
ワード
ハーフワード
バイト
ワード
ワード
ハーフワード
バイト
ワード
ワード
ハーフワード
バイト
表 E-4 ビット操作命令
ニーモニック
BANDL #u4, @Ri
BANDH #u4, @Ri
*BAND #u8, @Ri *1
BORL #u4, @Ri
BORH #u4, @Ri
*BOR #u8, @Ri *2
BEORL #u4, @Ri
BEORH #u4, @Ri
*BEOR #u8, @Ri *3
BTSTL #u4, @Ri
BTSTH #u4, @Ri
型
C
C
OP
80
81
CYCLE NZVC
1+2a
1+2a
----------
C
C
90
91
1+2a
1+2a
----------
C
C
98
99
1+2a
1+2a
C
C
88
89
2+a
2+a
動作
(Ri)&=(0xF0+u4)
(Ri)&=((u4<<4)+0x0F)
(Ri)&=u8
(Ri) ｜ = u4
(Ri) ｜ = (u4<<4)
(Ri) ｜ = u8
---- (Ri) ＾ = u4
---- (Ri) ＾ = (u4<<4)
---- (Ri) ＾ = u8
0C-- (Ri) & u4
CC-- (Ri) & (u4<<4)
RMW
備考
○
○
-
下位 4 ビットを操作
上位 4 ビットを操作
○
○
-
下位 4 ビットを操作
上位 4 ビットを操作
○
○
-
下位 4 ビットを操作
上位 4 ビットを操作
-
下位 4 ビットをテスト
上位 4 ビットをテスト
*1: アセンブラは , u8&0x0F でビットが立っていれば , BANDL を生成し , u8&0xF0 でビットが立って
いれば , BANDH を生成する。BANDL, BANDH 両方生成する場合もある。
*2: アセンブラは , u8&0x0F でビットが立っていれば , BORL を生成し , u8&0xF0 でビットが立ってい
れば , BORH を生成する。BORL, BORH 両方生成する場合もある。
*3: アセンブラは , u8&0x0F でビットが立っていれば , BEORL を生成し , u8&0xF0 でビットが立って
いれば , BEORH を生成する。BEORL, BEORH 両方生成する場合もある。
956
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表 E-5 乗除算
ニーモニック
MUL Rj,Ri
MULU Rj,Ri
MULH Rj,Ri
MULUH Rj,Ri
型
A
A
A
A
OP
CYCLE NZVC
AF
AB
BF
BB
5
5
3
3
CCCCCCCC-CC--
DIV0S Ri
DIV0U Ri
DIV1 Ri
DIV2 Ri
DIV3
DIV4S
E
E
E
E
E
E
97-4
97-5
97-6
97-7
9F-6
9F-7
1
1
d
1
1
1
-------C-C
-C-C
-------
36
-C-C
MDL / Ri -> MDL , MDL % Ri -> MDH
-C-C
MDL / Ri -> MDL , MDL % Ri -> MDH
*DIV Ri *1
*DIVU Ri *2
動作
Ri * Rj -> MDH,MDL
Ri * Rj -> MDH,MDL
Ri * Rj -> MDL
Ri * Rj -> MDL
備考
32bit × 32bit=64bit
符号なし
16bit × 16bit=32bit
符号なし
ステップ演算
32bit/32bit=32bit
表 E-6 シフト
ニーモニック
LSL Rj, Ri
*LSL #u5, Ri(u5:0 ∼ 31)
LSL #u4, Ri
LSL2 #u4, Ri
LSR Rj, Ri
*LSR #u5, Ri(u5:0 ∼ 31)
LSR #u4, Ri
LSR2 #u4, Ri
ASR Rj, Ri
*ASR #u5, Ri (u5:0 ∼ 31)
ASR #u4, Ri
ASR2 #u4, Ri
OP
型
A
C’
C
C
A
C’
C
C
A
C’
C
C
CYCLE NZVC
B6
B4
B4
B5
B2
B0
B0
B1
BA
B8
B8
B9
1
1
1
1
1
1
1
1
1
1
1
1
CC-C
CC-C
CC-C
CC-C
CC-C
CC-C
CC-C
CC-C
CC-C
CC-C
CC-C
CC-C
動作
Ri << Rj -> Ri
Ri << u5 -> Ri
Ri << u4 -> Ri
Ri <<(u4+16) -> Ri
Ri >> Rj -> Ri
Ri >> u5 -> Ri
Ri >> u4 -> Ri
Ri >>(u4+16) -> Ri
Ri >> Rj -> Ri
Ri >> u5 -> Ri
Ri >> u4 -> Ri
Ri >>(u4+16) -> Ri
備考
論理シフト
論理シフト
算術シフト
表 E-7 即値セット /16 ビット /32 ビット即値転送命令
ニーモニック
LDI:32 #i32, Ri
LDI:20 #i20, Ri
LDI:8 #i8, Ri
*LDI # {i8|i20|i32} ,Ri *3
型
E
C
B
OP
9F-8
9B
C0
CYCLE NZVC
3
2
1
----------
動作
i32 -> Ri
i20 -> Ri
i8 -> Ri
備考
上位 12 ビットはゼロ拡張
上位 24 ビットはゼロ拡張
{i8 ｜ i20 ｜ i32} -> Ri
*1: DIV0S, DIV1 × 32, DIV2, DIV3, DIV4S を生成する。命令コード長は , 72 バイトとなる。
*2: DIV0U, DIV1 × 32 を生成する。命令コード長は , 66 バイトとなる。
*3: 即値が絶対値の場合は , i8, i20, i32 の選択はアセンブラが自動的に行う。
即値が , 相対値または外部参照シンボルを含む場合は , i32 が選択される。
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表 E-8 メモリロード
ニーモニック
LD @Rj, Ri
LD @(R13,Rj), Ri
LD @(R14,disp10),Ri
LD @(R15,udisp6),Ri
LD @R15+, Ri
LD @R15+, Rs
LD @R15+, PS
LDUH @Rj, Ri
LDUH @(R13,Rj), Ri
LDUH @(R14,disp9), Ri
LDUB @Rj, Ri
LDUB @(R13,Rj), Ri
LDUB @(R14,disp8), Ri
*:
型
A
A
B
C
E
E
E
A
A
B
A
A
B
OP
04
00
2
03
07-0
07-8
07-9
05
01
4
06
02
6
CYCLE NZVC
b
b
b
b
b
b
1+a+b
b
b
b
b
b
b
------------------CCCC
-------------------
動作
(Rj)->Ri
(R13+Rj)->Ri
(R14+disp10)->Ri
(R15+udisp6)->Ri
(R15)->Ri,R15+=4
(R15)->Rs,R15+=4
(R15)->PS, R15+=4
(Rj)->Ri
(R13+Rj)->Ri
(R14+disp9)->Ri
(Rj)->Ri
(R13+Rj)->Ri
(R14+disp8)->Ri
備考
Rs：特殊レジスタ
*
ゼロ拡張
ゼロ拡張
ゼロ拡張
ゼロ拡張
ゼロ拡張
ゼロ拡張
ハード仕様の o8, o4 のフィールドには , 次のようにアセンブラが計算して値を設定します。
disp10/4 → o8, disp9/2 → o8, disp8 → o8, disp10, disp9, disp8 は符号付き , udisp6/4 → o4 udisp6 は符号
なし。
表 E-9 メモリストア
ニーモニック
ST Ri,@Rj
ST Ri,@(R13,Rj)
ST Ri,@(R14,disp10)
ST Ri,@(R15,udisp6)
ST Ri,@-R15
ST Rs,@-R15
ST PS,@-R15
STH Ri,@Rj
STH Ri,@(R13,Rj)
STH Ri,@(R14,disp9)
STB Ri,@Rj
STB Ri,@(R13,Rj)
STB Ri,@(R14,disp8)
*:
型
A
A
B
C
E
E
E
A
A
B
A
A
B
OP
14
10
3
13
17-0
17-8
17-9
15
11
5
16
12
7
CYCLE NZVC
a
a
a
a
a
a
a
a
a
a
a
a
a
----------------------------------------
動作
Ri->(Rj)
Ri->(R13+Rj)
Ri->(R14+disp10)
Ri->(R15+udisp6)
R15-=4,Ri->(R15)
R15-=4, Rs->(R15)
R15-=4, PS->(R15)
Ri->(Rj)
Ri->(R13+Rj)
Ri->(R14+disp9)
Ri->(Rj)
Ri->(R13+Rj)
Ri->(R14+disp8)
備考
ワード
ワード
ワード
Rs：特殊レジスタ
*
ハーフワード
ハーフワード
ハーフワード
バイト
バイト
バイト
ハード仕様の o8, o4 のフィールドには , 次のようにアセンブラが計算して値を設定します。
disp10/4 → o8, disp9/2 → o8, disp8 → o8, disp10, disp9, disp8 は符号付き , udisp6/4 → o4 udisp6 は , 符
号なし。
表 E-10 レジスタ間転送
MOV
MOV
MOV
MOV
MOV
ニーモニック
Rj, Ri
Rs, Ri
Ri, Rs
PS, Ri
Ri, PS
型
A
A
E
E
E
OP
8B
B7
B3
17-1
07-1
CYCLE NZVC
1
1
1
1
c
------------CCCC
動作
Rj -> Ri
Rs -> Ri
Ri -> Rs
PS -> Ri
Ri -> PS
備考
汎用レジスタ間転送
Rs：特殊レジスタ
Rs：特殊レジスタ
*
*: 特殊レジスタ Rs : TBR, RP, USP, SSP, MDH, MDL
958
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表 E-11 通常分岐 ( 遅延なし )
OP
CYCLE NZVC
ニーモニック
JMP @Ri
CALL label12
CALL @Ri
RET
INT #u8
型
E
E
F
E
D
97-0
D0
97-1
97-2
1F
2
2
2
2
3+3a
----------------
INTE
E
9F-3
3+3a
----
RETI
BRA label9
BNO label9
BEQ label9
E
D
D
D
97-3
E0
E1
E2
2+2A
2
1
2/1
CCCC
----------
BNE label9
BC label9
BNC label9
BN label9
BP label9
BV label9
BNV label9
BLT label9
BGE label9
BLE label9
BGT label9
BLS label9
BHI label9
D
D
D
D
D
D
D
D
D
D
D
D
D
E3
E4
E5
E6
E7
E8
E9
EA
EB
EC
ED
EE
EF
2/1
2/1
2/1
2/1
2/1
2/1
2/1
2/1
2/1
2/1
2/1
2/1
2/1
----------------------------------------
動作
備考
Ri -> PC
PC+2->RP ,PC+2+(label12-PC-2)->PC
PC+2->RP ,Ri->PC
RP -> PC
リターン
SSP-=4,PS->(SSP),SSP-=4,PC+2->(SSP),
0->I フラグ , 0->S フラグ ,
(TBR+0x3FC-u8 × 4)->PC
SSP-=4,PS->(SSP),SSP-=4,PC+2->(SSP),
0->S フラグ , (TBR+l0x3D8)->PC
−
エミュレータ用
(R15)->PC,R15-=4, (R15)->PS,R15-=4
PC+2+(label9-PC-2)->PC
非分岐
if(Z==1) then
PC+2+(label9-PC-2)->PC
↑ s/Z==0
↑ s/C==1
↑ s/C==0
↑ s/N==1
↑ s/N==0
↑ s/V==1
↑ s/V==0
↑ s/V xor N==1
↑ s/V xor N==0
↑ s/(V xor N) or Z==1
↑ s/(V xor N) or Z==0
↑ s/C or Z==1
↑ s/C or Z==0
( 注意事項 ) ・ CYCLE 数の「2/1」は , 分岐するとき 2, 分岐しないとき 1 であることを示します。
・ ハード仕様の rel11, rel8 のフィールドには , 次のようにアセンブラが計算して値を設定
します。
(label12-PC-2)/2 → rel11, (label9-PC-2)/2 → rel8, label12, label9 は符号付き。
・ RETI 命令を実行するときは S フラグが "0" であることが必要です。
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表 E-12 遅延分岐
OP
CYCLE NZVC
ニーモニック
JMP:D @Ri
CALL:D label12
CALL:D @Ri
RET:D
BRA:D label9
BNO:D label9
BEQ:D label9
型
E
F
E
E
D
D
D
9F-0
D8
9F-1
9F-2
F0
F1
F2
1
1
1
1
1
1
1
----------------------
BNE:D label9
BC:D label9
BNC:D label9
BN:D label9
BP:D label9
BV:D label9
BNV:D label9
BLT:D label9
BGE:D label9
BLE:D label9
BGT:D label9
BLS:D label9
BHI:D label9
D
D
D
D
D
D
D
D
D
D
D
D
D
F3
F4
F5
F6
F7
F8
F9
FA
FB
FC
FD
FE
FF
1
1
1
1
1
1
1
1
1
1
1
1
1
----------------------------------------
動作
備考
Ri -> PC
PC+4->RP ,PC+2+(label12-PC-2)->PC
PC+4->RP ,Ri->PC
RP -> PC
リターン
PC+2+(label9-PC-2)->PC
非分岐
if(Z==1) then
PC+2+(label9-PC-2)->PC
↑ s/Z==0
↑ s/C==1
↑ s/C==0
↑ s/N==1
↑ s/N==0
↑ s/V==1
↑ s/V==0
↑ s/V xor N==1
↑ s/V xor N==0
↑ s/(V xor N) or Z==1
↑ s/(V xor N) or Z==0
↑ s/C or Z==1
↑ s/C or Z==0
( 注意事項 ) ・ ハード仕様の rel11, rel8 のフィールドには , 次のようにアセンブラが計算して値を設定
します。
(label12-PC-2)/2 → rel11, (label9-PC-2)/2 → rel8, label12, label9 は符号付き。
・ 遅延分岐は必ず次の命令 ( 遅延スロット ) を実行してから分岐します。
・ 遅延スロットに置くことができる命令は, すべての1サイクル, a, b, c, dサイクル命令で
す。複数サイクル命令は置けません。
960
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CM71-10134-8
付録
MB91470/480 シリーズ
表 E-13 その他
ニーモニック
NOP
ANDCCR #u8
ORCCR #u8
STILM #u8
OP
CYCLE NZVC
9F-A
83
93
87
A3
1
c
c
1
1
---cccc
cccc
-------
何も変化しない
CCR and u8 -> CCR
CCR or u8 -> CCR
i8 -> ILM
R15 += s10
-
E
E
E
E
97-8
97-9
97-A
97-B
1
1
1
1
-------------
-
LDM0 (reglist)
D
8C
*5
----
LDM1 (reglist)
D
8D
*5
----
符号拡張 8->32bit
ゼロ拡張 8->32bit
符号拡張 16->32bit
ゼロ拡張 16->32bit
(R15)->reglist,
R15 インクリメント
(R15)->reglist,
R15 インクリメント
(R15)->reglist,
R15 インクリメント
R15 デクリメント ,
reglist->(R15)
R15 デクリメント ,
reglist->(R15)
R15 デクリメント ,
reglist->(R15)
R14 -> (R15 - 4),
R15 - 4 -> R14,
R15 - u10 -> R15
R14 + 4 -> R15,
(R15 - 4) -> R14
Ri -> TEMP
(Rj) -> Ri
TEMP -> (Rj)
ADDSP #s10 *1
EXTSB Ri
EXTUB Ri
EXTSH Ri
EXTUH Ri
----
*LDM (reglist)
*2
STM0 (reglist)
D
8E
*6
----
STM1 (reglist)
D
8F
*6
----
*STM (reglist)
----
*3
ENTER #u10
D
0F
1+a
----
*4
LEAVE
E
9F-9
b
----
XCHB @Rj, Ri
A
8A
2a
----
動作
RMW
型
E
D
D
D
D
備考
ILM 即値セット
ADD SP 命令
-
ロードマルチ R0-R7
-
ロードマルチ R8-R15
-
ロードマルチ R0-R15
-
ストアマルチ R0-R7
-
ストアマルチ R8-R15
-
ストアマルチ R0-R15
-
関数の入口処理
-
関数の出口処理
○
セマフォ管理用
バイトデータ
*1: s10 はアセンブラが , s10/4 を計算して s8 にして値を設定する。s10 は符号付き。
*2: reglist で , R0 ∼ R7 のいずれかの指定があれば , LDM0 を生成し , R8 ∼ R15 のいずれかの指定があ
れば , LDM1 を生成する。LDM0, LDM1 両方生成する場合もある。
*3: reglist で , R0 ∼ R7 のいずれかの指定があれば , STM0 を生成し , R8 ∼ R15 のいずれかの指定があ
れば , STM1 を生成する。STM1, STM0 両方生成する場合もある。
*4: u10 はアセンブラが , u10/4 を計算して u8 にして値を設定する。u10 は符号なし。
*5: LDM0 (reglist) , LDM1 (reglist) の実行サイクル数は , 指定されたレジスタ数が n のとき ,
a × (n − 1) ＋ b ＋ 1 サイクルとなります。
*6: STM0 (reglist), STM1 (reglist) の実行サイクル数は , 指定されたレジスタ数が n のとき ,
a × n ＋ 1 サイクルとなります。
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表 E-14 20 ビット通常分岐マクロ命令
ニーモニック
*CALL20 label20,Ri
動作
次の命令のアドレス ->RP,
label20->PC
label20->PC
if(Z==1) then label20->PC
↑ s/Z==0
↑ s/C==1
↑ s/C==0
↑ s/N==1
↑ s/N==0
↑ s/V==1
↑ s/V==0
↑ s/V xor N==1
↑ s/V xor N==0
↑ s/(V xor N) or Z==1
↑ s/(V xor N) or Z==0
↑ s/C or Z==1
↑ s/C or Z==0
*BRA20 label20,Ri
*BEQ20 label20,Ri
*BNE20 label20,Ri
*BC20 label20,Ri
*BNC20 label20,Ri
*BN20 label20,Ri
*BP20 label20,Ri
*BV20 label20,Ri
*BNV20 label20,Ri
*BLT20 label20,Ri
*BGE20 label20,Ri
*BLE20 label20,Ri
*BGT20 label20,Ri
*BLS20 label20,Ri
*BHI20 label20,Ri
備考
Ri: テンポラリレジスタ 参考 1 参照
Ri: テンポラリレジスタ 参考 2
Ri: テンポラリレジスタ 参考 3
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
[ 参考 1] CALL20
(1) label20-PC-2 が , − 0x800 ∼＋ 0x7fe の場合は , 次のように命令を生成します。
CALL label12
(2) label20-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
LDI:20 #label20,Ri
CALL@Ri
[ 参考 2] BRA20
(1) label20-PC-2 が , − 0x100 ∼＋ 0xfe の場合は , 次のように命令を生成します。
BRA label9
(2) label20-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
LDI:20 #label20,Ri
JMP
@Ri
[ 参考 3] Bcc20
(1) label20-PC-2 が , − 0x100 ∼＋ 0xfe の場合は , 次のように命令を生成します。
Bcc label9
(2) label20-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
Bxcc false
xcc は cc の背反条件
LDI:20 #label20,Ri
JMP
@Ri
false:
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表 E-15 20 ビット遅延分岐マクロ命令
ニーモニック
*CALL20:D label20,Ri
*BRA20:D label20,Ri
*BEQ20:D label20,Ri
*BNE20:D label20,Ri
*BC20:D label20,Ri
*BNC20:D label20,Ri
*BN20:D label20,Ri
*BP20:D label20,Ri
*BV20:D label20,Ri
*BNV20:D label20,Ri
*BLT20:D label20,Ri
*BGE20:D label20,Ri
*BLE20:D label20,Ri
*BGT20:D label20,Ri
*BLS20:D label20,Ri
*BHI20:D label20,Ri
動作
次の命令のアドレス +2->RP,
label20->PC
label20->PC
if(Z==1) then label20->PC
↑ s/Z==0
↑ s/C==1
↑ s/C==0
↑ s/N==1
↑ s/N==0
↑ s/V==1
↑ s/V==0
↑ s/V xor N==1
↑ s/V xor N==0
↑ s/(V xor N) or Z==1
↑ s/(V xor N) or Z==0
↑ s/C or Z==1
↑ s/C or Z==0
備考
Ri: テンポラリレジスタ 参考 1 参照
Ri: テンポラリレジスタ 参考 2 参照
Ri: テンポラリレジスタ 参考 3 参照
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
[ 参考 1] CALL20:D
(1) label20-PC-2 が , − 0x800 ∼＋ 0x7fe の場合は , 次のように命令を生成します。
CALL:D label12
(2) label20-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
LDI:20 #label20,Ri
CALL:D @Ri
[ 参考 2] BRA20:D
(1) label20-PC-2 が , − 0x100 ∼＋ 0xfe の場合は , 次のように命令を生成します。
BRA:D label9
(2) label20-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
LDI:20 #label20,Ri
JMP:D @Ri
[ 参考 3] Bcc20:D
(1) label20-PC-2 が , − 0x100 ∼＋ 0xfe の場合は , 次のように命令を生成します。
Bcc:D label9
(2) label20-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
Bxcc false
xcc は , cc の背反条件
LDI:20 #label20,Ri
JMP:D @Ri
false:
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表 E-16 32 ビット通常分岐マクロ命令
ニーモニック
*CALL32 label32,Ri
動作
次の命令のアドレス ->RP,
label32->PC
label32->PC
if(Z==1) then label32->PC
↑ s/Z==0
↑ s/C==1
↑ s/C==0
↑ s/N==1
↑ s/N==0
↑ s/V==1
↑ s/V==0
↑ s/V xor N==1
↑ s/V xor N==0
↑ s/(V xor N) or Z==1
↑ s/(V xor N) or Z==0
↑ s/C or Z==1
↑ s/C or Z==0
*BRA32 label32,Ri
*BEQ32 label32,Ri
*BNE32 label32,Ri
*BC32 label32,Ri
*BNC32 label32,Ri
*BN32 label32,Ri
*BP32 label32,Ri
*BV32 label32,Ri
*BNV32 label32,Ri
*BLT32 label32,Ri
*BGE32 label32,Ri
*BLE32 label32,Ri
*BGT32 label32,Ri
*BLS32 label32,Ri
*BHI32 label32,Ri
備考
Ri: テンポラリレジスタ 参考 1 参照
Ri: テンポラリレジスタ 参考 2 参照
Ri: テンポラリレジスタ 参考 3 参照
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
[ 参考 1] CALL32
(1) label32-PC-2 が , − 0x800 ∼＋ 0x7fe の場合は , 次のように命令を生成します。
CALL label12
(2) label32-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
LDI:32 #label32,Ri
CALL @Ri
[ 参考 2] BRA32
(1) label32-PC-2 が , − 0x100 ∼＋ 0xfe の場合は , 次のように命令を生成します。
BRA label9
(2) label32-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
LDI:32 #label32,Ri
JMP
@Ri
[ 参考 3] Bcc32
(1) label32-PC-2 が , − 0x100 ∼＋ 0xfe の場合は , 次のように命令を生成します。
Bcc label9
(2) label32-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
Bxcc false
xcc は , cc の背反条件
LDI:32 #label32,Ri
JMP
@Ri
false:
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表 E-17 32 ビット遅延分岐マクロ命令
ニーモニック
*CALL32D label32,Ri
動作
次の命令のアドレス +2->RP,
label32->PC
label32->PC
if(Z==1) then label32->PC
↑ s/Z==0
↑ s/C==1
↑ s/C==0
↑ s/N==1
↑ s/N==0
↑ s/V==1
↑ s/V==0
↑ s/V xor N==1
↑ s/V xor N==0
↑ s/(V xor N) or Z==1
↑ s/(V xor N) or Z==0
↑ s/C or Z==1
↑ s/C or Z==0
*BRA32:D label32,Ri
*BEQ32:D label32,Ri
*BNE32:D label32,Ri
*BC32:D label32,Ri
*BNC32:D label32,Ri
*BN32:D label32,Ri
*BP32:D label32,Ri
*BV32:D label32,Ri
*BNV32:D label32,Ri
*BLT32:D label32,Ri
*BGE32:D label32,Ri
*BLE32:D label32,Ri
*BGT32:D label32,Ri
*BLS32:D label32,Ri
*BHI32:D label32,Ri
備考
Ri: テンポラリレジスタ 参考 1 参照
Ri: テンポラリレジスタ 参考 2 参照
Ri: テンポラリレジスタ 参考 3 参照
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
[ 参考 1] CALL32:D
(1) label32-PC-2 が , − 0x800 ∼＋ 0x7fe の場合は , 次のように命令を生成します。
CALL:D label12
(2) label32-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
LDI:32 #label32,Ri
CALL:D @Ri
[ 参考 2] BRA32:D
(1) label32-PC-2 が , − 0x100 ∼＋ 0xfe の場合は , 次のように命令を生成します。
BRA:D label9
(2) label32-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
LDI:32 #label32,Ri
JMP:D @Ri
[ 参考 3] Bcc32:D
(1) label32-PC-2 が , − 0x100 ∼＋ 0xfe の場合は , 次のように命令を生成します。
Bcc:D label9
(2) label32-PC-2 が , (1) の範囲外の場合および外部参照シンボルを含む場合は , 次のように命令を生成
します。
Bxcc false
xcc は , cc の背反条件
LDI:32 #label32,Ri
JMP:D @Ri
false:
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付録
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表 E-18 ダイレクトアドレッシング
ニーモニック
DMOV @dir10, R13
DMOV R13, @dir10
DMOV @dir10, @R13+
DMOV @R13+, @dir10
DMOV @dir10, @-R15
DMOV @R15+, @dir10
DMOVH @dir9, R13
DMOVH R13, @dir9
DMOVH @dir9, @R13+
DMOVH @R13+, @dir9
DMOVB @dir8, R13
DMOVB R13, @dir8
DMOVB @dir8, @R13+
DMOVB @R13+, @dir8
( 注意事項 )
型
D
D
D
D
D
D
D
D
D
D
D
D
D
D
OP
CYCLE
NZVC
08
18
0C
1C
0B
1B
09
19
0D
1D
0A
1A
0E
1E
b
a
2a
2a
2a
2a
b
a
2a
2a
b
a
2a
2a
-------------------------------------------
動作
(dir10)-> R13
R13 ->(dir10)
(dir10)->(R13),R13+=4
(R13)->(dir10),R13+=4
R15-=4, (R15)->(dir10)
(R15)->(dir10),R15+=4
(dir9)-> R13
R13 ->(dir9)
(dir9)->(R13),R13+=2
(R13)->(dir9),R13+=2
(dir8)-> R13
R13 ->(dir8)
(dir8)->(R13),R13++
(R13)->(dir8),R13++
備考
ワード
ワード
ワード
ワード
ワード
ワード
ハーフワード
ハーフワード
ハーフワード
ハーフワード
バイト
バイト
バイト
バイト
dir8, dir9, dir10 フィールドには , 次のようにアセンブラが計算して値を設定します。
dir8 → dir, dir9/2 → dir, dir10/4 → dir dir8, dir9, dir10 は符号なし。
表 E-19 リソース命令
ニーモニック
LDRES @Ri+, #u4
型
C
OP
CYCLE
NZVC
BC
a
----
STRES #u4, @Ri+
C
BD
a
----
( 注意事項 )
動作
(Ri)->u4 のリソース
Ri+=4
u4 のリソース ->(Ri)
Ri+=4
備考
u4: チャネル番号
u4: チャネル番号
本品種では , チャネル番号を持つリソースを搭載していないので , 使用できません。
表 E-20 コプロセッサ制御命令
{CRi ｜ CRj} := CR0 ｜ CR1 ｜ CR2 ｜ CR3 ｜ CR4 ｜ CR5 ｜ CR6 ｜ CR7 ｜ CR8 ｜ CR9 ｜ CR10 ｜
CR11 ｜ CR12 ｜ CR13 ｜ CR14 ｜ CR15
u4: チャネル指定
u8: コマンド指定
COPOP
COPLD
COPST
COPSV
ニーモニック
#u4, #u8, CRj, Cri
#u4, #u8, Rj, Cri
#u4, #u8, CRj, Ri
#u4, #u8, CRj, Ri
( 注意事項 )
966
型
E
E
E
E
OP
CYCLE
NZVC
9F-C
9F-D
9F-E
9F-F
2+a
1+2a
1+2a
1+2a
-------------
動作
演算指示
Rj -> CRi
CRj -> Ri
CRj -> Ri
備考
エラートラップなし
本品種では , コプロセッサを搭載していないため使用できません。
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付録
MB91470/480 シリーズ
付録 F
使用上の注意
MB91470/480 シリーズを使用する際の注意事項を示します。
■ 共通事項
● クロック制御部
INITX の "L" 入力時には , 発振安定待ち時間を確保してください。
● 兼用ポートの機能切換え
PORT と兼用端子の切換えは , PFR ( ポートファンクションレジスタ ) で行います。た
だし , バス端子は外バスの設定により切り換わります。
● D-bus メモリ
コード領域を D-bus 上のメモリに設定しないでください。
D-bus へは命令フェッチを行いませんので , D-bus 領域へ命令フェッチを行った場合 ,
誤ったデータをコードとして解釈するため , 暴走する可能性があります。
● 低消費電力モード
• スタンバイモードに入れる場合は, 同期スタンバイモード (TBCR:タイムベースカウ
ンタ制御レジスタの bit8:SYNCS ビットにて設定します ) を使用した上で , 以下の
シーケンスを必ず使用してください。
------------------------------------------------------------------------------------------------------------------// -- STCR ライト
LDI
#_STCR,R0
// STCR レジスタ (0x0481)
LDI
#value_of_standby, R1
// value_of_standby は , STCR へのライトデータ
STB
R1,@R0
// STCR へのライト
// -- CTBR ライト
LDI
#_CTBR,R2
// CTBR レジスタ (0x0483)
LDI
#0xA5,R1
// クリアコマンド (1)
STB
R1,@R2
// CTBR への A5H ライト
LDI
#0x5A,R1
// クリアコマンド (2)
STB
R1,@R2
// CTBR への 5AH ライト
( タイムベースカウンタクリア )
LDUB
@R0,R1
// STCR リード ( 同期スタンバイ遷移開始 )
LDUB
@R0,R1
// STCR ダミーリード
NOP
// タイミング調整用 NOP × 5
NOP
NOP
NOP
NOP
------------------------------------------------------------------------------------------------------------------CM71-10134-8
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967
付録
MB91470/480 シリーズ
• モニタデバッガを使用される場合は , 以下のことを行わないでください。
- 上記の命令列に対して , ブレークポイントを設定しないでください。
- 上記の命令列に対して , ステップ実行を行わないでください。
● PS レジスタに関する注意事項
一部の命令で PS レジスタを先行処理しているため , 下記の例外動作により , デバッガ
使用時に割込み処理ルーチンでブレークしたり , PS フラグの表示内容が更新されたり
する場合があります。
いずれの場合も , EIT から復帰後以降に , 正しく再処理を行うように設計されています
ので , EIT 前後の動作は仕様どおりの処理を行います。
• DIV0U/DIV0S 命令の直前の命令で , (a) ユーザ割込み・NMI を受け付けた場合 , (b)
ステップ実行を行った場合 , (c) データイベントまたはエミュレータメニューにてブ
レークした場合 , 以下のような動作を行う場合があります。
(1) D0, D1 フラグが先行して更新されます。
(2) EIT 処理ルーチン ( ユーザ割込み・NMI, またはエミュレータ ) を実行します。
(3) EIT から復帰後 , DIV0U/DIV0S 命令が実行され , D0/D1 フラグが (1) と同じ値に
更新されます。
• ユーザ割込み・NMI 要因が発生している状態で割込みを許可するために ORCCR,
STILM, MOV Ri, PS の各命令が実行されると , 以下のような動作を行います。
(1) PS レジスタが先行して更新されます。
(2) EIT 処理ルーチン ( ユーザ割込み・NMI) を実行します。
(3) EIT から復帰後 , 上記の命令が実行され , PS レジスタが (1) と同じ値に更新され
ます。
● ウォッチドッグタイマ機能について
MB91470/480 シリーズが備えているウォッチドッグタイマ機能は , プログラムが一定
時間内にリセット延期動作を行うことを監視し , プログラムの暴走によりリセット延
期動作が行われなかったときに , CPU をリセットするための機能です。そのため , いっ
たんウォッチドッグタイマ機能を有効にすると , リセットをかけるまで動作を続けま
す。
例外として , CPU のプログラム実行が停止する条件では自動的にリセット延期を行い
ます。この例外にあてはまる条件については ,「3.11.8 クロック制御部の周辺回路 ■
タイムベースカウンタ ●ウォッチドッグタイマの [ ウォッチドッグタイマの一時停
止 ( 自動発生延期 ) ]」を参照してください。
968
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付録
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■ デバッグ関連の注意事項
● RETI 命令のステップ実行
ステップ実行する際 , 割込みが頻繁に発生する環境下では , RETI をステップ実行後に
該当する割込み処理ルーチンだけを繰り返して実行します。その結果 , メインルーチン
や割込みレベルの低いプログラムの実行が行われなくなります。
回避のために , RETI 命令をステップ実行しないでください。または , 該当割込みルー
チンのデバッグが不要になった段階で , 該当する割込みを禁止してデバッグを行って
ください。
● オペランドブレーク
システムスタックポインタのアドレスを含む領域に対するアクセスを データイベント
ブレークの対象に設定しないでください。
● フラッシュメモリの未使用領域実行
フラッシュメモリの未使用領域 ( データが "0XFFFFB") を誤って実行してしまうと , ブ
レークを受け付けない状態になってしまいます。これを回避するために , デバッガの
コードイベントのアドレスマスク機能を使用して , 未使用領域の命令アクセス時にブ
レークさせることを推奨します。
● NMI 要求 (tool) に対する割込みハンドラ
ICE 未接続の状態において , ICE からのブレーク要求のみでセットされる要因フラグ
が , DSU 端子へのノイズなどの影響で誤って立ってしまった場合の誤動作を防ぐため ,
次のプログラムを割込みハンドラに追加してください。
なお , このプログラムを追加した状態で ICE を使用しても問題ありません。
追加場所
次の割込みハンドラ
割込み要因
：NMI 要求 (tool)
割込み番号
：13 (10 進 ) , 0D (16 進 )
オフセット
：3C8H
TBR がデフォルトのアドレス
：000FFFC8H
追加プログラム
STM
(R0, R1)
LDI
#B00H, R0
LDI
#0, R1
STB
R1, @R0
LDM
(R0, R1)
; B00H は DSU のブレーク要因レジスタのアドレス
; ブレーク要因レジスタをクリア
RETI
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
969
付録
970
MB91470/480 シリーズ
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索引
Numerics
0 検出
フリーランタイマの 0 検出もしくはコンペア
クリアによる A/D 起動 .................................434
12 ビット
12 ビット A/D コンバータ使用上の注意 ...........790
12 ビット A/D コンバータの機能 .......................764
12 ビット A/D コンバータの端子 .......................769
12 ビット A/D コンバータのブロック
ダイヤグラム ..................................................766
12 ビット A/D コンバータの割込み ...................782
12 ビット A/D コンバータの
レジスタ一覧 ..................................................770
16/32 ビット
16/32 ビット PWC タイマ ....................................451
16/32 ビット PWC タイマ (ch.1, ch.0) のブロック
ダイヤグラム ..................................................454
16/32 ビットリロードタイマ ..............................451
16/32 ビットリロードタイマ (ch.1, ch.0) の
ブロックダイヤグラム ..................................453
16 ビット
16 ビット PPG タイマ ..........................................451
16 ビット PPG タイマのブロック
ダイヤグラム ..................................................452
16 ビット PWM/PPG/ リロードタイマの使用上の
注意 ..................................................................463
16 ビット PWM タイマ ........................................450
16 ビット PWM タイマのブロック
ダイヤグラム ..................................................452
16 ビットアウトプットコンペア
タイミング ......................................................412
16 ビットアウトプットコンペアとフリーラン
タイマの動作について ..................................412
16 ビットアウトプットコンペアの使用上の
注意 ..................................................................441
16 ビットアウトプットコンペアの動作
( セット / リセットモード , MOD1x=1) .......411
16 ビットアウトプットコンペアの動作
( 反転モード , MOD1x=0) ..............................407
16 ビットアウトプットコンペアの
プログラム例 ..................................................446
16 ビットアウトプットコンペアのブロック
ダイヤグラム ..................................................305
16 ビットアウトプットコンペアの
レジスタ ..........................................................321
16 ビットアウトプットコンペア割込み ............393
16 ビットインプットキャプチャ
入力タイミング ..............................................419
16 ビットインプットキャプチャの使用上の
注意 ..................................................................442
16 ビットインプットキャプチャの動作 ............419
16 ビットインプットキャプチャのブロック
ダイヤグラム ..................................................308
16 ビットインプットキャプチャの
レジスタ ..........................................................322
16 ビットインプットキャプチャ割込み ............393
CM71-10134-8
16 ビットタイマレジスタ (TMR) の
ビット構成 ......................................................254
16 ビットデッドタイマ状態制御レジスタ , 下位バ
イト (DTCR1/DTCR4) .................................... 374
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR0/DTCR3) .................................... 371
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR2/DTCR5) .................................... 377
16 ビットデッドタイマレジスタ (TMRRH0 ∼
TMRRH5/TMRRL0 ∼ TMRRL5) .................. 369
16 ビットフリーランタイマの使用上の
注意 .................................................................. 441
16 ビットフリーランタイマの
プログラム例 ..................................................444
16 ビットフリーランタイマのブロック
ダイヤグラム ..................................................303
16 ビットフリーランタイマのレジスタ ........... 318
16 ビットフリーランタイマ割込み ...................392
16 ビットリロードタイマの概要 .......................250
16 ビットリロードタイマのブロック
ダイヤグラム ..................................................250
16 ビットリロードタイマのレジスタ一覧 ....... 251
16 ビットリロードレジスタ (TMRLR) の
ビット構成 ......................................................255
8 ビット /16 ビット動作 ...................................... 545
FR-CPU プログラミングモード
(16 ビット , リード / ライト可能 ) ............... 877
16 ビット PPG タイマ
16 ビット PPG タイマ .......................................... 451
16 ビット PPG タイマのブロック
ダイヤグラム ..................................................452
16 ビット PWM タイマ
16 ビット PWM タイマ ........................................ 450
16 ビット PWM タイマのブロック
ダイヤグラム ..................................................452
16 ビットアウトプットコンペア
16 ビットアウトプットコンペア
タイミング ......................................................412
16 ビットアウトプットコンペアとフリーラン
タイマの動作について ..................................412
16 ビットアウトプットコンペアの使用上の
注意 .................................................................. 441
16 ビットアウトプットコンペアの動作
( セット / リセットモード , MOD1x=1) ....... 411
16 ビットアウトプットコンペアの動作
( 反転モード , MOD1x=0) ..............................407
16 ビットアウトプットコンペアの
プログラム例 ..................................................446
16 ビットアウトプットコンペアのブロック
ダイヤグラム ..................................................305
16 ビットアウトプットコンペアの
レジスタ .......................................................... 321
16 ビットアウトプットコンペア割込み ........... 393
16 ビットインプットキャプチャ
16 ビットインプットキャプチャ
入力タイミング .............................................. 419
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971
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16 ビットインプットキャプチャの使用上の
注意 ..................................................................442
16 ビットインプットキャプチャの動作 ............419
16 ビットインプットキャプチャのブロック
ダイヤグラム ..................................................308
16 ビットインプットキャプチャの
レジスタ ..........................................................322
16 ビットインプットキャプチャ割込み ............393
16 ビットタイマレジスタ
16 ビットタイマレジスタ (TMR) の
ビット構成 ......................................................254
16 ビットデッドタイマ状態制御レジスタ
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR0/DTCR3) ....................................371
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR2/DTCR5) ....................................377
16 ビットデッドタイマ制御レジスタ , 下位バイト
(DTCR1/DTCR4) .............................................374
16 ビットデッドタイマレジスタ
16 ビットデッドタイマレジスタ (TMRRH0 ∼
TMRRH5/TMRRL0 ∼ TMRRL5) ..................369
16 ビットフリーランタイマ
16 ビットフリーランタイマの使用上の
注意 ..................................................................441
16 ビットフリーランタイマの
プログラム例 ..................................................444
16 ビットフリーランタイマのブロック
ダイヤグラム ..................................................303
16 ビットフリーランタイマのレジスタ ............318
16 ビットフリーランタイマ割込み ....................392
16 ビットリロードタイマ
16 ビットリロードタイマの概要 ........................250
16 ビットリロードタイマのブロック
ダイヤグラム ..................................................250
16 ビットリロードタイマのレジスタ一覧 ........251
16 ビットリロードレジスタ
16 ビットリロードレジスタ (TMRLR) の
ビット構成 ......................................................255
2 サイクル転送
2 サイクル転送時のデータの動作 ......................863
ステップ / ブロック転送 2 サイクル転送 .........845
バースト 2 サイクル転送 .....................................844
32 ビット
16/32 ビット PWC タイマ ....................................451
16/32 ビット PWC タイマ (ch.1, ch.0) のブロック
ダイヤグラム ..................................................454
16/32 ビットリロードタイマ ..............................451
16/32 ビットリロードタイマ (ch.1, ch.0) の
ブロックダイヤグラム ..................................453
32 ビットモード機能 ............................................461
32 ビットモード設定 ............................................461
32 ビットモード動作 ............................................462
FR-CPU ROM モード
(32 ビット , リードのみ ) ...............................877
32 ビット←→ 16 ビットバスコンバータ
32 ビット←→ 16 ビットバスコンバータ ............47
7 ビットスレーブアドレスマスクレジスタ
7 ビットスレーブアドレスマスクレジスタ
(ISMK) ..............................................................677
7 ビットスレーブアドレスレジスタ
7 ビットスレーブアドレスレジスタ
(ISBA) ...............................................................678
972
8/10 ビット
8/10 ビット A/D コンバータ使用上の注意 ....... 760
8/10 ビット A/D コンバータの機能 ...................734
8/10 ビット A/D コンバータの端子 ...................740
8/10 ビット A/D コンバータのブロック
ダイヤグラム ..................................................737
8/10 ビット A/D コンバータの
レジスタ一覧 ..................................................741
8/10 ビット A/D コンバータの割込み ............... 754
8 ビット
8 ビット /16 ビット動作 ...................................... 545
8 ビット PPG
8 ビット PPG ch.0, ch.2, ch.4, ch.6, ch.8, ch.10, ch.12,
ch.14 のブロックダイヤグラム .................... 274
8 ビット PPG ch.1, ch.5, ch.9, ch.13 のブロック
ダイヤグラム ..................................................275
8 ビット PPG ch.3, ch.7, ch.11, ch.15 のブロック
ダイヤグラム ..................................................276
8 ビットカウンタ
8 ビットカウンタ ................................................. 269
A
A/D
12 ビット A/D コンバータ使用上の注意 ..........790
12 ビット A/D コンバータの機能 ...................... 764
12 ビット A/D コンバータの端子 ...................... 769
12 ビット A/D コンバータのブロック
ダイヤグラム ..................................................766
12 ビット A/D コンバータの
レジスタ一覧 ..................................................770
12 ビット A/D コンバータの割込み .................. 782
8/10 ビット A/D コンバータ使用上の注意 ....... 760
8/10 ビット A/D コンバータの機能 ...................734
8/10 ビット A/D コンバータの端子 ...................740
8/10 ビット A/D コンバータのブロック
ダイヤグラム ..................................................737
8/10 ビット A/D コンバータの
レジスタ一覧 ..................................................741
8/10 ビット A/D コンバータの割込み ............... 754
A/D 起動 ................................................................. 432
A/D 起動コンペアの使用上の注意 .................... 443
A/D 起動コンペアのブロック
ダイヤグラム ..................................................312
A/D 起動コンペアのレジスタ ............................325
A/D コンペア起動許可 ........................................ 432
A/D コンペア起動モード .................................... 433
A/D 制御ステータスレジスタ
(ADCS:ADCS0 ∼ ADCS2) ............................748
A/D 制御ステータスレジスタ
(ADCS:ADCS3, ADCS4) ................................776
A/D チャネル制御レジスタ
(ADCH:ADCH0 ∼ ADCH2) .......................... 743
A/D チャネル制御レジスタ
(ADCH:ADCH3, ADCH4) ..............................771
A/D データレジスタ
(ADCD:ADCD000 ∼ ADCD030, ADCD001 ∼
ADCD031, ADCD002 ∼ ADCD112) ............. 751
A/D データレジスタ (ADCD:ADCD003 ∼
ADCD033, ADCD004 ∼ ADCD034) ............. 779
A/D トリガ制御レジスタ
(ADTRGC0 ∼ ADTRGC5) ............................. 338
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MB91470/480 シリーズ
A/D 変換データ保護機能 .............................758, 786
A/D モード設定レジスタ
(ADMD:ADMD0 ∼ ADMD2) ........................745
A/D モード設定レジスタ
(ADMD:ADMD3, ADMD4) ............................773
フリーランタイマによる A/D 起動 ....................403
フリーランタイマの 0 検出もしくはコンペア
クリアによる A/D 起動 .................................434
A/D 起動コンペア
A/D 起動コンペアの使用上の注意 .....................443
A/D 起動コンペアのブロック
ダイヤグラム ..................................................312
A/D 起動コンペアのレジスタ .............................325
A/D コンバータ
12 ビット A/D コンバータ使用上の注意 ...........790
12 ビット A/D コンバータの機能 .......................764
12 ビット A/D コンバータの端子 .......................769
12 ビット A/D コンバータのブロック
ダイヤグラム ..................................................766
12 ビット A/D コンバータの
レジスタ一覧 ..................................................770
12 ビット A/D コンバータの割込み ...................782
8/10 ビット A/D コンバータ使用上の注意 ........760
8/10 ビット A/D コンバータの機能 ....................734
8/10 ビット A/D コンバータの端子 ....................740
8/10 ビット A/D コンバータのブロック
ダイヤグラム ..................................................737
8/10 ビット A/D コンバータの
レジスタ一覧 ..................................................741
8/10 ビット A/D コンバータの割込み ................754
A/D データレジスタ
A/D データレジスタ
(ADCD:ADCD000 ∼ ADCD030, ADCD001 ∼
ADCD031, ADCD002 ∼ ADCD112) .............751
A/D データレジスタ (ADCD:ADCD003 ∼
ADCD033, ADCD004 ∼ ADCD034) .............779
A/D トリガ制御レジスタ
A/D トリガ制御レジスタ
(ADTRGC0 ∼ ADTRGC5) .............................338
A/D 変換
A/D 変換データ保護機能 .............................758, 786
ACR
ACR0 ∼ ACR2(Area Configuration Register) の
レジスタ構成 ..................................................140
ADCOMP
コンペアレジスタ 0/3,1/4,2/5
(ADCOMP0/ADCOMP3, ADCOMP1/
ADCOMP4, ADCOMP2/ADCOMP5) .............385
ADCOMPB
コンペアバッファレジスタ 0/3,1/4,2/5
(ADCOMPB0/ADCOMPB3,
ADCOMPB1/ADCOMPB4,
ADCOMPB2/ADCOMPB5) ............................384
ADCS
A/D 制御ステータスレジスタ
(ADCS:ADCS0 ∼ ADCS2) .............................748
A/D 制御ステータスレジスタ
(ADCS:ADCS3, ADCS4) .................................776
ADMD
ADMD レジスタ設定 ...................................759, 789
ADTGBUF
バッファ制御レジスタ
(ADTGBUF0/ADTGBUF1) .............................390
CM71-10134-8
ADTGCE
コンペア許可レジスタ
(ADTGCE0/ADTGCE1) ..................................386
ADTGSEL
カウント方向選択レジスタ ( コンペア時 )
(ADTGSEL0/ADTGSEL1) ..............................388
AF200
AF200 フラッシュマイコンプログラマ
システム構成 ( 横河ディジタルコンピュータ
製 ) ....................................................................911
AICR
アナログ入力制御レジスタ
(AICR:AICR0 ∼ AICR2) ................................753
アナログ入力制御レジスタ
(AICR:AICR3, AICR4) .................................... 781
ASR
ASR0 ∼ ASR2 (Area Select Register) の
レジスタ構成 ..................................................139
ASR および ASZ[3:0] の設定例 .......................... 153
ASZ
ASR および ASZ[3:0] の設定例 .......................... 153
AWR
AWR0 ∼ AWR2 (Area Wait Register) の
レジスタ構成 ..................................................146
CSX 遅延設定
(TYP[3:0]=0000B, AWR=000CH) ...................176
CSX → RDX/WR0X, WR1X セットアップ設定
(TYP[3:0]=0101B, AWR=100BH) ...................181
CSX → RDX/WR0X, WR1X セットアップ・
RDX/WR0X, WR1X → CSX ホールド設定
(TYP[3:0]=0000B, AWR=000BH) ...................177
外部ウェイトあり
(TYP[3:0]=0101B, AWR=1008H) .................... 180
外部ウェイトタイミング
(TYP[3:0]=0001B, AWR=2008H) .................... 175
外部ウェイトなし
(TYP[3:0]=0100B, AWR=0008H) .................... 178
基本タイミング ( アクセスが連続する場合 )
(TYP[3:0]=0000B, AWR=0008H) .................... 170
自動ウェイトタイミング
(TYP[3:0]=0000B, AWR=2008H) .................... 174
ライト→ライトタイミング
(TYP[3:0]=0000B, AWR=0018H) .................... 173
リード→ライトタイミング
(TYP[3:0]=0000B, AWR=0048H) .................... 172
B
BGA-144P-M06
パッケージ外形寸法図 (BGA-144P-M06) ......16, 17
BGR
ボーレートジェネレータレジスタ 1, 0
(BGR1, BGR0) のビット構成 ........ 569, 620, 679
BTnDTBF
データバッファレジスタ (BTnDTBF) の
ビット構成 ......................................................516
BTnPCSR
PWM 周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................474
周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................504
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BTnPDUT
PWM デューティ設定レジスタ (BTnPDUT) の
ビット構成 ......................................................475
BTnPRLH
"H" 幅設定リロードレジスタ (BTnPRLH) のビッ
ト構成 ..............................................................489
BTnPRLL
"L" 幅設定リロードレジスタ (BTnPRLL) のビット
構成 ..................................................................488
BTnSTC
ステータス制御レジスタ
(BTnSTC) .................................472, 486, 502, 514
BTnTMCR
タイマ制御レジスタ
(BTnTMCR 下位バイト ) .......470, 484, 499, 512
タイマ制御レジスタ
(BTnTMCR 上位バイト ) .......468, 482, 510, 497
BTnTMR
タイマレジスタ (BTnTMR) の
ビット構成 ......................................476, 490, 505
D
C
CCR
カウンタコントロールレジスタ (CCR) のビット
構成 ..................................................................534
コンディションコードレジスタ (CCR) ...............52
Chip Select Enable register
CSER(Chip Select Enable register) の
レジスタ構成 ..................................................152
CLKB
CPU クロック (CLKB) ..........................................100
CLKP
周辺クロック (CLKP) ...........................................100
CLKR
クロックソース制御レジスタ (CLKR) ..............111
CLKT
外部バスクロック (CLKT) ..................................100
COMP
コンペアレジスタ
(COMP0/COMP2/COMP4/COMP6, COMP1/
COMP3/COMP5/COMP7) ...............................267
CPU
CPU ...........................................................................47
CPU 間接続 ............................................596, 598, 653
CPU クロック (CLKB) ..........................................100
FR-CPU ROM モード
(32 ビット , リードのみ ) ...............................877
FR-CPU プログラミングモード
(16 ビット , リード / ライト可能 ) ...............877
各 CPU ステートにおける端子状態 ...................941
CSER
CSER(Chip Select Enable register) の
レジスタ構成 ..................................................152
CSIO
CSIO ( クロック同期シリアルインタフェース ) の
機能 ..................................................................603
CSIO ( クロック同期シリアルインタフェース ) の
動作 ..................................................................637
CSIO ( クロック同期シリアルインタフェース ) の
レジスタ一覧 ..................................................604
974
CSIO ( クロック同期シリアルインタフェース )
ボーレート選択 .............................................. 649
CSIO の割込み ......................................................630
CSR
カウンタステータスレジスタ (CSR) の
ビット構成 ......................................................532
CSX
CSX 遅延設定
(TYP[3:0]=0000B, AWR=000CH) ...................176
CSX → RDX/WR0X, WR1X セットアップ設定
(TYP[3:0]=0101B, AWR=100BH) ...................181
CSX → RDX/WR0X, WR1X セットアップ・
RDX/WR0X, WR1X → CSX ホールド設定
(TYP[3:0]=0000B, AWR=000BH) ...................177
CTBR
タイムベースカウンタクリアレジスタ
(CTBR) .............................................................110
C コンパイラ
C コンパイラ (fcc911) .......................................... 945
DDR
データ方向制御レジスタ
(DDR: DDR0 ∼ DDR3, DDR5, DDR6,
DDR8 ∼ DDRH, DDRJ, DDRL, DDRM,
DDRP ∼ DDRS) .............................................199
DIVR
内部クロック分周設定レジスタ 0
(DIVR0) ............................................................ 113
内部クロック分周設定レジスタ 1
(DIVR1) ............................................................ 115
DMA
DMA 転送と割込み .............................................. 850
DMA による割込みクリアの
発生タイミング .............................................. 853
DMA 抑止 .............................................................. 850
スリープモード中の DMA 転送の注意 ............. 858
DMAC
DMAC の概要 ....................................................... 840
DMAC の主要機能 ............................................... 822
DMAC の主要動作 ............................................... 841
DMAC のハードウェア構成 ............................... 822
DMAC のブロックダイヤグラム .......................824
DMAC のレジスタ一覧 .......................................823
DMAC 割込み制御が出力できる割込み ........... 857
DMACA
DMACA0 ∼ DMACA4 のビット機能 ................ 826
DMACB
DMACB0 ∼ DMACB4 のビット機能 ................ 830
DMACR
DMACR のビット機能 .........................................838
DMADA
DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4 の
ビット機能 ......................................................836
DMASA
DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4 の
ビット機能 ......................................................836
DQ7
データポーリングフラグ (DQ7) の制約事項 .... 895
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DSP
DSP コントロール / ステータスレジスタ
(DSP-CSR) .......................................................803
DSP 遅延レジスタ (DSP-LY) ...............................807
DSP 変数モニタレジスタ
(DSP-OT0 ∼ DSP-OT7) ..................................808
アキュムレータ出力レジスタ
(DSP-AC0 ∼ DSP-AC2) .................................809
プログラムカウンタ (DSP-PC) ...........................806
DSP-CSR
DSP コントロール / ステータスレジスタ
(DSP-CSR) .......................................................803
DSP-LY
DSP 遅延レジスタ (DSP-LY) ...............................807
DSP-OT
DSP 変数モニタレジスタ
(DSP-OT0 ∼ DSP-OT7) ..................................808
DSP-PC
プログラムカウンタ (DSP-PC) ...........................806
DTTI
DTTI 端子入力の動作 ...........................................430
DTTI 端子ノイズキャンセル機能 ......................431
DTTI 割込み ...........................................................431
波形制御レジスタ 2 (SIGCR2) の DTTI の
動作 ..................................................................431
E
EIRR
外部割込み要因レジスタ
[EIRR (EIRR0, EIRR1): External Interrupt Request
Register] ............................................................232
EIT
EIT からの復帰 .......................................................65
EIT の動作 ...............................................................73
EIT ベクタテーブル ...............................................70
EIT 要因 ...................................................................65
EIT 要因の優先度 ...................................................71
多重 EIT 処理 ..........................................................70
ELVR
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ............................................................233
eml911
デバッガ (sim911,eml911,mon911) ......................951
Enable Interrupt request Register
割込み許可レジスタ
[ENIR (ENIR0, ENIR1):Enable Interrupt request
Register] ............................................................232
ENIR
割込み許可レジスタ
[ENIR (ENIR0, ENIR1):Enable Interrupt request
Register] ............................................................232
ESCR
拡張通信制御レジスタ (ESCR) の
ビット構成 ..............................................563, 615
F
FBGA-144
FBGA-144 (MB91470 シリーズ ) ...........................12
fcc911
C コンパイラ (fcc911) .......................................... 945
FIFO
FIFO 制御レジスタ 0(FCR0) の
ビット構成 ......................................574, 625, 683
FIFO 制御レジスタ 1(FCR1) の
ビット構成 ......................................571, 622, 680
FIFO の機能 ...........................................................657
FIFO バイトレジスタ (FBYTE1/FBYTE2) の
ビット構成 ......................................577, 628, 687
受信 FIFO 使用時の受信割込み発生とフラグ
セットのタイミング ..............................582, 633
送受信 FIFO ...........................................................549
送信 FIFO 使用時の送信割込み発生とフラグ
セットのタイミング ..............................585, 636
FIFO 制御レジスタ
FIFO 制御レジスタ 0(FCR0) の
ビット構成 ......................................574, 625, 683
FIFO 制御レジスタ 1(FCR1) の
ビット構成 ......................................571, 622, 680
FIFO バイトレジスタ
FIFO バイトレジスタ (FBYTE1/FBYTE2) の
ビット構成 ......................................577, 628, 687
FLCR
フラッシュコントロール / ステータスレジスタ
(FLCR) のビット構成 .................................... 872
flnk911
リンカ (flnk911) ....................................................950
FPT-144P-M12
パッケージ外形寸法図 (FPT-144P-M12) ............. 15
FR-CPU
FR-CPU ROM モード
(32 ビット , リードのみ ) ..............................877
FR-CPU プログラミングモード
(16 ビット , リード / ライト可能 ) ............... 877
G
GATE
RTO0 ∼ RTO5 と GATE の出力状態 ................. 420
GATE 機能制御レジスタ
GATE 機能制御レジスタ (GATEC0/GATEC4/
GATEC8/GATEC12) .......................................288
H
Hold Request Cancel Request
ホールドリクエスト取下げ要求
(Hold Request Cancel Request) ........................ 224
HRCL
HRCL (Hold Request Cancel Level register) ......... 222
HRCR
ホールドリクエスト取下げ要求機能 (HRCR) の
使用例 .............................................................. 226
"H" 幅設定リロードレジスタ
"H" 幅設定リロードレジスタ (BTnPRLH) のビッ
ト構成 .............................................................. 489
fasm911
アセンブラ (fasm911) ...........................................948
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
975
MB91470/480 シリーズ
I
L
I/O
L
I/O ピン ..................................................................137
I/O ポートのモード ..............187, 189, 191, 193, 195
I/O マップ ..............................................................922
I/O ポート
I/O ポートのモード ..............187, 189, 191, 193, 195
I/O マップ
I/O マップ ..............................................................922
I2C
I2C インタフェースの機能 ..................................657
I2C インタフェースのレジスタ一覧 ..................658
I2C インタフェースの割込み ..............................689
I2C バススタート条件 ..........................................691
I2C バスステータスレジスタ (IBSR) .................668
I2C バスストップ条件 ..........................................691
I2C バス制御レジスタ (IBCR) .............................660
I2C バス反復スタート条件 ..................................691
IBCR
I2C バス制御レジスタ (IBCR) .............................660
IBSR
I2C バスステータスレジスタ (IBSR) .................668
ICR
割込み制御レジスタ (ICR) ............................68, 220
ICSH
インプットキャプチャ状態制御レジスタ
(ch.2/ch.6, ch.3/ch.7), 上位バイト
(ICSH23/ICSH67) ............................................360
ICSL
インプットキャプチャ状態制御レジスタ
(ch.2/ch.6, ch.3/ch.7), 下位バイト
(ICSL23/ICSL67) .............................................362
ILM
ILM .....................................................................55, 67
INIT
設定初期化リセット (INIT) ...................................83
設定初期化リセット (INIT) 解除
シーケンス ........................................................87
INITX 端子入力
INITX 端子入力
( 設定初期化リセット端子 ) ............................85
Interrupt
NMI (Non Maskable Interrupt) ...............................223
ISBA
7 ビットスレーブアドレスレジスタ
(ISBA) ...............................................................678
ISMK
7 ビットスレーブアドレスマスクレジスタ
(ISMK) ..............................................................677
I フラグ
I フラグ ....................................................................67
PWM 出力オール "L" またはオール "H" の
出力方法 .......................................................... 480
LQFP-100
LQFP-100 (MB91480 シリーズ ) ...........................13
LQFP-100P-M06
パッケージ外形寸法図 (LQFP-100P-M06) ..........19
LQFP-100P-M20
パッケージ外形寸法図 (LQFP-100P-M20) ..........18
LQFP-144
LQFP-144 (MB91470 シリーズ ) ...........................11
"L" 幅設定リロードレジスタ
"L" 幅設定リロードレジスタ (BTnPRLL) のビット
構成 .................................................................. 488
J
JMP
JMP 命令 ( 分岐命令 ) ...........................................818
JMP 命令
JMP 命令 ( 分岐命令 ) ...........................................818
976
M
MAC
MAC 命令 .............................................................. 814
MB91470 シリーズ
FBGA-144 (MB91470 シリーズ ) ...........................12
LQFP-144 (MB91470 シリーズ ) ...........................11
MB91470 シリーズ ................................................. 43
MB91470 シリーズ (144 ピン ) ブロック
ダイヤグラム ......................................................9
MB91470 シリーズの場合 ................................... 404
MB91480 シリーズ
LQFP-100 (MB91480 シリーズ ) ...........................13
MB91480 シリーズ ................................................. 44
MB91480 シリーズ (100 ピン ) ブロック
ダイヤグラム ....................................................10
MB91480 シリーズの場合 ................................... 405
QFP-100 (MB91480 シリーズ ) ..............................14
MDH/MDL
乗除算レジスタ (Multiply & Divide register)
(MDH/MDL) ......................................................57
MOD
16 ビットアウトプットコンペアの動作
( セット / リセットモード , MOD1x=1) ....... 411
16 ビットアウトプットコンペアの動作
( 反転モード , MOD1x=0) ..............................407
mon911
デバッガ (sim911,eml911,mon911) ...................... 951
N
NMI
NMI ......................................................................... 236
NMI (Non Maskable Interrupt) ............................... 223
NMI/ ホールド抑止レベル割込み処理中 ..........854
割込み・NMI に対するレベルマスク .................. 67
NOP
NOP 命令 ...............................................................819
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
O
OCCPB
アウトプットコンペアバッファレジスタ
(OCCPBH0 ∼ OCCPBH11/
OCCPBL0 ∼ OCCPBL11) ..............................348
P
PC
プログラムカウンタ (PC) ......................................56
PCR
プルアップ抵抗制御レジスタ
(PCR:PCR0 ∼ PCR3, PCR5, PCR6,
PCR8 ∼ PCRH, PCRJ, PCRL, PCRM,
PCRP ∼ PCRS) ...............................................202
PDR
ポートデータレジスタ
(PDR: PDR0 ∼ PDR3, PDR5, PDR6,
PDR8 ∼ PDRH, PDRJ, PDRL, PDRM,
PDRP ∼ PDRS) ...............................................196
PFR
ポート機能制御レジスタ
(PFR:PFR0 ∼ PFR3, PFR5, PFR6, PFR8,PFR9,
PFRC, PFRF ∼ PFRH, PFRJ, PFRM, PFRQ,
PFRS) ................................................................205
PICSL
インプットキャプチャ状態制御レジスタ
(ch.01/ch.45), 下位バイト
(PICSL01/PICSL45) .........................................367
PLL
PLL 逓倍率 ...............................................................95
PLL 逓倍率変更後の待ち時間 ..............................98
PLL 動作許可 ...........................................................95
PLL 動作許可後の待ち時間 ..................................98
PPG
16 ビット PPG タイマ ..........................................451
16 ビット PPG タイマのブロック
ダイヤグラム ..................................................452
16 ビット PWM/PPG/ リロードタイマの使用上の
注意 ..................................................................463
8 ビット PPG ch.0, ch.2, ch.4, ch.6, ch.8, ch.10, ch.12,
ch.14 のブロックダイヤグラム .....................274
8 ビット PPG ch.1, ch.5, ch.9, ch.13 のブロック
ダイヤグラム ..................................................275
8 ビット PPG ch.3, ch.7, ch.11, ch.15 のブロック
ダイヤグラム ..................................................276
PPG 起動レジスタ (TRG) .....................................286
PPG 出力制御 ........................................................421
PPG 出力制御上位バイト
(PICSH01/PICSH45) ........................................365
PPG チャネルと各モードとの対応 ....................273
PPG 動作モード制御レジスタ
(PPGC0 ∼ PPGC15) ........................................282
PPG と多機能タイマの接続図 ............................277
PPG の機能 ............................................................272
PPG のモード ........................................................272
PPG のレジスタ一覧 ............................................279
ゲートトリガされた PPG 出力 ...........................422
割込み要因とタイミングチャート
(PPG 出力 : 通常極性 ) ...................................495
CM71-10134-8
PPGC
PPG 動作モード制御レジスタ
(PPGC0 ∼ PPGC15) .......................................282
PPG 起動レジスタ
PPG 起動レジスタ (TRG) .................................... 286
PPG 動作モード制御レジスタ
PPG 動作モード制御レジスタ
(PPGC0 ∼ PPGC15) .......................................282
PRLH
リロードレジスタ
(PRLH0 ∼ PRLH15,
PRLL0 ∼ PRLL15) .........................................285
PRLL
リロードレジスタ
(PRLH0 ∼ PRLH15,
PRLL0 ∼ PRLL15) .........................................285
PS
プログラムステータス (PS) ..................................51
PWC
16/32 ビット PWC タイマ .................................... 451
PWC タイマの使用上の注意 ............................... 464
PWC タイマ
16/32 ビット PWC タイマ (ch.1, ch.0) のブロック
ダイヤグラム ..................................................454
PWM
16 ビット PWM/PPG/ リロードタイマの使用上の
注意 .................................................................. 463
16 ビット PWM タイマ ........................................ 450
16 ビット PWM タイマのブロック
ダイヤグラム ..................................................452
PWM 周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................474
PWM 出力オール "L" またはオール "H" の
出力方法 .......................................................... 480
PWM デューティ設定レジスタ (BTnPDUT) の
ビット構成 ......................................................475
割込み要因とタイミングチャート
(PWM 出力 : 通常極性 ) ................................. 479
PWM 周期設定レジスタ
PWM 周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................474
PWM 出力
PWM 出力オール "L" またはオール "H" の
出力方法 .......................................................... 480
割込み要因とタイミングチャート
(PWM 出力 : 通常極性 ) ................................. 479
PWM タイマ
16 ビット PWM タイマ ........................................ 450
16 ビット PWM タイマのブロック
ダイヤグラム ..................................................452
PWM デューティ設定レジスタ
PWM デューティ設定レジスタ (BTnPDUT) の
ビット構成 ......................................................475
Q
QFP-100
QFP-100 (MB91480 シリーズ ) ..............................14
FUJITSU SEMICONDUCTOR LIMITED
977
MB91470/480 シリーズ
R
RCR
リロードコンペアレジスタ (RCR) .....................531
RDR
受信データレジスタ (RDR) .................................675
受信データレジスタ
(RDR0/RDR1) ..........................................565, 617
RDX
CSX → RDX/WR0X, WR1X セットアップ設定
(TYP[3:0]=0101B, AWR=100BH) ...................181
CSX → RDX/WR0X, WR1X セットアップ・
RDX/WR0X, WR1X → CSX ホールド設定
(TYP[3:0]=0000B, AWR=000BH) ...................177
RDY
RDY ビット ...........................................................884
REVC
出力反転レジスタ (REVC) ..................................287
ROM
FR-CPU ROM モード
(32 ビット , リードのみ ) ...............................877
RP
リターンポインタ (RP) ..........................................56
RST
動作初期化リセット (RST) ....................................84
動作初期化リセット (RST) 解除
シーケンス ........................................................88
RTO
RTO0 ∼ RTO5 と GATE の出力状態 .................420
S
SCR
システムコンディションコードレジスタ
(SCR) ..................................................................54
シリアル制御レジスタ (SCR) .....................554, 606
SIGCR
波形制御レジスタ 1 (SIGCR1) ............................380
波形制御レジスタ 2 (SIGCR2) ............................382
波形制御レジスタ 2 (SIGCR2) の DTTI の
動作 ..................................................................431
sim911
デバッガ (sim911,eml911,mon911) ......................951
SMR
シリアルモードレジスタ (SMR) ........557, 609, 666
SPI
SPI 転送 (I) .............................................................643
SPI 転送 (II) ............................................................646
SRST
STCR:SRST ビット書込み
( ソフトウェアリセット ) ................................86
SSP
システムスタックポインタ (SSP) ..................56, 69
SSR
シリアルステータスレジスタ
(SSR) .................................................560, 612, 672
STCR
STCR:SRST ビット書込み
( ソフトウェアリセット ) ................................86
スタンバイ制御レジスタ (STCR) .......................105
STOP
STOP 状態からの復帰動作について ..................238
978
外部割込みを使用した STOP 状態からの復帰時に
おける注意事項 .............................................. 237
STR 命令
STR 命令 ( 転送命令 ) .......................................... 816
T
TBCR
タイムベースカウンタ制御レジスタ
(TBCR) .............................................................108
TBR
テーブルベースレジスタ (TBR) .....................56, 69
TCCSH
タイマ状態制御レジスタ , 上位バイト
(TCCSH0 ∼ TCCSH5) .................................... 330
TCCSL
タイマ状態制御レジスタ , 下位バイト
(TCCSL0 ∼ TCCSL5) .....................................334
TDR
送信データレジスタ (TDR) ................................. 676
送信データレジスタ
(TDR0/TDR1) ..........................................567, 618
TMCSR
コントロールステータスレジスタ (TMCSR) の
ビット構成 ......................................................252
TMR
16 ビットタイマレジスタ (TMR) の
ビット構成 ......................................................254
TMRLR
16 ビットリロードレジスタ (TMRLR) の
ビット構成 ......................................................255
TRG
PPG 起動レジスタ (TRG) .................................... 286
TTCR
タイミングジェネレータ制御レジスタ
(TTCR0/TTCR1) .............................................. 265
TYP
CSX 遅延設定
(TYP[3:0]=0000B, AWR=000CH) ...................176
CSX → RDX/WR0X, WR1X セットアップ設定
(TYP[3:0]=0101B, AWR=100BH) ...................181
CSX → RDX/WR0X, WR1X セットアップ・
RDX/WR0X, WR1X → CSX ホールド設定
(TYP[3:0]=0000B, AWR=000BH) ...................177
外部ウェイトあり
(TYP[3:0]=0101B, AWR=1008H) .................... 180
外部ウェイトタイミング
(TYP[3:0]=0001B, AWR=2008H) .................... 175
外部ウェイトなし
(TYP[3:0]=0100B, AWR=0008H) .................... 178
基本タイミング ( アクセスが連続する場合 )
(TYP[3:0]=0000B, AWR=0008H) .................... 170
自動ウェイトタイミング
(TYP[3:0]=0000B, AWR=2008H) .................... 174
ライト→ライトタイミング
(TYP[3:0]=0000B, AWR=0018H) .................... 173
リード→ライトタイミング
(TYP[3:0]=0000B, AWR=0048H) .................... 172
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
U
UART
UART ( 非同期シリアルインタフェース ) の
機能 ..................................................................551
UART ( 非同期シリアルインタフェース ) の
レジスタ一覧 ..................................................552
UART の動作 .........................................................586
UART の割込み .....................................................579
UART ボーレート選択 .........................................591
UDCR
UDCR へのデータの書込み ................................543
アップダウンカウントレジスタ (UDCR) ..........530
USP
ユーザスタックポインタ (USP) ............................57
W
WR
CSX → RDX/WR0X, WR1X セットアップ設定
(TYP[3:0]=0101B, AWR=100BH) ...................181
CSX → RDX/WR0X, WR1X セットアップ・
RDX/WR0X, WR1X → CSX ホールド設定
(TYP[3:0]=0000B, AWR=000BH) ...................177
WREN
ワイルドレジスタ許可レジスタ (WREN) .........920
ワイルドレジスタ許可レジスタ (WREN) の
ビット構成 ......................................................916
X
x
16 ビットアウトプットコンペアの動作
( セット / リセットモード , MOD1x=1) .......411
あ
アービトレーションロスト
アービトレーションロスト .................................708
アウトプットコンペア
16 ビットアウトプットコンペア
タイミング ......................................................412
16 ビットアウトプットコンペアとフリーラン
タイマの動作について ..................................412
16 ビットアウトプットコンペアの使用上の
注意 ..................................................................441
16 ビットアウトプットコンペアの動作
( セット / リセットモード , MOD1x=1) .......411
16 ビットアウトプットコンペアの動作
( 反転モード , MOD1x=0) ..............................407
16 ビットアウトプットコンペアの
プログラム例 ..................................................446
16 ビットアウトプットコンペアのブロック
ダイヤグラム ..................................................305
16 ビットアウトプットコンペアの
レジスタ ..........................................................321
16 ビットアウトプットコンペア割込み ............393
アウトプットコンペアバッファレジスタ
(OCCPBH0 ∼ OCCPBH11/
OCCPBL0 ∼ OCCPBL11) ..............................348
CM71-10134-8
アウトプットコンペアレジスタ
(OCCPH0 ∼ OCCPH11/
OCCPL0 ∼ OCCPL11) ................................... 349
フリーランタイマ選択レジスタ ( 下位 ):
アウトプットコンペア用
(FRS0/FRS2/FRS5/FRS7) ................................342
フリーランタイマ選択レジスタ ( 上位 ):
アウトプットコンペア用 (FRS1/FRS6) ....... 340
アウトプットコンペアバッファレジスタ
アウトプットコンペアバッファレジスタ
(OCCPBH0 ∼ OCCPBH11/
OCCPBL0 ∼ OCCPBL11) ..............................348
アウトプットコンペアレジスタ
アウトプットコンペアレジスタ
(OCCPH0 ∼ OCCPH11/
OCCPL0 ∼ OCCPL11) ................................... 349
アキュムレータ
アキュムレータ出力 ............................................ 813
アキュムレータ出力レジスタ
(DSP-AC0 ∼ DSP-AC2) ................................. 809
アクセスアドレス
アクセスアドレス ................................................848
アクセスが連続する場合
基本タイミング ( アクセスが連続する場合 )
(TYP[3:0]=0000B, AWR=0008H) .................... 170
アセンブラ
アセンブラ (fasm911) ...........................................948
アップダウンカウンタ
アップダウンカウンタの特長 ............................526
アップダウンカウンタのブロック
ダイヤグラム ..................................................528
アップダウンカウンタのレジスタ一覧 ............529
アップダウンカウントレジスタ
アップダウンカウントレジスタ (UDCR) ..........530
アドレス
7 ビットスレーブアドレスマスクレジスタ
(ISMK) .............................................................677
7 ビットスレーブアドレスレジスタ
(ISBA) .............................................................. 678
アクセスアドレス ................................................848
アドレスエラーの発生 ........................................ 856
アドレス指定方法 ................................................891
アドレスレジスタ指定 ........................................ 847
スレーブアドレス一致検出 ................................710
スレーブアドレス出力 ........................................ 693
通常アクセスおよびアドレス / データマルチ
プレックスアクセス ...................................... 147
転送アドレス ........................................................ 842
ワイルドレジスタアドレスレジスタ
(WA) ................................................................. 920
ワイルドレジスタアドレスレジスタ
(WA) のビット構成 ........................................ 917
アドレス / データマルチプレックスアクセス
通常アクセスおよびアドレス / データマルチ
プレックスアクセス ...................................... 147
アドレス指定方法
アドレス指定方法 ................................................891
アドレスレジスタ
7 ビットスレーブアドレスレジスタ
(ISBA) .............................................................. 678
アドレスレジスタ指定 ........................................ 847
ワイルドレジスタアドレスレジスタ
(WA) ................................................................. 920
FUJITSU SEMICONDUCTOR LIMITED
979
MB91470/480 シリーズ
ワイルドレジスタアドレスレジスタ
(WA) のビット構成 ........................................917
アドレッシング
ダイレクトアドレッシング領域 .....................42, 60
アナログ
アナログ入力制御レジスタ
(AICR:AICR0 ∼ AICR2) ................................753
アナログ入力制御レジスタ
(AICR:AICR3, AICR4) ....................................781
アンダフロー動作
アンダフロー動作 .........................................257, 507
い
一時停止
一時停止状態からの起動 .....................................851
制御レジスタへの書込みによる一時停止の設定
( 各チャネル独立または全チャネル同時に設
定 ) ....................................................................854
インタフェース
CSIO ( クロック同期シリアルインタフェース ) の
機能 ..................................................................603
CSIO ( クロック同期シリアルインタフェース ) の
動作 ..................................................................637
CSIO ( クロック同期シリアルインタフェース ) の
レジスタ一覧 ..................................................604
CSIO ( クロック同期シリアルインタフェース )
ボーレート選択 ..............................................649
I2C インタフェースの機能 ..................................657
I2C インタフェースのレジスタ一覧 ..................658
I2C インタフェースの割込み ..............................689
UART ( 非同期シリアルインタフェース ) の
機能 ..................................................................551
UART ( 非同期シリアルインタフェース ) の
レジスタ一覧 ..................................................552
インタフェースモード .........................................548
インタフェースモードの切換え .........................548
外部バスインタフェースの設定手順 .................182
外部バスインタフェースの特長 .........................134
外部バスインタフェースのブロック
ダイヤグラム ..................................................136
外部バスインタフェースのレジスタ一覧 .........137
外部バスインタフェースのレジスタ概要 .........138
時分割入出力インタフェースの制御信号 .........156
通常バスインタフェースの制御信号 .................156
インプットキャプチャ
16 ビットインプットキャプチャ
入力タイミング ..............................................419
16 ビットインプットキャプチャの使用上の
注意 ..................................................................442
16 ビットインプットキャプチャの動作 ............419
16 ビットインプットキャプチャのブロック
ダイヤグラム ..................................................308
16 ビットインプットキャプチャの
レジスタ ..........................................................322
16 ビットインプットキャプチャ割込み ............393
インプットキャプチャ状態制御レジスタ
(ch.2/ch.6, ch.3/ch.7), 下位バイト
(ICSL23/ICSL67) .............................................362
インプットキャプチャ状態制御レジスタ
(ch.2/ch.6, ch.3/ch.7), 上位バイト
(ICSH23/ICSH67) ............................................360
980
インプットキャプチャ状態制御レジスタ
(ch.01/ch.45), 下位バイト
(PICSL01/PICSL45) .........................................367
インプットキャプチャデータレジスタ
(IPCPH0 ∼ IPCPH7/
IPCPL0 ∼ IPCPL7) .........................................359
フリーランタイマ選択レジスタ ( 下位 ):
インプットキャプチャ用 (FRS3/FRS8) ....... 346
フリーランタイマ選択レジスタ ( 上位 ):
インプットキャプチャ用 (FRS4/FRS9) ....... 344
インプットキャプチャ状態制御レジスタ
インプットキャプチャ状態制御レジスタ
(ch.2/ch.6, ch.3/ch.7), 下位バイト
(ICSL23/ICSL67) .............................................362
インプットキャプチャ状態制御レジスタ
(ch.2/ch.6, ch.3/ch.7), 上位バイト
(ICSH23/ICSH67) ............................................ 360
インプットキャプチャ状態制御レジスタ
(ch.01/ch.45), 下位バイト
(PICSL01/PICSL45) .........................................367
インプットキャプチャデータレジスタ
インプットキャプチャデータレジスタ
(IPCPH0 ∼ IPCPH7/
IPCPL0 ∼ IPCPL7) .........................................359
う
ウェイト
フラッシュウェイトレジスタ (FLWC) のビット構
成 ......................................................................875
フラッシュウェイト
フラッシュウェイトレジスタ (FLWC) のビット構
成 ......................................................................875
ウォッチドッグ
ウォッチドッグリセット ...................................... 86
ウォッチドッグタイマ制御レジスタ
リセット要因レジスタ / ウォッチドッグタイマ制
御レジスタ (RSRR) ........................................ 103
え
エラー
アドレスエラーの発生 ........................................ 856
バスエラー動作 ....................................................714
バスエラー発生条件 ............................................ 714
演算機能
演算機能 ................................................................ 811
演算結果
演算結果の転送処理 ............................................ 812
エンディアン
MB91470/480 シリーズとエンディアンの
接続 .................................................................. 165
エンディアンの概要 ............................................ 155
ビッグエンディアンのデータバス幅 ................ 158
ビッグエンディアンのデータ
フォーマット ..................................................157
リトルエンディアンの概要 ................................162
リトルエンディアンのデータバス幅 ................ 164
リトルエンディアンのデータ
フォーマット ..................................................163
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
お
オール "L" またはオール "H"
PWM 出力オール "L" またはオール "H" の
出力方法 ..........................................................480
か
外形寸法図
パッケージ外形寸法図 (BGA-144P-M06) ......16, 17
パッケージ外形寸法図 (FPT-144P-M12) ..............15
パッケージ外形寸法図 (LQFP-100P-M06) ...........19
パッケージ外形寸法図 (LQFP-100P-M20) ...........18
解除
設定初期化リセット (INIT) 解除
シーケンス ........................................................87
動作初期化リセット (RST) 解除
シーケンス ........................................................88
回避方法
不具合の回避方法 .................................................902
外部
外部ウェイトあり
(TYP[3:0]=0101B, AWR=1008H) ....................180
外部ウェイトタイミング
(TYP[3:0]=0001B, AWR=2008H) ....................175
外部ウェイトなし
(TYP[3:0]=0100B, AWR=0008H) ....................178
外部クロック .........................................................595
外部との接続例 .....................................................161
外部バスアクセス .................................................159
外部バスインタフェースの設定手順 .................182
外部バスインタフェースの特長 .........................134
外部バスインタフェースのブロック
ダイヤグラム ..................................................136
外部バスインタフェースのレジスタ一覧 .........137
外部バスインタフェースのレジスタ概要 .........138
外部バスクロック (CLKT) ..................................100
外部割込みの動作手順について .........................234
外部割込みの動作について .................................234
外部割込み要因レジスタ
[EIRR (EIRR0, EIRR1): External Interrupt Request
Register] ............................................................232
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ............................................................233
外部割込み要求レベルについて .........................235
外部割込みを使用した STOP 状態からの復帰時に
おける注意事項 ..............................................237
選択された外部カウントクロック .....................402
外部ウェイト
外部ウェイトあり
(TYP[3:0]=0101B, AWR=1008H) ....................180
外部ウェイトタイミング
(TYP[3:0]=0001B, AWR=2008H) ....................175
外部ウェイトなし
(TYP[3:0]=0100B, AWR=0008H) ....................178
外部カウントクロック
選択された外部カウントクロック .....................402
外部クロック
外部クロック .........................................................595
外部との接続例
外部との接続例 .....................................................161
CM71-10134-8
外部バスアクセス
外部バスアクセス ................................................159
外部バスインタフェース
外部バスインタフェースの設定手順 ................ 182
外部バスインタフェースの特長 ........................ 134
外部バスインタフェースのブロック
ダイヤグラム ..................................................136
外部バスインタフェースのレジスタ一覧 ........137
外部バスインタフェースのレジスタ概要 ........138
外部バスクロック
外部バスクロック (CLKT) ..................................100
外部割込み
外部割込みの動作手順について ........................ 234
外部割込みの動作について ................................234
外部割込み要因レジスタ
[EIRR (EIRR0, EIRR1): External Interrupt Request
Register] ...........................................................232
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ...........................................................233
外部割込み要求レベルについて ........................ 235
外部割込みを使用した STOP 状態からの復帰時に
おける注意事項 .............................................. 237
外部割込み要因レジスタ
外部割込み要因レジスタ
[EIRR (EIRR0, EIRR1): External Interrupt Request
Register] ...........................................................232
外部割込み要求
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ...........................................................233
外部割込み要求レベルについて ........................ 235
外部割込み要求レベル
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ...........................................................233
外部割込み要求レベルについて ........................ 235
外部割込み要求レベル設定レジスタ
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ...........................................................233
概要
16 ビットリロードタイマの概要 .......................250
DMAC の概要 ....................................................... 840
エンディアンの概要 ............................................ 155
外部バスインタフェースのレジスタ概要 ........138
概要 ............................................................82, 93, 798
動作概要 ................................................................ 491
フラッシュメモリ書込み / 消去の概要 ............. 889
フラッシュメモリ自動アルゴリズムの
概要 .................................................................. 879
フラッシュメモリの概要 .................................... 868
フラッシュメモリのレジスタ概要 .................... 871
ポート概要 ............................................................ 184
命令概要 .................................................................. 48
リトルエンディアンの概要 ................................162
ワイルドレジスタ制御部の概要 ........................ 914
カウンタ
8 ビットカウンタ ................................................. 269
カウンタのクリアと初期値 ................................520
カウンタの動作状態 ............................................ 258
リロードカウンタの機能 .................... 595, 651, 716
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981
MB91470/480 シリーズ
カウンタコントロールレジスタ
カウンタコントロールレジスタ (CCR) のビット
構成 ..................................................................534
カウンタステータスレジスタ
カウンタステータスレジスタ (CSR) の
ビット構成 ......................................................532
カウント
カウントクロックの選択 .....................................518
カウントの開始 .....................................595, 651, 716
カウントクリア
カウントクリア / ゲート機能 .............................543
カウント方向選択レジスタ
カウント方向選択レジスタ ( コンペア時 )
(ADTGSEL0/ADTGSEL1) ..............................388
カウント方向転換フラグ
カウント方向転換フラグ .....................................544
カウント方向フラグ
カウント方向フラグ .............................................544
カウントモード
カウントモード選択 .............................................538
書込み
STCR:SRST ビット書込み
( ソフトウェアリセット ) ................................86
UDCR へのデータの書込み ................................543
シリアル書込み基本構成 .....................................908
シリアル書込み接続例 .........................................910
制御レジスタへの書込みによる一時停止の設定
( 各チャネル独立または全チャネル同時に設
定 ) ....................................................................854
遅延書込み機能 .....................................................812
データ書込みコマンド .........................................881
データ書込み上の注意 .........................................891
富士通標準シリアルオンボード書込みに使用する
端子 ..................................................................909
フラッシュメモリ書込み / 消去の概要 .............889
フラッシュメモリ書込み手順 .............................891
フラッシュメモリのデータ書込み方法 .............891
リロードレジスタへの書込みタイミング .........491
各 CPU ステート
各 CPU ステートにおける端子状態 ...................941
各シリーズ
各シリーズでの多機能タイマ構成の
相違点 ..............................................................300
各タイマ
各タイマの使用上で共通する注意 .....................463
拡張通信制御レジスタ
拡張通信制御レジスタ (ESCR) の
ビット構成 ..............................................563, 615
各モード
各モード別のビット構成一覧 .............................456
関係
モード設定と各種タイマ機能の関係 .................450
リロード値とパルス幅の関係 .............................494
き
起動
A/D 起動 .................................................................432
A/D 起動コンペアの使用上の注意 .....................443
A/D 起動コンペアのブロック
ダイヤグラム ..................................................312
A/D 起動コンペアのレジスタ .............................325
982
A/D コンペア起動モード .................................... 433
PPG 起動レジスタ (TRG) .................................... 286
一時停止状態からの起動 .................................... 851
起動後の動作 ........................................................ 520
転送起動 ................................................................ 851
パルス幅測定の起動と停止 ................................520
フリーランタイマによる A/D 起動 ...................403
フリーランタイマの 0 検出もしくはコンペア
クリアによる A/D 起動 ................................. 434
機能
機能ごとの割込み制御ビットと割込み
要因 .................................................................. 465
機能選択 ................................................................ 598
基本構成
シリアル書込み基本構成 .................................... 908
基本タイミング
基本タイミング ( アクセスが連続する場合 )
(TYP[3:0]=0000B, AWR=0008H) .................... 170
基本プログラミングモデル
基本プログラミングモデル ..................................50
共通事項
共通事項 ................................................................ 967
く
クリア
DMA による割込みクリアの
発生タイミング .............................................. 853
カウンタのクリアと初期値 ................................520
タイマクリア ........................................................ 396
タイムベースカウンタクリアレジスタ
(CTBR) .............................................................110
クロック
CPU クロック (CLKB) .........................................100
CSIO ( クロック同期シリアルインタフェース ) の
機能 .................................................................. 603
CSIO ( クロック同期シリアルインタフェース ) の
動作 .................................................................. 637
CSIO ( クロック同期シリアルインタフェース ) の
レジスタ一覧 ..................................................604
CSIO ( クロック同期シリアルインタフェース )
ボーレート選択 .............................................. 649
外部クロック ........................................................ 595
外部バスクロック (CLKT) ..................................100
カウントクロックの選択 .................................... 518
各周辺クロック (CLKP) 周波数に対するリロード
値とボーレート .............................. 651, 593, 716
クロック出力許可レジスタのビット構成 ........796
クロック生成制御部のブロック
ダイヤグラム ..................................................102
クロックソース制御レジスタ (CLKR) ..............111
クロック分周 ........................................................ 101
クロックモニタの出力周波数 ............................794
クロックモニタのブロックダイヤグラム ........795
原発振クロック周波数について ........................ 911
周辺クロック (CLKP) .......................................... 100
選択された外部カウントクロック .................... 402
ソースクロックの選択 .......................................... 94
内部クロック選択時のカウント動作 ................ 506
内部クロック動作 ................................................256
内部クロック分周設定レジスタ 0
(DIVR0) ............................................................ 113
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CM71-10134-8
MB91470/480 シリーズ
内部クロック分周設定レジスタ 1
(DIVR1) ............................................................115
クロックソース制御レジスタ
クロックソース制御レジスタ (CLKR) ..............111
クロック同期シリアルインタフェース
CSIO ( クロック同期シリアルインタフェース ) の
機能 ..................................................................603
CSIO ( クロック同期シリアルインタフェース ) の
動作 ..................................................................637
CSIO ( クロック同期シリアルインタフェース ) の
レジスタ一覧 ..................................................604
CSIO ( クロック同期シリアルインタフェース )
ボーレート選択 ..............................................649
け
ゲート
カウントクリア / ゲート機能 .............................543
ゲート機能のブロックダイヤグラム .................278
ゲートトリガ
ゲートトリガされた PPG 出力 ...........................422
原発振
原発振クロック周波数について .........................911
こ
構成
構成 .........................................................................184
コマンド
自動アルゴリズムのコマンドシーケンス .........880
リセットコマンド .................................................880
セクタ消去コマンド .............................................882
チップ消去コマンド .............................................881
データ書込みコマンド .........................................881
コマンド消去一時停止
セクタ消去一時停止コマンド .............................883
コンディションコードレジスタ
コンディションコードレジスタ (CCR) ...............52
コントロール / ステータスレジスタ
DSP コントロール / ステータスレジスタ
(DSP-CSR) .......................................................803
コントロールステータスレジスタ
コントロールステータスレジスタ (TMCSR) の
ビット構成 ......................................................252
コンパイラ
C コンパイラ (fcc911) ..........................................945
コンペア
A/D 起動コンペアの使用上の注意 .....................443
A/D 起動コンペアのブロック
ダイヤグラム ..................................................312
A/D 起動コンペアのレジスタ .............................325
A/D コンペア起動許可 .........................................432
A/D コンペア起動モード .....................................433
カウント方向選択レジスタ ( コンペア時 )
(ADTGSEL0/ADTGSEL1) ..............................388
コンペア許可レジスタ
(ADTGCE0/ADTGCE1) ..................................386
コンペア検出フラグ .............................................544
コンペア制御レジスタ , 下位バイト
(OCSL0/OCSL6, OCSL2/OCSL8, OCSL4/
OCSL10) ...........................................................354
CM71-10134-8
コンペア制御レジスタ , 上位バイト
(OCSH1/OCSH7, OCSH3/OCSH9, OCSH5/
OCSH11) .......................................................... 350
コンペアモード制御レジスタ
(OCMOD0/OCMOD1) .....................................357
コンペアレジスタ
(COMP0/COMP2/COMP4/COMP6, COMP1/
COMP3/COMP5/COMP7) ............................... 267
コンペアレジスタ 0/3,1/4,2/5
(ADCOMP0/ADCOMP3, ADCOMP1/
ADCOMP4, ADCOMP2/ADCOMP5) ............385
コンペアレジスタバッファ機能 ........................ 434
リロード / コンペア機能 .....................................540
リロード / コンペア機能同時起動 .....................541
リロードコンペアレジスタ (RCR) .....................531
コンペア許可レジスタ
コンペア許可レジスタ
(ADTGCE0/ADTGCE1) ..................................386
コンペアクリアバッファ
コンペアクリアバッファ .................................... 398
コンペアクリアバッファレジスタ
コンペアクリアバッファレジスタ
(CPCLRBH0 ∼ CPCLRBH5, CPCLRBL0 ∼
CPCLRBL5) ..................................................... 327
コンペアクリアレジスタ
コンペアクリアレジスタ (CPCLRH0 ∼ CPCLRH5,
CPCLRL0 ∼ CPCLRL5) ................................. 328
コンペア検出フラグ
コンペア検出フラグ ............................................ 544
コンペア制御レジスタ
コンペア制御レジスタ , 下位バイト
(OCSL0/OCSL6, OCSL2/OCSL8, OCSL4/
OCSL10) ...........................................................354
コンペア制御レジスタ , 上位バイト
(OCSH1/OCSH7, OCSH3/OCSH9, OCSH5/
OCSH11) .......................................................... 350
コンペアバッファレジスタ
コンペアバッファレジスタ 0/3,1/4,2/5
(ADCOMPB0/ADCOMPB3,
ADCOMPB1/ADCOMPB4,
ADCOMPB2/ADCOMPB5) ............................384
コンペアモード制御レジスタ
コンペアモード制御レジスタ
(OCMOD0/OCMOD1) .....................................357
コンペアレジスタ
コンペアレジスタ
(COMP0/COMP2/COMP4/COMP6, COMP1/
COMP3/COMP5/COMP7) ............................... 267
コンペアレジスタ 0/3,1/4,2/5
(ADCOMP0/ADCOMP3, ADCOMP1/
ADCOMP4, ADCOMP2/ADCOMP5) ............385
コンペアレジスタバッファ機能 ........................ 434
リロードコンペアレジスタ (RCR) .....................531
さ
再起動
再起動 ....................................................................520
再スタート
再スタート ....................................................595, 652
差動入力
差動入力モード時のアナログ入力端子 ............787
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983
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差動入力モード時のレジスタ設定 .....................787
差動入力モード動作例 .........................................788
し
システムコンディションコードレジスタ
システムコンディションコードレジスタ
(SCR) ..................................................................54
システムスタックポインタ
システムスタックポインタ (SSP) ..................56, 69
自動アルゴリズム
自動アルゴリズム実行状態 .................................878
自動アルゴリズムのコマンドシーケンス .........880
自動ウェイト
自動ウェイトタイミング
(TYP[3:0]=0000B, AWR=2008H) ....................174
時分割入出力インタフェース
時分割入出力インタフェースの制御信号 .........156
周期設定レジスタ
PWM 周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................474
周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................504
周辺回路
周辺回路からの転送停止要求の発生 .................856
周辺クロック
周辺クロック (CLKP) ...........................................100
受信 FIFO
受信 FIFO 使用時の受信割込み発生とフラグ
セットのタイミング ..............................582, 633
受信時
受信時の許容ボーレート範囲 .............................594
受信データレジスタ
受信データレジスタ (RDR) .................................675
受信データレジスタ
(RDR0/RDR1) ..........................................565, 617
受信割込み
受信 FIFO 使用時の受信割込み発生とフラグ
セットのタイミング ..............................582, 633
受信割込み発生とフラグセットの
タイミング ..............................................581, 631
出力端子機能
出力端子機能の動作 .............................................508
出力反転レジスタ
出力反転レジスタ (REVC) ..................................287
主要機能
DMAC の主要機能 ................................................822
主要機能 .................................................................214
主要動作
DMAC の主要動作 ................................................841
使用上の注意
12 ビット A/D コンバータ使用上の注意 ...........790
16 ビット PWM/PPG/ リロードタイマの使用上の
注意 ..................................................................463
16 ビットアウトプットコンペアの使用上の
注意 ..................................................................441
16 ビットインプットキャプチャの使用上の
注意 ..................................................................442
16 ビットフリーランタイマの使用上の
注意 ..................................................................441
8/10 ビット A/D コンバータ使用上の注意 ........760
A/D 起動コンペアの使用上の注意 .....................443
984
PWC タイマの使用上の注意 ............................... 464
積和演算回路使用上の注意 ................................820
波形ジェネレータの使用上の注意 .................... 442
フリーランタイマセレクタの使用上の
注意 .................................................................. 441
乗除算レジスタ
乗除算レジスタ (Multiply & Divide register)
(MDH/MDL) ......................................................57
初期化
INITX 端子入力
( 設定初期化リセット端子 ) ...........................85
システム / 設定初期化後の待ち時間 ................... 98
設定初期化リセット (INIT) ................................... 83
設定初期化リセット (INIT) 解除
シーケンス ........................................................87
動作初期化リセット (RST) ................................... 84
動作初期化リセット (RST) 解除
シーケンス ........................................................88
初期値
カウンタのクリアと初期値 ................................520
シリアル
シリアル書込み基本構成 .................................... 908
シリアルオンボード書込み
富士通標準シリアルオンボード書込みに使用する
端子 .................................................................. 909
シリアル書込み接続例
シリアル書込み接続例 ........................................ 910
シリアルステータスレジスタ
シリアルステータスレジスタ
(SSR) ................................................ 560, 612, 672
シリアル制御レジスタ
シリアル制御レジスタ (SCR) .....................554, 606
シリアルモードレジスタ
シリアルモードレジスタ (SMR) ........ 557, 609, 666
シリーズ
シリーズ間での注意事項 .................................... 438
す
スタート
スタート条件生成 ................................................692
スタック
割込みスタック ......................................................69
スタンバイ
スタンバイからの復帰について ........................ 234
スタンバイ制御レジスタ (STCR) .......................105
スタンバイモード ( ストップ / スリープ ) からの
復帰 .................................................................. 225
スタンバイ制御レジスタ
スタンバイ制御レジスタ (STCR) .......................105
スタンバイモード
スタンバイモード ( ストップ / スリープ ) からの
復帰 .................................................................. 225
ステータス制御レジスタ
ステータス制御レジスタ
(BTnSTC) .................................472, 486, 502, 514
ステップ
ステップ / ブロック転送 2 サイクル転送 ......... 845
ステップ転送
ステップ転送 ........................................................ 845
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CM71-10134-8
MB91470/480 シリーズ
ストップ
スタンバイモード ( ストップ / スリープ ) からの
復帰 ..................................................................225
ストップモード復帰後の待ち時間 .......................99
ストップモード
ストップモード復帰後の待ち時間 .......................99
スリープ
スタンバイモード ( ストップ / スリープ ) からの
復帰 ..................................................................225
スリープモード中の DMA 転送の注意 .............858
スリープモード
スリープモード中の DMA 転送の注意 .............858
スレーブ
7 ビットスレーブアドレスマスクレジスタ
(ISMK) ..............................................................677
7 ビットスレーブアドレスレジスタ
(ISBA) ...............................................................678
スレーブアドレス一致検出 .................................710
スレーブアドレス出力 .........................................693
スレーブによる受信 .............................................711
スレーブによる送信 .............................................713
スレーブアドレスマスクレジスタ
7 ビットスレーブアドレスマスクレジスタ
(ISMK) ..............................................................677
スレーブアドレスレジスタ
7 ビットスレーブアドレスレジスタ
(ISBA) ...............................................................678
せ
制御信号
時分割入出力インタフェースの制御信号 .........156
通常バスインタフェースの制御信号 .................156
制御ステータスレジスタ
A/D 制御ステータスレジスタ
(ADCS:ADCS0 ∼ ADCS2) .............................748
A/D 制御ステータスレジスタ
(ADCS:ADCS3, ADCS4) .................................776
制御レジスタ
16 ビットデッドタイマ状態制御レジスタ , 下位バ
イト (DTCR1/DTCR4) ....................................374
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR0/DTCR3) ....................................371
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR2/DTCR5) ....................................377
A/D チャネル制御レジスタ
(ADCH:ADCH0 ∼ ADCH2) ...........................743
A/D チャネル制御レジスタ
(ADCH:ADCH3, ADCH4) ...............................771
A/D トリガ制御レジスタ
(ADTRGC0 ∼ ADTRGC5) .............................338
FIFO 制御レジスタ 0(FCR0) の
ビット構成 ......................................574, 625, 683
FIFO 制御レジスタ 1(FCR1) の
ビット構成 ......................................571, 622, 680
GATE 機能制御レジスタ (GATEC0/GATEC4/
GATEC8/GATEC12) .......................................288
I2C バス制御レジスタ (IBCR) .............................660
PPG 動作モード制御レジスタ
(PPGC0 ∼ PPGC15) ........................................282
CM71-10134-8
コンペア制御レジスタ , 下位バイト
(OCSL0/OCSL6, OCSL2/OCSL8, OCSL4/
OCSL10) ...........................................................354
コンペア制御レジスタ , 上位バイト
(OCSH1/OCSH7, OCSH3/OCSH9, OCSH5/
OCSH11) .......................................................... 350
コンペアモード制御レジスタ
(OCMOD0/OCMOD1) .....................................357
シリアル制御レジスタ (SCR) .....................554, 606
ステータス制御レジスタ
(BTnSTC) .................................472, 486, 502, 514
制御レジスタへの書込みによる一時停止の設定
( 各チャネル独立または全チャネル同時に設
定 ) ....................................................................854
タイマ状態制御レジスタ , 下位バイト
(TCCSL0 ∼ TCCSL5) .....................................334
タイマ状態制御レジスタ M
(TCCSM0 ∼ TCCSM5) ..................................336
タイマ制御レジスタ
(BTnTMCR 下位バイト ) ....... 470, 484, 499, 512
タイマ制御レジスタ
(BTnTMCR 上位バイト ) ....... 468, 482, 510, 497
タイミングジェネレータ制御レジスタ
(TTCR0/TTCR1) .............................................. 265
バッファ制御レジスタ
(ADTGBUF0/ADTGBUF1) ............................. 390
ポート機能制御レジスタ
(PFR:PFR0 ∼ PFR3, PFR5, PFR6, PFR8,PFR9,
PFRC, PFRF ∼ PFRH, PFRJ, PFRM, PFRQ,
PFRS) ...............................................................205
割込み制御レジスタ (ICR) ..................................220
制約事項
制約事項による不具合内容 ................................901
積和演算回路
積和演算回路使用上の注意 ................................820
積和演算回路のレジスタ一覧 ............................802
セクタ指定方法
セクタ指定方法 ....................................................894
セクタ消去
セクタ消去コマンド ............................................ 882
セクタ消去一時停止
セクタ消去一時停止コマンド ............................883
セクタ消去手順
セクタ消去手順 ....................................................894
接続例
外部との接続例 ....................................................161
シリアル書込み接続例 ........................................ 910
設定初期化
システム / 設定初期化後の待ち時間 ................... 98
設定初期化リセット
INITX 端子入力
( 設定初期化リセット端子 ) ...........................85
設定初期化リセット (INIT) ................................... 83
設定初期化リセット (INIT) 解除
シーケンス ........................................................87
設定手順
外部バスインタフェースの設定手順 ................ 182
設定例
ASR および ASZ[3:0] の設定例 .......................... 153
セット
16 ビットアウトプットコンペアの動作
( セット / リセットモード , MOD1x=1) ....... 411
FUJITSU SEMICONDUCTOR LIMITED
985
MB91470/480 シリーズ
セットアップ
CSX → RDX/WR0X, WR1X セットアップ設定
(TYP[3:0]=0101B, AWR=100BH) ...................181
CSX → RDX/WR0X, WR1X セットアップ・
RDX/WR0X, WR1X → CSX ホールド設定
(TYP[3:0]=0000B, AWR=000BH) ...................177
全体
全体 .........................................................................920
選択
選択された外部カウントクロック .....................402
全チャネル
全チャネル動作許可 .............................................851
全チャネル動作禁止 .............................................855
そ
送受信
送受信 FIFO ...........................................................549
送信 FIFO
送信 FIFO 使用時の送信割込み発生とフラグ
セットのタイミング ..............................585, 636
送信データレジスタ
送信データレジスタ (TDR) .................................676
送信データレジスタ
(TDR0/TDR1) ...........................................567, 618
送信割込み
送信 FIFO 使用時の送信割込み発生とフラグ
セットのタイミング ..............................585, 636
送信割込み発生とフラグセットの
タイミング ..............................................584, 635
ソース
クロックソース制御レジスタ (CLKR) ..............111
ソースクロックの選択 ...........................................94
その他
その他の注意事項 .................................................911
ソフトウェア
STCR:SRST ビット書込み
( ソフトウェアリセット ) ................................86
ソフトウェア要求 .................................................843
ソフトウェアリセット
STCR:SRST ビット書込み
( ソフトウェアリセット ) ................................86
た
第一バイト送信
第一バイト送信によるアクノリッジ受信 .........695
退避
退避・復帰の処理 .................................................247
タイマ
16/32 ビット PWC タイマ ....................................451
16/32 ビットリロードタイマ ..............................451
16/32 ビットリロードタイマ (ch.1, ch.0) の
ブロックダイヤグラム ..................................453
16 ビット PPG タイマ ..........................................451
16 ビット PPG タイマのブロック
ダイヤグラム ..................................................452
16 ビット PWM/PPG/ リロードタイマの使用上の
注意 ..................................................................463
16 ビット PWM タイマ ........................................450
16 ビット PWM タイマのブロック
ダイヤグラム ..................................................452
986
16 ビットアウトプットコンペアとフリーラン
タイマの動作について ..................................412
16 ビットタイマレジスタ (TMR) の
ビット構成 ......................................................254
16 ビットデッドタイマ状態制御レジスタ , 下位バ
イト (DTCR1/DTCR4) .................................... 374
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR0/DTCR3) .................................... 371
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR2/DTCR5) .................................... 377
16 ビットデッドタイマレジスタ (TMRRH0 ∼
TMRRH5/TMRRL0 ∼ TMRRL5) .................. 369
16 ビットフリーランタイマの使用上の
注意 .................................................................. 441
16 ビットフリーランタイマの
プログラム例 ..................................................444
16 ビットフリーランタイマのブロック
ダイヤグラム ..................................................303
16 ビットフリーランタイマのレジスタ ........... 318
16 ビットフリーランタイマ割込み ...................392
16 ビットリロードタイマの概要 .......................250
16 ビットリロードタイマのブロック
ダイヤグラム ..................................................250
16 ビットリロードタイマのレジスタ一覧 ....... 251
PPG と多機能タイマの接続図 ............................277
PWC タイマの使用上の注意 ............................... 464
各シリーズでの多機能タイマ構成の
相違点 .............................................................. 300
各タイマの使用上で共通する注意 .................... 463
タイマクリア ........................................................ 396
タイマ状態制御レジスタ , 下位バイト
(TCCSL0 ∼ TCCSL5) .....................................334
タイマ状態制御レジスタ , 上位バイト
(TCCSH0 ∼ TCCSH5) .................................... 330
タイマ状態制御レジスタ M
(TCCSM0 ∼ TCCSM5) ..................................336
タイマ制御レジスタ
(BTnTMCR 下位バイト ) ....... 470, 484, 499, 512
タイマ制御レジスタ
(BTnTMCR 上位バイト ) ....... 468, 482, 510, 497
タイマデータレジスタ (TCDTH0 ∼ TCDTH5,
TCDTL0 ∼ TCDTL5) .....................................329
タイマモード ........................................................ 397
タイマモードの動作 ............................................ 425
タイマレジスタ (BTnTMR) の
ビット構成 ......................................476, 490, 505
タイマ割込み ........................................................ 399
多機能タイマ 0 と 1 の相違点 ............................299
多機能タイマの構成 ............................................ 296
多機能タイマの端子 ............................................ 316
多機能タイマの動作 ............................................ 395
多機能タイマのブロックダイヤグラム ............301
デッドタイムタイマモード時の動作 ................ 427
デッドタイムタイマモードの使用上の注意 .... 429
フリーランタイマカウント方向選択設定 ........434
フリーランタイマセレクタの使用上の
注意 .................................................................. 441
フリーランタイマセレクタのブロック
ダイヤグラム ..................................................315
フリーランタイマ選択レジスタ ........................ 320
フリーランタイマ選択レジスタ ( 下位 ):
アウトプットコンペア用
(FRS0/FRS2/FRS5/FRS7) ................................342
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
フリーランタイマ選択レジスタ ( 下位 ):
インプットキャプチャ用 (FRS3/FRS8) .......346
フリーランタイマ選択レジスタ ( 上位 ):
アウトプットコンペア用 (FRS1/FRS6) .......340
フリーランタイマ選択レジスタ ( 上位 ):
インプットキャプチャ用 (FRS4/FRS9) .......344
フリーランタイマ入力選択設定 .........................432
フリーランタイマによる A/D 起動 ....................403
フリーランタイマの 0 検出もしくはコンペア
クリアによる A/D 起動 .................................434
ベースタイマの機能 .............................................466
ベースタイマの動作 .............................................459
ベースタイマのレジスタ一覧 .............................455
モード設定と各種タイマ機能の関係 .................450
リセット要因レジスタ / ウォッチドッグタイマ制
御レジスタ (RSRR) ........................................103
リロードタイマ (ch.1) ..........................................434
タイマ状態制御レジスタ
16 ビットデッドタイマ状態制御レジスタ , 下位バ
イト (DTCR1/DTCR4) ....................................374
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR0/DTCR3) ....................................371
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR2/DTCR5) ....................................377
タイマ状態制御レジスタ , 下位バイト
(TCCSL0 ∼ TCCSL5) .....................................334
タイマ状態制御レジスタ , 上位バイト
(TCCSH0 ∼ TCCSH5) ....................................330
タイマ状態制御レジスタ M
(TCCSM0 ∼ TCCSM5) ...................................336
タイマ制御レジスタ
タイマ制御レジスタ
(BTnTMCR 下位バイト ) .......470, 484, 499, 512
タイマ制御レジスタ
(BTnTMCR 上位バイト ) .......468, 482, 510, 497
タイマデータレジスタ
タイマデータレジスタ (TCDTH0 ∼ TCDTH5,
TCDTL0 ∼ TCDTL5) .....................................329
タイマモード
タイマモード .........................................................397
タイマモードの動作 .............................................425
デッドタイムタイマモード時の動作 .................427
デッドタイムタイマモードの使用上の注意 .....429
タイマレジスタ
16 ビットタイマレジスタ (TMR) の
ビット構成 ......................................................254
16 ビットデッドタイマレジスタ (TMRRH0 ∼
TMRRH5/TMRRL0 ∼ TMRRL5) ..................369
タイマレジスタ (BTnTMR) の
ビット構成 ......................................476, 490, 505
タイミング
16 ビットアウトプットコンペア
タイミング ......................................................412
16 ビットインプットキャプチャ
入力タイミング ..............................................419
DMA による割込みクリアの
発生タイミング ..............................................853
外部ウェイトタイミング
(TYP[3:0]=0001B, AWR=2008H) ....................175
基本タイミング ( アクセスが連続する場合 )
(TYP[3:0]=0000B, AWR=0008H) ....................170
自動ウェイトタイミング
(TYP[3:0]=0000B, AWR=2008H) ....................174
CM71-10134-8
受信 FIFO 使用時の受信割込み発生とフラグ
セットのタイミング ..............................582, 633
受信割込み発生とフラグセットの
タイミング ..............................................581, 631
送信 FIFO 使用時の送信割込み発生とフラグ
セットのタイミング ..............................585, 636
送信割込み発生とフラグセットの
タイミング ..............................................584, 635
タイミングジェネレータ 0 と 1 との
相違点 .............................................................. 260
タイミングジェネレータ 0 のレジスタ ............263
タイミングジェネレータ 1 のレジスタ ............264
タイミングジェネレータ制御レジスタ
(TTCR0/TTCR1) .............................................. 265
タイミングジェネレータの構成 ........................ 260
ライト→ライトタイミング
(TYP[3:0]=0000B, AWR=0018H) .................... 173
リード→ライトタイミング
(TYP[3:0]=0000B, AWR=0048H) .................... 172
リロードレジスタへの書込みタイミング ........491
割込み発生タイミング ........................................ 545
割込み要因とタイミングチャート
(PPG 出力 : 通常極性 ) ................................... 495
割込み要因とタイミングチャート
(PWM 出力 : 通常極性 ) ................................. 479
タイミングジェネレータ
タイミングジェネレータ 0 と 1 との
相違点 .............................................................. 260
タイミングジェネレータ 0 のレジスタ ............263
タイミングジェネレータ 1 のレジスタ ............264
タイミングジェネレータ制御レジスタ
(TTCR0/TTCR1) .............................................. 265
タイミングジェネレータの構成 ........................ 260
タイミングジェネレータ制御レジスタ
タイミングジェネレータ制御レジスタ
(TTCR0/TTCR1) .............................................. 265
タイミングチャート
割込み要因とタイミングチャート
(PPG 出力 : 通常極性 ) ................................... 495
割込み要因とタイミングチャート
(PWM 出力 : 通常極性 ) ................................. 479
タイムベースカウンタ
タイムベースカウンタ ........................................ 117
タイムベースカウンタクリアレジスタ
(CTBR) .............................................................110
タイムベースカウンタ制御レジスタ
(TBCR) .............................................................108
タイムベースカウンタクリアレジスタ
タイムベースカウンタクリアレジスタ
(CTBR) .............................................................110
タイムベースカウンタ制御レジスタ
タイムベースカウンタ制御レジスタ
(TBCR) .............................................................108
ダイレクトアドレッシング領域
ダイレクトアドレッシング領域 .................... 42, 60
多機能タイマ
PPG と多機能タイマの接続図 ............................277
各シリーズでの多機能タイマ構成の
相違点 .............................................................. 300
多機能タイマ 0 と 1 の相違点 ............................299
多機能タイマの構成 ............................................ 296
多機能タイマの端子 ............................................ 316
多機能タイマの動作 ............................................ 395
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987
MB91470/480 シリーズ
多機能タイマのブロックダイヤグラム .............301
多重 EIT 処理
多重 EIT 処理 ..........................................................70
端子
12 ビット A/D コンバータの端子 .......................769
8/10 ビット A/D コンバータの端子 ....................740
DTTI 端子入力の動作 ...........................................430
DTTI 端子ノイズキャンセル機能 ......................431
INITX 端子入力
( 設定初期化リセット端子 ) ............................85
各 CPU ステートにおける端子状態 ...................941
差動入力モード時のアナログ入力端子 .............787
出力端子機能の動作 .............................................508
多機能タイマの端子 .............................................316
端子機能一覧 ...........................................................20
入力端子機能の動作 .............................................508
富士通標準シリアルオンボード書込みに使用する
端子 ..................................................................909
モード端子 ...............................................................79
単発変換モード
単発変換モードの動作 .................................755, 783
ち
遅延書込み機能
遅延書込み機能 .....................................................812
遅延スロット
遅延スロット付き動作 ...........................................62
遅延スロットなし動作 ...........................................64
遅延レジスタ
DSP 遅延レジスタ (DSP-LY) ...............................807
チップ消去
チップ消去コマンド .............................................881
フラッシュメモリのデータ消去 ( チップ消去 )
方法 ..................................................................893
チャネル
A/D チャネル制御レジスタ
(ADCH:ADCH0 ∼ ADCH2) ...........................743
A/D チャネル制御レジスタ
(ADCH:ADCH3, ADCH4) ...............................771
PPG チャネルと各モードとの対応 ....................273
制御レジスタへの書込みによる一時停止の設定
( 各チャネル独立または全チャネル同時に設
定 ) ....................................................................854
全チャネル動作許可 .............................................851
全チャネル動作禁止 .............................................855
チャネル間優先順位 .............................................859
チャネルグループ .................................................860
注意
12 ビット A/D コンバータ使用上の注意 ...........790
16 ビット PWM/PPG/ リロードタイマの使用上の
注意 ..................................................................463
16 ビットアウトプットコンペアの使用上の
注意 ..................................................................441
16 ビットインプットキャプチャの使用上の
注意 ..................................................................442
16 ビットフリーランタイマの使用上の
注意 ..................................................................441
8/10 ビット A/D コンバータ使用上の注意 ........760
A/D 起動コンペアの使用上の注意 .....................443
PWC タイマの使用上の注意 ...............................464
988
外部割込みを使用した STOP 状態からの復帰時に
おける注意事項 .............................................. 237
各タイマの使用上で共通する注意 .................... 463
シリーズ間での注意事項 .................................... 438
スリープモード中の DMA 転送の注意 ............. 858
積和演算回路使用上の注意 ................................820
その他の注意事項 ................................................911
注意事項 ............................................ 76, 81, 258, 545
データ書込み上の注意 ........................................ 891
デバッグ関連の注意事項 .................................... 969
波形ジェネレータの使用上の注意 .................... 442
バッファレジスタへアクセス時の注意 ............441
複数のセクタを指定するときの注意 ................ 894
フラッシュメモリプログラミングの
注意事項 .......................................................... 904
フリーランタイマセレクタの使用上の
注意 .................................................................. 441
レジスタ設定時の注意 ........................................ 825
つ
通常アクセス
通常アクセスおよびアドレス / データマルチ
プレックスアクセス ...................................... 147
通常極性
割込み要因とタイミングチャート
(PPG 出力 : 通常極性 ) ................................... 495
割込み要因とタイミングチャート
(PWM 出力 : 通常極性 ) ................................. 479
通常バスインタフェース
通常バスインタフェースの制御信号 ................ 156
通常リセット動作
通常リセット動作 ..................................................91
て
停止
停止について ........................................................ 520
停止変換モードの動作 ................................757, 785
パルス幅測定の起動と停止 ................................520
停止変換モード
停止変換モードの動作 ................................757, 785
低消費電力モード
低消費電力モード ................................................125
データ
2 サイクル転送時のデータの動作 .....................863
A/D データレジスタ
(ADCD:ADCD000 ∼ ADCD030, ADCD001 ∼
ADCD031, ADCD002 ∼ ADCD112) ............. 751
A/D データレジスタ (ADCD:ADCD003 ∼
ADCD033, ADCD004 ∼ ADCD034) ............. 779
A/D 変換データ保護機能 ............................758, 786
UDCR へのデータの書込み ................................543
インプットキャプチャデータレジスタ
(IPCPH0 ∼ IPCPH7/
IPCPL0 ∼ IPCPL7) .........................................359
受信データレジスタ (RDR) ................................675
受信データレジスタ
(RDR0/RDR1) ..........................................565, 617
送信データレジスタ (TDR) ................................. 676
送信データレジスタ
(TDR0/TDR1) ..........................................567, 618
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CM71-10134-8
MB91470/480 シリーズ
タイマデータレジスタ (TCDTH0 ∼ TCDTH5,
TCDTL0 ∼ TCDTL5) .....................................329
データ書込み上の注意 .........................................891
データ方向制御レジスタ
(DDR: DDR0 ∼ DDR3, DDR5, DDR6,
DDR8 ∼ DDRH, DDRJ, DDRL, DDRM,
DDRP ∼ DDRS) ..............................................199
データ方向ビット .................................................711
ビッグエンディアンのデータ
フォーマット ..................................................157
フラッシュメモリのデータ書込み方法 .............891
フラッシュメモリのデータ消去 ( チップ消去 )
方法 ..................................................................893
ポートデータレジスタ
(PDR: PDR0 ∼ PDR3, PDR5, PDR6,
PDR8 ∼ PDRH, PDRJ, PDRL, PDRM,
PDRP ∼ PDRS) ...............................................196
マスタによるデータ受信 .....................................706
マスタによるデータ送信 .....................................699
モードデータ ...........................................................79
リトルエンディアンのデータ
フォーマット ..................................................163
ワイルドレジスタデータレジスタ (WD) ..........920
ワイルドレジスタデータレジスタ (WD) のビット
構成 ..................................................................918
データ書込み
データ書込み上の注意 .........................................891
フラッシュメモリのデータ書込み方法 .............891
データバス幅
ビッグエンディアンのデータバス幅 .................158
リトルエンディアンのデータバス幅 .................164
データバッファレジスタ
データバッファレジスタ (BTnDTBF) の
ビット構成 ......................................................516
データフォーマット
ビッグエンディアンのデータ
フォーマット ..................................................157
リトルエンディアンのデータ
フォーマット ..................................................163
データ方向制御レジスタ
データ方向制御レジスタ
(DDR: DDR0 ∼ DDR3, DDR5, DDR6,
DDR8 ∼ DDRH, DDRJ, DDRL, DDRM,
DDRP ∼ DDRS) ..............................................199
データポーリングフラグ
データポーリングフラグ (DQ7) の制約事項 ....895
データレジスタ
A/D データレジスタ
(ADCD:ADCD000 ∼ ADCD030, ADCD001 ∼
ADCD031, ADCD002 ∼ ADCD112) .............751
A/D データレジスタ (ADCD:ADCD003 ∼
ADCD033, ADCD004 ∼ ADCD034) .............779
インプットキャプチャデータレジスタ
(IPCPH0 ∼ IPCPH7/
IPCPL0 ∼ IPCPL7) .........................................359
受信データレジスタ (RDR) .................................675
受信データレジスタ
(RDR0/RDR1) ..........................................565, 617
送信データレジスタ (TDR) .................................676
送信データレジスタ
(TDR0/TDR1) ...........................................567, 618
タイマデータレジスタ (TCDTH0 ∼ TCDTH5,
TCDTL0 ∼ TCDTL5) .....................................329
CM71-10134-8
ポートデータレジスタ
(PDR: PDR0 ∼ PDR3, PDR5, PDR6,
PDR8 ∼ PDRH, PDRJ, PDRL, PDRM,
PDRP ∼ PDRS) ............................................... 196
ワイルドレジスタデータレジスタ (WD) ..........920
ワイルドレジスタデータレジスタ (WD) のビット
構成 .................................................................. 918
テーブルベースレジスタ
テーブルベースレジスタ (TBR) .....................56, 69
デッドタイムタイマモード
デッドタイムタイマモード時の動作 ................ 427
デッドタイムタイマモードの使用上の注意 .... 429
デバイス
デバイス状態と各遷移 ........................................ 121
デバッガ
デバッガ (sim911,eml911,mon911) ...................... 951
デバッグ
デバッグ関連の注意事項 .................................... 969
電源投入後
電源投入後の待ち時間 .......................................... 98
転送
2 サイクル転送時のデータの動作 .....................863
DMA 転送と割込み .............................................. 850
SPI 転送 (I) .............................................................643
SPI 転送 (II) ...........................................................646
STR 命令 ( 転送命令 ) .......................................... 816
演算結果の転送処理 ............................................ 812
周辺回路からの転送停止要求の発生 ................ 856
ステップ / ブロック転送 2 サイクル転送 ......... 845
ステップ転送 ........................................................ 845
スリープモード中の DMA 転送の注意 ............. 858
転送アドレス ........................................................ 842
転送回数と転送終了 ............................................ 842
転送回数レジスタとリロード動作 .................... 849
転送起動 ................................................................ 851
転送シーケンスの選択 ........................................ 844
転送終了 ................................................................ 855
転送タイプ ............................................................ 841
転送モード ............................................................ 841
転送要求の受付けと転送 .................................... 852
ノーマル転送 (I) ................................................... 637
ノーマル転送 (II) ..................................................639
バースト 2 サイクル転送 .................................... 844
バースト転送の動作フロー ................................862
ブロック転送 ........................................................ 845
ブロック転送の動作フロー ................................861
転送命令
STR 命令 ( 転送命令 ) .......................................... 816
と
同期シリアルインタフェース
CSIO ( クロック同期シリアルインタフェース ) の
機能 .................................................................. 603
CSIO ( クロック同期シリアルインタフェース ) の
動作 .................................................................. 637
CSIO ( クロック同期シリアルインタフェース ) の
レジスタ一覧 ..................................................604
CSIO ( クロック同期シリアルインタフェース )
ボーレート選択 .............................................. 649
同期リセット動作
同期リセット動作 ..................................................91
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動作
16 ビットアウトプットコンペアとフリーラン
タイマの動作について ..................................412
16 ビットアウトプットコンペアの動作
( セット / リセットモード , MOD1x=1) .......411
16 ビットアウトプットコンペアの動作
( 反転モード , MOD1x=0) ..............................407
16 ビットインプットキャプチャの動作 ............419
2 サイクル転送時のデータの動作 ......................863
32 ビットモード動作 ............................................462
8 ビット /16 ビット動作 ......................................545
CSIO ( クロック同期シリアルインタフェース ) の
動作 ..................................................................637
DTTI 端子入力の動作 ...........................................430
EIT の動作 ...............................................................73
PPG 動作モード制御レジスタ
(PPGC0 ∼ PPGC15) ........................................282
UART の動作 .........................................................586
アンダフロー動作 .........................................257, 507
外部割込みの動作について .................................234
起動後の動作 .........................................................520
出力端子機能の動作 .............................................508
タイマモードの動作 .............................................425
多機能タイマの動作 .............................................395
単発変換モードの動作 .................................755, 783
遅延スロット付き動作 ...........................................62
遅延スロットなし動作 ...........................................64
通常リセット動作 ...................................................91
停止変換モードの動作 .................................757, 785
デッドタイムタイマモード時の動作 .................427
転送回数レジスタとリロード動作 .....................849
同期リセット動作 ...................................................91
動作概要 .................................................................491
動作初期化リセット (RST) ....................................84
動作モード ...............................................77, 553, 810
動作モードの選択 .................................................519
内部クロック選択時のカウント動作 .................506
内部クロック動作 .................................................256
入力端子機能の動作 .............................................508
バースト転送の動作フロー .................................862
波形制御レジスタ 2 (SIGCR2) の DTTI の
動作 ..................................................................431
バスエラー動作 .....................................................714
プリスケーラの動作 .............................................269
ブロック転送の動作フロー .................................861
ベースタイマの動作 .............................................459
命令動作 .................................................................811
リロード動作 .........................................................846
連続変換モードの動作 .................................756, 784
ワイルドレジスタ制御部の動作 .........................919
ワンショット動作 .........................................478, 493
動作初期化リセット
動作初期化リセット (RST) ....................................84
動作初期化リセット (RST) 解除
シーケンス ........................................................88
動作説明
動作説明 .................................................241, 245, 289
動作モード
PPG 動作モード制御レジスタ
(PPGC0 ∼ PPGC15) ........................................282
動作モード ...............................................77, 553, 810
動作モードの選択 .................................................519
990
動作例
差動入力モード動作例 ........................................ 788
特長
アップダウンカウンタの特長 ............................526
外部バスインタフェースの特長 ........................ 134
特長 ....................................................................45, 65
な
内蔵周辺要求
内蔵周辺要求 ........................................................ 843
内部アーキテクチャ
内部アーキテクチャ .............................................. 46
内部クロック
内部クロック選択時のカウント動作 ................ 506
内部クロック動作 ................................................256
内部クロック分周設定レジスタ
内部クロック分周設定レジスタ 0
(DIVR0) ............................................................ 113
内部クロック分周設定レジスタ 1
(DIVR1) ............................................................ 115
に
入出力回路形式
入出力回路形式 ......................................................33
入力許可制御
入力許可制御 ................................................189, 191
入力端子機能
入力端子機能の動作 ............................................ 508
の
ノーマル
ノーマル転送 (I) ................................................... 637
ノーマル転送 (II) ..................................................639
は
バースト
バースト 2 サイクル転送 .................................... 844
バースト転送の動作フロー ................................862
バースト転送
バースト転送の動作フロー ................................862
ハードウェア構成
DMAC のハードウェア構成 ............................... 822
ハードウェア構成 ................................................214
ハードウェアシーケンスフラグ
ハードウェアシーケンスフラグ ........................ 884
ハーバード←→プリンストンバスコンバータ
ハーバード←→プリンストンバス
コンバータ ........................................................48
ハーフワードアクセス
ハーフワードアクセス ........................................ 167
バイトアクセス
バイトアクセス ....................................................168
バイトオーダリング
バイトオーダリング .............................................. 58
波形ジェネレータ
波形ジェネレータの使用上の注意 .................... 442
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
波形ジェネレータのブロック
ダイヤグラム ..................................................310
波形ジェネレータのレジスタ .............................323
波形ジェネレータ割込み .....................................394
波形制御レジスタ
波形制御レジスタ 1 (SIGCR1) ............................380
波形制御レジスタ 2 (SIGCR2) ............................382
波形制御レジスタ 2 (SIGCR2) の DTTI の
動作 ..................................................................431
バスアクセス
外部バスアクセス .................................................159
バスインタフェース
外部バスインタフェースの設定手順 .................182
外部バスインタフェースの特長 .........................134
外部バスインタフェースのブロック
ダイヤグラム ..................................................136
外部バスインタフェースのレジスタ一覧 .........137
外部バスインタフェースのレジスタ概要 .........138
通常バスインタフェースの制御信号 .................156
バスエラー
バスエラー動作 .....................................................714
バスエラー発生条件 .............................................714
バスコンバータ
32 ビット←→ 16 ビットバスコンバータ ............47
ハーバード←→プリンストンバス
コンバータ ........................................................48
バスステータスレジスタ
I2C バスステータスレジスタ (IBSR) .................668
パッケージ
パッケージ外形寸法図 (BGA-144P-M06) ......16, 17
パッケージ外形寸法図 (FPT-144P-M12) ..............15
パッケージ外形寸法図 (LQFP-100P-M06) ...........19
パッケージ外形寸法図 (LQFP-100P-M20) ...........18
発振安定待ち
発振安定待ち時間の選択 .......................................90
発振安定待ち発生要因 ...........................................89
バッファ制御レジスタ
バッファ制御レジスタ
(ADTGBUF0/ADTGBUF1) .............................390
バッファレジスタ
アウトプットコンペアバッファレジスタ
(OCCPBH0 ∼ OCCPBH11/
OCCPBL0 ∼ OCCPBL11) ..............................348
バッファレジスタへアクセス時の注意 .............441
パルス
パルス幅測定機能 .................................................517
パルス幅測定動作詳細 .........................................521
パルス幅測定の起動と停止 .................................520
リロード値とパルス幅の関係 .............................494
反転モード
16 ビットアウトプットコンペアの動作
( 反転モード , MOD1x=0) ..............................407
汎用レジスタ
汎用レジスタ ...........................................................51
ビットオーダリング
ビットオーダリング .............................................. 58
ビット構成
16 ビットタイマレジスタ (TMR) の
ビット構成 ......................................................254
16 ビットリロードレジスタ (TMRLR) の
ビット構成 ......................................................255
FIFO 制御レジスタ 0(FCR0) の
ビット構成 ......................................574, 625, 683
FIFO 制御レジスタ 1(FCR1) の
ビット構成 ......................................571, 622, 680
FIFO バイトレジスタ (FBYTE1/FBYTE2) の
ビット構成 ......................................577, 628, 687
"H" 幅設定リロードレジスタ (BTnPRLH) のビッ
ト構成 .............................................................. 489
"L" 幅設定リロードレジスタ (BTnPRLL) のビット
構成 .................................................................. 488
PWM 周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................474
PWM デューティ設定レジスタ (BTnPDUT) の
ビット構成 ......................................................475
カウンタコントロールレジスタ (CCR) のビット
構成 .................................................................. 534
カウンタステータスレジスタ (CSR) の
ビット構成 ......................................................532
拡張通信制御レジスタ (ESCR) の
ビット構成 ..............................................563, 615
各モード別のビット構成一覧 ............................456
クロック出力許可レジスタのビット構成 ........796
コントロールステータスレジスタ (TMCSR) の
ビット構成 ......................................................252
周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................504
タイマレジスタ (BTnTMR) の
ビット構成 ......................................476, 490, 505
データバッファレジスタ (BTnDTBF) の
ビット構成 ......................................................516
フラッシュウェイトレジスタ (FLWC) のビット構
成 ......................................................................875
フラッシュコントロール / ステータスレジスタ
(FLCR) のビット構成 .................................... 872
ボーレートジェネレータレジスタ 1, 0
(BGR1, BGR0) のビット構成 ........ 569, 620, 679
ワイルドレジスタアドレスレジスタ
(WA) のビット構成 ........................................ 917
ワイルドレジスタ許可レジスタ (WREN) の
ビット構成 ......................................................916
ワイルドレジスタデータレジスタ (WD) のビット
構成 .................................................................. 918
非同期シリアルインタフェース
UART ( 非同期シリアルインタフェース ) の
機能 .................................................................. 551
UART ( 非同期シリアルインタフェース ) の
レジスタ一覧 ..................................................552
ひ
ふ
ビッグエンディアン
ビッグエンディアンのデータバス幅 .................158
ビッグエンディアンのデータ
フォーマット ..................................................157
フォーマット
ビッグエンディアンのデータ
フォーマット ..................................................157
リトルエンディアンのデータ
フォーマット ..................................................163
CM71-10134-8
FUJITSU SEMICONDUCTOR LIMITED
991
MB91470/480 シリーズ
不具合
不具合の回避方法 .................................................902
不具合内容
制約事項による不具合内容 .................................901
複数のセクタ
複数のセクタを指定するときの注意 .................894
富士通標準
富士通標準シリアルオンボード書込みに使用する
端子 ..................................................................909
復帰
EIT からの復帰 .......................................................65
外部割込みを使用した STOP 状態からの復帰時に
おける注意事項 ..............................................237
スタンバイからの復帰について .........................234
スタンバイモード ( ストップ / スリープ ) からの
復帰 ..................................................................225
退避・復帰の処理 .................................................247
復帰動作
STOP 状態からの復帰動作について ..................238
フラグ
I フラグ ....................................................................67
カウント方向転換フラグ .....................................544
カウント方向フラグ .............................................544
コンペア検出フラグ .............................................544
フラグセット
受信 FIFO 使用時の受信割込み発生とフラグ
セットのタイミング ..............................582, 633
受信割込み発生とフラグセットの
タイミング ..............................................581, 631
送信 FIFO 使用時の送信割込み発生とフラグ
セットのタイミング ..............................585, 636
送信割込み発生とフラグセットの
タイミング ..............................................584, 635
フラッシュコントロール
フラッシュコントロール / ステータスレジスタ
(FLCR) のビット構成 .....................................872
フラッシュメモリ
フラッシュメモリ書込み / 消去の概要 .............889
フラッシュメモリ書込み手順 .............................891
フラッシュメモリ自動アルゴリズムの
概要 ..................................................................879
フラッシュメモリのアクセスモード .................877
フラッシュメモリの概要 .....................................868
フラッシュメモリのセクタ消去
一時停止方法 ..................................................897
フラッシュメモリのセクタ消去再開方法 .........898
フラッシュメモリのデータ書込み方法 .............891
フラッシュメモリのデータ消去 ( チップ消去 )
方法 ..................................................................893
フラッシュメモリのブロック
ダイヤグラム ..................................................869
フラッシュメモリのメモリマップ .....................870
フラッシュメモリのレジスタ概要 .....................871
フラッシュメモリプログラミングの
注意事項 ..........................................................904
フラッシュメモリのリセット方法 .....................890
フリーランタイマ
16 ビットアウトプットコンペアとフリーラン
タイマの動作について ..................................412
16 ビットフリーランタイマの使用上の
注意 ..................................................................441
16 ビットフリーランタイマの
プログラム例 ..................................................444
992
16 ビットフリーランタイマのブロック
ダイヤグラム ..................................................303
16 ビットフリーランタイマのレジスタ ........... 318
16 ビットフリーランタイマ割込み ...................392
フリーランタイマカウント方向選択設定 ........434
フリーランタイマセレクタの使用上の
注意 .................................................................. 441
フリーランタイマセレクタのブロック
ダイヤグラム ..................................................315
フリーランタイマ選択レジスタ ........................ 320
フリーランタイマ選択レジスタ ( 下位 ):
アウトプットコンペア用
(FRS0/FRS2/FRS5/FRS7) ................................342
フリーランタイマ選択レジスタ ( 下位 ):
インプットキャプチャ用 (FRS3/FRS8) ....... 346
フリーランタイマ選択レジスタ ( 上位 ):
アウトプットコンペア用 (FRS1/FRS6) ....... 340
フリーランタイマ選択レジスタ ( 上位 ):
インプットキャプチャ用 (FRS4/FRS9) ....... 344
フリーランタイマ入力選択設定 ........................ 432
フリーランタイマによる A/D 起動 ...................403
フリーランタイマの 0 検出もしくはコンペア
クリアによる A/D 起動 ................................. 434
フリーランタイマセレクタ
フリーランタイマセレクタの使用上の
注意 .................................................................. 441
フリーランタイマセレクタのブロック
ダイヤグラム ..................................................315
フリーランタイマ選択レジスタ
フリーランタイマ選択レジスタ ........................ 320
フリーランタイマ選択レジスタ ( 下位 ):
アウトプットコンペア用
(FRS0/FRS2/FRS5/FRS7) ................................342
フリーランタイマ選択レジスタ ( 下位 ):
インプットキャプチャ用 (FRS3/FRS8) ....... 346
フリーランタイマ選択レジスタ ( 上位 ):
アウトプットコンペア用 (FRS1/FRS6) ....... 340
フリーランタイマ選択レジスタ ( 上位 ):
インプットキャプチャ用 (FRS4/FRS9) ....... 344
プリスケーラ
プリスケーラの動作 ............................................ 269
プルアップ抵抗制御レジスタ
プルアップ抵抗制御レジスタ
(PCR:PCR0 ∼ PCR3, PCR5, PCR6,
PCR8 ∼ PCRH, PCRJ, PCRL, PCRM,
PCRP ∼ PCRS) ............................................... 202
プルアップ抵抗制御レジスタ
設定値 .............................. 187, 189, 191, 193, 195
フローチャート
フローチャート ....................................596, 599, 653
プログラム
16 ビットアウトプットコンペアの
プログラム例 ..................................................446
16 ビットフリーランタイマの
プログラム例 ..................................................444
プログラムカウンタ
プログラムカウンタ (DSP-PC) ........................... 806
プログラムカウンタ (PC) ...................................... 56
プログラムステータス
プログラムステータス (PS) ..................................51
プログラム例
16 ビットアウトプットコンペアの
プログラム例 ..................................................446
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
16 ビットフリーランタイマの
プログラム例 ..................................................444
ブロック
ステップ / ブロック転送 2 サイクル転送 .........845
ブロックサイズ .....................................................846
ブロック転送 .........................................................845
ブロック転送の動作フロー .................................861
ブロックサイズ
ブロックサイズ .....................................................846
ブロックダイヤグラム
12 ビット A/D コンバータのブロック
ダイヤグラム ..................................................766
16/32 ビット PWC タイマ (ch.1, ch.0) のブロック
ダイヤグラム ..................................................454
16/32 ビットリロードタイマ (ch.1, ch.0) の
ブロックダイヤグラム ..................................453
16 ビット PPG タイマのブロック
ダイヤグラム ..................................................452
16 ビット PWM タイマのブロック
ダイヤグラム ..................................................452
16 ビットアウトプットコンペアのブロック
ダイヤグラム ..................................................305
16 ビットインプットキャプチャのブロック
ダイヤグラム ..................................................308
16 ビットフリーランタイマのブロック
ダイヤグラム ..................................................303
16 ビットリロードタイマのブロック
ダイヤグラム ..................................................250
8/10 ビット A/D コンバータのブロック
ダイヤグラム ..................................................737
8 ビット PPG ch.0, ch.2, ch.4, ch.6, ch.8, ch.10, ch.12,
ch.14 のブロックダイヤグラム .....................274
8 ビット PPG ch.1, ch.5, ch.9, ch.13 のブロック
ダイヤグラム ..................................................275
8 ビット PPG ch.3, ch.7, ch.11, ch.15 のブロック
ダイヤグラム ..................................................276
A/D 起動コンペアのブロック
ダイヤグラム ..................................................312
DMAC のブロックダイヤグラム ........................824
MB91470 シリーズ (144 ピン ) ブロック
ダイヤグラム ......................................................9
MB91480 シリーズ (100 ピン ) ブロック
ダイヤグラム ....................................................10
アップダウンカウンタのブロック
ダイヤグラム ..................................................528
外部バスインタフェース兼用 I/O ポートのブロッ
クダイヤグラム ..............................................192
外部バスインタフェースのブロック
ダイヤグラム ..................................................136
外部割込み /NMI 制御部のブロックダイヤグラム
231
外部割込み入力兼用 I/O ポートのブロックダイヤ
グラム ..............................................................188
クロック生成制御部のブロック
ダイヤグラム ..................................................102
クロックモニタのブロックダイヤグラム .........795
ゲート機能のブロックダイヤグラム .................278
多機能タイマ兼用 I/O ポートのブロックダイヤグ
ラム ..................................................................194
多機能タイマのブロックダイヤグラム .............301
通常 I/O ポートのブロックダイヤグラム .........186
ナログ入力兼用 I/O ポートのブロックダイヤグラ
ム ......................................................................190
CM71-10134-8
波形ジェネレータのブロック
ダイヤグラム ..................................................310
ビットサーチモジュールのブロックダイヤグラム
242
フラッシュメモリのブロック
ダイヤグラム ..................................................869
フリーランタイマセレクタのブロック
ダイヤグラム ..................................................315
ブロックダイヤグラム ................................240, 799
ポートブロックダイヤグラム ............................185
ワイルドレジスタ制御部のブロック
ダイヤグラム ..................................................914
割込みコントローラのブロックダイヤグラム 219
ブロック転送
ステップ / ブロック転送 2 サイクル転送 ......... 845
ブロック転送 ........................................................ 845
ブロック転送の動作フロー ................................861
分岐命令
JMP 命令 ( 分岐命令 ) .......................................... 818
へ
ベースタイマ
ベースタイマの機能 ............................................ 466
ベースタイマの動作 ............................................ 459
ベースタイマのレジスタ一覧 ............................455
ベクタテーブル
EIT ベクタテーブル ...............................................70
ベクタテーブル初期領域 ...................................... 61
変換データ保護機能
A/D 変換データ保護機能 ............................758, 786
変数モニタ出力
変数モニタ出力 ....................................................813
変数モニタレジスタ
DSP 変数モニタレジスタ
(DSP-OT0 ∼ DSP-OT7) ................................. 808
ほ
ポート
I/O ポートのモード .............. 187, 189, 191, 193, 195
ポート概要 ............................................................ 184
ポート機能制御レジスタ
(PFR:PFR0 ∼ PFR3, PFR5, PFR6, PFR8,PFR9,
PFRC, PFRF ∼ PFRH, PFRJ, PFRM, PFRQ,
PFRS) ...............................................................205
ポートデータレジスタ
(PDR: PDR0 ∼ PDR3, PDR5, PDR6,
PDR8 ∼ PDRH, PDRJ, PDRL, PDRM,
PDRP ∼ PDRS) ............................................... 196
ポートブロックダイヤグラム ............................185
ポート機能制御レジスタ
ポート機能制御レジスタ
(PFR:PFR0 ∼ PFR3, PFR5, PFR6, PFR8,PFR9,
PFRC, PFRF ∼ PFRH, PFRJ, PFRM, PFRQ,
PFRS) ...............................................................205
ポートデータレジスタ
ポートデータレジスタ
(PDR: PDR0 ∼ PDR3, PDR5, PDR6,
PDR8 ∼ PDRH, PDRJ, PDRL, PDRM,
PDRP ∼ PDRS) ............................................... 196
FUJITSU SEMICONDUCTOR LIMITED
993
MB91470/480 シリーズ
ホールド
CSX → RDX/WR0X, WR1X セットアップ・
RDX/WR0X, WR1X → CSX ホールド設定
(TYP[3:0]=0000B, AWR=000BH) ...................177
NMI/ ホールド抑止レベル割込み処理中 ...........854
ホールドリクエスト
ホールドリクエスト取下げ要求
(Hold Request Cancel Request) ........................224
ホールドリクエスト取下げ要求機能 (HRCR) の
使用例 ..............................................................226
ボーレート
CSIO ( クロック同期シリアルインタフェース )
ボーレート選択 ..............................................649
UART ボーレート選択 .........................................591
各周辺クロック (CLKP) 周波数に対するリロード
値とボーレート ..............................593, 651, 716
受信時の許容ボーレート範囲 .............................594
ボーレート選択 .....................................................715
ボーレートの計算 .................................592, 650, 715
ボーレートジェネレータ
ボーレートジェネレータレジスタ 1, 0
(BGR1, BGR0) のビット構成 ........569, 620, 679
命令
JMP 命令 ( 分岐命令 ) ...........................................818
MAC 命令 ...............................................................814
NOP 命令 ................................................................819
STR 命令 ( 転送命令 ) ...........................................816
命令一覧表 .............................................................952
命令概要 ...................................................................48
命令定義 .................................................................801
命令動作 .................................................................811
メモリマップ
フラッシュメモリのメモリマップ .....................870
メモリマップ ...........................................................60
FR-CPU ROM モード
(32 ビット , リードのみ ) ..............................877
FR-CPU プログラミングモード
(16 ビット , リード / ライト可能 ) ............... 877
I/O ポートのモード .............. 187, 189, 191, 193, 195
PPG 動作モード制御レジスタ
(PPGC0 ∼ PPGC15) .......................................282
PPG のモード ........................................................ 272
インタフェースモード ........................................ 548
インタフェースモードの切換え ........................ 548
カウントモード選択 ............................................ 538
各モード別のビット構成一覧 ............................456
コンペアモード制御レジスタ
(OCMOD0/OCMOD1) .....................................357
差動入力モード時のアナログ入力端子 ............787
差動入力モード時のレジスタ設定 .................... 787
差動入力モード動作例 ........................................ 788
シリアルモードレジスタ (SMR) ........ 557, 609, 666
スタンバイモード ( ストップ / スリープ ) からの
復帰 .................................................................. 225
ストップモード復帰後の待ち時間 ...................... 99
スリープモード中の DMA 転送の注意 ............. 858
タイマモード ........................................................ 397
タイマモードの動作 ............................................ 425
単発変換モードの動作 ................................755, 783
停止変換モードの動作 ................................757, 785
低消費電力モード ................................................125
デッドタイムタイマモード時の動作 ................ 427
デッドタイムタイマモードの使用上の注意 .... 429
転送モード ............................................................ 841
動作モード .............................................. 77, 553, 810
動作モードの選択 ................................................519
フラッシュメモリのアクセスモード ................ 877
マスタモードのウェイト .................................... 709
モード設定と各種タイマ機能の関係 ................ 450
モード端子 .............................................................. 79
モードデータ .......................................................... 79
リセットモード ....................................................450
連続変換モードの動作 ................................756, 784
モード端子
モード端子 .............................................................. 79
モードデータ
モードデータ .......................................................... 79
モードレジスタ
シリアルモードレジスタ (SMR) ........ 557, 609, 666
も
ゆ
モード
16 ビットアウトプットコンペアの動作
( セット / リセットモード , MOD1x=1) .......411
16 ビットアウトプットコンペアの動作
( 反転モード , MOD1x=0) ..............................407
32 ビットモード機能 ............................................461
32 ビットモード設定 ............................................461
32 ビットモード動作 ............................................462
A/D コンペア起動モード .....................................433
A/D モード設定レジスタ
(ADMD:ADMD0 ∼ ADMD2) ........................745
A/D モード設定レジスタ
(ADMD:ADMD3, ADMD4) ............................773
ユーザスタックポインタ
ユーザスタックポインタ (USP) ...........................57
優先順位
チャネル間優先順位 ............................................ 859
優先順位判定 ........................................................ 223
優先度
EIT 要因の優先度 ................................................... 71
ま
マスタ
マスタによるデータ受信 .....................................706
マスタによるデータ送信 .....................................699
マスタモードのウェイト .....................................709
め
994
よ
要求レベル設定レジスタ
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ...........................................................233
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
ら
ライト
FR-CPU プログラミングモード
(16 ビット , リード / ライト可能 ) ...............877
ライト→ライトタイミング
(TYP[3:0]=0000B, AWR=0018H) ....................173
リード→ライトタイミング
(TYP[3:0]=0000B, AWR=0048H) ....................172
り
リード
リード→ライトタイミング
(TYP[3:0]=0000B, AWR=0048H) ....................172
リード / ライト
FR-CPU プログラミングモード
(16 ビット , リード / ライト可能 ) ...............877
リセット
16 ビットアウトプットコンペアの動作
( セット / リセットモード , MOD1x=1) .......411
INITX 端子入力
( 設定初期化リセット端子 ) ............................85
STCR:SRST ビット書込み
( ソフトウェアリセット ) ................................86
ウォッチドッグリセット .......................................86
設定初期化リセット (INIT) ...................................83
設定初期化リセット (INIT) 解除
シーケンス ........................................................87
通常リセット動作 ...................................................91
同期リセット動作 ...................................................91
動作初期化リセット (RST) ....................................84
動作初期化リセット (RST) 解除
シーケンス ........................................................88
フラッシュメモリのリセット方法 .....................890
リセットコマンド .................................................880
リセットモード .....................................................450
リセット要因 ...........................................................85
リセット要因レジスタ / ウォッチドッグタイマ制
御レジスタ (RSRR) ........................................103
リセットコマンド
リセットコマンド .................................................880
リセット要因
リセット要因 ...........................................................85
リセット要因レジスタ
リセット要因レジスタ / ウォッチドッグタイマ制
御レジスタ (RSRR) ........................................103
リターンポインタ
リターンポインタ (RP) ..........................................56
リトルエンディアン
リトルエンディアンの概要 .................................162
リトルエンディアンのデータバス幅 .................164
リトルエンディアンのデータ
フォーマット ..................................................163
リロード
16/32 ビットリロードタイマ ..............................451
16/32 ビットリロードタイマ (ch.1, ch.0) の
ブロックダイヤグラム ..................................453
16 ビット PWM/PPG/ リロードタイマの使用上の
注意 ..................................................................463
16 ビットリロードタイマの概要 ........................250
CM71-10134-8
16 ビットリロードタイマのブロック
ダイヤグラム ..................................................250
16 ビットリロードタイマのレジスタ一覧 ....... 251
16 ビットリロードレジスタ (TMRLR) の
ビット構成 ......................................................255
"H" 幅設定リロードレジスタ (BTnPRLH) のビッ
ト構成 .............................................................. 489
"L" 幅設定リロードレジスタ (BTnPRLL) のビット
構成 .................................................................. 488
各周辺クロック (CLKP) 周波数に対するリロード
値とボーレート .............................. 593, 651, 716
転送回数レジスタとリロード動作 .................... 849
リロード / コンペア機能 .....................................540
リロード / コンペア機能同時起動 .....................541
リロードカウンタの機能 .................... 595, 651, 716
リロードコンペアレジスタ (RCR) .....................531
リロードタイマ (ch.1) .......................................... 434
リロード値とパルス幅の関係 ............................494
リロード動作 ........................................................ 846
リロードレジスタ
(PRLH0 ∼ PRLH15,
PRLL0 ∼ PRLL15) .........................................285
リロードレジスタへの書込みタイミング ........491
リロードコンペアレジスタ
リロードコンペアレジスタ (RCR) .....................531
リロードタイマ
16/32 ビットリロードタイマ ..............................451
16/32 ビットリロードタイマ (ch.1, ch.0) の
ブロックダイヤグラム ..................................453
16 ビット PWM/PPG/ リロードタイマの使用上の
注意 .................................................................. 463
16 ビットリロードタイマの概要 .......................250
16 ビットリロードタイマのブロック
ダイヤグラム ..................................................250
16 ビットリロードタイマのレジスタ一覧 ....... 251
リロードタイマ (ch.1) .......................................... 434
リロード値
各周辺クロック (CLKP) ク周波数に対するリロー
ド値とボーレート .......................................... 593
各周辺クロック (CLKP) 周波数に対するリロード
値とボーレート ......................................651, 716
リロード値とパルス幅の関係 ............................494
リロードレジスタ
16 ビットリロードレジスタ (TMRLR) の
ビット構成 ......................................................255
"H" 幅設定リロードレジスタ (BTnPRLH) のビッ
ト構成 .............................................................. 489
"L" 幅設定リロードレジスタ (BTnPRLL) のビット
構成 .................................................................. 488
リロードレジスタ
(PRLH0 ∼ PRLH15,
PRLL0 ∼ PRLL15) .........................................285
リロードレジスタへの書込みタイミング ........491
リンカ
リンカ (flnk911) ....................................................950
れ
レジスタ
12 ビット A/D コンバータの
レジスタ一覧 ..................................................770
FUJITSU SEMICONDUCTOR LIMITED
995
MB91470/480 シリーズ
16 ビットアウトプットコンペアの
レジスタ ..........................................................321
16 ビットインプットキャプチャの
レジスタ ..........................................................322
16 ビットタイマレジスタ (TMR) の
ビット構成 ......................................................254
16 ビットデッドタイマ状態制御レジスタ , 下位バ
イト (DTCR1/DTCR4) ....................................374
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR0/DTCR3) ....................................371
16 ビットデッドタイマ状態制御レジスタ , 上位バ
イト (DTCR2/DTCR5) ....................................377
16 ビットデッドタイマレジスタ (TMRRH0 ∼
TMRRH5/TMRRL0 ∼ TMRRL5) ..................369
16 ビットフリーランタイマのレジスタ ............318
16 ビットリロードタイマのレジスタ一覧 ........251
16 ビットリロードレジスタ (TMRLR) の
ビット構成 ......................................................255
7 ビットスレーブアドレスマスクレジスタ
(ISMK) ..............................................................677
7 ビットスレーブアドレスレジスタ
(ISBA) ...............................................................678
8/10 ビット A/D コンバータの
レジスタ一覧 ..................................................741
A/D 起動コンペアのレジスタ .............................325
A/D 制御ステータスレジスタ
(ADCS:ADCS0 ∼ ADCS2) .............................748
A/D 制御ステータスレジスタ
(ADCS:ADCS3, ADCS4) .................................776
A/D チャネル制御レジスタ
(ADCH:ADCH0 ∼ ADCH2) ...........................743
A/D チャネル制御レジスタ
(ADCH:ADCH3, ADCH4) ...............................771
A/D データレジスタ
(ADCD:ADCD000 ∼ ADCD030, ADCD001 ∼
ADCD031, ADCD002 ∼ ADCD112) .............751
A/D データレジスタ (ADCD:ADCD003 ∼
ADCD033, ADCD004 ∼ ADCD034) .............779
A/D トリガ制御レジスタ
(ADTRGC0 ∼ ADTRGC5) .............................338
A/D モード設定レジスタ
(ADMD:ADMD0 ∼ ADMD2) ........................745
A/D モード設定レジスタ
(ADMD:ADMD3, ADMD4) ............................773
ACR0 ∼ ACR2(Area Configuration Register) の
レジスタ構成 ..................................................140
ADMD レジスタ設定 ...................................759, 789
ASR0 ∼ ASR2 (Area Select Register) の
レジスタ構成 ..................................................139
AWR0 ∼ AWR2 (Area Wait Register) の
レジスタ構成 ..................................................146
CSER(Chip Select Enable register) の
レジスタ構成 ..................................................152
CSIO ( クロック同期シリアルインタフェース ) の
レジスタ一覧 ..................................................604
DMAC のレジスタ一覧 ........................................823
DSP コントロール / ステータスレジスタ
(DSP-CSR) .......................................................803
DSP 遅延レジスタ (DSP-LY) ...............................807
DSP 変数モニタレジスタ
(DSP-OT0 ∼ DSP-OT7) ..................................808
FIFO 制御レジスタ 0(FCR0) の
ビット構成 ......................................574, 625, 683
996
FIFO 制御レジスタ 1(FCR1) の
ビット構成 ......................................571, 622, 680
FIFO バイトレジスタ (FBYTE1/FBYTE2) の
ビット構成 ......................................577, 628, 687
GATE 機能制御レジスタ (GATEC0/GATEC4/
GATEC8/GATEC12) .......................................288
"H" 幅設定リロードレジスタ (BTnPRLH) のビッ
ト構成 .............................................................. 489
I2C インタフェースのレジスタ一覧 .................. 658
I2C バスステータスレジスタ (IBSR) ................. 668
I2C バス制御レジスタ (IBCR) ............................. 660
"L" 幅設定リロードレジスタ (BTnPRLL) のビット
構成 .................................................................. 488
PPG 起動レジスタ (TRG) .................................... 286
PPG 動作モード制御レジスタ
(PPGC0 ∼ PPGC15) .......................................282
PPG のレジスタ一覧 ............................................ 279
PWM 周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................474
PWM デューティ設定レジスタ (BTnPDUT) の
ビット構成 ......................................................475
UART( 非同期シリアルインタフェース ) の
レジスタ一覧 ..................................................552
アウトプットコンペアバッファレジスタ
(OCCPBH0 ∼ OCCPBH11/
OCCPBL0 ∼ OCCPBL11) ..............................348
アウトプットコンペアレジスタ
(OCCPH0 ∼ OCCPH11/
OCCPL0 ∼ OCCPL11) ................................... 349
アキュムレータ出力レジスタ
(DSP-AC0 ∼ DSP-AC2) ................................. 809
アップダウンカウンタのレジスタ一覧 ............529
アップダウンカウントレジスタ (UDCR) ..........530
アドレスレジスタ指定 ........................................ 847
アナログ入力制御レジスタ
(AICR:AICR0 ∼ AICR2) ................................753
アナログ入力制御レジスタ
(AICR:AICR3, AICR4) .................................... 781
インプットキャプチャ状態制御レジスタ
(ch.2/ch.6, ch.3/ch.7), 下位バイト
(ICSL23/ICSL67) .............................................362
インプットキャプチャ状態制御レジスタ
(ch.2/ch.6, ch.3/ch.7), 上位バイト
(ICSH23/ICSH67) ............................................ 360
インプットキャプチャ状態制御レジスタ
(ch.01/ch.45), 下位バイト
(PICSL01/PICSL45) .........................................367
インプットキャプチャデータレジスタ
(IPCPH0 ∼ IPCPH7/
IPCPL0 ∼ IPCPL7) .........................................359
外部バスインタフェースのレジスタ一覧 ........137
外部バスインタフェースのレジスタ概要 ........138
外部割込み要因レジスタ
[EIRR (EIRR0, EIRR1): External Interrupt Request
Register] ...........................................................232
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ...........................................................233
カウンタコントロールレジスタ (CCR) のビット
構成 .................................................................. 534
カウンタステータスレジスタ (CSR) の
ビット構成 ......................................................532
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
カウント方向選択レジスタ ( コンペア時 )
(ADTGSEL0/ADTGSEL1) ..............................388
拡張通信制御レジスタ (ESCR) の
ビット構成 ..............................................563, 615
クロック出力許可レジスタのビット構成 .........796
クロックソース制御レジスタ (CLKR) ..............111
コンディションコードレジスタ (CCR) ...............52
コントロールステータスレジスタ (TMCSR) の
ビット構成 ......................................................252
コンペア許可レジスタ
(ADTGCE0/ADTGCE1) ..................................386
コンペアクリアバッファレジスタ
(CPCLRBH0 ∼ CPCLRBH5, CPCLRBL0 ∼
CPCLRBL5) .....................................................327
コンペアクリアレジスタ (CPCLRH0 ∼ CPCLRH5,
CPCLRL0 ∼ CPCLRL5) .................................328
コンペア制御レジスタ , 下位バイト
(OCSL0/OCSL6, OCSL2/OCSL8, OCSL4/
OCSL10) ...........................................................354
コンペア制御レジスタ , 上位バイト
(OCSH1/OCSH7, OCSH3/OCSH9, OCSH5/
OCSH11) ..........................................................350
コンペアバッファレジスタ 0/3,1/4,2/5
(ADCOMPB0/ADCOMPB3,
ADCOMPB1/ADCOMPB4,
ADCOMPB2/ADCOMPB5) ............................384
コンペアモード制御レジスタ
(OCMOD0/OCMOD1) .....................................357
コンペアレジスタ
(COMP0/COMP2/COMP4/COMP6, COMP1/
COMP3/COMP5/COMP7) ...............................267
コンペアレジスタ 0/3,1/4,2/5
(ADCOMP0/ADCOMP3, ADCOMP1/
ADCOMP4, ADCOMP2/ADCOMP5) .............385
コンペアレジスタバッファ機能 .........................434
差動入力モード時のレジスタ設定 .....................787
システムコンディションコードレジスタ
(SCR) ..................................................................54
周期設定レジスタ (BTnPCSR) の
ビット構成 ......................................................504
受信データレジスタ (RDR) .................................675
受信データレジスタ
(RDR0/RDR1) ..........................................565, 617
出力反転レジスタ (REVC) ..................................287
乗除算レジスタ (Multiply & Divide register)
(MDH/MDL) ......................................................57
シリアルステータスレジスタ
(SSR) .................................................560, 612, 672
シリアル制御レジスタ (SCR) .....................554, 606
シリアルモードレジスタ (SMR) ........557, 609, 666
スタンバイ制御レジスタ (STCR) .......................105
ステータス制御レジスタ
(BTnSTC) .................................472, 486, 502, 514
制御レジスタへの書込みによる一時停止の設定
( 各チャネル独立または全チャネル同時に設
定 ) ....................................................................854
積和演算回路のレジスタ一覧 .............................802
送信データレジスタ (TDR) .................................676
送信データレジスタ
(TDR0/TDR1) ...........................................567, 618
タイマ状態制御レジスタ , 下位バイト
(TCCSL0 ∼ TCCSL5) .....................................334
CM71-10134-8
タイマ状態制御レジスタ , 上位バイト
(TCCSH0 ∼ TCCSH5) .................................... 330
タイマ状態制御レジスタ M
(TCCSM0 ∼ TCCSM5) ..................................336
タイマ制御レジスタ
(BTnTMCR 下位バイト ) ....... 470, 484, 499, 512
タイマ制御レジスタ
(BTnTMCR 上位バイト ) ....... 468, 482, 510, 497
タイマデータレジスタ (TCDTH0 ∼ TCDTH5,
TCDTL0 ∼ TCDTL5) .....................................329
タイマレジスタ (BTnTMR) の
ビット構成 ......................................476, 490, 505
タイミングジェネレータ 0 のレジスタ ............263
タイミングジェネレータ 1 のレジスタ ............264
タイミングジェネレータ制御レジスタ
(TTCR0/TTCR1) .............................................. 265
タイムベースカウンタクリアレジスタ
(CTBR) .............................................................110
タイムベースカウンタ制御レジスタ
(TBCR) .............................................................108
データバッファレジスタ (BTnDTBF) の
ビット構成 ......................................................516
データ方向制御レジスタ
(DDR: DDR0 ∼ DDR3, DDR5, DDR6,
DDR8 ∼ DDRH, DDRJ, DDRL, DDRM,
DDRP ∼ DDRS) .............................................199
テーブルベースレジスタ (TBR) .....................56, 69
転送回数レジスタとリロード動作 .................... 849
内部クロック分周設定レジスタ 0
(DIVR0) ............................................................ 113
内部クロック分周設定レジスタ 1
(DIVR1) ............................................................ 115
波形ジェネレータのレジスタ ............................323
波形制御レジスタ 1 (SIGCR1) ............................380
波形制御レジスタ 2 (SIGCR2) ............................382
波形制御レジスタ 2 (SIGCR2) の DTTI の
動作 .................................................................. 431
バッファ制御レジスタ
(ADTGBUF0/ADTGBUF1) ............................. 390
バッファレジスタへアクセス時の注意 ............441
汎用レジスタ .......................................................... 51
フラッシュウェイトレジスタ (FLWC) のビット構
成 ......................................................................875
フラッシュコントロール / ステータスレジスタ
(FLCR) のビット構成 .................................... 872
フラッシュメモリのレジスタ概要 .................... 871
フリーランタイマ選択レジスタ ........................ 320
フリーランタイマ選択レジスタ ( 下位 ):
アウトプットコンペア用
(FRS0/FRS2/FRS5/FRS7) ................................342
フリーランタイマ選択レジスタ ( 下位 ):
インプットキャプチャ用 (FRS3/FRS8) ....... 346
フリーランタイマ選択レジスタ ( 上位 ):
アウトプットコンペア用 (FRS1/FRS6) ....... 340
フリーランタイマ選択レジスタ ( 上位 ):
インプットキャプチャ用 (FRS4/FRS9) ....... 344
プルアップ抵抗制御レジスタ
(PCR:PCR0 ∼ PCR3, PCR5, PCR6,
PCR8 ∼ PCRH, PCRJ, PCRL, PCRM,
PCRP ∼ PCRS) ............................................... 202
プルアップ抵抗制御レジスタ
設定値 .............................. 187, 189, 191, 193, 195
ベースタイマのレジスタ一覧 ............................455
FUJITSU SEMICONDUCTOR LIMITED
997
MB91470/480 シリーズ
ポート機能制御レジスタ
(PFR:PFR0 ∼ PFR3, PFR5, PFR6, PFR8,PFR9,
PFRC, PFRF ∼ PFRH, PFRJ, PFRM, PFRQ,
PFRS) ................................................................205
ポートデータレジスタ
(PDR: PDR0 ∼ PDR3, PDR5, PDR6,
PDR8 ∼ PDRH, PDRJ, PDRL, PDRM,
PDRP ∼ PDRS) ...............................................196
ボーレートジェネレータレジスタ 1, 0
(BGR1, BGR0) のビット構成 ........569, 620, 679
リセット要因レジスタ / ウォッチドッグタイマ制
御レジスタ (RSRR) ........................................103
リロードコンペアレジスタ (RCR) .....................531
リロードレジスタ
(PRLH0 ∼ PRLH15,
PRLL0 ∼ PRLL15) .........................................285
リロードレジスタへの書込みタイミング .........491
レジスタ一覧 .................................215, 230, 240, 242
レジスタ詳細説明 .........................................240, 243
レジスタ設定時の注意 .........................................825
ワイルドレジスタアドレスレジスタ
(WA) .................................................................920
ワイルドレジスタアドレスレジスタ
(WA) のビット構成 ........................................917
ワイルドレジスタ許可レジスタ (WREN) .........920
ワイルドレジスタ許可レジスタ (WREN) の
ビット構成 ......................................................916
ワイルドレジスタ制御部の概要 .........................914
ワイルドレジスタ制御部の動作 .........................919
ワイルドレジスタ制御部のブロック
ダイヤグラム ..................................................914
ワイルドレジスタ制御部のレジスタ一覧 .........915
ワイルドレジスタデータレジスタ (WD) ..........920
ワイルドレジスタデータレジスタ (WD) のビット
構成 ..................................................................918
割込み許可レジスタ
[ENIR (ENIR0, ENIR1):Enable Interrupt request
Register] ............................................................232
割込み制御レジスタ (ICR) ............................68, 220
レジスタ一覧
12 ビット A/D コンバータの
レジスタ一覧 ..................................................770
16 ビットリロードタイマのレジスタ一覧 ........251
8/10 ビット A/D コンバータの
レジスタ一覧 ..................................................741
CSIO ( クロック同期シリアルインタフェース ) の
レジスタ一覧 ..................................................604
DMAC のレジスタ一覧 ........................................823
I2C インタフェースのレジスタ一覧 ..................658
PPG のレジスタ一覧 ............................................279
UART ( 非同期シリアルインタフェース ) の
レジスタ一覧 ..................................................552
アップダウンカウンタのレジスタ一覧 .............529
外部バスインタフェースのレジスタ一覧 .........137
積和演算回路のレジスタ一覧 .............................802
ベースタイマのレジスタ一覧 .............................455
レジスタ一覧 .................................215, 230, 240, 242
ワイルドレジスタ制御部のレジスタ一覧 .........915
レベルマスク
割込み・NMI に対するレベルマスク ..................67
連続動作
連続動作 .........................................................477, 492
998
連続変換モード
連続変換モードの動作 ................................756, 784
わ
ワードアクセス
ワードアクセス ....................................................166
ワードアライメント
ワードアライメント .............................................. 59
ワイルド
ワイルドレジスタアドレスレジスタ
(WA) ................................................................. 920
ワイルドレジスタアドレスレジスタ
(WA) のビット構成 ........................................ 917
ワイルドレジスタ許可レジスタ (WREN) ......... 920
ワイルドレジスタ許可レジスタ (WREN) の
ビット構成 ......................................................916
ワイルドレジスタ制御部の概要 ........................ 914
ワイルドレジスタ制御部の動作 ........................ 919
ワイルドレジスタ制御部のブロック
ダイヤグラム ..................................................914
ワイルドレジスタ制御部のレジスタ一覧 ........915
ワイルドレジスタデータレジスタ (WD) ..........920
ワイルドレジスタデータレジスタ (WD) のビット
構成 .................................................................. 918
割込み
12 ビット A/D コンバータの割込み .................. 782
16 ビットアウトプットコンペア割込み ........... 393
16 ビットインプットキャプチャ割込み ........... 393
16 ビットフリーランタイマ割込み ...................392
8/10 ビット A/D コンバータの割込み ............... 754
CSIO の割込み ......................................................630
DMAC 割込み制御が出力できる割込み ........... 857
DMA 転送と割込み .............................................. 850
DMA による割込みクリアの
発生タイミング .............................................. 853
DTTI 割込み .......................................................... 431
I2C インタフェースの割込み ..............................689
NMI/ ホールド抑止レベル割込み処理中 ..........854
UART の割込み ..................................................... 579
外部割込みの動作手順について ........................ 234
外部割込みの動作について ................................234
外部割込み要因レジスタ
[EIRR (EIRR0, EIRR1): External Interrupt Request
Register] ...........................................................232
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ...........................................................233
外部割込み要求レベルについて ........................ 235
外部割込みを使用した STOP 状態からの復帰時に
おける注意事項 .............................................. 237
機能ごとの割込み制御ビットと割込み
要因 .................................................................. 465
受信 FIFO 使用時の受信割込み発生とフラグ
セットのタイミング ..............................582, 633
受信割込み発生とフラグセットの
タイミング ..............................................581, 631
送信 FIFO 使用時の送信割込み発生とフラグ
セットのタイミング ..............................585, 636
送信割込み発生とフラグセットの
タイミング ..............................................584, 635
タイマ割込み ........................................................ 399
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
MB91470/480 シリーズ
波形ジェネレータ割込み .....................................394
割込み許可レジスタ
[ENIR (ENIR0, ENIR1):Enable Interrupt request
Register] ............................................................232
割込みスタック .......................................................69
割込み制御レジスタ (ICR) ............................68, 220
割込み発生タイミング .........................................545
割込みベクタ .........................................................937
割込みマスク機能 .................................................400
割込み要因とタイミングチャート
(PPG 出力 : 通常極性 ) ...................................495
割込み要因とタイミングチャート
(PWM 出力 : 通常極性 ) .................................479
割込みレベル ...........................................................66
割込み・NMI に対するレベルマスク ..................67
割込み許可レジスタ
割込み許可レジスタ
[ENIR (ENIR0, ENIR1):Enable Interrupt request
Register] ............................................................232
割込みスタック
割込みスタック .......................................................69
割込み制御
DMAC 割込み制御が出力できる割込み ............857
機能ごとの割込み制御ビットと割込み
要因 ..................................................................465
CM71-10134-8
割込み制御レジスタ (ICR) ..................................220
割込み制御レジスタ
割込み制御レジスタ (ICR) ............................68, 220
割込みベクタ
割込みベクタ ........................................................ 937
割込み要因
外部割込み要因レジスタ
[EIRR (EIRR0, EIRR1): External Interrupt Request
Register] ...........................................................232
機能ごとの割込み制御ビットと割込み
要因 .................................................................. 465
割込み要因とタイミングチャート
(PPG 出力 : 通常極性 ) ................................... 495
割込み要因とタイミングチャート
(PWM 出力 : 通常極性 ) ................................. 479
割込み要求
外部割込み要求レベル設定レジスタ
[ELVR (ELVR0, ELVR1) : External LeVel
Register] ...........................................................233
外部割込み要求レベルについて ........................ 235
割込みレベル
割込みレベル .......................................................... 66
ワンショット動作
ワンショット動作 ........................................478, 493
FUJITSU SEMICONDUCTOR LIMITED
999
MB91470/480 シリーズ
1000
FUJITSU SEMICONDUCTOR LIMITED
CM71-10134-8
CM71-10134-8
FUJITSU SEMICONDUCTOR • CONTROLLER MANUAL
32 ビット・マイクロコントローラ
FR60
MB91470/480 シリーズ
ハードウェアマニュアル
2011 年 6 月 第 8 版発行
発行
富士通セミコンダクター株式会社
編集
企画部 プロモーション推進部