AK5365VQ

[AK5365]
AK5365
24-Bit 96kHz ΔΣ ADC with Selector/PGA/ALC
概
要
AK5365は96kHzレコーディングシステム向けの高性能24bit ADCです。ADCはワイドダイナミックレン
ジを実現するエンハンスト・デュアルビット方式を採用しています。AK5365は5ステレオ入力セレクタ
及びALC機能付きIPGAを内蔵し、入力プリアンプは外付け抵抗により入力レンジを可変にできるため、
DVDレコーダ等の録音機器用途に最適です。
特
長
1. 24bit Stereo ADC
• 5ch Stereo Inputs Selector
• Input PGA from +12dB to 0dB, 0.5dB Step
• Auto Level Control (ALC) Circuit
• Digital HPF for offset cancellation (fc=1.0Hz@fs=48kHz)
• Digital Attenuator
• Soft Mute
• Single-end Inputs
• S/(N+D) : 94dB
• DR, S/N : 103dB
• Audio I/F Format : 24bit MSB justified, I2S
2. 3-wire Serial μP Interface / I2C-Bus
3. Master / Slave Mode
4. Master Clock : 256fs/384fs/512fs
5. Sampling Rate : 32kHz to 96kHz
6. Power Supply
• AVDD: 4.75 ∼ 5.25V (typ. 5.0V)
• DVDD: 3.0 ∼ 5.25V (typ. 3.3V)
7. Ta = -40 ∼ 85°C
8. Package : 44pin LQFP
MS0164-J-02
2012/12
-1-
[AK5365]
„ ブロック図
M/S
LOPIN
LOUT
SEL2 SEL1 SEL0
PDN
ALC
CTRL
IPGAL
LIN1
AVDD
LIN2
AVSS
LIN3
DVDD
DVSS
LIN4
Pre-Amp
IPGA
(ALC)
LIN5
LRCK
RIN1
ADC
HPF
DATT
Audio I/F
Controller
BICK
MCLK
RIN2
SDTO
Pre-Amp
RIN3
RIN4
Control Register
I/F
IPGA
(ALC)
VCOM
RIN5
ROPIN
ROUT
IPGAR
SMUTE
CSN CCLK CDTI
CAD1 SCL SDA
Block diagram
MS0164-J-02
2012/12
-2-
[AK5365]
„ オーダリングガイド
−40 ∼ +85°C
AK5365評価用ボード
AK5365VQ
AKD5365
44pin LQFP (0.8mm pitch)
CTRL
M/S
RIN1
TEST5
RIN2
TEST6
RIN3
TEST7
RIN4
TEST8
RIN5
„ ピン配置
44 43 42 41 40 39 38 37 36 35 34
LIN5
1
33
CSN/CAD1
TEST1
2
32
CCLK/SCL
LIN4
3
31
CDTI/SDA
TEST2
4
30
SEL2
LIN3
5
29
SEL1
TEST3
6
28
SEL0
LIN2
7
27
SMUTE
TEST4
8
26
ALC
LIN1
9
25
PDN
LOPIN
10
24
MCLK
LOUT
11
23
LRCK
AK5365VQ
Top View
MS0164-J-02
BICK
SDTO
DVDD
DVSS
VCOM
AVSS
AVDD
ROPIN
ROUT
IPGAR
IPGAL
12 13 14 15 16 17 18 19 20 21 22
2012/12
-3-
[AK5365]
ピン／機能
No.
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
Pin Name
LIN5
TEST1
LIN4
TEST2
LIN3
TEST3
LIN2
TEST4
LIN1
LOPIN
LOUT
IPGAL
IPGAR
ROUT
ROPIN
AVDD
AVSS
I/O
I
I
I
I
I
I
I
I
I
I
O
I
I
O
I
-
18
VCOM
O
19
20
21
22
DVSS
DVDD
SDTO
BICK
O
I/O
Function
Lch Analog Input 5 Pin
Test 1 Pin (Connected to AVSS)
Lch Analog Input 4 Pin
Test 2 Pin (Connected to AVSS)
Lch Analog Input 3 Pin
Test 3 Pin (Connected to AVSS)
Lch Analog Input 2 Pin
Test 4 Pin (Connected to AVSS)
Lch Analog Input 1 Pin
Lch Feed Back Resistor Input Pin
Lch Feed Back Resistor Output Pin
Lch IPGA Input Pin
Rch IPGA Input Pin
Rch Feed Back Resistor Output Pin
Rch Feed Back Resistor Input Pin
Analog Power Supply Pin, 4.75 ∼ 5.25V
Analog Ground Pin
Common Voltage Output Pin, AVDD/2
Bias voltage of ADC input.
Digital Ground Pin
Digital Power Supply Pin, 3.0 ∼ 5.25V
Audio Serial Data Output Pin
Audio Serial Data Clock Pin
Note: All digital input pins except pull-down pins should not be left floating.
Note: TEST1, TEST2, TEST3 and TEST4 pins should be connected to AVSS.
MS0164-J-02
2012/12
-4-
[AK5365]
No.
23
24
Pin Name
LRCK
MCLK
25
PDN
I
26
ALC
I
27
SMUTE
I
28
29
30
SEL0
SEL1
SEL2
CDTI
SDA
CCLK
SCL
CSN
CAD1
I
I
I
I
I/O
I
I
I
I
34
CTRL
I
35
M/S
I
36
37
38
39
40
41
42
43
44
RIN1
TEST5
RIN2
TEST6
RIN3
TEST7
RIN4
TEST8
RIN5
I
I
I
I
I
I
I
I
I
31
32
33
I/O
I/O
I
Function
Output Channel Clock Pin
Master Clock Input Pin
Power-Down Mode Pin
“H”: Power up, “L”: Power down reset and initializes the control register.
ALC Enable Pin
(Internal Pull-down Pin, typ. 100kΩ)
“H” : ALC Enable, “L” : ALC Disable
Soft Mute Pin
(Internal Pull-down Pin, typ. 100kΩ)
“H” : Soft Mute, “L” : Normal Operation
Input Selector 0 Pin
Input Selector 1 Pin
Input Selector 2 Pin
Control Data Input Pin in 3-wire Control
(CTRL pin = “L”)
(CTRL pin = “H”)
Control Data Input / Output Pin in I2C Control
Control Data Clock Pin in 3-wire Control
(CTRL pin = “L”)
(CTRL pin = “H”)
Control Data Clock Pin in I2C Control
Chip Select Pin in 3-wire Control
(CTRL pin = “L”)
(CTRL pin = “H”)
Chip Address 1 Select Pin in I2C Control
Control Mode Pin
“H” : I2C Control & I2S Compatible, “L” : 3-wire Control
Master / Slave Mode Pin
“H” : Master Mode, “L” : Slave Mode
Rch Analog Input 1 Pin
Test 5 Pin (Connected to AVSS)
Rch Analog Input 2 Pin
Test 6 Pin (Connected to AVSS)
Rch Analog Input 3 Pin
Test 7 Pin (Connected to AVSS)
Rch Analog Input 4 Pin
Test 8 Pin (Connected to AVSS)
Rch Analog Input 5 Pin
Note: All digital input pins except pull-down pins should not be left floating.
Note: TEST5, TEST6, TEST7 and TEST8 pins should be connected to AVSS.
MS0164-J-02
2012/12
-5-
[AK5365]
絶対最大定格
(AVSS=DVSS=0V; Note 1)
Parameter
Analog
Power Supplies:
Digital
|AVSS – DVSS|
(Note 2)
Input Current, Any Pin Except Supplies
Analog Input Voltage
(LIN1-5, RIN1-5, LOPIN, ROPIN, IPGAL, IPGAR pins)
Digital Input Voltage (All digital input pins)
Ambient Temperature (Powered applied)
Storage Temperature
Symbol
AVDD
DVDD
ΔGND
IIN
min
−0.3
−0.3
-
max
6.0
6.0
0.3
±10
Unit
V
V
V
mA
VINA
−0.3
AVDD+0.3
V
VIND
Ta
Tstg
−0.3
−40
−65
DVDD+0.3
85
150
V
°C
°C
Note 1. 電圧は全てグランドピンに対する値です。
Note 2. AVSSとDVSSはアナロググランドに接続して下さい。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また、通常の動作は保証されません。
推奨動作条件
(AVSS=DVSS=0V; Note 1)
Parameter
Power Supplies
Analog
(Note 3)
Digital
Symbol
AVDD
DVDD
min
4.75
3.0
typ
5.0
3.3
max
5.25
AVDD
Unit
V
V
Note 1. 電圧は全てグランドピンに対する値です。
Note 3. AVDDとDVDDの電源立ち上げシーケンスを考慮する必要はありません。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
MS0164-J-02
2012/12
-6-
[AK5365]
アナログ特性
(Ta=25°C; AVDD=5.0V, DVDD=3.3V; AVSS=DVSS=0V; fs=48kHz, 96kHz; BICK=64fs; Signal Frequency=1kHz;
24bit Data; Measurement frequency=20Hz ∼ 20kHz at fs=48kHz, 40Hz ∼ 40kHz at fs=96kHz; unless otherwise
specified)
Parameter
min
typ
max
Unit
Pre-Amp Characteristics:
Feedback Resistance
10
50
kΩ
S/(N+D)
(Note 4)
100
dB
S/N (A-weighted)
108
dB
Load Resistance
(Note 5)
6.3
kΩ
Load Capacitance
20
pF
Input PGA Characteristics:
Input Voltage
(Note 6)
0.9
1
1.1
Vrms
Input Resistance
(Note 7)
6.3
10
15
kΩ
Step Size
0.2
0.5
0.8
dB
Gain Control Range
ALC = OFF
0
+12
dB
ALC = ON
−9.5
+12
dB
ADC Analog Input Characteristics: IPGA=0dB, ALC=OFF
(Note 8)
Resolution
24
Bits
S/(N+D)
(−0.5dBFS)
fs=48kHz
84
94
dB
fs=96kHz
82
92
dB
DR
(−60dBFS)
fs=48kHz, A-weighted
96
103
dB
fs=96kHz
89
99
dB
S/N
fs=48kHz, A-weighted
96
103
dB
fs=96kHz
89
99
dB
Interchannel Isolation
(Note 9)
90
110
dB
Interchannel Gain Mismatch
0.2
0.5
dB
Gain Drift
100
ppm/°C
Power Supply Rejection
(Note 10)
50
dB
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”)
mA
35
23
AVDD
mA
8
4
DVDD
(fs=48kHz)
mA
16
8
(fs=96kHz)
Power-down mode (PDN pin = “L”)
(Note 11)
μA
100
10
AVDD
μA
100
10
DVDD
Note 4. 外付けの入力抵抗を47kΩ、Feedback抵抗を24kΩ、入力信号を2Vrmsにした場合にLOUT/ROUTで
測定した値です。
Note 5. LOUT/ROUTピンに外部でデバイスを接続した場合に、LOUT/ROUTピンがドライブできる外部デバ
イ
スの入力インピーダンスの値です。LOUT/ROUTピンに通常接続されるFeedback抵抗(min. 10kΩ)と
IPGAL/Rピンの入力インピーダンス(min. 6.3kΩ)の値は含みません。
Note 6. ALC=OFFかつIPGA=0dB時の入力電圧のフルスケール(0dB)。
IPGAL, IPGARピンへの入力電圧です。AVDD電圧に比例します。Vin = 0.2 x AVDD (Vrms)。
Note 7. IPGAL, IPGARピンの入力インピーダンスです。
Note 8. 測定値はPre-Amp → IPGA → ADCを通した値です。
この時の外付けの入力抵抗は47kΩ、Feedback抵抗は24kΩとします。
Note 9. Pre-Amp出力をIPGA入力レンジ相当(typ. 1Vrms)にする入力信号に対する、LIN1-5とRIN1-5間の全て
のチャネル間アイソレーションです。
Note 10. AVDD, DVDDに1kHz, 50mVppの正弦波を重畳した場合です。
Note 11. 全てのディジタル入力ピンをDVDDまたはDVSSに固定した時の値です。
MS0164-J-02
2012/12
-7-
[AK5365]
MS0164-J-02
2012/12
-8-
[AK5365]
フィルタ特性 (fs=48kHz)
(Ta=−40 ∼ 85°C; AVDD=4.75 ∼ 5.25V; DVDD=3.0 ∼ 5.25V; fs=48kHz)
Parameter
Symbol
min
ADC Digital Filter (Decimation LPF):
Passband
(Note 12) −0.005dB
PB
0
−0.02dB
−0.06dB
−6.0dB
Stopband
SB
26.5
Passband Ripple
PR
Stopband Attenuation
SA
80
Group Delay
(Note 13)
GD
Group Delay Distortion
ΔGD
ADC Digital Filter (HPF):
Frequency Response (Note 12) −3dB
FR
−0.5dB
−0.1dB
typ
max
Unit
21.768
22.0
24.0
21.5
-
29.6
0
kHz
kHz
kHz
kHz
kHz
dB
dB
1/fs
μs
1.0
2.9
6.5
Hz
Hz
Hz
±0.005
Note 12. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば、PB=21.768kHz (@−0.02dB)は0.454 x fsです。各応答は1kHzを基準にします。
Note 13. ディジタルフィルタによる遅延演算で、ディジタルフィルタにデータが入力されてから両チャネル
の24ビットデータがADC出力レジスタにセットされるまでの時間です。
フィルタ特性 (fs=96kHz)
(Ta=−40 ∼ 85°C; AVDD=4.75 ∼ 5.25V; DVDD=3.0 ∼ 5.25V; fs=96kHz)
Parameter
Symbol
min
ADC Digital Filter (Decimation LPF):
Passband
(Note 14) −0.005dB
PB
0
−0.02dB
−0.06dB
−6.0dB
Stopband
SB
53.0
Passband Ripple
PR
Stopband Attenuation
SA
80
Group Delay
(Note 15)
GD
Group Delay Distortion
ΔGD
ADC Digital Filter (HPF):
Frequency Response (Note 14) −3dB
FR
−0.5dB
−0.1dB
typ
max
Unit
43.536
44.0
48.0
43.0
-
29.6
0
kHz
kHz
kHz
kHz
kHz
dB
dB
1/fs
μs
2
5.8
13
Hz
Hz
Hz
±0.005
Note 14. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。
例えば、PB=43.536kHz (@−0.02dB)は0.454 x fsです。各応答は1kHzを基準にします。
Note 15. ディジタルフィルタによる遅延演算で、ディジタルフィルタにデータが入力されてから両チャネル
の24ビットデータがADC出力レジスタにセットされるまでの時間です。
MS0164-J-02
2012/12
-9-
[AK5365]
DC特性
(Ta=−40 ∼ 85°C; AVDD=4.75 ∼ 5.25V; DVDD=3.0 ∼ 5.25V)
Parameter
Symbol
High-Level Input Voltage
VIH
Low-Level Input Voltage
VIL
VOH
High-Level Output Voltage
(Iout=−400μA)
Low-Level Output Voltage
VOL
(Except SDA pin : Iout=400μA)
VOL
(SDA pin : Iout=3mA)
Input Leakage Current
Iin
min
70%DVDD
DVDD-0.5
typ
-
Max
30%DVDD
-
Unit
V
V
V
-
-
0.5
0.4
±10
V
V
μA
スイッチング特性
(Ta=−40 ∼ 85°C; AVDD=4.75 ∼ 5.25V; DVDD=3.0 ∼ 5.25V; CL=20pF)
Parameter
Symbol
min
Master Clock Timing
8.192
fCLK
Frequency
0.4/fCLK
tCLKL
Pulse Width Low
0.4/fCLK
tCLKH
Pulse Width High
LRCK Frequency
Normal Speed Mode
fsn
32
Double Speed Mode
fsd
48
Duty Cycle
Slave mode
45
Master mode
Audio Interface Timing
Slave mode
160
tBCK
BICK Period
65
tBCKL
BICK Pulse Width Low
65
tBCKH
Pulse Width High
30
tLRB
LRCK Edge to BICK “↑”
(Note 16)
30
tBLR
BICK “↑” to LRCK Edge
(Note 16)
2
tLRS
LRCK to SDTO (MSB) (Except I S mode)
tBSD
BICK “↓” to SDTO
Master mode
fBCK
BICK Frequency
dBCK
BICK Duty
−20
tMBLR
BICK “↓” to LRCK
−20
tBSD
BICK “↓” to SDTO
typ
max
Unit
24.576
MHz
ns
ns
48
96
55
kHz
kHz
%
%
50
35
35
ns
ns
ns
ns
ns
ns
ns
20
35
Hz
%
ns
ns
64fs
50
Note 16. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。
MS0164-J-02
2012/12
- 10 -
[AK5365]
Parameter
Symbol
min
Control Interface Timing (3-wire Serial mode):
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN “H” Time
CSN “↓” to CCLK “↑”
CCLK “↑” to CSN “↑”
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
200
80
80
40
40
150
50
50
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tSP
4.7
4.0
4.7
4.0
4.7
0
0.25
4.0
0
tPD
tPDV
tPDV
150
Control Interface Timing (I2C Bus mode):
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling
(Note 17)
SDA Setup Time from SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Pulse Width of Spike Noise Suppressed by Input Filter
Reset Timing
PDN Pulse Width
PDN “↑” to SDTO valid
PWN “↑” to SDTO valid
(Note 18)
(Note 19)
(Note 20)
typ
max
Unit
ns
ns
ns
ns
ns
ns
ns
ns
100
1.0
0.3
50
516
516
kHz
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
ns
ns
1/fs
1/fs
Note 17. データは最低300ns (SCLの立ち下がり時間)の間保持されなければなりません。
Note 18. AK5365はPDN pin = “L”でリセットされます。
Note 19. PDNピンを立ち上げてからのLRCKクロックの“↑”の回数です。
Note 20. PWNビットを立ち上げてからのLRCKクロックの“↑”の回数です。
MS0164-J-02
2012/12
- 11 -
[AK5365]
„ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Clock Timing
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
SDTO
50%DVDD
Audio Interface Timing (Slave mode)
MS0164-J-02
2012/12
- 12 -
[AK5365]
LRCK
50%DVDD
tMBLR
dBCK
BICK
50%DVDD
tBSD
SDTO
50%DVDD
Audio Interface Timing (Master mode)
VIH
CSN
VIL
tCCKL
tCSS
tCCKH
VIH
CCLK
VIL
tCDS
tCDH
VIH
CDTI
C1
C0
R/W
VIL
WRITE Command Input Timing
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
VIL
VIH
CDTI
D2
D1
D0
VIL
WRITE Data Input Timing
MS0164-J-02
2012/12
- 13 -
[AK5365]
VIH
SDA
VIL
tBUF
tLOW
tHIGH
tR
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
Start
tSU:STO
Start
Stop
2
I C Bus Mode Timing
VIH
CSN
VIL
tPDV
SDTO
50%DVDD
VIH
PDN
VIL
tPDV
SDTO
50%DVDD
tPD
PDN
VIL
Power Down & Reset Timing
MS0164-J-02
2012/12
- 14 -
[AK5365]
動作説明
„ システムクロック
スレーブモード時、AK5365に必要とされるクロックはMCLK(256fs/384fs/512fs), BICK(48fs∼), LRCK(1fs)で
す。MCLKとLRCKは同期する必要はありますが、位相を合わせる必要はありません。AK5365がスレーブモ
ード時にはマスタクロック周波数は内部で自動検出されます。Table 1に標準のオーディオレートに対して
AK5365に必要とされる各クロックの周波数を示します。
AK5365がマスターモード時には、MCLKのみが必要です。マスタクロック周波数をCKS1-0ビット(Table 2)
で設定します。CKS1-0ビットを設定した直後では、BICKとLRCKの出力周波数やデューティが乱れる場合が
あります。
スレーブモードでの動作時(PDN pin = “H”かつPWN bit = “1”)は、各外部クロック(MCLK, BICK, LRCK)を止
めてはいけません。これらのクロックが供給されない場合、内部にダイナミックなロジックを使用している
ため、過電流が流れ動作が異常になる可能性があります。クロックを止める場合はパワーダウン状態(PDN pin
= “L”またはPWN bit = “0”)にして下さい。マスターモードではパワーダウン時以外は、外部クロック(MCLK)
を供給して下さい。
MCLK
256fs
384fs
512fs
8.192MHz
12.288MHz
16.384MHz
11.2896MHz
16.9344MHz
22.5792MHz
12.288MHz
18.432MHz
24.576MHz
24.576MHz
N/A
N/A
Table 1. System clock example (Slave mode)
fs
32kHz
44.1kHz
48kHz
96kHz
CKS1
0
0
1
1
MCLK
32kHz ≤ fs ≤ 48kHz
48kHz < fs ≤ 96kHz
0
256fs
256fs
1
512fs
N/A
0
384fs
N/A
1
N/A
N/A
Table 2. Master clock frequency select (Master mode)
CKS0
Default
„ オーディオインタフェースフォーマット
2種類のデータフォーマットがDIFビット(Table 3)とCTRLピン(Table 4)で選択できます。設定はビットとピン
でORが取られます。両モードともMSBファースト、2’sコンプリメントのデータフォーマットでSDTOはBICK
の立ち下がりで出力されます。オーディオインタフェースはマスターモードとスレーブモードに対応しま
す。マスターモードではLRCKとBICKは出力になり、スレーブモードでは入力になります。マスターモード
時のLRCK周波数とBICK周波数はそれぞれ1fsと64fsです。
Mode
0
1
DIF bit
0
1
SDTO
LRCK
BICK
Figure
24bit, MSB justified
H/L
Figure 1
≥ 48fs
24bit, I2S Compatible
L/H
Figure 2
≥ 48fs
Table 3. Audio Interface Format (CTRL pin = “L”)
Mode
0
1
CTRL pin
L
H
SDTO
LRCK
BICK
24bit, MSB justified
H/L
≥ 48fs
24bit, I2S Compatible
L/H
≥ 48fs
Table 4. Audio Interface Format (DIF bit = “0”)
MS0164-J-02
Default
Figure
Figure 1
Figure 2
2012/12
- 15 -
[AK5365]
LRCK
0 1 2
20 21 22 23 24
31 0 1 2
20 21 22 23 24
31 0 1
BICK(64fs)
SDTO(o)
23 22
4 3 2 1 0
23 22
4 3 2 1 0
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 1. Mode 0 Timing
LRCK
0 1 2 3
21 22 23 24 25
0 1 2
21 22 23 24 25
0 1
BICK(64fs)
SDTO(o)
23 22
4 3 2 1 0
23 22
4 3 2 1 0
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 2. Mode 1 Timing
„ マスターモードとスレーブモードの切り替え
マスターモードとスレーブモードの切り替えはM/Sピンで行います。“H”でマスターモード、“L”でスレーブ
モードです。AK5365がマスターモードの時には、AK5365にMCLKを供給するとBICK, LRCKが出力されます。
AK5365がスレーブモードの時には、MCLK, BICK, LRCKを供給して下さい。
BICK, LRCK
BICK = Input
Slave Mode
LRCK = Input
BICK = Output
Master Mode
LRCK = Output
Table 5. Master mode/Slave mode
„ ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1.0Hzになっ
ており、周波数応答はfsに比例します。
MS0164-J-02
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- 16 -
[AK5365]
„ パワーアップ/ダウン
AK5365はPDNピンを“L”にすることでパワーダウンモードにできます。この時、同時にディジタルフィルタ
がリセットされます。このリセットは電源投入時に必ず一度行って下さい。パワーダウンモードが解除され
ると初期化サイクルが開始されます。そのため、出力データSDTOは516 x LRCKサイクル後確定します。
(1) パワーアップシーケンス1
Power Supply
(1)
PDN pin
ADC Internal State
PDN
IPGA
00H
SDTO
INITA
Normal
00H → 7FH
“0”
External clocks
in slave mode
7FH
FI
Output
MCLK, LRCK, BICK
The clocks can be stopped.
External clocks
in master mode
MCLK
The clocks can be stopped.
BICK, LRCK
in master mode
BICK, LRCK
Fixed to “L”
・INITA : ADCアナログ部の初期化期間(516/fs)
・FI :
フェードイン。パワーダウン解除時、IPGAはフェードインします。
・PDN : パワーダウン状態
・Figure 3の(1)の区間はmin 150ns必要です。
Figure 3. Power-up Sequence 1
MS0164-J-02
2012/12
- 17 -
[AK5365]
(2) パワーアップシーケンス2
Power Supply
(1)
PDN pin
ADC Internal State
Unsettling
PDN
IPGA
Unsettling
00H
SDTO
Unsettling
External clocks
in slave mode
INITA
Normal
00H → 7FH
“0”
FI
7FH
Output
MCLK, LRCK, BICK
MCLK, BICK, LRCK
The clocks can be input.
External clocks
in master mode
MCLK
MCLK
The clocks can be input.
BICK, LRCK
in master mode
Unsettling
Fixed to “L”
BICK, LRCK
・INITA : ADCアナログ部の初期化期間(516/fs)
・FI :
フェードイン。パワーダウン解除時、IPGAはフェードインします。
・PDN : パワーダウン状態
・Figure 4の(1)の区間はmin 150ns必要です。
Figure 4. Power-up Sequence 2
MS0164-J-02
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- 18 -
[AK5365]
„ 入力セレクタ
AK5365は5ch入力セレクタをLch/Rchの両チャネルに内蔵します(Figure 5)。入力セレクタは5対1の入力セレ
クタになっています。入力セレクタの設定はSEL2-0ビット(Table 6)とSEL2-0ピン(Table 7)で設定します。設
定はSEL2-0ピンがどれか1つでも“H”の場合、ピン設定が優先されるため、SEL2-0ビットで制御する場合は
SEL2-0ピンを“LLL”に固定して下さい。
SEL2 bit
0
0
0
0
1
SEL1 bit
SEL0 bit
Input Selector
0
0
LIN1 / RIN1
0
1
LIN2 / RIN2
1
0
LIN3 / RIN3
1
1
LIN4 / RIN4
0
0
LIN5 / RIN5
Table 6. Input Selector (SEL2-0 pin = “LLL”)
SEL2 pin
L
L
L
L
H
SEL1 pin
SEL0 pin
Input Selector
L
L
LIN1 / RIN1
L
H
LIN2 / RIN2
H
L
LIN3 / RIN3
H
H
LIN4 / RIN4
L
L
LIN5 / RIN5
Table 7. Input Selector (SEL2-0 bit = “000”)
Default
LIN1
LIN2
LIN3
LIN4
Pre-Amp
LIN5
RIN1
RIN2
Pre-Amp
RIN3
RIN4
RIN5
Figure 5. Input Selector
MS0164-J-02
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[AK5365]
[入力セレクタの切り替えについて]
入力セレクタの切り替え時のボツ音が気になる場合にはソフトミュートをかけてから切り替えを行って下
さい(Figure 6)。
・入力セレクタ切り替えシーケンス
1. チャネル切り替えの前に、ソフトミュートをかける。
2. チャネル切り替えを行う。
3. ソフトミュートを解除する。
SMUTE
D AT T Level
(1)
(1)
A ttenuation
(2)
-∞
LIN 1/R IN 1
C hannel
LIN 2/R IN 2
Figure 6. Input channel switching sequence example
(1)の区間はDATTの設定値により異なります。DATT値が0dBの時には、Muteされるまで1024/fsかかりま
す。
チャネル切り替えを行う場合には、(2)の区間内にチャネル切り替えを行って下さい。(2)の区間はチャネ
ル間のDC差を吸収する必要があるため、200ms程度を要します。
„ CTRLピンの機能
CTRLピンは、オーディオインタフェースフォーマットとシリアルコントロールインタフェースの設定を行
います。CTRLピンが“L”の時は、オーディオインタフェースフォーマットは24bit 前詰め、シリアルコント
ロールインタフェースは3線シリアルコントロールモードになります。CTRLピンが“H”の時は、オーディオ
インタフェースフォーマットは24bit I2S互換、シリアルコントロールインタフェースはI2Cバスコントロール
モードになります。
CTRL pin
L
H
Audio Interface Format
Serial Control Interface
Note
3-wire Control
24bit, I2S Compatible
I2C-Bus Control
Table 8. CTRL pin Function
Note: オーディオインタフェースフォーマットは、CTRLピンとDIFビットでORが取られます。CTRLピンが
“L”
の場合は、DIFビットの設定により24bit 前詰め及び24bit I2S互換の両方に対応できます。CTRLピンが“H”
の場合には、24bit I2S互換固定になります。
MS0164-J-02
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- 20 -
[AK5365]
„ 入力ATT
AK5365の入力ピン(LIN1-5/RIN1-5)に入力抵抗(Ri)、LOPIN(ROPIN)ピンとLOUT(ROUT)ピン間に帰還抵抗(Rf)
をつけることにより、入力ATTを構成できます(Figure 7)。IPGAL/IPGARピンに入力可能な電圧は0.2 x AVDD
(Vrms)までです。従って、入力ピン(LIN1-5/RIN1-5)に直列で外付けされる入力抵抗Riの入力端に入力される
電圧が2Vrmsや4Vrmsのような過大振幅に対しては、RiとRfで過大振幅を0.2 x AVDD (Vrms)まで減衰させる
必要があります。Table 9にRiとRfの定数例を示します。
Rf
LOPIN
Ri
LIN1
Ri
LIN2
Ri
LIN3
Ri
LIN4
Ri
LIN5
Ri
RIN1
Ri
RIN2
Ri
RIN3
Ri
RIN4
Ri
RIN5
LOUT
IPGAL
To IPGA
Pre-Amp
Pre-Amp
To IPGA
ROPIN
ROUT
IPGAR
Rf
Figure 7. Input ATT
・入力レンジに対する設定例
Input Range
4Vrms
2Vrms
1Vrms
Ri [kΩ]
47
47
47
ATT Gain [dB]
Rf [kΩ]
12
−11.86
24
−5.84
47
0
Table 9. Input ATT example
MS0164-J-02
IPGAL/R pin
1.02Vrms
1.02Vrms
1Vrms
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[AK5365]
„ 入力ボリューム
ADCの前段に25レベル、0.5dBステップの2ch独立のアナログボリューム(IPGA)を内蔵し、後段に128ステッ
プ(ミュートを含む)のディジタルボリューム(入力ATT: DATT)を内蔵します。両ボリュームのコントロール
は同じアドレスのレジスタにアサインされ、MSBが“1”の場合はIPGAが変化し、“0”の場合はDATTが変化し
ます。
IPGAはアナログボリュームのため、ディジタル方式に比べてS/N改善に効果があります(Table 10)。さらにゼ
ロクロス検出機能を持ち、ゼロクロス検出は各ch独立に行われます。ゼロクロスしない場合はタイムアウト
で強制的に切り替わります(Table 11)。その際、タイムアウト時間は1/fsに比例します。ゼロクロスまたはタ
イムアウトでIPGAが切り替わる前にIPGAレジスタに新しい値を書き込むと、前回のIPGA値は無効になりま
す。また、タイムアウトのためのタイマ(L/R独立)がリセットされ、書き込んだ新しいIPGA値への変更動作
が始まります。
DATTは内部リニア補間された擬似ログボリュームでレベルを切り替えた場合、レベル間は最大8031ステッ
プでソフト遷移します。そのため切り替えノイズは出ません。
Input Gain Setting
0dB
+6dB
fs=48kHz, A-weight
103dB
100dB
Table 10. PGA+ADC S/N
ZTM1
0
0
1
1
ZTM0
0
1
0
1
+12dB
96dB
ゼロクロスタイムアウト時間 @fs=48kHz
288/fs
6ms
1152/fs
24ms
2304/fs
48ms
4608/fs
96ms
Table 11. Zero crossing timeout period
Default
[ALC Enable時の書き込み動作について]
ALC動作中は、IPGL/Rのレジスタ(04H, 05H)におけるIPGAの領域(80H以上の値)に書き込みを行っても
Enable中は反映されません。ALCがDisableされた後、ゼロクロスかゼロクロスタイムアウト時にその値が
反映されます。DATTの領域(7FH以下の値)に書き込みを行うと、ALC動作中でも書き込まれたデータが反
映されます。
MS0164-J-02
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[AK5365]
„ ALC動作
[1] ALCリミッタ動作
ALCリミッタ動作では、IPGAのLch/Rchの入力レベルのどちらかがALCリミッタ検出設定レベル(LMTHビッ
トで設定)を越えた場合、ALCリミッタATTステップ(LMATビットで設定)分だけ自動的にIPGA値を減衰させ
ます。この時、IPGA値の変更はすべてLch/Rch共通で行われます。
ZELMN bit = “1”の時、この減衰動作はLTM1-0ビットで設定された周期で、入力レベルがALCリミッタ検出
設定レベル(LMTHビットで設定)以下になるまで連続的に行われます。また、減衰動作終了後でもALCビッ
トを“0”またはALCピンを“L”にしない限り、再び入力レベルがALCリミッタ検出設定レベル(LMTHビットで
設定)を越えれば、この減衰動作は繰り返されます。
ZELMN bit = “0”の時、ALCリミッタ動作はZTM1-0ビットで設定した時間でゼロクロス検出動作を行いなが
ら、IPGA値を自動的に減衰させます。
FR bit = “1”の時、AK5365は通常のALC動作に加えてインパルス性のノイズにも対応したALC動作を行いま
す。この時、ZELMN bit = “0”であれば、インパルス性のノイズが入力されると、ZTM1-0ビットで設定され
た値よりも早いサイクルでALC動作を行います。ZELMN bit = “1”の場合は、LTM1-0ビットで設定された値
でALCリミッタ動作を行います。FR bit = “0”の時は、ZELMNビットに関わらず通常のALC動作になります。
[2] ALCリカバリ動作
ALCリカバリ動作は、WTM1-0ビットで設定された時間だけ待機を行い、この間、入力信号のLchとRchの両
方がALCリカバリ待機カウンタリセットレベル(LMTHビットで設定)を越えることがなければ、ALCリカバ
リ動作を行います。このALCリカバリ動作は、ZTM1-0ビットで設定した時間でゼロクロス検出動作を行い
ながら、IPGA値を自動的に設定された基準レベル(REF7-0ビットで設定)まで増加させます。このALCリカバ
リ動作はWTM1-0ビットで設定した周期で行われます。WTM1-0ビットで設定した期間中にゼロクロス動作
が終了した場合、WTM1-0ビットで設定した期間まで待機して、次のリカバリ動作に入ります。
ALCリカバリ動作中またはリカバリ待機中、IPGAのLch/Rchの入力レベルのどちらかがALCリミッタ検出設
定レベル(LMTHビットで設定)を越えた場合、直ちにALCリミッタ動作に入ります。
また、ALCリカバリ待機中に
(ALCリカバリ待機カウンタリセットレベル) ≤ Input Signal ≤ (ALCリミッタ検出レベル)
となっている場合、待機タイマはリセットされます。そのため、
(ALCリカバリ待機カウンタリセットレベル) > Input Signal
となった時点から、待機時間のカウンタが開始されます。
FR bit = “1”の時、インパルス性のノイズが入力されると、WTM1-0ビット、ZTM1-0ビットで設定された値よ
りも早いサイクルで動作を行います。FR bit = “0”の時は、通常のALC動作になります。
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[AK5365]
[3] ALCレベルダイアグラム
(1) ALC=OFF時
Figure 8, 9にALC=OFF時のレベルダイアグラム例を示します。Figure 8は入力ATTで−12dBし、IPGA値の設定
により、出力を0dBに合わせた場合のレベルダイアグラムです。
Input
ATT
IPGA
ADC
-12dB
4Vrms
-12dB
2Vrms
-12dB
1Vrms
0dBFS
+6dB
-12dB
+12dB
Figure 8. ALC Level diagram example (ALC=OFF)
Figure 9は入力ATTで−6dBし、IPGA値の設定により、出力を0dBに合わせた場合のレベルダイアグラムです。
Input
ATT
IPGA
ADC
-6dB
2Vrms
-6dB
1Vrms
0dBFS
-6dB
+6dB
0.5Vrms
-6dB
+12dB
Figure 9. ALC Level diagram example (ALC=OFF)
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[AK5365]
(2) ALC=ON時
Figure 10, 11にALC=ON時のレベルダイアグラム例を示します。Figure 10は入力ATTで−12dBしREF7-0ビット
を“8CH”に設定した場合のレベルダイアグラムです。
Input
ATT
ALC
ADC
-12dB
4Vrms
-12dB
2Vrms
-12dB
1Vrms
0dBFS
-0.5dBFS
-0.5dB
+5.5dB
0.5Vrms
-6dBFS
-12dB
+6dB
0.25Vrms
-12dBFS
Figure 10. ALC Level diagram example (ALC=ON)
Figure 11は入力ATTで−6dBしREF7-0ビットを“8CH”に設定した場合のレベルダイアグラムです。
Input
ATT
ALC
ADC
-6dB
2Vrms
-6dB
1Vrms
0dBFS
-0.5dBFS
-0.5dB
-6dB
+5.5dB
0.5Vrms
-6dBFS
-6dB
+6dB
0.25Vrms
-12dBFS
Figure 11. ALC Level diagram example (ALC=ON)
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[AK5365]
[4] ALC動作設定手順
ALC動作中は、以下のビットの変更を禁止します。
・LTM1-0, LMTH, LMAT, WTM1-0, ZTM1-0, RATT, REF7-0, ZELMNの各ビット
・ALC開始時にIPGA値の値がLchとRchで異なっている場合は、LchのIPGA値がスタート値になります。
・ALC動作中は、IPGL/Rのレジスタ(04H, 05H)におけるIPGAの領域(80H以上の値)に書き込みを行って
も
Enable中は反映されません。ALCがDisableされた後、ゼロクロスかゼロクロスタイムアウト時にその
値が反映されます。DATTの領域(7FH以下の値)に書き込みを行うと、ALC動作中でも書き込まれたデ
ータが反映されます。
マニュアルモード
Set (SEL2-0 bits or SEL2-0 pins)
WR (ZTM1-0, WTM1-0, LTM1-0)
WR (LMAT, RATT, LMTH)
WR (REF7-0)
WR (IPGA7-0)
(1)
WR (ALC = “1”)
(2)
ALC 動作
No
ALC 動作終了?
(1)
Yes
WR (ALC = “0”)
(2)
ALC 動作を終了し、マニュアルモードへ
Note : WR : Write
Figure 12. Registers set-up sequence at ALC operation
(1)でソフトミュートをかけ、(2)でソフトミュートを解除します。
Note : ALC動作はALCピンのON/OFFでも可能です。
Note : ALCに関するビットをレジスタで設定せずに、ALCピンでALC動作を開始した場合は、ALCに関する
ビットはすべてDefault値で動作します。ALCに関するビットをレジスタで設定し、ALCピンでALC動
作
を開始した場合は、ALCに関するビットは設定された値で動作します。
Note : ALC動作終了後のIPGA値は、ALC動作前、ALC動作中を通して最後に設定されたIPGA値に自動的に
設
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[AK5365]
定されます。
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[AK5365]
[5] ALC動作前後のIPGA値について
[動作例1]
1. ALC=OFFの状態で、IPGA値を+12dBに設定する。DATTは0dB設定。
2. ソフトミュートをかけ、ALCをONにする。
3. ソフトミュートを解除する。
4. ALC動作中。この時、IPGA値は−9.5dBからREF7-0ビットで設定された値の間で動作します。
5. ソフトミュートをかけ、ALCをOFFにする。
6. ソフトミュートを解除する。この時、IPGA値は自動的に+12dBに設定されます。DATTは0dBです。
[動作例2]
1. ALC=OFFの状態で、IPGA値を+12dBに設定する。DATTは0dB設定。
2. ソフトミュートをかけ、ALCをONにする。
3. ソフトミュートを解除する。
4. ALC動作中。この時、IPGA値は−9.5dBからREF7-0ビットで設定された値の間で動作します。ALC動
作中にDATTを−10dB設定にする。
5. ソフトミュートをかけ、ALCをOFFにする。
6. ソフトミュートを解除する。この時、IPGA値は+12dBではなく0dBに設定され、DATTの−10dBが設定
されます。
„ ソフトミュート機能
ADC出力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTEビットまたは
SMUTEピンでコントロールできます。設定はビットとピンでORが取られます。SMUTEビットを“1”または
SMUTEピンを“H”にすると1024LRCKサイクル以内でADCの出力データが−∞ (“0”)までアテネーションされ
ます。SMUTEビットを“0”またはSMUTEピンを“L”にすると−∞状態が解除され、−∞から1024LRCKサイクル
以内で設定されたIPGA値まで復帰します。ソフトミュート開始後、ミュートされる前に解除されるとアテ
ネーションが中断され、同じサイクルで設定されたIPGA値まで復帰します。
ソフトミュート機能はディジタルボリュームと共通です。
SMUTE
D AT T Level
(1)
(3)
A ttenuation
-∞
GD
(2)
GD
SDTO
Figure 13. Soft Mute Function
(1) 1024LRCKサイクル以内(1024/fs)で出力データが−∞ (“0”)までアテネーションされます。
(2) アナログ入力に対するディジタル出力は群遅延(GD)をもちます。
(3) ミュートされる前にソフトミュートが解除されるとアテネーションが中断され、同じサイクルで設定さ
れたIPGA値まで復帰します。
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[AK5365]
„ チップアドレスの設定
3線式シリアルコントロールの場合はC1 bit = “1”, C0 bit = “0”固定です。3線シリアルコントロールの場合、
CAD1ピンはCSNピンとして使用されます。I2Cバスコントロールの場合のチップアドレス(C1-0ビット)と
CAD1ピンの関係をTable 12に示します。
CAD1 pin
C1 bit
C0 bit
L
0
Fixed to “1”
H
1
Fixed to “1”
Table 12. Chip address in I2C-bus control
Note : CAD1ピンの設定とソフト側で設定するC1ビットは必ず一致させる必要があります。
„ シリアルコントロールインタフェース
(1) 3線シリアルコントロールモード (CTRL pin = “L”)
レジスタ設定は3線式シリアルI/Fピン(CSN, CCLK, CDTI)で書き込みを行います。I/F上のデータはChip
address (2bits, C1は“1”固定、C0は“0”固定), Read/Write (1bit), Register address (MSB first, 5bits) と Control Data
(MSB first, 8bits)で構成されます。データ送信側はCCLKの“↓”で各ビットを出力し、受信側は“↑”で取り込み
ます。データの書き込みはCSNの“↑”で有効になります。CCLKのクロックスピードは5MHz (max)です。PDN
pin = “L”でレジスタの値はリセットされます。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
C1
C0
R/W
A4
A3
A2
A1
A0
D7
D6
D5
D4
D3
D2
D1
D0
CCLK
CDTI
C1 - C0 : Chip Address (C1="1", C0="0")
R/W :
READ / WRITE (Fixed to "1" : WRITE only)
A4 - A0 : Register Address
D7 - D0 : Control Data
Figure 14. Serial Control I/F Timing
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[AK5365]
(2) I2Cバスコントロールモード (CTRL pin = “H”)
AK5365のI2Cバスモードのフォーマットは、標準モード(max:100kHz)です。高速モード(max:400kHz)のシス
テム上では使用できません。
(2)-1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 15に示されます。バス上のICへのアクセスには、
最初に開始条件(Start Condition)を入力します。SCLラインが“H”の時にSDAラインを“H”から“L”にすると、開
始条件が作られます(Figure 21)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビット
から構成され、8ビット目にはデータ方向ビット(R/W)が続きます。上位5ビットは“00100”固定、次の1ビッ
トはアクセスするICを選ぶためのアドレスビットで、CAD1ピンにより設定されます(Figure 16)。アドレスが
一致した場合、AK5365は確認応答(Acknowledge)を生成し、命令が実行されます。マスタは確認応答用のク
ロックパルスを生成し、SDAラインを解放しなければなりません(Figure 22)。R/Wビットが“0”の場合はデー
タ書き込み、R/Wビットが“1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位3
ビットは“0”固定です(Figure 17)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、
MSB firstで構成されます(Figure 18)。AK5365は、各バイトの受信を完了するたびに確認応答を生成します。
データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLラインが“H”の時に
SDAラインを“L”から“H”にすると、停止条件が作られます(Figure 21)。
AK5365は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を
送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレス
に格納されます。アドレス“07H”を越えるデータを送ると、内部レジスタに対応するアドレスカウンタはロ
ールオーバし、アドレス“00H”から順に格納されます。
クロックが“H”の間は、SDAラインの状態は一定でなければなりません。データラインが“H”と“L”の間で状
態を変更できるのは、SCLラインのクロック信号が“L”の時に限られます(Figure 23)。SCLラインが“H”の時に
SDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
Slave
S Address
Sub
Address(n)
Data(n)
A
C
K
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 15. Data Transfer Sequence at the I2C-Bus Mode
0
0
1
0
0
CAD1
1
R/W
A2
A1
A0
D2
D1
D0
(CAD1はピンにより設定)
Figure 16. The First Byte
0
0
0
A4
A3
Figure 17. The Second Byte
D7
D6
D5
D4
D3
Figure 18. Byte Structure after the second byte
MS0164-J-02
2012/12
- 30 -
[AK5365]
(2)-2. READ命令
R/Wビットが“1”の場合、AK5365はREAD動作を行います。指定されたアドレスのデータが出力された後、
マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアド
レスのデータを読み出すことができます。アドレス“07H”のデータを読み出した後、さらに次のアドレスを
読み出す場合にはアドレス“00H”のデータが読み出されます。
AK5365はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
(2)-2-1. カレントアドレスリード
AK5365は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定された
アドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス
値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが“n”であり、その後カ
レントアドレスリードを行った場合、アドレス“n+1”のデータが読み出されます。カレントアドレスリード
では、AK5365はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロ
ックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントし
ます｡データが出力された後､マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
A
C
K
Data(n+1)
Data(n+2)
A
C
K
A
C
K
Data(n+x)
A
C
K
P
A
C
K
A
C
K
Figure 19. CURRENT ADDRESS READ
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー
ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ
ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit
= “0”)、読み出すアドレスを順次入力します。AK5365がこのアドレス入力に対して確認応答を生成した後、
再送条件、READ命令のスレーブアドレス(R/W bit = “1”)を入力します。AK5365はこのスレーブアドレスの
入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンターを1つイ
ンクリメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作
は終了します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Slave
S Address
Slave
S Address
Sub
Address(n)
A
C
K
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 20. RANDOM ADDRESS READ
MS0164-J-02
2012/12
- 31 -
[AK5365]
SDA
SCL
S
P
start condition
stop condition
Figure 21. START and STOP Conditions
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 22. Acknowledge on the I2C-Bus
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 23. Bit Transfer on the I2C-Bus
MS0164-J-02
2012/12
- 32 -
[AK5365]
„ ピンとビットによるコントロール
Function
ALC
Input Selector
Soft Mute
Audio Interface Format
Pin
ALC Enable Pin
(Internal Pull-down)
“L” : Disable
“H” : Enable
SEL2-0 Pin
“LLL” : L1/R1
“LLH” : L2/R2
“LHL” : L3/R3
“LHH” : L4/R4
“HLL” : L5/R5
SMUTE Pin
(Internal Pull-down)
“L” : Normal operation
“H” : Soft muted
CTRL Pin
“L” : 24bit MSB justified
“H” : 24bit I2S Compatible
Table 13. Pin and Bit control
bit
ALC Enable bit
“0” : Disable
“1” : Enable
SEL2-0 bit
“000” : L1/R1
“001” : L2/R2
“010” : L3/R3
“011” : L4/R4
“100” : L5/R5
SMUTE bit
“0” : Normal operation
“1” : Soft muted
DIF bit
“0” : 24bit MSB justified
“1” : 24bit I2S Compatible
Note : 入力セレクタはSEL2-0ピンのどれか1つでも“H”の場合は、ピン設定が優先されます。その他のFunction
については、ピンとビットでORが取られます。
„ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
Register Name
Power Down & Reset Control
Input Selector Control
Clock & Format Control
Timer Select
Lch IPGA Control
Rch IPGA Control
ALC Mode Control 1
ALC Mode Control 2
D7
0
0
0
0
IPGL7
IPGR7
0
REF7
D6
0
0
0
0
IPGL6
IPGR6
0
REF6
D5
0
0
0
LTM1
IPGL5
IPGR5
ZELMN
REF5
D4
0
0
0
LTM0
IPGL4
IPGR4
ALC
REF4
D3
0
0
DIF
ZTM1
IPGL3
IPGR3
FR
REF3
D2
0
SEL2
CKS1
ZTM0
IPGL2
IPGR2
LMTH
REF2
D1
0
SEL1
CKS0
WTM1
IPGL1
IPGR1
RATT
REF1
D0
PWN
SEL0
SMUTE
WTM0
IPGL0
IPGR0
LMAT
REF0
PDN pin = “L” resets the registers to their default values.
Note: “0”で指定されたビットへの“1”の書き込みは禁止です。
Note: アドレス00H ∼ 07H以外のアドレスへの書き込みは禁止です。
MS0164-J-02
2012/12
- 33 -
[AK5365]
„ 詳細説明
Addr
00H
Register Name
Power Down & Reset Control
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
0
0
D1
0
0
D0
PWN
1
PWN: Power down control
0 : Power down. All registers are not initialized.
1 : Normal Operation (Default)
“0”でデバイス全体がパワーダウンされます。この時、IPGA及びADCは動作できません。こ
のビットによるパワーダウン時はコントロールレジスタの内容は初期化されません。また、
コントロールレジスタへの書き込みも可能です。
マスタクロック周波数やサンプリング周波数が変化した時、リセットフリー回路を内蔵して
いますので、PDNピンまたはPWNビットでリセットする必要はありませんが、リセットする
ことでノイズが低減できます。
Addr
01H
Register Name
Input Selector Control
Default
SEL2-0:
Addr
02H
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
SEL2
0
D1
SEL1
0
D0
SEL0
0
D6
0
0
D5
0
0
D4
0
0
D3
DIF
0
D2
CKS1
0
D1
CKS0
0
D0
SMUTE
0
Input selector (see Table 6)
初期値は“000”です。
Register Name
Clock & Format Control
Default
D7
0
0
SMUTE: Soft Mute control
0 : Normal Operation (Default)
1 : SDTO outputs soft-muted
CKS1-0: Master clock frequency select (see Table 2)
初期値は“00”です。
DIF:
Audio interface format (see Table 3)
初期値は“0”です。
CTRLピンが“H”の時は、オーディオインタフェースフォーマットはI2S固定になります。
MS0164-J-02
2012/12
- 34 -
[AK5365]
Addr
03H
Register Name
Timer Select
Default
D7
0
0
D6
0
0
D5
LTM1
1
D4
LTM0
0
D3
ZTM1
1
D2
ZTM0
0
D1
WTM1
1
D0
WTM0
1
WTM1-0: ALC Recovery waiting time (see Table 14)
ALC動作中にリミッタ動作が発生しない場合、リカバリ動作を行う周期です。
WTM1
0
0
1
1
WTM0
ALCリカバリ周期 @fs=48kHz
0
288/fs
6ms
1
1152/fs
24ms
0
2304/fs
48ms
1
4608/fs
96ms
Table 14. ALC recovery waiting time
Default
ZTM1-0: Zero crossing timeout (see Table 15)
マイコン書き込み動作、ALCリミッタ(ZELMNビットが“0”の場合)及びALCリカバリ動作によ
り、ゲインが変更されるのは、L/Rが独立にそれぞれゼロクロスするかまたはタイムアウトし
た場合です。
ZTM1
0
0
1
1
ZTM0
0
1
0
1
ゼロクロスタイムアウト時間 @fs=48kHz
288/fs
6ms
1152/fs
24ms
2304/fs
48ms
4608/fs
96ms
Table 15. Zero crossing timeout
Default
LTM1-0: ALC Limiter period (see Table 16)
ZELMNビットが“1”の場合、ALCリミッタ動作により、IPGA値は瞬時に変更されます。IPGA
値が連続して変更される場合はLTM1-0ビットで設定された周期で変更が行われます。
LTM1
0
0
1
1
LTM0
0
1
0
1
@fs=48kHz
ALCリミッタ変更周期
3/fs
63μs
6/fs
125μs
12/fs
250μs
24/fs
500μs
Table 16. ALC limiter period
MS0164-J-02
Default
2012/12
- 35 -
[AK5365]
Addr
04H
05H
Register Name
Lch IPGA Control
Rch IPGA Control
Default
D7
IPGL7
IPGR7
0
D6
IPGL6
IPGR6
1
D5
IPGL5
IPGR5
1
D4
IPGL4
IPGR4
1
D3
IPGL3
IPGR3
1
D2
IPGL2
IPGR2
1
D1
IPGL1
IPGR1
1
D0
IPGL0
IPGR0
1
IPGL/R7-0: Input PGA & Digital volume control (see Table 17)
初期値は“7FH”です。
7FH以下のコードを書き込むと128レベルのディジタルATTが動作します。ATTは内部で8032レベル
のリニアATTになっており、外部128レベルの擬似ログデータに割り当てられます。ATT値間の遷移
は8032レベルでソフト遷移します。例えば、7FHから7EHにすると内部は8031から7775までfsサイク
ル毎に“1”ずつ減衰します。7FHから00H(Mute)までには8031サイクル(167ms@fs=48kHz)かかります。
PDN pin = “L”の時には“00H”に設定され、PDN pin = “H”で初期値“7FH”まで8031サイクルでフェード
インします。
PWN bit = “0”の時には“00H”に設定され、PWN bit = “1”でその時の設定値までフェードインします。
但し、最初の516LRCKサイクルは“0”が出力されます。
ALC動作中は、IPGL/Rのレジスタ(04H, 05H)におけるIPGAの領域(80H以上の値)に書き込みを行って
もEnable中は反映されません。ALCがDisableされた後、ゼロクロスかゼロクロスタイムアウト時にそ
の値が反映されます。DATTの領域(7FH以下の値)に書き込みを行うと、ALC動作中でも書き込まれ
たデータが反映されます。
MS0164-J-02
2012/12
- 36 -
[AK5365]
Data (hex)
98H
97H
96H
:
82H
81H
80H
7FH
7EH
7DH
:
70H
6FH
6EH
:
60H
5FH
5EH
:
50H
4FH
4EH
:
40H
3FH
3EH
:
30H
2FH
2EH
:
20H
1FH
1EH
:
10H
0FH
0EH
:
05H
04H
03H
02H
01H
00H
内部値
(DATT)
8031
7775
7519
:
4191
3999
3871
:
2079
1983
1919
:
1023
975
943
:
495
471
455
:
231
219
211
:
99
93
89
:
33
30
28
:
10
8
6
4
2
0
Gain (dB)
Step幅 (dB)
+12
+11.5
+11
:
+1.0
+0.5
0
0
−0.28
−0.57
:
−5.65
−6.06
−6.34
:
−11.74
−12.15
−12.43
:
−17.90
−18.32
−18.61
:
−24.20
−24.64
−24.94
:
−30.82
−31.29
−31.61
:
−38.18
−38.73
−39.11
:
−47.73
−48.55
−49.15
:
−58.10
−60.03
−62.53
−66.05
−72.07
MUTE
0.5
0.5
0.5
0.5
0.5
0.28
0.29
:
0.51
0.41
0.28
:
0.52
0.41
0.28
:
0.53
0.42
0.29
:
0.54
0.43
0.30
:
0.58
0.46
0.32
:
0.67
0.54
0.38
:
0.99
0.83
0.60
:
1.58
1.94
2.50
3.52
6.02
IPGA
0.5dB stepのアナログボリューム
DATT
128レベルを以下の式で8032レベルのリニ
アDATTに変換する。内部DATTは設定値の
間はソフト遷移する。
内部値=2^m x (2 x l + 33) – 33
m: Dataの上位3-bits
l: Dataの下位4-bits
Table 17. IPGA Code Table
MS0164-J-02
2012/12
- 37 -
[AK5365]
Addr
06H
LMAT:
Register Name
ALC Mode Control 1
Default
D7
0
0
D6
0
0
D5
ZELMN
1
D4
ALC
0
D3
FR
1
D2
LMTH
0
D1
RATT
0
D0
LMAT
0
ALC Limiter ATT step (see Table 18)
ALCリミッタ動作時、入力信号が設定されたALCリミッタ検出レベル(LMTHで設定)を越えた
場合、現在のIPGA値から減衰させるステップ数を設定します。例えば、現在値が94Hの場合、
LMAT = “1”に設定しておくと、ALCリミッタ動作によってIPGA値は92Hに変更され、
1dB(=0.5dB x 2)減衰されます。
LMAT
ATT Step
0
1
Default
1
2
Table 18. ALC limiter ATT step
RATT: ALC Recovery gain step (see Table 19)
ALCリカバリ動作時、現在のIPGA値から変更させるステップ数を設定します。例えば、現在
のIPGA値が82Hの場合、RATT bit = “1”に設定しておくと、ALCリカバリ動作によってIPGA
値は84Hに変更され、1.0dB(=0.5dB x 2)増加されます。IPGA値が基準レベル(REF7-0 bits)に達
した場合、IPGA値の増加は行いません。
RATT
Gain Step
0
1
Default
1
2
Table 19. ALC recovery gain step
LMTH: ALC Limiter detection level / Recovery waiting counter reset level (see Table 20)
ALCリミッタ検出レベル及びALCリカバリ待機カウンタリセットレベルを設定します。
LMTH
0
1
ALCリミッタ検出レベル ALCリカバリ待機カウンタリセットレベル
ALC Output ≥ −0.5dBFS
−0.5dBFS > ALC Output ≥ −2.5dBFS
ALC Output ≥ −2.0dBFS
−2.0dBFS > ALC Output ≥ −4.0dBFS
Table 20. ALC Limiter detection level / Recovery waiting counter reset level
Default
FR: ALC fast recovery
0 : Disable
1 : Enable (Default)
インパルス性のノイズが入力された場合、通常より早いサイクルでリカバリ動作を行います。
ALC:
ALC enable flag
0 : ALC Disable (Default)
1 : ALC Enable
ZELMN: Zero crossing enable flag at ALC limiter operation
0 : Enable
1 : Disable (Default)
“0”の時、ALCリミッタ動作によりIPGA値が変更されるのは毎チャネル独立にそれぞれゼロ
クロスするか、またはタイムアウトした時です。ゼロクロスタイムアウト時間は、ALCリカ
バリ動作時のゼロクロスタイムアウト時間と同じです。“1”の時、ALCリミッタ動作により
IPGA値は瞬時に変更されます。ALCリミッタの動作周期は、ZELMNビットが“0”の場合は
ZTM1-0ビットで設定され、ZELMNビットが“1”の場合はLTM1-0ビットによって設定できま
す。
MS0164-J-02
2012/12
- 38 -
[AK5365]
Addr
07H
REF7-0:
Register Name
ALC Mode Control 2
Default
D7
REF7
1
D6
REF6
0
D5
REF5
0
D4
REF4
0
D3
REF3
1
D2
REF2
0
D1
REF1
0
D0
REF0
1
Reference value at ALC recovery operation (see Table 21)
ALCリカバリ動作中、REF7-0ビットで設定された基準値に達した場合、基準値以上のゲイン
動作は行いません。Table 21以外の値には設定しないで下さい。
DATA (hex)
Gain (dB)
98H
+12.0
97H
+11.5
96H
+11.0
95H
+10.5
:
:
89H
+4.5
Default
:
:
81H
+0.5
80H
0
Table 21. Reference value at ALC recovery operation
MS0164-J-02
2012/12
- 39 -
[AK5365]
システム設計
Figure 24はシステム接続例です。具体的な回路と測定例については評価ボード(AKD5365)を参照して下さい。
• マスターモード、3線シリアルコントロールモード(CTRL pin = “L”)
43
42
41
40
39
38
37
36
35
TEST6
RIN2
TEST5
RIN1
M/S
47k
1μ
34
CTRL
44
RIN3
1μ
47k
TEST7
1μ
47k
RIN4
1μ
47k
TEST8
1μ
47k
RIN5
1μ
1μ
47k
1 LIN5
CSN/CAD1 33
2 TEST1
CCLK/SCL 32
3 LIN4
CDTI/SDA 31
47k
4 TEST2
1μ
SEL2 30
47k
Top View
5 LIN3
6 TEST3
1μ
47k
SEL1 29
7 LIN2
1μ
DSP and uP
SEL0 28
SMUTE 27
8 TEST4
ALC 26
9 LIN1
PDN 25
47k
10 LOPIN
MCLK 24
11 LOUT
LRCK 23
Reset
IPGAR
ROUT
ROPIN
AVDD
AVSS
VCOM
DVSS
DVDD
SDTO
BICK
4.7μ
IPGAL
24k
12
13
14
15
16
17
18
19
20
21
22
4.7μ
24k
0.1μ 0.1μ
0.1μ
10μ
10μ
2.2μ
Analog Supply
4.75 ~ 5.25V
Digital Supply
3.0 ~ 5.25V
注:
- AK5365のAVSS, DVSSと周辺コントローラ等のグランドは分けて配線して下さい。
- LOUT/ROUTが容量性負荷を駆動する場合は直列に抵抗を入れて下さい。
- プルダウンピン(ALC, SMUTEピン)以外のディジタル入力ピンはオープンにしないで下さい。
Figure 24. Typical Connection Diagram
MS0164-J-02
2012/12
- 40 -
[AK5365]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、AVDD, DVDDにはシステムのアナログ電源を供給
します。AVDD, DVDDが別電源で供給される場合には、電源立ち上げシーケンスを考える必要はありません。
AVSS, DVSSはアナロググランドに接続して下さい。システムのグランドはアナログとディジタルで分けて
配線しPCボード上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサはなるべく電
源ピンの近くに接続して下さい。
2. 基準電圧
AVDDとAVSSの電圧差がアナログ入力レンジを設定します。VCOMはアナログ信号のコモン電圧として使
われます。このピンには高周波ノイズを除去するために2.2μF程度の電解コンデンサと並列に0.1μFのセラミ
ックコンデンサをAVSSとの間に接続して下さい。特に、セラミックコンデンサはピンにできるだけ近づけ
て接続して下さい。VCOMピンから電流を取ってはいけません。ディジタル信号、特にクロックは変調器へ
のカップリングを避けるため、VCOMピンからできるだけ離して下さい。
3. アナログ入力
AK5365へのアナログ入力は、外付けの抵抗を介してPre-Ampにシングルエンドで入力されます。入力信号レ
ンジに対して、Pre-Amp出力がIPGA(IPGAL, IPGARピン)の入力レンジ(typ. 0.2 x AVDD Vrms)になるように
Feedback抵抗を調節して下さい。Pre-Amp出力(LOUT, ROUTピン)とIPGA入力(IPGAL, IPGARピン)の間はコ
ンデンサでDCカットします。IPGAL, IPGARピンの入力インピーダンスをR、Pre-Amp出力とIPGA入力間の
コンデンサ容量をCとする場合、カットオフ周波数はfc=1/(2πRC)です。
出力コードのフォーマットは 2’sコンプリメントです。DCオフセット(ADC自体のDCオフセットも含む)は内
蔵のHPFでキャンセルされます。
AK5365は64fsでアナログ入力をサンプリングします。ディジタルフィルタは、64fsの整数倍付近の帯域を除
く阻止域以上のノイズを全て除去します。AK5365は64fs付近のノイズを減衰させるためにアンチエリアジン
グフィルタ(RCフィルタ)を内蔵しています。
4. 基板配線上の注意
LIN1-5, RIN1-5ピンはPre-Ampのサミングノードです。他の信号とのカップリングには十分注意し、入力抵抗
までの配線もできるだけ短くなるようにして下さい。LOPIN, ROPINピンも同様に他の信号とのカップリン
グとFeedback抵抗までの配線長に注意して下さい。また、LIN1-5, RIN1-5ピンの中で入力として使用されな
いピンがある場合はオープンにして下さい。
LOUT, ROUTピンに外部でデバイスを接続した場合に、LOUT, ROUTピンがドライブできる外部デバイスの
入力インピーダンスはmin. 6.3kΩです。
MS0164-J-02
2012/12
- 41 -
[AK5365]
パッケージ
44pin LQFP (Unit: mm)
1.70max
12.0
0 ~ 0.2
10.0
23
33
0.80
12.0
22
10.0
34
12
44
1
11
0.09 ~ 0.20
0.37±0.10
0°∼10°
0.60±0.20
0.15
„ Material & Lead finish
Package molding compound:
Lead frame material:
Lead frame surface treatment:
Epoxy
Cu
Solder (Pb free) plate
MS0164-J-02
2012/12
- 42 -
[AK5365]
マーキング
AKM
AK5365VQ
XXXXXXX
1
XXXXXXX :
Date Code Identifier (7 digits)
改訂履歴
Date (Y/M/D)
02/07/15
02/08/08
Revision
00
01
Reason
初版
仕様変更
Page
Contents
7
12/12/10
02
誤記訂正
仕様変更
8
40
S/(N+D)のmin値: 86dB → 84dB@fs=48kHz
84dB → 82dB@fs=96kHz
Passband : ±0.005dB → −0.005dB
パッケージ
パッケージ図の寸法を変更
MS0164-J-02
2012/12
- 43 -
[AK5365]
重要な注意事項
z
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z
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MS0164-J-02
2012/12
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