ASAHI KASEI [AKD5720-A] AK5720評価ボード Rev.1 概 要 AKD5720-Aはディジタルオーディオ機器用に開発された低電圧24bit A/Dコンバータ、AK5720の評価ボード です。アナログ信号入力用にジャックを搭載しています。 また、ディジタルインタフェースにも対応し ており、光コネクタを介してディジタルオーディオ機器とのインタフェースが可能です。 オーダリングガイド AKD5720-A --- AK5720評価用ボード 機 能 REG T1 (LDO 5V) T2 (LDO 3V) T3 (LDO 5V) AK4118a 3.3V T4 (LDO 3V) DGND T5 (LDO 3.3V) RIN RIN LIN LIN VSS VSS BICK BICK VA MCLK 512fs 256fs VD LRCK LRCK SDTO DAUX AK5720 VA VD PORT1 DOUT(DSP) PORT2 DOUT(OPT) DIT (AK4118A) X’tal Figure 1.AKD5720-A Block Diagram KM113601 2013/10 - 1- ASAHI KASEI [AKD5720-A] ボード外略図 概略図 JP1 J4 J2 JP5 J1 JP4 JP2 U1 J6 SW1 JP3 Port1 U4 JP12 JP6 JP11 JP7 SW3 JP14 SW2 JP10 JP9 JP8 U3 Port2 JP13 J5 J3 J7 J8 Figure 2. Outline Chart 説明 (1) J1,J2（Analog data ） RCA jack. アナログ信号入力用 (2) J3,J4, J5, J6, J7,J8(Power supply) 電源用端子 (3) PORT1（10pin header） 評価用10pin header (MCLK, BICK, LRCK, SDTO, TDM) (4) PORT2（Digital Data） SPDIF 出力(光出力) (5) U1(AK5720) 低電圧24bit A/Dコンバータ (6) U2（AK4118A） AK4118AはDITとして動作し、AK5720のディジタルデータを出力 (7) SW1(Toggle switch) AK5720のPDNピン用SW “H” ：AK5720のPDNがHi “L” ：AK5720のPDNがLo (8) SW2(Toggle switch) AK4118AのPDNピン用SW “H” ：AK4118AのPDNがHi “L” ：AK4118AのPDNがLo KM113601 2013/10 - 2- ASAHI KASEI [AKD5720-A] (9) SW3(Dip switch) AK5720とAK4118Aの設定用SW Table4.を参照 (10) JP1, JP2, JP3, JP4 AK5720 のオーディオインターフェースフォーマットを設定します。 (11) JP5 AK5720のDigital Filterを設定します。 (12) JP6 AK5720のInput Gainを設定します。 (13) JP7 AK4118aの設定します。 (14) JP8 AK4118aの設定します。 (15) JP9, JP10, JP11, JP12, JP13, JP14 AK5720とAK4118aの電源を設定します。 KM113601 2013/10 - 3- ASAHI KASEI [AKD5720-A] 評価ボードマニュアル 操作手順 1) 電源の設定 2) 評価モード (1) AK4118AのDIT機能を使用したA/D部の評価 (1-1) スレーブモード (出荷時) (1-2) マスターモード (1-3) PLL スレーブモード (2) 外部クロックを使用したA/D部の評価 (2-1) スレーブモード (2-2) マスターモード (2-3) PLL スレーブモード 3) JPおよびSWの設定 (1) その他JPの設定 (2) SWの設定 4) 電源投入 KM113601 2013/10 - 4- ASAHI KASEI [AKD5720-A] 1) 電源の設定 JP9 (SEL_VA): レギュレータからVAに供給する電源電圧を設定します。 ・JP9 5V : VAに5Vを供給する。 < 出荷時 > 3V : VAに3Vを供給する。 JP10 (SEL_VD): レギュレータからVDに供給する電源電圧を設定します。 ・JP10 5V : VDに5Vを供給する。 < 出荷時 > 3V : VDに3Vを供給する。 JP11 (VD): VDラインとVAラインを共通 or 分離で設定します。 ・JP11 VA : VDラインとVAラインを共通にする。 < 出荷時 > VD : VDラインとVAラインを分離する。 OPEN : レギュレーターからVDに電源を供給しない。 < 出荷時 > JP12 (VA): レギュレーターからVAに電源を供給します。 ・JP12 OPEN : VAに電源を供給しない。 < 出荷時 > SHORT : VAに電源を供給する。 JP13 (4118a_3.3V): レギュレーターからAK4118aに電源を供給します。 ・JP13 OPEN : AK4118aに電源を供給しない。 < 出荷時 > SHORT : AK4118aに電源を供給する。 JP14 : VSSとDGNDを接続します。 ・JP14 OPEN : VSSとDGNDを分離します。 SHORT : VSSとDGNDを接続します。< 出荷時 > (1) レギュレータからVA, VD, 4118a_3.3Vに電源を供給する場合 <出荷時> 電源の接続 名称 VA VD VSS 4118a_3.3V DGND REG 色 Red Red Black Red Black Yellow Table 1 設定 詳細 Open レギュレータから供給されるので使用しません Open レギュレータから供給されるので使用しません 0V AK5720用グランド Open レギュレータから供給されるので使用しません 0V AK4118a用グランド +7V レギュレーターへ供給. 電源の接続 (レギュレータを使用する時) JPの設定 名称 JP9 JP10 JP11 JP12 JP13 設定 名称 JP9 JP10 5V側をショート 5V側をショート VA側：VDラインとVAラインを共通 VD側：VDラインとVAラインを分離 ショート ショート JP11 JP12 JP13 Table 2 VA=VD=5V時のJP設定 設定 3V側をショート 3V側をショート VA側：VDラインとVAラインを共通 VD側：VDラインとVAラインを分離 ショート ショート Table 3 VA=VD=3V時のJP設定 KM113601 2013/10 - 5- ASAHI KASEI [AKD5720-A] (2) 各電源端子から電源を供給する場合 電源の接続 名称 VA VD VSS 4118a_3.3V DGND REG 色 設定 Red +2.7～+5.5V Red +2.7～VA V Black 0V Red +3.3V Black 0V Yellow Open Table 4 電源の接続 詳細 AK5720のVAへ供給 AK5720のVDへ供給 AK5720用グランド AK4118a用の電源 AK4118a用グランド 使用しません (レギュレータを使用しない場合) JPの設定 名称 JP9 JP10 JP11 JP12 JP13 Table 5 設定 オープン オープン VA側ショート ショート オープン VA=VDで使用時 名称 JP9 JP10 JP11 JP12 JP13 Table 6 設定 オープン オープン VD側ショート オープン オープン VA≠VDで使用時 KM113601 2013/10 - 6- ASAHI KASEI [AKD5720-A] 2) 評価モード AK4118Aを使用してAK5720を評価する場合は、必ずAK5720とAK4118Aのオーディオインタフェースフォー マットを一致させて下さい。AK5720のオーディオインタフェースフォーマットは”Table 7” ,”Table 8”、 AK4118Aのオーディオインタフェースフォーマットは”Table 10”をそれぞれ参照して下さい。 AK4118Aはfs=32kHz以上に対応します。fs=32kHz未満で評価する場合は他のモードをお使い下さい。 詳細はAK5720のデータシートを参照して下さい。 (1) AK4118AのDIT機能を使用したA/D部の評価 (1-1) スレーブモード (出荷時) PORT2 (TOTX) を使用します。 ・PORT1: Open ・AK5720: スレーブモード ・JP1～JP4の設定 : Table 7参照 ・AK4118A: マスターモード ・SW3(4118-DIF1) : “Lo” Mode JP1 (VA/ GND) GND Norma l VA GND VA GND VA TDM GND VA JP2 (CKS) JP4 (DIF/ TDMI) JP3 (DIF) SDTO Master/ Slave DIF L MSB 1側をショート Slave DIF H I2 S （Short to GND） DIF L MSB 1側をショート Master DIF H I2 S （Short to VA） DIF L MSB 2側をショート Master DIF H I2 S （4.7kΩ±10% to GND） DIF L MSB 2側をショート Master DIF H I2 S （4.7kΩ±10% to VA） 3側をショート TDMI MSB Master （18kΩ±10% to GND） 3側をショート TDMI MSB Slave （18kΩ±10% to VA） 4側をショート TDMI I2 S Master （82kΩ±10% to GND） 4側をショート TDMI I2 S Slave （82kΩ±10% to VA） Table 7 スレーブモード時のJP1～JP4の設定 MCLK BICK 256/384fs (8kfs96k) 512/768fs (8kfs48k) 48fs or 32fs 256fs (8kfs96k) 64fs 384fs (8kfs96k) 64fs 512fs (8kfs48k) 64fs 256fs (8kfs96k) 256fs 256fs (8kfs96k) 256fs 256fs (8kfs96k) 256fs 256fs (8kfs96k) 256fs 4118-DIF1 AK5720のMCLK、BICK、LRCKをAK4118Aから供給します。PORT2はAK4118Aを介してAK5720のデ ータを光出力します。AK5720のMCLKはJP7で512fsと256fsを選択できます。 L AK4 118 a Ma ste r/S la ve S elec t 512fs 256fs EXT 512fs 256fs H JP7 EXT SW 3 OR M CLK S ele ct KM113601 2013/10 - 7- ASAHI KASEI [AKD5720-A] (1-2)マスターモード PORT2 (TOTX) を使用します。 ・PORT1: Open ・AK5720: マスターモード ・JP1～JP4の設定 :Table 8参照 ・AK4118A: スレーブモード ・SW3(4118-DIF1) : “Hi” Mode JP1 (VA/ GND) GND Norma l VA GND VA GND VA TDM GND VA JP4 (DIF/ TDMI) JP2 (CKS) JP3 (DIF) Master/ Slave SDTO DIF L MSB 1側をショート Slave DIF H I2 S （Short to GND） DIF L MSB 1側をショート Master DIF H I2 S （Short to VA） DIF L MSB 2側をショート Master DIF H I2 S （4.7kΩ±10% to GND） DIF L MSB 2側をショート Master DIF H I2 S （4.7kΩ±10% to VA） 3側をショート TDMI MSB Master （18kΩ±10% to GND） 3側をショート TDMI MSB Slave （18kΩ±10% to VA） 4側をショート TDMI I2 S Master （82kΩ±10% to GND） 4側をショート TDMI I2 S Slave （82kΩ±10% to VA） Table 8 マスターモード時のJP1～JP4の設定 MCLK BICK 256/384fs (8kfs96k) 512/768fs (8kfs48k) 48fs or 32fs 256fs (8kfs96k) 64fs 384fs (8kfs96k) 64fs 512fs (8kfs48k) 64fs 256fs (8kfs96k) 256fs 256fs (8kfs96k) 256fs 256fs (8kfs96k) 256fs 256fs (8kfs96k) 256fs L AK4 118 a Ma ste r/S la ve S elec t OR G ND 512fs 256fs EXT 512fs 256fs EXT 512fs 外 部 ク ロ ック 入 力 H 256fs SW 3 J P7 EXT 4118-DIF1 AK5720のMCLKをAK4118Aあるいは外部(EXT)より供給します。AK5720のLRCK、BICK、SDTO はAK4118Aへ出力されます。PORT2はAK4118Aを介してAK5720のデータを光出力します。 AK5720のMCLKはJP10で512fsと256fsを選択できます。 OR MCLK S elec t KM113601 2013/10 - 8- ASAHI KASEI [AKD5720-A] (2) 外部クロックを使用したA/D部の評価 (2-1) スレーブモード PORT1 (DSP)を使用します。 ・SW2: “Lo” (AK4118Aは使用しません) ・AK5720: スレーブモード ・JP1～JP4の設定 : Table 7参照 ・SW3(4118-DIF1) : “Lo” SW2 H H L L 2 MCLK GND BICK GND LRCK GND SDTO GND PORT1 SW3 4118-PDN 4118-DIF1 AK5720のMCLK、BICK、LRCKをPORT1から供給します。AK5720のSTDOはPORT1から出力されま す。 Master/Slave Select PDN of AK4118A 10 9 TDM PORT1 (2-2) マスターモード PORT1 (DSP) を使用します。 ・SW2: “Lo” (AK4118Aは使用しません) ・AK5720: マスターモード ・JP1～JP4の設定 :Table 8参照 ・SW3(4118-DIF1) : “Lo” SW2 H H L L 2 MCLK GND BICK GND LRCK GND SDTO GND PORT1 SW3 4118-PDN 4118-DIF1 AK5720のMCLKをPORT1から供給します。AK5720のLRCK、BICK、SDTOはPORT1へ出力されます。 . Master/Slave Select PDN of AK4118A KM113601 10 9 TDM PORT1 2013/10 - 9- ASAHI KASEI [AKD5720-A] 3) JPおよびSWの設定 (1) その他JPの設定 JP5 (FSEL): “AK5720のDigital Filter を設定します。 ・JP5 L : Sharp Roll-Off. < 出荷時 > H : Short Delay Sharp Roll-Off. JP6 (GSEL): “AK5720のInput Gain を設定します。 ・JP6 L : 0dB. < 出荷時 > H : +6dB. JP8 : AK4118aのSTDO,BICK, LRCKラインのOPEN / SHORTを選択します。 ・JP8 SDTO : SHORT < 出荷時 > BICK : SHORT < 出荷時 > LRCK : SHORT < 出荷時 > (2) SWの設定 [SW3] (SW DIP-4): AK4118A.のモード設定 No. Name 1 2 3 4 4118-DIF1 4118-DIF0 4118-OCKS0 4118-OCKS1 ON (“H”) 出荷時 OFF (“L”) OFF ON OFF ON Table 10参照 Table 11参照 Table 9 Mode setting for AK4118A 4118DIF1 4118DIF0 L L H H L H L H モード DAUX SDTO LRCK H/L マスターモード 24bit, Left justified 24bit, Left justified 2 2 24bit, I S L/H マスターモード 24bit, I S H/L スレーブモード 24bit, Left justified 24bit, Left justified 2 2 24bit, I S 24bit, I S L/H スレーブモード Table 10 Audio I/F Format Setting for AK4118A No. OCKS1 0 1 2 3 0 0 1 1 OCKS0 0 1 0 1 Table 11 MCKO1 MCKO2 X’tal 256fs 256fs 256fs 256fs 128fs 256fs 512fs 256fs 512fs 128fs 64fs 128fs Master Clock setting for AK4118A KM113601 BICK I/O O O I I 64ｆｓ 64ｆｓ 64-128ｆｓ 64-128ｆｓ I/O O O I I fs (max) 96 kHz 96 kHz 48 kHz 192 kHz (出荷時) 2013/10 - 10- ASAHI KASEI [AKD5720-A] 4) 電源投入 [SW1] (5720-PDN) :AK5720用パワーダウンスイッチです。電源投入後、必ず一度”L”にしてリセットを 行って下さい。動作中は”H”にしておきます。 [SW2] (4118a-PDN) : AK4118A用パワーダウンスイッチです。電源投入後、必ず一度”L”にして リセットを行って下さい。動作中は”H”にしておきます。 また、使用しない場合は”L”にして下さい。 KM113601 2013/10 - 11- ASAHI KASEI [AKD5720-A] 改訂履歴 Date (yy/mm/dd) 13/06/25 Manual Revision KM113600 Board Revision 0 Reason 13/10/15 KM113601 1 仕様変更 Page Contents 7,8 CKS設定の変更 初版 重要な注意事項 0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につきまし ては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を検討の際に は、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社特約店営業担 当にご確認ください。 1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際して 弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うもので はありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任にお いて行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対 し、弊社はその責任を負うものではありません。 2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用 機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、生 命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を要求 される用途に使用されることを意図しておらず、保証もされていません。そのため、別途弊社より 書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。万が一、これら の用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責任を一切負うも のではありません。 3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場 合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産 等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品に 必要な安全設計を行うことをお願いします。 4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸 出または非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関 連法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外 の法令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ さい。 5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用さ れる環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客様が かかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかねます。 6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。 7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを禁 じます。 KM113601 2013/10 - 12- 5 4 3 2 1 VA D D R6 OPEN R7 OPEN AGND CN1 VCOM 1 1 J1 TP2 RIN 16 5720-CKS 16 TP15 2 2 J2 LIN TP3 RIN FSEL 15 FSEL 5720-FSEL 15 LIN TP14 DIF_TDMI C3 10u + 2 3 4 5 AGND CKS C2 10u 1 C VCOM CKS RIN + 2 3 4 5 TP16 + TP1 CN2 U1 C1 0.47u 1 3 3 TP4 TP5 4 C4 10u 5 5 R1 51 5720-DIF / TDMI 14 PDN BICK 5720-PDN 13 12 R2 51 6 6 + 5720-GSEL C6 10u VD MCLK 11 R3 51 BICK MCLK TP10 7 7 GSEL LRCK 10 R4 51 8 8 TP18 TP17 AGND AGND REGO SDTO 9 R5 51 LRCK LRCK 10 TP9 + MCLK 11 C7 0.1u REGO B BICK 12 TP11 GSEL C DIF_TDMI TP12 AK5720 VA 13 VD VD TP8 VSS C5 0.1u + VA TP7 14 TP13 VA TP6 DIF / TDMI VSS 4 AGND LIN SDTO SDTO 9 B C8 1u 16pin_L 16pin_R AGND AGND AGND A A Title AKD5720-a - 135 4 3 Size A4 Date: 2 Document Number ak5720 Tuesday, October 15, 2013 Rev 1 Sheet 1 1 of 4 5 4 3 2 1 K VD R12 A D1 HSU119 10k U2 1 1 L 3 D SW1 2 H 3 2 C10 1Y GND VCC 2A 2Y 6 D 5 VD 4 R13 0 5720-PDN SN74LVC2G14 0.1u 5730-PDN 1A C9 0.1u AGND AGND C C VA VA JP1 H JP2 R8 JP6 5720-CKS 0 GND VD 5720-GSEL R9 4.7k L R10 18k JUMPER_4 R11 AGND AGND 82k B B H VD H JP3 DIF 5720-FSEL JP4 5720-DIF / TDMI L JP5 VD L TDMI AGND AGND A A 5720-TDMI Title AKD5720-a - 145 4 3 Size A4 Date: 2 Document Number Logic Tuesday, October 15, 2013 Rev 1 Sheet 2 1 of 4 4 3 2 1 2 4 6 8 10 5 4118_3.3V PORT1 10PIN-PORT + 10u C12 DGND MCLK BICK LRCK SDTO TDMI C11 1 3 5 7 9 DGND 0.1u R14 5720-TDMI 10k C13 0.47u 1 37 INT1 38 R AVDD 39 40 VCOM 41 VSS3 42 RX0 43 NC 44 RX1 45 TEST1 46 RX2 VSS4 RX3 47 D 48 D SDTO IPS0/RX4 INT0 36 LRCK MCLK 3 4118-DIF0 4 5 4118-DIF1 6 C NC OCKS0/CSN/CAD0 DIF0/RX5 OCKS1/CCLK/SCL TEST2 CM1/CDTI/SDA DIF1/RX6 CM0/CDTO/CAD1 U3 VSS1 PDN 35 34 4118-OCKS1 33 32 DGND 4118_3.3V 31 XTI 30 JP7 X1 24.576MHz IPS1/IIC XTO 29 JMP2x3 JP8 JMP2x3 2 8 C EXT XTL256fs XTL512fs 10p 1 DIF2/RX7 DGND 4118-PDN C14 7 BICK 4118-OCKS0 SDTO BICK LRCK 2 C15 10p 28 DGND 27 26 25 LRCK VSS2 MCKO1 SDTO DVDD VOUT/GP7 VIN/GP0 UOUT/GP6 BICK COUT/GP5 XTL1 BOUT/GP4 MCKO2 TVDD 12 XTL0 TX1/GP3 11 DAUX TX0/GP2 10 P/SN NC/GP1 9 4118_3.3V 0.1u 0.1u + C18 10u C19 10u SW3 SW DIP-4 L 5 6 7 8 C17 + H C16 4 3 2 1 24 23 22 21 20 19 18 17 16 15 14 B 13 B 4118_3.3V 4118-DIF0 4118-DIF1 4118-OCKS0 4118-OCKS1 DGND 4 3 2 1 4118_3.3V 1 R15 D2 HSU119 A 4118_3.3V 0.1u TX L DGND DGND 10k U5 1 SW2 2 H 3 4118-PDN 2 A C20 1 GND 3 2 3 IN VCC K PORT2 C21 1A GND 2A 1Y VCC 2Y 6 5 4 RP1 R-PACK4R 4118_3.3V A 4118-PDN SN74LVC2G14 0.1u C22 0.1u DGND 5 4 - 153 DGND Title AKD5720-a Size A3 Date: 2 Document Number DIT Tuesday, October 15, 2013 Rev 1 Sheet 1 3 of 4 5 4 3 C23 + 47u C24 10u IN C25 0.1u OUT 1 2 C26 0.1u 1 + 2 T1 LM1117IDTX-5.0 GND +7V 3 + C27 10u AVDD JP14 VSS D AGND JP9 T2 LM1117IDTX-ADJ VA OUT + C29 10u 1 VA 5 / 3 V 2 AGND C31 0.1u + C32 10u +7V AGND R17 160 REG JP11 AVDD VD=VA C34 10u C35 0.1u VA AGND + C33 47u 2 DVDD C36 0.1u + 1 J5 2 OUT 1 + IN GND T3 LM1117IDTX-5.0 C VD VA 1 ≠ VD 1 J4 VD C 3 1 J3 DVDD 8.2 AGND DGND 2 R16 120 C30 0.1u R20 + C28 47u 1 IN GND 3V 3 D JP12 VA 5V AGND GND DGND VD AGND C37 10u 1 J6 JP10 5V VSS AGND AGND 3V 3 IN OUT + C38 10u VD 5 / 3 V AK4118_3.3V 2 C40 0.1u + C41 10u 1 J8 R19 160 DGND 8.2 DGND T5 LM1117IDTX-3.3 IN OUT AGND AK4118_3.3V JP13 4118_3.3V 2 4118_3.3V 1 3 GND AGND B AK4118a_3.3V C39 0.1u R21 1 J7 R18 120 1 B GND T4 LM1117IDTX-ADJ + C42 10u C43 0.1u C44 0.1u + C45 10u A + C46 47u 2 1 A Title AKD5720-a DGND DGND 5 4 - 163 Size A4 Date: 2 Document Number Power Supply Tuesday, October 15, 2013 Rev 1 Sheet 4 1 of 4 AKD5720-A Rev.1 パターン図 部品面シルク図（部品面透視図） U4, C47, C48： No mount - 17- AKD5720-A Rev.1 パターン図 半田面シルク図（部品面透視図） - 18- AKD5720-A Rev.1 パターン図 部品面パターン図（部品面透視図） - 19- AKD5720-A Rev.1 パターン図 半田面パターン図（部品面透視図） Jumper Line - 20-