CYUSB3014 EZ-USB® FX3 SuperSpeed USB コントローラ 特長 ■ ユニバーサル シリアル バス（USB）統合 USB 3.0 仕様 1.0 に対応した USB 3.0 および USB 2.0 ペリフェ ラル ❐ PIPE 3.0 に対応した 5 Gbps USB 3.0 PHY ❐ On-The-Go （OTG）補足バージョン 2.0 に対応したハイス ピード On-The-Go （HS-OTG）ホストおよびペリフェラル ❐ 32 本の物理エンドポイント ❐ バッテリ充電仕様 1.1 およびアクセサリ充電器アダプタ （ACA）の検出をサポート ❐ ■ 汎用プログラマブル インタフェース（GPIF ™ II） プログラマブル 100 MHz GPIF II インタフェースにより、広 範な外部デバイスに接続可能 ❐ 8/16/32 ビット データ バス ❐ 最大 16 個のコンフィグレーション可能な制御信号 ■ コア電力ダウン モードでの超低消費電力 ❐ VBATT オンで 60 µA 未満、VBATT オフで 20 µA 未満 ■ コアおよび I/O 用の独立パワードメイン ❐ 1.2 V でのコア動作 2 ❐ 1.8 ∼ 3.3 V での I S、UART、および SPI 動作 2 ❐ 1.2 V での I C 動作 ■ 10 × 10 mm、0.8 mm ピッチ Pb フリー ボール グリッド ア レイ（BGA）パッケージ ■ 容易なコード開発が可能な EZ-USB® ソフトウェアおよび DVK アプリケーション ❐ ■ 完全にアクセス可能な 32 ビット CPU ❐ 200 MHz で動作する ARM926EJ コア ❐ 512 KB 組み込み SRAM ■ 内蔵ペリフェラル 2 ❐ 1 MHz での I C マスタ コントローラ 2 ❐ サンプリング周波数 32 kHz、44.1 kHz、48 kHz での I S マ スタ（トランスミッタのみ） ❐ 最大 4 Mbps までの UART サポート ❐ 33 MHz での SPI マスタ 選択可能なクロック入力周波数 ❐ 19.2、26、38.4、および 52 MHz ❐ 19.2 MHz 水晶振動子入力サポート デジタル ビデオ カムコーダ ■ デジタル スチール カメラ ■ プリンタ ■ スキャナ ■ ビデオ キャプチャ カード ■ テストおよび測定機器 ■ 監視カメラ ■ パーソナルナビゲーション デバイス ■ 医療用画像装置 ■ ビデオ IP フォン ■ ポータブル メディア プレーヤ ■ 産業用カメラ TDO TCK TMS TDI ロジック ブロック図 TRST# ■ ■ FSLC[0] FSLC[1] FSLC[2] JTAG CLKIN CLKIN_32 Embedded SRAm (512kB) XTALIN ARM926EJ -S XTALOUT HS/FS/LS OTG Host OTG_ID SSRX - DATA[31:0 ] PMODE[2:0] 32 EPs GPIF™ II HS/FS Peripheral SSRX + USB INTERFACE SS Peripheral CTL[12:0] SSTX SSTX + D+ D- INT# RESET # EZ-Dtect™ • 198 Champion Court I2S_MSCLK I2S_SD I2S_WS MOSI I2S I2S_CLK SCK MISO SSN SPI RTS RX TX I2C_SDA I2C_SCL Cypress Semiconductor Corporation Document Number 001-79232 Rev. ** CTS UART I2C • San Jose, CA 95134-1709 • 408-943-2600 Revised May 16, 2012 CYUSB3014 目次 機能の概要 ..............................................................................3 応用例................................................................................................. 3 USB インタフェース............................................................... 4 OTG...................................................................................................... 4 ReNumeration................................................................................. 5 EZ-Dtect............................................................................................. 5 VBUS 過電圧保護 ........................................................................... 5 Carkit UART モード ....................................................................... 5 GPIF II ..................................................................................... 6 CPU ......................................................................................... 6 JTAG インタフェース ............................................................. 7 その他のインタフェース ....................................................... 7 UART インタフェース .................................................................. 7 I2C インタフェース....................................................................... 7 I2S インタフェース ....................................................................... 7 SPI インタフェース ....................................................................... 7 ブート オプション.................................................................. 7 リセット ................................................................................. 8 ハード リセット ............................................................................. 8 ソフト リセット ............................................................................. 8 クロッキング .......................................................................... 8 32kHz ウォッチドッグ タイマー クロック入力................. 8 電源......................................................................................... 9 パワー モード.................................................................................. 9 構成オプション .................................................................... 13 デジタル I/O ......................................................................... 13 GPIO...................................................................................... 13 システム レベル ESD ............................................................ 13 Document Number 001-79232 Rev. ** 絶対最大定格 ....................................................................... 14 動作条件 ............................................................................... 14 AC タイミング パラメータ ................................................... 16 GPIF II タイミング....................................................................... 16 スレーブ FIFO インタフェース.............................................. 19 同期スレーブ FIFO シーケンスの説明................................ 20 同期スレーブ FIFO 書き込み シーケンスの説明 ...................................................................... 22 非同期スレーブ FIFO 読み取りシーケンスの説明.................................................... 23 非同期スレーブ FIFO 書き込み シーケンスの説明....................................................................... 25 シリアル ペリフェラル タイミング..................................... 26 リセット シーケンス ............................................................ 30 ピンの説明............................................................................ 32 パッケージ図 ........................................................................ 35 オーダ情報............................................................................ 35 注文コードの定義....................................................................... 35 略号....................................................................................... 36 本書の表記法 ........................................................................ 36 測定単位 ......................................................................................... 36 改訂履歴 ............................................................................... 37 販売、ソリューション、および法律情報............................ 37 ワールドワイドな販売と設計サポート.............................. 37 製品 .................................................................................................. 37 PSoC ソリューション................................................................ 37 Page 2 of 37 CYUSB3014 機能の概要 たとえば EZ-USB FX3 は、MSC および HID クラス デバイスへの OTG ホストとして機能することができます。 Cypress EZ-USB FX3 は、高い集積度と柔軟な機能を提供し、あ らゆるシステムに USB 3.0 機能を追加できるようにする次世代 USB 3.0 ペリフェラル コントローラです。 EZ-USB FX3 には、コードおよびデータ用の 512 KB のオンチッ プ SRAM が含まれています。また、EZ-USB FX3 は、UART、SPI、 I2C、および I2S などのシリアル ペリフェラルに接続するインタ フェースも提供しています。 EZ-USB FX3 は、完全に構成可能な、パラレル、汎用プログラマ ブル インタフェースを備えています。この GPIF II と呼ばれるイ ンタフェースは、あらゆるプロセッサ、ASIC、または FPGA な どに接続可能です。汎用プログラマブル インタフェース GPIF II は、サイプレスの主力 USB 2.0 製品である FX2LP の GPIF 拡張 バージョンです。非同期 SRAM、非同期および同期アドレス データ多重化インタフェース、パラレル ATA など、人気の高い 多くのインタフェースに、容易かつグルーレスな接続を提供し ます。 EZ-USB FX3 には、容易に使用できる EZ-USB ツールが付属して おり、迅速なアプリケーション開発向けの完全なソリューショ ンを提供します。ソフトウェア開発キットには応用例が付属し ており、市場投入までの時間を短縮することができます。 EZ-USB FX3 は USB 3.0 v1.0 仕様に完全に対応しており、また USB 2.0 との下位互換性があります。また、バッテリチャージン グ仕様 v1.1 および USB 2.0 OTG 仕様 v2.0 にも対応しています。 EZ-USB FX3 は USB 3.0 および USB 2.0 物理レイヤ（PHY）を 32 ビット ARM926EJ-S マイクロプロセッサと統合し、強力なデー タ プロセッシングとカスタム アプリケーションの構築を可能 にします。GPIF II から USB インタフェースへの 320 MBps[1] の データ転送を可能にする独創的なアーキテクチャを実装してい ます。 応用例 図 1 さらに図 2 は、EZ-USB FX3 の一般的な応用図を示していま す。図 1 は、EZ-USB FX3 がコプロセッサとして機能し、さまざ まなシステム レベルの機能を担当する外部プロセッサに接続 する一般的な応用図を示しています。図 2 は、システムのメイ ン プロセッサとして EZ-USB FX3 が機能するときの一般的な応 用図を示しています。 統合された USB 2.0 OTG コントローラにより、デュアル ロール 使用シナリオを必要とするアプリケーションを可能にします。 図 1. コプロセッサとしての EZ-USB FX3 POWER SUBSYSTEM XTALOUT XTALIN CRYSTAL* External Processor text (example: MCU/CPU/ASIC/ FPGA) GPIF II EZ-USB FX3 (ARM9 Core) USB Port USB Host Serial Interfaces (example: I2C) * A clock input may be provided on the CLKIN pin instead of a crystal input External Serial Peripheral (example: EEPROM) 注 1. GPIF II が、100 MHz で動作する 32 ビット データ バス同期インタフェース用に構成されていることを想定しています。この数にはプロトコル オーバーヘッドも含 まれています。 Document Number 001-79232 Rev. ** Page 3 of 37 CYUSB3014 図 2. メイン プロセッサとしての EZ-USB FX3 EXTERNAL SLAVE DEVICE (Eg: IMAGE SENSOR) GPIF II XTALIN XTALOUT CRYSTAL* EZ-USB FX3 (ARM9 Core) USB Port USB Host I2C * A clock input may be provided on the CLKIN pin instead of a crystal input EEPROM 図 3. USB インタフェース信号 EZ-USB FX3 EZ-USB FX3 は、USB 3.0 仕様の改訂版 1.0 に対応する USB ペリ フェラル機能をサポートしており、また USB 2.0 仕様との下位 互換性も備えています。 VBATT VBUS OTG_ID SSRXSSRX+ SSTXSSTX+ DD+ EZ-USB FX3 は On-The-Go 補完改訂 2.0 に対応しています。 Hi-Speed、Full-Speed、および Low-Speed の OTG デュアル ロー ル デ バ イ ス 性 能 をサ ポ ー ト し ま す。 ペ リ フ ェ ラ ルとして SuperSpeed、High-Speed、および Full-Speed が可能で、ホス トとしては Hi-Speed、Full-Speed、および Low-Speed が可能 です。 USB Interface USB インタフェース EZ-USB FX3 は、CEA-936A 仕様に基づいて、USB D+/D- ライン での Carkit パススルー UART 機能をサポートしています。 EZ-USB FX3 は最大 16 IN および 16 OUT エンドポイントをサ ポートしています。 OTG EZ-USB FX3 は USB 3.0 ストリーム機能を完全にサポートしてい ます。さらに、USB Attached SCSI（UAS）デバイスクラスもサ ポートし、マス ストレージ アクセス性能を最適化しています。 OTG モードで、EZ-USB FX3 は A および B デバイス モードの双 方をサポートし、コントロール、インターラプト、バルク、お よびアイソクロナス データ転送をサポートします。 USB ペリフェラルとして、EZ-USB FX3 は UAS、USB ビデオ ク ラス（UVC） 、マス ストレージ クラス（MSC） 、およびメディア 転送プロトコル（MTP）USB ペリフェラル クラスをサポートし ます。USB ペリフェラルとして、その他すべてのデバイス クラ スは、外部のホスト プロセッサで完全に処理を行う、パスス ルー モードでサポートします。 EZ-USB FX3 は、OTG A デバイス モードで VBUS に電力を供給 するために、外部チャージポンプを必要とします（スタンドア ロンまたは PMIC に内蔵） 。 OTG ホストとして、EZ-USB FX3 は MSC および HID デバイス ク ラスをサポートします。 EZ-USB FX3 は取付検知プロトコル（ADP）をサポートしていま せん。 EZ-USB FX3 は、OTG 補完改訂 2.0 に対応しています。 OTG ホスト実装のターゲット ペリフェラル リストは MSC およ び HID クラス デバイスで構成されています。 USB ポートを使用していない場合、PHY およびトランシーバは 省電力化のために無効にすることができます。 Document Number 001-79232 Rev. ** Page 4 of 37 CYUSB3014 ■ OTG ホスト ■ HNP capable ホスト ■ OTG デバイス 図 4. VBUS 用 OVP デバイスのシステム図 POWER SUBSYSTEM ReNumeration EZ-USB FX3 のコンフィグレーションはソフトであるため、1 つ のチップで複数の異なるUSB デバイスの機能を構成することが できます。 EZ-USB FX3 1 OVP device 2 USB Connector USB に初めて差し込むと、EZ-USB FX3 は自動的に Cypress ベン ダー ID（0x04B4）をエニュメレートし、USB インタフェース でファームウェアと USB ディスクリプタをダウンロードしま す。ダウンロードされたファームウェアは、電気的に切断、接 続を行います。ダウンロードした情報で定義したデバイスとし て、EZ-USB FX3 は再びエニュメレートします。この特許化され ている 2 段階のプロセスは、ReNumeration と呼ばれ、デバイ スが USB に接続された直後に実行されます。 VIO5 HNP capable USB ペリフェラル AVDD VDD ■ VIO4 SRP capable USB ペリフェラル CVDDQ ■ EZ-USB FX3 VBUS ピンでの最大入力電圧は 6V です。充電器は VBUS で最大 9V まで供給可能なので、外部過電圧保護（OVP） デバイスを取り付けて、EZ-USB FX3 を VBUS での損傷から保護 する必要があります。図 4 は、VBUS で接続された OVP デバイ スのシステム応用図を示しています。VBUS および VBATT の動 作範囲については、表 7 DC 仕様を参照してください。 VIO3 ターゲットの USB ペリフェラル VIO2 ■ VBUS 過電圧保護 VIO1 ACA デバイス U3TXVDDQ ■ EZ-USB FX3 チャージャー検出機能は、専用のウォールチャー ジャー、ホスト / ハブ・チャージャー、およびホスト / ハブを 検出します。 U3RXVDDQ OTG モードでは、EZ-USB FX3 は A、B、またはデュアル ロール デバイスに設定することができます。以下に接続することがで きます : SSRXSSRX+ SSTXSSTX+ DD+ 3 4 5 6 7 8 9 VBUS OTG_ID USB-Port OTG 接続性 GND EZ-Dtect EZ-USB FX3 は USB チャージャーとアクセサリの検出をサポー トします（EZ-Dtect）。チャージャー検出機構はバッテリチャー ジング仕様改訂 1.1 に対応しています。このバージョンの仕様 をサポートするだけでなく、EZ-USB FX3 は ID ピンで抵抗を検 出するハードウェア サポートも可能にします。 以下に示すのは、EZ-USB FX3 が検知可能な抵抗範囲です。 ■ 10 Ω 未満 ■ 1 kΩ 未満 ■ 65 kΩ ∼ 72 kΩ ■ 35 kΩ ∼ 39 kΩ ■ 99.96 kΩ ∼ 104.4 kΩ（102 kΩ ± 2%） ■ 119 kΩ ∼ 132 kΩ ■ 220 kΩ 以上 ■ 431.2 kΩ ∼ 448.8 kΩ（440 kΩ ± 2%） Document Number 001-79232 Rev. ** Carkit UART モード USB インタフェースは、非 USB シリアル データ転送用に Carkit UART モード（D+/D- での UART）をサポートします。これは CEA-936A 仕様に基づいています。 Carkit UART モードでは、出力信号電圧は 3.3V です。Carkit UART モード用に構成するときに、UART の TXD（出力）は D ライン にマッピングされ、UART の RXD（入力）は D+ ラインにマッ ピングされます。 Carkit モードでは、EZ-USB FX3 は USB トランシーバを無効に し、D+ および D- ピンはパススルー ピンとして機能し、ホスト プロセッサの UART に接続します。Carkit UART 信号は、GPIF II インタフェースまたは GPIO[48] および GPIO[49] へ、6 ページ の図 5 で表示通りのにルーティングできます。 EZ-USB FX3 は、このモードで 最大 9600 bps のレートをサポー トします。 Page 5 of 37 CYUSB3014 図 5. Carkit UART パススルー ブロック図 UART_TXD TXD UART_RXD RXD RXD (DP) USB-Port Carkit UART pass through interface on GPIF(TM)II interface. Ctrl Carkit UART Pass Through Carkit UART pass through interface on GPIOs USB PHY DM EZ-USB FX3 は、高性能な汎用プログラマブル インタフェース、 GPIF II を提供します。このインタフェースは、FX2LP の GPIF お よびスレーブ FIFO インタフェースと同様の、しかもより高度な 機能を備えています。 GPIF II は、柔軟なインタフェースを可能にするプログラマブル なステートマシンであり、業界標準または独自のインタフェー スで、マスタまたはスレーブのいずれとしても機能します。 GPIF II で実装されるインタフェースは、パラレルとシリアルの 両方があります。 4 つのバッファに直接アクセスすることができます。スレーブ FIFO インタフェースの詳細については 19 ページで説明してい ます。 注：スレーブ FIFO インタフェースでは、 32 個すべてのバッファ へのアクセスもサポートしています。詳細については、Cypress アプリケーション サポートまでお問い合わせください。 図 6. スレーブ FIFO インタフェース SLCS# PKTEND FLAGB FLAGA GPIF II の機能の概要を以下に示します。 External Processor マスタまたはスレーブで動作 ■ 256 のファームウェア プログラマブルなステートを提供 ■ 8 ビット、16 ビット、32 ビットのパラレル データ バスをサ ポート ■ 最大 100 MHz までのインタフェース周波数に対応 ■ 32 ビット データ バスを使用する場合は、14 本の設定可能な 制御ピンをサポート。すべての制御ピンは、入力 / 出力また は双方向ピンのどちらとしても利用できます。 ■ 16/8 ビット データ バスを使用する場合は、16 の設定可能な 制御ピンをサポートします。すべての制御ピンは、入力 / 出 力または双方向ピンのどちらとしても利用できます。 GPIF II の状態遷移は、制御入力信号に基づいて発生します。制 御出力信号は、GPIF II の状態遷移の結果として生成されます。 GPIF II ステートマシンの動作は、GPIF II ディスクリプタによっ て定義 され ま す。GPIF II デ ィス ク リプ タ は、必 要なインタ フェース仕様が満たされるように設計されます。8 KB のメモリ （組み込み SRAM の 512kB からは独立）は、GPIF II 波形メモリ 専用であり、ここに GPIF II ディスクリプタが、特定の形式で格 納されます。 Cypress の GPIFII Designer ツールは、GPIFII ディスクリプタの 迅速な開発を可能にし、共通のインタフェースの例を含んでい ます。 GPIF II の典型的な実装は、非同期および同期スレーブ FIFO の インタフェースです。 スレーブ FIFO インタフェース スレーブ FIFO インタフェース信号を図 6 に示します。このイン タフェースにより、外部プロセッサは、EZ-USB FX3 内部の最大 Document Number 001-79232 Rev. ** TXD (DM) GPIO[49] (UART_RX) GPIF II ■ MUX DP GPIO[48] (UART_TX) A[1:0] D[31:0] EZ-USB FX3 SLWR# SLRD# SLOE# Note: Multiple Flags may be configured. CPU EZ-USB FX3 は、32 ビット、200 MHz ARM926EJ-S コア CPU を 備えています。コアは 16kB の命令密結合メモリ（TCM）および 8kB のデータ TCM に直接アクセスすることができます。 ARM926EJ-S コアはファームウェア デバッグ用に JTAG インタ フェースを提供します。 また、EZ-USB FX3 はコードとデータ用に 512 KB の組み込み SRAM、さらに 8kB の命令キャッシュとデータ キャッシュも統 合します。 EZ-USB FX3 は、さまざまなペリフェラル間での高度に効率的で 柔軟な DMA 接続性を可能にし（すなわち USB、GPIF II、I2S、 SPI,UART） 、ファームウェアは DMA ファブリックで管理してい るペリフェラル間でのデータ アクセスを構成するだけで十分 です。 EZ-USB FX3 では、ARM926EJ-S 用の業界標準開発ツールを使用 して、容易にアプリケーションを開発することができます。 EZ-USB FX3 ファームウェアの例は、Cypress EZ-USB FX3 開発 キットで見ることができます。 外部プロセッサに移植可能なソフトウェア API は、Cypress EZ-USB FX3 ソフトウェア開発キットで入手することができま す。 Page 6 of 37 CYUSB3014 JTAG インタフェース たは 3.3 V の場合、サポートされる動作周波数は 400 kHz と 1 MHz です。 EZ-USB FX3 の JTAG インタフェースは、JTAG デバッガへの接 続用に標準の 5 ピン インタフェースを備えており、CPU コア オンチップ デバッグ回路を通してファームウェアをデバッグ することができます。 I2C インタフェースの SCL と SDA 双方の信号には外部プルアッ プ抵抗が必要です。プルアップ抵抗は VIO5 に接続する必要が あります。 ARM926EJ-S コア用の業界標準デバッギング ツールは、EZ-USB FX3 アプリケーション開発に使用することができます。 その他のインタフェース EZ-USB FX3 は、以下のシリアル ペリフェラルをサポートしま す。 ■ UART ■ I2C ■ I2S ■ SPI I2S インタフェース EZ-USB FX3 は I2S ポートを備えており、外部オーディオ コー デック デバイスをサポートしています。 EZ-USB FX3 は I2S マ スタのトランスミッタとしてのみ機能します。I2S インタ フェースは、クロックライン（I2S_CLK） 、シリアル データ ラ イン（I2S_SD） 、ワード選択ライン（I2S_WS）、およびマスタ システム クロック（I2S_MCLK）の 4 つの信号で構成されま す。EZ-USB FX3 はシステムクロックを I2S_MCLK での出力とし て発生させるか、I2S_MCLK での外部システム クロック入力を 受け付けます。 I2S インタフェースがサポートするバス周波数は、32 kHz、44.1 kHz、および 48 kHz です。 SPI、UART、および I2S インタフェースはシリアル ペリフェラ ル ポートで多重化しています。 32 ページの ピン リスト はこれらのインタフェースが多重化さ れる詳細について示しています。 UART インタフェース EZ-USB FX3 の UART インタフェースは、全二重通信をサポート しています。表 1 に記載された信号が含まれます。 表 1. UART インタフェース信号 信号 項目 TX 出力信号 RX 入力信号 CTS フロー制御 RTS フロー制御 UART は、ファームウェアで選択可能な 300 bps ∼ 4608 Kbps の範囲のボーレートを発生させることができます。 SPI インタフェース EZ-USB FX3 はシリアル ペリフェラル ポートでの SPI マスタ イ ンタフェースをサポートします。最大動作周波数は 33 MHz で す。 SPI コントローラは、スタート / ストップ クロックを使用した SPI 通信で 4 つのモードをサポートしています。SPI コントロー ラは、単一の自動 SSN コントロールが可能な単一マスタ コント ローラです。これは、4 ビット∼ 32 ビット長のトランザクショ ン サイズをサポートします。 ブート オプション EZ-USB FX3 は、PMODE ピンのコンフィグレーションの設定に より、さまざまなソースからブートイメージを読み込むことが できます。EZ-USB FX3 のブート オプションは次のとおりです。 ■ USB ブート ■ I2C ブート ■ SPI ブート（サポートする SPI デバイスは M25P16（16 Mbit)、 M25P80 （8 Mbit)、および M25P40 （4 Mbit) またはそれに相 当するもの ) ■ GPIF II 非同期 ADMUX モードブート ■ GPIF II 同期 ADMUX モードブート ■ GPIF II 非同期 SRAM モードブート I2C インタフェース EZ-USB FX3 は I2C バス仕様改訂 3 との互換性をもつ I2C インタ フェースを備えています。EZ-USB FX3 の I2C インタフェース は、I2C マスタとしてのみ動作が可能であり、他の I2C スレーブ デバイスと通信することができます。たとえば EZ-USB FX3 は、 選択可能なブート オプションとして、I2C インタフェースに接 続した EEPROM からブートすることができます。 I2C EZ-USB FX3 の マスタ コントローラはマルチ マスタ モード 機能もサポートしています。 I2C インタフェースの電源電圧は VIO5 であり、これは他のシリ アル ペリフェラルから独立したパワードメインです。これによ り、その他のシリアル インタフェースとは異なる電圧で動作す る柔軟性を I2C インタフェースに与えます。 I2C コ ン ト ロ ー ラ が サ ポ ー ト す る バ ス 周 波 数 は 100 kHz、 400 kHz、および 1 MHz です。VIO5 が 1.2V の場合、サポートさ れる最大動作周波数は 100 kHz です。VIO5 が 1.8 V、2.5 V、ま 表 2. EZ-USB FX3 のブート オプション PMODE[2:0][2] F00 ブート元 同期 ADMUX（16 ビット） F01 非同期 ADMUX（16 ビット） F11 USB ブート F0F 非同期 SRAM（16 ビット） F1F I2C、不具合時、USB ブートが有効 1FF I2C のみ 0F1 SPI、不具合時、USB ブートが有効 注 2. F はフローティング状態を意味しています。 Document Number 001-79232 Rev. ** Page 7 of 37 CYUSB3014 リセット クロック ハード リセット EZ-USB FX3 では、XTALIN ピンと XTALOUT ピンの間に水晶を 接続するか、CLKIN ピンに外部クロックを接続することができ ます。 ハード リセットは EZ-USB FX3 の Reset# ピンをアサートして開 始します。特定のリセット シーケンスとタイミングの要件につ いては、図 17 と表 15 で詳細に説明しています。 ソフト リセット ソフト リセットには、プロセッサが PP_INIT コントロール レジ スタで適切なビットを設定する必要があります。ソフト リセッ トには、次の 2 種類があります。 サポートされる水晶周波数は 19.2 MHz であり、サポートされ る外部クロック周波数は 19.2、26、38.4、および 52 MHz です。 EZ-USB FX3 には、19.2 MHz（±100 ppm）の外付けの水晶振 動子用のオンチップ発振器回路が搭載されています（水晶振動 子オプションを使用する場合）。FSLC[2:0] ピンを適切に構成し、 水晶オプション / クロック周波数オプションを選択する必要が あります。構成オプションについては、表 3 で示しています。 ■ CPU リセット ‒ CPU プログラム カウンタがリセットされま す。CPU リセットのあとに、ファームウェアを、リロードす る必要はありません。 EZ-USB FX3 へのクロック入力は、表 4 で指定されている位相ノ イズとジッタの要件を満たす必要があります。 ■ デバイス全体のリセット ‒ このリセットはハード リセットと 同じです。デバイス全体のリセットのあとに、ファームウェ アを、リロードする必要があります。 入力クロック周波数は、EZ-USB FX3 コア、またはデバイス イ ンタフェースのいづれのクロック / データレートからも独立し ています（P ポートと S ポートを含む）。内部 PLL は、入力周波 数に応じて適切なクロック逓倍オプションを適用します。 表 3. 水晶 / クロック周波数の選択 FSLC[2] FSLC[1] FSLC[0] 水晶 / クロック周波数 0 0 0 19.2 MHz 水晶 1 0 0 19.2 MHz 入力 CLK 1 0 1 26 MHz 入力 CLK 1 1 0 38.4 MHz 入力 CLK 1 1 1 52 MHz 入力 CLK 表 4. EZ-USB FX3 入力クロック仕様 パラメータ 位相ノイズ 項目 仕様 Min Max 単位 100 Hz オフセット ‒ ‒75 dB 1 kHz オフセット ‒ ‒104 dB 10 kHz オフセット ‒ ‒120 dB 100 kHz オフセット ‒ ‒128 dB 1 MHz オフセット ‒ ‒130 dB 最大周波数偏差 ‒ 150 ppm デューティ比 30 70 % オーバーシュート ‒ 3 % アンダーシュート ‒ ‒3 % 立ち上がり時間 / 立ち下がり時間 ‒ 3 ns 32kHz ウォッチドッグ タイマー クロック入力 EZ-USB FX3 はウォッチドッグ タイマーを内蔵しています。 ウォッチドッグ タイマーを使用して、ARM926EJ-S コアに割り 込みをかけて、スタンバイ モード中の EZ-USB FX3 を自動ウェ イクアップし、ARM926EJ-S コアをリセットすることができま Document Number 001-79232 Rev. ** す。ウォッチドッグ タイマーは 32 kHz クロックで動作します。 この 32 kHz クロックは、EZ-USB FX3 の専用ピンにある外部ソー スからオプションとして供給されます。 ウォッチドッグ タイマーはファームウェアで無効にすること ができます。 Page 8 of 37 CYUSB3014 オプションの 32 kHZ クロック入力の要件を表 5 で一覧表示し ています。 表 5. 32 kHz クロック入力の要件 Min Max 単位 デューティ比 パラメータ 40 60 % 周波数偏差 ‒ ±200 ppm 立ち上がり時間 / 立ち下が り時間 ‒ 3 ns AVDD: これは、PLL、水晶振動子、およびコア アナログ回 路用の 1.2 V 電源電圧です。 ❐ U3TXVDDQ/U3RXVDDQ: これらは、USB 3.0 インタフェー ス用の 1.2 V 電源電圧です。 VBATT/VBUS: これは、USB I/O およびアナログ回路用の 3.2V ∼ 6V バッテリ電源電圧です。これは、EZ-USB FX3 内部電圧レギュ レータを通して USB トランシーバに電源供給します。VBATT は 内部で 3.3V に調整されます。 ❐ パワー モード EZ-USB FX3 には、次のようなさまざまなパワー モードがあり ます。 電源 EZ-USB FX3 には次の電源電圧ドメインがあります。 IO_VDDQ: これは、デジタル I/O の独立した電源電圧ドメイン のグループを指します。これらの電源の電圧レベルは 1.8V ∼ 3.3V です。EZ-USB FX3 は、次に一覧表示するデジタル I/O 用に 6 つの独立した電源電圧ドメインを提供します。各パワードメ インに割り当てられた信号の詳細については、表 16 を参照し てください。 ■ 標準モード これは全機能を動作させるモードです。このモー ドでは、内部 CPU クロックと内部 PLL が有効になります。 通常の動作消費電力は ICC コア max と ICC USB max の和を超え ません（電流消費の仕様については表 7 を参照してください）。 ■ VIO1 - GPIF II I/O 電源電圧ドメイン VIO2、VIO3、VIO4、VIO5 への I/O 電源電圧の供給は、対応す るインタフェースを使用しないときには、オフにすることがで きます。GPIFII インタフェースをアプリケーションで使用する 場合には、どのようなときでも VIO1 をオフにすることはでき ません。 ■ VIO2 - IO2 電源電圧ドメイン EZ-USB FX3 は次の 4 つのパワーモードをサポートしています。 ■ VIO3 - IO3 電源電圧ドメイン ■ USB 3.0 PHY を有効にしたサスペンド モード（L1） ■ USB 3.0 PHY を無効にしたサスペンド モード（L2） ■ スタンバイ モード（L3） ■ コア電源遮断モード（L4） 2 ■ VIO4 - UART/SPI/I S 電源電圧ドメイン I2C ■ VIO5 および JTAG 電源電圧ドメイン（1.2V ∼ 3.3V をサ ポート） ■ CVDDQ - クロック電源電圧ドメイン ■ VDD: これはロジック コアの電源電圧ドメインです。定格電源 電圧レベルは 1.2 V であり、コア ロジック回路に電源を供給 します。同じ電源を以下にも使用します。 Document Number 001-79232 Rev. ** Page 9 of 37 CYUSB3014 異なるロー パワー モードについては、表 6 で説明しています。 表 6. ロー パワー モードを開始、終了する方法 ロー パワー モード USB 3.0 PHY を有効 にしたサスペンド モード（L1） 特性 ■ このモードの消費電力は ISB1 開始する方法 ■ を超えません ■ USB 3.0 PHY が有効で、U3 モードになります（USB 3.0 仕 様で定義されたサスペンド モードの 1 つ）このブロック 1 つだけが内部クロックで動 作可能で、その他すべてのク ロックはシャットダウンしま す ■ すべての I/O は前の状態を維 持します ■ ウェイクアップ ソースとコ ア電源への電源電圧を保持す る必要があります。他のすべ てのパワードメインは個別に オン / オフにすることができ ます ■ 構成レジスタ、バッファメモ リ、およびすべての内部 RAM の状態が維持されます ■ EZ-USB FX3 がサスペンド モードに入る前に、すべての トランザクションを完了する 必要があります（未完了トラ ンザクションの状態は保持さ れません） ■ プログラムカウンタがリセッ トしないので、ファームウェ アはサスペンドした時点から 動作を再開します（RESET# ア サーションによってウェイク アップした場合を除く） Document Number 001-79232 Rev. ** ■ 終了する方法 ARM926EJ-S コアで実行するファ ー ムウェアは、EZ-USB FX3 をサスペ ンド モードにすることができま す。たとえば、USB サスペンド状態 で、ファームウェアは EZ-USB FX3 をサスペンド状態にする決定を行 う場合があります ■ ローまはたハイへの D+ の遷移 ■ ローまたはイへの D- の遷移 ■ OTG_ID ピンでのインピーダンス 変化 ■ SSRX +/- での再開条件 外部プロセッサは、メールボック ス レジスタを使用して EZ-USB FX3 をサスペンドモードにすることが できます ■ VBUS の検知 ■ UART_CTS でのレベル検知（プロ グラマブル極性） ■ GPIF II インタフェース CTL[0] の アサーション ■ RESET# のアサーション Page 10 of 37 CYUSB3014 表 6. ロー パワー モードを開始、終了する方法 ( つづき ) ロー パワー モード USB 3.0 PHY を無効 にしたサスペンド モード（L2） 特性 終了する方法 ■ ローまたはハイへの D+ の遷移 ■ ローまたはハイへの D- の遷移 ■ OTG_ID ピンでのインピーダンス 変化 ■ SSRX +/- での再開条件 ■ VBUS の検知 ■ すべての I/O は前の状態を維 持します ■ UART_CTS でのレベル検知（プロ グラマブル極性） ■ USB インタフェースは前の状 態を維持します ■ GPIF II インタフェース CTL[0] の アサーション ■ ウェイクアップ ソースとコ ア電源への電源電圧を保持す る必要があります。他のすべ てのパワードメインは個別に オン / オフにすることができ ます ■ RESET# のアサーション ■ 構成レジスタ、バッファメモ リ、およびすべての内部 RAM の状態が維持されます ■ EZ-USB FX3 がサスペンド モードに入る前に、すべての トランザクションを完了する 必要があります（未完了トラ ンザクションの状態は保持さ れません） ■ プログラムカウンタがリセッ トしないので、ファームウェ アはサスペンドした時点から 動作を再開します（RESET# ア サーションによってウェイク アップした場合を除く） ■ ■ このモードの消費電力は ISB2 を超えません 開始する方法 ARM926EJ-S コアで実行するファー ムウェアは、EZ-USB FX3 をサスペ ンド モードにすることができま USB 3.0 PHY は無効にされ、 す。たとえば、USB サスペンド状態 USB インタフェースはサスペ で、ファームウェアは EZ-USB FX3 ンド モードになります をサスペンド状態にする決定を行 クロックはシャットオフされ う場合があります ます。PLL は無効になります ■ 外部プロセッサは、メールボック ■ Document Number 001-79232 Rev. ** ■ ス レジスタを使用して EZ-USB FX3 をサスペンドモードにすることが できます Page 11 of 37 CYUSB3014 表 6. ロー パワー モードを開始、終了する方法 ( つづき ) ロー パワー モード スタン バ イ モ ー ド （L3） コア電源遮断モード （L4） 特性 ■ このモードの消費電力は ISB3 を超えません ■ すべての構成レジスタ設定及 びプログラム / データ RAM コ ンテンツは維持されます。た だし、バッファ内またはデー タパスの他の部分にあるデー タについては、保証はありま せ ん。 こ の た め、外 部 プ ロ セッサは、EZ-USB FX3 をスタ ンバイ モードにする前に、必 要なデータを読み込む必要が あります ■ プログラム カウンタは、スタ ンバイ モードからのウェイ クアップ時にリセットされま す ■ GPIO ピンはその構成を維持 します。 ■ 水晶振動子はオフになります ■ 内部 PLL はオフになります ■ USB トランシーバはオフにな ります ■ ARM926EJ-S コアは電源を遮 断されます ウェイクアップ 時に、コアはプログラム / デー タ RAM に保存されたプログ ラムを再起動し、実行します ■ ウェイクアップソースとコア 電源への電源電圧を保持する 必要があります。他のすべて のパワードメインは個別にオ ン / オフにすることができま す ■ このモードの消費電力は ISB4 を超えません ■ コア電源がオフになります ■ すべてのバッファメモリ、構 成レジスタ、およびプログラ ム RAM は状態を維持しませ ん。このモードから退出する ときに、ファームウェアをリ ロードする必要があります ■ このモードでは、他のすべて のパワードメインは個別にオ ン / オフにすることができま す Document Number 001-79232 Rev. ** 開始する方法 ■ ■ ARM926EJ-S コアまたは外部プロ セッサでのファームウェアの実行 により、適切なレジスタが構成さ れます VDD をオフにする 終了する方法 ■ VBUS の検知 ■ UART_CTS でのレベル検知（プロ グラマブル極性） ■ GPIF II インタフェース CTL[0] の ア サーション ■ RESET# のアサーション ■ VDD を再供給 ■ RESET# のアサーション Page 12 of 37 CYUSB3014 構成オプション GPIF II および GPIO ピンはすべて、ピンごとに最大 16pF の外部 負荷をサポートします。 構成オプションは、特定の使用モードで利用することができま す。詳細については、Cypress アプリケーション / マーケティン グまでお問い合わせください。 EMI デジタル I/O EZ-USB FX3 は、ファームウェア制御のプルアップまたはプルダ ウン レジスタをすべてのデジタル I/O ピンで内部的に提供しま す。ピンは、内部 50 kΩ レジスタを通してプルアップするか、 内部 10 kΩ レジスタを通してプルダウンし、ピンのフローティ ングを防ぐことができます。I/O ピンは以下の状態になる可能 性があります。 ■ トライステート（High-Z） ■ 弱いプルアップ（内部 50 kΩ を介して） ■ プルダウン（内部 10 kΩ を介して） ■ ロー パワー モードのとき、ホールド（I/O はその値を保持） ■ JTAG 信号 TDI、TMC、TRST# 信号には 50 kΩ プルアップ、TCK 信号には 10 kΩ プルダウン レジスタが付いています。 GPIO EZ-USB では、GPIF II とシリアル ペリフェラル インタフェース の双方で柔軟なピン構成が可能です。GPIF II インタフェースで の使用しない制御ピン（CTL[15] を除く）は GPIO として使用す ることができます。同様に、シリアル ペリフェラル インタ フェースでの使用しないピンは GPIO として構成できます。ピ ン構成のオプションについては、ピン リストを参照してくださ い。 Document Number 001-79232 Rev. ** EZ-USB FX3 は、FCC 15B（米国）および EN55022 ( ヨーロッパ ) で概要を規定している EMI 要件を満たしています。EZ-USB FX3 は、これらの仕様で概要を規定している、発生源からの適度な EMI への耐久性があり、正常に機能し続けます。 システム レベル ESD EZ-USB FX3 は、USB インタフェースの D+、D-、GND ピンで ESD 保護が組み込まれています。これらのポートで提供されて いる ESD 保護レベルは次の通りです。 ■ JESD22-A114 仕様に基づいた ± 2.2 KV 人体モデル（HBM） ■ IEC61000-4-2 レベル 3A に基づいた ± 6 KV 接触放電および ± 8 KV エアギャップ放電 ■ IEC61000-4-2 レベル 4C に基づいた ± 8 KV 接触放電および ± 15 KV エアギャップ放電 この保護により、規定のレベルまでの ESD イベントが発生した あとにもデバイスが継続して機能することを保証しています。 SSRX+、SSRX-、SSTX+、SSTX- ピンは、最大 +/- 2.2KV 人体モ デル（HBM）内部 ESD 保護を備えています。 Page 13 of 37 CYUSB3014 絶対最大定格 ■ 最大定格を超えると、デバイスの寿命が短くなる可能性があり ます。 ラッチアップ電流 ................................................... .............> 200 mA 保存温度 ............................ .............................. ...... ‒65 °C ∼ +150 °C ± 6 KV 接触放電、IEC61000-4-2 レベル 3A に基づく ± 8 KV エアギャップ放電、± 8 KV 接触放電、および IEC61000-4-2 レベル 4C に基づく ± 15 KV エアギャップ放電 すべての I/O 構成の最大出力短絡電流 （Vout = 0V）........................................................................... ‒100 mA 通電時の 周囲温度（工業用）.................... ......................... ‒40 °C ∼ +85 °C 動作条件 グランド電位に対する電源電圧 VDD、AVDDQ ....................................................................................1.25V TA（バイアス印加時の周囲温度） VIO1、VIO2、VIO3、VIO4、VIO5........................ ......................... ...3.6V 工業用 ........................................................................ ‒40 °C ∼ +85 °C U3TXVDDQ、U3RXVDDQ................................................................1.25V VDD、AVDDQ、U3TXVDDQ、U3RXVDDQ 任意の入力ピンへの DC 入力電圧 .................................. .VCC+0.3 電源電圧 ................................................ ...................... 1.15 V ∼ 1.25 V High-Z 状態の出力に印加される DC 電圧 .................... .................................................................. VCC+0.3 VBATT 電源電圧 .......................... .........................................3.2 V ∼ 6 V VIO1、VIO2、VIO3、VIO4、CVDDQ （VCC は対応する IO 電圧） 電源電圧 .................................................... ....................... 1.7 V ∼ 3.6 V 静電放電電圧 ESD 保護レベル : VIO5 電源電圧 ...................... ....................................... 1.15 V ∼ 3.6 V ■ JESD22-A114 に基づいた ± 2.2 KV 人体モデル（HBM） ■ D+、D-、GND ピン、およびシリアル ペフェラル ピンでの追 加 ESD 保護レベル 表 7. DC 仕様 パラメータ Min Max 単位 コア電圧電源 1.15 1.25 V 1.2 V 標準 AVDD アナログ電圧電源 1.15 1.25 V 1.2 V 標準 VIO1 GPIF II I/O 電源電圧ドメイン 1.7 3.6 V 1.8、2.5、および 3.3 V 標準 VIO2 IO2 電源電圧ドメイン 1.7 3.6 V 1.8、2.5、および 3.3 V 標準 VIO3 IO3 電源電圧ドメイン 1.7 3.6 V 1.8、2.5、および 3.3 V 標準 VIO4 UART/SPI/I2S 電源電圧ドメイン 1.7 3.6 V 1.8、2.5、および 3.3 V 標準 VBATT USB 電源電圧 3.2 6 V 3.7 V 標準 VBUS USB 電源電圧 4.1 6 V 5 V 標準 U3TXVDDQ USB 3.0 1.2-V 電源 1.15 1.25 V 1.2 V 標準 この電源電圧には、 22 µF バイパス コンデンサが 必要です。 U3RXVDDQ USB 3.0 1.2-V 電源 1.15 1.25 V 1.2 V 標準 この電源電圧には、 22 µF バイパス コンデンサが 必要です。 CVDDQ クロック電圧電源 1.7 3.6 V 1.8、3.3 V 標準 VDD 項目 注記 VIO5 I2C および JTAG 電圧電源 1.15 3.6 V 1.2、1.8、2.5、および 3.3 V 標準 VIH1 入力 HIGH 電圧 1 0.625 × VCC VCC + 0.3 V 2.0V ≤ VCC ≤ 3.6 V(USB ポート を除く）用。VCC は対応する IO 電圧電源です。 VIH2 入力 HIGH 電圧 2 VCC ‒ 0.4 VCC + 0.3 V For 1.7 V ≤ VCC ≤ 2.0 V (USB ポートを除く）用。VCC は対応する IO 電圧電源です。 VIL 入力 LOW 電圧 ‒0.3 0.25 × VCC V VCC は対応する IO 電圧電源で す。 Document Number 001-79232 Rev. ** Page 14 of 37 CYUSB3014 表 7. DC 仕様 ( つづき ) パラメータ 項目 Min Max 単位 注記 VOH 出力 HIGH 電圧 0.9 × VCC ‒ V IOH（最大）= ‒100 µA。VCC は 対応する IO 電圧電源です。 VOL 出力 LOW 電圧 ‒ 0.1 × VCC V IOL（最小）= +100 µA。VCC は 対応する IO 電圧電源です。 IIX SSTXP/SSXM/SSRXP/SSRXM を除くす べてのピンの入力漏れ電流 ‒1 1 µA VDDQ で保持されるすべての I/O 信号 （プルアップ / プルダウン抵抗 を接続した I/O の漏れ電流は VDDQ/Rpu または VDDQ/RPD ご とに増加 IOZ SSTXP/SSXM/SSRXP/SSRXM を除くす べてのピンの出力 High-Z 漏れ電流 ‒1 1 µA VDDQ で保持されるすべての I/O 信号 ICC コア コアおよびアナログ電圧動作電流 ‒ 200 mA AVDD、VDD を通る合計電流 ICC USB USB 電圧電源動作電流 ‒ 60 mA ISB1 USB 3.0 PHY を有効にしたサスペンド モード（L1）中の合計サスペンド電流 ‒ ‒ mA コア電流 : 1.5 mA I/O 電流 : 20 uA USB 電流 : 2 mA 標準 PVT（一般的シリコン、 25 °C での各定格レベルにお ける全電源電圧） ISB2 USB 3.0 PHY を無効にしたサスペンド モード（L2）中の合計サスペンド電流 ‒ ‒ mA コア電流 : 250 uA I/O 電流 : 20 uA USB 電流 : 1.2 mA 標準 PVT（一般的シリコン、 25 °C での各定格レベルにお ける全電源電圧） ISB3 スタンバイ モード（L3）中の合計スタ ンバイ電流 ‒ ‒ µA コア電流 : 60 uA I/O 電流 : 20 uA USB 電流 : 40 uA 標準 PVT（一般的シリコン、 25 °C での各定格レベルにお ける全電源電圧） ISB4 コア電源オフ モード（L4）中の合計ス タンバイ電流 ‒ ‒ µA コア電流 : 0 uA IO 電流 : 20 uA USB 電流 : 40 uA 標準 PVT（一般的シリコン、 25 °C での各定格レベルにお ける全電源電圧） VRAMP コアおよび I/O 電源での電圧ランプ レート 0.2 50 V/ms 電圧の立ち上がりは単調でな ければなりません VN VDD および I/O 電源で許容されるノイ ズ レベル ‒ 100 mV AVDD を除き、すべての電源で 許容される最大 p-p ノイズ レ ベル VN_AVDD AVDD 電源で許容されるノイズ レベル ‒ 20 mV AVDD で許容される最大 p-p ノ イズ レベル Document Number 001-79232 Rev. ** Page 15 of 37 CYUSB3014 AC タイミング パラメータ GPIF II タイミング 図 7. 同期モードでの GPIF II タイミング tC LK H tC LKL C LK tC LK tC O tLZ - [31:0] DQ tD S tD O H tLZ tD O H D ata 2 ( O U T) D ata 1 ( O U T) D ata ( IN) tS tH Z tC O E tD H tH C TL(IN) tC TLO tC O H C TL ( O U T) 表 8. 同期モードでの GPIF II タイミング パラメータ [3] パラメータ 項目 Min Max 単位 周波数 インタフェース クロック周波数 ‒ 100 MHz tCLK インタフェース クロック周期 10 ‒ ns tCLKH クロック HIGH 期間 4 ‒ ns tCLKL クロック LOW 期間 4 ‒ ns 2 ‒ ns 0.5 ‒ ns 2 ‒ ns 0.5 ‒ ns ns tS クロックに対する CTL 入力の セットアップ時間 （同期速度 =1） tH クロックに対する CTL 入力の ホールド時間 （同期速度 =1） tDS クロックに対するデータ入力の セットアップ時間 （同期速度 =1） tDH クロックに対するデータ入力の ホールド時間 （同期速度 =1） tCO DQ バスがすでに出力方向の場合におけるクロックからデータ出力までの伝 播遅延（同期速度 =1） ‒ 8 tCOE DQ ラインがトライステートからの出力に変化し、DQ バスで有効なデータを 利用可能な場合における、クロックからデータ出力までの伝播遅延（同期速 度 =1） - 9 tCTLO クロックから CTLX 出力までの伝播遅延（同期速度 =1） ‒ 8 tDOH クロックからデータ出力のホールド 2 ‒ ns tCOH クロックから CTL 出力のホールド 0 ‒ ns tHZ クロックから High-Z まで ‒ 8 ns tLZ クロックから Low-Z まで（同期速度 =1） 0 ‒ ns tS_ss0 クロックに対する CTL 入力 / データ入力の セットアップ時間（同期速度 = 0） tH_ss0 クロックに対する CTL 入力 / データ入力の ホールド時間 （同期速度 = 0） tCO_ss0 tLZ_ss0 ns 5 ‒ ns 2.5 ‒ ns クロックからデータ出力 /CTL 出力まで 伝播遅延（同期速度 = 0） ‒ 15 ns クロックから Low-Z まで（同期速度 = 0） 2 ‒ ns 注 3. すべてのパラメータは設計で保証されており、特性評価によって検証済みです。 Document Number 001-79232 Rev. ** Page 16 of 37 CYUSB3014 図 8. 非同期モードでの GPIF II タイミング tDS/ tAS tDH/tAH DATA IN DATA/ ADDR tCHZ CTL# (I/P , ALE/ DLE) tCTLassert_DQlatch tCTLdeassert_DQlatch tAA/tDO tCHZ/tOEHZ tCLZ/ tOELZ DATA OUT DATA OUT CTL# (I/P, non ALE/ DLE tCTLdeassert tCTLassert tCTLalpha ALPHA O/P tCTLbeta BETA O/P 1 tCTLassert tCTLdeassert 1 tCTL# (O/P) 1. n is an integer >= 0 tDST tDHT DATA/ ADDR tCTLdeassert_DQassert tCTLassert_DQassert CTL# I/P (non DLE/ALE) 図 9. 非同期 DDR モードでの GPIF II タイミング tDS tCTLdeassert_DqlatchDDR tCTLassert_DQlatchDDR CTL# (I/P) tDS tDH tDH DATA IN Document Number 001-79232 Rev. ** Page 17 of 37 CYUSB3014 表 9. 非同期モードでの GPIF II タイミング [4] 注： 以下のパラメータは、1 状態遷移を仮定し 項目 Min Max 単位 tDS パラメータ データ入力から DLE セットアップ時間まで DDR 非同期でも有効です。 2.3 ‒ ns tDH データ入力から DLE ホールド時間まで DDR 非 同期モードでも有効です。 2 ‒ ns tAS アドレス入力から ALE セットアップ時間まで 2.3 ‒ ns tAH ALE に対するアドレス入力の ホールド時間 2 ‒ ns tCTLassert DQ 入力接続していない CTRL 入力、および出 力の CTL I/O アサート幅 7 ‒ ns tCTLdeassert DQ 入力接続していない CTRL 入力、および出 力の CTL I/O デアサート幅 7 ‒ ns tCTLassert_DQassert アサートしているエッジで DQ 入力が有効で あ る が、こ れ ら の DQ 入力に内蔵ラッチ （ALE/DLE）を採用しないことを示す CTL 入力 の CTL アサートパルス幅。 20 ‒ ns tCTLdeassert_DQassert アサートしているエッジで DQ 入力が有効で あ る が、こ れ ら の DQ 入力に内蔵ラッチ （ALE/DLE）を採用しないことを示す CTL 入力 の CTL デアサートパルス幅。 7 ‒ ns tCTLassert_DQdeassert デアサートしているエッジで DQ 入力が有効 で あ る が、こ れ ら の DQ 入力に内蔵ラッチ （ALE/DLE）を採用しないことを示す CTL 入力 の CTL アサートパルス幅。 7 ‒ ns tCTLdeassert_DQdeassert デアサートしているエッジで DQ 入力が有効 で あ る が、こ れ ら の DQ 入力に内蔵ラッチ （ALE/DLE）を採用しないことを示す CTL 入力 の CTL デアサートパルス幅。 20 ‒ ns tCTLassert_DQlatch DQ 入 力 を ラ ッチするために内蔵ラッチ （ALE/DLE）を採用する CTL 入力の CTL アサー トパルス幅。この 非 DDR ケースでは、 内蔵ラッ チは必ずデアサートしているエッジの付近に なります。 7 ‒ ns tCTLdeassert_DQlatch DQ 入 力 を ラ ッチするために内蔵ラッチ （ALE/DLE）を採用する CTL 入力の CTL デア サートパルス幅。この非 DDR ケースでは、内 蔵ラッチは必ずデアサートしているエッジの 付近になります。 10 ‒ ns tCTLassert_DQlatchDDR DDR モードで DQ 入力をラッチするために内 蔵ラッチ（DLE）を採用する CTL 入力の CTL ア サートパルス幅。 10 ‒ ns tCTLdeassert_DQlatchDDR DDR モードで DQ 入力をラッチするために内 蔵ラッチ（DLE）を採用する CTL 入力の CTL デ アサートパルス幅。 10 ‒ ns tAA DQ 変更または CTL 変更を検知し、入力および 出力 DQ ラインの内部更新に影響を与える必 要があるときの、DQ/CTL 入力から DQ 出力ま での時間。 ‒ 30 ns tDO CTL 変更により、データがすでに確立した出力 フロップ更新を有効になるだけの場合の、CTL からデータ出力まで。 ‒ 25 ns 注記 注 4. すべてのパラメータは設計で保証されており、特性評価によって検証済みです。 Document Number 001-79232 Rev. ** Page 18 of 37 CYUSB3014 表 9. 非同期モードでの GPIF II タイミング [4] ( つづき ) 注： 以下のパラメータは、1 状態遷移を仮定し 項目 Min Max 単位 tOELZ パラメータ OE から Low-Z までとして指定された CTL。外 部デバイスがデータ駆動を停止するべき時点。 0 ‒ ns tOEHZ OE から High-Z までとして指定された CTL 8 8 ns tCLZ CTL（非 OE）から Low-Z まで。外部デバイス がデータ駆動を停止するべき時点。 0 ‒ ns tCHZ CTL（非 OE）から High-Z まで 30 30 ns tCTLalpha CTL から、出力でのアルファ変更 ‒ 25 ns tCTLbeta CTL から、出力でのベータ変更 ‒ 30 ns tDST DLE/ALE を使用しないときのアドレス / データ セットアップ 2 ‒ ns tDHT DLE/ALE を使用しないときのアドレス / データ ホールド 20 ‒ ns 注記 スレーブ FIFO インタフェース 同期スレーブ FIFO タイミング 図 10. 同期スレーブ FIFO 読み取りモード Synchronous Read Cycle Timing tCYC PCLK tCH tCL 2 cycle latency from SLRD to data 3 cycle latency from addr to data SLCS tAS tAH FIFO ADDR An Am tRDS tRDH SLRD SLOE 2 cycle latency from SLRD to FLAG tCFLG FLAGA (dedicated thread Flag for An) (1 = Not Empty 0= Empty) tCFLG FLAGB (dedicated thread Flag for Am) (1 = Not Empty 0= Empty) tOELZ Data Out High-Z tOEZ Data driven:DN(An) tCDH tOELZ DN+1(An) tOEZ tCO DN(Am) DN+1 (Am) DN+2(Am) SLWR (HIGH) Document Number 001-79232 Rev. ** Page 19 of 37 CYUSB3014 同期スレーブ FIFO シーケンスの説明 1. FIFO アドレスが安定し、SLCS がアサートされます 2. SLOF がアサートされます。SLOE は、出力イネーブルのみで、 その唯一の機能は、データバスを駆動することです。 3. SLRD がアサートされます 4. PCLK の立ち上がりエッジで、SLRD がアサートされている 間、FIFO ポインタが更新されます。これで、新たにアドレス 指定されるデータのデータバスへの伝播が始まります。tCO の伝搬遅延（PCLK の立ち上がりエッジから測定）後、新し いデータ値が存在します。N は、FIFO から読み出される最初 のデータ値です。FIFO データ バス上のデータを取得するに は、SLOE もアサートしなければなりません。 Document Number 001-79232 Rev. ** 同じ一連のイベントがバースト読み取りについても示されま す。 注 バースト モードでは、読み取り期間中、SLRD# および SLOE# がアサートされたままになります。SLOE# がアサートされる と、以前にアドレス指定された FIFO からのデータを持つデータ バスが駆動されます。PCLK の後続の各立ち上がりエッジで、 SLRD# がアサートされている間、FIFO ポインタが増分され、次 のデータ値がデータ バスに配置されます。 Page 20 of 37 CYUSB3014 図 11. 同期スレーブ FIFO 書き込み Synchronous Write Cycle Timing tCYC PCLK tCH tCL SLCS tAS tAH Am An FIFO ADDR tWRS tWRH SLWR 3 cycle latency from SLWR# to FLAG t CFLG FLAGA dedicated thread FLAG for An (1 = Not Full 0= Full) 3 cycle latency from SLWR # to FLAG tCFLG FLAGB current thread FLAG for Am (1 = Not Full 0= Full) Data IN tDS tDH High-Z tDS tDH DN(Am) DN(An) tDH DN+1(Am) DN+2(Am) tPES tPEH PKTEND SLOE (HIGH) Synchronous ZLP Write Cycle Timing tCYC PCLK tCH tCL SLCS tAS tAH An FIFO ADDR SLWR (HIGH) tPES tPEH PKTEND tCFLG FLAGA dedicated thread FLAG for An (1 = Not Full 0= Full) FLAGB current thread FLAG for Am (1 = Not Full 0= Full) Data IN High-Z SLOE (HIGH) Document Number 001-79232 Rev. ** Page 21 of 37 CYUSB3014 同期スレーブ FIFO 書き込みシーケンスの説明 ショート パケット：ショート パケットは、PKTEND# を使用し、 USB ホストにコミットできます。外部デバイス / プロセッサは、 データの最後のワードと最後のワードに対応する SLWR# パル スと共に、PKTEND# をアサートするよう設計される必要があり ます。FIFOADDR ラインは、PKTEND# アサート中は一定に保た れなければなりません。 ■ FIFO アドレスが安定し、信号 SLCS# がアサートされます ■ 外部マスタ / 周辺機器の出力データ バス上のデータ ■ SLWR# がアサートされます ■ SLWR# がアサートされている間、データが FIFO に書き込ま れ、PCLK の立ち上がりエッジで FIFO ポインタが増分されま す ■ FIFO フラグも、クロックの立ち上がりエッジから遅延 t WFLG 後に更新されます 同じ一連のイベントがバースト書き込みについて示されます 注 バースト モードについては、すべての必須データ値の書き込 み中は SLWR# および SLCS# がアサートされたままとなります。 このバースト書き込みモードでは、SLWR# がアサートされた 後、PCLK の立ち上がりエッジごとに FIFO データ バス上のデー タが FIFO に書き込まれます。FIFO ポインタは、PCLK の立ち上 がりエッジごとに更新されます。 長さゼロのパケット：外部デバイス / プロセッサは、SLWR# を アサートせず、単に PKTEND# をアサートすることによって、長 さゼロ パケット（ZLP）を EZ-USB FX3 へ信号で伝えます。上の タイミング図に示されているように、SLC# とアドレスを駆動す る必要があります。 FLAG の使用：FLAG 信号は、フロー制御用に、外部プロセッサ によって監視されます。FLAG 信号は、EZ-USB FX3 からの出力 される信号で、専用のスレッドまたは現在アドレス指定されて いるスレッドで、空 / フル / 部分的なステータスを表示するよ うに構成されます。 表 10. スレーブ FIFO 同期アドレスのパラメータ [5] パラメータ Min Max 単位 インタフェース クロック周波数 ‒ 100 MHz tCYC クロック周期 10 ‒ ns tCH クロック HIGH 期間 4 ‒ ns FREQ 項目 tCL クロック LOW 期間 4 ‒ ns tRDS SLRD# から CLK セットアップ時間まで 2 ‒ ns tRDH SLRD# から CLK ホールド時間まで 0.5 ‒ ns tWRS SLWR# から CLK セットアップ時間まで 2 ‒ ns 0.5 ‒ ns ‒ 8 ns tWRH SLRW# から CLK ホールド時間まで tCO クロックからデータ有効まで tDS データ入力セットアップ時間 tDH CLK からデータ入力ホールドまで tAS アドレスから CLK セットアップ時間まで tAH CLK からアドレス ホールド時間まで tOELZ tCFLG 2 ‒ ns 0.5 ‒ ns 2 ‒ ns 0.5 ‒ ns SLOE# からデータ LOW-Z まで 0 ‒ ns CLK からフラグ出力までの伝播遅延 ‒ 8 ns tOEZ SLOE# デアサートからデータ HI Z まで ‒ 8 ns tPES PKTEND# から CLK セットアップまで 2 ‒ ns tPEH CLK から PKTEND# ホールドまで 0.5 ‒ tCDH CLK からデータ出力ホールドまで 2 ‒ ns 注 ADDR から DATA/FLAGS までの 3 サイクル レイテンシ . 注 5. すべてのパラメータは設計で保証されており、特性評価によって検証済みです。 Document Number 001-79232 Rev. ** Page 22 of 37 CYUSB3014 非同期スレーブ FIFO タイミング 図 12. 非同期スレーブ FIFO 読み取りモード SLCS tAS tAH An FIFO ADDR tRDl Am tRDh SLRD SLOE tFLG tRFLG FLAGA dedicated thread Flag for An (1=Not empty 0 = Empty) FLAGB dedicated thread Flag for Am (1=Not empty 0 = Empty) tOE tRDO tOH tOE tRDO tRDO tOH tLZ Data Out High-Z DN(An) DN(An) DN(Am) DN+1(Am) DN+2(Am) SLWR (HIGH) 非同期スレーブ FIFO 読み取りシーケンス説明 ■ FIFO アドレスが安定し、SLCS# がアサートされます。 ■ SLOF# がアサートされます。これによってデータ バスが駆動 されます。 ■ SLRD# がアサートされます。 ■ SLRD# のアサート時に、FIFO からのデータが実行されます。 このデータは、SLRD# の立ち下がりエッジから、tRDO の伝 搬遅延後、有効になります。 ■ FIFO ポインタは、SLRD# のデアサート時にインクリメントさ れます。 Document Number 001-79232 Rev. ** 図 12 のデータ N は、FIFO から読み出される最 初の有効データ です。読み取りサイクル中にデータ バスにデータが現れるよう にするには、SLOE# がアサートされた状態でなければなりませ ん。SLRD# と SLOE# は接続することもできます。 同じ一連のイベントがバースト読み取りについても示されま す。 注 バースト読み取りモードでは、SLOE# のアサート中、データ バスは駆動状態にあります（以前にアドレス指定された FIFO か らデータを出力します）。SLRD# がアサートされると、FIFO か らのデータは、データ バスに出力され（SLOE# もアサートされ る必要があります）、FIFO ポインタが、SLRD# のデアサート時 に増分されます。 Page 23 of 37 CYUSB3014 図 13. 非同期スレーブ FIFO 書き込みモード Asynchronous Write Cycle Timing SLCS tAS tAH An FIFO ADDR tWRl Am tWRh SLWR tFLG tWFLG FLAGA dedicated thread Flag for An (1=Not Full 0 = Full) tWFLG FLAGB dedicated thread Flag for Am (1=Not Full 0 = Full) tWR S High-Z DATA In tWRH tWR tWRH S DN(Am) DN(An) DN+1(Am) DN+2(Am) tWRPEt PEh PKTEND SLOE (HIGH) tWRPE: SLWR# de-assert to PKTEND deassert = 2ns min (This means that PKTEND should not be be deasserted before SLWR#) Note: PKTEND must be asserted at the same time as SLWR#. Asynchronous ZLP Write Cycle Timing SLCS tAS tAH An FIFO ADDR SLWR (HIGH) tPEl tPEh PKTEND tWFLG FLAGA dedicated thread Flag for An (1=Not Full 0 = Full) FLAGB dedicated thread Flag for Am (1=Not Full 0 = Full) DATA In High-Z SLOE (HIGH) Document Number 001-79232 Rev. ** Page 24 of 37 CYUSB3014 非同期スレーブ FIFO 書き込みシーケンスの説明 ■ FIFO アドレスが駆動され、SLCS# がアサートされます。 ■ SLWR# がアサートされます。SLCS# は、SLWR# と共に、また は SLWR# がアサートされる前にアサートする必要がありま す ■ データは、SLWR# のデアサートエッジの tWRS 前に、バスに 存在する必要があります ■ SLWR# のデアサートによって、データがデータ バスから FIFO に書き込まれ、FIFO ポインタがインクリメントされます ■ FIFO フラグは、SLWR のデアサート エッジから tWFLG 後に、 更新されます。 同じ一連のイベントがバースト読み取りについて示されます。 ショート パケット：ショート パケットは、PKTEND# を使用し、 USB ホストにコミットできます。外部デバイス / プロセッサは、 データの最後のワードと最後のワードに対応する SLWR# パル スと共に、PKTEND# をアサートするよう設計する必要がありま す。FIFOADDR ラインは、PKTEND# アサート中は一定に保たれ なければなりません。 Zero length Packet 外部デバイス / プロセッサは、SLWR# をア サートせず、単に PKTEND# をアサートすることによって、Zero Length Packet（ZLP）を EZ-USB FX3 へ信号で伝えます。上のタ イミング図に示されているように、SLC# とアドレスを駆動する 必要があります。 FLAG の使用：FLAG 信号は、フロー制御用に、外部プロセッサ によって監視されます。FLAG 信号は、EZ-USB FX3 からの出力 さ れ る 信 号 で、専 用 の ア ド レ ス ま た は 現 在 の ア ド レ ス で、 empty/full/partial ステータスを表示するように構成されます。 バースト書き込みモードでは、SLWR# がデアサートされた後、 データが FIFO に書き込まれ、FIFO ポインタがインクリメント されますので、注意してください。 表 11. 非同期スレーブ FIFO パラメータ [6] パラメータ 項目 Min Max 単位 tRDI SLRD# LOW 20 ‒ ns tRDh SLRD# HIGH 10 ‒ ns tAS アドレスから SLRD#/SLWR# セットアップ時間まで 7 ‒ ns tAH SLRD#/SLWR#/PKTEND# からアドレス ホールド時間まで 2 ‒ ns tRFLG SLRD# から FLAGS までの出力伝播遅延 ‒ 35 ns tFLG ADDR から FLAGS 出力までの伝播遅延 tRDO SLRD# からデータ有効まで ‒ 25 ns tOE OE# LOW からデータ有効まで ‒ 25 ns tLZ OE# LOW からデータ LOW-Z まで 0 ‒ ns tOH SLOE# デアサート データ出力ホールド ‒ 22.5 ns 22.5 tWRI SLWR# LOW 20 ‒ ns tWRh SLWR# HIGH 10 ‒ ns tWRS データから SLWR# セットアップ時間まで 7 ‒ ns tWRH SLWR# からデータ ホールド時間まで 2 ‒ ns tWFLG SLWR#/PKTEND# から出力までの伝搬遅延 ‒ 35 ns tPEI PKTEND LOW 20 ‒ ns tPEh PKTEND HIGH 7.5 ‒ ns tWRPE SLWR# デアサートから PKTEND デアサートまで 2 ‒ 注 6. すべてのパラメータは設計で保証されており、特性評価によって検証済みです。 Document Number 001-79232 Rev. ** Page 25 of 37 CYUSB3014 シリアル ペリフェラル タイミング I2C タイミング 図 14. I2C タイミング定義 Document Number 001-79232 Rev. ** Page 26 of 37 CYUSB3014 表 12. I2C タイミング パラメータ [7] パラメータ 項目 I2C 標準モード パラメータ fSCL SCL クロック周波数 tHD:STA ホールド時間 START コンディション tLOW SCL の LOW 期間 tHIGH SCL の HIGH 期間 tSU:STA リピーティッド START コンディションのセットアップ時間 tHD:DAT データ ホールド時間 tSU:DAT データ セットアップ時間 tr SDA および SCL 信号の立ち上がり時間 tf SDA および SCL 信号の立ち下がり時間 tSU:STO STOP コンディションのセットアップ時間 tBUF STOP コンディションと START コンディションとの間のバス空き時間 tVD:DAT データ有効時間 tVD:ACK データ有効 ACK tSP 入力フィルタによって抑制する必要があるスパイクのパルス幅 I2C 高速モード パラメータ fSCL SCL クロック周波数 tHD:STA ホールド時間 START コンディション tLOW SCL の LOW 期間 tHIGH SCL の HIGH 期間 tSU:STA リピーティッド START コンディションのセットアップ時間 tHD:DAT データ ホールド時間 tSU:DAT データ セットアップ時間 tr SDA および SCL 信号の立ち上がり時間 tf SDA および SCL 信号の立ち下がり時間 tSU:STO STOP コンディションのセットアップ時間 tBUF STOP コンディションと START コンディションとの間のバス空き時間 tVD:DAT データ有効時間 tVD:ACK データ有効 ACK tSP 入力フィルタによって抑制する必要があるスパイクのパルス幅 I2C 高速モード プラス パラメータ （I2C_VDDQ=1.2V ではサポートしていません） fSCL SCL クロック周波数 tHD:STA ホールド時間 START コンディション tLOW SCL の LOW 期間 tHIGH SCL の HIGH 期間 tSU:STA リピーティッド START コンディションのセットアップ時間 tHD:DAT データ ホールド時間 tSU:DAT データ セットアップ時間 tr SDA および SCL 信号の立ち上がり時間 tf SDA および SCL 信号の立ち下がり時間 tSU:STO STOP コンディションのセットアップ時間 tBUF STOP コンディションと START コンディションとの間のバス空き時間 tVD:DAT データ有効時間 tVD:ACK データ有効 ACK tSP 入力フィルタによって抑制する必要があるスパイクのパルス幅 Min Max 単位 0 4 4.7 4 4.7 0 250 ‒ ‒ 4 4.7 ‒ ‒ 該当 なし 100 ‒ ‒ ‒ ‒ ‒ ‒ 1000 300 ‒ ‒ 3.45 3.45 該当 なし kHz µs µs µs µs µs ns ns ns µs µs µs µs 0 0.6 1.3 0.6 0.6 0 100 ‒ ‒ 0.6 1.3 ‒ ‒ 0 400 ‒ ‒ ‒ ‒ ‒ ‒ 300 300 ‒ ‒ 0.9 0.9 50 kHz µs µs µs µs µs ns ns ns µs µs µs µs ns 0 0.26 0.5 0.26 0.26 0 50 ‒ ‒ 0.26 0.5 ‒ ‒ 0 1000 ‒ ‒ ‒ ‒ ‒ ‒ 120 120 ‒ ‒ 0.45 0.55 50 kHz µs µs µs µs µs ns ns ns µs µs µs µs ns 注記 注 7. すべてのパラメータは設計で保証されており、特性評価によって検証済みです。 Document Number 001-79232 Rev. ** Page 27 of 37 CYUSB3014 I2S タイミングダイアグラム 図 15. I2S 送信サイクル tThd tTd 表 13. I2C タイミング パラメータ [8] パラメータ 項目 Min Max 単位 tT I2S トランスミッタ クロック サイクル Ttr ‒ ns tTL I2S トランスミッタ サイクル LOW 期間 0.35 Ttr ‒ ns tTH I2S トランスミッタ サイクル HIGH 期間 0.35 Ttr ‒ ns tTR I2S トランスミッタ立ち上がり時間 ‒ 0.15 Ttr ns tTF I2S トランスミッタ立ち下がり時間 ‒ 0.15 Ttr ns tThd I2S トランスミッタ データ ホールド時間 0 ‒ ns tTd I2S トランスミッタ遅延時間 ‒ 0.8tT ns 注 tT はクロック ギアで選択可能です。最大 Ttr は、 32 ビットでの 96 kHz コーデックで 326 ns（3.072 MHz）に設計されています。 注 8. すべてのパラメータは設計で保証されており、特性評価によって検証済みです。 Document Number 001-79232 Rev. ** Page 28 of 37 CYUSB3014 SPI タイミング仕様 図 16. SPI タイミング SSN (output) tssnh tsck tlead SCK (CPOL=0, Output) trf twsck SCK (CPOL=1, Output) tsdi MISO (input) tlag twsck thoi MSB LSB td tsdd MOSI (output) tdis tdi v LSB MSB SPI Master Timing for CPHA = 0 SSN (output) SCK (CPOL=0, Output) tssnh tsck tlead twsck trf tlag twsck SCK (CPOL=1, Output) tsdi MISO (input) thoi LSB tdis tdi tdv MOSI (output) MSB LSB MSB SPI Master Timing for CPHA = 1 Document Number 001-79232 Rev. ** Page 29 of 37 CYUSB3014 表 14. SPI タイミング パラメータ [9] パラメータ fop 項目 動作周波数 Min Max 単位 0 33 MHz tsck サイクル時間 30 ‒ ns twsck SPI クロック High 期間 13.5 ‒ ns tlead SSN-SCK リードタイム 1/2 tsck[10]-5 1.5tsck[10]+ 5 ns tlag 遅延時間を有効化 0.5 1.5 tsck[10]+5 ns trf 立ち上がり / 立ち下がり時間 ‒ 8 ns tsdd 出力 SSN から有効なデータまでの遅延時間 ‒ 5 ns tdv 出力データ有効時間 ‒ 5 ns tdi 出力データ無効 0 ‒ ns tssnh 最小 SSN High 時間 10 ‒ ns tsdi データ セットアップ時間入力 8 ‒ ns thoi データ ホールド時間入力 0 ‒ ns tdis SSN High でデータ出力を無効化 0 ‒ ns シーケンスのリセット EZ-USB FX3 のハード リセット シーケンス要件をここで示します。 表 15. リセットおよびスタンバイ タイミング パラメータ パラメータ 定義 tRPW 最小 RESET# パルス幅 tRH RESET# での最小 High tRR リセット回復時間（ブート ローダーがファームウェ アのダウンロード開始後） 条件 最小（ms） 最大（ms） クロック入力 1 ‒ 水晶振動子入力 1 ‒ ‒ 5 ‒ ‒ クロック入力 1 水晶振動子入力 5 tSBY スタンバイ / サ ス ペ ン ド 開 始までの時間 （MAIN_CLOCK_EN/ MAIN_POWER_EN ビットを設 定した時点から） ‒ ‒ 1 tWU スタンバイ状態からウェイクアップするまでの時間 クロック入力 1 ‒ tWH スタンバイ / サスペンド ソースを再アサートする前 の最小時間 水晶振動子入力 5 ‒ ‒ 5 ‒ 注 9. すべてのパラメータは設計で保証されており、特性評価によって検証済みです。 10. SPI_CONFIG レジスタでの LAG および LEAD 設定によって決まります。 Document Number 001-79232 Rev. ** Page 30 of 37 CYUSB3014 図 17. リセットシーケンス VDD ( core ) xVDDQ XTALIN/ CLKIN XTALIN/ CLKIN must be stable before exiting Standby/Suspend tRh tRR Mandatory Reset Pulse Hard Reset RESET # tWH tRPW tWU tSBY Standby/ Suspend Source Standby/Suspend source Is asserted (MAIN_POWER_EN/ MAIN_CLK_EN bit is set) Standby/Suspend source Is deasserted ボール マップ 図 18. EZ-USB FX3 のボール マップ（平面図） A 1 2 3 4 5 6 7 8 9 10 11 U3VSSQ U3RXVDDQ SSRXM SSRXP SSTXP SSTXM AV DD VSS DP DM NC TRST# B VIO4 FSLC[0] R_USB3 FSLC[1] U3TXVDDQ CVDDQ AV SS V SS VSS V DD C GPIO[54] GPIO[55] VDD GPIO[57] RESET# XTALIN XTALOUT R_USB2 OTG_ID TDO D GPIO[50] GPIO[51] GPIO[52] GPIO[53] GPIO[56] CLKIN_32 CLKIN VSS I2C_GPIO[58] I2C_GPIO[59] VIO5 O[60] E GPIO[47] VSS VIO3 GPIO[49] GPIO[48] FSLC[2] TDI TMS VDD V BATT V BUS F VIO2 GPIO[45] GPIO[44] GPIO[41] GPIO[46] TCK GPIO[2] GPIO[5] GPIO[1] GPIO[0] VDD G VSS GPIO[42] GPIO[43] GPIO[30] GPIO[25] GPIO[22] GPIO[21] GPIO[15] GPIO[4] GPIO[3] VSS H VDD GPIO[39] GPIO[40] GPIO[31] GPIO[29] GPIO[26] GPIO[20] GPIO[24] GPIO[7] GPIO[6] VIO1 J GPIO[38] GPIO[36] GPIO[37] GPIO[34] GPIO[28] GPIO[16] GPIO[19] GPIO[14] GPIO[9] GPIO[8] VDD K GPIO[35] GPIO[33] VSS VSS GPIO[27] GPIO[23] GPIO[18] GPIO[17] GPIO[13] GPIO[12] GPIO[10] L VSS VSS VSS GPIO[32] VDD VSS VDD INT# VIO1 GPIO[11] VSS Document Number 001-79232 Rev. ** Page 31 of 37 CYUSB3014 ピンの説明 表 16. ピン リスト ピン I/O 名前 項目 GPIFII（VIO1 パワー ドメイン） GPIF ™ II インタフェース スレーブ FIFO インタフェース F10 VIO1 I/O GPIO[0] DQ[0] DQ[0] F9 VIO1 I/O GPIO[1] DQ[1] DQ[1] F7 VIO1 I/O GPIO[2] DQ[2] DQ[2] G10 VIO1 I/O GPIO[3] DQ[3] DQ[3] G9 VIO1 I/O GPIO[4] DQ[4] DQ[4] F8 VIO1 I/O GPIO[5] DQ[5] DQ[5] H10 VIO1 I/O GPIO[6] DQ[6] DQ[6] H9 VIO1 I/O GPIO[7] DQ[7] DQ[7] J10 VIO1 I/O GPIO[8] DQ[8] DQ[8] J9 VIO1 I/O GPIO[9] DQ[9] DQ[9] K11 VIO1 I/O GPIO[10] DQ[10] DQ[10] DQ[11] L10 VIO1 I/O GPIO[11] DQ[11] K10 VIO1 I/O GPIO[12] DQ[12] DQ[12] K9 VIO1 I/O GPIO[13] DQ[13] DQ[13] J8 VIO1 I/O GPIO[14] DQ[14] DQ[14] DQ[15] G8 VIO1 I/O GPIO[15] DQ[15] J6 VIO1 I/O GPIO[16] PCLK CLK K8 VIO1 I/O GPIO[17] CTL[0] SLCS# K7 VIO1 I/O GPIO[18] CTL[1] SLWR# J7 VIO1 I/O GPIO[19] CTL[2] SLOE# H7 VIO1 I/O GPIO[20] CTL[3] SLRD# G7 VIO1 I/O GPIO[21] CTL[4] FLAGA G6 VIO1 I/O GPIO[22] CTL[5] FLAGB K6 VIO1 I/O GPIO[23] CTL[6] GPIO H8 VIO1 I/O GPIO[24] CTL[7] PKTEND# G5 VIO1 I/O GPIO[25] CTL[8] GPIO H6 VIO1 I/O GPIO[26] CTL[9] GPIO K5 VIO1 I/O GPIO[27] CTL[10] GPIO J5 VIO1 I/O GPIO[28] CTL[11] A1 H5 VIO1 I/O GPIO[29] CTL[12] A0 G4 VIO1 I/O GPIO[30] PMODE[0] PMODE[0] H4 VIO1 I/O GPIO[31] PMODE[1] PMODE[1] L4 VIO1 I/O GPIO[32] PMODE[2] PMODE[2] L8 VIO1 I/O INT# INT#/CTL[15] CTL[15] C5 CVDDQ I RESET# RESET# RESET# IO2（VIO2 パワー ドメイン） GPIF II（32 ビット データ モード） K2 VIO2 I/O GPIO[33] DQ[16] GPIO GPIO J4 VIO2 I/O GPIO[34] DQ[17] K1 VIO2 I/O GPIO[35] DQ[18] GPIO J2 VIO2 I/O GPIO[36] DQ[19] GPIO J3 VIO2 I/O GPIO[37] DQ[20] GPIO Document Number 001-79232 Rev. ** Page 32 of 37 CYUSB3014 表 16. ピン リスト ( つづき ) I/O 名前 J1 ピン VIO2 I/O GPIO[38] DQ[21] 項目 GPIO H2 VIO2 I/O GPIO[39] DQ[22] GPIO H3 VIO2 I/O GPIO[40] DQ[23] GPIO F4 VIO2 I/O GPIO[41] DQ[24] GPIO G2 VIO2 I/O GPIO[42] DQ[25] GPIO G3 VIO2 I/O GPIO[43] DQ[26] GPIO F3 VIO2 I/O GPIO[44] DQ[27] F2 VIO2 I/O GPIO[45] GPIO GPIO IO3（VIO3 パワー ドメイン） GPIO+SPI GPIO+UART GPIO の み GPIF II - 32（FX3） +UART+I2S GPIO+I2S UART+SPI+I 2S F5 VIO3 I/O GPIO[46] GPIO GPIO GPIO DQ[28] GPIO UART_RTS E1 VIO3 I/O GPIO[47] GPIO GPIO GPIO DQ[29] GPIO UART_CTS E5 VIO3 I/O GPIO[48] GPIO GPIO GPIO DQ[30] GPIO UART_TX E4 VIO3 I/O GPIO[49] GPIO GPIO GPIO DQ[31] GPIO UART_RX D1 VIO3 I/O GPIO[50] GPIO GPIO GPIO I2S_CLK GPIO I2S_CLK D2 VIO3 I/O GPIO[51] GPIO GPIO GPIO I2S_SD GPIO I2S_SD D3 VIO3 I/O GPIO[52] GPIO GPIO GPIO I2S_WS GPIO I2S_WS D4 VIO4 I/O GPIO[53] SPI_SCK UART_RTS SPI_SCK IO4（VIO4）パワー ドメイン GPIO UART_RTS GPIO C1 VIO4 I/O GPIO[54] SPI_SSN UART_CTS GPIO UART_CTS I2S_CLK SPI_SSN C2 VIO4 I/O GPIO[55] SPI_MISO UART_TX GPIO UART_TX I2S_SD SPI_MISO D5 VIO4 I/O GPIO[56] SPI_MOSI UART_RX GPIO UART_RX I2S_WS SPI_MOSI C4 VIO4 I/O GPIO[57] GPIO GPIO GPIO I2S_MCLK I2S_MCLK I2S_MCLK C9 VBUS/ VBATT I OTG_ID A3 U3RXVDDQ I SSRXM SSRX- A4 U3RXVDDQ I SSRXP SSRX+ A6 U3RXVDDQ O SSTXM SSTX- A5 U3RXVDDQ O SSTXP USB ポート（VBATT/VBUS パワー ドメイン） OTG_ID USB ポート（U3TXVDDQ/U3RXVDDQ パワー ドメイン） SSTXUSB ポート（VBATT/VBUS パワー ドメイン） A9 VBUS/VBATT I/O DP A10 VBUS/VBATT I/O DM D- NC 接続なし A11 D+ 水晶 / クロック（CVDDQ パワー ドメイン） B2 CVDDQ I FSLC[0] FSLC[0] C6 AVDD I/O XTALIN XTALIN C7 AVDD I/O XTALOUT XTALOUT B4 CVDDQ I FSLC[1] FSLC[1] E6 CVDDQ I FSLC[2] FSLC[2] D7 CVDDQ I CLKIN CLKIN D6 CVDDQ I CLKIN_32 CLKIN_32 D9 VIO5 I/O I2C_GPIO[58] I2C_SCL D10 VIO5 I/O I2C_GPIO[59] I2C_SDA I2C および JTAG（VIO5 パワー ドメイン） Document Number 001-79232 Rev. ** Page 33 of 37 CYUSB3014 表 16. ピン リスト ( つづき ) I/O 名前 E7 ピン VIO5 I TDI 項目 TDI C10 VIO5 O TDO TDO B11 VIO5 I TRST# TRST# E8 VIO5 I TMS TMS F6 VIO5 I TCK TCK D11 VIO5 I/O O[60] チャージャー検知出力 PWR VBATT 電源 E10 B10 PWR VDD A1 PWR U3VSSQ E11 PWR VBUS D8 PWR VSS H11 PWR VIO1 E2 PWR VSS VIO1 L9 PWR G1 PWR VSS F1 PWR VIO2 G11 PWR VSS E3 PWR VIO3 L1 PWR VSS B1 PWR VIO4 L6 PWR VSS B6 PWR CVDDQ B5 PWR U3RXVDDQ A2 PWR U3RXVDDQ C11 PWR VIO5 L11 PWR VSS A7 PWR AVDD B7 PWR AVSS C3 PWR VDD B8 PWR VSS E9 PWR VDD B9 PWR VSS F11 PWR VDD H1 PWR VDD L7 PWR VDD J11 PWR VDD L5 PWR VDD K4 PWR VSS L3 PWR VSS K3 PWR VSS L2 PWR VSS A8 PWR VSS 高精度抵抗 C8 VBUS/VBATT I/O R_usb2 USB 用の高精度抵抗 2.0（このピンと GND の間に 6.04 kΩ+/-1% 抵抗を接続） B3 U3RXVDDQ I/O R_usb3 USB 用の高精度抵抗 3.0（このピンと GND の間に 200 Ω+/-1% 抵抗を接続） Document Number 001-79232 Rev. ** Page 34 of 37 CYUSB3014 パッケージ図 図 19. 121 ボール FBGA 10 × 10 × 1.2 図 001-54471 *C 注文情報 表 17. 注文情報 注文コード パッケージ タイプ CYUSB3014-BZXI 121 ボール BGA 注文コードの定義 CY USB 3 XXX BZX I Temperature range : Industrial Package type: BGA Marketing Part Number Base part number for USB 3.0 Marketing Code: USB = USB Controller Company ID: CY = Cypress Document Number 001-79232 Rev. ** Page 35 of 37 CYUSB3014 略号 本書の表記法 略号 項目 測定単位 DMA ダイレクトメモリ アクセス HNP ホスト ネゴシエーション プロトコル °C 摂氏温度 MMC マルチメディア カード µA マイクロアンペア MTP メディア転送プロトコル µs マイクロ秒 PLL 位相同期回路 mA ミリアンペア SD セキュア デジタル Mbps メガビット／秒 SD セキュア デジタル MBps メガバイト／秒 SDIO セキュア デジタル入力 / 出力 MHz メガヘルツ SLC 単一レベル セル ms ミリ秒 SPI シリアル ペリフェラル デバイス インタフェー ス ns ナノ秒 Ω オーム pF ピコファラッド V ボルト SRP セッションリクエストプロトコル USB ユニバーサル シリアル バス WLCSP ウェハレベル チップスケール パッケージ Document Number 001-79232 Rev. ** 記号 測定単位 Page 36 of 37 CYUSB3014 改訂履歴 ドキュメントのタイトル：CYUSB3014 EZ-USB® FX3 SuperSpeed USB コントローラ 文書番号 : 001-52136 版 ECN 担当者 提出日 変更内容 ** 3616497 HZEN 2012-5 -15 これは英語版 001-52136 Rev *K を翻訳した日本語版 Rev. ** です セールス、ソリューション、および法律情報 ワールドワイドな販売と設計サポート サイプレスは、事業所、ソリューション センター、メーカー代理店、および販売代理店の世界的なネットワークを保持していま す。お客様の最寄りのオフィスについては、サイプレスのロケーションをご覧ください。 製品 自動車 クロック & バッファ インタフェース 照明 & 電源管理 メモリ 光学 & イメージ センサ PSoC タッチセンサ USB コントローラ ワイヤレス /RF PSoC ソリューション cypress.com/go/automotive cypress.com/go/clocks cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/image cypress.com/go/psoc cypress.com/go/touch cypress.com/go/USB cypress.com/go/wireless psoc.cypress.com/solutions PSoC 1 ¦ PSoC 3 ¦ PSoC 5 Copyright © 2005-2012 Cypress Semiconductor Corporation 本文書に記載される情報は、予告なく変更される場合があります。Cypress Semiconductor Corporation は、サイプレス製品に組み込 まれた回路以外のいかなる回路を使用することに対しても一切の責任を負いません。特許又はその他の権限下で、ライセンスを譲渡又は暗示することもありません。サイプレス製品は、サイプレ スとの書面による合意に基づくものでない限り、医療、生命維持、救命、重要な管理、又は安全の用途のために仕様することを保証するものではなく、また使用することを意図したものでもあり ません。さらにサイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことを合理的に予想される、生命維持システムの重要なコンポーネンツとしてサイプレス製品を使用すること を許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結果サイプレスはあらゆる責任を免 除されることを意味します。 PSoC Designer ™及び Programmable System-on-Chip™は、 Cypress Semiconductor Corp. の商標、PSoC® は同社の登録商標です。本文書で言及するその他全ての商標又は登録商標は各社の所有物です。 全てのソースコード ( ソフトウェア及び / 又はファームウェア ) は Cypress Semiconductor Corporation ( 以下「サイプレス」) が所有し、全世界 ( 米国及びその他の国 ) の特許権保護、米国の著作 権法並びに国際協定の条項により保護され、かつそれらに従います。サイプレスが本書面によるライセンシーに付与するライセンスは、個人的、非独占的かつ譲渡不能のライセンスであって、適 用される契約で指定されたサイプレスの集積回路と併用されるライセンシーの製品のみをサポートするカスタムソフトウェア及び / 又はカスタムファームウェアを作成する目的に限って、サイプ レスのソースコードの派生著作物を複製、使用、変更、そして作成するためのライセンス、並びにサイプレスのソースコード及び派生著作物をコンパイルするためのライセンスです。上記で指定 された場合を除き、サイプレスの書面による明示的な許可なくして本ソースコードを複製、変更、変換、コンパイル、又は表示することは全て禁止されます。 免責条項：サイプレスは、明示的又は黙示的を問わず、本資料に関するいかなる種類の保証も行いません。これには、商品性又は特定目的への適合性の黙示的な保証が含まれますが、これに限定 されません。サイプレスは、本文書に記載される資料に対して今後予告なく変更を加える権利を留保します。サイプレスは、本文書に記載されるいかなる製品又は回路を適用又は使用したことに よって生ずるいかなる責任も負いません。サイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維持システムの重要なコンポーネンツとしてサイプ レス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結果サイプ レスはあらゆる責任を免除されることを意味します。 ソフトウェアの使用は、適用されるサイプレスソフトウェアライセンス契約によって制限され、かつ制約される場合があります。 Document Number 001-79232 Rev. ** Revised May 16, 2012 Page 37 of 37 EZ-USB は Cypress Semiconductor Corp. の商標、West Bridge は同社の登録商標です。本書で言及するすべての製品名および会社名は、それぞれの所有者の商標である場合があります。