FEJ 73 08 427 2000

富士時報
Vol.73 No.8 2000
軽負荷時省電力機能付 PWM 制御 IC
丸山 宏志（まるやま ひろし）
城山 博伸（しろやま ひろのぶ）
まえがき
化の対象として問題視されるレベルとなり，従来のバイポー
ラプロセス 製品 から， 高耐圧 CMOS（ Complementary
近年，地球規模の環境問題対策として省エネルギー化が
重要視され，電気・電子機器に広く使用されるスイッチン
グ電源の高効率化・低消費電力化，特にテレビ・ VTR や
MOS）プロセスを 用 いた 低消費電力 タイプの 製品 への 切
換を推進中である。
その 関連製品 として， 8 ピンの CMOS 製品 である 軽負
OA 機器など常時電源を投入したまま使用される製品では，
荷時省電力機能付 PWM（Pulse Width Modulation）制御
待機時消費電力の低減がクローズアップされ，スタンバイ
IC「 FA3641， FA3647」を 開発 したので，その 概要 を 紹
（低消費電力）モードを持つなどの工夫をした電源回路も
介する。
増えてきている。
製品の概要
商用交流電源 （ 100 V， 230 V など）を 直流電源 に 変換
する AC-DC 電源用制御 IC として，富士電機では，バイ
ポーラプロセスを 使用 した FA531X シリーズを 中心 とし
２.１ 特 長
た製品を開発してきた。しかし，最近は待機時などの最小
富士電機 ではすでに，バイポーラプロセスを 用 いた
負荷時には電源用制御 IC 自体の消費電力も，低消費電力
AC-DC 電源用制御 IC として， 表 １ の 製品 を 系列化 して
表１ AC-DC 電源用制御 IC の製品系列
動 作 電 圧
標準消費電流
最大動作周波数
最大デューティ
FA5304AP/AS
バイポーラ（8ピン）
10∼30 V
9 mA
600 kHz
46％
±1.5 A
2.0 V
±5％
過負荷・過電圧・
過電流（＋検出）
汎用電源
FA5305AP/AS
バイポーラ（8ピン）
10∼30 V
9 mA
600 kHz
46％
±1.5 A
2.0 V
±5％
過負荷・過電圧・
過電流（−検出）
汎用電源
FA5310BP/BS
バイポーラ（8ピン）
10∼30 V
9 mA
600 kHz
46％
±1.5 A
過負荷・過電圧・
過電流（＋検出）
汎用電源
フォワード回路
FA5311BP/BS
バイポーラ（8ピン）
10∼30 V
9 mA
600 kHz
70％
±1.5 A
過負荷・過電圧・
過電流（＋検出）
汎用電源
フライバック回路
FA5314P/S
バイポーラ（8ピン）
10∼30 V
9 mA
600 kHz
46％
±1.5 A
過負荷・過電圧・
過電流（−検出）
汎用電源
フォワード回路
FA5315P/S
バイポーラ（8ピン）
10∼30 V
9 mA
600 kHz
70％
±1.5 A
過負荷・過電圧・
過電流（−検出）
汎用電源
フライバック回路
FA5316P/S
バイポーラ（8ピン）
10∼30 V
9 mA
600 kHz
46％
±1.0 A
過負荷・過電圧・
過電流（＋検出）
汎用電源
フォワード回路
FA5317P/S
バイポーラ（8ピン）
10∼30 V
9 mA
600 kHz
70％
±1.0 A
過負荷・過電圧・
過電流（＋検出）
汎用電源
フライバック回路
FA5332P/M
バイポーラ（16ピン）
10∼28 V
10 mA
150 kHz
92％
±1.5 A
1.55 V
±2％
5V
±4％
外部同期・
過電圧・過電流
力率改善
FA13842P/N
CMOS（8ピン）
10∼28 V
3 mA
500 kHz
96％
−0.4 A
＋1.0 A
2.5 V
±4％
5V
±5％
カレントモード
汎用電源
フライバック回路
FA13844P/N
CMOS（8ピン）
10∼28 V
3 mA
500 kHz
48％
−0.4 A
＋1.0 A
2.5 V
±4％
5V
±5％
カレントモード
汎用電源
フォワード回路
型 式
プロセス（端子数）
出力ピーク
電流
誤差増幅器
基準
電圧
丸山 宏志
城山 博伸
スイッチング電源用制御 IC の開
スイッチング電源用制御 IC の開
発に従事。現在，松本工場半導体
開発センター IC 開発部。
発に従事。現在，松本工場半導体
開発センター IC 開発部。
機 能
用 途
427（ 7 ）
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いる。
今回 の 開発品 では，バイポーラプロセスの FA531X シ
リーズと同じ機能に軽負荷時省電力機能を追加した PWM
（6 ） 過電流 ， 過負荷 ， VCC 端子 の 過電圧 ，ラッチ 遮断 ，
ソフトスタートなど各種保護機能を内蔵している。
表２に主要特性，図２にチップ図を示す。
電源用制御 IC として CMOS プロセスを 用 いた FA3641/
3647 を製品化した。
高耐圧 CMOS プロセスの採用で制御 IC を低消費電力化
２.２ 回路構成・デバイス
今回開発した FA3641 の回路ブロック図を図３に示す。
すると同時に，軽負荷時対応として発振周波数を下げる機
能を内蔵し，スイッチングによる損失を低減することで，
軽負荷時の効率を改善し，少ない部品点数でより低消費電
表２ FA3641/3647の主要特性
（a）絶対最大定格
項 目
力対応のできる制御 IC となっている。
またピン配置は，FA531X シリーズと同様に使用できる
ピン配置を採用し，同じ各種保護機能を CMOS 回路で構
特 性
10∼30 V
電源電圧
ソース電流
−0.5 A
シンク電流
＋1.0 A
出力ピーク電流
成 している。さらに， VCC 端子 の 過電圧保護 を 内蔵機能
30∼500 kHz
として 追加 した。パッケージ 外形 は DIP（ Dual In-line
発振周波数
Package）と SOP（Small Out-line Package）の 2 種類を
動作周囲温度
−30∼85℃
用意している。
動作接合温度
125℃
図１に外観を示す。
（b）電気的特性
IC の主な特長は以下のとおりである。
（1） 30 V 高耐圧 CMOS プロセスの採用で低消費電力を実
項 目
スタートアップ電流
特 性
12 A（標準）
現している。
スタンバイ電流（VCC 端子電圧＝14 V）
ラッチ時： 50 μA，動作時： 1.9 mA（無負荷）
動作時回路電流（無負荷）
1.9 mA（標準）
ラッチ時回路電流
100 A（最大）
（2 ） 軽負荷時を FB 端子電圧（出力デューティ）で自動的
に判定し，周波数を低減させ，スイッチング損失を改善
している。
基準電圧
電流制限しきい値電圧
（3） 発振周波数 の 低減 は FB 端子電圧 1.18 V 以下 （ 出力
2 A（最大）
5 V±5％
235 mV（FA3641）
−170 mV（FA3647）
デューティ 10 ％以下）で動作し，切換時の異音発生を
過負荷保護しきい値電圧
3.0 V（標準）
防止するため周波数を FB 端子電圧に応じてリニアに変
VCC 端子 UVLO 回路電圧
16.5 V/9.0 V
化させる。また外付け抵抗により，FB 端子電圧に対す
VCC 端子過電圧保護しきい値電圧
る発振周波数の低減率を変えることができる。
CS 端子遮断電圧
32 V±2 V
8.5 V/7.9 V
CS 端子オンオフしきい値電圧
0.82 V/0.68 V
止 （ UVLO：Under Voltage Lock-Out） 回路 を 内蔵 し
FB 周波数可変開始電圧
1.18 V（標準）
ている。
最大デューティサイクル
70％±4％
16.5 V オン/9 V オフ
出力立上り時間（ C L ＝1,000 pF）
50 ns（標準）
出力立下り時間（ C L ＝1,000 pF）
40 ns（標準）
（4 ） ヒステリシス特性を持つ VCC 端子の低電圧誤動作防
（5） IS 端子 による 過電流制限 は， ＋電圧検出 および −電
圧検出の製品を系列化している。
™ FA3641P/N：IS ＋極性検出 235 mV
™ FA3647P/N：IS −極性検出 −170 mV
図１ FA3641/3647 の外観
428（ 8 ）
図２ チップ図（FA3647）
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VCC 端子に接続された基準電圧発生回路，UVLO 回路，
りに REF 端子 を 7 ピンに 出 したため， RT 端子 に 接続 す
出力ドライブ回路，CS 端子電圧検出回路などから構成さ
るタイミング抵抗（RT）の値によって通常動作時の発振
れる高耐圧部と，基準電圧発生回路に接続された発振器，
周波数を設定する。図４に発振器部の回路構成を示す。
PWM コンパレータ，過負荷検出回路，過電流検出回路，
RT 制御回路 （ RT アンプ）は，プラス 入力 の 電圧 が
軽負荷時周波数可変回路などの低耐圧制御部から構成され
RT 端子の電圧と等しくなるように制御する。このため，
ている。
RT 端子は定電圧となり，外部接続された RT の値によっ
て一定の電流が流れる。この電流は p チャネル MOS MP1
２.２.１ デバイス
使用したプロセスは，30 V 耐圧の高耐圧 MOS デバイス
から 供給 され，この 電流 を 基準 にして 1/4 の 電流 が MP2
と 5 V 耐圧の MOS デバイスを使い分ける構成をとってお
を 流 れる。 MP2 から MN1 に 流 れた 電流 と 同 じ 値 の 電流
り，高耐圧・低耐圧どちらでも CMOS 回路を構成するこ
が MP4 から MP5 を 通 して CT に 充電電流 として 供給 さ
とができる。
れ，また MN3 からは MN5 を通して放電電流として引き
また，通常の CMOS プロセスで使用するソース・ドレ
抜かれる。このとき，MP5，MN5 は同じゲート信号が入
インを作る不純物濃度の高い領域と，高耐圧用に使用する
力されるので，どちらか一方がオンして他方はオフとなっ
濃度の低い領域を組み合わせることによって，npn トラン
ている。これによって CT に対して定電流で充放電が行わ
ジスタ，pnp トランジスタ，ツェナーダイオードのバイポー
れ，発振波形が作られる。CT には 3 V と 1 V のレベルを
ラデバイスを構成することができ，基準電圧発生回路は，
検出するコンパレータが接続されており，3 V を超えると
この npn トランジスタを 使 ったバンドギャップ 基準電圧
放電へ，1 V より下がると充電へと RS フリップフロップ
回路を採用している。
の状態が切り換わり，MP5，MN5 のゲートを切り換える
２.２.２ 発振回路
ことで 3 V ー 1 V 間で発振を継続する。
今回の開発品では，軽負荷時周波数可変機能を内蔵した
発振周波数を可変する部分は，RT アンプのプラス入力
のでこの部分の動作について説明する。発振器は，タイミ
端子を 2 系統作り，その一方は通常動作時用の 2.5 V を入
ングコンデンサ（CT）を内蔵し，従来品 CT 端子の代わ
力，他方は軽負荷時入力用（RM）として，２系統の入力
のより低い電圧の方を有効に選択する機能を持たせた。RM
が 2.5 V より下がった場合，RT 端子電圧が 2.5 V から RM
図３ FA3641 の回路ブロック図
の電圧に下がることで CT の充放電電流が減少し発振周波
CS（8）
VCC（6）
数を低減する。
２.２.３ 軽負荷時周波数可変回路
0.82V/0.68V
REF
（7）
5V
5V
VCC
＋
REF
ENB
−
6.5 A
次に RT アンプに入力する RM 電圧と FB 端子電圧の関
0.9mA
UVL0
＋
係を説明する。図５にこの部分の回路構成を示す。
＋
−
8.5V/7.9V
＋
−
−
16.5V
/9V
0.8V
軽負荷時 の 検出 は， FB 端子電圧 で 行 われる。 FB 端子
電圧＝ 1.18 V（ 出力 デューティ 約 10 ％ に 相当 ） 以下 に 下
3.0V
＋
4V
−
FB
（2）
ENB
OUTPUT
OUT
（5）
される 電圧 （ RM）が 2.5 V 以下 になり， 軽負荷動作 に 移
−
−
− PWM
D max
行 する。 RT 端子電圧 を 2.5 V から 低下 させていくことで
＋
OSC
70%
RM
RT
GND
（4）
R
QB
FF
Q
235mV
＋
S
−
−
発振周波数を低減していく。
FB 端子電圧＝1.18 V → 1 V で 定常時 の 約 1/2 まで 発振
＋
周波数 をリニアに 変化 させる。この 周波数低減状態 でも
5V Controlled block
RT（1）
がった場合に，演算増幅器により変換されて発振器に入力
デューティは通常の制御で FB 端子電圧に応じて可変する。
IS＋（3）
また 軽負荷回路 は 動作安定化 のため， FB 端子 から R・C
図４ 発振回路（OSC）
2.5V
REF5V
＋ AMP
＋
RM
−
図５ 軽負荷時周波数可変回路
MP2
MP3 MP4
MP1
4:1
RT
compH
−
MP5
＋
compL
−
MN5
RT（1）
CT
R
3V
FB
（2）
AMP
＋
RSFF
−
Q
FF
QB
R
CT
Rs2
Rf2
MN2 MN3
−
−
−PWM
U
＋
OSC
RM RT
V2
AMP
＋
1V
−
C
MN1
70%
R
＋
RT
D max
S
V1
Rs1
Rf1
RT（1）
429（ 9 ）
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のフィルタを通した電圧で制御を行う。このため応答に遅
からも，負荷が軽い場合には周波数がリニアに低下してい
れが発生する場合があり，そのときに異常にパルス幅が広
る様子が確認できる。
くなるのを防止する目的で，別の演算増幅器にて FB 端子
なお，この IC は 軽負荷 になったことを， FB 端子 の 電
電圧 から 変換 された 電圧 を PWM コンパレータに 入力 し
圧で判定しているため，入力電圧が高いほど周波数が低下
て， FB 端子電圧 が 急上昇 した 場合 でも， 通常時 の 最大
を開始する出力電力が高くなる。今回の評価用電源の場合，
デューティ 70 ％で設定された最大パルス幅を超えないよ
入力 が AC100 V では， 出力 が 約 7 Ｗ で 周波数低下 してい
うに制限する回路を付加している。
る。一方，入力が AC230 V では，定格出力である約 35 W
また， REF 端子 と RT 端子間 に 抵抗 を 接続 することで，
が周波数低下を開始する電力になっている。
軽負荷時の FB 端子電圧の変化に対する発振周波数低減比
率を大きくすることができる。
３.３ 軽負荷時の効率改善
軽負荷時の効率改善効果を確認するため，同じ評価用電
電源回路への応用
源を従来型の IC で動作させた場合の効率と比較を行った。
比較に使用した従来型 IC は FA5311BP で，機能に関して
は軽負荷時の周波数低減機能以外はほぼ同じである。また，
３.１ 評価用電源
プロセスはバイポーラプロセスであり， CMOS プロセス
今回，よりユーザーに近い状況で特性を確認するため，
この PWM 制御 IC を実際の電源回路へ組み込み，評価を
行った。
図７ 発振周波数特性
この電源の主な仕様は次のとおりである。
90
™入力：AC80 ∼ 264 V，50/60 Hz
AC100V
80
™出力：DC24 V，35 W
70
f sw（kHz）
™保護機能：過負荷ラッチ，過電圧ラッチ，過電流制限
™発振周波数：75 kHz（定格負荷時）
15 kHz（無負荷時）
また，その回路図を図６に示す。
60
50
40
AC230V
30
20
10
３.２ 軽負荷時周波数低減機能
0
この IC の大きな特長である軽負荷時の発振周波数低減
0
10
20
P o（W）
30
40
機能を評価用電源で評価した結果を図７に示す。この図７
図６ 評価用電源回路図（FA3641）
C113
AC80
∼264V
C101
0.22 F
R101
510kΩ
R102
430kΩ
C103
470pF
D1
5D11
− −
C104 L1C102
470pF
0.22 F
F1
250V/3A
2,200pF
T1
TH1
− ＋
C105 +
400V/
220 F
ZD1
180V
D2
ERA22-10
D3SBA60
D201
＋24V 35W
L201
10 H
YG902C
+
+
C201
2,200 F
C202
470 F
R108
100Ω
R107
680Ω
R110
D5
ERA91-02
R109
10Ω
R104
130kΩ
4.7kΩ
GND
R103
130kΩ
FG
R207
2.4kΩ
PC1
R112
0.068Ω
430（10）
100pF
PC1
C108
C107
0.1 F
R105
47kΩ
R115
200kΩ
R106
24Ω
8
2
7
3
6
4
5
+
C106
10 F
FA3641
C109
0.22 F
R205
33kΩ
IC2
IC1
1
C204
0.022 F
Q1
2SK2101
C110
0.22 F
R206
1kΩ
C203
0.1 F
R201
18kΩ
R202
1kΩ
R203
2.2kΩ
D4
ERA91-02
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軽負荷時省電力機能付 PWM 制御 IC
Vol.73 No.8 2000
図８ 効率特性（入力 AC230 V）
図９ 無負荷時入力電力
90
1.6
80
1.4
FA3641/3647
70
P in（W）
η
（％）
50
40
従来型IC
（FA5311BP）
30
1.0
0.8
0.4
10
0.2
0.1
1
10
FA3641/3647
0.6
20
0
従来型IC
（FA5311BP）
1.2
60
0
100
50
100
P o（W）
である FA3641/3647 と比較すると消費電力が多い。
250
300
表３ 損失改善の効果
電源の効率を比較した結果を図８に示す。条件は入力電
圧が AC230 V の場合である。出力電力が定格付近ではど
150
200
V in
（Vac）
損 失（mW）
項 目
FA3641/3647
FA5311
効 果
（mW）
ちらの IC も 同 じ 周波数 で 動作 し，また IC の 消費電力 の
IC 動 作 損 失
20
100
80
違いも，出力電力に比べるとごく小さいため，効率にほと
起 動 抵 抗 損 失
100
280
180
んど違いは見られない。しかし，出力電力が小さくなると，
スイッチング損失
120
600
480
FA3641/3647 は 効率改善効果 が 現 れる。 今回評価 した 電
源の場合，AC230 V において効率を最大で約 30 ％改善し
ている。
また AC アダプタなどの 場合 ，これを 接続 するセット
（ 例 えば，ノートパソコン）を 使用 しないときも， AC ア
ダプタ自体はコンセントに接続されたままになっているこ
とめると表３のようになる。
今回比較 したこの 両者 の 電源 は， IC が 異 なるだけであ
り，言い換えると IC を変更するだけで，一例ではあるが，
ここに示したような軽負荷時の効率改善が可能になる。
とがよくある。このとき AC アダプタ内の電源は無負荷の
状態で動作をしており，このときの入力電力はすべて損失
あとがき
となる。したがって，省エネルギーに関しこの無負荷時の
入力電力を削減することも大きなポイントとなる。この無
負荷時の入力電力を比較した結果を図９に示す。
軽負荷時省電力機能付 PWM 制御 IC の概要について紹
介した。バイポーラ構成の制御 IC に比べ，CMOS 構成の
AC100 V の場合 0.2 W，AC230 V の場合 0.9 W の電力削
IC は， 低消費電力化 に 有利 であり，またロジック 回路 を
減になり，全入力電圧範囲で無負荷時の入力電力が 0.5 W
内蔵しやすいなどの点でも優れ高機能化が可能である。富
以下を達成している。
このように軽負荷や無負荷の状態で，損失を減らし効率
が改善できた主な要因としては，次の点を挙げることがで
士電機では，今回開発した IC 以外にもスイッチング電源
用制御 IC の CMOS 化を進め，市場要求にこたえ，ユニー
クな製品を開発していく所存である。
きる。
（1） IC の低消費電流化による IC の動作損失削減
（2 ） IC の低消費電流化による起動抵抗の損失削減
（3） 軽負荷時の周波数低減機能によるスイッチング損失削
減
この効果を，AC230 V 入力無負荷の場合を例に取り，ま
参考文献
（1） 有村健一・野村一郎： スイッチング 電源制御用 IC， 富士
時報，Vol.67，No.2，p.109- 112（1994）
（2 ） 丸山宏志： カレントモード 電源用 CMOSIC， 富士時報 ，
Vol.71，No.8，p.430- 433（1998）
431（11）
＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する
商標または登録商標である場合があります。