富士時報 Vol.76 No.3 2003 0.6μｍアナログ C/DMOS デバイス・プロセス技術 北村 明夫（きたむら あきお） まえがき 図１ パワー IC 微細化トレンド 10 術と高耐圧技術との融合が特徴であり，電源 IC，ドライ バ IC などのパワー IC（181 ページの「解説」参照）の分野 に適用されている。この分野では小型化・軽量化・低消費 電力化・高機能化が望まれており，具体的には部品点数の 削減のため外付けデバイスのワンチップ化，電源電圧の低 下に伴う低電圧駆動化，高性能なアナログ回路技術などが 最小ゲート長（ m） 富士電機の IC のデバイス・プロセス技術は微細加工技 要求されている。さらに近年，これらに加え，CPU など パワーIC 富士電機製 1 m 1 富士電機製 0 . 6 m ロジックLSI 0.1 0.01 1985 1990 の高集積ディジタル制御による高機能化の要求も高まって 1995 2000 2005 2010 年 おり，デバイス・プロセス技術はこれらの高耐圧アナログ デバイス，微細 CMOS デバイスの混載が求められている。 本稿ではこの電源 IC 用途に適した，アナログ CMOS （Complementary Metal Oxide Semiconductor）と高耐圧 スリスト， 表 ２ にプロセスフローを示す。本プロセスは 横型 DMOS（Double Diffused Metal Oxide Semiconduc- 0.6 µm プロセスをベースとしている。ディジタル回路用に tor） ，さらに 0.6 µm ディジタル CMOS を搭載した，0.6 µm はゲート長の縮小を図るためのパンチスルーストッパ層が ルールアナログ C/DMOS デバイス・プロセス技術につい 形成されたディジタル CMOS を，アナログ回路用にはし て紹介する。 きい値電圧の低減を狙い上記パンチスルーストッパ層を遮 へいしたアナログ CMOS を用意している。また，高耐圧 パワー IC 微細化トレンド MOS（HV-MOS）としては 30 V 耐圧保証の HV-MOS と 出力段 DMOS を用意している。 図１ にパワー IC 微細化トレンドを示す。ロジック LSI に対して約 6 年ほど遅れているが，着実に微細化が進んで いる。ロジック LSI の分野での DRAM ・システム LSI 混 載の方向性からもインタフェースとなるパワー部の集積化 が望まれており，今後急激に微細化の必要性が増すと予想 されている。このような情勢の中，富士電機も 1999 年に は 0.6 µm プロセスを開発し，製品適用を図っている。 表３にデバイス特性一覧を示す。また，図３にデバイス I-V 特性を示す。 本デバイスの特徴は次のとおりである。 （1） 高 集 積 ロ ジ ッ ク 回 路 用 0.6 µm CMOS と ア ナ ロ グ CMOS，高耐圧 MOS の混載技術 （2 ） アナログ CMOS，高耐圧 MOS の低しきい値電圧化技 術 用途として，携帯用電子機器に使用されるリチウムイオ ン電池などのバッテリー充電を制御するバッテリーチャー ジャ IC などがある。 ３.１ ディジタル・アナログ・高耐圧混載化技術 富士電機では電源 IC 分野をメインに，1 µm ルールベー スのアナログ・高耐圧混載プロセスを 1996 年から量産展 要素デバイス構造と主要特性 開してきた。近年，これらアナログ・高耐圧回路をディジ タル的に制御することで高機能化を図る動きがあり，さら 図２に要素デバイスの断面を示す。また，表１にデバイ 北村 明夫 高耐圧 C/DMOS デバイス・プロ セスの研究開発に従事。現在，松 本工場 IC 第二開発部主任。 178（36） には CPU などを取り込むことによりさらなるインテリ 富士時報 0.6μｍアナログ C/DMOS デバイス・プロセス技術 Vol.76 No.3 2003 図２ 要素デバイス断面構造 NMOS PMOS NLDD ゲート スペーサ PLDD ゲート nプラグ n＋ チャネル pパンチスルーストッパ pウェル pフィールド pプラグ スペーサ p＋ チャネル nパンチ スルース トッパ nウェル p基盤 低V th NMOS 低V th PMOS NLDD nプラグ ゲート チャネル スペーサ PLDD n＋ ゲート pプラグ チャネル スペーサ p＋ pフィールド pウェル pフィールド nウェル p基盤 NDMOS PDMOS NLDD ＋ nプラグ n PLDD ゲート n＋ nプラグ チャネル nオフセット pオフセット pウェル nウェル p基盤 p基盤 p＋ pプラグ pオフセット HV-PMOS PLDD ゲート ＋ nプラグ n チャネル n＋ nプラグ nオフセット pオフセット ゲート ＋ pプラグ p チャネル nオフセット pウェル nウェル p基盤 p基盤 表１ デバイスリスト p＋ pプラグ pオフセット 表２ プロセスフロー 能動素子 受動素子 NMOS 高抵抗ポリシリコン抵抗 PMOS 低温度係数ポリシリコン抵抗 低 V th NMOS 拡散抵抗 低 V th PMOS ポリシリコン容量 デプレションNMOS チャネル nオフセット HV-NMOS NLDD ＋ pプラグ p ゲート MOS容量 低オン抵抗 30 V NDMOS 低オン抵抗 30 V PDMOS 低 V th 30 V NMOS 低 V th 30 V PMOS NPN PNP ツェナーダイオード プロセスフロー 標準プロセス nウェル拡散 ○ pウェル拡散 ○ pオフセット拡散 ○ nオフセット拡散 ○ nツェナー拡散 ○ フィールド酸化膜形成 ○ チャネル拡散 ○ デプレション拡散 ○ ゲート電極形成 ○ LDD拡散 ○ スペーサ形成 ○ ソース・ドレイン拡散 ○ パンチスルーストッパ拡散 ○ 高抵抗・低温度係数ポリシリコン形成 ○ ジェント化を図りたいという要求もある。これらを踏まえ， コンタクト形成 ○ 0.6 µm ディジタル CMOS との混載化に着手してきた。 第1金属形成 ○ ディジタル CMOS はゲート長の縮小のために，通常の LDD（Lightly Doped Drain）スペーサ構造に加えて， オプション プロセス 第2金属形成 パッシベーション形成 ○ ○ ウェル濃度の高濃度化，パンチスルーストッパ層の追加が 必須となる。しかし，高耐圧 MOS にとっては上記追加が 本プロセスでは，高耐圧 MOS 部へはパンチスルース RESURF（Reduced Surface Field）構造のバランスを乱 トッパ層の形成を遮へいし，かつウェル高濃度化に対して すことになる。 はオフセットドレインの RESURF 条件の最適化を図るこ 179（37） 富士時報 0.6μｍアナログ C/DMOS デバイス・プロセス技術 Vol.76 No.3 2003 表３ デバイス特性一覧 CMOS（W/L＝25/0.6） 電気 特性 低 V th CMOS（W/L＝25/25） 30 V DMOS（W/L＝25/2.0） 低 V th 30 V MOS（W/L＝25/25） 低オン抵抗 30 V PDMOS 低 V th 30 V NMOS 低 V th 30 V PMOS 1.1V 0.7 V 0.8 V NMOS PMOS 低 V th NMOS 低 V th PMOS 低オン抵抗 30 V NDMOS V th 0.6 V 0.7 V 0.7 V 0.9 V 0.8 V BV dss 10 V 10 V 11V 10 V 40 V 35 V 65 V 55 V R on A − − − − 0.05 Ωmm2 0.17 Ωmm2 − − 図３ デバイス I -V 特性 NMOS（W/L＝25/0.6) 1.2×10−2 −3 4.0×10 −3 6.0×10 4.0×10−3 0 1.0 3.0 4.0 V ds（V） （a）NMOS - 特性 I V 5.0 6.0 2.5×10−4 8.0×10−4 6.0×10−4 −4 2.0×10−4 5.0×10−5 8.0×10−3 −3 7.0×10 1.0 2.0 3.0 4.0 5.0 V ds（V） （c）低VthNMOS - 特性 I V 0 6.0 NDMOS（W/L＝25/2.0) 4.5×10−3 V g＝6 Vmax 0.5 Vstep −3 4.0×10 I ds（A） I ds（A） 6.0×10−3 −3 5.0×10 4.0×10−3 3.0×10−3 3.0 4.0 V ds（V） （b）PMOS - 特性 I V 5.0 6.0 低V thPMOS（W/L＝25/25） V g＝−6 Vmax −0.5 Vstep 0 1.0 2.0 3.0 4.0 5.0 V ds（V） （d）低VthPMOS - 特性 I V 6.0 PDMOS（W/L＝25/2.0) V g＝−6 Vmax −0.5 Vstep 3.5×10−3 3.0×10−3 2.5×10−3 2.0×10−3 1.5×10−3 1.0×10−3 5.0×10−4 2.0×10−3 1.0×10−3 0 2.0 1.5×10−4 1.0×10−4 0 1.0 2.0×10−4 4.0×10 0 0 3.0×10−4 V g＝6 Vmax 0.5 Vstep I ds（A） I ds（A） 2.0 5.0×10−4 0 低VthNMOS（W/L＝25/25） 1.2×10−3 1.0×10−3 3.0×10−3 2.5×10−3 2.0×10−3 1.5×10−3 1.0×10−3 2.0×10−3 0 PMOS（W/L＝25/0.6) V g＝−6 Vmax −0.5 Vstep 3.5×10−3 8.0×10−3 I ds（A） I ds（A） 1.0×10−2 4.5×10−3 V g＝6 Vmax 0.5 Vstep 0 5 10 15 20 25 30 V ds（V） （e）NDMOS - 特性 I V 35 40 0 0 5 10 15 20 25 30 V ds（V） （f）PDMOS - 特性 I V 35 40 とにより，ディジタル CMOS と高耐圧 MOS との混載化 を可能とした。 ３.２ 低しきい値電圧化技術 ディジタル LSI の動作電圧の低下や，携帯機器に使用 される電池電圧の低下により，低電圧駆動が要求されてい 機種適用例 図４に今回この 0.6 µm C/DMOS プロセスを適用した機 種例を示す。本 IC はリチウムイオン電池の充電機能を制 御する IC で，電源電圧定格は 18 V である。 る。 そこで，アナログ回路を構成する CMOS，高耐圧 MOS あとがき の低しきい値電圧化を図った。具体的には上記のパンチス ルーストッパ層の遮へいとチャネルイオン注入の打ち分け パワー IC の分野では，高性能な高耐圧アナログ回路技 を行い，表３のデバイス特性に示すように低しきい値化を 術とディジタル回路技術との融合のニーズが高まっており， 実現し，IC として 2 V 以下の低電圧駆動が可能となった。 デバイス・プロセスとしてもこの要求に応え，かつその先 180（38） 富士時報 0.6μｍアナログ C/DMOS デバイス・プロセス技術 Vol.76 No.3 2003 図４ リチウムバッテリー充電制御 IC を見据えた開発が必要である。富士電機は高耐圧・低オン 抵抗技術をベースとし，さらに特徴あるデバイス・プロセ ス技術を開発し，社会に貢献していく所存である。 高耐圧・アナログ部 参考文献 （1） 北村明夫ほか．Surrounding-Body 領域を有する自己分離 型高性能横型 DMOSFET 構造．電子情報通信学会総合大会． C- 561，1995，p.154． ロジック部 （2 ） Kitamura, A. et al．Self-Isolated and High Performance Complementary Lateral DMOSFETs with SurroundingBody Regions．Proceedings of ISPSD’ 95．1995，p.42- 47． （3） 北村明夫ほか．Surrounding-Body 領域を有する DMOS FET の電気的特性．電気学会研究会．EDD- 95- 93，1995， p.75- 80． （4 ） 多田元，北村明夫．高耐圧 IC プロセス技術．富士時報． vol.69，no.8，1996，p.410- 416． （5） 北村明夫，佐々木修．アナログ C/DMOS デバイス・プロ セス技術．富士時報．vol.73，no.8，2000，p.456- 459． 解 説 パワー IC パワー IC は高耐圧パワー素子と駆動回路，制御回 かに追加プロセスなく，駆動能力の高いパワー素子を 路，保護回路などをワンチップ化したもので，システ 作れるかにかかっており，各社独自の技術でしのぎを ムの小型・軽量化，部品点数の削減要求に応える手段 削っている。 として近年ますます注目されてきている。 最近の動向としては，上述のような回路だけではな パワー素子は至るところで使用されているが，特に く，CPU，マイクロプロセッサ，不揮発性メモリ，ア 携帯用電子機器などでは小型・軽量化の点からパワー ナログ回路，A-D コンバータなどをワンチップ化し IC 化が望まれている。 たものが開発されており，ベースプロセスである パワー IC の難しいところは，従来の CMOS（Complementary Metal Oxide Semiconductor） ，あるいは CMOS も本特集号 178 ページの 図 １ のように微細化 が進んできている。 Bi-CMOS（Bipolar CMOS）プロセスをベースに，い 181（39） ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。