昭和 40 年 6 月 3 日 第三種郵便物認可 平成 15 年 3 月 10 日発行（毎月 1 回 10 日発行）富士時報 第 76 巻 第 3 号（通巻第 816 号） 昭和 40 年 6 月 3 日 第三種郵便物認可 平成 15 年 3 月 10 日発行（毎月 1 回 10 日発行）富士時報 第 76 巻 第 3 号（通巻第 816 号） IC特集 本誌は再生紙を使用しています。 定価525円（本体500円） ISSN 0367-3332 マルチな要求に，マルチでお応えする 電源IC （34）FB1 （35）IN1− （33）IN2− （32）FB2 （31）IN3＋ （30）IN3− （29）FB3 （28）IN4− （27）FB4 （26）IN5− （25）FB5 基準電圧 （2）VCC ＋ − ＋ − ＋ − 電圧レギュ レータ タイマ・ ラッチ ＋ − ＋ − ＋ − ＋ − ＋ − ＋ − （5）CNT1 OSC （6）CNT2 （8）CNT3 （9）CNT45 （1）VREG ＋ − ＋ − ＋ − ＋ − ＋ − お問合せ先：電子カンパニー IC事業部 電話（03）5435-7158 ＋ 富士電機の電源IC （36）ONOFF − （22）CT （21）DT1 （20）DT3 （19）DT5 VCC UVLO （23）RT ソフトスタート デューティ制御 （4）RDLY PGND （11）OUT1 （7）PVCC （12）OUT2 PGND PGND （13）OUT3 （15）PVCC4 （16）OUT4 （18）PVCC5 （17）OUT5 PGND （14）PGND PGND （24）GND （10）SEL5 製品例： １チャネル FA7700V，FA7701V，FA7702P ２チャネル FA3686V，FA3687V，FA7703V， FA7704V，FA7715J ３チャネル FA7711V ５チャネル FA7708R，FA7716R ６チャネル FA3675F，FA3676F，FA7709R 用 途： TFTパネル用電源，ビデオカメラ・ディジタルスチル カメラ用電源など 特 長： ●低オン抵抗DMOS出力トランジスタ内蔵可能なC/D MOSプロセスによるパワー段と制御部をワンチップ化 ●CMOSアナログ回路による低消費電力 ●同期整流対応や駆動素子の極性切換機能など幅広い 電源構成に対応 ●過電流，過熱，短絡などに対する保護機能の充実 ●豊富なパッケージのラインアップ，小型化・薄型化 にも対応 TSSOP-8・16・24，SON-16，QFN-36， VQFN-48，LQFP-48など （3）CP 低消費電力のパワーマネジメントをワンチップで実現 FA7716Rの例 本 社 務 所 北 東 北 中 関 中 四 九 海 道 支 北 支 陸 支 部 支 西 支 国 支 国 支 州 支 事 社 社 社 社 社 社 社 社 首 都 圏 北 部 支 北 関 東 支 首 都 圏 東 部 支 神 奈 川 支 新 潟 支 長 野 支 東 愛 知 支 兵 庫 支 岡 山 支 山 口 支 松 山 支 沖 縄 支 店 店 店 店 店 店 店 店 店 店 店 店 道 北 釧 道 道 青 盛 秋 山 新 福 い 水 茨 栃 金 福 山 長 甲 松 岐 静 京 和 鳥 倉 山 徳 高 小 長 熊 大 宮 南 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 北 営 見 営 路 営 東 営 南 営 森 営 岡 営 田 営 形 営 庄 営 島 営 わ き 営 戸 営 城 営 木 営 沢 営 井 営 梨 営 野 営 信 営 本 営 阜 営 岡 営 滋 営 歌 山 営 取 営 吉 営 陰 営 島 営 知 営 倉 営 崎 営 本 営 分 営 崎 営 九 州 営 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 エ ネ ル ギ ー 製 作 所 変電システム製作所 千 葉 製 作 所 東京システム製作所 神 戸 工 場 鈴 鹿 工 場 松 本 工 場 山 梨 工 場 技術開発・生産センター 機 器 製 作 所 三 重 工 場 （株） 富士電機総合研究所 （株） ＦＦＣ 1（03）5435-7111 1（011）261-7231 1（022）225-5351 1（076）441-1231 1（052）204-0290 1（06）6455-3800 1（082）247-4231 1（087）851-9101 1（092）731-7111 1（048）657-1231 1（048）648-6600 1（043）223-0702 1（045）325-5611 1（025）284-5314 1（026）228-6731 1（0566）24-4031 1（078）325-8185 1（086）227-7500 1（0836）21-3177 1（089）933-9100 1（098）862-8625 1（0166）68-2166 1（0157）22-5225 1（0154）22-4295 1（0155）24-2416 1（0138）26-2366 1（017）777-7802 1（019）654-1741 1（018）824-3401 1（023）641-2371 1（0233）23-1710 1（024）932-0879 1（0246）27-9595 1（029）231-3571 1（029）266-2945 1（028）639-1151 1（076）221-9228 1（0776）21-0605 1（055）222-4421 1（026）228-0475 1（026）336-6740 1（0263）40-3001 1（058）251-7110 1（054）251-9532 1（075）253-6081 1（073）432-5433 1（0857）23-4219 1（0858）23-5300 1（0852）21-9666 1（088）655-3533 1（088）824-8122 1（093）521-8084 1（095）827-4657 1（096）387-7351 1（097）537-3434 1（0985）20-8178 1（099）812-6522 1（044）333-7111 1（0436）42-8111 1（0436）42-8111 1（042）583-6111 1（078）991-2111 1（0593）83-8100 1（0263）25-7111 1（055）285-6111 1（048）548-1111 1（0287）22-7111 1（0593）30-1511 1（0468）56-1191 1（03）5351-0200 〒141-0032 〒060-0042 〒980-0811 〒930-0004 〒460-0003 〒553-0002 〒730-0022 〒760-0017 〒810-0001 〒330-0802 〒331-0852 〒260-0015 〒220-0004 〒950-0965 〒380-0836 〒448-0857 〒650-0033 〒700-0024 〒755-8577 〒790-0878 〒900-0004 〒078-8801 〒090-0831 〒085-0032 〒080-0803 〒040-0061 〒030-0861 〒020-0021 〒010-0962 〒990-0057 〒996-0001 〒963-8033 〒973-8402 〒310-0805 〒311-1307 〒321-0953 〒920-0031 〒910-0005 〒400-0858 〒380-0836 〒390-0811 〒390-0852 〒500-8868 〒420-0053 〒604-8162 〒640-8052 〒680-0862 〒682-0802 〒690-0007 〒770-0832 〒780-0870 〒802-0014 〒850-0037 〒862-0950 〒870-0036 〒880-0805 〒890-0046 〒210-9530 〒290-8511 〒290-8511 〒191-8502 〒651-2271 〒513-8633 〒390-0821 〒400-0222 〒369-0192 〒324-8510 〒510-8631 〒240-0194 〒151-0053 東京都品川区大崎一丁目11番2号（ゲートシティ大崎イーストタワー） 札幌市中央区大通西四丁目1番地（道銀ビル） 仙台市青葉区一番町一丁目3番1号（日本生命仙台ビル） 富山市桜橋通り3番1号（富山電気ビル） 名古屋市中区錦一丁目19番24号（名古屋第一ビル） 大阪市福島区鷺洲一丁目11番19号（富士電機大阪ビル） 広島市中区銀山町14番18号 高松市番町一丁目6番8号（高松興銀ビル） 福岡市中央区天神二丁目12番1号（天神ビル） さいたま市宮町一丁目38番1号（野村不動産大宮共同ビル） さいたま市桜木町一丁目9番1号（三谷ビル） 千葉市中央区富士見二丁目15番11号（日本生命千葉富士見ビル） 横浜市西区北幸二丁目8番4号（横浜西口KNビル） 新潟市新光町16番地4（荏原新潟ビル） 長野市南県町1002番地（陽光エースビル） 刈谷市大手町二丁目15番地（センターヒルOTE21） 神戸市中央区江戸町95番地（井門神戸ビル） 岡山市駅元町1番6号（岡山フコク生命駅前ビル） 宇部市相生町8番1号（宇部興産ビル） 松山市勝山町一丁目19番地3（青木第一ビル） 那覇市銘苅二丁目4番51号（ジェイ・ツービル） 旭川市緑が丘東一条四丁目1番19号（旭川リサーチパーク内） 北見市西富町二丁目18番18号 釧路市新栄町8番13号 帯広市東三条南十丁目15番地 函館市海岸町5番18号 青森市長島二丁目25番3号（ニッセイ青森センタービル） 盛岡市中央通一丁目7番25号（朝日生命盛岡中央通ビル） 秋田市八橋大畑一丁目5番16号 山形市宮町一丁目10番12号 新庄市五日町1324番地の6 郡山市亀田一丁目2番5号 いわき市内郷御厩町二丁目29番地 水戸市中央二丁目8番8号（櫻井第2ビル） 茨城県東茨城郡大洗町桜道304番地（茨交大洗駅前ビル） 宇都宮市東宿郷三丁目1番9号（USK東宿郷ビル） 金沢市広岡一丁目１番18号（伊藤忠金沢ビル） 福井市大手二丁目7番15号（安田生命福井ビル） 甲府市相生一丁目1番21号（清田ビル） 長野市南県町1002番地（陽光エースビル） 松本市中央四丁目5番35号（長野県鋳物会館） 松本市島立943番地（ハーモネートビル） 岐阜市光明町三丁目1番地（太陽ビル） 静岡市弥勒二丁目5番28号（静岡荏原ビル） 京都市中京区烏丸通蛸薬師上ル七観音町637（朝日生命京都ビル） 和歌山市鷺ノ森堂前丁17番地 鳥取市雲山153番地36〔鳥電商事 （株） 内〕 倉吉市東巌城町181番地（平成ビル） 松江市御手船場町549番地1（損保ジャパン松江ビル） 徳島市寺島本町東二丁目5番地1（元木ビル） 高知市本町四丁目1番16号（高知電気ビル別館） 北九州市小倉北区砂津二丁目１番40号（富士電機小倉ビル） 長崎市金屋町7番12号 熊本市水前寺六丁目27番20号（神水恵比須ビル） 大分市寿町5番20号 宮崎市橘通東三丁目1番47号（宮崎プレジデントビル） 鹿児島市西田一丁目5番1号（GEエジソンビル鹿児島） 川崎市川崎区田辺新田1番1号 市原市八幡海岸通７番地 市原市八幡海岸通７番地 日野市富士町1番地 神戸市西区高塚台四丁目1番地の1 鈴鹿市南玉垣町5520番地 松本市筑摩四丁目18番1号 山梨県中巨摩郡白根町飯野221番地の1 埼玉県北足立郡吹上町南一丁目5番45号 大田原市中田原1043番地 四日市市富士町1番27号 横須賀市長坂二丁目2番1号 東京都渋谷区代々木四丁目30番3号（新宿コヤマビル） IC 特集 目 次 飽くなき挑戦 岩 崎 144（ 2 ） 裕 富士電機の IC の現状と展望 145（ 3 ） 鶴田 芳雄 ・ 黒田 栄寿 起動素子付き低待機電力対応電源 IC 149（ 7 ） 丸山 宏志 ・ 城山 博伸 ・ 園部 孝二 液晶モニタ用 3 チャネル DC-DC コンバータ制御 IC 153（11） 藤井 優孝 1.8 V 起動 2 チャネル DC-DC コンバータ制御 IC 156（14） 野村 一郎 ・ 中橋 保徳 小型 5 チャネル DC-DC コンバータ制御 IC 160（18） 山田谷政幸 シリーズレギュレータ IC 163（21） 荒井 裕久 表紙写真 マイクロ DC-DC コンバータチップサイズモジュール 林 善 智 ・ 片 山 166（24） 靖 ・ 江戸 雅晴 PDP スキャンドライバ IC 技術 169（27） 澄田 仁志 ・ 平林 温夫 ・ 小林 英登 PDP アドレスドライバ IC 技術 多 田 元 ・ 川村 一裕 ・ 斉 藤 172（30） 俊 7μｍセンサピッチ小型・高性能オートフォーカスモジュール 175（33） 松並 和宏 0.6μｍアナログ C/DMOS デバイス・プロセス技術 時代とともに進化を続ける電子機器は小型 178（36） 北村 明夫 化，省電力化，高機能化が常に要求されてい る。電子機器の心臓部ともいえる IC もまた アナログ IC 設計技術 同じ状況にあり，新技術を反映した新製品が 尾 上 これらの要求に応えている。 富士電機は独自の CMOS アナログ技術を ベースに，低耐圧から高耐圧まで幅広い電圧 範囲に対応した特徴のある IC 製品群を提供 しており，IC を使用した電子機器の省電力 化と高機能化，小型化に貢献している。 表紙写真は，携帯用電子機器に搭載される 電源 IC を回路イメージとともに示している。 久 ・ 藤 澤 182（40） 旭 ・ 菅原 敬人 SMBus 対応バッテリー残量計測 IC の開発 185（43） 野中 智己 ・ 赤羽 正志 ・ 岩本 基光 マスタスライス方式マルチチャネル DC-DCコンバータ制御 IC 189（47） 三添 公義 低オン抵抗トレンチ横型パワー MOSFET 集積化技術 193（51） 澤田 睦美 ・ 岩谷 将伸 ・ 藤島 直人 拡大部は新たに開発したボディサイズ 5 mm × 5 mm の QFN（Quad Flat Non- 半導体デバイスの微視解析技術 lead）パッケージに収められた電源 IC であ 大井 明彦 る。 197（55） 飽くなき挑戦 岩崎 裕（いわさき ひろし） 大阪大学産業科学研究所教授 工学博士 昨今，ナノテクノロジーが喧伝されている。ナノメータ うということである。IC のように日進月歩の激しい技術 スケールでの加工により，新機能のデバイスを作るという 開発の世界においては，ある世代に使われたプロセスも， のがひとつの大きな柱である。ナノテクノロジーの環境が 次の世代では陳腐化するということは多数見られる。そこ 整ったのは，生物学，化学，表面科学，材料科学などの科 で，折角貴重なリソースをつぎ込んで研究開発するからに 学の各分野と広く製造技術の発展が一斉に進んでのことと は，なるだけ寿命の長い，複数の世代にわたって用いられ 思われる。特筆すべきは，走査プローブ顕微鏡という原子 るデバイス・プロセスであるかどうかを見分ける鑑識眼も レベルにも達する汎用的な表面観察手法の発明がある。製 要求される。又，過去の DRAM 研究開発のデータが次世 造技術分野では，もちろん半導体集積回路 IC の発展があ 代 LSI 研究に十分生かされるようなドキュメンテーション る。半導体デバイス・プロセス開発は微細加工の最先端を が残されているか否かは，開発競争にとって重要なファク 切り開いてきた。ミクロンスケール，サブミクロン， ターといえ，科学の基礎的な素養が開発現場においても大 ディープサブミクロン，クオータミクロンと経て，超高集 切である。 積回路 ULSI はナノスケールに突入している。 さまざまな常識を覆すようなプロセスが多用されること 次世代の LSI についてみてみよう。従来型のトランジス になるが，常識を覆すということでは，銅配線，CMP な タでは，スケーリング則をそのまま延長したのでは性能限 ど信頼性や，ウエハ加工均一性の立場からは考えられない 界を迎えるため，さまざまな工夫が考えられている。例え ようなプロセスが導入されたのも比較的最近である。これ 層の上に歪んだ までのさまざまなプロセスの革新を見ていると，予断にと シリコンチャネル層を成長させ，バンド構造の変形により らわれないで，基礎に立ち返って考えることの重要性が示 電子やホールの有効質量を小さくし移動度を大きくするよ されている。 ば，シリコンより格子定数の大きい Si-Ge うな工夫が試みられ，トランジスタ動作高速化が実証され 科学と製造技術の世界は，ある目標を達成したら，それ ている。ゲート駆動能力を高め，チャネル高ドープの弊害 で終わりというものではない。ある意味では，DNA がこ を避けるため，種々のダブルゲートトランジスタが開発さ の宇宙の中で模索する無間とも言える営みの一部ではない れている。張り合わせ技術を用いて上下のゲート電極を形 だろうか。われわれから見ると，そこに，日本という色合 成するものや，チャネルと両ゲートを後工程で置き換える いがついているのではあるが。 仮のスタック構造を用いるものなどが提案されている。後 日本人は，ナノスケールの世界での科学や，加工が得意 者では，シリコン基板からの選択エピタキシャル法で 200 なのではないかと思っている。非常に手の込んだ加工や， 程度もの高アスペクト比の中空領域にシリコンチャネルを 複雑で精密なプロセスが要求されるナノスケールの製造技 形成する曲芸的なプロセスが用いられている。また，カー 術，加工技術に，楽しんで挑戦していける場面も多いので ボンナノチューブをチャネルに用いたトランジスタも開発 はないだろうか。ただし，そのためには，企業における生 され，実際インバータやリングオシレータが作製されてい 産技術開発と，大学における研究，さらに高校，中学，小 る。 学校の理科教育が円環となった，いわば知の再生産システ これらのデバイス構造やプロセスに先駆けて，かつて， ムをしっかり構築し，それを常に更新していかなければな DRAM の開発において日本から 3 次元的なキャパシタの らない。もちろんそこでは，いわゆる資本の再生産のため さまざまな構造・プロセスが提案され，中には多くの奇抜 の経営マネジメント，政策の役割も重要である。それぞれ なアイデアに基づくデバイスの試作が行われていた。実際 の持ち場，現場でも，また社会的なシステムにおいても飽 には，スタック型のキャパシタが用いられたのであるが， くなき挑戦が求められるのである。 次世代 LSI では曲芸的なデバイス・プロセスを実際に使お 144（ 2 ） 富士時報 Vol.76 No.3 2003 富士電機の IC の現状と展望 鶴田 芳雄（つるた よしお） 黒田 栄寿（くろだ えいじ） まえがき 図１ 富士電機の IC の特徴 富士電機の IC（Integrated Circuit）は，高耐圧技術 パワーIC 技術 CMOSアナログ 技術 （パワー IC 技術） ，高精度 CMOS（Complementary Metal Oxide Semiconductor）アナログ技術，およびこれらを制 高精度 低消費電力 御するためのディジタル技術をコア技術とし，電源 IC や ディジタル 技術 高耐圧 大電流 インテリ ジェンス FPD（Flat Panel Display）用ドライバ IC などを中心に製 。 品展開を図っている（図１参照） 電源IC FPDドライバIC これらの製品分野では，小型化，軽量化，低消費電力化， 高機能化が求められており，中でも地球環境保護に寄与す る低消費電力化の要求は大きい。富士電機ではこれらの要 求に応えるため，低消費電力高耐圧 CMOS アナログ技術 最重点機種として位置づけ，製品展開を行っている。その を開発し，これを電源 IC に適用して，AC アダプタ用電 製品コンセプトは，低消費電力化，高精度化，小型化，複 源 IC， 携 帯 電 話 用 電 源 IC， デ ィ ジ タ ル ス チ ル カ メ ラ 合化であり，これらを独自技術により「顧客第一」の視点 で具現化すべく，製品開発に取り組んでいる。 （DSC）用電源 IC などを製品化してきた。 また，高耐圧化技術においては，700 V 耐圧のパワー 電源 IC 分野は，商用電源を入力とする AC- DC コン MOSFET（Metal Oxide Semiconductor Field Effect バータ分野と，携帯用電子機器を中心に用いられる DC- Transistor）を IC に内蔵できる高信頼性デバイス・プロ DC コンバータ分野に大別される。富士電機では両分野で セス技術や，SOI（Semiconductor On Insulator）基板上 製品展開を行っている。表１に富士電機の CMOS 電源 IC に IGBT（Insulated Gate Bipolar Transistor）を作成し の例を示す。AC-DC 分野では，近年，待機時電力が注目 IC 化する技術など特徴ある技術を開発し，製品展開を されており，その低減が急務となっている。富士電機では 図っている。 これに対応可能な制御 IC の系列化を進めており，今回， さらに，もう一つの富士電機の IC の特徴として，セン 高耐圧（500 V）起動回路を内蔵したカレントモード PW サ複合化技術がある。ホトダイオードによる光センサ内蔵 M（Pulse Width Modulation）制御 IC を開発した。軽負 のカメラ用オートフォーカス（AF）IC やピエゾ型ストレ 荷時に周波数を低減させ，消費電力低減と低出力リプル電 インゲージ内蔵の自動車用圧力センサなどに応用されてい 圧の両立を目指したものである。また，この分野では高調 る。 波抑制の対応も重要である。これに対しては力率改善用 （1） 本特集号では，これらの特徴を生かした新製品および新 IC をすでに製品化済みであるが，より使いやすさを目指 した製品開発は継続していく計画である。700 V 耐圧のパ 技術について紹介する。 ワー MOSFET 内蔵のパワー IC は，AC アダプタ用途を 富士電機の IC の現状 中心に市場が拡大している。すでに量産を開始している製 品もあるが，これについても機種系列拡大を含め，今後重 ２.１ 製品展開 点的に製品開発を行う予定である。 DC-DC 分野は各種携帯機器市場の拡大とともに，アプ ２.１.１ 電源 IC 富士電機では，高耐圧 CMOS アナログ技術をベースに， パワー IC 分野に注力しているが，その中でも電源 IC を リケーションごとの専用 IC 化が進んでいる。今回，富士 電機では，DSC 用に的を絞った電源 IC を開発した。DSC 鶴田 芳雄 黒田 栄寿 CMOSIC のプロセス・デバイス 電源 IC を中心に，IC の製品開発 開発に従事。現在，松本工場 IC に従事。現在，松本工場 IC 第一 第二開発部長。電気学会会員。 開発部長。電子情報通信学会会員。 145（ 3 ） 富士時報 富士電機の IC の現状と展望 Vol.76 No.3 2003 表１ CMOS電源ICの一覧 （a）AC-DC分野 適用回路 D max （％） フライバック FA13842 96 ○ FA13844 48 FA3641/3747 70 ○ FA5510/5511 FA5514/5515 46/70 ○ 型 名 動作モード フォワード ボルテージ 力率改善 ○ ○ 保護回路 MOS駆動 外形 ○ ○ 8ピン ○ ○ 8ピン カレント OCP OCV OTP ○ ○ ○ ○ 8ピン ○ ○ ○ ○ 8ピン FA5501 ○ ○ ○ ○ 8ピン FA5502 ○ ○ ○ ○ 16ピン ○ ○ 700 V 内蔵 6ピン ○ ○ ○ 8ピン ○ ○ ○ 8ピン ○ ○ 5ピン FA5701 70 FA5504 46 FA5506/07/08 80 ○ ○ FA5520 95 ○ ○ ○ ○ ○ ○ ○ （b）DC-DC分野 電圧範囲 適用回路 チャ ネル数 D max （％） 2.5∼18 V系 FA3675F 6 任意設定 FA3676F 6 任意設定 FA3698F 7 任意設定 ○ FA3630V 2 任意設定 FA13843 1 96 FA13845 1 48 FA3686V 2 85 ○ FA3687V 2 任意設定 ○ FA7700 1 90 ○ FA7701 1 100 ○ ○ FA7703/7704 2 任意設定 ○ ○ 型 名 ステップ ダウン ステップ アップ イン バータ フライ バック MOS駆動 外形 ○ ○ ○ ○ ○ ○ 48ピン ○ ○ ○ ○ ○ ○ 48ピン ○ ○ ○ ○ ○ 64ピン ○ ○ ○ ○ ○ 16ピン ○ ○ ○ ○ 8ピン ○ ○ ○ ○ ○ 8ピン ○ ○ ○ ○ ○ 16ピン ○ ○ ○ ○ 16ピン ○ ○ 8ピン ○ 8ピン ○ 16ピン NMOS内蔵 16ピン 2.5∼5.5 V系 10∼25 V系 ○ ○ ○ ○ ch1，87 ch2，87 ○ ○ ○ ○ ○ ○ FA3629AV 3 FA3635P 1 任意設定 10∼45 V系 ○ PMOS内蔵 8ピン FA3685P 1 任意設定 10∼45 V系 ○ PMOS内蔵 8ピン FA7702 1 100 10∼45 V系 FA7706 5 任意設定 FA7707 2 FA7708 5 FA7709 6 FA7710 2 92 FA7711 3 任意設定 4.5∼15 V系 ○ ○ FA7715 2 88 1.8∼12 V系 ○ ○ 2.5∼5.8 V系 ch3，86 ○ ○ PMOS内蔵 8ピン 2.5∼12 V系 ○ ○ 48ピン 任意設定 ○ ○ ○ 20ピン 85 1.4∼10 V系 ○ ○ ○ ○ 48ピン 85 1.4∼10 V系 ○ ○ ○ ○ 48ピン 6.5∼28 V系 ○ ○ 24ピン ○ ○ 24ピン ○ ○ 16ピン ○ ○ （c）その他の分野 適用回路 電圧範囲 チャ ネル数 主要用途 FA3721 4 RGB LED PWM制御 FA3717 1 白色LED 階調制御 3.1∼4.3 V ＊2 2.75∼2.95 V FA3705 1 低ノイズ チャージポンプ 2.7∼4.4 V FA3901 1 低消費電力 LDO 2.0∼6.0 V 型 名 2.5∼5.5 V系 ステップ アップ MOS駆動 外形 PMOS内蔵 NMOS内蔵 16ピン NMOS内蔵 16ピン ○ PMOS内蔵 8ピン ○ PMOS内蔵 5ピン シリーズ レギュレータ スイッチ ＊1 3.15∼5.0 V ＊2 2.7∼3.2 V ○ ○ ＊1 ○ ＊1：パワー系電源，＊2：制御系電源 146（ 4 ） チャージ ポンプ ○ 富士時報 富士電機の IC の現状と展望 Vol.76 No.3 2003 は回路ブロックごとに必要な電源電圧が異なるため，マル 応えていくかが鍵である。これに対し，今回，光学モ チチャネル化が進んでいる。またバッテリー動作時間を延 ジュールと IC チップを一体組立により小型化と低コスト 長するために，電源部の高効率化ときめ細かいパワーマネ 化を実現した広角モジュールの製品化を行った。詳細は別 ジメント機能が要求される。さらに多様なバッテリーに対 稿「7 µm センサピッチ小型・高性能オートフォーカスモ 応するため，動作入力電圧の下限を引き下げることも必要 ジュール」にて紹介する。 である。これらを CMOS アナログ技術により実現した。 ２.１.４ 圧力センサ 液晶パネル駆動電源用に，富士電機の電源 IC は従来か 圧力センサ技術の適用では自動車用圧力センサを展開し ら数多く採用されている。今後，従来の CRT モニタの置 ている。従来，バイポーラ上に薄膜トリミングで形成して 換えとして，液晶モニタが期待されているが，今回専用の いた圧力センサに対し，今回，CMOS プロセスによる 電源 IC を開発した。3 個の外部パワー MOSFET を直接 ディジタルトリミング型圧力センサを開発した。チップ内 駆動でき，入力電圧範囲が広い（5 ∼ 20 V）ため使いやす 部には，圧力をひずみに変換するゲージ，増幅回路，EMI い IC となっている。 フィルタ，サージ保護素子が内蔵されており，高精度で安 携帯電話端末を代表とする携帯電子機器は，機能・性能 定的なトリミングが可能である。標準パッケージ製品とし 向上のため搭載される LSI（Large Scale IC）の微細化が て，エンジン吸気圧測定用スタンドアロンタイプと，大気 進展しており，電源電圧は年々低下している。携帯電話端 圧補正などに用いる自立型セルタイプがある。いずれもセ 末では従来，これらの電源はバッテリーからシリーズレ ンサ内部に真空基準室が設けられており，高精度の絶対圧 ギュレータを通して供給されていた。しかし，シリーズレ 測定が可能な圧力センサである。 ギュレータ方式ではバッテリーと電源出力の電圧差が大き くなると，変換効率が著しく悪化するという問題がある。 ２.２ 技術開発 このため，シリーズレギュレータ方式からスイッチング方 ２.２.１ プロセス・デバイス技術 式への転換が必要であるが，スイッチング方式は外部イン 富士電機のプロセス・デバイス技術の特徴の一つは高耐 ダクタの形状が大きく，その対策が強く求められている。 圧化技術である。例えば，2 層メタルシールド構造を採用 この対応として，富士電機ではインダクタ一体型の電源 した高信頼性の 700 V ワンチップパワー IC デバイス・プ IC の開発に取り組んできており，今回，1 W クラスで世 ， ロセスや SOI 基板上に IGBT 素子を形成し（図２参照） 界最薄・最小レベルの電源 IC を実現した。今後，お客様 高耐圧（200 V） ，大電流（1,000 mA）の出力段を実現した の要望を取り入れながら，製品化に向け開発を加速してい PDP ドライバ IC 用デバイス・プロセスなど，独自技術を く予定である。また，今回これと合わせて，LDO（Low 開発している。 Drop Out Regulator）も新たに製品化した。スイッチン また，もう一つの特徴である CMOS アナログ用デバイ グ方式と合わせて使用することにより，用途ごとに最適な ス・プロセスとしては，本特集号で紹介している「0.6 µm 電源回路が構築できる。 アナログ C/DMOS デバイス・プロセス技術」を開発した。 以上説明した製品・技術の詳細については，本特集号の これは，アナログ回路用に低しきい値電圧のアナログ 別稿に掲載されているので参照いただきたい。 CMOS，ディジタル回路用には微細ルール（0.6 µm ルール） ２.１.２ PDP ドライバ IC のディジタル CMOS，高耐圧 MOS としては 30 V 耐圧保 大画面テレビ用として，PDP（Plasma Display Panel） 証の HV-MOS と出力段 DMOS を用意している。これら が注目されており，市場も本格的な拡大期を迎えようとし により，低電圧駆動可能な，高性能アナログ回路と，CPU ている。高耐圧パワー IC の展開として，富士電機では などの高集積ディジタル制御回路の混載が可能となり，高 PDP ドライバ IC の製品化を進めている。PDP ドライバ 性能・高機能電源 IC の製品化が可能となる。 IC には，中耐圧小電流（85 V/30 mA）のアドレス IC と 高耐圧大電流（∼ 200 V/∼ 1,000 mA）のスキャン IC が ある。アドレス IC は，C/DMOS（Complementary/Dou- 図２ SOI 基板上に形成した IGBT の断面構造 ble Diffused MOS）技術，スキャン IC は SOI 基板を用い た IGBT デバイス技術を用いて製品化を行っている。今回， E るので，参照いただきたい。 ２.１.３ AFIC C G フィールド酸化膜 新たに開発した PDP ドライバ IC を別稿にて紹介してい n+ p+ p ベース ゲート酸化膜 p+ n- バッファ 富士電機では光学センサ技術応用製品として，カメラ用 AFIC も手がけている。カメラ市場は従来の銀塩カメラか n-ドリフト ら，DSC へ急速にシフトしている。DSC のシャッタレ SiO2 リーズタイムの短縮を図るため，市場では富士電機製 AFIC が搭載され始めている。この流れを加速すべく，新 基板 製品開発を行っているが，小型化，低価格化要求にいかに 147（ 5 ） 富士時報 富士電機の IC の現状と展望 Vol.76 No.3 2003 ２.２.２ 設計技術 図３ トレンチ横型パワー MOSFET（TLPM）の断面構造 IC 設計技術においては，高集積化，高機能化，短納期 D 設計などの要求に応えるため，自動設計システムの構築， ドレイン ポリシリコン S S 高精度シミュレーション技術の開発，設計資産の再利用な どを進めている。特に，富士電機の最重要製品である電源 p+ IC のようなアナログ IC に対しては，アナログマクロセル pベース n+ C gd2 チャネル ライブラリ，アナログ回路設計検証技術，アナログ自動マ スクレイアウト設計技術などを開発し，電源 IC の高精度 化，高機能化，短納期開発に寄与している。詳細は本特集 号の別稿「アナログ IC 設計技術」にて紹介する。 ゲート ポリ シリコン C gd1 nドレイン 酸化膜 n+ドレイン n-ドレイン また，ディジタル系のトップダウン設計環境も構築して p- ボディ おり，前述のアナログ設計環境と合わせ，ディジタル・ア ナログ混載設計技術の高度化を実施している。さらに，テ スト自動設計技術の開発なども行っており，今後ますます p- 基板 高度化が予測される携帯機器用システム電源 IC などの開 発に対応可能な設計環境の構築を推進している。 デバイス技術をさらに発展させていく。具体的には，本特 今後の展望 集号の別稿「低オン抵抗トレンチ横型パワー MOSFET 集 積化技術」で紹介しているようなユニークな技術を今後と 富士電機では，今後とも高耐圧技術と CMOS アナログ 。 も開発し，製品に適用していく（図３参照） 技術を中核技術とし，さらにインテリジェンスを加え，電 源 IC を中心として市場の要求に対応した特徴ある製品を あとがき 開発していきたいと考えている。 電源 IC 分野においては，これからますます深刻化が予 電源 IC を中心に，富士電機の IC の現状と展望を述べ 想される環境問題に対応していくため，低消費電力化・高 た。今後とも富士電機では，高耐圧と CMOS アナログ技 効率化が最重要課題となってくる。富士電機ではこの課題 術を中心に独自技術に磨きをかけ，顧客満足度を向上させ に対し，電力変換効率の高いスイッチング方式を主力方式 ることのできる製品を提供していく所存である。 として取り組み，今までにコア技術として構築した高耐圧 低消費電力 PWM スイッチング技術をさらにブラッシュ アップさせ，この技術を有効利用したパワーマネジメント 技術を創出し，高精度でインテリジェントな電源 IC を開 発し，製品化していく。 また，プロセス・デバイス技術については，低オン抵抗 148（ 6 ） 参考文献 （1） 鹿島雅人ほか．CMOS 力率制御用電源 IC．富士時報． vol.74，no.10，2001，p.551- 553． （2 ） 古森敏夫．富士電機の IC の現状と展望．富士時報．vol.74， no.10，2001，p.547- 550． 富士時報 Vol.76 No.3 2003 起動素子付き低待機電力対応電源 IC 丸山 宏志（まるやま ひろし） 城山 博伸（しろやま ひろのぶ） 園部 孝二（そのべ こうじ） まえがき を未接続（NC）端子にして高電圧対策としている。 図１に製品の外観，図２にチップ写真を示す。 IC の主な特徴は以下のとおりである。 近年，地球温暖化が世界的な問題としてクローズアップ され，電気製品全般での省エネルギー化が重要となってい （1） 500 V 耐圧の JFET（Junction Field Effect Transis- る。特に常時コンセントに接続されるテレビ，AV 製品， tor）を内蔵し，IC 起動時は VH 端子から VCC 端子へ OA 機器，ノートパソコンの AC アダプタなどでは実際に の充電電流を供給し，スイッチング動作状態になれば， 使用している時間より，使用されずに待機状態となってい 高圧系からの起動電流をオフして損失を低減する。 る時間の方が圧倒的に長いのが実態であり，全体的にみれ 起動時：3 mA（電源入力電圧 VCC ＝ 0 V）∼ ば待機時に消費する電力の方が大きな比率を占めている。 250 µA（VCC ＝ 15 V） このため待機電力の低減に各メーカーの努力が続けられ， 現在では，製品によって待機電力 300 mW 以下，100 mW 図１ 製品の外観 以下といった仕様の電源設計が要求される場合が多くなっ ている。 富士電機では商用交流電源（100 V，240 V）を直流電源 に変換する AC-DC コンバータ用の制御 IC として，低消 費電力化に有効な高耐圧 CMOS（Complementary Metal Oxide Semiconductor）プロセスを用いた製品を開発して きた。 今回は，さらに低待機電力対応の機能を強化した８ピン のカレントモード PWM（Pulse Width Modulation）制御 IC「FA5506P/N」シリーズを開発したので，その概要を 図２ FA5506 のチップ写真 紹介する。 製品の概要 ２.１ 特 徴 富士電機では，30 V 耐圧の CMOS プロセスを使用し， 外付けのパワー MOSFET（Metal Oxide Semiconductor Field Effect Transistor）を駆動するタイプの AC-DC 電 源制御 IC を系列化してきた。 今回の開発品では，待機電力対応として 500 V 耐圧の起 動素子を内蔵し，また軽負荷時に発振周波数を下げる機能 を取り入れている。 パッケージ外形は DIP（Dual Inline Package）と SOP （Small Outline Package）の 2 種類を用意し，ピン配置は， ８ ピンに高圧系の起動素子（VH）端子を設定し，7 ピン 丸山 宏志 城山 博伸 園部 孝二 スイッチング電源制御 IC の開発 スイッチング電源制御 IC の開発 スイッチング電源制御 IC の開発 に従事。現在，松本工場 IC 第一 に従事。現在，松本工場 IC 第一 に従事。現在，松本工場 IC 第一 開発部。 開発部。 開発部。 149（ 7 ） 富士時報 起動素子付き低待機電力対応電源 IC Vol.76 No.3 2003 動作時：10 µA VCC 端子電圧が上昇し，スイッチング動作状態の場合 （2 ） FB 端子電圧（二次側からのフィードバック電圧）で は，オンオフ信号が L レベルとなり，MN1 をオン状態に 軽負荷時を判定し，発振周波数を異音防止・リプル対策 する。このときは，Q1 のベース電流を MP2，MP3，MN1 のためリニアに低下させることで，電源のスイッチング 側へ吸い込み npn トランジスタをオフさせて，VCC 端子 損失を低減させる。 への供給をカットする。このとき抵抗 R2 は約 2 MΩの大 最低発振周波数＝約 1.5 kHz きな抵抗値を持つため，VH 端子からの流入電流は 10 µA （3） 通常動作時の発振周波数は，今回の開発品では内部で 程度に抑えられる。 設定され外付け部品での調整はできないため，発振周波 数の違う 3 機種を系列化した。最大オンデューティは ２.３ 周波数低減回路 図３で FB 端子からダイオードを通した電圧レベルが抵 80 ％に設定している。 FA5506：130 kHz，FA5507：100 kHz，FA5508：60 kHz 抗を通して IS コンパレータ（IScomp）に入力されるとと （4 ） VCC 端子はヒステリシス特性を持つ低電圧誤動作防 もに，1 MΩ，5 pF のフィルタを通して発振器（OSC）に 止（UVLO：Under Voltage Lock-Out）回路を内蔵し ている。 入力される。この発振器内部の回路を図５に示す。 発振器では VCO 入力の電圧をアンプ（AMP1）で増幅 し，FB 端子電圧が 1 V のときに AMP 1 の出力が 2.5 V に 14.8 V オン/9 V オフ （5） IS 端子は外部 MOSFET の電流をモニタする端子で， 最大入力レベルは 500 mV である。オン時のノイズ誤動 なるように設定されている。AMP 2 は，AMP 1 出力と 2.5 V の低い方の電圧をバイアス抵抗（Rbias）に発生させ， 作を防止するためブランキング時間を 400 ns に設定し このとき流れる電流（Ibias）が発振器の周波数可変をコン ている。 トロールする。 （6 ） 過負荷，VCC 端子の過電圧，ラッチ遮断，ソフトス タートなど各種保護機能を内蔵している。 また，カレントミラー回路（MP1）で Ibias と同じ電流 値の電流源を作り，さらに定電流源（I_fmin）で示した発 振周波数で 1.5 kHz に相当する分の電流を加算したものを， カレントミラー回路（MN1）に流し，発振器（OSC）の ２.２ 起動回路 VH 端子から接続される JFET は，AC 入力を整流した タイミングコンデンサの充電電流として供給する。 高圧ラインから直接接続される。このドレイン部分が 500 このため，FB 端子の電圧が低下した場合の発振周波数 V 耐圧構造の素子である。この JFET のピンチオフ電圧 は FB ＞ 1 V では通常の発振周波数，FB ＜ 1 V でリニア は 25 V となっているため，JFET のソースはこの電圧以 図４ 起動回路 上には上昇しないのが特徴である。 図３ に IC 全体のブロック図を， 図４ に起動回路部分を 示す。JFET から電流調整用の p チャネル MOS（MP1） JFET D1 VCC Q2 を通してダーリントン接続の npn トランジスタ（Q1，Q2） VH R3 が接続される。この部分が起動回路のスイッチ動作をする。 R1 起動時はオンオフ信号が H レベルとなり MN2 はオン， MN1 はオフとなる。そのため抵抗 R2 を通して npn トラ MP1 R2 Q1 MP4 MP2 Vbias ンジスタ Q1 にベース電流が流れ npn トランジスタはオン MP3 となり VCC 側へ電流が供給される。 オンオフ 図３ 回路ブロック図 MN2 MN1 CS(1) JFET 5Vreg ラッチ VCC 5V 8 A/4 A + 5V REF ENB off 1mA START 8.3V/7.5V + UVLO OVP + - 4.5V/3.6V 28V FB (2) + 過負荷 1MΩ 5pF + - 4V + OSC MP1 5Vreg P1 300kΩ 100kΩ X1 ENB OUTPUT OSC Q VCO T fout TRG Q CLR 0.33V S + 100kΩ 2.7kΩ OUT (5) VCO AMP1 2.5V AMP2 + - ブランキング 60kΩ 20kΩ 図５ 周波数可変回路（発振器） VCC (6) 14.8V/9V 2.8V 7.4 kΩ UVLO VH (8) 0.5V - IScomp Rs C1 P5 N5 S FF Q R QB C2 2.4V + - Rf COMP_on MN1 Q 150（ 8 ） COMP_off 0.6V + P4 Rbias GND (4) P3 I_fmin + + - N4 Q FF R QB 5V制御ブロック IS(3) P2 fout 富士時報 起動素子付き低待機電力対応電源 IC Vol.76 No.3 2003 に周波数は低下し，最後は 1.5 kHz まで低下しそのまま維 持される。 ４.２ 軽負荷時周波数低減機能 発振器は，オン期間用とオフ期間用の 2 系統の充放電回 路をフリップフロップを使って交互に切り換えることで動 定格負荷時のスイッチング波形を図７に，無負荷の場合 を図８に示す。定格負荷時には 130 kHz で動作しているが， 作し，コンパレータのレベルを，4：1 に設定することで 無負荷時には発振周波数が低下し，約 1.5 kHz で動作して 最大デューティを 80 ％に設定している。 いることが分かる。また，出力電力と発振周波数の関係を 図９に示す。軽負荷になると発振周波数が徐々に低下して 従来 IC との電源回路の比較 いる様子が分かる。 FA5506 は，従来外付け回路で構成していた起動回路や 過電圧保護回路など，多くの機能を IC 内部に取り込んで いる。FA5506 を使用して，一般的な電源回路を構成した ４.３ 軽負荷時の効率改善 軽負荷時の効率改善効果を確認するため，従来型の IC を同じ評価用電源に搭載し，特性の比較を行った。 場合の回路図と，これに対し代表的な従来型の電流モード 比較に使用した IC は，起動回路および周波数低減機能 制御 IC である FA13842 を使用して，ほぼ同じ機能を実 を内蔵していないが，その他の特性はほぼ同等のものであ 現した場合の回路図を図６に示す。従来型の回路図の中で， る。また起動回路としては，一般的に使用される抵抗のみ 太線で囲った部分が今回 FA5506 に取り込んだ部分である。 とした。このため従来の IC の場合には，IC が起動した後 両者を比較して分かるように，FA5506 を使用した場合， も常時損失が発生している。 IC 周辺の回路を非常にシンプルに構成できる。実際，両 入力が AC 240 V の場合の効率特性を図１０に示す。出力 者の回路図を比較すると，19 点の部品が削減できている。 電力が大きい部分では，どちらの IC も同じ発振周波数で この結果，IC 周辺部分の省スペース化に寄与し，電源 動作しており，また起動回路で発生する損失も出力電力に セットの小型化にも効果が期待できる。 比べ十分小さいため，効率にはほとんど差が見られない。 これに対し出力電力が小さくなると，FA5506 の場合， 電源回路への応用 効率が大きく改善しており，最大で約 40 ％の効率改善を 実現できている。これには大きく二つの要因が考えられる。 一つは，FA5506 の場合，軽負荷時にスイッチング周波 ４.１ 評価用電源 この IC を使った場合の電源回路としての特性を確認す るため，実際に電源を作成し，その特性を確認した。 作成した電源の主な仕様は以下のとおりである。 数が低下することにより，スイッチングロスが削減できて いることが挙げられる。 もう一つは，起動回路の効果である。従来の IC では， （1） 入力電圧：AC 80 ∼ 264 V，50/60 Hz 起動回路として抵抗を用いた。この抵抗で発生する損失は （2 ） 出力：DC 5 V，25 W 比較的小さいものではあるが，軽負荷時にはこの損失の比 （3） 保護機能：過負荷ラッチ，過電圧ラッチ，過電流制限 率が大きくなり無視できなくなってくる。これに対し FA （4 ） 使用 IC：FA5506（定格時発振周波数：130 kHz） 5506 では，IC が動作している間はこの起動回路で発生し ている損失をほぼゼロとすることができるため，効率を改 図６ 電源回路の比較 + + + + 起動回路 電流検出フィルタ 過電圧保護 FA5506 FA13842 1 8 1 8 2 7 2 7 3 6 3 6 4 5 4 5 + + 発振器 スロープ補償 (a) FA5506の場合 (b) 従来型（FA13842）の場合 151（ 9 ） 富士時報 起動素子付き低待機電力対応電源 IC Vol.76 No.3 2003 図７ 定格負荷時のスイッチング波形（入力 AC 240 V） 図１０ 効率特性（入力 AC 240 V） MOSFETドレイン電圧 （100 V/div） 80 FA5506 効率（％） 60 40 従来型 20 0 0.001 0 0.1 10 出力電力（W） 130 kHz 1,000 2 s/div 図１１ 無負荷時の入力電力 図８ 無負荷時のスイッチング波形（入力 AC 240 V） 500 MOSFETドレイン電圧 （100 V/div） 入力電力（mW） 400 300 従来型 200 FA5506 100 0 50 0 100 150 200 入力電圧（V ac） 250 300 1.5 kHz 200 s/div だまま，これを利用するセット側を動作させていないよう な場合に見られる。つまり，無負荷時の入力電力はすべて 図９ 発振周波数特性 損失となり，省エネルギーの観点からは，この無負荷時の 入力電力を削減することも大きなポイントとなる。 140 結果を図１１に示す。ほぼ全入力電圧範囲で 70 ％以上， 発振周波数（kHz） 120 最大で約 85 ％の損失を削減できている。この結果，無負 荷時の入力電力を AC 100 V の場合には 48 mW，AC 240 100 AC100V V の場合には 75 mW に抑えることができ，全入力電圧範 80 囲で無負荷時の入力電力を 100 mW 以下に収めることが AC240 V 60 できた。 40 あとがき 20 0 0 5 15 10 出力電力（W） 20 25 起動素子付きの低待機電力対応電源 IC について紹介し た。この分野は今後もさらに低消費電力化の要求が厳しく なってくることが予想されるため，さらなる機能強化・使 善することができた。 ４.４ 無負荷時の入力電力 無負荷時の入力電力の比較を行った。電源回路での無負 荷の状態は，例えば AC アダプタをコンセントに差し込ん 152（10） いやすさを追求した製品を開発していく所存である。 参考文献 （1） 丸山宏志．軽負荷時省電力機能付 PWM 制御 IC．富士時 報．vol.73，no.8，2000，p.427- 431． 富士時報 Vol.76 No.3 2003 液晶モニタ用 3 チャネル DC-DC コンバータ制御 IC 藤井 優孝（ふじい まさなり） まえがき 図１ FA7711V の外観 マルチメディア化の進行に伴い，電子機器においても軽 薄短小，低消費電力化の傾向があり，表示機器分野ではこ れらの特徴を生かした液晶モニタが従来の CRT から急速 に置き換えられている。 現在，小型の表示機器では CRT から液晶モニタへの置 換えが一般的となっているが，今後表示機器の大型化に伴 い，軽薄短小・低消費電力である大画面液晶モニタへの ニーズはますます高まると予想される。一方，普及の促進 には低価格化が重要なアイテムとなっている。 一般的に液晶モニタの駆動には昇圧・降圧そして極性反 転の 3 種類の電圧が必要であり，液晶モニタへの入力電圧， その駆動に必要な電圧構成および電源シーケンスは各モニ 単に構成することができる。 FA7711V の特徴は次のとおりである。 タメーカーや機種により異なっている。このため，より一 （1） 大容量パワー MOSFET（Ciss ＝ 2,000 pF 程度）を直 層汎用性の高い電源 IC が液晶モニタメーカーからは求め 接駆動可能（ピーク出力電流＋ − 800 mA）なため，高速 スイッチングにより高効率化が可能 られている。 富士電機ではこれまでも液晶モニタ用の電源 IC を系列 製品化してきたが，上述の課題を解決するために，このた び新系列として大画面液晶モニタ用電源を構成するうえで， 外 付 け パ ワ ー MOSFET（ Metal Oxide Semiconductor Field Effect Transistor）駆動用バッファが不要である３ （2 ） 降圧，昇圧，極性反転およびフライバック回路が構成 可能な 3 チャネル PWM 制御出力内蔵 ™チャネル１ p チャネル MOS 駆動専用（降圧回路） ™チャネル 2，チャネル 3 チャネルの PWM（Pulse Width Modulation）方式スイッ n チャネル MOS/p チャネル MOS 駆動切換（昇圧，降 チング電源制御 IC「FA7711V」を開発・製品化したので， 圧，極性反転） 。OUT2 と OUT3 とは互いに逆相。極性 ここにその概要を紹介する。 切換は極性切換端子にて個々に設定 （3） 広い動作電源電圧範囲： 4.5 ∼ 15 V 製品の概要 （4 ） 200 ∼ 800 kHz の高周波動作が可能で，タイミング抵 抗のみで動作周波数の設定が可能 図１に FA7711V の外観を示す。 （5） 基準電圧：3.70 V（精度＋ −１％） （6 ） CMOS プロセスにより低消費電流（動作時 7 mA） ２.１ IC 全体の特徴 今回，開発製品化した FA7711V は大型の液晶モニタ用 電源制御 IC で，大容量パワー MOSFET を直接駆動でき るため，従来必要であった外付けパワー MOSFET 駆動用 （7） 各チャネル独立のソフトスタート回路と最大デュー ティ設定が可能 （8） 各チャネル独立のタイマ・ラッチ式出力短絡保護回路 内蔵 のバッファが不要となる。また，3 チャネルの PWM 制御 （9） 低電圧誤動作防止回路内蔵 出力端子を内蔵しているため液晶モニタに必要な電源を簡 （10） 小型・薄型の TSSOP-24 ピンパッケージ（取付け高 藤井 優孝 りん酸形燃料電池発電装置の開 発・設計を経て，スイッチング電 源制御 IC の開発・設計に従事。 現在，松本工場 IC 第一開発部。 153（11） 富士時報 液晶モニタ用 3 チャネル DC-DC コンバータ制御 IC Vol.76 No.3 2003 さ最大 1.20 mm） 出力の極性切換は極性切換端子（SEL）にて設定する。 また，チャネル 2 とチャネル 3 とは逆相となっており，電 ２.２ 動作説明 源を駆動する際の入力電源の負荷を分散することにより入 図２に FA7711V の内部ブロック図を示す。また，各部 力リプルの低減ができる。 の動作について以下に述べる。 （2 ） 最大デューティ設定 （1） PWM 制御部 昇圧回路および極性反転回路駆動の場合は外付けパワー MOSFET のフルオンによる電源入力とグラウンド間の短 各チャネルとも誤差増幅器の非反転入力端子（IN＋） にて外部から 1.3 ∼ 2.3 V の範囲内で個々に基準電圧を入 絡を防止するために最大デューティを制限する必要がある。 力設定することが可能である。 このため，各チャネルともソフトスタート端子（CS）に て 1.3 ∼ 2.3 V の範囲内で入力し，最大デューティを設定 することができる。 図２ FA7711V の内部ブロック図 （3） ソフトスタート回路 (4) VREF (18) VCC (16) (14) (11) CS3 CS2 CS1 各チャネルとも独立したソフトスタート回路にて起動時 ソフト スタート と電源出力電圧のオーバシュートを防止することができる。 にデューティサイクルを徐々に広げ，入力電源の突入電流 基準電源 UVLO ソフトスタート端子（CS）には内部電流源を内蔵してい PVCC (2) RT 三角波 発振器 (6) IN1+ (7) IN1(8) FB1 (21) IN2+ (20) IN2 (19) FB2 (24) IN3+ (23) IN3(22) FB3 PWM コンパレータ1 誤差増幅器1 + PVCC + - p ドライバ - 誤差増幅器2 - + n/p ドライバ + - 回路にて個々の誤差増幅器の出力電圧異常を監視し，ある PGND PVCC PWM コンパレータ3 誤差増幅器3 PGND タイマ・ ラッチ （充電式） 一定の遅延時間経過後，IC 出力を停止する。この遅延時 間の設定は内部に電流源を内蔵しているタイマ・ラッチ用 コンデンサ接続端子（CP）にて設定することが可能であ (15) OUT3 (3) SEL3 (10) PGND - FB検出 各チャネルとも独立したタイマ・ラッチ式出力短絡保護 (13) OUT2 (5) SEL2 n/p ドライバ + - （4 ） タイマ・ラッチ式出力短絡保護回路 (12) OUT1 PGND PVCC PWM コンパレータ2 + るため外部にコンデンサを接続して使用する。 (17) PVCC PGND る。 （5） 低電圧誤動作防止用回路 電源入力端子（VCC）および基準電圧出力端子（VREF） の電圧が低下（3.3 V 以下）するとすべてのチャネルの出 GND (9) CP (1) 力を停止する。 図３ FA7711V の応用回路例 4.7 V in 8∼14V (4.5∼8V) H SC802-04 15V/800mA (10V/800mA) + + 22 F (OS-CON) 2kΩ 13kΩ 5.1kΩ 36kΩ (3kΩ) (12kΩ) (2.7kΩ) (15kΩ) 150kΩ 0.1 100 kΩ 100kΩ 0.1 F SC802-04 150kΩ 22 1 4.7 H 23 22 21 IN3- FB3 IN2+ 20 IN2 - H 3.3V/300mA 19 18 17 16 15 14 13 FB2 VCC PVCC CS3 OUT3 CS2 OUT2 + 120 SC802-04 FA7711V CP 1 RT 2 SEL3 3 9.1 kΩ VREF SEL2 IN1+ IN1- FB1 GND PGND CS1 OUT1 4 5 6 7 8 9 10 11 12 33 kΩ 2.2 F 39kΩ 20kΩ 154（12） F F 47 24 IN3+ -10V/50mA ( -7.5V/50mA) F 13kΩ 100kΩ 0.1 F F 富士時報 液晶モニタ用 3 チャネル DC-DC コンバータ制御 IC Vol.76 No.3 2003 図５ 4.5 ∼ 8 V 入力電圧の電力変換効率データ （560 kHz スイッチング） （560 kHz スイッチング） 100 100 95 95 90 90 効率（％） 効率（％） 図４ 8 ∼ 14 V 入力電圧の電力変換効率データ 85 85 80 80 75 75 70 6 8 10 12 電源入力電圧 V cc（V） 14 70 16 （6 ） 三角波発振器 4 5 6 7 電源入力電圧 V cc（V） 8 9 チャネル３：昇圧（10 V/800 mA） 三角波発振器の発振周波数はタイミング抵抗接続端子 この場合の電力変換効率を図５に示す。入力電圧が低い （RT）に 28 ∼ 6 kΩの抵抗を接続することで 200 ∼ 800 ことにより，ラインの電流増加による構成素子抵抗分の電 kHz の間で任意に設定できる。三角波の振幅は 1.3 ∼ 2.3 V 力損失増大のために入力電圧 8 V 以上の場合よりも効率は であり，各チャネルの PWM コンパレータの基準電圧と 低下するが，89 ∼ 91 %と比較的高い効率となっている。 して供給されている。 あとがき 応用回路例 液晶モニタ用電源制御 IC である FA7711V の概要を紹 図３に FA7711V の応用回路例を示す。入力電圧範囲が 変わることで出力電圧が変わり，出力電圧の検出抵抗の回 介した。 現在，表示機器の分野ではモニタサイズの大小によらず， 路定数が変更となる。入力電圧が 8 V 以上の場合，電源の 従来の CRT モニタから液晶モニタへの置換えが急速に進 入出力条件は以下のとおりである。 み，電源の小型・薄型化およびこれに伴う低消費電力化の （1） 入力電圧（Vin）８∼ 14 V 要求が高まっている。一方，液晶モニタの低価格化要求に （2 ） 出力電圧（Vout） より，IC の外付け部品の削減が電源の低コスト化に対し チャネル１：降圧（3.3 V/300 mA） 重要なアイテムとなっている。富士電機ではこうした市場 チャネル２：極性反転（−10 V/50 mA） 要求に応えるべく，今後パワー MOS 内蔵化など液晶モニ チャネル３：昇圧（15 V/800 mA） タ用電源制御 IC のさらなる系列化を進めていく所存であ この場合の電力変換効率（＝出力電力/入力電力）を図 る。 ４に示す。出力部の高速スイッチングにより IC での損失 を抑えることで 91 ∼ 93 ％の高い効率を実現している。 入力電圧が 8 V 以下の場合，電源の入出力条件は以下の とおりである。 （1） 入力電圧 4.5 ∼ 8 V （2 ） 出力電圧 チャネル１：降圧（3.3 V/300 mA） チャネル２：極性反転（−7.5 V/50 mA） 参考文献 （1） 山田谷政幸．LCD パネル用電源 IC．富士時報．vol.74， no.10，2001，p.561- 563． （2 ） 野村一郎．1 チャネル CMOS DC- DC コンバータ制御 IC． 富士時報．vol.73，no.8，2000，p.432- 435． （3） 遠藤和弥．6 チャネル DC- DC コンバータ用 IC．富士時報． vol.71，no.8，1998，p.438- 441． 155（13） 富士時報 Vol.76 No.3 2003 1.8 V 起動 2 チャネル DC-DC コンバータ制御 IC 野村 一郎（のむら いちろう） 中橋 保徳（なかはし やすのり） まえがき ブロック図を示す。特徴は次のとおりである。 （1） 起動直後から制御回路切換なしで電源入力 1.8 ∼ 10 V ディジタルスチルカメラなどの携帯機器では，軽量化や の広範囲（起動後は 1.5 V まで）で動作可能 連続動作長時間化に対応し，待機時および動作時の低消費 一般的に電源入力 1.5 V の低電圧動作可能な電源 IC で 電力化，バッテリー搭載数低減のための低電圧動作，部品 は電源出力確立後には高精度の周波数動作になるが，起動 の小型化・削減の重要性が従来にも増して高まっている。 直後は周波数などが低精度の起動回路で動作せざるを得な い欠点がある。 富士電機ではこれらの要求に応え，電源入力 1.8 ∼ 10 V 動 作，低消費電力化に向けたパワー MOSFET（Metal 本 IC では起動時から定常時まで制御回路の切換なく周 Oxide Semiconductor Field Effect Transistor）の直結駆 波数やパルス幅制御回路が常に高精度で動作するため，電 動，待機時の低消費電流，厚さ 0.95 mm 小型パッケージ への搭載を達成した２チャネル出力 DC-DC コンバータ制 源回路設計がしやすい構成となっている。 （2 ） 高精度基準電圧内蔵：電源出力電圧設定用エラーアン プ反転入力 IN1-，IN2-端子しきい値電圧 0.5 V＋ −1 ％， REF 端子出力電圧 1.4 V＋ 1.2 ％ − 御 IC「FA7715J」を製品化したのでここに紹介する。 製品の特徴 （3） パワー MOSFET を直結駆動可能（ピーク＋ − 150 mA） チャネル 1 は npn トランジスタまたは n チャネル MOS FA7715J は，電源の出力数が比較的少ない機器，変圧 FET 駆動，チャネル 2 は SEL 端子がローレベル（0 V） 器などを使用して多出力電源の回路簡素化を図る機器を対 で npn トランジスタまたは n チャネル MOSFET 駆動， 象に， 2 チャネル出力制御用として開発した。図１に内部 SEL 端子がハイレベル（1.1 ∼ 1.7 V）で pnp トランジス タまたは p チャネル MOSFET 駆動が可能である。 図１ 内部ブロック図 （4 ） 動作周波数範囲が広い：50 kHz ∼ 1MHz （5） 低待機電流を実現：標準 7 µA，最大 20 µA ON/OFF1 REF CP IN1- FB1 CS1 VCC OUT1 16 15 14 13 12 11 10 9 （6 ） 最大デューティサイクル 88 ％（標準）に内部固定 基準 電圧 0.5V 1.4V BIAS 1V BIAS 70kΩ S.C.DET + - 0.5V ｴﾗｰｱﾝﾌﾟ2 + - 圧回路構成の場合の昇圧比を約５倍まで確保でき，種々の 電源入出力仕様に幅広く対応できる。 （7） 各チャネルごとにオンオフ制御可能 PWM ｺﾝﾊﾟﾚｰﾀ2 + + 極性選択 + 1.6 Ａ Dmax OSC することで電源入力と接地の短絡防止を図るとともに，昇 S.C.P + 0.6V/ 0.2V 1.4V UVLO 時比率（デューティサイクル）最大値を 100 ％より小さく + + + PWM ｺﾝﾊﾟﾚｰﾀ1 Dmax 1.6 Ａ ON/OFF 外付けトランジスタ駆動（OUT1，OUT2 端子）のオン 1.4V 60kΩ ｴﾗｰｱﾝﾌﾟ1 + 60kΩ 70kΩ 1.6 Ａ ON/OFF1，2 端子を 0.3 V 以下でオフに，1.2 V 以上の SW 低入力信号でオンとなるため，CPU から直接制御可能で あり，電源出力の起動シーケンス設定が容易である。 1.4V 1 2 3 4 5 6 7 8 ON/OFF2 RT IN2 - FB2 CS2 SEL GND OUT2 SEL=0Vで SWがオン UVLO：低電圧誤動作防止回路，OSC：発振器，PWM：パルス幅変調， BIAS：バイアス電流源，Dmax：最大デューティサイクル設定電圧， S.C.DET：短絡検知コンパレータ，S.C.P：短絡保護用コンパレータ， SW：スイッチ （8） 各チャネルごとにソフトスタート時間を設定可能 CS1，CS2 端子とも−1.6 µA の微小ソース電流による充 電のため，比較的小容量のコンデンサを使用できる。 （9） 低電圧誤動作防止回路内蔵 電源入力（VCC 端子）電圧に対し，スイッチング動作 野村 一郎 中橋 保徳 DC- DC コンバータ用，AC- DC スイッチング電源制御 IC の開発 コンバータ用などの電源制御 IC に従事。現在，松本工場 IC 第一 の開発に従事。現在，松本工場 開発部。 IC 第一開発部プリンシパルエン ジニア。 156（14） 富士時報 1.8 V 起動 2 チャネル DC-DC コンバータ制御 IC Vol.76 No.3 2003 図２ FA7715J の外観 図３ バイポーラトランジスタ駆動の応用回路例 1kΩ 7.5kΩ 1.5kΩ 1.8∼4 V（過渡動作：1.5∼4 V） ON/OFF ON/OFF1 IN1- CP REF 16 15 14 CS1 FB1 13 12 VCC 11 5 V/ 100 mA OUT1 9 10 Q1 FA7715J 10 V/ 20 mA 1 ON/OFF2 2 4 3 IN2 - RT FB2 5 6 CS2 SEL 7 8 OUT2 GND Q2 6.2kΩ 1kΩ 18kΩ 1kΩ ON/OFF 表１ FA7715Jの主要仕様 仕 様 項 目 機 能 2チャネル出力スイッチング 電源制御 電源電圧 1.8∼10 V （起動後は1.5 Vまで動作） 図４ MOSFET 駆動の応用回路例 ON/OFF1 16 15 14 IN1- FB1 13 CS1 12 VCC 11 14 V/ 100 mA OUT1 10 9 Q3 FA7715J オフ：−0.3∼0.3 V オン：1.2∼5.5 V Q4 1 −1.6 A（標準） ソフトスタート用CS1/CS2ソース電流 ON/OFF2 0.6 V/0.2 V（標準） 2 RT 4 3 IN2 - FB2 6.2kΩ ON/OFF 1kΩ 6 5 CS2 SEL 7 GND 2 V/ 300 mA 8 OUT2 1.1∼1.8 V 3kΩ −1.6 A（標準） CP端子ソース電流 待機時消費電流 7 A（標準） 動作時消費電流 2.4 mA（標準） パッケージ CP REF ±150 mA MOSFET駆動電流 タイマ・ラッチ短絡保護用CP端子 ラッチしきい値/解除しきい値 4∼12 V 50 kHz∼1MHz 動作周波数 ON/OFF1，ON/OFF2端子入力電圧 27kΩ 1kΩ ON/OFF SON16（厚さ最大0.95 mm） 製品概要と応用回路例 FA7715J の応用回路例を図３，図４に示す。 図 ３ は npn トランジスタ駆動の昇圧チョッパを 2 回路 の開始と停止のしきい値電圧をおのおの 1.55 V（標準）と 構成とした例であり，電源の入出力仕様は入力 1.8 ∼ 4 V 1.30 V（標準）としてヒステリシスを設け，乾電池 2 本レ （起動後は 1.5 V まで動作） ，出力は 2 系統で定格 5V/100 ベルの電圧まで電源リプルに対して安定動作が可能である。 （10） タイマ・ラッチ短絡保護回路内蔵 mA と 10V/20mA である。 OUT1 端子（9 番ピン）は ON/OFF1 端子，OUT2 端子 −1.6 µA の微小ソース電流による充電のため，比較的容 （8 番ピン）は ON/OFF2 端子にわずか 1.2 V 以上の低入 量値の小さいコンデンサを使用できる。また，ラッチ（ス 力信号の印加でスイッチングを開始できる。同印加のタイ イッチングの完全停止）と解除をおのおの 0.6 V/0.2 V と ミング設定により，各チャネル，すなわち OUT1 端子， してヒステリシス電圧を 0.4 V と大きくすることによりノ OUT2 端子で駆動する電源出力系の起動シーケンスを任 イズに対し安定したラッチ動作が得られている。 意に設定可能である。 保護動作のリセットは，ON/OFF1 端子と ON/OFF2 各電源出力系のスイッチング開始後の立上り時間は， 端子の電圧をともにローレベルにしたときのみ機能する CS1 端子，CS2 端子に接続のコンデンサ容量値により各外 CP 端子電圧の内部プルダウンで行う。 付け npn トランジスタのオン時比率を徐々に広げる時間 このため，出力短絡により VCC 端子電圧の過渡的な急 （ソフトスタート時間）を調整して設定可能である。 低下で低電圧誤動作防止回路のしきい値近傍の電圧になっ 過負荷や出力短絡などの異常により，電源出力電圧が設 ても短絡保護機能がリセットされず正常に機能するメリッ 定値に対し低下し一定時間経過した場合，タイマ・ラッチ トがある。 短絡保護回路が働き，スイッチング機能を完全に停止する。 （11） 小型・薄型の SON（Small Outline Non-lead）16 ピン パッケージを採用〔リードピンを含む外形：最大 5.4 × 4.7 × 0.95（mm） 〕 図２に FA7715J の外観を，表１に主な仕様を示す。 上記の一定時間，すなわちタイマ・ラッチ遅延時間は， CP 端子に接続するコンデンサの容量値で適宜設定できる。 なお，図３の npn トランジスタを n チャネル MOSFET に置き換える場合は，同 MOSFET のゲート駆動電圧を十 157（15） 富士時報 1.8 V 起動 2 チャネル DC-DC コンバータ制御 IC Vol.76 No.3 2003 分に確保するため，電源入力約 2.5 V 以上の印加が必要で あり，また，OUT1 端子，OUT2 端子と同 MOSFET ゲー ト電極の間は抵抗，コンデンサの接続なく直結が可能であ る。 図３，図４に対応した電力変換効率データをおのおの図 ７，図８に示す。 図７のバイポーラトランジスタ駆動の例では，電力損失 る。 図４は n チャネル MOSFET 駆動による昇圧チョッパ回 になる駆動電流の直流分が負荷電流の10 分の１程度のオー 路と p チャネル MOSFET 駆動による降圧チョッパ回路の ダーと比較的大きいことから，効率は 73 ∼ 77 ％程度と比 例であり，電源の入出力仕様は入力 4 ∼ 12 V，出力は 2 較的低くなっている。電源入力電圧上昇に伴い，電源入力 系統で定格 14 V/100 mA と 2 V/300 mA である。 電流低下のため IC 外付け主回路（npn トランジスタ，イ 図３に対し OUT2 端子の極性を変えるために SEL 端子 ンダクタ，ダイオード，電源出力の平滑コンデンサ）抵抗 に 1.1 ∼ 1.7 V の電圧を印加し p チャネル MOSFET 駆動 分による電力損失が減少する一方，npn トランジスタの とする。 ベース電流が上昇し電力損失増加の支配的な要素となる。 起動シーケンスやソフトスタートの設定は図３の場合と 同様である。 これらの電力損失減少・増加要素により，入力 2 V 近傍で 効率が最大となっている。 図３，図４の応用回路例に対応したスイッチング波形を 図８の MOSFET 駆動の場合，駆動電力がバイポーラト おのおの図５，図６に示す。npn トランジスタ Q1，Q2 の ランジスタの 10 分の 1 程度のオーダーと比較的小さいこ コレクタ電圧波形，および n チャネル/p チャネル MOS とから，約 84 ％の高効率を得ている。電源入力電圧上昇 FET Q3，Q4 のドレイン電圧波形に示すとおり，数十 ns に伴い，MOSFET を含む IC 外付け主回路抵抗分による の高速スイッチングを実現しており，本例の約 500 kHz の 電力損失は電源入力電流低下により減少する一方，MOS 高周波動作においてスイッチング損失を十分に小さくでき FET 駆動電力は増加するが，上記のとおり比較的小さい 値である。これらの電力損失減少・増加要素が打ち消し合 図５ バイポーラトランジスタ駆動例のスイッチング波形 （条件：電源入力 3 V，電源出力 5 V/100 mA，10 V/ い，入力電圧依存性の小さい効率特性となっている。 上記の例では MOSFET のオン抵抗を十分に下げる駆動 20 mA） 図７ バイポーラトランジスタ駆動例の電力変換効率 Q1コレクタ 5 V/div （条件：電源出力 5 V/100 mA，10 V/20 mA） 0V OUT1端子 5 V/div 0V 80 75 効率（％） Q2コレクタ 10 V/div 0V OUT2端子 0V 5 V/div 70 65 400 ns 60 0 2 1 4 3 5 電源入力電圧（V） 図６ MOSFET 駆動例のスイッチング波形 （条件：電源入力 8 V，電源出力 14 V/100 mA，2 V/ 300 mA） 図８ MOSFET 駆動例の電力変換効率 （条件：電源出力 14 V/100 mA，2 V/300 mA） Q3ドレイン 10 V/div 90 0V OUT1端子 10 V/div 0 V 効率（％） Q4ドレイン 10 V/div 85 0V 80 75 OUT2端子 10 V/div 0 V 70 400 ns 158（16） 0 5 10 電源入力電圧（V） 15 富士時報 1.8 V 起動 2 チャネル DC-DC コンバータ制御 IC Vol.76 No.3 2003 電圧が 2.5 V 以上程度であることを考慮して，電源入力 外付け部品の削減，高効率化など，電源仕様の向上に寄与 1.8 V 程度の低電圧動作に対しバイポーラトランジスタ駆 する制御方式の考案・採用が常に求められている。 動としたが，MOSFET 駆動しきい値電圧低下の方向で製 富士電機では今後もこれらの要求に応えるべく，独自の 品開発がされており，より低電圧動作に MOSFET が適用 有益なソリューションを提供する製品化を推進する所存で されていくと考える。このため，本 IC のように低電圧動 ある。 作と MOSFET 駆動が可能な制御 IC と低しきい値 MOS FET の採用により，今後は低入力電源の高効率化がさら に進展すると考える。 参考文献 （1） 野村一郎．1 チャネル CMOS DC- DC コンバータ制御 IC． 富士時報．vol.73，no.8，2000，p.432- 435． あとがき （2 ） 遠藤和弥．同期整流対応 6 チャネル DC- DC コンバータ制 御 IC．富士時報．vol.73，no.8，2000，p.436- 439． 携帯機器に適した電源入力 1.8V 起動が可能な 2 チャネ ル出力 DC-DC コンバータ制御 IC FA7715J の概要を紹介 した。この分野の制御 IC は機器のモデルごとに最適の チャネル数が必要になるとともに，パッケージの小型化， （3） 野村一郎，米田保．汎用 2 チャネル DC- DC コンバータ IC．富士時報．vol.74，no.10，2001，p.557- 560． （4 ） 山田谷政幸．LCD パネル用電源 IC．富士時報．vol.74， no.10，2001，p.561- 563． 159（17） 富士時報 Vol.76 No.3 2003 小型 5 チャネル DC-DC コンバータ制御 IC 山田谷 政幸（やまだや まさゆき） まえがき 表１ 主要特性 項 目 ディジタルスチルカメラを中心とした携帯型電子機器は 条 件 最小 標準 最大 単位 電源電圧範囲 2.5 10 V 近年急速に市場が拡大している。これらの電子機器は高性 三角波発振周波数範囲 200 500 1,200 kHz 能・多機能化が進んでいるが，同時に小型・軽量・薄型化， 基準電圧（誤差増幅器） 0.09 1.00 1.01 そして低価格化も顕著である。電子機器内部を構成する部 ソフトスタート時間 0∼100％ 内蔵最大デューティ 制限 DT＝GND時 80 85 90 ％ DT＝VREG時 65 70 75 ％ 1.9 2.1 2.3 V 15 23 Ω 7 11 Ω 2 10 4 6 品は多岐にわたり，これらが必要とする電圧の種類は多く なっているのが実情である。したがって，電子機器の電源 部分の基板に占める割合は比較的大きく，この削減要求が 次第に高まってきている。 低電圧誤動作防止動作 電圧 富士電機ではこれまでも携帯型電子機器向けに PWM OUT Hレベルオン抵抗 I out＝10 mA （Pulse Width Modulation）方式のマルチチャネル出力 OUT Lレベルオン抵抗 I out＝−10 mA DC-DC コンバータ制御 IC を数多く開発してきたが，今 待機電流 回これらの市場要求に応え，外付け部品を大幅に削減し 平均消費電流 36 ピン小型パッケージを採用した 5 チャネル出力 DC-DC 25 f osc＝500 kHz V ms A mA 〈注〉特に条件のない限り，電源電圧3.3 V，常温（25℃）における定格。 コンバータ制御 IC「FA7716R」を開発したのでここにそ の概要を紹介する。 る。 （1） 36 ピン QFN（Quad Flat Non-lead）パッケージ 特 徴 （2 ） 動作電圧範囲：2.5 ∼ 10 V リチウムイオン電池（1 セル・ 2 セル） ，ニッケル水素 今回開発した FA7716R はこれまで富士電機で開発して きた 5 チャネル出力 DC-DC コンバータ制御 IC で構成で きる電源回路と等しい機能を維持しつつ，外付け部品の内 電池（4 セル） ，アルカリ乾電池（4 セル）に対応 （3） 発振周波数：200 kHz ∼ 1.2 MHz 高周波動作によりインダクタの小型化が可能 蔵化や小型パッケージの採用により PWM 方式の 5 チャ （4 ） IC 内蔵の基準電圧：1.00 V＋ −1 ％ ネル出力 IC では従来に比べ大幅に小型化されている。ま （5） 5 チャネルの PWM 制御出力を内蔵 た，富士電機の IC の特徴である CMOS（Complementary Metal Oxide Semiconductor）を用い，低消費電流を実現 している。 チャネル 1 ∼ 3 は n チャネル駆動用，チャネル 4 は p チャネル駆動用，チャネル 5 は n/p チャネル駆動選択可 （6 ） タイマ・ラッチ方式出力短絡保護回路，低電圧誤動作 5 チ ャ ネ ル の 出 力 は す べ て MOSFET（ Metal Oxide Semiconductor Field Effect Transistor）を直接駆動する ことができ，インダクタを用いた昇圧回路や降圧回路のほ 防止回路を内蔵 （7） 各チャネル独立オンオフ制御，ただしチャネル 4 と チャネル 5 は共通 か，トランスを用いたフライバック回路などの駆動にも適 （8） ソフトスタート回路内蔵，IC 内部にて固定 している。また各チャネル独立にオンオフ制御することが （9） チャネル 4 に対するチャネル 5 の起動時遅延時間の設 でき（一部チャネルは共通化） ，あらゆる電源シーケンス に対応できる。 FA7716R の主要特性を 表１ に示し，特徴を以下に挙げ 山田谷 政幸 電源 IC の開発に従事。現在，松 本工場 IC 第一開発部。 160（18） 定可能 （10） 最大デューティ制限を内蔵 チャネル 1 ・ 3 ・ 5（n チャネル駆動時）は 85 ％，68 ％ 富士時報 小型 5 チャネル DC-DC コンバータ制御 IC Vol.76 No.3 2003 のいずれかを選択可能，また任意の最大デューティ制限の 最大デューティ制限を設定することができる。IC には 設定も可能，チャネル 2 は 85 ％に内部固定 85 ％と 68 ％の 2 種類の最大デューティ制限が内蔵され， DT 端子電圧を GND 側または VREG 側に固定することで 製品の概要 。また DT 端子に外部か 切り換えることができる（図２） ら電圧を印加することで任意の最大デューティ制限を設定 図１に FA7716R の内部ブロック図および応用回路例を することも可能である。チャネル 5 については p チャネ 示す。機能の概要は以下のとおりである。 ル駆動時のみ最大デューティ制限は一切無効となる。 ３.１ PWM 制御系 図２ DT 端子電圧ー最大デューティ制限特性 チャネル 3 を除き誤差増幅器の非反転入力はいずれも内 100 部にて基準電圧に接続されている。チャネル 3 の誤差増幅 最大デューティ制限（％） 器は非反転・反転入力ともに外部にて設定できる。 チャネル 1 ・ 2 ・ 3 の出力は n チャネルドライバ，チャ ネル 4 の出力は p チャネルドライバ，チャネル 5 の出力 は n チャネル/p チャネルのドライバ切換が可能である。 チャネル 3 は誤差増幅器の非反転入力が設けられている ことから，ディジタルスチルカメラなどで使用される LED バックライトの駆動に使用することができる。 80 60 40 20 0 0 ３.２ 最大デューティ制限回路 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 DT端子電圧（V） チャネル 1 ・ 3 およびチャネル 5 の n チャネル駆動時は 図１ 内部ブロック図および応用回路例 3.3 V RT ＋ CT VREG VCC ONOFF ⑥ 電 池 15.2 V 10 mA −7.7 V 10 mA 電圧 レギュ レータ 基準 電圧 IN1− IN2− ＋ − ＋ − ＋ − FB4 IN5− ＋ − ＋ − FB5 OUT2 7V 80 mA ③ PGND ＋ − PGND ＋ − PGND ＋ − PGND OUT3 15.5 V 10 mA PVCC4 13.0 V 10 mA OUT4 ② PVCC5 OUT5 1.8 V 220 mA SEL5 ④ タイマ・ ラッチ 3.3 V 150 mA ソフト スタート デューティ 制御 3.3 V VREG ⑤ PGND CP GND ⑤ ＋ − FB3 IN4− ④ ＋ − ① PGND ＋ − RDLY ③ FB2 IN3＋ IN3− ＋ − 5.1 V 50 mA PVCC OUT1 DT1 DT3 DT5 ② ⑥ ＋ − FB1 VCC UVLO ＋ − CNT1 CNT2 CNT3 CNT45 ① ＋ − OSC 161（19） 富士時報 小型 5 チャネル DC-DC コンバータ制御 IC Vol.76 No.3 2003 図３ ソフトスタート信号 ←CNT1∼3 信号投入 図４ パッケージの外観 IC内部 比較電圧 三角波 チャネル1∼3 ソフト スタート信号 ←CNT45 信号投入 三角波 チャネル4 ソフト スタート信号 チャネル5 ソフト スタート信号 ３.５ 出力ドライバ電源入力端子の分割 トランスを駆動する際など，耐圧の高い MOSFET によ 遅延時間（可変） る駆動が必要となる場合がある。この際，MOSFET のし きい値電圧は高くなる傾向にあり，電池電圧では能力不足 ということもあり得る。 この対策として昇圧回路で生成した電圧をドライバの電 源入力端子に帰還することにより，より高い電圧で MOS FET を駆動することが可能になり効率改善も期待できる。 ３.３ ソフトスタート回路 一般に各チャネルの起動は任意のタイミングで行われる しかしチャネルによってはこの昇圧した電圧を帰還する ため，ソフトスタートは各チャネルに対し独立に設定する と不都合が生じる場合もあるため，FA7716R ではドライ 必要があり，チャネル分の外付け部品が必要である。 バ電源入力端子を三つに分割し，自由度が高い電源回路設 FA7716R ではソフトスタート機能すべてを内蔵化し，外 計を可能としている。 付け部品を不要とした。またこれにより IC のピン数削減 を実現した。 ３.６ パッケージ IC 内部のソフトスタート信号はコンパレータに三角波 と比較電圧を入力することで得ている。比較電圧は数 ms の緩い時間傾斜を持つため，発振器，カウンタ，および D- A コンバータを用いて生成している。カウンタと D- A コンバータを各チャネルが持つことで，各チャネルのオン オフを行う CNT 端子に信号が投入されるとソフトスター FA7716R の小型化に際してはピン数の削減のほか， パッケージ自身の小型化にも大きく寄与している。 36 ピン QFN パッケージにてピン間隔 0.4 mm を採用し た結果，ボディサイズ 5 mm × 5 mm を実現した。また厚 さは最大 0.95 mm であり，薄型化を図っている。 パッケージの表面および裏面の外観を図４に示す。 。 トの信号が発生する（図３） なお，チャネル 4 とチャネル 5 は同一の CNT45 端子に て制御され，後述の遅延時間を持っておのおの独立のソフ トスタート信号が発生する。 ３.７ 応用回路例 FA7716R を用いた応用回路例を 図１ に示した。本例以 外にもいろいろな組合せの電源回路を構成することが可能 である。 ３.４ チャネル 5 遅延回路 チャネル 4 とチャネル 5 はディジタル系に電圧を供給す あとがき ることを目的とし，共通の CNT45 端子で制御される。 ディジタル系は一般に 2 種類の電圧についてシーケンスが 定められており，起動時に一方の電圧がもう一方の電圧を 追い越してはならないとされている。 そこで FA7716R ではチャネル 4 の起動に対しチャネル ５の起動に遅延時間を設定できるようにした。使用する入 新たに開発した小型 5 チャネル DC-DC コンバータ制御 IC について製品紹介を行った。 ディジタルスチルカメラを中心とした携帯型電子機器は 今後も発展を続けることは間違いない。その中で電源回路 は多チャネル化と少チャネル化に二極化する動きが見られ， 力電圧範囲や負荷条件により各チャネルの起動にかかる時 将来その構成比率がどうなるのかは現在のところまったく 間は異なるため，セットに組んだ際に最適な状態に調整で 予測がつかない状況である。 きるよう，遅延時間は外付け抵抗にて可変とした。 チャネル４とチャネル５の起動時の関係は図３に示すと おりである。 162（20） 富士電機では今後の動向をにらみ，さらなる外付け部品 の内蔵化，そして電源回路の高効率化を目指し，新たな魅 力ある新製品の開発を迅速に推し進めていく所存である。 富士時報 Vol.76 No.3 2003 シリーズレギュレータ IC 荒井 裕久（あらい ひろひさ） まえがき 図１ FA3901Y の外観 近年，普及が急速に進んでいる PDA（Personal Digital Assistant）やディジタルスチルカメラ，携帯電話などの 携帯電子機器において，持ち運びの利便性，バッテリー電 源の長寿命化の面から使用する半導体部品に対し，小型 化・軽量化・低消費電力化の要求が高い。 これらの半導体部品には，電源のリプルを嫌う場合があ り，また随時変動する電源では動作範囲を超えるとの問題 を解消するため，安定化した電源を供給すべく，低消費電 流型シリーズレギュレータ IC が必要となる。 富士電機では，低消費電力化（消費電力の削減） ，小型 化（SOT23-5 パッケージ）に対応した携帯機器用電源 IC としてシリーズレギュレータ IC「FA3901Y」を開発，製 品化したので概要を紹介する。 （3） 低ドロップアウト電圧 製品の概要 typ. 60 mV（Iout ＝ 10 mA，Vout ＝ 3.0 V） （4 ） 高出力電圧精度 FA3901Y は CMOS（Complementary Metal Oxide ＋ −2 ％ Semiconductor）プロセス技術を用いて開発した，高精度， （5） 低出力電圧温度係数 低消費電流の電圧レギュレータ IC で，基準電圧源，誤差 typ. ＋ −100 ppm/℃ （6 ） 高ラインレギュレーション 増幅器，出力電圧設定用抵抗網，短絡電流制限回路， シャットダウン回路などで構成されている。 出力電圧は，1.5 ∼ 4.0 V の範囲において 0.1 V ステップ で設定可能であり IC 内部で固定される。 CMOS プロセスによる低消費電流特性と，低オン抵抗 p チャネル MOS トランジスタ内蔵による低ドロップアウ ト電圧特性および待機機能により電池の長時間使用に対応 typ. 2 mV（Vin ＝ Vout + 0.5 V ∼ Vin ＝ 6 V） （7） 小型パッケージ SOT23-5 FA3901Y の外観を図１に示す。 （8） 短絡電流制限機能 typ. 150 mA （9） 出力電流 可能である。 特徴は次のとおりである。 100 mA 出力可能（1.8 V 出力品，Vin ＝ 2.8 V 時） 150 mA 出力可能（3.0 V 出力品，Vin ＝ 4.0 V 時） （1） 出力電圧 1.5 ∼ 4.0 V において 0.1 V で設定可能 図２にブロック図を示す。 （2 ） 低消費電流 typ. 0.85 µA〔チップイネーブル（CE）抵抗に流れる電 仕 様 流は除く〕 typ. 0.01 µA（待機時） 表１に絶対最大定格を，表２に主要電気的特性を示す。 荒井 裕久 電源 IC の開発，設計に従事。現 在，松本工場 IC 第一開発部。 163（21） 富士時報 シリーズレギュレータ IC Vol.76 No.3 2003 図２ ブロック図 IC の概要 VIN VOUT ４.１ LDO レギュレータ FA3901Y は CMOS による LDO（Low Drop Out）レ ENB − ENB ギュレータ IC で，バイポーラあるいは高 PSRR（Power Supply Rejection Ratio）レギュレータと比較して消費電 ＋ Vref 流が小さく，ドロップアウト電圧が小さいため，バッテ 電流制限 リーの消費を抑え，かつ低いバッテリー電圧での使用が可 GND CE 能である。 またトリミングにより，出力電圧を用途に応じ 1.5 ∼ 4.0 V の範囲において 0.1 V ステップで電圧の設定を可能に している。 図３に出力電圧ー出力電流特性を示す。 表１ 絶対最大定格 指定なき場合：Ta＝25℃ ４.２ 待機機能 項 目 記号 定 格 単位 入 力 電 圧 V in −0.3∼＋6.5 V レギュレート動作の起動および停止を行う。 入力電圧（CE端子） V CE −0.3∼ V in＋0.3 V 待機時：CE 入力 L 出 力 電 圧 V out −0.3∼ V in＋0.3 V 出 力 電 流 I out 200 mA 出力 p チャネル MOSFET がオフとなり VOUT 許 容 損 失 PD 250 mW 端子は数 MΩで GND 端子に接続 動 作 周 囲 温 度 Topr −40∼＋85 ℃ 接 合 温 度 Tj ＋125 ℃ 保 存 周 囲 温 度 Tstg −55∼＋125 ℃ 内部回路すべて動作停止 動作時：CE 入力 H 内部消費電流約 0.85 µA で動作する 図 ４に消費電流ー入力電圧特性を示す。 表２ 主要電気的特性 項 目 出 力 電 圧 記 号 条 件 最 小 V out V in − V out ＝1.0 V I out ＝50 mA ×0.98 I out 出 力 電 流 標 準 最 大 単 位 ×1.02 V V in − V out ＝1.0 V V out ≦2 V 100 mA V in − V out ＝1.0 V 2.1V≦V out ≦2.9 V 120 mA V in − V out ＝1.0 V 3.0 V≦ V out ≦4.0 V 150 mA V in − V out ＝2.0 V mA 120 負 荷 安 定 度 ΔV out /ΔI out V in − V out ＝2.0 V 1mA≦ I out ≦100 mA 30 50 mV 入 出 力 電 位 差 V DRP I out ＝10 mA 60 80 mV Vin_A I out ＝0 mA 0.85 1.5 A Vin_B I out ＝10 mA 0.85 1.5 A CC_STBY V in − V out ＝1.0 V V CE ＝0 V 0.01 0.5 A 20 mV I 消 費 電 流 I 消費電流（待機時） I 入 力 安 定 度 ΔV out V out ＋0.5 V≦ V in ≦6.0 V I out ＝10 mA 2 出力電圧温度係数 ΔV out /ΔT V in − V out ＝1.0 V I out ＝30 mA −40 ℃≦ T opr ≦85 ℃ ±100 V out ＝0 V 150 mA 6 MΩ 短 絡 電 流 I LIM ppm/℃ CEプ ル ダ ウ ン 抵 抗 R PD CE Hレベル入力電圧 V CEH 0.7×V in V in V CE Lレベル入力電圧 V CEL 0 0.3×V in V 164（22） 富士時報 シリーズレギュレータ IC Vol.76 No.3 2003 図３ 出力電圧ー出力電流特性 図５ 出力電圧ー出力電流（短絡電流）特性 Vout＝3.0 V，V in＝4.0 V 3.5 3.0 250 I out（mA） V out（V） 2.5 2.0 1.5 1.0 0.5 0 0 Vout＝3.0 V，V in＝4.0 V 300 ：−40 ℃ ：0 ℃ ：25 ℃ ：85 ℃ 200 150 100 ：−40 ℃ ：0 ℃ ：25 ℃ ：85 ℃ 50 50 100 150 200 0 0 1 I out（mA） 図４ 消費電流ー入力電圧特性 I dd（ A） 3 図６ 立上り特性（電源投入） Vout＝3.0 V 1.00 0.95 2 V out（V） ：−40 ℃ ：0 ℃ ：25 ℃ ：85 ℃ V in＝0∼5 V 0.90 0.85 Vout 0.80 0.75 0.70 3 4 5 C out＝1 F I out＝50 mA Vout＝3 V 6 V in（V） ４.３ 短絡保護 FA3901Y は，VOUTーGND 端子間の短絡から出力ト 今後の予定 ランジスタを保護する短絡保護機能が付いている。 図５に出力電圧ー出力電流（短絡電流）特性を示す。 短絡保護回路は，図５に示すように出力電圧に対して出 力電流を制御し VOUTーGND 端子間が短絡した場合でも 出力電流を 150 mA に抑える。 本 IC の立上り時には，短絡保護回路は動作しないので， 現在，シリーズレギュレータの系列化を図るため高 PSRR 型シリーズレギュレータを開発中である。 携帯機器のアナログ系，通信系は，電源を介してノイズ による影響を受けやすいため，リプル除去率の高いレギュ レータが必要となる。 立上りが遅くなることはない。 図６に立上り特性（電源投入）を示す。 ４.４ 出力コンデンサ ボルテージレギュレータではレギュレーション動作の安 あとがき 以上，携帯機器用の電源 IC として開発したシリーズレ ギュレータ IC FA3901Y の概要について紹介した。 定化および過渡応答特性の向上のため一般的に出力コンデ 富士電機では，今後も電源の小型化，低消費電流化，高 ンサが使われる。本 IC は過渡応答向上のため，出力コン 精度化へと，一層の拡大が期待される携帯電子機器市場の デンサとしてセラミックコンデンサ 1 µF を使用すること ニーズに応えるとともに，電子機器の発展に貢献していく を推奨する。 所存である。 165（23） 富士時報 Vol.76 No.3 2003 マイクロ DC-DC コンバータチップサイズモジュール 林 善智（はやし ぜんち） 片山 靖（かたやま やすし） 江戸 雅晴（えど まさはる） まえがき 内部構成 携帯電話，携帯情報端末を代表とする携帯用電子機器に 搭載される内部電源装置には，小型・薄型・軽量化とバッ 以下に本モジュールの各構成素子とその特徴，モジュー ル化プロセスの概要などを述べる。 テリーによる長時間動作が絶えず求められ続けている。 また近年，LSI を動作させるための電源電圧は，その処 ３.１ 制御 IC 理データ量の増加とデザインルールの微細化に伴い年々低 本 IC の回路構成は 図 １ のとおりである。電圧制御は 下する傾向にあり，現在では 1.5 V ないし 1.2 V が主流と PWM（Pulse Width Modulation）方式を採用しており， なっている。 制御部の基本回路は CMOS（Complementary Metal Ox- 一方，携帯機器用バッテリーの主流であるリチウムイオ ide Semiconductor）によって構成されている。1 ∼ 2.5 MHz ン二次電池の出力電圧は 3.6 V であり，このバッテリー電 の高い周波数でスイッチングを行うため，DC-DC コンバー 圧と使用電圧の電圧変換比の拡大，消費電流の増加により タの回路構成に必要な受動素子の小型化と，出力電圧の高 電源回路の変換効率がクローズアップされるようになって 速応答を可能としている。また，スイッチング素子を内蔵 きた。このため，従来電圧変換に多く使用されてきたシ し，同期整流方式での動作が可能であるため，ディスク リーズレギュレータに比べて変換効率の点で有利なスイッ リートの半導体部品の外付けが不要となり，DC-DC コン チング方式の DC-DC コンバータへの置換えの検討が進ん でいる。しかしながら，従来の DC-DC コンバータは，シ リーズレギュレータに比べると外形寸法が大きくなってし まうため，さらなる小型化・薄型化が求められている。 バータ回路全体としての小型化・薄型化を可能にしている。 表１にこの IC の電気的特性を示す。 出力部は MHz オーダーの高い周波数のスイッチングに 最適化された低損失のメインスイッチ用，同期整流用の二 このような携帯用電子機器の市場要求に応えるため，超 つの MOSFET（Metal Oxide Semiconductor Field Effect コンバータモ Transistor）と，LDO（Low Drop Out）レギュレータを 小型・薄型のスイッチング方式 DC - DC ジュールを開発したので，その概要を紹介する。 図１ IC 回路ブロック図 開発品の概要 CE この DC-DC コンバータモジュールは制御用の IC とイ （Vin）VDD ンダクタを一体化した単一出力の降圧型スイッチングレ Cin LDO,SW レベルシフト，イネーブル PVDD （Vin） LDO_5 mA UVLO ギュレータの構成になっている。1 W 以下の出力条件にお いて，最小のサイズで最高の変換効率を実現するための工 Vref OSC Cpvdd ドライバ Rfb0 夫と最適化が図られており，以下の特徴を持つ。 Vref PGND Vref Vint （3） 効率：最高 93.4 ％ C01 Rfb1 （1） モジュールサイズ： 3.5 × 3.5 × 1.0（mm） （2 ） 最大出力：1 W （Vout） OUT + PWM − Vref タイマ・ ラッチ IN エラー アンプ Cint Rpc Vint GND FB Cpc 166（24） 林 善智 片山 靖 江戸 雅晴 超小型スイッチング電源の開発に パワーエレクトロニクス製品の開 マイクロマシンの研究およびマイ 従事。現在， （株）富士電機総合研 発を経て，スイッチング電源制御 クロインダクタの開発に従事。現 究所デバイス技術研究所。日本応 IC の開発に従事。現在， （株）富 在， （株）富士電機総合研究所材料 用磁気学会会員。 士電機総合研究所デバイス技術研 技術研究所。日本応用磁気学会会 究所。電気学会会員。 員。 富士時報 マイクロ DC-DC コンバータチップサイズモジュール Vol.76 No.3 2003 備えており，出力負荷条件に応じて切換が可能になってい 有体積の大きかったインダクタを薄膜技術によりフェライ る。本 IC の特徴を以下にまとめる。 トウェーハに形成する技術を開発した。 （1） 同期整流 PWM バックコンバータ（500 mA） あらかじめスルーホールをマトリックス状に形成した厚 （2 ） 軽負荷時には内蔵 LDO へ切換が可能 さ 525 µm のフェライトウェーハ上に電解めっきでソレノ （3） 外付け抵抗にて出力電圧の調整が可能 イド巻線構造のマイクロインダクタを形成している。図２ （4 ） 高精度出力電圧（＋ −4 ％） （5） 保護回路〔短絡保護 UVLO（Under Voltage Lock- にインダクタ特性を，図３に切り出したマイクロインダク タの電子顕微鏡による外観写真を示す。 マイクロインダクタにはコイル配線とともに表面と裏面 out） 〕 （6 ） 発振器内蔵（1 ∼ 2.5 MHz） を，スルーホールを介して接続するためのペリフェラル （7） スリープモード/シャットダウンモード キャスタ構造の端子電極も同時形成されており，これによ りモジュール形成時の小型化を可能にしている。 ３.２ マイクロインダクタ 従来，DC-DC コンバータ回路の構成部品の中で最も占 ３.３ モジュール化プロセス 新しいモジュール構造として，IC チップと同等のサイ 表１ 主要電気的特性 ズにモジュール化するチップサイズモジュール（CSM） 特性値 技術を開発した。インダクタの磁心となるフェライト基板 2.7∼5.0（V） にモジュールの支持基板としての機能を持たせ，シンプル 外付け抵抗にて可変〈±4％〉 な構造としたことにより，斬新（ざんしん）な小型・薄型 項 目 電源電圧範囲 出力電圧〈電圧精度〉 出力電流 化を可能とした。図４に CSM の構造概念図を示す。 ∼500（mA） スイッチング周波数 1.0∼2.5（MHz） 1（ A）max. 20（ A）max. 用いた。インダクタ基板と IC チップの間にできるすきま LDOモード 100（ A）max. に，はく離強度補強のためのアンダーフィルを充てんし接 スイッチングモード （1.8 MHz） 500（ A）max. シャットダウンモード スリープモード 消費電流 インダクタ基板と IC チップの接合には，Au スタッド バンプの接合による超音波フリップチップボンディングを 着した後，最後にダイシングによりモジュール間のスルー ホールを二分割するようにカットして個片化する。図５に 図３ マイクロインダクタの外観 図２ マイクロインダクタの特性 2.4 2.2 2.0 1.8 L（ H） 1.6 1.4 f ＝1 MHz 1.2 1.0 0.8 0.6 0.4 0.2 0 0 100 200 300 400 I dc（mA） 500 600 700 （a）インダクタンス 1.2 R ac（Ω） 1.0 図４ CSM の構造概念図 f ＝2 MHz 0.8 ICチップ 0.6 スタッドバンプ f ＝1 MHz 0.4 インダクタ 0.2 0 フェライト基板 0 100 200 300 400 I dc（mA） （b）交流抵抗 500 600 700 アンダーフィル 端子 167（25） 富士時報 マイクロ DC-DC コンバータチップサイズモジュール Vol.76 No.3 2003 図５ DC-DC コンバータモジュールの外観 図６ DC-DC コンバータ効率特性 100 V out＝3.0 V f ＝1.8 MHz V in＝3.6 V 効率η（％） 90 V out＝1.5 V 80 V out＝1.2 V 70 60 50 0 100 200 300 400 出力電流 I o（mA） 500 600 参考文献 開発した CSM タイプの DC-DC コンバータモジュールの 外観拡大写真を示す。チップサイズが 2.9 × 2.9 × 0.27 （1） 林善智ほか．高周波 DC- DC コンバータ用 IC 技術．富士 時報．vol.73，no.8，2000，p.443- 445． （mm）の IC を用いて外形 3.5 × 3.5 × 1.0（mm）のモ （2 ） 片山靖ほか．薄膜インダクタを集積化した 1 W 級モノリ ジュールサイズを実現した。これにより，従来品と比べて シック DC/DC コンバータの開発．電気学会全国大会．2- 実装スペースの大幅な低減と薄型化が可能となる。 S11- 5，2000，p.877． （3） 江戸雅晴ほか．携帯端末用マイクロ電源チップへの挑戦． DC-DC コンバータ特性 電気学会全国大会．2- S8- 5，2001，p.839． （4 ） 林善智ほか．薄膜インダクタを集積した完全ワンチップ 図６はこのモジュールによる DC-DC コンバータの入力 電圧 3.6 V，出力電圧をそれぞれ 1.2 V，1.5 V，3.0 V とし たときの効率特性を示す。最高で 93.4 ％の高効率を得て いる。 DC- DC コンバータ．日本応用磁気学会誌．vol.25，no.8， 2001，p.1457- 1461． （5） Sato, T. et al．A magnetic thin film inductor and its application to a MHz switching DC- DC converter．IEEE Tran. Magn．vol.30，no.2，1994，p.217- 223． あとがき （6 ） Mino, M. et al．A compact buck-converter using a thin film inductor．Proc. Appl. Power Electronics Conf．1996， 電源回路の超小型・軽量・薄型化を狙ったマイクロ DC-DC コンバータチップサイズモジュールの開発概要を 紹介した。 富士電機では，この高周波スイッチングによる超小型電 源技術をベースに，今後さらなる躍進が期待される携帯機 p.422- 426． （7） Sugahara, S. et al．Characteristics of a Monolithic DC- DC Converter utilizing a Thin-film Inductor． IPECTokyo2000．2000，p.326- 330． （8） Katayama, Y. et al．High-Power-Density MHz-Switching 器市場のニーズに応えるとともに，技術革新の手伝いをさ Monolithic DC- DC Converter with Thin-Film Inductor． せていただき，社会の発展に貢献していく所存である。 PESC’ 00．2000，p.1485- 1490． 168（26） 富士時報 Vol.76 No.3 2003 PDP スキャンドライバ IC 技術 澄田 仁志（すみだ ひとし） 平林 温夫（ひらばやし あつお） 小林 英登（こばやし ひでと） まえがき 図１ PDP 駆動システム スキャン ドライバ IC 家庭用テレビのフラットパネルディスプレイ（FPD） 化が急速に進んでいる。この FPD 化を加速するパネルの 1 一つがプラズマディスプレイパネル（PDP）である。PDP 2 ・ ・ ・ n は 2000 年から 2001 年にかけて 30 インチ以上の画面サイ ズで日本の PDP テレビ市場を立ち上げ，その市場は伸び PDPパネル 852（×3）×480 続けている。そしてこの市場拡大を受け，発光効率の向上 や低消費電力化，また低コスト化など PDP 技術の開発に 1 （1） ますますの拍車がかかっている。 2 3 ・・・ m アドレスドライバ IC （2 ） PDP ではパネルの周辺回路が占めるコスト比率が高く， PDP を駆動するドライバ IC に対するコストダウンの要求 は年々厳しくなっている。また，ドライバ IC はパネルの （2 ） パネルの放電セルを充放電させるために，出力回路に 発光を制御するため，ドライバ IC の性能が PDP の性能 は二つの高耐圧デバイスによって構成されるトーテム に直接影響を及ぼす。そのため，ドライバ IC に対しては ポール回路が採用されている。 （3） 一つのスキャンドライバ IC には高耐圧の出力回路が 低コスト化とともに，高性能化が常に求められている。 PDP はスキャンドライバ IC とアドレスドライバ IC の 二つのドライバ IC で駆動されている。富士電機では両ド 64 以上搭載されている。 富士電機では高耐圧・大電流・多出力といったスキャン （ 3） ライバ IC を 1980 年代から製品化してきた。そして，現 ドライバ IC の特徴に着目し，独自のスキャンドライバ IC 在もパネルメーカーからの上記要求に応えるべく，PDP 技術を開発してきた。 ドライバ IC 技術の開発を進めている。 バ IC 技術について紹介する。 章で，富士電機のスキャンドライ 本稿では，富士電機が開発した PDP ドライバ IC 技術 PDP スキャンドライバ IC 技術 のうち，スキャンドライバ IC 技術について説明する。あ わせて，2002 年に製品化した最新のスキャンドライバ IC ここでは富士電機が開発したスキャンドライバ IC 技術 を紹介する。 として，要素技術となる素子間分離技術と高耐圧横型 SOI PDP スキャンドライバ IC の特徴 （Silicon On Insulator）デバイス技術について概説する。 PDP 駆動システムを図１に示す。スキャンドライバ IC ３.１ 素子間分離技術 はパネルの縦方向に配置され，パネル内部の放電セルを行 パワー IC を形成する素子間分離技術には自己分離技術 方向に一括して制御している。パネルの種類によって異な と pn 接合分離技術，そして誘電体分離技術がある。各分 るが，1 パネルあたり 10 個程度のスキャンドライバ IC が 離技術の特徴を表１に示す。なお，表１の誘電体分離技術 搭載されている。 は，はり合せ SOI 基板を用いた誘電体分離技術（SOI 方 スキャンドライバ IC の特徴は以下のとおりである。 式誘電体技術）を対象としている。 （1） 150 V 前後の耐圧と 400 mA 以上の駆動電流を有する 高耐圧・大電流のパワー IC である。 表１に示すように，各分離技術には一長一短がある。S OI 方式誘電体分離技術はウェーハコストおよび加工費が 澄田 仁志 平林 温夫 小林 英登 高耐圧デバイスの開発に従事。現 高耐圧 SOI プロセスの開発に従 PDPIC の開発，設計に従事。現 在，松本工場 IC 第二開発部。工 事。現在，松本工場 IC 第一部。 在，松本工場 IC 第一開発部。 学博士。電子情報通信学会会員。 電気学会会員。 169（27） 富士時報 PDP スキャンドライバ IC 技術 Vol.76 No.3 2003 図２ 第一・第二世代 SOI-IGBT の電圧電流特性 表１ 素子間分離技術の性能比較 項 目 分離性能 分離面積 コスト 800 自己分離 △ ○ ◎ 700 接合分離 ○ ○ ○ 誘電体分離 ◎ ◎ △/◎ 分離技術 ＊優劣の順は◎＞○＞△である。 高く，これがパワー IC への適用に大きな障害となってい た。しかし，この分離技術には狭い分離面積，適用デバイ スが無制限，といった利点がある。この利点を生かすこと により，高耐圧・大電流・多出力の特徴を備えたスキャン コレクタ電流（A/cm2） ゲート電圧：5 V 第二世代SOI-IGBT 600 500 400 第一世代SOI-IGBT 300 200 100 0 0 1 2 3 4 5 6 7 8 9 10 コレクタ電圧（V） ドライバ IC には，SOI 方式誘電体分離技術がコストと性 （4 ） 能の面から最適な分離技術になることを見いだした。そし て富士電機では，SOI 方式誘電体分離技術をスキャンドラ （3） n バッファ層の最適化 イバ IC 技術のベース技術としてデバイス・プロセス開発 図 ２ に，第二世代 SOI-IGBT の電圧電流特性を第一世 を進めている。また，この SOI 方式誘電体分離技術に対 代 SOI-IGBT の特性と比較する。第二世代 SOI-IGBT は しても，スキャンドライバ IC の低コスト化を目的に改良 650 mA/cm 2 の 電 流 駆 動 能 力 を 備 え ， こ れ は 第 一 世 代 を続けている。 SOI-IGBT の 3 倍以上に相当する。また，飽和領域におけ る抵抗値は第一世代 SOI-IGBT の約 30 ％の大きさである。 ３.２ 高耐圧横型 SOI デバイス技術 ３.１節で述べたように，スキャンドライバ IC には SOI このように，電流駆動能力を向上させた第二世代 SOIIGBT を開発した。このデバイスはスキャンドライバ IC 方式誘電体分離技術を適用する。そのため，IC に搭載す の高性能化と低コスト化に大きく貢献している。 る高耐圧デバイスは SOI 基板上の横型デバイスとなり， ３.２.２ 横型 p チャネル型 MOSFET 高耐圧横型 SOI デバイスの開発が不可欠となる。ここで SOI 基板上の高耐圧横型 p チャネル型 MOSFET（SOI- は，スキャンドライバ IC の出力用デバイスに適用してい PMOS）を設計する場合，素子耐圧に対する SOI 基板の る横型 IGBT（Insulated Gate Bipolar Transistor） （200 バックゲート効果を考慮する必要がある。また，パワー ページの「解説」参照）と，レベルシフタ回路を構成する IC への適用においては IC の製造コスト増加を抑える目的 横型 p チャネル型 MOSFET（Metal Oxide Semiconduc- から，SOI-PMOS を構成する拡散層は可能な限り n チャ tor Field Effect Transistor）について説明する。 ネル型 MOS デバイスと共用する必要がある。富士電機で （6 ） ３.２.１ 横型 IGBT 64 以上の出力端子を備えたスキャンドライバ IC では出 力回路部がチップ全体の 60 ％以上を占める。そのため， はこれらの項目を満足させ，かつ最適化されたデバイス構 造により，スキャンドライバ IC のレベルシフタ回路に適 したデバイス特性を実現している。 IC のコストダウンを目的とした IC チップの面積縮小を実 SOI-PMOS を構成する拡散層の最適設計例として，SO 現する最大の手段が，出力回路部の占有面積縮小となる。 I-PMOS のチャネル形成領域となる n 型ウェル（n ウェ そして，その出力回路は出力部のトーテムポール回路を構 ル）層のイオン注入ドーズ量について示す。この n ウェ 成する横型 IGBT が半分以上の面積を占めている。した ル層は出力回路を構成する高耐圧 n チャネル型 MOSFET がって，IC チップの面積縮小を図るためにはまず，横型 と共用している。 IGBT の電流駆動能力向上によるデバイス形成領域の縮小 を達成しなければならない。 富士電機では SOI 基板を用い，1997 年にスキャンドラ イバ IC 用の横型 IGBT（第一世代 SOI-IGBT）を開発し 図３は SOI-PMOS の素子耐圧における n ウェル層のイ オン注入ドーズ量依存性を示す。この図のとおり，n ウェ ル層のイオン注入ドーズ量によって SOI-PMOS の耐圧値 を直線的に制御することができる。この関係を用いて （4 ） た。そして，第一世代 SOI-IGBT の 3 倍以上の電流駆動 能力を備えた第二世代 SOI-IGBT の開発を 2001 年に完了 SOI-PMOS の耐圧値を見積もると同時に，n チャネル型 MOSFET の特性を考慮したうえで n ウェル層のイオン注 （ 5） し，2002 年から製品に適用している。以下に，この第二 入ドーズ量を決定している。 世代 SOI-IGBT について紹介する。 第二世代 SOI-IGBT では電流駆動能力の向上を図るた PDP スキャンドライバ IC の最新製品 め，第一世代 SOI-IGBT に対して下記の改良を施してい る。 富士電機では 2002 年に，第二世代 SOI-IGBT を搭載し （1） セル構造の最適化によるセルピッチの短縮 た 150 V 保証のスキャンドライバ IC を製品化した。その （2 ） ゲート酸化膜の薄膜化 新製品と，第一世代 SOI-IGBT を搭載した 200 V 保証の 170（28） 富士時報 PDP スキャンドライバ IC 技術 Vol.76 No.3 2003 図３ SOI-PMOS の素子耐圧における n ウェルイオン注入 図４ スキャンドライバ IC の新製品と即存品のチップ写真 ドーズ量依存性 素子耐圧（V） −250 −200 −150 −100 4 5 6 7 8 nウェルイオン注入ドーズ量（×1012/cm2） （a）新製品 （b）既存品 （ 7） 既存品のチップ写真を図４に示す。新製品のチップサイズ は既存品の約 70 ％である。これは，第二世代 SOI-IGBT の適用および IGBT 以外の出力回路構成デバイスの改良， ス・プロセス技術の開発を進めていく所存である。 ならびに SOI 方式誘電体分離技術の改良により達成して いる。 参考文献 性能面で比較すると，新製品の電流駆動能力は既存品の （1） 田中直樹ほか．FPD が開くテレビ新機軸大画面，モバイ ３倍以上ある。しかも，既存品の 20 ％以下の消費電力や ルが離陸．日経マイクロエレクトロニクス．no.209，2002， 50 ％以下のスイッチング時間を実現するなど，新製品の 出力特性は既存品に比べて大幅に改善されている。 このように，新製品は既存品に比べて一層の高性能化と 低コスト化を実現し，パネルメーカーの要求を満足してい る。 p.89- 97． （2 ） 大久保聡ほか．フラットパネル・ウォーズ艶やかさで競う． 日経エレクトロニクス．no.835，2002，p.89- 125． （3） 石川弘之ほか．プラズマディスプレイ駆動用 IC．富士時 報．vol.61，no.７，1988，p.478- 481． （4 ） 澄田仁志．ドライバ IC のデバイスとプロセス．第 17 回プ あとがき ラズマディスプレイ技術討論会資料．1997． （5） Sumida, H. et al．A High-Voltage Lateral IGBT with 本稿では富士電機の PDP スキャンドライバ IC 技術と Significantly Improved On-State Characteristics on SOI して，素子間分離技術と SOI 基板上に形成した高耐圧横 for an Advanced PDP Scan Driver IC．Proceedings of 型 IGBT と横型 PMOS について説明した。 the 2002 IEEE International SOI Conference． 2002， こ れ ま で 画 面 サ イ ズ が 30 イ ン チ 以 上 の FPD 市 場 は PDP が独占していた。しかし，液晶パネルがこのインチ クラスに参入し，液晶パネルとの競争が始まっている。液 晶パネルとの差異化を図るために，PDP の高性能化と低 価格化に向けた技術が急速に進歩している。富士電機では， p.64- 65． （6 ） 平林温夫ほか．SOI に形成した Pch- LDMOS の耐圧特性． 1995 年電子情報通信学会総合大会講演論文集エレクトロニ クス 2．1995，p.152． （7） Sumida, H. et al．A high performance plasma display パネルメーカーからの要求を満足する PDP ドライバ IC panel driver IC using SOI．Proceedings of the 10th ISP をタイムリーに提供できることを使命とし，高耐圧デバイ SD．1998，p.137- 140． 171（29） 富士時報 Vol.76 No.3 2003 PDP アドレスドライバ IC 技術 多田 元（ただ げん） 川村 一裕（かわむら かずひろ） 斉藤 俊（さいとう まさる） まえがき デバイス技術 PDP（Plasma Display Panel）は大画面でありながら薄 チップコストを低減するためには，ウェーハプロセスの 型を特徴とし，これまでの課題であった輝度やコントラス 工程短縮だけでなく，チップサイズを縮小することが鍵と トも CRT 並みに改善され，家庭用テレビ分野で急速に市 なる。そこで今回，デバイスデザインの最適化を行い， 場が拡大してきている。今後さらに普及するためには PD チップサイズを従来の 70 ％以下に小型化した。以下にそ P の低価格化が鍵となるが，ドライバ IC に対してもさら の概要を述べる。 なる低価格化が要求されている。 富士電機では，2001 年に第二世代アドレスドライバ IC ３.１ 高耐圧デバイス縮小技術 （1） を開発し，現在量産供給している。しかし低価格化の要求 高 耐 圧 デ バ イ ス は ， ア ド レ ス ド ラ イ バ IC 全 体 の 約 に応えるため，今回 IC チップコストを 2/3 に低減したプ 50 ％の面積を占めている。そのため，チップサイズを縮 ロセス・デバイス技術を開発し，第三世代アドレスドライ 小するためには高耐圧デバイスを縮小するのが最も効果が バ IC として製品適用した。 ある。 図 １ に高耐圧 n チャネル MOSFET（Metal Oxide 本稿では，プロセス・デバイス技術の概要と，本技術を 適用した第三世代アドレスドライバ IC の製品概要につい Semiconductor Field Effect Transistor） （高耐圧 NMOS） の断面図を示す。 （4 ） 高耐圧 NMOS はリサーフ構造を用いているが，今回， て紹介する。 ドレインドリフト領域となる n ウェル層の張り出し長さ プロセス技術 （Ld）を最適化することで，所望の耐圧を得ながらもオン 抵抗を低減した。さらにチャネル長（Lg）の最適化を図 富士電機では，従来からアドレスドライバ IC 用のプロ セスとして，埋込みエピタキシャルウェーハを用いた pn り，しきい値電圧の最適化とデバイスピッチの縮小を行っ た。図２に高耐圧 NMOS の電流電圧波形を示す。 （2 ） （ 3） 接合分離技術を適用しており，高性能で低価格な製品を供 一方，高耐圧 p チャネル MOSFET（高耐圧 PMOS）に 給してきた。しかし，市場のさらなるコストダウン要求に ついても同様の手段でデバイスを縮小した。図３に高耐圧 応えるためには，ウェーハプロセスの工程短縮が必要であ PMOS の電流電圧波形を示す。 り，また将来生産量が増加した場合でも安定して供給でき これらの結果，70 V のスイッチング動作を保証する高 るウェーハプロセス体制が必要である。 以上の要求に応えるべく新プロセスを開発した。特徴は 図１ 高耐圧 NMOS 断面図 次のとおりである。 ソース （1） 拡散層の共通化や酸化工程の削減によりマスクステッ ゲート ドレイン プを従来プロセスの 75 ％に削減し，ウェーハプロセス の短縮を行った。 （2 ） 埋込みエピタキシャルウェーハ工程を含めてウェーハ プロセスを 8 インチ化し，将来生産量が増加した場合で p+ n+ Lg Ld pウェル n+ nウェル も安定して供給できる体制を整えた。 基板 多田 元 川村 一裕 斉藤 俊 高耐圧 IC のデバイス・プロセス CMOSIC の開発に従事。現在， 高耐圧 IC のデバイス・プロセス 開発に従事。現在，松本工場 IC 松本工場 IC 第一開発部。 第一開発部プリンシパルエンジニ ア。電気学会会員。 172（30） 開発に従事。現在，松本工場 IC 第二開発部。 富士時報 PDP アドレスドライバ IC 技術 Vol.76 No.3 2003 図２ 高耐圧 NMOS の電流電圧波形 図５ ブロック図 ドレイン−ソース電流（mA） 60 VDL VDH 50 DO1 40 入 力 端 子 30 20 入 力 バ ッ フ ァ 回 路 シ フ ト レ ジ ス タ 回 路 ラ ッ チ 回 路 ゲ ー ト 回 路 レ ベ ル シ フ ト 回 路 GNDH 高 耐 圧 出 力 端 子 10 DO128 0 0 10 20 30 40 50 60 70 ドレイン−ソース電圧（V） （2 ） パッドサイズを従来の 90 ％に小型化した。 図３ 高耐圧 PMOS の電流電圧波形 以上の結果，全体では従来技術の 70 ％以下にサイズを ドレイン−ソース電流（mA） 100 。 縮小した（図４） 80 第三世代アドレスドライバ IC への適用 60 今回新規に開発した特徴あるプロセス・デバイスを適用 し，カラー PDP アドレスドライバ IC を開発したので以 40 下に紹介する。 20 ４.１ 概 要 0 0 10 20 30 40 50 60 70 この IC の概要は下記のとおりである。 （1） 128 ビット高耐圧プッシュプル出力 ドレイン−ソース電圧（V） ，＋ （2 ） 高耐圧出力：85 V（最大） −30 mA（標準） （3） 高耐圧出力高速スイッチングスピード 図４ デバイスサイズの比較 （4 ） 高速データ転送：40 MHz（データ取込み時最大） （5） 3.3 V CMOS 入力インタフェース 120 100 （6 ） 4 ビットデータ入出力ポート 100 （7） 32 ビット双方向シフトレジスタ４回路 20.3 （％） 80 60 68.7 30.7 40 17.7 20.3 49 パッド部 図５にこの IC のブロック図を示す。 ロジック部 高耐圧部 20 30.7 0 従来技術 ４.２ 回路構成 新技術 回路構成としては，3.3 V CMOS 入力インタフェースを 可能にする入力バッファ回路，32 ビット× 4 回路の双方 向シフトレジスタ回路，128 ビットラッチ回路，全高耐圧 出力 H/L/Z 制御用のゲート回路，低消費電流レベルシフ ト回路，128 ビット高耐圧プッシュプル出力回路から構成 されている。 耐圧デバイスを，当社従来デバイス比で約 60 ％に縮小で きた。 ４.３ 特徴と従来機種比較 ４.３.１ チップサイズ ３.２ 従来技術とのデバイスサイズ比較 高耐圧デバイス以外にも，低耐圧デバイス（ロジック部） およびパッドサイズの縮小を行った。 （1） デザインルールの微細化により，ロジック部面積を当 社従来技術比で 2/3 に縮小した。 図６に従来の IC と，この IC のチップサイズを比較する ために両 IC のチップ写真を示す。この IC は，新規に開 発した低オン抵抗デバイスの採用，微細加工プロセスを採 用することにより，従来 IC と同等の特性であるにもかか わらず，チップ面積では，従来の約 70 ％に小型化するこ 173（31） 富士時報 PDP アドレスドライバ IC 技術 Vol.76 No.3 2003 図６ チップ写真（従来 IC と開発 IC の面積比較） 図７ 高耐圧出力スイッチング波形 出力切換信号 t pHL tf L出力への立下りが 遅いと，誤発光する 可能性がある。 H出力 立下り出力 L出力 t pLH ≒ t pHL + t f （H時間が重ならない） H出力 立上り出力 t pLH tr （2 ） 動作時消費電流（ロジック部） 従来 IC 100 ％ ロジック回路素子サイズの最適化により，消費電流を従 開発 IC 70 ％ 来機種の約 55 ％にまで低減できた。 （3） スイッチング時間 特徴となる特性としては，図７のように伝達遅延時間を コントロールすることにより，L から H に変化する出力 と H から L に変化する出力の H 期間が重ならないように 表１ 代表特性の比較 項 目 記 号 条件・適用 従来機種 開発機種 単位 高耐圧Ｈ出力 V OH DO 電圧 I OH ＝−30 mA 64.8 65.4 V 高耐圧Ｌ出力 V OL DO 電圧 I OH ＝30 mA 2.2 2.8 V 動作時消費 電流 最大クロック 周波数 出力伝達遅延 時間 出力立上り 時間 出力立下り 時間 ，PDP の誤発光を防止するものであ し（t pLH ≒ t pHL ＋ t f） る。PDP は，ある期間においてデータドライバが H 出力 しているビットのみが発光書込みされる。したがって，発 光させたくないビットは，すばやく L 出力に立ち下がっ ていることが望ましい。この IC についてもこの特徴的な I DD ロジック 電源電流 40 MHz 動作時 34.0 18.8 mA f CLK 単体 50.0以上 50.0以上 MHz t p HL C ＝50 pF 55.8 46.2 ns t p LH C ＝50 pF 130.0 135.6 ns スイッチング波形を実現している。 あとがき 本稿では PDP アドレスドライバ IC 技術について概説 した。ウェーハプロセスの工程短縮ならびにデバイスサイ tr tf C ＝50 pF C ＝50 pF 52.3 75.6 45.3 83.5 ns ns 〈注〉特に指定のない限り，T j＝25 ℃，V DL＝5 V，V DH＝70 V ズの縮小により，従来技術に比較してチップコストを 2/3 に低減し，市場のコストダウン要求に応えている。 富士電機では，今後も PDP の普及のために，高性能で 低価格なドライバ IC の開発を行っていく所存である。 とができた。 ４.３.２ 代表特性 この IC の代表特性の比較を表１に示す。 （1） 高耐圧 H/L 出力電圧 H 出力電圧，L 出力電圧ともに従来機種と同等の特性を 実現した。この特性は高耐圧デバイスの面積に大きく影響 する特性であるが，デバイス面積としては 60 ％程度に小 型化したうえで，従来機種と同等の特性を実現できた。 参考文献 （1） 野口晴司ほか．第二世代 PDP アドレスドライバ IC．富士 時報．vol.74，no.10，2001，p.574- 577． （2 ） 多田元，北村明夫．高耐圧 IC プロセス技術．富士時報． vol.69，no.8，1996，p.410- 416． （3） Meguro, K. et al．Advances of Driver IC Techniques for PDPs．IDW’ 02．2002，p.733- 736． （4 ） Appels, A. et al． High Voltage thin Layer Devices （Resurf Devices） ．IEEE IEDM．1979，p.238- 241． 174（32） 富士時報 Vol.76 No.3 2003 7μｍセンサピッチ小型・高性能オートフォーカス モジュール 松並 和宏（まつなみ かずひろ） まえがき モジュールの機種系列を示す。 FM6270W45 の主な特徴 従来の銀塩カメラ分野だけでなく，ディジタルスチルカ メラ（DSC）分野でも，高速な外付けオートフォーカス （AF）システムが求められている。また，コンパクトカメ ラ業界では小型・軽量化が急速に進められており，富士電 機の AF モジュールも小型・軽量化が大きなポイントと ２.１ IC の特徴 （1） 測距分解能の向上 センサピッチを従来の 12 µm から 7 µm に縮小したこと により，Bf 積を変えずに測距分解能が向上している。 なっている。 従来，富士電機では，センサデータの A-D 変換と AF 演算回路をワンチップ化した AFIC に光学系を組み合わ （2 ） 自由度，使いやすさの向上 従来の感度は高感度，低感度の 2 段階切替えであったが， せた AF モジュールを 1992 年から量産してきた。そして， FM6270W45 では感度は 4 段階切替えとなっており，感度 その後，センサピッチの縮小が可能なアナログデータ出力 選択の自由度が上がっている。また，アドレス指定読出し タイプの AF モジュールを 1998 年から量産し，好評を得 を取り入れたことにより，部分読出しが可能となった。 ている。特に APS（Advanced Photo System）フィルム 用カメラの登場による一層の小型化の要求に対しては，2 倍ズーム機用に 12 µm ピッチセンサで小型の光学系を組 ２.２ 新構造 IC パッケージの採用 新構造の IC パッケージ（以下，新構造パッケージと略 み合わせた「FM6255AT42」を量産している。 今回，富士電機では，高倍ズーム機用 AF 分野において 表１ アナログタイプAFモジュールの機種系列 も小型化の要求に応えるために，3 倍超ズームクラスの銀 塩カメラおよび DSC 向けにアナログデータ出力タイプの 7 µm ピッチセンサと，新構造の IC パッケージを採用した FM6255 AT42 FM6266 W37 FM6270 W45 FB6255AT （クリアモールド） FB6266W （新構造） FB6270W （新構造） 16 12 12 2倍以下の ズーム コンパクト カメラ 3倍以上の ズーム コンパクト カメラ 3倍以上の ズーム コンパクト カメラ 基線長 B（mm） 5.566 5.566 5.566 焦点距離 f（mm） 5.7 10.7 10.7 32.6 61 32.1 2×130 2×224 2×224 12 12 7 センサ感度（V/s） （A光源5EV） 200 147 230 最大視野角（度） 10.8 10.1 10.8 4.0∼6.0 3.0∼6.0 3.0∼5.5 2.717 5.083 4.586 機種 項目 適用AFIC 「FM6270W45」を開発した。 図１に FM6270W45 の外観を示し，以下にその構成，構 端子数（ピン） 造，特徴を紹介する。また，表１にはアナログタイプ AF 適用対象 図１ FM6270W45 の外観 2 Bf 積（mm ） センサ数 センサピッチ p （ m） 電源電圧（V） Bf /p ） 測距分解能（ 松並 和宏 オ ー ト フ ォ ー カ ス IC， オ ー ト フォーカスモジュールの開発に従 事。現在，松本工場 IC 第一開発 部。 175（33） 富士時報 7μｍセンサピッチ小型・高性能オートフォーカスモジュール Vol.76 No.3 2003 す）を採用した小型・高性能 AF モジュールの特徴は次の る。今回の FM6270W45 は，センサピッチを 7 µm とした。 とおりである。 図４に示すように，センサピッチを縮小し，その比に応じ てレンズの焦点距離 f を縮小すれば，センサピッチに対す （1） 精度向上 柔軟性に富む材料で IC チップを封止する構造となって る被写体像の大きさの比は変わらず，同等の測距精度が得 いるため，封止時の応力がほとんどかからず，応力に起因 られる。これにより，FM6270W45 では，FM6255AT42 する特性の変動を生じない新構造パッケージを採用した。 とほぼ同じ大きさで，3 倍超ズーム機用の AF モジュール （2 ） 遮 として十分な測距精度を実現した。 光 新構造の採用により従来は必要であったクリアモールド 部分の遮光が簡略化され，より少ないスペースで実装が可 新しいモジュール構造の特徴 能となった。 ５.１ 新構造パッケージの適用 AFIC の回路構成 従来の構造を持つ AF モジュール FM6255AT42 と新構 造パッケージを採用した FM6270W45 の外形を比較して 図２に FM6270W45 の回路ブロック図を示す。本 IC は， 図５に示す。 左右センサアレイの各ホトダイオードの光電流を，MOS 従来構造の FM6255AT42 では，リードフレーム上にダ （Metal Oxide Semiconductor）トランジスタからなる積 イ付けとワイヤリングをした AFIC チップを透明エポキ 分回路および増幅回路で電圧に変換，増幅し，センサデー シ樹脂で封止して AFIC 単体（クリアモールド）を最初 タとしてサンプルホールドする構成になっている。 に製作する。この AFIC 単体に，レンズを接着した遮光 積分は基準電圧 Vref からスタートし，積分時間に応じて ケースを一つずつ位置決め接着して AF モジュールとして 出力電圧が下降していく回路構成となっている。そして， 積分終了の信号を受けて，そのときの電圧がサンプルホー 図３ センサデータの出力例 ルドされる。各画素のセンサデータは外部クロックに同期 して選択・出力され，そのデータは図３に示すように，被 写体像の明るい部分が結像した画素は出力電圧が低く，暗 い部分に対応する画素は出力電圧が Vref に近い値となる。 左レンズ 右レンズ セ ン 電サ 圧出 （V） 力 7μm ピッチセンサの適用 富士電機で現在量産中の AF モジュールの最小センサ ピッチは FM6255AT42，FM6266W37 などの 12 µm であ V ref （2.7 V） 左センサ アレイ 右センサ アレイ 左センサ ポジション 右センサ ポジション 図２ FM6270W45 の回路ブロック図 バイアス発生 および選択回路 左センサアレイ 右センサアレイ 増幅回路 サンプルホールド ＋ ピーク検出回路 増幅回路 サンプルホールド ＋ ピーク検出回路 アドレスデコーダ アドレスデコーダ 感度，積分終了電圧， 基準電圧，ピーク検 出選択 AD/ EXT-END VREF 積分終了 電圧 図４ センサピッチ縮小によるモジュールの小型化 センサリセット モード選択 レジスタ リセット回路 RESET WRITE-CLK END 積分終了回路 READ -CLK 内部 リセット END センサデータ 出力制御回路 自動積分終了 検出回路 f1 READ/ WRITE -CLK f2 VREF/2 センサデータ ×1,×2,×4 AFDATA ×1 MDATA p 1（センサピッチ）× n p 2（センサピッチ）× n モニタデータ モニタデータ 出力回路 モニタデータ 176（34） p 1/p 2= f 1/ f 2 ならば， 同じセンサ信号，測距精度が得られる。 富士時報 7μｍセンサピッチ小型・高性能オートフォーカスモジュール Vol.76 No.3 2003 図５ 従来の AF モジュールと新構造 AF モジュールの外形比較 図６ 従来のクリアモールド IC と新構造 IC の比較 7.55 12.8 遮光ケース クリアモールド 11.4 6.4 8.4 （a）FM6255AT42 （従来構造） （a）FM6255AT42（従来構造） （b）FM6270W45 （新構造） 12.8 8.6 遮光ケース 透明板 ５.３ 遮光性の改良 センサステージ 13.1 従来，カメラに AF モジュールを搭載する際に， 黒色 6.4 8.4 （b）FM6270W45（新構造） テープやカメラ内の構造的な仕切りによって透明なクリア モールド部分を完全に遮光する必要があった。FM6270W 45 では， 図６ に示すように従来のクリアモールドに相当 する部分のほとんどは黒色の樹脂で構成されている。AF モジュールにおいては，遮光ケースと新構造パッケージの 接続部の透明板周辺部のみ，最低限の遮光処理を施せばよ 仕上げる。 一方で今回の FM6270W45 では，従来のクリアモール く，カメラへの組込みの際の工数やスペースの削減に寄与 できる。 ドに替えて，リード端子をインサート射出成形した樹脂製 のセンサステージに，AFIC チップをダイ付け，ワイヤリ あとがき ングする。透明板をセンサステージに接着した後，透明板 と AFIC の間に透明な封止材を注入して硬化させ，AFIC 単体を製作する。以降は従来と同様に，レンズを接着した 遮光ケースを一つずつ位置決め接着して AF モジュールと して組み上げる。 以上，7 µm センサピッチ小型・高性能 AF モジュール FM6270W45 を紹介した。 富士電機では，今後，より高性能，低コストの AF モ ジュールを開発し，顧客のニーズに対応した独創性の高い 製品を開発していく所存である。 ５.２ センサ特性の改良 新構造パッケージによりセンサ特性も改善される。従来 のモールドタイプの IC では，モールド樹脂である透明エ ポキシ樹脂の AFIC チップへの応力が温度や湿度によっ て変動し，それがセンサ特性に微妙な影響を及ぼしていた。 参考文献 （1） 泉晶雄，西部隆．オートフォーカスモジュール．富士時報． vol.68，no.7，1995，p.415- 420． （2 ） 田 中 誠 ほ か ． MOS ア ナ ロ グ セ ン サ を 適 用 し た オ ー ト センサピッチが大きい場合はほとんど問題がないが，セン フォーカスモジュール．富士時報．vol.71，no.8，1998， サピッチが縮小するにつれて影響が大きくなる。 p.445- 447． FM6270W45 に使用する封止材は構造を支える必要がな いために柔軟性に富む材料を採用することができ，このた め AFIC チップには応力がほとんどかからず，特性の変 動を生じない。 （3） 泉晶雄．広角・小型オートフォーカスモジュール．富士時 報．vol.73，no.8，2000，p.462- 465． （4 ） 小松幸哲．新構造パッケージ適用オートフォーカスモ ジュール．富士時報．vol.74，no.10，2001，p.578- 580． 177（35） 富士時報 Vol.76 No.3 2003 0.6μｍアナログ C/DMOS デバイス・プロセス技術 北村 明夫（きたむら あきお） まえがき 図１ パワー IC 微細化トレンド 10 術と高耐圧技術との融合が特徴であり，電源 IC，ドライ バ IC などのパワー IC（181 ページの「解説」参照）の分野 に適用されている。この分野では小型化・軽量化・低消費 電力化・高機能化が望まれており，具体的には部品点数の 削減のため外付けデバイスのワンチップ化，電源電圧の低 下に伴う低電圧駆動化，高性能なアナログ回路技術などが 最小ゲート長（ m） 富士電機の IC のデバイス・プロセス技術は微細加工技 要求されている。さらに近年，これらに加え，CPU など パワーIC 富士電機製 1 m 1 富士電機製 0 . 6 m ロジックLSI 0.1 0.01 1985 1990 の高集積ディジタル制御による高機能化の要求も高まって 1995 2000 2005 2010 年 おり，デバイス・プロセス技術はこれらの高耐圧アナログ デバイス，微細 CMOS デバイスの混載が求められている。 本稿ではこの電源 IC 用途に適した，アナログ CMOS （Complementary Metal Oxide Semiconductor）と高耐圧 スリスト， 表 ２ にプロセスフローを示す。本プロセスは 横型 DMOS（Double Diffused Metal Oxide Semiconduc- 0.6 µm プロセスをベースとしている。ディジタル回路用に tor） ，さらに 0.6 µm ディジタル CMOS を搭載した，0.6 µm はゲート長の縮小を図るためのパンチスルーストッパ層が ルールアナログ C/DMOS デバイス・プロセス技術につい 形成されたディジタル CMOS を，アナログ回路用にはし て紹介する。 きい値電圧の低減を狙い上記パンチスルーストッパ層を遮 へいしたアナログ CMOS を用意している。また，高耐圧 パワー IC 微細化トレンド MOS（HV-MOS）としては 30 V 耐圧保証の HV-MOS と 出力段 DMOS を用意している。 図１ にパワー IC 微細化トレンドを示す。ロジック LSI に対して約 6 年ほど遅れているが，着実に微細化が進んで いる。ロジック LSI の分野での DRAM ・システム LSI 混 載の方向性からもインタフェースとなるパワー部の集積化 が望まれており，今後急激に微細化の必要性が増すと予想 されている。このような情勢の中，富士電機も 1999 年に は 0.6 µm プロセスを開発し，製品適用を図っている。 表３にデバイス特性一覧を示す。また，図３にデバイス I-V 特性を示す。 本デバイスの特徴は次のとおりである。 （1） 高 集 積 ロ ジ ッ ク 回 路 用 0.6 µm CMOS と ア ナ ロ グ CMOS，高耐圧 MOS の混載技術 （2 ） アナログ CMOS，高耐圧 MOS の低しきい値電圧化技 術 用途として，携帯用電子機器に使用されるリチウムイオ ン電池などのバッテリー充電を制御するバッテリーチャー ジャ IC などがある。 ３.１ ディジタル・アナログ・高耐圧混載化技術 富士電機では電源 IC 分野をメインに，1 µm ルールベー スのアナログ・高耐圧混載プロセスを 1996 年から量産展 要素デバイス構造と主要特性 開してきた。近年，これらアナログ・高耐圧回路をディジ タル的に制御することで高機能化を図る動きがあり，さら 図２に要素デバイスの断面を示す。また，表１にデバイ 北村 明夫 高耐圧 C/DMOS デバイス・プロ セスの研究開発に従事。現在，松 本工場 IC 第二開発部主任。 178（36） には CPU などを取り込むことによりさらなるインテリ 富士時報 0.6μｍアナログ C/DMOS デバイス・プロセス技術 Vol.76 No.3 2003 図２ 要素デバイス断面構造 NMOS PMOS NLDD ゲート スペーサ PLDD ゲート nプラグ n＋ チャネル pパンチスルーストッパ pウェル pフィールド pプラグ スペーサ p＋ チャネル nパンチ スルース トッパ nウェル p基盤 低V th NMOS 低V th PMOS NLDD nプラグ ゲート チャネル スペーサ PLDD n＋ ゲート pプラグ チャネル スペーサ p＋ pフィールド pウェル pフィールド nウェル p基盤 NDMOS PDMOS NLDD ＋ nプラグ n PLDD ゲート n＋ nプラグ チャネル nオフセット pオフセット pウェル nウェル p基盤 p基盤 p＋ pプラグ pオフセット HV-PMOS PLDD ゲート ＋ nプラグ n チャネル n＋ nプラグ nオフセット pオフセット ゲート ＋ pプラグ p チャネル nオフセット pウェル nウェル p基盤 p基盤 表１ デバイスリスト p＋ pプラグ pオフセット 表２ プロセスフロー 能動素子 受動素子 NMOS 高抵抗ポリシリコン抵抗 PMOS 低温度係数ポリシリコン抵抗 低 V th NMOS 拡散抵抗 低 V th PMOS ポリシリコン容量 デプレションNMOS チャネル nオフセット HV-NMOS NLDD ＋ pプラグ p ゲート MOS容量 低オン抵抗 30 V NDMOS 低オン抵抗 30 V PDMOS 低 V th 30 V NMOS 低 V th 30 V PMOS NPN PNP ツェナーダイオード プロセスフロー 標準プロセス nウェル拡散 ○ pウェル拡散 ○ pオフセット拡散 ○ nオフセット拡散 ○ nツェナー拡散 ○ フィールド酸化膜形成 ○ チャネル拡散 ○ デプレション拡散 ○ ゲート電極形成 ○ LDD拡散 ○ スペーサ形成 ○ ソース・ドレイン拡散 ○ パンチスルーストッパ拡散 ○ 高抵抗・低温度係数ポリシリコン形成 ○ ジェント化を図りたいという要求もある。これらを踏まえ， コンタクト形成 ○ 0.6 µm ディジタル CMOS との混載化に着手してきた。 第1金属形成 ○ ディジタル CMOS はゲート長の縮小のために，通常の LDD（Lightly Doped Drain）スペーサ構造に加えて， オプション プロセス 第2金属形成 パッシベーション形成 ○ ○ ウェル濃度の高濃度化，パンチスルーストッパ層の追加が 必須となる。しかし，高耐圧 MOS にとっては上記追加が 本プロセスでは，高耐圧 MOS 部へはパンチスルース RESURF（Reduced Surface Field）構造のバランスを乱 トッパ層の形成を遮へいし，かつウェル高濃度化に対して すことになる。 はオフセットドレインの RESURF 条件の最適化を図るこ 179（37） 富士時報 0.6μｍアナログ C/DMOS デバイス・プロセス技術 Vol.76 No.3 2003 表３ デバイス特性一覧 CMOS（W/L＝25/0.6） 電気 特性 低 V th CMOS（W/L＝25/25） 30 V DMOS（W/L＝25/2.0） 低 V th 30 V MOS（W/L＝25/25） 低オン抵抗 30 V PDMOS 低 V th 30 V NMOS 低 V th 30 V PMOS 1.1V 0.7 V 0.8 V NMOS PMOS 低 V th NMOS 低 V th PMOS 低オン抵抗 30 V NDMOS V th 0.6 V 0.7 V 0.7 V 0.9 V 0.8 V BV dss 10 V 10 V 11V 10 V 40 V 35 V 65 V 55 V R on A − − − − 0.05 Ωmm2 0.17 Ωmm2 − − 図３ デバイス I -V 特性 NMOS（W/L＝25/0.6) 1.2×10−2 −3 4.0×10 −3 6.0×10 4.0×10−3 0 1.0 3.0 4.0 V ds（V） （a）NMOS - 特性 I V 5.0 6.0 2.5×10−4 8.0×10−4 6.0×10−4 −4 2.0×10−4 5.0×10−5 8.0×10−3 −3 7.0×10 1.0 2.0 3.0 4.0 5.0 V ds（V） （c）低VthNMOS - 特性 I V 0 6.0 NDMOS（W/L＝25/2.0) 4.5×10−3 V g＝6 Vmax 0.5 Vstep −3 4.0×10 I ds（A） I ds（A） 6.0×10−3 −3 5.0×10 4.0×10−3 3.0×10−3 3.0 4.0 V ds（V） （b）PMOS - 特性 I V 5.0 6.0 低V thPMOS（W/L＝25/25） V g＝−6 Vmax −0.5 Vstep 0 1.0 2.0 3.0 4.0 5.0 V ds（V） （d）低VthPMOS - 特性 I V 6.0 PDMOS（W/L＝25/2.0) V g＝−6 Vmax −0.5 Vstep 3.5×10−3 3.0×10−3 2.5×10−3 2.0×10−3 1.5×10−3 1.0×10−3 5.0×10−4 2.0×10−3 1.0×10−3 0 2.0 1.5×10−4 1.0×10−4 0 1.0 2.0×10−4 4.0×10 0 0 3.0×10−4 V g＝6 Vmax 0.5 Vstep I ds（A） I ds（A） 2.0 5.0×10−4 0 低VthNMOS（W/L＝25/25） 1.2×10−3 1.0×10−3 3.0×10−3 2.5×10−3 2.0×10−3 1.5×10−3 1.0×10−3 2.0×10−3 0 PMOS（W/L＝25/0.6) V g＝−6 Vmax −0.5 Vstep 3.5×10−3 8.0×10−3 I ds（A） I ds（A） 1.0×10−2 4.5×10−3 V g＝6 Vmax 0.5 Vstep 0 5 10 15 20 25 30 V ds（V） （e）NDMOS - 特性 I V 35 40 0 0 5 10 15 20 25 30 V ds（V） （f）PDMOS - 特性 I V 35 40 とにより，ディジタル CMOS と高耐圧 MOS との混載化 を可能とした。 ３.２ 低しきい値電圧化技術 ディジタル LSI の動作電圧の低下や，携帯機器に使用 される電池電圧の低下により，低電圧駆動が要求されてい 機種適用例 図４に今回この 0.6 µm C/DMOS プロセスを適用した機 種例を示す。本 IC はリチウムイオン電池の充電機能を制 御する IC で，電源電圧定格は 18 V である。 る。 そこで，アナログ回路を構成する CMOS，高耐圧 MOS あとがき の低しきい値電圧化を図った。具体的には上記のパンチス ルーストッパ層の遮へいとチャネルイオン注入の打ち分け パワー IC の分野では，高性能な高耐圧アナログ回路技 を行い，表３のデバイス特性に示すように低しきい値化を 術とディジタル回路技術との融合のニーズが高まっており， 実現し，IC として 2 V 以下の低電圧駆動が可能となった。 デバイス・プロセスとしてもこの要求に応え，かつその先 180（38） 富士時報 0.6μｍアナログ C/DMOS デバイス・プロセス技術 Vol.76 No.3 2003 図４ リチウムバッテリー充電制御 IC を見据えた開発が必要である。富士電機は高耐圧・低オン 抵抗技術をベースとし，さらに特徴あるデバイス・プロセ ス技術を開発し，社会に貢献していく所存である。 高耐圧・アナログ部 参考文献 （1） 北村明夫ほか．Surrounding-Body 領域を有する自己分離 型高性能横型 DMOSFET 構造．電子情報通信学会総合大会． C- 561，1995，p.154． ロジック部 （2 ） Kitamura, A. et al．Self-Isolated and High Performance Complementary Lateral DMOSFETs with SurroundingBody Regions．Proceedings of ISPSD’ 95．1995，p.42- 47． （3） 北村明夫ほか．Surrounding-Body 領域を有する DMOS FET の電気的特性．電気学会研究会．EDD- 95- 93，1995， p.75- 80． （4 ） 多田元，北村明夫．高耐圧 IC プロセス技術．富士時報． vol.69，no.8，1996，p.410- 416． （5） 北村明夫，佐々木修．アナログ C/DMOS デバイス・プロ セス技術．富士時報．vol.73，no.8，2000，p.456- 459． 解 説 パワー IC パワー IC は高耐圧パワー素子と駆動回路，制御回 かに追加プロセスなく，駆動能力の高いパワー素子を 路，保護回路などをワンチップ化したもので，システ 作れるかにかかっており，各社独自の技術でしのぎを ムの小型・軽量化，部品点数の削減要求に応える手段 削っている。 として近年ますます注目されてきている。 最近の動向としては，上述のような回路だけではな パワー素子は至るところで使用されているが，特に く，CPU，マイクロプロセッサ，不揮発性メモリ，ア 携帯用電子機器などでは小型・軽量化の点からパワー ナログ回路，A-D コンバータなどをワンチップ化し IC 化が望まれている。 たものが開発されており，ベースプロセスである パワー IC の難しいところは，従来の CMOS（Complementary Metal Oxide Semiconductor） ，あるいは CMOS も本特集号 178 ページの 図 １ のように微細化 が進んできている。 Bi-CMOS（Bipolar CMOS）プロセスをベースに，い 181（39） 富士時報 Vol.76 No.3 2003 アナログ IC 設計技術 尾上 久（おのうえ ひさし） 藤澤 旭（ふじさわ あきら） 菅原 敬人（すがわら たかと） まえがき トやブロック間配線などを行える自動マスクレイアウト設 計を行う。 近年の携帯機器に代表される電子機器の発達により，搭 （4 ） マスクレイアウト検証 載される IC の小型化・低価格化が進んでいる。またプロ 規則どおりの幅や間隔でマスクレイアウト設計が行われ セス技術と回路設計技術の進展により，IC の高集積化と ているかの検証として，DRC（Design Rule Check）や， 高機能化が進んでいる。一方，製品サイクルは短くなり， 回路図と設計したマスクレイアウトが完全に一致している 短期間での効率的な開発が強く求められている。 ことを確認するため LVS（Layout Versus Schematic）な 富士電機では，これらの状況に対応するため，設計段階 から製品品質を作り込むことが可能な設計技術の開発，さ 図１ アナログ IC 設計フロー らに設計資産の再利用や設計の自動化システムの構築を推 仕様決定 進している。 本稿では，富士電機の主力製品である電源 IC をター 回路設計 ゲットとしたアナログ回路設計検証技術，自動マスクレイ 回路図入力 アウト設計技術などのアナログ IC 設計技術を紹介する。 アナログ記述言語 回路検証 アナログ IC 設計フロー 本章では，アナログ IC の設計フローの概要を述べる。 アナログ マクロセル ライブラリ 図１に設計フローを示す。 アナログ シミュレーション フルチップ シミュレーション ディジタル・アナログ 混在シミュレーション 統計解析 （1） 回路設計 仕様に基づいて行われる回路設計は，回路図入力システ ムにより行う。ここでは開発実績があり回路動作が保証さ マスクレイアウト設計 マニュアルレイアウト 自動レイアウト れたアナログマクロセルライブラリを利用した設計が可能 である。さらにアナログ記述言語を用いて，IC 周辺回路 マスクレイアウト検証 を含めたシステム構成を確認しながら設計を行える環境が DRC 構築されている。 LPE LVS （2 ） 回路検証 回路ブロックごとに，アナログシミュレーションやディ ジタル・アナログ混在シミュレーションで，設計された回 バックアノテーション フルチップ 特定領域 路の検証を行う。さらに，コーナーシミュレーションやモ ンテカルロシュミレーションなどの統計解析によるプロセ ス変動や温度変化に対するシステム全体特性の検証も行っ マスク描画用データ処理 EB変換 ている。 マスク作成 （3） マスクレイアウト設計 従来行ってきた手作業でのマスクレイアウト設計と，自 LPE：Layout Parameter Extraction EB変換：電子ビーム描画装置用データ変換 動で自由な素子形状の作成が可能なシンボリックレイアウ 尾上 久 182（40） 藤澤 旭 菅原 敬人 CAD 技術の開発に従事。現在， CAD 技術の開発に従事。現在， CAD 技術の開発に従事。現在， 松本工場 IC 第二開発部。 松本工場 IC 第二開発部。 松本工場 IC 第二開発部。 富士時報 アナログ IC 設計技術 Vol.76 No.3 2003 える環境を構築している。 どを実施している。 この環境を利用して行った機能検証の結果を図２に示す。 （5） バックアノテーション マスクレイアウトデータから，配線抵抗や配線容量など マクロモデルを使った波形はトランジスタレベル回路の波 の寄生素子を抽出し，それらを考慮したシミュレーション 形とよく一致しており，シミュレーション時間はトランジ を行う。シミュレーションの実行にあたっては，チップ全 スタレベルのシミュレーションと比較し，約 1/20 まで短 体の寄生素子を考慮するのか，あるいは特定配線（クリ 縮することが可能である。 ティカルパスやグラウンドなど）や特定回路ブロックの寄 ３.２.２ モンテカルロシミュレーション 生素子のみを考慮するのかを指定することが可能である。 高精度が要求されるアナログ IC では，製造ばらつきを 考慮した回路動作の検証が必要であり，素子のパラメータ アナログ IC 設計技術 を統計分布に基づいてばらつかせるモンテカルロシミュ レーションは有効な手法の一つである。 本章では，前章アナログ IC 設計フローの各設計段階に 富士電機では，図３に示すモンテカルロシミュレーショ おける技術のうち，アナログ回路設計・検証にかかわる技 ン用ユーザーインタフェースを開発し，ばらつき範囲やシ 術と，マスクレイアウト設計技術の概要を述べる。 ミュレーション回数から各デバイスばらつきの最大・最小 値を設定することができる。また，シミュレーション結果 の分析のため，度数分布グラフの作成などを行える環境を ３.１ アナログマクロセルライブラリ 設計効率の向上と短納期に対応するため，設計資産の再 利用を推進しており，アナログマクロセルライブラリを構 整えており，設計検証段階での品質の作り込みを十分行う ことが可能である。 築している。アナログマクロセルライブラリには，これま でに使用実績があり，再利用可能な機能を有する演算増幅 器回路などの基本回路を中心に登録されている。アナログ マクロセルライブラリの主な構成は次のような内容である。 図２ アナログ記述言語を使ったフルチップシミュレーション 適用例 （1） 回路図入力用シンボル 1.8 （2 ） トランジスタレベルで記述した回路図データ （3） 自動マスクレイアウト設計でも使用可能なレイアウト （4 ） 効率よくシミュレーションするために回路機能をアナ ログ記述言語などで特性化したマクロモデル また，表１に現在登録しているアナログマクロセルライ 1.5 出力電圧（V） データ ：アナログ記述言語 ：トランジスタレベル 1.2 0.9 0.6 ブラリの登録セル数を示す。ライブラリは電源 IC の各分 野ごとに構築されており，富士電機の主要プロセス 1 µm ルール 2 層金属配線 CMOS（Complementary Metal Oxide Semiconductor）プロセスに対応している。 0.3 0 0 20 40 時間（ s） 60 80 ３.２ アナログ回路検証技術 ３.２.１ アナログ記述言語を使ったフルチップシミュレー 図３ モンテカルロシミュレーション用ユーザーインタフェース ション 富士電機では，多数の素子からなるアナログ回路をアナ プロセスコードの設定 ログ動作記述言語でマクロモデル化し，高機能 IC 単体や 周辺素子を含めたシステム全体の機能の検証が短時間で行 実行回数の設定 ばらつき幅の設定 表１ アナログマクロセルライブラリ内の登録セル数 適用IC ライブラリ名 登録セル数 AFCY1000 5 AFDW1000 34 AFDW4000 18 AFCW1500_AD 19 AFPW2000_AD 44 DC-DC電源IC周辺回路 FMACRO 24 AC-DC電源IC周辺回路 FMACRO_AD DC-DC電源IC 各パラメータの 最大値・最小値を シミュレーション 実行前に表示 AC-DC電源IC 4 183（41） 富士時報 アナログ IC 設計技術 Vol.76 No.3 2003 図４ コンデンサ作成用ユーザーインタフェース 図５ 自動配線技術の適用例 コンデンサ形状のグラフィカルな設定 作成されたマスク レイアウトデータ ターミナル位置のグラフィカルな設定 ３.３.２ アナログ自動配線 富士電機では，先に述べた，アナログマクロセルライブ ラリに登録しているレイアウトやシンボリックレイアウト， もしくは手作業により新規設計されたマスクレイアウトブ ３.３ 自動マスクレイアウト設計技術 IC 設計において，多くの時間を費やすのがマスクレイ アウト設計である。 富士電機では，このマスクレイアウト設計期間を短縮す るため，シンボリックレイアウトを使用した自動マスクレ イアウト技術と，自動配線技術を確立している。 ３.３.１ シンボリックレイアウト シンボリックレイアウトは，レイアウトブロック内の各 ロックの，ブロック間自動配線を実現している。 アナログ IC の配線は，配線幅，インピーダンスや電流 密度など，アナログ IC 特有の制約条件を考慮する必要が ある。富士電機ではこのようなアナログ IC 特有の制約条 件を考慮した自動配線が可能な技術を確立している。 さらに，このような自動配線に必要な制約条件を回路図 上で簡単に付加できるようなユーザーインタフェースを開 発し設計効率の向上を実現している。 デバイスのマスクレイアウト設計において，抵抗値，抵抗 図５は，自動配線技術を使用して配線したマスクレイア 幅など，デバイス作成に必要なパラメータを基に目的のマ ウトであり，マスクレイアウト設計における配線期間を約 スクレイアウトを自動生成するマスクレイアウト設計方法 1 週間まで短縮することが可能である。 である。シンボリックレイアウトを使用することにより， 従来の人手による抵抗やトランジスタなどのマスクレイア あとがき ウト設計を自動化することはもとより，回路図内のパラ メータを基に，回路図からマスクレイアウトを自動生成す ることが可能となる。 このシンボリックレイアウトセルは，アナログ IC 特有 のデザインに対応している。例えば，コンデンサのサイズ 以上，富士電機でのアナログ回路設計検証技術，自動マ スクレイアウト設計技術の概要について述べた。 今後も IC に対する高機能化はもとより，IC 開発期間の 短縮がますます強く求められるものと考えられる。 を縮小，最適化するために，矩形（くけい）以外の形状が 富士電機では，これらの要求に応えるため，アナログマ 必要となる場合がある。富士電機では，このような複雑な クロセルライブラリのさらなる充実と回路定数最適化技術 マスクレイアウト設計の自動化を可能にするため，独自の であるアナログ合成技術による設計資産の再利用，および アルゴリズムによるシンボリックレイアウトを開発してい マスクレイアウトの自動配置技術の開発によるマスクレイ る。 アウト設計の自動化などの開発を進めていく所存である。 さらに，パラメータ設定の複雑化を緩和するためのユー ザーインタフェースも開発している。図４に示すコンデン サ作成用のユーザーインタフェースは，コンデンサの形状 とターミナル作成位置をマウスにより簡単に設定できる。 このように複雑なデザインのマスクレイアウトデータを 簡単に自動作成するシステムが構築されている。 184（42） 参考文献 （1） 藤本英俊，藤澤旭．CMOS アナログ IC 設計技術．富士時 報．vol.73，no.8，2000，p.452- 455． （2 ） 鹿島雅人ほか．CAD システム技術．富士時報．vol.64， no.2，1991，p.139- 141． 富士時報 Vol.76 No.3 2003 SMBus 対応バッテリー残量計測 IC の開発 野中 智己（のなか ともみ） 赤羽 正志（あかはね まさし） 岩本 基光（いわもと もとみつ） まえがき Battery IC：SBIC）の開発を行ったので概要を紹介する。 SBIC の概要 近年，どこでもインターネットや電子メールのアクセス ができるノートパソコンの需要が伸び，2001 年には国内 のパソコン出荷台数の 50 ％以上を占めている。これら SBIC は，ノートパソコンの 2 または 3 セル用リチウム ノートパソコンには，ニッケルカドミウムやニッケル系二 イオンバッテリーパックに必要な残量計測・二次保護・通 次電池に比べ軽量で長時間駆動ができるリチウムイオン二 信機能をワンチップの IC で実現している。SBIC のチッ 次電池が用いられている。しかしノートパソコンの高速化 プ写真を図２に示す。 により低消費電力化が進まず，バッテリーで 2 ∼ 3 時間し か使用できない。このため正確なバッテリー残量の表示が SBIC の特徴は次のとおりである。 （1） バッテリーの充放電電流を検出，積算することで充放 電電気量を求め，それに電流値，温度により補正計算を 強く求められている。 バッテリーの電力と残量の管理に関して，従来各社が独 自の仕様をベースにさまざまな電力管理システムを構成し 行い，高精度（＋ −1 ％）なバッテリー残量表示を実現し ている。 ていたが，1994 年にインテル社と米国のバッテリーメー （2 ） バッテリーの過充電，過放電を監視し，異常時はア カーであるデュラセル社により，SMBus（System Man- ラームの出力とシステムホストへの通知ができる。 agement Bus）という統一規格が提唱され，SMBus の柱 （3） SMBus ver1.1 インタフェース（I/F）を搭載し，シ としてバッテリーの電力管理仕様である SBS（Smart Bat- ステムホストへ保護状態データや残量データの通知がで tery System）が開発された。SBS は，システムホスト， きる。 スマートバッテリー，スマートバッテリーチャージャなど （4 ） 内部回路の電源・クロック制御と低消費電流アナログ のデバイスで構成され，これらのデバイスが SMBus を経 回路により低消費電流（125 µA typ.）を実現している。 由して情報を交換し，バッテリーの管理（充電，残量計測， 保護など）を行うもので，現在この SBS が業界の標準仕 。 様となりつつある（図１） 図２ SBIC のチップ写真 SMBus に 対 応 し た バ ッ テ リ ー 残 量 計 測 IC（ Smart 図１ SBS（Smart Battery System） V cc ＋12 V DC電圧（バッテリー電圧または −12 V システム ACアダプタ出力電圧） 電源 バッテリー電圧 システム ホスト スマート バッテリー スマート バッテリー チャージャ AC アダプタ AC SMBus 野中 智己 赤羽 正志 岩本 基光 CMOS ディジタル IC の開発・設 電子機器の開発に従事。現在， 電子機器の開発に従事。現在， 計に従事。現在， （株）富士電機総 （株） 富士電機総合研究所デバイス （株） 富士電機総合研究所デバイス 合研究所デバイス技術研究所。 技術研究所。 技術研究所。 185（43） 富士時報 SMBus 対応バッテリー残量計測 IC の開発 Vol.76 No.3 2003 （2 ） 他のデバイスと SMBus を介して通信を行う。 回路の構成と動作 （1） は一定周期ごとに行い， は他のデバイスからアクセ （2 ） スがあった場合や，バッテリーが他のデバイスにアラーム を出す場合など，必要に応じて行う。 ３.１ 回路構成 SBIC の内部構成を図３に示す。各ブロックの機能は以 これらの動作を行うとき以外はマイコンは動作する必要 がないため，マイコンはクロック供給を停止させ，アイド 下のとおりである。 （1） マイクロコンピュータ（マイコン）＋ RAM ＋ ROM ル状態になって消費電流を低くした状態で待機している。 SBIC 内の機能ブロックを制御し，バッテリー残量など の演算を行う。 ３.３ SBIC における低消費電流化技術 SBIC はバッテリーパックに内蔵されるため，低消費電 （2 ） SMBus 通信回路 SBS では，他のデバイスとの通信を SMBus で行う。本 流で動作する必要がある。以下に本 IC における低消費電 回路はマイコンが SMBus を通じて他のデバイスと通信を 流化技術の一部を説明する。図５に，SBIC の状態遷移図 行うための回路である。 を示す。 （3） EEPROM ラン状態からパワーダウン状態への遷移は，バッテリー I/F 回路 残量計測を行うための参照データやバッテリー残量デー が未接続状態でバッテリー電流を計測する必要がない場合 タを外部の EEPROM に格納している。マイコンは本回路 や，バッテリーが過放電状態で電源として使用することが を通じて EEPROM にアクセスし，データの入出力を行う。 できない場合に行われる。 図６に，電源・クロック制御部のブロック図を示す。 （4 ） AD 変換回路（ADC） マイコンからの定周期指令でバッテリー電圧を計測する。 るためほとんどの回路ブロックへの電源供給を停止する。 （5） VF 変換回路（VFC） 定周期でバッテリー電流の積算値を計測する。マイコン はこの値を参照してバッテリー残量を演算する。 （6 ） 電 パワーダウン状態になると，バッテリーの消費を節約す ただし，すべてのブロックへの電源供給を停止するとラン 状態への復帰ができなくなるため，電源回路を二つ用意し， 片方（図６の電源 1）は復帰条件監視回路のみを駆動し， 源 バッテリーから IC 内に供給する電源を生成している。 もう片方（図６の電源 2）は復帰条件監視回路以外の回路 を駆動するようにしている。電源 1 は常時動作し，電源２ （7） OSC1 ＋ OSC2 バッテリー残量を演算するには正確な周波数のクロック が必要であり，これには時計用水晶（32.768 kHz）を使っ はラン・アイドル時のみ動作する。こうすることで，パ ワーダウン時の消費電流をきわめて低くしている。 て生成している。マイコンなどのロジック回路を駆動する 本 IC ではこれ以外に，電源部や VFC 内の回路に低消 ためのクロックはこれとは別のリングオシレータ（発振周 費電流タイプのオペアンプを使用する，プログラムを格納 波数 500 kHz）で生成している。 する ROM のセンスアンプを間欠動作させるなどの低消費 電流化技術を用いている。 ３.２ 回路動作 図４にマイコンの動作スケジュールを示す。 図４ マイコンの動作スケジュール マイコンが動作している状態をラン状態，待機している 状態をアイドル状態と呼ぶ。ラン状態の動作は大きく分け SMBアクセス ラン アイドル ラン アイドル ラン て次の二つがある。 （1） 一定周期でバッテリー電圧・電流を測定し残量演算を アイドル ラン アイドル 時間 1s 1s 行う。 定周期測定と演算 図３ SBIC の回路ブロック図 保護トランジスタ 図５ SBIC の状態遷移図 電源 OSC1 OSC2 RST VFC RAM ROM ADC SMBus 通信回路 186（44） SMBホスト EEPROM 定周期処理開始 通信開始 定周期処理終了 通信終了 アイドル EEPROM I/F回路 SBIC リチウムイオン バッテリー ラン マイコン バッテリー接続検出 バッテリー過放電復帰 バッテリー未接続検出 バッテリー過放電 パワー ダウン SMBus 対応バッテリー残量計測 IC の開発 Vol.76 No.3 2003 図６ 電源・クロック制御部のブロック図 電源2 電源1 復帰条件 監視回路以外へ 復帰条件 監視回路 パワーダウン指令 アイドル指令 クロック 制御回路 SMBus 通信回路 ：−20 ℃ ：−10 ℃ ：0 ℃ 2.0 ：10 ℃ ：20 ℃ ：40 ℃ ：60 ℃ 1.5 RST クロック OSC アイドル→ラン 復帰指令 図７ 温度・電流と非放電量との関係 CPU タイマ 回路 非放電量（Ah） 富士時報 1.0 0.5 0 −0.5 0 0.5 1.0 電流（A） 1.5 2.0 図８ 残量計測の機能ブロック図 残量計測プログラム リチウムイオン二次電池の特性を把握し，その特性をも バッテリーパック ノートパソコン 電流 電圧 温度 残量，残時間表示 SMBus とに，独自のアルゴリズムを用いた SBIC 用残量計測プロ グラムを開発した。以下，リチウムイオン二次電池の特性， 残量計測アルゴリズム，残量計測結果の順に述べる。 ４.１ リチウムイオン二次電池の特性 リチウムイオン二次電池は，残量の減少に伴い電圧が低 下する特性を持つ。しかし，バッテリーには内部抵抗があ るため，電圧は流れる電流の大きさや温度で変化し，電圧 マイコン 残量計測プログラム ①充放電時 残量更新（電気量積算） ②休止時 残量修正（テーブル①照合） ③満充電時 バッテリー容量修正（＝残量） ○放電残時間計算 非放電量計算（テーブル②照合） →残量計算（残量率×バッテリー容量） →放電可能量計算（残量−非充放電量） →残時間計算（電流除算） ※充電残時間は残量とテーブル③から計算 から残量を推定することは難しい。ただし，電流が流れて いない状態が数時間継続する（休止状態）と電圧が安定す るため，休止状態の電圧から残量を推定することができる。 テーブル① 電圧−残量率 テーブル② 温度・電流−非放電量 テーブル③ 温度−非充電量 また，バッテリーが放電できる電気量（放電可能量）は 放電条件（温度，電流）で異なるが，低温・大電流条件の 放電後も標準条件（20 ℃，0.2 A）に戻すことででさらに がバッテリー容量に近い状態になった場合（満充電時） ， 放電を行うことができ，条件が変化してもこれらの合計放 バッテリー容量を残量に置き換えて修正する。 電量は一定である。つまり，バッテリーに蓄えられた電気 初期状態で SBIC の認識する残量と実際の残量とが異 量は常にすべて放電されるのではなく，放電条件に応じた なっていた場合でも，この休止時の残量修正と満充電時の 放電できない電気量（非放電量）が存在する。この非放電 バッテリー容量修正が繰り返されることにより，SBIC の 量と温度・電流との関係を図７に示す。SBIC ではこれら 認識残量が次第に実際の残量に近づく。 の特性を利用することで残量補正を行い高精度な残量計測 を実現している。 また放電残時間は，残量とテーブル②から放電可能量を 計算し，放電可能量を電流で除算する方法で求める（充電 残時間は残量とテーブル③を用いて計算する） 。 ４.２ 残量計測アルゴリズム 図８に今回開発した SBIC のプログラムを中心とした残 量計測の機能ブロック図を示す。 ４.３ 残量計測結果 SBIC による残量測定結果を図９に示す。 テーブル①は休止状態の電圧と残量率（バッテリー容量 これは，定格容量 1.8 Ah のバッテリーを用い，初期残 に対する残量の割合） ，テーブル②は温度および電流と非 量 0.9 Ah（残量率 50 ％）から，残量率が 100 ％/50 ％ 放電量，テーブル③は温度と非充電量（バッテリーが充電 /100 ％と変化するようにバッテリーの充放電を繰り返し できない電気量）との関係を数値化したテーブルである。 たときの，SBIC 内の認識残量と実際の残量の変化を見た 充放電時（通常動作時）は，充放電電流から求まる電気 ものである。充放電を繰り返すたびに補正が行われ，最終 量の積算で残量を更新するが，ノートパソコンの電源をオ 残量（残量率 100 ％）の測定精度は約 1 ％で，良好な結果 フにした場合のような休止時には，バッテリー電圧とテー が得られている。 ブル①から残量率を求めて残量を修正する。さらに，残量 また図１０は，0 ℃と 20 ℃でバッテリーを 1.8 A で放電さ 187（45） SMBus 対応バッテリー残量計測 IC の開発 Vol.76 No.3 2003 1,800 1,600 1,400 1,200 1,000 800 600 400 200 0 ① 初 期 ︵ 50 ％ ︶ 図１１ SBIC のテスト概要 ：実残量 ：富士電機方式 ：他社方式 ② 充 電 ︵ 95 ％ ︶ ③ 充 電 ︵ 98 ％ ︶ ④ 充 電 ︵ 100 ％ ︶ ⑤ 放 電 ︵ 50 ％ ︶ ⑥ 放 置 ︵ 1 時 間 ︶ ⑦ 充 電 ︵ 95 ％ ︶ ⑧ 充 電 ︵ 98 ％ ︶ ⑨ 充 電 ︵ 100 ％ ︶ ⑩ 放 電 ︵ 4.4 ％ ︶ ⑪ 放 電 ︵ 1.4 ％ ︶ ⑫ 放 電 ︵ 0 ％ ︶ SBIC SBIC マイコン マイコン SMB EEPROM 通信回路 I/F回路 SMB EEPROM 通信回路 I/F回路 ① ATE （a）ディジタル部 （b）ROM/RAM部 SBIC 0 ℃/1.8 A マイコン EEPROM SMB I/F回路 通信回路 ：予測値 ：実測値 3,300 ② ④ 3,283 ATE 20 ℃/1.8 A 放電条件 ① ADC VFC ③ 0 ③ ATE 図１０ 残時間測定結果 ② RAM ROM 残量（mAh） 図９ 残量測定結果 RAM ROM 富士時報 （c）ADC/VFC部 3,600 3,637 600 1,200 1,800 2,400 3,000 3,600 4,200 放電時間（s） （b） を利用してマイコンに対しテスト命令を発行し〔 図１１ （b） ①〕 ，マイコンが ROM，RAM の自己診断を行う〔図１１ ②〕 。診断結果は SMBus 通信を使い ATE が読み出し，デ せたときの，SBIC による残量予測時間と実際の放電時間 （b）③〕 。 バイスの良否判定に用いる〔図１１ を比較した結果であるが，残量予測時間の誤差は 1 ％以内 と，非常に良好な結果が得られている。 ５.３ ADC/VFC 部 ADC/VFC 部のテストは，ATE とマイコンが連携して テストの容易化 行う。まず，ATE が該当するピンにアナログ値を設定し （c）①〕 ，マイコンに ADC または VFC のテスト開始 〔図１１ 製品出荷前のテスト工程において，SBIC のようなアナ （c）②〕 ，マイコンが ADC または 命令を送ることで〔図１１ ログ・ディジタル混在回路では，テスト容易化設計なくし （c）③〕レジスタ VFC のディジタル変換値を読み取り〔図１１ てはテスト時間の増大と複雑化を招き，場合によっては機 に値を保持する。保持された結果は通信経路を使い ATE 能や性能の評価が十分できないこと（品質低下）もありう （c）④〕 ，期待値と比較して判定する。 が読み出し〔図１１ る。SBIC では三つの手段を組み合わせたテスト容易化設 計を取り入れている。以下に，ATE（Automatic Test あとがき Equipment）を用いた SBIC のテスト方法を述べる。 高精度なバッテリー残量計測と低消費電力を実現した ５.１ ディジタル部（マイコン，SMBus 通信回路， EEPROM-I/F 回路） SMBus 対応バッテリー残量計測 IC（SBIC）の概要を紹 介した。 回路の約 6 割を占めるディジタル部はテスト合成ツール 今後，ディジタルとアナログの特徴を生かした技術開発 を利用してスキャンパス回路設計を行っており，ATPG を行い，さらに市場が拡大すると予想される携帯情報機器 （Automatic Test Pattern Generator）で生成された 98 ％ をターゲットとしたパワーマネジメント用 IC の開発を 以上の故障検出パターンを利用してテストを行っている。 行っていく所存である。 テストに使用するピンは SMBus と EEPROM 通信用の端 子を兼用することで，ピン数の増加を抑制している〔図１１ （a） 〕 。 参考文献 （1） Smart Battery Data Specification Rev．1.1，1998-12． （2 ） 小澤秀清．二次電池駆動回路の基本構成と課題．電子技術． ５.２ ROM/RAM 部 ROM/RAM 部は，マイコンを利用した BIST（Built In Self Test）でテストを行っている。ATE が SMBus 通信 188（46） 1999- 11，p.9- 17． （3） 後藤正治ほか．特集 あなたの設計では出荷テストができ ません．Design Wave．2001- 03，p.28- 76． 富士時報 Vol.76 No.3 2003 マスタスライス方式マルチチャネル DC-DC コンバータ 制御 IC 三添 公義（みぞえ きみよし） まえがき マスタスライス方式には，次のような利点がある。 （1） 基本的な要素回路とそれにより構成されている回路ブ 近年，携帯電話やディジタルスチルカメラ，ディジタル ロックの動作実績があるので，個々の回路ブロックの検 ビデオカメラなどのディジタル携帯機器が急速に普及して 証は必要なくなり設計の段階でブロック間の検証のみで いる。これらの携帯機器は，多機能化しつつより低消費電 済み，1 週間程度まで設計期間を短縮させることができ 力とする傾向がある。そのため，搭載する電源はパワーマ ネジメントのために機能ごとに分散したマルチチャネル化 る。 （2 ） ウェーハプロセス工程ではメタル配線のみ変更のため が進んでいる。その中で，富士電機では携帯機器に搭載す メタル工程以降の期間だけであり，プロセス工程期間が るマルチチャネル電源 IC の製品化を積極的に進めている。 従来に比べて 4 分の 1 程度まで短縮できる。 携帯機器の商品サイクルと同様に電源 IC の製品サイクル は短く，顧客仕様を満たすためには開発期間を短縮し 1 日 でも早く顧客へサンプル提供して評価していただくことが （3） 仕様決定からサンプル提供まで 5 週間という短期間開 発が実現可能となる。 従来方式とマスタスライス方式を採り入れた開発期間の 比較を図１に示す。 命題となっている。 そこで，開発期間の短縮のため，DC-DC コンバータ電 源制御 IC の開発にマスタスライスの手法を採り入れた。 本稿では，マスタスライス方式マルチチャネル DC-DC 以上のように，マスタスライス方式を採用することによ り電源制御 IC の仕様決定からサンプル提出までの期間が 大幅に短縮される。 コンバータ電源制御 IC の機能と構成，CAD 利用による 開発手法について解説をする。 ２.２ 電源制御 IC の基本機能 ２.２.１ ターゲット マスタスライス方式の電源制御 IC 基本的には昇圧・降圧の組合せで最大 4 チャネルの DC-DC コンバータ電源に対応する。 本章では，マスタスライス方式を採用した目的と，ター 入力ソース電源 Vin が最低 1.5 V の低電圧のときでも動 コンバータ電源制御 IC の基本機能 作するように起動回路をオプションで用意する。したがっ ゲットとする DC-DC などについて述べる。 て，IC の入力電源仕様は，低電圧起動回路を用いるかに ２.１ マスタスライス方式とは 項で説明する。 よって違い，表１のようになる。詳細な機能については次 製品開発を行う場合は，仕様決定後に回路設計とレイア ウト設計で約 2 か月，プロセス工程で約 2 か月の日数を要 し，評価期間を含めると約 5 か月の開発期間であった。 図１ IC 開発期間 マスタスライス方式を採り入れた場合，あらかじめ電源 制御 IC に必要となる基本機能を決めて回路ブロックとそ れに対応したチップレイアウトを準備しておき，設計時に ブロック間配線でチャネル数や機能を変更していく。また， ウェーハプロセスではシリコン上にメタル工程前までの回 路を造り込んでおき，ブロック間配線に対応したメタル配 仕様決定 設計・レイアウト プロセス 評価 サンプル 提出 従 来 マスタ スライス 1か月 2か月 3か月 4か月 5か月 線のみでチャネル数や機能を変更するだけで済む。 三添 公義 リニア IC，主に CMOS アナログ 回路の研究・開発に従事。現在， （株） 富士電機総合研究所デバイス 技術研究所。電気学会会員。 189（47） 富士時報 マスタスライス方式マルチチャネル DC-DC コンバータ制御 IC Vol.76 No.3 2003 ２.２.２ 内蔵基本機能 電源制御 IC に次のような基本機能・回路を内蔵する。 ２.３ 実現可能な電源構成 1 ∼ 4 チャネルで昇圧・降圧の DC-DC コンバータと， （1） 内部制御回路電源レギュレータ（2.2 V 出力） さらにシリーズレギュレータ，同期整流で表２のような電 （2 ） 低電圧誤動作防止回路（UVLO） （3） 基準電圧回路（1V 出力） 源の組合せが実現できる。図３には昇圧・降圧の回路構成 （4 ） 三角波発振回路（外付け素子により周波数変更可） 例を示す。この昇圧・降圧の設定は，設定端子あるいは内 （5） タイマ・ラッチ（外付け素子により時間設定可） 部ブロック間配線で切換が可能である。シリーズレギュ （6 ） ソフトスタート（外付け素子により時間設定可） レータは内蔵エラーアンプを利用することにより構成でき， （7） PWM（Pulse Width Modulation）制御回路 また，同期整流の制御回路は 2 チャネル分の PWM 制御 （8） 出力トランジスタドライバ（昇圧・降圧の変更可） 回路を用いて構成することもできる。シリーズレギュレー （9） 電流制限（1 チャネルのみ利用可能） タの構成例を図４に，同期整流用制御回路の構成を図５に （10） 同期整流 示す。 オプションとして，次の機能を選択できる。 （11） 入力電源低電圧起動回路（Vin ≧ 1.5 V） 図２に電源制御 IC 全体のブロック図を示す。左側のブ （1） PWM 制御回路の基準電圧を内蔵の基準電圧回路出力 （1） ロックは共通ブロックであり，内部電源ブロックには と あるいは外部設定の選択（基準電圧の外部設定は，極性 ，基準電圧ブロックには ，発振回路ブロックには ， （2 ） （3） （4 ） （5） コントロールブロックには の機能をそれぞれ内蔵する。 表２ 電源の組合せ また，右側のチャネルごとの PWM 制御回路・ドライバ 組合せNo. （6 ） （7） （8） のブロックには ， および を内蔵し，1 チャネルのみ 1 （10） （9） の機能を入れる。また， の機能を構成できるようにす 2 る。低電圧電源を利用するときに必要となる低電圧起動回 3 （11） 路ブロックは の機能となる。 昇圧・降圧 シリーズレギュレータ 1チャネル 1チャネル 1チャネル 4 1チャネル ，低 入力ソース電源が低電圧である場合（Vin ≧ 1.5 V） 5 2チャネル 電圧起動回路で昇圧回路を動作させ，昇圧回路の出力を制 6 御回路電源入力に接続して昇圧した電圧を制御回路に用い 7 る。入力ソース電源が低電圧でない場合（Vin ≧ 2.5 V）は， 低電圧起動回路を使用する必要がないので，そのまま入力 ソース電源を制御回路電源入力に接続する。 同期整流 1チャネル 1チャネル 2チャネル 8 1チャネル 9 2チャネル 10 3チャネル 11 12 表１ 電源仕様 1チャネル 4チャネル 13 低電圧起動回路 入力ソース電源範囲（ V in ） なし 2.5∼20 あり 1.5∼20 単位 1チャネル 1チャネル 14 2チャネル V 図３ 昇圧・降圧回路構成例 V in 図２ 電源制御 IC のブロック図 L 低電圧電源入力 制御回路 電源入力 低電圧起動 回路 Di ドライバ NMOS PWM制御 内部電源 Vo R1 C R2 Rpd 電流制限 回路 基準電圧 PWM制御 回路 （a）昇圧回路 ドライバ V in PWM制御 回路 Rpu ドライバ PMOS Vo ドライバ 発振回路 PWM制御 回路 L ドライバ PWM制御 Di R1 C R2 コントロール PWM制御 回路 ドライバ （b）降圧回路 190（48） 富士時報 マスタスライス方式マルチチャネル DC-DC コンバータ制御 IC Vol.76 No.3 2003 図４ シリーズレギュレータ構成例 表３ 各回路ブロックの使用セル 基準電圧 内部電源シリーズレギュレータ − ＋ 使用セル 回路ブロック V in PMOS エラーアンプ 内 部 電 源 Vo バイアス電流回路 低電圧誤動作防止回路 R1 Cc 基 準 電 圧 C 三角波発振回路 R2 PWM制御回路内部 1V 基準電圧回路 発 振 回 路 デューティ制限パルス発生回路 コントロール タイマ・ラッチ エラーアンプ 図５ 同期整流回路の構成 コンパレータ ソフトスタート PWM制御回路 デューティ制限回路 基準電圧 − ＋ PWM 制御回路 コンパ レータ − ＋ R4 ドラ イバ 電流制限回路（オプション） PMOS PWM 制御回路 Vo 低電圧起動回路 低電圧起動回路（オプション） L コンパ レータ ＋ − ドライバ V in Rpu ＋ − エラー アンプ 三角波 エラー アンプ Cf Rf R1 ドラ イバ NMOS Rpd 図６ 自動配線前のチップレイアウト C R2 R3 反転などのアプリケーション構成時に用いる） 。 （2 ） 低電圧起動回路（Vin ≧ 1.5）の使用 （3） 電流制限回路の使用 開発手法 本章では，マスタスライス方式を適用した電源制御 IC の具体的な開発手法について述べる。 ３.１ 回路ブロックの準備 前章の２.２.２項で述べた回路ブロックについて，実際の 回路，レイアウトを準備する。回路ブロックは，要素回路 （セル）を組み合わせて上位の大きなセルとして作成する。 表４ 電源構成例 電源構成 設 定 回路ブロックと使用したセルの対応を表３に示す。回路動 作検証は回路ブロックごとに行っておく。また，レイアウ No.1 内部基準電圧使用 電流制限機能付き No.2 基準電圧外部設定 昇圧・降圧2チャネル トも回路ブロックごとに要素回路との接続配線まで行い， ブロック間の配線のための接続情報を設定しておく。なお， 同期整流1チャネル 仕様によって回路ブロックの特性を調整できるように，抵 オプション 内部基準電圧使用 低電圧起動回路 抗やコンデンサの素子値をメタルで変更できるようにして ある。完成した回路ブロックレイアウトを配置し，入出力 パッドを用意したブロック間メタル配線前のチップレイア 低電圧起動回路を使用する。昇圧および降圧は外部設定端 ウトを作成する。このレイアウトを図６に示す。 子で変更可能とする。昇圧・降圧回路の No. 1 は，基準電 圧に内部の基準電圧回路の出力を用いて，出力トランジス ３.２ 自動メタル配線レイアウト タドライバに電流制限回路を接続する。No. 2 は，基準電 ３.２.１ 電源構成例 圧を外部から設定するようにしておく。また，No. 2 にお 設計事例として，表４のような電源構成にする。昇圧・ いて，図４で示したシリーズレギュレータも構成可能であ 降圧回路 2 チャネルと同期整流制御回路 1 チャネル，また る。同期整流制御回路は，図５で示したように 2 チャネル 191（49） 富士時報 Vol.76 No.3 2003 図７ 電源制御 IC の全体回路図の作成例 マスタスライス方式マルチチャネル DC-DC コンバータ制御 IC 図８ 完成したチップレイアウト 分の制御回路と抵抗 R3，R4 を用いて構成する。また，オ プションとして低電圧起動回路を有効にしている。 あとがき ３.２.２ CAD ツールの活用 CAD ツールを利用し，表４の電源構成となるように回 以上のようなマスタスライス方式電源制御 IC の開発を 路ブロック間を配線した回路図を作成する。次に，シミュ 積み重ね，マスタスライス方式を採用した電源制御 IC の レータにより全体回路図の動作を検証して配線が正しいか 開発手法を確立した。この手法は，いままで IC 設計・開 チェックする。また，回路図上のブロック間にはレイアウ 発の効率化で取り組んできた CAD 技術がおおいに活用さ ト時に配線するメタル配線幅などレイアウトに必要な情報 れ，設計期間短縮だけでなく IC 自体の開発期間短縮の効 を設定しておく。図７に作成した回路図を示す。なお，こ 果が発揮される。 の回路図作成が設計時間の大半を占め 1 ∼ 2 週間であり， 従来の 2 か月の設計期間に比べ大幅な短縮となる。 今後，汎用品に近いマルチチャネル DC-DC コンバータ 電源制御 IC のサンプル製作には，今回開発したマスタス 検証が完了した全体回路図をもとに，自動メタル配線レ ライス方式の電源制御 IC を利用することにより，短期間 イアウトツールを利用して回路ブロック間のメタル配線を にサンプル提供を行っていく。また，多チャネル化や機能 行う。メタル配線後の最終的なチップレイアウトを図８に 拡張など，他機種にもマスタスライス方式を展開し，短期 示す。レイアウトはメタル配線のみとなるので，作業は１ 間に顧客の要望に迅速に応えたサンプルを提供できるよう 日で完了する。 に製品を開発していく予定である。 192（50） 富士時報 Vol.76 No.3 2003 低オン抵抗トレンチ横型パワー MOSFET 集積化技術 澤田 睦美（さわだ むつみ） 岩谷 将伸（いわや まさのぶ） 藤島 直人（ふじしま なおと） まえがき 図１ プレーナ型 LDMOS の断面構造 n+(ソース) 近年の電子機器の小型・軽量・薄型・低消費電力化の要 チャネル NLDD n+(ドレイン) プラグ 求の中で，富士電機では電源 IC 分野を中心に，高耐圧パ pフィールド ワー IC 技術の開発に取り組んできた。これまでにパワー p IC に集積されるスイッチング素子として，高集積化と低 - p+ プラグ nドレイン pオフセット（ベース） オン抵抗化を実現するためにトレンチ（溝）構造を導入し pウェル た横型パワー MOSFET（Trench Lateral Power Metal p基板 Oxide Semiconductor Field Effect Transistor：TLPM） （1）∼（5） を提案し，有効性を実証してきた。 本稿では，電源制御用パワー IC や DC-DC コンバータ 用 パ ワ ー IC な ど に 要 求 さ れ る 素 子 耐 圧 30 V ク ラ ス の 図２ ワンチップ上に集積した CMOS と TLPM の断面図 TLPM を ， 富 士 電 機 既 存 の 0.6 µm ル ー ル Bi-C/DMOS （Bipolar-Complementary/Double Diffused MOSFET）プ 低耐圧NMOS S ロセスに集積化する技術を開発したので紹介する。 G 低耐圧PMOS D 30V nチャネルTLPM D S D S S G N+S/D pフィールド NLDD p- n＋S/D n＋S/D p+S/D pウェル デバイス構造と特徴 p+S/D PLDD n− nウェル pオフセット pウェル G G n＋S/D nドレイン p基板 ２.１ 従来技術 プ レ ー ナ 型 の パ ワ ー 素 子 LDMOS（ Lateral Double Diffused MOSFET）は，図１に示すように，高耐圧に必 要な拡張 n ドレイン領域をシリコン基板表面に形成する プロセスフロー ので，高集積化と低オン抵抗化には限界があった。 プロセスフローについて説明する。最初に CMOS 部と ２.２ TLPM 図２にワンチップ上に集積した CMOS（Complementa- ry MOSFET）と TLPM の断面図を示す。 共通に形成した p ウェル内部に深さ 2 µm のトレンチを形 成する。トレンチマスク酸化膜をそのままマスクとして， 図 ２ に示すように，TLPM は，ソース領域を基板の表 （a） 〕 。次 トレンチ底面に n ドレイン領域を形成する〔図３ 面に，ドレイン領域をトレンチ底面に，そして，トレンチ に，p−領域を形成してから，素子分離のためのフィール 側壁に沿ってチャネル領域を形成している。30 V 耐圧を ド酸化膜を熱酸化で形成する。そして，しきい値電圧調整 持たせるための n ドレイン領域は，トレンチ底面からト 用のチャネルイオン注入を行い，TLPM 部には比較的厚 レンチ側壁にかけて形成してある。このようにチャネルと いゲート酸化膜，低耐圧 CMOS 部には薄いゲート酸化膜 ドレインの一部を縦に形成することで，デバイスピッチを を形成し，ゲート電極となるポリシリコンを堆積（たいせ 従来の 50 ％に縮小し，単位面積あたりのオン抵抗を大幅 き）する。TLPM のトレンチ側壁のゲート電極は，ポリ に改善することができた。 シリコンを異方性エッチングすることにより，トレンチ側 壁酸化膜からポリシリコン膜厚分だけトレンチ内部に張り 澤田 睦美 岩谷 将伸 藤島 直人 低 オ ン 抵 抗 パ ワ ー IC の プ ロ セ IC ・パワーデバイスのプロセス 低 オ ン 抵 抗 パ ワ ー IC の プ ロ セ ス・デバイス研究開発に従事。現 研究開発に従事。現在， （株）富士 ス・デバイス研究開発に従事。現 在， （株）富士電機総合研究所デバ 電機総合研究所デバイス技術研究 在， （株）富士電機総合研究所デバ イス技術研究所。 所。 イス技術研究所グループマネー ジャー。電気学会会員。 193（51） 富士時報 低オン抵抗トレンチ横型パワー MOSFET 集積化技術 Vol.76 No.3 2003 図３ プロセスフロー 図４ シミュレーション結果 NMOS部 ソース TLPM部 PMOS部 p基板 トレンチ（深さ2 トレンチマスク酸化膜 m） ソース ゲート ゲート nドレ イン pウェル pウェル ドレイン nウェル ドレイン n＋ドレイン nドレイン （a）nドレイン形成まで nドレイン ゲート 素子分離フィールド酸化膜 ゲート pチャネル フィールド pウェル nドレ イン チャネル チャネル pウェル nウェル （a）オフ状態でのポテンシャル分布 （b）オン状態での電流密度分布 （b）トレンチゲート形成まで トレンチ底面プラグ （ポリシリコン） 層間酸化膜 n+S/D NLDD n+S/D pウェル p+S/D PLDD p+S/D nウェル n+S/D p+S/D pウェル n+S/D 図５ 耐圧とオン抵抗の n ドーズ量ドレイン依存性 p+S/D nドレイン 50 実測結果 （c）トレンチ底面プラグ形成まで 耐圧（V） （b） 出した形に，セルフアラインで形成する〔図 ３ 〕。 シミュレーション結果 40 CMOS 部と TLPM 部のソース/ドレイン領域を共通で形 30 20 10 成してから，層間絶縁用の酸化膜を堆積し，トレンチ底面 0 1012 にコンタクトホールを開口する。トレンチが完全に埋まる ようポリシリコンを堆積し，全面エッチバックをしてトレ （c） 〕 。最後に，層間膜を ンチ底面プラグを形成する〔図３ メタル配線工程，パッシベーション工程をする。 従 来 の Bi-C/DMOS 工 程 か ら の 追 加 は ， ト レ ン チ ， ゲート電極，およびトレンチ底面コンタクトの 3 ホトリソ グラフィー工程である。 シミュレーション結果 プロセスフロー条件とデバイス構造の最適化を行うため 1014 1015 100 実測結果 オン抵抗（mΩmm2） 堆積し，シリコン基板表面にコンタクトホールを開口し， 1013 nドレインドーズ量（cm−2） （a） B V ds シミュレーション結果 80 60 40 20 0 1012 に二次元プロセス・デバイスシミュレーション技術を活用 1013 1014 nドレインドーズ量（cm−2） （b） R on A 1015 （a） に，オフ状態でのポテンシャル分布を示す。 した。図４ n ドレインの接合からトレンチ底面の n＋ドレイン端まで 空乏層が広がり，電界を緩和することで 30 V 耐圧が保持 される。このときのブレークダウンポイントは，トレンチ 実測結果 （b） に，オン状態で 底部のドレイン側ゲート端である。図４ の電流分布を示す。ドレイン電流は，トレンチ側壁に沿っ て，縦方向に流れている。 図６に，CMOS と一体化して作製した TLPM 部分の断 面 SEM（Scanning Electron Microscope）写真を示す。 図５に，n ドレインドーズ量に対するブレークダウン電 図７ に試作した TLPM の電気的特性測定結果を示す。 圧（BVds）と単位面積あたりのオン抵抗（RonA）の依存 BVds は 35 V で，Vgs ＝ 18 V（Eox=2.9 MV/cm，Tox ＝ 62 性をそれぞれ示す。BVds と RonA はトレードオフの関係に nm）のとき，RonA＝ 16 mΩmm2 が得られた。これは， 13 −2 あり，n ドレインドーズ量 2 ×10 cm 2 のとき，BVds ＝ 30 V，RonA ＝ 23 mΩmm の最適値を得た。 194（52） 耐圧 30 V クラスで現在までに報告されている論文の中で 最も低い RonA である。 富士時報 低オン抵抗トレンチ横型パワー MOSFET 集積化技術 Vol.76 No.3 2003 図６ TLPM の断面 SEM 写真 図８ 低耐圧 CMOS の電気的特性 （a）NMOS（L ＝0.6 m） 図７ TLPM の電気的特性測定結果 （b）PMOS（L ＝0.6 m） 図９ 耐圧とオン抵抗のトレンド （a）オフ状態 200 富士電機のTLPM R on A（mΩmm2） 他社文献値 100 80 60 40 20 10 10 20 30 50 40 B V ds （V） 70 60 （b）オン状態 あとがき 図５ に，n ドレインドーズ量に対する実測での BVds と RonA の依存性をシミュレーションと比較して示す。シ 低 オ ン 抵 抗 ト レ ン チ 横 型 パ ワ ー MOSFET の 既 存 ミュレーション結果は，実測結果とほぼ一致している。n 0.6 µm ルール Bi-C/DMOS プロセス集積化技術について紹 ドレインドーズ量 5 ×1012 cm−2 でのシミュレーションの 介した。図９に示す，耐圧とオン抵抗のトレンドから分か RonA が大きい理由として，二次元プロセスシミュレー るように，TLPM は，耐圧 30 V クラスで現在までに報告 ションで，n ドレイン領域のトレンチ底面コーナー部での されている論文の中で最も低い RonA を示している。 （6 ）∼（10） 酸化・拡散モデルが不十分であることが考えられる。 今後は，この技術を製品に適用していくとともに，p 図８に低耐圧 CMOS の電気的特性を示す。これら CMO チャネル TLPM の開発，高耐圧化を進め，電源用パワー S デバイスにより，ディジタル・アナログ混在制御回路の IC や PDP（Plasma Display Panel）ドライバ IC に適用し 集積化が可能となる。 ていく所存である。 195（53） 富士時報 Vol.76 No.3 2003 低オン抵抗トレンチ横型パワー MOSFET 集積化技術 （6 ） Parthasarathy, V. et al．A 33 V, 0.25 mΩ-cm2 n-channel 参考文献 （1） Fujishima, N. ; Salama, C.A.T．A trench lateral power MOSFET using self-aligned trench bottom contact holes． IEDM Technical Digest．1997，p.359- 362． （2 ） Sugi, A. et al．A 30 V Class Extremely Low On-resist- ance Meshed Trench Lateral Power MOSFET． ISPSD Proceedings．2002，p.297- 300． （3） Fujishima, N. et al．A Low On-resistance Trench La- teral Power MOSFET in a 0.6 µm Smart Power Technology for 20- 30 V Applications．IEDM Technical Digest． 2002，p.455- 458． （4 ） 杉祥夫ほか．低オン抵抗トレンチ横型パワー MOS デバイ ス技術．富士時報．vol.74，no.10，2001，p.588- 592． （5） Fujishima, N. et al．US patent applied for．2001． 196（54） LDMOS in a 0.65 µm smart power technology for 20 V- 30 V applications．ISPSD Proceedings．1998，p.61- 64． （7） Tsai, C. Y. et al．Optimized 25 V, 0.34 mΩ-cm2 Very- Thin-RESURF (VTR), Drain Extended IGFETs in a Compressed BiCMOS Process．IEDM Technical Digest．1996， p.469- 472． （8） Contiero, C. et al．LDMOS IMPLEMENTATION BY LARGE TILT IMPLANT IN 0.6 µm BCD5 PROCESS, FLASH MEMORY COMPATIBLE．ISPSD Proceedings． 1996，p.75- 78． （9） Parthasarathy, V. et al．A 0.35 µm CMOS based smart power technology for 7 V- 50 V applications． ISPSD Proceedings．2000，p.317- 320． 富士時報 Vol.76 No.3 2003 半導体デバイスの微視解析技術 大井 明彦（おおい あきひこ） まえがき 以下のミクロなスケールの不良箇所を特定できることであ る。以下で，OBIC 法によるゲート故障解析方法とその結 近年の半導体デバイスの高性能化・多機能化に伴い，デ 果について説明する。 バイスの製造プロセスでは高精度で高信頼性の制御が要求 OBIC 法によるゲート故障箇所特定の原理を図１の p 型 されている。また，デバイス縮小化のための微細化技術も MOS キャパシタを用いて説明する。MOS キャパシタの 急速に進展している。このようなデバイス・プロセス技術 ゲート電極に正電圧を印加すると，ゲート酸化膜直下の基 の革新に伴い，評価解析技術もまたよりミクロで高精度な 板部は空乏化し反転層が形成される。波長 1,083 nm の ものが求められている。中でも，ウェーハあるいはチップ レーザ光をデバイスの裏面から入射すると，シリコン基板 からデバイスの特性を支配し不良原因となる微視的領域を 内に電子と正孔が生成される。空乏層領域で生成された電 特定し，そのような微視的領域における局所物性を評価解 子はゲート酸化膜界面へ，ホールは基板内部へとドリフト 析する技術の確立は新しいデバイスやプロセスの開発には する。ゲート酸化膜が正常であれば，電子はゲート酸化膜 必要不可欠である。 の高いポテンシャル障壁によってせき止められる。一方， 本稿では，このような評価解析技術として最近開発を ゲート酸化膜に異常がある場合，例えばゲート酸化膜が破 行っている光誘起電流（OBIC）法を用いたゲート故障解 壊されている場合など，電子は基板からゲート電極へと流 析法と走査型容量顕微鏡（SCM）による拡散構造評価法 れ込み，基板とゲート電極間に電流が流れる。この様子を について測定原理を含めて紹介する。OBIC 法については， 図１のバンドダイヤグラムに示す。 数 mm サイズのトレンチ型 MOS（Metal Oxide Semicon- 通常，素子は数 mm から十数 mm までのサイズであり， ductor）デバイスからサブミクロンのゲート不良箇所を見 いだし解析を行った結果を報告する。SCM は走査型プ 図１ OBIC 法によるゲート故障箇所特定の原理 ローブ顕微鏡の一種であり，ナノスケール領域の微小静電 容量を測定し二次元キャリヤ濃度を評価する新しい道具と （1） して活発に研究開発されている。ここでは，次世代のパ ワー IC の中核デバイスと期待されているトレンチ横型パ アンプ ゲート酸化膜 p型基板 不良箇所 ワー MOSFET（Trench Lateral Power MOSFET：TL レーザ （2 ） （ 3） PM）の断面の拡散構造について評価解析を行った。 A B 局所検出 ゲート故障解析 ミクロ走査 OBIC マクロ走査 半導体にバンドギャップ以上のエネルギーを持つ光を照 などの局所電界が存在するとこれらキャリヤはドリフトす るので，外部へと電流を取り出すことができる。この電流 ① ①レーザ ②電子・正孔対 を OBIC と呼ぶ。OBIC を用いた素子解析としては，pn ③OBIC ② 接合不良，配線不良，結晶欠陥，ゲート故障箇所の特定な ゲート位置 （4 ） どが挙げられる。OBIC 法の最大の特徴はミリメートル 位置 広範囲検出 射すると電子・正孔対が形成される。試料内部に pn 接合 （a）正常領域 （b）不良箇所 （mm）のマクロなスケールから，マイクロメートル（µm） 大井 明彦 パワー半導体デバイスのプロセ ス・評価解析の研究開発に従事。 現在， （株） 富士電機総合研究所デ バイス技術研究所。工学博士。応 用物理学会会員。 197（55） 富士時報 半導体デバイスの微視解析技術 Vol.76 No.3 2003 図３ FIB によるトレンチ MOS の加工前表面像ならびに 図２ トレンチ MOS の裏面 OBIC 像 正常領域と不良箇所の断面観察像 正常ポイントA ゲート不良箇所 トレンチ底面 A 基板表面 B マーカ FIB加工前表面像 破壊ポイントB そこから 1 µm 以下の不良箇所を特定するのは難しい。た とえるならば，山手線内にあるすべての建物から犬小屋１ 軒を探し出すようなものである。実際に OBIC 法を用いた 特定方法は以下のように行う。最初にレーザ光の反射像 （光学像）を最大視野（5 mm 角程度）で観察する。次に， る。マーキングしたサンプルを FIB 装置に導入し，OBIC ゲート電極に電圧を印加し MOS ゲートに電流を流す。典 で特定した不良箇所近傍を断面加工しその断面観察を行う。 型的な電流値は数十 µA である。そして，OBIC アンプの そして，不良箇所が出現するまでスライス加工と観察を繰 ゲインと検出電流の下限（オフセット電流）を調整し，素 り返す。その一例を図３に示す。このサンプルでは，トレ 子の一部に OBIC が流れるところを観測する。本装置の電 ンチ底部に 0.1 ∼ 0.2 µm サイズの破壊箇所が見いだされた。 流アンプの検出電流は 40 pA と高感度であるため不良箇 このような微小サイズの破壊の原因としてはトレンチエッ 所近傍の広い範囲の OBIC を検出することができる。さら チング時に生成された微小欠陥がゲート酸化膜に取り込ま に，アンプのゲインとオフセットを調整して，OBIC の検 れ，欠陥トラップを形成しゲート劣化をもたらしたと考え 出領域を絞り込む。この様子を図１に示す。次に，対物レ られる。現在，以上のような方法を用いてトレンチ MOS ンズの倍率を高くし，再びアンプを調整して OBIC の検出 形成プロセスの評価を行っている。 領域を小さくしていく。これを繰り返すことで約 1 µm 以 デバイス拡散構造評価 下の不良箇所を特定する。 トレンチ構造の MOS キャパシタを例にゲートの故障解 析について紹介する。一般に，トレンチ構造上に作製され 半導体デバイスの作製においてキャリヤ制御するための た MOS のゲート酸化膜はプレーナ型のものと比較して， 不純物ドーピングとそれによる pn 接合の形成がプロセス 酸化膜の破壊電界強度が低く，破壊耐圧分布はブロードで の根幹をなしている。ドーパントあるいはキャリヤ濃度を ある。この要因としては，トレンチ底部や終端のＲ部の曲 測定する方法は二次イオン質量分析法（SIMS）と拡（ひ 率などの形状やその分布，エッチングプロセス時に発生す ろ）がり抵抗測定（SR）が一般的である。しかしながら， る微小欠陥やシリコン面のマイクロラフネスなどが挙げら これらの測定方法は一次元的な深さ分布を測定する手法で れる。トレンチ内のどの部分で破壊されたかを知ることは あり，微視的スケールの二次元的な分布に関しては無力で ゲート破壊原因を明らかにし，トレンチ MOS 形成プロセ あった。数年前に走査型プローブ顕微鏡（SPM）を用い スの改善のためには重要である。 た高空間分解能の二次元的なキャリヤ分布を評価する方法 最初に，レーザ顕微鏡を用いてデバイス全体の裏面光学 が提案され，現在活発に研究開発されている。SPM によ 像をとる。ここで，注意しなければならないのは裏面が鏡 るキャリヤ濃度の評価法はケルビンフォース顕微鏡（K 面であることと基板抵抗が低い場合は薄片化することであ FM） ，走査型容量顕微鏡（SCM） ，走査型拡がり抵抗顕微 る。今回の素子はサイズ 6.0 mm × 4.5 mm で，厚さを 鏡（SSRM）がある。ここでは，SCM の原理と実デバイ 120 µm に裏面研磨した。良好な裏面光学像が得られた後 スを評価した事例について述べる。 （4 ） （1） （ 5） に，OBIC 法を用いて 1 µm 程度の不良箇所を特定する。 図４に SCM 装置の構成を示す。装置の基本は原子間力 図２に，裏面光学像と OBIC 像の合成像を示す。次に，集 顕微鏡（AFM）である。AFM は先端が非常に鋭い（曲 束イオン顕微鏡（FIB）を用いて破壊ポイントの断面観察 率半径が数十 nm）探針で試料表面を走査し，表面の凹凸 を行うために，OBIC で特定した不良箇所をマーキングす を観察する。空間分解能は原子レベルで，原子ステップや 198（56） 富士時報 半導体デバイスの微視解析技術 Vol.76 No.3 2003 図４ SCM 装置の構成 図５ トレンチ横型パワー MOSFET の表面トポグラフィー像と SCM 像 酸化膜 UHFキャパ シタンスセンサ 導電性探針 探針近傍の 微小MOS ①：ゲート酸化膜 ②：ゲート電極 ③：酸化膜 ④：ドレイン部 ① ② ΔC 信号 ③ ④ AC 入力：ΔV AFMステージ V offset （a）表面トポグラフィー像 S：n+ソース P：pウェル＋ pオフセット層 N：nウェル層 Psub：p型基板 D：ドレイン電極 C：チャネル部 S P D 原子像を得ることも可能である。極薄酸化膜が形成されて いる試料表面に導電性の探針を接触させると，探針と試料 間には図４で示したような微小な MOS キャパシタが形成 C ΔC 信号 ＋10 V N される。SCM はこの微小キャパシタに交流電圧 ΔV を印 加し，探針に接続されている UHF キャパシタンスセンサ 0V Psub で静電容量変化 ΔC を検出する。したがって，SCM は導 電性探針で表面をコンタクトモードで走査し，表面トポグ −10 V （b）SCM像 ラフィー像と dC/dV の SCM 像を同時に観察する。 微小 MOS キャパシタの静電容量変化は一次元モデルで コロイダルシリカを用いて行った。表面に安定した極薄酸 近似すると， 2 ΔC ＝ Cox /（Cox ＋ Cdep） ……………………………（1） 化膜を形成するため，研磨後の試料は熱処理を行った。以 と表される。ここで，Cox は酸化膜静電容量，Cdep は空乏 上のように作製した試料断面の表面トポグラフィー像と 層容量である。反転領域での空乏層容量はドーパント濃度 dC/dV の SCM 像を図５に示す。 ND と以下の関係がある。 Cdep＝ MOS キャパシタの高周波の C-V 特性は p 型基板で単 0.5 qεND /（VFB−V−kBT/q） ………………（2 ） 調減少，n 型基板で単調増加するので，dC/dV 信号は p ここで，q は素電荷，εはシリコンの誘電率，VFB はフ と n で位相が反転し符号が逆転する。この現象を利用し ラットバンド電位，V は外部電圧，kBT/q は温度補正項で て，SCM では p 型と n 型の判別を行っている。図５では ある。 青系色が＋符号で p 型，赤系色が−符号で n 型を表して 以上から，ドーパント濃度は， ND ＝ Cox（Cox−ΔC） ΔC 2 2（VFB−V−kBT/q） ………（3） εq いる。黄色が出力信号なし，すなわちキャリヤがない領域 を表している。キャリヤが存在しないのは酸化膜などの絶 縁体領域と pn 接合や MOS の空乏層領域である。n 型領 と表され，ΔC と関係づけられる。SCM のΔC/ΔV 信号 域としてソース部（S）と n ドレイン領域（D）が，p 型 から，ドーパント濃度の定量化が可能となる。現状の不純 領域として p ウェルとオフセット（P）と基板（Psub）が 物濃度の精度はオーダーレベルである。 観察された。また，各接合の空乏層領域も観察され，チャ 空間分解能に関しては，不純物濃度に依存する。ドーパ 15 −3 ネル長は 0.9 µm であった。ここで注意しなければならな の場合，1 不純物原子の占有体積 （1） いのは，前述の式 ， から，ドーパント濃度 ND が増加 （2 ） は 100 nm3 である。したがって，SCM での空間分解能の するとΔC の絶対値が減少することである。すなわち，不 限界は SN 比を考慮すれば 200 nm 程度である。他方，高 純物濃度が高くなると信号強度はゼロに近づく。 ントの濃度が 10 cm 濃度の 10 21 cm−3 の場合の 1 原子占有体積は 1 nm3 である が，空間分解能は探針形状に依存し，数十 nm 程度と考え あとがき られる。 次に，SCM を用いた実デバイスの断面の拡散構造を評 以上，半導体デバイスの評価解析技術の最近の進展を， 価した例を紹介する。サンプルは本特集号に掲載されてい マクロからミクロ評価という観点で OBIC/FIB による る n チャネルのトレンチ横型パワー MOSFET（TLPM） ゲート不良箇所の位置特定解析技術について，ミクロ領域 の実験サンプルである。最初に，試料を切り出し，断面を の物性評価を可能にした SCM によるデバイスの拡散構造 研磨する。研磨後の表面は数 nm 程度以下の平たん度と欠 解析について紹介した。 陥のないことが必要である。今回，最終仕上がりの研磨は 今後とも，デバイスやプロセス技術の発展は著しいと予 199（57） 富士時報 半導体デバイスの微視解析技術 Vol.76 No.3 2003 想される。それに伴い評価解析技術も革新し続ける必要が eral Power MOSFET in a 0.6 µm Smart Power Technol- ある。そして，これまで測定できなかったものを観測する ogy for 20- 30 V Applications．IEDM Tech．Digest．2002， ことで，新たなデバイスやプロセスを開発する礎を築きた p.455- 458． い。 （4 ） Schroder, D. K． Semiconductor Material and Device Characterization． 2nd ed． New York． John Wiley & 参考文献 Sons．1998，p.455． （1） 中村雅一．走査型キャパシタンス顕微鏡（SCM）による （5） Henning, A. K. et. al．Two dimensional surface dopant ナノスケール電気特性評価．第 5 回結晶工学セミナー．応用 profiling in Silicon using scanning Kelvin probe micro- 物理学会結晶工学分科会．1999，p.41- 52． （2 ） 杉祥夫ほか．低オン抵抗トレンチ横型パワー MOS デバイ ス技術．富士時報．vol.74，no.10，2001，p.588- 592． （3） Fujishima, N. et. al．Ａ Low On-resistance Trench Lat- 解 説 scopy．J. Appl. Phys．vol.77，no.5，1995，p.1888- 1896． （6 ） Hantscel, T. et al．Highly Conductive diamond probes for scanning spreading resistance microscopy． Appl. Phys. Lett．vol.76，no.12，2000，p.1603- 1605． 横型 IGBT と縦型 IGBT 図１に横型 IGBT（Insulated Gate Bipolar Transis- E フィールド酸化膜 G C tor） ，図２に縦型 IGBT の断面構造を示す。両デバイ スともエミッタ，ゲート，コレクタの 3 領域から構成 され，基本的な動作は同じである。大きな違いは電流 ＋ p＋ n p＋ ゲート酸化膜 pベース nバッファ 経路にある。横型 IGBT では三つの電極がすべて半導 電流経路 体基板の表面に形成され，電流はコレクタ電極（C） からエミッタ電極（E）に向かって基板内部を横方向 に流れる。一方，縦型 IGBT ではエミッタ電極とゲー nベース（ドリフト） 図１ 横型 IGBT の断面構造 ト電極（G）が基板表面に形成され，コレクタ電極が 裏面に形成される。そして，電流は基板の裏面から表 E G ゲート酸化膜 面に向かって基板の縦方向に流れる。横型 IGBT は同 一基板上に他のデバイスと搭載することが可能であり， ＋ p＋ n パワー IC の出力用デバイスとして適用される。縦型 pベース 電流経路 IGBT は横型 IGBT に比べて高耐圧・大電流化が容易 であり，個別素子として適用される。 nベース（ドリフト） nバッファ p＋ C 図２ 縦型 IGBT の断面構造 200（58） 豊かな地球社会のために 富士電機は、 今、 電機システム カンパニー 主な営業品目 情報・通信・制御システム，水処理・計測システム， 電力システム，放射線管理システム，FA ・物流シス テム，環境システム，電動力応用システム， 産業用電源，車両用電機品，クリーンルーム設備， レーザ機器，ビジョン機器，電力量計， 変電システム，火力機器，水力機器，原子力機器， 省エネルギーシステム，新エネルギーシステム 電子 カンパニー 機器・制御 カンパニー 主な営業品目 電磁開閉器，操作表示機器，制御リレー，タイマ， ガス関連機器，配線用遮断器，漏電遮断器， 限流ヒューズ，高圧受配電機器，電力制御機器， 電力監視機器，交流電力調整器，検出用スイッチ， プログラマブルコントローラ，プログラマブル 操作表示器，ネットワーク機器，インダクション モータ，同期モータ，ギヤードモータ，ブレーキ モータ，ファン，クーラントポンプ，ブロワ， 汎用インバータ，サーボシステム， 加熱用インバータ，UPS，ミニ UPS 流通機器システム カンパニー 主な営業品目 自動販売機，コインメカニズム，紙幣識別装置， 貨幣処理システム，飲料ディスペンサ，自動給 茶機，冷凍冷蔵ショーケース，ホテルベンダシ ステム，カードシステム 環境・情報・サービス・コンポーネントを キーワードとして、 新しい技術の時代を 拓こうとしています。 主な営業品目 磁気記録媒体，パワートランジスタ， パワーモジュール，スマートパワーデバイス， 整流ダイオード，モノリシック IC， ハイブリッド IC，半導体センサ，サージアブ ソーバ，感光体およびその周辺装置 カンパニー別営業品目 電機システムカンパニー 情報・通信・制御システム，水処理・計測システム，電力システム，放射線管理システム，FA・物流システム，環境シス テム，電動力応用システム，産業用電源，車両用電機品，クリーンルーム設備，レーザ機器，ビジョン機器，電力量計， 変電システム，火力機器，水力機器，原子力機器，省エネルギーシステム，新エネルギーシステム 機器・制御カンパニー 電磁開閉器，操作表示機器，制御リレー，タイマ，ガス関連機器，配線用遮断器，漏電遮断器，限流ヒューズ，高圧受配 電機器，電力制御機器，電力監視機器，交流電力調整器，検出用スイッチ，プログラマブルコントローラ，プログラマブル 操作表示器，ネットワーク機器，インダクションモータ，同期モータ，ギヤードモータ，ブレーキモータ，ファン，クーラ ントポンプ，ブロワ，汎用インバータ，サーボシステム，加熱用インバータ，UPS，ミニ UPS 電子カンパニー 磁気記録媒体，パワートランジスタ，パワーモジュール，スマートパワーデバイス，整流ダイオード，モノリシック IC， ハイブリッド IC，半導体センサ，サージアブソーバ，感光体およびその周辺装置 流通機器システムカンパニー 自動販売機，コインメカニズム，紙幣識別装置，貨幣処理システム，飲料ディスペンサ，自動給茶機，冷凍冷蔵ショーケー ス，ホテルベンダシステム，カードシステム 富 士 時 報 第 ７６ 巻 第 ３ 号 平 成 平 成 15 年 2 月 28 日 15 年 3 月 10 日 印 刷 発 行 定価 525 円 （本体 500 円・送料別） 編集兼発行人 原 嶋 発 行 所 富 社 室 〒141 -0032 東 京 都 品 川 区 大 崎 一 丁 目 1 1 番 2 号 （ゲートシティ大崎イーストタワー） 編 集 室 富士電機情報サービス株式会社内 「富士時報」編集室 〒151 -0053 東京都渋谷区代々木四丁目 30 番 3 号 （新宿コヤマビル） 電 話（03）5388 − 7826 FAX（03）5388 − 7369 印 刷 所 富士電機情報サービス株式会社 〒151 -0053 東京都渋谷区代々木四丁目 30 番 3 号 （新宿コヤマビル） 士 電 孝 機 技 株 術 一 式 企 会 画 電 話（03）5388 − 8241 発 売 元 株 式 会 社 オ ー ム 社 〒101 -8460 東京都千代田区神田錦町三丁目 1 番地 電 話（03）3233 − 0641 振替口座 東京 6−20018 2003 Fuji Electric Co., Ltd., Printed in Japan（禁無断転載） 202（60） 富士時報論文抄録 富士電機の IC の現状と展望 起動素子付き低待機電力対応電源 IC 鶴田 芳雄 丸山 宏志 富士時報 黒田 栄寿 Vol.76 No.3 p.145-148（2003） 富士時報 城山 博伸 園部 孝二 Vol.76 No.3 p.149-152（2003） 富士電機では高耐圧技術，CMOS アナログ技術，ディジタル技 近年，地球温暖化が世界的な問題としてクローズアップされ，電 術をコア技術とし，電源 IC，FPD 用ドライバ IC などを中心に製 気・電子製品全般での省エネルギー化が重要となっている。特に常 品展開を図っている。特に，電源 IC における低消費電力化技術や， 時 AC 電源のコンセントに接続した状態で使用されるテレビ，ビデ 高耐圧製品に対しての高耐圧プロセス・デバイス技術など特徴ある オテープレコーダ，OA 機器，パソコンの AC アダプタなどでは， 技術を開発し，製品に適用している。また，独自のセンサ複合化技 実際に使用している時間より，待機状態となっている時間が圧倒的 術を開発しており，カメラ用オートフォーカス IC や自動車用圧力 に長いため，この待機時電力の低減が望まれている。この要求に応 センサなどに応用されている。本稿では，これらの特徴を生かした えるため，待機時の電力を低減する機能を内蔵したカレントモード 新製品，新技術について概要を紹介する。 制御 IC を開発したのでその概要を紹介する。 液晶モニタ用 3 チャネル DC-DC コンバータ制御 IC 1.8 V 起動 2 チャネル DC-DC コンバータ制御 IC 藤井 優孝 野村 一郎 富士時報 Vol.76 No.3 p.153-155（2003） 近年，電子機器の表示機器の主流は CRT モニタから軽薄短小お よび低消費電力化が可能な液晶モニタへと移行してきている。一方， 富士時報 中橋 保徳 Vol.76 No.3 p.156-159（2003） ディジタルスチルカメラなどの携帯機器では，小型化や連続動作 長時間化に対応し，待機時および定常動作時の低消費電力化，バッ 液晶モニタ用の電源においてもコストダウン要求が厳しく，外付け テリー搭載数低減のための低電圧動作の重要性が高まっている。富 部品の削減が可能な電源 IC が求められている。従来，大型の液晶 士電機ではこれらの要求に応え，電源入力 1.8 ∼ 10 V 動作，低消 モニタ用電源では外付けパワー MOSFET 駆動用にバッファを必要 費電力化に向けたパワー MOSFET 直結駆動と待機時消費電流 としていたが，富士電機ではバッファを不要とし直接パワー MOS 7 µA（typ.） ，厚さ 0.95 mm 以下の SON16 パッケージへの搭載を達 FET を駆動可能な液晶モニタ用 3 チャネルの電源制御 IC を開発・ 成した２チャネル出力 DC-DC コンバータ制御 IC「FA7715J」を 製品化した。本稿ではこの制御 IC の特徴および応用回路例を紹介 製品化し，携帯機器の連続動作長時間化や小型化に貢献した。 する。 小型 5 チャネル DC-DC コンバータ制御 IC シリーズレギュレータ IC 山田谷 政幸 荒井 裕久 富士時報 Vol.76 No.3 p.160-162（2003） ディジタルスチルカメラを中心とした携帯型電子機器は近年急速 に高性能・多機能化が進んでいるが，同時に小型・薄型化も顕著で 富士時報 Vol.76 No.3 p.163-165（2003） 近年，普及が急速に進んでいる PDA やディジタルスチルカメラ， 携帯電話などの携帯電子機器の半導体部品には，小型化・軽量化・ ある。これらを構成する部品は多岐にわたり，必要な電圧の種類が 低消費電力化の要求が高い。そのシステムの中で安定化した電源を 多いのが実情である。したがって電源基板の面積の占める割合は比 供給すべく，低消費電流型シリーズレギュレータが必要となる。富 較的大きく，この削減要求が高まっている。富士電機ではこの要求 士電機では，低消費電力化（消費電力の削減） ，小型化（SOT23-5 に応え，外付け部品を大幅に削減し，5 チャネル出力で 36 ピン小 パッケージ）に対応した携帯機器用電源 IC としてシリーズレギュ 型パッケージを採用した FA7716R を開発した。 レータ IC を開発，製品化したので概要を紹介する。 マイクロ DC-DC コンバータチップサイズモジュール PDP スキャンドライバ IC 技術 林 善智 澄田 仁志 富士時報 片山 靖 江戸 雅晴 Vol.76 No.3 p.166-168（2003） 富士時報 平林 温夫 小林 英登 Vol.76 No.3 p.169-171（2003） 携帯用電子機器において急速に進む小型・薄型・軽量化のニーズ 本稿では富士電機が開発したプラズマディスプレイパネル に応える超小型で高効率のスイッチング方式 DC-DC コンバータモ （PDP）スキャンドライバ IC 技術に関して，素子間分離技術と， ジュールを開発した。従来，外付け部品の中で大きな体積を占めて SOI（Silicon On Insulator）基板上に形成した高耐圧横型デバイス いたインダクタを薄膜技術によりフェライトウェーハに形成し，こ について説明する。素子間分離として SOI 方式誘電体分離技術が れにモジュール支持基板としての機能を持たせる構造を採用して 適していることを示し，また高耐圧横型デバイスとして電流駆動能 IC チップを搭載することにより，斬新（ざんしん）な小型化・薄 力などの性能向上を実現した第二世代 SOI-IGBT（Insulated Gate 型化を実現した。本稿では，その特徴と開発概要を説明する。 Bipolar Transistor）について概説する。あわせて，2002 年に製品 化した最新の PDP スキャンドライバ IC を紹介する。 Abstracts (Fuji Electric Journal) Power Supply Controller for Low Standby Power Present Status and Prospects for Fuji Electric’s IC Products and Technologies Hiroshi Maruyama Yoshio Tsuruta Hironobu Shiroyama Kouji Sonobe Eiji Kuroda Fuji Electric Journal Vol.76 No.3 p.149-152 (2003) Fuji Electric Journal Vol.76 No.3 p.145-148 (2003) In recent years, concern for the problem of global warming has heightened and energy saving has become an important consideration for all electrical and electronic products. Especially for the AC adapters used in TVs, VCRs, office equipment, PCs, etc., which are plugged into AC outlets, the actual time of use is much shorter than the time spent in a standby state. Consequently, low power consumption during standby is desired. Accordingly, Fuji Electric has developed a current mode control IC equipped with a built-in function to decrease standby power consumption. An overview of the current mode control IC is described in this paper. Based on the core technologies of high voltage technology, CMOS analog technology, and digital technology, Fuji Electric is planning product development centered about ICs for power supply units and FPDuse driver ICs. In particular, Fuji is developing advanced technologies such as low power consumption technology in ICs for power supply units and high voltage process device technology for high-voltage products, and is incorporating those developments into products. Fuji has also developed a unique complex sensor technology that has been used in applications such as auto-focus ICs for cameras and pressure sensors for automobiles. This paper presents an overview of the new products and new techniques that leverage these advanced technologies. 1.8V Start-up 2-channel DC-DC Converter Control IC 3-channel DC-DC Converters Control IC for Liquid Crystal Display Ichiro Nomura Masanari Fujii Yasunori Nakahashi Fuji Electric Journal Vol.76 No.3 p.156-159 (2003) Fuji Electric Journal Vol.76 No.3 p.153-155 (2003) In response to the trends toward miniaturization and longer continuous operating time of digital still cameras and other portable electronic devices, it has become even more important to achieve low power consumption during standby and normal operation, as well as low voltage operation due to a reduction in the number of installed batteries. In response to these needs, Fuji Electric has commercialized the FA7715J, a 2-channel output DC-DC converter control IC that operates for power supply input voltages in the range of 1.8 to 10 V and is capable of direct driving of a low-consumption power MOSFET. The FA7715J has a standby current consumption of 7 µA (typ.), is housed in a SON16 package having a thickness of 0.95 mm or less, and enables electronic devices to achieve longer continuous operation and smaller size. There has been a recent migration of the mainstream display for electronic devices -- from CRT monitors to liquid crystal displays that feature a thin profile, small size, lightweight and low power consumption. However, demand for cost reduction is severe, even for the power supply of a liquid crystal display; and a power IC that enables a reduction in the number of externally attached components is needed. Previously, the power supply for a large-screen liquid crystal display required a buffer for driving an externally attached power MOSFET, however, Fuji Electric has developed and commercialized a 3-channel power control IC for liquid crystal displays which, without buffers, is capable of the direct driving of a power MOSFET. This paper describes the special features of the control IC and presents an example of an application circuit. Series Regulator IC Small-package 5-channel Output DC-DC Converter Control IC Hirohisa Arai Masayuki Yamadaya Fuji Electric Journal Vol.76 No.3 p.163-165 (2003) Fuji Electric Journal Vol.76 No.3 p.160-162 (2003) There is strong demand for semiconductors to be made smaller, thinner and consume less power for use in portable electronic devices such as hot-selling PDAs, digital still cameras and cellular phones. In such systems, a low power consuming current-type series regulator is necessary to achieve a stable supply of power. Fuji Electric has developed and commercialized a series regulator IC as a power IC for use in portable devices. This series regulator IC realizes lower power consumption and smaller size (SOT23-5 package). An overview is presented in this paper. Portable electronic devices, such as digital still cameras, have advanced rapidly in the past few years to achieve enhanced performance and multi-functionality. At the same time, their dimensions have been reduced remarkably to realize smaller and thinner sizes. These devices are constructed from a wide assortment of component parts and have various voltage requirements. The power supply circuit occupies a rather large percentage of the available area in these devices, and consequently, there is demand for a reduction in the number of component parts. In response to these requests, Fuji Electric has developed the FA7716R, a 5-channel output DC-DC converter IC that is housed in a 36-pin small package and realizes a large reduction in the number of externally attached components. PDP Scan Driver IC Technology Micro DC-DC Converter Chip-sized Module Hitoshi Sumida Atsuo Hirabayashi Hidenori Kobayashi Zenchi Hayashi Yasushi Katayama Masaharu Edo Fuji Electric Journal Vol.76 No.3 p.169-171 (2003) Fuji Electric Journal Vol.76 No.3 p.166-168 (2003) This paper describes a device isolation technique and a high-voltage lateral SOI (silicon on insulator) device, developed by Fuji Electric for plasma display panel (PDP) scan driver ICs. Dielectric isolation using SOI is presented as suitable isolation technique and a 3rd generation SOI-IGBT (insulated gate bipolar transistor) that realizes improved performance such as high current handling capability is described as a high-voltage lateral SOI device. Both of these are incorporated into Fuji’s latest PDP scan driver IC, which was commercialized in 2002. A micro, high efficiency, switching DC-DC converter module has been developed in response to the rapidly advancing needs for smaller, thinner, and lighter weight portable electronic devices. Usually, an inductor previously had occupied a large volume as an externally attached component. An innovative, small and thin power supply module has been realized by stacking up an IC chip and utilizing thin film technology to fabricate an inductor on a ferrite wafer and by adopting a substrate structure that supports modules. This paper describes the special features and development of this micro DC-DC converter module. 7μm センサピッチ小型・高性能オートフォーカス モジュール PDP アドレスドライバ IC 技術 多田 元 富士時報 川村 一裕 斉藤 俊 Vol.76 No.3 p.172-174（2003） PDP（Plasma Display Panel）は大画面でありながら薄型を特徴 松並 和宏 富士時報 Vol.76 No.3 p.175-177（2003） 高倍ズームコンパクトカメラでは小型化が進められており，高精 とし，家庭用テレビ分野で急速に市場が拡大してきている。今後さ 度かつ小型なオートフォーカス（AF）システムが求められている。 らに普及するためには PDP の低価格化が鍵となるが，そのために 富士電機は新構造 IC パッケージを採用し，センサピッチを 7 µｍ はドライバ IC のさらなる低価格化が要求されている。その要求に まで小さくして測距分解能を向上させた小型・高性能の AF モジュ 応えるため，富士電機では従来のアドレスドライバ IC に対して ールを，3 倍ズーム以上の銀塩カメラおよびディジタルスチルカメ チップコストを 2/3 に低減したプロセス・デバイス技術を開発し， ラ向けに開発した。その構成，特徴について紹介する。 第三世代アドレスドライバ IC として製品適用した。本稿では，プ ロセス・デバイス技術の概要と，本技術を適用した第三世代アドレ スドライバ IC の製品概要について述べる。 0.6μm アナログ C/DMOS デバイス・プロセス技術 アナログ IC 設計技術 北村 明夫 尾上 久 富士時報 Vol.76 No.3 p.178-181（2003） 富士時報 藤澤 旭 菅原 敬人 Vol.76 No.3 p.182-184（2003） パワー IC 分野に適用される，高耐圧・アナログ C/DMOS デバ IC の高集積化・高機能化が進んでおり，製品サイクルも短く イスと 0.6 µm CMOS デバイスとの混載化技術について説明する。 なっている。富士電機ではそれらに対応するため，設計資産の再利 従来のパワー IC 技術に加え，これらを高機能にディジタル制御し 用や自動化システムの構築を行っている。本稿では，①アナログマ たいという要求も高まっており，本稿ではこれら要求に応え開発し クロセルライブラリ，②アナログ記述言語を使ったフルチップシ たデバイス・プロセス技術の概要について紹介する。 ミュレーション，モンテカルロシミュレーションなどのアナログ回 路設計検証技術，③シンボリックレイアウト，アナログ自動配線な どの自動マスクレイアウト設計技術を紹介する。 SMBus 対応バッテリー残量計測 IC の開発 マスタスライス方式マルチチャネル DC-DC コンバータ 制御 IC 野中 智己 三添 公義 富士時報 赤羽 正志 岩本 基光 Vol.76 No.3 p.185-188（2003） 富士時報 Vol.76 No.3 p.189-192（2003） 近年，どこでもインターネットや電子メールのアクセスができる 近年，急速に普及している携帯電話やディジタルスチルカメラな ノートパソコンの需要が伸びている。しかしノートパソコンはバッ ど携帯機器の商品サイクル短期化に伴い，それら携帯機器に搭載さ テリーで 2 ∼ 3 時間しか使用できないため正確なバッテリー残量の れる電源 IC の開発期間を短縮化する必要がある。今回，DC-DC 表示が強く求められている。富士電機ではバッテリーの特性を利用 コンバータ電源制御 IC の開発に，メタル配線のみで機能を変更で した残量補正技術を開発し，マイコンのプログラムとして組み込む きるマスタスライスの手法を取り入れることによって，5 週間とい ことにより高精度な残量計測精度を実現したバッテリー残量計測 う短い開発期間を実現した。最大 4 チャネルまでの昇圧電源や降圧 IC を開発した。本稿ではその IC の概要を紹介する。 電源などを構成できる電源制御 IC の機能と構成，CAD 利用によ る開発手法について解説する。 低オン抵抗トレンチ横型パワー MOSFET 集積化技術 半導体デバイスの微視解析技術 澤田 睦美 大井 明彦 富士時報 岩谷 将伸 藤島 直人 Vol.76 No.3 p.193-196（2003） 富士時報 Vol.76 No.3 p.197-200（2003） 携帯電子機器に搭載するパワー IC の出力段用として，トレンチ 半導体デバイスの微視的解析技術の最近の進展として，OBIC/ 内部に素子を形成した低オン抵抗横型パワー MOSFET を，富士電 FIB によるゲート不良解析技術と SCM による二次元キャリヤの 機既存の 0.6 µm ルール Bi-C/DMOS プロセスに一体化した。集積 マッピング技術の方法と測定原理を概説する。マクロサイズのトレ されるトレンチ横型パワー MOSFET（TLPM）は，35 V 耐圧で面 ンチ型 MOS デバイスのゲート不良の原因を明らかにするために， 積抵抗率 16 mΩmm2 であり，従来の同等耐圧のプレーナ横型パ OBIC 法で 1 µm 精度での不良箇所の位置特定を行い，FIB で微視 ワー MOSFET に対し，50 ％の低オン抵抗化を実現した。本稿で 解析した結果を述べる。また，トレンチ横型パワー MOSFET の断 は，このプロセス・デバイス技術について概要を説明する。 面を SCM で観察し，デバイスの拡散構造を調べた。その結果， チャネル長が 0.9 µm であることが見いだされた。 μm High Resolution Compact AF Module with 7μ Pixels PDP Address Driver IC Technology Kazuhiro Matsunami Gen Tada Fuji Electric Journal Vol.76 No.3 p.175-177 (2003) Fuji Electric Journal Vol.76 No.3 p.172-174 (2003) Powerful-zoom compact cameras are being downsized and there is demand for a high resolution, compact autofocus (AF) system. By adopting a novel IC package and reducing the sensor pitch to 7 µm, Fuji Electric has developed a compact, high performance AF module that enhances the range resolution. This AF module is intended for in 3× and higher zoom film and digital still cameras. Its structure and features are introduced in this paper. The PDP (plasma display panel), having the characteristics of large screen size and thin design, is becoming popular for use as a household television. The key to further growth of this market is lower cost, and accordingly, there is demand for lower priced driver ICs. In response to this demand, Fuji Electric has developed process device technology that reduces the chip cost to 2/3 that of a conventional address driver IC, and has incorporated this technology into 3rd generation address driver IC products. This paper presents an overview of Fuji’s process device technology and 3rd generation address driver IC products. Analog Integrated Circuit Design Technology μm Analog C/DMOS Device Process Technology 0.6μ Hisashi Onoue Akio Kitamura Akira Fujisawa Takato Sugawara Kazuhiro Kawamura Masaru Saitou Fuji Electric Journal Vol.76 No.3 p.182-184 (2003) Fuji Electric Journal Vol.76 No.3 p.178-181 (2003) ICs are being manufactured with more dense integration and higher functionality, and their product lifecycle is becoming shorter. Accordingly, Fuji Electric is reusing design resources and is developing an automated design system. This paper introduces: (1) the analog macro cell library, (2) analog circuit design verification techniques such as full chip simulation using an analog description language or Monte Carlo simulation, and (3) automatic mask layout design techniques such as symbolic layout and analog automatic routing. The hybrid technology utilized in power ICs for mixed use of highvoltage, analog C/DMOS devices and 0.6 µm CMOS devices is described. As an enhancement to conventional power IC technology, requests have increased for high-performance digital control of this technology. This paper presents an overview of the device process technology developed in response to those requests. Multi-channel Power Supply Control IC for Switching DC-DC Converter using Master Slice Method Gas Gauge IC with SMBus Interface Kimiyoshi Mizoe Tomomi Nonaka Fuji Electric Journal Vol.76 No.3 p.189-192 (2003) Fuji Electric Journal Vol.76 No.3 p.185-188 (2003) As product cycles are shortened for recently popular portable devices such as cellular phones and digital still cameras, it has also become necessary to shorten the development period for the power ICs that are installed in these portable devices. In the development of power supply control ICs for DC-DC converters, the adoption of a master slice method that enables function modification just by changing the metal interconnects has resulted in the realization of a short development period of 5 weeks. This paper describes the functions, configuration and method of CAD-based development of a configurable power control IC in which step-up or step-down voltages can be configured for up to 4 channels. In recent years, demand has increased for notebook PCs capable of accessing the Internet and receiving or sending e-mail from anywhere. However, since the battery in a notebook PC will only last for approximately 2 to 3 hours, accurate indication of the remaining battery power is much needed. Fuji Electric has developed a compensated technique for correctly calculating the remaining power based on battery characteristics and has embedded a software implementation of this technique as a microcomputer program into a gas gauge IC to realize highly accurate monitoring of the remaining battery power. This paper presents an overview of Fuji’s newly developed gas gauge IC. Recent Developments of the Microscopic Analysis for Semiconductor Devices Low On-resistance Trench Lateral Power MOSFET in μm Smart Power Technology a 0.6μ Akihiko Ohi Mutsumi Sawada Fuji Electric Journal Vol.76 No.3 p.197-200 (2003) Fuji Electric Journal Vol.76 No.3 p.193-196 (2003) As recent developments concerning microscopic analysis for semiconductor devices, this paper reports two new analytic methods and the principles thereof. The first method is failure analysis for gate oxides using OBIC combined with FIB. This method is able to specify the locations of breaks in the gate oxide within 1 micron for macroscopic-sized devices, and has been used for the failure analysis of oxides in trench-type MOS devices. The second method is 2-dimensional carrier mapping of the cross-section of a MOSFET by using a scanning capacitance microscope (SCM). It has been found that the channel length of the trench lateral power MOSFET is 0.9 µm. A low on-resistance trench lateral power MOSFET has been combined with Fuji Electric’s existing 0.6 µm rule Bi-C/DMOS process for use in the output stage of a power IC designed for portable electronic devices. The integrated trench lateral power MOSFET (TLPM), having a withstand voltage of 35 V and a specific on-resistance of 16 mΩmm2 achieves 50 % lower on-voltage than a conventional planar lateral power MOSFET of equivalent withstand voltage. This paper presents an overview of the process and device technology. Masashi Akahane Masanobu Iwaya Motomitsu Iwamoto Naoto Fujishima マルチな要求に，マルチでお応えする 電源IC （34）FB1 （35）IN1− （33）IN2− （32）FB2 （31）IN3＋ （30）IN3− （29）FB3 （28）IN4− （27）FB4 （26）IN5− （25）FB5 基準電圧 （2）VCC ＋ − ＋ − ＋ − 電圧レギュ レータ タイマ・ ラッチ ＋ − ＋ − ＋ − ＋ − ＋ − ＋ − （5）CNT1 OSC （6）CNT2 （8）CNT3 （9）CNT45 （1）VREG ＋ − ＋ − ＋ − ＋ − ＋ − お問合せ先：電子カンパニー IC事業部 電話（03）5435-7158 ＋ 富士電機の電源IC （36）ONOFF − （22）CT （21）DT1 （20）DT3 （19）DT5 VCC UVLO （23）RT ソフトスタート デューティ制御 （4）RDLY PGND （11）OUT1 （7）PVCC （12）OUT2 PGND PGND （13）OUT3 （15）PVCC4 （16）OUT4 （18）PVCC5 （17）OUT5 PGND （14）PGND PGND （24）GND （10）SEL5 製品例： １チャネル FA7700V，FA7701V，FA7702P ２チャネル FA3686V，FA3687V，FA7703V， FA7704V，FA7715J ３チャネル FA7711V ５チャネル FA7708R，FA7716R ６チャネル FA3675F，FA3676F，FA7709R 用 途： TFTパネル用電源，ビデオカメラ・ディジタルスチル カメラ用電源など 特 長： ●低オン抵抗DMOS出力トランジスタ内蔵可能なC/D MOSプロセスによるパワー段と制御部をワンチップ化 ●CMOSアナログ回路による低消費電力 ●同期整流対応や駆動素子の極性切換機能など幅広い 電源構成に対応 ●過電流，過熱，短絡などに対する保護機能の充実 ●豊富なパッケージのラインアップ，小型化・薄型化 にも対応 TSSOP-8・16・24，SON-16，QFN-36， VQFN-48，LQFP-48など （3）CP 低消費電力のパワーマネジメントをワンチップで実現 FA7716Rの例 本 社 務 所 北 東 北 中 関 中 四 九 海 道 支 北 支 陸 支 部 支 西 支 国 支 国 支 州 支 事 社 社 社 社 社 社 社 社 首 都 圏 北 部 支 北 関 東 支 首 都 圏 東 部 支 神 奈 川 支 新 潟 支 長 野 支 東 愛 知 支 兵 庫 支 岡 山 支 山 口 支 松 山 支 沖 縄 支 店 店 店 店 店 店 店 店 店 店 店 店 道 北 釧 道 道 青 盛 秋 山 新 福 い 水 茨 栃 金 福 山 長 甲 松 岐 静 京 和 鳥 倉 山 徳 高 小 長 熊 大 宮 南 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 所 北 営 見 営 路 営 東 営 南 営 森 営 岡 営 田 営 形 営 庄 営 島 営 わ き 営 戸 営 城 営 木 営 沢 営 井 営 梨 営 野 営 信 営 本 営 阜 営 岡 営 滋 営 歌 山 営 取 営 吉 営 陰 営 島 営 知 営 倉 営 崎 営 本 営 分 営 崎 営 九 州 営 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 業 エ ネ ル ギ ー 製 作 所 変電システム製作所 千 葉 製 作 所 東京システム製作所 神 戸 工 場 鈴 鹿 工 場 松 本 工 場 山 梨 工 場 技術開発・生産センター 機 器 製 作 所 三 重 工 場 （株） 富士電機総合研究所 （株） ＦＦＣ 1（03）5435-7111 1（011）261-7231 1（022）225-5351 1（076）441-1231 1（052）204-0290 1（06）6455-3800 1（082）247-4231 1（087）851-9101 1（092）731-7111 1（048）657-1231 1（048）648-6600 1（043）223-0702 1（045）325-5611 1（025）284-5314 1（026）228-6731 1（0566）24-4031 1（078）325-8185 1（086）227-7500 1（0836）21-3177 1（089）933-9100 1（098）862-8625 1（0166）68-2166 1（0157）22-5225 1（0154）22-4295 1（0155）24-2416 1（0138）26-2366 1（017）777-7802 1（019）654-1741 1（018）824-3401 1（023）641-2371 1（0233）23-1710 1（024）932-0879 1（0246）27-9595 1（029）231-3571 1（029）266-2945 1（028）639-1151 1（076）221-9228 1（0776）21-0605 1（055）222-4421 1（026）228-0475 1（026）336-6740 1（0263）40-3001 1（058）251-7110 1（054）251-9532 1（075）253-6081 1（073）432-5433 1（0857）23-4219 1（0858）23-5300 1（0852）21-9666 1（088）655-3533 1（088）824-8122 1（093）521-8084 1（095）827-4657 1（096）387-7351 1（097）537-3434 1（0985）20-8178 1（099）812-6522 1（044）333-7111 1（0436）42-8111 1（0436）42-8111 1（042）583-6111 1（078）991-2111 1（0593）83-8100 1（0263）25-7111 1（055）285-6111 1（048）548-1111 1（0287）22-7111 1（0593）30-1511 1（0468）56-1191 1（03）5351-0200 〒141-0032 〒060-0042 〒980-0811 〒930-0004 〒460-0003 〒553-0002 〒730-0022 〒760-0017 〒810-0001 〒330-0802 〒331-0852 〒260-0015 〒220-0004 〒950-0965 〒380-0836 〒448-0857 〒650-0033 〒700-0024 〒755-8577 〒790-0878 〒900-0004 〒078-8801 〒090-0831 〒085-0032 〒080-0803 〒040-0061 〒030-0861 〒020-0021 〒010-0962 〒990-0057 〒996-0001 〒963-8033 〒973-8402 〒310-0805 〒311-1307 〒321-0953 〒920-0031 〒910-0005 〒400-0858 〒380-0836 〒390-0811 〒390-0852 〒500-8868 〒420-0053 〒604-8162 〒640-8052 〒680-0862 〒682-0802 〒690-0007 〒770-0832 〒780-0870 〒802-0014 〒850-0037 〒862-0950 〒870-0036 〒880-0805 〒890-0046 〒210-9530 〒290-8511 〒290-8511 〒191-8502 〒651-2271 〒513-8633 〒390-0821 〒400-0222 〒369-0192 〒324-8510 〒510-8631 〒240-0194 〒151-0053 東京都品川区大崎一丁目11番2号（ゲートシティ大崎イーストタワー） 札幌市中央区大通西四丁目1番地（道銀ビル） 仙台市青葉区一番町一丁目3番1号（日本生命仙台ビル） 富山市桜橋通り3番1号（富山電気ビル） 名古屋市中区錦一丁目19番24号（名古屋第一ビル） 大阪市福島区鷺洲一丁目11番19号（富士電機大阪ビル） 広島市中区銀山町14番18号 高松市番町一丁目6番8号（高松興銀ビル） 福岡市中央区天神二丁目12番1号（天神ビル） さいたま市宮町一丁目38番1号（野村不動産大宮共同ビル） さいたま市桜木町一丁目9番1号（三谷ビル） 千葉市中央区富士見二丁目15番11号（日本生命千葉富士見ビル） 横浜市西区北幸二丁目8番4号（横浜西口KNビル） 新潟市新光町16番地4（荏原新潟ビル） 長野市南県町1002番地（陽光エースビル） 刈谷市大手町二丁目15番地（センターヒルOTE21） 神戸市中央区江戸町95番地（井門神戸ビル） 岡山市駅元町1番6号（岡山フコク生命駅前ビル） 宇部市相生町8番1号（宇部興産ビル） 松山市勝山町一丁目19番地3（青木第一ビル） 那覇市銘苅二丁目4番51号（ジェイ・ツービル） 旭川市緑が丘東一条四丁目1番19号（旭川リサーチパーク内） 北見市西富町二丁目18番18号 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号） 昭和 40 年 6 月 3 日 第三種郵便物認可 平成 15 年 3 月 10 日発行（毎月 1 回 10 日発行）富士時報 第 76 巻 第 3 号（通巻第 816 号） IC特集 本誌は再生紙を使用しています。 定価525円（本体500円） ISSN 0367-3332