富士時報 Vol.74 No.10 2001 低オン抵抗トレンチ横型パワー MOS デバイス技術 杉 祥夫（すぎ あきお） 澤田 睦美（さわだ むつみ） 藤島 直人（ふじしま なおと） まえがき 図１ プレーナ型 LDMOS インターネットなどの情報化社会の本格的到来によって， ソース 携帯電子機器や情報通信機器の小型・軽量化，低消費電力 チャ ネル n−ドレイン ドレイン G 化および高効率化の要求が高まっており，これら電子機器 B のスイッチング電源やパネルドライバに用いられる高耐圧 p パワー IC（Integrated Circuit）が今後ますます重要な部 S ＋ n D ＋ n＋ n−ドレイン pベース 品の一つとなっている。 p−基板 富士電機ではこれまでに，1 μm ルール高耐圧・低オン pチャネル 抵抗パワー IC 技術を開発し，ノートパソコンや携帯電子 機 器 の DC-DC コ ン バ ー タ IC， PDP（ Plasma Display 決するために，これまで Si トレンチ技術を用いた横型 Panel）ドライバ IC などの製品化を行ってきた。 パワー IC に集積されるスイッチング素子として，高速 MOS が提案されている。例えば，チャネル部にトレンチ で 低 損 失 を 特 徴 と す る 横 型 パ ワ ー MOS（ Metal Oxide を形成してチャネル幅を増大する構造，あるいは n−ドレ Semiconductor）が一般に用いられており，要求される素 イン領域にトレンチを形成してデバイスピッチを縮小する 子耐圧は携帯電子機器やパソコン周辺機器では 10 ∼ 60 V 構造などが提案されていたが，いずれも集積度向上におい （ 3） （4 ） （1） て限界があった。これに対し，富士電機では，トレンチ側 程度，PDP では 100V 前後である。 今後，市場ニーズにこたえるためには，主スイッチであ 壁にチャネルと n−ドレイン領域を形成し，デバイスピッ るパワー MOS のさらなる低オン抵抗化と高集積化を行う チを縮小することでチャネル幅密度を向上した低オン抵抗 必要があり，集積度改善のためには，トレンチ（溝）技術 ト レ ン チ 横 型 パ ワ ー MOS（ TLPM： Trench Lateral を適用し，シリコン（Si）基板への立体的な素子形成を行 Power MOS）を提案した。これまでに，図２に示すドレ うアプローチが注目されている。しかし，トレンチ内部に インコンタクトをトレンチ底面に持つ TLPM（TLPM/D） 横型素子を形成する場合，電極取出しなどの点で困難な課 を開発しているが，TLPM/D ではゲート - ドレイン間の 題があった。 帰還容量がゲート 今回，富士電機では，トレンチ内部に素子を形成した次 ト - - n− ドレイン間（Cgd1）に加えてゲー ドレインポリシリコン間（Cgd2）にも形成されるた （ 5） 世代の高集積度・低オン抵抗横型パワー MOS を開発した め，スイッチングの高速化が難しかった。 ので紹介する。 TLPM/S のデバイス構造とプロセスフロー 従来の低オン抵抗横型パワー MOS ３.１ TLPM/S のデバイス構造 富士電機ではこれまでに， 図１ に示すような 60 V 級プ これらの課題を解決し，低オン抵抗化とスイッチング特 レーナ型 LDMOS（Lateral Double Diffused MOS）を内 性の改善を行うために，ソースコンタクトをトレンチ底面 （2 ） 蔵するパワー IC 技術を開発し，製品に適用してきた。こ に持つ TLPM（TLPM/S）を開発した。 （6 ） （ 7） のような従来型のプレーナ型 LDMOS では高耐圧に必要 TLPM/S の断面構造を 図３ に示す。TLPM/S は２段の な高抵抗 n− ドレイン領域が横方向に形成されるので，高 トレンチ構造をとり，ソース電極とドレイン電極の位置関 集積化と低オン抵抗化の妨げとなっていた。この問題を解 係は TLPM/D の場合とは逆になっている。したがって， 杉 祥夫 澤田 睦美 藤島 直人 高耐圧パワー IC のプロセス・デ 高耐圧パワー IC のプロセス・デ 高耐圧パワー IC のプロセス・デ バイス研究開発に従事。現在， バイス研究開発に従事。現在， バイス研究開発に従事。現在， （株） 富士電機総合研究所デバイス （株） 富士電機総合研究所デバイス （株） 富士電機総合研究所デバイス 技術研究所。 588（44） 技術研究所。 技術研究所グループマネージャー。 富士時報 低オン抵抗トレンチ横型パワー MOS デバイス技術 Vol.74 No.10 2001 帰還容量はゲート - n−ドレイン間の Cgd3 にほぼ等しくな ように基板全体にわたって厚い酸化膜を形成する。続いて， り，TLPM/D の場合（Cgd1+Cgd2）に比べて低く抑えられ 図４ のように異方性エッチングによりトレンチ底面の酸 （c） ている。また，チャネル長を 0.6 μm 程度とすることで， 化膜をエッチングし，トレンチ側壁と表面に残した酸化膜 当社従来 LDMOS（チャネル長 1.0 μm 程度）に比べてゲー （d） に示す をマスクにして第２トレンチを掘る。さらに図４ ト入力容量が低減し，高速スイッチングを実現している。 ようにゲート酸化膜をトレンチ内部に形成した後，ポリシ リコンの形成と異方性エッチングによりゲート電極を形成 する。そしてゲート電極と酸化膜をマスクにして p ベー ３.２ TLPM/S のプロセスフロー （f ） TLPM/S のプロセスフローを 図 ４ ∼ に示す。まず （a） ス領域とソース領域を二重拡散で形成する。続いて， 図 図４ に示すように，トレンチを掘った p 基板に n 型ウェ （a） ４ （f ） のように層間絶縁膜を形成する。最後に，図４ に示 （e） ル領域を作り，トレンチ表面から p−ボディ領域と n−ドレ すように酸化膜異方性エッチングによるトレンチ底面への （b） の イン領域を斜めイオン注入で形成する。その後，図４ ソースコンタクトの形成，トレンチ内部へのソースポリシ − リコンの形成と平たん化，コンタクトホールの形成，およ 図２ TLPM/D の断面構造 図３ TLPM/S の断面構造 D ドレインポリシリコン S S p＋ S ソースポリシリコン D n＋ D C gd2 pベース 酸化膜 チャネル n＋ − ゲート ポリ シリコン n ウェル n− ドレイン C gd1 酸化膜 ＋ n ドレイン ゲート ポリ シリコン n−ドレイン p−ボディ C gd3 n− ドレイン − n ドレイン p−ボディ チャネル n＋ソース pベース p−基板 p−基板 図４ TLPM/S のプロセスフロー 第2トレンチ 酸化膜 − − n ウェル − n ウェル n ウェル n−ドレイン p−ボディ p−基板 p−基板 （a） p−基板 （b） 酸化膜 − n ウェル n＋ソース pベース p−基板 D n− ドレイン − p ボディ n＋ソース pベース n＋ソース pベース p−基板 （d） S D n− ウェル n− ドレイン p−ボディ n− ドレイン p−ボディ （c） n＋ − n ウェル n− ドレイン p−ボディ n−ドレイン p−ボディ p−基板 （e） （f） 589（45） 富士時報 低オン抵抗トレンチ横型パワー MOS デバイス技術 Vol.74 No.10 2001 び電極形成を行う。 図６ TLPM/S のオン抵抗と耐圧 このプロセスでは，トレンチ側壁にゲートおよびソース 120 電極を自己整合的に形成するため，ホトリソグラフィによ R on×A（mΩ・mm2） るマスク合わせマージンが不要であり，デバイスピッチを 最小にできる利点がある。 TLPM/S の特長 ４.１ 試作結果 今回試作した TLPM/S は 0.6 μm ルール CMOS（Com- 100 80 実測 60 40 シミュレーション 20 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 n−ドレイン領域のドーズ量（1013/cm2） plementary MOS）プロセスをベースとしている。試作し た TLPM/S の断面 TEM（透過型電子顕微鏡）写真を 図 （a）オン抵抗 ５ に示す。60 ∼ 100 V の素子耐圧を目標とし，第 1 トレ 120 ンチ幅 5.0 μm，第 1 トレンチ深さ 4.0 μm，第 2 トレンチ 深さ 1.2 μm のトレンチ形状において，第 1 トレンチ側壁 100 BV dss（V） の酸化膜，第 2 トレンチ側壁のゲート酸化膜およびゲート ポリシリコン，さらにプラグとしてのソースポリシリコン を形成している。 ４.２ DC 特性 80 60 実測 40 20 TLPM/S のオン抵抗と耐圧のトレードオフについて述 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 n−ドレイン領域のドーズ量（1013/cm2） （b） ， に n− ドレイン領域のドーズ量に対する べる。 図６ （a） オン抵抗と耐圧の依存性の実測結果（実線）を示す。オン （b）耐圧 抵抗は，n− ドレイン領域のドーズ量の増大とともに減少 する。これは，n− ドレイン領域の濃度が上昇することで， オン抵抗の大半を占める n− ドレイン領域の抵抗が減少す 図７ 試作素子の I -V 特性（実測） − るためである。また，耐圧についても n ドレイン領域の ドーズ量の増大とともに減少するが，これは n− ドレイン も電界集中を生じてしまうためである。 （b） ， に試作素子の I -V 特性を示す。こ さらに， 図７ （a） こでは，デバイスピッチ 3.0 μm，チャネル幅 40 μm，お よび n−ドレイン領域の不純物ドーズ量 7 × 1012 cm−2 のデ バイスの特性を示す。駆動電圧 Vgs=20 V およびドレイ ン - 電流（1 mA/div） 領域に空乏層が広がりにくくなり，ドレイン電圧が低くて ソース間電圧 Vds=1 V では Ids=1.9 mA を得た。これ 電圧（500 mV/div） （a）オン状態 図５ 試作素子の断面 TEM 写真 ソース （金属電極） 電流（1 μA/div） ドレイン （金属電極） 酸化膜 ソース （ポリシリコン） ゲート （ポリシリコン） ゲート （酸化膜） 590（46） 1.0 μm 電圧（10 V/div） （b）オフ状態 富士時報 低オン抵抗トレンチ横型パワー MOS デバイス技術 Vol.74 No.10 2001 図８ TLPM/S のシミュレーション解析 図９ ゲートチャージ特性のシミュレーション結果 V gs G LP M /D 24 TLPM/D 12 1 0 0 高電流 密度領域 p−基板 V ds（V） S TL PM LD 従 来 36 T 社 2 48 当 3 TLPM/S V gs（V） Vgs ＝ 20 V Vds ＝ 1 V n− ドレイン V 4 ds S LDMO 当社従来 S 60 /S 5 MO D 2 0 6 4 Q g（×10−14C） p ベース （a）電流密度分布（オン状態） 図１０ 耐圧とオン抵抗のトレードオフ 140 当社従来LDMOS S D 120 R on×A（mΩ・mm2） 他社プレーナLDMOS G n− ドレイン Vgs ＝ 0 V Vds ＝ 73 V p ベース 100 TLPM/S（実測） 80 60 40 TLPM/S（シミュレーション） 20 p−基板 （b）ポテンシャル分布（オフ状態） 0 0 20 40 60 耐圧（V） 80 100 は，面積抵抗率 Ron×A=62.0 mΩ・mm2 に相当する。また 濃度とゲート酸化膜厚を調整した。このようにゲート電圧 耐圧は 72 V である。 が 5 V に達するまでに必要なゲートチャージ量は TLPM/ − なお，側壁角度や n ドレインイオン注入条件の最適化 S が最も少なかった。これは，TLPM/S では TLPM/D に により，耐圧とオン抵抗のトレードオフが改善することを 比べて帰還容量が低く，また当社従来 LDMOS に比べて に示 シミュレーションで確認しており，その結果を図６ （a） ゲート入力容量が低く抑えられていることによる。これら 2 す（点線） 。耐圧 72 V において Ron×A=53 mΩ・mm に の結果から，TLPM/S はスイッチング特性に優れている 低減できる。 ことが分かる。 次に，TLPM/S のシミュレーションによる解析結果を 述べる。ここでは，73 V 耐圧の TLPM/S のオン状態の電 あとがき （b） ， に 流密度分布とオフ状態のポテンシャル分布を図８ （a） 示す。オン状態において，電流はドレインからソースに向 本稿では次世代パワー IC に集積する低オン抵抗 TLPM/ かいトレンチ側壁に沿って流れている。また，オフ状態で S について試作，評価結果を述べた。図１０に示すように， は，空乏層は n− ドレインから p− 基板に広がるが，pベー TLPM/S では当社従来 LDMOS に比べ耐圧とオン抵抗の スによりパンチスルーが回避されていることが分かる。 トレードオフが大幅に改善した。さらにゲートチャージ特 性においても，TLPM/S は TLPM/D や当社従来 LDMOS ４.３ ゲートチャージ特性 に比べ，スイッチング特性が優れていることを示した。今 TLPM/S のスイッチング特性を評価するためにゲート 後は，低耐圧 CMOS と TLPM との一体化プロセスの開発 チャージ特性のシミュレーションを行った。その結果を図 を行い，部品点数，信頼性，消費電力などの点においてさ ９ に示す。ここでは，TLPM/S，TLPM/D および当社従 らにメリットの出せる低オン抵抗パワー IC を実現し，携 来 LDMOS について比較を行った。これら三つの MOS お 帯用電子機器の電源 IC や PDP ドライバ IC に適用してい のおののしきい値電圧が 1.0 V 程度になるようにチャネル く所存である。 591（47） 富士時報 低オン抵抗トレンチ横型パワー MOS デバイス技術 Vol.74 No.10 2001 （5） Fujishima, N. ; Salama, C. A. T．A trench lateral power 参考文献 MOSFET using self-aligned trench bottom contact holes． （1） 北村明夫，佐々木修．アナログ C/DMOS デバイス・プロ IEDM Tech. Dig．1997，p.359- 362． （6 ） Fujishima, N. et al．A High Density， Low On-resist- セス技術．富士時報．vol.73，no.8，2000，p.456- 459． （2 ） 多田元，北村明夫．高耐圧 IC プロセス技術．富士時報． vol.69，no.8，1996，p.410- 416． ance， Trench Lateral Power MOSFET with a Trench Bottom Source Contact． Proceedings of ISPSD． 2001， （3） Nakagawa, A. ; Kawaguchi, Y．Improved 20 V Lateral p.143- 146． （7） 杉祥夫ほか．トレンチ底面にソースコンタクトのある高集 Trench Gate Power MOSFETs with Very Low On2 resistance of 7.8 mΩ・mm ．ISPSD，2000，p.47- 50． 積低オン抵抗トレンチ横型パワー MOSFET．電気学会電 （4 ） Zitouni, M. et al． A New Concept for the Lateral 子・情報・システム部門大会講演論文集．no.1，2001，p.271- DMOS Transistor for Smart Power IC’ s．Proceedings of 274． ISPSD，1999，p.143- 146． 解 説 単位面積あたりオン抵抗（Ron × A） パ ワ ー MOSFET（ Metal Oxide Semiconductor Field Effect Transistor）のパフォーマンスを示す指標 同じ耐圧でいかに Ron×A を小さくできるかは，各社 のデバイス技術の腕の見せどころである。 の一つに，単位面積あたりオン抵抗（Ron×A）がある。 5 Ω品をつくる場合は 40 Ω・mm2/5 Ω＝8 mm2 の面積 R on＝5 Ω品がほしい 2 が必要となるが，Ron×A＝30 Ω・mm のパワー MOS 2 FET で 5 Ω品をつくるときは 30 Ω・mm /5 Ω＝6 mm 2 の面積で済むことになる。 このように，単位面積あたりオン抵抗の低減は，チッ プ面積を低減し低コスト化するために必要であり，パ ワー MOSFET デバイス開発の指標の一つとなってい る。一般的には，高耐圧になるほど Ron×A は大きく なり，低耐圧になるほど Ron×A を小さくできるが， 592（48） R on×A =30 Ω・mm2 では R on×A =40 Ω・mm2 では 6 mm2 8 mm2 R on×A（Ω・mm2） 例えば，Ron×A＝40 Ω・mm2 のパワー MOSFET で 100 10 1 0.1 10 100 耐圧（V） 1,000 R on × A と耐圧の関係 ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。