富士時報 Vol.78 No.4 2005 PDP アドレスドライバ IC 特 川村 一裕（かわむら かずひろ） 福知 輝洋（ふくち あきひろ） 集 野口 晴司（のぐち せいじ） まえがき る点である。これにより，高耐圧デバイスとの素子形成工 程共有化を実現することができ，IC のコストダウンに寄 現在，フラットパネルディスプレイ市場は順調に拡大し 与している。 てきているが，それを牽引（けんいん）しているのが大画 面テレビでの低価格化である。この中で PDP（Plasma ２.２ 配線プロセス Display Panel）テレビと液晶テレビの競争も激しく，特 今回，既存デバイスと高耐圧部デバイス部の段差を変え に液晶テレビの大画面化がその競争に拍車をかけており， ることなく， 3 層配線・スタックトビアを可能とする多層 PDP テレビとしては 42 インチ以上をターゲットに，さら 配線プロセス技術を開発した。従来，高耐圧デバイスを作 なる大画面での低価格化を推進する必要がある。PDP の 成する際に生じる大きな段差のために，配線の多層化は困 キーデバイスの一つであるアドレスドライバ IC において 難であった。この開発においては，既存技術の資産を活用 も，ますます低価格化の要求が強まってきている。 して，層間膜平坦（へいたん）化工程最適化と W プラグ （1） 富士電機では 2001 年から 2002 年に第二世代，2002 年 の適用により，３層配線加工技術・スタックトビア技術を （2 ） から 2003 年には第三世代アドレスドライバ IC を開発す 確立している。 るため，新しいプロセス・デバイス技術を確立してきた。 今回はさらなる低価格化，高機能化に対応するため，新た ２.３ 高耐圧デバイス技術 に 0.6 µm の微細加工技術と高耐圧デバイス技術を組み合 高耐圧デバイスとして，70 V のスイッチング動作を保 わせたプロセス・デバイス技術を開発し，第四世代アドレ 証する横型の n チャネル MOSFET（Metal-Oxide-Semi- スドライバ IC として製品化した。 conductor Field-Effect Transistor） （NMOS）と p チャネ 本稿では，この第四世代アドレスドライバ IC とドライ ル MOSFET（PMOS）を開発した。両デバイスともに IC バ IC の中枢技術であるデバイス技術の概要について紹介 のチップ面積縮小を目的として，単位素子あたりの電流駆 する。 動能力向上を達成している。 PDP ドライバ IC では，高耐圧デバイスによって構成さ デバイス・プロセス技術 れた出力回路がチップ面積の 50 ％以上を占めるため， チップ面積縮小には高耐圧デバイスの占有面積縮小が必須 富士電機では，従来からアドレスドライバ IC には，埋 となる。図１，図２に，今回開発した NMOS と PMOS の 込エピタキシャルウェーハを用いた pn 接合分離技術を適 電流−電圧波形を示す。素子の低オン抵抗化による活性領 用しており，高性能で低価格な製品を供給してきた。しか 域の面積縮小により，単位面積あたりの電流駆動能力を向 し，顧客からのさらなる高性能・低価格化要求に応えるた 上させている。低オン抵抗化に対しては，チャネル抵抗の めに，デバイスサイズシュリンクと 3 層配線適用を目的と 低減を目的に，下記のアイテムに取り組み，素子に複雑な した新デバイス・プロセス技術を確立した。 構造を導入することなく，デバイス面積を従来デバイスに 対し，NMOS で 82 ％，PMOS で 90 ％に縮小できた。 （1） ゲート酸化膜薄膜化（NMOS） ２.１ ロジックデバイス 0.6 µm ルールを適用し，IC として 60 MHz 動作を可能 と す る CMOS（ Complementary Metal-Oxide-Semicon- （2 ） チャネル領域形成方法の改良（PMOS） （3） チャネル長の縮小（NMOS） ductor）用デバイスを開発した。特徴は，深い拡散層と厚 今回新たに開発した新しいプロセス・デバイス技術を適 い層間膜・酸化膜を用いて，微細デバイスを作り込んでい 用することにより，チップサイズを従来比 70 ％にシュリ 川村 一裕 福知 輝洋 野口 晴司 CMOSIC の開発に従事。現在， 高耐圧デバイスの開発に従事。現 CMOS，高耐圧 MOS プロセス開 富士電機デバイステクノロジー株 在，富士電機デバイステクノロ 発に従事。現在，富士電機デバイ 式会社半導体事業本部半導体工場 ジー株式会社半導体事業本部半導 ステクノロジー株式会社半導体事 情報・電源開発部。 体工場情報・電源開発部。 業本部半導体工場プロセス開発部。 299（51） 富士時報 PDP アドレスドライバ IC Vol.78 No.4 2005 集 図３ ブロック図 40 VDD1 VDD2 30 O1 20 入 力 端 子 10 0 0 10 20 30 40 50 60 70 入 力 バ ッ フ ァ 回 路 シ フ ト レ ジ ス タ 回 路 レ ベ ル シ フ ト 回 路 ゲ ー ト 回 路 ラ ッ チ 回 路 GND 高 耐 圧 出 力 端 子 ドレイン−ソース間電圧（V） O192 図２ 高耐圧 PMOS の電流−電圧波形 ドレイン−ソース間電流（mA） 特 ドレイン−ソース間電流（mA） 図１ 高耐圧 NMOS の電流−電圧波形 80 表１ 代表特性 60 40 20 0 0 10 20 30 40 50 60 70 ドレイン−ソース間電圧（V） ンクすることができた。 第四世代カラー PDP ドライバ IC への適用 今回新規に開発した特徴あるプロセス・デバイスを適用 し，カラー PDP アドレスドライバ IC の開発を進めてい るが，その中の代表機種「FCE3269AK」を中心に詳細内 容を説明し，さらに同じプロセス・デバイスを適用して開 項 目 記 号 出力部電源電圧 V DD2 FCE3269K 単位 104 V 高耐圧 H側出力電流 IO pチャネル FET飽和電流 −46.2 mA 高耐圧 L側出力電流 IO nチャネル FET飽和電流 ＋36.8 mA 高耐圧 H出力電圧 V OH I OH＝−18 mA −7.3 V 高耐圧 L出力電圧 V OL I OH＝＋13 mA ＋1.4 V ロジック部動作 時消費電流 I DD f CLK＝20 MHz f DATA＝10 MHz 13.0 mA 最大クロック 周波数 f CLK 単体 60.0以上 MHz 出力伝達 遅延時間 t pLH C ＝50 pF 82.3 ns t pHL C ＝50 pF 70.5 ns 出力立上り時間 tr C ＝50 pF 94.0 ns 出力立下り時間 tf C ＝50 pF 108.7 ns 条件・適用 発した系列機種の技術内容についても紹介する。 〈注〉特に指定のない限り， T j＝25 ℃，V DD1＝5 V，V DD2＝70 V ３.１ 概 要 Z（High/Low/High Impedance）制御用のゲート回路， この代表機種の概要は下記のとおりである。 （1） 192 ビット高耐圧プッシュプル出力 低消費電流レベルシフト回路，192 ビット高耐圧プッシュ プル出力回路から構成されている。 （2 ） チップ形状：スリムタイプ ，−46 mA，＋37 mA（typ） （3） 高耐圧出力：90 V（max） （4 ） 高速データ転送：60 MHz（クロック周波数） （5） 3.3 V，5.0 V CMOS 入力インタフェース （6 ） 3，4，6，3 ＋ 3 ビットデータ入出力ポート切換可能 （7） クロックのシングルエッジ，ダブルエッジ切換，およ び双方向切換シフトレジスタ （8） TCP（Tape Carrier Package）用金バンプ電極 ３.３ 代表特性 代表特性を表１に示す。 （1） 高耐圧 H/L 側出力電流 高耐圧の H 側，L 側出力電流（MOS 飽和電流）は，そ れぞれ H 側が−46 mA，L 側が＋37 mA（typ）の出力電 流としている。この特性は高耐圧 MOS の面積に大きく影 響する特性であるが，高耐圧デバイスの改良により従来比 で H 側（PMOS）は 90 ％に，L 側（NMOS）では 75 ％ ３.２ 回路構成 図３にこの IC のブロック図を示す。 に小型化したうえで，この出力電流を実現している。 （2 ） ロジック部動作時消費電流 回 路 構 成 と し て は ， 3.3 V， 5.0 V CMOS 入 力 イ ン タ 動作時消費電流においては，0.6 µm 微細加工プロセスの フェースを可能にする入力バッファ回路，192 ビット双方 採用と，ロジック回路素子サイズの最適化により，同等機 向シフトレジスタ回路，ラッチ回路，全高耐圧出力 H/L/ 能の従来機種に対して，約 80 ％の消費電流にまで低減で 300（52） 富士時報 PDP アドレスドライバ IC Vol.78 No.4 2005 きた。 電流のピーク値を抑えることができ EMI を低減できる。 （2 ） 出力 MOS ゲート充放電電流制御 （3） 最大クロック周波数 最大クロック周波数としては，従来 IC はシングルク 図５に出力 MOS のゲート充放電電流制御についての説 ロック動作専用で 40 MHz であったが，この IC はダブル 明図を示す。また，図６にゲート充電電流制御をしない場 特 クロック（シングルクロック動作切換可能）でクロック周 合の立下り波形を，図７にゲート充電電流制御をした場合 集 波数 60 MHz で動作が可能のため，実質 120 MHz のデー の立下り波形を示す。立上り時も同様の傾向である。 出力 MOS のゲートへの充放電電流を制御することによ タ転送が可能となる。 （4 ） スイッチング時間 （ 5） 各スイッチング時間は，負荷容量 50 pF 時では表１のと 図５ 出力 MOS ゲート充放電電流制御 おり設計されている。特に重要な特性としては出力の立上 り時間，立下り時間およびそれぞれの波形である。PDP VDD2 において，アドレスドライバのスイッチング波形は書込み 期間で重要であるが，パネル輝度を上げようとする場合， 発光維持期間を多く取る必要があり書込み期間は削減しな ければならない。このような場合，出力電流を大きくして 立上り時間，立下り時間を速くし，出力電圧をすばやく変 化させる必要がある。しかし，こうした場合の多くは，そ 放 電 制電 御流 ロ ジ ッ ク 制 御 部 OUT 充 電 制電 御流 のスイッチングノイズによる波形のひずみが発生し，誤動 作 お よ び EMI（ Electro Magnetic Interference）（ 302 ページの「解説」参照）悪化の原因となる。 したがって，この特性においては，速すぎても遅すぎて 図６ 出力 NMOS ゲート充電電流制御なし も問題があり，各顧客のタイミング条件に合わせたピンポ イントの設計が必要となる。 出力切換信号 ３.４ EMI 対策 この機種の EMI 対策としては，目標のスイッチング時 間に対して，できるだけ小さい出力電流に設計することに 急速な立下り波形となる。 より対応した。他の系列機種においても，EMI 対策を実 施しており，各対策内容について説明する。 出力波形 （1） 出力遅延時間の分割 図４に遅延時間の分割について示す。 出力ごとに遅延時間を少しずつずらし，同時に全出力が 変化しないように分割するものである。これにより，消費 図４ 出力伝達遅延時間の分割 図７ 出力 NMOS ゲート充電電流制御あり 出力切換信号 出力1 全出力が同時に変化しない ように，遅延時間に時間差 を持たせる。 出力切換信号 出力2 ゆっくりとした 立下り波形となる。 出力3 出力波形 出力 n 出力 ＋1 n 301（53） 富士時報 PDP アドレスドライバ IC Vol.78 No.4 2005 図８ FCE3269AK のチップ写真 る小型化を実現できた。第三世代の IC では 128 ビット出 力であったが，第四世代の IC はすべて 192 ビット出力と 出力192 出力96 出力1 特 なっており，同等の機能および出力電流の IC で比較する と ， 第 四 世 代 の IC は 1 ビ ッ ト あ た り の 面 積 で 従 来 比 集 68 ％までに小型化することができた。 入力端子 この IC チップ形状について説明する。出力端子（192 ビット）が横 1 列に配置され，入力端子はその反対側に 1 列に配置されている。このタイプは TCP の面積削減に適 図９ その他の機種のチップ写真 している。 図９にその他の機種のチップ写真を示す。この IC は出 出力97 出力96 力端子（192 ビット）が両側 2 列に配置されたタイプで， 入力端子は一番下の部分にまとめて配置されている。この タイプは最もチップサイズを小さくできる。 あとがき 0.6 µm 微細加工技術と pn 接合分離の高耐圧デバイス技 術を用いて開発した PDP アドレスドライバ IC について 概説した。今回，特徴ある高耐圧プロセス・デバイスを採 用することにより，市場の要求価格に応えることができた。 富士電機では，今後競争が激化するフラットパネル市場に 出力192 出力1 おいて，PDP の地位を確固たるものとするため，また PDP 市場の中においては，ますますの高性能化，低価格 入力端子 化の要求に応えるべく，高耐圧デバイス・プロセス技術お よびドライバ IC の開発を進めていく所存である。 り，立上がり時，立下がり時の初期段階の電位変化量を抑 えることができ，EMI を低減することができる。 参考文献 （1） 野口晴司ほか．第二世代 PDP アドレスドライバ IC．富士 時報．vol.74, no.10, 2001, p.574- 577. ３.５ チップサイズと形状 図８にこの IC のチップ写真を示す。この IC は，新規に 開発された低オン抵抗高耐圧デバイスの採用，0.6 µm 3 層 メタルの微細加工プロセスを採用することにより，さらな 解 説 （2 ） 多 田 元 ． P D P ア ド レ ス ド ラ イ バ I C 技 術 ． 富 士 時 報 ． vol.76, no.3, 2003, p.172- 174. （3） Meguro, K. et al. Advances of Driver IC Techniques for PDPs. IDW’02. 2002, p.733- 736. EMI 【関連論文： p.299-302】 EMI（Electromagnetic Interference：電磁波障害） めに多くのコストをかけて EMI シールドを施してい とは，電子機器が動作中にその内部の電子回路から電 る。また近年，EMI に対しての規制は，日本を含め 磁波を発生することにより，他の周辺の電子機器の動 各国においてもますます厳しくなっている。 作に悪影響を及ぼす現象である。高密度実装の OA 機 その中で，高電圧，高周波数でスイッチングする多 器や通信機器類は，多くの LSI が使用されており高周 数の出力を持つアドレスドライバ IC においては，少 波パルスを発生する。PDP ディスプレイでも，その しでも EMI を低減できるように工夫することを要求 内部において高電圧で高周波数のスイッチングを行う されており，重要な設計項目の一つになってきている。 部品が多数あり，このような障害電波を遮へいするた 302（54） ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。