S i 5 1 0 / 5 11 晶 体振荡 器 (XO) 100 k H Z 至 2 5 0 M H Z 功能 支持从 100 kHz 到 250 MHz 间的 任意频率 低抖动操作 2 至 4 周交付周期 整体稳定性可保证使用 10 年 综合生产测试范围包括晶体 ESR 和 DLD 芯片上 LDO 调节器用于电源噪声 滤波 Si5602 3.3、 2.5 或 1.8 V 运行 差分 （LVPECL、 LVDS、 HCSL）或 CMOS 输出选项 可选集成 1:2 CMOS 扇出缓冲器 OE 上的欠幅脉冲抑制及上电 符合行业标准的 5 x 7 和 3.2 x 5 毫米封装 无铅，符合 RoHS 要求 –40 至 85 oC 运行 应用 订购信息： SONET/SDH/OTN 千兆以太网 光纤通道 /SAS/SATA PCI Express 3G-SDI/HD-SDI/SDI 电信 交换机 / 路由器 FPGA/ASIC 时钟脉冲振荡 请参阅第 14 页 页。 引脚分配： 请参阅第 12 页 页。 说明 Si510/511 XO 采用 Silicon Laboratories 先进的 DSPLL 技术 ，可提供从 100 kHz 到 250 MHz 间的任意频率。Si510/511 不同于每个输出频率都需要不 同晶体的传统 XO，而是采用一个固定的晶体和 Silicon Labs 的专利 DSPLL 合成器合成这一范围内的任意频率。 这一基于 IC 的途径使得晶体谐振器更加 可靠，机械性能更加坚固并且具备卓越的稳定性。另外，这种解决方案噪音抑 制效果十分优越，简化了在喧闹环境下低抖动时钟的产生。晶体 ESR 和 DLD 进行单独生产测试，以保证性能和增强可靠性。 Si510/511 的出厂配置具备各 种用户规格，包括频率、电源电压、输出格式、输出使能极性以及稳定性。具 体的配置在装运时进行出厂设置，从而缩短交付周期，并消除与定制频率振荡 器相关的非重复性工程费用。 功能框图 VDD OE 低噪音调节器 固定频率振 荡器 任意频率 0.1 至 250 MHz DSPLL® Synthesis CLK+ CLK– OE 1 4 VDD GND 2 3 CLK Si510 (CMOS) NC 1 6 VDD OE 2 5 CLK– GND 3 4 CLK+ Si510(LVDS/LVPECL/HCSL/ 双 CMOS) OE OE 11 66 V VDD DD NC NC 22 55 CLK– CLK– GND GND 33 44 CLK+ CLK+ GND Si511(LVDS/LVPECL/HCSL/ 双 CMOS) 初次修订 1.1 1/13 版权 © 2013 Silicon Laboratories Si510 Si510/511 2 ???? 1.1 Si510/511 目录 章节 页码 1. 电气规格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4 2. 引脚说明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 2.1. 双 CMOS 缓冲器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 3. 订购信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 4. Si510/511 标记规格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 6. PCB 焊盘图案：5 x 7 毫米， 4 引脚 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 7. 封装外形图：5 x 7 毫米， 6 引脚 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 8. PCB 焊盘图案：5 x 7 毫米， 6 引脚 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 10. PCB 焊盘图案：3.2 x 5 毫米， 4 引脚 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 11. 封装外形图：3.2 x 5 毫米， 6 引脚 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 12. PCB 焊盘图案：3.2 x 5.0 毫米， 6 引脚 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23 文件更改列表 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 联系信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 ???? 1.1 3 Si510/511 1. 电气规格 表 1. 操作规格 VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC 参数 电源电压 供电电流 符号 测试条件 最小值 典型值 最大值 单位 VDD 3.3 V 选项 2.97 3.3 3.63 V 2.5 V 选项 2.25 2.5 2.75 V 1.8 V 选项 1.71 1.8 1.89 V CMOS, 100 MHz, 单端 — 21 26 mA LVDS （输出使能） — 19 23 mA LVPECL （输出使能） — 39 43 mA HCSL （输出使能） — 41 44 mA 三态 （输出禁用） — — 18 mA IDD OE "1" 设置 VIH 请参阅 “ 注意 ”。 0.80 x VDD — — V OE "0" 设置 VIL 请参阅 “ 注意 ”。 — — 0.20 x VDD V OE 内部上拉电阻器 / 下拉 电阻器 * RI — 45 — k 工作温度 TA –40 — 85 oC * 注释 OE 选件具备高电平有效极性和低电平有效极性。高电平有效选件包含内部上拉电阻。低电平有效选件包含 内部下拉电阻。请参阅第 14 页 页的订购信息。 4 ???? 1.1 Si510/511 表 2. 输出时钟频率特性 VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC 参数 标称频率 符号 测试条件 最小值 典型值 最大值 单位 FO CMOS, Dual CMOS 0.1 — 212.5 MHz FO LVDS/LVPECL/HCSL 0.1 — 250 MHz 频率稳定性级别 C –30 — +30 ppm 频率稳定性级别 B –50 — +50 ppm 频率稳定性级别 A –100 — +100 ppm 频率稳定性级别 C –20 — +20 ppm 频率稳定性级别 B –25 — +25 ppm 频率稳定性级别 A –50 — +50 ppm 整体稳定性 * 温度稳定性 启动时间 TSU 最小 VDD 直至输出 频率 (FO) 在规格范围内 — — 10 ms 禁用时间 TD FO 10 MHz — — 5 µs FO < 10 MHz — — 40 µs FO 10 MHz — — 20 µs FO < 10 MHz — — 60 µs 启用时间 TD * 注释 整体稳定性包括初始精度、操作温度、电源电压变化、负载变化、冲击和震动 （非运行状态下） , 以及 40 oC 下 1 年的 使用寿命。 ???? 1.1 5 Si510/511 表 3. 输出时钟电平及对称性 VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC 参数 符号 CMOS 逻辑高电平输出 最小值 典型值 最大值 单位 VOH 0.85 x VDD — — V CMOS 逻辑低电平输出 VOL — — 0.15 x VDD V CMOS 逻辑高电平输出 驱动器 IOH 3.3 V –8 — — mA 2.5 V –6 — — mA 1.8 V –4 — — mA 3.3 V 8 — — mA 2.5 V 6 — — mA 1.8 V 4 — — mA 0.1 至 212.5 MHz， CL = 15 pF — 0.8 1.2 ns 0.1 至 212.5 MHz， CL = 无负载 — 0.6 0.9 ns CMOS 逻辑低电平输出 驱动器 IOL 测试条件 CMOS 输出上升时间 / 下降时间 （20 至 80% VDD） TR/TF LVPECL/HCSL 输出上 升时间 / 下降时间 (20 至 80% VDD) TR/TF — — 565 ps LVDS 输出上升时间 / 下降时间 (20 至 80% VDD) TR/TF — — 800 ps LVPECL 输出 共模 VOC 50 至 VDD – 2 V， 单端 — VDD – 1.4 V — V LVPECL 输出摆动 VO 50 至 VDD – 2 V， 单端 0.55 0.8 0.90 VPPSE LVDS 输出共模 VOC 100 线路间 VDD = 3.3/2.5 V 1.13 1.23 1.33 V 100 线路间， VDD = 1.8 V 0.83 0.92 1.00 V LVDS 输出摆动 VO 单端， 100 差分端接 0.25 0.35 0.45 VPPSE HCSL 输出共模 VOC 50 接地 0.35 0.38 0.42 V HCSL 输出摆动 VO 单端 0.58 0.73 0.85 VPPSE 占空比 DC 所有格式 48 50 52 % 6 ???? 1.1 Si510/511 表 4. 输出时钟抖动和相位噪声 (LVPECL) VDD = 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = LVPECL 参数 符号 测试条件 最小值 典型值 最大值 单位 周期抖动 (RMS) JPRMS 10k 示例 1 — — 1.3 ps 周期抖动 (Pk-Pk) JPPKPK 10k 示例 1 — — 11 ps 相位抖动 (RMS) φJ 1.875 MHz 至 20 MHz 集成带宽 2 （砖墙限制） — 0.31 0.5 ps 12 kHz 至 20 MHz 集成带宽 2 （砖墙限制） — 0.8 1.0 ps 100 Hz — –86 — dBc/Hz 1 kHz — –109 — dBc/Hz 10 kHz — –116 — dBc/Hz 100 kHz — –123 — dBc/Hz 1 MHz — –136 — dBc/Hz 10 kHz 正弦噪声 — 3.0 — ps 100 kHz 正弦噪声 — 3.5 — ps 500 kHz 正弦噪声 — 3.5 — ps 1 kHz 正弦噪声 — 3.5 — ps LVPECL 输出， 156.25 MHz，偏移 >10 kHz — –75 — dBc 相位噪声， 156.25 MHz φN JPSR 因 外部电源噪声而附 加 RMS 抖动 3 假性 SPR 注释 1. 适用的输出频率：74.17582、 74.25、 75、 77.76、 100、 106.25、 125、 148.35165、 148.5、 150、 155.52、 156.25、 212.5、 250 MHz。 2. 适用的输出频率：100、 106.25、 125、 148.35165、 148.5、 150、 155.52、 156.25、 212.5 和 250MHz。 3. 156.25 MHz。由于 VDD (2.5/3.3 V = 100 mVPP) 正弦噪音增加，输出时钟抖动随之增加。 ???? 1.1 7 Si510/511 表 5. 输出时钟抖动和相位噪声 (LVDS) VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = LVDS 参数 符号 测试条件 最小值 典型值 最大值 单位 周期抖动 (RMS) JPRMS 10k 示例 1 — — 2.1 ps 周期抖动 (Pk-Pk) JPPKPK 10k 示例 1 — — 18 ps 相位抖动 (RMS) φJ 1.875 MHz 至 20 MHz 集成带宽 2 （砖墙限制） — 0.25 0.55 ps 12 kHz 至 20 MHz 集成带宽 2 （砖墙限制） — 0.8 1.0 ps 100 Hz — –86 — dBc/Hz 1 kHz — –109 — dBc/Hz 10 kHz — –116 — dBc/Hz 100 kHz — –123 — dBc/Hz 1 MHz — –136 — dBc/Hz LVPECL 输出， 156.25 MHz，偏移 >10 kHz — –75 — dBc 相位噪声， 156.25 MHz 假性 φN SPR 注释 1. 适用的输出频率：74.17582、 74.25、 75、 77.76、 100、 106.25、 125、 148.35165、 148.5、 150、 155.52、 156.25、 212.5、 250 MHz。 2. 适用的输出频率：100、 106.25、 125、 148.35165、 148.5、 150、 155.52、 156.25、 212.5 和 250MHz。 8 ???? 1.1 Si510/511 表 6. 输出时钟抖动和相位噪声 (HCSL) VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = HCSL 参数 符号 测试条件 最小值 典型值 最大值 单位 周期抖动 (RMS) JPRMS 10k 示例 * — — 1.2 ps 周期抖动 (Pk-Pk) JPPKPK 10k 示例 * — — 11 ps 相位抖动 (RMS) φJ 1.875 MHz 至 20 MHz 集成带宽 * （砖墙限制） — 0.25 0.30 ps 12 kHz 至 20 MHz 集成带宽 * （砖墙限制） — 0.8 1.0 ps 100 Hz — –90 — dBc/Hz 1 kHz — –112 — dBc/Hz 10 kHz — –120 — dBc/Hz 100 kHz — –127 — dBc/Hz 1 MHz — –140 — dBc/Hz LVPECL 输出， 156.25 MHz，偏移 >10 kHz — –75 — dBc 相位噪声， 156.25 MHz 假性 φN SPR * 注释 适用的输出频率：100 MHz。 ???? 1.1 9 Si510/511 表 7. 输出时钟抖动和相位噪声 (CMOS, Dual CMOS) VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = CMOS, Dual CMOS 参数 符号 测试条件 最小值 典型值 最大值 单位 相位抖动 (RMS) φJ 1.875 MHz 至 20 MHz 集成带宽 2 （砖墙限制） — 0.25 0.35 ps 12 kHz 至 20 MHz 集成带宽 2 （砖墙限制） — 0.8 1.0 ps 100 Hz — –86 — dBc/Hz 1 kHz — –108 — dBc/Hz 10 kHz — –115 — dBc/Hz 100 kHz — –123 — dBc/Hz 1 MHz — –136 — dBc/Hz LVPECL 输出， 156.25 MHz，偏移 >10 kHz — –75 — dBc 相位噪声， 156.25 MHz 假性 φN SPR 注释 1. 适用的输出频率：74.17582、 74.25、 75、 77.76、 100、 106.25、 125、 148.35165、 148.5、 150、 155.52、 156.25、 212.5 MHz。 2. 适用的输出频率：100、 106.25、 125、 148.35165、 148.5、 150、 155.52、 156.25、 212.5 MHz。 表 8. 环保合规和封装信息 参数 状况 / 测试方法 机械冲击 MIL-STD-883，方法 2002 机械振动 MIL-STD-883，方法 2007 可焊性 MIL-STD-883，方法 2003 大泄漏和微弱漏 MIL-STD-883，方法 1014 耐焊接热 MIL-STD-883，方法 2036 湿敏度 MSL 1 感应垫 镀金镍 10 ???? 1.1 Si510/511 表 9. 热特性 参数 结至环境热阻 符号 测试条件 数值 单位 JA 静止空气 110 °C/W 表 10. 绝对最大额定值 1 参数 符号 额定值 单位 TAMAX 85 oC 储存温度 TS –55 至 +125 电源电压 VDD –0.5 至 +3.8 V VI –0.5 至 VDD+0.3 V 最高工作温度 输入电压 （任意输入引脚） o C HBM 2 kV （无铅型） 2 TPEAK 260 oC TPEAK 的焊接温度 （无铅型） 2 TP 20–40 秒 ESD 灵敏度 （HBM，符合 JESD22-A114） 焊接温度 注释 1. 超出此表中列出的压力范围可能会对设备造成永久损坏。在这些条件下并不意味着进行功能操作或按规格操作。在最 大额定值条件下操作时间过长可能影响器件可靠性。 2. 设备符合 JEDEC J-STD-020 要求。 ???? 1.1 11 Si510/511 2. 引脚说明 OE GND 1 2 VDD 4 3 CLK Si510 (CMOS) NC 1 6 VDD OE 1 6 VDD OE 2 5 CLK–* NC 2 5 CLK–* GND 3 4 CLK+ GND 3 4 CLK+ Si510(LVDS/LVPECL/HCSL/ 双 CMOS*) Si511(LVDS/LVPECL/HCSL/ 双 CMOS)*) * 支持集成 1:2 CMOS 缓冲器。请参阅订购信息和第 2.1 节 “ 双 CMOS 缓冲器 ”。 表 11. Si510 引脚说明 (CMOS) 引脚 名称 CMOS 功能 1 OE 输出使能。 OE 高电平有效选件包括内部上拉电阻。 OE 低电平有效选件包 括 内部下拉电阻。请参阅订购信息。 2 GND 电气接地和外壳接地 3 CLK 时钟输出。 4 VDD 电源电压。 表 12. Si510 引脚说明 （LVPECL/LVDS/HCSL、双 CMOS、 OE 引脚 2） 引脚 名称 LVPECL/LVDS/HCSL 功能 1 NC 无连接。不外接该引脚。 2 OE 输出使能。OE 高电平有效选件包括内部上拉电阻。OE 低电平有效选件 包括内部下拉电阻。请参阅订购信息。 3 GND 电气接地和外壳接地 4 CLK+ 时钟输出。 5 CLK– 互补时钟输出。 6 VDD 电源电压。 表 13. Si511 引脚说明 （LVPECL/LVDS/HCSL、双 CMOS、 OE 引脚 1） 12 引脚 名称 LVPECL/LVDS/HCSL 功能 1 OE 输出使能。OE 高电平有效选件包括内部上拉电阻。OE 低电平有效选件 包括内部下拉电阻。请参阅订购信息。 2 NC 无连接。不外接该引脚。 3 GND 电气接地和外壳接地 4 CLK+ 时钟输出。 5 CLK– 互补时钟输出。 6 VDD 电源电压。 ???? 1.1 Si510/511 2.1. 双 CMOS 缓冲器 双 CMOS 输出格式订购选项既支持互补输出信号，也支持同相输出信号。该功能使得可以用一个 Si510/11 设备就 可以代替多个 XO 成为可能。 ~ 互补输出 ~ 同相输出 图 1. 集成 1:2 CMOS 缓冲器同时支持互补输出和同相输出 ???? 1.1 13 Si510/511 3. 订购信息 Si510/511 支持各种选项，包括频率、稳定性、输出格式以及 VDD。设备的具体配置会在装运时设置到 Si510/51 中。 配置可根据下面的部件号配置表进行指定。 Silicon Labs 会提供基于 web 浏览器的配置工具，从而简化这一过程。 请登录 www.silabs.com/VCXOpartnumber ，获取这一工具。Si510/511 XO 系列产品用符合行业标准和 RoHS 要求 的不含铅的封装供应，封装尺寸：3.2 x 5.0 毫米和 5 x 7 毫米。编带和卷盘封装属于一种订购选项。 ᐨ 䕧ߎḐᓣ OE ᒁ⣉ ኽⵝ 510 CMOS ᒁ⣉ 1 ⊛ OE 4 ᒁ⣉ 510 LVPECLޔLVDSޔHCSLޔ CMOS ᒁ⣉ 2 ⊛ OE 6 ᒁ⣉ LVPECLޔLVDSޔHCSLޔ CMOS ᒁ⣉ 1 ⊛ OE 6 ᒁ⣉ 511 A = ୃ䅶˖A G = ᷷ᐲ⨄ೈ˖-40°C ⥋ 85°C R = 㓪ᏺोⲬ˗ぎⱑ = ᛆⲬDŽ ╙ 1 䗝乍ⷕ˖ 䕧ߎḐᓣ VDD 䕧ߎḐᓣ A 3.3V LVPECL B 3.3V LVDS C 3.3V CMOS D 3.3V HCSL E 2.5V LVPECL F 2.5V LVDS G 2.5V CMOS 51X X X X XXXMXXX X AGR ╙ 3 䗝乍ⷕ˖ 䕧ߎՓ㛑 H 2.5V HCSL A J 1.8V LVDS B K 1.8V CMOS L 1.8V HCSL M 3.3V CMOS㧔ห⋧㧕 N 3.3V CMOS㧔㸹˅ P 2.5V CMOS㧔ห⋧㧕 Q 2.5V CMOS㧔㸹˅ R 1.8V CMOS㧔ห⋧㧕 S 1.8V CMOS㧔㸹˅ ኽⵝ䗝乍 OE ᧽ᕈ A 5 x 7 Ჱ☨ OE ૐ⬉ᑇ᳝ᬜ B 3.2 x 5 Ჱ☨ 乥⥛㓪ⷕ ╙ 2 䗝乍ⷕ˖ 乥⥛〇ᅮᗻ A ዤኸ OE 㜞⬉ᑇ᳝ᬜ 乥⥛ ᘏ䅵 ᷷ᐲ ±100ppm ±50ppm B ±50ppm ±25ppm C ±30ppm ±20ppm Mxxxxxx 䇈ᯢ fOUT < 1 MHz xMxxxxx 1 MHz fOUT < 10 MHz xxMxxxx 10 MHz fOUT < 100 MHz xxxMxxx 100 MHz fOUT < 250 MHz xxxxxx 乥⥛䳔㽕Ѣ 6 ᢙሼ⊛ಽㄒ₸ᯊⱘ㓪ⷕ 图 2. 部件号排列 可订购部件号示例：510ECB156M250AAG 支持 2.5 V LVPECL，±30 ppm 整体稳定性、OE 低电平有效选件，封装 尺寸：5 x 7 毫米，温度范围： –40oC 至 85oC。输出频率为 156.25 MHz。 注意： CMOS 和双 CMOS 的最大频率为 212.5 MHz。 14 ???? 1.1 Si510/511 4. Si510/511 标记规格 图 3 说明 Si510/511 的标记规格。使用 www.silabs.com/VCXOpartnumber 上提供的部件号配置工具，用来对照标记编 码和具体的设备配置。 0 C CC CC T TTT TT Y Y WW 0 = Si510, 1 = Si511 CCCCC = 标记代码 TTTTTTT = 组件生产代码 YY = 年份 WW - 工作周 图 3. 顶部标记 ???? 1.1 15 Si510/511 5. 封装外形图：5 x 7 毫米， 4 引脚 图 4 说明 5 x 7 毫米 Si510/511 封装详细信息。 表 14 列出插图中 显示的尺寸值。 图 4. Si510/511 外形图 表 14. 包装图尺寸 （毫米） 尺寸 A b c D D1 e f E E1 H L L1 p aaa bbb ccc ddd eee 最小值 1.50 1.30 0.50 额定 1.65 1.40 0.60 5.00 BSC 4.40 5.08 BSC 0.50 TYP 7.00 BSC 6.20 0.65 1.27 0.10 2.60 0.15 0.15 0.10 0.10 0.05 4.30 6.10 0.55 1.17 0.05 2.50 注释 1. 所示的所有尺寸均以毫米 (mm) 为单位，除非另有说明。 2. 尺寸和公差注法符合 ANSI Y14.5M-1994。 16 ???? 1.1 最大值 1.80 1.50 0.70 4.50 6.30 0.75 1.37 0.15 2.70 Si510/511 6. PCB 焊盘图案：5 x 7 毫米， 4 引脚 图 5 说明 5 x 7 毫米 Si510/511 的 5 x 7 毫米 PCB 焊盘图案。 表 15 列出插图中 显示的尺寸值。 图 5. Si510/511 PCB 焊盘图案 表 15. PCB 焊盘图案尺寸 （毫米） 尺寸 C1 （毫米） 4.20 E 5.08 X1 1.55 Y1 1.95 注释 一般说明 1. 2. 3. 4. 所示的所有尺寸均以毫米 (mm) 为单位，除非另有说明。 尺寸和公差注法符合 ANSI Y14.5M-1994 规格要求。 此焊盘图案设计基于 IPC-7351 指导方针。 所采用的尺寸全部为最大材料状态 (MMC)。最小材料状态 (LMC) 是根据 0.05 毫米的制造许 可计算所得。 阻焊层设计 5. 所有金属焊盘均须为非阻焊层限定 (NSMD) 焊盘。阻焊层与金属焊盘之间的净空须至少达到 60 µm，焊盘四周净空均须达到该值。 网板设计 6. 应使用具有梯形壁的不锈钢激光切割电抛光网板来确保良好的焊膏脱离。 7. 网板厚度应为 0.125 mm (5 mil)。 8. 所有周边焊盘的网板孔径与焊盘尺寸的比率都应为 1:1。 卡组装 9. 建议使用免洗 3 类焊膏。 10. 建议的卡回流温度曲线按照针对小型部件的 JEDEC/IPC J-STD-020 规格。 ???? 1.1 17 Si510/511 7. 封装外形图：5 x 7 毫米， 6 引脚 图 6 说明 Si1141/42/43 QFN 的封装详细信息。表 16 列出插图中尺寸值。 图 6. Si510/511 外形图 表 16. 包装图尺寸 （毫米） 尺寸 A b c D D1 e E E1 H L L1 p R aaa bbb ccc ddd eee 最小值 1.50 1.30 0.50 额定 1.65 1.40 0.60 5.00 BSC 4.40 2.54 BSC 7.00 BSC 6.20 0.65 1.27 0.10 — 0.70 REF 0.15 0.15 0.10 0.10 0.05 4.30 6.10 0.55 1.17 0.05 1.80 注释 1. 所示的所有尺寸均以毫米 (mm) 为单位，除非另有说明。 2. 尺寸和公差注法符合 ANSI Y14.5M-1994。 18 ???? 1.1 最大值 1.80 1.50 0.70 4.50 6.30 0.75 1.37 0.15 2.60 Si510/511 8. PCB 焊盘图案：5 x 7 毫米， 6 引脚 图 7 说明 Si510/511 的 5 x 7 毫米 PCB 焊盘图案。 表 17 列出插图中 显示的尺寸值。 图 7. Si510/511 PCB 焊盘图案 表 17. PCB 焊盘图案尺寸 （毫米） 尺寸 C1 （毫米） 4.20 E 2.54 X1 1.55 Y1 1.95 注释 一般说明 所示的所有尺寸均以毫米 (mm) 为单位，除非另有说明。 尺寸和公差注法符合 ANSI Y14.5M-1994 规格要求。 此焊盘图案设计基于 IPC-7351 指导方针。 所采用的尺寸全部为最大材料状态 (MMC)。 最小材料状态 (LMC) 是根据 0.05 毫米的制造许可 计算所得。 阻焊层设计 1. 2. 3. 4. 5. 所有金属焊盘均须为非阻焊层限定 (NSMD) 焊盘。阻焊层与金属焊盘之间的净空须至少达到 60µm，焊盘四周净空均须达到该值。 网板设计 6. 应使用具有梯形壁的不锈钢激光切割电抛光网板来确保良好的焊膏脱离。 7. 网板厚度应为 0.125 mm (5 mil)。 8. 所有周边焊盘的网板孔径与焊盘尺寸的比率都应为 1:1。 卡组装 9. 建议使用免洗 3 类焊膏。 10. 建议的卡回流温度曲线按照针对小型部件的 JEDEC/IPC J-STD-020 规格。 ???? 1.1 19 Si510/511 9. 封装外形图：3.2 x 5 毫米， 4 引脚 图 8 说明 3.2 x 5 毫米 Si510/511 封装详细信息。表 18 列出插图中 显示的尺寸值。 图 8. Si510/511 外形图 表 18. 包装图尺寸 （毫米） 尺寸 A b c D D1 e f E E1 H L L1 p aaa bbb ccc ddd eee 最小值 1.06 1.10 0.70 额定 1.17 1.20 0.80 3.20 BSC 2.60 2.54 BSC 0.40 TYP 5.00 BSC 4.40 0.50 1.00 0.10 1.27 0.15 0.15 0.10 0.10 0.05 2.55 4.35 0.40 0.90 0.05 1.17 注释 1. 所示的所有尺寸均以毫米 (mm) 为单位，除非另有说明。 2. 尺寸和公差注法符合 ANSI Y14.5M-1994。 20 ???? 1.1 最大值 1.28 1.30 0.90 2.65 4.45 0.60 1.10 0.15 1.37 Si510/511 10. PCB 焊盘图案：3.2 x 5 毫米， 4 引脚 图 9 说明 Si510/511 的 3.2 x 5 毫米 PCB 焊盘图案。 表 19 列出插图中 显示的尺寸值。 图 9. Si510/511 PCB 焊盘图案 表 19. PCB 焊盘图案尺寸 （毫米） 尺寸 C1 （毫米） 2.60 E 2.54 X1 1.35 Y1 1.70 注释 一般说明 所示的所有尺寸均以毫米 (mm) 为单位，除非另有说明。 尺寸和公差注法符合 ANSI Y14.5M-1994 规格要求。 此焊盘图案设计基于 IPC-7351 指导方针。 所采用的尺寸全部为最大材料状态 (MMC)。最小材料状态 (LMC) 是根据 0.05 毫米的制造 许可计算所得。 阻焊层设计 1. 2. 3. 4. 5. 所有金属焊盘均须为非阻焊层限定 (NSMD) 焊盘。阻焊层与金属焊盘之间的净空须至少达 到 60µm，焊盘四周净空均须达到该值。 网板设计 6. 应使用具有梯形壁的不锈钢激光切割电抛光网板来确保良好的焊膏脱离。 7. 网板厚度应为 0.125 mm (5 mil)。 8. 所有周边焊盘的网板孔径与焊盘尺寸的比率都应为 1:1。 卡组装 9. 建议使用免洗 3 类焊膏。 10. 建议的卡回流温度曲线按照针对小型部件的 JEDEC/IPC J-STD-020 规格。 ???? 1.1 21 Si510/511 11. 封装外形图：3.2 x 5 毫米， 6 引脚 图 10 说明 3.2 x 5 毫米 Si510/511 封装详细信息。 表 20 列出插图中 显示的尺寸值。 图 10. Si510/511 外形图 表 20. 包装图尺寸 （毫米） 尺寸 A b c D D1 e E E1 H L L1 p R aaa bbb ccc ddd eee 最小值 1.06 0.54 0.35 2.55 4.35 0.45 0.90 0.05 1.17 额定 1.17 0.64 0.45 3.20 BSC 2.60 1.27 BSC 5.00 BSC 4.40 0.55 1.00 0.10 1.27 0.32 REF 0.15 0.15 0.10 0.10 0.05 注释 1. 所示的所有尺寸均以毫米 (mm) 为单位，除非另有说明。 2. 尺寸和公差注法符合 ANSI Y14.5M-1994。 22 ???? 1.1 最大值 1.28 0.74 0.55 2.65 4.45 0.65 1.10 0.15 1.37 Si510/511 12. PCB 焊盘图案：3.2 x 5.0 毫米， 6 引脚 图 11 说明 Si510/511 的 3.2 x 5.0 毫米 PCB 焊盘图案。 表 21 列出插图中 显示的尺寸值。 图 11. Si510/511 建议的 PCB 焊盘图案 表 21. PCB 焊盘图案尺寸 （毫米） 尺寸 C1 （毫米） 2.60 E 1.27 X1 0.80 Y1 1.70 注释 一般说明 所示的所有尺寸均以毫米 (mm) 为单位，除非另有说明。 尺寸和公差注法符合 ANSI Y14.5M-1994 规格要求。 此焊盘图案设计基于 IPC-7351 指导方针。 所采用的尺寸全部为最大材料状态 (MMC)。最小材料状态 (LMC) 是根据 0.05 毫米的制 造许可计算所得。 阻焊层设计 1. 2. 3. 4. 5. 所有金属焊盘均须为非阻焊层限定 (NSMD) 焊盘。阻焊层与金属焊盘之间的净空须至少 达到 60 µm，焊盘四周净空均须达到该值。 网板设计 6. 应使用具有梯形壁的不锈钢激光切割电抛光网板来确保良好的焊膏脱离。 7. 网板厚度应为 0.125 mm (5 mil)。 8. 所有周边焊盘的网板孔径与焊盘尺寸的比率都应为 1:1。 卡组装 9. 建议使用免洗 3 类焊膏。 10. 建议的卡回流温度曲线按照针对小型部件的 JEDEC/IPC J-STD-020C 规格。 ???? 1.1 23 Si510/511 文件更改列表 修订版 0.9 至修订版 1.0 已更新第 4 页上的表 1。 CMOS、LVDS、LVPECL 和 HCSL 供电电流的典型值和 最大值更新。 已将 CMOS 频率测试条件更正为 100 MHz。 OE VIH 最小值和 VIL 最大值更新。 已更新第 5 页上的表 2。 CMOS 最高额定频率。 40°C 下 10 年的使用寿命。 已更新禁用时间的最大值。 已增加启用时间参数。 已增加双 已将整体稳定性脚注澄清为 已更新第 6 页上的表 3。 CMOS 输出上升 / 下降时间的典型值和最大值。 已更新 LVPECL/HCSL 输出上升 / 下降时间的最大值。 已更新 LVPECL 输出摆动最大值。 已更新 LVDS 输出共模典型值和最大值。 已更新 HCSL 输出摆动最大值。 已将占空比的最小值和最大值收紧至 48/52％。 已更新 已更新第 7 页上的表 4。 已更新相位抖动的测试条件和最大值。 已更新相位噪声典型值。 RMS 抖动的典型值 3，将 VDD 限制为 2.5/3.3V 已更新因外部电源噪声而附加 已更新脚注 已增加 LVDS、HCSL、CMOS 和双 CMOS 运行的表 5、表 6 和表 7。 移动了绝对最大额定值表。 对 2 添加了注意，明确了 CMOS 和双 CMOS 的最大 频率。 已将 10 外形图更新为正确的引脚排列。 修订版 1.0 至修订版 1.1 更新了表 3 CMOS 24 输出上升 / 下降时间测试条件更新。 ???? 1.1 ClockBuilder Pro One-click access to Timing tools, documentation, software, source code libraries & more. Available for Windows and iOS (CBGo only). www.silabs.com/CBPro Timing Portfolio www.silabs.com/timing SW/HW Quality Support and Community www.silabs.com/CBPro www.silabs.com/quality community.silabs.com Disclaimer Silicon Laboratories intends to provide customers with the latest, accurate, and in-depth documentation of all peripherals and modules available for system and software implementers using or intending to use the Silicon Laboratories products. Characterization data, available modules and peripherals, memory sizes and memory addresses refer to each specific device, and "Typical" parameters provided can and do vary in different applications. Application examples described herein are for illustrative purposes only. Silicon Laboratories reserves the right to make changes without further notice and limitation to product information, specifications, and descriptions herein, and does not give warranties as to the accuracy or completeness of the included information. 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