S i 5 1 0 / 5 11 水 晶オシ レ ー タ (XO) 100 k H Z ～ 2 5 0 M H Z 機能 100 kHz ～ 250 MHz のどの周波数 でもサポート 低ジッター動作 2 ～ 4 週間のリードタイム 10 年エージングを含む全体安定度 水晶 ESR と DLD を含む包括的な 生産試験範囲 電源ノイズをフィルタするオン チップの LDO レギュレータ 3.3、2.5、または 1.8 V 駆動が可 能 アプリケーション SONET/SDH/OTN ギガビット・イーサネット ファイバ・チャネル /SAS/SATA PCI Express 3G-SDI/HD-SDI/SDI Telecom スイッチ / ルーター FPGA/ASIC クロック生成 Si5602 差動 (LVPECL、LVDS、HCSL) または CMOS の出力オプション オプションの内蔵 1:2 CMOS ファンアウト・バッファ OE および電源投入時のラント抑 制機能 業界標準の 5 x 7 および 3.2 x 5 mm パッケージ 鉛フリー対応、RoHS 準拠 –40 ～ 85 oC で動作 説明 Si510/511 XO は Silicon Laboratories' の先進的な DSPLL テクノロジーを使 用して、100 kHz から 250 MHz までの周波数を提供しています。出力周波 数 ご と に 異 な る 水 晶 を 必 要 と す る 従 来 の 水 晶 オ シ レ ー タ と 違 っ て、 Si510/511 は 1 つの固定水晶と Silicon Labs 独自の DSPLL シンセサイザを 使用して、この範囲のどの周波数でも生成できます。この IC ベースのアプ ローチを使用すると、水晶レゾネータの信頼性を向上させ、機械的な耐久性 を高めて、優れた安定性を維持できます。さらに、このソリューションは、 ノイズの多い環境でノイズを除去し、低ジッターのクロック生成を簡略化し てくれます。水晶 ESR と DLD は、個別に生産テストを実施することで、高 い性能と信頼性を保証しています。Si510/511 は、周波数、供給電圧、出力 形式、出力イネーブル極性、安定性など、さまざまなユーザ・スペックを工 場で設定できます。特定の構成を出荷時に工場でプログラムするので、カス タム周波数オシレータに伴う長いリードタイムや、エンジニアリングの単発 的な変更が排除されます。 注文情報：「14 ページ 」のを参照 してください。 ピン配置 :「12 ページ 」のを参照 してください。 OE 1 4 VDD GND 2 3 CLK Si510 (CMOS) NC 1 6 VDD OE 2 5 CLK– GND 3 4 CLK+ Si510 (LVDS/LVPECL/HCSL/ デュアル CMOS) 機能ブロック・ダイアグラム DD OE OE 11 66 V VDD DD NC NC 22 55 CLK– CLK– GND GND 33 44 CLK+ CLK+ ૐࡁࠗ࠭ࠡࡘ࠲ છᗧߩᵄᢙ ࿕ቯᵄᢙࠝࠪ ࠲ 㨪/*\ &52..㨸 วᚑ Si511 (LVDS/LVPECL/HCSL/ デュアル CMOS) 仮改訂 1.1 1/13 Copyright © 2013 by Silicon Laboratories Si510 Si510/511 2 ??? 1.1 Si510/511 目次 セクション ページ 1. 電気仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4 2. ピンの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 2.1. デュアル CMOS バッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 3. 注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 4. Si510/511 マーク仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 6. PCB ランド・パターン : 5 x 7 mm、4 ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 7. パッケージ外形図 : 5 x 7 mm、6 ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 8. PCB ランド・パターン : 5 x 7 mm、6 ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 10. PCB ランド・パターン : 3.2 x 5 mm、4 ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 11. パッケージ外形図 : 3.2 x 5 mm、6 ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 12. PCB ランド・パターン : 3.2 x 5.0 mm、6 ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 文書変更リスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 お問い合わせ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 ??? 1.1 3 Si510/511 1. 電気仕様 表 1. 動作仕様 VDD = 1.8 V ±5%, 2.5 V または 3.3 V ±10%, TA = –40 ~ +85 oC パラメータ 供給電圧 供給電流 シンボル テスト条件 最小値 代表値 最大値 ユニット VDD 3.3 V オプション 2.97 3.3 3.63 V 2.5 V オプション 2.25 2.5 2.75 V 1.8 V オプション 1.71 1.8 1.89 V CMOS、100 MHz、 シングルエンド — 21 26 mA LVDS （出力イネーブル） — 19 23 mA LVPECL （出力イネーブル） — 39 43 mA HCSL （出力イネーブル） — 41 44 mA トライステート （出力ディスエーブル） — — 18 mA IDD OE "1" 設定 VIH 「注」を参照 0.80 x VDD — — V OE "0" 設定 VIL 「注」を参照 — — 0.20 x VDD V OE 内部プルアップ / プル ダウン抵抗 * RI — 45 — k 動作温度 TA -40 — 85 o C * メモ : アクティブ・ハイとアクティブ・ローの極性 OE オプションがあります。アクティブ・ハイには内部プ ルアップが含まれ、アクティブ・ローには内部プルダウンが含まれています。14 ページ ページの注文情 報を参照してください。 4 ??? 1.1 Si510/511 表 2. 出力クロック周波数の特性 VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC パラメータ 公称周波数 シンボル テスト条件 最小値 代表値 最大値 ユニッ ト FO CMOS, Dual CMOS 0.1 — 212.5 MHz FO LVDS/LVPECL/HCSL 0.1 — 250 MHz 周波数安定度 C –30 — +30 ppm 周波数安定度 B –50 — +50 ppm 周波数安定度 A –100 — +100 ppm 周波数安定度 C –20 — +20 ppm 周波数安定度 B –25 — +25 ppm 周波数安定度 A –50 — +50 ppm 全体安定度 * 温度安定性 起動時 TSU 仕様内の出力 周波数 (FO) までの最小 VDD — — 10 ms 無効時 TD FO 10 MHz — — 5 µs FO < 10 MHz — — 40 µs FO 10 MHz — — 20 µs FO < 10 MHz — — 60 µs イネーブル時間 TD * メモ : 全体安定度には、初期精度、動作温度、供給電圧の変化、負荷の変化、衝撃と振動 （非稼動時）、および 40 oC での 10 年エージングが含まれます。 ??? 1.1 5 Si510/511 表 3. 出力クロック・レベルと対称性 VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC パラメータ シンボ ル 最小値 代表値 最大値 ユニッ ト CMOS 出力ロジック高 VOH 0.85 x VDD — — V CMOS 出力ロジック低 VOL — — 0.15 x VDD V CMOS 出力ロジック高 ドライブ IOH 3.3 V –8 — — mA 2.5 V –6 — — mA 1.8 V –4 — — mA 3.3 V 8 — — mA 2.5 V 6 — — mA 1.8 V 4 — — mA 0.1 ～ 212.5 MHz、 CL = 15 pF — 0.8 1.2 ns 0.1 ～ 212.5 MHz、 CL = 負荷なし — 0.6 0.9 ns CMOS 出力ロジック低 ドライブ IOL テスト条件 CMOS 出力立ち上がり / 立ち下がり時間 (20 ～ 80% VDD) TR/TF LVPECL/HCSL 出力立 ち上がり / 立ち下がり 時間 (20 ～ 80% VDD) TR/TF — — 565 ps LVDS 出力立ち上がり / 立ち下がり時間 (20 ～ 80% VDD) TR/TF — — 800 ps LVPECL 出力 コモン・モード VOC 50 ～ VDD – 2 V、 シングルエンド — VDD – 1.4 V — V LVPECL 出力スイング VO 50 ～ VDD – 2 V、 シングルエンド 0.55 0.8 0.90 VPPSE LVDS 出力コモン・ モード VOC 100 ライン・ツー・ライン VDD = 3.3/2.5 V 1.13 1.23 1.33 V 100 ライン・ツー・ライン、 VDD = 1.8 V 0.83 0.92 1.00 V LVDS 出力スイング VO シングルエンド、100 差動終 端 0.25 0.35 0.45 VPPSE HCSL 出力コモン・ モード VOC 50 接地へ 0.35 0.38 0.42 V HCSL 出力スイング VO シングルエンド 0.58 0.73 0.85 VPPSE デューティ・サイクル DC すべての形式 48 50 52 % 6 ??? 1.1 Si510/511 表 4. 出力クロックのジッターと位相ノイズ (LVPECL) VDD = 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; 出力形式 = LVPECL パラメータ シンボル テスト条件 最小値 代表値 最大値 ユニット ピリオド・ジッ ター (RMS) JPRMS 10k サンプル 1 — — 1.3 ps ピリオド・ジッ ター ( ピーク・ツー･ ピーク ) JPPKPK 10k サンプル 1 — — 11 ps 位相ジッター (RMS) φJ 1.875 MHz ～ 20 MHz 統合帯域幅 2 ( ブリックウォール ) — 0.31 0.5 ps 12 kHz ～ 20 MHz 統合帯域幅 2 ( ブリックウォール ) — 0.8 1.0 ps 100 Hz — –86 — dBc/Hz 1 kHz — –109 — dBc/Hz 10 kHz — –116 — dBc/Hz 100 kHz — –123 — dBc/Hz 1 MHz — –136 — dBc/Hz 10 kHz 正弦波ノイズ — 3.0 — ps 100 kHz 正弦波ノイズ — 3.5 — ps 500 kHz 正弦波ノイズ — 3.5 — ps 1 MHz 正弦波ノイズ — 3.5 — ps LVPECL 出力、156.25 MHz、オフ セット >10 kHz — –75 — dBc 位相ノイズ、 156.25 MHz 追加 RMS ジッター 外部電源ノイズに よる 3 スプリアス φN JPSR SPR メモ : 1. 出力周波数 : 74.17582、74.25、75、77.76、100、106.25、125, 148.35165、148.5、150、155.52、156.25、212.5、 250 MHz に適用します。 2. 出力周波数 : 100、106.25、125、148.35165、148.5、150、155.52、156.25、212.5、250 MHz に適用します。 3. 156.25 MHz。VDD (2.5/3.3 V = 100 mVPP) に加わる正弦波ノイズにより、出力クロックのジッターが増えます。 ??? 1.1 7 Si510/511 表 5. 出力クロックのジッターと位相ノイズ (LVDS) VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; 出力形式 = LVDS パラメータ シンボル テスト条件 最小値 代表値 最大値 ユニット ピリオド・ジッ ター (RMS) JPRMS 10k サンプル 1 — — 2.1 ps ピリオド・ジッ ター ( ピーク・ツー･ ピーク ) JPPKPK 10k サンプル 1 — — 18 ps 位相ジッター (RMS) φJ 1.875 MHz ～ 20 MHz 統合帯域幅 2 ( ブリックウォール ) — 0.25 0.55 ps 12 kHz ～ 20 MHz 統合帯域幅 2 ( ブリックウォール ) — 0.8 1.0 ps 100 Hz — –86 — dBc/Hz 1 kHz — –109 — dBc/Hz 10 kHz — –116 — dBc/Hz 100 kHz — –123 — dBc/Hz 1 MHz — –136 — dBc/Hz LVPECL 出力、156.25 MHz、オフ セット >10 kHz — –75 — dBc 位相ノイズ、 156.25 MHz スプリアス φN SPR メモ : 1. 出力周波数 : 74.17582、74.25、75、77.76、100、106.25、125, 148.35165、148.5、150、155.52、156.25、212.5、 250 MHz に適用します。 2. 出力周波数 : 100、106.25、125、148.35165、148.5、150、155.52、156.25、212.5、250 MHz に適用します。 8 ??? 1.1 Si510/511 表 6. 出力クロックのジッターと位相ノイズ (HCSL) VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = HCSL パラメータ シンボル テスト条件 最小値 代表値 最大値 ユニット ピリオド・ジッ ター (RMS) JPRMS 10k サンプル * — — 1.2 ps ピリオド・ジッ ター ( ピーク・ツー･ ピーク ) JPPKPK 10k サンプル * — — 11 ps 位相ジッター (RMS) φJ 1.875 MHz ～ 20 MHz 統合帯域幅 * ( ブリックウォール ) — 0.25 0.30 ps 12 kHz ～ 20 MHz 統合帯域幅 * ( ブリックウォール ) — 0.8 1.0 ps 100 Hz — –90 — dBc/Hz 1 kHz — –112 — dBc/Hz 10 kHz — –120 — dBc/Hz 100 kHz — –127 — dBc/Hz 1 MHz — –140 — dBc/Hz LVPECL 出力、156.25 MHz、オフ セット >10 kHz — –75 — dBc 位相ノイズ、 156.25 MHz スプリアス φN SPR * メモ : 出力周波数 : 100 MHz に適用します。 ??? 1.1 9 Si510/511 表 7. 出力クロックのジッターと位相ノイズ (CMOS, Dual CMOS) VDD = 1.8 V ±5%, 2.5 or 3.3 V ±10%, TA = –40 to +85 oC; Output Format = CMOS, Dual CMOS パラメータ シンボル テスト条件 最小値 代表値 最大値 ユニット 位相ジッター (RMS) φJ 1.875 MHz ～ 20 MHz 統合帯域幅 2 ( ブリックウォール ) — 0.25 0.35 ps 12 kHz ～ 20 MHz 統合帯域幅 2 ( ブリックウォール ) — 0.8 1.0 ps 100 Hz — –86 — dBc/Hz 1 kHz — –108 — dBc/Hz 10 kHz — –115 — dBc/Hz 100 kHz — –123 — dBc/Hz 1 MHz — –136 — dBc/Hz LVPECL 出力、156.25 MHz、オフ セット >10 kHz — –75 — dBc 位相ノイズ、 156.25 MHz スプリアス φN SPR メモ : 1. 出力周波数 : 74.17582、74.25、75、77.76、100、106.25、125, 148.35165、148.5、150、155.52、156.25、 212.5 MHz に適用します。 2. 出力周波数 : 100、106.25、125、148.35165、148.5、150、155.52、156.25、212.5 MHz に適用します。 表 8. 環境保全への対応とパッケージ情報 パラメータ 条件 / テスト方法 衝撃 MIL-STD-883、Method 2002 振動 MIL-STD-883、Method 2007 はんだ付け可能 MIL-STD-883、Method 2003 グロス・リークとファイン・リーク MIL-STD-883、Method 1014 はんだ耐熱性 MIL-STD-883、Method 2036 MSL 1 耐湿性 導体パッド 10 金メッキしたニッケル ??? 1.1 Si510/511 表 9. 熱特性 パラメータ 接合部から周囲への耐熱性 シンボル テスト条件 値 ユニット JA 静止空気 110 °C/W 表 10. 最大絶対定格 1 パラメータ シンボル 定格 ユニット TAMAX 85 oC 保存温度 TS –55 ～ +125 供給電圧 VDD –0.5 ～ +3.8 V VI –0.5 ～ VDD + 0.3 V HBM 2 kV TPEAK 260 oC TP 20–40 秒 最大動作温度 入力電圧 ( 任意の入力ピン ) ESD 感度 (HBM、JESD22-A114 による ) はんだ付け温度 ( 鉛フリーのプロファイル )2 はんだ付け温度の時間 TPEAK ( 鉛フリーのプロファイル )2 o C メモ : 1. この表に記載した値を超えるストレスは、デバイスに永久的な損傷を引き起こす可能性があります。機能的な動作や 仕様準拠は、このような状況を示唆するものではありません。最大定格の状況に長期間さらされると、デバイスの信 頼性に影響する場合があります。 2. デバイスは JEDEC J-STD-020 に準拠しています。 ??? 1.1 11 Si510/511 2. ピンの説明 OE GND 1 4 2 3 Si510 (CMOS) VDD CLK NC 1 6 VDD OE 1 6 VDD OE 2 5 CLK–* NC 2 5 CLK–* GND 3 4 CLK+ GND 3 4 CLK+ Si510 (LVDS/LVPECL/HCSL/ デュアル CMOS*) Si511 (LVDS/LVPECL/HCSL/ デュアル CMOS)*) * 内蔵 1:2 CMOS バッファをサポートします。注文情報とセクション 2.1 を参照してください「デュアル CMOS バッファ｣。 表 11. Si510 ピンの説明 (CMOS) ピン 名前 CMOS 機能 1 OE 出力イネーブル。OE アクティブ・ハイの内部プルアップを含みます。OE アクティブ・ ローの 内部プルダウンを含みます。注文情報を参照してください。 2 GND 電気的接地とケース接地。 3 CLK クロック出力。 4 VDD 電源電圧。 表 12. Si510 ピンの説明 (LVPECL/LVDS/HCSL、デュアル CMOS、OE ピン 2) ピン 名前 LVPECL/LVDS/HCSL 機能 1 NC 接続なし。このピンには外部接続しません。 2 OE 出力イネーブル。OE アクティブ・ハイの内部プルアップを含みます。OE アクティ ブ・ローの内部プルダウンを含みます。注文情報を参照してください。 3 GND 電気的接地とケース接地。 4 CLK+ クロック出力。 5 CLK– 相補クロック出力 6 VDD 電源電圧。 表 13. Si511 ピンの説明 (LVPECL/LVDS/HCSL、デュアル CMOS、OE ピン 1) 12 ピン 名前 LVPECL/LVDS/HCSL 機能 1 OE 出力イネーブル。OE アクティブ・ハイの内部プルアップを含みます。OE アクティ ブ・ローの内部プルダウンを含みます。注文情報を参照してください。 2 NC 接続なし。このピンには外部接続しません。 3 GND 電気的接地とケース接地。 4 CLK+ クロック出力。 5 CLK– 相補クロック出力 6 VDD 電源電圧。 ??? 1.1 Si510/511 2.1. デュアル CMOS バッファ デュアル CMOS 出力形式の注文オプションは、相補または同相の出力信号をサポートしています。この機能を使 用すると、複数の XO を 1 台の Si510/11 デバイスで置き換えることができます。 図 1. 内蔵 1:2 CMOS バッファは相補または同相の出力をサポートしています。 ??? 1.1 13 Si510/511 3. 注文情報 Si510/511 は、周波数、安定度、出力形式、VDD などのさまざまなオプションをサポートしています。特定のデバ イス構成は出荷時に Si510/511 にプログラムされます。構成は、下記の部品番号構成チャートを使用して指定で きます。Silicon Labs では Web ブラウザベースの部品番号構成ユーティリティを提供して、このプロセスを合理 化 し て い ま す。こ の ツ ー ル に ア ク セ ス す る に は、www.silabs.com/VCXOpartnumber を 参 照 し て く だ さ い。 Si510/511 XO シリーズは業界標準、RoHS 準拠、鉛フリーの 3.2 x 5.0 mm および 5 x 7 mm パッケージで供給さ れます。テープとリールのパッケージは注文オプションです。 Series Output Format OE Pin Package 510 CMOS OE on pin 1 4-pin 510 LVPECL, LVDS, HCSL, Dual CMOS OE on pin 2 6-pin 511 LVPECL, LVDS, HCSL, Dual CMOS OE on pin 1 6-pin A = Revision: A G = Temp Range: -40°C to 85°C R = Tape & Reel; Blank = Trays. 1st Option Code: Output Format VDD Output Format A 3.3V LVPECL B 3.3V LVDS C 3.3V CMOS D 3 3V 3.3V HCSL E 2.5V LVPECL F 2.5V LVDS G H 2.5V 2 5V 2.5V 51X X X X XXXMXXX X AGR 3rd Option Code: Output Enable Package Option OE Polarity CMOS Dimensions HCSL A OE Active High A 5 x 7 mm B OE Active Low B 3.2 x 5 mm J 1.8V LVDS K 1.8V CMOS L 1.8V HCSL M 3 3V 3.3V D l CMOS (I Dual (In-phase) h ) N 3.3V Dual CMOS (Complementary) P 2.5V Dual CMOS (In-phase) Q 2.5V Dual CMOS (Complementary) R 1.8V Dual CMOS (In-phase) S 1.8V Dual CMOS (Complementary) Frequency Code 2nd Option Code: Frequency Stability A F Frequency Total Temperature ±100ppm ±50ppm B 50pp ±50ppm ±25ppm 5pp C ±30ppm ±20ppm Mxxxxxx D Description i ti fOUT < 1 MHz xMxxxxx 1 MHz fOUT < 10 MHz xxMxxxx 10 MHz fOUT < 100 MHz xxxMxxx xxxxxx 100 MHz fOUT < 250 MHz Code if frequency requires >6 digit resolution 図 2. 部品番号構文 注文可能な部品番号例 : 510ECB156M250AAG は 2.5 V LVPECL、±30 ppm 全体安定度、OE アクティブ・ローを –40oC ～ 85oC 温度範囲の 5 x 7 mm パッケージでサポートしています。出力周波数は 156.25 MHz です。 注 : CMOS とデュアル CMOS の最大周波数は、212.5 MHz です。 14 ??? 1.1 Si510/511 4. Si510/511 マーク仕様 図 3 Si510/511 のマーク仕様を示しています。www.silabs.com/VCXOpartnumber にある部品番号構成ユーティリティ を使用して、特定のデバイス構成のマークコードを相互参照してください。 0 = Si510, 1 = Si511 CCCCC = ࡑࠢࠦ࠼ 666666ࠕࡦࡉㅧࠦ࠼ ;;ᐕ 99༡ᬺㅳ 図 3. トップ・マーク ??? 1.1 15 Si510/511 5. パッケージ外形図 : 5 x 7 mm、4 ピン 図 4 5 x 7 mm Si510/511 のパッケージの詳細を示しています。表 14 は、図示した寸法の値を一覧にしたものです。 図 4. Si510/511 外形図 表 14. パッケージ図の寸法 (mm) 寸法 A b c D D1 e f E E1 H L L1 p aaa bbb ccc ddd eee 最小値 1.50 1.30 0.50 公称値 1.65 1.40 0.60 5.00 BSC 4.40 5.08 BSC 0.50 TYP 7.00 BSC 6.20 0.65 1.27 0.10 2.60 0.15 0.15 0.10 0.10 0.05 4.30 6.10 0.55 1.17 0.05 2.50 最大値 1.80 1.50 0.70 4.50 6.30 0.75 1.37 0.15 2.70 メモ : 1. 特に注記のない限り、記載した寸法はすべてミリメートル (mm) です。 2. 寸法および公差は ANSI Y14.5M-1994 に従っています。 16 ??? 1.1 Si510/511 6. PCB ランド・パターン : 5 x 7 mm、4 ピン 図 5 5 x 7 mm Si510/511 の 5 x 7 mm PCB ランド・パターンを示しています。表 15 は、図示した寸法の値を一覧 にしたものです。 図 5. Si510/511 PCB ランド・パターン 表 15. PCB ランド・パターンの寸法 (mm) 寸法 C1 (mm) E 5.08 X1 1.55 Y1 1.95 4.20 メモ : 一般 特に注記のない限り、記載した寸法はすべてミリメートル (mm) です。 寸法および公差は ANSI Y14.5M-1994 に従っています。 このランド・パターンの設計は、IPC-7351 ガイドラインに基づいています。 寸法はすべて最大材料条件 (MMC) で示しています。最小材料条件 (LMC) は 0.05 mm の ファブリケーション許容差を基に計算されます。 はんだマスクの設計 1. 2. 3. 4. 5. メタル・パッドはすべて非はんだマスク定義 (NSMD) です。はんだマスクとメタル・パッ ドの隙間は、パッドの全周囲に 60 µm 以上必要です。 ステンシルの設計 6. 台形壁へのステンレス鋼、レーザーカット、電解研磨のステンシルは、はんだペーストの 版離れ性を良くするために使用します。 7. ステンシルの厚さは 0.125 mm（5 ミル）です。 8. ステンシルの開口とランド・パッドのサイズの比は 1:1 とします。 カード・アセンブリ 9. 無洗浄のタイプ 3 はんだペーストが推奨されます。 10. 推奨カード・リフロー・プロファイルは、小型ボディ・コンポーネントの JEDEC/IPC JSTD-020D 規格に従っています。 ??? 1.1 17 Si510/511 7. パッケージ外形図 : 5 x 7 mm、6 ピン 図 6 Si510/511 のパッケージの詳細を示しています。表 16 は、図で示した寸法の値を一覧にしたものです。 図 6. Si510/511 外形図 表 16. パッケージ図の寸法 (mm) 寸法 A b c D D1 e E E1 H L L1 p R aaa bbb ccc ddd eee 最小値 1.50 1.30 0.50 公称値 1.65 1.40 0.60 5.00 BSC 4.40 2.54 BSC 7.00 BSC 6.20 0.65 1.27 0.10 — 4.30 6.10 0.55 1.17 0.05 1.80 最大値 1.80 1.50 0.70 4.50 6.30 0.75 1.37 0.15 2.60 0.70 基準 0.15 0.15 0.10 0.10 0.05 メモ : 1. 特に注記のない限り、記載した寸法はすべてミリメートル (mm) です。 2. 寸法および公差は ANSI Y14.5M-1994 に従っています。 18 ??? 1.1 Si510/511 8. PCB ランド・パターン : 5 x 7 mm、6 ピン 図 7 Si510/511 の 5 x 7 mm PCB ランド・パターンを示しています。表 17 は、図示した寸法の値を一覧にしたも のです。 図 7. Si510/511 PCB ランド・パターン 表 17. PCB ランド・パターンの寸法 (mm) 寸法 C1 (mm) E 2.54 X1 1.55 Y1 1.95 4.20 メモ : 一般 特に注記のない限り、記載した寸法はすべてミリメートル (mm) です。 寸法および公差は ANSI Y14.5M-1994 に従っています。 このランド・パターンの設計は、IPC-7351 ガイドラインに基づいています。 寸法はすべて最大材料条件 (MMC) で示しています。最小材料条件 (LMC) は 0.05 mm のファ ブリケーション許容差を基に計算されます。 はんだマスクの設計 1. 2. 3. 4. 5. メタル・パッドはすべて非はんだマスク定義 (NSMD) です。はんだマスクとメタル・パッド の隙間は、パッドの全周囲に 60µm 以上必要です。 ステンシルの設計 6. 台形壁へのステンレス鋼、レーザーカット、電解研磨のステンシルは、はんだペーストの版 離れ性を良くするために使用します。 7. ステンシルの厚さは 0.125 mm（5 ミル）です。 8. ステンシルの開口とランド・パッドのサイズの比は 1:1 とします。 カード・アセンブリ 9. 無洗浄のタイプ 3 はんだペーストが推奨されます。 10. 推奨カード・リフロー・プロファイルは、小型ボディ・コンポーネントの JEDEC/IPC JSTD-020 規格に従っています。 ??? 1.1 19 Si510/511 9. パッケージ外形図 : 3.2 x 5 mm、4 ピン 図 8 3.2 x 5 mm Si510/511 のパッケージの詳細を示しています。表 18 は、図示した寸法の値を一覧にしたもので す。 図 8. Si510/511 外形図 表 18. パッケージ図の寸法 (mm) 寸法 A b c D D1 e f E E1 H L L1 p aaa bbb ccc ddd eee 最小値 1.06 1.10 0.70 公称値 1.17 1.20 0.80 3.20 BSC 2.60 2.54 BSC 0.40 TYP 5.00 BSC 4.40 0.50 1.00 0.10 1.27 0.15 0.15 0.10 0.10 0.05 2.55 4.35 0.40 0.90 0.05 1.17 最大値 1.28 1.30 0.90 2.65 4.45 0.60 1.10 0.15 1.37 メモ : 1. 特に注記のない限り、記載した寸法はすべてミリメートル (mm) です。 2. 寸法および公差は ANSI Y14.5M-1994 に従っています。 20 ??? 1.1 Si510/511 10. PCB ランド・パターン : 3.2 x 5 mm、4 ピン 図 9 Si510/511 の 3.2 x 5 mm PCB ランド・パターンを示しています。表 19 は、図示した寸法の値を一覧にした ものです。 図 9. Si510/511 PCB ランド・パターン 表 19. PCB ランド・パターンの寸法 (mm) 寸法 C1 (mm) E 2.54 X1 1.35 Y1 1.70 2.60 メモ : 一般 特に注記のない限り、記載した寸法はすべてミリメートル (mm) です。 寸法および公差は ANSI Y14.5M-1994 に従っています。 このランド・パターンの設計は、IPC-7351 ガイドラインに基づいています。 寸法はすべて最大材料条件 (MMC) で示しています。最小材料条件 (LMC) は 0.05 mm の ファブリケーション許容差を基に計算されます。 はんだマスクの設計 1. 2. 3. 4. 5. メタル・パッドはすべて非はんだマスク定義 (NSMD) です。はんだマスクとメタル・ パッドの隙間は、パッドの全周囲に 60µm 以上必要です。 ステンシルの設計 6. 台形壁へのステンレス鋼、レーザーカット、電解研磨のステンシルは、はんだペースト の版離れ性を良くするために使用します。 7. ステンシルの厚さは 0.125 mm（5 ミル）です。 8. ステンシルの開口とランド・パッドのサイズの比は 1:1 とします。 カード・アセンブリ 9. 無洗浄のタイプ 3 はんだペーストが推奨されます。 10. 推奨カード・リフロー・プロファイルは、小型ボディ・コンポーネントの JEDEC/IPC J-STD-020 規格に従っています。 ??? 1.1 21 Si510/511 11. パッケージ外形図 : 3.2 x 5 mm、6 ピン 図 10 3.2 x 5 mm Si510/511 のパッケージの詳細を示しています。表 20 は、図示した寸法の値を一覧にしたもの です。 図 10. Si510/511 外形図 表 20. パッケージ図の寸法 (mm) 寸法 最小値 公称値 最大値 A 1.06 1.17 1.28 b 0.54 0.64 0.74 c 0.35 0.45 0.55 D 3.20 BSC D1 2.55 2.60 2.65 e 1.27 BSC E 5.00 BSC E1 4.35 4.40 4.45 H 0.45 0.55 0.65 L 0.90 1.00 1.10 L1 0.05 0.10 0.15 p 1.17 1.27 1.37 R 0.32 基準 aaa 0.15 bbb 0.15 ccc 0.10 ddd 0.10 eee 0.05 メモ : 1. 特に注記のない限り、記載した寸法はすべてミリメートル (mm) です。 2. 寸法および公差は ANSI Y14.5M-1994 に従っています。 22 ??? 1.1 Si510/511 12. PCB ランド・パターン : 3.2 x 5.0 mm、6 ピン 図 11 Si510/511 の 3.2 x 5.0 mm PCB ランド・パターンを示しています。表 21 は、図示した寸法の値を一覧にし たものです。 図 11. Si510/511 推奨 PCB ランド・パターン 表 21. PCB ランド・パターンの寸法 (mm) 寸法 C1 (mm) 2.60 E 1.27 X1 0.80 Y1 1.70 メモ : 一般 特に注記のない限り、記載した寸法はすべてミリメートル (mm) です。 寸法および公差は ANSI Y14.5M-1994 に従っています。 このランド・パターンの設計は、IPC-7351 ガイドラインに基づいています。 寸法はすべて最大材料条件 (MMC) で示しています。最小材料条件 (LMC) は 0.05 mm のファブリケーション許容差を基に計算されます。 はんだマスクの設計 1. 2. 3. 4. 5. メタル・パッドはすべて非はんだマスク定義 (NSMD) です。はんだマスクとメタル・ パッドの隙間は、パッドの全周囲に 60 µm 以上必要です。 ステンシルの設計 6. 台形壁へのステンレス鋼、レーザーカット、電解研磨のステンシルは、はんだペース トの版離れ性を良くするために使用します。 7. ステンシルの厚さは 0.125 mm（5 ミル）です。 8. ステンシルの開口とランド・パッドのサイズの比は 1:1 とします。 カード・アセンブリ 9. 無洗浄のタイプ 3 はんだペーストが推奨されます。 10. 推奨カード・リフロー・プロファイルは、小型ボディ・コンポーネントの JEDEC/IPC J-STD-020C 規格に従っています。 ??? 1.1 23 Si510/511 文書変更リスト 改訂 0.9 から改訂 1.0 へ 4 ページの表 1 を更新。 CMOS、LVDS、LVPECL、HCSL の供給電流代表値 と最大値を更新。 CMOS の周波数テスト条件を 100 MHz に訂正。 OE の VIH 最小値と VIL 最大値を更新。 5 デュアル CMOS の公称周波数最大値を追加。 40 °C での 10 年エージングであることを メモに明記。 無効時の最大値を更新。 イネーブル時間パラメータを追加。 全体安定度は 6 ページの表 3 を更新。 CMOS 出力立ち上がり / 立ち下がり時間の代表値と最 大値を更新。 LVPECL/HCSL 出力立ち上がり / 立ち下がり時間の最 大値を更新。 LVPECL 出力スイングの最大値を更新。 LVDS 出力コモン･モードの代表値と最大値を更新。 HCSL 出力スイングの最大値を更新。 デューティー・サイクルの最小値と最大値を 48/52% に強化。 7 ページの表 4 を更新。 位相ジッターのテスト条件と最大値を更新。 位相ノイズの代表値を更新。 RMS ジッターの代表値を 更新。 メモ 3 を更新し、VDD を 2.5/3.3 V に制限。 外部電源ノイズによる追加 LVDS、HCSL、CMOS、デュアル CMOS 動作の表 5、6、7 をそれぞれ追加。 最大絶対定格表を移動。 2 に注釈を追加し、CMOS とデュアル CMOS の最 大周波数を明記。 10 外形図を更新し、ピンアウトを訂正。 改訂 1.0 から改訂 1.1 へ 図 3 に更新。 CMOS 出力立ち上がり / 立ち下がり時間テスト条件が更 新されました。 24 ??? 1.1 ClockBuilder Pro One-click access to Timing tools, documentation, software, source code libraries & more. Available for Windows and iOS (CBGo only). www.silabs.com/CBPro Timing Portfolio www.silabs.com/timing SW/HW Quality Support and Community www.silabs.com/CBPro www.silabs.com/quality community.silabs.com Disclaimer Silicon Laboratories intends to provide customers with the latest, accurate, and in-depth documentation of all peripherals and modules available for system and software implementers using or intending to use the Silicon Laboratories products. Characterization data, available modules and peripherals, memory sizes and memory addresses refer to each specific device, and "Typical" parameters provided can and do vary in different applications. Application examples described herein are for illustrative purposes only. Silicon Laboratories reserves the right to make changes without further notice and limitation to product information, specifications, and descriptions herein, and does not give warranties as to the accuracy or completeness of the included information. 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