用于电池测试和化成的 双向同步PWM控制器 ADP1974 产品特性 概述 输入电压范围：6 V至60 V 片上5 V线性稳压器 降压/充电或升压/放电模式 高PWM线性度，内有4 V p-p PWM斜坡电压 FAULT和COMP输入与AD8450/AD8451兼容 可编程死区控制 可调节频率范围：50 kHz至300 kHz 带可调相移的同步输出或输入 可编程最大占空比 可编程软启动 峰值打嗝限流保护 与ADP1972(异步版)引脚兼容 TSD保护 16引脚TSSOP ADP1974是一款恒定频率、电压模式、同步、脉冲宽度调 制(PWM)控制器，用于DC-DC双向应用。ADP1974旨在与 外部高电压场效应晶体管(FET)半桥驱动器和外部控制器 件(如AD8450/AD8451)一起用于电池测试、化成和调理应 用。该器件可在电池充电模式下作为降压转换器使用，并 在放电模式下作为升压转换器使用，以便循环利用输入总 线上的电能。 ADP1974高电压VIN电源引脚最高可耐受60 V工作电压，并 且降低了额外的系统电源电压需求。ADP1974集成诸如精 密使能、带可编程相移的内部和外部同步控制、可编程最 大占空比，死区控制以及峰值打嗝限流保护等功能。其它 保护特性包括用于限制启动时输入浪涌电流的软启动、精 应用 密使能和热关断(TSD)。ADP1974还提供COMP引脚，可从 单个和多单元电池化成与测试 带循环功能的高效率电池测试系统 电池调理(充电和放电)系统 兼容AD8450/AD8451恒定电压(CV)和 恒定电流(CC)模拟前端误差放大器 外部控制PWM占空比；集成的FAULT引脚则可禁用DH和 DL输出。这些功能与AD8450/AD8451模拟前端(AFE)误差 放大器兼容。 ADP1974采用16引脚TSSOP封装，与ADP1972引脚兼容。 典型应用电路 +24V BATTERY CHARGER SYSTEM CONTROL CURRENT SETPOINT CHARGE/ DISCHARGE SYNC SCFG +24V RECYLCING DC BUS ON/OFF EN DH HV MOSFET DRIVER ADP1974 MODE ISET MODE VCTRL COMP VSET FAULT FAULT AD8450 DL CL DT FREQ LOOP COMPENSATION DMAX ADuM7223 BATTERY VOLTAGE SETPOINT VIN VREG GND SS 12699-001 BVP0 BVN0 ISVN ISVP + – – + NOTES 1. THE AD8450 AND ADuM7223 ARE SIMPLIFIED REPRESENTATIONS. 图1. Rev. 0 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2015 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADP1974 目录 产品特性 ........................................................................................ 1 外部COMP控制 ....................................................................12 应用................................................................................................. 1 峰值限流打嗝实现方案 ......................................................12 概述................................................................................................. 1 负限流检测(降压模式)........................................................13 典型应用电路 ............................................................................... 1 修订历史 ........................................................................................ 2 技术规格 ........................................................................................ 3 绝对最大额定值........................................................................... 5 PWM频率控制 ......................................................................13 最大占空比 ............................................................................13 外部故障信号 ........................................................................13 热关断(TSD) ..........................................................................13 热工作范围 ..............................................................................5 应用信息 ......................................................................................14 ESD警告....................................................................................5 降压或升压选择....................................................................14 引脚配置和功能描述 .................................................................. 6 选择RS以设置电流限值 ......................................................14 典型性能参数 ............................................................................... 7 调整工作频率 ........................................................................14 工作原理 ......................................................................................10 最大占空比编程....................................................................16 电源引脚.................................................................................10 调整软启动周期....................................................................16 EN/关断 ..................................................................................11 PCB布局指南 ..............................................................................18 欠压闭锁(UVLO)..................................................................11 外形尺寸 ......................................................................................19 软启动 .....................................................................................11 订购指南.................................................................................19 工作模式.................................................................................11 PWM驱动信号 ......................................................................12 修订历史 2015年9月—修订版0：初始版 Rev. 0 | Page 2 of 19 ADP1974 技术规格 除非另有说明，VIN = 24 V，规格值在TJ = −40°C至+125°C范围内有效。 典型值对应于TA = 25°C。所有极端温度限值都采用标 准统计质量控制(SQC)通过相关性予以保证。 表1. 参数 输入电压(VIN) 电压范围 VIN电源电流 VIN关断电流 UVLO阈值上升 UVLO阈值下降 软启动(SS) SS引脚电流 SS阈值上升 SS阈值下降 软启动结束 PWM控制 FREQ 频率范围 振荡器频率 FREQ引脚电压 SYNC输出(内部频率控制) 内部SYNC范围 SYNC输出时钟占空比 SYNC灌电阻 SYNC输入(外部频率控制) 外部SYNC范围 SYNC下拉电阻 SYNC引脚最大电压 SYNC阈值上升 SYNC阈值下降 最小脉冲宽度 SCFG SCFG高阈值上升 SCFG高阈值下降 SCFG低阈值上升 SCFG低阈值下降 SCFG引脚电流 DMAX 最大内部占空比 DMAX设置电流 DMAX和SCFG电流匹配1 COMP COMP引脚输入电压范围 内部峰峰值斜坡电压 最大内部斜坡电压 最小内部斜坡电压 DT DT引脚电流 最大DT编程电压 符号 VIN IVIN ISHDN ISS fSET fOSC VFREQ fSET RSYNC fSYNC 测试条件/注释 最小值 典型值 最大值 单位 6 RFREQ = 100 kΩ，VSS = 0 V，SYNC浮空， FAULT = 低电平，EN = 高电平 VEN = 0 V VIN上升 VIN下降 VSS = 0 V 开关使能阈值 开关禁用阈值 异步到同步阈值 RFREQ = 33.2 kΩ至200 kΩ RFREQ = 100 kΩ RFREQ = 100 kΩ VSCFG ≥ 4.53 V或SCFG引脚浮空 针对SYNC输出 VSCFG = VVREG，RFREQ = 100 kΩ VSCFG = 5 V，ISYNC = 10 mA VSCFG < 4.25 V 针对SYNC输入时钟 60 2.5 V mA 15 5.71 5.34 70 6 µA V V 6 0.65 0.4 4.4 5 0.52 0.5 4.5 4.6 µA V V V 50 90 1.2 100 1.252 300 110 1.3 kHz kHz V 50 10 300 60 20 kHz % Ω 300 1.5 5.5 1.5 kHz MΩ V V V ns 4.7 12.5 V V V V µA 12.5 10 % µA % 1.5 5.1 4 50 40 50 0.5 1 VSYNC 0.7 1.2 1.05 100 VSCFG IISCFG SYNC设置为输入 SYNC设置为输出 高于阈值的可编程相移 无相移 RFREQ = 100 kΩ，VSCFG = GND 0.4 9.5 4.53 4.51 0.52 0.5 11 IDMAX VCOMP、VDMAX、VSS和VSCFG = 5 V VDMAX = 0 V，RFREQ = 100 kΩ 9.5 97 11 4.25 0 VCOMP V p-p 0.45 IDT VDT RFREQ = 100 kΩ，VDT = GND Rev. 0 | Page 3 of 19 0.65 5.0 4 4.5 0.5 20 0.55 V V p-p V V 22 3.5 µA V ADP1974 参数 精密使能逻辑(EN) EN引脚最大电压 EN阈值上升 EN阈值下降 EN引脚电流 MODE逻辑 MODE引脚最大电压 MODE阈值上升 MODE阈值下降 限流(CL) 设置电流 降压CL阈值 降压负电流阈值 升压CL阈值 打嗝检测时间 打嗝关闭时间 VREG LDO稳压器输出电压 保证输出电流 负载调整率 FAULT FAULT引脚最大电压 FAULT阈值上升 FAULT阈值下降 FAULT引脚电流 PWM驱动逻辑信号(DH/DL) DL驱动电压 DH驱动电压 DL和DH灌电阻 DL和DH源电阻 DL和DH下拉电阻 热关断(TSD) TSD阈值上升 TSD阈值下降 1 符号 测试条件/注释 最小值 典型值 最大值 单位 1.1 VEN = 5 V，内部下拉 0.7 ICL VCL (BUCK) VNC (BUCK) VCL (BOOST) VVREG IOUT (MAX) VCL = 0 V RFREQ = 100 kΩ，500个连续时钟脉冲 RFREQ = 100 kΩ，500个连续时钟脉冲 EN = 高电平 VIN = 6 V至60 V，无外部负载 VIN = 6 V，外部负载 VIN = 6 V，IOUT = 0 mA至5 mA 1.25 1.22 0.32 1.20 1.05 V V V 21 350 500 550 µA mV mV mV ms ms 4.9 5 4.9 5 5.1 5 5.1 V mA V 60 1.5 0.7 1.2 1.05 0.49 2 V V V µA 2.4 2.6 1.5 V V Ω Ω MΩ 空载 空载 IDL = 10 mA IDL = 10 mA 0.5 VREG VREG 1.2 1.4 1 150 135 Rev. 0 | Page 4 of 19 5.5 1.5 20 300 450 500 5.2 5.2 VFAULT = 5 V，内部8.5 MΩ下拉电阻 DMAX和SCFG电流匹配规格的计算方法是：取实测ISCFG和IDMAX电流之差的绝对值，将其除以11 μA典型值，结果再乘以100。 2 V V V µA 18 250 400 450 VFAULT VDL VDH 60 1.4 °C °C ADP1974 绝对最大额定值 在功耗高、印刷电路板(PCB)热阻差的应用中，可能需要 表2. 参数 VIN、EN、FAULT至GND SYNC、COMP、MODE、VREG至GND DH、DL、SS、DMAX、SCFG、CL、DT、 FREQ至GND 工作环境温度范围 结温 存储温度范围 额定值 −0.3 V至+61 V −0.3 V至+5.5 V −0.3 V至VREG + 0.3 V −40°C至+85°C 125°C −65°C至+150°C 降低最大环境温度。在功耗适中、PCB热阻较低的应用 中，当结温处于额定限值以内时，最大环境温度可以超过 最大限值。 器件的结温(TJ)取决于环境温度(TA)、器件的功耗(PD)和封 装的结至环境热阻(θJA)。利用下式根据环境温度(TA)和功 耗(PD)计算最高结温(TJ)： TJ = TA + (PD × θJA) 注意，等于或超出上述绝对最大额定值可能会导致产品永 (1) 久性损坏。这只是额定最值，并不能以这些条件或者在任 有关热阻的更多信息，请参阅应用笔记AN-000(“IC封装 何其它超出本技术规范操作章节中所示规格的条件下，推 的热特性”)。 断产品能否正常工作。长期在超出最大额定值条件下工作 会影响产品的可靠性。 ESD警告 ESD(静电放电)敏感器件。 绝对最大额定值仅适合单独应用，但不适合组合使用。 热工作范围 超过结温限值可致ADP1974损坏。工作结温最高温度(TJ MAX) 优先于工作环境最高温度(TA MAX)。监控环境温度并不能保 证结温(TJ)处于额定温度限值内。 Rev. 0 | Page 5 of 19 带电器件和电路板可能会在没有察觉的情况下放电。尽 管本产品具有专利或专有保护电路，但在遇到高能量 ESD时，器件可能会损坏。因此，应当采取适当的ESD 防范措施，以避免器件性能下降或功能丧失。 ADP1974 引脚配置和功能描述 DL 1 16 CL DH 2 15 GND 14 DT VIN 4 EN 5 ADP1974 TOP VIEW (Not to Scale) 13 SCFG 12 FREQ MODE 6 11 DMAX SYNC 7 10 SS FAULT 8 9 COMP 12699-002 VREG 3 图2. 引脚配置 表3. 引脚功能描述 引脚编号 1 2 3 4 5 6 引脚名称 DL DH VREG VIN EN MODE 7 SYNC 8 FAULT 9 COMP 10 SS 11 DMAX 12 FREQ 13 SCFG 14 15 16 DT GND CL 描述 外部低端MOSFET驱动器的逻辑驱动输出。 外部高端MOSFET驱动器的逻辑驱动输出。 内部稳压器输出和内部偏置电源。此引脚和地之间需要连接一个1 μF或更大的旁路电容。 高输入电压电源引脚(6 V至60 V)。通过一个4.7 μF电容将该引脚旁路至地。 逻辑使能输入。将EN驱动到逻辑低电平会关断器件。将EN驱动到逻辑高电平会开启器件。 模式选择。将MODE驱动到逻辑低电平会将器件置于升压(循环)模式。将MODE驱动到 逻辑高电平会将器件置于降压(充电)工作模式。MODE状态在EN上升或FAULT下降时 采样(参见“工作模式”部分)。 同步引脚。 SCFG < 4.51 V时，此引脚配置为输入(从机模式)，ADP1974与外部时钟同步。 SCFG > 4.53 V(或SCFG连接到VREG)时，此引脚为开集驱动器输出。配置为输出时，SYNC 用于与其他通道同步；连接到VREG的10 kΩ电阻可用作上拉电阻。 故障输入引脚。发生故障时，拉低FAULT以禁用DL和DH驱动器。拉高FAULT会使能DL和DH驱动器。 FAULT也能复位工作模式，如“工作模式”部分所述。此引脚设计用于与AD8450/AD8451的过流保护 (OCP)或过压保护(OVP)故障条件接口。 PWM调制器输入。 此引脚与来自AD8450/AD8451的误差放大器输出信号接口。此引脚上的信 号与线性斜坡电压进行内部比较，以产生PWM信号。请勿让此引脚浮空；更多信息参见“外部 COMP控制”部分。 软启动控制引脚。SS和地之间连接的电容设置软启动斜坡时间。在上电期间，软启动控制DH和 DL占空比以降低浪涌电流。将SS驱动到0.5 V以下会禁用DL和DH的切换。软启动期间，ADP1974 工作在伪同步模式(参见“软启动”部分)。 最大占空比输入。将一个外部电阻连接到地以设置最大占空比。如果97%的内部最大占空比对应 用足够，应将此引脚接VREG。如果DMAX保持浮空，应将此引脚内部上拉至VREG。 频率设置引脚。在此引脚与地之间连一个外部电阻以设置50 kHz到300 kHz范围内的频率。当ADP1974 与外部时钟同步时(从机模式)，将主机RFREQ值乘以1.11以将从机频率设置为主机频率的90%。 同步配置输入。驱动VSCFG ≥ 4.53 V(典型值)时，SYNC配置为输出时钟信号。驱动VSCFG < 4.51 V (典型值)时，SYNC配置为输入。0.52 V < VSCFG < 4.53 V(典型值)时，将一个电阻连接到地可在 同步时钟中引入一个相移。驱动VSCFG ≤ 0.5 V(典型值)时，SYNC配置为无相移的输入。若SCFG保 持浮空，则SYNC引脚内部连接到VREG，SYNC配置为输出。 死区时间编程引脚。在此引脚与地之间连一个外部电阻以设置死区时间。不要让该引脚浮空。 电源和模拟地引脚。 限流编程引脚。将一个电流检测电阻与低端FET源串联，以测量电感的峰值电流。限流阈值可配 合20 kΩ电阻工作，如峰值限流打嗝实现方案部分所述。 Rev. 0 | Page 6 of 19 ADP1974 典型性能参数 除非另有说明，VIN = VEN = VFAULT = 24 V，VMODE = VCL = VSS = VCOMP = 0 V，TA = 25°C。 0.45 5.8 RISING 0.40 5.6 5.5 5.4 FALLING –5 30 65 100 TEMPERATURE (°C) TA = +125°C TA = +25°C TA = –40°C 6 24 33 42 51 60 图6. EN引脚电流与EN引脚电压的关系，VEN = 5 V且VFAULT = 0 V 1.25 TA = +125°C TA = +25°C TA = –40°C RISING EN PIN THRESHOLD (V) 1.24 20 15 10 1.23 1.22 FALLING 6 15 24 33 42 51 60 INPUT VOLTAGE (V) 1.20 –40 12699-004 0 65 100 图7. EN引脚阈值与温度的关系，VFAULT = 0 V 5.00 TA = +125°C TA = +85°C TA = +25°C TA = –40°C 4.98 SS PIN CURRENT (µA) 1.8 30 TEMPERATURE (°C) 图4. 关断电流与输入电压的关系，VEN = 0 V且VFAULT = 0 V 1.9 –5 12699-007 1.21 5 1.7 1.6 1.5 1.4 VIN = 6V VIN = 24V VIN = 60V 4.96 4.94 4.92 1.3 6 15 24 33 42 51 60 INPUT VOLTAGE (V) 图5. 非开关静态电流与输入电压的关系(SYNC = 浮空) 4.88 –40 0 40 80 TEMPERATURE (°C) 图8. SS引脚电流与温度的关系 Rev. 0 | Page 7 of 19 120 12699-008 4.90 12699-005 NONSWITCHING QUIESCENT CURRENT (mA) 15 EN PIN VOLTAGE (V) 图3. 输入电压(VIN ) UVLO阈值与温度的关系，VFAULT = 0 V SHUTDOWN CURRENT (µA) 0.25 0.15 12699-003 5.2 –40 25 0.30 0.20 5.3 30 0.35 12699-006 EN PIN CURRENT (µA) VIN UVLO THRESHOLD (V) 5.7 ADP1974 210 190 97.7 RFREQ (MASTER) (kΩ ) 170 97.6 97.5 97.4 150 130 110 90 70 TA = +125°C TA = +25°C TA = –40°C 97.2 6 15 50 24 33 42 51 60 INPUT VOLTAGE (V) 30 50 5.020 250 300 TA = +125°C TA = +85°C TA = +25°C TA = –40°C 5.015 350 300 5.010 VREG (V) RDMAX (kΩ) 200 图12. RFREQ (MASTER) 与开关频率(fSET )的关系 TA = +125°C TA = +25°C TA = –40°C 400 150 fSET (kHz) 图9. 最大内部占空比与输入电压的关系，RFREQ = 100 kΩ， VCOMP = 5 V，DL、DH或DMAX上空载 450 100 12699-012 97.3 12699-009 MAXIMUM INTERNAL DUTY CYCLE (%) 97.8 250 200 150 5.005 5.000 100 4.995 0 20 40 60 80 100 DUTY CYCLE (%) 4.990 12699-010 0 6 80 24 33 42 51 60 INPUT VOLTAGE (V) 图10. RDMAX 与占空比的关系，RFREQ = 100 kΩ， VCOMP = 5 V，DL或DH上空载 100 15 12699-013 50 图13. VREG与输入电压的关系，空载 5.020 TA = +125°C TA = +25°C TA = –40°C 5.015 5.005 VREG (V) 60 40 5.000 4.995 4.990 TA = +125°C TA = +85°C TA = +25°C TA = –40°C 4.985 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 VCOMP (V) 5.0 4.980 0 1 2 3 LOAD CURRENT (mA) 图14. VREG与负载电流的关系 图11. 占空比与VCOMP 的关系，RFREQ = 100 kΩ， DL、DH或DMAX上空载 Rev. 0 | Page 8 of 19 4 5 12699-014 20 12699-011 DUTY CYCLE (%) 5.010 ADP1974 175 T EN 150 1 VREG 125 RDT (kΩ ) VIN = 24V VCOMP = 2.5V NO CSS 2 100 75 SYNC 3 50 DL CH1 10.0V CH2 5.0V CH3 5.0V CH4 5.0V 100µs 5.0GS/s CH1 T 14.42% 10M POINTS 7.00V 0 0 100 200 300 400 500 600 700 tDEAD (ns) 12699-016 25 12699-015 4 图18. DT引脚电阻(RDT )与死区时间(tDEAD )的关系 图15. 启动 450 1 400 EN 350 3 SS RSCFG (kΩ ) 2 300 VIN = 24V VCOMP = 2.5V CSS = 0.1µF DH 250 200 150 100 CH2 2.0V CH4 5.0V B :20.0M W 50.0ns/pt A CH1 25.0ms/div 20.0MS/s 2.6V 0 3 4 EN VIN = 24V VCOMP = 2.5V CSS = 0.1µF SS DH DL CH1 5.0V CH3 5.0V CH2 2.0V CH4 5.0V B :20.0M W 3.0 4.5 6.0 图19. RSCFG 与相位时间延迟(tDELAY )的关系 50.0ns/pt A CH1 25.0ms/div 20.0MS/s 2.6V 12699-043 2 1.5 tDELAY (µs) 图16. 降压软启动 1 0 图17. 升压软启动 Rev. 0 | Page 9 of 19 7.5 12699-030 CH1 5.0V CH3 5.0V 50 12699-041 4 DL ADP1974 工作原理 VIN CVREG 1µF CIN 4.7µF VIN VREG MODE 24V MODE SELECT 15V 5V VREG EN M1 DH VREG = 5V 1MΩ UVLO TSD BAND GAP M2 1MΩ FAULT MODE SELECT AD8450 8.5MΩ VREG 500mV ICL 20µA SYNC DETECT 1MΩ VOUT COUT DL VBG = 1.252V SYNC L EXTERNAL DRIVER DRIVE LOGIC RCL 20kΩ CL RS GND FREQ IFREQ 300mV OSCILLATOR VREG RFREQ IFREQ SCFG CONFIG DETECT VREG IFREQ AGND 4V 450mV DMAX CDMAX VREG RDMAX VREG PGND VREG 10µA IDT 20µA DT RDT AD8450 COMP CDT 1.64pF VREG ISS 5µA SS CSS ADP1974 1kΩ 12699-018 SS DISCHARGE 图20. 内部框图 ADP1974是一款恒定频率、电压模式、同步、PWM控制 电源引脚 器，用于DC-DC双向应用。ADP1974设计用于配合外部高 ADP1974有两个电压源引脚：VIN和VREG。VIN引脚采用 压FET半桥驱动器(如ADuM7223)和外部误差放大器AFE器 6 V到60 V的外部电源工作，是ADP1974内部线性稳压器的电 件(如AD8450/AD8451)使用，以实现电池测试、充电和放 源电压。利用4.7 μF或更大的陶瓷电容将VIN引脚旁路至地。 电系统。ADP1974具有高输入电压范围、多个外部编程的 VREG引脚是内部线性稳压器的输出。内部稳压器产生5 V 控制引脚并集成安全特性。在降压模式下，该器件给电池 充电，将电能从输入电源输送到输出。在升压模式下，该 器件给电池放电，将电能从电池输送到输入。上述两种情 况下，ADP1974均作为同步控制器工作以实现最大效率。 (典型值)供电轨，其既可用在器件内部以偏置控制电路， 也可用在外部作为MODE、SYNC、DMAX和FAULT引脚的 上拉电压。利用1 μF陶瓷电容将VREG引脚旁路至地。当EN 为低电平时，VREG禁用；只要VIN高于内部UVLO(典型 值为5.71 V)且EN为高电平，VREG便有效。 Rev. 0 | Page 10 of 19 ADP1974 采用50 V以上的输入电压工作时，建议增加输入滤波。图21 当器件关断或检测到故障时，SS引脚的内部1 kΩ有源下拉电 给出了推荐的滤波器配置。 阻给CSS放电。 tREG ADP1974 R VIN C VREG 4.5V VSS 图21. 输入电压大于50 V时的推荐滤波器配置 SYNCHRONOUS OPERATION EN/关断 0.52V 0V EN输入用于启动或关闭ADP1974，并且可以采用最高60 V ENABLE ADP1974 的电压工作。EN引脚具有精密使能控制功能。当EN电压 小于1.22 V(典型值)时，ADP1974关断，VREG禁用，DL和 DH均变为低电平。当ADP1974关断时，VIN电源电流为 15 μA(典型值)。当EN电压大于1.25 V(典型值)时，ADP1974 BEGIN REGULATION 12699-020 4.7µF 12699-019 SUPPLY > 50V VOUT 图22. 软启动图 MODE引脚控制ADP1974占空比发生器，在软启动期间会 影响DL和DH信号。在降压模式下，DH脉冲启动导通时间 使能，VREG以斜坡方式变为5 V。 (或第一阶段)。在升压模式下，DL脉冲启动导通时间。有 除EN引脚外，该器件还可以通过内部TSD事件指示的故障 软 启 动 期 间 ， ADP1974工 作 在 异 步 模 式 ， 不 驱 动 同 步 关降压和升压操作的更多信息，请参见“工作模式”部分。 条件、VIN上的UVLO条件或FAULT引脚指示的外部故障 条件禁用。工作模式从降压变为升压时，需要禁用器件。 FET。在关闭周期中，与低端FET(降压模式)或高端FET(升 压模式)并联的二极管导通电流，直至它达到0或下一周期 欠压闭锁(UVLO) 开始。软启动周期完成之后(SS > 4.5 V)，ADP1974切换到完 当输入电压低于额定工作范围时，UVLO功能防止IC开 全同步模式。 启，以免进入不良工作模式。当VIN上升时，UVLO不允 工作模式 许ADP1974开启，除非VIN大于5.71 V(典型值)。当VIN降至 5.34 V(典型值)以下时，UVLO禁用器件。UVLO电平具有约 370 mV的迟滞，当VIN引脚上的电压斜坡较慢时，该迟滞可 以防止系统不停地开启和关闭。 ADP1974用作同步降压或升压控制器。当MODE引脚被驱 动到高电平——高于1.20 V(典型值)阈值时，ADP1974以降压 配 置 工 作 ， 给 电 池 充 电 。 当 MODE引 脚 被 驱 动 到 低 电 平——低于1.05 V(典型值)阈值时，ADP1974以升压配置工 软启动 作。升压配置适合于电池化成应用中的放电情形。各种模 ADP1974具有可编程软启动功能，可防止启动期间输出电 式下ADP1974的表现参见图23和图24。当使能ADP1974 压过冲。通过EN引脚使能ADP1974时，VREG电压开始上 时，连接到VREG引脚的内部稳压器也会上电。在VREG上 升到5 V。当VREG达到5 V(典型值)的90%时，5 μA(典型值) 升沿，MODE引脚的状态被锁存，防止工作模式在器件使 内部软启动电流(ISS)开始给软启动电容(CSS)充电，致使SS 能时改变。要在升压和降压工作模式之间改变，应关断或 引脚电压(VSS)上升。 禁用ADP1974，调整MODE引脚以改变工作模式，然后重 当VSS小于0.52 V(典型值)时，ADP1974开关控制保持禁用。 当VSS达到0.52 V(典型值)时，开关使能。随着CSS继续充电 启系统。 当EN引脚被驱动到低电平、FAULT引脚被驱动到低电平或 且VSS上升，PWM占空比逐渐提高，输出电压得以线性上 ADP1974由于TSD事件/UVLO条件而禁用时，可以改变工 升。CSS继续充电，VSS上升到内部VREG电压(5 V典型值)。 作模式。在FAULT控制信号的上升沿，MODE引脚的状态 当COMP设置的系统占空比小于软启动占空比时，外部控 被锁存，防止工作模式在器件使能时改变。 制环路接管ADP1974。软启动图参见图22。 Rev. 0 | Page 11 of 19 ADP1974 施加于COMP引脚的误差信号与内部4 V p-p三角波形相比 BOOST MODE CONFIGURATION MODE ≤1.05V (TYPICAL) VSCFG ≥4.53V (TYPICAL) 较。随着负载改变，误差信号提高或降低。内部PWM比 4.5V COMP INTERNAL RAMP (4V p-p) 2.5V 较器通过监控COMP引脚的误差信号和内部4 V p-p斜坡信 0.5V 0V 号，确定适当的占空比驱动信号。随后，内部PWM比较器 以所确定的占空比通过DH和DL信号驱动外部栅极驱动器。 VREG (5V TYPICAL) COMP引脚的工作电压范围是0 V到5.0 V。如果VCOMP介于 DH 0V 0.5 V到4.5 V，ADP1974将相应地调节DH和DL输出。如果 VREG (5V TYPICAL) VCOMP大于4.5 V，ADP1974将以编程的最大占空比(或97%， 12699-021 DL 0V 以100%占空比操作互补的DL或DH输出。COMP引脚输入 图23. 升压配置的驱动信号图 不得超过5.5 V绝对最大额定值。 BUCK MODE CONFIGURATION MODE ≥1.20V (TYPICAL) VSCFG ≥4.53V (TYPICAL) DL和DH信号摆幅是从VREG(5 V典型值)到地。所用的外部 4.5V 2.5V COMP INTERNAL RAMP (4V p-p) 以较低者为准)操作DH和DL输出。如果VCOMP小于0.45 V， ADP1974将根据工作模式以0%占空比操作DH或DL输出， FET驱动器必须具有兼容5 V逻辑信号的输入控制引脚。 0.5V 0V 峰值限流打嗝实现方案 VREG (5V TYPICAL) ADP1974实现了峰值打嗝限流特性，电流通过一个检测电 DH 阻在低端FET上测量。当峰值电感电流超过编程的电流限 0V 值并持续500个连续时钟周期(对于100 kHz编程频率，其典 VREG (5V TYPICAL) 0V 型值为5.2 ms)以上时，就会出现峰值打嗝限流情况。如果 过流存续时间少于500个连续周期，计数器将复位到0。发 12699-022 DL 生过流状况时，SS引脚通过1 kΩ电阻放电，驱动信号DL和 图24. 降压配置的驱动信号图 DH在后续500个时钟周期中禁用，以便FET冷却(打嗝模 PWM驱动信号 式)。500个时钟周期到期后，ADP1974通过新的软启动周 容ADuM7223之类的驱动器。DH和DL驱动信号同步接通 和关断外部驱动器驱动的高端和低端开关。ADP1974提供电 期重启。 图26显示了峰值限流保护的限流框图。 阻可编程的死区时间，以防DH和DL引脚同时跃迁，如图 25所示。在DT引脚与地之间连一个电阻以设置死区时间。 H = BUCK L = BOOST H L DH tDEAD H 12699-023 DL tDEAD MODE SELECT 500mV L M2 VREG ICL 20µA RCL 20kΩ CL RS 300mV 12699-024 ADP1974有两个5 V逻辑电平输出驱动信号DH和DL，其兼 图26. 峰值限流保护的限流框图 图25. DH和DL跃迁之间的死区时间(tDEAD ) 利用DH和DL引脚驱动容性负载时，必须将一个20 Ω电阻与 容性负载串联，以降低接地噪声并确保信号完整性。 限流阈值系根据所选的模式而在内部设置。在使用RCL = 20 kΩ (由于有20 μA电流源，其上电压为400 mV)的降压或升压模式 下，当RS上的电压达到100 mV时，它就会触发。有关如何设 外部COMP控制 置电流限值的更多信息，参见“应用信息”部分。 ADP1974 COMP引脚是PWM调制器比较器的输入。ADP1974 采用电压模式控制，一个外部误差放大器(AD8450/AD8451) Rev. 0 | Page 12 of 19 ADP1974 负限流检测(降压模式) 工作频率相移 ADP1974检测降压模式下电感中的负电流，CL引脚上的比 当施加于SCFG引脚的电压为0.65 V < VSCFG < 4.25 V时，SYNC 较器设置为450 mV，如图27所示。当低端FET中的电流降至 引脚配置为输入，ADP1974与施加于SYNC引脚的外部时 限值(RS上的-50 mV)以下时，DL驱动器立即禁用，这被用作 钟的相移版本同步。要调整相移，SCFG和地之间应放置 降压模式下的负电流限值，检测与正峰值电流的一半等效 一个电阻(RSCFG)。对于包含多个开关电源的系统，该相移 的电流。 可降低输入电源纹波。 H = BUCK L = BOOST L H 最大占空比 M2 VREG 通过DMAX引脚上的外部电阻(连接在DMAX和地之间)， ICL 20µA 可将ADP1974的最大占空比编程为0%到97%的任意值。如 RCL 20kΩ CL 450mV 果DMAX保持浮空、连接到VREG或编程为大于97%的值， RS 则最大占空比为默认值97%。 12699-042 MODE SELECT 外部故障信号 ADP1974配有一个FAULT引脚，当发生外部故障情况时， 图27. 负限流保护框图 PWM频率控制 它会发送信号给ADP1974。外部故障信号停止系统的PWM FREQ、SYNC和SCFG引脚决定ADP1974 PWM控制所用时钟 操作，以免损坏应用和器件。当一个小于1.05 V(典型值)的 信号的来源、频率和同步。 电压施加于FAULT引脚时，ADP1974即被禁用。在这种状 态下，DL和DH PWM驱动信号均被拉低以防止切换，软启 内部频率控制 ADP1974频率可通过连接在FREQ和地之间的外部电阻来编 程。频率设置范围是最小值50 kHz到最大值300 kHz。如果 SCFG引脚接VREG，迫使VSCFG ≥ 4.53 V(典型值)，或者如果 动电容(CSS)通过1 kΩ电阻放电。当一个大于1.2 V(典型值)的 电压施加于FAULT引脚时，ADP1974开始切换。可将0 V至 60 V的电压施加于ADP1974的FAULT引脚。 SCFG引脚保持浮空，则SYNC引脚配置为输出，ADP1974 热关断(TSD) 以RFREQ设置的频率工作，其从SYNC引脚通过开漏器件输 ADP1974有一个TSD保护电路。当ADP1974的结温达到 出。SYNC引脚的输出时钟以50%(典型值)占空比工作。这 150°C(典型值)时，热关断即触发并禁用切换。在TSD状态 种配置中，SYNC引脚可将系统中的其他开关稳压器与 下，DL和DH信号被拉低，CSS电容放电至地，VREG保持 ADP1974同步。当SYNC引脚配置为输出时，SYNC引脚与 高电平。当结温降至135°C(典型值)时，ADP1974重启应用 外部电源之间需要一个外部上拉电阻。ADP1974的VREG 控制环路。 引脚可用作该上拉电阻的外部供电轨。 外部频率控制 当VSCFG ≤ 0.5 V(典型值)时，SYNC引脚配置为输入，ADP1974 与施加于SYNC引脚的外部时钟同步，并且ADP1974用作 从机。这种同步使得ADP1974能以与系统中其他开关稳压 器或器件相同的开关频率和相位工作。ADP1974采用外部 时钟工作时，选择RFREQ以提供一个接近于但不等于外部时 钟频率的频率，详见“应用信息”部分的说明。 Rev. 0 | Page 13 of 19 ADP1974 应用信息 ADP1974有许多可编程特性，针对具体应用可优化并控制 调整工作频率 这些特性。ADP1974提供了引脚用于选择工作模式，控制 如果SCFG引脚接VREG，迫使VSCFG ≥ 4.53 V，或者如果SCFG 电流限值，选择内部或外部时钟，设置工作频率、工作频 引脚保持浮空且内部连接到VREG，则ADP1974以RFREQ设置 率相移、死区时间和最大占空比，以及调整软启动。 的频率工作，SYNC引脚以编程设置的频率输出一个时 降压或升压选择 钟。当VSCFG ≥ 4.53 V时，SYNC引脚的输出时钟可用作需要 要使ADP1974以升压(循环)模式工作，应将一个小于1.05 V 同步的应用中的主时钟。 (典型值)的电压施加于MODE引脚。要使ADP1974以降压 如果VSCFG ≤ 0.5 V，则SYNC引脚配置为输入，ADP1974用作 (放电)模式工作，应将MODE引脚驱动到大于1.20 V(典型值) 从机。作为从机，ADP1974与施加于SYNC引脚的外部时钟 的高电平。MODE引脚状态只能在以下情况下改变：通过 同步。如果施加于SCFG引脚的电压为0.65 V < VSCFG < 4.25 V， EN引脚关断ADP1974，或通过FAULT引脚指示的外部故障 并且在SCFG和地之间连接一个电阻，则SYNC引脚配置为 条件、TSD事件或UVLO条件禁用该器件。 输入，ADP1974与施加于SYNC引脚的外部时钟的相移版 本同步。 选择RS以设置电流限值 图26显示了峰值限流控制的限流框图。使用下式设置电流 无论ADP1974是以主机还是从机工作，都要利用上面的公 限值： 式精心选择RFREQ。 IPK (mA) = 100 mV/RS (2) 选择主机的RFREQ 其中： 当VSCFG ≥ 4.53 V时，ADP1974用作主机。作为主机，ADP1974 IPK为所需的峰值电流限值(单位为mA)。 以外部RFREQ电阻(连接在FREQ和地之间)设置的频率工作， RS为用于设置峰值电流限值的检测电阻(单位为Ω)。 并且ADP1974在SYNC引脚上输出一个编程频率的时钟。 当ADP1974配置为降压(充电)工作模式时，内部限流阈值 图28显示了RFREQ (MASTER)值与编程开关频率的关系。 210 型值)。当ADP1974配置为升压(循环)工作模式时，内部限 190 流阈值设置为500 mV(典型值)。外部电阻(RCL)使电流适当地 170 偏移，以便在降压和升压模式下检测峰值。R CL值设置为 20 kΩ。工作时，设置峰值电流的公式如下： 降压(充电)模式： (3) (4) 130 110 90 70 升压(循环)模式： VCL (BOOST) = (ICL) × (RCL) + (IPK) × (RS) 150 50 (5) 30 50 其中： 100 150 200 250 300 fSET (kHz) VCL (BUCK) = 300 mV(典型值)。 12699-025 VCL (BUCK) = (ICL) × (RCL) − (IPK) × (RS) VNC (BUCK) = (ICL) × (RCL) + (IVL (NEG)) × (RS) RFREQ (MASTER) (kΩ ) 设置为300 mV(典型值)，负谷值限流阈值设置为450 mV(典 图28. RFREQ (MASTER) 与开关频率(fSET )的关系 ICL = 20 μA(典型值)。 要获得所需的主机时钟同步频率，请使用下式计算 RCL = 20 kΩ。 R FREQ (MASTER)值： IPK为峰值电感电流。 (5) VNC (BUCK) = 450 mV(典型值)。 IVL (NEG)为谷值电感电流。 其中： VCL (BOOST) = 500 mV(典型值)。 RFREQ (MASTER)为用于设置主机频率的电阻(单位为kΩ)。 在降压和升压两种工作模式下，ADP1974的峰值电流限值 fSET为开关频率(单位为kHz)。 相同。RCL和RS电阻的容差建议为1%或更好 Rev. 0 | Page 14 of 19 ADP1974 选择从机的RFREQ 然后计算从机时钟周期。 驱动VSCFG < 4.53 V时，ADP1974配置为从机。作为从机， (8) ADP1974以施加于SYNC引脚的外部时钟频率工作。为确 保正确同步，利用下式选择RFREQ以将频率设置为略低于主 其中： 时钟频率的值： tSLAVE为从机时钟周期(单位为μs)。 RFREQ (SLAVE) = 1.11 × RFREQ (MASTER) (6) 其中： RFREQ (SLAVE)为适当缩放从机频率的电阻值，1.11为用于同步 的RFREQ从机与主机之比。 fSLAVE为从机时钟频率(单位为kHz)。 接下来，利用下式确定所需相移(φ SHIFT)的相位时间延迟 (tDELAY)： (9) RFREQ (MASTER)为与施加于SYNC引脚的主时钟频率相对应的电 阻值。 其中： 从机频率设置为略低于主机频率，以便ADP1974的数字同步 tDELAY为相位时间延迟(单位为μs)。 环路能够与主机时钟周期同步。从机可与高于从机时钟频率 φSHIFT为所需相移。 2%到20%的主机时钟频率同步。设置RFREQ (SLAVE)比RFREQ (MASTER) 最后，使用下式计算tDELAY： 大1.11倍，可使同步环路大致在调整范围的中心运行。 RSCFG (kΩ) = 0.45 × RFREQ (SLAVE) (kΩ) + 50 × tDELAY (µs) (10) 外部时钟相移编程 其中： 如果从机不需要相移，各从机的SCFG引脚须接地。对于 RSCFG为所需相移(单位为kHz)的对应电阻。RSCFG与tDELAY的 需要施加于从机SYNC引脚的同步时钟的相移版本的器 关系曲线参见图19。 件，应在SCFG和地之间连接一个电阻(RSCFG)来设置所需的 使用相移特性时，应将一个47 pF或更大的电容与RSCFG并联。 相移。对于所需相移(φSHIFT)，为了确定RSCFG，首先应计算 从机时钟频率(fSLAVE)。 或者，SCFG引脚也可利用一个电压源来控制。使用独立 电压源时，确保所有情况下VSCFG ≤ VREG。通过EN引脚或 (7) UVLO禁用ADP1974时，VREG = 0 V，必须相应地调整电 压源以确保VSCFG ≤ VREG。 图29显示了ADP1974的内部电压斜坡。该电压斜坡是一个 精确控制的4 V p-p斜坡。 T 4.5V 0.01T 0.99T 图29. 内部电压斜坡 Rev. 0 | Page 15 of 19 12699-026 0.5V ADP1974 DMAX电流源等效于FREQ引脚设置的电流： 死区时间编程 要调整DH和DL同步输出的死区时间，应在DT和GND之间 (15) 连接一个电阻(RDT)并用一个47 pF电容予以旁路。利用图30 选择给定死区时间对应的RDT，或利用下式计算RDT。要获 得单个RDT计算式，可将VDT和RDT的计算式合并。 其中，IDMAX = IFREQ为FREQ引脚设置的电流。 450 TA = +25°C (11) 400 350 (12) RDMAX (kΩ ) 300 其中： VDT为DT引脚编程电压。 250 200 150 IDT为20 μA(典型值)内部电流源。 100 tDEAD为所需死区时间(单位为ns)。 0 要计算给定tDEAD对应的RDT，使用的最终计算式为： 0 20 40 60 80 100 DUTY CYCLE (%) 12699-032 50 RDT为所需死区时间对应的电阻值(单位为kΩ)。 图31. RDMAX 与占空比的关系，RFREQ = 100 kΩ，VCOMP = 5 V (13) ADP1974的最大占空比为97%(典型值)。如果DMAX电阻设 175 置的最大占空比大于97%，ADP1974将默认使用内部最大 RDT (kΩ ) 150 值。如果97%的内部最大占空比对应用足够，应将DMAX 125 引脚接VREG或使其保持浮空。 100 DMAX引脚和接地层之间连接的C DMAX电容必须为47 pF或 75 更大。 50 调整软启动周期 25 ADP1974具有可编程软启动功能，可防止启动期间输出电 压过冲。软启动图参见图22。利用下式计算使能开关前的 0 100 200 300 400 tDEAD (ns) 500 600 700 延迟时间(tREG)： 12699-027 0 图30. DT引脚电阻(RDT )与死区时间(tDEAD )的关系 (16) SS 最大占空比编程 ADP1974的设计最大内部占空比为97%(典型值)。在DMAX 其中： 和地之间连接一个电阻，便可将最大占空比设置为0%到 ISS = 5 μA(典型值)。 97%的任意值，计算公式如下： CSS为软启动电容值。 (14) 这样，输出电压上升斜坡便与ADP1974的SS和输入电压上 的斜坡成比例。 其中： DMAX为所设置的最大占空比。 VFREQ = 1.252 V(典型值)。 RDMAX为用于设置最大占空比的电阻值。 RFREQ为应用所用的频率设置电阻。 Rev. 0 | Page 16 of 19 ADP1974 举个例子，一个采用20 V输入和10 nF电容的设计将有1 ms的 电容时，ADP1974内部便没有软启动控制，系统可能会 延迟和2.5 V/ms的斜坡率。 在启动期间产生较大的输出过冲和峰值电感尖峰。不使 CSS电容不是ADP1974必需的。不使用CSS电容时，内部5 μA 用C SS电容时，应确保启动期间的输出过冲不能大到触发 (典型值)电流源立即将SS引脚电压拉到VREG。不使用CSS 打嗝限流。 Rev. 0 | Page 17 of 19 ADP1974 PCB布局指南 为了实现较高的效率、良好的调节性能和出色的稳定性， • 构建一个具有一个主机和多个从机的系统时，应考虑如 PCB布局布线必须合理设计。 下事项以使与SYNC引脚相连的走线电容最小： 设计PCB时，应遵守下列原则(框图见图20，引脚配置见 • 对于仅有几个从机的小型系统，在主机SYNC信号和 图2)。 从机SYNC输入引脚之间串联一个电阻可限制走线电 • VIN的低有效串联电阻(ESR)输入电源电容(CIN)应尽可能 容，降低可能会把噪声注入主机的快速地电流。 靠近VIN和GND引脚，以使电路板寄生电感注入器件的 • 对于较大型应用，串联电阻不足以隔离主机SYNC时 噪声最小。 • VREG的低ESR输入电源电容(CVREG)应尽可能靠近VREG和 GND引脚，以使电路板寄生电感注入器件的噪声最小。 钟。在较大系统中，使用外部缓冲器来降低走线电 容。外部缓冲器具有驱动能力，可支持较大数量的 从机。 • 用于SCFG、FREQ、DMAX和SS引脚的元件应靠近相应 的引脚放置。将这些元件统一连接到模拟接地层，以便 • 从COMP引脚到关联器件(如AD8450)的走线应尽可能 CL 短。此走线不应放在开关信号附近，可能的话应将其屏 蔽起来。 • 任何用于SYNC引脚的走线或元件应远离敏感的模拟节 点。使用外部上拉电阻时，最好在上拉电阻的电源和 GND之间使用一个本地0.1 μF旁路电容。 • 从DH和DL引脚到外部元件的走线应尽可能短，以使 寄生电感和电容最小，避免影响控制信号。DH和DL 引脚是开关节点，其相关布线不应靠近任何敏感的模 拟电路。 • 使高电流走线尽量短、尽量宽。 • 将ADP1974的接地连接直接连到电流检测电阻(RS)的接 地连接。 • 通过一个20 kΩ电阻将CL直接连到RS。 • 从图32所示的接地连接进行如下连接： • GND引脚连接到RS的接地点 • 系统电源接地总线连接到RS的接地点 Rev. 0 | Page 18 of 19 RCL 20kΩ RS GND GROUND BUS 图32. 推荐RS 开尔文接地连接 12699-028 与GND引脚形成开尔文连接。 NMOS POWER FET SOURCE ADP1974 外形尺寸 5.10 5.00 4.90 16 9 4.50 4.40 4.30 6.40 BSC 1 8 PIN 1 1.20 MAX 0.15 0.05 0.30 0.19 0.65 BSC COPLANARITY 0.10 0.20 0.09 SEATING PLANE 8° 0° 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-AB 图33. 16引脚超薄紧缩小型封装[TSSOP] (RU-16) 图示尺寸单位：mm 订购指南 型号1 ADP1974ARUZ-R7 ADP1974ARUZ-RL ADP1974-EVALZ 1 温度范围 −40°C至+125°C −40°C至+125°C 封装描述 16引脚超薄紧缩小型封装[TSSOP]，7”卷带和卷盘 16引脚超薄紧缩小型封装[TSSOP]，13”卷带和卷盘 评估板 Z = 符合RoHS标准的器件。 ©2015 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D12699sc-0-9/15(0) Rev. 0 | Page 19 of 19 封装选项 订购数量 RU-16 1000 RU-16 2500