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用于电池测试解决方案的降压/升压
PWM控制器
ADP1972
产品特性
概述
输入电压范围：6 V至60 V
ADP1972是 一 款 恒 定 频 率 、 电 压 模 式 、 脉 冲 宽 度 调 制
(PWM)控 制 器 ， 用 于 降 压 /升 压 D C-D C异 步 应 用 。
ADP1972旨在配合外部高电压场效应晶体管(FET)、半桥驱
动器和外部控制器件(如AD8450)用于异步电池测试应用。
异步器件可在电池充电模式下作为降压转换器使用，并在
循环模式下作为升压转换器使用，以便回收输入总线上的
电能。
片内5 V低压差调节器
可选降压/升压模式
4.0 V p-p高幅度PWM锯齿波下具有出色的PWM线性度
FAULT输入兼容AD8450
COMP输入兼容AD8450
可调频率范围：50 kHz至300 kHz
带可调相移的同步输出或输入
应用
ADP1972高电压VIN电源引脚最高可耐受60 V工作电压，并
能减少额外的系统电源电压需求。ADP1972集成诸如精确
使能、引脚可选降压/升压工作模式、带可编程相移的内部
和外部同步控制、可编程最大占空比，以及可编程峰值打
嗝电流限值等功能。额外保护功能包括软启动(限制启动时
的输入浪涌电流)、输入电压欠压闭锁(UVLO)以及热关断
(TSD)。ADP1972还集成COMP引脚，可从外部控制PWM
操作；还集成FAULT引脚，可在ADP1972发生外部故障条
件时对其发送信号以禁用DH和DL输出。
带循环功能的PWM电池测试系统，包括混合动力汽车、PC和
ADP1972采用16引脚TSSOP封装。
可编程最大占空比
最大内部占空比： 98%
可编程软启动
峰值打嗝限流保护
输入电压UVLO保护
TSD保护
16引脚TSSOP
相机电池
兼容AD8450恒压(CV)和恒流(CC)监控器
典型应用电路
24V
FROM
CENTRAL PC
VIN
SYNC
VREG
SCFG
24V RECYLCING
DC BUS
DH
MODE
HV
MOSFET
DRIVER
EN
FROM
ANALOG IC
BATTERY
ADP1972
DL
COMP
FAULT
CL
FREQ
GNDSENSE
GND
SS
11884-001
DMAX
图1.
Rev. 0
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的最新英文版数据手册。
ADP1972
目录
产品特性 ......................................................................................... 1
应用.................................................................................................. 1
概述.................................................................................................. 1
典型应用电路 ................................................................................ 1
修订历史 ......................................................................................... 2
技术规格 ......................................................................................... 3
绝对最大额定值............................................................................ 5
热工作范围 ............................................................................... 5
ESD警告..................................................................................... 5
引脚配置和功能描述 ................................................................... 6
典型性能参数 ................................................................................ 7
工作原理 ....................................................................................... 10
电源引脚.................................................................................. 10
EN/关断 ................................................................................... 11
欠压闭锁(UVLO)................................................................... 11
软启动 ...................................................................................... 11
工作模式.................................................................................. 11
PWM驱动信号 ....................................................................... 12
外部COMP控制 ..................................................................... 12
限流 .......................................................................................... 12
PWM频率控制 ....................................................................... 12
最大占空比 ............................................................................. 13
外部故障信号 ......................................................................... 13
热关断(TSD) ........................................................................... 13
应用信息 ....................................................................................... 14
降压/升压选择 ....................................................................... 14
选择RS以设置电流限值........................................................ 14
调整工作频率 ......................................................................... 14
最大占空比编程..................................................................... 15
调整软启动周期..................................................................... 16
PCB布局指南 ............................................................................... 17
外形尺寸 ....................................................................................... 18
订购指南.................................................................................. 18
修订历史
2014年1月—修订版0：初始版
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ADP1972
技术规格
除非另有说明，VIN = 24 V，规格值在TJ = −40°C至+125°C范围内有效。典型值为TA = 25°C下。所有极端温度限值都采用标
准统计质量控制(SQC)通过相关性予以保证。
表1.
参数
输入电压(VIN)
电压范围
VIN电源电流
VIN关断电流
UVLO阈值上升
UVLO阈值下降
软启动(SS)
SS引脚电流
SS阈值上升
SS阈值下降
PWM控制
FREQ
频率范围
振荡器频率
FREQ引脚电压
SYNC
最大SYNC引脚电压
SYNC下拉电阻
SYNC输出(内部频率控制)
内部SYNC范围
SYNC输出时钟占空比
SYNC灌电阻
SYNC输入(外部频率控制)
外部SYNC范围
SYNC阈值上升
SYNC阈值下降
RFREQ同步从主比
SCFG
SCFG高阈值上升
SCFG高阈值下降
SCFG低阈值上升
SCFG低阈值下降
SCFG电流
DMAX
最大内部占空比
DMAX设置电流
DMAX和SCFG电流匹配1
COMP
最大COMP引脚电压
内部峰峰值斜坡电压
COMP最大内部斜坡电压
COMP最小内部斜坡电压
DH和DL关断范围2
最大占空比范围2
符号
VIN
IVIN
ISHDN
ISS
fSET
fOSC
VFREQ
fSET
RSYNC
fSYNC
测试条件/注释
最小值 典型值 最大值 单位
6
RFREQ = 100 kΩ，VSS = 0 V，SYNC悬空
VEN = 0 V
VIN上升
VIN下降
5.1
VSS = 0 V
4
RFREQ = 100 kΩ
RFREQ = 100 kΩ
VSCFG ≥ 4.53 V或SCFG引脚悬空
SYNC输出
VSCFG = VVREG，RFREQ = 100 kΩ
VSCFG = 5 V，ISYNC = 10 mA
VSCFG < 4.25 V
SYNC输入时钟
1.5
15
5.71
5.34
6
0.65
µA
V
V
0.4
50
90
1.2
100
1.252
300
1 10
1.3
kHz
kHz
V
0.5
1
5.5
1.5
V
MΩ
50
10
300
60
20
kHz
%
Ω
300
1.5
kHz
V
V
4.7
12.5
V
V
V
V
µA
12.5
10
%
µA
%
50
40
50
例如，RFREQ (SLAVE) = 1.11 × RFREQ (MASTER)
IISCFG
RFREQ = 100 kΩ
0.4
9.5
4.53
4.51
0.52
0.5
11
IDMAX
VCOMP、VDMAX、VSS和VSCFG = 5 V
VDMAX = 0 V，RFREQ = 100 kΩ
9.5
97.37
11
0.45
4
4.5
0.5
0.7
4.25
VCOMP
V p-p
VCOMP
VCOMP
V
mA
µA
V
V
5
0.52
0.5
1.2
1.05
1.11
VSCFG
60
2.5
7 0
6
0.65
5
内部振荡器禁用
COMP未调节
4.4
Rev. 0 | Page 3 of 20
0 .55
0.45
5
V
V
V
V
V
V
ADP1972
参数
精密使能逻辑(EN)
最大EN引脚电压
EN阈值上升
EN阈值下降
EN引脚电流
MODE逻辑
最大MODE引脚电压
MODE阈值上升
MODE阈值下降
限流(CL)
设定电流
降压内部基准电压源
升压内部基准电压源
打嗝检测时间
打嗝关闭时间
VREG
LDO稳压器输出电压
保证输出电流
电压调整率
负载调整率
FAULT
最大FAULT引脚电压
FAULT阈值上升
FAULT阈值下降
FAULT引脚电流
PWM驱动逻辑信号(DH/DL)
DL驱动电压
DH驱动电压
DL和DH灌电阻
DL和DH拉电阻
DL和DH下拉电阻
热关断(TSD)
TSD阈值上升
TSD阈值下降
1
符号
测试条件/注释
1.1
VEN = 5V
ICL
VREF (BUCK)
VREF (BOOST)
VCL = 0 V
RFREQ = 100 kΩ
RFREQ = 100 kΩ
VVREG
IOUT (MAX)
VIN = 6 V至60 V
VIN = 6 V
VIN = 6 V至60 V
VIN = 6 V，IOUT = 0 mA至5 mA
V
V
V
21
350
550
6.1
6.1
µA
mV
mV
ms
ms
4.9
5
5.1
5
5.1
5.1
V
mA
V
V
60
1.5
2
V
V
V
µA
2.4
2.6
1.5
V
V
Ω
Ω
MΩ
5
5
1.2
1.05
0.49
VREG
VREG
1.2
1.4
1
150
135
Rev. 0 | Page 4 of 20
5.5
1.5
20
300
500
5.2
5.2
0.5
占空比与所施加的COMP引脚电压之间的关系曲线参见图11。
2
V
V
mV
µA
18
250
450
4.4
4.4
空载
空载
IDL = 10 mA
IDL = 10 mA
DMAX和SCFG电流匹配规格按如下方式计算：实测ISCFG和IDMAX电流之差的绝对值除以11 µA典型值，再乘以100。
60
1.4
0.7
VFAULT = 5 V
VDL
VDH
1.25
1.22
0.32
单位
1.20
1.05
0.7
I
− I DMAX 
DMAX和SCFG电流匹配(%) =  SCFG
 × 100
11


2
最小值 典型值 最大值
°C
°C
ADP1972
绝对最大额定值
表2.
参数
VIN、EN、FAULT至GND
SYNC、COMP、MODE至GND
DH、DL、SS、DMAX、SCFG、CL至GND
GNDSENSE至GND
工作环境温度范围
结温
存储温度范围
额定值
−0.3 V至+61 V
0.3 V至+5.5 V
−0.3 V至VREG + 0.3 V
−0.3 V至+0.3 V
−40°C至+85°C
125°C
−65°C至+150°C
注意，等于或超出上述绝对最大额定值可能会导致产品永
久性损坏。这只是额定最值，并不能以这些条件或者在任
何其它超出本技术规范操作章节中所示规格的条件下，推
断产品能否正常工作。长期在超出最大额定值条件下工作
会影响产品的可靠性。
在功耗高、印刷电路板(PCB)热阻差的应用中，可能需要
降低最大环境温度。在功耗适中、PCB热阻较低的应用
中，当结温处于额定限值以内时，最高环境温度可以超过
最大限值。
器件的结温(TJ)取决于环境温度(TA)、器件的功耗(PD)和封
装的结至环境热阻(θJA)。使用以下公式可从环境温度(TA)
和功耗(PD)计算出最高结温(TJ)：
TJ = TA + (PD × θJA)
(1)
有关热阻的更多信息，请参阅应用笔记AN-000——“IC封
装的热特性”。
ESD警告
绝对最大额定值仅适合单独应用，但不适合组合使用。
热工作范围
超过结温限值，可致ADP1972损坏。工作结温最高温度(TJ MAX)
优先于工作环境最高温度(TA MAX)。监控环境温度并不能保
证结温(TJ)处于额定温度限值内。
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ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。尽
管本产品具有专利或专有保护电路，但在遇到高能量
ESD时，器件可能会损坏。因此，应当采取适当的ESD
防范措施，以避免器件性能下降或功能丧失。
ADP1972
DL 1
16
CL
DH 2
15
GNDSENSE
VREG 3
14
GND
13
SCFG
12
FREQ
MODE 6
11
DMAX
SYNC 7
10
SS
FAULT 8
9
COMP
VIN 4
EN 5
ADP1972
TOP VIEW
(Not to Scale)
11884-002
引脚配置和功能描述
图2. 引脚配置
表3. 引脚功能描述
引脚编号
1
2
3
4
5
6
引脚名称
DL
DH
VREG
VIN
EN
MODE
7
8
SYNC
FAULT
9
COMP
10
11
SS
DMAX
12
13
FREQ
SCFG
14
15
16
GND
GNDSENSE
CL
说明
外部低端MOSFET驱动器的逻辑驱动低电平输出。
外部高端MOSFET驱动器的逻辑驱动高电平输出。
内部低压差(LDO)稳压器输出和内部偏置电源。此引脚与地之间需要连接一个1 µF或更大的旁路电容。
高输入电压电源引脚。通过一个4.7 μF电容将该引脚旁路至地。
逻辑使能输入。拉低EN逻辑可关断器件。拉高EN逻辑可开启器件。
模式选择。拉低MODE逻辑可将器件置于升压/循环模式。拉高MODE逻辑可将器件置于降压/充电工作
模式。
同步引脚。该引脚用作输入，与外部时钟同步，或用作输出时钟，与其他通道同步。
故障输入引脚。由配套ASIC AD8450上的过流保护(OCP)或过压保护(OVP)故障状况触发信号。此引脚为
逻辑低电平时，ADP1972禁用。
来自配套ASIC AD8450的输出误差放大器信号。此引脚是ADP1972的误差输入，与线性斜坡进行内部比
较，以产生PWM信号。不要悬空该引脚。
软启动控制引脚。在SS与地之间连接一个电容，使输出在上电时缓慢上升，并降低浪涌电流。
最大占空比输入。此引脚与地之间连接一个外部电阻以设置最大占空比。如果98%的内部最大占空比
足以满足应用需要，可将此引脚连接到VREG。如果DMAX悬空，此引脚内部连接到VREG。
频率设置引脚。在此引脚与地之间连一个外部电阻，以便在50 kHz到300 kHz范围内设置频率。
同步配置输入。驱动VSCFG ≥ 4.53 V时，SYNC配置为输出时钟信号。驱动VSCFG < 4.25 V时，SYNC配置为输
入。在此引脚与地之间连接一个电阻以使0.65 V < VSCFG < 4.25 V，可将一个相移引入同步时钟。驱动
VSCFG ≤ 0.5 V时，SYNC配置为无相移的输入，器件与外部时钟源同步。如果SCFG悬空，SYNC引脚内部
连接到VREG，SYNC配置为输出。
模拟和电源地引脚。
限流设置电阻的参考地。
限流编程引脚。将一个限流检测电阻与FET源极串联，以便设置峰值电流限值。
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ADP1972
典型性能参数
除非另有说明，VVIN = VEN = VFAULT = 24 V，VMODE = VCL = VSS = VCOMP = 0 V，TA = 25°C。
5.8
0.45
RISING
0.40
EN PIN CURRENT (µA)
5.5
5.4
FALLING
0.35
0.30
0.25
5.3
0.20
–5
30
65
0.15
11884-003
5.2
–40
100
TEMPERATURE (°C)
6
42
51
60
RISING
1.24
EN PIN THRESHOLD (V)
20
15
10
1.23
1.22
FALLING
1.21
6
15
24
33
42
51
60
INPUT VOLTAGE (V)
1.20
–40
11884-004
0
65
100
图7. EN引脚阈值与温度的关系，VFAULT = 0 V
5.00
TA = +125°C
TA = +85°C
TA = +25°C
TA = –40°C
4.98
SS PIN CURRENT (µA)
1.8
30
TEMPERATURE (°C)
图4. 关断电流与输入电压的关系，VEN = 0 V且VFAULT = 0 V
1.9
–5
11884-008
SHUTDOWN CURRENT (µA)
33
1.25
5
1.7
1.6
1.5
1.4
VIN = 6V
VIN = 24V
VIN = 60V
4.96
4.94
4.92
4.90
1.3
6
15
24
33
42
51
INPUT VOLTAGE (V)
60
11884-005
NONSWITCHING QUIESCENT CURRENT (mA)
24
图6. EN引脚电流与EN引脚电压的关系，VEN = 5 V且VFAULT = 0 V
TA = +125°C
TA = +25°C
TA = –40°C
25
15
EN PIN VOLTAGE (V)
图3. 输入电压UVLO阈值与温度的关系，VFAULT = 0 V
30
TA = +125°C
TA = +25°C
TA = –40°C
11884-007
5.6
图5. 非开关静态电流与输入电压的关系(SYNC = 悬空)
4.88
–40
0
40
80
TEMPERATURE (°C)
图8. SS引脚电流与温度的关系
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120
11884-009
VIN UVLO THRESHOLD (V)
5.7
ADP1972
210
190
97.7
RFREQ (MASTER) (kΩ)
170
97.6
97.5
97.4
150
130
110
90
70
TA = +125°C
TA = +25°C
TA = –40°C
97.2
6
15
50
24
33
42
51
60
INPUT VOLTAGE (V)
30
50
5.020
250
300
TA = +125°C
TA = +85°C
TA = +25°C
TA = –40°C
5.015
350
300
5.010
VREG (V)
RDMAX (kΩ)
200
图12. RFREQ (MASTER) 与开关频率(fSET )的关系
TA = +125°C
TA = +25°C
TA = –40°C
400
150
fSET (kHz)
图9. 最大内部占空比与输入电压的关系，RFREQ = 100 kΩ，VCOMP = 5 V，
DL、DH或DMAX上无负载
450
100
11884-015
97.3
11884-010
MAXIMUM INTERNAL DUTY CYCLE (%)
97.8
250
200
150
5.005
5.000
100
4.995
0
20
40
60
80
4.990
11884-011
0
100
DUTY CYCLE (%)
6
80
24
33
42
51
60
INPUT VOLTAGE (V)
图10. RDMAX 与占空比的关系，RFREQ = 100 kΩ，VCOMP = 5 V，
DL或DH上无负载
100
15
11884-016
50
图13. VREG与输入电压的关系(空载)
5.020
TA = +125°C
TA = +25°C
TA = –40°C
5.015
5.005
60
VREG (V)
40
5.000
4.995
4.990
TA = +125°C
TA = +85°C
TA = +25°C
TA = –40°C
20
0
0.5
1.0
1.5
2.0
2.5
3.0
VCOMP (V)
3.5
4.0
4.5
5.0
11884-018
4.985
图11. 占空比与VCOMP 的关系，RFREQ = 100 kΩ，DL、DH或DMAX上无负载
Rev. 0 | Page 8 of 20
4.980
0
1
2
3
LOAD CURRENT (mA)
图14. VREG与负载电流的关系
4
5
11884-017
DUTY CYCLE (%)
5.010
ADP1972
T
EN
1
VREG
VIN = 24V
VCOMP = 2.5V
NO CSS
2
SYNC
3
DL
CH1 10.0V CH2 5.0V
CH3 5.0V CH4 5.0V
100µs
5.0GS/s
CH1
T 14.42% 10M POINTS
7.00V
11884-014
4
图15. 启动
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ADP1972
工作原理
CVREG
1µF
CIN
4.7µF
VIN
VREG
MODE
24V
MODE
SELECT
15V
5V
VREG
EN
M1
DH
VREG = 5V
1MΩ
UVLO
TSD
EXTERNAL
DRIVER
DRIVE
LOGIC
BAND GAP
DL
FAULT
MODE
SELECT
AD8450
8.5M
VREG
ICL
20µA
500mV
SYNC
DETECT
1M
VOUT
COUT
1MΩ
VBG = 1.252V
SYNC
L
M2
CL
RCL
20kΩ
RS
GNDSENSE
FREQ
IFREQ
VREG
RFREQ
IFREQ
SCFG
CONFIG
DETECT
VREG
IFREQ
DMAX
CDMAX
300mV
OSCILLATOR
4V
GND
RDMAX
AGND
AD8450
PGND
COMP
ADP1972
VREG
ISS
5µA
11884-020
SS
CSS
图16. 功能框图
ADP1972是一款恒定频率、电压模式PWM控制器，适合与
外部高压FET、半桥驱动器和外部误差信号产生器件(如
AD8450)一起支持降压或升压DC-DC异步应用。ADP1972
具有高输入电压范围、多个外部编程控制引脚并集成安全
特性。
VREG引脚是内部LDO稳压器的输出。内部LDO稳压器产
生5 V(典型值)电压轨，内部使用该电压来偏置控制电路；
它 也 可 以 供 外 部 使 用 ， 作 为 MODE、 SYNC、 DMAX和
FAULT引脚的上拉电压。使用1 µF陶瓷电容将VREG引脚旁
路至地。
电源引脚
当输入电压超过50 V时，需要额外的输入滤波。图17给出了
推荐的滤波器配置。
VIN引脚由6 V至60 V的外部电源供电，为ADP1972的内部
LDO调节器提供电源电压。使用4.7 µF或更大的陶瓷电容将
VIN引脚旁路至地。
ADP1972
R
SUPPLY > 50V
4.7µF
VIN
C
11884-021
ADP1972有两个电源引脚：VIN和VREG。
图17. 输入电压大于50 V时的推荐滤波器配置
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ADP1972
EN/关断
工作模式
EN输入可启动或关闭ADP1972。ADP1972的EN引脚最高
可采用60 V的电压工作，针对精密使能控制设计有稳定的
±20%阈值。当EN电压小于1.22 V(典型值)时，ADP1972关断，
并且拉低DL和DH。当ADP1972关断时，VIN电源电流为
15 µA(典型值)。当EN电压大于1.25 V(典型值)时，ADP1972
使能。
ADP1972可 以 配 置 为 异 步 升 压 器 或 异 步 降 压 器 。 若 将
MODE引脚拉低1.05 V(典型值)以下，则ADP1972以升压配置
工作。升压配置非常适合电池充电应用中的电源循环和放
电。若将MODE引脚拉高1.20 V(典型值)以上，则ADP1972
以降压配置工作，适用于电池充电。关于ADP1972在每种
模式下的行为，参见图19和图20。使能ADP1972时，连接
到VREG引脚的内部LDO稳压器也会上电。在VREG的上升
沿，MODE引脚的状态被锁存，防止工作模式在器件使能
时发生改变。要在升压和降压两种工作模式之间进行切换，
应关断或禁用ADP1972，调整MODE引脚以改变工作模式，
然后重启系统。
欠压闭锁(UVLO)
VIN引 脚 内 置 UVLO功 能 。 当 VIN上 升 时 ， UVLO限 制
ADP1972启动，直到VIN大于5.71 V(典型值)。当VIN下降时，
如果VIN降至5.34 V(典型值)以下，UVLO就会禁用器件。
UVLO可以防止应用在低输入电压下可能发生的不稳定工
作现象，避免ADP1972和外部电路受损。为确保无毛刺启
动，UVLO电平具有大约370 mV的迟滞。
当EN引脚为低电平、FAULT引脚为低电平或ADP1972因为
TSD事件或UVLO状况而禁用时，可以改变工作模式。在
FAULT控制信号的上升沿，MODE引脚的状态被锁存，防
止工作模式在器件使能时发生改变。
软启动
ADP1972配有软启动电路，可防止启动时输出电压过冲。
当利用EN引脚使能ADP1972时，VREG电压开始上升到5 V。
当VREG达到5 V(典型值)的90%时，5 µA(典型值)内部软启
动电流(ISS)开始给软启动电容(CSS)充电，引起SS引脚电压
(VSS)上升。当VSS小于0.52 V(典型值)时，ADP1972开关控制保
持禁用状态。
BOOST MODE CONFIGURATION
MODE ≤ 1.05V (TYPICAL)
VSCFG ≥ 4.53V (TYPICAL)
0.5V
0V
VREG (5V TYPICAL)
DH
0V
当VSS达到0.52 V(典型值)时，开关使能，ADP1972控制环路开
始调节。当CSS继续充电且VSS继续上升时，PWM占空比逐
渐提高，使得输出电压线性上升，启动期间不会发生过冲
或只有很少的过冲。CSS充电且VSS上升至VSS达到内部VREG
电压(典型值5 V)为止。当内部系统占空比小于软启动占空
比时，内部控制环路取得对ADP1972的控制权。图18给出
了软启动图。
SS引脚内置一个有源下拉电阻，当器件关断时，它给CSS放
电，防止发生故障。
4.5V
COMP
INTERNAL RAMP
(4V p-p)
VREG (5V TYPICAL)
DL
0V
11884-023
该器件可通过EN引脚、TSD事件指示的故障状况、UVLO
状况或FAULT引脚指示的外部故障状况禁用。
图19. 升压配置信号图
BUCK MODE CONFIGURATION
MODE ≥ 1.2V (TYPICAL)
VSCFG ≥ 4.53V (TYPICAL)
4.5V
COMP
INTERNAL RAMP
(4V p-p)
0.5V
0V
tREG
VREG (5V TYPICAL)
VOUT
DH
0V
VREG
DL
0V
0.52V
0V
BEGIN
REGULATION
图20. 降压配置信号图
11884-022
ENABLE
ADP1972
图18. 软启动图
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11884-024
VREG (5V TYPICAL)
VSS
ADP1972
PWM驱动信号
当SS引脚超过0.52 V(典型值)时，ADP1972恢复PWM调节。
ADP1972有 两 个 输 出 驱 动 信 号 DH和 DL， 它 们 与 类 似
IR2110S的驱动器兼容。
图21给出了峰值限流保护的限流功能框图。
MODE
SELECT
当MODE引脚为逻辑低电平且ADP1972配置为升压/循环模
式时，驱动信号DL有效。DL驱动信号负责接通和断开由
外部驱动器驱动的低端开关。在升压/循环模式下，DH信
号变为低电平以防止高端开关接通，仅允许体二极管导通。
500mV
M2
VREG
ICL
20µA
RCL
20kΩ
用DH和DL引脚驱动容性负载时，必须将一个20 Ω电阻与容
性负载串联，以便降低接地噪声并确保信号完整性。
RS
300mV
11884-025
CL
当MODE引脚为逻辑高电平且ADP1972配置为降压/充电模
式时，驱动信号DH有效。DH驱动信号负责接通和断开由
外部驱动器驱动的高端开关。在降压/充电模式下，DL信
号变为低电平以防止低端开关接通，仅允许体二极管导通。
图21. 限流功能框图
PWM频率控制
FREQ、SYNC和SCFG引脚都是用来确定ADP1972 PWM控
制所用时钟信号的来源、频率和同步。
外部COMP控制
内部频率控制
ADP1972 COMP引脚是误差放大器的输入，用于控制DH引
脚或DL引脚上的PWM输出。ADP1972利用电压模式控制
将一个由外部器件(如AD8450)施加于COMP引脚的误差信
号与内部4 V p-p三角波形进行比较。当负载改变时，误差信
号增大或减小。内部PWM比较器通过监控COMP引脚的误
差信号和内部4 V p-p斜坡信号来确定适当占空比的驱动信号。
随后，内部PWM比较器以如上确定的占空比通过DH和DL
驱动控制引脚驱动外部栅极驱动器。
ADP1972频率可通过连接在FREQ与地之间的外部电阻来
设置。频率设置范围是最小50 kHz到最大300 kHz。如果
SCFG引脚连接到VREG，导致VSCFG ≥ 4.53 V，或者SCFG引
脚悬空，则SYNC引脚配置为输出，ADP1972以RFREQ设置
的频率工作，频率通过开漏器件从SYNC引脚输出。SYNC
引脚的输出时钟以50%(典型值)占空比工作。采用这种配
置时，SYNC引脚可用来将系统中的其他开关稳压器与
ADP1972同步。当SYNC引脚配置为输出时，SYNC引脚与
外部电源之间需要一个外部上拉电阻。ADP1972的VREG
引脚用作该上拉电阻的外部电源轨。
COMP引脚的工作电压范围是0 V到5.0 V。如果VCOMP小于
0.5 V(典型值)，则DH和DL输出禁用。如果VCOMP介于0.5 V
到4.5 V之间，则ADP1972相应地调节DH和DL输出。如果
VCOMP大于4.5 V，则ADP1972以设置的最大占空比(默认值98%)
操作DH和DL输出。COMP引脚的输入不得超过5.5 V的绝对
最大额定值。
DL和DH信号的摆幅为VREG(典型值5 V)至地。所用的外部
FET驱动器必须具有兼容5 V逻辑信号的输入控制引脚。
限流
ADP1972采用峰值打嗝限流方案。当峰值电感电流超过设
置的电流限值并持续500个时钟周期(设置100 kHz频率时，
典型值为5.2 ms)以上时，就会出现峰值打嗝限流情况。然
后，输出电压的PWM调节停用500个时钟周期，这一时间
足以使输出完成放电并降低平均功耗。经过500个时钟周
期之后，ADP1972重启。
外部频率控制
当VSCFG ≤ 0.5 V时，SYNC引脚配置为输入，ADP1972与施加
于SYNC引脚的外部时钟同步，用作从器件。这种同步使
得ADP1972能以与系统中的其他开关稳压器或器件相同的
开关频率和相位工作。在外部时钟下使用ADP1972时，应
选择RFREQ以提供一个与外部时钟频率相近但不相同的频率，
“应用信息”部分对此有进一步说明。
工作频率相移
当施加于SCFG引脚的电压为0.65 V < VSCFG < 4.25 V时，SYNC引
脚配置为输入，ADP1972与施加于SYNC引脚的外部时钟
的相移版本同步。为调整该相移，应在SCFG与地之间连
接一个电阻(RSCFG)。对于包含多个开关电源的系统，该相
移可降低输入电源纹波。
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ADP1972
最大占空比
通过DMAX引脚上连接在DMAX与地之间的外部电阻，可
以将ADP1972的最大占空比设置为0%到98%之间的任意值。
如果DMAX悬空、连接到VREG或设置为98%以上的值，则
最大占空比为默认值98%。
外部故障信号
ADP1972配有一个FAULT引脚，当外部发生故障时，它可
通知ADP1972。外部故障信号会停止系统的PWM操作，以
免应用和器件受损。将一个小于1.05 V(典型值)的电压施加
于FAULT引脚时，ADP1972禁用。这种状态下，DL和DH
PWM驱动信号均变为低电平，以防系统DC-DC转换器切
换，并且软启动复位。将一个大于1.20 V(典型值)的电压施
加 于 FAULT引 脚 时 ， ADP1972开 始 切 换 。 ADP1972的
FAULT引脚上可施加0 V到60 V的电压。
热关断(TSD)
ADP1972有一个TSD保护电路。当ADP1972的结温达到
150°C(典型值)时，热关断电路就会触发并禁用切换。在
TSD状态下，DL和DH信号变为低电平，CSS电容放电至地。
VREG保 持 高 电 平 。 当 结 温 降 至 135°C(典 型 值 )时 ，
ADP1972重新启动应用控制环路。
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ADP1972
应用信息
ADP1972具有许多可编程特性，可针对具体应用进行优化
和控制。ADP1972提供引脚来选择工作模式，控制电流限
值，选择内部或外部时钟，设置工作频率及其相移，设置
最大占空比，以及调整软启动。
降压/升压选择
要使ADP1972以升压/循环模式工作，应将一个小于1.05 V(典
型值)的电压施加于MODE引脚。要使ADP1972以降压/充
电模式工作，应将MODE引脚驱动为高电平，大于1.2 V(典
型值)。仅当ADP1972通过EN引脚关断，或因为FAULT引
脚上指示的外部故障状况、TSD事件、UVLO状况而禁用
时，才能改变MODE引脚的状态。
选择RS以设置电流限值
图21给出了峰值限流控制的限流功能框图。使用以下公式
来设置电流限值：
RS
(1)
其中：
IPK为所需的峰值电流限值，单位为mA。
RS为用于设置峰值电流限值的检测电阻，单位为Ω。
无论ADP1972是用作主器件还是从器件，都必须使用以上
部分中的公式精心选择RFREQ。
针对主器件选择RFREQ
当VSCFG ≥ 4.53 V时，ADP1972用作主器件。作为主器件，
ADP1972以连接在FREQ和地之间的外部RFREQ电阻所设置
的频率工作，并且通过SYNC引脚输出一个设定频率的时钟。
图22所示为设定的开关频率(fSET)与RFREQ值之间的关系。
当ADP1972配置为降压/充电工作模式时，内部限流基准电
压设置为300 mV(典型值)。当ADP1972配置为升压/循环工
作模式时，内部限流基准电压设置为500 mV(典型值)。为了
检测降压和升压模式下的峰值，需要外部电阻RCL来使电
流适当地偏移。RCL值设置为20 kΩ。工作中，设置峰值电流
的公式如下：
对于降压/充电模式，
VREF (BUCK) = (ICL) × (RCL) − (IPK) × (RS)
如果VSCFG ≤ 0.5 V，则SYNC引脚配置为输入，ADP1972用作
从器件。作为从器件，ADP1972与施加于SYNC引脚的外
部时钟同步。如果施加于SCFG引脚的电压为0.65 V < VSCFG
< 4.25 V，并且SCFG与地之间连接有一个电阻，则SYNC引
脚配置为输入，ADP1972与施加于SYNC引脚的外部时钟
的相移版本同步。
(2)
210
190
170
130
110
90
70
对于升压/循环模式，
VREF (BOOST) = (ICL) × (RCL) + (IPK) × (RS)
150
(3)
50
30
50
其中：
VREF (BUCK) = 300 mV(典型值)。
VREF (BOOST) = 500 mV(典型值)。
ICL = 20 µA(典型值)。
RCL = 20 kΩ。
100
150
200
250
300
fSET (kHz)
11884-026
100 mV
如果SCFG引脚连接到VREG，导致V SCFG ≥ 4.53 V，或者
SCFG引脚悬空，内部连接到VREG，则ADP1972以RFREQ设
置的频率工作，SYNC引脚输出设定频率的时钟。当VSCFG ≥
4.53 V时，在需要同步的应用中，SYNC引脚的输出时钟可以
用作主时钟。
RFREQ (MASTER) (kΩ)
I PK (mA ) =
调整工作频率
图22. RFREQ 与开关频率(fSET )的关系
针对所需的主时钟同步频率，使用以下公式计算RFREQ值：
ADP1972的设计使得降压和升压两种工作模式下的峰值电
流限值相同。RCL和RS建议使用容差为1%或更佳的电阻。
RFREQ ( MASTER ) (kΩ ) =
10 4
f SET (kHz)
其中：
fSET为开关频率，单位为kHz。
RFREQ (MASTER)为设置主器件频率的电阻值，单位为kΩ。
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(4)
ADP1972
要将ADP1972配置为从器件，需使VSCFG < 4.53 V。作为从器
件，ADP1972以施加于SYNC引脚的外部时钟频率工作。为
确保正确同步，应利用下式来选择RFREQ，使设置的频率值
略低于主时钟的频率值：
RFREQ (SLAVE) = 1.11 × RFREQ (MASTER)
(5)
其中：
RFREQ (MASTER)为与施加于SYNC引脚的主时钟频率相对应的电
阻值。
RFREQ (SLAVE)为适当调整从器件频率的电阻值，1.11为RFREQ同
步从主比。
设置从器件的频率略低于主器件的频率，以便ADP1972的
数字同步环路与主时钟周期同步。为与主时钟值匹配，从
器件约有30%的调整范围。设置RFREQ (SLAVE)比RFREQ (MASTER)大
1.11倍时，同步环路大致是在调整范围的中心工作。
最后利用下式计算相位延迟(TDELAY)：
RSCFG (kΩ) = 0.45 × RFREQ (SLAVE) (kΩ) + 50 × 106 × TDELAY (µs) (9)
其中：
RSCFG为所需相移(单位为kHz)对应的电阻。
使用相移特性时，应将一个47 pF或更大的电容与RSCFG并联。
或者，可以利用一个电压源来控制SCFG引脚。使用独立
电压源时，应确保所有情况下的VSCFG ≤ VREG。当ADP1972通
过EN引脚或UVLO禁用时，VREG = 0 V，电压源必须相应
地进行调整以确保VSCFG ≤ VREG。
图23显示了ADP1972的内部电压斜坡。该电压斜坡具有精
确控制的4 V p-p值。
T
4.5V
外部时钟相移编程
如果从器件不需要相移，可将各从器件的SCFG接地。如
果需要将同步信号的相移版本施加于从器件的SYNC引脚，
则应在SCFG和地之间连接一个电阻(RSCFG)来设置所需的相
移。为了确定所需相移(φSHIFT)对应的RSCFG，可从计算从
时钟频率(fSLAVE)开始。
f SLAVE (kHz) =
10 4
(6)
RFREQ(SLAVE)
0.5V
0.01T
0.99T
图23. 内部电压斜坡
最大占空比编程
ADP1972设计的内部最大占空比为98%(典型值)。在DMAX
和地之间连接一个电阻，可将最大占空比设置为0%到98%
之间的任意值，计算公式如下：
接下来计算从时钟周期：
TSLAVE (
1
)=
× 10 −3
f SLAVE (kHz)
TDELAY (
)=
360
其中：
TDELAY为相位延迟，单位为µs。
φSHIFT为所需的相移。
21.5 × VFREQ × RDMAX
RFREQ
− 10.5
(10)
其中：
DMAX为设置的最大占空比。
RDMAX为用于设置最大占空比的电阻值。
然后利用下式确定所需相移(φSHIFT)对应的相位时间延迟
(TDELAY)：
( )
DMAX (% ) =
(7)
其中：
TSLAVE为主时钟周期，单位为µs。
fSLAVE为主时钟频率，单位为kHz。
φ SHIFT × TSLAVE
11884-027
针对从器件选择RFREQ
(8)
DMAX的电流源等于FREQ引脚的设定电流：
I DMAX = I FREQ =
VFREQ
RFREQ
(11)
其中，IDMAX = IFREQ = FREQ引脚的设定电流。
ADP1972允许的最大占空比为98%(典型值)。如果DMAX上
的电阻将最大占空比设置为大于98%的值，ADP1972默认
使用内部最大值。如果98%的内部最大占空比足以满足应
用需要，可将DMAX引脚连接到VREG或悬空。
DMAX引脚和GND之间连接的CDMAX电容必须为47 pF或更
大的值。
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ADP1972
调整软启动周期
ADP1972具有可编程软启动特性，可防止启动时输出电压
过冲。图18给出了软启动图。使用下式计算切换使能前的
延迟时间(tREG)：
t REG =
0.52
× C SS
I SS
ADP1972不需要CSS电容。不使用CSS电容时，内部5 µA(典型
值)电流源立即将SS引脚电压拉到VREG。CSS电容不使用时，
ADP1972内部无软启动控制，启动时系统可能产生很大的
输出过冲和峰值电感尖峰。如果不使用CSS，应确保启动时
的输出过冲不会大到触发打嗝电流限值的程度。
(12)
其中，ISS = 5 μA(典型值)。
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ADP1972
PCB布局指南
设计PCB时，应遵守下列原则(框图见图16，引脚配置见图2)。
• VIN的低有效串联电阻(ESR)输入电源电容(CIN)应尽可能
靠近VIN和GND引脚，以使从电路板寄生电感注入器件
的噪声最小。
• VREG的低ESR输入电源电容(CVREG)应尽可能靠近VREG
和GND引脚，以使从电路板寄生电感注入器件的噪声
最小。
• 用于SCFG、FREQ、DMAX和SS引脚的元件应靠近相应
的引脚放置。将这些元件统一连接到AGND层，以便与
GND引脚形成开尔文连接。
• COMP引脚到配套器件(如AD8450)的走线应尽可能短。
避免在开关信号附近布设该走线，可能时应予以屏蔽。
• 用于SYNC引脚的走线或元件应远离敏感模拟节点放置。
使用外部上拉时，上拉电阻的电源和GND之间最好使
用一个本地0.1 µF旁路电容。
• 从DH和DL引脚到外部元件的走线应尽可能短，以使寄
生电感和电容最小，避免影响控制信号。DH和DL引脚
是开关节点，其布线不能靠近任何敏感的模拟电路。
• 使高电流走线尽量短、尽量宽。
• ADP1972的接地应直接与电流检测电阻RS的接地相连。
• 通过一个20 kΩ电阻将CL直接连到RS。
• 下列线路应采用图24和图25所示的开尔文连接：
o GND引脚到RS的接地点
o GNDSENSE引脚到RS的接地点
o 系统电源地到RS的接地点
PCB布线引起的额外电阻会在GND引脚和GNDSENSE引脚
之间引入电压差。该电压差不得超过±0.3 V。
• 构建一个含一个主器件和多个从器件的系统时，必须使
SYNC引脚相关的走线电容最小。
o 对于只含几个从器件的小型系统，主器件SYNC信号
和从器件SYNC输入引脚之间的串联电阻可限制走线
电容，降低可能会向主器件注入噪声的快速接地电流。
o 对于大型应用，串联电阻不足以隔离主器件SYNC时
钟。在大型系统中，使用外部缓冲器可降低走线电
容。外部缓冲器具有驱动能力来支持大量从器件。
CL
RCL
20kΩ
NMOS
POWER
FET
SOURCE
GNDSENSE
RS
GND
GROUND
BUS
11884-028
为了实现较高的效率、良好的调节性能和出色的稳定性，
PCB布局布线必须合理设计。
图24. 推荐RS 开尔文接地连接
11884-029
CL
GNDSENSE
GND
图25. PCB布局上的推荐RS 开尔文接地连接
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ADP1972
外形尺寸
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.65
BSC
0.30
0.19
COPLANARITY
0.10
0.20
0.09
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
图26. 16引脚超薄紧缩小型封装[TSSOP]
(RU-16)
尺寸单位：mm
订购指南
型号1
ADP1972ARUZ-R7
ADP1972ARUZ-RL
ADP1972-EVALZ
1
温度范围
−40°C至+125°C
−40°C至+125°C
封装描述
16引脚超薄紧缩小型封装[TSSOP]，13"卷带和卷盘
16引脚超薄紧缩小型封装[TSSOP]，7"卷带和卷盘
评估板
Z = 符合RoHS标准的器件。
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封装选项
RU-16
RU-16
订购数量
1,000
2,500
ADP1972
注释
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ADP1972
注释
©2014 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D11884sc-0-1/14(0)
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