日本語参考資料 最新版英語アプリケーション・ノートはこちら AN-1126 アプリケーション・ノート 小さいストレスで昇圧比を高くする SEPIC 増幅昇圧コンバータ 著者: Bob Zwicker 目的 概要 このアプリケーション・ノートでは、適度に高い昇圧比 (例え ば 10:1～50:1)を持つ昇圧コンバータの新しいテスト済み回路を 紹介します。この回路では、他の方法に存在する多くの欠点を克 服しています。このデザイン法の利点には次が含まれます: • • • • 電流ストレスの大幅な増加を伴うことなく、メイン・スイ ッチとダイオード・スイッチに対する電圧ストレスが大幅 に削減されます。高電圧が欠点となることが多い、 MOSFET とショットキー・ダイオードの選択肢が広がり強 化されます。 非常に高いデューティ・サイクルとは反対に、連続導通モ ード (CCM)動作を可能にするパルス幅変調 (PWM)デューテ ィ・サイクルを加減することにより、帰還ループ補償が容 易になります。 中程度のデューティ・サイクル、低電圧 MOSFET とダイオ ード、小さいピーク to ピーク電圧振幅の採用により、スイ ッチング損失を削減して、効率を改善します。 スイッチ・ノード容量のエネルギー削減によりノイズが削 減されます。さらに、複数のインダクタ・エネルギー放電 パスが高周波リンギングを制動するため、高周波放出が削 減されます。 Rev. 0 このアプリケーション・ノートは、新しい有用な電力変換回路 を回路設計者に紹介することを目的としています。入力では最 小約 1.8 V の電圧を、出力ではおそらく最大 500 V の電圧を扱い ます。 このアプリケーション・ノートでは、高い昇圧比の実現につい て、テーマの方法を他の方法と比較し、テスト済みデザイン例 を提供します。また、派生デザインと部品の考慮事項の情報も 提供します。完全なデザイン・マニュアルを意図したものではあ りません。この回路のデザインに関して支援を希望する設計者 の方は、http://www.analog.com/jp でアプリケーション・エンジ ニアにご相談ください。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有者の財産です。 ※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2012 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AN-1126 アプリケーション・ノート 目次 概要 ....................................................................................................1 マルチステージ SEPIC 増幅昇圧の回路解析 ................................. 7 目的 ....................................................................................................1 デザイン方法 .................................................................................... 9 改訂履歴 ............................................................................................2 結合型インダクタと非結合型インダクタ.................................... 12 はじめに—他の回路の概要..............................................................3 様々なコンデンサ接続 .................................................................. 12 優れた技術の必要性 .........................................................................4 その他の部品の選択 ...................................................................... 13 SEPIC 増幅昇圧コンバータの比較例 ..............................................6 ADP1621 を使用した 200 V/5 倍出力のテスト ............................ 14 他の回路からの SEPIC 増幅昇圧コンバータの導出 ......................6 改訂履歴 8/12―Revision 0: Initial Version Rev. 0 － 2/16 － AN-1126 アプリケーション・ノート はじめに—他の回路の概要 比較的高い昇圧比 (10:1 以上)を実現する DC/DC コンバータ回路 は複数あります。これらの回路には次が含まれます。 CP1 シンプル昇圧 チャージ・ポンプ増幅昇圧 タップ付きインダクタ昇圧 L1 D1 D2 Q1 シンプル昇圧 CF1 VCF1 = D1 VOUT 150VDC 200mA +12VIN Q1 C1 D= 10134-001 L1 D3 +12VIN VCF1 – VIN VCF1 VOUT (N = 2) VOUT 150VDC 200mA CF2 Q1 VPEAK = VCF1 Dn VPEAK = VCF1 10134-002 • • • チャージ・ポンプ増幅昇圧 チャージ・ポンプ増幅昇圧の動作パラメータを表 2 に示します。 この例では、N = 2 ステージを使います。 図 2.2 ステージのチャージ・ポンプ増幅昇圧 チャージ・ポンプ増幅昇圧回路の利点には次が含まれます。 図 1.シンプル昇圧 • シンプル昇圧の動作パラメータを表 1 に示します。 高出力電圧と低出力電流に対してリーズナブルな選択肢で す。 高い昇圧比、高いデューティ・サイクル、ダイオードとメ イン・スイッチに対する低い電圧ストレスを提供します。 シンプル昇圧回路の利点には次が含まれます。 • • • チャージ・ポンプ増幅昇圧回路の欠点には次が含まれます。 部品数の少ない最もシンプルな回路図デザインです。 低昇圧比から中昇圧比で使用する場合に効率が良くなりま す。 • シンプル昇圧回路の欠点には次が含まれます。 • • • 高昇圧比で、Q1 に高電圧ストレスと高電流ストレスが加 わります。MOSFET の定格は、フル出力電圧と比較的高い 電流 (低いオン RDS を意味します)に対応している必要があ ります。これにより MOSFET チップが大きくなり、このた めに高価になり、強力なゲート・ドライバが必要になりま す。大きなチップのトランジスタで電圧が大きく変化する ため、スイッチング損失が大きくなる可能性があります。 ダイオードに高電圧が加わるため、一般的なショットキ ー・ダイオードが使用できないので、超高速タイプが必要 になります。大きな昇圧比では高いデューティ・サイクル が必要です。 高デューティ・サイクルと超高速ダイオードにより、導通 損失が増加する不連続導通モード (DCM)の傾向を示します。 • • 各チャージ・ポンプ増幅ステージには、2 個の直列ダイオー ドの追加が必要となり、これが順方向電圧降下での損失を 発生します。 ここに示す他の回路とは異なり、ポンプ・コンデンサのピ ーク電流を制限する電流源としてインダクタを使用しない という意味で、チャージ・ポンプは真のスイッチャではあ りません。高いピーク電流の発生と大きなサイクリック・ ドロップを回避するため、ポンプ・コンデンサ値は大きく する必要があります。 高ピーク電流によりスイッチ電流実効値が増える傾向があ り、電流モード制御波形の歪みが生ずることがあります。 これらの理由で、チャージ・ポンプ増幅は、出力電流が 50 mA ～100 mA を超えないアプリケーションに限られます。 表 1.シンプル昇圧コンバータの動作パラメータ Parameter Voltage CF1 CCM Duty Cycle D Q1 Peak Volts Q1 Amps RMS (Large L) Equation Not applicable D = (VOUT − VIN)/VOUT Q1 VPEAK = VOUT D1 Peak Volts D1 VPEAK = VOUT Rev. 0 , UPV ≈ ' × ,287 (1 − ' ) Numerical Value for 12 V into 150 V Output at 200 mA Not applicable 92% 150 V 2.6 A 150 V － 3/16 － Comment No such node in this topology Approximation is very close for low inductor ripple AN-1126 アプリケーション・ノート 表 2.チャージ・ポンプ増幅昇圧コンバータの動作パラメータ Parameter Voltage at CF1 CCM Duty Cycle D Q1 Peak Volts Q1 Amps RMS (Assuming Large L1 and CP1) Equation VCF1 = VOUT/(N = 2) D = (VCF1 – VIN)/VCF1 Q1 VPEAK = VCF1 D(n) Peak Volts D(n) VPEAK = VCF1 , UPV ≈ Numerical Value for 12 V into 150 V Output at 200 mA ' × 1 × ,287 ,287 + (1 − ' ) ' Comment 75 V 84% 75 V 2.51 A 75 V Same for all diodes 表 3.タップ付きインダクタ昇圧コンバータの動作パラメータ Parameter Voltage CF1 CCM Duty Cycle D Equation Not applicable '= Q1 Peak Volts , UPV ≈ D1 Peak Volts Comment No such node in this topology 81 V Does not include leakage L spikes 2.492 A Approximation is very close for low inductor ripple 162 V Does not include leakage L spikes 9 × 1 + 1 + ,1 1 × 9287 − 9,1 4 93($. = 9,1 + Q1 Amps RMS (Large L) Numerical Value for 12 V into 150 V Output at 200 mA, N1 = N2 Not applicable 85.19% 9287 − 9,1 × 1 1 + 1) ' × , 287 × (1 + 1) (1 − ' ) × 1 D1 VPEAK = VOUT + (N2 × VIN/N1) タップ付きインダクタ昇圧 タップ付きインダクタ昇圧の動作パラメータを表 3 に示します。 この例では、N1 = N2 とします。タップ付きインダクタは、間 隙付きコアを持つ自己昇圧トランスとして説明することができ ます。 D1 +12VIN N1 N2 上記すべての技術には、大きな昇圧比で大きな電力を供給する 場合にはそれぞれ重大な欠点があります。次のようなコンバー タ回路が必要になります。 10134-003 C1 • 図 3.タップ付きインダクタ昇圧 タップ付きインダクタ昇圧回路の利点は、優れたデザインでは、 高いデューティ・サイクルで高出力電圧を提供し、メイン・ス イッチに対する電圧ストレスの削減が可能です。 タップ付きインダクタ昇圧回路の欠点は、 • • この技術では、出力ダイオードの電圧ストレスを小さくす ることができません。実際に、同じ出力電圧に対して、出 力ダイオードの電圧ストレスはシンプル昇圧の場合より悪 化します。 タップ付きインダクタ昇圧コンバータは、トランスのリー ク・インダクタンスの悪影響を受けます。リーク・インダ クタンスにより、電圧スパイクとリンギングが発生し、こ れにより EMI が発生して、MOSFET と出力ダイオードに対 する電圧ストレスが増加します。これらの影響はスナバで 制御できますが、このような対策により電力が浪費されま す。 Rev. 0 出力ダイオードに対する高い電圧ストレスのため、ショッ トキー・ダイオードの使用が不可能になることがあります。 このために、不連続導通モードで効率が低い超高速ダイオ ードが使用されることがあります。さらに、タップ付きイ ンダクタは、カスタム製造が必要となることがあります。 優れた技術の必要性 VOUT 150VDC 200mA Q1 • • • • － 4/16 － 中程度の定格 (例えば 30 V～100 V の範囲)の MOSFET とシ ョットキー・ダイオードが使用できるように、スイッチに 対する電圧ストレスと電流ストレスが小さくて、高い昇圧 比が提供できる。 CCM 制御と PWM 制御が容易になる中程度のデューティ・ サイクル (例えば 85%～90%以下)で動作できる。 チャージ・ポンプの欠点 (低出力電流など)がない“真のスイ ッチャ”であること。 トランスのリーク・インダクタンスによる電圧スパイクと リンギングが回避できる。 AN-1126 アプリケーション・ノート • シングルエンド・プライマリ・インダクタンス・コンバータ (SEPIC)増幅昇圧コンバータは、上記目標をすべて実現します。 つぎのような利点があります。 • • メイン・スイッチとダイオードに対する電圧ストレスが小 さくなります。価格と性能のトレードオフで優れた部品選 択ができます。スイッチング損失が小さくなるように、ス イッチ・ノードでのピーク to ピーク電圧振幅を大幅に小さ くできます。 デューティ・サイクルの対称性が良くなるため、簡単な電 流モード制御で CCM が可能になります。 • • スイッチ・ノードでピーク to ピーク電圧振幅が小さくなる ため、さらに複数のインダクタ電流放電パスで発生するリ ンギングも小さくなるため、EMI とノイズが小さくなりま す。 トランスのリーク・インダクタンスからリンギングまたは 電圧ストレスが発生しません。 電流ストレスの増加または一般にチャージ・ポンプから発 生する電流波形歪はありません。 CC1 D1 L2 220µH D2 +12VIN FSW = 500kHz Q1 CF1 VCF1 = VIN + VCF1 = 81 (VOUT – VIN) (N = 2) VOUT 150VDC 200mA CF2 D= VCF1 – VIN VCF1 N = # STAGE (2 SHOWN) 10134-004 L1 33µH 図 4.2 ステージの SEPIC 増幅昇圧コンバータ 表 4.SEPIC 増幅昇圧コンバータの動作パラメータ Parameter Voltage CF1 Equation (9287 − 9 ,1 ) VCF1 = VIN + CCM Duty Cycle D D= Q1 Peak Volts Q1 Amps RMS (Large L) Q1 VPEAK = VCF1 ' × 1 × ,287 (1 − ' ) D(n) Peak Volts D(n) VPEAK = VCF1 Total effective parallel inductance Lp (eff) using n discrete inductors Lp (eff) = Total effective parallel Lp (eff) inductance using one multiwinding coupled inductor Peak-to-peak ripple current in Q1 during on time IIN = Rev. 0 This figure is readily achieved by most controller ICs. 81 V Q1 VPEAK varies with VIN and VOUT and is higher than with charge pump multiplied boost. The approximation is very close for low inductor ripple. 1 + 2.492 A 1 1 29 µH + ... 1 /Q Use rated inductance for any one winding or for all windings connected in parallel Q1 Peak Amps (for CCM) 85.19% 81 V / / Q1 I p-p = Comment 1 =2 9&) −9,1 9&) , UPV ≈ Numerical Value for Example Above 81 V 9,1 × ' /S (HII )× I6: , 287 × N + 0. 5 × , S − S (1 − ') 33 µH would be a good choice but is not shown in the example above. 710 mA 3.06 amps － 5/16 － D(n) VPEAK varies with VIN and VOUT and is higher than with charge pump multiplied boost. The total effective parallel inductance determines ripple current through Q1 during D. It is possible for some of the inductor currents to pass through zero while the totaled waveform at Q1 is CCM. Although coupled inductors tend to understress the output winding current, using one multiwinding component may save bill of material (BOM)/assembly cost or printed circuit board (PCB) space compared to several discrete inductors. Note that the ripple current passing through Q1 is not represented by that in any one inductor winding. AN-1126 アプリケーション・ノート L1 VOUT BOOST SEPIC 増幅昇圧技術の欠点は、次のようになります。 • • 直列接続ダイオード数が増えて、合計ダイオード順方向電 圧降下が増えます (この損失は通常、他の効率の利点によ り埋め合わされます)。 複雑さが増し、部品数が増えます。 VIN と VOUT が共に高い場合、特に電圧増幅技術 (SEPIC 増幅昇圧 など)が役立つことはありません。例えば、入力＝140 V で出力 ＝150 V の場合、ダイオードと MOSFET に加わるピークを 140 V 以下に小さくする増幅ステージ数 N は存在しません。ステージ 数が大きいと、直列巻線数とダイオード数が増えるため、コス トと合計回路損失が増えます。このアプリケーション・ノート の範囲内で VOUT に無関係に、昇圧比が小さい場合は、多分シン プル昇圧が最適な方法です。 シングルエンド・プライマリ・インダクタンス・コンバー タ (SEPIC) SEPIC は、昇降圧ファミリーに属します。VOUT と VIN は同じ極 性です。主なアプリケーションは、VIN が変動し VOUT に対して 昇圧と降圧の両方のモードが必要になる場合です。L2 の一端が グラウンドに接続されていることに注意してください。L2 の両 端での平均 DC 電圧は 0 V になります。 CC1 L2 L1 D2 VIN VOUT SEPIC Q1 CF2 図 6.SEPIC コンバータ 昇圧出力を追加した SEPIC ダイオードと出力フィルタを SEPIC に追加すると、昇圧出力を 増やすことができます。2 つの出力の内の 1 つだけ (昇圧または SEPIC)がレギュレーションされ、他方は VIN とともに変化する ため、このデュアル出力技術の有用性は特別な状況に限られま す。ただし、両出力からは、主な電圧波形または電流波形に歪 のないクリーンな出力が得られます。 VOUT BOOST CC1 L1 D1 VIN Q1 他の回路からの SEPIC 増幅昇圧コンバータの導 出 L2 D2 VOUT SEPIC CF1 CF2 10134-007 • 同じ電圧を変換するストレート昇圧と比較すると、この技 術の方が対称性の優れたデューティ・サイクルを提供し、 MOSFET とダイオードに対する電圧ストレスが小さくなり ます。2 個のダイオードの使用により合計ダイオード順方 向降下が増えますが、ダイオードあたりのピーク逆方向電 圧が小さくなるため、ショットキーまたは低 VF (順方向電 圧)タイプの使用が可能になるので、ピーク to ピーク AC 波 形の使用が可能になりスイッチング損失が小さくなります。 SEPIC 増幅昇圧では、トランスのリーク・インダクタンス で発生するスパイクとリンギングがありません。インダク タ巻線を電流源として使用し、コンデンサを電圧源として使 用する“真のスイッチャ”になります。チャージ・ポンプの 特性である差動電流スパイクがありません。 図 5.シンプル昇圧コンバータ 10134-006 SEPIC 増幅昇圧コンバータの利点は次のようになります。 CF1 Q1 SEPIC 増幅昇圧 この例では、N = 2 ステージを使います。インダクタ巻線はディ スクリート型または結合型 (この場合、L1 と L2 で示す巻線のイ ンダクタンスは等しくなります)です。 • D1 VIN 10134-005 SEPIC 増幅昇圧コンバータの比較例 図 7.昇圧を追加した SEPIC コンバータ このセクションでは、SEPIC 回路と昇圧回路から SEPIC 増幅昇 圧コンバータを導出する方法を示します。 シンプル昇圧コンバータ これは、最も基本的なコンバータ回路の 1 つです。VOUT > VIN を発生します。 SEPIC 増幅昇圧 (N = 2) この回路は、昇圧出力を追加した SEPIC 例をベースにしていま す。唯一の変更は、L2 がグラウンドの代わりに D1 と CF1 の接 続点 (ここは前には VOUT 昇圧であった点)に接続されるようにな ったことです。VOUT 昇圧接続はなくなっています。L2 と SEPIC ステージは、CF1 で昇圧出力に直列に DC 接続されています。L2 の両端での平均 DC 電圧は CF1 の昇圧電圧に等しくなります。 CC1 D1 Q1 CF1 L2 D2 VOUT BOOST + SEPIC CF2 図 8.N = 2 の SEPIC 増幅昇圧コンバータ Rev. 0 － 6/16 － 10134-008 L1 VIN AN-1126 アプリケーション・ノート マルチステージ SEPIC 増幅昇圧の回路解析 PULSED DC 200mA DC L4 CC4 PULSED DC AC PULSE CF4 130V DC D3 130V 90V AVG. 80V SEPIC-COUPLED QUADRUPLER USING DISCRETE INDUCTORS AND SERIES CAPACITORS VOUT 170V 200mA D4 170V 130V AVG. 120V 200mA DC L3 CC3 PULSED DC AC PULSE CF3 90VDC D2 90V 50V AVG. 40V 200mA DC CC2 AC PULSE VIN = 10V CF2 L2 PULSED DC 50VDC D1 L1 CF1 50V 10V AVG. 0V 10134-009 Q1 Q1 GATE 500kHz 図 9.ディスクリート・インダクタと直列コンデンサを使用した SEPIC 結合型 4 倍出力 簡単化のために次のように仮定します。 • • • • • すべての部品は完全である。MOSFET とダイオードの順方 向降下は無視でき、オフ時リーク電流は無視できる。 インダクタのリップル電流が無視できるほど、インダクタ 値が大きい。インダクタを流れる電流は比較的純粋な DC である。 コンデンサはリップルが無視できる DC 電圧源として機能す る。したがって、与えられたすべてのコンデンサの両端の AC 電圧は等しいと見なすことができる。 動作は連続導通モードであり、瞬時変化があり、デッド・ タイムはない。 損失は生じない。 次の例は、計算が簡単になるように構成されています。条件は、 VIN = 10 V、かつ 200 mA で VOUT = 170 V です。さらに、制御 IC は 500 kHz で MOSFET をスイッチさせます。 3. 4. 5. 回路動作は次のように解析されました。 1. 2. 図から、唯一の DC 電流パスは、L1 から Q1 (スイッチ・ノ ード)へ、さらに L2～L4 と D1～D4 を経由して出力へ行って いることが分かります。このため、L2～L4 と D1～D4 はす べて 200 mA DC を流す必要があります。L1 は Q1 へ電流を 流すため、別に考慮する必要があることに注意してくださ い (L1 の説明はステップ 11 を参照)。 すべてのコンデンサの両端の AC 電圧波形 (非 DC 成分)は 等しいと見なすため、スイッチ・ノード (メイン・スイッ チ Q1 のドレイン )の AC 波形は CC2、CC3、CC4 の両端で 繰り返されると見ることができます。ビジュアル解析とイ ンダクタ電圧秒バランスから、スイッチ・ノードが VIN よ り上のある昇圧値= VB でピークになると、D2 のアノードの 電圧も同様に D1 のカソード電圧より VB 上でピークになる ことが分かります。同様に、D3 のアノード電圧は D2 のカ ソード電圧より VB 上でピークになる必要があり、D4 のア ノードは D3 のカソード電圧の上 VB でピークになる必要が Rev. 0 － 7/16 － あります。4 ステージすべてが同じ AC 電圧波形を持つため、 ステージあたりの VB 電圧ゲインは各ステージで等しくな ります。実現される合計電圧ゲイン (170 V – 10 V = 160 V)は、 4 ステージ間で均等に分割されます。 VB は VCF1 = VIN + ( (VOUT – VIN)/ (N = 4))で表され、最初のス テージで 50 V が得られます。各ステージでは同じ昇圧電位 差が発生するため、各ステージでは VB 昇圧電位差の 50 V − 10 V = 40 V すなわちゲインが得られます。4 ステージで、 それぞれ 50 V DC、90 V DC、130 V DC、170 V DC の DC レ ベルが発生します。 インダクタ電圧秒バランスに基づいてデューティ・サイク ルを計算します。D = (VCF1 − VIN)/VCF1 から 80%デューテ ィ・サイクルが得られます (比較すると、シンプル昇圧で は同じ 10 V～170 V 電圧変換を発生するため 94%以上のデ ューティ・サイクルが必要)。 前述の情報を使うと、図 9 に赤で示す AC 電圧波形を得る ことができます。D1 のアノードの波形は 80%デューティ・ サイクルで、ピーク to ピーク値が 50 V、10 V = VIN の DC 平均になります)。ダイオード D2～D4 は同じ AC 波形を持 ちますが、DC 電圧は各ステージで 40 V シフトしています。 AN-1126 アプリケーション・ノート D = 80%の場合、D1～D4 は (1 − D) = 20%の間だけ導通しま す。D4 を通過する 200 mA DC の平均は、実際には 20%の デューティ・サイクル電流パルスに含まれています。電流 パルス波形が 200 mA の DC 平均と 20%のデューティ・サイ クルを持つ場合、パルスは 200 mA/20% = 1 A の振幅を持つ 必要があります。このため、D1～D4 の電流波形は図 10 に 示す波形に等しくなります。 10. D3、CC3、L3 に対しても同じことが言えますが、1 つだけ 重要な違いがあります。L2、L3、L4 にはすべて、同じ 200 mA DC が直列に流れますが、D3 と D4 には各々1 A p-p AC パルスが流れます。次の AC 電流パルスは加算されます。 • • • 1A PULSE (1 –D) = 20% PULSED DC CURRENT IN D1 TO D4 10134-010 0A 1.6µs 400ns 図 10.ダイオード D1～ D4 の電流波形 7. 8. 9. この波形は、1 A のピーク to ピーク AC 成分と 200 mA の DC オフセットを持っています。この組み合わせは、瞬時 電流が 0 A を下回らないことと矛盾しません。理想ダイオー ドには逆方向電流は流れません。実際、定格 25 V 以上の大 部分の新しいショットキー・ダイオードはこれに非常に近 く、100°C での逆方向電流は 100 µA 以下です。 D1 の場合、このダイオード電流波形は L1 と Q1 から供給 されます。Q1 は正電流を供給できなく、L1 を流れる電流 は 10 V 入力からの正の DC です。したがって、 (D − 1)の 間 Q1 がオフのとき、インダクタから 1 A レベルが D1 へ供 給され、D の間の Q1 がオンのときにグラウンドへ流れる ことになります。L1 と Q1 を流れる合計電流はステップ 11 で計算されます。 コンデンサは DC 電流を通過させないため、CC4 は AC の み出力することが分かります。同時に、L4 は 200 mA の比 較的純粋な DC を供給します。D4 に供給する電流源と D1 に供給する電流源を比較することは役立ちます。D4 と D1 の場合、DC 電流成分はそれぞれのインダクタ巻線から供 給されます。D1 の場合 AC 電流成分は Q1 から、D4 の場合 AC 成分は CC4 から、それぞれ供給されます。 CC4 を流れる電流波形は、図 11 に示す電流波形と同じに なります。 +800mA 10134-011 –200mA CC2 に供給されるすべての電流は、Q1 と L1 の組み合わせ から発生します。CC2 と CC3 を流れる電流波形は、図 13 に示す電流波形と同じです。 11. CC2 に対する AC 電流の他に、Q1 と L1 は D1 を流れるす べての AC + DC も供給します (図 10 に示す 4 個の全ダイオ ードに共通な電流波形を参照)。Q1 と L1 から供給される合 計波形は、CC2 電流と D1 電流を加算して求めることがで きます。この合計電流の平均 DC 値は 0 A でないことに注 意してください。 +3.4A CURRENT FROM Q1 TO L1 –600mA 図 12.Q1 から L1 への電流 3.4 A レベルは、 (1 − D)の間に L1 から (CC2 と D1)へ供給され ます。Q1 がオンになる D の間に、スイッチ・ノードは 0 V にな り、L1 から 3.4 A が Q1 へ供給されます。D1 が非導通時、Q1 が 3.4 A + 600 mA = 4 A を処理できるように、CC2 には 600 mA が 流れます。D の間、合計 600 mA の負電流が (CC2 と D1)に流れ ます。もちろん、D1 は逆方向電流を流さないので、このすべて の電流が CC2 を通過します。 L1 の電流は 3.4 A で、入力電圧は 10 V であるため、入力電力は 3.4 A × 10 V = 34 W になります。出力電力は 170 V × 200 mA = 34 W で、損失なしのため、入力電力と出力電力が等しくなるこ とに注意してください。この一致は、計算が有効であることを 示しています。 複数のステージは、AC は並列で、DC は直列で動作することに 注意してください。このため、大信号解析では、SEPIC 増幅昇 圧コンバータ・モデルは、昇圧コンバータと良く似ており、 CF1 の電圧に等しい電圧を発生し、出力電流は IOUT × N に等し くなります。実験からは効率も近くなることが分かります。こ れが、昇圧比が大きくなると効率が急速に低下する傾向がある ストレート昇圧に比べて優れている点です。 CC4 CURRENT 0A DC AVERAGE 図 11. CC4 を流れる電流波形 CC4 のこの AC 電流だけが L3 を通るのではなく、代わり に CC2 と CC3 からも CC4 へ流れます。この AC 電流は L4 からの DC 成分へ加算されて、図 10 に示す共通のダイオー ド電流波形を発生します。このダイオード電流は、CF1 と CF4 の直列接続で構成される出力フィルタ・コンデンサで 平均化されます。 Rev. 0 CC4 には D4 に対する 1 A p-p が流れます。 CC3 には D3 に対する 1 A p-p と D4 に対する 1 A p-p の 合計 2 A p-p が流れます。 CC2 には D2 に対する 1 A p-p と D3 に対する 1 A p-p と D4 に対する 1 A p-p の合計 3 A p-p が流れます。 10134-012 6. － 8/16 － AN-1126 アプリケーション・ノート +2.4A +1.6A CC2 CURRENT 0A DC AVERAGE 0A DC AVERAGE –600mA –400mA 10134-013 CC3 CURRENT 図 13.CC2 と CC3 の電流波形 表 5.SEPIC 増幅昇圧コンバータの条件／適性セットの例 VIN Minimum 5.0 V VIN Maximum 6.0 V VOUT Minimum 12 V VOUT Maximum 80 V IOUT 150 mA 30 V 60 V 70 V 80 V 150 mA 5.0 V 6.0 V 80 V 80 V 5 mA デザイン方法 SEPIC 増幅昇圧回路では、次の点を考慮してください。 1. 最初に、必要とされる電圧変換に対する最適回路を選択し ます。次の制約に応じて、SEPIC 増幅昇圧が最適回路にな るか否か判断します。 • • 2. 3. SEPIC 増幅昇圧回路が最大デューティ・サイクルと部 品ストレスの点で役立つためには、必要とされる出力 電圧 (可変の場合は最大出力電圧)が最大入力電圧より 少なくとも数倍高い必要があります。昇圧比が低いこ とと VOUT が高いことは、VIN も高いことを意味します。 この場合、ストレート昇圧のデューティ・サイクルは 高くなく、SEPIC 増幅技術は MOSFET とダイオードに 対する最大ストレスを大幅に削減しません。この場合、 ストレート昇圧が最適オプションの可能性があります。 低出力電流 (昇圧比と使用される半導体に応じて 50 mA 範囲以下)の場合、チャージ・ポンプ増幅昇圧で十分で あり、SEPIC 増幅昇圧より安価と思われます。SEPIC 増 幅昇圧の効率は、チャージ・ポンプ増幅の効率より優 れているため、高効率は SEPIC 増幅を選択するもう 1 つの理由にもなります。 条件セットの例と、各々に対して SEPIC 結合型昇圧を 推奨するか否かの所見を表 5 に示します。 4. このアプリケーション・ノートのテーマは高い昇圧比です が、実際には、高い比の昇圧を回避することが望まれます。 例えば、200 V が必要で、入力電力を 5 V または 12 V に選択 できる場合、12 V の方を選択することが常に良い性能をもた らします (SEPIC 増幅昇圧を使用した場合でも)。両入力レー ルが使用可能な場合には、5 V を IC (例えば ADP1621 や ADP1613)のバイアスへ使用します。12 V 入力を使用すると、 ピーク・スイッチ・ノード電圧が少し増加しますが (同じ 比 N に対して)、通常デューティ・サイクルとピーク電流が 小さくなるため、効率が良くなります。 式 V Q1 peak = VCF1 = VIN + ( (VOUT − VIN)/N)を使用すると、 MOSFET とダイオード (使用可能な場合はショットキー・ダ イオードの方が望まれます)が適切な電圧定格で動作できるよ うにする N 値を求めることができます。ADP1621 コントロ Rev. 0 － 9/16 － Comment Compared to a straight boost, the increased total rectifier forward voltage drop in the SEPIC doubler or tripler causes some reduction in efficiency when VOUT = 12 V. However, the technique helps significantly when VOUT = 80 V. A SEPIC doubler or tripler is worth considering. No quantity of multiplier stages can prevent the MOSFET and rectifiers from voltage stress of at least 60 V, and a simple boost results in 80 V of stress on these. The SEPIC multiplier technique is not helpful. A simple boost seems like the best choice. Due to the low current, a charge pump multiplied boost is probably adequate and should be considered first. The SEPIC multiplied boost also works nicely and may provide better efficiency, but is usually more expensive. ーラを 5 V バイアスで使用する場合、強力な 5 V ゲート・ド ライバが内蔵されています。30 V のドレイン―ソース電圧間 (VDS)定格を持つ優れた MOSFET の大部分は、ロジック・ レベル・タイプであり、4.5 V のゲート駆動で仕様が規定さ れています。ただし、約 4.3 V 以下からの昇圧 (全体デザイ ンが困難になります)でない限り、スイッチ・ノードのピー ク電圧に対する条件として 30 V は不必要に低く見えます。 すべての 60 VDS の MOSFET が 5 V 駆動で動作できるわけ ではありませんが、多くが動作できます。MOSFET の VDS 定格が 75 V～100 V へ大きくなると、ロジック・レベル MOSFET の選択肢は少なくなります。100 V 定格までのショ ットキー・ダイオードは容易に入手できますが、100 V を超 えると少なくなります。必要とされる部品が実際に見つか るか確認してください。ADP1621 デザインでは、5 V 以上の 入力電圧が使用可能で、かつ高い昇圧比を得ようとすると き、50 V～90 V 範囲 (デバイス定格からの余裕を含めて)のピ ーク・スイッチ・ノード電圧から検討を開始することは妥当 です。ADP1613 は、カスケード構成を使用しない限り 20 V のピーク・スイッチ・ノード電圧に限定されます。 次の 5 つのセクションと図 14～図 18 から、コントローラ IC とドライバ構成を選択してください。 AN-1126 アプリケーション・ノート 標準電流検出抵抗構成の ADP1621 標準電流検出抵抗構成は、SEPIC 結合型昇圧に対して最も一般 的なようです。ADP1621 は、最小 10 A までのピーク MOSFET 電流を制御でき、50 V～90 V 範囲のピーク・スイッチ・ノード 電圧を可能にする MOSFET が適しています (図 14 参照)。 カスケード構成の ADP1621 カスケード回路は、最も高いスイッチ・ノード電圧能力を提供 します。この方法は、50 V～100 V より高いスイッチ・ノード 電圧に適します。適切なカスケード・ゲート・バイアスが使用 可能な場合、上側 MOSFET に対するロジック・レベル・ゲート 駆動の制約がなくなります。正確な電流制限の重要性が高い場合、 無損失電流検出は下側 MOSFET に使用することができます。ダ イオードの逆方向電圧定格はピーク・スイッチ・ノード電圧より 高い必要があることに注意してください。適切なゲート・バイ アス (例えば 12 V)が使用できない場合、この駆動回路の実現は 困難になることがあります。カスケード MOSFET のターンオ フ・ゲート電流はドレイン電流 から得 られ るた め、こ の MOSFET のゲート電荷が大きいと、スイッチング損失が発生し て効率が低下します。このため、MOSFET のチップ・サイズを 大き過ぎないようにする必要があり、優れたゲート電荷係数を持 つ必要があります。負荷電流が小さくなると、効率が低下します。 これは有効ゲート電流が小さくなるためにターンオフ変化が低速 になるためです (図 16 参照)。 標準無損失電流検出構成の ADP1621 この動作モードでは、ADP1621 自体がピーク・スイッチ・ノー ド電圧を 30 V に制限するため、30 V 定格の MOSFET が最適です。 入力電力レールが 5 V の場合、無損失電流検出と 30 V MOSFET は適切な構成です (図 15 参照)。 12VIN 5V BIAS ADP1621 IN 10 1 SDSN 2 GND 3 COMP 4 FB GATE 7 5 FREQ PGND 6 D2 90V OUT Q1 RATED 60V CF2 CS 9 CC2 PIN 8 CF1 RSEN RRAMP DOUBLER USING COUPLED INDUCTOR 10134-014 D1 図 14.標準電流検出抵抗構成の ADP1621 5V BIAS 5VIN ADP1621 D2 IN 10 SDSN 2 GND 3 COMP 4 FB GATE 7 5 FREQ PGND 6 45V OUT RRAMP CS 9 CF2 PIN 8 CC2 DOUBLER USING COUPLED INDUCTOR CF1 D1 Q1 RATED 30V 10134-015 1 図 15.標準無損失電流検出構成の ADP1621 D2 24VIN 150V OUT CF2 5V BIAS ADP1621 CC2 CF1 D1 SDSN IN 10 2 GND 3 COMP 4 FB GATE 7 5 FREQ PGND 6 CS 9 RRAMP Q2 RATED 100V 10V BIAS (CAN BE HIGH-Z) PIN 8 Q1 RATED 20V TO 30V CBYP 100nF TYP DOUBLER USING COUPLED INDUCTOR 図 16.カスケード構成の ADP1621 Rev. 0 － 10/16 － 10134-016 1 AN-1126 アプリケーション・ノート 3VIN DOUBLER USING COUPLED INDUCTOR ADP1613 D2 1 COMP SS 8 2 FB RT 7 3 EN IN 6 4 GND CC2 CF2 D1 CF1 10134-017 SW 5 35V OUT 60mA 図 17.標準構成の ADP1613 5V BIAS 12VIN DOUBLER USING COUPLED INDUCTOR 150V OUT D2 ADP1613 1 COMP SS 8 2 FB RT 7 3 EN IN 6 4 GND CC2 D1 CF2 CF1 10134-018 SW 5 図 18.カスケード構成の ADP1613 標準構成の ADP1612 または ADP1613 ADP1612/ADP1613 の出力スイッチは 1.3 A と 20 V に制限されて いるため、この方法は、比較的低い電流と低電圧のアプリケー ションに最も有効です。3 V から 60 V への変換 (トリプラー)ま たは 3 V から 35 V への変換 (図 17)はこの例であり、ここでは高 い入力バイアス・レールが使用できません。ADP1613 は 2.5 V～ 5.0 V の VIN に対して使用可能で、ADP1612 は入力電圧が最小 1.8 V になるアプリケーションに使用できます。 カスケード構成の ADP1613 カスケード回路は、最も高いスイッチ・ノード電圧能力を提供 します。ADP1613 は、幾つかの規則に従う限り、この役割で優 れた動作をします。メイン ADP1613 出力スイッチは、1.3 A の ピーク電流に制限されます。適切なゲート・バイアス (例えば 12 V)が使用できない場合、この駆動回路の実現は困難になること があります。カスケード MOSFET のターンオフ・ゲート電流は ドレイン電流から得られるため、この MOSFET のゲート電荷が 大きいと、スイッチング損失が発生して効率が低下します。こ のため、MOSFET のチップ・サイズを大き過ぎないようにする 必要があり、優れたゲート電荷係数を持つ必要があります。負荷 電流が小さくなると、効率が低下します。これは有効ゲート電 流が小さくなるためにターンオフ変化が低速になるためです。 ADP1613 の高い動作周波数は、カスケード MOSFET の大きなゲ ート電荷が容易に大きなスイッチング損失成分になることを意 味しています (図 18 参照)。 5. 7. 8. 9. ピーク MOSFET 電流を求めます。IIN (ステップ 6 参照)はリ ップルを含む必要があります。40%の入力リップルを持つ 一般的なデザインでは、MOSFET は約 IIN × 120%のピーク 電流を処理する必要があると見なします。 ステップ 7 から、IC を選択することができそうです。ピー ク MOSFET 電流が 1.4 A を下回る場合、ADP1613 は最も安 価なソリューションを提供できる可能性があります。ピー ク MOSFET 電流がこのレベルを上回る場合、または 600 mA 以上のピーク MOSFET 電流で最適効率が必要とされる 場合、ADP1621 が提案されます。 次式から MOSFET 実効電流を求めます。 ,UPVa 10. 実効電流と VCF1 に基づいて MOSFET を選択します。 • • 次式から D を求めます。 '= 9&) + 9) − 9,1 9&) + 9) ここで、VF はショットキー・ダイオードの VF で、一般に 500 mV ～600 mV。 6. DC 入力電流を求めます。CCM 動作の場合 (大部分のケー スで望ましい)、入力インダクタ電流は、次式で近似されま す。 IIN = (IOUT × N/ (1 − D)) • Rev. 0 ' × 1 × , 287 (1 − ') － 11/16 － カスケード MOSFET なしで ADP1621 を使用する場合、 MOSFET はロジック・レベル・タイプであり、5 V 以 下のゲート駆動で適切な RDS オン (計算された実効電 流に対する導通損失に基づく)の定格を持つ必要があり ます。もちろん、VCF1 より大きい VDSS 定格を持つ必要 があります。 カスケード MOSFET と組み合わせて ADP1613 を使用 する場合、カスケード MOSFET はロジック・レベル・ タイプである必要はありません。ただし、優れたスイ ッチング係数を持つ MOSFET を選択してください。 RDS (オン)は電流に対して十分小さい必要がありますが、 カスケード MOSFET が大き過ぎると大きなスイッチン グ損失が発生して、正常な電圧変換の妨げになること があります。カスケード MOSFET に対して必要なゲー ト DC バイアス電圧を発生してください。一般に 5 V～ 12 V です。これには無視できる大きさの DC 電流が必 要なため、高い値の抵抗分圧器から供給されます。た だし、100 nF～1 µF のセラミック・コンデンサを使っ て MOSFET ゲートで注意深くグラウンドへバイパス する必要があります。 カスケード MOSFET と組み合わせて ADP1621 を使用 する場合、ADP1613 に対するカスケード MOSFET に関 する注意事項が適用されます。ただし、ADP1621 ゲー AN-1126 アプリケーション・ノート ト・ドライバから駆動される下側 MOSFET も必要に なります。この下側 MOSFET は、高速スイッチングと 適切な実効電流を持つ比較的小型の 20 V～30 V タイプ にすることができます。この MOSFET ではピーク・ド レイン電圧が約 15 V 以下になるため、ADP1621 は損 失なしの電流検出モードで動作することができます。 ここでは下側 FET の RDS オンは電流検出抵抗として機 能します。 11. 周波数を高くすると、セラミック・フィルタと結合コンデ ンサのサイズを小さくすることに役立ちます。インダクタ の小型化も可能です。ただし、これらのコンバータの与えら れた高電圧動作に対して、スイッチング周波数を高くする とスイッチング損失が増加する傾向があります。また、ス イッチング周波数を高くすると、最大デューティ・サイク ルを制限する最小オフ時間にも関係します。 ADP1613 デザ インの場合、700 kHz より低い fSW を選択してください。 ADP1621 デザインの場合、400 kHz よりあまり高い周波数 を選択しないでください。これらの設定値は、必要に応じ て後で変更することができます。 結合型インダクタと非結合型インダクタ SEPIC コンバータおよび Cuk コンバータと同様に、SEPIC 増幅 昇圧では結合型インダクタを使用することもできます。結合型 インダクタには、非結合型 (ディスクリート)インダクタに比べ て利点と欠点があります。 結合型インダクタには次の利点があります。 • • 結合型インダクタでは、ディスクリート・インダクタより 全体部品コストが低くなることがあります。 結合型インダクタでは、少ない PCB 面積を使いデザインを 小型化できる可能性があります。 結合型インダクタには次のような欠点があります。 • • • 結合型インダクタでは、小さい面積に熱が集中する傾向が あります。 とくに、高い N 次の増幅では、入力インダクタは他の巻線 より大きな電流を処理します。これらのデザインでは、巻 線同士を一致 (複数巻線構造の場合のように)させると、出 力巻線のサイズが大きくなり過ぎることがあります。 場合によっては、最適デザインでは不一致のインダクタ値を 使うこともあります。これは結合型インダクタでのオプシ ョンではありません。 Rev. 0 すべてがディスクリートのデザインまたはすべてが結合型イン ダクタのデザインの他に、結合型構造と非結合型構造の組み合 わせも検討する価値があります。例えば、2 つの巻線結合型イン ダクタは一般的で安価です。入力以外のすべての巻線には、入 力インダクタの電流より小さい電流が流れます。 SEPIC トリプラーの場合、入力ステージに 1 巻線のディスクリ ート・インダクタを使用し、2 つの出力ステージには結合型イ ンダクタを接続することは役立ちます。 様々なコンデンサ接続 図 9 では CCx と CFx に直列接続コンデンサを使用していますが、 これはコンバータをデザインする唯一の妥当な方法ではありま せん。CCx と CFx の直列接続を使用する場合、直列接続された コンデンサはすべて同じ電圧で動作するため、共通の電圧定格 を持つことができますが、マルチステージ SEPIC 増幅昇圧セク ションの回路解析のステップ 10 と図 13 で説明したように、 CC3 は CC4 の 2 倍の電流を処理し (このため、容量は理論的に は 2 倍である必要があります)、CC2 は CC4 の 3 倍の電流を処理 します。このため、最もコスト／パフォーマンスの優れた直列 接続デザインでは、同じ電圧定格で異なる容量定格のものを使 います。 直列方法の 1 つの欠点は、複数の直列接続のために漂遊インダ クタンスが大きくなることです。このために、スパイク、リン ギング、電磁干渉 (EMI)が大きくなることがあります。 これに代わる並列接続方法を図 19 に示します。この方法を使う と、すべての CCx コンデンサとすべての CFx コンデンサには同 じ電流が流れますが、加わる電圧は異なります。CCx コンデン サの AC 並列接続により Q1 の等価直列インダクタンスが小さく なるため、Q1 のドレインのスパイクが小さくなり、リンギング が抑えられます。同様に、出力フィルタのインダクタンスが小 さくなるため、そこでのノイズ・スパイクが小さくなります。 出力ノイズに関しては、グラウンドへ接続した出力フィルタ・ コンデンサの追加、および／または小さな値のインダクタを使 った π 型フィルタの追加が、直列構成または並列構成に役立ちま す。ケース・サイズが大きいと (例えば 1210)、容量が大きくな りますが、小さなサイズでは等価直列インダクタンス (ESL)が 小さくなることに注意してください。最適なデザインは、異な るサイズの 2 個または 3 個の出力フィルタ・コンデンサの並列 接続と思われます。 － 12/16 － AN-1126 アプリケーション・ノート D4 CF4 L4 130 VDC CC4 D3 SEPIC-COUPLED QUADRUPLER USING DISCRETE INDUCTORS AND “PARALLEL” CAPACITORS. VOUT = 170V 200mA CF3 L3 90 VDC CC3 D2 CF2 L2 50 VDC CC2 VIN = 10V L1 D1 CF1 10134-019 Q1 図 19.ディスクリート・インダクタと並列コンデンサを使用した SEPIC 結合型 4 倍出力 4. その他の部品の選択 スイッチング MOSFET はもちろんこのデザインで重要部品です。 次に多くの問題点を優先順位のほぼ降順で示します。 1. 2. 3. MOSFET の定格は、予測電圧ストレスに対しある程度の電 圧スパイクを許容できる必要があります。電圧スパイクは、 部品 (ダイオードや結合コンデンサなど)と PCB レイアウト の漂遊インダクタンスから発生します。すぐれた PCB レイ アウトを使うと、スパイク電圧はトランス採用デザインで 遭遇する電圧よりはるかに低くなりますが、優れた PCB レ イアウトではこれらのスパイクが大幅に小さくなりますが、 完全にはなくなりません。5 V～10 V 範囲のスパイク振幅 (MOSFET の理論予測ピーク電圧よりは大きい)は妥当で、 多くのファクタにより変わります。 MOSFET の定格は、予測実効電流により消費される電力に 対応するものである必要があります (主に RDS オンによる)。 I × R は、MOSFET の主要な発熱メカニズムです。通常、 MOSFET メーカーの電流定格は非常に楽観的です。温度を 上げた MOSFET オン抵抗を使用した R × I2 の計算は、最適 な開始点です。その後、動作時の MOSFET チップ温度を求 めるときは、ワーストケース動作条件と熱抵抗の控えめな 計算値を使用してください。85°C～105°C 範囲の最大動作 チップ温度は一般に妥当なものです。 MOSFET の RDS オンの定格は、ドライバ IC 能力以内のゲー ト駆動電圧に決める必要があります。ADP1621 と組み合わ せて使用する、ゲート駆動の MOSFET の場合 (使用する場 合には非カスケード接続)、5.0 V 以下のロジック・レベル 駆動が必要です (4.5 V は一般的なゲート駆動電圧定格)。6 V 以上を必要とする MOSFET は、ADP1621 または 5 V 駆動の その他のコントローラから安定にゲート駆動できません。 ただし、この要求により、これらの MOSFET がカスケード MOSFET と安定に動作することが妨げられるものではあり ません。 Rev. 0 5. ダイオードと MOSFET の電圧定格条件は非常に似ています。 MOSFET 電流定格の場合と同様に、ダイオード・メーカー の電流定格は楽観的です。ダイオードのデータシート電流 定格を超えないようにしてください。ただしこれを超えて、 主にチップ温度と熱抵抗に従ってダイオード電流定格を求 めてください。一般に、150°C の最大 TJ 定格を持つダイオ ードを、ジャンクション温度 105°C または 110°C を超えて 動作させないでください。 ボード間のインダクタンス巻線のホールドアップ・タイム および／または制動に対するバルク・バイパス電解コンデ ンサは例外ですが、これらのコンバータの要求は SMT セ ラミック・コンデンサにより解決されます。定格 25 V 以下 のフィルタ・コンデンサには X5R を、1 nF～100 nF 範囲の 信号コンデンサと定格 25 V 以上のフィルタには X7R を、1 nF 以下の信号コンデンサには NP0 を、それぞれ使用して ください。 コンデンサは、通過する実効電流を処理できるように定格を定 める必要があります。数百 kHz までの周波数でセラミック・コ ンデンサを使用する場合、リップル電圧は DC 定格の数パーセ ントに制限され、リップル電流計算では、コンデンサが容易に 電流定格を満たすことが示されます。このため、電圧に対して 先ずセラミック・コンデンサを選択し、次に所望のリップル電圧 に基づいて控えめに容量を選択してください。 結合コンデンサは各サイクルで Q = IOUT/F の電荷を処理します。 ここで、Q はサイクルあたりの電荷 (クーロン)、IOUT は出力電 流 (アンペア)、F はスイッチング周波数 (ヘルツ)です。このため、 例えば、図 19 の回路が 400 kHz で動作し、200 mA を供給する 場合、各結合コンデンサ (CC2、CC3、CC4)は、0.2A/400,000 Hz =スイッチング・サイクルあたり 500 ナノクーロンを供給します。 － 13/16 － AN-1126 アプリケーション・ノート リップル電圧 [リップル= Q (クーロン)/C (ファラッド)]がコンデ ンサ両端の DC 値の 2%～5%を下回るように、これらのコンデ ンサを選択してください。高い K のセラミック・コンデンサは、 DC 電圧により、ボードへハンダ付けした後の時間経過により、 温度変動により、大幅に容量が小さくなるため、コンデンサの 公称容量定格の半分になることに注意してください。リップル 電圧に対して適切にコンデンサを選択した後、リップル電流定 格をチェックすると、通常十分な余裕があることが示されます。 ADP1621 を使用した 200 V/5 倍出力のテスト このコンバータは、12 V 入力を 250 mA 出力で 200 V へ昇圧し ます。このデザインでは、60 V 定格の MOSFET とショットキ ー・ダイオードを使用しています。U2 は入力低電圧ロックアウ ト (UVLO)として機能します。 91%を超える効率を示していま す。 L2 L1 R12 C19 R9 R13 C7 C12 R11 R14 2 GND 12 9 R10 ADP1621 U1 C15 D6 11 8 3 6 10 7 R8 C17 SDSN 2 GND 3 COMP 4 FB GATE 7 FREQ PGND 6 5 R6 PIN 8 AGND PGND ANALOG GROUND AND POWER GROUND CONNECTED AT GROUNDED END OF R1. C11 R3 D3 R4 D2 R16 Q1 D-PACK C14 1µF 16V C13 1µF 16V AGND C2 D1 C1 R2 R1 － 14/16 － C3 C4 C5 C6 C21 C22 PGND PGND 図 20.ADP1621 による 5 倍 SEPIC 増幅昇圧 (テスト例) Rev. 0 D4 R5 CS 9 R7 AGND C10 IN 10 1 R15 C16 5 C18 VCC 4 OUT 3 200 V OUT 250mA D5 C9 C8 Q2 U2 VIN 4 2 ADCMP354 1 1 C20 10134-020 12VDC INPUT AN-1126 アプリケーション・ノート 図 21 の条件は、11.5 V 入力と 260 mA 出力で 200 V です。この 波形は比較的クリーンで、60 V 定格 MOSFET に対する電圧スト レスは 200 V DC 出力電圧より遥かに低くなっています。 T T CH 1 FREQ 454.6kHz CH1 MAX 57.6V CH1 – DUTY 77.80% CH1 10.0V M4.0ns T 30.80% A CH1 33.6V 10134-022 1 1 M400ns T 13.60% A CH1 33.6V 93 12V INPUT 92 図 21.フル負荷動作時のスイッチ・ノード波形、400 ns/Div 91 EFFICIENCY (%) 図 22 に、図 21 の場合と同じ条件ですが、立上がりエッジを高 速な時間軸を使って表示したスイッチ・ノード波形を示します。 損失の発生するスナバを使用しない限り、トランス採用デザイ ンでクリーンな波形を得ることは困難です。 Coilcraft 社の HPH シリーズ結合型インダクタは低リーク・イン ダクタンスを持つため、他の用途でトランスとして使用するこ とができます (表 6 参照)。この SEPIC 増幅昇圧で使用したように、 結合型インダクタとして機能します。 90 89 88 87 86 85 0 0.1 0.2 0.3 LOAD CURRENT (A) 10134-023 CH1 10.0V 10134-021 図 22.フル負荷動作時のスイッチ・ノード波形、4 ns/Div 図 23.負荷電流対コンバータ効率 測定した効率のピーク値はほぼ 92%。 表 6.ADP1621 を使用した SEPIC 5 倍増幅昇圧の部品表 Item 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 Rev. 0 Reference Designator C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19 C20 Description 1.0 µF, X7R, 100 V, 1206 1.0 µF, X7R, 100 V, 1206 220 nF, X7R, 250 V, 1210 220 nF, X7R, 250 V, 1210 220 nF, X7R, 250 V, 1210 220 nF, X7R, 250 V, 1210 22 µF, X5R, 25 V, 1210 1000 µF, 16 V, alum elect low ESR 220 nF, X7R, 250 V, 1210 220 nF, X7R, 250 V, 1210 1.0 µF, X7R, 100 V, 1206 1.0 µF, X7R, 100 V, 1206 1.0 µF, X5R, 16 V, 0603 1.0 µF, X5R, 16 V, 0603 1.0 µF, X5R, 16 V, 0603 4.7 nF, X7R, 25 V, 0603 Do not populate (DNP) Do not populate (DNP) 22 µF, X5R, 25 V, 1210 Do not populate (DNP) Vendor/Part Number Murata/GRM31CR72A105MA01K Murata/GRM31CR72A105MA01K Murata/GRM32DR72E224KW01L Murata/GRM32DR72E224KW01L Murata/GRM32DR72E224KW01L Murata/GRM32DR72E224KW01L Murata/GRM32ER61E226KE15 Suncon/16ME1000WGL Murata/GRM32DR72E224KW01L Murata/GRM32DR72E224KW01L Murata/GRM31CR72A105MA01K Murata/GRM31CR72A105MA01K TDK/C1608X5R1C105K TDK/C1608X5R1C105K TDK/C1608X5R1C105K Generic Murata/GRM32ER61E226KE15 － 15/16 － AN-1126 アプリケーション・ノート Item 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 Reference Designator C21 C22 D1 D2 D3 D4 D5 D6 L1 L2 Q1 Q2 R1 R2 R3 R4 R5 R6 R7 R8 R9 R10 R11 R12 R13 R14 R15 R16 U1 U2 Description Do not populate (DNP) Do not populate (DNP) Schottky diode, 1 A, 60 V, SMA Schottky diode, 1 A, 60 V, SMA Schottky diode, 1 A, 60 V, SMA Schottky diode, 1 A, 60 V, SMA Schottky diode, 1 A, 60 V, SMA Diode signal, 100 V, 200 mA Coupled inductor six windings 22 µH inductor 60 V MOSFET, D-pak logic level BJT, NPN, 40 V, general purpose 0.020 Ω, 0805, 5% 0.012 Ω, 0805, 5% 634 kΩ, 1%, 1206 1.00 MΩ, 1%, 1206 Do not populate (DNP) 10.0 kΩ, 1%, 0603 45.3 kΩ, 0603, 1% 10 kΩ, 0603, 5% 1.5 kΩ, 0805, 5% 100 Ω, 0603, 5% Do not populate (DNP) 47.5 kΩ, 0603, 1% 1.00 MΩ, 0603, 1% 2.67 kΩ, 0603, 1% 499 Ω, 0603, 1% 100 kΩ, 0603, 5% Constant-frequency, current-mode step-up dc/dc controller Comparator and 0.6 V reference in 4-SC70 with open-drain active-high output ©2012 Analog Devices, Inc. All rights reserved. 商標および登録商標は、それぞれの所有者の財産です。 Rev. 0 － 16/16 － Vendor/Part Number ON Semiconductor/MBRA160T3 ON Semiconductor/MBRA160T3 ON Semiconductor/MBRA160T3 ON Semiconductor/MBRA160T3 ON Semiconductor/MBRA160T3 ON Semiconductor/MMSD4148 Coilcraft/HPH6-0158L Coilcraft/ME3220 Infineon/IPD079N06L3G Generic/MMBT3904 Susumu/RL1220 Susumu/RL1220 Generic Generic Generic Generic Generic Generic Generic Generic Generic Generic Generic Generic Analog Devices/ADP1621 Analog Devices/ADCMP354