8通道LNA/VGA/AAF/12位 ADC与CW I/Q解调器 AD9276 产品特性 应用 8通道LNA、VGA、AAF、ADC与I/Q解调器 低噪声前置放大器(LNA) 折合到输入端噪声：典型值0.75 nV/√Hz(5 MHz，增益为 21.3 dB) SPI可编程增益：15.6 dB/17.9 dB/21.3 dB 单端输入：VIN最大值= 733 mV p-p/550 mV p-p/367 mV p-p 双模式有源输入阻抗匹配 带宽(BW)：>100 MHz 满量程(FS)输出：4.4 V p-p差分 可变增益放大器(VGA) 衰减器范围：−42 dB至0 dB 后置放大器增益：21 dB/24 dB/27 dB/30 dB 线性dB增益控制 抗混叠滤波器(AAF) 可编程二阶LPF范围：8 MHz至18 MHz 可编程HPF 模数转换器(ADC) 10 MSPS至80 MSPS时为12位 信噪比(SNR)：70 dB 无杂散动态范围(SFDR)：75 dB 串行LVDS(ANSI-644，IEEE 1596.3缩小范围链路) 数据时钟输出和帧时钟输出 CW模式I/Q解调器 独立可编程相位旋转 每个通道的输出动态范围：>160 dBFS/√Hz 低功耗：在12位/40 MSPS (TGC)时，每个通道为195 mW；在 CW多普勒模式下，每个通道为94 mW 灵活的省电模式 过载恢复时间：<10 ns 可从低功耗待机模式快速恢复：<2 μs 100引脚TQFP_EP封装 医疗成像/超声 汽车雷达 产品特色 1. 小尺寸。 一个小型封装中集成8个通道，节省空间。完整的TGC 路径、ADC和I/Q解调器集成在100引脚、16 mm × 16 mm TQFP封装内。 2. 低功耗。 在TGC模式下，40 MSPS时每个通道功耗较低，为195 mW。 在CW模式下，每个通道功耗超低，仅为94 mW。 3. 集成具有相位旋转的高动态范围I/Q解调器。 4. 易于使用。 数据时钟输出(DCO±)的工作频率高达480 MHz，支持双 倍数据速率(DDR)操作。 5. 使用灵活。 串行端口接口(SPI)控制提供丰富灵活的特性，可满足各 种特定系统的需求。 6. 集成二阶抗混叠滤波器。 该滤波器位于ADC之前，可编程范围为8 MHz至18 MHz。 功能框图 AVDD1 AVDD2 LO-A TO LO-H PDWN DRVDD STBY I/Q DEMODULATOR 8 CHANNELS LOSW-A TO LOSW-H DOUTA+ TO DOUTH+ SERIAL LVDS DOUTA– TO DOUTH– FCO+ FCO– DCO+ DCO– 08180-001 CLK– DATA RATE MULTIPLIER CLK+ SDIO CSB SERIAL PORT INTERFACE SCLK CWI– CWI+ CWQ– CWQ+ REFERENCE GAIN+ GAIN– 4LO– 4LO+ LO GENERATION RESET 12-BIT ADC AAF GPO[0:3] VGA VREF LNA RBIAS LI-A TO LI-H LG-A TO LG-H 图1. Rev. 0 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2009 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9276 目录 产品特性 ............................................................................................ 1 超声 ............................................................................................. 21 应用..................................................................................................... 1 通道概述..................................................................................... 22 产品特色 ............................................................................................ 1 输入过驱..................................................................................... 25 功能框图 ............................................................................................ 1 CW多普勒操作 ......................................................................... 25 修订历史 ............................................................................................ 2 TGC操作..................................................................................... 29 概述..................................................................................................... 3 ADC ............................................................................................. 33 技术规格 ............................................................................................ 4 时钟输入考虑 ............................................................................ 33 交流规格....................................................................................... 4 数字输出和时序........................................................................ 35 数字规格....................................................................................... 7 串行端口接口(SPI) ........................................................................ 39 开关规格....................................................................................... 8 硬件接口..................................................................................... 40 ADC时序图.................................................................................. 9 存储器映射...................................................................................... 41 绝对最大额定值.............................................................................10 读取存储器映射表 ................................................................... 41 热阻 .............................................................................................10 保留位置..................................................................................... 41 ESD警告...................................................................................... 10 默认值 ......................................................................................... 41 引脚配置和功能描述 .................................................................... 11 逻辑电平..................................................................................... 41 典型性能参数 .................................................................................14 应用信息 .......................................................................................... 45 TGC模式..................................................................................... 14 电源和接地建议........................................................................ 45 CW多普勒模式 ......................................................................... 17 裸露焊盘散热块建议............................................................... 45 等效电路 .......................................................................................... 19 外形尺寸 .......................................................................................... 46 工作原理 .......................................................................................... 21 订购指南..................................................................................... 46 修订历史 2009年7月-修订版0：初始版 Rev. 0 | Page 2 of 48 AD9276 概述 AD9276针对低成本、低功耗、小尺寸及易于使用的应用而 AD9276要求采用LVPECL/CMOS/LVDS兼容型采样速率时 设计。它内置八通道的可变增益放大器(VGA)、低噪声前置 钟信号，以便充分发挥其工作性能。无需外部基准电压源 放大器(LNA)、抗混叠滤波器(AAF)、12位10 MSPS至80 MSPS 或驱动器件即可满足许多应用需求。 模数转换器(ADC)以及具有可编程相位旋转的I/Q解调器。 该ADC会自动倍乘采样速率时钟，以便产生合适的LVDS 每个通道均具有42 dB的可变增益范围、完全差分信号路径、 串行数据速率。它提供一个数据时钟(DCO±)用于在输出 有源输入前置放大器终端、最大52 dB的增益以及转换速率 端捕获数据，以及一个帧时钟(FCO±)触发器用于发送新输 高达80 MSPS的ADC。通道专门针对动态范围与低功耗而优 出字节信号。 化，适合要求小封装尺寸的应用。 各通道可单独进入掉电模式，从而延长便携式应用的电池使 LNA具有单端转差分增益，可以通过SPI进行选择。增益为 用时间。利用待机模式选项可以快速上电，以便开机重启。 21.3 dB时，LNA输入噪声典型值为0.75 nV/√Hz；在最大增 以CW多普勒模式工作时，VGA、AAF和ADC均进入省电模 益下，所有通道的折合到输入端噪声为0.85 nV/√Hz。假设 式。TGC路径的功耗与可选ADC速度功耗模式成正比。 噪声带宽为15 MHz且LNA增益为21.3 dB，则输入信噪比(SNR) ADC内置多种功能特性，例如可编程时钟、数据对准、生 约为92 dB。在CW多普勒模式下，各LNA输出驱动一个I/Q 成可编程数字测试码等，可使器件的灵活性达到最佳、系 解调器。各解调器具有16种相位设置，可以通过SPI实现独 统成本降至最低。数字测试码包括内置的固定码和伪随机 立可编程相位旋转。 码，以及通过串行端口接口输入的用户自定义测试码。 AD9276采用先进的CMOS工艺制造，提供16 mm × 16 mm、 符合RoHS标准的100引脚TQFP封装。额 定 温 度 范 围 为 −40°C至+85°C工业温度范围。 Rev. 0 | Page 3 of 48 AD9276 技术规格 交流规格 除非另有说明，AVDD1 = 1.8 V，AVDD2 = 3.0 V，DRVDD = 1.8 V，1.0 V内部ADC基准电压源，fIN = 5 MHz，RS = 50 Ω， LNA增益= 21.3 dB，LNA偏置=高，PGA增益= 27 dB，GAIN- = 0.8 V，AAF LPF截止频率= f SAMPLE/3(模式I/模式II)， fSAMPLE/4.5(模式III)，HPF截止频率= LPF 截止频率/20.7(默认)，模式I = fSAMPLE = 40 MSPS，模式II = fSAMPLE = 65 MSPS，模式 III = fSAMPLE = 80 MSPS，全温度范围，ANSI-644 LVDS模式。 表1. 参数1 低噪声放大器参数 增益 输入电压范围 (单端) 输入共模(LI-x，LG-x) 输出共模(LO-x) 输出共模(LOSW-x) 输入电阻(LI-x) 输入电容(LI-x) −3 dB带宽 输入电压噪声 输入电流噪声 输入1 dB压缩点 噪声系数 匹配有源终端 终端开路 全通道(TGC)特征 AAF低通截止频率 范围内 范围内AAF带宽容差 群延迟偏差 折合到输入端电压噪声 测试条件/注释 最小值 单端输入至差分输出 单端输入至单端输出 LNA输出限制为4.4 V p-p 差分输出 LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB 开关断开 开关闭合 RFB = 250 Ω RFB = 500 Ω RFB = ∞ RS = 0 Ω, RFB = ∞ LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB RFB = ∞ GAIN+ = 0 V LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB RS = 50 Ω LNA增益 = 15.6 dB, R FB = 200 Ω LNA增益 = 17.9 dB, R FB = 250 Ω LNA增益 = 21.3 dB, R FB = 350 Ω LNA增益 = 15.6 dB, R FB = ∞ LNA增益 = 17.9 dB, R FB = ∞ LNA增益 = 21.3 dB, R FB = ∞ −3 dB，可编程 典型值 Rev. 0 | Page 4 of 48 单位 15.6/17.9/21.3 9.6/11.9/15.3 dB dB 733 550 367 1.0 1.5 高阻态 1.5 50 100 15 22 100 mV p-p mV p-p mV p-p V V Ω V Ω Ω kΩ pF MHz 0.98 0.86 0.75 1 nV/√Hz nV/√Hz nV/√Hz pA/√Hz 1.0 0.8 0.5 V p-p V p-p V p-p 4.8 4.1 3.2 3.4 2.8 2.3 dB dB dB dB dB dB 8 f = 1 MHz至18 MHz, GAIN+ = 0 V至1.6 V GAIN+ = 1.6 V, RFB = ∞ LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB 最大值 ±10 ±0.5 18 MHz % ns 1.26 1.04 0.85 nV/√Hz nV/√Hz nV/√Hz AD9276 参数1 噪声系数 有源端接匹配模式I/ 模式II/模式III 终端开路 相关噪声比 输出失调 信噪比(SNR)模式I/ 模式II/模式III 谐波失真模式I/ 模式II/模式III 二次谐波 三次谐波 双音交调(IMD3) 通道间串扰 通道间延迟偏差 PGA增益 增益精度 增益法则一致性误差模式I/ 模式II/模式III 测试条件/注释 GAIN+ = 1.6 V, RS = 50 Ω LNA增益 = 15.6 dB, R FB = 200 Ω LNA增益 = 17.9 dB, R FB = 250 Ω LNA增益 = 21.3 dB, R FB = 350 Ω LNA增益 = 15.6 dB, R FB = ∞ LNA增益 = 17.9 dB, R FB = ∞ LNA增益 = 21.3 dB, R FB = ∞ 无信号，相关/非相关 跨导(差分) 最大值 单位 8.0/7.7/7.6 dB 6.6/6.2/6.1 4.7/4.5/4.4 4.7 3.7 2.8 −30 fIN = 5 MHz at −10 dBFS, GAIN+ = 0 V 65/64/63 fIN = 5 MHz at −1 dBFS, GAIN+ = 1.6 V 57/56/54.5 dBFS fIN = 5 MHz at −10 dBFS, GAIN+ = 0 V fIN = 5 MHz at −1 dBFS, GAIN+ = 1.6 V fIN = 5 MHz at −10 dBFS, GAIN+ = 0 V fIN = 5 MHz at −1 dBFS, GAIN+ = 1.6 V fRF1 = 5.015 MHz, fRF2 = 5.020 MHz, ARF1 = 0 dB, ARF2 = −20 dB, GAIN+ = 1.6 V, IMD3相对于ARF2 fIN = 5 MHz at −1 dBFS 超量程条件2 TGC完整路径，fIN = 5 MHz，GAIN+ = 0 V至1.6 V 差分输入至差分输出 25°C 0 < GAIN+ < 0.16 V −62/−58/−55 −60/−61/−58 −71/−60/−60 −57/−55/−56 −55 dBc dBc dBc dBc dBc −70 −65 0.3 21/24/27/30 dB dB 度 dB 1.5 dB −35 1.44 V < GAIN+ < 1.6 V 通道间匹配 增益控制接口 正常工作范围 增益范围 比例因子 响应时间 GAIN+阻抗 GAIN-阻抗 CW多普勒模式 LO频率 相位增量 输出直流偏置(单端) 最大输出摆幅 典型值 dB dB dB dB dB dB LSB dBFS 0.16 V < GAIN+ < 1.44 V 线性增益误差 最小值 GAIN+ = 0.8 V，针对理想AAF损耗 进行规格化处理 0.16 V < GAIN+ < 1.44 V −1.5/−1.5/ −1.6 −1.5/−1.5/ −1.6 −1.5 +35 −2.5 0.1 0 −42 GAIN+ = 0 V至1.6 V +1.5/+1.5/ +1.6 +1.5/+1.5/ +1.6 +1.5 fLO = f4LO/4 每通道 CWI+, CWI−, CWQ+, CWQ− 每个CWI+、CWI−、CWQ+、CWQ−， 每个所使能通道 经过解调的IOUT/VIN，每个I或Q输出 LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB Rev. 0 | Page 5 of 48 1 dB 1.6 0 V dB dB/V ns MΩ kΩ 10 MHz 度 V mA 22.5 1.5 ±1.25 1.8 2.4 3.5 dB dB 28.5 750 10 70 42 dB变化 单端 单端 dB mA/V mA/V mA/V AD9276 参数1 折合到输入端电压噪声 噪声系数 折合到输入端动态范围 折合到输出端信噪比 双音交调(IMD3) 正交相位误差 I/Q幅度不平衡 通道间匹配 电源 模式I/模式II/模式III AVDD1 AVDD2 DRVDD IAVDD1 IAVDD2 IDRVDD 总功耗（包括输出驱动器） 测试条件/注释 最小值 RS = 0 Ω, RFB = ∞ LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB RS = 50 Ω, RFB = ∞ LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB RS = 0 Ω, RFB = ∞ LNA增益 = 15.6 dB LNA增益 = 17.9 dB LNA增益 = 21.3 dB −3 dBFS输入，fRF = 2.5 MHz，f4LO = 10 MHz， 1 kHz偏移 fRF1 = 5.015 MHz, fRF2 = 5.020 MHz, f4LO = 20 MHz, ARF1 = 0 dB, ARF2 = −20 dB, IMD3相对于ARF2 I至Q，所有相位，1 σ I至Q，所有相位，1 σ I至I，Q至Q相位，1 σ I至I，Q至Q幅度，1 σ 1.7 2.7 1.7 TGC模式 CW多普勒模式 TGC模式，无信号 CW多普勒模式，每个所使能通道， 无信号 TGC模式，无信号 CW多普勒模式，且使能8个通道， 无信号 关断功耗 待机功耗 电源抑制比 (PSRR) ADC分辨率 ADC基准电压 输出电压误差 负载调整(1.0 mA) 输入电阻 1 2 典型值 最大值 1.5 1.4 1.3 nV/√Hz nV/√Hz nV/√Hz 5.7 5.3 4.8 dB dB dB 164 162 160 155 dBFS/√Hz dBFS/√Hz dBFS/√Hz dBc/√Hz −58 dB 0.15 0.015 0.5 0.25 度 dB 度 dB 1.8 3.0 1.8 190/263/317 15 365 30 49/51/52 1560/1690/ 1780 750 1.9 3.6 1.9 1800/1940/ 2050 1.6 12 位 ±20 Rev. 0 | Page 6 of 48 mA mW mW mW mV/V 2 6 如需了解完整的定义以及这些测试的实现方式，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 超量程条件规定为超出满量程输入范围6 dB。 V V V mA mA mA mA mW 5 175/200/210 VREF = 1 V VREF = 1 V 单位 mV mV kΩ AD9276 数字规格 除非另有说明，AVDD1 = 1.8 V，AVDD2 = 3.0 V，DRVDD = 1.8 V，1.0 V内部ADC基准电压，fIN = 5 MHz，整个温度范围。 表2. 参数1 时钟输入(CLK+、CLK−) 逻辑兼容 差分输出电压2 输入共模电压 输入电阻(差分) 输入电容 CW 4LO输入(4LO+、4LO−) 逻辑兼容 差分输出电压2 输入共模电压 输入电阻(差分) 输入电容 逻辑输入(PDWN、STBY、SCLK、RESET) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(CSB) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(SDIO) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输出(SDIO)3 逻辑1电压(IOH = 800 μA) 逻辑0电压(IOL = 50 μA) 数字输出(DOUTx+、DOUTx−)，(ANSI-644)1 逻辑兼容 差分输出电压(VOD) 输出失调电压(VOS) 输出编码(默认) 数字输出(DOUTx+、DOUTx−)， (低功耗、减少信号选项)1 逻辑兼容 差分输出电压(VOD) 输出失调电压(VOS) 输出编码(默认) 逻辑输出(GPO0, GPO1, GPO2, GPO3) 逻辑0电压(IOL = 50 μA) 温度 最小值 全 全 25°C 25°C 250 全 全 25°C 25°C 250 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 0 典型值 最大值 单位 CMOS/LVDS/LVPECL mV p-p V kΩ pF 1.2 20 1.5 CMOS/LVDS/LVPECL mV p-p V kΩ pF 1.2 20 1.5 3.6 0.3 V V kΩ pF 3.6 0.3 V V kΩ pF DRVDD + 0.3 0.3 V V kΩ pF 30 0.5 70 0.5 30 2 1.79 全 全 0.05 V V 454 1.375 mV V 250 1.30 mV V 0.05 V LVDS 全 全 247 1.125 偏移二进制 LVDS 全 全 150 1.10 偏移二进制 全 1 如需了解完整的定义以及这些测试的实现方式，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 仅针对LVDS和LVPECL。 3 针对共用同一连接的13个SDIO引脚。 2 Rev. 0 | Page 7 of 48 AD9276 开关规格 除非另有说明，AVDD1 = 1.8 V，AVDD2 = 3.0 V，DRVDD = 1.8 V，1.0 V内部ADC基准电压，fIN = 5 MHz，整个温度范围。 表3. 参数1 时钟2 时钟速率 40 MSPS(模式I) 65 MSPS(模式II) 80 MSPS(模式III) 时钟脉冲宽度高电平(tEH) 时钟脉冲宽度低电平(tEL) 输出参数2, 3 传播延迟(tPD) 上升时间(tR)(20%至80%) 下降时间(tF)(20%至80%) FCO传播延迟(tFCO) DCO传播延迟(tCPD)4 DCO至数据延迟(tDATA)4 DCO至FCO延迟(tFRAME)4 数据至数据偏斜(tDATA-MAX − tDATA-MIN) 唤醒时间(待机模式)，GAIN+ = 0.5 V 唤醒时间(省电模式) 流水线延迟 孔径 孔径不确定(抖动) LO生成 4LO频率 LO分频器RESET建立时间5 LO分频器RESET保持时间5 LO分频器RESET高电平脉冲宽度 温度 最小值 全 全 全 全 全 10 10 10 全 全 全 全 全 全 全 全 25°C 25°C 全 (tSAMPLE/2) + 1.5 最大值 单位 40 65 80 MHz MHz MHz ns ns (tSAMPLE/2) + 3.1 ns ps ps ns ns ps ps ps µs ms 时钟 周期 6.25 6.25 (tSAMPLE/2) + 1.5 (tSAMPLE/24) − 300 (tSAMPLE/24) − 300 25°C 全 全 全 全 典型值 (tSAMPLE/2) + 2.3 300 300 (tSAMPLE/2) + 2.3 tFCO + (tSAMPLE/24) (tSAMPLE/24) (tSAMPLE/24) ±100 2 1 8 (tSAMPLE/2) + 3.1 (tSAMPLE/24) + 300 (tSAMPLE/24) + 300 ±350 <1 4 5 5 20 1 如需了解完整的定义以及这些测试的实现方式，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 可通过SPI进行调整。 3 将器件焊接在FR-4材料上进行测量。 4 tSAMPLE/24基于位数的一半，因为延迟基于一半的占空比。 5 RESET沿至4LO上升沿。 2 Rev. 0 | Page 8 of 48 ps rms 40 MHz ns ns ns AD9276 ADC时序图 N–1 AIN N tEH CLK– tEL CLK+ tCPD DCO– DCO+ tFRAME tFCO FCO– FCO+ tPD MSB N–8 D10 N–8 D9 N–8 D8 N–8 D7 N–8 D6 N–8 D5 N–8 D4 N–8 D3 N–8 D2 N–8 D1 N–8 D0 N–8 MSB N–7 D10 N–7 DOUTx+ 08180-002 tDATA DOUTx– 图2.12位数据串行流(默认) N–1 AIN N tEH CLK– tEL CLK+ tCPD DCO– DCO+ tFRAME tFCO FCO– FCO+ tPD tDATA DOUTx– D0 N–8 D1 N–8 D2 N–8 D3 N–8 D4 N–8 D5 N–8 D6 N–8 D7 N–8 D8 N–8 D9 N–8 D10 N–8 LSB N–7 D0 N–7 08180-003 LSB N–8 DOUTx+ 图3.12位数据串行流，LSB优先 Rev. 0 | Page 9 of 48 AD9276 绝对最大额定值 表4. 参数 AVDD1至GND AVDD2至GND DRVDD至GND GND至GND AVDD2至AVDD1 AVDD1至DRVDD AVDD2至DRVDD 数字输出(DOUTx+, DOUTx−, DCO+, DCO−, FCO+, FCO−)至GND CLK+, CLK−, SDIO至GND LI-x, LO-x, LOSW-x至GND CWI−, CWI+, CWQ−, CWQ+至GND PDWN, STBY, SCLK, CSB至GND GAIN+, GAIN−, RESET, 4LO+, 4LO−, GPO0, GPO1, GPO2, GPO3至GND RBIAS, VREF至GND 工作温度范围(环境) 存储温度范围(环境) 最高结温 引脚温度(焊接，10秒) 额定值 −0.3 V至+2.0 V −0.3 V至+3.9 V −0.3 V至+2.0 V −0.3 V至+0.3 V −2.0 V至+3.9 V −2.0 V至+2.0 V −2.0 V至+3.9 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+3.9 V −0.3 V至+3.9 V −0.3 V至+2.0 V −0.3 V至+3.9 V −0.3 V至+2.0 V −40°C至+85°C −65°C至+150°C 150°C 300°C 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 热阻 表5. 气流速度(m/s) 0.0 1.0 2.5 1 θJA1 20.3 14.4 12.9 θJB θJC 7.6 4.7 单位 °C/W °C/W °C/W θJA 的测试条件为有实接地层的四层PCB(仿真)。裸露焊盘焊接到PCB。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 取适当的ESD防范措施，以避免器件性能下降或功 能丧失。 Rev. 0 | Page 10 of 48 AD9276 76 LOSW-D 77 LO-D 75 LI-D 74 LG-D AVDD2 3 73 AVDD2 AVDD1 4 72 AVDD1 71 LO-C 70 LOSW-C 69 LI-C 68 LG-C 67 AVDD2 AVDD1 10 66 AVDD1 LO-G 11 65 LO-B LOSW-G 12 64 LOSW-B LI-G 13 63 LI-B LG-G 14 62 LG-B AVDD2 15 61 AVDD2 AVDD1 16 60 AVDD1 LO-H 17 59 LO-A LOSW-H 18 58 LOSW-A LI-H 19 57 LI-A LG-H 20 56 LG-A AVDD2 21 55 AVDD2 AVDD1 22 54 AVDD1 CLK– 23 53 CSB CLK+ 24 52 SDIO AVDD1 25 51 SCLK EXPOSED PADDLE, PIN 0 (BOTTOM OF PACKAGE) LO-F 5 LOSW-F 6 LI-F 7 AD9276 LG-F 8 NOTES 1. THE EXPOSED PAD SHOULD BE TIED TO A QUIET ANALOG GROUND. 图4.引脚配置 表6.引脚功能描述 名称 GND LI-E LG-E AVDD2 说明 地。裸露焊盘应与低噪声模拟地相连。 E通道LNA模拟输入。 E通道LNA接地。 3.0 V模拟电源。 AVDD1 1.8 V模拟电源。 LO-F LOSW-F LI-F LG-F LO-G LOSW-G LI-G LG-G LO-H LOSW-H LI-H LG-H F通道LNA模拟反相输出。 F通道LNA模拟开关输出。 F通道LNA模拟输入。 F通道LNA接地。 G通道LNA模拟反相输出。 G通道LNA模拟开关输出。 G通道LNA模拟输入。 G通道LNA接地。 H通道LNA模拟反相输出。 H通道LNA模拟开关输出。 H通道LNA模拟输入。 H通道LNA接地。 Rev. 0 | Page 11 of 48 AVDD1 50 PDWN 49 STBY 48 DRVDD 47 DOUTA+ 46 DOUTA– 45 DOUTB+ 44 DOUTB– 43 DOUTC+ 42 DOUTC– 41 DOUTD+ 40 DOUTD– 39 FCO– 37 FCO+ 38 DCO– 35 DOUTE– 33 DOUTE+ 34 DOUTF+ 32 DOUTF– 31 DOUTG+ 30 DOUTG– 29 DOUTH+ 28 DRVDD 26 DOUTH– 27 DCO+ 36 TOP VIEW (Not to Scale) AVDD2 9 08180-004 78 GPO0 79 GPO1 81 GPO3 80 GPO2 82 RESET 84 4LO+ PIN 1 INDICATOR LI-E 1 LG-E 2 引脚编号 0, 96, 97, 98 1 2 3, 9, 15, 21, 55, 61, 67, 73, 85, 86, 91 4, 10, 16, 22, 25, 50, 54, 60, 66, 72 5 6 7 8 11 12 13 14 17 18 19 20 83 4LO– 86 AVDD2 85 AVDD2 87 GAIN– 88 GAIN+ 89 RBIAS 91 AVDD2 90 VREF 92 CWI– 93 CWI+ 95 CWQ+ 94 CWQ– 96 GND 97 GND 98 GND 99 LO-E 100 LOSW-E 引脚配置和功能描述 AD9276 引脚编号 23 24 26, 47 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 48 49 51 52 53 56 57 58 59 62 63 64 65 68 69 70 71 74 75 76 77 78 79 80 81 82 83 84 87 88 名称 CLK− CLK+ DRVDD DOUTH− DOUTH+ DOUTG− DOUTG+ DOUTF− DOUTF+ DOUTE− DOUTE+ DCO− DCO+ FCO− FCO+ DOUTD− DOUTD+ DOUTC− DOUTC+ DOUTB− DOUTB+ DOUTA− DOUTA+ STBY PDWN SCLK SDIO CSB LG-A LI-A LOSW-A LO-A LG-B LI-B LOSW-B LO-B LG-C LI-C LOSW-C LO-C LG-D LI-D LOSW-D LO-D GPO0 GPO1 GPO2 GPO3 RESET 4LO− 4LO+ GAIN− GAIN+ 说明 时钟输入(−)。 时钟输入(+)。 1.8 V数字输出驱动器电源。 ADC H数字输出(−)。 ADC H数字输出(+)。 ADC G数字输出(−)。 ADC G数字输出(+)。 ADC F数字输出(−)。 ADC F数字输出(+)。 ADC E数字输出(−)。 ADC E数字输出(+)。 数字时钟输出(−)。 数字时钟输出(+)。 数字帧时钟输出(−)。 数字帧时钟输出(+)。 ADC D数字输出(−)。 ADC D数字输出(+)。 ADC C数字输出(−)。 ADC C数字输出(+)。 ADC B数字输出(−)。 ADC B数字输出(+)。 ADC A数字输出(−)。 ADC A数字输出(+)。 待机关断。 完全关断。 串行时钟。 串行数据输入/输出。 片选信号。 A通道LNA接地。 A通道LNA模拟输入。 A通道LNA模拟开关输出。 A通道LNA模拟反相输出。 B通道LNA接地。 B通道LNA模拟输入。 B通道LNA模拟开关输出。 B通道LNA模拟反相输出。 C通道LNA接地。 C通道LNA模拟输入。 C通道LNA模拟开关输出。 C通道LNA模拟反相输出。 D通道LNA接地。 D通道LNA模拟输入。 D通道LNA模拟开关输出。 D通道LNA模拟反相输出。 通用开漏输出0。 通用开漏输出1。 通用开漏输出2。 通用开漏输出3。 重置为4LO 4分频计数器同步。 CW多普勒4LO输入(−)。 CW多普勒4LO输入(+)。 增益控制电压输入(−)。 增益控制电压输入(+)。 Rev. 0 | Page 12 of 48 AD9276 引脚编号 89 90 92 93 94 95 99 100 名称 RBIAS VREF CWI− CWI+ CWQ− CWQ+ LO-E LOSW-E 说明 用于设置ADC内核偏置电流的外部电阻。 基准电压输入/输出。 CW多普勒I输出(−)。 CW多普勒I输出(+)。 CW多普勒Q输出(−)。 CW多普勒Q输出(+)。 E通道LNA模拟反相输出。 E通道LNA模拟开关输出。 Rev. 0 | Page 13 of 48 AD9276 典型性能参数 TGC模式 fSAMPLE = 40 MSPS，fIN = 5 MHz，RS = 50 Ω，LNA增益 = 21.3 dB，LNA偏置 =高，PGA增益 = 27 dB，AAF LPF截止频率 = fSAMPLE/3，HPF截止频率= LPF截止频率/20.7（默认）。 2.0 25 PERCENTAGE OF UNITS (%) 1.5 GAIN ERROR (dB) 1.0 –40°C 0.5 +25°C 0 +85°C –0.5 –1.0 20 15 10 5 –1.5 0.6 0.8 1.0 GAIN+ (V) 1.2 1.4 1.6 0 GAIN ERROR (dB) 图8.增益误差直方图，GAIN+ = 1.44 V 25 25 20 20 PERCENTAGE OF UNITS (%) PERCENTAGE OF UNITS (%) 图5.三种温度下增益误差与GAIN+的关系 15 10 5 0 15 10 5 –1.25 –1.00 –0.75 –0.50 –0.25 08180-006 –1.0 –0.9 –0.8 –0.7 –0.6 –0.5 –0.4 –0.3 –0.2 –0.1 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 0 GAIN ERROR (dB) 08180-008 0.4 0 0.25 0.50 0.75 1.00 1.25 CHANNEL-TO-CHANNEL GAIN MATCHING (dB) 图6.增益误差直方图，GAIN+ = 0.16 V 08180-009 0.2 –1.0 –0.9 –0.8 –0.7 –0.6 –0.5 –0.4 –0.3 –0.2 –0.1 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 0 08180-005 –2.0 图9.增益匹配直方图，GAIN+ = 0.3 V 25 14 PERCENTAGE OF UNITS (%) 10 8 6 4 20 15 10 5 0 0 08180-007 GAIN ERROR (dB) –1.25 –1.00 –0.75 –0.50 –0.25 0 0.25 0.50 0.75 1.00 1.25 CHANNEL-TO-CHANNEL GAIN MATCHING (dB) 图7.增益误差直方图，GAIN+ = 0.8 V 图10.增益匹配直方图，GAIN+ = 1.3 V Rev. 0 | Page 14 of 48 08180-010 2 –1.0 –0.9 –0.8 –0.7 –0.6 –0.5 –0.4 –0.3 –0.2 –0.1 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 PERCENTAGE OF UNITS (%) 12 AD9276 500k –126 OUTPUT-REFERRED NOISE (dBFS/Hz) NUMBER OF HITS 400k 350k 300k 250k 200k 150k 100k –128 –132 –5 –4 –3 –2 –1 0 1 CODES 2 3 4 5 6 7 LNA GAIN = 15.6dB –136 –138 –140 08180-011 –6 LNA GAIN = 17.9dB –134 50k 0 –7 LNA GAIN = 21.3dB –130 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 GAIN+ (V) 图11.折合到输出端的噪声直方图，GAIN+ = 0.0 V 08180-014 450k 图14.短路，折合到输出端的噪声与GAIN+的关系 64 180k 160k SNR 62 60 120k SNR/SINAD (dBFS) NUMBER OF HITS 140k 100k 80k 60k 58 SINAD 56 54 40k –4 –3 –2 –1 0 1 CODES 2 3 4 5 6 7 50 0.4 08180-012 0 –7 –6 –5 0.5 0.6 0.7 0.8 1.2 1.3 1.4 1.5 1.6 图15.信噪比/信噪失真比与GAIN+的关系，AIN = -1.0 dBFS 图12.折合到输出端的噪声直方图，GAIN+ = 1.6 V 0 2.0 MODE III – 80MSPS 1.8 –5 1.6 1.4 AMPLITUDE (dBFS) LNA GAIN = 15.6dB 1.2 LNA GAIN = 17.9dB 1.0 0.8 LNA GAIN = 21.3dB 0.6 MODE II – 65MSPS –10 MODE I – 40MSPS –15 –20 0.4 0 1 2 3 4 5 6 7 FREQUENCY (MHz) 8 9 10 –25 0 5 10 15 20 25 FREQUENCY (MHz) 30 35 图16.抗混叠滤波器(AAF)通带响应， LPF截止频率= fSAMPLE /3(模式I和模式II)，fSAMPLE /4.5(模式III) 图13.短路，折合到输入的噪声与频率的关系， PGA增益 = 30 dB，GAIN+ = 1.6 V Rev. 0 | Page 15 of 48 40 08180-016 0.2 08180-013 INPUT-REFERRED NOISE (nV/ Hz) 0.9 1.0 1.1 GAIN+ (V) 08180-015 52 20k 0 –10 –20 –30 –40 GAIN+ = 0.4V –50 –60 GAIN+ = 1.6V –70 GAIN+ = 1.0V –80 0 2 4 6 8 10 12 INPUT FREQUENCY (MHz) 14 16 –40 –80 GAIN+ = 0.8V –100 –120 –40 –35 0 0 –10 –10 –25 –20 –15 –10 ADC OUTPUT LEVEL (dBFS) –5 0 fIN2 = fIN1 + 0.01MHz fIN1 = –1dBFS, fIN2 = –21dBFS –20 –20 –30 IMD3 (dBFS) –30 GAIN+ = 0.4V –40 GAIN+ = 1.6V –50 –40 –50 8MHz –60 –60 2.3MHz 5MHz –70 –70 –80 GAIN+ = 1.0V 0 2 4 6 8 10 12 INPUT FREQUENCY (MHz) 14 16 –90 0.4 0.6 图18.三次谐波失真与频率的关系，AIN = −1.0 dBFS 0.8 1.0 GAIN+ (V) 1.2 1.4 1.6 图21.IMD3与GAIN+的关系 0 0 fIN1 = 5.00MHz, fIN2 = 5.01MHz FUND2 LEVEL = FUND1 LEVEL – 20dB –20 –40 –40 IMD3 (dBFS) –20 GAIN+ = 0.8V –60 GAIN+ = 0V –60 GAIN+ = 0V GAIN+ = 1.6V –80 –80 GAIN+ = 1.6V –100 –100 –120 –50 –40 –30 –20 ADC OUTPUT LEVEL (dBFS) –10 0 图19.二次谐波失真与ADC输出电平的关系 –120 –40 –35 –30 –25 –20 –15 –10 AMPLITUDE LEVEL (dBFS) 图22.IMD3与幅度水平的关系 Rev. 0 | Page 16 of 48 –5 0 08180-023 GAIN+ = 0.8V 08180-020 SECOND-ORDER HARMONIC DISTORTION (dBFS) –30 图20.三次谐波失真与ADC输出电平的关系 08180-019 THIRD-ORDER HARMONIC DISTORTION (dBFS) 图17.二次谐波失真与频率的关系，AIN = −1.0 dBFS –80 GAIN+ = 1.6V GAIN+ = 0V –60 08180-022 –90 –20 08180-021 THIRD-ORDER HARMONIC DISTORTION (dBFS) 0 08180-018 SECOND-ORDER HARMONIC DISTORTION (dBFS) AD9276 AD9276 CW多普勒模式 fRF = 2.5 MHz at −3 dBFS，f4LO = 10 MHz，RS = 50 Ω，LNA增益= 21.3 dB，LNA偏置=高，使能所有CW通道，相位旋转0°。 175 1.0 0.8 DYNAMIC RANGE (dBFS/ Hz) 170 0.6 0.4 0.2 0 –0.2 –0.4 –0.6 –0.8 CH A + B + C + D + E + F + G + H CH A + B + C + D 165 CH A + B CH A 160 155 150 –1.2 100 1k 10k BASEBAND FREQUENCY (Hz) 145 0 图23.正交相位误差与基带频率的关系 图26.小信号动态范围 0.10 12 0.08 10 0.06 NOISE FIGURE (dB) 0.04 0.02 0 –0.02 –0.04 –0.06 8 6 4 2 –0.10 100 1k 10k BASEBAND FREQUENCY (Hz) 0 0 图24.正交幅度不平衡与基带频率的关系 1000 2000 3000 4000 5000 6000 7000 8000 9000 10,000 BASEBAND FREQUENCY (Hz) 08180-077 –0.08 08180-074 QUADRATURE AMPLITUDE IMBALANCE (dB) 1000 2000 3000 4000 5000 6000 7000 8000 9000 10,000 BASEBAND FREQUENCY (Hz) 08180-076 –1.0 08180-073 QUADRATURE PHASE ERROR (Degrees) 1.2 图27.噪声系数与基带频率的关系 140 130 OUTPUT-REFERRED SNR (dBc/ Hz) 144 146 148 150 152 154 156 1kHz OFFSET 158 160 5kHz OFFSET 162 135 140 145 150 155 160 166 –20 –18 –16 –14 –12 –10 –8 –6 INPUT LEVEL (dBFS) –4 –2 0 165 0 1000 2000 3000 4000 5000 6000 7000 8000 9000 10,000 BASEBAND FREQUENCY (Hz) 图28.折合到输出端信噪比与基带频率的关系 图25.折合到输出端信噪比与输入电平的关系 Rev. 0 | Page 17 of 48 08180-078 164 08180-075 OUTPUT-REFERRED SNR (dBc/ Hz) 142 AD9276 170 166 LNA GAIN = 15.6dB 164 LNA GAIN = 17.9dB 162 LNA GAIN = 21.3dB 160 158 156 154 1 2 3 4 5 RF FREQUENCY (MHz) 6 7 8 9 10 08180-079 DYNAMIC RANGE (dB) 168 图29.小信号动态范围与RF频率的关系 Rev. 0 | Page 18 of 48 AD9276 等效电路 图30.等效LNA输入电路 图34.等效SDIO输入电路 图31.等效LNA输出电路 图35.等效数字输出电路 图32.等效时钟输入电路 图36.等效SCLK、PDWN或STBY输入电路 图33.等效4LO输入电路 图37.等效RESET输入电路 Rev. 0 | Page 19 of 48 AD9276 AVDD1 70kΩ 50Ω GAIN+ 08180-033 08180-035 350Ω CSB AVDD2 AVDD1 图38.等效CSB输入电路 图41.等效GAIN+输入电路 0.8V AVDD2 VREF 70kΩ 08180-036 08180-034 6kΩ 50Ω GAIN– 图42.等效GAIN-输入电路 图39.等效VREF电路 AVDD2 08180-037 图43.等效CWI±、CWQ±输出电路 08180-032 AVDD2 图40.等效RBIAS电路 GPOx 10Ω 08180-038 RBIAS CWx+, CWx– 100Ω 图44.等效GPOx输出电路 Rev. 0 | Page 20 of 48 AD9276 工作原理 超声 大多数现代超声设备使用数字波束形成技术。信号经TGC AD9276主要应用于医用超声领域。图45所示为超声系统的 放大器后立即转换至数字格式，然后完成数字波束形成。 简化功能框图。超声系统的重要功能是为生理信号衰减进 12位ADC采样速率最高达80 MSPS，可同时满足通用型和高 行时间增益控制(TGC)补偿。因为超声信号的衰减与距离 端系统的要求。 (时间)呈指数关系，因此线性dB可变增益放大器为最佳解 对于低端和便携式超声设备而言，节省电力和低成本是两 决方案。 个重要考虑因素，AD9276的设计就能够满足这些要求。 超声信号链的主要要求有超低噪声、有源输入匹配、快速 有关超声波系统的其他信息，请参考“影响超声系统前端 过载恢复、低功耗以及ADC差分驱动。由于超声设备使用 器件选择的考量因素”(《模拟对话》第36卷第3期，2002年 波束形成技术，要求大量二进制加权通道(例如，32至 5-7月)以及“AD9271-便携式超声设备的革命性解决方案” 512)，所以在可能的最低噪声下实现最低功耗至关重要。 (《模拟对话》第41卷第7期，2007年7月)。 Tx HV AMPLIFIERS BEAMFORMER CENTRAL CONTROL Tx BEAMFORMER MULTICHANNELS TRANSDUCER ARRAY 128, 256, ETC., ELEMENTS BIDIRECTIONAL CABLE T/R SWITCHES LNA ADC VGA AAF CW (ANALOG) BEAMFORMER AUDIO OUTPUT 图45.简化超声系统功能框图 Rev. 0 | Page 21 of 48 SPECTRAL DOPPLER PROCESSING MODE Rx BEAMFORMER (B AND F MODES) IMAGE AND MOTION PROCESSING (B MODE) COLOR DOPPLER (PW) PROCESSING (F MODE) DISPLAY 08180-039 HV MUX/ DEMUX AD9276 4 4LO– 4LO+ LO GENERATION RESET RFB1 LO-x RFB2 LOSW-x T/R SWITCH C S CWQ+ CWQ– LI-x LG-x CSH CLG CWI+ CWI– LNA 15.6dB, 17.9dB, 21.3dB TRANSDUCER ATTENUATOR –42dB TO 0dB POST AMP PIPELINE ADC AAF DOUTx+ SERIAL LVDS DOUTx– 21dB, 24dB, 27dB, 30dB GAIN INTERPOLATOR X-AMP VGA GAIN– 08180-040 GAIN+ 图46.单通道简化功能框图 CFB 通道概述 VO+ 每个通道都包括TGC信号路径和CW多普勒信号路径。 LNA为两个信号路径提供用户可调的输入阻抗端接。CW RFB1 RFB2 VO– 多普勒路径包括一个I/Q解调器。TGC路径包括一个差分 LOSW-x X-AMP® VGA、一个抗混叠滤波器和一个ADC。图46所示为 LO-x 带外部元件的简化功能框图。 VCM T/R SWITCH 信号路径为全差分路径，能够实现最大信号摆幅，并减少 偶数阶失真；不过，LNA为单端信号源驱动。 LI-x CS LNA，可将随后的VGA噪声分配降至最低。在需要输入阻 TRANSDUCER 抗匹配应用中，有源阻抗控制使噪声性能最佳。 08180-041 良好的噪声性能依赖于信号链始端的具有超低噪声的 LG-x CLG CSH 低噪声放大器(LNA) VCM 图47.LNA原理示意图 LNA的原理示意图见图47。LI-x容性耦合到信号源。片上 偏置电压发生器产生约0.9 V的直流输入偏置电压，将输出 共模电平集中在1.5 V(二分之一AVDD2)。电容CLG的值与输 入耦合电容CS的值相同，与LG-x引脚相连并接地。 强烈建议通过LG-x引脚构成开尔文连接，连接至输入端或 探头接地。简单地将LG-x引脚在器件附近接地，会导致不 同地的电位差通过LNA放大。通常会产生一个直流偏移电 压，该电压值随不同通道和器件而异，具体取决于应用和 LNA支持高达4.4 V p-p差分输出电压，与1.5V的共模电压正 负偏移了±1.1 V。LNA差分增益可设定饱和前的最大输入信 号。可通过SPI设置三个增益中的其中之一。增益设置为 15.6 dB、17.9 dB和21.3时，对应的满量程输入分别为733 mV p-p、 550 mV p-p和367 mV p-p。过载保护可确保从大输入电压状 态下快速恢复。因为输入端都容性耦合至电源电压一半左 右的偏置电压，所以无需与ESD保护交互，便可处理大的 输入电压。 PCB的布局。 Rev. 0 | Page 22 of 48 AD9276 借助低值反馈电阻和输出级的电流驱动能力，LNA可以实 LNA带宽(BW)大于100 MHz。最终，LNA的带宽会限制合 现0.75 nV/√Hz的低折合到输入端噪声电压(增益为21.3 dB)。 成RIN的精度。若RIN = RS，最高约200 Ω，那么最佳匹配介 所需功耗仅27 mA/通带(80 mW)。片上电阻匹配产生精确的 于100 kHz与10 MHz之间，此时，频率下限由交流耦合电 单端增益，这对准确阻抗控制很关键。由于采用全差动拓 容的大小确定，上限由LNA BW确定。此外，输入电容和RS 扑和负反馈，失真减至最低。低二阶谐波失真在二次谐波 限制了更高频的BW。图48显示了各种RFB值时RIN与频率的 超声成像应用中尤其重要。差分信号使得每个输出端的摆 关系。 幅变小，从而进一步降低三阶谐波失真。 有源阻抗匹配 LNA内置单端电压增益放大器，具有差分输出端，外部可 提供负输出端。例如，固定增益为8× (17.9 dB)时，在负输 出引脚LO-x和正输入引脚LI-x间连接反馈电阻，形成有源 输入端。通过这种众所周知技术可以在单一系统中连接多 个探头阻抗。输入电阻如公式1所示。 其中： A/2为单端增益或LI-x输入端至LO-x输出端的增益。 图48.各种RFB 值时RIN 与频率的关系 (同时显示RS 和CSH 的影响) RFB是RFB1和RFB2的组合阻抗(参见图47)。 因为放大器的输入端至差分输出端具有8倍增益，所以必 应当注意，在RIN最低值(50 Ω)时，RIN峰值会出现在频率大 须注意，A/2是LI-x引脚至LO-x引脚的增益，比放大器的增 于10 MHz时。这是因为LNA BW滚降的关系，如前文所述。 益小6 dB，即11.9 dB(4倍)。一个15 kΩ的内部偏置电阻与 LI-x引脚相连的源电阻并联减小了输入电阻值，LG-x引脚 交流接地。等式2用来计算得出特定RIN所需要的RFB，即便 是较大RIN值。 但RIN值较大时，在LNA到达峰值前，寄生电容开始滚降信 号BW。CSH进一步降低了匹配度；因此，CSH不应用于RIN 值大于100 Ω的情形中。表7列出了根据RIN的情况RFB和CSH 的推荐值。 CFB需要与RFB串联，因为LO-x引脚和LI-x引脚的直流电平 例如，要将RIN设为200 Ω，RFB的值必须为1000 Ω。如果用简 化式(公式2)计算RIN，则该值为188 Ω，结果，增益误差小于 0.6 dB。一些因素，诸如存在动态源电阻，可能会更明显地 影响绝对增益精度。高频率下，必须考虑LNA的输入电 容。用户必须确定匹配精度水平并相应调整RFB。 不相等。 表7.有源端接外部元件值 LNA增益 (dB) 15.6 17.9 21.3 15.6 17.9 21.3 15.6 17.9 21.3 Rev. 0 | Page 23 of 48 RIN (Ω) 50 50 50 100 100 100 200 200 200 RFB (Ω) 200 250 350 400 500 700 800 1000 1400 最小值 CSH (pF) 90 70 50 30 20 10 不适用 不适用 不适用 带宽(MHz) 57 69 88 57 69 88 72 72 72 AD9276 LNA噪声 图50所示为相应的噪声系数性能。LNA增益为21.3 dB时， 短路噪声电压(折合到输入端噪声)是系统性能的一个重要限 输入阻抗被RS扫描以保持每个点的匹配。50 Ω源阻抗在阻性 制因素。增益为21.3 dB时，LNA的短路噪声电压为0.75 nV/√Hz， 端接、有源端接和无端接配置时的噪声系数分别为7.3 dB、 包括VGA后置放大器增益为27 dB时的VGA噪声。这些测量 4.2 dB和2.8 dB。200 Ω源阻抗的噪声系数分别为4.5 dB、1.7 dB 值在无反馈电阻情况下测定，为计算不同配置的输入噪声 和1.0 dB。 和噪声系数性能提供了基础。如图49所示。 图51显示各种R IN值时RS相关噪声系数，有助于顺利完成 LI-x 设计。 12.0 + VOUT 10.5 – 9.0 RS LI-x NOISE FIGURE (dB) RESISTIVE TERMINATION RIN + RS VOUT – IN RS LI-x 6.0 4.5 3.0 ACTIVE IMPEDANCE MATCH RFB R + VOUT 0 08180-043 RFB 1 + A/2 ACTIVE TERMINATION UNTERMINATED 1.5 – RIN = RESISTIVE TERMINATION 7.5 10 100 RS (Ω) 1k 08180-044 RS UNTERMINATED RIN 图50.阻性端接、有源端接匹配和无端接输入时的 噪声系数和RS 的关系，VGAIN = 0.8 V 图49.输入配置 8 述配置，VGA折合到输入端的噪声电压为3.8 nV/√Hz。无端 7 接(RFB = ∞)运行达到了最低等效输入噪声和噪声系数。图51 6 噪声比源噪声大；RS较高时，是因为噪声源于RFB。当RS与 RIN匹配时，噪声系数最低。 输入阻抗匹配主要是为了提高系统的瞬态响应。采用阻性 RIN = 50Ω RIN = 75Ω RIN = 100Ω RIN = 200Ω UNTERMINATED 5 4 3 端接时，因为匹配电阻的热噪声，以及LNA输入电压噪声 2 发生器的贡献增加，输入噪声增大。不过，采用有源阻抗 1 匹配时，两者的贡献比阻性端接时小1/(1 + LNA增益)。 0 10 100 RS (Ω) 图51.各种RIN 固定值、有源端接匹配输入、 VGAIN = 0.8 V时噪声系数和RS 的关系 Rev. 0 | Page 24 of 48 1k 08180-045 显示噪声系数与源电阻上升的关系，RS较低时，LNA电压 NOISE FIGURE (dB) 图50和51显示噪声系数与RS关系的仿真结果。其中使用上 AD9276 输入过驱 CW多普勒操作 在超声系统中，出色的过载表现是非常重要的。LNA和 AD9276每个通道都有一个I/Q解调器。每个解调器具有一 VGA都内置过驱保护，能在过载事件后快速恢复。 个单独的可编程移相器。I/Q解调器是医疗超声领域相控 阵波束形成应用的理想选择。每个通道都可以通过SPI端 输入过载保护 跟任何放大器一样，如果应用易受到高瞬态电压的影响， 强烈推荐在输入端前进行电压钳位。 口选择16延迟状态(360°/16或22.5°/步进)。该器件的RESET 输入端用来同步每个通道的LO分频器。如果使用多个 AD9276，共有跨阵列RESET可确保所有通道相位同步。在 图52所示为简化的超声传感器接口。普通的传感器元件具 AD9276内部，通道I和Q的输出电流进行求和。如果使用 有发射与接收超声能量双重功能。在发射阶段，将向陶瓷 多个AD9276，每个AD9276都能进行I和Q输出电流求和， 基元施加高压脉冲。典型发射/接收(T/R)开关由四个采用 并使用外部跨导放大器转换为电压。 桥式配置的高压二极管组成。尽管理想状态下，二极管会 阻止来自灵敏接收机输入端的发射脉冲，但二极管特性并 不完美，所以LI-x输入端的泄漏瞬态可能会有问题。 正交产生 内部0°和90° LO数字相位都由4分频逻辑电路产生。分频器 支持直流耦合输入，本身为宽带；最高LO频率只能通过开 由于超声系统是一种脉冲系统，传播时间用于确定深度， 因此从输入过载中快速恢复的功能是至关重要的。前置放 大器和VGA会出现过载情况。紧接着发射脉冲后，典型 VGA增益较低，LNA受到T/R开关泄漏过载的影响。随着 关速度来限制。正交LO信号的占空比本身为50％，不受外 部连接4LO输入不对称的影响。此外，利用分频器以满足 4LO信号对产生内部LO信号的最终触发器重新计时，从而 最大限度地减少分频电路引入的噪声。 增益的增加，因为近场和声学高密度材料(如骨)造成的强 为了获得最佳性能，4LO输入为差分驱动，同AD9276评估 回波可能会引起VGA发生过载。 图52显示外部过载保护方案。应在交流耦合电容前放置一 对背靠背信号二极管。注意，所有二极管都容易出现一定 板。每个引脚上的共模电压约为1.2 V，标称电源电压3 V。 重要的是，要获得CW信号链的最佳性能，须确保LO源有非 常低的相位噪声(抖动)、快速压摆率以及充足的输入电平。 量的散粒噪声。许多类型的二极管可用于实现所需的噪声 性能。图52所示的配置中往往会增加2 nV/√Hz折合到输入端 噪声。根据不同的应用，降低5 kΩ的电阻和增加2 kΩ的电 波束形成应用需要精确的通道间相位关系，实现多通道之 间的一致性。不同AD9276在数个阵列使用时，采用RESET 阻可能会改善噪声分布。如图52所示，增加了二极管后， 引脚同步LO分频电路。多个AD9276通电后，RESET引脚将 ±0.5 V或更低的钳位电平显著提高了系统的过载性能。 分频器复位到已知状态。使用一个以上AD9276时，只能通 过RESET引脚上的同一脉冲实现精确的通道间相位匹配。 +5V Tx DRIVER 5kΩ HV 10nF AD9276 LNA –5V 10nF 08180-046 5kΩ TRANSDUCER 2kΩ 图52.输入过载保护 Rev. 0 | Page 25 of 48 AD9276 I/Q解调器和移相器 动态范围和噪声 I/Q解调器由多个双平衡无源混频器组成。RF输入信号通 图53为AD9276所有8个通道的互连框图。如图所示，通过 过跨导级转换成电流，跨导级具有最大差分输入信号处理 线“或”技术连接输出端，可轻松将更多通道添加到求和通 能力，与LNA输出满量程相匹配。这些电流然后注入混频 道中(AD8021用作求和放大器时最多达32个)。在波束形成 器，混频器将其转换为基带电流(RF − LO)和两倍射频电流 应用中，多个接收通道的I和Q输出端被求和。该系统的动 (RF + LO)。根据SPI锁存器中的编程设置码(见表8)，信号 态范围增加比例为10 log10(N)，其中N指通道数(假设为随机 发生相移。整体电路具有相移功能。表8第1栏所列的相移 无关噪声)。图53的8通道示例中，噪声增加了9 dB，而信号 定义为基带I或Q输出通道之间的相移。例如，向AD9276 变为四倍(18 dB)，总的信噪比改善值为(18 − 9) = 9 dB。 的两个RF输入端施加同一信号时，基带输出同相，以便生 CW信号路径折合到输出端的噪声取决于LNA增益、外部 成匹配的相位编码。但是，如果通道1的相位编码是0000， 通道2的是0001，那么通道2的输出领先通道1的输出22.5°。 表8.通道间相移的相位选择码 Φ移位 0° 22.5° 45° 67.5° 90° 112.5° 135° 157.5° 180° 202.5° 225° 247.5° 270° 292.5° 315° 337.5° I/Q解调相位 (SPI寄存器0x2D [3:0]) 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 求和放大器的选择、和RFILT值。要确定折合到输出端的噪 声，必须知道有源低通滤波器(LPF)的值RFILT和CFILT，如图 53所示。对于单个通道的典型滤波器值，RFILT为2 kΩ，CFILT 为0.8 nF；这些值可以实现一个100 kHz的单极LPF。在八个 通道合成的情况下，RFILT和CFILT为250Ω和6.4nF。 如果RF和LO偏移10 kHz，那么解调信号为10 kHz并通过LPF。 从RF输入端到AD8021输出端的单通道混合增益(例如， I1´、Q1´)近似为LNA增益，其中RFILT和CFILT分别为2 kΩ和 0.8 nF。 增加滤波器电阻，同时保持截止频率，即可提高该增益。 限制增益幅度的因素是输出摆幅，以及根据I-V转换器而 选定的运算放大器(在此例中是AD8021)的驱动能力。任何 放大器的驱动能力都有限，所以可以将有限多个通道进行 求和。通道求和范围与放大器的电流驱动能力直接相关， 该放大器用来实现有源低通滤波器和电流-电压转换器。使 用AD8021时，最多支持AD9276的32个通道；也就是说， 四个AD9276(4 × 8 = 32个通道)可以用一个AD8021求和。 Rev. 0 | Page 26 of 48 AD9276 CFILT OTHER RFILT AD9276s CWI+ AD8021 CHANNEL A 1.5V LNA 1.5V I 18-BIT ADC Q 18-BIT ADC AD8021 CWI– RFILT CFILT CFILT RFILT CWQ+ AD8021 1.5V CHANNEL H 1.5V LNA CWQ– AD8021 RFILT CFILT 4 08180-047 4LO– 4LO+ RESET LO GENERATION 图53.CW模式下I/Q输出端的典型连接接口 相位补偿和模拟波束形成 在集成多普勒功能的传统模拟波束形成器中，每通道有一 波束形成在医疗超声中定义为对多基元超声传感器在不同 个V-I转换器和交叉点开关，然后接无源延时线作为组合 时间接收的同源信号进行相位对准并求和。波束形成有两 相移器和求和电路。系统通过延时线以载波频率(RF)运 个功能：指定传感器发射方向，提高其增益；确定人体内 行，各个通道的信号通过延时线求和，然后合并信号由 的焦点，即产生回波的位置。AD9276 I/Q解调器的主要应 I/Q解调器下变频。解调器的动态范围会限制可实现的动 用在超声CW多普勒模拟波束形成电路中。 态范围。 现代医学应用超声设备采用多通道接收器实现波束形成。 由此产生的I和Q信号经过滤波，然后通过两个高分辨率 典型CW多普勒阵列最多达64个接收通道，这些通道经相 模数转换器采样。采样信号经过处理，可提取多普勒相 移并求和用于提取相干信息。使用多个接收器时，可对来 关信息。 自每个通道的所需信号求和而产生一个大信号（增加N 倍，N为通道数），噪声以通道数的平方根数增加。这种 技术提高了设备的信噪比性能。波束形成器设计的关键要 素是时域输入信号的对齐方法以及将个别信号求和为复合 整体的方法。 或者，射频信号在每个通道上分别进行下变频处理，并对 下变频信号进行相移，然后合并所有通道。因为波束形成 在解调之后使动态范围扩展，所以解调器的动态范围对输 出动态范围的影响不大。AD9276就是采用这种架构。每个 通道上的I/Q解调器进行下变频，求和的电流输出与延迟 线方法相同。经I-V转换后的滤波器和ADC也类似。 Rev. 0 | Page 27 of 48 AD9276 在CW多普勒操作中，AD9276集LNA、相移器、变频器和 RESET机制也可以用于测量RF输入到输出的非混合增益。 I/Q解调器于一体，并直接产生基带信号。图54是简化 高电平有效RESET脉冲的上升沿任何时间都可能发生；然 图，显示的是四个通道的情况。超声波由超声探头里的4 而，其持续时间最少应≥ 20 ns。当RESET脉冲由高向低转 个传感器元件(TE1-TE4)接收，并产生信号E1-E4。此例 变，LO分频器在4LO时钟的下一个上升沿重新激活。为了 中，TE1的相位以45°领先TE2的相位。 保证多个AD9276同步运行，在4LO时钟下一个上升沿之 前，RESET脉冲必须在所有器件上拉低。 实际应用中，相位差取决于基元间距、波长(λ)、波速、入 射角以及其他因素。图54中，信号E1-E4由低噪声放大器 因此，在4LO时钟的下降沿，最好是拉低RESET脉冲；最 放大。为达到最佳信噪比性能，LNA输出直接应用于解调 起码，tSETUP应该≥ 5 ns。RESET 脉冲的最佳时序设置是：在 器输入。要对E1-E4信号求和，将通道2的相位编码设置为 4LO下降沿拉高，然后在4LO下降沿拉低；这样即使4LO频 0010， 使 E2相 对 于 E1移 相 45°， E3移 相 90°( 相 位 编 码 为 率为32 MHz(内部LO：8 MHz)时，建立时间也有15 ns。 0100)；以及E4移相135°(相位编码为0110)。AD9276输出端 使用以下程序来检查多个AD9276的同步情况： 的相位对准电流信号在I - V转换器中求和，为合并的输出信 1. 通过在串行接口设置适当的通道使能位，每个AD9276 号提供四个通道的动态范围改善(理论值6 dB)。 至少激活一个通道(见表18，寄存器0x2D，第4位)。 2. 以相同的逻辑状态设置所有AD9276通道的相位编码， CW应用信息 例如0000。 在使用多个AD9276时，RESET引脚用于同步LO分频器。 3. 所有设备应用相同的测试信号，以便在基带输出端产生 因为由同一内部LO驱动，任何AD9276中的通道本质上是 正弦波，用来测量每个器件的每个通道输出。 同步的。然而，使用多个AD9276时，其分频器可能在不同 相位状态唤醒。RESET引脚的功能是对多个AD9276的所有 4. 向所有AD9276施加RESET脉冲。 LO信号进行相位对准。 5. 由于所有AD9276的相位编码都应相同，多个器件的合 并信号应比单个通道大N倍。如果合并后的信号比单个 相对于其他AD9276，每个AD9276的4LO分频器开始可以 通道信号的N倍小，那么单个AD9276的一个或更多LO 为四种状态之一：相对于其他AD9276 0°、90°、180°和270°。 每个AD9276 相位出错。 LO分频器内部产生的I/Q信号始终彼此呈90° 角，但上电时，同一阵列使用的多个AD9276的分频器之间 可能发生相移。 PHASE BIT SETTINGS LNA CH 1 PHASE SET FOR 135° LAG LNA CH 2 PHASE SET FOR 90° LAG LNA CH 3 PHASE SET FOR 45° LAG LNA CH 4 PHASE SET FOR 0° LAG 0° E2 4 US WAVES ARE DELAYED 45° EACH WITH RESPECT TO EACH OTHER 45° 90° E3 135° E4 图54.简化的AD9276移相器示例 Rev. 0 | Page 28 of 48 S1 THROUGH S4 ARE NOW IN PHASE S1 S2 SUMMED OUTPUT S1 + S2 + S3 + S4 S3 S4 08180-048 TRANSDUCER ELEMENTS TE1 THROUGH TE4 CONVERT US TO ELECTRICAL SIGNALS E1 AD9276 TGC操作 TGC路径的线性dB增益(法则一致性)范围为42 dB。增益控 TGC信号路径为全差动路径，能够实现最大信号摆幅，并 制接口的斜度为28.5 dB/V，增益控制范围为−0.8 V至+0.8 V。 减少偶数阶失真；不过，LNA为单端信号源驱动。增益值 公式3是差分电压VGAIN的表达式，公式4是通道增益的表 以单端LNA输入至差分ADC输入为基准。图55显示满足最 达式。 高和最低增益要求的简单测试。 VGAIN (V) = (GAIN+) – (GAIN−) (3) 所需最高增益由下式确定： 增益 (dB) = 28.5 dB/V × VGAIN + ICPT (4) (ADC噪底/LNA输入噪底) + 裕量 = 20 log(224/3.9) + 11 dB = 46 dB 其中，ICPT是TGC增益截点。 默认状态下，LNA的增益为21.3 dB(12×)；如果GAIN+引脚 所需最低增益由下式确定： 电压为0 V，GAIN−引脚电压为0.8 V，则VGA后置放大器的 (ADC输入FS/LNA输入FS) + 裕量 = 20 log(2/0.55) − 10 dB = 3 dB 增益为24 dB(42 dB衰减)。因此，如果LNA输入不匹配时， 因此，12位40 MSPS ADC(带宽15 MHz，增益42 dB)应能满 通过TGC路径的总增益(或ICPT)达到3.6 dB，或如果LNA匹 足如今大多数超声系统所需的动态范围。 配至50 Ω(RFB = 350 Ω)，总增益为−2.4 dB。但如果GAIN+引 系统增益分配如表9所列。 脚的电压为1.6 V，GAIN-引脚的电压为0.8 V(0 dB衰减)，则 表9.通道增益分配 径的总增益达到45 dB，或LNA输入匹配，则总增益为39 dB。 标称增益(dB) 15.6/17.9/21.3 −42至0 21/24/27/30 0 0 每个LNA输出端都直流耦合至VGA输入端。VGA内置增益 范围为−42 dB至0 dB的衰减器，后接增益为21 dB/24 dB/27 dB /30 dB的放大器。X-AMP增益内插法会形成低增益误差和均 衡带宽，且差分信号路径将失真降至最低。 ADC FULL SCALE (2V p-p) ~10dB MARGIN MINIMUM GAIN LNA FULL SCALE (0.55V p-p SINGLE-ENDED) 70dB ADC 94dB >11dB MARGIN ADC NOISE FLOOR (224µV rms) LNA MAXIMUM GAIN LNA INPUT-REFERRED NOISE FLOOR (3.9µV rms) @ AAF BW = 15MHz LNA + VGA NOISE = 1.0nV/ Hz VGA GAIN RANGE > 42dB MAX CHANNEL GAIN > 48dB 图55.12位40 MSPS ADC的TGC操作增益要求 Rev. 0 | Page 29 of 48 08180-049 部分 LNA 衰减器 VGA放大器 滤波器 ADC VGA增益为24 dB。此时，若LNA输入不匹配，通过TGC路 AD9276 表10.敏感度和动态范围间的权衡考量1, 2, 3 LNA VGA 增益 通道 典型输出动态范围(dB) (V/V) 6 (dB) 15.6 满量程 输入(V p-p) 0.733 输入噪声 (nV/√Hz) 0.98 8 17.9 0.550 0.86 12 21.3 0.367 0.75 后置放大器增益(dB) 21 24 27 30 21 24 27 30 21 24 27 30 GAIN+ = 0 V 4 67.5 66.4 64.6 62.5 67.5 66.4 64.6 62.5 67.5 66.4 64.6 62.5 GAIN+ = 1.6 V 5 65.1 63.0 60.6 57.9 64.5 62.3 59.8 57.1 63.3 60.9 58.2 55.4 GAIN+ = 1.6 V (nV/√Hz) 时折合到输入端的噪声6 1.395 1.286 1.227 1.197 1.149 1.071 1.030 1.009 0.910 0.865 0.842 0.830 LNA：输出满量程= 4.4 V p-p差分。 滤波器：损耗≈ 1 dB，NBW = 13.3 MHz，GAIN− = 0.8 V。 3 ADC：40 MSPS，70 dB SNR，2 V p-p满量程输入。 4 最小VGA增益(VGA为主的)时的输出动态范围。 5 最大VGA增益(LNA为主的)时的输出动态范围。 6 最大VGA增益时的通道噪声。 1 2 表10显示相对于各种LNA和VGA增益设置，能实现的敏感 量程设置值。同样，VGA也有四个后置放大器增益设置可 度和动态范围间的权衡考量。 通过SPI实现。GAIN±引脚电压确定放大器(LNA或VGA)饱 例如，当VGA设定为最小增益电压时，TGC路径主要是 VGA噪声，可实现最大输出信噪比。但随着后置放大器增 和的先后顺序。最大信号输入电平与GAIN±引脚电压成函 数关系，为SPI可选增益选项，如图56至58所示。 0.9 益选项的增加，折合到输入端的噪声随之降低，信噪比性 0.8 声，折合到输入端的噪声达到最低，但输出信噪比性能也 下降。TGC (LNA + VGC)增益越高，输出信噪比就越低。 随着后置放大器增益增加，折合到输入端的噪声也降低。 低增益时，VGA应限制系统噪声性能(信噪比)；高增益 时，噪声取决于噪声源和LNA。最大电压摆幅则受ADC满 量程输入电压峰峰值(2 V p-p)的限制。 0.7 0.6 范 围 值 取 决 于 每 个 功 能 框 的 增 益 设 置 ， 以 及 GAIN+与 GAIN-引脚电压。LNA有三个范围值，即通过SPI实现的满 Rev. 0 | Page 30 of 48 PGA GAIN = 24dB 0.4 0.3 0.2 0.1 PGA GAIN = 27dB 0 TGC路径的每个部分中，LNA和VGA的满量程范围不同。 PGA GAIN = 21dB 0.5 PGA GAIN = 30dB 0 0.2 0.4 0.6 0.8 1.0 GAIN+ (V) 1.2 1.4 图56.LNA(15.6dB增益设置)/VGA满量程范围 1.6 08180-050 如果VGA设定为最大增益电压时，TGC路径主要是LNA噪 INPUT FULL SCALE (V p-p) 能也下降。 AD9276 0.6 VGA的输入为14级差分电阻梯，每抽头3.5 dB。由此产生的 总增益范围是42 dB，在端点损失范围之内。每侧的有效输 INPUT FULL SCALE (V p-p) 0.5 入电阻标称值为180 Ω，总差分电阻为360 Ω。电阻梯由LNA PGA GAIN = 21dB 的全差分输入信号驱动。LNA输出为直流耦合，避免使用 0.4 PGA GAIN = 24dB 外部耦合电容。衰减器和VGA的共模电压受控于放大器， 0.3 该放大器采用从LNA中获得的相同中间电源，允许LNA直 流耦合至VGA，不会于共模差异而产生较大的失调。但 0.2 是，随着增益的增加，LNA的任何失调都会被放大，使 0.1 VGA输出失调以指数规律增加。 PGA GAIN = 27dB PGA GAIN = 30dB 0 0.2 0.4 0.6 0.8 1.0 GAIN+ (V) 1.2 1.4 1.6 X-AMP的输入级沿电阻梯分布，一个由增益接口控制的偏 08180-051 0 置插值器决定输入抽头点。偏置电流存在重叠，相继抽头 图57.LNA(17.9dB增益设置)/VGA满量程范围 的信号会合并以提供从−42 dB到0 dB的平滑衰减。这种电路 技术可产生线性dB增益法则一致性和低失真水平，仅偏离 0.40 理想值±0.5 dB或更少。增益斜率相对于控制电压单调无变 化，在过程、温度和电源供应发生变化时相对稳定。 0.35 INPUT FULL SCALE (V p-p) PGA GAIN = 21dB X-AMP输入端为可编程增益反馈放大器的一部分，使得 0.30 PGA GAIN = 24dB 0.25 VGA成为一个完整的器件。其带宽约为100 MHz。输入级设 0.20 计用于降低输出馈通，并确保整个增益设置范围具有出色 的频率响应一致性。 0.15 PGA GAIN = 27dB 0.10 增益控制 PGA GAIN = 30dB 增益控制接口GAIN±为差分输入端。通过插值器选择连接 0.05 到输入衰减器的适当输入级，VGAIN可以改变所有VGA的 0.2 0.4 0.6 0.8 1.0 1.2 1.4 GAIN+ (V) 1.6 增益。对于0.8 V GAIN−，28.5 dB/V标称GAIN+范围为0 V 08180-052 0 0 至1.6 V，最佳增益线性度约为0.16 V至1.44 V，误差通常小 图58.LNA(21.3dB增益设置)/VGA满量程范围 于±0.5 dB。GAIN+电压大于1.44 V和低于0.16 V时，误差增 可变增益放大器(VGA) X-AMP差分VGA提供精确输入衰减和插值，具有3.8 nV/√Hz 低折合到输入端噪声和出色的增益线性。简化框图如图59 所示。 增益控制响应时间小于750 ns，是最小到最大增益变化最终 值的10%。 GAIN+和GAIN−引脚可以用两种连接方式之一。可以使用 单端法，即开尔文连接至地，如图60所示。用于驱动多个 GAIN INTERPOLATOR + POSTAMP 器件时，最好使用差分法，如图61所示。对于任何一种方 gm 法，GAIN+和GAIN−引脚均应直流耦合，并驱动以适合1.6 V 3.5dB 满量程输入。 VIN 100Ω GAIN+ 0.01µF – POSTAMP 08180-053 GAIN– 图59.VGA原理示意图 Rev. 0 | Page 31 of 48 0.01µF 0V TO 1.6V DC 50Ω KELVIN CONNECTION 图60.单端GAIN+、GAIN−引脚配置 08180-054 GAIN± VIP 大。无增益折叠时，GAIN+值可超过电源电压1 V。 AD9276 AVDD2 499Ω 100Ω 0.01µF GAIN– 100Ω 0.01µF 499Ω AD8138 ±0.8V DC 0.8V CM 523Ω 抗混叠滤波器由单极点高通滤波器和二阶低通滤波器组合 31.3kΩ 50Ω 10kΩ ±0.4V DC AT 0.8V CM 08180-055 GAIN+ ±0.4V DC AT 0.8V CM 499Ω 图61.差分GAIN+、GAIN−引脚配置 而成。高通滤波器可配置为与低通滤波器截止频率成一定 比例关系。可通过SPI进行选择。 该滤波器采用片上调谐来调整电容，进而设置所需的截止 频率并减少变化。−3 dB低通滤波器的默认截止频率为ADC 采样时钟速率的1/3或1/4.5。截止频率可通过SPI调整至该 VGA噪声 频率的0.7、0.8、0.9、1、1.1、1.2或1.3倍。截止频率范围 典型应用中，VGA将宽动态范围输入信号调整至ADC输 可保持在8 MHz至18 MHz范围。 入范围内。LNA折合到输入端的噪声限制了最小可分辨输 4kΩ 入信号；而折合到输出端噪声(主要取决于VGA)限制了最 C 大瞬时动态范围，该范围可以在任何一个特定的增益控制 设置。 短路输入条件下，折合到输出端的噪声与GAIN+成函数关 4kΩ 2kΩ 10kΩ/n 4C 2kΩ 4kΩ 30C C 系，如图11、图12和图14所示。输入噪声电压等于输出噪 C = 0.8pF TO 5.1pF n = 0 TO 7 声除以控制范围内每一点的测量增益。 图62.抗混叠滤波器原理示意图 在大部分增益范围内，因为以VGA折合到输出端的固定噪 声为主，所以折合到输出端的噪声均为60 nV/√Hz(后置放大 器增益= 24 dB)。在增益控制范围高端部分，则主要是LNA 噪声和源噪声。在最大增益控制电压附近，折合到输入端 的噪声为最小值，而VGA折合到输入端的噪声贡献微乎 其微。 调谐通常关闭以免在关键时刻改变电容设置。调谐电路通 过SPI使能和禁用。初始上电后，以及滤波器截止频率缩放 比例或ADC采样率重新编程后，必须对滤波器调谐执行初 始化。建议在空闲时间偶尔重新调整，以补偿温度漂移。 共有8个SPI可编程设置值，用户可以更改高通滤波器截止 较低增益时，折合到输入端的噪声以及噪声系数随着增益 的下降而增加。系统的瞬时动态范围不会丢失，但是，因 为折合到输入端的噪声增加，输入容量也随之增加。ADC 噪底分布具有同样的相关性。重要的是，VGA输出噪底的 频率与低通截止频率的函数关系。表11所示为两个示例： 一个是8 MHz低通截止频率，另一个是18 MHz低通截止频 率。这两种情况下，低端频率的抑制量随比例下降而逐步 增加。因此，使整个AAF频率通带变窄可以减少低频噪 声，或者使谐波处理的动态范围最大。 幅度是相对于ADC的噪底的幅度而言的。 增益控制噪声在极低噪声应用中值得注意。增益控制接口 表11.SPI可选的高通滤波器的截止频率选项 的热噪声可以调制通道增益。由此产生的噪声与输出信号 电平成正比，通常只有出现大信号时会很明显。增益接口 包括片上噪声滤波器，该滤波器能显著降低5 MHz以上频 率噪声的影响。应注意尽量减少GAIN±输入端的噪声冲 击。外部RC滤波器可用于去除VGAIN源噪声。滤波器带宽 应足以满足所需的控制带宽。 抗混叠滤波器(AAF) 信号到达ADC之前，抗混叠滤波器用来抑制直流信号，并 限制信号的带宽以达到抗混叠的目的。图62显示了滤波器 的结构。 4kΩ 08180-056 30C 电压下处理。折合到输出端的噪声范围根据ADC的总噪底 SPI设置 0 1 2 3 4 5 6 7 1 比例1 20.65 11.45 7.92 6.04 4.88 4.10 3.52 3.09 高通滤波器截止频率 低通滤波器截止 低通滤波器截止 频率 = 8 MHz 频率 = 18 MHz 387 kHz 872 kHz 698 kHz 1.571 MHz 1.010 MHz 2.273 MHz 1.323 MHz 2.978 MHz 1.638 MHz 3.685 MHz 1.953 MHz 4.394 MHz 2.270 MHz 5.107 MHz 2.587 MHz 5.822 MHz 比例=低通滤波器的截止频率/高通滤波器的截止频率。 Rev. 0 | Page 32 of 48 AD9276 ADC 3.3V 50Ω * VFAC3 OUT AD9276采用流水线式ADC架构。各级的量化输出组合在 一起，在数字校正逻辑中形成一个12位转换结果。流水线 结构允许第一级处理新的输入采样点，而其它级继续处理 AD951x FAMILY 0.1µF 0.1µF CLK+ CLK 0.1µF 100Ω LVDS DRIVER ADC 0.1µF CLK– 输出级模块能够实现数据对准、错误校正，且能将数据传 输到输出缓冲器。然后将数据串行化，并使其与帧和输出 时钟对齐。 08180-059 CLK 之前的采样点。采样在时钟的上升沿进行。 *50Ω RESISTOR IS OPTIONAL. 图65.差分LVDS采样时钟 在某些应用中，可以利用单端CMOS信号来驱动采样时钟 时钟输入考虑 输入。在此类应用中，CLK+引脚直接由CMOS门电路驱 为了充分发挥芯片的性能，应利用一个差分信号作为 动，CLK−引脚则通过与39 kΩ电阻并联的0.1 μF电容旁路接 AD9276采样时钟输入端(CLK+和CLK−)的时钟信号。该信 地(见图66)。虽然CLK+输入电路电源为AVDD1 (1.8 V)，但 号通常使用变压器或电容器交流耦合到CLK+和CLK−引脚 该输入电路可支持高达3.3 V的输入电压，因此，驱动逻辑 内。这两个引脚有内部偏置，无需其它偏置。 的电压选择非常灵活。 图63显示了为AD9276提供时钟信号的首选方法。使用RF 3.3V VFAC3 OUT Fisher振荡器)从单端转换成差分。跨接在次级变压器上的 AD951x FAMILY 0.1µF CLK 50Ω * CMOS DRIVER 背对背肖特基二极管可以将输入AD9276中的时钟幅度限制 为约0.8 V p-p差分信号。这样，既可以防止时钟的大电压摆 OPTIONAL 0.1µF 100Ω CLK+ ADC CLK 0.1µF CLK– 幅馈通至AD9276的其它部分，还可以保留信号的快速上升 0.1µF 39kΩ 08180-060 变压器，可以将低抖动时钟源(如VFAC3-BHL−50 MHz Valpey 和下降时间，这一点对低抖动性能来说非常重要。 *50Ω RESISTOR IS OPTIONAL. 3.3V 50Ω 100Ω 3.3V CLK+ ADC 0.1µF VFAC3 VFAC3 OUT 08180-057 SCHOTTKY DIODES: HSM2812 CLK 50Ω * CLK– 0.1µF AD951x FAMILY 0.1µF CMOS DRIVER CLK 0.1µF OPTIONAL 0.1µF 100Ω 0.1µF 如果有低抖动的时钟源，那么，另一种方法是对差分PECL 示)。AD951x系列时钟驱动器具有出色的抖动性能。 *50Ω RESISTOR IS OPTIONAL. 图67.单端3.3 V CMOS采样时钟 时钟占空比考虑 典型的高速ADC利用两个时钟沿产生不同的内部定时信 3.3V AD951x FAMILY 0.1µF 0.1µF 号。因此，这些ADC可能对时钟占空比很敏感。通常，为 0.1µF CLK OUT CLK+ 100Ω PECL DRIVER 0.1µF CLK 240Ω 保持ADC的动态性能，时钟占空比容差应为5%。AD9276 ADC 内置一个占空比稳定器(DCS)，可对非采样边沿进行重新 定时，并提供标称占空比为50%的内部时钟信号。因此， CLK– 240Ω *50Ω RESISTOR IS OPTIONAL. 图64.差分PECL采样时钟 08180-058 50Ω * VFAC3 ADC CLK– 图63.变压器耦合的差分时钟 信号进行交流耦合，并传输至采样时钟输入引脚(如图64所 CLK+ 08180-061 0.1µF OUT 图66.单端1.8 V CMOS采样时钟 MINI-CIRCUITS ADT1-1WT, 1:1Z 0.1µF XFMR 时钟输入占空比范围非常广，且不会影响AD9276的性能。 当DCS处于开启状态时，在很宽的占空比范围内，噪声和 失真性能几乎是平坦的。但是，有些应用可能要求关闭 DCS功能。如果是这样，则在这种模式下工作时，应注意 动态范围性能可能会受影响。有关使用此功能的更多详细 信息，请参阅表18。 Rev. 0 | Page 33 of 48 AD9276 占空比稳定器利用延迟锁定环(DLL)创建非采样边沿。因 400 此，一旦采样频率发生变化，DLL就需要大约8个时钟周期 350 来获取并锁定新的速率。 300 CURRENT (mA) 时钟抖动考虑 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(f A )下，由于孔径抖动(t J )造成的信噪比 (SNR)下降计算公式如下： 250 IAVDD1 , 65MSPS SPEED GRADE 200 IAVDD1 , 40MSPS SPEED GRADE 150 100 = 20 × log10(1/2 × π × fA × tJ) IDRVDD 50 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 0 号、模拟输入信号和ADC孔径抖动)的均方根。中频欠采 0 10 20 40 50 60 70 80 SAMPLING FREQUENCY (MSPS) 样应用对抖动尤其敏感(见图68)。 图69.电源电流与fSAMPLE 的关系(fIN = 5 MHz) 220 当孔径抖动可能影响AD9276的动态范围时，应将时钟输入 215 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 210 POWER/CHANNEL (mW) 电源隔离，以免在时钟信号内混入数字噪声。低抖动、晶 控振荡器为最佳时钟源，如Valpey Fisher VFAC3系列。如 果时钟信号来自其它类型的时钟源(通过门控、分频或其它 方法)，则需要在最后对原始时钟进行重定时。 如需更深入了解与ADC相关的抖动性能信息，请参阅应用 笔记AN-501和AN-756(访问www.analog.com)。 80MSPS SPEED GRADE 205 200 195 65MSPS SPEED GRADE 190 185 180 40MSPS SPEED GRADE RMS CLOCK JITTER REQUIREMENT 170 120 0 10 20 30 40 50 60 70 08180-064 175 130 80 SAMPLING FREQUENCY (MSPS) 110 图70.每通道功耗与fSAMPLE 的关系(fIN = 5 MHz) 100 16 BITS 90 14 BITS AD9276具有可调整LNA偏置电流特性(见表18，寄存器 12 BITS 0x12)。默认LNA偏置电流设置为高。图71显示每个偏置设 80 置值时AVDD2电流减少的典型值。此外，LNA偏置设置为 70 8 BITS 40 30 1 低时，建议使用寄存器0x10(见表18)调整LNA偏移。 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 10 100 ANALOG INPUT FREQUENCY (MHz) HIGH 1000 图68.理想信噪比与输入频率和抖动的关系 功耗和省电模式 如图69和图70所示，AD9276的功耗与其采样速率成比例关 系。数字功耗变化不大，因为它主要由DRVDD电源和 LVDS输出驱动器的偏置电流决定。 MID-HIGH MID-LOW LOW 0 50 100 150 200 250 300 TOTAL AVDD2 CURRENT (mA) 350 400 图71.不同LNA偏置设置下的AVDD2电流(fSAMPLE = 40 MSPS) Rev. 0 | Page 34 of 48 08180-065 50 10 BITS LNA BIAS SETTING 60 08180-062 SNR (dB) 30 08180-063 SNR 下降幅度 IAVDD1 , 80MSPS SPEED GRADE AD9276 将PDWN引脚置位高电平，可使AD9276进入省电模式。在 AD9276 LVDS输出便于与具有LVDS能力的定制ASIC和FPGA 这种状态下，器件的典型功耗为5 mW。在省电模式下，LVDS 中的LVDS接收器连接，从而在高噪声环境中实现出色的 输 出 驱 动 器 处 于 高 阻 抗 状 态 。 将 PDWN引 脚 拉 低 时 ， 开关性能。推荐使用单一点到点网络拓扑结构，并将100 Ω AD9276返回正常工作模式。此引脚兼容1.8 V和3.3 V电压。 端接电阻尽可能靠近接收器放置。如果没有远端接收器端 将STBY引脚置位高电平，可使AD9276进入待机模式。在 这种状态下，器件的典型功耗为175 mW。待机状态下，除 了内部基准电压源外，整个器件都断电。LVDS输出驱动 器处于高阻抗状态。这种模式非常适合需要省电的应用， 接电阻，或者差分线布线不佳，可能会导致时序错误。建 议走线长度不要超过24英寸，差分输出走线应尽可能彼此 靠近且长度相等。图72显示了一个走线长度和位置适当的 FCO、DCO和数据流示例。 因为器件能够在不使用时关断，使用时迅速上电。器件再 次上电的时间也大大缩短。将STBY引脚拉低时，AD9276 返回正常工作模式。此引脚兼容1.8 V和3.3 V电压。 在省电模式下，通过关闭基准电压源、基准电压缓冲器、 PLL和偏置网络，可实现低功耗。进入省电模式时，VREF 上的去耦电容放电；返回正常工作模式时，去耦电容必须 重新充电。因此，唤醒时间与处于省电模式的时间有关； 处于省电模式的时间越短，则相应的唤醒时间越短。器件 用1 μF和0.1 μF的去耦电容，在GAIN±引脚使用0.01 μF的去 CH1 500mV/DIV = DCO CH2 500mV/DIV = DATA CH3 500mV/DIV = FCO 耦电容。时间大多取决于增益去耦：GAIN±引脚上的去耦 图72.LVDS输出时序示例(默认ANSI-644模式下) 电容值越高，唤醒时间越长。 使用SPI端口接口时，可以使用一些其它省电选项。用户 可以分别关断各通道，或者将整个器件置于待机模式。如 需较短的唤醒时间，可以使用待机模式，使内部PLL处于 通电状态。唤醒时间跟增益有一定的关系。当器件处于待 机模式时，要达到1 μs的唤醒时间，GAIN±引脚必须施加 0.8 V的电平。有关使用这些功能的更多详细信息，请参阅 表18。 图73显示使用ANSI-644标准(默认)数据眼图的LVDS输出示 例和时间间隔误差(TIE)抖动直方图，其中走线长度小于24 英寸，并采用标准FR-4材料。图74显示走线长度超过24英 寸、采用标准FR-4材料的示例。请注意，从TIE抖动直方 图可看出，数据眼图开口随着边沿偏离理想位置而减小； 因此，走线长度超过24英寸时，用户必须确定波形是否满 足设计的时序预算要求。 附加SPI选项允许用户进一步提高所有8路输出的内部端接 数字输出和时序 采用默认设置上电时，AD9276差分输出符合ANSI-644 LVDS标准。通过SPI接口，用寄存器0x14第6位，可以将它 更改为低功耗、减少信号选项(类似于IEEE 1596.3标准)。这 种LVDS标准可以将器件的总功耗进一步降低约36 mW。 LVDS驱动器电流来自芯片，并将各输出端的输出电流设 置为标称值3.5 mA。LVDS接收器输入端有一个100 Ω差分端 接电阻，因此接收器摆幅标称值为350 mV。 5.0ns/DIV 08180-066 全面恢复运作需要约0.5毫秒的时间，建议在VREF引脚使 电阻(因而提高电流)，从而驱动更长的走线(见图75)。虽然 这会在数据边沿上产生更陡的上升和下降时间，更不容易 发生比特错误，并且改善了频率分布(见图75)，但使用此 选项会提高DRVDD电源的功耗。 如果因为负载不匹配而要求提高DCO±和FCO±输出的驱动 器强度，用户可以通过设置寄存器0x15中的位0，将驱动 强度提高一倍(2x)。注意，此功能不能使用寄存器0x15的 位[5:4]，因为这些位优先于此功能。详情参见表18。 Rev. 0 | Page 35 of 48 AD9276 600 400 EYE: ALL BITS 200 100 0 –100 –200 –400 ULS: 2399/2399 200 100 0 –100 –200 –300 –1.0ns –0.5ns 0ns 0.5ns 1.0ns –400 1.5ns 25 20 20 TIE JITTER HISTOGRAM (Hits) 25 15 10 5 0 –200ps –100ps 0ps 100ps 200ps 图73.VDS输出的数据眼(ANSI-644模式， 走线长度小于24英寸，标准FR-4) –1.5ns –1.0ns –0.5ns 0ns 0.5ns 1.0ns 15 10 5 0 –200ps –100ps 0ps 100ps 图74.VDS输出的数据眼(ANSI-644模式， 走线长度大于24英寸，标准FR-4) Rev. 0 | Page 36 of 48 1.5ns 200ps 08180-068 –1.5ns 08180-067 TIE JITTER HISTOGRAM (Hits) –600 EYE: ALL BITS 300 EYE DIAGRAM VOLTAGE (V) EYE DIAGRAM VOLTAGE (V) 400 ULS: 2398/2398 AD9276 600 为了帮助从AD9276捕捉数据，器件提供了2个输出时钟。 EYE: ALL BITS ULS: 2396/2396 DCO±用来为输出数据定时，它等于采样时钟速率的6倍。 EYE DIAGRAM VOLTAGE (V) 400 数据逐个从AD9276输出，必须在DCO±的上升沿和下降沿 进行捕捉；DCO±支持双倍数据速率(DDR)捕捉。帧时钟 200 输出(FCO±)用于指示新输出字节的开始，它与采样时钟速 0 率相等。更多信息参见图2所示的时序图。 –200 使用SPI时，DCO±相位可以相对于数据边沿以60°增量进 行调整。这样，用户可以根据需要优化系统时序余量。 –400 –600 DCO±默认时序相对于输出数据边沿为180°，如图2所示。 –1.5ns –1.0ns –0.5ns 0ns 0.5ns 1.0ns 还可以从SPI启动8、10或14位串行流。这样，用户就可以 1.5ns 实现不同串行流并测试与更低和更高分辨率系统的兼容 25 使用14位选项时，数据流会在正常12位串行数据的末尾填 20 充两个0。 15 使用SPI时，通过设置输出模式寄存器(地址0x14)的位2， 所有的数据输出也可以从其标准状态反转。这种方式不要 10 与串行流反转到LSB优先模式相混淆。在默认模式下，如 图2所示，数据输出串行流首先输出MSB。但是，可以将 5 0 –200ps 该顺序反转，使数据输出串行流首先输出LSB(见图3)。 –100ps 0ps 100ps 200ps 08180-069 TIE JITTER HISTOGRAM (Hits) 性。当分辨率变为8位或10位串行流时，数据流缩短。当 图75.LVDS输出的数据眼(ANSI-644模式，100 Ω端接电阻， 走线长度大于24英寸，标准FR-4) 通过SPI可以启动的数字输出测试码选项有12个。当验证接 收器捕捉和时序功能时，这个功能很有用。可用的输出位 序列选项参见表13。一些测试码有两个串行序列字，可以 输出数据格式默认为偏移二进制。表12提供了输出编码格 通过各种方式进行交替，具体取决于所选的测试码。注意 式的示例。若要将输出数据格式变为二进制补码，请参阅 有些测试码可能并不遵守数据格式选择选项。此外，可以 存储器映射部分。 在0x19至0x1C寄存器地址中指定用户定义的测试码。除PN 短序列和PN长序列以外，其它测试模式都支持8到14位字 表12.数字输出码 代码 4095 2048 2047 0 (VIN+) − (VIN−), 输入范围= 2 V p-p (V) +1.00 0.00 −0.000488 −1.00 长，以便验证接收器的数据捕捉是否成功。 数字输出偏移 二进制(D11至D0) 1111 1111 1111 1000 0000 0000 0111 1111 1111 0000 0000 0000 PN短序列测试码产生一个伪随机位序列，每隔29 – 1位或511 位重复一次。关于PN短序列的说明以及如何产生，请参阅 ITU-T O.150 (05/96)标准的第5.1部分。唯一的不同在于起始 值是一个特定值，而不是全1(初始值见表14)。 来自各ADC的数据经过串行化后，通过不同的通道产生。 每个串行流的数据速率等于12位乘以采样时钟速率，最大 值为960 Mbps(12位 × 80 MSPS = 960 Mbps)。最低典型转换 速率为10 MSPS，但如果特定应用需较低的采样速率，PLL 可以通过SPI设置低至5 MSPS的编码速率。有关启用此功能 的详细信息，请参阅表18。 Rev. 0 | Page 37 of 48 AD9276 表13.灵活的输出测试模式 输出测试 模式位序列 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 测试码名称 关闭(默认) 中间电平短码 +满量程短码 −满量程短码 棋盘形式 PN长序列 PN短序列 1/0字反转 用户输入 1/0位反转 1×同步 1位高电平 混合位频率 数字输出字1 不适用 1000 0000 0000 1111 1111 1111 0000 0000 0000 1010 1010 1010 不适用 不适用 1111 1111 1111 寄存器0x19和寄存器0x1A 1010 1010 1010 0000 0011 1111 1000 0000 0000 1010 0011 0011 数字输出字2 不适用 相同 相同 相同 0101 0101 0101 不适用 不适用 0000 0000 0000 寄存器0x1B和寄存器0x1C 不适用 不适用 不适用 不适用 接受数据 格式选择 不适用 是 是 是 否 是 是 否 否 否 否 否 否 PN长序列测试码产生一个伪随机位序列，每隔223 – 1位或 RBIAS引脚 8,388,607位重复一次。关于PN长序列的说明以及如何产 为了设置ADC的内核偏置电流，应在RBIAS引脚上串联一 生，请参阅ITU-T O.150 (05/96)标准的第5.6部分。不同之 个接地电阻(标称值10.0 kΩ)。建议使用10.0 kΩ电阻，若使 处在于起始值是一个特定值，而不是全1，并且AD9276会 用其它电阻作为RBIAS会降低器件的性能。因此，要实现 根据 ITU-T标准反转位流(初始值见表14)。 稳定的性能，至少应使用1%容差的电阻。 表14.PN短序列 基准电压源 时序 PN短序列 PN长序列 初始值 0x0DF 0x29B80A AD9276内置稳定、精确的0.5 V基准电压源。基准电压在内 前三个采样输出 (MSB优先) 0xDF9, 0x353, 0x301 0x591, 0xFD7, 0x0A3 部放大2倍，将VREF设置为1.0 V，因此ADC的满量程差分 输入范围为2.0 V p-p。VREF默认为内部设置，但也可以用 有关如何通过SPI更改这些附加数字输出时序特性的信 息，请参阅“存储器映射”部分。 不过，AD9276不支持低于2.0 V p-p的ADC满量程范围。 对VREF引脚应用去耦电容时，应采用低ESR陶瓷电容。这 SDIO引脚 此引脚用于运行SPI。它内置30 kΩ下拉电阻，可拉低该引脚。 引脚仅兼容1.8 V电压。如果应用要求以3.3 V逻辑电平驱动 此引脚，则应在此引脚上串联一个1 kΩ电阻以限制电流。 SCLK引脚 此引脚用于运行SPI端口接口。它内置30 kΩ下拉电阻，可 拉低该引脚。引脚兼容1.8 V和3.3 V电压。 些电容应靠近基准引脚，并与AD9276处于同一层PCB。 VREF引脚应该有一个0.1 μF的电容和一个1 μF的电容并联 至模拟地。建议ADC采用这些电容值以妥善建立和获得下 一个有效采样。 基准电压源设置可以使用SPI来选择。设置允许两种选 择：使用内部基准电压源或外部基准电压源。内部基准电 压源选项为默认设置，相应的差分范围为2 V p-p。 CSB引脚 表15.SPI可选择的基准电压设置 此引脚用于运行SPI端口接口。它内置70 kΩ上拉电阻，可拉 高该引脚。引脚兼容1.8 V和3.3 V电压。 一个1.0 V外部基准电压源驱动VREF引脚，以便提高精度。 SPI选择模式 外部基准电压源 内部基准电压源(默认) Rev. 0 | Page 38 of 48 相应的 VREF (V) 不适用 1.0 相应的差分 范围(V p-p) 2 × 外部基准电压 2.0 AD9276 串行端口接口(SPI) 表16.串行端口引脚 AD9276串行端口接口允许用户利用芯片内部的一个结构化 引脚 SCLK 寄存器空间来配置信号链，以满足特定功能和操作的需 要。SPI具有灵活性，可根据具体的应用进行定制。通过 SDIO 串行端口，可访问地址空间，以及对地址空间进行读写。 存储空间以字节为单位进行组织，并且可以进一步细分成 多个区域，如“存储器映射”部分所述。如需了解详细操作 CSB 信息，请参阅ADI应用笔记AN-877：“通过SPI与高速ADC 接口”。 功能 串行时钟。串行移位时钟输入。 SCLK用来使串行接口的读写操作同步。 串行数据输入/输出。双功能引脚；通常用作 输入或输出，取决于发送的指令和时序帧中 的相对位置。 片选信号(低电平有效)。 用来控制读写周期的选通。 CSB的下降沿与SCLK的上升沿共同决定帧序列的开始。在 定义串行端口接口(SPI)的是以下三个引脚：SCLK、SDIO 指令周期传输一条16位指令，然后是一个或多个数据字 和CSB(见表16)。SCLK(串行时钟)引脚用于同步提供给器 节，由位域W0和W1决定。图76为串行时序图示例，相应 件的读出和写入数据。SDIO(串行数据输入/输出)双功能引 的定义见表17。 脚允许将数据发送至内部器件存储器映射寄存器或从寄存 器中读出数据。CSB(片选信号)引脚是低电平有效控制引 脚，它能够使能或者禁用读写周期。 tDS tS tHIGH tCLK tH tDH tLOW CSB DON’T CARE SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 图76.串行时序详图 表17.串行时序定义 参数 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO 时序(最小值，ns) 5 2 40 5 2 16 16 10 tDIS_SDIO 10 说明 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 时钟周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 相对于SCLK下降沿， SDIO引脚从输入状态切换到输出状态所需的最短时间(图76未显示) 相对于SCLK上升沿， SDIO引脚从输出状态切换到输入状态所需的最短时间(图76未显示) Rev. 0 | Page 39 of 48 D1 D0 DON’T CARE 08180-072 SCLK AD9276 正常工作时，CSB用来告知器件准备接收和处理SPI命令。 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 当CSB被拉低时，器件通过SCLK和SDIO来执行指令。一 后，默认采用MSB优先的方式，可以通过调整配置寄存器 般而言，CSB将一直保持低电平，直到通信周期结束。然 来更改数据发送方式。如需了解更多关于该特性及其它特 而，如果与慢速器件相连，可以在两个字节之间拉高 性的信息，请参阅应用笔记AN-877“通过SPI与高速ADC CSB，使老式微控制器有足够的时间将数据传输至移位寄 接口”。 保持不变。当W0和W1设置为11时，器件进入流模式并继 续处理数据(读出或写入)，直到CSB被拉高以结束通信周 期。这样就可以传输整个存储器而无需额外的指令。无论 何种模式，如果CSB在字节传输期间被拉高，则SPI状态机 复位，器件等待新的指令。 除了操作模式之外，可配置SPI端口以不同的方式操作。 对于不需要控制端口的应用，CSB线可以连接并保持高电 平 。 这 将 把 其 余 SPI引 脚 置 于 其 第 二 模 式 ( 见 应 用 笔 记 硬件接口 表16中所描述的引脚构成用户编程器件与AD9276的串行端 口之间的物理接口。当使用SPI接口时，SCLK引脚和CSB 引脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段， 用作输入引脚；在回读阶段，用作输出引脚。 如果多个SDIO引脚共用一个连接，应注意确保其达到正确 的VOH电平。假设每个AD9276的负载相同，图77显示了可 以连在一起的SDIO引脚数量以及相应的VOH电平。 AN-877)。CSB也可以接低电平，以使能双线模式。当CSB 接低电平时，通信只需要SCLK和SDIO引脚。虽然器件在 上电期间已同步，但在使用双线模式时，应注意确保串行 或3字节传输。无有效CSB线的情况下，可以进入但无法退 出流模式。 VOH (V) 端口仍然与CSB线同步。在双线模式下，建议仅使用1、2 除了字长，指令阶段还决定串行帧是读操作指令还是写操 作指令，从而通过串行端口对芯片编程或读取片上存储器 内的数据。如果指令是回读操作，则执行回读操作会使串 行数据输入/输出(SDIO)引脚的数据传输方向，在串行帧的 一定位置由输入改为输出。 1.800 1.795 1.790 1.785 1.780 1.775 1.770 1.765 1.760 1.755 1.750 1.745 1.740 1.735 1.730 1.725 1.720 1.715 0 10 20 30 40 50 60 70 80 90 NUMBER OF SDIO PINS CONNECTED TOGETHER 100 08180-071 存器。当传输一个、两个或三个字节的数据时，CSB可以 图77.SDIO引脚负载 SPI接口非常灵活，串行PROM或PIC微控制器均可控制该 接口，因而除了完整SPI控制器之外，用户还可以使用其 它方法对器件编程(参阅应用笔记AN-812)。 Rev. 0 | Page 40 of 48 AD9276 存储器映射 读取存储器映射表 除了寄存器0x00、0x02、0x04、0x05和0xFF之外的所有寄 存储器映射寄存器表的每一行有8位。存储器映射大致分 存器都利用主从锁存器进行缓冲，并要求对传送位写入 为 三 个 部 分 ： 芯 片 配 置 寄 存 器 映 射 ( 地 址 0x00至 地 址 1。如需了解更多关于该功能及其它功能的信息，请参阅 0x02)、器件索引和传送寄存器映射(地址0x04至0xFF)以及 应用笔记AN-877“通过SPI与高速ADC接口”。 程序寄存器映射(地址0x08至地址0x2D)。 保留位置 存储器映射的第一栏显示寄存器地址号码，倒数第二栏显 不得写入未定义的存储器位置，除非写入本数据手册建议 示默认值。位7 (MSB)栏为给定十六进制默认值的起始位。 的默认值。值标示为0的地址应被视为保留地址，上电期 例如，地址0x09(时钟寄存器)的默认值为0x01，表示位7 = 0、 间应将0写入其寄存器。 位6 = 0、位5 = 0、位4 = 0、位3 = 0、位2 = 0、位1 = 0、位0 = 1， 或者0000 0001(二进制)。此设置是占空比稳定器在开启状 态下的默认值。通过向该地址的位0写入0，然后在寄存器 默认值 复位后，关键寄存器自动加载默认值。表18显示了这些 0xFF(传送位)写入的0x01之后至，关闭占空比稳定器。在 值，其中X表示未定义的特性。 每个写入序列后对传送位写入1以更新SPI寄存器，这点很 逻辑电平 重要。 以下是逻辑电平的说明：“置位”是指将某位设置为逻辑1或 向某位写入逻辑1。类似地，“清除位”是指将某位设置为逻 辑0或向某位写入逻辑0。 Rev. 0 | Page 41 of 48 AD9276 表18AD9276存储器映射寄存器 地址(十 六进制) 寄存器名称 芯片配置寄存器 0x00 chip_port_config 0x01 chip_id 0x02 chip_grade 位7 (MSB) 0 位0 (LSB) 默认值 注释 LSB优先 1=开 0=关 (默认) 0 0x18 半字节之间应建 立镜像关系，使 得无论在何种移 位模式下，均能 正确设置LSB优先 或MSB优先模式。 默认值为唯一芯 片ID，各器件均 不相同。只读寄 存器。 子ID用来区分ADC 速度功耗模式。 位6 位5 位4 位3 位2 位1 LSB优先 1=开 0=关 (默认) 软复位 1=开 0=关 (默认) 1 1 软复位 1=开 0=关 (默认) 芯片ID位[7:0] (AD9276 = 0x72，默认) X X 子ID [5:4] X (在芯片ID下确定 器件等级) 00：模式 I (40 MSPS)(默认) 01：模式II (65 MSPS) 10：模式III (80 MSPS) X X X 0x00 器件索引和传送寄存器 0x04 device_index_2 X X X X X X 设置这些位以决 定哪一个片内器 件接收下一个写 命令。 device_update X X 时钟 通道 FCO± 1=开 0=关 (默认) X 0x0F 0xFF 时钟 通道 DCO± 1=开 0=关 (默认) X 数据 通道 E 1=开 (默认) 0=关 数据 通道 A 1=开 (默认) 0=关 软件 传输 1=开 0=关 (默认) 设置这些位以决 定哪一个片内器 件接收下一个写 命令。 device_index_1 数据 通道 F 1=开 (默认) 0=关 数据 通道 B 1=开 (默认) 0=关 X 0x0F 0x05 数据 通道 G 1=开 (默认) 0=关 数据 通道 C 1=开 (默认) 0=关 X 0x00 从主移位寄存器 向从移位寄存器 同步传输数据。 程序功能寄存器 0x08 模式 X X X LNA输入 0 阻抗 1 = 5 kΩ 0 = 15 kΩ (默认) 0x00 决定芯片运行的 一般工作模式 (全局)。 0x09 时钟 X X X X 0x01 打开和关闭内部 占空比稳定器 (DCS)(全局)。 0x0D test_io 用户测试模式 00 = 关(默认) 01 = 开，单一交替 10 = 开，单一一次 11 = 开，交替一次 产生 复位 PN 长序列 1=开 0=关 (默认) 产生 复位 PN 短序列 1=开 0=关 (默认) 内部省电模式 000 = 芯片运行(默认) 001 = 完全关断 010 = 待机 011 = 复位 100 = CW模式(TGC PDWN) X X X DCS 1=开 (默认) 0=关 输出测试模式——见表13 0000 = 关(默认) 0001 = 中间电平短码 0010 = +FS短码 0011 = -FS短码 0100 = 棋盘形式输出 0101 = PN长序列 0110 = PN短序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 (格式由output_mode决定) 0x00 设置此寄存器后， 测试数据将取代 正常数据被置于 输出引脚上。 (局部，PN序列 除外。) 0x0E GPO输出 X X X 0x00 各值置于GPO[0:3] 引脚上(全局)。 X 数据 通道 H 1=开 (默认) 0=关 数据 通道 D 1=开 (默认) 0=关 X 通用数字输出 Rev. 0 | Page 42 of 48 AD9276 地址(十 六进制) 0x0F 0x10 flex_offset 0x11 flex_gain 0x12 bias_current 位7 位6 位5 位4 位3 位2 (MSB) X X 滤波器截止频率控制 0000 = 1.3 × 1/3 × fSAMPLE 0001 = 1.2 × 1/3 × fSAMPLE 0010 = 1.1 × 1/3 × fSAMPLE 0011 = 1.0 × 1/3 × fSAMPLE(默认) 0100 = 0.9 × 1/3 × fSAMPLE 0101 = 0.8 × 1/3 × fSAMPLE 0110 = 0.7 × 1/3 × fSAMPLE 1000 = 1.3 × 1/4.5 × fSAMPLE 1001 = 1.2 × 1/4.5 × fSAMPLE 1010 = 1.1 × 1/4.5 × fSAMPLE 1011 = 1.0 × 1/4.5 × fSAMPLE 1100 = 0.9 × 1/4.5 × fSAMPLE 1101 = 0.8 × 1/4.5 × fSAMPLE 1110 = 0.7 × 1/4.5 × fSAMPLE X X 6位LNA失调调节 10 0000用于LNA偏置高、中高、中低(默认) 10 0001用于LNA偏置低 X X X X PGA增益 00 = 21 dB 01 = 24 dB(默认) 10 = 27 dB 11 = 30 dB X X X X 1 X 0x14 output_mode X 0x15 output_adjust 0x16 0x18 寄存器名称 flex_channel_input X X 0 = LVDS ANSI-644 (默认) 1 = LVDS 低功耗 (类似于 IEEE 1596.3) X output_phase X flex_vref X X 位1 X 位0 (LSB) X LNA增益 00 = 15.6 dB 01 = 17.9 dB 10 = 21.3 dB (默认) LNA偏置 00 = 高(默认) 01 = 中高 10 = 中低 11 = 低 数据格式选择 00 = 偏移二进制 (默认) 01 = 二进制补码 默认值 0x30 注释 抗混叠滤波器 截止频率(全局)。 0x20 LNA强制失调 校正(局部)。 0x06 LNA和PGA增益 调整(全局)。 0x08 LNA偏置电流 调整(全局)。 0x00 配置输出和数据 的格式(位[7:3] 和位[1:0]为全局； 位2为局部)。 0x00 决定LVDS或其它 输出属性。主要 功能是设置LVDS 范围和共模电平， 代替外部电阻 (位[7:1]为全局； 位0为局部)。 X 输出 反相 使能 1=开 0=关 (默认) 输出驱动器端接 00 = 无(默认) 01 = 200 Ω 10 = 100 Ω 11 = 100 Ω X X X X X 0011 = 输出时钟相位调整 (0000至1010) (默认：相对于数据边沿为180°) 0000 = 相对于数据边沿为0° 0001 = 相对于数据边沿为60° 0010 = 相对于数据边沿为120° 0011 = 相对于数据边沿为180° 0100 = 相对于数据边沿为240° 0101 = 相对于数据边沿为300° 0110 = 相对于数据边沿为360° 0111 = 相对于数据边沿为420° 1000 = 相对于数据边沿为480° 1001 = 相对于数据边沿为540° 1010 = 相对于数据边沿为600° 1011至1111 = 相对于数据边沿为660° 0x03 用于利用全局时 钟分频的器件上， 决定使用分频器 输出的哪一个相 位来提供输出时 钟。内部锁存不 受影响。 0 = 内部 基准电 压源 1 = 外部 基准电 压源 X X X 0x00 选择内部基准电压 源(推荐的默认值) 或外部基准电压源 (全局)。 Rev. 0 | Page 43 of 48 X X X DCO± 和FCO ± 2倍 驱动 强度 1=开 0=关 (默认) X AD9276 地址(十 六进制) 0x19 寄存器名称 user_patt1_lsb 位7 (MSB) B7 位6 B6 位5 B5 位4 B4 位3 B3 位2 B2 位1 B1 位0 (LSB) B0 默认值 0x00 注释 用户定义的测试 码1，LSB(全局)。 0x1A user_patt1_msb B15 B14 B13 B12 B11 B10 B9 B8 0x00 用户定义的测试 码1，MSB(全局)。 0x1B user_patt2_lsb B7 B6 B5 B4 B3 B2 B1 B0 0x00 用户定义的测试 码2，LSB(全局)。 0x1C user_patt2_msb B15 B14 B13 B12 B11 B10 B9 B8 0x00 用户定义的测试 码2，MSB(全局)。 0x21 serial_control LSB优先 1=开 0=关 (默认) X X X <10 MSPS， 低编码 速率 模式 1=开 0=关 (默认) 串行位流长度 000 = 12位(默认，正常位流) 001 = 8 位 010 = 10 位 011 = 12 位 100 = 14 位 0x00 串行流控制(全局)。 0x22 serial_ch_stat X X X X X X 0x00 用来关断转换器 的各个部分(局部)。 0x2B flex_filter X 使能自动 低通调谐 1=开 (自清零) X X 0x00 滤波器截止频率 (全局)。(fLP = 低通 滤波器截止频率。) 0x2C analog_input X X X X 高通滤波器截止频率 0000 = fLP/20.7 0001 = fLP/11.5 0010 = fLP/7.9 0011 = fLP/6.0 0100 = fLP/4.9 0101 = fLP/4.1 0110 = fLP/3.5 0111 = fLP/3.1 X X LO-x、LOSW-x连接 00 = (−)LNA输出， 高阻态 01 = (−)LNA输出， (−)LNA输出 10 = (−)LNA输出， (+)LNA输出 11 = 高-Z，高-Z 0x00 LNA有源端接/输 入阻抗(全局)。 0x2D CW多普勒I/Q 解调器相位 X X X CW多 普勒 通道 使能 1=开 0=关 I/Q解调器相位 0000 = 0° 0001 = 22.5° 0010 = 45° 0011 = 67.5° 0100 = 90° 0101 = 112.5° 0110 = 135° 0111 = 157.5° 1000 = 180° 1001 = 202.5° 1010 = 225° 1011 = 247.5° 1100 = 270° 1101 = 292.5° 1110 = 315° 1111 = 337.5° Rev. 0 | Page 44 of 48 通道输 出复位 1=开 0=关 (默认) 通道 掉电 1=开 0=关 (默认) 相位(局部)。 AD9276 应用信息 电源和接地建议 裸露焊盘散热块建议 建议使用两个独立的1.8 V电源为AD9276供电：一个用于模 为获得最佳的AD9276电气性能和散热性能，必须将器件底 拟端(AVDD)，一个用于数字端(DRVDD)。如果仅提供一 部的裸露焊盘连接至模拟地。PCB上裸露的连续铜平面应 个1.8 V电源，则应先连接到AVDD1引脚，然后分接出来，并 与AD9276的裸露焊盘(引脚0)匹配。铜平面上应有多个通 用铁氧体磁珠或滤波扼流圈及去耦电容隔离，再连接到 孔，获得尽可能低的热阻路径以通过PCB底部进行散热。 DRVDD引脚。用户应针对所有电源使用多个去耦电容以 这些通孔应采用焊料填充，或者用绝缘环氧化物堵塞。 适用于高频和低频。去耦电容应放置在接近PCB入口点和 接近器件的位置，并尽可能缩短走线长度。 为了最大化地实现器件与PCB之间的覆盖与连接，应在PCB 上覆盖一个丝印层或阻焊膜，以便将连续铜平面划分为多 AD9276仅需要一个PCB接地层。只要对PCB的模拟、数字 个均等的部分。这样，在回流焊过程中，可在AD9276与 和时钟部分进行适当地去耦和巧妙地分隔，就能轻松实现 PCB之间提供多个连接点，而一个无分割的连续层只能保 最佳性能。 证一个连接点。可以参考图78所示的PCB布局布线范例。 如需了解有关封装和PCB板布局的详情，请参阅应用笔记 AN-772“LFCSP封装设计与制造指南”(www.analog.com)。 08180-070 SILKSCREEN PARTITION PIN 1 INDICATOR 图78.典型PCB布局 Rev. 0 | Page 45 of 48 AD9276 外形尺寸 0.75 0.60 0.45 16.00 BSC SQ 1.20 MAX 14.00 BSC SQ 76 75 100 1 76 75 100 1 PIN 1 EXPOSED PAD TOP VIEW (PINS DOWN) 0° MIN 1.05 1.00 0.95 0.15 0.05 SEATING PLANE 0.20 0.09 7° 3.5° 0° 0.08 MAX COPLANARITY 51 25 26 50 BOTTOM VIEW (PINS UP) 51 25 50 26 0.50 BSC LEAD PITCH VIEW A 9.50 SQ VIEW A 0.27 0.22 0.17 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 100908-A ROTATED 90° CCW COMPLIANT TO JEDEC STANDARDS MS-026-AED-HD 图79100引脚裸露焊盘超薄四方扁平封装 [TQFP_EP] (SV-100-3) 图示尺寸单位：mm 订购指南 型号 AD9276BSVZ 1 AD9276-65EBZ1 AD9276-80KITZ1 1 温度范围 −40°C至+85°C 封装描述 100引脚裸露焊盘、超薄四方扁平封装(TQFP_EP) 评估板 评估板和高速FPGA数据采集板 Z = 符合RoHS标准的器件。 Rev. 0 | Page 46 of 48 封装选项 SV-100-3 AD9276 注释 Rev. 0 | Page 47 of 48 AD9276 注释 ©2009 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D08180sc-0-7/09(0) Rev. 0 | Page 48 of 48