日本語版

正誤表
この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。
この正誤表は、2009 年
5 月 1 日現在、アナログ・デバイセズ株式会社で確認した誤りを
記したものです。
なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。
正誤表作成年月日：2009 年 5 月 1 日
製品名：ADV7180
対象となるデータシートのリビジョン(Rev)：Rev.0, Rev.B, Rev.C
訂正箇所：page-26 Table 29 BRI Function / page-82 Register 表 0x0A
誤記載 (page-26)
誤記載 (page-82)
訂正
正しい記載 (page-26)
+30IRE
- 30IRE
正しい記載 (page-82)
0x00= 0IRE
0x7F=+30IRE
0x80= - 30IRE
本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹
芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大
阪 MT ビル 2 号
電話 06（6350）6868
10ビット、4倍オーバーサンプリング、
SDTVビデオ・デコーダ
ADV7180
特長
アプリケーション
世界標準のNTSC/PAL/SECAMカラー復調に対応
10ビットのA/Dコンバータを1個内蔵、CVBSに4倍のオーバー
サンプリング、 Y/C モードに 2 倍のオーバーサンプリング、
YPrPbに2倍のオーバーサンプリング（各チャンネル）
アンチエイリアシング・フィルタ内蔵の3個のビデオ入力チャ
ンネル
CVBS （コンポジット・ビデオ）、 Y/C （ S ビデオ）、 YPrPb
（コンポーネント）ビデオで入力対応
5ライン長のアダプティブ・コム・フィルタ（くし形フィルタ）
およびCTI/DNRビデオ・エンハンスメント
アダプティブ・デジタル・ライン長トラッキング（ADLLTTM）、
信号処理、拡張FIFOマネジメントでミニTBC機能
アダプティブ・ピーク・ホワイト・モードを備えた AGC を内
蔵
Macrovision®コピー保護検出
NTSC/PAL/SECAMの自動識別
8 ビット ITU-R BT.656 YCrCb 4:2:2 出力および HS 、 VS 、
デジタル・ビデオ・カメラおよびPDA
デジタルTV用の低価格SDTV PIPデコーダ
ビデオの安全性に対応したマルチチャンネルDVR
AVレシーバおよびビデオ・トランスコーディング
PCI/USB ベースのビデオ・キャプチャおよび TV チューナ・
カード
パーソナル・メディア・プレーヤおよびレコーダ
スマートフォン／マルチメディア・ハンドセット
車載用インフォテインメント機器
リアビュー・カメラ／車両安全システム
A IN1
A IN2
A IN3
A IN41
A IN51
A IN61
AA
フィルタ
AA
フィルタ
デジタル処理
ブロック
10ビット、86MHz
ADC
F IF O
アナログ・
ビデオ
入力
LLC
ADLLT処理
PLL
XTAL
2Dコム
SHA
A/D
VBIスライサ
AA
フィルタ
カラー復調
I2C／コントロール
リファレンス
出力ブロック
8/16ビット 1
ピクセル・
データ
P7∼P0
VS
HS
FIELD 2
GPO1
SFL
INTRQ
ADV7180
SCLK SDATA ALSB RESET PWRDWN
164ピン・パッケージでのみ使用可
240ピン・パッケージはVS/FIELD用に1本のピンを使用
05700-001
パワーダウン・モードおよび超低スリープ・モード電流
2線式シリアルMPUインターフェース（I2C®互換）
アナログ電源：1.8V、PLL電源：1.8V、デジタル電源：1.8V、
IO電源：3.3V
温度グレード：−40∼＋85℃
2種類のパッケージ：
40ピン、6mm×6mm、鉛フリーのLFCSP
64ピン、10mm×10mm、鉛フリーのLQFP
クロック処理ブロック
XTAL1
マルチプレクサ・
ブロック
FIELD1
1.0Vのアナログ信号入力範囲
2
4個の汎用出力（GPO）
テレテキスト対応のフル機能VBIデータ・スライサ（WST）
機能ブロック図
図1
概要
ADV7180は、世界的な標準であるNTSC、PAL、SECAM互換
の標準アナログ・ベースバンド・テレビ信号を自動的に検出
し、8ビットのITU-R BT.656インターフェース標準と互換性の
ある4:2:2コンポーネント・ビデオ・データに変換します。
AGC（自動ゲイン・コントロール）回路とクランプ再生回路が
内蔵されているため、最大1.0Vの振幅をもつビデオ信号の入力
ADV7180 のシンプルなデジタル出力インターフェースは、
MPEGエンコーダ、コーデック、モバイル・ビデオ・プロセッ
ライン・ロック・クロック出力により、±5 ％のライン長変化
があっても、出力データレート、タイミング信号、出力クロッ
ク信号を同期化、非同期化、またはラインにロックすることが
できます。出力制御信号は、多くのアプリケーションでグルー
レスなインターフェース接続を実現します。ADV7180は、2線
式のシリアル双方向ポート（I2C互換）で設定します。
サ、アナログ・デバイセズのデジタル・ビデオ・エンコーダ
（ADV7179などの製品）など、さまざまなデバイスにグルーレ
スに接続します。外部のHS、VS、FIELD信号は、必要な場合、
LCD コントローラその他のビデオ ASIC 用のタイミング・リ
ファレンスとして使用できます。
10ビットの高精度A/D変換機能は、消費者向けアプリケーショ
ンに対応した業務用品質のビデオ性能を提供し、真の 8 ビッ
ト・データ分解能を実現します。3 チャンネルのアナログ・ビ
デオ入力は、標準のコンポジット信号、Sビデオ信号、または
コンポーネント・ビデオ信号を取り込めるため、さまざまな消
費者向けビデオ・ソースに対応することができます。
1
2
AD7180 LFCSP-40はVS/FIELD出力用に1本のピンを使用
AD7180 LQFP-64でのみ使用可能
REV. B
アナログ・デバイセズ株式会社
が可能になります。また、これらの回路をバイパスしてマニュ
アル設定することもできます。
ADV7180は1.8V CMOSプロセスで製造されています。モノリ
シックCMOS構造を採用しているため、低消費電力でより多く
の機能を実現しています。鉛フリーの 40 ピン・チップスケー
ル・パッケージ（LFCSP）は、スペースに制約のある携帯アプ
リケーションに最適です。 ADV7181B とピン互換の 64 ピン
LQFPパッケージでも提供しています。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の
利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま
せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので
もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有
に属します。
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ADV7180
目次
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
アナログ・フロントエンド. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
標準ビデオ信号処理プロセッサ（SDP）. . . . . . . . . . . . . . . . . 4
ADV7181Bとの比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
電気的特性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
ビデオ仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
タイミング仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
アナログ仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
熱仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
タイミング図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
40ピンLFCSP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
64ピンLQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
アナログ・フロントエンド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
入力設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
INSEL[3:0]（入力選択）、アドレス0x00 [3:0] . . . . . . . . . . . . 16
アナログ入力マルチプレクシング. . . . . . . . . . . . . . . . . . . . . 17
アンチエイリアシング（折返し誤差防止）フィルタ. . . . . 18
グローバル・コントロール・レジスタ . . . . . . . . . . . . . . . . . . . . 19
パワー・セーブ・モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
リセット制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
グローバル・ピンの制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
グローバル・ステータス・レジスタ . . . . . . . . . . . . . . . . . . . . . . 21
識別. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
STATUS 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
自動検出結果. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
STATUS 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
STATUS 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
ビデオ・プロセッサ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
SD輝度信号パス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
SD色信号パス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
同期処理. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
VBIデータの再生 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
全体的なセットアップ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
カラー制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
クランプ動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
輝度信号フィルタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
色信号フィルタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
ゲイン動作. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
カラー・トランジェント・インプルーブメント（CTI）. . 36
デジタル・ノイズ・リダクション（DNR）と
輝度信号ピーキング・フィルタ. . . . . . . . . . . . . . . . . . . . . . . 37
コムフィルタ（くし形フィルタ）. . . . . . . . . . . . . . . . . . . . . . 38
IFフィルタ補償 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
AVコードの挿入と制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
同期出力信号. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
同期処理. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
VBIデータ・デコード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
I2C読出しレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
ピクセル・ポートの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
GPO制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
MPUポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
レジスタのアクセス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
レジスタの設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
I2Cシーケンサ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
I2Cレジスタ・マップ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
I2Cのプログラミング例. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
ADV7180 LQFP-64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
ADV7180 LFCSP-40 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
PCボード・レイアウトの推奨事項 . . . . . . . . . . . . . . . . . . . . . . . 106
アナログ・インターフェース入力. . . . . . . . . . . . . . . . . . . . 106
電源のデカップリング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
VREFNとVREFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
デジタル出力（データとクロックの両方）. . . . . . . . . . . . . 106
デジタル入力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
代表的な回路接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
―2―
REV. B
ADV7180
改訂履歴
2/07―Rev. A to Rev. B
Changes to SFL_INV, Subcarrier Frequency Lock
Inversion Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Changes to Table 103, Register 0x41. . . . . . . . . . . . . . . . . . . . . . . . . 90
Updated Outline Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
11/06―Rev. 0 to Rev. A
Changes to Table 10 and Table 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Changes to Table 30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Changes to Gain Operation Section . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Changes to Table 43. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Changes to Table 97. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Changes to Table 99. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Changes to Table 103. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Changes to Figure 54 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
1/06―Revision 0: Initial Version
REV. B
―3―
ADV7180
標準ビデオ信号処理プロセッサ（SDP）
はじめに
ADV7180は、コンポジット、Sビデオ、コンポーネントなどの
フォーマットを持つさまざまなベースバンド・ビデオ信号をデ
コーディングできます。ビデオ・プロセッサ対応のビデオ標準
としては、PAL B/D/I/G/H、PAL60、PAL M、PAL N、PAL
Nc、NTSC M/J、NTSC 4.43、SECAM B/D/G/K/Lなどがあり
ます。ADV7180はビデオ標準を自動的に検出して処理できま
す。
ADV7180 は多機能なシングル・チップのマルチフォーマッ
ト・ビデオ・デコーダで、コンポジット、Sビデオ、コンポー
ネント・ビデオ形式のPAL、NTSC、SECAM標準を自動的に
検出し、デジタルITU-R BT.656フォーマットに変換します。
ADV7180 のシンプルなデジタル出力インターフェースは、
MPEGエンコーダ、コーデック、モバイル・ビデオ・プロセッ
ADV7180は5ライン、スーパーアダプティブの2Dコムフィル
サ、アナログ・デバイセズのデジタル・ビデオ・エンコーダ
（ADV7179などの製品）など、さまざまなデバイスにグルーレ
スに接続します。外部の HS 、 VS 、 FIELD 信号は、（ ITU-R
BT.656インターフェース標準に対応していない）LCDコント
ローラその他のビデオASIC 用のタイミング・リファレンスと
して使用できます。
タ（くし形フィルタ）を内蔵しており、コンポジット・ビデオ
信号をデコーディングする際に色信号と輝度信号を高精度に分
離できます。このフィルタは、きわめて適合性に優れているた
め、ユーザが手を加えることなく、ビデオ標準と信号品質に応
じて自動的に処理モードを調節します。ADV7180では、明度、
コントラスト、彩度、色相などのユーザによる制御も行えま
す。
アナログ・フロントエンド
ADV7180 のアナログ・フロントエンドは 1 個の高速 10 ビット
A/Dコンバータ（ADC）を備えており、アナログ・ビデオ信号
をデジタル化してSDP（標準ビデオ信号処理プロセッサ）に供
ADV7180は、VCRなどの信号源から出力されるビデオ・ライ
ン長の変化をトラッキングする、特許取得済みのアダプティ
ブ・デジタル・ライン長トラッキング（ADLLT）アルゴリズ
ムを採用しています。このADLLT機能を使って、VCRなどの
低品質のビデオ信号源や、ノイズの多いチューナ出力、VCDプ
レーヤ、ビデオ・カメラなどのビデオ信号源をトラックし、デ
コードできます。 ADV7180 は CTI （カラー・トランジェン
ト・インップルーブメント）プロセッサを内蔵しており、色信
号遷移のエッジをシャープにすることで、際立った垂直遷移を
実現しています。
給できます。アナログ・フロントエンドでは、ミックスド・シ
グナル・アプリケーションで高性能を実現するために、ADCの
入力で差動チャンネルを採用しています。
このフロントエンドは、複数のコンポジット・ビデオ信号を
ADV7180に入力できる3チャンネルの入力マルチプレクサも備
えています。ADCの前には電流クランプが配置されているため、
ビデオ信号は必ずコンバータの入力範囲内に収まるようになっ
ています。入力信号がADCの許容範囲内に収まるようにするに
は、各アナログ入力チャンネルの前に抵抗分圧ネットワークが
必要となります（図24を参照）。ビデオ信号微調クランピング
は、ADV7180に内蔵されているデジタル微調クランピング機
能を用いてダウンストリームで実行されます。
表 1 に 3 つの ADC クロック・レートを示します。クロック・
レートは、処理されるビデオ入力フォーマット（INSEL[3:0]）
によって決まります。これらのクロック・レートは、 CVBS
モードの場合にチャンネル当たり4 倍のオーバーサンプリング
を保証し、Y/CモードとYPrPbモードの場合はチャンネル当た
り2倍のオーバーサンプリングを保証します。
表1.
ADCクロック・レート
レート1
チャンネル当たりの
オーバーサンプリング・
レート
57.27MHz
4倍
ADCクロック・
入力
フォーマット
CVBS
Y/C（Sビデオ） 86MHz
2倍
YPrPb
2倍
2
1
2
86MHz
ビデオ・プロセッサは、クローズド・キャプション（CCAP）、
ワイド・スクリーン・シグナリング（WSS）、コピー・ジェネ
レーション・マネジメント・システム（ CGMS ）、 EDTV 、
Gemstar® 1×/2×、拡張データ・サービス（XDS）などのさま
ざまな VBI データ・サービスを処理できます。 ADV7180 は、
プログラム・デリバリ・コントロール（PDC）やビデオ・プロ
グラミング・サービス（VPS）と共に、世界標準テレテキスト
（WST）のテレテキスト・データ・スライス機能も提供してい
ます。データは、 8 ビット・ビデオ出力ポートを介して補助
データ・パケット（ANC）として送信されます。ADV7180は、
Macrovisionの認定を取得しており、検出回路はType I、II、III
の保護レベルを識別し、報告することができます。また、デ
コーダは、すべてのMacrovision信号入力に十分に対応できま
す。
XTALピンとXTAL1ピンの間に配置された28.6363MHz水晶発振器に基づく値。
Y/C（Sビデオ）モード時の強制書込みについては、表103のINSEL[3:0]を参照。
―4―
REV. B
ADV7180
ADV7181Bとの比較
ADV7181Bとのピン互換性
ADV7181Bと比較すると、ADV7180 LQFP-64には次のような
特長が追加されています。
ADV7180 LQFP-64は、ADV7181Bとピン互換性があります。
ADV7181BからADV7180に移行するためのマニュアル（移行
に必要なソフトウェアの変更を記載）は要望に応じて提供しま
す。詳細はアナログ・デバイセズのフィールド・エンジニアに
問い合わせてください。
• VCRや微弱信号源のチューナをロックするアーキテクチャ
を改善
• 3個のアンチエイリアシング・フィルタを内蔵
ADV7180 は、 ADV7181B とは異なる ADC リファレンス・デ
カップリング回路（図2）を内蔵しています。
• 4個の汎用出力（GPO）
• 1.8Vのアナログ電源電圧
• 40ピンLFCSPを選択可
0.1µF
VREFN
• INSEL[3:0]使用時の未使用チャンネルの自動パワーダウン
0.1µF
図2.
REV. B
―5―
05700-002
VREFP
0.1µF
ADV7180のADCリファレンス・デカップリング回路
ADV7180
機能ブロック図
クロック処理ブロック
PLL
A IN4
A IN5
A IN6
AA
フィルタ
AA
フィルタ
16ビット・
ピクセル・
データ
P15∼P0
2Dコム
SHA
A/D
VBIスライサ
AA
フィルタ
カラー復調
HS
VS
FIELD
GPO0∼GPO3
SFL
INTRQ
I2C／コントロール
リファレンス
05700-003
A IN3
マルチプレクサ・
ブロック
アナログ・
ビデオ
入力
デジタル処理
ブロック
10ビット、86MHz
ADC
A IN1
A IN2
LLC
ADLLT処理
F IF O
XTAL
出力ブロック
XTAL1
SCLK SDATA ALSB RESET PWRDWN
図3.
機能ブロック図（64ピンLQFP）
クロック処理ブロック
XTAL1
PLL
A IN3
AA
フィルタ
P7 TO P0
2Dコム
SHA
A/D
VBIスライサ
AA
フィルタ
カラー復調
HS
VS/FIELD
SFL
リファレンス
I2C／コントロール
INTRQ
SCLK SDATA ALSB RESET PWRDWN
図4.
05700-004
A IN2
マルチプレクサ・
ブロック
アナログ・
ビデオ
入力
AA
フィルタ
8ビット・
ピクセル・
データ
F IF O
デジタル処理
ブロック
10ビット、86MHz
ADC
A IN1
LLC
ADLLT処理
出力ブロック
XTAL
機能ブロック図（40ピンLFCSP）
―6―
REV. B
ADV7180
仕様
温度範囲：TMIN∼TMAX、−40∼＋85℃。この範囲でmin/max仕様を保証。
電気的特性
AVDD＝1.71∼1.89V、DVDD＝1.65∼2.0V、DVDDIO＝3.0∼3.6V、PVDD＝1.65∼2.0V（特に指定のない限り、動作温度範囲）
表2
パラメータ
記号
テスト条件
Min
Typ
Max
単位
10
ビット
静的性能
分解能（各ADC）
N
積分非直線性
INL
CVBSモードでのBSL
2
LSB
微分非直線性
DNL
CVBSモード
−0.6/＋0.6
LSB
デジタル入力
ハイレベル入力電圧
VIH
ローレベル入力電圧
VIL
水晶発振器入力
VXIH
水晶発振器入力
VXIL
入力電流
IIN
入力容量
CIN
2
V
0.8
1.2
V
V
−10
0.4
V
＋10
µA
10
pF
デジタル出力
ハイレベル出力電圧
VOH
ISOURCE＝0.4mA
ローレベル出力電圧
VOL
ISINK＝3.2mA
2.4
V
高インピーダンス・リーク電流
ILEAK
10
µA
出力容量
COUT
20
pF
0.4
V
電源条件1
デジタル電源
DVDD
1.65
1.8
2
V
デジタルI/O電源
DVDDIO
3.0
3.3
3.6
V
PLL電源
PVDD
1.65
1.8
2.0
V
アナログ電源
AVDD
1.71
1.8
1.89
V
デジタル電源電流
IDVDD
77
mA
デジタルI/O電源電流
IDVDDIO
3
mA
PLL電源電流
IPVDD
アナログ電源電流
IAVDD
パワーダウン電流
12
mA
CVBS入力
33
mA
Y/C入力
59
mA
YPrPb入力
77
mA
IDVDD
6
µA
IDVDDIO
0.1
µA
IPVDD
1
µA
IAVDD
1
µA
15
µW
20
ms
パワーダウン・モード時の総消費電力2
パワーアップ時間
1
2
tPWRUP
特性評価により保証
ADV7180クロック入力
REV. B
―7―
ADV7180
ビデオ仕様
特性評価により保証。AVDD＝1.71∼1.89V、DVDD＝1.65∼2.0V、DVDDIO＝3.0∼3.6V、PVDD＝1.65∼2.0V（特に指定のない限り、動作
温度範囲）
表3
パラメータ
Min
Typ
Max
記号
テスト条件
単位
微分位相
DP
CVBS入力、変調5ステップ［NTSC］
0.6
°
微分ゲイン
DG
CVBS入力、変調5ステップ［NTSC］
0.5
%
輝度信号非直線性
LNL
CVBS入力、5ステップ［NTSC］
2.0
%
輝度信号ランプ
57.1
dB
輝度信号平坦フィールド
58
dB
60
dB
非直線性仕様
ノイズ仕様
S/N比（重みなし）
アナログ・フロントエンド・
クロストーク
ロック時間仕様
水平ロック範囲
−5
＋5
%
垂直ロック範囲
40
70
Hz
FSCサブキャリア・ロック範囲
±1.3
kHz
カラー・ロックイン時間
60
ライン
Sync長範囲
20
200
%
カラー・バースト範囲
5
200
%
垂直ロック時間
2
フィールド
自動検出切替え速度
100
ライン
CVBS
2.9
ns
Y/C
5.6
ns
YPrPb
−3.0
ns
色信号-輝度信号遅延
輝度信号仕様
輝度信号明度精度
CVBS、1V入力
1
%
輝度信号コントラスト精度
CVBS、1V入力
1
%
―8―
REV. B
ADV7180
タイミング仕様
特性評価により保証。AVDD＝1.71∼1.89V、DVDD＝1.65∼2.0V、DVDDIO＝3.0∼3.6V、PVDD＝1.65∼2.0V（特に指定のない限り、動作
温度範囲）
表4
パラメータ
記号
テスト条件
Min
Typ
Max
単位
システム・クロックおよび水晶発振器
28.6363
公称周波数
周波数安定性
MHz
±50
ppm
400
kHz
I2Cポート
SCLK周波数
SCLKのハイレベル最小パルス幅
t1
0.6
µs
SCLKのローレベル最小パルス幅
t2
1.3
µs
ホールド時間（スタート状態）
t3
0.6
µs
セットアップ時間（スタート状態）
t4
0.6
µs
SDAのセットアップ時間
t5
100
ns
SCLKとSDAの立上がり時間
t6
300
ns
SCLKとSDAの立下がり時間
t7
300
ns
ストップ状態のセットアップ時間
t8
0.6
µs
リセット機能
5
リセット・パルス幅
ms
クロック出力
LLC1マーク／スペース比
t9:t10
45:55
55:45
％デューティ
サイクル
データ出力とコントロール信号出力
データ出力の遷移時間
t11
立下がりエッジから
有効データの開始まで
(tACCESS＝t10−t11)
3.6
ns
データ出力の遷移時間
t12
有効データの終わりから
立下がりエッジまで
(tHOLD＝t9＋t12)
2.4
ns
アナログ仕様
特性評価により保証。AVDD＝1.71∼1.89V、DVDD＝1.65∼2.0V、DVDDIO＝3.0∼3.6V、PVDD＝1.65∼2.0V（特に指定のない限り、動作
温度範囲）
表5
パラメータ
Min
テスト条件
Typ
Max
単位
クランプ回路
0.1
µF
10
MΩ
クランプ流出大電流
0.4
mA
クランプ流入大電流
0.4
mA
クランプ流出小電流
10
µA
クランプ流入小電流
10
µA
外付けのクランプ・コンデンサ
入力インピーダンス
REV. B
クランプ・オフ時
―9―
ADV7180
熱仕様
表6
パラメータ
Min
Typ
Max
記号
テスト条件
単位
接合部／周囲間熱抵抗
（自然空冷）
θJA
全面グラウンド・プレーンを持つ
4層PCボード、40ピンLFCSP
30
℃/W
接合部／ケース間熱抵抗
θJC
全面グラウンド・プレーンを持つ
4層PCボード、40ピンLFCSP
3
℃/W
接合部／周囲間熱抵抗
（自然空冷）
θJA
全面グラウンド・プレーンを持つ
4層PCボード、64ピンLQFP
47
℃/W
接合部／ケース間熱抵抗
θJC
全面グラウンド・プレーンを持つ
4層PCボード、64ピンLQFP
11.1
℃/W
熱特性
タイミング図
t5
t3
t3
SDATA
t2
t4
t7
t8
05700-005
t1
t6
SCLK
図5．I Cのタイミング
2
t9
t10
出力 LLC
t12
t11
05700-006
出力 P0∼P15、VS、
HS、FIELD、
SFL
図6．ピクセル・ポートとコントロール信号のタイミング
― 10 ―
REV. B
ADV7180
絶対最大定格
表7
パラメータ
定格値
AGNDに対するAVDD
2.2V
DGNDに対するDVDD
2.2V
AGNDに対するPVDD
2.2V
DGNDに対するDVDDIO
4V
AVDDに対するDVDDIO
−0.3∼＋2V
DVDDに対するPVDD
−0.3∼＋0.9V
PVDDに対するDVDDIO
−0.3∼＋2V
DVDDに対するDVDDIO
−0.3∼＋2V
PVDDに対するAVDD
−0.3∼＋0.3V
DVDDに対するAVDD
−0.3∼＋0.9V
デジタル入力電圧
DGND−0.3V∼DVDDIO＋0.3V
デジタル出力電圧
DGND−0.3V∼DVDDIO＋0.3V
左記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
本デバイスは高性能の集積回路です。ESD 定格は2kV 未満で、
ESDの影響を受けやすくなっています。したがって、デバイス
の取扱い時や組立て時には、適切な予防措置を講じてくださ
い。
ESDに関する注意
ESD（静電放電）の影響を受けやすいデバイス
です。電荷を帯びたデバイスや回路ボードは、
検知されないまま放電することがあります。本
製品は当社独自の特許技術であるESD保護回路
を内蔵してはいますが、デバイスが高エネル
ギーの静電放電を被った場合、損傷を生じる可
能性があります。したがって、性能劣化や機能
低下を防止するため、ESDに対する適切な予防
措置を講じることをお勧めします。
AGNDに対するアナログ入力 AGND−0.3V∼AVDD＋0.3V
最大ジャンクション温度
（TJ max）
125℃
保存温度範囲
−65∼＋150℃
赤外線リフロー・ハンダ処理 260℃
（20秒）
REV. B
― 11 ―
ADV7180
ピン配置と機能の説明
40
39
38
37
36
35
34
33
32
31
DGND
HS
INTRQ
VS/FIELD
DVDD
DGND
SCLK
SDATA
ALSB
RESET
40ピンLFCSP
1
2
3
4
5
6
7
8
9
10
1番ピン
識別マーク
ADV7180
LFCSP
上面図
（実寸ではありません）
30
29
28
27
26
25
24
23
22
21
A IN3
A IN2
AGND
AVDD
VREFN
VREFP
AGND
A IN1
TEST_0
AGND
図7.
表8.
05700-007
LLC
XTAL1
XTAL
DVDD
DGND
P1
P0
PWRDWN
ELPF
PVDD
11
12
13
14
15
16
17
18
19
20
DVDDIO
SFL
DGND
DVDDIO
P7
P6
P5
P4
P3
P2
40ピンLFCSPのピン配置
ADV7180 LFCSP-40のピン機能の説明
ピン番号
記号
タイプ
機能
3、15、35、40
DGND
G
デジタル電源用グラウンド
21、24、28
AGND
G
アナログ電源用グラウンド
1、4
DVDDIO
P
デジタルI/O電源電圧（3.3V）
14、36
DVDD
P
デジタル電源電圧（1.8V）
27
AVDD
P
アナログ電源電圧（1.8V）
20
PVDD
P
PLL電源電圧（1.8V）
23、29、30
AIN1∼AIN3
I
アナログ・ビデオ入力チャンネル
5∼10、16、17
P7∼P2、P1、P0
O
ビデオ・ピクセル出力ポート
39
O
水平同期出力信号
38
HS
______
INTRQ
O
割込み要求出力。入力ビデオ上に一定の信号が検出されると、割込みが発生します（表104を
参照）。
37
VS/FIELD
O
垂直同期出力信号／フィールド同期出力信号
33
SDATA
I/O
I2Cポートのシリアル・データ入力／出力ピン
34
SCLK
I
I2Cポートのシリアル・クロック入力（最大クロック・レート：400kHz）
32
ALSB
I
31
______
RESET
ADV7180のI2Cアドレスを選択します。ALSBをローレベルに設定すると、書込みアドレスと
して0x40が選択され、ALSBをハイレベルに設定すると、0x42が選択されます。
I
アクティブ・ローレベルのシステム・リセット入力。ADV7180の回路をリセットするには、
RESETに最小幅5msのローレベル・パルスを入力する必要があります。
11
LLC
O
出力ピクセル・データに対するライン・ロック出力クロック。公称27MHzですが、ビデオ・
ライン長に応じて上下に変動します。
13
XTAL
I
28.6363MHzの水晶発振器の入力ピン。外付けの1.8V、28.6363MHzのクロック発振器から
オーバドライブできます。水晶発振器モードでは、基本波水晶発振器を使う必要があります。
12
XTAL1
O
18
_________
PWRDWN
このピンは28.6363MHzの水晶発振器に接続します。ADV7180のクロックとして外付け1.8V、
28.6363MHzのクロック発振器を使用する場合は、開放のままにします。水晶発振器モードで
は、基本波水晶発振器を使う必要があります。
I
このピンにロジック・ローレベルを入力すると、ADV7180はパワーダウン・モードになります。
19
ELPF
I
推奨の外部ループ・フィルタは、このELPFピンに接続する必要があります（図53参照）。
2
SFL
O
サブキャリア周波数ロック。このピンにはシリアル出力ストリームが含まれています。このデ
コーダをアナログ・デバイセズの任意のデジタル・ビデオ・エンコーダに接続するときは、こ
れを使用してサブキャリア周波数をロックします。
26
VREFN
O
内部電圧リファレンス出力。推奨出力回路については、図53を参照してください。
25
VREFP
O
内部電圧リファレンス出力。推奨出力回路については、図53を参照してください。
22
TEST_0
I
このピンは、DGNDに接続します。
― 12 ―
REV. B
ADV7180
64 63 62 61 60 59 58
A IN6
NC
A L SB
RE S E T
SDA TA
G PO 3
SCL K
DG ND
G PO 2
P15
DV DD
P13
P14
P12
F IE L D
VS
64ピンLQFP
57 56 55 54 53 52 51 50 49
INTRQ
1
HS
2
48 A IN5
DGND
3
46 A IN3
DVDDIO
4
45 NC
P11
5
44 NC
P10
6
P9
7
P8
8
SFL
9
1番ピン
47 A IN4
43 AGND
ADV7180
42 NC
LQFP
上面図
41 NC
（実寸ではありません）
40 AVDD
DGND 10
DVDDIO
39 VREFN
38 VREFP
11
GPO1 12
37 AGND
GPO0 13
36 A IN2
P7 14
35 A IN1
P6 15
34 TEST_0
P5 16
33 NC
図8.
表9.
05700-008
PV DD
A G ND
E L PF
NC
NC＝無接続
PWRDWN
P0
NC
P1
DG ND
XTA L
DV DD
XTA L 1
LLC
P2
P4
P3
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
64ピンLQFPのピン配置
ADV7180 LQFP-64のピン機能の説明
ピン番号
記号
タイプ
機能
3、10、24、57
32、37、43
4、11
23、58
40
31
38
39
35、36、46∼49
27、28、33、41、
42、44、45、50
5∼8、14∼19、
25、26、59∼62
DGND
AGND
DVDDIO
DVDD
AVDD
PVDD
VREFP
VREFN
AIN1∼AIN6
NC
G
G
P
P
P
P
O
O
I
デジタル・グラウンド
O
ビデオ・ピクセル出力ポート。8ビット／16ビット・モードの出力構成については
表96を参照してください。
2
64
63
1
P11∼P8、
P7∼P2、P1、
P0、P15∼P12
HS
VS
FIELD
_______
INTRQ
O
O
O
O
水平同期出力信号
53
54
52
SDATA
SCLK
ALSB
I/O
I
I
I2Cポートのシリアル・データ入力／出力ピン
I2Cポートのシリアル・クロック入力（最大クロック・レート：400kHz）
ADV7180のI2Cアドレスを選択します。ALSBをローレベルに設定すると、書込み
アドレスとして0x40が選択され、ALSBをハイレベルに設定すると、0x42が選択
29
__________
PWRDWN
I
このピンにロジック・ローレベルを入力すると、ADV7180はパワーダウン・モー
ドになります。
30
ELPF
I
推奨の外部ループ・フィルタは、このELPFピンに接続する必要があります（図54
参照）。
51
_______
RESET
I
アクティブ・ローレベルのシステム・リセット入力。ADV7180の回路をリセット
するには、RESETに最小幅5msのローレベル・パルスを入力する必要があります。
REV. B
アナログ・グラウンド
デジタルI/O電源電圧（3.3V）
デジタル電源電圧（1.8V）
アナログ電源電圧（1.8V）
PLL電源電圧（1.8V）
内部電圧リファレンス出力。推奨出力回路については、図54を参照してください。
内部電圧リファレンス出力。推奨出力回路については、図54を参照してください。
アナログ・ビデオ入力チャンネル
無接続ピン。これらのピンは内部的に接続されていません。
垂直同期出力信号
フィールド同期出力信号
割込み要求出力。入力ビデオ上に一定の信号が検出されると、割込みが発生しま
す（表104を参照）。
されます。
― 13 ―
ADV7180
ピン番号
記号
タイプ
機能
9
SFL
O
サブキャリア周波数ロック。このピンにはシリアル出力ストリームが含まれてい
ます。このデコーダをアナログ・デバイセズの任意のデジタル・ビデオ・エン
コーダに接続するときは、これを使用してサブキャリア周波数をロックします。
20
LLC
O
21
XTAL1
O
ADV7180 の出力ピクセル・データに対するライン・ロック出力クロック。公称
27MHzですが、ビデオ・ライン長に応じて上下に変動します。
このピンは28.6363MHzの水晶発振器に接続します。ADV7180のクロックとして
外付け1.8V、28.6363MHzのクロック発振器を使用する場合は、開放のままにし
22
XTAL
I
28.6363MHzの水晶発振器の入力ピン。外付けの1.8V、28.6363MHzのクロック発
振器からオーバドライブできます。水晶発振器モードでは、基本波水晶発振器を
使う必要があります。
12、13、55、56
34
GPO0∼GPO3
TEST_0
O
I
汎用出力。これらのピンをI2C経由で設定して外付けのデバイスを制御します。
ます。水晶発振器モードでは、基本波水晶発振器を使う必要があります。
このピンは、DGNDに接続します。
― 14 ―
REV. B
ADV7180
アナログ・フロントエンド
A IN2
A IN1
A IN4
A IN3
A IN6
A IN5
MAN_MUX_EN
A IN2
A IN1
A IN4
A IN3
A IN6
A IN5
MUX_0[3:0]
A IN4
A IN3
A IN6
A IN5
MUX_1[3:0]
ADC
A IN6
A IN5
05700-009
MUX_2[3:0]
図9.
内部ピンの接続（LQFP-64）
A IN1
A IN2
A IN3
MAN_MUX_EN
A IN1
A IN2
A IN3
MUX_0[3:0]
A IN2
A IN3
MUX_1[3:0]
ADC
A IN3
05700-010
MUX_2[3:0]
図10.
REV. B
内部ピンの接続（LFCSP-40）
― 15 ―
ADV7180
表10.
入力設定
ADV7180 LQPF-64 INSEL[3:0]
入力ビデオを適正にデコードするためのADV7180の設定には、
次の2つの主要ステップがあります。
INSEL[3:0]
ビデオ・フォーマット
アナログ入力
1. INSEL[3:0]でルーティングとフォーマット・デコーディン
グ（ CVBS 、 Y/C 、 YPrPb ）を設定します。 ADV7180
LQFP-64の場合は表10、ADV7180 LFCSP-40の場合は表11
0000
コンポジット
CVBS→AIN1
0001
コンポジット
CVBS→AIN2
0010
コンポジット
CVBS→AIN3
0011
コンポジット
CVBS→AIN4
2. INSEL[3:0]を使用する場合に入力条件が満たされないとき
0100
コンポジット
CVBS→AIN5
は、アナログ入力マルチプレクシングをマニュアルで設定
して、ビデオ信号をアナログ入力ピンからADCへと適正に
ルーティングします。デジタル・データをデコードする
SDP ブロックに対しては、 CVBS 、 Y/C 、または YPrPb
フォーマットを処理するように設定します。これは
INSEL[3:0]で行います。
0101
コンポジット
CVBS→AIN6
0110
Y/C（Sビデオ）
を参照してください。
0111
Y/C（Sビデオ）
1000
Y/C（Sビデオ）
YPrPb
Y→AIN1
Pb→AIN4
INSEL[3:0]でビデオ・フォーマットを
設定。定義済みのフォーマット／
ルーティングを使用
Pr→AIN5
1010
いいえ
YPrPb
Y→AIN2
Pr→AIN6
はい
Pb→AIN3
LFCSP-40
マルチプレクシング制御ビット
（MUX_0[3:0]、MUX_1[3:0]、MUX_2[3:0]）
を使用してADC入力を設定。
表12を参照。
1011∼1111
05700-011
表11を
参照
図11.
Y→AIN3
C→AIN6
1001
表10を
参照
Y→AIN2
C→AIN5
アナログ・ビデオ信号を
ADV7180に接続
LQFP-64
Y→AIN1
C→AIN4
信号ルーティング・オプション
表11.
未使用
未使用
ADV7180 LFCSP-40 INSEL[3:0]
INSEL[3:0]（入力選択）、
アドレス0x00 [3:0]
INSEL[3:0]
ビデオ・フォーマット
アナログ入力
0000
コンポジット
CVBS→AIN1
INSELビットで入力フォーマットを選択できます。また、コン
ポジット（CVBS）、Sビデオ（Y/C）、コンポーネント（YPrPb）
の各フォーマットを処理するようにSDPコアを設定することも
0001∼0010
未使用
未使用
0011
コンポジット
CVBS→AIN2
できます。
0100
コンポジット
CVBS→AIN3
0101
未使用
未使用
0110
Y/C（Sビデオ）
INSEL[3:0]は、マニュアル・マルチプレクシング設定を必要と
しない定義済みのアナログ入力ルーティング方式を採用してい
ます（表10、表11を参照）。このため、ユーザはINSEL[3:0]の
みを使用して各種のビデオ信号をデコーダにルーティングし、
選択することができます。本製品の新たなメリットとしては、
たとえば、CVBS入力を選択した場合に残りのチャンネルがパ
ワーダウンします。
Y→AIN1
C→AIN2
0111∼1000
未使用
未使用
1001
YPrPb
Y→AIN1
Pr→AIN3
Pb→AIN2
1010∼1111
― 16 ―
未使用
未使用
REV. B
ADV7180
MAN_MUX_EN（マニュアル入力マルチプレクシング・
イネーブル）、アドレス0xC4 [7]
アナログ入力マルチプレクシング
ADV7180はアナログ・マルチプレクシング部を内蔵している
ため、複数のビデオ信号源をデコーダに接続できます。図9 と
図10に、ADV7180の入力マルチプレクシングの全体的な構造
を示します。
ADV7180のアナログ・マルチプレクシング部を設定する場合
は 、 A D C で 処 理 す る ア ナ ロ グ 入 力 の A IN1 ∼ A IN6
（ADV7180BSTZ）またはAIN1∼AIN3（ADV7180BCPZ）を選
択する必要があります。MAN_MUX_ENを1に設定して以下の
ADV7180BSTZ（64ピンLQFP）では最大6個のCVBS入力を、
またADV7180BCPZ（40ピンLFCSP）では最大3個のCVBS入
マルチプレクシング・ブロックをイネーブルにします。
力を接続し、デコードすることができます。「ピン配置と機能
の説明」にも示したように、これらのアナログ入力ピンは互い
に近接した位置に配置されています。このため、PCボードのレ
イアウトは注意深く設計する必要があります（たとえば、物理
的に近接するパターン上の全信号間でのグラウンド・シール
ド）。未使用のアナログ入力ピンは、AGNDに接続してシール
ドとして使うことを強く推奨します。
• MUX_0[3:0]（ADCマルチプレクサ設定）、アドレス0xC3[3:0]
• MUX_1[3:0]（ADCマルチプレクサ設定）、アドレス0xC3[7:4]
• MUX_2[3:0]（ADCマルチプレクサ設定）、アドレス0xC4[3:0]
3つのマルチプレクシング部は、信号バスSW_0/1/2[3:0]で制御
できます。表12に、使用する制御ワードを示します。
タイミング情報（HS 、VS ）を含む入力信号は、MUX_0 で処
理する必要があります。たとえば、Y/C入力設定では、MUX0
をYチャンネルに接続し、MUX1をCチャンネルに接続します。
CVBS入力などのビデオ信号を処理する際に使用しないマルチ
プレクサがある場合は、アイドル状態のマルチプレクサと関連
チャンネル・クランプおよびバッファをパワーダウンします
（表103のレジスタ0x3Aの説明を参照）。
表12.
ADCのマニュアル・マルチプレクシング設定（MAN_MUX_ENを1に設定）
ADCの接続先
MUX_0[3:0]
LQFP-64
LFCSP-40
ADCの接続先
ADCの接続先
MUX_1[3:0]
LQFP-64
LFCSP-40
MUX_2[3:0]
LQFP-64
LFCSP-40
000
無接続
無接続
000
無接続
無接続
000
無接続
無接続
001
AIN1
AIN1
001
無接続
無接続
001
無接続
無接続
010
AIN2
無接続
010
無接続
無接続
010
AIN2
無接続
011
AIN3
無接続
011
AIN3
無接続
011
無接続
無接続
100
AIN4
AIN2
100
AIN4
AIN2
100
無接続
無接続
101
AIN5
AIN3
101
AIN5
AIN3
101
AIN5
AIN3
110
AIN6
無接続
110
AIN6
無接続
110
AIN6
無接続
111
無接続
無接続
111
無接続
無接続
111
無接続
無接続
注記：
• CVBSは、MUX_0でのみ処理できます。
• Y/CはそれぞれMUX_0、MUX_1でのみ処理できます。
• YPrPbはそれぞれMUX_0、MUX_1、MUX_2でのみ処理できます。
REV. B
― 17 ―
ADV7180
AA_FILT_EN、アドレス0xF3 [1]
AA_FILT_EN[1]が0の場合、AAフィルタ2がバイパスされま
アンチエイリアシング（折返し誤差防止）
フィルタ
ADV7180は、各チャンネル（3個）にアンチエイリアシング・
フィルタを内蔵しています。これらのチャンネルはマルチプレ
クスされてADCに接続されます（図12を参照）。フィルタは最
大10MHz の標準画質ビデオ用に設計されています。図 13 と図
14に、フィルタの振幅特性と位相特性を示します。
デフォルトではアンチエイリアシング・フィルタがイネーブル
になり、INSEL[3:0]の選択によって特定時間にパワーアップさ
れるフィルタが決まります。たとえば、CVBSモードが選択さ
れていると、残りの入力チャンネルのフィルタ回路は電力節約
のためにパワーダウンします。しかし、アンチエイリアシン
グ・フィルタはAA_FILT_MAN_OVRコントロールを使って
ディスエーブルまたはバイパスすることができます。
す。
AA_FILT_EN[1]が1の場合、AAフィルタ2がイネーブルにな
ります。
AA_FILT_EN、アドレス0xF3 [2]
AA_FILT_EN[2]が0の場合、AAフィルタ3がバイパスされま
す。
AA_FILT_EN[2]が1の場合、AAフィルタ3がイネーブルにな
ります。
0
–4
–8
10ビット86MHz
ADC
A IN41
A IN51
A IN61
AA
フィルタ2
–16
–20
SHA
A/D
AA
フィルタ3
–28
–32
164ピン・パッケージでのみ使用可
図12.
–24
05700-013
A IN3
–12
AA
フィルタ1
05700-012
A IN2
マルチプレクシング・
ブロック
A IN1
–36
1k
10k
100k
1M
10M
100M
周波数（Hz）
アンチエイリアシング・フィルタの構成
図13.
AA_FILT_MAN_OVR（アンチエイリアシング・フィルタ・
モード上書き）、アドレス0xF3 [3]
この機能を使って、INSEL[3:0]によって自動的に選択されるア
ンチエイリアシング・フィルタのオン／オフ設定を上書きでき
ます。
AA_FILT_EN（アンチエイリアシング・フィルタ・イネーブル）、
アドレス0xF3 [2:0]
ADCにマルチプレクスされる3つの入力チャンネルに対して個
別にアンチエイリアシング・フィルタをイネーブルまたはディ
スエーブルにすることができます。ディスエーブルにすると、
アナログ信号はAAフィルタをバイパスし、ADCに直接送信さ
れます。
アンチエイリアシング・フィルタの振幅応答
0
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
–110
–120
す。
05700-014
–130
AA_FILT_EN、アドレス0xF3 [0]
AA_FILT_EN[0]が0の場合、AAフィルタ1がバイパスされま
–140
–150
1k
10k
100k
1M
10M
100M
周波数（Hz）
AA_FILT_EN[0]が1の場合、AAフィルタ1がイネーブルにな
図14.
アンチエイリアシング・フィルタの位相応答
ります。
― 18 ―
REV. B
ADV7180
グローバル・コントロール・
レジスタ
ここに記載するレジスタ制御ビットはチップ全体に影響を与え
ます。
パワー・セーブ・モード
パワーダウン
PDBP、アドレス0x0F [2]
ADV7180
_________のデジタル電源をシャットダウンするには、ピン
（PWRDWN ）を使用する方法とI 2C （PWRDWN 、下記参照）
を使用する方法があります。PDBPはこの
2つの方法の優先順位
_________
を制御します。デフォルトではピン（PWRDWN）が優先され
ます。この機能により、 I 2C 書込みを行わなくてもデフォルト
でADV7180をパワーダウンできます。
_________
PDBDが0（デフォルト）のとき、デジタル電源はPWRDWN
ピンにより制御されます（PWRDWNビットは無視されます）。
PDBDが1のとき、PWRDWNビット、0x0F [5]が優先されます
（ピンが無視されます）。
PWRDWN、アドレス0x0F [5]
PDBDが1のときにPWRDWNビットをセットすると、
ADV7180 のチップ全体がパワーダウン・モードになります。
パワーダウンでは、チップのデジタル部へのクロック入力が停
止されるため、動作がフリーズします。パワーダウン時に I 2C
ビットが失われることはありません。PWRDWNビットはアナ
ログ・ブロックにも影響を与え、それらを低電流モードに切り
替えます。 I 2C インターフェース自体は影響を受けず、パワー
ダウン・モードでも動作を続けます。
PWRDWN ビットが0に設定された場合（_______
I2C経由）、またはデ
バ イ ス 全 体 が リ セ ッ ト さ れ た 場 合 （ RESET ピ ン 使 用 ）、
ADV7180はパワーダウン状態から抜け出します。
なお、PWRDWNビットでADV7180をパワーダウンさせるに
は、PDBPを1に設定する必要があります。
PWRDWNが0（デフォルト）のとき、チップは動作状態です。
PWRDWNが1のとき、ADV7180はチップ全体がパワーダウン
します。
_______
RESETビットをセットした後（またはRESETピンでリセット
を開始した後）、デバイスはプライマリ動作モードに関してデ
フォルトの動作モードに戻ります。すべての I 2 C ビットにデ
フォルト値がロードされるため、このビットはクリアされま
す。
ソフトウェア・リセットの実行には約2msを要します。しかし、
I2C書込みは5ms待ってから行うことを推奨します。
チップ・リセットを実行すると、 I 2C マスター・コントローラ
は9 番目のクロック・サイクルでノー・アクノレッジ状態を受
信します。「MPUポートの説明」を参照してください。
RESETが0（デフォルト値）のとき、通常動作になります。
RESETが1のとき、リセット・シーケンスを開始します
グローバル・ピンの制御
スリーステート出力ドライバ
TOD、アドレス0x03 [6]
このビットは、ADV7180の出力ドライバをスリーステートに
することができます。
TODビットをセットすると、P15∼P0（ADV7180 LFCSP-40
の場合はP7∼P0）、HS、VS、FIELD（ADV7180 LFCSP-40の
場合はVS/FIELDピン）、SFLの各ピンはスリーステートになり
ます。
タイミング・ピン（HS、VS、FIELD）は、TIM_OEビットで
強制的にアクティブにできます。スリーステート制御の詳細は
「スリーステート LLC ドライバ」と「タイミング信号出力イ
ネーブル」の項を参照してください。
個々の駆動強度の制御は、DR_STR_XXビットを使って行いま
す。
TODが0（デフォルト値）のとき、出力ドライバはイネーブル
になります。
TODが1のとき、出力ドライバはスリーステートになります。
スリーステートLLCドライバ
リセット制御
RESET（チップ・リセット）、アドレス0x0F
[7]
_______
このビットをセットすると、ADV7180のRESETピンを制御す
るのと同じ作用をもたらし、ADV7180チップ全体がリセット
されます。すべての I 2C レジスタはデフォルト値／パワーアッ
プ値にリセットされます。ただし、レジスタ・ビットにはリ
セット値が指定されていないものもあります。これらのビット
は直前に書き込まれた値を保持しており、レジスタの表ではリ
セット値を x で表示しています（表 103 、表 104 ）。リセット・
シーケンス後、デバイスは直ちにビデオ信号の受信を開始しま
す。
TRI_LLC、アドレス0x1D [7]
このビットにより、ADV7180のLLC1ピンの出力ドライバがス
リーステートになります。スリーステート制御の詳細は「ス
リーステート出力ドライバ」と「タイミング信号出力イネーブ
ル」の項を参照してください。
個々の駆動強度の制御は、DR_STR_XXビットを使って行いま
す。
TRI_LLCが0（デフォルト値）のとき、LLCピン・ドライバは
DR_STR_C[1:0]の設定に従って動作します（ピン・イネーブ
ル時）。
TRI_LLCが1のとき、LLCピン・ドライバはスリーステートに
なります。
REV. B
― 19 ―
ADV7180
表14.
タイミング信号出力イネーブル
TIM_OE、アドレス0x04 [3]
TIM_OEビットは、TODビットに対する追加ビットとみなすこ
とができます。ハイレベルに設定すると、TODビットがセット
されている場合でも、HS、VS、FIELDの出力ドライバは強制
的にアクティブ状態（すなわち駆動状態）になります。ローレ
ベルに設定されると、TODビットに応じて、HS、VS、FIELD
の各ピンはスリーステートになります。デコーダをタイミン
グ・ジェネレータとしてのみ使用する場合には、この機能が便
利です。受信信号からタイミング信号だけを抽出する場合や、
デバイスがフリーラン・モードになり、別のチップが会社のロ
ゴなどを出力できるようになった場合などがこれにあたりま
す。
スリーステート制御の詳細は「スリーステート出力ドライバ」
と「スリーステートLLCドライバ」の項を参照してください。
DR_STR_Cの機能
DR_STR_C[1:0]
説明
00
駆動強度：低（1×）
01（デフォルト値）
駆動強度：中低（2×）
10
駆動強度：中高（3×）
11
駆動強度：高（4×）
駆動強度選択（同期）
DR_STR_S[1:0]、アドレス0xF4 [1:0]
DR_STR_S[1:0]ビットにより、HS、VS、FIELDを駆動する同
期信号の強度を選択します。詳細は「駆動強度選択（データ）」
を参照してください。
表15.
個々の駆動強度の制御は、DR_STR_XXビットを使って行いま
す。
TIM_OE が 0 （デフォルト値）のとき、 HS 、 VS 、 FIELD は
TODビットに応じてスリーステートになります。
TIM_OEが1のとき、HS、VS、FIELDは常時アクティブにな
ります。
DR_STR_Sの機能
DR_STR_S[1:0]
説明
00
駆動強度：低（1×）
01（デフォルト値）
駆動強度：中低（2×）
10
駆動強度：中高（3×）
11
駆動強度：高（4×）
駆動強度選択（データ）
イネーブル・サブキャリア周波数ロック・ピン
DR_STR[1:0]、アドレス0xF4 [5:4]
出力ドライバの駆動強度は、 EMC とクロストークのために調
節したほうがよい場合があります。 DR_STR[1:0] ビットで、
P[15:0]出力ドライバを調節します。
EN_SFL_PIN、アドレス0x04 [1]
EN_SFL_PIN ビットは、デコーダの後ろにエンコーダを接続
スリーステート制御の詳細は「駆動強度選択（クロック）」と
「駆動強度選択（同期）」の項を参照してください。
表13.
（または、エンコーダの後ろにデコーダを接続）する場合に、
ADV7180コアからエンコーダに対するサブキャリア・ロック
情報（GenLockともいう）の出力をイネーブルにします。
EN_SFL_PINが0（デフォルト値）のとき、サブキャリア周波
数ロック出力はディスエーブルになります。
DR_STRの機能
DR_STR[1:0]
説明
EN_SFL_PIN が 1 のとき、サブキャリア周波数ロック情報は
SFLピンで提供されます。
00
駆動強度：低（1×）
極性LLCピン
01（デフォルト値）
駆動強度：中低（2×）
10
駆動強度：中高（3×）
PCLK、アドレス0x37 [0]
PCLKビットにより、ADV7180のLLCピンから出力されるク
11
駆動強度：高（4×）
ロックの極性を反転できます。
LLCクロック出力の極性は、後段チップのセットアップ時間お
駆動強度選択（クロック）
DR_STR_C[1:0]、アドレス0xF4 [3:2]
DR_STR_C[1:0] ビットにより、クロック信号出力ドライバ
（ LLC ピン）の強度を選択できます。詳細は「駆動強度選択
（同期）」と「駆動強度選択（データ）」の項を参照してくださ
い。
よびホールド時間に合わせて変更を必要とする場合がありま
す。
PCLKが0のとき、LLC出力極性は反転します。
PCLKが1（デフォルト値）のとき、LLC出力極性は（「タイミ
ング仕様」を参照）通常のままです。
― 20 ―
REV. B
ADV7180
グローバル・ステータス・
レジスタ
ビデオ・デコーダの情報を提供するレジスタは 4 個あります。
IDENTレジスタは、ADV7180のリビジョン・コードを識別し
ます。他の 3 個のレジスタには ADV7180 からのステータス・
ビットが格納されます。
表17.
識別
IDENT[7:0]、アドレス0x11 [7:0]
このレジスタはADV7180のリビジョンを識別します。0x18は
ADV7180の識別番号を表します。
STATUS 1
STATUS_1[7:0]、アドレス0x10 [7:0]
この読出し専用レジスタは、ADV7180の内部ステータスの情
報を提供します。
タイミング情報については、「 CIL[2:0] （カウント・イン
トゥ・ロック）、アドレス0x51 [2:0]」および「COL[2:0]（カ
ウント・アウト・オブ・ロック）、アドレス0x51 [5:3]」の項を
参照してください。
STATUS 1の機能
STATUS_1
[7:0]
ビット名
説明
0
IN_LOCK
ロック中（現在）
1
LOST_LOCK
ロック喪失（このレジスタの最後
の読出し以降）
2
FSC_LOCK
FSCロック中（現在）
3
FOLLOW_PW
ピーク・ホワイト・アルゴリズム
を考慮したAGC
4
AD_RESULT[0]
自動検出結果
5
AD_RESULT[1]
自動検出結果
6
AD_RESULT[2]
自動検出結果
7
COL_KILL
カラーキルがアクティブ
STATUS 2
STATUS_2[7:0]、アドレス0x12 [7:0]
表18.
ステータス・レジスタ 0 とステータス・レジスタ 1 は、 FSCLE
ビットの設定に応じて、水平タイミング情報のみをベースにす
るか、水平タイミングとカラー・サブキャリアのロック・ス
テータスをベースにします。
「FSCLE（FSCロック・イネーブル）、
アドレス0x51 [7]」を参照してください。
STATUS 2の機能
STATUS_2
[7:0]
ビット名
0
MVCS DET
Macrovisionカラー・ストライプ
を検出
1
MVCS T3
Macrovisionカラー・ストライプ
保護。Type 3（ハイレベルの場合）
とType 2（ローレベルの場合）に
準拠
2
MV PS DET
Macrovision疑似同期パルスを検
3
MV AGC DET
Macrovision AGCパルスを検出
4
LL NSTD
ライン長が非標準
5
FSC NSTD
FSC周波数が非標準
6
予備
7
予備
自動検出結果
AD_RESULT[2:0]、アドレス0x10 [6:4]
AD_RESULT[2:0]ビットは、ADV7180の自動検出ブロックの
出
結果を報告します。自動検出ブロックのイネーブルについては
「全体的なセットアップ」を、設定方法については「SDモード
の自動検出」を参照してください。
表16.
説明
AD_RESULTの機能
AD_RESULT[2:0]
説明
000
NTSM M/J
001
NTSC 4.43
STATUS 3
010
PAL M
STATUS_3[7:0]、アドレス0x13 [7:0]
011
PAL 60
表19.
100
PAL B/G/H/I/D
101
SECAM
STATUS_3
[7:0]
ビット名
説明
110
PALコンビネーションN
0
INST_HLOCK
水平ロック表示（瞬時）
111
SECAM 525
1
GEMD
Gemstarデータ検出
2
SD_OP_50Hz
出力に現れる50Hzか60Hzのフラ
グ
STATUS 3の機能
3
4
予備
FREE_RUN_ACT
ADV7180はブルー・スクリーン
を出力（「 DEF_VAL_EN （デ
フォルト値のイネーブル）、アド
レス0x0C [0]」を参照）
REV. B
― 21 ―
5
STD FLD LEN
フィールド長が現在選択中のビ
デオ標準に一致
6
INTERLACED
インターレース・ビデオを検出
（フィールド・シーケンスを検出）
7
PAL_SW_LOCK
スウィンギング・バーストの確
実なシーケンスを検出
ADV7180
ビデオ・プロセッサ
標準ビデオ信号処理プロセッサ
MACROVISIONの
検出
CVBSデジタル信号
Y（YC）デジタル信号
CVBSデジタル信号
C（YC）デジタル信号
輝度信号
デジタル
微調
クランプ
色信号
デジタル
微調
クランプ
標準の
自動検出
VBIデータの
再生
色信号
復調
SLLC
制御
輝度信号
フィルタ
輝度信号
ゲイン・
コントロール
輝度信号
リサンプル
SYNC
抽出
ライン長
予測器
リサンプル
制御
色信号
フィルタ
色信号
ゲイン・
コントロール
色信号
リサンプル
輝度信号
2D
コムフィルタ
AVコード
挿入
色信号2D
コムフィルタ
ビデオ・データ
出力
測定ブロック
（≧I2C）
ビデオ・データ
処理ブロック
05700-015
FSC
再生
図15.
ビデオ・プロセッサのブロック図
ADV7180のビデオ・プロセッサのブロック図を図15に示しま
す。ADV7180は、CVBS、Y/C、YPrPbの各フォーマットの標
準画質ビデオを処理できます。ブロックは輝度信号パスと色信
号パスに分割できます。入力ビデオがコンポジット・タイプ
（CVBS）の場合、CVBS入力は両方の処理パスに渡されます。
SD輝度信号パス
SD色信号パス
入力信号は次のブロックで処理されます。
• 色信号デジタル微調クランプ
このブロックは高精度アルゴリズムを使用して、ビデオ信
号をクランプします。
• 色信号復調
入力信号は次のブロックで処理されます。
このブロックは、カラー・サブキャリア（FSC）再生ユニッ
トを使用し、任意の色信号変調方式でカラー・サブキャリ
アを再発生します。次に、PALとNTSCに対してはAM復調
を、SECAMに対してはFM復調を行います。
• 輝度信号デジタル微調クランプ
このブロックは高精度アルゴリズムを使用して、ビデオ信
号をクランプします。
• 色信号フィルタ
• 輝度信号フィルタ
このブロックには、固定応答を持つ色信号デシメーショ
ン・フィルタ（ CAA ）と、選択可能な応答を持つ複数の
シェイピング・フィルタ（CSH）が含まれています。
このブロックには、固定応答を持つ輝度信号デシメーショ
ン・フィルタ（ YAA ）と、選択可能な応答を持つ複数の
シェイピング・フィルタ（YSH）が含まれています。
• 輝度信号ゲイン・コントロール
自動ゲイン・コントロール（AGC）は、水平同期パルスの
• 色信号ゲイン・コントロール
自動ゲイン・コントロール（AGC）は、カラー・サブキャ
リアの振幅に基づくゲイン、輝度信号 の水平同期パルスの
深さに基づくゲイン、または固定マニュアル・ゲインなど、
さまざまなモードで動作できます。
深さに基づくゲイン、ピーク・ホワイト・モード、固定マ
ニュアル・ゲインなど、さまざまなモードで動作できます。
• 輝度信号リサンプル
ライン長誤差やダイナミック・ライン長変化を修正するた
め、データをデジタル的にリサンプルします。
• 色信号リサンプル
色信号データは輝度信号データと位置がぴったり合うよう
に、デジタル的にリサンプルされます。リサンプリングは、
受信ビデオ信号のスタティック・ライン長誤差とダイナ
ミック・ライン長誤差を修正するために行われます。
• 輝度信号2Dコム
2次元コムフィルタによりY/C分離を行います。
• AVコード挿入
この時点で、デコードされた輝度信号（Y）と色信号（Cb、
Cr ）値が統合されます。AV コード（ITU-R BT.656 準拠）
を挿入できます。
• 色信号2Dコム
2 次元 5 ラインのスーパーアダプティブ・コムフィルタは、
入力信号がCVBSの場合に高品質のY/C分離を行います。
― 22 ―
REV. B
ADV7180
• AVコード挿入
この時点で、復調された色信号（CrとCb）と輝度信号（Y）
値が統合されます。AVコード（ITU-R BT.656準拠）を挿
入できます。
同期処理
ADV7180は、アナログ入力ビデオ信号に埋めこまれた同期信
号を取り出します。現在、外部HS/VS入力には対応していませ
ん。同期抽出機能は、不完全なビデオ信号源（たとえば、ヘッ
ド切替えのビデオカセット・レコーダ）にも対応できるように
最適化されています。使用している実際のアルゴリズムでは、
スレッショールド交差に基づく粗い検出と、それに続くアダプ
ティブ・インターポレーション・アルゴリズムを使用した密な
検出を採用しています。原同期情報は、ライン長計測および予
測ブロックに送られます。このブロックの出力はデジタル・リ
サンプリング・ブロックに入力され、ADV7180が確実に1ライ
ン当たり720個のアクティブ・ピクセルを出力するようにしま
す。
また、ADV7180の同期処理部には、デジタル化されたアナロ
グ・ビデオから原同期情報を取り出し、そのフィルタリングお
よびコンデショニングを行う、2 つの特別なポストプロセシン
グ・ブロックが含まれています。
全体的なセットアップ
ビデオ標準の選択
VID_SEL[3:0]レジスタにより、デジタル・コアを特定のビデ
オ標準用に強制的に設定できます。通常、この機能は必要あり
ません。VID_SEL[3:0]ビットは、デフォルトでPAL、NTSC、
SECAM、およびこれらの派生に対応する自動検出モードに設
定されています。自動検出システムについては、次の項を参照
してください。
SDモードの自動検出
ADV7180の自動検出システムを制御するため、サポートして
いるビデオ標準ごとに個別のイネーブル・ビットが用意されて
います。該当するビットを0 に設定すると、その標準の自動検
出が停止され、代わりにシステムはイネーブルになっている標
準の中で最も近いものを選択します。自動検出結果は、ステー
タス・レジスタから読み出すことができます。詳細は「グロー
バル・ステータス・レジスタ」を参照してください。
VID_SEL[3:0]、アドレス0x00 [7:4]
表20.
VID_SELの機能
VID_SEL[3:0]
説明
0000（デフォルト値） 自動検出（PAL B/G/H/I/D）<−>
NTSC J（ペデスタルなし）、SECAM
• VSYNCプロセッサ
このブロックは、検出されたVSYNCをさらにフィルタリン
グして垂直ロック機能を改善します。
• HSYNCプロセッサ
HSYNCプロセッサは、ノイズで壊れた入力HSYNCをフィ
ルタリングするように設計されているため、タイム・ベー
スは安定していてもS/N比が悪いビデオ信号の性能をさらに
改善します。
0001
自動検出（PAL B/G/H/I/D）<−>
NTSC M（ペデスタル あり）、
SECAM
0010
自動検出（PAL N）
（ペデスタル あり）
<−> NTSC J（ペデスタルなし）、
SECAM
0011
VBIデータの再生
自動検出（PAL N）
（ペデスタル あり）
<−> NTSC M（ペデスタル あり）、
SECAM
ADV7180は、入力ビデオから次の情報を取り出します。
0100
NTSC J（1）
0101
NTSC M（1）
0110
PAL 60
0111
NTSC 4.43（1）
1000
PAL B/G/H/I/D
1001
PAL N＝PAL B/G/H/I/D（ペデスタル
1010
PAL M（ペデスタルなし）
1011
PAL M
1100
PALコンビネーションN
• VITC/VPS
1101
PALコンビネーションN（ペデスタル
また、ADV7180は受信するビデオ標準について、自動的に次
の検出を行います。
1110
SECAM
• カラー・サブキャリア周波数
1111
SECAM（ペデスタル あり）
• ワイド・スクリーン・シグナリング（WSS）
• コピー・ジェネレーション・マネジメント・システム
（CGMS）
• クローズド・キャプション（CCAP）
• Macrovision保護の有無
あり）
• EDTVデータ
• Gemstar互換データのスライシング
• テレテキスト
• フィールド・レート
• ライン・レート
さらに、ADV7180はPAL B/G/H/I/D、PAL M/N、PALコンビ
ネーション N 、 NTSC M 、 NTSC J 、 SECAM 50Hz/60Hz 、
NTSC4.43、PAL60に対応するように構成できます。
あり）
AD_SEC525_EN（SECAM 525ライン・ビデオの自動検出イ
ネーブル）、アドレス0x07 [7]
AD_SEC525_ENを0（デフォルト値）に設定すると、SECAM
型FM変調カラー・コンポーネントを持つ525ライン・システム
の自動検出がディスエーブルになります。
AD_SEC525_EN を1 に設定すると、この検出がイネーブルに
なります。
REV. B
― 23 ―
ADV7180
AD_SECAM_EN（SECAMの自動検出イネーブル）、
アドレス0x07 [6]
AD_SECAM_ENを0（デフォルト値）に設定すると、SECAM
AD_PAL_EN（PALの自動検出イネーブル）、
アドレス0x07 [0]
AD_PAL_ENを0（デフォルト値）に設定すると、標準PALの
の自動検出がディスエーブルになります。
検出がディスエーブルになります。
AD_SECAM_ENを1に設定すると、この検出がイネーブルに
AD_PAL_ENを1に設定すると、この検出がイネーブルになり
なります。
ます。
AD_N443_EN（NTSC 4.43の自動検出イネーブル）、
アドレス0x07 [5]
AD_N443_ENを0に設定すると、カラー・サブキャリア
4.43MHzのNTSCシステムの自動検出がディスエーブルになり
ます。
SFL_INV（サブキャリア周波数ロックの反転）
AD_N443_ENを1（デフォルト値）に設定すると、この検出が
1. PALスイッチ・ビットはPALでのみ意味を持ちます。エン
このビットは、SFL（GenLock Telegram）データ・ストリー
ム内のPALスイッチ・ビットの動作を制御します。ビデオ・エ
ンコーダとの互換性の問題を解消するためにあり、次の2 つの
問題を解消します。
イネーブルになります。
AD_P60_EN（PAL60の自動検出イネーブル）、
アドレス0x07 [4]
AD_P60_EN を 0 に設定すると、フィールド・レート 60Hz の
PALシステムの自動検出がディスエーブルになります。
コーダによっては（アナログ・デバイセズのエンコーダも
含む）、NTSCでのこのビットの状態を見るものもあります。
2. アナログ・デバイセズのエンコーダADV717x∼ADV719x
で設計上の変更がありました。旧バージョンではSFL
（ GenLock Telegram ）ビットをそのまま使用しましたが、
新バージョンでは使用する前にビットを反転します。これ
は、反転によってSFL（GenLock Telegram）転送の1ライ
ン遅延を補償するためです。
AD_P60_ENを1 （デフォルト値）に設定すると、この検出が
イネーブルになります。
AD_PALN_EN（PAL Nの自動検出イネーブル）、
アドレス0x07 [3]
AD_PALN_ENを0（デフォルト値）に設定すると、PAL N標
準の検出がディスエーブルになります。
AD_PALN_ENを1に設定すると、この検出がイネーブルにな
ります。
AD_PALM_EN（PAL Mの自動検出イネーブル）、
アドレス0x07 [2]
AD_PALM_ENを0（デフォルト値）に設定すると、PAL Mの
自動検出がディスエーブルになります。
AD_PALM_ENを1に設定すると、この検出がイネーブルにな
ります。
AD_NTSC_EN（NTSCの自動検出イネーブル）、
アドレス0x07 [1]
AD_NTSC_ENを0（デフォルト値）に設定すると、標準NTSC
の検出がディスエーブルになります。
AD_NTSC_ENを1に設定すると、この検出がイネーブルにな
ります。
結果として、 ADV717x および ADV73xx エンコーダでは、
NTSC を動作させるために SFL （ GenLock Telegram ）内の
PALスイッチ・ビットを0にする必要があります。また
ADV7190/ADV7191/ADV7192/ADV7194 エンコーダでは、
NTSCで動作するためにSFL内のPALスイッチ・ビットを1にす
る必要があります。PALスイッチ・ビットの状態が正しくない
と、180°の位相シフトが発生します。
デコーダとエンコーダを隣り合わせて接続するシステム（SFL
を使用）では、使用する特定のエンコーダに合わせてこのビッ
トを設定する必要があります。
SFL_INV（サブキャリア周波数ロックの反転）、
アドレス0x41 [6]
SFL_INVを0（デフォルト）に設定すると、デバイスは
ADV717x/ADV73xxビデオ・エンコーダとSFL互換になりま
す。
SFL_INVを1に設定すると、デバイスはADV7190/ADV7191/
ADV7192/ADV7194ビデオ・エンコーダとSFL互換になりま
す。
ロック関連の制御
ロック情報は、STATUS 1レジスタのビット[1:0]に表示されま
す。「STATUS_1[7:0]、アドレス0x10 [7:0]」を参照してくだ
さい。図16に、ロック・ステータス情報の発生方法を変更する
際に使用可能な信号フローと制御の概要を示します。
原ロック信号の選択、
SRLS
1
0
FSC LOCK
0
1
カウンタ・イントゥ・ロック、
カウンタ・アウト・オブ・ロック
STATUS_1 [0]
メモリ
STATUS_1 [1]
05700-016
TIME_WIN
FREE_RUN
原ロック信号CIL[2:0]、
COL[2:0]をフィルタ
FSCロックを考慮、FSCLE
図16．ロック関連の信号パス
― 24 ―
REV. B
ADV7180
SRLS（原ロック信号の選択）、アドレス0x51 [6]
SRLS ビットにより、次の 2 つの信号源のどちらでロック・ス
テータス（STATUS 1レジスタのビット[1:0]）を決定するのか
選択します（図16を参照）。
• TIME_WIN信号は、受信ビデオの水平同期パルスのライン
毎の評価に基づきます。非常に速く応答します。
COL[2:0]（カウント・アウト・オブ・ロック）、
アドレス0x51 [5:3]
COL[2:0]は、システムがアンロック状態に切り替わる前のアウ
ト・オブ・ロック状態の連続するライン数を決定し、これを
STATUS 0 [1:0]に報告します。ビデオ・ライン数で表します。
表22.
• FREE_RUN信号は複数のフィールドについて受信ビデオの
特性を評価し、垂直同期情報も考慮します。
SRLSを0（デフォルト値）に設定すると、FREE_RUN信号が
選択されます。
SRLSを1に設定すると、TIME_WIN信号が選択されます。
FSCLE（FSCロック・イネーブル）、アドレス0x51 [7]
全体のロック・ステータスが決定されて、STATUS 1レジスタ
のビット[1:0]に表示される際に、カラー・サブキャリア・ルー
プのステータスを考慮するか否かをFSCLEビットで選択できま
す。信頼性の高いHLOCKステータス・ビットを発生させるた
めに、YPrPb コンポーネント・モードのときにこのビットを0
に設定する必要があります。
COL[2:0]
ビデオ・ライン数
000
1
001
2
010
5
011
10
100（デフォルト値）
100
101
500
110
1000
111
100,000
カラー制御
FSCLE を 0 （デフォルト値）に設定すると、全体ロック・ス
テータスが水平同期ロックのみに依存します。
FSCLEを1に設定すると、全体ロック・ステータスが水平同期
ロックとFSCロックに依存します。
CIL[2:0]（カウント・イントゥ・ロック）、アドレス0x51 [2:0]
CIL[2:0]は、システムがロック状態に切り替わる前のロック引
込み状態の連続するライン数を決定し、これを STATUS 0
[1:0]に報告します。ビデオ・ライン数で表します。
表21.
COLの機能
これらのレジスタにより、ビデオ喪失時のアクティブ・データ
の制御など、画像表示を制御できます。カラー制御は、他の制
御とは無関係に行われます。たとえば、明度制御はピクチャ・
クランピングの制御から独立していますが、両制御はともに信
号のDCレベルに影響を与えます。
CON[7:0]（コントラスト調節）、アドレス0x08 [7:0]
このレジスタでピクチャのコントラストを調節できます。
表23.
CILの機能
CONの機能
CON[7:0]
説明
CIL[2:0]
ビデオ・ライン数
0x80（デフォルト値）
輝度信号チャンネルのゲイン＝1
000
1
0x00
輝度信号チャンネルのゲイン＝0
001
2
0xFF
輝度信号チャンネルのゲイン＝2
010
5
011
10
100（デフォルト値）
100
101
500
110
1000
111
100,000
REV. B
SD_SAT_Cb[7:0]（CbチャンネルのSD彩度）、
アドレス0xE3 [7:0]
このレジスタにより、Cbチャンネルのみのゲインを制御できま
す。ピクチャの彩度を調整できます。
表24.
― 25 ―
SD_SAT_Cbの機能
SD_SAT_Cb[7:0]
説明
0x80（デフォルト値）
Cbチャンネルのゲイン＝0dB
0x00
Cbチャンネルのゲイン＝−42dB
0xFF
Cbチャンネルのゲイン＝＋6dB
ADV7180
SD_SAT_Cr[7:0]（CrチャンネルのSD彩度）、
アドレス0xE4 [7:0]
このレジスタにより、Crチャンネルのみのゲインを制御できま
す。ピクチャの彩度を調整できます。
表25.
SD_SAT_Crの機能
SD_SAT_Cr[7:0]
説明
0x80（デフォルト値）
Crチャンネルのゲイン＝0dB
0x00
Crチャンネルのゲイン＝−42dB
0xFF
Crチャンネルのゲイン＝＋6dB
HUE[7:0]（色相調節）、アドレス0x0B [7:0]
このレジスタは、色相調整値を格納します。ピクチャの色相を
調整できます。
HUE[7:0]は±90°の範囲を持ち、0x00は0°の調整に該当します。
HUE[7:0]の分解能は1ビット＝0.7°です。
色相調整値は、 AM カラー復調ブロックに渡されます。した
がって、AM変調されたキャリア形式（CVBSまたは、PALも
しくはNTSCのY/C）で色信号情報を持つビデオ信号に対して
のみ使用されます。SECAMに対しては無効で、コンポーネン
ト・ビデオ入力（YPrPb）に対しては機能しません。
SD_OFF_Cb[7:0]（CbチャンネルのSDオフセット）、
アドレス0xE1 [7:0]
このレジスタにより、Cbチャンネルのデータに限りオフセット
を選択し、ピクチャの色相を調整できます。 HUE[7:0] レジス
表29.
タと重複する機能があります。
表26.
HUE[7:0]
説明（ピクチャの色相の調整）
0x00（デフォルト値）
色信号の位相＝0°
0x7F
色信号の位相＝−90°
0x80
色信号の位相＝＋90°
SD_OFF_Cbの機能
SD_OFF_Cb[7:0]
説明
0x80（デフォルト値）
Cbチャンネルに0Vのオフセット
0x00
Cbチャンネルに−312mVのオフ
DEF_Y[5:0]（デフォルト値Y）、アドレス0x0C [7:2]
ADV7180が入力ビデオ信号のロックを失った場合、または入
力信号がない場合、DEF_Y[5:0]レジスタで、出力するデフォ
を印加
ルトの輝度信号値を指定できます。この値は次の条件下で使用
します。
セットを印加
0xFF
• DEF_VAL_AUTO_ENビットがハイレベルに設定され、か
つADV7180が入力ビデオ信号のロックを失った場合。これ
Cbチャンネルに＋312mVのオフ
セットを印加
は自動モードとなっています。
SD_OFF_Cr[7:0]（CrチャンネルのSDオフセット）、
アドレス0xE2 [7:0]
このレジスタにより、Crチャンネルのデータに限りオフセット
を選択し、ピクチャの色相を調整できます。 HUE[7:0] レジス
タと重複する機能があります。
表27.
HUEの機能
SD_OFF_Crの機能
• ビデオ・デコーダのロック状態とは無関係にDEF_VAL_EN
ビットがセットされた場合。これは設定時に使用すると便
利な強制モードです。
DEF_Y[5:0]値は、出力ビデオの上位6ビットを指定します。残
りの下位ビットには 0 が設定されます。たとえば、 8 ビット・
モードでは、出力はY[7:0]＝{DEF_Y[5:0], 0, 0}となります。
DEF_Y[5:0]のデフォルト値は0x0D（ブルー）で、Yに対応し
SD_OFF_Cr[7:0]
説明
ます。
0x80（デフォルト値）
Crチャンネルに0Vのオフセットを
印加
0x0Cレジスタのデフォルト値は0x36です。
0x00
Crチャンネルに−312mVのオフ
0xFF
Crチャンネルに＋312mVのオフ
DEF_C[7:0]（デフォルト値C）、アドレス0x0D [7:0]
DEF_C[7:0]レジスタは、DEF_Y[5:0]値を補足します。次の場
合に、このレジスタは出力するCr値とCb値の上位4ビットを指
セットを印加
定します。
セットを印加
• DEF_VAL_AUTO_ENビットがハイレベルに設定され、か
つADV7180が入力ビデオ信号にロックできない場合（自動
BRI[7:0]（明度調節）、アドレス0x0A [7:0]
このレジスタにより、ビデオ信号の明度を制御します。ピク
チャの明度を調節できます。
表28.
モード）
• DEF_VAL_EN ビットがハイレベルに設定されている場合
（強制出力）
BRIの機能
BRI[7:0]
説明
0x00（デフォルト値）
輝度信号チャンネルのオフセット
＝0IRE
0x7F
輝度信号チャンネルのオフセット
＝＋100IRE
0x80
輝度信号チャンネルのオフセット
＝−100IRE
ADV7180の色信号側に最終的に出力されるデータは、
Cr[7:0]＝{DEF_C[7:4], 0, 0, 0, 0}、Cb[7:0]＝{DEF_C[3:0], 0,
0, 0, 0}になります。
DEF_C[7:0]のデフォルト値は0x7C（ブルー）で、CrとCbに対
応します。
DEF_VAL_EN（デフォルト値のイネーブル）、アドレス0x0C [0]
このビットは、Y、Cr、Cbに対してデフォルト値の使用を強制
します。詳細は「 DEF_Y[5:0] （デフォルト値 Y ）、アドレス
0x0C [7:2] 」と「 DEF_C[7:0] （デフォルト値 C ）、アドレス
0x0D [7:0]」の説明を参照してください。また、デコーダはこ
のモードで安定した27MHzクロック、HS、VSも出力します。
― 26 ―
REV. B
ADV7180
DEF_VAL_ENを0（デフォルト値）に設定すると、デコーダ
がフリーラン・モードのとき、ユーザ設定のY、Cr、Cb値で決
定されるカラー・スクリーンを出力します。フリーラン・モー
ドのオン／オフは、DEF_VAL_AUTO_ENビットで行います。
DEF_VAL_ENを1に設定すると、ユーザ設定のY、Cr、Cb値
で決定されるカラー・スクリーンを強制出力します。デコーダ
がロックされていても、ピクチャ・データが上書きされます。
DEF_VAL_AUTO_EN（デフォルト値の自動イネーブル）、
アドレス0x0C [1]
このビットにより、ADV7180がビデオ信号にロックできない
場合に、Y、Cr、Cbのデフォルト値を自動的に使用できるよう
にします。
DEF_VAL_AUTO_ENを0に設定すると、フリーラン・モード
がディスエーブルになります。デコーダがアンロックの場合、
ノイズを出力します。
DEF_VAL_AUTO_ENを1（デフォルト値）に設定すると、フ
リーラン・モードがイネーブルになります。デコーダがロック
を失った場合に、ユーザ設定のY、Cr、Cb値により設定される
カラー・スクリーンが表示されます。
クランプ動作
入力ビデオはACカップリングでADV7180に入力されます。そ
のため、 DC 値を再生する必要があります。この処理はビデオ
のクランピングと呼ばれます。ここでは、ADV7180のクラン
ピングの全体的な処理について説明し、その動作を設定するさ
まざまな方法を紹介します。
デジタル化した後、デジタル微調クランプ・ブロックが残りの
DCレベルの変動を補正します。入力ビデオ信号のDCレベルは、
送信されるピクチャの明度を直接基準とするため、高精度に微
調クランプを行うことが重要です。そうしなければ、明度の変
動が発生します。さらに、 DC レベルの動的変動は、ほとんど
の場合好ましくないノイズになるため、防止する必要がありま
す。
クランピング方式では、2 つの動作が必要となります。すなわ
ち、新たに接続された未知の DC レベルのビデオ信号を受信す
ること、それに通常動作時に DC レベルを維持することが必要
となります。
未知のビデオ信号の高速な入力に対しては、大電流クランプが
使用されます。このポイントでのビデオ信号の振幅は公称値を
仮定しています。粗調電流クランプと微調電流クランプのパラ
メータ制御は、デコーダが自動的に行います。
標準画質ビデオ信号は大きなノイズを持っていることがありま
す。特に、地上放送で送信されてチューナで復調されるCVBS
信号は、一般に非常に大きなレベルのノイズを持っています
（＞100mV）。このタイプのビデオ信号には、電圧クランプは適
しません。代わりに、ADV7180では4個の電流源セットを採用
し、ビデオ信号が通過する高インピーダンス・ノードに、この
4個の電流源から粗調電流（＞0.5mA）と微調電流（＜0.1mA）
を流しています（図17参照）
以下に、ADV7180のクランプ・ブロックの動作を変更する際
に使用できるI2C信号について説明します。
CCLEN（電流クランプ・イネーブル）、アドレス0x14 [4]
ADV7180では、クランピングには、電流源とデジタル処理ブ
ロックの組合わせを使用しています（図17）。図のアナログ処
理チャンネルは、IC 内部の3 箇所で使用されています。CVBS
信号に対しては 1 信号チャンネルのみ必要ですが、 Y/C （ SVHS）形式の信号に対しては独立した2チャンネルが必要であ
り、コンポーネント信号（YPrPb ）に対しては独立した3 チャ
電流クランプ・イネーブル・ビットにより、アナログ・フロン
トエンドの電流源をすべてまとめてオフにすることができま
す。この機能は、受信アナログ・ビデオ信号を外部でクランプ
する場合に便利です。
ンネルが必要です。
CCLENが1（デフォルト値）のとき、電流源はイネーブルにな
CCLENが0のとき、電流源はオフになります。
ります。
クランピング機能は、次の2つの部分に分割できます。
• ADCの前で行うクランピング（アナログ領域）：電流源
• ADCの後で行うクランピング（デジタル領域）：デジタル
処理ブロック
入力信号が ADC の入力電圧範囲 1.0V 以内にある場合にのみ、
ADCは入力信号をデジタル化できます。入力信号は、DCレベ
ルが過大か過小の場合、ADC範囲の上限または下限にクリップ
されてしまいます。
アナログ・クランピング回路の主な機能は、A/D変換を可能に
するために、ビデオ信号が有効なADC入力ウィンドウ内に留ま
るようにすることです。ビデオ信号がADCの範囲内に収まる限
り、アナログ領域において極端に高い精度で入力信号をクラン
プする必要はありません。
アナログ・
ビデオ
入力
粗調電流源
データ・
プリプロセッサ
（DPP）
ADC
クランプ制御
図17.
REV. B
クランピングの概要
― 27 ―
デジタル微調
クランプ付きの
SDP
05700-017
微調電流源
ADV7180
DCT[1:0]（デジタル・クランプ・タイミング）、
アドレス0x15 [6:5]
• 輝度信号シェイピング・フィルタ（YSH）
このシェイピング・フィルタ・ブロックはプログラマブル
なローパス・フィルタで、多様な応答を持っています。こ
のフィルタを使用し、輝度ビデオ信号の帯域幅を選択的に
減少させることができます（たとえば、スケーリングの前
に必要）。高周波数ノイズを含むビデオ信号源に対しては、
輝度信号の帯域幅を低減すると画質が改善されることがあ
ります。ビデオ信号をローパス・フィルタ処理すると、後
段のビデオ圧縮段での効果が大きくなります。
クランプ・タイミング・レジスタは、デジタル微調クランプ回
路の時定数を決定します。デジタル微調クランプはアクティ
ブ・ラインの残留 DC レベル誤差を直ちに補正することになっ
ているため、迅速に応答できることが重要です。デジタル微調
クランプの時定数は、アナログ・ブロックの時定数よりはるか
に高速でなければなりません。
デジタル微調クランプの時定数は、デフォルトで接続中の入力
信号に合わせて動作させながら調整します。
表30.
ADV7180では、シェイピング・フィルタの応答として、高
品質コンポジット、コンポーネント、S-VHS型の信号源に
適する応答と、非標準CVBS信号に適する応答の2種類を選
DCTの機能
DCT[1:0]
説明
00（デフォルト値）
低速（TC＝1秒）
01
中速（TC＝0.5秒）
10
高速（TC＝0.1秒）
11
入力ビデオ・パラメータに応じて
ADV7180が決定
択できます。
また、YSH フィルタ応答にはPAL 用とNTSC 用のノッチも
含まれています。ただし、Y/C分離にはコムフィルタの使用
を推奨します。
• デジタル・リサンプリング・フィルタ
DCFE（デジタル・クランプ・フリーズ・イネーブル）、
アドレス0x15 [4]
このレジスタ・ビットにより、デジタル・クランプ・ループを
いつでもフリーズできます。これは、ユーザ独自のクランピン
グ機能を使いたい場合に使用します。該当するレジスタ・ビッ
トでアナログ・クランピング用電流源をディスエーブルにし、
デジタル・クランプ・ループが安定するまで待った後、DCFE
ビットを使ってフリーズさせます。
DCFE が 0 （デフォルト値）のとき、デジタル・クランプが動
作します。
DCFE が 1 のとき、デジタル・クランプ・ループがフリーズし
ます。
輝度信号フィルタ
デジタル微調クランプ・ブロックから出力されるデータは、次
の3 セットのフィルタを使って処理されます。このポイントで
のデータ・フォーマットは、CVBS入力フォーマットの場合は
CVBSで、Y/CおよびYPrPb入力フォーマットの場合のみ輝度
信号です。
• 輝度信号アンチエイリアス・フィルタ（YAA）
ADV7180 のビデオ受信レートは 27MHz です。（ 4 倍オー
バーサンプルのビデオの場合、ADC は57.27MHz でサンプ
リングを行い、最初のデシメーションを DPP フィルタ内で
行います。このため、ADV7180に入力されるデータレート
は常に27MHzになります。）ITU-R BT.601はサンプリング
周波数13.5MHzを勧告しています。輝度信号アンチエイリ
このブロックでビデオ信号のダイナミック・リサンプリン
グを行い、ビデオ・ラインのタイム・ベースなどのパラ
メータを変更できます。基本的には、リサンプラはローパ
ス・フィルタのセットで構成されます。実際の応答はシス
テムが選択するため、ユーザの介入は不要です。
図19∼22に、すべてのフィルタを通過させた全体応答を示しま
す。特に指定のない限り、フィルタは代表的な広帯域モードに
設定されています。
Yシェイピング・フィルタ
CVBSフォーマットの入力信号に対して、輝度信号シェイピン
グ・フィルタはコンポジット信号から色信号成分を除去するの
に重要な役割を果たします。Y/C分離ではクロストークの削減
と同時に、可能な限り帯域幅（輝度信号成分は特に）を広く維
持することが必要です。高品質な Y/C 分離は、 ADV7180 の内
蔵コムフィルタを使用することで実現できます。ただし、コム
フィルタは、輝度信号成分（ビデオ・ライン・レートの倍数）
とカラー・サブキャリア（ F SC）との間の周波数関係に依存し
ています。高品質のCVBS信号ではこの関係はよく知られてお
り、コムフィルタ・アルゴリズムを使用して輝度信号と色信号
を高い精度で分離できます。
非標準ビデオ信号の場合は、周波数関係が乱れるため、コム
フィルタはシェイピング・フィルタ・ブロックの助けを借りな
ければ、すべてのクロストーク・ノイズを最適な方法で除去で
きなくなります。
アス・フィルタは、輝度信号を通過させると同時に、帯域
外成分を減衰させる高品質なリニア位相のローパス・フィ
ルタを使用して、オーバーサンプルしたビデオをデシメー
ションします。輝度信号アンチエイリアス・フィルタ
（YAA）は固定の応答を持っています。
― 28 ―
REV. B
ADV7180
YSFM[4:0]（Yシェイピング・フィルタ・モード）、
アドレス0x17 [4:0]
Yシェイピング・フィルタ・モード・ビットにより、広範なオ
自動モードが用意されているため、ADV7180では入力ビデオ
信号の品質を評価し、信号品質とビデオ標準に基づいてフィル
タ応答を選択できます。 YFSM 、 WYSFMOVR 、 WYSFM を
使用し、自動判定の一部または全部をマニュアルで上書きでき
ます。
プションからローパス・フィルタとノッチ・フィルタを選択で
きます。自動モードに切り替えると、他のレジスタ選択（たと
えば、検出されたビデオ標準）や入力ビデオ自体から取り出し
た属性（たとえば、品質、タイム・ベースの安定性）に基づい
てフィルタが選択されます。自動選択は、入力されたビデオに
対して常に最大限可能な帯域幅を与えます。
輝度信号シェイピング・フィルタには、次の3 個のコントロー
ル・レジスタがあります。
• YSFM[4:0]レジスタでは、シェイピング・フィルタ・モー
ド（全ビデオ信号に適用）をマニュアルで選択するか、自
動選択をイネーブル（ビデオ品質とビデオ標準に依存）に
します。
• YSFM 設定でフィルタが指定されている場合（すなわち、
YSFM が 00000 または 00001 以外の値に設定されている場
合）、選択されたフィルタは品質とは無関係に全ビデオに適
用されます。
• WYSFMOVRレジスタでは、WYSFMの判定をマニュアル
で上書きできます。
• 自動選択モードでは、通常品質ビデオ信号に対してノッ
• WYSFM[4:0]レジスタでは、高品質のコンポジット
（CVBS）、コンポーネント（YPrPb）、S-VHS（Y/C）の各
チ・フィルタのみが使用されます。その他のビデオ信号に
は、広帯域フィルタが使用されます。
入力信号に対して別のシェイピング・フィルタ・モードを
選択できます。
自動モードでは、システムはYPrPb信号源とY/C信号源（これ
らはコムフィルタ処理が不要）の輝度信号成分に対してはもち
ろん、高品質 CVBS 信号源（適正なコムフィルタ処理が可能）
に対しても、最大限の帯域幅を維持します。通常品質の信号に
対して、システムはノイズを削減するためにコムフィルタ動作
を補完するアナログ・デバイセズ独自のシェイピング・フィル
タ応答から適切にフィルタを選択します。
WYSFMOVR（広帯域Yシェイピング・フィルタ上書き）、
アドレス0x18 [7]
WYSFMOVR ビットをセットすると、高品質ビデオ信号に対
してWYSFM[4:0]を設定できます。詳細は「Yシェイピング・
フィルタ」の輝度信号シェイピング・フィルタの一般的な説明
と図18のフローチャートを参照してください。
WYSFMOVRが0のとき、高品質ビデオ信号に対するシェイピ
ング・フィルタが自動的に選択されます。
WYSFMOVRを1（デフォルト値）に設定すると、
WYSFM[4:0]でマニュアル上書きが可能となります。
コントロール・ロジックのフローチャートを図18に示します。
YSFM を
セット
はい
YSFM は自動モード？
00000 または 00001
いいえ
ビデオ品質
通常品質
高品質
ビデオの品質に関係なく、
YSFMで選択したフィルタを使用
コムフィルタを補償する
輝度信号シェイピング・
フィルタを自動選択
0
WYSFM[4:0] に従い
広帯域フィルタを選択
自動広帯域
フィルタを選択
図18.
REV. B
YSFMとWYSFMの制御フローチャート
― 29 ―
05700-018
WYSFMOVR
1
ADV7180
表31.
YSFMの機能
表32.
WYSFMの機能
YSFM[4:0]
説明
WYSFM[4:0]
説明
0'0000
広いノッチ応答（PAL/NTSC/SECAM）
を含む自動選択
0'0000
使用不可
0'0001
使用不可
狭いノッチ応答（PAL/NTSC/SECAM）
を含む自動選択
0'0010
SVHS 1
0'0011
SVHS 2
0'0100
SVHS 3
0'0101
SVHS 4
0'0110
SVHS 5
0'0111
SVHS 6
0'1000
SVHS 7
0'1001
SVHS 8
0'1010
SVHS 9
0'1011
SVHS 10
0'1100
SVHS 11
0'1101
SVHS 12
0'1110
SVHS 13
0'1111
SVHS 14
1'0000
SVHS 15
1'0001
SVHS 16
1'0010
SVHS 17
1'0011（デフォルト値）
SVHS 18（CCIR 601）
1'0100∼1'1111
使用不可
（デフォルト値）
0'0010
SVHS 1
0'0011
SVHS 2
0'0100
SVHS 3
0'0101
SVHS 4
0'0110
SVHS 5
0'0111
SVHS 6
0'1000
SVHS 7
0'1001
SVHS 8
0'1010
SVHS 9
0'1011
SVHS 10
0'1100
SVHS 11
0'1101
SVHS 12
0'1110
SVHS 13
0'1111
SVHS 14
1'0000
SVHS 15
1'0001
SVHS 16
1'0010
SVHS 17
1'0011
SVHS 18（CCIR 601）
1'0100
PAL NN1
1'0101
PAL NN2
1'0110
PAL NN3
1'0111
PAL WN1
1'1000
PAL WN2
1'1001
NTSC NN1
1'1010
NTSC NN2
1'1011
NTSC NN3
–10
1'1100
NTSC WN1
–20
1'1101
NTSC WN2
1'1110
NTSC WN3
1'1111
予備
図19のフィルタ・プロットは、S-VHS1（最小幅）∼S-VHS18
（最大幅）のシェイピング・フィルタ設定を示しています。図
21 は PAL ノッチ・フィルタの応答を示しています。図 22 は
NTSC互換のノッチ・フィルタの応答を示しています。
Yアンチエイリアス・フィルタ、S-VHSローパス・フィルタ、
Yリサンプリング・フィルタの合成特性
振幅（dB）
0
WYSFM[4:0]（広帯域Yシェイピング・フィルタ・モード）、
アドレス0x18 [4:0]
WYSFM[4:0]ビットにより、高品質ビデオ信号（たとえば、安
定したタイム・ベースを持つ CVBS 、 YPrPb 輝度信号成分、
Y/C輝度信号成分）に対してシェイピング・フィルタをマニュ
アルで選択できます。WYSFMOVRビットを1に設定している
場合にのみ、WYSFMビットがアクティブになります。
「Yシェ
–30
–40
–50
–60
05700-019
0'0001
–70
0
2
4
6
8
10
12
周波数（MHz）
図19．Y S-VHSの合成応答
イピング・フィルタ」のシェイピング・フィルタ設定の一般的
な説明を参照してください。
― 30 ―
REV. B
ADV7180
色信号フィルタ
• 色信号シェイピング・フィルタ（CSH）
デジタル微調クランプ・ブロックから出力されるデータは、次
の3 セットのフィルタで処理されます。このポイントでのデー
タ・フォーマットはCVBS入力の場合はCVBSで、Y/C、また
はYPrPb入力フォーマットのU/Vインターリーブの場合のみ色
信号です。
• デジタル・リサンプリング・フィルタ
シェイピング・フィルタ・ブロック（ CSH ）は、多様な
ローパス応答を実行するように設定できます。スケーリン
グまたは圧縮用に色信号の帯域幅を選択的に削減する際に
使用できます。
このブロックを使用しビデオ信号のダイナミック・リサン
プリングを行い、ビデオ・ラインのタイム・ベースなどの
パラメータを変更できます。リサンプラは基本的にローパ
ス・フィルタで構成されます。実際の応答はシステムが選
択するため、ユーザの介入は不要です。
• 色信号アンチエイリアス・フィルタ（CAA）
ADV7180はCVBSを4倍で、色信号/YPrPbを2倍でオーバー
サンプルします。デシメーション・フィルタ（CAA）を使
用し、アクティブ・ビデオ帯域を維持し、帯域外成分を除
去します。CAAフィルタは固定応答です。
図23のプロットは、すべてのフィルタを通過させた全体応答を
示します。
Yアンチエイリアス・フィルタ、NTSCノッチ・フィルタ、
Yリサンプリング・フィルタの合成特性
Yアンチエイリアス・フィルタ、CCIRモード・シェイピング・フィルタ、
Yリサンプリング・フィルタの合成特性
0
0
–10
–20
–20
振幅（dB）
振幅（dB）
–40
–60
–30
–40
–80
–50
–100
–120
0
2
4
6
8
10
05700-022
05700-020
–60
–70
0
12
2
4
8
10
12
図22．Y S-VHS 18最広帯域フィルタ（CCIR 601準拠）
図20．Y S-VHS 18最広帯域フィルタ（CCIR 601準拠）
Cアンチエイリアス・フィルタ、Cシェイピング・フィルタ、
Cリサンプリング・フィルタの合成特性
Yアンチエイリアス・フィルタ、PALノッチ・フィルタ、
Yリサンプリング・フィルタの合成特性
0
0
–10
–10
振幅（dB）
–20
振幅（dB）
6
周波数（MHz）
周波数（MHz）
–30
–40
–20
–30
–40
–50
05700-021
–70
0
2
4
6
8
10
–60
0
12
1
2
3
4
5
周波数（MHz）
周波数（MHz）
図23．色信号シェイピング・フィルタ応答
図21．Y S-VHS 18最広帯域フィルタ（CCIR 601準拠）
REV. B
05700-023
–50
–60
― 31 ―
6
ADV7180
表33.
CSFMの機能
CSFM[2:0]
説明
アナログ・ビデオ
入力
100nF
AIN_OF_ADV7180
36Ω
05700-024
CSFM[2:0]（Cシェイピング・フィルタ・モード）、
アドレス0x17 [7:5]
Cシェイピング・フィルタ・モード・ビットを使用すると、色
信号用に広範なローパス・フィルタから選択することができま
す。自動モードに切り替えると、ビデオ標準／フォーマットと
ユーザの選択に基づいて最も広いフィルタが選択されます（表
33の000と001の設定を参照）。
39Ω
図24.
入力分圧ネットワーク
対応する入力ビデオ信号の最小振幅は、ADV7180の水平タイ
ミングと垂直タイミングを再現する能力と、カラー・バースト
（存在する場合）にロックする能力によって決まります。
輝度信号データと色信号データにはそれぞれ1 個ずつゲイン・
コントロール・ユニットがあります。どちらも互いに独立して
動作します。ただし、色信号ユニットは輝度信号パスからゲイ
ン値を取ることもできます。
000（デフォルト値） 1.5MHz帯域幅を自動選択
001
2.17MHz帯域幅を自動選択
010
SH1
011
SH2
複数のAGCモードを表34に示します。
100
SH3
表34.
101
SH4
110
SH5
入力ビデオ・
タイプ
輝度信号ゲイン
色信号ゲイン
111
広帯域モード
Any
マニュアル・
ゲイン輝度信号
マニュアル・ゲイン色信号
CVBS
水平同期の深さに依存 カラー・バーストの振幅に依存。
輝度信号パスから取得
図23に、SH1（最小幅）∼SH5（最大幅）の応答と広帯域モー
ドの応答（赤）を示します。
AGCモード
ピーク・ホワイト
ゲイン動作
Y/C
ADV7180内のゲイン・コントロールは、純粋にデジタル的に
実行されます。入力ADCは10ビットで、1.0Vのアナログ電圧
範囲に対応します。ゲイン補正はデジタル化の後にデジタル乗
算の形で実行されます。
ADCの前でPGA（プログラマブル・ゲイン・アンプ）を使う
一般的な方法に対して、このアーキテクチャにはいくつかの利
点があります。たとえば、ゲインは電源、温度、プロセスの変
動にまったく依存しません。
図25に示すように、ADV7180はビデオ信号がADCの入力範囲
内にある限りデコードできます。ビデオ信号は入力信号の振幅
とDCレベルの2つの成分から構成されています。DCレベルは
クランピング回路で設定されます（「クランプ動作」を参照）。
アナログ・ビデオ信号の振幅が大き過ぎると、クリッピングが
発生し、ノイズとして見えるようになります。ADCのアナログ
入力範囲はクランプ・レベルとともに、対応するビデオ信号の
最大振幅を決定します。
水平同期の深さに依存 カラー・バーストの振幅に依存。
輝度信号パスから取得
ピーク・ホワイト
YPrPb
カラー・バーストの振幅に依存。
輝度信号パスから取得
カラー・バーストの振幅に依存
水平同期の深さに依存 輝度信号パスから取得
自動ゲイン・コントロール・ループは、フリーズさせることが
できます。この機能は、ループに更新をフリーズさせます。
ループのフリーズが解除されるか、またはゲイン動作モードが
変更されるまで、フリーズ時点でAGCが決定したゲインがアク
ティブのままになります。
すべてのモードでアクティブ中のゲインを読み出せます。「輝
度信号ゲイン」および「色信号ゲイン」の項で扱った2 つのマ
ニュアル・ゲイン・レジスタ、すなわちLG[11:0]（輝度信号ゲ
イン）レジスタおよびCG[11:0]（色信号ゲイン）レジスタの説
明を参照してください。
図24は、入力ビデオ信号をADCの許容電圧範囲0∼1V内に収め
る必要がある代表的な分圧ネットワークを示しています。この
回路は、ADV7180のすべてのアナログ入力の前に配置します。
ADC で対応するアナログ電圧範囲
（ADV7180 では 1V の範囲）
最大電圧
SDP
（ゲイン選択のみ）
ゲイン・
コントロール
最小電圧
クランプ・レベル
図25.
05700-025
ADC
データ・
プリプロセッサ
（DPP）
ゲイン・コントロールの概要
― 32 ―
REV. B
ADV7180
輝度信号ゲイン
LAGC[2:0]（輝度信号自動ゲイン・コントロール）、
アドレス0x2C [6:4]
輝度信号自動ゲイン・コントロール・モード・ビットは、輝度
信号パスでのゲイン・コントロールの動作モードを選択しま
す。
ピーク・ホワイト・ゲイン・コントロールをカスタマイズする
内部パラメータ（アナログ・デバイセズ独自のアルゴリズム）
があります。詳細は弊社のFAE（フィールド・アプリケーショ
ン・エンジニア）または販売代理店にお問い合わせください。
表35.
LAGCの機能
LG[11:0]（輝度信号ゲイン）、アドレス0x2F [3:0]、
アドレス0x30 [7:0]
LMG[11:0]（輝度信号マニュアル・ゲイン）、
アドレス0x2F [3:0]、アドレス0x30 [7:0]
輝度信号ゲイン[11:0]レジスタには次の2つの機能があります。
これらのレジスタすべてに書込みを行って、必要なマニュアル
輝度信号ゲインを設定できます。LAGC[2:0]モードがマニュア
ル固定ゲインに切り替えられると、このゲインがアクティブに
なります。式1は必要なゲインの計算方法を示しています。
読出しを行うと、このレジスタは現在のゲイン値を返します。
LAGC[2:0]ビットの設定に応じて、次のどちらかの値になりま
す。
• 輝度信号マニュアル・ゲイン値（LAGC[2:0]を輝度信号マ
LAGC[2:0]
説明
000
マニュアル固定ゲイン（LMG[11:0]を
使用）
001
予備
ニュアル・ゲイン・モードに設定）
• 輝度信号自動ゲイン値（LAGC[2:0]をいずれかの自動モー
ドに設定）
表37.
010（デフォルト値） AGC（ブランク・レベルから同期
ティップ）、ピークホワイト・アルゴ
リズムが有効
011
予備
100
AGC（ブランク・レベルから同期
ティップ）、ピークホワイト・アルゴ
リズムが無効
101
予備
110
予備
111
ゲイン・フリーズ
LG/LMGの機能
LG[11:0]/LMG[11:0] 読出し／書込み
説明
LMG[11:0]＝X
書込み
輝度信号パスに対
するマニュアル・
ゲイン
LG[11:0]
読出し
実際に使用されて
いるゲイン
輝度信号ゲイン
（525i）≒
(1024 ＜ LMG [11 : 0 ] ≦ 4095)
≒ 0.72 … 2.9
1410
LAGT[1:0]（輝度信号自動ゲイン・タイミング）、アドレス
0x2F [7:6]
輝度信号自動ゲイン・タイミング・レジスタを使用し、輝度信
号自動ゲイン・コントロールのトラッキング速度を変更できま
す。このレジスタは、LAGC[2:0]レジスタが001、010、011、
100 に設定されている場合にのみ（自動ゲイン・コントロー
ル・モード）有効です。
ピーク・ホワイトAGCがイネーブルでアクティブの場合
（STATUS_1[7:0]、アドレス0x10 [7:0]を参照）、実際のゲイン
更新速度はピーク・ホワイトAGCループによって決定されるた
め、このLAGT設定は無効になります。デバイスがピーク・ホ
ワイトAGCから抜け出ると、直ちにLAGTゲインが有効になり
ます。
ピークホワイト・アルゴリズムの更新速度は、内部パラメータ
を使ってカスタマイズできます。詳細はアナログ・デバイセズ
のフィールド・エンジニアにお問い合わせください。
表36.
LAGTの機能
LAGT[1:0]
説明
00
低速（TC＝2秒）
01
中速（TC＝1秒）
10
高速（TC＝0.2秒）
11（デフォルト値）
アダプティブ
REV. B
輝度信号ゲイン
（NTSC）≒
(1024 ＜ LMG [11 : 0 ] ≦ 4095)
≒ 0.7 … 2.78
輝度信号ゲイン
（PAL/625i）≒
1470
(1024 ＜ LMG[11 : 0 ] ≦ 4095)
≒ 0.66 … 2.66
1535
（1）
たとえば、 525i 入力に対し、 ADV7180 を希望するゲイン＝
0.89でマニュアル固定ゲイン・モードに設定します。
1. 式1を用いてゲインを変換します。
0.89×1410＝1254.9
2. 整数値に丸めます。
＝1255d
3. 16進に変換します。
1255d＝0x04E7
4. 2個のレジスタに分けて、書き込みます。
輝度ゲイン・コントロール1 [3:0]＝0x4
輝度ゲイン・コントロール2 [7:0]＝0xE7
5. マニュアル固定ゲイン・モードをイネーブルにします。
LAGC[2:0]を000に設定
― 33 ―
ADV7180
BETACAM（Betacamレベルのイネーブル）、アドレス0x01 [5]
YPrPbデータがADV7180を経由して接続される場合、表40に
示すように自動ゲイン・コントロール・モードは複数のビデオ
入力レベルを対象とすることができます。入力モードがYPrPb
（コンポーネント）の場合のみ、BETACAMビットは有効とな
ります。BETACAMビットはAGC動作の目標値を設定します。
以下の項を参照してください。
PW_UPD（ピーク・ホワイト更新）、アドレス0x2B [0]
ピーク・ホワイトと平均ビデオ・アルゴリズムは、アクティ
ブ・ビデオの計測値に基づいてゲインを決定します。
PW_UPD ビットはゲイン変化レートを決定します。ピーク・
ホワイト・モードまたは平均ビデオ・モードを最初に有効にす
るには、LAGC[2:0]を該当するモードに設定する必要がありま
す。詳細は「LAGC[2:0]（輝度信号自動ゲイン・コントロール）、
アドレス0x2C [6:4]」を参照してください。
• コンポーネント・ビデオ（YPrPb）をADV7180経由で接続
する方法については、「MAN_MUX_EN（マニュアル入力
マルチプレクシング・イネーブル）、アドレス0xC4 [7]」。
PW_UPDを0に設定すると、ビデオ・ライン毎にゲインが更新
されます。
• さまざまな標準（たとえば、ペデスタルの有無）の選択に
PW_UPDを1（デフォルト値）に設定すると、フィールド毎に
ゲインが更新されます。
ついては、「ビデオ標準の選択」。
自動ゲイン・コントロール（AGC）アルゴリズムは、
BETACAM ビットの設定に基づいてレベルを調節します（表
38）
色信号ゲイン
CAGC[1:0] （色信号自動ゲイン・コントロール）、アドレス
0x2C [1:0]
カラー自動ゲイン・コントロール・モードのこの 2 ビットは、
色信号パスでの自動ゲイン・コントロールの基本動作モードを
選択します。
表38.
BETACAMの機能
BETACAM
説明
0（デフォルト値）
入力フォーマットとしてYPrPbの選択を想定
PAL（ペデスタルあり）を選択すると、MIIを選択
PAL（ペデスタルなし）を選択すると、SMPTEを選択
NTSC（ペデスタルあり）を選択すると、MIIを選択
NTSC（ペデスタルなし）を選択すると、SMPTEを選択
1
入力フォーマットとしてYPrPbの選択を想定
PAL（ペデスタルあり）を選択すると、BETACAM を選択
PAL（ペデスタルなし）を選択すると、BETACAM派生を選択
NTSC（ペデスタルあり）を選択すると、BETACAMを選択
NTSC（ペデスタルなし）を選択すると、BETACAM派生を選択
表39.
CAGCの機能
CAGC[1:0]
説明
00
マニュアル固定ゲイン（CMG[11:0]を使用）
01
色信号に対して輝度信号ゲインを使用
10（デフォルト値）
自動ゲイン（カラー・バーストに基づく）
11
色信号ゲインをフリーズ
表40.
Betacamレベル
名前
Betacam（mV）
Betacam派生（mV）
SMPTE（mV）
Y
0∼714（7.5％ペデスタルを含む）
0∼714
0∼700
0∼700（7.5％ペデスタルを含む）
PbとPr
−467∼＋467
−505∼＋505
−350∼＋350
−324∼＋324
同期の深さ
286
286
300
300
― 34 ―
MII（mV）
REV. B
ADV7180
CAGT[1:0]（色信号自動ゲイン・タイミング）、
アドレス0x2D [7:6]
色信号自動ゲイン・タイミング・レジスタを使用し、色信号自
動ゲイン・コントロールのトラッキング速度を変更できます。
CAGC[1:0]レジスタが10に設定されている場合にのみ（自動ゲ
イン）、このレジスタは有効となります
CKE（カラーキル・イネーブル）、アドレス0x2B [6]
カラーキル・イネーブル・ビットを使用し、オプションのカ
ラーキル機能をオンまたはオフに切り替えることができます。
表41.
カラーキルがイネーブルになり、かつ連続する128のビデオ・
ラインの間、入力ビデオ信号のカラー・キャリアがスレッ
ショールドを下回る場合、カラー処理はオフに切り替えられま
す（白黒出力になります）。カラー処理をオンに戻すには、ス
レッショールドを超えるカラー・バーストを持つラインがさら
に128連続する必要があります。
CAGTの機能
CAGT[1:0]
説明
00
低速（TC＝2秒）
01
中速（TC＝1秒）
10
高速（TC＝0.2秒）
11（デフォルト値）
アダプティブ
ラーキル判定のスレッショールドを選択できます。
カラーキル・オプションは、変調された色信号を持つ入力信号
に対してのみ有効です。コンポーネント入力（YPrPb）に対し
ては、カラーキル機能はありません。
CG[11:0]（色信号ゲイン）、アドレス0x2D [3:0]、
アドレス0x2E [7:0]
CMG[11:0]（色信号マニュアル・ゲイン）、
アドレス0x2D [3:0]、アドレス0x2E [7:0]
CKEを0に設定すると、カラーキルがディスエーブルになりま
す。
色信号ゲイン[11:0]レジスタには次の2つの機能があります。書
込みを行うと、必要なマニュアル色信号ゲインを設定できます。
CAGC[1:0] モードがマニュアル固定ゲインに切り替えられる
と、このゲインがアクティブになります。希望するゲインの計
算方法については、式2を参照してください。
読出しを行うと、このレジスタは現在のゲイン値を返します。
CAGC[1:0]ビットの設定に応じて、次のいずれかの値になりま
す。
• 色信号マニュアル・ゲイン値（CAGC[1:0]を色信号マニュ
アル・ゲイン・モードに設定）
• 色信号自動ゲイン値（CAGC[1:0]をいずれかの自動モード
に設定）
表42.
QAMベースのビデオ標準（PALとNTSC）とFMベースのシス
テム（SECAM ）の場合は、CKILLTHR[2:0]ビットによりカ
CKEを1（デフォルト値）に設定すると、カラーキルがイネー
ブルになります。
CKILLTHR[2:0]（カラーキル・スレッショールド）、アドレス
0x3D [6:4]
CKILLTHR[2:0] ビットを使用し、カラーキル機能のスレッ
ショールドを選択できます。このスレッショールドは、QAM
ベースのビデオ標準（NTSC とPAL ）またはFM 変調されたビ
デオ標準（SECAM）に対してのみ適用されます。
カラーキル機能をイネーブルにするには、必ず CKE ビットを
セットします。000、001、010、011に設定すると、ADV7180
内の色信号復調は通常品質入力ビデオ信号に対して十分に機能
しません。
表43.
説明
CG[11:0]/CMG[11:0]
読出し／
書込み
CMG[11:0]
書込み
色信号パスに対する
マニュアル・ゲイン
CG[11:0]
読出し
現在のゲイン
色信号ゲイン ≒
CKILLTHR[2:0]
説明
(0 ＜ CG ≦ 4095)
650
≒ 0 … 6.29
（2）
たとえば、自動ゲイン・ループをフリーズさせ、CG[11:0]レジ
スタを読み出すと、0x47Aの値が得られます。
1. 読出し値を10進数に変換します。
0x47A＝1146d
2. 式2を用いて読出し値を変換します。
1146/1024＝1.12
REV. B
CKILLTHRの機能
CG/CMGの機能
― 35 ―
SECAM
NTSC、PAL
000
カラーキルなし
0.5％未満でキル
001
5％未満でキル
1.5％未満でキル
010
7％未満でキル
2.5％未満でキル
011（デフォルト値） 8％未満でキル
4.0％未満でキル
100
9.5％未満でキル
8.5％未満でキル
101
15％未満でキル
16.0％未満でキル
110
32％未満でキル
32.0％未満でキル
111
アナログ・デバイセズ用の予備。
選択不可。
ADV7180
カラー・トランジェント・インプルーブメント
（CTI）
色信号に割り当てられる信号帯域幅は一般に、輝度信号の帯域
幅よりはるかに狭くなっています。人間の視覚は輝度に比べ色
への反応が鈍いため、以前は、このように色信号を与えられた
帯域内で用いることは有効な方法でした。
しかし、帯域幅が不均等であると、シャープなカラー遷移にノ
イズが現れるようになります。 2 本のカラー・バーの境界で、
輝度信号と色信号の両成分が同時に変化します（図26）。輝度
信号成分は帯域幅が広いため、その遷移は一般に色信号成分の
遷移よりシャープです。最悪の場合、カラー・エッジは数ピク
セルにわたってぼやけてしまいます。
図26.
アルファ・ブレンダをアクティブにする場合、CTI_ENビット
でCTIブロックをイネーブルにする必要があります。
CTI_AB_ENを0に設定すると、CTIアルファ・ブレンダがディ
スエーブルになります。
CTI_AB[1:0]（カラー・トランジェント・インプルーブメント・
アルファ・ブレンド）、アドレス0x4D [3:2]
CTI_AB[1:0]は、シャープ化した色信号を元信号とミックスす
るアルファ・ブレンド回路の動作を制御します。したがって、
出力データでのCTIの視覚的効果を制御することになります。
05700-026
CTI適用前の元の「低速」な
色信号遷移
CTIの出力でシャープになった
色信号の遷移
復調された色信号
ンダがトランジェント改善後の色信号を元信号とミックスしま
す。アルファ・ブレンド機能のシャープさはCTI_AB[1:0]ビッ
トを使って設定できます。
CTI_AB_EN を 1 （デフォルト値）に設定すると、 CTI アル
ファ・ブレンド・ミックス機能がイネーブルになります。
遷移する輝度信号
（同時に色信号も遷移）
輝度信号
CTI_AB_EN（カラー・トランジェント・インプルーブメント・
アルファ・ブレンド・イネーブル）、アドレス0x4D [1]
CTI_AB_ENビットは、CTIブロック内のアルファ・ブレンド
機能をイネーブルにします。1 に設定すると、アルファ・ブレ
CTI_AB[1:0]を有効にするには、CTI_ENビットでCTIブロッ
クをイネーブルにし、さらにCTI_AB_ENでアルファ・ブレン
CTI輝度信号／色信号の遷移
CTIブロックは入力ビデオ・データを調べ、色信号の遷移を検
出します。さらに、失われたカラー帯域幅を回復するために、
色信号エッジを「シャープにする」ように設定できます。ただ
し、CTIブロックは、ノイズも一緒に強調しないように一定の
スレッショールドを超えるエッジに対してのみ動作します。ま
た、エッジのリンギングや不要な彩度歪みまたは色相歪みが発
生しないように注意することも必要です。
ダをオンにする必要があります。
シャープさをミックスすることにより、画像に対するCTI効果
は最大になりますが、小振幅、高周波の色信号ノイズの視覚効
果も大きくなります。
表44.
CTI_ABの機能
CTI_AB[1:0]
説明
00
シャープ化した色信号と元の色信号を
ミックスして、シャープさを最大化
CTI_EN（カラー・トランジェント・インプルーブメント・
イネーブル）、アドレス0x4D [0]
CTI_ENを0に設定すると、CTIブロックがディスエーブルにな
01
シャープさをミックス
10
スムーズさをミックス
ります。
11（デフォルト値）
最もスムーズなアルファ・ブレンド機能
CTIは、おもに色信号の帯域幅制限の影響が大きい信号に対し
て必要です。このタイプの信号に対しては、CTI_ENを使って
CTIブロックをイネーブルすることを強く推奨します。
CTI_ENを1（デフォルト値）に設定すると、CTIブロックがイ
ネーブルになります。
CTI_C_TH[7:0]（CTI色信号スレッショールド）、
アドレス0x4E [7:0]
CTI_C_TH[7:0]値は符号なしの8ビット数値で、CTIブロック
によるシャープ化において色信号遷移の振幅ステップの大きさ
を指定します。このレジスタに小さい値を設定すると、CTIブ
ロックは小さいエッジでもシャープさを増大します。
CTI_C_TH[7:0]値を大きくすると、CTIブロックは大きい遷移
のみを改善します。
CTI_C_TH[7:0]のデフォルト値は0x08で、CTI前の色信号エッ
ジに対するスレッショールドを表します。
― 36 ―
REV. B
ADV7180
デジタル・ノイズ・リダクション（DNR）と
輝度信号ピーキング・フィルタ
デジタル・ノイズ・リダクションは「小さい振幅の高周波信号
はノイズの可能性が高く、これを除去すると画質が改善される」
という仮定に基づいています。図27に示すように、ADV7180
には、 DNR1 ブロック（輝度信号ピーキング・フィルタの前）
と、DNR2ブロック（輝度信号ピーキング・フィルタの後）の
2つのDNRブロックがあります。
輝度信号
輝度信号
ピーキング・
フィルタ
DNR1
表47.
輝度信号
出力
DNR2
PEAKING_GAIN[7:0]（輝度信号ピーキング・ゲイン）、
アドレス0xFB [7:0]
このフィルタはマニュアルでイネーブルにできます。これを使
用して3MHzを中心とするYスペクトルの中間領域を増幅また
は減衰することができます。ピーキング・フィルタは、画質を
改善できるように、3MHz周辺の周波数成分を含む画像のディ
テールの詳細な定義を示します。このレジスタのデフォルト値
を使用すると、輝度信号データはそのままフィルタを通過しま
す。小さな値を指定すると信号は減衰され、大きな値を指定す
ると輝度信号は増幅されます。図28はフィルタ応答のプロット
を示しています。
PEAKING_GAIN[7:0]の機能
05700-051
設定
図27.
説明
0x40（デフォルト値） 0dB応答
DNRおよびピーキング・ブロック図
DNR_EN（デジタル・ノイズ・リダクション・イネーブル）、
アドレス0x4D [5]
DNR_ENビットは、DNRブロックをイネーブルにするか、ま
BPフィルタを用いたピーキング・ゲイン
15
10
たはバイパスを指定します。
DNR_ENの機能
設定
説明
0
DNRをバイパス（ディスエーブル）
1（デフォルト値）
輝度信号データのデジタル・ノイズ・
リダクションをイネーブル
5
フィルタ応答（dB）
表45.
0
–5
–10
DNR_TH[7:0]（DNRノイズ・スレッショールド）、アドレス
0x50 [7:0]
DNR1ブロックは、輝度信号ピーキング・ブロックの前に配置
します。DNR_TH[7:0]値は符号なしの8ビット数値で、ノイズ
とみなされて輝度信号データから除去される最大エッジを決定
する際に使われます。 DNR_TH[7:0] の値を大きくすると、
DNRブロックは大きな遷移でもノイズとみなし、除去します。
そのため、ビデオ・データに対する効果はより顕著になります。
値を小さくすると、小さい遷移だけがノイズとみなされて除去
されます。
表46.
DNR_TH[7:0]の機能
設定
説明
0x08（デフォルト値）ノイズとみなされる輝度信号の最大
エッジに対するスレッショールド
05700-052
–15
–20
0
1
図28.
2
3
4
周波数（MHz）
5
6
7
ピーキング・フィルタ応答
DNR_TH2[7:0]（DNRノイズ・スレッショールド2）、
アドレス0xFC [7:0]
DNR2ブロックは輝度信号ピーキング・ブロックの後に配置さ
れるため、増幅された輝度信号に対して作用します。DNR1ブ
ロックと同じように動作しますが、このブロックには独立した
スレッショールド制御レジスタDNR_TH2[7:0]があります。こ
の値は符号なしの8 ビット数値であり、ノイズとみなされて輝
度信号データから除去される最大エッジを決定する際に使われ
ます。DNR_TH2[7:0] の値を大きくすると、DNR ブロックは
大きな遷移でもノイズとみなし、除去します。そのため、ビデ
オ・データに対する効果はより顕著になります。値を小さくす
ると、小さい遷移だけがノイズとみなされて除去されます。
表48.
設定
DNR_TH2[7:0]の機能
説明
0x40（デフォルト値） ノイズとみなされる輝度信号の最大
エッジに対するスレッショールド
REV. B
― 37 ―
ADV7180
コムフィルタ（くし形フィルタ）
NTSCコムフィルタの設定
ADV7180のコムフィルタは、すべてのタイプ、標準、品質レ
ベルのビデオを自動的に処理するように大幅に改善されていま
す。NTSC設定レジスタとPAL設定レジスタを使用し、どちら
のビデオ標準を検出するか（自動検出）または選択するか（マ
ニュアル設定）に応じて、コムフィルタの動作をカスタマイズ
できます。ここに記載したビットのほかに、内部用のコント
ロール・ビット（アナログ・デバイセズ独自のアルゴリズムに
基づく）もあります。詳細はアナログ・デバイセズのフィール
ド・エンジニアにお問い合わせください。
NTSC-M/J CVBS入力に使用します。
NSFSEL[1:0]（スプリット・フィルタ選択NTSC）、
アドレス0x19 [3:2]
NSFSEL[1:0]コントロールは、信号の全帯域幅のうちどの程度
の幅をコムフィルタに入力するかを選択します。狭帯域スプ
リット・フィルタを選択すると、斜めの線に対する性能が改善
されますが、最終出力画像にドット・クロール（垂直方向の色
信号の流れ）が多く残ります。広帯域スプリット・フィルタを
選択すると、逆の結果になります。
表49.
NSFSELの機能
NSFSEL[1:0]
説明
00（デフォルト値）
狭帯域
01
中帯域
10
中帯域
11
広帯域
CTAPSN[1:0]（色信号コムタップNTSC）、アドレス0x38 [7:6]
表50.
CTAPSNの機能
CTAPSN[1:0]
説明
00
使用不可
01
NTSC色信号コムが3ライン（3タップ）を2ライン（2タップ）に適応させる
10（デフォルト値）
NTSC色信号コムが5ライン（5タップ）を3ライン（3タップ）に適応させる
11
NTSC色信号コムが5ライン（5タップ）を4ライン（4タップ）に適応させる
CCMN[2:0]（色信号コムモードNTSC）、アドレス0x38 [5:3]
表51.
CCMNの機能
CCMN[2:0]
説明
設定
0xx（デフォルト値） アダプティブ・コムモード
CTAPSN＝01に対してアダプティブ3ライン色信号コム
CTAPSN＝10に対してアダプティブ4ライン色信号コム
CTAPSN＝11に対してアダプティブ5ライン色信号コム
100
色信号コムをディスエーブル
101
固定色信号コム（ライン・メモリの最上ライン）
CTAPSN＝01に対して固定2ライン色信号コム
CTAPSN＝10に対して固定3ライン色信号コム
CTAPSN＝11に対して固定4ライン色信号コム
110
固定色信号コム（ライン・メモリの全ライン）
CTAPSN＝01に対して固定3ライン色信号コム
CTAPSN＝10に対して固定4ライン色信号コム
CTAPSN＝11に対して固定5ライン色信号コム
111
固定色信号コム（ライン・メモリの最下ライン）
CTAPSN＝01に対して固定2ライン色信号コム
CTAPSN＝10に対して固定3ライン色信号コム
CTAPSN＝11に対して固定4ライン色信号コム
― 38 ―
REV. B
ADV7180
YCMN[2:0]（輝度信号コムモードNTSC）、アドレス0x38 [2:0]
CCMP[2:0]（色信号コムモードPAL）、アドレス0x39 [5:3]
表52.
表55. CCMPの機能
YCMNの機能
YCMN[2:0]
説明
0xx
アダプティブ・
コムモード
（デフォルト値）
100
輝度信号コムを
ディスエーブル
設定
アダプティブ3ライン
（3タップ）輝度信号
コム
設定
0xx
アダプティブ・
コムモード
CTAPSP＝01に対して
アダプティブ3ライン
色信号コム
ローパス／ノッチ・
フィルタを使用。
「Yシェイピング・
フィルタ」を参照。
CTAPSP＝10に対して
アダプティブ4ライン
色信号コム
CTAPSP＝11に対して
アダプティブ5ライン
色信号コム
100
固定輝度信号コム 固定3ライン（3タップ）
（ライン・メモリの 輝度信号コム
全ライン）
110
説明
（デフォルト値）
固定輝度信号コム 固定2ライン（2タップ）
（ライン・メモリの 輝度信号コム
最上ライン）
101
CCMP[2:0]
色信号コムをディス
エーブル
101
固定色信号コム
CTAPSP＝01に対して
（ライン・メモリの 固定2ライン色信号コム
最上ライン）
CTAPSP＝10に対して
固定3ライン色信号コム
固定輝度信号コム 固定2ライン（2タップ）
（ライン・メモリの 輝度信号コム
最下ライン）
111
CTAPSP＝11に対して
固定4ライン色信号コム
PALコムフィルタの設定
110
PAL B/G/H/I/D、PAL M、PALコンビネーションN、PAL 60、
NTSC4.43CVBS入力に使用します。
固定色信号コム
CTAPSP＝01に対して
（ライン・メモリの 固定3ライン色信号コム
全ライン）
CTAPSP＝10に対して
固定4ライン色信号コム
PSFSEL[1:0]（スプリット・フィルタ選択PAL）、
アドレス0x19 [1:0]
PSFSEL[1:0]コントロールは、信号の全帯域幅のうちどの程度
CTAPSP＝11に対して
固定5ライン色信号コム
の幅をコムに入力するかを選択します。広帯域スプリット・
フィルタを選択すると、ドット・クロールは除去されますが、
斜めの線が不完全に見えます。狭帯域幅スプリット・フィルタ
を選択すると、逆の結果になります。
表53.
説明
00
狭帯域
01（デフォルト値）
中帯域
10
広帯域
11
最広帯域
CTAPSP[1:0]（色信号コムタップPAL）、アドレス0x39 [7:6]
CTAPSP＝11に対して
固定4ライン色信号コム
YCMP[2:0]（輝度信号コムモードPAL）、アドレス0x39 [2:0]
表56.
YCMPの機能
YCMP[2:0]
説明
0xx
アダプティブ・
コムモード
アダプティブ5ライン
（3タップ）輝度信号
コム
輝度信号コムを
ディスエーブル
ローパス／ノッチ・
フィルタを使用。
「Yシェイピング・
フィルタ」を参照。
（デフォルト値）
CTAPSPの機能
CTAPSP[1:0]
説明
00
使用不可
01
PAL色信号コムが5ライン（3タップ）
を3ライン（2タップ）に適応させる。
100
10
PAL色信号コムが5ライン（5タップ）
を3ライン（3タップ）に適応させる。
固定輝度信号コム 固定3ライン（2タップ）
（ライン・メモリの 輝度信号コム
最上ライン）
110
固定輝度信号コム 固定5ライン（3タップ）
（ライン・メモリの 輝度信号コム
全ライン）
111
固定輝度信号コム 固定3ライン（2タップ）
（ライン・メモリの 輝度信号コム
最下ライン）
輝度信号の混入を相殺し、色相誤差を
少し改善。
11（デフォルト値）
PAL色信号コムが5ライン（5タップ）
を4ライン（4タップ）に適応させる。
輝度信号の混入を相殺し、色相誤差を
改善。
― 39 ―
設定
101
輝度信号のみの混入を相殺。
REV. B
固定色信号コム
CTAPSP＝01に対して
（ライン・メモリの 固定2ライン色信号コム
最下ライン）
CTAPSP＝10に対して
固定3ライン色信号コム
PSFSELの機能
PSFSEL[1:0]
表54.
111
ADV7180
IFフィルタ補償
NTSCのIF補償フィルタ（FSC付近を拡大）
6
IFFILTSEL[2:0]（IFフィルタ選択）、アドレス0xF8 [2:0]
IFFILTSEL[2:0]レジスタを使用し、チューナ出力のときと同
じように、コンポジット入力における SAW フィルタの特性を
補償できます。図29および図30に、NTSCおよびPALのIFフィ
2
0
振幅（dB）
ルタ補償を示します。
4
この機能のオプションは以下のとおりです。
• バイパス・モード
–2
–4
–6
• NTSC―3つのフィルタ特性から構成
–8
05700-053
• PAL―3つのフィルタ特性から構成
–10
プログラミングの詳細は表103を参照してください。
–12
2.0
6
2.5
3.0
3.5
4.0
周波数（MHz）
図29.
NTSC IFフィルタ補償
4.5
5.0
PALのIF補償フィルタ（FSC付近を拡大）
4
振幅（dB）
2
0
–2
–4
–8
3.0
05700-054
–6
3.5
図30.
― 40 ―
4.0
4.5
5.0
周波数（MHz）
5.5
6.0
PAL IFフィルタ補償
REV. B
ADV7180
この出力インターフェース・モードでは、 Cb ＝ FF 、 Y ＝ 00 、
Cr＝00、Y＝AVの割当てが行われます。
AVコードの挿入と制御
ここでは、次の項目に影響を与える I C ベースの制御について
説明します。
2
YとCr/Cbが別々のデータ・バスで送られる16ビット出力イン
ターフェース（ADV7180 LQFP-64のみ）では、AVコードは
全 16 ビットを使用します。 SD_DUP_AV ビットは、両方のバ
スで AV コードを複製できるため、 Y バスと Cr/Cb バスに AV
シーケンス全体を乗せることができます（図31を参照）。
• AVコードのデータ・ストリームへの挿入
• 垂直ブランク・インターバル（VBI）でのデータ・ブランキ
ング
• 出力データ・ストリームの許容データ値の範囲
• 輝度信号と色信号との相対遅延
SD_DUP_AVが0（デフォルト）のとき、AVコードは（8ビッ
ト・インターリーブ・データ出力に合わせて）シングルとなり
ます。
デコードされたVBIデータの一部が、水平ブランク・インター
バルで挿入されることに注意してください。詳細は「Gemstar
データ再生」を参照してください。
SD_DUP_AVが1のとき、AVコードは（16ビット・インター
フェース用に）複製されます。
VBI_EN（垂直ブランキング・インターバル・データ・イネー
ブル）、アドレス0x03 [7]
VBI イネーブル・ビットを使用すると、インターキャスト・
BT.656-4（ITU-R BT.656-4イネーブル）、アドレス0x04 [7]
ITUはITU-R BT.656標準のリビジョン3とリビジョン4の間で、
NTSCのSAV EAVコード内におけるVビットのトグル位置を変
更しました。ITU-R BT.656-4標準ビットを使用し、前の標準
データやクローズド・キャプション・データなどのデータが
フィルタリングの影響をなるべく受けない状態で、デコーダの
輝度信号チャンネルを通過できます。ライン1∼21のすべての
データが通過して出力ポートに現れます。ADV7180は輝度信
号データをブランクにせず、自動的に輝度信号データ・パス上
のすべてのフィルタを、その最も広い帯域幅へ切り替えます。
アクティブ・ビデオに対しては、 YSH と YPK に対するフィル
タ設定が使用されます。
または新しい標準に準拠する出力モードを選択できます。詳細
は ITU （国際電気通信連合）の Web サイトを参照してくださ
い。
標準の変更は NTSC のみに影響があり、 PAL には影響しませ
ん。
ITU-R BT.656-4が0（デフォルト値）のとき、ITU-R BT.6563 仕様が使用されます。ライン10 とライン273 のEAV でV ビッ
トがローレベルになります。
色信号パスについては、「BL_C_VBI（VBI内の色ブランク）、
アドレス0x04 [2]」を参照してください。
ITU-R BT.656-4が1のとき、ITU-R BT.656-4仕様が使用され
ます。ライン20とライン283のEAVでVビットがローレベルに
なります。
VBI_EN が0（デフォルト値）のとき、すべてのビデオ・ライ
ンはフィルタリング／スケーリングされます。
VBI_EN が1のとき、アクティブ・ビデオ領域のみフィルタリ
ング／スケーリングされます。
SD_DUP_AV（複製AVコード）アドレス0x03 [0]
出力インターフェース幅に応じて、輝度信号パスから色信号パ
スへAVコードを複製することが必要になります。
8ビット幅の出力インターフェース（Cb/Y/Cr/Yインターリー
ブ・データ）では、AVコードはFF/00/00/AVとして定義され、
AVがH/V/Fの情報を格納する送信ワードになります。
SD_DUP_A V = 1
SD_DUP_AV = 0
FF
00
00
AV
16ビット・インターフェース
Y
00
AV
8ビット・インターフェース
Y
Cb/Y/Cr/Y
インターリーブ
Cr/Cbデータ・バス
FF
00
00
AV
Cb
FF
00
FF
00
00
AV
AVコード・セクション
AVコード・セクション
図31.
REV. B
AVコード・セクション
AVコード複製の制御（ADV7180 LQFP-64のみ）
― 41 ―
Cb
Cb
05700-027
16ビット・インターフェース
Yデータ・バス
ADV7180
BL_C_VBI（VBI内の色ブランク）、アドレス0x04 [2]
BL_C_VBIをハイレベルに設定すると、すべてのVBIラインの
Cr値とCb値がブランクになります。これは、VBI内のすべての
データをカラーとしてデコードせずに Cr と Cb を使って出力す
るために行います。その結果、VBIラインをデコーダに送信し
て歪みなしでエンコーダ経由で再出力できるようになります。
このブランキングがないと、誤ってデコードされたカラーがビ
デオ・エンコーダでエンコードされてしまうため、VBIライン
に歪みが生じます。
BL_C_VBIを0に設定すると、VBI内でカラーをデコードして
AUTO_PDC_ENが1（デフォルト値）のとき、ADV7180は自
動的にLTA値とCTA値を決定し、輝度信号と色信号を出力で一
致させます。
LTA[1:0]（輝度信号タイミング調節）、アドレス0x27 [1:0]
輝度信号タイミング調節レジスタを使用し、色信号サンプルと
輝度信号サンプルとの間のタイミング差を指定できます。
なお、機能的にCTA[2:0]レジスタと重複するところがあります。
マニュアル設定については、次のデフォルト値を使用してくだ
さい。
出力します。
• CVBS入力LTA[1:0]＝00
BL_C_VBIを1（デフォルト値）に設定すると、VBI内でCr値
とCb値をブランクにします。
• YC入力LTA[1:0]＝01
RANGE（範囲の選択）、アドレス0x04 [0]
AVコード（ITU-R BT.656、以前のCCIR-656に準拠）は、値
0xFFと値0x00で構成される固定ヘッダです。この2つの値は使
• YPrPb入力LTA[1:0]＝01
表58.
用されているため、アクティブ・ビデオには使用できません。
さらに、 ITU はビデオの公称範囲を輝度信号に対して値 16 ∼
235 に、色信号に対して値16 ∼240 に制限することも規定して
います。
RANGE ビットは、ADV7180 の出力値の範囲を推奨範囲に制
限できます。どのような場合でも、予備の値の 255d （ 0xFF ）
と00d（0x00）は、AVコード・ヘッダに含まれていない限り、
出力ピンには出力されないようになっています。
表57.
説明
0
16≦Y≦235
16≦C/P≦240
1（デフォルト値）
1≦Y≦254
1≦C/P≦254
LTA[1:0]
説明
00（デフォルト値）
遅延なし
01
輝度信号を1クロック（37ns）遅延
10
輝度信号を2クロック（74ns）前進
11
輝度信号を1クロック（37ns）前進
CTA[2:0]（色信号タイミング調節）、アドレス0x27 [5:3]
色信号タイミング調節レジスタを使用し、色信号サンプルと輝
度信号サンプルとの間のタイミング差を指定できます。このレ
ジスタは、輝度信号パスと色信号パスとの間での外部フィルタ
のグループ遅延差を補償し、ビデオ・ダウンストリーム処理中
のさまざまな値のパイプライン遅延を可能にします。この機能
は、LTA[1:0]レジスタの説明と合わせて読み直してください。
RANGEの機能
RANGE
LTAの機能
AUTO_PDC_EN（自動設定遅延制御）、アドレス0x27 [6]
AUTO_PDC_EN機能をイネーブルにすると、全動作モードで
色信号データと輝度信号データの遅延が一致するように、
LTA[1:0]とCTA[2:0]を自動的に設定する機能がADV7180内で
起動されます。これが設定されていると、マニュアル・レジス
タLTA[1:0]とCTA[2:0]は使用されません。自動モードがディ
スエーブルになると（ AUTO_PDC_EN ビットに 0 を設定）、
LTA[1:0]レジスタとCTA[2:0]レジスタに書き込まれた値がア
クティブになります。
AUTO_PDC_ENが0のとき、ADV7180は輝度信号サンプルと
色信号サンプルの遅延にLTA[1:0]値とCTA[2:0]値を使用しま
す。「 LTA[1:0] （輝度信号タイミング調節）、アドレス 0x27
[1:0]」と「CTA[2:0]（色信号タイミング調節）、アドレス0x27
[5:3]」を参照してください。
色信号の遅延／前進は色信号のピクセル・ステップでのみ可能
です。色信号の1ピクセル・ステップは輝度信号の2ピクセルに
該当します。プログラマブルな遅延は復調後に行われますが、
ここでは輝度信号ピクセル・ステップでの遅延はできなくなり
ます。
マニュアル設定については、次のデフォルト値を使用してくだ
さい。
• CVBS入力CTA[2:0]＝011
• Y/C入力CTA[2:0]＝101
• YPrPb入力CTA[2:0]＝110
表59.
CTAの機能
CTA[2:0]
説明
000
未使用
001
色信号＋2色信号ピクセル（前進）
010
色信号＋1色信号ピクセル（前進）
011（デフォルト値） 遅延なし
― 42 ―
100
色信号−1色信号ピクセル（遅延）
101
色信号−2色信号ピクセル（遅延）
110
色信号−3色信号ピクセル（遅延）
111
未使用
REV. B
ADV7180
HSE[10:0]（HS終了）、アドレス0x34 [2:0]、アドレス0x36
[7:0]
このエッジの位置は、バイナリ値をHSE[10:0]に書き込むこと
で制御します。この値は、EAVコードFF,00,00,XYの直後に0
同期出力信号
HSの設定
次の制御機能を使用し、HS出力ピンのみ動作を設定できます。
にリセットされる内部カウンタに対して、エッジをオフセット
します（図32）。HSEは00000000000bに設定されます。これは
カウント[0]からLLC1クロックで0サイクルの位置です。
• HSB[10:0]によりHS信号の開始を設定
• HSE[10:0]によりHS信号の終了を設定
• PHSによりHSの極性を設定
HS開始レジスタ（HSB）とHS終了レジスタ（HSE）を使用し、
ビデオ・ライン内で HS 出力（ピン）の位置を自由に設定する
ことができます。HSB[10:0]とHSE[10:0]の値は、HSの立下が
りエッジからのピクセル数で表します。両方の値を使えば、
HS出力信号の位置と長さの両方を設定できます。
HSB[10:0]（HS開始）、アドレス0x34 [6:4]、アドレス0x35
[7:0]
このエッジの位置は、バイナリ値をHSB[10:0]に書き込むこと
で制御します。この値は、EAVコードFF,00,00,XYの直後に0
HSE[10:0]のデフォルト値は000で、HSパルスがHSの立下がり
エッジから0ピクセル後に終わることを表します。
例
• HSをアクティブ・ビデオ側に20LLC1分シフトさせるとき
は、HSBとHSEの両方に20LLC1を加算します。すなわち、
HSB[10:0]＝[00000010110]、HSE[10:0]＝[00000010100]。
• HSをアクティブ・ビデオの反対側に20LLC1分シフトさせ
るときは、 HSB と HSE の両方に 1696LLC1 を加算します
（NTSCの場合）。すなわち、HSB[10:0]＝[11010100010]、
HSE[10:0]＝[11010100000]。1696は、NTSCのピクセル合
計数＝1716から求めた値です。
にリセットされる内部カウンタに対して、エッジをオフセット
します（図32）。HSBは00000000010bに設定されます。これは
カウント[0]からLLC1クロックで2サイクルの位置です。
• アクティブ・ビデオと反対側に20LLC1分移動するときは、
1716から20を減算して、その値のバイナリ値をHSB[10:0]
とHSE[10:0]の両方に加算します。
HSB[10:0]のデフォルト値は0x002で、HSパルスがHSの立下
がりエッジから2ピクセル後に開始されることを表します。
PHS（極性HS）、アドレス0x37 [7]
HSピンの極性は、PHSビットを使って反転できます。
PHSが0（デフォルト値）のとき、HSはアクティブ・ハイにな
ります。
PHSが1のとき、HSはアクティブ・ローになります。
表60.
HSのタイミング・パラメータ（図32を参照）
特性
標準
HS開始調節
（HSB[10:0]）
HS終了調節
（HSE[10:0]）
（デフォルト）
（デフォルト）
HSからアクティブ・
ビデオまで（LLC1
アクティブ・
ビデオの1ライン
クロック・サイクル数）
当たりのサンプル数
（図32のC）（デフォルト） （図32のD）
合計LLC1
クロック・
サイクル数
（図32のE）
NTSC
00000000010b
00000000000b
272
720Y＋720C＝1440
1716
NTSC平方ピクセル
00000000010b
00000000000b
276
640Y＋640C＝1280
1560
PAL
00000000010b
00000000000b
284
720Y＋720C＝1440
1728
LLC1
ピクセル・
バス
Cr
Y
アクティブ・
ビデオ
FF
00
00
XY
80
10
80
10
80
10
FF
00
H ブランク
EAV
00
SAV
XY
Cb
Y
Cr
Y
Cb
Y
Cr
アクティブ・ビデオ
HS
HSB[10:0]
C
D
E
図32.
REV. B
D
E
HSタイミング
― 43 ―
05700-028
HSE[10:0]
4 LLC1
ADV7180
VSとFIELDの設定
次の制御機能により、VS 出力ピンとFIELD 出力ピンの動作を
設定し、埋込みAVコードを生成できます。
ADV7180 LQFP-64はVSピンとFIELDピンを別々に備えてい
ます。ADV7180 LFCSP-40にこの2つのピンはありませんが、
37番ピン（VS/FIELD）でVS、FIELDのいずれかを出力でき
ます。
VSYNC/FIELD SELECT、アドレス0x58 [0]
この機能は、ADV7180 LFCSP-40（ADV7180BCPZ）でのみ
使用できます。このビットの極性でVS/FIELDピンに現れる信
号が決まります。
このビットが0（デフォルト値）のとき、FIELD信号が出力さ
れます。
このビットが1のとき、VSYNC信号が出力されます。
ADV7180 LQFP-64（ADV7180BSTZ）には、専用のVSYNC
ピンとFIELDピンがあります。
NEWAVMODE により以下の ADV エンコーダ互換信号を設
HVSTIM（水平VSタイミング）、アドレス0x31 [3]
HVSTIM ビットを使用し、 VS 信号をビデオ・ライン内でア
サートする位置を選択できます。 HS がローレベルのときに、
VS をローレベルにするように要求するインターフェース回路
もあります。
HVSTIMが0（デフォルト値）のとき、ラインの開始はHSEを
基準とします。
HVSTIMが1のとき、ラインの開始はHSBを基準とします。
VSBHO（VS開始水平位置、奇数）、アドレス0x32 [7]
VSBHO ビットとVSBHE ビットは、VS ピン（AV コード内の
ビットではない）がアクティブになるライン内の位置を選択し
ます。エンコーダによっては、 HS がハイレベル／ローレベル
のときに、VSピンの状態変更だけを要求するものもあります。
VSBHOが0（デフォルト値）のとき、ビデオ・ラインの中程で
VSピンがハイレベルになります（奇数フィールド）。
VSBHOが1のとき、ラインの開始点でVSピンが状態を変えま
す（奇数フィールド）。
VSBHE（VS開始水平位置、偶数）、アドレス0x32 [6]
VSBHO ビットとVSBHE ビットは、VS ピン（AV コード内の
定：
• PVS、PF
ビットではない）がアクティブになるライン内の位置を選択し
ます。エンコーダによっては、 HS がハイレベル／ローレベル
のときに、VSピンの状態変更だけを要求するものもあります。
• HVSTIM
• VSBHO、VSBHE
• VSEHO、VSEHE
VSBHEが0（デフォルト値）のとき、ビデオ・ラインの中程で
VSピンがハイレベルになります（偶数フィールド）。
NTSCの制御：
VSBHEが1のとき、ラインの開始点でVSピンが状態を変えま
• NVBEGDELO、NVBEGDELE、NVBEGSIGN、
NVBEG[4:0]
す（偶数フィールド）。
VSEHO（VS終了水平位置、奇数）、アドレス0x33 [7]
VSEHO ビットと VSEHE ビットは、 VS ピン（ AV コード内の
• NVENDDELO、NVENDDELE、NVENDSIGN、
NVEND[4:0]
ビットではない）がアクティブになるライン内の位置を選択し
ます。エンコーダによっては、 HS がハイレベル／ローレベル
のときに、VSピンの状態変更だけを要求するものもあります。
• NFTOGDELO、NFTOGDELE、NFTOGSIGN、
NFTOG[4:0]
VSEHOが0（デフォルト値）のとき、ビデオ・ラインの中程で
VSピンがローレベル（非アクティブ）になります（奇数
PALの制御：
• PVBEGDELO、PVBEGDELE、PVBEGSIGN、
PVBEG[4:0]
フィールド）。
• PVENDDELO、PVENDDELE、PVENDSIGN、
PVEND[4:0]
す（奇数フィールド）。
VSEHOが1のとき、ラインの開始点でVSピンが状態を変えま
VSEHE（VS終了水平位置、偶数）、アドレス0x33 [6]
VSEHO ビットと VSEHE ビットは、 VS ピン（ AV コード内の
• PFTOGDELO、PFTOGDELE、PFTOGSIGN、
PFTOG[4:0]
NEWAVMODE（新AVモード）、アドレス0x31 [4]
NEWAVMODEが0のとき、アナログ・デバイセズのエンコー
ダに適合するEAV/SAVコードが発生します。調整はできませ
ん。
NEWAVMODE が1 （デフォルト値）のとき、0x34 ∼0x37 と
0xE5∼0xEAの各レジスタを使用して、VSYNC、FIELD、AV
コードのマニュアル位置設定をイネーブルにできます。デフォ
ルトのレジスタ設定はCCIR656に準拠します。NTSCについて
は図33を、PALについては図38を参照してください。推奨する
マニュアル・ユーザ設定については、NTSC関連の表61と図34
を、PAL関連の表62と図39を参照してください。
ビットではない）がアクティブになるライン内の位置を選択し
ます。エンコーダによっては、 HS がハイレベル／ローレベル
のときに、VSピンの状態変更だけを要求するものもあります。
VSEHEが0（デフォルト値）のとき、ビデオ・ラインの中程で
VSピンがローレベル（非アクティブ）になります（偶数
フィールド）。
VSEHEが1のとき、ラインの開始点でVSピンが状態を変えま
す（偶数フィールド）。
― 44 ―
REV. B
ADV7180
PVS（極性VS）、アドレス0x37 [5]
VSピンの極性は、PVSビットを使って反転できます。
表61.
NTSCに対する推奨ユーザ設定（図34を参照）
レジスタ
PVSが0（デフォルト値）のとき、VSはアクティブ・ハイにな
ります。
PVSが1のとき、VSはアクティブ・ローになります。
PF（極性FIELD）、アドレス0x37 [3]
FIELDピンの極性は、PFビットを使って反転できます。
PFが0（デフォルト値）のとき、FIELDはアクティブ・ハイに
なります。
PFが1のとき、FIELDはアクティブ・ローになります。
レジスタ名
書込み
0x31
VS/FIELDコントロール1
0x1A
0x32
VS/FIELDコントロール2
0x81
0x33
VS/FIELDコントロール3
0x84
0x34
HS位置コントロール1
0x00
0x35
HS位置コントロール2
0x00
0x36
HS位置コントロール3
0x7D
0x37
極性
0xA1
0xE5
NTSV Vビット開始
0x41
0xE6
NTSC Vビット終了
0x84
0xE7
NTSC Vビット・トグル
0x06
FIELD 1
525
1
2
3
4
5
6
7
8
9
10
11
12
13
19
20
21
22
出力ビデオ
H
V
NVBEG[4:0] = 0x5
1BT.656-4
NVEND[4:0] = 0x4
REG 0x04, BIT 7 = 1
F
NFTOG[4:0] = 0x3
FIELD 2
262
263
264
265
266
267
268
269
270
271
272
273
274
275
276
283
284
285
出力ビデオ
H
V
NVBEG[4:0] = 0x5
1BT.656-4
NVEND[4:0] = 0x4
REG 0x04, BIT 7 = 1
F
05700-029
NFTOG[4:0] = 0x3
1NEWAVMODE＝0の場合に適用。
NEWAVMODE＝1の場合はマニュアルでのシフトが必要。
図33.
NTSCでのデフォルト（ITU-R BT.656。H、V、Fの極性はデータに埋め込まれています）
FIELD 1
525
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
21
22
出力ビデオ
HS出力
VS出力
NVBEG[4:0] = 0x0
NVEND[4:0] = 0x3
FIELD出力
NFTOG[4:0] = 0x5
FIELD 2
262
263
264
265
266
267
268
269
270
271
272
273
274
275
276
277
284
285
出力ビデオ
HS出力
VS出力
NVEND[4:0] = 0x3
NFTOG[4:0] = 0x5
図34.
REV. B
表61のレジスタ書込みを使用した、NTSCの代表的なVSYNC/FIELD位置
― 45 ―
05700-030
NVBEG[4:0] = 0x0
FIELD出力
ADV7180
NVBEGDELO（NTSC VSYNC開始の遅延、奇数フィールド）、
アドレス0xE5 [7]
NVBEGDELO が 0 （デフォルト値）のとき、遅延はありませ
ん。
すべてのNTSC/PAL VSYNCタイミング制御で、AVコード内
のVビットとVSピン上のVSYNCの両方が変更されます。
1
NVBEGDELOを1に設定すると、奇数フィールドでVSYNCが
ハイレベルになるのを、NVBEGに対して1ライン遅らせます。
1
NVBEGSIGN
NVENDSIGN
0
NVEND[4:0]により
VSYNCの終了を遅延
NVEND[4:0]により
VSYNCの終了を前進
0
ユーザ設定は不可
奇数
フィールド？
NVBEG[4:0]により
VSYNCの開始を遅延
NVBEG[4:0]により
VSYNCの開始を前進
はい
いいえ
NVENDDELO
NVENDDELE
ユーザ設定は不可
奇数
フィールド？
いいえ
1
NVBEGDELO
1
NVBEGDELE
0
0
1ラインの
遅延を追加
1ラインの
遅延を追加
VSEHO
VSEHE
0
1
0.5ライン
前進
VSYNCの終了
0.5ライン
前進
VSYNCの開始
図35.
0
1
図36.
NTSC VSYNCの終了
NVENDDELO（NTSC VSYNC終了遅延、奇数フィールド）、
アドレス0xE6 [7]
NVENDDELO が 0 （デフォルト値）のとき、遅延はありませ
05700-031
0.5ライン
前進
0
0.5ライン
前進
VSBHE
0
1
1ラインの
遅延を追加
1
1
0
1
1ラインの
遅延を追加
VSBHO
0
05700-032
はい
NTSC VSYNCの開始
ん。
NVBEGDELE（NTSC VSYNC開始の遅延、偶数フィールド）、
アドレス0xE5 [6]
NVBEGDELE が 0 （デフォルト値）のとき、遅延はありませ
ん。
NVENDDELOを1に設定すると、奇数フィールドでVSYNCが
ローレベルになるのを、NVENDに対して1ライン遅らせます。
NVENDDELE（NTSC VSYNC終了遅延、偶数フィールド）、
アドレス0xE6 [6]
NVBEGDELEを1に設定すると、偶数フィールドでVSYNCが
ハイレベルになるのを、NVBEGに対して1ライン遅らせます。
NVENDDELE が 0 （デフォルト値）のとき、遅延はありませ
NVBEGSIGN（NTSC VSYNC開始サイン）、アドレス0xE5
[5]
NVBEGSIGNを0に設定すると、VSYNCの開始を遅らせます。
NVENDDELEを1に設定すると、偶数フィールドでVSYNCが
ローレベルになるのを、NVENDに対して1ライン遅らせます。
ユーザによるマニュアル設定です。
NVBEGSIGNを1（デフォルト値）に設定すると、VSYNCの
開始を前進させます。ユーザ設定は推奨できません。
NVBEG[4:0]（NTSC VSYNC開始）、アドレス0xE5 [4:0]
NVBEGのデフォルト値は00101で、NTSC VSYNCの開始位
置を表します。
ん。
NVENDSIGN（NTSC VSYNC終了サイン）、アドレス0xE6
[5]
NVENDSIGNを0（デフォルト値）に設定すると、VSYNCの
終了を遅らせます。ユーザによるマニュアル設定です。
NVENDSIGNを1に設定すると、VSYNCの終了を前進させま
す。ユーザ設定は推奨できません。
― 46 ―
REV. B
ADV7180
NVEND[4:0]（NTSC VSYNC終了）、アドレス0xE6 [4:0]
NVENDのデフォルト値は00100で、NTSC VSYNCの終了位
NFTOG[4:0]（NTSCフィールド・トグル）、アドレス0xE7
[4:0]
NFTOGのデフォルト値は00011で、NTSCフィールド・トグル
置を表します。
位置を表します。
すべてのNTSC/PAL VSYNCタイミング制御で、AVコード内
のVビットとVSピン上のVSYNCの両方が変更されます。
すべてのNTSC/PALフィールド・タイミング制御で、AVコー
ド内のF ビットとFIELD/DEピン上のフィールド信号の両方が
変更されます。
NFTOGDELO（NTSCフィールド・トグル遅延、奇数フィー
ルド）、アドレス0xE7 [7]
NFTOGDELO が 0 （デフォルト値）のとき、遅延はありませ
ん。
NFTOGSIGN
1
NFTOGDELO を 1 に設定すると、奇数フィールドでフィール
ド・トグル／遷移を、NFTOGに対して1ライン遅らせます。
0
NFTOG[4:0]によりフィールドの
トグルを前進
NFTOGDELE（NTSCフィールド・トグル遅延、偶数フィー
ルド）、アドレス0xE7 [6]
NFTOGDELEを0に設定すると、遅延はありません。
NFTOG[4:0]により
フィールドのトグルを遅延
ユーザ設定は不可
奇数
フィールド？
NFTOGDELEを1（デフォルト値）に設定すると、偶数フィー
ルドでフィールド・トグル／遷移を、NFTOGに対して1ライン
はい
いいえ
NFTOGDELO
NFTOGDELE
遅らせます。
NFTOGSIGN（NTSCフィールド・トグル・サイン）、アドレ
ス0xE7 [5]
NFTOGSIGNを0に設定すると、フィールド遷移を遅らせます。
1
0
0
1
ユーザによるマニュアル設定です。
NFTOGSIGNを1（デフォルト値）に設定すると、フィールド
1ラインの
遅延を追加
05700-033
1ラインの
遅延を追加
遷移を前進させます。ユーザ設定は推奨できません。
フィールド・
トグル
図37.
NTSCフィールド・トグル
FIELD 1
622
623
624
625
1
2
3
4
5
6
7
8
9
10
22
23
24
出力ビデオ
H
V
PVBEG[4:0] = 0x5
PVEND[4:0] = 0x4
F
PFTOG[4:0] = 0x3
FIELD 2
310
311
312
313
314
315
316
317
318
319
320
321
322
335
336
337
出力ビデオ
H
V
PVEND[4:0] = 0x4
05700-034
PVBEG[4:0] = 0x5
F
PFTOG[4:0] = 0x3
図38.
REV. B
PAL遅延（ITU-R BT.656。H、V、Fの極性はデータに埋め込まれています）
― 47 ―
ADV7180
FIELD 1
622
623
624
1
625
2
3
4
5
6
7
8
9
10
11
23
24
出力ビデオ
HS出力
VS出力
PVBEG[4:0] = 0x1
PVEND[4:0] = 0x4
FIELD出力
PFTOG[4:0] = 0x6
FIELD 2
310
311
312
313
314
315
316
317
318
319
320
321
322
323
336
337
出力ビデオ
HS出力
VS出力
PVEND[4:0] = 0x4
05700-035
PVBEG[4:0] = 0x1
FIELD出力
PFTOG[4:0] = 0x6
図39.
表62.
表62のレジスタ書込みを使用したPALの代表的なVS/FIELD位置
PALに対するユーザ設定
レジスタ
レジスタ名
書込み
0x31
VS/FIELDコントロール1
0x1A
0x32
VS/FIELDコントロール2
0x81
0x33
VS/FIELDコントロール3
0x84
0x34
HS位置コントロール1
0x00
0x35
HS位置コントロール2
0x00
0x36
HS位置コントロール3
0x7D
0x37
極性
0xA1
0xE8
PAL Vビット開始
0x41
0xE9
PAL Vビット終了
0x84
0xEA
PAL Fビット・トグル
0x06
PVBEG[4:0]（PAL VSYNC開始）、アドレス0xE8 [4:0]
PVBEGのデフォルト値は00101で、PAL VSYNCの開始位置
を表します。すべてのNTSC/PAL VSYNCタイミング制御で、
AVコード内のVビットとVSピン上のVSYNCの両方が変更さ
れます。
1
PVBEGSIGN
0
PVBEG[4:0]により
VSYNCの開始を遅延
PVBEG[4:0]により
VSYNCの開始を前進
ユーザ設定は不可
奇数
フィールド？
PVBEGDELO（PAL VSYNC開始遅延、奇数フィールド）、
アドレス0xE8 [7]
PVBEGDELO が 0 （デフォルト値）のとき、遅延はありませ
ん。
PVBEGDELOを1に設定すると、奇数フィールドでVSYNCが
ハイレベルになるのを、PVBEGに対して1ライン遅らせます。
PVBEGDELE（PAL VSYNC開始遅延、偶数フィールド）、ア
ドレス0xE8 [6]
PVBEGDELEが0のとき、遅延はありません。
PVBEGDELEを1（デフォルト値）に設定すると、偶数フィー
ルドでVSYNCがハイレベルになるのを、PVBEGに対して1ラ
はい
いいえ
PVBEGDELO
PVBEGDELE
1
0
0
1
1ラインの
遅延を追加
1ラインの
遅延を追加
VSBHO
VSBHE
1
0
0
1
イン遅らせます。
0.5ライン
前進
0.5ライン
前進
ユーザによるマニュアル設定です。
PVBEGSIGNを1（デフォルト値）に設定すると、VSYNCの
開始を前進させます。ユーザ設定は推奨できません。
― 48 ―
VSYNCの開始
図40.
05700-036
PVBEGSIGN（PAL VSYNC開始サイン）、アドレス0xE8 [5]
PVBEGSIGNを0に設定すると、VSYNCの開始を遅らせます。
PAL VSYNCの開始
REV. B
ADV7180
1
PVENDSIGN
PFTOGDELO（PALフィールド・トグル遅延、
奇数フィールド）、アドレス0xEA [7]
PFTOGDELO が 0 （デフォルト値）のとき、遅延はありませ
0
ん。
PVEND[4:0]により
VSYNCの開始を遅延
PVEND[4:0]により
VSYNCの開始を前進
PFTOGDELO を 1 に設定すると、奇数フィールドでフィール
ド・トグル／遷移を、PFTOGに対して1ライン遅らせます。
ユーザ設定は不可
PFTOGDELE（PALフィールド・トグル遅延、
偶数フィールド）、アドレス0xEA [6]
PFTOGDELEが0のとき、遅延はありません。
奇数
フィールド？
はい
いいえ
PVENDDELO
1
PFTOGDELEを1（デフォルト値）に設定すると、偶数フィー
ルドでフィールド・トグル／遷移を、PFTOGに対して1ライン
PVENDDELE
0
0
遅らせます。
PFTOGSIGN（PALフィールド・トグル・サイン）、
アドレス0xEA [5]
PFTOGSIGNを0に設定すると、フィールド遷移を遅らせます。
1
1ラインの
遅延を追加
1ラインの
遅延を追加
ユーザによるマニュアル設定です。
PFTOGSIGNを1（デフォルト値）に設定すると、フィールド
遷移を前進させます。ユーザ設定は推奨できません。
VSEHO
0
0
0.5ライン
前進
すべてのNTSC/PALフィールド・タイミング制御で、AVコー
ド内のF ビットとFIELD/DEピン上のフィールド信号の両方が
変更されます。
0.5ライン
前進
VSYNCの終了
図41.
置を表します。
1
05700-037
1
PFTOG（PALフィールド・トグル）、アドレス0xEA [4:0]
PFTOGのデフォルト値は00011で、PALフィールド・トグル位
VSEHE
PFTOGSIGN
1
0
PAL VSYNCの終了
PVENDDELO（PAL VSYNC終了遅延、奇数フィールド）、
アドレス0xE9 [7]
PVENDDELO が 0 （デフォルト値）のとき、遅延はありませ
PFTOG[4:0]により
フィールドのトグルを遅延
PFTOG[4:0]により
フィールドのトグルを前進
ユーザ設定は不可
ん。
奇数
フィールド？
PVENDDELOを1に設定すると、奇数フィールドでVSYNCが
ローレベルになるのを、PVENDに対して1ライン遅らせます。
PVENDDELE（PAL VSYNC終了遅延、偶数フィールド）、
アドレス0xE9 [6]
PVENDDELE が 0 （デフォルト値）のとき、遅延はありませ
ん。
PVENDDELEを1に設定すると、偶数フィールドでVSYNCが
ローレベルになるのを、PVENDに対して1ライン遅らせます。
はい
いいえ
PFTOGDELO
PFTOGDELE
1
0
0
1ラインの
遅延を追加
1
1ラインの
遅延を追加
終了を遅らせます。ユーザによるマニュアル設定です。
PVENDSIGNを1に設定すると、VSYNCの終了を前進させま
す。ユーザ設定は推奨できません。
PVEND[4:0]（PAL VSYNC終了）、アドレス0xE9 [4:0]
PVENDのデフォルト値は10100で、PAL VSYNCの終了位置
を表します。すべてのNTSC/PAL VSYNCタイミング制御で、
AVコード内のVビットとVSピン上のVSYNCの両方が変更さ
れます。
REV. B
― 49 ―
フィールド・
トグル
図42.
PALフィールド・トグル
05700-038
PVENDSIGN（PAL VSYNC終了サイン）、アドレス0xE9 [5]
PVENDSIGNを0（デフォルト値）に設定すると、VSYNCの
ADV7180
表64.
同期処理
ADV7180には2つの追加同期処理ブロックがあり、デジタル入
力ビデオから取り出された原同期情報の後処理を行います。こ
のブロックは、必要に応じて次の2つのI2Cビットを用いてディ
スエーブルにできます。
ENHSPLL（HSYNCプロセッサのイネーブル）、
アドレス0x01 [6]
HSYNCプロセッサは、ノイズで壊れた入力HSYNCをフィル
NTSC
機能
標準
テレテキスト・システムB、D
ITU-R BT.653
テレテキスト・システムC/NABTS
ITU-R BT.653/
EIA-516
垂直期間タイム・コード（VITC）
−
コピー・ジェネレーション・
EIA-J CPR-1204/
マネジメント・システム（CGMS） IEC 61880
タ処理するためのもので、タイム・ベースは安定していても
S/N比が悪いビデオ信号の性能を改善します。
Gemstar
ENHSPLLを0に設定すると、HSYNCプロセッサがディスエー
−
クローズド・キャプション（CCAP） EIA-608
ブルになります。
ENHSPLL を 1 （デフォルト値）に設定すると、 HSYNC プロ
セッサがイネーブルになります。
ENVSPROC（VSYNCプロセッサのイネーブル）、
アドレス0x01 [3]
このブロックでは、検出されたVSYNCの垂直ロック機能を改
善するために追加のフィルタ機能を提供します。
表65には、入力ビデオの特定のラインでデコードされるデフォ
ルトのVBIデータ（標準）を示しています。デフォルト値はマ
ニュアルで変更できるため、任意のラインの任意のVBIデータ
をデコードできます。マニュアル設定の詳細は表66を参照して
ください。
VDPデフォルト設定
ENVSPROC を 0 に設定すると、 VSYNC プロセッサがディス
エーブルになります。
ENVSPROCを1（デフォルト値）に設定すると、VSYNCプロ
VDPは、ライン毎にさまざまなVBIデータ標準をデコードでき
ます。表65には、VBIの各ラインでサポートされるデフォルト
の標準を示しています。
セッサがイネーブルになります。
VDPマニュアル設定
VBIデータ・デコード
MAN_LINE_PGM（VBI標準のマニュアル・ライン設定のイ
ネーブル）、アドレス0x64 [7]、ユーザ・サブマップ
ADV7180には、VBIデータ・プロセッサ（VDP）、VBIシステ
ム2という2つのVBIデータ・スライサがあります。
VDPは低帯域幅標準と高帯域幅標準（テレテキストなど）の両
方をスライスでき、VBIシステム2は低データレートのVBI標準
のみをスライスできます。
VDPはSDビデオ上の複数のVBIデータ標準をスライスできま
す。このプロセッサは、入力の CVBS および Y/C または YUV
データ上のVBIデータをデコードします。デコード結果は、出
力の656データ・ストリームにおける補助データとして使用で
きます。 CC/WSS/CGMS のような低データレートの VBI 標準
の場合は、デコードされたデータ・バイトを I 2C レジスタから
読み出すことができます。
表63と表64に、VDPでデコードできるVBIデータ標準を示しま
す。
表63.
PAL
機能
標準
テレテキスト・システムA、C、D
ITU-R BT.653
テレテキスト・システムB/WST
ITU-R BT.653
ビデオ・プログラミング・
システム（VPS）
ETSI EN 300 231 V
1.3.1
垂直期間タイム・コード（VITC）
−
ワイド・スクリーン・
シグナリング（WSS）
ITU-R BT.1119-1/
ETSI EN.300294
マニュアル・ライン設定によりライン単位で各種標準をデコー
ドできるように、VDPを設定することができます。このために
は、MAN_LINE_PGMビットを設定する必要があり、すべて
のライン設定レジスタVBI_DATA_Px_Nyに書き込む必要があ
ります（表104のレジスタ0x64∼0x77を参照）。
0 （デフォルト値）―表 65 に示すように、 VDP はライン対応の
デフォルト標準をデコードします。
1―デコードするVBI標準をマニュアルで設定します。
VBI_DATA_Px_Ny[3:0]（PALの場合ラインX、NTSCの場合
ラインYでデコードするVBI標準）、アドレス0x64∼0x77、
ユーザ・サブマップ
ユーザ・サブマップのレジスタ 0x64 ∼ 0x77 には関連の 4 ビッ
ト・クラスタがあります。これら4 ビットのライン設定レジス
タVBI_DATA_Px_Nyでは、ラインX（PALモード）またはラ
インY （NTSC モード）でデコードするVBI データ標準を指定
します。VBI_DATA_Px_Nyでデコードされる各種VBI標準に
ついては、表66を参照してください。X値かY値かは、
ADV7180の現在のモードがPALかNTSCかで決まります。
クローズド・キャプション（CCAP） −
― 50 ―
REV. B
ADV7180
表65.
PALラインとNTSCラインのデフォルト標準
PAL―625/50
ライン番号
デコードする
デフォルト
VBIデータ
6
NTSC―525/60
ライン番号
デコードする
デフォルト
VBIデータ
ライン番号
デコードする
デフォルト
VBIデータ
ライン番号
デコードする
デフォルト
VBIデータ
WST
318
VPS
23
Gemstar_1×
−
−
7
WST
8
WST
319
WST
24
Gemstar_1×
286
Gemstar_1×
320
WST
25
Gemstar_1×
287
Gemstar_1×
9
WST
321
WST
−
−
288
Gemstar_1×
10
WST
322
WST
−
−
−
−
11
WST
323
WST
−
−
−
−
12
WST
324
WST
10
NABTS
272
NABTS
13
WST
325
WST
11
NABTS
273
NABTS
14
WST
326
WST
12
NABTS
274
NABTS
15
WST
327
WST
13
NABTS
275
NABTS
16
VPS
328
WST
14
VITC
276
NABTS
17
−
329
VPS
15
NABTS
277
VITC
18
−
330
−
16
VITC
278
NABTS
19
VITC
331
−
17
NABTS
279
VITC
20
WST
332
VITC
18
NABTS
280
NABTS
21
WST
333
WST
19
NABTS
281
NABTS
22
CCAP
334
WST
20
CGMS
282
NABTS
23
WSS
335
CCAP
21
CCAP
283
CGMS
24＋全奇数
フィールド
WST
336
WST
22＋全奇数
フィールド
NABTS
284
CCAP
337＋全偶数
WST
285＋全偶数
フィールド
NABTS
フィールド
表66.
マニュアル設定するVBIデータ標準
VBI_DATA_Px_Ny
625/50―PAL
525/60―NTSC
0000
VDPをディスエーブル
VDPをディスエーブル
0001
VDP_TTXT_TYPEで指定する
テレテキスト・システム
VDP_TTXT_TYPEで指定する
テレテキスト・システム
0010
VPS − ETSI EN 300 231 V 1.3.1
予備
0011
VITC
VITC
0100
WSS ITU-R BT.1119-1/ETSI.EN.300294
CGMS EIA-J CPR-1204/IEC 61880
0101
予備
Gemstar 1倍
0110
予備
Gemstar 2倍
0111
CCAP
CCAP EIA-608
1000∼1111
予備
予備
REV. B
― 51 ―
ADV7180
表67.
ラインPx（PAL）とラインNy（NTSC）でデコードするVBIデータ標準
アドレス（10進数）
アドレス（16進数）
信号名
レジスタの位置
VBI_DATA_P6_N23
VDP_LINE_00F[7:4]
101
0x65
VBI_DATA_P7_N24
VDP_LINE_010[7:4]
102
0x66
VBI_DATA_P8_N25
VDP_LINE_011[7:4]
103
0x67
VBI_DATA_P9
VDP_LINE_012[7:4]
104
0x68
VBI_DATA_P10
VDP_LINE_013[7:4]
105
0x69
VBI_DATA_P11
VDP_LINE_014[7:4]
106
0x6A
VBI_DATA_P12_N10
VDP_LINE_015[7:4]
107
0x6B
VBI_DATA_P13_N11
VDP_LINE_016[7:4]
108
0x6C
VBI_DATA_P14_N12
VDP_LINE_017[7:4]
109
0x6D
VBI_DATA_P15_N13
VDP_LINE_018[7:4]
110
0x6E
VBI_DATA_P16_N14
VDP_LINE_019[7:4]
111
0x6F
VBI_DATA_P17_N15
VDP_LINE_01A[7:4]
112
0x70
VBI_DATA_P18_N16
VDP_LINE_01B[7:4]
113
0x71
VBI_DATA_P19_N17
VDP_LINE_01C[7:4]
114
0x72
VBI_DATA_P20_N18
VDP_LINE_01D[7:4]
115
0x73
VBI_DATA_P21_N19
VDP_LINE_01E[7:4]
116
0x74
VBI_DATA_P22_N20
VDP_LINE_01F[7:4]
117
0x75
VBI_DATA_P23_N21
VDP_LINE_020[7:4]
118
0x76
VBI_DATA_P24_N22
VDP_LINE_021[7:4]
119
0x77
VBI_DATA_P318
VDP_LINE_00E[3:0]
100
0x64
VBI_DATA_P319_N286
VDP_LINE_00F[3:0]
101
0x65
VBI_DATA_P320_N287
VDP_LINE_010[3:0]
102
0x66
VBI_DATA_P321_N288
VDP_LINE_011[3:0]
103
0x67
VBI_DATA_P322
VDP_LINE_012[3:0]
104
0x68
VBI_DATA_P323
VDP_LINE_013[3:0]
105
0x69
VBI_DATA_P324_N272
VDP_LINE_014[3:0]
106
0x6A
VBI_DATA_P325_N273
VDP_LINE_015[3:0]
107
0x6B
VBI_DATA_P326_N274
VDP_LINE_016[3:0]
108
0x6C
VBI_DATA_P327_N275
VDP_LINE_017[3:0]
109
0x6D
VBI_DATA_P328_N276
VDP_LINE_018[3:0]
110
0x6E
VBI_DATA_P329_N277
VDP_LINE_019[3:0]
111
0x6F
VBI_DATA_P330_N278
VDP_LINE_01A[3:0]
112
0x70
VBI_DATA_P331_N279
VDP_LINE_01B[3:0]
113
0x71
VBI_DATA_P332_N280
VDP_LINE_01C[3:0]
114
0x72
VBI_DATA_P333_N281
VDP_LINE_01D[3:0]
115
0x73
VBI_DATA_P334_N282
VDP_LINE_01E[3:0]
116
0x74
VBI_DATA_P335_N283
VDP_LINE_01F[3:0]
117
0x75
VBI_DATA_P336_N284
VDP_LINE_020[3:0]
118
0x76
VBI_DATA_P337_N285
VDP_LINE_021[3:0]
119
0x77
任意の標準の全フィールド検出（VBIライン以外のライン）は、VBI_DATA_P24_N22[3:0]レジスタとVBI_DATA_P337_N285[3:0]
レジスタへの書込みでイネーブルにすることもできます。VBI_DATA_P24_N22[3:0]でテレテキスト標準を設定すると、テレテキス
トが全奇数フィールドでデコードオフ（ decoded off ）となります。対応する偶数フィールドのレジスタは VBI_DATA_P337_
N285[3:0]です。
テレテキスト・システムを識別する場合、VDPはテレテキストがビデオ・チャンネルに存在するものとし、また全テレテキスト・ライ
ンが1つの標準システムに準拠しているものと仮定します。したがって、VBI_DATA_Px_Nyレジスタを使用したライン設定では、ラ
イン内のデータがテレテキストであるかどうかを指定します。実際の標準は、 VDP_TTXT_TYPE_MAN ビットで指定します。
VDP_TTXT_TYPE_MANビットを設定するには、VDP_TTXT_TYPE_MAN_ENABLEビットを1に設定する必要があります。
― 52 ―
REV. B
ADV7180
VDP_TTXT_TYPE_MAN_ENABLE（テレテキスト・タイプの
マニュアル選択のイネーブル）、アドレス0x60 [2]、ユーザ・
サブマップ
0（デフォルト値）―テレテキスト・タイプのマニュアル設定が
ディスエーブルになります。
1―テレテキスト・タイプのマニュアル設定がイネーブルにな
ります。
VDP_TTXT_TYPE_MAN[1:0]（テレテキスト・タイプの指定）、
アドレス0x60 [1:0]、ユーザ・サブマップ
デコードするテレテキスト・タイプをこれらのビットで指定し
ます。この指定は、VDP_TTXT_TYPE_MAN_ENABLEが1
に設定されている場合にのみ有効です。
表68.
00
（デフォルト値）
ます。
ADF_DID[4:0]（補助データのユーザ指定データ識別ワード）、
アドレス0x62 [4:0]、ユーザ・サブマップ
このビットを設定して、VDPデコード・データを含む補助デー
タ・ストリームへのデータ識別ワードの挿入を選択します。
ADF_DID[4:0]のデフォルト値は10101です。
ADF_SDID[5:0]（補助データのユーザ指定セカンダリ・データ
識別ワード）、アドレス0x63 [5:0]、ユーザ・サブマップ
これらのビットを設定して、VDPデコード・データを含む補助
データ・ストリームへのセカンダリ・データ識別ワードの挿入
を選択します。
VDP_TTXT_TYPE_MANの機能
VDP_TTXT_
TYPE_MAN[1:0]
次の項で説明するように、ADF_DID[4:0]ビットと
ADF_SDID[5:0]ビットをそれぞれ設定してデータ識別ワード
（DID）とセカンダリ・データ識別ワード（SDID）を選択でき
625/50 (PAL)
525/60 (NTSC)
Teletext-ITU-BT.
653-625/50-A
予備
01
Teletext-ITU-BT.
Teletext-ITU-BT.
653-625/50-B（WST） 653-525/60-B
10
Teletext-ITU-BT.
653-625/50-C
Teletext-ITU-BT.
653-525/60-Cまたは
EIA516（NABTS）
11
Teletext-ITU-BT.
653-625/50-D
Teletext-ITU-BT.
653-525/60-D
ADF_SDID[5:0]のデフォルト値は101010です。
DUPLICATE_ADF（YバスおよびCバスにおける補助データの
複製／拡散のイネーブル）、アドレス0x63 [7]、ユーザ・サブ
マップ
Y バスおよびC バス上で補助データを複製するか、データ・パ
ケットを2 つのチャンネル間で拡散させるかをこのビットで指
定します。
0 （デフォルト値）― Y および C データ・ストリーム上で補助
データ・パケットを拡散させます。
1―YおよびCデータ・ストリーム上で補助データ・パケットを
複製します。
VDP補助データ出力
VBIデータ標準の場合は、I Cを使ってデータを高速データレー
2
トで読み出すことはできません（テレテキストの場合など）。
これに代わる方法としては、デジタル出力CCIR656ストリーム
のライン・ブランキングにパケットのスライス・データを配置
します。これは、VDPモジュールでスライスされる標準すべて
に使用できます。
ADF_MODE[1:0]（補助データ出力モードの指定）、アドレス
0x62 [6:5]、ユーザ・サブマップ
これらのビットを設定して、補助データ出力モードをバイト・
モードにするかニブル・モードにするか指定します。
表69
特定のラインでデータがスライスされていると、それに対応す
る補助データ・パケットが、出力時に発生する次のEAVコード
の直後に配置されます（複数のラインからスライスされたデー
タはバッファされずにバースト出力される）。コムフィルタで
垂直遅延が発生するため、パケットが配置されるラインの番号
は、データがスライスされるラインの番号とは異なります。
656補助ストリームに対するVDPデコード結果の挿入は、
ADF_ENABLEビットを使ってイネーブルまたはディスエーブ
ルにすることができます。
ADF_ENABLE（656ストリームの補助データ出力をイネーブ
ル）、アドレス0x62 [7]、ユーザ・サブマップ
0 （デフォルト値）―補助 656 ストリームへの VBI デコード・
データの挿入をディスエーブルにします。
1 ―補助 656 ストリームへの VBI デコード・データの挿入をイ
ネーブルにします。
REV. B
― 53 ―
ADF_MODE[1:0]
説明
00（デフォルト値）
ニブル・モード
01
バイト・モード。コード制限なし
10
バイト・モード。ただし、0x00および
0xFFは禁止（0x00は0x01に置換、
0xFFは0xFEに置換）
11
予備
ADV7180
___
• EP ―MSBのB9は、EPの反転ロジックです。これによって、
制限コード0x00と0xFFが発生しないようにします。
補助データ・パケット・シーケンスについては、表70と表71の
説明を参照してください。ニブル出力モードは、補助ストリー
ム出力イネーブル時の補助ストリーム出力のデフォルト・モー
ドです。このフォーマットは ITU-R BT.1364 に準拠していま
す。
• ライン番号[9:0] ―補助データ・パケットのすぐ前のライン
のライン番号。ライン番号は、ITU-R BT.470のナンバリン
グ・システムを用いています。ライン番号は、625ライン・
システムでは1∼625を割り当て、525ライン・システムでは
1∼263を割り当てます。コムフィルタでは垂直遅延が発生
するため、パケットが出力されるラインの番号は、VBIデー
表70と表71では、以下の略号を使用しています。
• EP ―ビット B8 ∼ B2 の偶数パリティ。この場合は、ビット
B8 ∼ B2 内に偶数個の 1 が存在するように（これにはパリ
ティ・ビットD8も含む）パリティ・ビットのEPを設定しま
タがスライスされるラインの番号とは異なります。
す。
• データ・カウント―標準の補助ストリームにおけるUDWの
• CS ―チェックサム・ワード。 CS ワードは、 DID 、 SDID 、
DC からユーザ・データワード（ UDW ）までの補助デー
タ・パケットの完全性の信頼度を上げるためのものです。
値を指定します。ユーザ・データワードの合計数はデー
タ・カウントの4倍となります。パディング・ワードを使用
すれば、UDWの総数の4分割が可能となります。
CS ワードは 10 ビットから構成され、 9 ビットをチェックサ
ムの計算に、またB9をB8の反転ロジックとして使用します 。
B8 ∼ B0 のチェックサム値は、パケット内の DID 、 SDID 、
DC、全UDWの下位9ビットの合計の下位9ビットに相当し
ます。チェックサム・カウント・サイクルを開始する前に、
すべてのチェックサム・ビットとキャリー・ビットを0に設
定する必要があります。チェックサム・カウント・サイク
ルによって生じたキャリーはすべて無視されます。
表70.
ニブル出力形式の補助データ
バイト
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
説明
0
0
0
0
0
0
0
0
0
0
0
補助データ・プリアンブル
1
1
1
1
1
1
1
1
1
1
1
2
1
___
EP
___
EP
1
1
1
1
1
1
1
1
1
EP
0
0
0
DID（データ識別ワード）
0
0
SDID（セカンダリ・データ識別
3
4
I C_DID6_2[4:0]
2
EP
I2C_SDID7_2[5:0]
ワード）
14
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
.
.
.
.
.
.
.
.
.
.
.
パッド0x200。このパディング・
.
.
.
.
.
.
.
.
.
.
.
ワードの有無は、補助データの種
.
.
.
.
.
.
.
.
.
.
.
n−3
1
0
0
0
0
0
0
0
0
0
n−2
1
___
B8
0
0
0
0
0
0
0
0
0
0
0
5
6
7
8
9
10
11
12
13
n−1
EP
0
EP
padding[1:0]
DC[4:0]
0
0
データ・カウント
VBI_DATA_STD[3:0]
0
0
ID0（ユーザ・データワード1）
EP
0
Line_number[9:5]
0
0
ID1（ユーザ・データワード2）
EP
Even_Field
Line_number[4:0]
0
0
ID2（ユーザ・データワード3）
EP
0
0
VDP_TTXT_TYPE[1:0] 0
0
ID3（ユーザ・データワード4）
EP
0
0
VBI_WORD_1[7:4]
0
0
ID4（ユーザ・データワード5）
EP
0
0
VBI_WORD_1[3:0]
0
0
ID5（ユーザ・データワード6）
EP
0
0
VBI_WORD_2[7:4]
0
0
ID6（ユーザ・データワード7）
EP
0
0
VBI_WORD_2[3:0]
0
0
ID7（ユーザ・データワード8）
EP
0
0
VBI_WORD_3[7:4]
0
0
ID8（ユーザ・データワード9）
0
0
Checksum
― 54 ―
類によって異なります。ユーザ・
データワードxx。
CS（チェックサム・ワード）
REV. B
ADV7180
表71.
バイト出力形式の補助データ1
バイト
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
説明
0
0
0
0
0
0
0
0
0
0
0
補助データ・プリアンブル
1
1
1
1
1
1
1
1
1
1
1
2
1
___
EP
___
EP
1
1
1
1
1
1
1
1
1
EP
0
0
0
DID（データ識別ワード）
0
0
SDID（セカンダリ・データ識別
3
4
I C_DID6_2[4:0]
2
EP
I C_SDID7_2[5:0]
2
ワード）
5
6
7
8
9
___
EP
___
EP
___
EP
___
EP
___
EP
EP
0
EP
padding[1:0]
0
0
データ・カウント
VBI_DATA_STD[3:0]
0
0
ID0（ユーザ・データワード1）
EP
0
Line_number[9:5]
0
0
ID1（ユーザ・データワード2）
EP
Even_Field
Line_number[4:0]
0
0
ID2（ユーザ・データワード3）
EP
0
VDP_TTXT_TYPE[1:0] 0
0
ID3（ユーザ・データワード4）
0
0
0
10
VBI_WORD_1[7:0]
0
0
ID4（ユーザ・データワード5）
11
VBI_WORD_2[7:0]
0
0
ID5（ユーザ・データワード6）
12
VBI_WORD_3[7:0]
0
0
ID6（ユーザ・データワード7）
13
VBI_WORD_4[7:0]
0
0
ID7（ユーザ・データワード8）
14
0
0
ID8（ユーザ・データワード9）
.
.
.
.
.
.
.
.
.
.
.
パッド0x200。このパディング・
.
.
.
.
.
.
.
.
.
.
.
ワードの有無は、補助データの種
.
.
.
.
.
.
.
.
.
.
.
n−3
1
0
0
0
0
0
0
0
0
0
n−2
1
___
B8
0
0
0
0
0
0
0
0
0
0
0
n−1
1
DC[4:0]
VBI_WORD_5[7:0]
Checksum
類によって異なります。ユーザ・
データワードxx。
CS（チェックサム・ワード）
このモードはITU-R BT.1364に完全に準拠しているわけではありません。
補助データ・ストリームのVBIワードの構造
各 VBI データ標準はクロック・ランイン（ CRI ）、フレーミン
グ・コード（ FC ）、複数のデータ・バイト（ n ）に分割されて
います。補助ストリーム内のこのデータ・パケットは、 FC と
データ・バイトのみを含みます。表 72 に、補助データ・スト
リーム内のVBI_WORD_xのフォーマットを示します。
表72.
補助データ・ストリーム内のVBIデータワードの構造
補助データ・
バイト番号
バイトの
種類
説明
表73に、VDPでサポートされているVBIデータ標準のフレーミ
ング・コードとその有効な長さを示します。
例
テレテキスト（ B-WST ）の場合、フレーミング・コード・バ
イトは 11100100 （ 0xE4 ）で、ビットは送信順に示されます。
ニブル・モードでデータを転送する場合、 VBI_WORD_1 ＝
0x27、VBI_WORD_2＝0x00、VBI_WORD_3＝0x00は以下
のように補助データ・ストリームのUDWに変換されます。
UDW5 [5:2]＝0010
VBI_WORD_1
FC0
フレーミング・コード[23:16]
UDW6 [5:2]＝0111
VBI_WORD_2
FC1
フレーミング・コード[15:8]
UDW7 [5:2]＝0000（未定義ビットは0に設定）
VBI_WORD_3
FC2
フレーミング・コード[7:0]
VBI_WORD_4
DB1
最初のデータ・バイト
…
…
…
VBI_WORD_N＋3
DBn
最後（n番目）のデータ・バイト
UDW8 [5:2]＝0000（未定義ビットは0に設定）
UDW9 [5:2]＝0000（未定義ビットは0に設定）
UDW10 [5:2]＝0000（未定義ビットは0に設定）
バイト・モード時：
VDPフレーミング・コード
実際のフレーミング・コードの長さは、VBIデータ標準に依存
します。一様性を保つために、補助データ・ストリームで報告
されるフレーミング・コードの長さは常に 24 ビットです。フ
レーミング・コードの長さが短い標準の場合は、エクストラ
LSBビットが0に設定されます。フレーミング・コードの有効
な長さは、 ID0 （ UDW1 ）の VBI_DATA_STD ビットからデ
コードできます。フレーミング・コードは必ず逆の送信順序で
報告されます。
REV. B
― 55 ―
UDW5 [9:2]＝0010_0111
UDW6 [9:2]＝0000_0000（未定義ビットは0に設定）
UDW7 [9:2]＝0000_0000（未定義ビットは0に設定）
ADV7180
データ・バイト
補助データ・ストリームには、次のデータ・バイトがあります。
VBI_WORD_4 ∼ VBI_WORD_N ＋ 3 は、送信順に VDP でデ
VBI_WORD_4＝バイト1 [7:0]
コードされたデータワードを含んでいます。バイト内のビット
の位置は、送信順とは逆になります。
VBI_WORD_5＝バイト2 [7:0]
表78に示すように、たとえば、クローズド・キャプショニング
には2つのユーザ・データ・バイトがあります。
表73.
表74に、各VBIデータ標準のVBI_WORDの数と補助データ・
ストリーム内のUDWの総数を示します。
各VBI標準のフレーミング・コード・シーケンス
VDPで報告されるエラーフリーの
VBI標準
ビット長
エラーフリーのフレーミング・
コード・ビット（送信順）
TTXT_SYSTEM_A（PAL）
8
11100111
11100111
TTXT_SYSTEM_B（PAL）
8
11100100
00100111
TTXT_SYSTEM_B（NTSC）
8
11100100
00100111
TTXT_SYSTEM_C（PALおよびNTSC）
8
11100111
11100111
TTXT_SYSTEM_D（PALおよびNTSC）
8
11100101
10100111
VPS（PAL）
16
10001010100011001
1001100101010001
VITC（NTSCおよびPAL）
1
0
0
WSS（PAL）
24
000111100011110000011111
111110000011110001111000
GEMSTAR_1×（NTSC）
3
001
100
GEMSTAR_2×（NTSC）
11
1001_1011_101
101_1101_1001
CCAP（NTSCおよびPAL）
3
001
100
CGMS（NTSC）
1
0
0
表74.
1
フレーミング・コード・ビット
（逆送信順）
各VBI標準のユーザ・データワードの総数1
ADFモード
フレーミング・
コードUDW
VBIデータ
VBI標準
ワード
パディング・
ワード数
総数
UDWの
TTXT_SYSTEM_A（PAL）
00（ニブル・モード）
01,10（バイト・モード）
6
3
74
37
0
0
84
44
TTXT_SYSTEM_B（PAL）
00（ニブル・モード）
01,10（バイト・モード）
6
3
84
42
2
3
96
52
TTXT_SYSTEM_B（NTSC）
00（ニブル・モード）
01,10（バイト・モード）
6
3
68
34
2
3
80
44
TTXT_SYSTEM_C（PALおよびNTSC） 00（ニブル・モード）
01,10（バイト・モード）
6
3
66
33
0
2
76
42
TTXT_SYSTEM_D（PALおよびNTSC） 00（ニブル・モード）
01,10（バイト・モード）
6
3
68
34
2
3
80
44
VPS（PAL）
00（ニブル・モード）
01,10（バイト・モード）
6
3
26
13
0
0
36
20
VITC（NTSCおよびPAL）
00（ニブル・モード）
01,10（バイト・モード）
6
3
18
9
0
0
28
16
WSS（PAL）
00（ニブル・モード）
01,10（バイト・モード）
6
3
4
2
2
3
16
12
GEMSTAR_1×（NTSC）
00（ニブル・モード）
01,10（バイト・モード）
6
3
4
2
2
3
16
12
GEMSTAR_2×（NTSC）
00（ニブル・モード）
01,10（バイト・モード）
6
3
8
4
2
1
20
12
CCAP（NTSCおよびPAL）
00（ニブル・モード）
01,10（バイト・モード）
6
3
4
2
2
3
16
12
CGMS（NTSC）
00（ニブル・モード）
01,10（バイト・モード）
6
3
6
3＋3
0
2
16
12
最初の4つのUDWは常にIDとなります。
― 56 ―
REV. B
ADV7180
I2Cインターフェース
CCAP、CGMS、WSS、Gemstar、VPS、PDC/UTC、VITCに
ついては、専用の I 2C 読出しレジスタを使用できます。テレテ
キストは高速データレート標準なので、データ取出しは補助
データ・パケットでのみサポートされます。これらのレジスタ
とアクセス手順を以下に詳しく説明します。
I2C読出しレジスタのユーザ・インターフェース
VDPは、有効なVBIデータ標準をすべてリアルタイムでデコー
ドします。 I 2C アクセス速度はデコード・レートよりかなり遅
いため、レジスタへのアクセス時に次のラインからデータが更
新される場合があります。これを避けるため、VDPはすべての
I2C読出しレジスタに付随する自己クリア・ビット（CLEAR）
とステータス・ビット（AVAILABLE）を持っています。
I2C読出しレジスタをクリアするには、CLEARビットをハイレ
ベルに設定します。この設定でAVAILABLEビットをローレベ
ルにリセットし、関連する読出しレジスタのデータが無効であ
ることを示します。 VDP が当該 VBI データの次のラインをデ
コードし終えると、そのデータが I 2C 読出しレジスタに書き込
まれ、AVAILABLEビットがハイレベルになって有効なデータ
が使用可能であることを示します。
後続のラインにこの VBI データが存在すると VDP はそれをデ
コードしますが、そのデータによる読出しレジスタの更新は、
CLEARビットが再度ハイレベルになるまで行われません。た
だし、このデータは656補助データ・パケットにより使用可能
となります。
CLEAR ビットと AVAILABLE ビットは、 VDP_CLEAR
（0x78、ユーザ・サブマップ、書込み専用）とVDP_STATUS
（0x78、ユーザ・サブマップ、読出し専用）レジスタに含まれ
VDP―コンテンツ・ベースのデータの更新
WSS、CGMS、Gemstar、PDC、UTC、VPSのような標準に
ついては、送信信号の情報コンテンツは多くのラインで変わる
ことはないため、コンテンツの変更や消失が生じたときのみシ
ステムが通知するように設定できます。必要な標準に対しては、
GS_VPS_PDC_UTC_CB_CHANGEビットと
WSS_CGMS_CB_CHANGEビットを使ってコンテンツ・ベー
スの更新をイネーブルにする必要があります。したがって、
AVAILABLEビットは、コンテンツが変更された場合にのみそ
の標準が使用可能であることを示します。
コンテンツ・ベースの更新は、データ消失が生じたラインにも
適用されます。そのため、VPS、Gemstar、CGMS、WSSなど
の標準については、設定されている次の 4 ラインでデータが
まったく受信されないと、VDP_STATUSレジスタの対応する
AVAILABLEビットがハイレベルに設定され、その標準のI2C
レジスタの内容が0 に設定されます。しばらくして有効なライ
ンがデコードされたときにデコード結果が I 2C レジスタで使用
可能となり、AVAILABLEステータス・ビットがハイレベルに
設定されるように、対応するCLEARビットをハイレベルにす
る必要があります。
コンテンツ・ベースの更新がイネーブルであれば、次の場合に
AVAILABLE ビットがハイレベルに設定されます（ CLEAR
ビットはセットされているものとします）。
• データ内容が変更された場合
• データをデコードしているときに、データのない4ラインが
検出された場合
• データはいっさいデコードされずに、新しいデータのデ
コードが開始されている場合
ます。
I2C読出し手順例
デコーダから1パケット（ライン）のPDCデータを読み出す場
合は、以下の手順を実行します。
1. P D C デ ー タ が I 2 C レ ジ ス タ に 反 映 さ れ る よ う に 、
I2C_GS_VPS_PDC_UTC[1:0]（0x9C、ユーザ・サブマップ）
に10を書き込みます。
2. I 2 C レ ジ ス タ の 更 新 を イ ネ ー ブ ル に す る た め に 、
GS_PDC_VPS_UTC_CLEARビット（0x78、ユーザ・サブ
マップ）をハイレベルにします。
3. ハイレベルになるGS_PDC_VPS_UTC_AVLビット（0x78、
ユーザ・サブマップ）をポーリングして、 PDC パケットが
使用できることを確認します。
4. PDC I 2C レジスタからデータ・バイトを読み出します。ス
テップ 1 ∼ 3 を繰り返して別のデータライン（データ・パ
ケット）を読み出します。
CCAP、CGMS、またはWSSデータには専用のレジスタがある
ため、これらのパケットを読み出すにはステップ1∼3のみが必
要です。
GS_VPS_PDC_UTC_CB_CHANGE
（Gemstar/VPS/PDC/UTCのコンテンツ・ベースの更新を
イネーブル）、アドレス0x9C [5]、ユーザ・サブマップ
0―コンテンツ・ベースの更新をディスエーブルにします。
1（デフォルト値）―コンテンツ・ベースの更新をイネーブルに
します。
WSS_CGMS_CB_CHANGE（WSS/CGMSのコンテンツ・
ベースの更新をイネーブル）、アドレス0x9C [4]、ユーザ・
サブマップ
0―コンテンツ・ベースの更新をディスエーブルにします。
1（デフォルト値）―コンテンツ・ベースの更新をイネーブルに
します。
VDP―VDP I2Cレジスタの割込みベースの読出し
VDPステータス・ビットには割込み要求コントローラにリンク
されるものもありますが、これについてはユーザが
AVAILABLEステータス・ビットをポーリングする必要はあり
ま せ ん 。 I 2C レ ジ ス タ で 使 用 可 能 な 有 効 デ ー タ に 対 し て 、
INTRQ ピンで割込み要求をトリガするようにビデオ・デコー
ダを設定することができます。この機能は次のデータ・タイプ
で使用できます。
• CGMSまたはWSS：スライス・データが使用可能となるた
びに割込み要求をトリガするか、スライス・データが変更
されたときのみ割込み要求をトリガします。これは、
WSS_CGMS_CB_CHANGEビットを使って選択します。
REV. B
― 57 ―
ADV7180
• Gemstar、PDC、VPS、UTC：スライス・データが使用可
能となるたびに割込み要求をトリガするか、スライス・
データが変更されたときのみ割込み要求をトリガします。
これは、GS_VPS_PDC_UTC_CB_CHANGEビットを使っ
て選択します。
CCAP標準の場合、VDP I2Cデータ・レジスタの割込みベース
の読出しは以下の手順で行います。
1. CCAP割込みマスク・ビット（0x50 ビット0、ユーザ・サブ
マップ＝ 1 ）のマスクを解除します。ビデオ信号の入力で、
CCAP データが発生します。 VDP は CCAP データをスライ
スして、それをVDP読出しレジスタに書き込みます。
2. VDP CCAP AVAILABLE ビットがハイレベルになり、
VDPモジュールが割込みコントローラに割込み要求を促す
信号を送ります（この場合はCCAP）。
3. ユーザは割込みステータス・ビット（ユーザ・サブマップ）
を読み出して、新しいCCAPデータが使用可能か確認します
（0x4E ビット0、ユーザ・サブマップ＝1）。
4. 割込みI CスペースのCCAP割込みクリアビット（0x4F ビッ
ト 0 、ユーザ・サブマップ＝ 1 ）（すなわち、セルフ・クリ
ア・ビット）に1を書き込みます。これによってINTRQピン
で割込みがクリアされますが、VDP I2C領域への影響はあり
2
ません。
VDP_VITC_MSKB、アドレス0x50 [6]、ユーザ・サブマップ
0（デフォルト値）―VDP_VITC_Q信号で割込みをディスエー
ブルにします。
1―VDP_VITC_Q信号で割込みをイネーブルにします。
割込みステータス・レジスタの詳細
以下の読出し専用ビットは、ステータス・ビットが最後にクリ
アまたはマスク解除された後のVDPモジュールからのデータ検
出情報を保持します。
VDP_CCAPD_Q、アドレス0x4E [0]、ユーザ・サブマップ
0（デフォルト値）―CCAPデータは検出されていません。
1―CCAPデータは検出されています。
VDP_CGMS_WSS_CHNGD_Q、アドレス0x4E [2]、ユーザ・
サブマップ
0 （デフォルト値）―CGMS またはWSS データは検出されてい
ません。
1―CGMまたはWSSデータは検出されています。
VDP_GS_VPS_PDC_UTC_CHNG_Q、アドレス0x4E [4]、
ユーザ・サブマップ
0（デフォルト値）―Gemstar、PDC、UTC、またはVPSデータ
は検出されていません。
1―Gemstar、PDC、UTC、またはVPSデータは検出されてい
ます。
5. VDP I2C領域からCCAPデータを読み出します。
6. VDP_STATUS[0] レジスタの CC_CLEAR ビット（ 0x78
ビット 0 、ユーザ・サブマップ＝ 1 ）をセットして、 CCAP
データが読み出されたことを示します（すなわち、次に
CCAPが検出されたらVDP CCAPを更新できる）。
7. ステップ2に戻ります。
VDP_VITC_Q、アドレス0x4E [6]、ユーザ・サブマップ、
読出し専用
0（デフォルト値）―VITCデータは検出されていません。
1―VITCデータは検出されています。
割込みマスク・レジスタの詳細
以下のビットを使って、VDP VBI データ・スライサからの信
割込みステータス・クリア・レジスタの詳細
これらの書込み専用ビットは 1 に設定された後に自動的にリ
セットされるため（自己クリア）、0を書き込む必要はありませ
号で割込みマスクを設定します。
ん。
VDP_CCAPD_MSKB、アドレス0x50 [0]、ユーザ・サブマップ
0 （デフォルト値）― VDP_CCAPD_Q 信号で割込みをディス
VDP_CCAPD_CLR、アドレス0x4F [0]、ユーザ・サブマップ
1―VDP_CCAP_Qビットをクリアします。
エーブルにします。
VDP_CGMS_WSS_CHNGD_CLR、アドレス0x4F [2]、
1―VDP_CCAPD_Q信号で割込みをイネーブルにします。
ユーザ・サブマップ
1―VDP_CGMS_WSS_CHNGD_Qビットをクリアします。
VDP_CGMS_WSS_CHNGD_MSKB、アドレス0x50 [2]、
ユーザ・サブマップ
0（デフォルト値）―VDP_CGMS_WSS_CHNGD_Q信号で割
込みをディスエーブルにします。
1―VDP_CGMS_WSS_CHNGD_Q信号で割込みをイネーブル
にします。
VDP_GS_VPS_PDC_UTC_CHNG_MSKB、アドレス0x50 [4]、
ユーザ・サブマップ
0（デフォルト値）―VDP_GS_VPS_PDC_UTC_CHNG_Q信号
で割込みをディスエーブルにします。
VDP_GS_VPS_PDC_UTC_CHNG_CLR、アドレス0x4F [4]、
ユーザ・サブマップ
1―VDP_GS_VPS_PDC_UTC_CHNG_Qビットをクリアしま
す。
VDP_VITC_CLR、アドレス0x4F [6]、ユーザ・サブマップ
1―VDP_VITC_Qビットをクリアします。
1 ― VDP_GS_VPS_PDC_UTC_CHNG_Q 信号で割込みをイ
ネーブルにします。
― 58 ―
REV. B
ADV7180
I2C読出しレジスタ
テレテキスト
テレテキストは高速データレート標準なので、デコードされる
バイトは補助データとしてのみ使用できます。ただし、VDPが
テ レ テ キ ス ト を 検 出 し た か 確 認 で き る よ う に 、 I 2C で
TTXT_AVLビットを提供しています。TTXT_AVLビットはプ
レーンなステータス・ビットであり、「 I 2C インターフェース」
で示したプロトコルを使用しません。
TTXT_AVL（テレテキスト検出ステータス）、アドレス0x78 [7]、
ユーザ・サブマップ、読出し専用
0―テレテキストは検出されませんでした。
WST_PKT_DECODE_DISABLE（WSTのバイトのハミン
グ・デコーディングをディスエーブル）、アドレス0x60 [3]、
ユーザ・サブマップ
0―WSTパケットのハミング・デコーディングをイネーブルに
します。
1 （デフォルト値）― WST パケットのハミング・デコーディン
グをディスエーブルにします。
ハミングコード化したバイトの場合、以下に示すように、ハミ
ング・デコーダからハミング解除ニブルがエラー情報と共に出
力されます。
• 入力ハミング・コード・バイト：{D3, P3, D2, P2, D1, P1,
D0, P0}（ビットはデコード順）
1―テレテキストが検出されました。
WSTパケットのデコーディング
WSTの場合にのみ、VDPはテレテキスト・パケットのマガジ
ンと生のアドレスをデコードし、さらにそのパケットの8×4ハ
ミング・コード・ワードをデコードします。この機能は、
WST_PKT_DECODE_DISABLEビット（ビット3、レジスタ
0x60、ユーザ・サブマップ）でディスエーブルにすることがで
きます。この機能はWSTのみに有効です。
• 出力ハミング解除バイト：{E1, E0, 0, 0, D3', D2', D1', D0'}
（Di'―訂正済みビット、Ei―エラー情報）
表75.
ハミング解除（Dehammed）出力バイトのエラー・
ビット
エラー情報
ニブル単位の出力
データ・ビット
00
エラー未検出
問題なし
01
P4エラー
問題なし
10
ダブル・エラー
不良
11
シングル・エラーを検出し、
修正
問題なし
E[1:0]
デコードされる WST パケットについては、表 76 の説明を参照
してください。
表76.
1
WSTパケットの説明
パケット
バイト
説明
ヘッダ・パケット（X/00）
1番目
2番目
3番目
4番目
5∼10番目
11∼42番目
マガジン番号―ハミング解除バイト4
行番号―ハミング解除バイト5
ページ番号―ハミング解除バイト6
ページ番号―ハミング解除バイト7
制御バイト―ハミング解除バイト8∼バイト13
原データ・バイト
テキスト・パケット（X/01∼X/25）
1番目
2番目
3∼42番目
マガジン番号―ハミング解除バイト4
行番号―ハミング解除バイト5
原データ・バイト
8/30（フォーマット1）パケット
デザイン・コード＝0000または0001
UTC
1番目
2番目
3番目
4∼10番目
11∼23番目
24∼42番目
マガジン番号―ハミング解除バイト4
行番号―ハミング解除バイト5
デザイン・コード―ハミング解除バイト6
ハミング解除初期テレテキスト・ページ、バイト7∼バイト12
UTCバイト―ハミング解除バイト13∼バイト25
原ステータス・バイト
8/30（フォーマット2）パケット
デザイン・コード＝0010または0011
PDC
1番目
2番目
3番目
4∼10番目
11∼23番目
24∼42番目
マガジン番号―ハミング解除バイト4
行番号―ハミング解除バイト5
デザイン・コード―ハミング解除バイト6
ハミング解除初期テレテキスト・ページ、バイト7∼バイト12
PDCバイト―ハミング解除バイト13∼バイト25
原ステータス・バイト
X/26、X/27、X/28、X/29、X/30、X/311
1番目
2番目
3番目
4∼42番目
マガジン番号―ハミング解除バイト4
行番号―ハミング解除バイト5
デザイン・コード―ハミング解除バイト6
原データ・バイト
X/26、X/28、X/29の場合、これ以上のデコードを行う場合に24×18ハミング・デコーディングを必要とします（現在は対応していません）。
REV. B
― 59 ―
ADV7180
CGMS_WSS_AVL（CGMS/WSS使用可）、アドレス0x78 [2]、
ユーザ・サブマップ、読出し専用
0―CGMS/WSSは検出されませんでした。
CGMSおよびWSS
データ・パケット CGMS および WSS は、さまざまなビデオ標
準に対して同じ種類の情報を運びます。 WSS は PAL 対応で、
CGMSはNTSC対応なので、CGMSとWSSの読出しレジスタは
共用されます。WSSは2相コーディングされます。VDPは2相
デコーディングを行ってCGMS/WSS読出しI2Cレジスタに生の
WSSビット（14ビット）を生成し、CGMS_WSS__AVLビッ
トを設定します。
1―CGMS/WSSが検出されました。
CGMS_WSS_DATA_0[3:0]、アドレス0x7D [3:0]
CGMS_WSS_DATA_1[7:0]、アドレス0x7E [7:0]
CGMS_WSS_DATA_2[7:0]、アドレス0x7F [7:0]
CGMS_WSS_CLEAR（CGMS/WSSクリア）、アドレス
0x78 [2]、ユーザ・サブマップ、書込み専用、自己クリア
1―CGMS/WSS読出しレジスタを再初期設定します。
ユーザ・サブマップ、読出し専用
これらのビットは、デコードされた CGMS データまたは WSS
データを保持します。
I2C経由のWSSおよびCGMSのビット・マップについては、図
43と図44を参照してください。
VDP_CGMS_WSS_
DATA_1[5:0]
VDP_CGMS_WSS_DATA_2
0
ランイン・
シーケンス
1
2
3
4
5
6
7
0
1
2
3
4
5
スタート・
コード
アクティブ・
ビデオ
11.0µs
05700-039
38.4µs
42.5µs
図43.
WSS波形
+100 IRE
REF
+70 IRE
VDP_CGMS_WSS_DATA_2
0
1
2
3
4
5
6
VDP_CGMS_WSS_
DATA_0[3:0]
VDP_CGMS_WSS_DATA_1
7
0
1
2
3
4
5
6
7
0
1
2
3
0 IRE
11.2µs
CRCシーケンス
2.235µs ± 20ns
図44.
表77.
1
05700-040
49.1µs ± 0.5µs
–40 IRE
CGMS波形
CGMS読出しレジスタ1
信号名
レジスタ位置
アドレス（ユーザ・サブマップ）
CGMS_WSS_DATA_0[3:0]
VDP_CGMS_WSS_DATA_0[3:0]
125
0x7D
CGMS_WSS_DATA_1[7:0]
VDP_CGMS_WSS_DATA_1[7:0]
126
0x7E
CGMS_WSS_DATA_2[7:0]
VDP_CGMS_WSS_DATA_2[7:0]
127
0x7F
レジスタは読出しレジスタです。デフォルト値は適用されません。
― 60 ―
REV. B
ADV7180
CCAP
CC_EVEN_FIELD、アドレス0x78 [1]、ユーザ・サブマップ、
デコードされたクローズド・キャプション・データ（2バイト）
をI2Cレジスタで使用できます。デコードされたCCAPデータの
フィールド情報は、CC_EVEN_FIELDビット（レジスタ0x78）
から得ることができます。
CC_CLEAR（クローズド・キャプション・クリア）、アドレス
0x78 [0]、ユーザ・サブマップ、書込み専用、セルフクリア
1―CCAP読出しレジスタを再初期設定します。
読出し専用
CCAPデータがデコードされたフィールドを識別します。
0―奇数フィールドでクローズド・キャプションが検出されま
した。
1―偶数フィールドでクローズド・キャプションが検出されま
した。
VDP_CCAP_DATA_0、アドレス0x79 [7:0]、ユーザ・サブ
マップ、読出し専用
CCAPデータのデコード・バイト1
CC_AVL（クローズド・キャプション使用可）アドレス0x78
[0]、ユーザ・サブマップ、読出し専用
0―クローズド・キャプションは検出されませんでした。
VDP_CCAP_DATA_1、アドレス0x7A [7:0]、ユーザ・サブ
1―クローズド・キャプションが検出されました。
マップ、読出し専用
CCAPデータのデコード・バイト2
10.5 ± 0.25µs
12.91µs
0.5035MHzの
7サイクル
（クロック・ランイン）
0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7
ス
タ
ー
ト
50 IRE
40 IRE
パ
リ
テ
ィ
VDP_CCAP_D ATA_0
基準カラー・バースト（9サイクル）
周波数＝FSC＝3.579545MHz
振幅＝40IRE
パ
リ
テ
ィ
VDP_CCAP_D ATA_1
27.382µs
図45.
05700-041
10.003µs
33.764µs
CCAP波形とデコードされたデータとの相互関係
78. CCAP読出しレジスタ1
1
信号名
レジスタ位置
アドレス（ユーザ・サブマップ）
CCAP_BYTE_1[7:0]
VDP_CCAP_DATA_0[7:0]
121
0x79
CCAP_BYTE_2[7:0]
VDP_CCAP_DATA_1[7:0]
122
0x7A
レジスタは読出しレジスタです。デフォルト値は適用されません。
REV. B
― 61 ―
ADV7180
VITC
VITCは、各データ・バイト間に一連の10個の同期信号が埋め
込まれています。VDPはこれらの同期信号をデータ・ストリー
ムから取り去り、データ・バイトだけを出力します。処理され
た VITC は、レジスタ VDP_VITC_DATA_0 ∼ VDP_VITC_
DATA_8（レジスタ0x92∼レジスタ0x9A、ユーザ・サブマッ
プ）で使用できます。
VITCの末尾にはCRCバイトがあります。各データ・バイト間
の同期信号は、このCRC計算にも使用されます。これらの同期
信号は出力されないため、CRCは内部的に計算されます。この
計算済みの CRC は、 VITC_CALC_CRC レジスタ（レジスタ
0x9B、ユーザ・サブマップ）内で使用可能となります。VDP
がVITCラインのデコーディングを終えると、VITC_DATAレ
ジスタとVITC_CALC_CRCレジスタが更新され、VITC_AVL
VITC_CLEAR（VITCクリア）、アドレス0x78 [6]、ユーザ・サ
ブマップ、書込み専用、セルフクリア
1―VITC読出しレジスタを再初期設定します。
VITC_AVL（VITC使用可）、アドレス0x78 [6]、ユーザ・サブ
マップ
0―VITCデータは検出されませんでした。
1―VITCが検出されました。
VITC読出しレジスタ
I2C経由のVITCのビット・マップについては、図46を参照して
ください。
（ビット範囲）
ビット0、ビット1
ビット88、ビット89
VITC波形
図46.
表79.
1
05700-042
ビットが設定されます。
VITC波形とデコードされたデータとの相互関係
VITC読出しレジスタ1
信号名
レジスタ位置
アドレス（ユーザ・サブマップ）
VITC_DATA_0[7:0]
VDP_VITC_DATA_0[7:0] (VITCビット[9:2])
146
0x92
VITC_DATA_1[7:0]
VDP_VITC_DATA_1[7:0] (VITCビット[19:12])
147
0x93
VITC_DATA_2[7:0]
VDP_VITC_DATA_2[7:0] (VITCビット[29:22])
148
0x94
VITC_DATA_3[7:0]
VDP_VITC_DATA_3[7:0] (VITCビット[39:32])
149
0x95
VITC_DATA_4[7:0]
VDP_VITC_DATA_4[7:0] (VITCビット[49:42])
150
0x96
VITC_DATA_5[7:0]
VDP_VITC_DATA_5[7:0] (VITCビット[59:52])
151
0x97
VITC_DATA_6[7:0]
VDP_VITC_DATA_6[7:0] (VITCビット[69:62])
152
0x98
VITC_DATA_7[7:0]
VDP_VITC_DATA_7[7:0] (VITCビット[79:72])
153
0x99
VITC_DATA_8[7:0]
VDP_VITC_DATA_8[7:0] (VITCビット[89:82])
154
0x9A
VITC_CALC_CRC[7:0]
VDP_VITC_CALC_CRC[7:0]
155
0x9B
レジスタは読出しレジスタです。デフォルト値は適用されません。
― 62 ―
REV. B
ADV7180
VPS/PDC/UTC/GEMSTAR
VDPはGemstar標準（Gemstar 1倍またはGemstar 2倍）の自動
VPS、PDC、UTC用の読出しレジスタは共用されます。
Gemstarは高速データレートの標準であり、補助ストリームを
介してのみ使用できます。ただし、評価を行うために、PDC、
UTC、VPSと同じレジスタ・スペースを共有するI2Cレジスタ
を介して任意のラインのGemstarを使用できます。したがって、
I2Cを介して一度に読み取れるのはVPS、PDC、UTC、または
Gemstarのみです。
検出に対応しており、デコーディングを行います。自動検出
モードを有効にするには、 AUTO_DETECT_GS_TYPE I 2C
ビット（レジスタ0x61、ユーザ・サブマップ）を設定する必要
があります。また、ライン・プログラミングよって特定ライン
のGemstar 2倍データをデコードするようにデコーダを設定し
ます。デコードする Gemstar のタイプは、 GS_DATA_TYPE
ビット（レジスタ0x78、ユーザ・サブマップ）で決めることが
できます。
I 2C レ ジ ス タ で 使 用 可 能 と す る デ ー タ を 指 定 す る に は 、
I 2C_GS_VPS_PDC_UTC[1:0] （レジスタ・アドレス 0x9C 、
ユーザ・サブマップ）を設定する必要があります。
I2C_GS_VPS_PDC_UTC[1:0]（VDP）、アドレス0x9C [6:5]、
ユーザ・サブマップ
AUTO_DETECT_GS_TYPE、アドレス0x61 [4]、ユーザ・サ
ブマップ
0（デフォルト値）―Gemstarタイプの自動検出をディスエーブ
ルにします。
I2C読出しに使用できるビデオ標準を指定します。
1―Gemstarタイプの自動検出をイネーブルにします。
GS_PDC_VPS_UTC_CLEAR（GS/PDC/VPS/UTCクリア）、
アドレス0x78 [4]、ユーザ・サブマップ、書込み専用、セルフ
クリア
1―GS/PDC/VPS/UTCデータ読出しレジスタを再初期設定しま
す。
GS_DATA_TYPE、アドレス0x78 [5]、ユーザ・サブマップ、
GS_PDC_VPS_UTC_AVL（GS/PDC/VPS/UTC使用可）、ア
ドレス0x78 [4]、ユーザ・サブマップ、読出し専用
0―GS、PDC、VPS、UTCデータの1つが検出されませんでし
バイトを読み出します。
1―Gemstar 2倍モードが検出されました。0x84から4データ・
バイトを読み出します。
ディングが行われた任意のラインの入力ビデオから得られま
す。特定ビデオ・ラインのGemstarデータを読み出すには、マ
ニュアル設定を行い（表66と表67を参照）、必要なラインに対
してのみGemstarをデコーディングできるようにします。
1―GS、PDC、VPS、UTCデータの1つが検出されました。
VDP_GS_VPS_PDC_UTC（読出しレジスタ）、アドレス
0x84∼0x87
表81を参照してください。
VPS
VPSデータ・ビットは、VDPによって2相デコーディングされ
ます。デコードされたデータは、補助ストリームと I 2C 読出し
レジスタの両方で使用可能となります。 VPS がデコードした
データは、VDP_GS_VPS_PDC_UTC_0∼VDP_VPS_
PDC_UTC_12レジスタ（アドレス0x84∼アドレス0x90、ユー
ザ・サブマップ）で使用可能になります。表80に示したように、
I 2C _ G S _ V P S _ P D C _ U T C が 0 1 に 設 定 さ れ た 場 合 は 、
GS_VPS_PDC_UTC_AVLビットが設定されます。
GEMSTAR
Gemstarデコード・データは補助ストリームで使用可能となり、
評価用として任意のラインのGemstarもI2Cレジスタで使用可能
となります。I2CレジスタによりGemstar結果を読み出すには、
表80に示したようにI2C_GS_VPS_PDC_UTCを00に設定する
必要があります。
I2C_GS_VPS_PDC_UTC[1:0]の機能
I2C_GS_VPS_PDC_UTC[1:0]
説明
00（デフォルト値）
Gemstar 1倍／2倍
01
VPS
10
PDC
11
UTC
REV. B
0―Gemstar 1倍モードが検出されました。0x84から2データ・
I2Cレジスタで使用できるGemstarデータは、Gemstarのデコー
た。
表80.
読出し専用
デコードするGemstarデータのタイプを指定します。
PDC/UTC
PDC と UTC は、テレテキスト・パケット 8/30 フォーマット 2
（マガジン 8 、行 30 、設計コード 2 または 3 ）とパケット 8/30
フォーマット1（マガジン8、行30、設計コード0または1）で送
信されるデータです。したがって、 PDC または UTC データが
I2C経由で読み出される場合は、VDPが該当するテレテキスト
標準（WSTまたはPALシステムB）をデコードする必要があり
ます。テレテキスト・デコード・パケットは全部、補助デー
タ・ストリームで出力されます。ユーザはマガジン番号、行番
号、および設計コードを探して、データをPDCまたはUTCとし
て、あるいはそれ以外のものとして指定できます。
PDC/UTC パケットが指定されると、バイト 0 ∼バイト 12 が
GS_VPS_PDC_UTC_0∼VPS_PDC_UTC_12レジスタに反映
され、 GS_VPS_PDC_UTC_AVL ビットが設定されます。パ
ケット・データ全体が補助データ・フォーマットでも使用可能
となります。
I 2C レジスタで使用可能なデータは、 WST_PKT_DECODE_
DISABLEビット（ビット3、サブアドレス0x60、ユーザ・サ
ブマップ）の状態によって異なります。
― 63 ―
ADV7180
表81.
1
GS/VPS/PDC/UTC読出しレジスタ1
10進値のアドレス
（ユーザ・サブマップ）
16進値のアドレス
（ユーザ・サブマップ）
信号名
レジスタ位置
GS_VPS_PDC_UTC_BYTE_0[7:0]
VDP_GS_VPS_PDC_UTC_0[7:0]
132d
0x84
GS_VPS_PDC_UTC_BYTE_1[7:0]
VDP_GS_VPS_PDC_UTC_1[7:0]
133d
0x85
GS_VPS_PDC_UTC_BYTE_2[7:0]
VDP_GS_VPS_PDC_UTC_2[7:0]
134d
0x86
GS_VPS_PDC_UTC_BYTE_3[7:0]
VDP_GS_VPS_PDC_UTC_3[7:0]
135d
0x87
VPS_PDC_UTC_BYTE_4[7:0]
VDP_VPS_PDC_UTC_4[7:0]
136d
0x88
VPS_PDC_UTC_BYTE_5[7:0]
VDP_VPS_PDC_UTC_5[7:0]
137d
0x89
VPS_PDC_UTC_BYTE_6[7:0]
VDP_VPS_PDC_UTC_6[7:0]
138d
0x8A
VPS_PDC_UTC_BYTE_7[7:0]
VDP_VPS_PDC_UTC_7[7:0]
139d
0x8B
VPS_PDC_UTC_BYTE_8[7:0]
VDP_VPS_PDC_UTC_8[7:0]
140d
0x8C
VPS_PDC_UTC_BYTE_9[7:0]
VDP_VPS_PDC_UTC_9[7:0]
141d
0x8D
VPS_PDC_UTC_BYTE_10[7:0]
VDP_VPS_PDC_UTC_10[7:0]
142d
0x8E
VPS_PDC_UTC_BYTE_11[7:0]
VDP_VPS_PDC_UTC_11[7:0]
143d
0x8F
VPS_PDC_UTC_BYTE_12[7:0]
VDP_VPS_PDC_UTC_12[7:0]
144d
0x90
デフォルト値は読出しレジスタに適用されません。
VBIシステム2
VBIシステム2というVBIデータ・スライサ（オプション）を使
用することができます。このデータ・スライサは、Gemstarお
よびクローズド・キャプションVBI信号をデコードする場合に
のみ使用します。
このシステムを使用した場合、Gemstarデータは補助データ・
ストリームでのみ使用可能となります。ある特定モードでは、
1 ラインのデータをI 2C を介して読み出せます。VBI システム2
データ・スライサによる I 2C 読出しについては、販売代理店か
アナログ・デバイセズのフィールド・アプリケーション・エン
ジニアに尋ねてください。
Gemstarデータの再生
Gemstar互換データ再生ブロック（GSCD）は、1倍データ送信
と 2 倍データ送信に対応しています。さらに、クローズド・
キャプション・デコーダとしても機能できます。Gemstar互換
データ送信は NTSC でのみ発生します。クローズド・キャプ
ション・データはPALとNTSCの両方でデコードできます。
GDE_SEL_OLD_ADF、アドレス0x4C [3]、ユーザ・サブマップ
ADV7180 には、 VDP データ・スライサと VBI システム 2 デー
タ・スライサで使用できる新しい補助データ出力ブロックがあ
ります。この新しい補助データ・フォーマッタを使って、
GDE_SEL_OLD_ADFを0（デフォルト値）に設定します。こ
のビットがローレベルに設定されている場合、補助データ・ス
トリームのデータ・フォーマットについては表70と表71を参照
してください。
従来の補助データ・フォーマッタ（ADV7183Bと後方互換）を
使用する場合は、GDE_SEL_OLD_ADFを1に設定します。こ
こに示す補助データ・フォーマットは、ADV7183B互換の補助
データ・フォーマッタを指しています。
0（デフォルト値）―VDPおよびVBIシステム2で使用する新し
い補助データ・システムをイネーブルにします。
1―VBIシステム2でのみ使用する新しい補助データ・システム
をイネーブルにします（ADV7183B互換）。
データ・パケットのフォーマットは、次の基準に依存します。
ブロックはI2Cを使って次の方法で設定します。
• GDECEL[15:0] は、偶数フィールド上の選択されたビデ
• 送信は1倍、または2倍
オ・ラインでデータ再生をイネーブル／ディスエーブルに
できます。
• データ出力は8 ビットまたは4 ビット・フォーマット（ビッ
• GDECOL[15:0]は、奇数フィールドの選択されたラインで
• デ ー タ は ク ロ ー ズ ド ・ キ ャ プ シ ョ ン （ C C A P ）、 ま た は
Gemstar互換
データ再生をイネーブルにします。
• GDECADは、データをビデオ・データ・ストリーム内に埋
め込む方法を設定します。
再生されたデータは I 2 C 経由では入手できませんが、 ITU-R
BT.656互換データ・ストリームの水平ブランキング区間に挿入
されます。このデータ・フォーマットは、ITUの勧告「ITU-R
BT.1364」に準拠しています。詳細はITUのウェブサイトを参
照してください。図47を参照。
トの説明を参照）
対応するイネーブル・ビットがセットされており
（GDECEL[15:0]およびGDECOL[15:0]の説明を参照）、かつデ
コーダがデータの存在を検出した場合に、データ・パケットが
出力されます。データがデコードされなかったビデオ・ライン
に対しては、対応するライン・イネーブル・ビットがセットさ
れていても、データ・パケットは出力されません。
― 64 ―
REV. B
ADV7180
各データ・パケットは、前のラインのEAVコードの直後から開
始されます。データ・パケットの全体構造を示す図47と表82を
参照してください。
• データ・カウント・バイト：後続のユーザ・データワード
数を表します。
• ユーザ・データ・セクション
パケットの内容は次のとおりです。
• パケットのユーザ・データワード・セクションの長さが4バ
• 固定プリアンブル・シーケンス：0x00、0xFF、0xFF
イトの倍数になるようにするためのオプションのパディン
グ・バイト（ITU-R BT.1364の規定）
• データ識別ワード（DID）：GemstarまたはCCAPデータ・
パケットを表すDID値は0x140（10ビット値）
• チェックサム・バイト
• セカンダリ・データ識別ワード（SDID）：このワードには、
データの取出し元になったビデオ・ライン、Gemstar送信が
1 倍か2 倍かのフォーマット種別、偶数フィールドまたは奇
表82に、ADV7180が8ビット・フォーマットで出力する際の一
般的なデータ・パケット内の値を示します。
数フィールドのどちらから取り出したかについての情報が
含まれています。
00
FF
FF
DID
セカンダリ・データ識別
データ・
カウント
SDID
補助データのプリアンブル
図47.
表82.
オプションの
パディング・バイト
ユーザ・データ
チェック
サム
05700-043
データ識別
ユーザ・データ（4または8ワード）
GemstarおよびCCAPの埋込みデータ・パケット（一般形式）
一般的なデータ出力パケット
バイト
D[9]
D[8]
D[7]
D[6]
D[5]
D[4]
D[3]
D[2]
D[1]
D[0]
説明
0
0
0
0
0
0
0
0
0
0
0
固定プリアンブル
1
1
1
1
1
1
1
1
1
1
1
固定プリアンブル
2
1
1
1
1
1
1
1
1
1
1
固定プリアンブル
3
0
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
___
EP
______
CS[8]
1
0
1
0
0
0
0
0
0
DID
EP
EF
2X
0
0
SDID
EP
0
0
0
0
データ・カウント（DC）
EP
0
0
word1[7:4]
0
0
ユーザ・データワード
EP
0
0
word1[3:0]
0
0
ユーザ・データワード
EP
0
0
word2[7:4]
0
0
ユーザ・データワード
EP
0
0
word2[3:0]
0
0
ユーザ・データワード
EP
0
0
word3[7:4]
0
0
ユーザ・データワード
EP
0
0
word3[3:0]
0
0
ユーザ・データワード
EP
0
0
word4[7:4]
0
0
ユーザ・データワード
EP
0
0
word4[3:0]
0
0
ユーザ・データワード
CS[8]
CS[7]
CS[6]
0
0
チェックサム
4
5
6
7
8
9
10
11
12
13
14
表83.
line[3:0]
0
CS[5]
DC[1]
CS[4]
CS[3]
DC[0]
CS[2]
データ・バイトの割当て
2倍
ビデオ・ラインから
取り出された
原情報のバイト数
GDECAD
1
4
0
1
4
1
0
2
0
2
REV. B
0
ユーザ・データワード
（パディングを含む）
パディング・
バイト数
DC[1:0]
8
0
10
4
0
01
0
4
0
01
1
4
2
01
― 65 ―
ADV7180
• DC[1:0]：データ・カウント値。4分割されたパケット内の
UDW数。どのパケット内のUDW数も4の整数倍である必要
があります。ITU-R BT.1364に準拠して最後にパディング
が必要となる場合があります。表83を参照。
Gemstarビット名
• DID：データ識別値は0x140（10ビット値）。8ビット・シス
テムの場合、下位2ビットが重要な情報を運ばないように注
意が必要です 。
___
• EPとEP：EPビットは、データワードD[8:0]に偶数パリティ
を適用するときにセットします。偶数パリティは、 D[8:0]
ビット内に常に偶数個の1が存在することを意味します。こ
___
れにはEPビットも含みます。
___EPは、EPの反転ロジックを表
し、D[9]に出力されます。EPは、予備のコード00とFFが発
• CS[8:2]：チェックサムは、補助データ・パケットの完全性
を判断するためのものです。 DID の D[8:2] 、 SDID 、デー
タ・カウント・バイト、すべてのUDWを加算し、加算時の
オーバーフローを無視して計算されます。チェックサムの
計算に使われるすべてのデータ・バイトは下位 2 ビットが 0
に設定されるため、CS[1:0]ビットも常に0となります。
生しないように出力されます。
___
___
• CS[8]：CS[8]の反転ロジックを表します。値CS[8]は、予備
の値0x00と0xFFを発生させないように、データ・パケット
• EF：偶数フィールドの識別。EF＝1は、偶数フィールドの
ビデオ・ラインからデータが再生されたことを示します。
のチェックサムに含まれています。
• 2X：このビットは、スライスされたデータがGemstar 1倍
フォーマットか2倍フォーマットかを表します。ハイレベル
は2倍フォーマットを示します。2Xビットは、ビデオ・ライ
ンから取り出された原情報が 2 バイトか 4 バイトかを示しま
す。GDECADビットの状態は、バイトをそのまま送信する
か（すなわち、2バイトを2バイトとして送信）、ニブルに分
割するか（すなわち、 2 バイトを 4 つの半バイトで送信）を
表84∼表89に、可能なデータ・パッケージの概要を示します。
Gemstar 2倍フォーマット、半バイト出力モード
CDECADを0に設定すると、半バイト出力モードが選択されま
す。CDECADを1に設定すると、フルバイト出力モードが選択
されます。「GDECAD（Gemstarデコード補助データ・フォー
マット）、アドレス0x4C [0]」を参照してください。
表します。その後、必要に応じてパディング・バイトが追
加されます。
Gemstar 1倍フォーマット
CDECADを0に設定すると、半バイト出力モードが選択されま
す。CDECADを1に設定すると、フルバイト出力モードが選択
されます。「GDECAD（Gemstarデコード補助データ・フォー
マット）、アドレス0x4C [0]」を参照してください。
• line[3:0]：Gemstarデータが取り出された可能性のある16本
のソース・ビデオ・ラインの各々に対して、個別のコード
を提供します。表92と表93を参照してください。
表84．Gemstar 2倍データ、半バイト・モード
バイト
D[9]
D[8]
D[7]
D[6]
D[5]
D[4]
D[3]
D[2]
D[1]
D[0]
説明
0
0
0
0
0
0
0
0
0
0
0
固定プリアンブル
1
1
1
1
1
1
1
1
1
1
1
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___
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___
EP
___
EP
___
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___
EP
___
EP
___
EP
___
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___
EP
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― 66 ―
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REV. B
ADV7180
表85．Gemstar 2倍データ、フルバイト・モード
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___
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CS[8]
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表86．Gemstar 1倍データ、半バイト・モード
バイト
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EP
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表87．Gemstar 1倍データ、フルバイト・モード
バイト
D[9]
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D[5]
D[4]
D[3]
D[2]
D[1]
D[0]
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___
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10
REV. B
― 67 ―
ADV7180
表88．NTSC CCAPデータ、半バイト・モード
バイト
D[9]
D[8]
D[7]
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D[5]
D[4]
D[3]
D[2]
D[1]
D[0]
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___
EP
___
EP
___
EP
___
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___
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表89．NTSC CCAPデータ、フルバイト・モード
バイト
D[9]
D[8]
D[7]
D[6]
D[5]
D[4]
D[3]
D[2]
D[1]
D[0]
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___
EP
___
EP
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チェックサム
10
― 68 ―
REV. B
ADV7180
表90．PAL CCAPデータ、半バイト・モード
バイト
D[9]
D[8]
D[7]
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D[5]
D[4]
D[3]
D[2]
D[1]
D[0]
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1
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EP
___
EP
___
EP
___
EP
___
EP
___
EP
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ユーザ・データワード
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チェックサム
表91．PAL CCAPデータ、フルバイト・モード
バイト
D[9]
D[8]
D[7]
D[6]
D[5]
D[4]
D[3]
D[2]
D[1]
D[0]
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固定プリアンブル
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1
1
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1
1
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固定プリアンブル
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1
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固定プリアンブル
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___
EP
___
EP
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0
1
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0
0
0
0
DID
EP
EF
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1
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1
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SDID
EP
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0
0
0
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データ・カウント（DC）
0
0
ユーザ・データワード
4
5
6
CCAP word1[7:0]
7
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ユーザ・データワード
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UDWパディング0x200
9
1
______
CS[8]
0
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0
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UDWパディング0x200
CS[8]
CS[7]
CS[6]
CS[5]
CS[4]
CS[3]
CS[2]
CS[1]
CS[0]
チェックサム
10
CCAP word2[7:0]
NTSC CCAPデータ
CDECADを0に設定すると、半バイト出力モードが選択されま
す。CDECADを1に設定すると、フルバイト・モードがイネー
ブルになります。「GDECAD（Gemstarデコード補助データ・
フォーマット）、アドレス0x4C [0]」を参照してください。表
88と表89に、データ・パケット・フォーマットを示します。出
力データ・ストリームには、クローズド・キャプション・デー
タのみ埋め込みできます。
NTSCクローズド・キャプション・データは、偶数および奇数
フィールドの21番目のラインでスライスされます。対応するイ
ネーブル・ビットはハイレベルに設定する必要があります。
「GDECAD（Gemstarデコード補助データ・フォーマット）、ア
ドレス 0x4C [0] 」および「 GDECOL[15:0] （ Gemstar デコー
ディング奇数ライン）、アドレス 0x4A [7:0] 、アドレス 0x4B
[7:0]」の各項を参照してください。
PAL CCAPデータ
CDECADを0に設定すると、半バイト出力モードが選択されま
す。CDECADを1に設定すると、フルバイト出力モードが選択
されます。「GDECAD（Gemstarデコード補助データ・フォー
マット）、アドレス0x4C [0]」を参照してください。表90と表
91に、データ・パケットのバイトの一覧を示します。
出力データ・ストリームには、クローズド・キャプション・
データのみ埋め込みできます。 PAL クローズド・キャプショ
ン・データは、22番目と335番目のラインでスライスされます。
REV. B
対応するイネーブル・ビットをセットする必要があります。
、アドレ
「GDECEL[15:0]（Gemstarデコーディング偶数ライン）
ス0x48 [7:0]、アドレス0x49 [7:0]」および「GDECOL[15:0]
（Gemstarデコーディング奇数ライン）
、アドレス0x4A [7:0]、ア
ドレス0x4B [7:0]」の各項を参照してください。
GDECEL[15:0]（Gemstarデコーディング偶数ライン）、アド
レス0x48 [7:0]、アドレス0x49 [7:0]
GDECEL[15:0] の16 ビットは、16 個の別々のライン・デコー
ド・イネーブル信号の集まりとして解釈されます。各ビットは、
偶数フィールド内のビデオ・ラインに対応します。このビット
を1 に設定すると、該当するライン上で、デコーダ・ブロック
がGemstarまたはクローズド・キャプション互換データを検索
できるようになります。このビットを0 に設定すると、デコー
ダはデータの取出しを行いません。表92と表93を参照。
NTSC （ライン 284 ）上でクローズド・キャプション・デー
タ・サービスを取り出すときは、GDECEL[11]を必ず1に設定
します。
PAL（ライン335）上でクローズド・キャプション・データ・
サービスを取り出すときは、GDECEL[14]を必ず1に設定します。
GDECEL[15:0]のデフォルト値は0x0000です。この設定のとき、
デコーダは偶数フィールドのすべてのライン上でGemstarまた
はCCAPデータのデコードを行いません。VBIデータの可能性
のあるラインでのみ、Gemstarをスライスできるようにします。
― 69 ―
ADV7180
表92. NTSCライン・イネーブル・ビットと対応するライン番号
line[3:0]
ライン番号
(ITU-R BT.470)
イネーブル・
ビット
コメント
0
10
GDECOL[0]
Gemstar
1
11
GDECOL[1]
Gemstar
2
12
GDECOL[2]
Gemstar
3
13
GDECOL[3]
Gemstar
4
14
GDECOL[4]
Gemstar
5
15
GDECOL[5]
Gemstar
6
16
GDECOL[6]
Gemstar
7
17
GDECOL[7]
Gemstar
8
18
GDECOL[8]
Gemstar
9
19
GDECOL[9]
Gemstar
10
20
GDECOL[10]
Gemstar
11
21
GDECOL[11]
Gemstarまたは
GDECAD（Gemstarデコード補助データ・フォーマット）、
アドレス0x4C [0]
Gemstar互換送信またはクローズド・キャプション送信からの
デコードされたデータが、対応するビデオ・ラインの水平ブラ
ンキング区間に挿入されます。取り出されたデータ・バイトの
値が0x00または0xFFの場合、問題が発生することがあります。
ITU-R BT.656互換データ・ストリームでは、これらの値は予
備で、固定プリアンブルを構成するためにのみ使われます。
GDECADビットを使用し、次の2つの方法でデータを水平ブラ
ンキング区間に挿入できます。
• 予備値0x00と0xFFが発生した場合でも、すべてのデータを
そのままデータ・ストリームに挿入する。これは、出力
データ・フォーマット仕様「ITU-R BT.1364」に違反する
おそれがあります。
• すべてのデータをニブルに分割し、2倍のサイクル数の間に
わたって、半バイトを4ビット・フォーマットで挿入する。
クローズド・
キャプション
0（デフォルト値）―データを半バイトに分割して挿入します。
12
22
GDECOL[12]
Gemstar
13
23
GDECOL[13]
Gemstar
1 ―データをそのまま 8 ビット・フォーマットでデータ・スト
14
24
GDECOL[14]
Gemstar
リームに出力します。
15
25
GDECOL[15]
Gemstar
0
273 (10)
GDECEL[0]
Gemstar
表93. PALライン・イネーブル・ビットと対応するライン番号
1
274 (11)
GDECEL[1]
Gemstar
2
275 (12)
GDECEL[2]
Gemstar
line[3:0]
ライン番号
(ITU-R BT.470)
イネーブル・
ビット
コメント
8
GDECOL[0]
無効
3
276 (13)
GDECEL[3]
Gemstar
12
4
277 (14)
GDECEL[4]
Gemstar
13
9
GDECOL[1]
無効
Gemstar
14
10
GDECOL[2]
無効
Gemstar
15
11
GDECOL[3]
無効
Gemstar
0
12
GDECOL[4]
無効
Gemstar
1
13
GDECOL[5]
無効
Gemstar
2
14
GDECOL[6]
無効
Gemstar
3
15
GDECOL[7]
無効
Gemstarまたは
4
16
GDECOL[8]
無効
クローズド・
キャプション
5
17
GDECOL[9]
無効
6
18
GDECOL[10]
無効
5
6
7
8
9
10
11
278 (15)
279 (16)
280 (17)
281 (18)
282 (19)
283 (20)
284 (21)
GDECEL[5]
GDECEL[6]
GDECEL[7]
GDECEL[8]
GDECEL[9]
GDECEL[10]
GDECEL[11]
12
285 (22)
GDECEL[12]
Gemstar
7
19
GDECOL[11]
無効
13
286 (23)
GDECEL[13]
Gemstar
8
20
GDECOL[12]
無効
14
287 (24)
GDECEL[14]
Gemstar
9
21
GDECOL[13]
無効
15
288 (25)
GDECEL[15]
Gemstar
10
22
GDECOL[14]
クローズド・
キャプション
11
23
GDECOL[15]
無効
12
321 (8)
GDECEL[0]
無効
13
322 (9)
GDECEL[1]
無効
14
323 (10)
GDECEL[2]
無効
15
324 (11)
GDECEL[3]
無効
NTSC（ライン21）上でクローズド・キャプション・データ・
サービスを取り出すときは、GDECOL[11]を必ず1に設定します。
0
325 (12)
GDECEL[4]
無効
1
326 (13)
GDECEL[5]
無効
PAL（ライン22）上でクローズド・キャプション・データ・サー
ビスを取り出すときは、GDECOL[14]を必ず1に設定します。
2
327 (14)
GDECEL[6]
無効
3
328 (15)
GDECEL[7]
無効
4
329 (16)
GDECEL[8]
無効
5
330 (17)
GDECEL[9]
無効
6
331 (18)
GDECEL[10]
無効
7
332 (19)
GDECEL[11]
無効
8
333 (20)
GDECEL[12]
無効
9
334 (21)
GDECEL[13]
無効
10
335 (22)
GDECEL[14]
クローズド・
キャプション
11
336 (23)
GDECEL[15]
無効
GDECOL[15:0]（Gemstarデコーディング奇数ライン）、
アドレス0x4A [7:0]、アドレス0x4B [7:0]
GDECOL[15:0] の 16 ビットは 16 個の別々のライン・デコー
ド・イネーブル信号の集合として解釈されます。表92と表93を
参照。
GDECOL[15:0]のデフォルト値は0x0000です。この設定のと
きは、奇数フィールドのすべてのライン上で Gemstar または
CCAPデータのデコードを行いません。VBIデータの可能性の
あるラインでのみ、Gemstarをスライスできるようにします。
― 70 ―
REV. B
ADV7180
レターボックスの検出
入力ビデオ信号は別のアスペクト比に準拠することがあります
（16：9のワイド・スクリーンまたは4：3の標準）。ワイド・ス
クリーン・フォーマットの送信では、ビデオ信号と一緒にデジ
タル・シーケンス（WSS ）が送信されます。WSS シーケンス
が用意されている場合、ビデオのアスペクト比はWSSに含まれ
るデジタル的にデコードされたビットから求められます。
WSSシーケンスがない場合は、レターボックスの検出を使用し、
ワイド・スクリーン信号を探します。この検出アルゴリズムで
は、フィールドの開始と終了でラインのアクティブ・ビデオの
内容を調べます。ブラックのラインが検出されたら、表示中の
ピクチャがワイド・スクリーン・フォーマットであることを表
します。
「レターボックスの検出完了」ビットはありません。
LB_LCT[7:0]レジスタ値とLB_LCB[7:0]レジスタ値を読み出
し、ソフトウェアでレターボックス型ビデオの存在について判
断する必要があります。
LB_LCT[7:0]（レターボックス・ライン・カウント上部）、
アドレス0x9B [7:0]
LB_LCM[7:0]（レターボックス・ライン・カウント中央）、
アドレス0x9C [7:0]
LB_LCB[7:0]（レターボックス・ライン・カウント下部）、
アドレス0x9D [7:0]
表94.
ビデオ1ライン分のアクティブ・ビデオの内容（輝度信号振幅）
が加算されます。ラインの終了で、加算値がスレッショールド
と比較され、特定のラインがブラックであるか否かの判定が行
われます。必要なスレッショールド値は入力信号のタイプに依
存しますが、LB_TH[4:0]で制御できます。
フィールド開始での検出
ADV7180は、フィールドの先頭でビデオのブラック・ライン
が少なくとも6 ライン連続することを想定しています。これら
のラインが検出されると、レジスタLB_LCT[7:0]が実際に検出
したブラック・ライン数を報告してきます。デフォルトでは、
ADV7180はアクティブ・ビデオの開始に同期してこれらのブ
ラック・ラインを探し始めます（たとえば、最終VBIビデオ・
ラインの直後）。LB_SL[3:0]を使用し、ラインごとにフレーム
の先頭からレターボックスの検出を開始するように設定できま
す。検出ウィンドウは、フィールドの中央で閉じます。
LB_LCxアクセス情報
信号名
アドレス
LB_LCT[7:0]
0x9B
LB_LCM[7:0]
0x9C
LB_LCB[7:0]
0x9D
LB_TH[4:0]（レターボックス・スレッショールド・コント
ロール）、アドレス0xDC [4:0]
表95.
LB_THの機能
LB_TH[4:0]
説明
01100（デフォルト値）
ブラック・ライン検出のデフォル
トのスレッショールド
01101∼10000
スレッショールドを増加（非ブ
ラック・ラインを識別するまでに
大きなアクティブ・ビデオ内容が
必要）
00000∼01011
スレッショールドを減少（小さい
ノイズ・レベルでも、非ブラッ
ク・ラインを検出できる）
フィールド終了での検出
ADV7180は、実際に検出したライン数をLB_LCB[7:0]で報告
する前に、フィールドの下部にブラック・ビデオのラインが少
なくとも6 ライン連続することを想定しています。レターボッ
クス検出（フィールドの終了）の動作ウィンドウは、アクティ
ブ・フィールドの中央で開きます。終了はLB_EL[3:0] で設定
できます。
中央部での検出
下部のブラック・ボックス内にサブタイトルを含むワイド・ス
クリーン・ビデオ送信もあります。ADV7180が、少なくとも2
個のブラック・ライン、複数の非ブラック・ビデオ（たとえば、
サブタイトル）、下部ブラック・ブロックの残りの部分を順次
検出した場合、LB_LCM[7:0]で中央のライン数を報告します。
サブタイトルが見つからない場合は、LB_LCM[7:0]は
LB_LCB[7:0]と同じ値を報告します。
ライン・カウント・パラメータの報告には2 フィールド分の遅
延があります。
LB_SL[3:0]（レターボックス開始ライン）、アドレス0xDD
[7:4]
LB_SL[3:0] ビットはデフォルトで 0100 に設定してあります。
NTSC信号では、このウィンドウはライン23∼286です。
このビットを0101に変更すると、検出ウィンドウはライン24で
開き、ライン287で閉じます。
LB_EL[3:0]（レターボックス終了ライン）、アドレス0xDD
[3:0]
LB_EL[3:0] ビットはデフォルトで 1101 に設定してあります。
これは、レターボックスの検出ウィンドウがビデオの最終アク
ティブ・ビデオ・ラインで閉じるということです。NTSC信号
では、このウィンドウはライン262∼525です。
このビットを1100に変更すると、検出ウィンドウはライン261
で開き、ライン254で閉じます。
REV. B
― 71 ―
ADV7180
ピクセル・ポートの設定
SWPC（ピクセルCr/Cbのスワップ）、アドレス0x27 [7]
このビットにより、 Cr サンプルと Cb サンプルをスワップでき
ADV7180は非常に柔軟なピクセル・ポートを持っており、下
流のICに対応したさまざまなフォーマットに設定できます。表
96、表97、表98に、各動作モードのときのADV7180のピンに
割り当てられているさまざまな機能をまとめています。
ます。
SWPCが0（デフォルト値）のとき、スワップはできません。
コンポーネントの順序（たとえば、Cr対Cb、チャンネルA/B/C）
は変更可能です。「SWPC（ピクセルCr/Cbのスワップ）、アド
レス0x27 [7]」を参照してください。表96に、Cr/Cbコンポー
ネントのデフォルト位置を示します。
SWPCが1のとき、Cr値とCb値をスワップできます。
LLC_PAD_SEL[2:0]（LLC1出力選択）、アドレス0x8F [6:4]
次の I 2C 書込みを行うと、 LLC1 （公称 27MHz ）または LLC2
（公称13.5MHz）をLLC1ピンの出力として選択できます。
OF_SEL[3:0]（出力フォーマット選択）、アドレス0x03 [5:2]
ADV7180のピクセル・ポートを設定するモードは、
OF_SEL[3:0]で制御できます。詳細は表98を参照。
LLC2 信号は、LLC2 互換の広いバス（16 ビット）出力モード
に便利です。詳細は「OF_SEL[3:0]（出力フォーマット選択）、
アドレス0x03 [5:2]」を参照してください。データ・バス上の
LLC2信号とデータは同期しています。デフォルトで、
LLC1/LLC2 の立上がりエッジは Y データに一致しています。
データ・バス上にCデータがある場合、立下がりエッジが発生
します。クロックの極性、したがってクロック・エッジとY/C
の対応は、極性LLCピンを使って変更できます。
LLC1ピンのデフォルトのLLC周波数出力は約27MHzです。公
称データレート13.5MHz（0001, 0010）で動作するモードでは、
LLC1ピンのクロック周波数は高いほうのレート27MHzに維持
されます。LLC1ピンに公称の13.5MHzのクロックを出力させ
ることについては、「LLC_PAD_SEL[2:0]（LLC1出力選択）、
アドレス0x8F [6:4]」を参照してください。
LLC_PAD_SELが000（デフォルト値）のとき、LLC1ピンに
公称27MHz LLCを出力します。
LLC_PAD_SELが101のとき、LLC1ピンに公称13.5MHz LLC
を出力します。
表96.
ADV7180 LQFP-64：P15∼P0入出力ピンの対応
データ・ポート・ピンP[15:0]
15
フォーマットとモード
14
13
12
11
10
ビデオ出力、8ビット、4:2:2
YCrCb[7:0]出力
ビデオ出力、16ビット、4:2:2
Y[7:0]出力
表97.
9
8
7
6
5
4
3
2
1
0
CrCb[7:0]出力
ADV7180 LFCSP-40：P7∼P0入出力ピンの対応
データ・ポート・ピンP[7:0]
7
フォーマットとモード
6
5
4
ビデオ出力、8ビット、4:2:2
表98.
3
2
1
0
YCrCb[7:0]出力
ADV7180の標準画質ピクセル・ポート・モード
ADV7180 LQFP-64 P[15: 0]
OF_SEL[3:0]
フォーマット
P[15:8]
P[7: 0]
ADV7180 LFCSP-40
P[7: 0]
0000∼0001
予備
0010
16ビット＠LLC2 4:2:2
Y[7:0]
CrCb[7:0]
無効
0011（デフォルト値）
8ビット＠LLC1 4:2:2（デフォルト値）
YCrCb[7:0]
スリーステート
YCrCb[7:0]
0100∼1111
予備
予備、使用不可
予備、使用不可
― 72 ―
REV. B
ADV7180
GPO制御
ADV7180 LQFP-64には、4つの汎用出力（GPO）があります。
これらの出力は、ADV7180 LQFP-64のI2Cポート経由でシス
テムの他のデバイスを制御できます。
表99.
汎用出力の真理値表
GPO_Enable GPO[3:0] GPO3 GPO2 GPO1 GPO0
0
XXXX
Z
Z
Z
Z
1
0000
0
0
0
0
1
0001
0
0
0
1
1
0010
0
0
1
0
1
0011
0
0
1
1
1
0100
0
1
0
0
す。
1
0101
0
1
0
1
GPO[3:0]（汎用出力）、アドレス0x59 [3:0]
4つのGPOポートは、GPO[3:0]を使って個別に制御できます。
1
0110
0
1
1
0
1
0111
0
1
1
1
GPOピンをアクティブにするには、GPO_Enableを1に設定す
1
1000
1
0
0
0
る必要があります。
1
1001
1
0
0
1
GPO[0]
GPO[0]を0に設定すると、GPO0ピン（13番ピン）からロジッ
ク・レベル0が出力されます。
1
1010
1
0
1
0
1
1011
1
0
1
1
1
1100
1
1
0
0
GPO[0]を1に設定すると、GPO0ピンからロジック・レベル1が
1
1101
1
1
0
1
1
1110
1
1
1
0
1
1111
1
1
1
1
ADV7180 LFCSP-40には、GPOピンはありません。
GPOイネーブル（汎用出力イネーブル）アドレス0x59[4]
GPO_Enableを0に設定すると、4つのGPOピンがすべてスリー
ステートになります。
GPO_Enableを1に設定すると、4つのGPOピンがすべて駆動状
態になります。各GPOからの極性出力はGPO[3:0]で制御しま
出力されます。
GPO[1]
GPO[1]を0に設定すると、GPO1ピン（12番ピン）からロジッ
ク・レベル0が出力されます。
GPO[1]を1に設定すると、GPO1ピンからロジック・レベル1が
出力されます。
GPO[2]
GPO[2]を0に設定すると、GPO2ピン（56番ピン）からロジッ
ク・レベル0が出力されます。
GPO[2]を1に設定すると、GPO2ピンからロジック・レベル1が
出力されます。
GPO[3]
GPO[3]を0に設定すると、GPO3ピン（55番ピン）からロジッ
ク・レベル0が出力されます。
GPO[3]を1に設定すると、GPO3ピンからロジック・レベル1が
出力されます。
REV. B
― 73 ―
ADV7180
MPUポートの説明
ADV7180はバス上の標準スレーブ・デバイスとして機能しま
す。
__SDAピン上のデータは8ビット長で、7ビット・アドレスと
R/Wビットからなります。ADV7180は内部レジスタにアクセ
スできるように、249のサブアドレスを持っています。このた
め、先頭バイトをデバイス・アドレスとして、2 番目のバイト
をサブアドレスの先頭として解釈します。サブアドレスの自動
インクリメント機能により、サブアドレスの先頭からデータの
書込みまたは読出しが可能になっています。データ転送は常に
ストップ状態によって終了します。すべてのレジスタを更新す
ることなく、固有のサブアドレス・レジスタに1 つずつアクセ
スすることもできます。
ADV7180は、2線式（I2C互換）シリアル・インターフェース
をサポートしています。シリアル・データ（SDA）およびシリ
アル・クロック（SCLK）の2つの入力が、ADV7180とシステ
ムの I 2C マスター・コントローラとの間で情報を転送します。
各スレーブ・デバイスは、独自のアドレスで識別されます。
ADV7180のI2Cポートにより、デコーダのセットアップと設定
が可能になり、取り込んだVBIデータが読み出せるようになり
ます。 ADV7180 には、 ALSB ピンのロジック・レベルに応じ
て、読出しと書込みの両動作用に4 つのスレーブ・アドレスが
あります。表100に、これらの4つの固有のアドレスを示します。
ADV7180のALSBピンは、スレーブ・アドレスのビット1を制
御します。ALSBを変えることにより、同じスレーブ・アドレ
スでも競合することなく、 1 つのアプリケーション内で 2 つの
ADV7180を制御することができます。LSB（ビット0）は、読
出し動作または書込み動作を指定します。ロジック1 が読出し
動作に、ロジック0が書込み動作に対応します。
ストップ状態とスタート状態は、データ転送のどの段階でも検
出できます。通常の読出し動作と書込み動作でこれらの状態が
検出されると、直ちにアイドル状態になります。SCLKがハイ
レベルの間は、1ビットのスタート状態か、1ビットのストップ
状態、または1ビットのストップ状態プラス1ビットのスタート
状態のみ発行できます。無効なサブアドレスが発行されると、
ADV7180はアクノレッジを発行せず、アイドル状態に戻りま
す。
表100.
ADV7180のI2Cアドレス
__
ALSB
R/W
スレーブ・アドレス
0
1
0
1
0x40
0x41
0x42
0x43
自動インクリメント・モードで最高サブアドレスを超えると、
次の動作が生じます。
• 読出しモードでは、マスター・デバイスがノー・アクノ
レッジを発行するまで、引き続き最高サブアドレス・レジ
スタの値が出力されます。ノー・アクノレッジは読出しの
終了を意味します。ノー・アクノレッジの状態では、9番目
のパルスでSDAラインがローレベルになりません。
バス上のデバイスを制御するには、特定のプロトコルに従う必
要があります。まず、マスターがスタート状態を確立してデー
タ転送を開始します。スタート状態とは、SCLKがハイレベル
の間に、SDAがハイレベルからローレベルに遷移することです。
これは、アドレス／データ・ストリームが後ろに続くことを示
します。すべてのスレーブはスタート状態に応答し、次の
8
__
ビット（ 7 ビット・アドレス＋ R/W ビット）をシフトします。
各ビットは、MSBからLSBの順に転送されます。送信されたア
ドレスを認識したスレーブは、9 番目のクロック・パルスの間
に、データラインをローレベルにプルダウンして応答します。
これはアクノレッジ・ビットと呼ばれています。この時点で、
バス上の他のすべてのデバイスがバスから離脱し、アイドル状
態を維持します。アイドル状態では、デバイスはSDAラインと
SCLKラインを監視し、スタート状態と正しいアドレスの受信
__
を待ちます。R/Wビットによりデータの転送方向が指定されま
す。先頭バイトのLSB がロジック0 なら、マスターがスレーブ
に情報を書き込むことを意味します。先頭バイトの LSB がロ
ジック1 なら、マスターがスレーブから情報を読み出すことを
意味します。
• 書込みモードでは、無効バイトのデータがサブアドレス・
レジスタにロードされず、ADV7180からノー・アクノレッ
ジが発行されて、デバイスはアイドル状態に戻ります。
SDATA
S
1–7
8
9
スタート アドレス R/W
ACK
図48.
書込み
シーケンス
S
スレーブ・アドレス
A(S)
サブアドレス
A(S)
1–7
S
スレーブ・アドレス
A(S)
S＝スタート・ビット
P＝ストップ・ビット
9
1–7
ACK
9
P
ACK
ストップ
データ
A(S)
P
8
データ
バス・データの転送
データ
LSB = 0
読出し
シーケンス
8
サブアドレス
A(S)
LSB = 1
サブアドレス
A(S) S
図49.
A(S)
スレーブ・アドレス
A (S)＝スレーブからのアクノレッジ
A (M)＝マスターからのアクノレッジ
データ
A(M)
A (S)＝スレーブからのノー・アクノレッジ
A (M)＝マスターからのノー・アクノレッジ
データ
A(M) P
05700-045
SCLOCK
05700-044
0
0
1
1
読出しシーケンスと書込みシーケンス
― 74 ―
REV. B
ADV7180
レジスタのアクセス
MPUは、書込み専用のサブアドレス・レジスタを除く
ADV7180のすべてのレジスタに対して、書込みまたは読出し
を行うことができます。サブアドレス・レジスタは、次の読出
しまたは書込み動作でアクセスするレジスタを指定します。デ
バイスとのバス経由のすべての通信は、サブアドレス・レジス
タに対するアクセスで開始されます。それから、ターゲット・
アドレスに対して読出し／書込み動作が実行され、その後、バ
ス上でストップ・コマンドが実行されるまで次のアドレスにイ
ンクリメントされます。
レジスタの設定
以下に、各レジスタの設定について説明します。コミュニケー
ション・レジスタは8 ビット幅の書込み専用レジスタです。バ
ス上のデバイスにアクセスした後に、読出し／書込み動作が選
択されると、サブアドレスが設定されます。サブアドレス・レ
ジスタは、動作の対象となるレジスタを指定します。表101に、
コントロール・ポートに対するサブアドレス・レジスタの制御
の下で行われる動作の一覧を示します。
SUB_USR_EN、アドレス0x0E [5]
レジスタ・マップをレジスタの0x40で分割します。
ユーザ・マップ
レジスタ・セレクト（SR7∼SR0）
これらのビットで必要とされる開始アドレスを指定します。
I2Cシーケンサ
I2C シーケンサは、パラメータが8 ビットを超えたために、2 つ
以上のI2Cレジスタ（たとえば、HSB[11:0]）に分配される場合
に使用します。
このようなパラメータが2回以上のI2C書込み動作によって変更
されると、最初のI2Cが動作を終了してから最後のI2Cが動作を
完了するまでの間、パラメータは無効な値を保持します。つま
り、パラメータの先頭ビットはすでに新しい値を保持していま
すが、パラメータの残りのビットはまだ古い値を保持すること
になります。
この問題を避けるため、 I 2C シーケンサはパラメータのすでに
更新されたビットをローカル・メモリに保持しておき、最後の
レジスタ書込み動作が完了した後にパラメータの全ビットを同
時に更新します。
I2Cシーケンサの正しい動作は、次の条件に依存します。
• 問題のパラメータに対するすべてのI2Cレジスタは、アドレ
スの昇順に書込みを行う（たとえば、HSB[10:0]の場合、先
にアドレス0x34に書き込み、その後に0x35に書き込む）。
ユーザ・サブマップ
• そのシーケンスでの2回（または、それ以上）のI2C書込みの
間には、他のI2C動作が発生しない（たとえば、HSB[10:0]
の場合、先にアドレス0x34に書き込み、その直後に0x35に
2
共通のI Cスペース
アドレス0x00≧0x3F
アドレス0x0E ビット5＝0b
アドレス0x0E ビット5＝1b
I2Cスペース
アドレス0x40≧0xFF
I2Cスペース
アドレス0x40≧0x9C
通常のレジスタ・スペース
割込みおよびVDPレジスタ・スペース
図50.
REV. B
05700-050
書き込む）。
レジスタのアクセス―ユーザ・マップとユーザ・サブ
マップ
― 75 ―
ADV7180
I2Cレジスタ・マップ
表101. メイン・レジスタ・マップの詳細
アドレス
10進
16進
レジスタ名
RW
7
6
5
4
3
2
1
0
リセット値
0
00
Input Control
RW
VID_SEL[3]
VID_SEL[2]
VID_SEL[1]
VID_SEL[0]
INSEL[3]
INSEL[2]
INSEL[1]
INSEL[0]
00000000
1
01
Video Selection
RW
ENHSPLL
BETACAM
3
03
Output Control
RW
VBI_EN
TOD
OF_SEL[3]
4
04
Extended Output Control
RW
BT.656-4
5
05
Reserved
6
06
Reserved
7
07
Autodetect Enable
RW
AD_SEC525_EN AD_SECAM_EN AD_N443_EN AD_P60_EN
AD_PALN_EN AD_PALM_EN AD_NTSC_EN AD_PAL_EN
01111111
7F
8
08
Contrast
RW
CON[7]
CON[6]
CON[5]
CON[4]
CON[3]
CON[2]
CON[1]
CON[0]
10000000
80
00
ENVSPROC
OF_SEL[2]
OF_SEL[1]
OF_SEL[0]
TIM_OE
BL_C_VBI
EN_SFL_PIN
（16進）
00
11001000
C8
SD_DUP_AV
00001100
0C
RANGE
01xx0101
45
9
09
Reserved
10
0A
Brightness
RW
BRI[7]
BRI[6]
BRI[5]
BRI[4]
BRI[3]
BRI[2]
BRI[1]
BRI[0]
00000000
11
0B
Hue
RW
HUE[7]
HUE[6]
HUE[5]
HUE[4]
HUE[3]
HUE[2]
HUE[1]
HUE[0]
00000000
00
12
0C
Default Value Y
RW
DEF_Y[5]
DEF_Y[4]
DEF_Y[3]
DEF_Y[2]
DEF_Y[1]
DEF_Y[0]
DEF_VAL
AUTO_EN
DEF_VAL_EN 00110110
36
13
0D
Default Value C
RW
DEF_C[7]
DEF_C[6]
DEF_C[5]
DEF_C[4]
DEF_C[3]
DEF_C[2]
DEF_C[1]
DEF_C[0]
01111100
7C
14
0E
ADI Control 1
00000000
00
15
0F
Power Management
RW
RESET
16
10
Status 1
R
COL_KILL
AD_RESULT[2] AD_RESULT[1] AD_RESULT[0] FOLLOW_PW FSC_LOCK
LOST_LOCK
IN_LOCK
17
11
IDENT
R
IDENT[7]
IDENT[6]
IDENT[1]
IDENT[0]
00011011
1B
18
12
Status 2
R
MVCS T3
MVCS DET
−
−
19
13
Status 3
R
GEMD
INST_HLOCK −
−
20
14
Analog Clamp Control
RW
21
15
Digital Clamp Control
RW
22
16
Reserved
23
17
Shaping Filter Control 1
RW
CSFM[2]
24
18
Shaping Filter Control 2
RW
WYSFMOVR
25
19
Comb Filter Control
RW
29
1D
ADI Control 2
RW
TRI_LLC
EN28XTAL
39
27
Pixel Delay Control
RW
SWPC
AUTO_PDC_EN CTA[2]
SUB_USR_EN
PWRDWN
PDBP
IDENT[5]
IDENT[4]
IDENT[3]
FSC NSTD
LL NSTD
MV AGC DET MV PS DET
PAL_SW_LOCK INTERLACED STD FLD LEN FREE_RUN_ACT CVBS
IDENT[2]
SD_OP_50Hz
CCLEN
DCT[1]
DCT[0]
CSFM[1]
CSFM[0]
43
2B
Misc Gain Control
RW
CKE
44
2C
AGC Mode Control
RW
LAGC[2]
45
2D
Chroma Gain Control 1
W
CAGT[1]
CAGT[0]
46
2E
Chroma Gain Control 2
W
CMG[7]
CMG[6]
47
2F
Luma Gain Control 1
W
LAGT[1]
LAGT[0]
48
30
Luma Gain Control 2
W
LMG.7
LMG[6]
49
31
VSYNC Field Control 1
RW
50
32
VSYNC Field Control 2
RW
VSBHO
51
33
VSYNC Field Control 3
RW
VSEHO
52
34
HSYNC Position Control 1 RW
53
35
HSYNC Position Control 2 RW
00000000
00
−
−
00010010
12
0000xxxx
00
YSFM[4]
YSFM[3]
YSFM[2]
YSFM[1]
YSFM[0]
00000001
01
WYSFM[4]
WYSFM[3]
WYSFM[2]
WYSFM[1]
WYSFM[0]
10010011
93
NSFSEL[1]
NSFSEL[0]
PSFSEL[1]
PSFSEL[0]
11110001
F1
CTA[1]
LAGC[1]
LAGC[0]
CMG[5]
CMG[4]
CTA[0]
01000xxx
40
01011000
58
LTA[1]
LTA[0]
PW_UPD
11100001
E1
CAGC[1]
CAGC[0]
10101110
AE
CMG[11]
CMG[10]
CMG[9]
CMG[8]
11110100
F4
CMG[3]
CMG[2]
CMG[1]
CMG[0]
00000000
00
LMG[11]
LMG[10]
LMG[9]
LMG[8]
1111xxxx
F0
LMG[4]
LMG[3]
LMG[2]
LMG[1]
LMG[0]
xxxxxxxx
00
NEWAVMODE
HVSTIM
00010010
12
VSBHE
01000001
41
VSEHE
10000100
84
LMG[5]
HSB[10]
HSB[9]
HSB[8]
HSB.7
HSB[6]
HSB[5]
HSB[4]
HSE[6]
HSE[5]
HSE[4]
HSE[10]
HSE[9]
HSE[8]
00000000
00
HSB[3]
HSB[2]
HSB[1]
HSB[0]
00000010
02
HSE[3]
HSE[2]
HSE[1]
54
36
HSYNC Position Control 3 RW
HSE.7
55
37
Polarity
RW
PHS
56
38
NTSC Comb Control
RW
CTAPSN[1]
CTAPSN[0]
CCMN[2]
CCMN[1]
CCMN[0]
YCMN[2]
57
39
PAL Comb Control
RW
CTAPSP[1]
CTAPSP[0]
CCMP[2]
CCMP[1]
CCMP[0]
YCMP[2]
58
3A
ADC Control
RW
MUX_0_PD
MUX_1_PD
61
3D
Manual Window Control
RW
CKILLTHR[2] CKILLTHR[1] CKILLTHR[0]
01110010
B2
65
41
Resample Control
RW
SFL_INV
00000001
01
72
48
Gemstar Control 1
RW
GDECEL[15]
GDECEL[14]
GDECEL[13]
GDECEL[12]
GDECEL[11]
GDECEL[10]
GDECEL[9]
GDECEL[8]
00000000
00
73
49
Gemstar Control 2
RW
GDECEL[7]
GDECEL[6]
GDECEL[5]
GDECEL[4]
GDECEL[3]
GDECEL[2]
GDECEL[1]
GDECEL[0]
00000000
00
74
4A
Gemstar Control 3
RW
GDECOL[15]
GDECOL[14]
GDECOL[13]
GDECOL[12]
GDECOL[11]
GDECOL[10]
GDECOL[9]
GDECOL[8]
00000000
00
75
4B
Gemstar Control 4
RW
GDECOL[7]
GDECOL[6]
GDECOL[5]
GDECOL[4]
GDECOL[3]
GDECOL[2]
GDECOL[1]
GDECOL[0]
00000000
00
76
4C
Gemstar Control 5
RW
GDECAD
xxxx0000
00
77
4D
CTI DNR Control 1
RW
78
4E
CTI DNR Control 2
RW
CTI_C_TH[7]
CTI_C_TH[6]
CTI_C_TH[5]
80
50
CTI DNR Control 4
RW
DNR_TH[7]
DNR_TH[6]
81
51
Lock Count
RW
FSCLE
SRLS
88
58
VS/FIELD Pin Control1
RW
89
59
General-Purpose O/P2
RW
143
8F
Free-Run Line Length 1
W
144
90
VBI INFO
R
153
99
CCAP 1
R
PVS
HSE[0]
00000000
00
PCLK
00000001
01
YCMN[1]
YCMN[0]
10000000
80
YCMP[1]
YCMP[0]
11000000
C0
MUX_2_PD
MUX PDN
Override
00010000
10
PF
DNR_EN
CTI_AB.1
CTI_AB.0
CTI_AB_EN
CTI_EN
11101111
EF
CTI_C_TH[4]
CTI_C_TH[3]
CTI_C_TH[2]
CTI_C_TH[1]
CTI_C_TH[0]
00001000
08
DNR_TH[5]
DNR_TH[4]
DNR_TH[3]
DNR_TH[2]
DNR_TH[1]
DNR_TH[0]
00001000
08
COL[2]
COL[1]
COL[0]
CIL[2]
CIL[1]
CIL[0]
00100100
24
VS/FIELD
00000000
00
GPO[0]
00000000
00
00000000
00
−
−
ADC sampling
control
GPO_Enable
LLC_PAD_
SEL_MAN
LLC_PAD_
SEL[1]
LLC_PAD_
SEL[0]
CCAP1[6]
CCAP1[5]
CCAP1[4]
GPO[3]
GPO[2]
GPO[1]
CCAPD
CCAP1[7]
― 76 ―
CCAP1[3]
CCAP1[2]
CCAP1[1]
CCAP1[0]
REV. B
ADV7180
アドレス
1
2
10進
16進
レジスタ名
RW
7
6
5
4
3
2
1
0
リセット値
154
9A
CCAP 2
R
CCAP2[7]
CCAP2[6]
CCAP2[5]
CCAP2[4]
CCAP2[3]
CCAP2[2]
CCAP2[1]
CCAP2[0]
−
−
155
9B
Letterbox 1
R
LB_LCT[7]
LB_LCT[6]
LB_LCT[5]
LB_LCT[4]
LB_LCT[3]
LB_LCT[2]
LB_LCT[1]
LB_LCT[0]
−
−
156
9C
Letterbox 2
R
LB_LCM[7]
LB_LCM[6]
LB_LCM[5]
LB_LCM[4]
LB_LCM[3]
LB_LCM[2]
LB_LCM[1]
LB_LCM[0]
−
−
157
9D
Letterbox 3
R
LB_LCB[7]
LB_LCB[6]
LB_LCB[5]
LB_LCB[4]
LB_LCB[3]
LB_LCB[2]
LB_LCB[1]
LB_LCB[0]
−
−
178
B2
CRC
W
195
C3
ADC Switch 1
RW
MUX1[3]
MAN_MUX_EN
CRC_ENABLE
MUX1[2]
MUX1[1]
196
C4
ADC Switch 2
RW
220
DC
Letterbox Control 1
RW
221
DD
Letterbox Control 2
RW
222
DE
ST Noise Readback 1
R
223
DF
ST Noise Readback 2
R
ST_NOISE[7]
ST_NOISE.6
ST_NOISE[5]
224
E0
Reserved
LB_SL[3]
LB_SL.2
LB_SL[1]
MUX0[2]
MUX0[1]
MUX0[0]
（16進）
00011100
1C
xxxxxxxx
00
MUX1[0]
MUX0[3]
MUX2[3]
MUX2[2]
MUX2[1]
MUX2[0]
0xxxxxxx
00
LB_TH[4]
LB_TH[3]
LB_TH[2]
LB_TH[1]
LB_TH[0]
10101100
AC
LB_SL[0]
LB_EL[3]
LB_EL[2]
LB_EL[1]
LB_EL[0]
01001100
4C
ST_NOISE_VLD ST_NOISE[10] ST_NOISE[9]
ST_NOISE[8]
−
−
ST_NOISE[4]
ST_NOISE[3]
ST_NOISE[2]
ST_NOISE[1]
ST_NOISE[0]
−
−
225
E1
SD Offset Cb
RW
SD_OFF_CB[7]
SD_OFF_CB[6]
SD_OFF_CB[5]
SD_OFF_CB[4]
SD_OFF_CB[3]
SD_OFF_CB[2]
SD_OFF_CB[1]
SD_OFF_CB[0]
10000000
80
226
E2
SD Offset Cr
RW
SD_OFF_CR[7]
SD_OFF_CR[6]
SD_OFF_CR[5]
SD_OFF_CR[4]
SD_OFF_CR[3]
SD_OFF_CR[2]
SD_OFF_CR[1]
SD_OFF_CR[0]
10000000
80
227
E3
SD Saturation Cb
RW
SD_SAT_CB[7]
SD_SAT_CB[6]
SD_SAT_CB[5]
SD_SAT_CB[4]
SD_SAT_CB[3]
SD_SAT_CB[2]
SD_SAT_CB[1]
SD_SAT_CB[0]
10000000
80
228
E4
SD Saturation Cr
RW
SD_SAT_CR[7]
SD_SAT_CR[6]
SD_SAT_CR[5]
SD_SAT_CR[4]
SD_SAT_CR[3]
SD_SAT_CR[2]
SD_SAT_CR[1]
SD_SAT_CR[0]
10000000
80
229
E5
NTSC V Bit Begin
RW
NVBEGDELO NVBEGDELE NVBEGSIGN
NVBEG[4]
NVBEG[3]
NVBEG[2]
NVBEG[1]
NVBEG[0]
00100101
25
230
E6
NTSC V Bit End
RW
NVENDDELO NVENDDELE NVENDSIGN
NVEND[4]
NVEND[3]
NVEND[2]
NVEND[1]
NVEND[0]
00000100
04
231
E7
NTSC F Bit Toggle
RW
NFTOGDELO NFTOGDELE
NFTOGSIGN
NFTOG[4]
NFTOG[3]
NFTOG[2]
NFTOG[1]
NFTOG[0]
01100011
63
232
E8
PAL V Bit Begin
RW
PVBEGDELO
PVBEGDELE
PVBEGSIGN
PVBEG[4]
PVBEG[3]
PVBEG[2]
PVBEG[1]
PVBEG[0]
01100101
65
233
E9
PAL V Bit End
RW
PVENDDELO PVENDDELE
PVENDSIGN
PVEND[4]
PVEND[3]
PVEND[2]
PVEND[1]
PVEND[0]
00010100
14
234
EA
PAL F Bit Toggle
RW
PFTOGDELO
PFTOGSIGN
PFTOG[4]
PFTOG[3]
PFTOG[2]
PFTOG[1]
PFTOG[0]
01100011
63
235
EB
Vblank Control 1
RW
NVBIOLCM[1] NVBIOLCM[0] NVBIELCM[1] NVBIELCM[0] PVBIOLCM.1
PVBIOLCM.0
PVBIELCM.1
PVBIELCM.0
01010101
55
236
EC
Vblank Control 2
RW
NVBIOCCM[1] NVBIOCCM[0] NVBIECCM[1] NVBIECCM[0] PVBIOCCM.1
PVBIOCCM.0
PVBIECCM.1
PVBIECCM.0
01010101
55
243
F3
AFE_CONTROL 1
RW
AA_FILT_EN[2] AA_FILT_EN[1] AA_FILT_EN[0] 00000000
00
244
F4
Drive Strength
RW
248
F8
IF Comp Control
RW
249
F9
VS Mode Control
RW
251
FB
Peaking Control
RW
PEAKING_
GAIN[7]
PEAKING_
GAIN[6]
PEAKING_
GAIN[5]
252
FC
Coring Threshold
RW
DNR_TH2[7]
DNR_TH2[6]
DNR_TH2[5]
PFTOGDELE
AA_FILT_
MAN_OVR
DR_STR[1]
DR_STR[0]
DR_STR_C[1] DR_STR_C[0] DR_STR_S[1]
DR_STR_S[0]
xx010101
15
IFFILTSEL[2]
IFFILTSEL[1]
IFFILTSEL[0]
00000000
00
VS_COAST_
MODE[1]
VS_COAST_
MODE[0]
EXTEND_VS_ EXTEND_VS_ 00000011
MIN_FREQ
MAX_FREQ
03
PEAKING_
GAIN[4]
PEAKING_
GAIN[3]
PEAKING_
GAIN[2]
PEAKING_
GAIN[1]
PEAKING_
GAIN[0]
01000000
40
DNR_TH2[4]
DNR_TH2[3]
DNR_TH2[2]
DNR_TH2[1]
DNR_TH2[0]
00000100
04
VSまたはフィールドは1本のピン（37番ピン）で共用されるので、これはADV7180 BCPZ（40ピン）専用の機能です。
これはADV7180 BSTZ（64番ピン）専用の機能です。
REV. B
― 77 ―
ADV7180
表102. 割込みシステム・レジスタ・マップの詳細1
アドレス
10進
16進
レジスタ名
RW
7
64
40
Interrupt Config. 1
RW
INTRQ_DUR_ INTRQ_DUR_ MV_INTRQ_
SEL[1]
SEL[0]
SEL[1]
6
5
4
3
MV_INTRQ_
SEL[0]
2
1
0
リセット値
MPU_STIM_
INTRQ
INTRQ_OP_
SEL[1]
INTRQ_OP_
SEL[0]
0001x000
10
−
−
66
42
Interrupt Status 1
R
MV_PS_CS_Q
SD_FR_CHNG_Q
SD_UNLOCK_Q SD_LOCK_Q
67
43
Interrupt Clear 1
W
MV_PS_CS_
CLR
SD_FR_CHNG_
CLR
SD_UNLOCK_
CLR
68
44
Interrupt
Mask 1
RW
MV_PS_CS_
MSKB
SD_FR_CHNG_
MSKB
SD_UNLOCK_ SD_LOCK_
MSKB
MSKB
69
45
Raw
Status 1
R
MPU_STIM_INTR
Q
EVEN_FIELD
70
46
Interrupt
Status 2
R
MPU_STIM_
INTRQ_Q
SD_FIELD_
CHNGD_Q
71
47
Interrupt Clear 2
W
MPU_STIM_
INTRQ_CLR
72
48
Interrupt
Mask 2
RW
MPU_STIM_
INTRQ_MSKB
73
49
Raw
Status 2
R
74
4A
Interrupt
Status 3
R
PAL_SW_LK_ SCM_LOCK_
CHNG_Q
CHNG_Q
SD_AD_
CHNG_Q
75
4B
Interrupt Clear 3
W
PAL_SW_LK_ SCM_LOCK_
CHNG_CLR
CHNG_CLR
SD_AD_CHNG_ SD_H_LOCK_ SD_V_LOCK_ SD_OP_CHNG_ xx000000
CLR
CHNG_CLR
CHNG_CLR
CLR
76
4C
Interrupt
Mask 3
RW
PAL_SW_LK_ SCM_LOCK_CHN SD_AD_CHNG_ SD_H_LOCK_
CHNG_MSKB G_MSKB
MSKB
CHNG_MSKB
78
4E
Interrupt
Status 4
R
VDP_VITC_Q
VDP_GS_VPS_
PDC_UTC_
CHNG_Q
79
4F
Interrupt Clear 4
W
VDP_VITC_
CLR
80
50
Interrupt Mask 4
RW
VDP_VITC_
MSKB
96
60
VDP_Config_1
RW
97
61
VDP_Config_2
RW
98
62
VDP_ADF_
Config_1
RW
ADF_ENABLE ADF_MODE[1] ADF_MODE[0] ADF_DID[4]
99
63
VDP_ADF_
Config_2
RW
DUPLICATE_
ADF
100
64
VDP_LINE_00E
RW
MAN_LINE_
PGM
101
65
VDP_LINE_00F
RW
VBI_DATA_
P6_N23[3]
VBI_DATA_
P6_N23[2]
VBI_DATA_
P6_N23[1]
102
66
VDP_LINE_010
RW
VBI_DATA_
P7_N24[3]
VBI_DATA_
P7_N24[2]
103
67
VDP_LINE_011
RW
VBI_DATA_
P8_N25[3]
104
68
VDP_LINE_012
RW
105
69
VDP_LINE_013
106
6A
107
SD_LOCK_CLR x0000000
（16進）
00
x0000000
00
CCAPD
−
−
GEMD_Q
CCAPD_Q
−
−
SD_FIELD_
CHNGD_CLR
GEMD_CLR
CCAPD_CLR
0xx00000
00
SD_FIELD_
CHNGD_MSKB
GEMD_MSKB CCAPD_MSKB 0xx00000
00
SD_V_LOCK
−
−
−
−
SCM_LOCK
SD_H_LOCK
SD_OP_50Hz
SD_H_LOCK_ SD_V_LOCK_ SD_OP_
CHNG_Q
CHNG_Q
CHNG_Q
SD_OP_CHNG_ xx000000
MSKB
00
VDP_CGMS_
WSS_CHNGD_Q
VDP_CCAPD_Q −
−
VDP_GS_VPS_
PDC_UTC_
CHNG_CLR
VDP_CGMS_
WSS_CHNGD_
CLR
VDP_CCAPD_
CLR
00x0x0x0
00
VDP_GS_VPS_
PDC_UTC_
CHNG_MSKB
VDP_CGMS_
WSS_CHNGD_
MSKB
VDP_CCAPD_
MSKB
00x0x0x0
00
VDP_TTXT_
VDP_TTXT_
10001000
TYPE_MAN[1] TYPE_MAN[0]
88
0001xx00
10
00010101
15
ADF_SDID[5] ADF_SDID[4] ADF_SDID[3] ADF_SDID[2] ADF_SDID[1] ADF_SDID[0] 0x101010
2A
WST_PKT_
DECODE_
DISABLE
VDP_TTXT_
TYPE_MAN_
ENABLE
SD_V_LOCK_
CHNG_MSKB
00
AUTO_DETECT_G
S_TYPE
ADF_DID[3]
ADF_DID[2]
ADF_DID[1]
ADF_DID[0]
VBI_DATA_
P318[3]
VBI_DATA_
P318[2]
VBI_DATA_
P318[1]
VBI_DATA_
P318[0]
0xxx0000
00
VBI_DATA_
P6_N23[0]
VBI_DATA_
P319_N286[3]
VBI_DATA_
P319_N286[2]
VBI_DATA_
P319_N286[1]
VBI_DATA_
P319_N286[0]
00000000
00
VBI_DATA_
P7_N24[1]
VBI_DATA_
P7_N24[0]
VBI_DATA_
P320_N287[3]
VBI_DATA_
P320_N287[2]
VBI_DATA_
P320_N287[1]
VBI_DATA_
P320_N287[0]
00000000
00
VBI_DATA_
P8_N25[2]
VBI_DATA_
P8_N25[1]
VBI_DATA_
P8_N25[0]
VBI_DATA_
P321_N288[3]
VBI_DATA_
P321_N288[2]
VBI_DATA_
P321_N288[1]
VBI_DATA_
P321_N288[0]
00000000
00
VBI_DATA_
P9[3]
VBI_DATA_
P9[2]
VBI_DATA_
P9[1]
VBI_DATA_
P9[0]
VBI_DATA_
P322[3]
VBI_DATA_
P322[2]
VBI_DATA_
P322[1]
VBI_DATA_
P322[0]
00000000
00
RW
VBI_DATA_
P10[3]
VBI_DATA_
P10[2]
VBI_DATA_
P10.1
VBI_DATA_
P10[0]
VBI_DATA_
P323[3]
VBI_DATA_
P323[2]
VBI_DATA_
P323[1]
VBI_DATA_
P323[0]
00000000
00
VDP_LINE_014
RW
VBI_DATA_
P11[3]
VBI_DATA_
P11[2]
VBI_DATA_
P11[1]
VBI_DATA_
P11[0]
VBI_DATA_
P324_N272[3]
VBI_DATA_
P324_N272[2]
VBI_DATA_
P324_N272[1]
VBI_DATA_
P324_N272[0]
00000000
00
6B
VDP_LINE_015
RW
VBI_DATA_
P12_N10[3]
VBI_DATA_
P12_N10[2]
VBI_DATA_
P12_N10[1]
VBI_DATA_
P12_N10[0]
VBI_DATA_
P325_N273[3]
VBI_DATA_
P325_N273[2]
VBI_DATA_
P325_N273[1]
VBI_DATA_
P325_N273[0]
00000000
00
108
6C
VDP_LINE_016
RW
VBI_DATA_
P13_N11[3]
VBI_DATA_
P13_N11[2]
VBI_DATA_
P13_N11[1]
VBI_DATA_
P13_N11[0]
VBI_DATA_
P326_N274[3]
VBI_DATA_
P326_N274[2]
VBI_DATA_
P326_N274[1]
VBI_DATA_
P326_N274[0]
00000000
00
109
6D
VDP_LINE_017
RW
VBI_DATA_
P14_N12[3]
VBI_DATA_
P14_N12[2]
VBI_DATA_
P14_N12[1]
VBI_DATA_
P14_N12[0]
VBI_DATA_
P327_N275[3]
VBI_DATA_
P327_N275[2]
VBI_DATA_
P327_N275[1]
VBI_DATA_
P327_N275[0]
00000000
00
110
6E
VDP_LINE_018
RW
VBI_DATA_
P15_N13[3]
VBI_DATA_
P15_N13[2]
VBI_DATA_
P15_N13[1]
VBI_DATA_
P15_N13[0]
VBI_DATA_
P328_N276[3]
VBI_DATA_
P328_N276[2]
VBI_DATA_
P328_N276[1]
VBI_DATA_
P328_N276[0]
00000000
00
111
6F
VDP_LINE_019
RW
VBI_DATA_
P16_N14[3]
VBI_DATA_
P16_N14[2]
VBI_DATA_
P16_N14[1]
VBI_DATA_
P16_N14[0]
VBI_DATA_
P329_N277[3]
VBI_DATA_
P329_N277[2]
VBI_DATA_
P329_N277[1]
VBI_DATA_
P329_N277[0]
00000000
00
112
70
VDP_LINE_01A
RW
VBI_DATA_
P17_N15[3]
VBI_DATA_
P17_N15[2]
VBI_DATA_
P17_N15[1]
VBI_DATA_
P17_N15[0]
VBI_DATA_
P330_N278[3]
VBI_DATA_
P330_N278[2]
VBI_DATA_
P330_N278[1]
VBI_DATA_
P330_N278[0]
00000000
00
113
71
VDP_LINE_01B
RW
VBI_DATA_
P18_N16[3]
VBI_DATA_
P18_N16[2]
VBI_DATA_
P18_N16[1]
VBI_DATA_
P18_N16[0]
VBI_DATA_
P331_N279[3]
VBI_DATA_
P331_N279[2]
VBI_DATA_
P331_N279[1]
VBI_DATA_
P331_N279[0]
00000000
00
114
72
VDP_LINE_01C
RW
VBI_DATA_
P19_N17[3]
VBI_DATA_
P19_N17[2]
VBI_DATA_
P19_N17[1]
VBI_DATA_
P19_N17[0]
VBI_DATA_
P332_N280[3]
VBI_DATA_
P332_N280[2]
VBI_DATA_
P332_N280[1]
VBI_DATA_
P332_N280[0]
00000000
00
115
73
VDP_LINE_01D
RW
VBI_DATA_
P20_N18[3]
VBI_DATA_
P20_N18[2]
VBI_DATA_
P20_N18[1]
VBI_DATA_
P20_N18[0]
VBI_DATA_
P333_N281[3]
VBI_DATA_
P333_N281[2]
VBI_DATA_
P333_N281[1]
VBI_DATA_
P333_N281[0]
00000000
00
116
74
VDP_LINE_01E
RW
VBI_DATA_
P21_N19[3]
VBI_DATA_
P21_N19[2]
VBI_DATA_
P21_N19[1]
VBI_DATA_
P21_N19[0]
VBI_DATA_
P334_N282[3]
VBI_DATA_
P334_N282[2]
VBI_DATA_
P334_N282[1]
VBI_DATA_
P334_N282[0]
00000000
00
117
75
VDP_LINE_01F
RW
VBI_DATA_
P22_N20[3]
VBI_DATA_
P22_N20[2]
VBI_DATA_
P22_N20[1]
VBI_DATA_
P22_N20[0]
VBI_DATA_
P335_N283[3]
VBI_DATA_
P335_N283[2]
VBI_DATA_
P335_N283[1]
VBI_DATA_
P335_N283[0]
00000000
00
― 78 ―
REV. B
ADV7180
アドレス
1
10進
16進
レジスタ名
RW
7
6
5
4
3
2
1
0
リセット値
118
76
VDP_LINE_020
RW
VBI_DATA_
P23_N21[3]
VBI_DATA_
P23_N21[2]
VBI_DATA_
P23_N21[1]
VBI_DATA_
P23_N21[0]
VBI_DATA_
P336_N284[3]
VBI_DATA_
P336_N284[2]
VBI_DATA_
P336_N284[1]
VBI_DATA_
P336_N284[0]
00000000
00
119
77
VDP_LINE_021
RW
VBI_DATA_
P24_N22[3]
VBI_DATA_
P24_N22[2]
VBI_DATA_
P24_N22[1]
VBI_DATA_
P24_N22[0]
VBI_DATA_
P337_N285[3]
VBI_DATA_
P337_N285[2]
VBI_DATA_
P337_N285[1]
VBI_DATA_
P337_N285[0]
00000000
00
120
78
VDP_STATUS_
CLEAR
W
CC_CLEAR
00000000
00
120
78
VDP_STATUS
R
TTXT_AVL
VITC_AVL
121
79
VDP_CCAP_
DATA_0
R
CCAP_
BYTE_1[7]
122
7A
VDP_CCAP_
DATA_1
R
CCAP_
BYTE_2[7]
125
7D
VDP_CGMS_
WSS_DATA_0
126
7E
127
VITC_CLEAR
（16進）
GS_PDC_VPS_
UTC_CLEAR
CGMS_WSS_
CLEAR
GS_DATA_
TYPE
GS_PDC_VPS_
UTC_AVL
CGMS_WSS_
AVL
CC_EVEN_
FIELD
CC_AVL
−
−
CCAP_
BYTE_1[6]
CCAP_
BYTE_1[5]
CCAP_
BYTE_1[4]
CCAP_
BYTE_1[3]
CCAP_
BYTE_1[2]
CCAP_
BYTE_1[1]
CCAP_
BYTE_1[0]
−
−
CCAP_
BYTE_2[6]
CCAP_
BYTE_2[5]
CCAP_
BYTE_2[4]
CCAP_
BYTE_2[3]
CCAP_
BYTE_2[2]
CCAP_
BYTE_2[1]
CCAP_
BYTE_2[0]
−
−
R
CGMS_CRC[5] CGMS_CRC[4] CGMS_CRC[3] CGMS_CRC[2] −
−
VDP_CGMS_
WSS_DATA_1
R
CGMS_CRC[1] CGMS_CRC[0] CGMS_WSS[13] CGMS_WSS[12] CGMS_WSS[11] CGMS_WSS[10] CGMS_WSS[9] CGMS_WSS[8] −
−
7F
VDP_CGMS_
WSS_ DATA_2
R
CGMS_WSS[7] CGMS_WSS[6] CGMS_WSS[5] CGMS_WSS[4] CGMS_WSS[3] CGMS_WSS[2] CGMS_WSS[1] CGMS_WSS[0] −
−
132
84
VDP_GS_VPS_
PDC_UTC_0
R
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
−
UTC_BYTE_0[7] UTC_BYTE_0[6] UTC_BYTE_0[5] UTC_BYTE_0[4] UTC_BYTE_0[3] UTC_BYTE_0[2] UTC_BYTE_0[1] UTC_BYTE_0[0]
−
133
85
VDP_GS_VPS_
PDC_UTC_1
R
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
−
UTC_BYTE_1[7] UTC_BYTE_1[6] UTC_BYTE_1[5] UTC_BYTE_1[4] UTC_BYTE_1[3] UTC_BYTE_1[2] UTC_BYTE_1[1] UTC_BYTE_1[0]
−
134
86
VDP_GS_VPS_
PDC_UTC_2
R
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
−
UTC_BYTE_2[7] UTC_BYTE_2[6] UTC_BYTE_2[5] UTC_BYTE_2[4] UTC_BYTE_2[3] UTC_BYTE_2[2] UTC_BYTE_2[1] UTC_BYTE_2[0]
−
135
87
VDP_GS_VPS_
PDC_UTC_3
R
GS_VPS_PDC_
GS_VPS_PDC_
UTC_BYTE_3[7] UTC_BYTE_3.6
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
GS_VPS_PDC_
−
UTC_BYTE_3[3] UTC_BYTE_3[2] UTC_BYTE_3[1] UTC_BYTE_3[0]
−
136
88
VDP_VPS_
PDC_UTC_4
R
VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ −
BYTE_4[7]
BYTE_4[6]
BYTE_4[5]
BYTE_4[4]
BYTE_4[3]
BYTE_4[2]
BYTE_4[1]
BYTE_4[0]
−
137
89
VDP_VPS_
PDC_UTC_5
R
VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ −
BYTE_5[7]
BYTE_5[6]
BYTE_5[5]
BYTE_5[4]
BYTE_5[3]
BYTE_5[2]
BYTE_5[1]
BYTE_5[0]
−
138
8A
VDP_VPS_
PDC_UTC_6
R
VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ −
BYTE_6[7]
BYTE_6[6]
BYTE_6[5]
BYTE_6[4]
BYTE_6[3]
BYTE_6[2]
BYTE_6[1]
BYTE_6[0]
−
139
8B
VDP_VPS_PDC_
UTC_7
R
VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ −
BYTE_7[7]
BYTE_7[6]
BYTE_7[5]
BYTE_7[4]
BYTE_7[3]
BYTE_7[2]
BYTE_7[1]
BYTE_7[0]
−
140
8C
VDP_VPS_PDC_
UTC_8
R
VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ −
BYTE_8[7]
BYTE_8[6]
BYTE_8[5]
BYTE_8[4]
BYTE_8[3]
BYTE_8[2]
BYTE_8[1]
BYTE_8[0]
−
141
8D
VDP_VPS_PDC_
UTC_9
R
VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ −
BYTE_9[7]
BYTE_9[6]
BYTE_9[5]
BYTE_9[4]
BYTE_9[3]
BYTE_9[2]
BYTE_9[1]
BYTE_9[0]
−
142
8E
VDP_VPS_PDC_
UTC_10
R
VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ −
BYTE_10[7]
BYTE_10[6]
BYTE_10[5]
BYTE_10[4]
BYTE_10[3]
BYTE_10[2]
BYTE_10[1]
BYTE_10[0]
−
143
8F
VDP_VPS_PDC_
UTC_11
R
VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ −
BYTE_11[7]
BYTE_11[6]
BYTE_11[5]
BYTE_11[4]
BYTE_11[3]
BYTE_11[2]
BYTE_11[1]
BYTE_11[0]
−
144
90
VDP_VPS_PDC_
UTC_12
R
VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ VPS_PDC_UTC_ −
BYTE_12[7]
BYTE_12[6]
BYTE_12[5]
BYTE_12[4]
BYTE_12[3]
BYTE_12[2]
BYTE_12[1]
BYTE_12[0]
−
146
92
VDP_VITC_DATA_0
R
VITC_DATA_0[7] VITC_DATA_0[6] VITC_DATA_0[5] VITC_DATA_0[4] VITC_DATA_0[3] VITC_DATA_0[2] VITC_DATA_0[1] VITC_DATA_0[0] −
−
147
93
VDP_VITC_DATA_1
R
VITC_DATA_1[7] VITC_DATA_1[6] VITC_DATA_1[5] VITC_DATA_1[4] VITC_DATA_1[3] VITC_DATA_1[2] VITC_DATA_1[1] VITC_DATA_1[0] −
−
148
94
VDP_VITC_DATA_2
R
VITC_DATA_2[7] VITC_DATA_2[6] VITC_DATA_2[5] VITC_DATA_2[4] VITC_DATA_2[3] VITC_DATA_2[2] VITC_DATA_2[1] VITC_DATA_2[0] −
−
149
95
VDP_VITC_DATA_3
R
VITC_DATA_3[7] VITC_DATA_3[6] VITC_DATA_3[5] VITC_DATA_3[4] VITC_DATA_3[3] VITC_DATA_3[2] VITC_DATA_3[1] VITC_DATA_3[0] −
−
150
96
VDP_VITC_DATA_4
R
VITC_DATA_4[7] VITC_DATA_4[6] VITC_DATA_4[5] VITC_DATA_4[4] VITC_DATA_4[3] VITC_DATA_4[2] VITC_DATA_4[1] VITC_ATA_4[0]
−
−
151
97
VDP_VITC_DATA_5
R
VITC_DATA_5[7] VITC_DATA_5[6] VITC_DATA_5[5] VITC_DATA_5[4] VITC_DATA_5[3] VITC_DATA_5[2] VITC_DATA_5[1] VITC_DATA_5[0] −
−
152
98
VDP_VITC_DATA_6
R
VITC_DATA_6[7] VITC_DATA_6[6] VITC_DATA_6[5] VITC_DATA_6[4] VITC_DATA_6[3] VITC_DATA_6[2] VITC_DATA_6[1] VITC_DATA_6[0] −
−
153
99
VDP_VITC_DATA_7
R
VITC_DATA_7[7] VITC_DATA_7[6] VITC_DATA_7[5] VITC_DATA_7[4] VITC_DATA_7[3] VITC_DATA_7[2] VITC_DATA_7[1] VITC_DATA_7[0] −
−
154
9A
VDP_VITC_DATA_8
R
VITC_DATA_8[7] VITC_DATA_8[6] VITC_DATA_8[5] VITC_DATA_8[4] VITC_DATA_8[3] VITC_DATA_8[2] VITC_DATA_8[1] VITC_DATA_8[0] −
−
155
9B
VDP_VITC_CALC_
CRC
R
VITC_CRC[7] VITC_CRC[6] VITC_CRC.5
−
156
9C
VDP_OUTPUT_SEL
RW
I C_GS_VPS_
PDC_UTC[1]
2
I C_GS_VPS_
PDC_UTC[0]
2
GS_VPS_PDC_
UTC_BYTE_3.5
GS_VPS_PDC_
UTC_BYTE_3.4
VITC_CRC[4] VITC_CRC[3] VITC_CRC[2] VITC_CRC[1] VITC_CRC[0] −
GS_VPS_PDC_ WSS_CGMS_CB_
UTC_CB_
CHANGE
CHANGE
表102のレジスタにアクセスするには、レジスタ・アドレス0x0EのSUB_USR_ENを1に設定する必要があります。
REV. B
― 79 ―
00110000
30
ADV7180
表103. レジスタ・マップの説明（通常動作）
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x00
入力コントロール INSEL [3:0]
7
6
5
4
コメント
3
2
1
0
LQFP-64
LFCSP-40
注
0
0
0
0
コンポジット
コンポジット
INSELビットにより、入力
0
0
0
1
コンポジット
予備
チャンネルと入力フォーマッ
トを選択
0
0
1
0
コンポジット
予備
0
0
1
1
コンポジット
コンポジット
0
1
0
0
コンポジット
コンポジット
0
1
0
1
コンポジット
予備
0
1
1
0
Sビデオ
Sビデオ
Y/Cの場合は強制書
込みが必要（Sビデ
0
1
1
1
Sビデオ
予備
Reg 0x58＝0x04
1
0
0
0
Sビデオ
予備
1
0
0
1
YPrPb
YPrPb
1
0
1
0
YPrPb
予備
1
0
1
1
予備
予備
1
1
0
0
予備
予備
1
1
0
1
予備
予備
1
1
1
0
予備
予備
1
1
1
1
予備
予備
配線の詳細は、表8と表9を参
照
オ・モード）
0x01
ビデオ選択
VID_SEL [3:0]
VID_SELビットにより、入
0
0
0
0
自動検出PAL（B/G/H/I/D）、NTSC
（ペデスタルなし）、SECAM
力ビデオ標準を選択
0
0
0
1
自動検出PAL（B/G/H/I/D）、NTSC M
（ペデスタルあり）、SECAM
0
0
1
0
自動検出PAL N、NTSC M
（ペデスタルなし）、SECAM
0
0
1
1
自動検出PAL N、NTSC M
（ペデスタルあり）、SECAM
0
1
0
0
NTSC J
0
1
0
1
NTSC M
0
1
1
0
PAL 60
0
1
1
1
NTSC 4.43
1
0
0
0
PAL B/G/H/I/D
1
0
0
1
PAL N（B/G/H/I/D、ペデスタルなし）
1
0
1
0
PAL M（ペデスタルなし）
1
0
1
1
PAL M
1
1
0
0
PALコンビネーションN
1
1
0
1
PALコンビネーションN
（ペデスタルあり）
1
1
1
0
1
1
1
1
SECAM
SECAM（ペデスタルあり）
0
予備
ENVSPROC
0
予備
BETACAM
ENHSPLL
予備
0
0
デフォルト設定
0
VSYNCプロセッサをディスエーブル
1
VSYNCプロセッサをイネーブル
デフォルト設定
0
標準ビデオ入力
1
Betacam入力イネーブル
0
HSYNCプロセッサをディスエーブル
1
HSYNCプロセッサをイネーブル
1
（ビットの説明は
「レジスタ0x58」を
参照）
デフォルト設定
― 80 ―
REV. B
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x03
出力コントロール
SD_DUP_AV
AVコードを輝度信号から色
7
6
5
4
3
2
1
信号パスへ複製
予備
TOD（スリーステート出力
ドライバ）
このビットにより、P[19:0]、
HS、VS、FIELD、SFLの各
出力ドライバをスリーステー
トへ
最小のフィルタリング効果で
VBIデータ（ライン1∼21）
を通過
0x04
拡張出力
コントロール
LQFP-64
0
8ビット・インターリーブ・データ出力
用のAVコード
0
出力フォーマットを選択
VBI_EN
0
1
OF_SEL [3:0]
コメント
LFCSP-40
複製されたAVコード
（16ビット・インターフェース用）
デフォルト設定
0
0
0
0
予備
0
0
0
1
予備
0
0
1
0
16ビット＠LLC1 4:2:2
0
0
1
1
8ビット＠LLC1 4:2:2 ITU-R BT.656
0
1
0
0
未使用
0
1
0
1
未使用
0
1
1
1
未使用
1
0
0
0
未使用
1
0
0
1
未使用
1
0
1
0
未使用
1
0
1
1
未使用
1
1
0
0
未使用
1
1
0
1
未使用
1
1
1
0
未使用
1
1
1
1
未使用
0
出力ピンをイネーブル
1
ドライバをスリーステート
0
全ラインをフィルタ処理およびスケール
処理
1
アクティブ・ビデオ領域のみをフィルタ
処理
TIM_OEおよび
TRI_LLCを参照
16＜Y＜235、16＜C＜240
ITU-R BT.656
1
1＜Y＜254、1＜C＜254
拡張範囲
0
SFL出力をディスエーブル
SFL出力によりエン
1
SFLピンにSFL情報を出力
出力値の範囲を選択。ITU-R
BT.656準拠、または範囲内
で設定可能
BL_C_VBI
VBI時に色信号をブランク。
セットされると、VBI領域内
ADV7180 LQFP64専用のオプション
0
RANGE
EN_SFL_PIN
注
0
カラーをデコードして出力
1
CrとCbをブランク
コーダとデコーダ
への直接接続をイ
ネーブル
VBI中
のデータが、歪みを受けずに
デコーダを通過可能
TIM_OE
タイミング信号出力イネーブル
予備
X
予備
BT.656-4
ITU-R BT.656-3/4準拠の出
力モードを選択可能
0x05
予備
0x06
予備
REV. B
0
HS、VS、Fをスリーステート
1
HS、VS、Fを強制的にアクティブに
X
1
0
ITU-R BT.656-3準拠
1
ITU-R BT.656-4準拠
― 81 ―
TODから制御
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x07
自動検出
AD_PAL_EN、PAL B/G/I/H
イネーブル
7
6
5
4
3
2
1
自動検出イネーブル
コメント
0
LQFP-64
0
ディスエーブル
1
イネーブル
AD_NTSC_EN、NTSC
0
ディスエーブル
自動検出イネーブル
1
イネーブル
AD_PALM_EN、PAL M
0
ディスエーブル
自動検出イネーブル
1
イネーブル
AD_PALM_EN、PAL N
0
ディスエーブル
自動検出イネーブル
1
イネーブル
AD_P60_EN、PAL 60
0
ディスエーブル
自動検出イネーブル
1
イネーブル
AD_N443_EN、NTSC 4.43
0
ディスエーブル
自動検出イネーブル
1
イネーブル
AD_SECAM_EN、SECAM
0
ディスエーブル
自動検出イネーブル
1
イネーブル
LFCSP-40
注
AD_SEC525_EN、SECAM 525
0
自動検出イネーブル
1
コントラスト・
レジスタ
CON[7:0]
1
0
0
0
0
0
0
0
0x09
予備
予備
1
0
0
0
0
0
0
0
0x0A
明度レジスタ
BRI[7:0]
0
0
0
0
0
0
0
0
0x00＝0IRE、
0x7F＝＋100IRE、
0x80＝−100IRE
0
0
0
0
0
0
0
0
色相範囲＝−90°∼
＋90°
0x08
ディスエーブル
イネーブル
輝度信号ゲイン＝1
コントラスト調節。
コントラストを制御
このレジスタはビデオ信号の
明度を制御
0x0B
色相レジスタ
HUE[7:0]
このレジスタは色相調整値を
格納
0x0C
デフォルト値Y
DEF_VAL_EN
0
デフォルト値イネーブル
DEF_VAL_AUTO_EN
依存のフリーラン・モード
1
DEF_VAL_AUTO_EN
0
デフォルト値
1
DEF_Y[5:0]
0
0
1
1
0
1
0
1
1
1
1
1
0
0
0
0
0
フリーラン・モードを強制実行して
ブルー・スクリーンを出力
フリーラン・モードをディスエーブル
自動フリーラン・モード
（ブルー・スクリーン）をイネーブル
デフォルト値C
DEF_C[7:0]
フリーラン・モー
ドでのデフォルト
のY値出力
0
Cr[7:0]＝DEF_C[7:4], 0, 0, 0, 0}
Cb[7:0]＝DEF_C[3:0], 0, 0, 0, 0}
フリーラン・モー
ドでのデフォルト
のCb/Cr値出力。
デフォルト値に
よりブルー・スク
リーンを出力
0
デフォルト設定
デフォルト値C。CrとCbのデ
フォルト値はこのレジスタで
定義
0x0E
ADIコントロール 予備
SUB_USR_EN
割込み／VDPレジスタ・マッ
0
メイン・レジスタ・スペースにアクセス 図50を参照
1
割込み／VDPレジスタ・スペースに
アクセス
プへのアクセスが可能
予備
0
ロックが外れたと
き、フリーラン・
モードをイネーブ
ルにして、安定し
たタイミング、ク
ロック、セット・
カラーを出力
Y[7:0]＝{DEF_Y[5:0], 0, 0}
デフォルト値Y。このレジス
タはYのデフォルト値を保持
0x0D
0x00ゲイン＝0、
0x80ゲイン＝1、
0xFFゲイン＝2
0
デフォルト設定
― 82 ―
REV. B
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x0F
電源管理
予備
7
6
5
0x12
IDENT
0
0
LFCSP-40
注
デフォルト設定
PWRDWN
0
システム動作中
パワーダウンでデコーダがフ
ル・パワーダウン・モードに
移行
1
パワーダウン中
PDBP、0x0Fビット2
を参照
0
デフォルト設定
RESET
0
通常動作
チップ・リセットは、すべて
のI2Cビットにデフォルト値
をロード
1
リセット・シーケンスを開始
リセットの実行時間
は約2ms。このビッ
トは自己クリア
1＝ロック中（現在）
デコーダの内部ス
テータス情報を提供
IN_LOCK
X
LOST_LOCK
X
FSC_LOCK
1＝ロック外れ（直前の読出し後）
X
1＝FSCロック中（現在）
X
1＝ピーク・ホワイト
AGCモードがアクティブ
AD_RESULT[2:0]
0
0
0
NTSM M/J
入力ビデオ信号の規格を自動
検出
0
0
1
NTSC 4.43
0
1
0
PAL M
0
1
1
PAL 60
1
0
0
PAL B/G/H/I/D
1
0
1
SECAM
1
1
0
PALコンビネーションN
1
1
1
SECAM 525
0
0
1
COL_KILL
X
IDENT[7:0]
0
デバイスのリビジョン識別情
報を提供
ステータス・
レジスタ2
（読出し専用）
MVCS DET
1＝クロック・キルがアクティブ
1
0
X
X
X
X
X
X
MVカラー・ストライプを検出
1＝検出あり
MVカラー・ストライプのタイプ
0＝タイプ2
1＝タイプ3
MV疑似同期を検出
1＝検出あり
MV AGCパルスを検出
1＝検出あり
非標準ライン長
1＝検出あり
FSC周波数が非標準
1＝検出あり
1＝水平ロック完了
フィルタなし
1＝Gemstarデータを検出
X
GEMD
SD_OP_50Hz
CVBS
0
SD 60Hzを検出
1
SD 50Hzを検出
0
Y/C信号検出
1
CVBS信号検出
X
FREE_RUN_ACT
X
STD FLD LEN
PAL_SW_LOCK
X
X
0
0
1
0
正常なフィールド長
を検出
1＝インターレース・ビデオを検出
フィールド・シーケ
ンスを検出
1＝スウィンギング・バーストを検出
安定したスウィン
ギング・バースト・
シーケンス
0
電流源をオフ
コントロール
イネーブル）アナログ・フロ
ントエンドの電流源をオフ
1
電流源をイネーブル
0
― 83 ―
CVBSおよびY/Cの
自動検出結果
1＝フィールド長が標準
CCLEN（電流クランプ・
0
レート検出
ブルー・スクリーン
出力
予備
0
SDフィールド・
1＝フリーラン・モードがアクティブ
アナログ・
クランプ・
予備
カラーキル
X
INST_HLOCK
INTERLACED
検出された標準
パワーアップ値
＝0x1B
1
X
FSC NSTD
予備
1
X
MVCS T3
LL NSTD
REV. B
デフォルト設定
ビットを優先（ピンを無視）
MV AGC DET
0x14
LQFP-64
0
チップのパワーダウンをピンで制御
（読出し専用）
ステータス・
レジスタ3
（読出し専用）
0
0
1
MV PS DET
0x13
1
0
FOLLOW_PW
0x11
2
パワーダウン優先順位ビット
は、PWRDWNビットまたは
ピン制御を選択
予備
ステータス・
レジスタ1
（読出し専用）
3
PDBP
予備
0x10
4
コメント
デフォルト設定
デフォルト設定
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x15
デジタル・
予備
クランプ・
コントロール1
デジタル・クランプ・フリー
ズ（DCFE）
シェイピング・
フィルタ・
コントロール
6
5
4
3
2
1
0
LQFP-64
X
X
X
X
デフォルト設定
LFCSP-40
0
デジタル・クランプをオン
1
デジタル・クランプをオフ
DCT[1:0]
0
0
低速（TC＝1秒）
デジタル・クランプ・タイミ
ングは、デジタル微調クラン
プ回路の時定数を決定
0
1
中速（TC＝0.5秒）
1
0
高速（TC＝0.1秒）
1
1
ビデオに基づくTC
予備
0x17
7
コメント
0
注
デフォルト設定
0
0
0
0
0
通常品質の信号源に対しては自動で広い デコーダはCVBS品
質に応じて最適な
ノッチを、高品質入力に対してはコム
Yシェイピング・
付きの広帯域フィルタを使用
フィルタを選択
0
0
0
0
1
通常品質の信号源に対しては自動で狭い
ノッチを、高品質入力に対してはコム
付きの広帯域フィルタを使用
いずれかの自動モードを選択
した場合、CVBSビデオ信号
源の品質（優劣）に応じて、
デコーダが最適なYフィルタ
0
0
0
1
0
SVHS 1
これらのモードの
0
0
0
1
1
SVHS 2
1つを選択した場合、
0
0
1
0
0
SVHS 3
を選択
0
0
1
0
1
SVHS 4
0
0
1
1
0
SVHS 5
0
0
1
1
1
SVHS 6
0
1
0
0
0
SVHS 7
0
1
0
0
1
SVHS 8
0
1
0
1
0
SVHS 9
0
1
0
1
1
SVHS 10
0
1
1
0
0
SVHS 11
0
1
1
0
1
SVHS 12
0
1
1
1
0
SVHS 13
0
1
1
1
1
SVHS 14
1
0
0
0
0
SVHS 15
1
0
0
0
1
SVHS 16
1
0
0
1
0
SVHS 17
1
0
0
1
1
SVHS 18 (CCIR601)
1
0
1
0
0
PAL NN1
1
0
1
0
1
PAL NN2
1
0
1
1
0
PAL NN3
1
0
1
1
1
PAL WN1
1
1
0
0
0
PAL WN2
1
1
0
0
1
NTSC NN1
1
1
0
1
0
NTSC NN2
1
1
0
1
1
NTSC NN3
1
1
1
0
0
NTSC WN1
1
1
1
0
1
NTSC WN2
1
1
1
1
0
NTSC WN3
1
1
1
1
1
予備
YSFM[4:0]
CVBS専用モード時にYシェ
イピング・フィルタ・モード
を選択
広範囲なローパス・フィルタ
とノッチ・フィルタを選択
CSFM[2:0]
Cシェイピング・フィルタ・
モードにより、広範囲なオプ
ションからローパス色信号
フィルタを選択可能。いずれ
かの自動モードを選択すると、
デコーダはCVBSビデオ信号
源の品質（優劣）に応じて最
適なCフィルタを選択。マ
ニュアル設定では、CVBSビ
デオのすべての標準と高品質
に対応したCフィルタを選択
0
0
0
15MHzを自動選択
0
0
1
2.17MHzを自動選択
0
1
0
SH1
0
1
1
SH2
1
0
0
SH3
1
0
1
SH4
1
1
0
SH5
1
1
1
広帯域モード
― 84 ―
デコーダはフィル
タ・モードを変更せ
ず、ビデオ品質に応
じて、高品質および
通常品質ビデオとも
に固定フィルタ応答
（選択したもの）を
使用
ビデオ標準と品質
に応じて自動的に
Cフィルタを選択
すべてのビデオ標
準と高品質および
通常品質ビデオに
対してCフィルタを
選択
REV. B
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x18
シェイピング・
WYSFM[4:0]
広帯域Yシェイピング・フィ
ルタ・モードにより、Y/C、
YPrPb、B/Wの各入力信号の
Yコンポーネントに対して使
うYシェイピング・フィルタ
を選択。高品質の入力CVBS
フィルタ・
コントロール2
7
6
5
信号が検出された場合にも使
用。他のすべての入力に対し
ては、Yシェイピング・フィ
ルタの選択はYSFM[4:0]によ
り制御
0
予備
WYSFMOVR
自動WYSFMフィルタの使用
4
3
2
1
0
LQFP-64
0
0
0
0
0
予備。使用不可
0
0
0
0
1
予備。使用不可
0
0
1
0
SVHS 1
0
0
0
1
1
SVHS 2
0
0
1
0
0
SVHS 3
0
0
1
0
1
SVHS 4
0
0
1
1
0
SVHS 5
0
0
1
1
1
SVHS 6
0
1
0
0
0
SVHS 7
0
1
0
0
1
SVHS 8
0
1
0
1
0
SVHS 9
0
1
0
1
1
SVHS 10
0
1
1
0
0
SVHS 11
0
1
1
0
1
SVHS 12
0
1
1
1
0
SVHS 13
0
1
1
1
1
SVHS 14
1
0
0
0
0
SVHS 15
1
0
0
0
1
SVHS 16
1
0
0
1
0
SVHS 17
1
0
0
1
1
SVHS 18（CCIR 601）
1
0
1
0
0
予備。使用不可
—
—
—
—
—
予備。使用不可
1
1
1
1
1
予備。使用不可
0
デフォルト設定
0
最適フィルタを自動選択
1
WYSFM[4:0]を使用してフィルタを
0x1D
マニュアル選択
コム・フィルタ・
PSFSEL[1:0]
0
0
狭帯域
コントロール
コムフィルタに入力される信
号帯域幅を制御（PAL）
0
1
中帯域
1
0
広帯域
1
1
最広帯域
NSFSEL[1:0]
0
0
狭帯域
コムフィルタに入力される信
号帯域幅を制御（NTSC）
0
1
中帯域
1
0
中帯域
1
1
広帯域
0
X
予備
ADIコントロール2
1
1
予備
1
1
0
0
0
EN28XTAL
REV. B
デフォルト設定
X
X
デフォルト設定
27MHz水晶発振器を使用
1
TRI_LLC
LFCSP-40
0
をイネーブル
0x19
コメント
28MHz水晶発振器を使用
0
LLCピンがアクティブ
1
LLCピンがスリーステート
― 85 ―
注
ADV7180
ビット
（グレーの部分はデフォルトの状態）
7
6
5
4
3
サブアドレス
レジスタ
ビットの説明
1
0
LQFP-64
0x27
ピクセル遅延
コントロール
LTA[1:0]
0
0
遅延なし
輝度信号タイミング調整によ
り、色信号サンプルと輝度信
号サンプルとの間のタイミン
グ差を指定
1
0
輝度信号を1クロック遅延（37ns）
1
0
輝度信号を2クロック前進（74ns）
1
1
輝度信号を1クロック前進（37ns）
0
予備
0
0
無効な設定
色信号タイミング調整によ
り、輝度信号サンプルと色信
号サンプルとの間のタイミン
グ差を指定
0
0
1
色信号＋2ピクセル（前進）
0
1
0
色信号＋1ピクセル（前進）
0
1
1
遅延なし
1
0
0
色信号−1ピクセル（遅延）
1
0
1
色信号−2ピクセル（遅延）
1
1
0
色信号−3ピクセル（遅延）
1
1
1
無効な設定
SWPC
CrサンプルとCbサンプルの
スワップが可能
0
輝度信号／色信号の遅延には、
LTA[1:0]とCTA[2:0]の値を使用
1
LTA値とCTA値は自動的に決定
0
スワップなし
1
CrとCbの出力サンプルをスワップ
その他のゲイン・ PW_UPD
コントロール
ピーク・ホワイト更新がゲイ
ンのレートを決定
1
予備
0
ビデオ・ラインごとに1回更新
1
フィールドごとに1回更新
0
カラーキルをディスエーブル
カラーキル・イネーブルによ
り、カラーキル機能をオン／
オフに切替え
1
カラーキルをイネーブル
1
CAGC[1:0]
0
0
マニュアル固定ゲイン
コントロール
色信号自動ゲイン・コント
ロールは、色信号パス内の
AGCの基本動作モードを選
択
0
1
色信号に対して輝度信号ゲインを使用
1
0
自動ゲイン
1
1
色信号ゲインをフリーズ
1
輝度信号自動ゲイン・コント
ロールは、輝度信号パス内の
ゲイン・コントロールの動作
モードを選択
予備
色信号ゲイン・
コントロール1
0
マニュアル固定ゲイン
0
0
1
予備
0
1
0
ピークホワイト・アルゴリズムをオン
0
1
1
予備
1
0
0
ピークホワイト・アルゴリズムをオフ
1
0
1
予備
1
1
0
予備
1
1
1
CMG[7:0]/CG[7:0]
ピーク・ホワイト
をイネーブルにす
る必要あり。
LAGC[2:0]を参照
SECAMカラーキル
に対しては、
スレッショールド
を8％に設定。
CKILLTHR[2:0]を
参照
CMG[11:0]を使用
カラー・バースト
に基づく
LMG[11:0]を使用
ブランク・レベル
∼同期ティップ
ブランク・レベル
∼同期ティップ
ゲインをフリーズ
1
1に設定
0
1
0
0
CAGC[1:0]の設定
は、CMG[11:0]の
マニュアル・モードでは、色信
号ゲイン・コントロールにより、
マニュアルで必要な色信号ゲイ
ンを設定。自動モードでは、現
在のゲイン値の読出しが可能
色信号自動ゲイン・タイミン
グにより、色信号AGCト
ラッキング速度を調整
「SWAP_CR_CB_
WB、アドレス
0x89」を参照
1に設定
0
動作モードを決定
予備
色信号ゲイン・
コントロール2
1
0
CMG[11:8]/CG[11:8]
CAGT[1:0]
CVBSモード
CTA[2:0]＝011b
Sビデオ・モード
CTA[2:0]＝101b
YPrPbモード
CTA[2:0]＝110b
デフォルト設定
AGCモード・
LAGC[2:0]
CVBSモード
LTA[1:0]＝00b
Sビデオ・モード
LTA[1:0]＝01b
YPrPbモード
LTA[1:0]＝01b
デフォルト設定
0
予備
0x2E
0
0
CKE
予備
0x2D
0
注
0に設定
0
すべての動作モードで輝度信
号と色信号が出力で揃うよう
に、LTA/CTA値を自動的に
設定
0x2C
LFCSP-40
CTA[2:0]
AUTO_PDC_EN
0x2B
2
コメント
1
1
1に設定
0
0
低速（TC＝2秒）
0
1
中速（TC＝1秒）
1
0
高速（TC＝0.2秒）
1
1
0
0
CAGC[1:0]が自動
ゲイン（10）に設
定されている場合
にのみ有効
アダプティブ
0
0
色信号マニュアル・ゲインの
下位8ビット。説明については
CMG[11:8]/CG[11:8]を参照
― 86 ―
0
0
0
0
Min値0d
CMG[11:0]＝750d、NTSCでは
（G＝1/1000）
ゲイン＝1。
CMG[11:0]＝741d、PALではゲイン＝1 Max値3750d
（ゲイン＝5）
REV. B
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x2F
輝度信号ゲイン・
コントロール1
LMG[11:8]/LG[11:8]
7
6
0x31
輝度信号ゲイン・
コントロール2
4
3
2
1
0
LQFP-64
X
X
X
X
LAGC[1:0]の設定は、LMG[11:0]の
マニュアル・モードでは、輝
度信号・ゲイン・コントロー
ルにより、マニュアルで必要
な色信号ゲインを設定。自動
モードでは、使用された実際
のゲイン値の読出しが可能
1
1
0
0
低速（TC＝2秒）
輝度信号自動ゲイン・タイミ
ングにより、輝度信号AGC
トラッキング速度を調整
0
1
中速（TC＝1秒）
1
0
高速（TC＝0.2秒）
1
1
X
X
アダプティブ
X
X
X
X
X
X
0
1
0
輝度信号マニュアル・ゲイン
の下位8ビット。説明につい
てはLMG[11:8]/LG[11:8]を
参照
VS/FIELD
予備
コントロール1
HVSTIM
VS信号をアサートするビデ
注
1に設定
LAGT[1:0]
LMG[7:0]/LG[7:0]
LFCSP-40
動作モードを決定
予備
0x30
5
コメント
LMG[11:0]＝1600d、NTSCではゲイン＝1
LMG[11:0]＝1630d、PALではゲイン＝1
LAGC[1:0]が自動
ゲイン（001、010、
011、100）に設定
されている場合に
のみ有効
Min値
NTSC 2048（G＝0.5）
PAL 2048（G＝0.5）
Max値
NTSC 4095（G＝2）
PAL＝4095（G＝2）
デフォルト値に設定
0
HSEを基準としてラインを開始
HSE＝HSYNC終了
1
HSBを基準としてラインを開始
HSB＝HSYNC開始
オ・ライン上の位置を選択
NEWAVMODE
EAV/SAVモードを設定
予備
0x32
VS/FIELD
予備
コントロール2
VSBHE
VSBHO
0x33
VS/FIELD
予備
コントロール3
VSEHE
VSEHO
0x34
HS位置
コントロール1
0
0
0
アナログ・デバイセズのエンコーダに
適合するEAV/SAVコードを発生
1
0x32、0x33、0xE5∼0xEAの各レジスタから
制御されるマニュアルVS/FIELD位置
0
0
デフォルト値に設定
0
0
0
0
1
デフォルト値に設定
0
ラインの中央でVSがハイレベル
（偶数フィールド）
1
ラインの開始点でVSが状態を変更
（偶数フィールド）
0
ラインの中央でVSがハイレベル
（奇数フィールド）
1
ラインの開始点でVSが状態を変更
（奇数フィールド）
0
0
0
1
0
0
ラインの中央でVSがローレベル
（偶数フィールド）
1
ラインの開始点でVSが状態を変更
（偶数フィールド）
0
ラインの中央でVSがローレベル
（奇数フィールド）
1
ラインの開始点でVSが状態を変更
（奇数フィールド）
0
0
0
HS出力は、HSYNCの立下がり
エッジからHSE[10:0]ピクセル後に終了
置を設定
予備
0
HSB[10:8]
HS開始ビットにより、ビデ
オ・ライン内でHS出力の位
0
0
0
0に設定
HS出力は、HSYNCの立下がりエッジから
HSB[10:0]ピクセル後に開始
置を設定
0x35
0x36
REV. B
予備
0
HS位置
HSB[7:0]
0
0
0
0
0
0
1
0
コントロール2
上記参照。HSB[10:0]と
HSE[10:0]により、HS出力信
号の位置と長さを設定
HS位置
HSB[7:0]
0
0
0
0
0
0
0
0
コントロール3
上記参照
0に設定
― 87 ―
ビットはハイレベ
ルに設定
デフォルト値に設定
0
HSE[10:8]
HS終了ビットにより、ビデ
オ・ライン内でHS出力の位
NEWAVMODE
NEWAVMODE
ビットはハイレベ
ルに設定
HSBとHSEにより、
出力HSYNCの位置
と長さの設定が可能
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x37
極性
PCLK
LLC1の極性を設定
7
6
5
4
3
予備
0
PF
FIELDの極性を設定
予備
予備
0x38
NTSCコム・
コントロール
1
0
LQFP-64
0
極性反転
1
タイミング図による通常の極性
0
アクティブ・ハイ
1
アクティブ・ロー
アクティブ・ハイ
1
アクティブ・ロー
0に設定
0
アクティブ・ハイ
1
アクティブ・ロー
YCMN[2:0]
輝度信号コムモード
（NTSC）
0
0
0
アダプティブ3ライン、3タップ輝度信号
1
0
0
ローパス・ノッチを使用
1
0
1
固定輝度信号コム（2ライン）
メモリの最上部ライン
1
1
0
固定輝度信号コム（3ライン）
メモリのすべてのライン
1
1
1
固定輝度信号コム（2ライン）
メモリの最下部ライン
0
0
0
CTAPSN＝01に対して3ライン・アダプティブ
CTAPSN＝10に対して4ライン・アダプティブ
CTAPSN＝11に対して5ライン・アダプティブ
1
0
0
色信号コムをディスエーブル
1
0
1
CTAPSN＝01に対して固定2ライン
CTAPSN＝10に対して固定3ライン
CTAPSN＝11に対して固定4ライン
メモリの最上部
ライン
1
1
0
CTAPSN＝01に対して固定3ライン
CTAPSN＝10に対して固定4ライン
CTAPSN＝11に対して固定5ライン
メモリのすべての
ライン
1
1
1
CTAPSN＝01に対して固定2ライン
CTAPSN＝10に対して固定3ライン
CTAPSN＝11に対して固定4ライン
メモリの最下部
ライン
色信号コムモード（NTSC）
PALコム・
コントロール
注
0に設定
0
0
CCMN[2:0]
0x39
LFCSP-40
0に設定
0
0
PVS
VSの極性を設定
PHS
HSの極性を設定
2
コメント
CTAPSN[1:0]
0
0
3ラインを2ラインへ
色信号コムタップ（NTSC）
0
1
未使用
1
0
5ラインを3ラインへ
1
1
5ラインを4ラインへ
YCMP[2:0]
0
0
0
アダプティブ5ライン、3タップ輝度信号コム
輝度信号コムモード（PAL）
1
0
0
ローパス・ノッチを使用
1
1
0
固定輝度信号コム
メモリの最上部ライン
1
1
0
固定輝度信号コム（5ライン）
メモリのすべてのライン
1
1
1
固定輝度信号コム（3ライン）
メモリの最下部ライン
CCMP[2:0]
0
0
0
CTAPSN＝01に対して3ライン・アダプティブ
CTAPSN＝10に対して4ライン・アダプティブ
CTAPSN＝11に対して5ライン・アダプティブ
1
0
0
色信号コムをディスエーブル
1
0
1
色信号コムモード（PAL）
CTAPSN＝01に対して固定2ライン
CTAPSN＝10に対して固定3ライン
メモリの最上部
ライン
CTAPSN＝11に対して固定4ライン
1
1
0
CTAPSN＝01に対して固定3ライン
CTAPSN＝10に対して固定4ライン
メモリのすべての
ライン
CTAPSN＝11に対して固定5ライン
1
1
1
CTAPSN＝01に対して固定2ライン
CTAPSN＝10に対して固定3ライン
メモリの最下部
ライン
CTAPSN＝11に対して固定4ライン
CTAPSP[1:0]
0
0
5ラインを2ラインへ（2タップ）
色信号コムタップ（PAL）
0
1
未使用
1
0
5ラインを3ラインへ（3タップ）
1
1
5ラインを4ラインへ（4タップ）
― 88 ―
REV. B
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x3A
ADCコントロール
MUX_PDNオーバーライド
MUXパワーダウンオーバー
7
6
5
4
3
2
1
0
コメント
LQFP-64
LFCSP-40
マルチプレクサと
関連チャンネル回
路のパワーダウン
制御なし
1
MUX_0/1/2と関連
ライド
INSEL[3:0]を使用すると、
注
0
未使用のチャンネルが自動的
にパワーダウンされます
チャンネル回路の
パワーダウンが可能
PWRDWN_MUX_2
MUX_2および関連のチャン
0
通常動作中のMUX_2と関連チャンネル
1
MUX_2と関連チャンネルの動作を
パワーダウン
ネル・クランプとバッファの
パワーダウンをイネーブル
PWRDWN_MUX_1
MUX_1および関連のチャン
0
通常動作中のMUX_1と関連チャンネル
1
MUX_1と関連チャンネルの動作を
パワーダウン
MUX_PDN
オーバーライド＝1
ネル・クランプとバッファの
パワーダウンをイネーブル
PWRDWN_MUX_0
MUX_0および関連のチャン
0
通常動作中のMUX_0と関連チャンネルを
パワーダウン
1
MUX_0と関連チャンネルの動作を
パワーダウン
MUX_PDN
オーバーライド＝1
ネル・クランプとバッファの
パワーダウンをイネーブル
予備
0x3D
マニュアル・
予備
ウィンドウ・
コントロール
CKILLTHR[2:0]
予備
0x41
0
0
0
1
MUX_PDN
オーバーライド＝1
デフォルトとして設定
0
0
1
0
デフォルトとして設定
0
0
0
0.5％でキル
0
0
1
1.5％でキル
0
1
0
2.5％でキル
0
1
1
4％でキル
1
0
0
8.5％でキル
1
0
1
16％でキル
1
1
0
32％でキル
1
1
1
予備
0
0
1
CKE＝1に設定する
と、カラーキル機能
がイネーブルになり
ますが、
CKILLTHR[2:0]を
有効にするには必ず
CKEをイネーブル
にすることが必要
デフォルトとして設定
リサンプル・
予備
コントロール
SFL_INV
PALスイッチ・ビットの動作
0
SFLはADV717x/ADV73xxエンコーダと
互換
を制御
1
SFLは
ADV7190/ADV7191/AD7192/ADV7194
0
0
0
1
デフォルトとして設定
エンコーダと互換
0x48
0x49
予備
0
Gemstar
GDECEL[15:8]
0
0
0
0
0
0
0
0
コントロール1
コメントを参照
Gemstar
GDECEL[7:0]
0
0
0
0
0
0
0
0
デフォルトとして設定
ビデオ・ライン（偶数フィールド・
ライン10∼25）を選択
コントロール2
0x4A
0x4B
Gemstar
GDECOL[15:8]
コントロール3
コメントを参照
Gemstar
GDECOL[7:0]
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Gemstar
GDECAD
コントロール5
デコードされたGemstarデー
タを水平ブランキング区間に
挿入する方法を制御
予備
REV. B
GDECOL[15:0]
16個の別々のイネーブル・ビットで、
デコーダがGemstar互換データを探す、
ビデオ・ライン（奇数フィールド・
ライン10∼25）を選択
コントロール4
0x4C
GDECEL[15:0]
16個の別々のイネーブル・ビットで、
デコーダがGemstar互換データを探す、
0
データを半バイトに分割
1
8ビット・フォーマットそのままで出力
LSB＝ライン10
MSB＝ライン25
デフォルト＝偶数
フィールドのライン
（10∼25）において
Gemstar互換データの
チェックなし
LSB＝ライン10
MSB＝ライン25
デフォルト＝奇数
フィールドのライン
（10∼25）において
Gemstar互換データの
チェックなし
00/FFコードの発生
の回避
X
X
X
X
― 89 ―
X
X
X
未定義
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x4D
CTI DNR
CTI_EN
CTIをイネーブル
コントロール1
7
6
5
4
3
2
1
コメント
0
LQFP-64
0
CTIをディスエーブル
LFCSP-40
1
CTIをイネーブル
CTI_AB_EN
0
CTIアルファ・ブレンダをディスエーブル
トランジェントを改善した色
信号と元信号をミックスする
機能をイネーブル
1
CTIアルファ・ブレンダをイネーブル
CTI_AB[1:0]
0
0
最もシャープなミキシング
アルファ・ブレンド回路の動
作を制御
0
1
シャープなミキシング
1
0
スムーズ
1
1
最もスムーズ
0
予備
DNR_EN
DNRブロックをイネーブル
注
デフォルト設定
0
DNRブロックをバイパス
1
DNRブロックをイネーブル
またはバイパス
0x4E
CTI DNR
コントロール2
予備
1
1
CTI_C_TH[7:0]
CTIブロックで振幅ステップ
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
ビデオの1ライン
0
0
1
ビデオの2ライン
0
1
0
ビデオの5ライン
0
1
1
ビデオの10ライン
1
0
0
ビデオの100ライン
1
0
1
ビデオの500ライン
1
1
0
ビデオの1,000ライン
1
1
1
ビデオの100,000ライン
デフォルト設定
A/V入力に対しては0x04を設定、
チューナ入力に対しては0x0Aを設定
をシャープ化する際のその度
合いを指定
0x50
0x51
CTI DNR
DNR_TH[7:0]
コントロール4
ノイズとみなされブランクに
される最大エッジを指定
ロック・カウント CIL[2:0]（カウント・
イントゥ・ロック）
ロック状態に入ったことを確
認するためにシステムがロッ
ク状態を維持しなければなら
ないライン数を指定
COL[2:0]（カウント・
0
0
0
ビデオの1ライン
アウト・オブ・ロック）
非ロック状態になったことを
確認するためにシステムが非
ロック状態を維持しなければ
ならないライン数を指定
0
0
1
ビデオの2ライン
0
1
0
ビデオの5ライン
0
1
1
ビデオの10ライン
1
0
0
ビデオの100ライン
1
0
1
ビデオの500ライン
1
1
0
ビデオの1,000ライン
1
1
1
ビデオの100,000ライン
SRLS（原ロック信号選択）
0
垂直情報で全フィールド
ロック状態の指定を選択
1
ラインごとに決定
FSCLE
FSCロック・イネーブル
0x58
VSYNC/FIELD
ピン制御
0
水平ロックのみでロック状態を設定
1
水平ロックとサブキャリア・ロックで
ロック状態を設定
VS/FIELD
VSYNCまたはFIELD出力。
ADV7180 LFCSP-40のみ
予備
0
ADCサンプリング制御
0
1
予備
0
0
0
0
― 90 ―
0
0
FIELD
1
VSYNC
LFCSP-40のピン37
デフォルト設定
ADCサンプリング制御
Y/Cモードのみ
強制書込み
デフォルト設定
REV. B
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0x59
汎用出力
GPO[3:0]
ADV7180 LQFP-64のみ
7
6
5
4
3
2
1
0
LQFP-64
0
GPO0、13番ピンに0を出力
1
GPO0、13番ピンに1を出力
GPO1、12番ピンに0を出力
1
GPO1、12番ピンに1を出力
0x8F
0x99
0x9B
0x9C
0x9D
0xB2
0
0
これらのビットを有
効にするには
GPO_Enableを1に
設定することが必要
GPO2、56番ピンに1を出力
0
GPO3、55番ピンに0を出力
1
GPO3、55番ピンに1を出力
0
GPO[3:0]スリーステート
1
GPO[3:0]イネーブル
フリーラン・
予備
ライン長1
LLC_PAD_SEL [2:0]
LLC1ピンに対するクロックの
0
0
0
LLC1ピン出力にLLC1（公称27MHz）
を選択
マニュアル選択をイネーブル
1
0
1
LLC1ピン出力にLLC2（公称13.5MHz） 16ビット4:2:2出力
の場合、
を選択
OF_SEL[3:0]＝0010
X
X
X
CCAP1
（読出し専用）
0x9A
0
注
GPO2、56番ピンに0を出力
1
予備
LFCSP-40
0
0
GPO_Enable
コメント
CCAP2
予備
0
CCAP1[7:0]
X
CCAP2[7:0]
クローズド・キャプション・
データ・レジスタ
レターボックス1
（読出し専用）
LB_LCT[7:0]
レターボックス2
（読出し専用）
LB_LCM[7:0]
レターボックス3
（読出し専用）
LB_LCB[7:0]
CRCイネーブル
0
0
0
デフォルト設定
デフォルト設定
X
X
X
X
クローズド・キャプション・
データ・レジスタ
（読出し専用）
（書込み専用）
0
CCAP1[7]はバイト0のパリティ・ビット
を格納
X
X
X
X
X
X
X
X
CCAP2[7]はバイト0のパリティ・ビット
を格納
X
X
X
X
X
X
X
X
アクティブ・ビデオの最上部で検出
されたブラック・ライン数を報告
X
X
X
X
X
X
X
X
サブタイトルが検出された場合、
アクティブ・ビデオの下半分で検出
されたブラック・ラインの数を報告
X
X
X
X
X
X
X
X
アクティブ・ビデオの最下部で検出
されたブラック・ラインの数を報告
0
0
デフォルト設定
レターボックス・データ・レ
ジスタ
レターボックス・データ・レ
ジスタ
レターボックス・データ・レ
ジスタ
予備
CRC_ENABLE
CGMSDを有効にするため
CGMSパケットからデコード
されたCRCチェックサムをイ
0
CRCチェックをオフ
1
チェックサムが有効なときCGMSDは
ハイレベル
この機能は、各フィー
ルドの始めと終わりで
アクティブ・ビデオを
調べます。ビデオに
CGMSシーケンスまた
はWSSシーケンスがな
い場合でも、フォー
マット検出をイネーブ
ルにします
ネーブル
予備
0xC3
ADCスイッチ1
0
0
0
1
1
MUX_0[3:0]
MUX0に対するマニュアル・
デフォルト設定
0
0
0
無接続
無接続
0
0
1
AIN1
AIN1
0
1
0
AIN2
無接続
0
1
1
AIN3
無接続
1
0
0
AIN4
AIN2
1
0
1
AIN5
AIN3
1
1
0
AIN6
無接続
1
1
1
無接続
無接続
マルチプレクシング制御
どの入力をADCに接続して
処理するかをこの設定で制御
0
予備
MUX_1[3:0]
MUX1に対するマニュアル・
マルチプレクシング制御
どの入力をADCに接続して
処理するかをこの設定で制御
予備
REV. B
MAN_MUX_EN＝1
0
0
0
無接続
無接続
0
0
1
無接続
無接続
0
1
0
無接続
無接続
0
1
1
AIN3
無接続
1
0
0
AIN4
AIN2
1
0
1
AIN5
AIN3
1
1
0
AIN6
無接続
1
1
1
無接続
無接続
0
― 91 ―
MAN_MUX_EN＝1
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0xC4
ADCスイッチ2
MUX_2[3:0]
MUX2に対するマニュアル・
7
6
5
4
3
2
1
0
LQFP-64
LFCSP-40
注
0
0
0
無接続
無接続
MAN_MUX_EN＝1
0
0
1
無接続
無接続
0
1
0
AIN2
無接続
0
1
1
無接続
無接続
1
0
0
無接続
無接続
1
0
1
AIN5
AIN3
1
1
0
AIN6
無接続
1
1
1
無接続
無接続
マルチプレクシング制御
どの入力をADCに接続して
処理するかをこの設定で制御
予備
MAN_MUX_EN
入力信号マルチプレクシングの
マニュアル設定をイネーブル
0xDC
レターボックス・ LB_TH[4:0]
ラインがブラックか判定する
コントロール1
ためのスレッショールド値の
設定
0xDD
レターボックス・ LB_EL[3:0]
LB検出（フィールドの終了）
コントロール2
用の動作ウィンドウの最終ラ
インを設定
予備
LB_SL[3:0]
LB検出（フィールドの開始）
0
0
0
0
0
ディスエーブル
1
イネーブル
0
1
0
0
1
1
1
0
0
1
1
0
0
1
0
ST_Noise読出し1
（読出し専用）
0
ブラック・ライン検出用のデフォルトの
スレッショールド
LB検出は、フィールド内のアクティブ・
ビデオの最終ライン（1100b：262/525）
で終了
レターボックス検出は、アクティブ・
ビデオの最初のライン
（0100b：23/286NTSC）で開始
ST_NOISE[10:0]
ノイズ測定
ST_NOISE[10:8]
ST_NOISE_VALID
0xDF
マニュアル・マルチ
プレクシングを行う
には、このビットを
1に設定します。
デフォルト設定
用の動作ウィンドウの開始ラ
インを設定
0xDE
コメント
ST_Noise読出し2 ST_NOISE[7:0]
X
X
X
X
値が1のとき、ST_Noise[10:0]は有効
X
X
X
X
X
X
X
X
予備
0
0
0
1
0
1
0
0
SD_OFF_CB[7:0]
Cbチャンネルに対するオフ
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
色信号ゲイン＝0dB
1
0
0
0
0
0
0
0
色信号ゲイン＝0dB
0
0
1
0
1
NTSCデフォルト（ITU-R BT.656）
（読出し専用）
0xE0
0xE1
SDオフセットCb
0xE2
SDオフセットCr
0xE3
SD彩度Cb
0xE4
SD彩度Cr
0xE5
NTSC Vビット
セットを選択して色相を調整
SD_OFF_CR[7:0]
Crチャンネルに対するオフ
セットを選択して色相を調整
SD_SAT_CB[7:0]
Cbチャンネルのゲインを変
えて彩度を調整
SD_SAT_CR[7:0]
Crチャンネルのゲインを変え
て彩度を調整
開始
NVBEG[4:0]
Vをハイレベルに設定するた
めのlCOUNTロールオーバー後
のライン数
NVBEGSIGN
0
マニュアル設定の場合、ローレベルに
設定
1
ユーザ設定には不適当
NVBEGDELE
0
遅延なし
Vビットがハイレベルになる
のを、NVBEGに対して1ライ
1
さらに1ライン遅延
ンだけ遅延（偶数フィールド）
NVBEGDELO
0
遅延なし
Vビットがハイレベルになる
のを、NVBEGに対して1ライ
1
さらに1ライン遅延
ンだけ遅延（奇数フィールド）
― 92 ―
REV. B
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0xE6
NTSC Vビット
NVEND[4:0]
Vをローレベルに設定するた
めのlCOUNTロールオーバー後
終了
7
6
5
コメント
4
3
2
1
0
LQFP-64
0
0
1
0
0
NTSCデフォルト（ITU-R BT.656）
LFCSP-40
のライン数
NVENDSIGN
NVENDDELE
Vビットがローレベルになる
のを、NVENDに対して1ライ
0
マニュアル設定の場合、ローレベルに設定
1
ユーザ設定には不適当
0
遅延なし
1
さらに1ライン遅延
ンだけ遅延（偶数フィールド）
NVENDDELO
Vビットがローレベルになる
のを、NVENDに対して1ライ
0
遅延なし
1
さらに1ライン遅延
ンだけ遅延（奇数フィールド）
0xE7
NTSC Fビット・
トグル
0
NFTOG[4:0]
F信号をトグルするためのlCOUNT
0
0
1
1
NTSCデフォルト
ロールオーバー後のライン数
NFTOGSIGN
NFTOGDELE
Fの遷移をNFTOGに対して1ラ
インだけ遅延（偶数フィールド）
NFTOGDELO
Fの遷移をNFTOGに対して1ラ
インだけ遅延（奇数フィールド）
0xE8
PAL Vビット
開始
0
マニュアル設定の場合、ローレベルに設定
1
ユーザ設定には不適切
0
遅延なし
1
さらに1ライン遅延
0
遅延なし
1
さらに1ライン遅延
0
PVBEG[4:0]
Vをハイレベルに設定するた
めのlCOUNTロールオーバー後
0
1
0
1
PALデフォルト（ITU-R BT.656）
のライン数
PVBEGSIGN
PVBEGDELE
Vビットがハイレベルになる
のを、PVBEGに対して1ライ
0
マニュアル設定の場合、ローレベルに設定
1
ユーザ設定には不適切
0
遅延なし
1
さらに1ライン遅延
ンだけ遅延（偶数フィールド）
PVBEGDELO
Vビットがハイレベルになる
のを、PVBEGに対して1ライ
0
遅延なし
1
さらに1ライン遅延
ンだけ遅延（奇数フィールド）
0xE9
PAL Vビット修了 PVEND[4:0]
Vをローレベルに設定するた
めのlCOUNTロールオーバー後
1
0
1
0
0
PALデフォルト（ITU-R BT.656）
のライン数
PVENDSIGN
PVENDDELE
Vビットがローレベルになる
のを、PVENDに対して1ライ
0
マニュアル設定の場合、ローレベルに設定
1
ユーザ設定には不適切
0
遅延なし
1
さらに1ライン遅延
ンだけ遅延（偶数フィールド）
PVENDDELO
Vビットがローレベルになる
のを、PVENDに対して1ライ
0
遅延なし
1
さらに1ライン遅延
ンだけ遅延（奇数フィールド）
0xEA
PAL Fビット・
トグル
0
PFTOG[4:0]
F信号をトグルするためのlCOUNT
0
0
1
1
PALデフォルト（ITU-R BT.656）
ロールオーバー後のライン数
PFTOGSIGN
PFTOGDELE
Fの遷移をPFTOGに対して1ライ
ンだけ遅延（偶数フィールド）
PFTOGDELO
Fの遷移をPFTOGに対して1ライ
ンだけ遅延（奇数フィールド）
REV. B
0
マニュアル設定の場合、ローレベルに設定
1
ユーザ設定には不適切
0
遅延なし
1
さらに1ライン遅延
0
遅延なし
1
さらに1ライン遅延
― 93 ―
注
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
0xEB
Vブランク・
PVBIELCM[1:0]
PAL VBI偶数フィールド・
コントロール1
7
6
5
4
3
2
1
0
LQFP-64
0
0
VBIは1ライン早く終了（ライン335）
0
1
ITU-R BT.470に準拠（ライン336）
1
0
VBIは1ライン遅く終了（ライン337）
1
1
VBIは2ライン遅く終了（ライン338）
ライン制御
PVBIOLCM[1:0]
PAL VBI奇数フィールド・
0
VBIは1ライン早く終了（ライン22）
0
1
ITU-R BT.470に準拠（ライン23）
1
0
VBIは1ライン遅く終了（ライン24）
1
1
VBIは2ライン遅く終了（ライン25）
0
0
VBIは1ライン早く終了（ライン282）
0
1
ITU-R BT.470に準拠（ライン283）
1
0
VBIは1ライン遅く終了（ライン284）
1
1
ライン制御
PVBIOLCM[1:0]
NTSC VBI奇数フィールド・
VBIは2ライン遅く終了（ライン285）
0
0
VBIは1ライン早く終了（ライン20）
0
1
ITU-R BT.470に準拠（ライン21）
1
0
VBIは1ライン遅く終了（ライン22）
1
1
ライン制御
0xEC
Vブランク・
コントロール2
VBIは2ライン遅く終了（ライン23）
PVBIECCM[1:0]
PAL VBI偶数フィールド・
0
0
カラー出力開始ライン335
0
1
ITU-R BT.470準拠のカラー
出力開始ライン336
1
0
カラー出力開始ライン337
1
1
カラー出力開始ライン338
ライン制御
PVBIOCCM[1:0]
PAL VBI奇数フィールド・
0
0
カラー出力開始ライン22
0
1
ITU-R BT.470準拠の
カラー出力開始ライン23
1
0
カラー出力開始ライン24
1
1
カラー出力開始ライン25
ライン制御
NVBIECCM[1:0]
NTSC VBI偶数フィールド・
0
0
カラー出力開始ライン282
0
1
ITU-R BT.470準拠の
1
0
VBIは1ライン遅く終了（ライン284）
1
1
カラー出力開始ライン285
ライン制御
NVBIOCCM[1:0]
NTSC VBI奇数フィールド・
カラー出力開始ライン283
0
0
カラー出力開始ライン20
0
1
ITU-R BT.470準拠の
1
0
1
1
ライン制御
0xF3
LFCSP-40
0
ライン制御
NVBIELCM[1:0]
NTSC VBI偶数フィールド・
コメント
カラー出力開始ライン21
カラー出力開始ライン22
注
PALの偶数フィールド
でVBI後に最初にアク
ティブとなる（コム
フィルタ処理される）
ラインの位置を制御
PALの奇数フィールド
でVBI後に最初にアク
ティブとなる（コム
フィルタ処理される）
ラインの位置を制御
NTSCの偶数フィール
ドでVBI後に最初にア
クティブとなる（コム
フィルタ処理される）
ラインの位置を制御
NTSCの奇数フィール
ドでVBI後に最初にア
クティブとなる（コム
フィルタ処理される）
ラインの位置を制御
PALの偶数フィールド
でカラーを出力する最
初のラインの位置を
制御
PALの奇数フィールド
でカラーを出力する最
初のラインの位置を
制御
NTSCの偶数フィール
ドでカラーを出力する
最初のラインの位置を
制御
NTSCの奇数フィール
ドでカラーを出力する
最初のラインの位置を
制御
カラー出力開始ライン23
AFEコントロール1 AA_FILT_EN[2.0]
0
アンチエイリアス・フィルタ
をイネーブル
アンチエイリアス・フィルタ1を
ディスエーブル
INSEL[3:0]で定義した
設定を変更するには、
AA_FILT_MAN_OVR
をイネーブルにする必
要あり
1
アンチエイリアス・フィルタ1を
イネーブル
0
アンチエイリアス・フィルタ2を
ディスエーブル
1
アンチエイリアス・フィルタ2を
イネーブル
0
アンチエイリアス・フィルタ3を
ディスエーブル
1
アンチエイリアス・フィルタ3を
イネーブル
AA_FILT_MAN_OVR
0
上書きをディスエーブル
アンチエイリアス・フィルタ
の上書き
1
上書きをイネーブル
予備
0
0
0
0
― 94 ―
REV. B
ADV7180
ビット
（グレーの部分はデフォルトの状態）
サブアドレス
レジスタ
ビットの説明
1
0
LQFP-64
0xF4
駆動強度
DR_STR_S[1:0]
0
0
駆動強度：低（1×）
同期出力信号の駆動強度を選
択
0
1
駆動強度：中低（2×）
1
0
駆動強度：中高（3×）
1
1
駆動強度：高（4×）
IF補償
コントロール
VSモード・
5
4
3
2
LFCSP-40
0
0
駆動強度：低（1×）
クロック出力信号の駆動強度
を選択
0
1
駆動強度：中低（2×）
1
0
駆動強度：中高（3×）
1
1
駆動強度：高（4×）
DR_STR[1:0]
0
0
駆動強度：低（1×）
データ出力信号の駆動強度を
選択。EMCまたはクロス
トークのために増減可能
0
1
駆動強度：中低（2×）
1
0
駆動強度：中高（3×）
1
1
駆動強度：高（4×）
X
0
0
0
0
0
0
0
2MHz
5MHz
0
1
−3dB
−2dB
0
1
0
−6dB
＋3.5dB
0
1
1
−10dB
＋5dB
1
0
0
予備
3MHz
6MHz
1
0
1
−2dB
＋2dB
1
1
0
−5dB
＋3dB
1
1
1
−7dB
＋5dB
EXTEND_VS_MIN_FREQ
0
最大同期周波数を66.25Hzに制限
（475ライン／フレーム）
1
最大同期周波数を70.09Hzに制限
（449ライン／フレーム）
0
最大同期周波数を42.75Hzに制限
（731ライン／フレーム）
1
最大同期周波数を39.51Hzに制限
（791ライン／フレーム）
0
0
自動COASTモード
0
1
50Hz COASTモード
1
0
60Hz COASTモード
1
1
予備
予備
0
0
0
0
0xFB
ピーキング・
コントロール
PEAKING_GAIN[7:0]
0
1
0
0
0
0
0
0
ビデオ信号の高周波部分のゲインを増減
0xFC
コアリング・
スレッショールド2
DNR_TH2[7:0]
0
0
0
0
0
1
0
0
ノイズとみなされる（そのため、
ブランクにされる）最大エッジを指定
― 95 ―
NTSCフィルタ
PALフィルタ
0
EXTEND_VS_MAX_FREQ
VS_COAST_MODE[1:0]
0dB
バイパス・モード
0
コントロール
REV. B
注
X
IFFILTSEL[2:0]
PALとNTSCのIFフィルタ選択
予備
0xF9
6
DR_STR_C[1:0]
予備
0xF8
7
コメント
この値で出力
COAST周波数を
設定
ADV7180
表104. レジスタ・マップの説明（割込み動作）
ユーザ・サブマップ
アドレス
レジスタ
ビットの説明
0x40
割込み設定1
INTRQ_OP_SEL[1:0]
割込み駆動レベル選択
ビット
（グレーの部分はデフォルトの状態）
7
6
5
4
1
0
コメント
0
0
オープン・ドレーン
0
1
アクティブのとき、ローレベルに駆動
1
0
アクティブのとき、ハイレベルに駆動
1
1
予備
0
マニュアル割込みモードがディスエーブル
マニュアル割込み設定モード
1
マニュアル割込みモードがイネーブル
X
MV_INTRQ_SEL[1:0]
Macrovision割込み選択
割込みステータス1
2
MPU_STIM_INTRQ[1:0]
予備
0x42
3
注
未使用
0
0
予備
0
1
疑似同期のみ
1
0
カラー･ストライプのみ
1
1
疑似同期またはカラー･ストライプ
INTRQ_DUR_SEL[1:0]
0
0
3クロック期間
割込み期間選択
0
1
15クロック期間
1
0
63クロック期間
1
1
クリアされるまでアクティブ
SD_LOCK_Q
（読出し専用）
0
変更なし
これらのビットは
1
SD入力により、デコーダがアンロック
0x43レジスタでク
リア、または0x44
状態からロック状態へ
SD_UNLOCK_Q
0
変更なし
1
SD入力により、デコーダがロック状態
レジスタでマスク
可能
からアンロック状態へ
予備
X
予備
X
予備
X
SD_FR_CHNG_Q
MV_PS_CS_Q
予備
0x43
割込みクリア1
0
変更なし
1
フリーラン状態の変更を表す
0
変更なし
1
疑似同期／カラー・ストライプを検出。
選択については「レジスタ0x40、
MV_INTRQ_SEL[1:0]」を参照
X
SD_LOCK_CLR
（書込み専用）
SD_UNLOCK_CLR
0
クリアせず
1
SD_LOCK_Qビットをクリア
0
クリアせず
1
予備
SD_UNLOCK_Qビットをクリア
0
予備
未使用
0
予備
未使用
0
SD_FR_CHNG_CLR
MV_PS_CS_CLR
未使用
0
クリアせず
1
SD_FR_CHNG_Qビットをクリア
0
クリアせず
1
予備
0x44
割込みマスク1
_______________
SD_LOCK_MSK
MV_PS_CS_Qビットをクリア
X
クリアせず
（読出し／書込み）
__________________
SD_UNLOCK_MSK
0
1
予備
0
予備
0
予備
0
___________________
SD_FR_CHNG_MSK
________________
MV_PS_CS_MSK
SD_LOCK_Qビットをマスク
1
SD_LOCK_Qビットをマスクせず
SD_UNLOCK_Qビットをマスク
SD_UNLOCK_Qビットをマスクせず
未使用
未使用
未使用
0
SD_FR_CHNG_Qビットをマスク
1
SD_FR_CHNG_Qビットをマスクせず
0
MV_PS_CS_Qビットをマスク
1
予備
0
MV_PS_CS_Qビットをマスクせず
X
未使用
― 96 ―
REV. B
ADV7180
ユーザ・サブマップ
アドレス
0x45
レジスタ
原ステータス2
（読出し専用）
ビットの説明
ビット
（グレーの部分はデフォルトの状態）
7
6
5
4
3
2
1
CCAPD
X
予備
EVEN_FIELD
X
予備
MPU_STIM_INTRQ
X
0
コメント
注
0
CCAPDデータ未検出―VBIシステム2
1
CCAPDデータ検出―VBIシステム2
これらのビットは
ステータス専用
ビットで、クリア
とマスクが不能。
クリアまたはマス
クするにはレジス
タ0x46を使用
X
0
現在のSDフィールド番号は奇数値
1
現在のSDフィールド番号は偶数値
X
0
MPU_STIM_INT＝0
1
0x46
割込みステータス2
（読出し専用）
MPU_STIM_INT＝1
0
CCAPD_Q
1
0
GEMD_Q
1
X
予備
X
0
SD_FIELD_CHNGD_Q
1
これらのビットは、
入力ビデオ信号にクローズド・
キャプションの検出なし―VBIシステム2 0x47レジスタでク
リア、または0x48
入力ビデオ信号にクローズド・
レジスタでマスク
キャプションの検出あり―VBIシステム2
可能。
入力ビデオ信号にGemstarデータの検出
なし―VBIシステム2
CCAP、Gemstar、
入力ビデオ信号にGemstarデータの検出 CGMS、および
WSSデータの場合、
あり―VBIシステム2
0x46レジスタの割
込みは、モード1の
SD信号による奇数フィールドから偶数フィー データ・スライサ
ルドへの変更（または逆の変更）なし
を使用
SD信号による奇数フィールドから偶数フィー
ルドへの変更（または逆の変更）あり
X
予備
X
予備
MPU_STIM_INTRQ_Q
未使用
未使用
0
マニュアル割込みの設定なし
1
0x47
割込みクリア2
（書込み専用）
マニュアル割込みの設定あり
CCAPD_CLR
GEMD_CLR
0
予備
0
クリアせず―VBIシステム2
1
CCAPD_Qビットをクリア―VBIシステム2
0
クリアせず
1
GEMD_Qビットをクリア
データ・スライサ
を使用
0
0
SD_FIELD_CHNGD_CLR
クリアせず
1
0x48
割込みマスク2
（読出し／書込み）
____________
CCAPD_MSK
未使用
X
予備
MPU_STIM_INTRQ_CLR
SD_FIELD_CHNGD_Qビットをクリア
X
予備
未使用
0
クリアせず
1
MPU_STIM_INTRO_Qビットをクリア
___________
GEMD_MSK
予備
0
_______________________
SD_FIELD_CHNGD_MSK
予備
______________________
MPU_STIM_INTRQ_MSK
0
0
CCAPD_Qビットをマスク―VBIシステム2 CCAP、Gemstar、
1
CCAPD_Qビットをマスクせず―VBIシステム2
0
GEMD_Qビットをマスク―VBIシステム2
1
GEMD_Qビットをマスクせず―VBIシステム2
0
未使用
0
SD_FIELD_CHNGD_Qビットをマスク
1
SD_FIELD_CHNGD_Qビットをマスクせず
0
原ステータス3
（読出し専用）
MPU_STIM_INTRO_Qビットをマスクせず
レートで出力
SD_V_LOCK
SD_H_LOCK
0
1
予備
X
SCM_LOCK
0
1
予備
予備
REV. B
データ・スライサ
を使用
MPU_STIM_INTRO_Qビットをマスク
SD_OP_50Hz
60/50HzのSDフレーム・
X
予備
CGMS、および
WSSデータの場合、
0x46レジスタの割
込みは、モード1の
未使用
0
1
0x49
CCAP、Gemstar、
CGMS、および
WSSデータの場合、
0x46レジスタの割
込みは、モード1の
X
0
60HzのSD信号出力
1
50HzのSD信号出力
0
SD垂直同期ロックが確立されず
1
SD垂直同期ロックが確立
SD水平同期ロックが確立されず
SD水平同期ロックが確立
未使用
SECAMロックが確立されず
SECAMロックが確立
未使用
未使用
X
未使用
― 97 ―
これらのビットは
ステータス専用
ビットで、クリア
とマスクが不能。
クリアまたはマス
クするにはレジス
タ0x4Aを使用
ADV7180
ユーザ・サブマップ
アドレス
0x4A
レジスタ
ビットの説明
割込みステータス3
SD_OP_CHNG_Q
60/50HzのSDフレーム・レー
（読出し専用）
ビット
（グレーの部分はデフォルトの状態）
7
6
5
4
3
2
1
0
コメント
注
0
出力でSD信号標準変更の検出なし
1
出力でSD信号標準変更の検出あり
これらのビットは、
レジスタ0x4Bでク
トを出力
SD_V_LOCK_CHNG_Q
0
SD垂直同期ロック・ステータスに
1
SD垂直同期ロック・ステータスに
リア、または0x4C
でマスク可能
変更なし
変更あり
SD_H_LOCK_CHNG_Q
SD_AD_CHNG_Q
SD自動検出の変更
0
SD水平同期ロック・ステータスに
変更なし
1
SD水平同期ロック・ステータスに
変更あり
0
ステータス・レジスタ1の
AD_RESULT[2:0]ビットに変更なし
1
ステータス・レジスタ1の
AD_RESULT[2:0]ビットに変更あり
0
SCM_LOCK_CHNG_Q
SECAMロック
SECAMロック・ステータスに変更なし
1
PAL_SW_LK_CHNG_Q
SECAMロック・ステータスに変更あり
0
PAL振幅バースト・ロック・ステータス
1
PAL振幅バースト・ロック・ステータス
に変更なし
に変更あり
X
予備
予備
0x4B
割込みクリア3
未使用
X
未使用
SD_OP_CHNG_CLR
（書込み専用）
0
クリアせず
1
SD_OP_CHNG_Qビットをクリア
0
SD_V_LOCK_CHNG_CLR
クリアせず
1
SD_V_LOCK_CHNG_Qビットをクリア
0
SD_H_LOCK_CHNG_CLR
クリアせず
1
SD_AD_CHNG_CLR
SD_H_LOCK_CHNG_Qビットをクリア
0
クリアせず
1
SD_AD_CHNG_Qビットをクリア
0
SCM_LOCK_CHNG_CLR
クリアせず
1
PAL_SW_LK_CHNG_CLR
0x4C
割込みマスク3
__________________
SD_OP_CHNG_MSK
クリアせず
1
PAL_SW_LK_CHNG_Qビットをクリア
X
予備
予備
SCM_LOCK_CHNG_Qビットをクリア
0
未使用
X
未使用
（読出し／書込み）
_______________________
SD_V_LOCK_CHNG_ MSK
_______________________
SD_H_LOCK_CHNG_ MSK
___________________
SD_AD_CHNG_ MSK
_______________________
SCM_LOCK_CHNG_ MSK
________________________
PAL_SW_LK_CHNG_ MSK
予備
SD_OP_CHNG_Qビットをマスク
1
SD_OP_CHNG_Qビットをマスクせず
0
SD_V_LOCK_CHNG_Qビットをマスク
1
SD_V_LOCK_CHNG_Qビットをマスクせず
0
SD_H_LOCK_CHNG_Qビットをマスク
1
SD_H_LOCK_CHNG_Qビットをマスクせず
0
SD_AD_CHNG_Qビットをマスク
1
SD_AD_CHNG_Qビットをマスクせず
0
SCM_LOCK_CHNG_Qビットをマスク
1
SCM_LOCK_CHNG_Qビットをマスクせず
0
PAL_SW_LK_CHNG_Qビットをマスク
1
PAL_SW_LK_CHNG_Qビットをマスクせず
X
予備
0
未使用
X
未使用
― 98 ―
REV. B
ADV7180
ユーザ・サブマップ
アドレス
レジスタ
ビットの説明
0x4E
割込みステータス4
VDP_CCAPD_Q
ビット
（グレーの部分はデフォルトの状態）
7
6
5
4
3
2
VDP_CGMS_WSS_CHNGD_Q
0
検出データの変更のために、
または内容に関係なくデータ
が検出されたときのために、
割込みが発行されるか否かに
ついては、ユーザ・サブマッ
プの0x9Cのビット4を参照
1
クローズド・キャプションの検出なし
これらのビットは
1
クローズド・キャプションの検出あり
0x4Fレジスタでクリ
ア、または0x50レジ
注
スタでマスク可能。
CGMS/WSSデータの変更なし／使用不可 CCAP、Gemstar、
CGMS/WSSデータの変更あり／使用可 CGMS、WSS、
VPS、PDC、UTC、
VITCデータの場合、
0x4Eレジスタの割
込みは、VDPのデー
タ・スライサを使用
VDP_GS_VPS_PDC_UTC_CHNG_Q
検出データの変更のために、
または内容に関係なくデータ
が検出されたときのために、
割込みが発行されるか否かに
ついては、ユーザ・サブマッ
プの0x9Cのビット5を参照
0
Gemstar/PDC/VPS/UTCデータの
1
Gemstar/PDC/VPS/UTCデータの
変更なし／使用可
変更あり／使用可
X
予備
VDP_VITC_Q
割込みクリア4
（書込み専用）
コメント
0
X
予備
0x4F
0
X
予備
予備
1
0
VDPでVITCデータを使用不可
1
VDPでVITCデータを使用可
X
VDP_CCAPD_CLR
0
クリアせず
1
VDP_CCAPD_Qビットをクリア
0
予備
VDP_CGMS_WSS_CHNGD_
CLR
0
クリアせず
1
VDP_CGMS_WSS_CHNGD_Qビットを
クリア
CCAP、Gemstar、
CGMS、WSS、
VPS、PDC、UTC、
VITCデータの場
合、0x4Eレジスタ
の割込みは、VDP
のデータ・スライ
サを使用
0
予備
VDP_GS_VPS_PDC_UTC_
CHNG_CLR
0
クリアせず
1
VDP_GS_VPS_PDC_UTC_CHNG_Q
ビットをクリア
0
予備
VDP_VITC_CLR
予備
0x50
割込みマスク4
0
クリアせず
1
VDP_VITC_Qビットをクリア
0
VDP_CCAPD_MSKB
をマスク
CCAP、Gemstar、
CGMS、WSS、
VPS、PDC、UTC、
VITCデータの場
合、0x4Eレジスタ
の割込みは、VDP
VDP_CGMS_WSS_CHNGD_Qビット
のデータ・スライ
サを使用
0
VDP_CCAPD_Qビットをマスク
1
VDP_CCAPD_Qビットをマスクせず
0
予備
VDP_CGMS_WSS_CHNGD_
MSKB
0
VDP_CGMS_WSS_CHNGD_Qビット
1
をマスクせず
0
予備
VDP_GS_VPS_PDC_UTC_
CHNG_MSKB
0
VDP_GS_VPS_PDC_UTC_CHNG_Q
ビットをマスク
1
VDP_GS_VPS_PDC_UTC_CHNG_Q
ビットをマスクせず
0
予備
VDP_VITC_MSKB
予備
0x60
VDP_Config_1
0
VDP_VITC_Qビットをマスク
1
VDP_VITC_Qビットをマスクせず
0
VDP_TTXT_TYPE_MAN
[1:0]
VDP_TTXT_TYPE_MAN_
ENABLE
WST_PKT_DECODE_
DISABLE
予備
REV. B
1
0
0
0
― 99 ―
0
0
PAL：Teletext-ITU-BT.653-625/50-A
NTSC：予備
0
1
PAL：Teletext-ITU-BT.653-625/50-B
（WST）
NTSC：Teletext-ITU-BT.653-525/60-B
1
0
PAL：Teletext-ITU-BT.653-625/50-C
NTSC：Teletext-ITU-BT.653-525/60-C
またはEIA516（NABTS）
1
1
PAL：Teletext-ITU-BT.653-625/50-D
NTSC：Teletext-ITU-BT.653-525/60-D
0
テレテキスト・タイプのユーザ設定を
ディスエーブル
1
テレテキスト・タイプのユーザ設定を
イネーブル
0
WSTパケットのハミング復号を
イネーブル
1
WSTパケットのハミング復号を
ディスエーブル
ADV7180
ユーザ・サブマップ
アドレス
レジスタ
ビットの説明
0x61
VDP_Config_2
予備
ビット
（グレーの部分はデフォルトの状態）
7
6
5
AUTO_DETECT_GS_TYPE
予備
0x62
VDP_ADF_Config_1
0
ADF_ENABLE
VDP_ADF_Config_2
VDP_LINE_00E
0
X
X
0
0
コメント
Gemstarタイプの自動検出をディスエーブル
1
Gemstarタイプの自動検出をイネーブル
0
1
0
1
注
VDPデコード済みデータを含む補助データ・
ストリームで送信するユーザ指定のDID
0
0
ニブル・モード
0
1
バイト・モード、コード制限なし
1
0
バイト・モード、0x00と0xFFを禁止
1
1
予備
656補助ストリームに対するVBIデコード
済みデータの挿入をディスエーブル
1
656補助ストリームに対するVBIデコード
済みデータの挿入をイネーブル
1
0
1
0
1
0
VDPデコード済みデータを含む補助データ・
ストリームで送信するユーザ指定のSDID
X
0
補助データ・パケットをYデータ・ストリーム
とCデータ・ストリームに分散
1
補助データ・パケットをYデータ・ストリーム
とCデータ・ストリームに複製
VBI_DATA_P318[3:0]
0
0
予備
MAN_LINE_PGM
1
0
予備
0x64
2
0
1
ADF_SDID[5:0]
DUPLICATE_ADF
3
0
ADF_DID[4:0]
ADF_MODE[1:0]
0x63
0
4
0
0
0
0
ライン318からデコードするVBI標準を
設定（PAL）。NTSC―なし
0
0
表65に示したラインでデフォルト標準を
デコード
1
各ラインでデコードするVBI標準を
マニュアル設定（表66を参照）
1に設定した場合、
VBI_DATA_Px_N
yビットすべてを任
意に設定可能
0x65
VDP_LINE_00F
VBI_DATA_P319_N286[3:0]
VBI_DATA_P6_N23[3:0]
0x66
VDP_LINE_010
VDP_LINE_011
VDP_LINE_012
VDP_LINE_013
VDP_LINE_014
0
0
0
0
0
0
0
0
0
ライン319（PAL）、ライン286（NTSC） これらのビットを有効
にするには
からデコードするVBI標準を設定
MAN_LINE_PGMを
ライン6（PAL）、ライン23（NTSC）
1に設定することが必要
からデコードするVBI標準を設定
0
0
0
0
ライン320（PAL）、ライン287（NTSC） これらのビットを有効
にするには
からデコードするVBI標準を設定
MAN_LINE_PGMを
ライン7（PAL）、ライン24（NTSC）
1に設定することが必要
からデコードするVBI標準を設定
0
0
0
0
ライン321（PAL）、ライン288（NTSC） これらのビットを有効
にするには
からデコードするVBI標準を設定
MAN_LINE_PGMを
ライン8（PAL）、ライン25（NTSC）
1に設定することが必要
からデコードするVBI標準を設定
0
0
0
0
ライン322からデコードするVBI標準を
設定（PAL）。NTSC―なし
0
0
ライン9からデコードするVBI標準を
設定（PAL）。NTSC―なし
0
0
0
0
0
0
0
0
0
0
0
VBI_DATA_P324_N272[3:0]
VBI_DATA_P11[3:0]
0
0
VBI_DATA_P323[3:0]
VBI_DATA_P10[3:0]
0x6A
0
0
0
VBI_DATA_P322[3:0]
VBI_DATA_P9[3:0]
0x69
0
VBI_DATA_P321_N288[3:0]
VBI_DATA_P8_N25[3:0]
0x68
0
VBI_DATA_P320_N287[3:0]
VBI_DATA_P7_N24[3:0]
0x67
0
0
ライン323からデコードするVBI標準を
設定（PAL）。NTSC―なし
ライン10からデコードするVBI標準を
設定（PAL）。NTSC―なし
これらのビットを有効
にするには
MAN_LINE_PGMを
1に設定することが必要
これらのビットを有効
にするには
MAN_LINE_PGMを
1に設定することが必要
0
0
0
0
0
0
0
0
ライン325（PAL）、ライン273（NTSC） これらのビットを有効
にするには
からデコードするVBI標準を設定
ライン12（PAL）、ライン10（NTSC） MAN_LINE_PGMを
1に設定することが必要
からデコードするVBI標準を設定
0
0
0
0
ライン326（PAL）、ライン274（NTSC） これらのビットを有効
にするには
からデコードするVBI標準を設定
ライン13（PAL）、ライン11（NTSC） MAN_LINE_PGMを
1に設定することが必要
からデコードするVBI標準を設定
0
0
0
0
ライン327（PAL）、ライン275（NTSC） これらのビットを有効
にするには
からデコードするVBI標準を設定
ライン14（PAL）、ライン12（NTSC） MAN_LINE_PGMを
1に設定することが必要
からデコードするVBI標準を設定
0
ライン324（PAL）、ライン272（NTSC） これらのビットを有効
にするには
からデコードするVBI標準を設定。
MAN_LINE_PGMを
NTSC―なし
1に設定することが必要
ライン11からデコードするVBI標準を
設定（PAL）。NTSC―なし
0x6B
VDP_LINE_015
VBI_DATA_P325_N273[3:0]
VBI_DATA_P12_N10[3:0]
0x6C
VDP_LINE_016
VDP_LINE_017
0
0
0
VBI_DATA_P326_N274[3:0]
VBI_DATA_P13_N11[3:0]
0x6D
0
0
0
0
0
VBI_DATA_P327_N275[3:0]
VBI_DATA_P14_N12[3:0]
0
0
0
0
― 100 ―
REV. B
ADV7180
ユーザ・サブマップ
アドレス
レジスタ
ビットの説明
0x6E
VDP_LINE_018
VBI_DATA_P328_N276[3:0]
VBI_DATA_P15_N13[3:0]
0x6F
VDP_LINE_019
VDP_LINE_01A
VDP_LINE_01B
VDP_LINE_01C
VDP_LINE_01D
VDP_LINE_01E
0x75
VDP_LINE_01F
0x76
VDP_LINE_020
VDP_LINE_021
0
1
0
コメント
0
0
0
ライン328（PAL）、ライン276（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
ライン15（PAL）、ライン13（NTSC）
からデコードするVBI標準を設定
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
― 101 ―
0
0
MAN_LINE_PGMを
1に設定することが必要
MAN_LINE_PGMを
1に設定することが必要
ライン334（PAL）、ライン282（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
MAN_LINE_PGMを
1に設定することが必要
ライン335（PAL）、ライン283（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
MAN_LINE_PGMを
1に設定することが必要
ライン336（PAL）、ライン284（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
ライン23（PAL）、ライン21（NTSC）
からデコードするVBI標準を設定
0
MAN_LINE_PGMを
1に設定することが必要
ライン333（PAL）、ライン281（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
ライン22（PAL）、ライン20（NTSC）
からデコードするVBI標準を設定
0
MAN_LINE_PGMを
1に設定することが必要
ライン332（PAL）、ライン280（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
ライン21（PAL）、ライン19（NTSC）
からデコードするVBI標準を設定
0
MAN_LINE_PGMを
1に設定することが必要
ライン331（PAL）、ライン279（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
ライン20（PAL）、ライン18（NTSC）
からデコードするVBI標準を設定
0
0
0
MAN_LINE_PGMを
1に設定することが必要
ライン330（PAL）、ライン278（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
ライン19（PAL）、ライン17（NTSC）
からデコードするVBI標準を設定
0
0
0
0
0
0
0
ライン18（PAL）、ライン16（NTSC）
からデコードするVBI標準を設定
0
0
0
0
0
0
0
注
ライン329（PAL）、ライン277（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
ライン17（PAL）、ライン15（NTSC）
からデコードするVBI標準を設定
0
0
0
0
0
0
0
ライン16（PAL）、ライン14（NTSC）
からデコードするVBI標準を設定
0
0
0
0
VBI_DATA_P337_N285[3:0]
VBI_DATA_P24_N22[3:0]
REV. B
0
VBI_DATA_P336_N284[3:0]
VBI_DATA_P23_N21[3:0]
0x77
0
VBI_DATA_P335_N283[3:0]
VBI_DATA_P22_N20[3:0]
2
0
0
VBI_DATA_P334_N282[3:0]
VBI_DATA_P21_N19[3:0]
3
0
VBI_DATA_P333_N281[3:0]
VBI_DATA_P20_N18[3:0]
0x74
0
4
VBI_DATA_P332_N280[3:0]
VBI_DATA_P19_N17[3:0]
0x73
0
5
VBI_DATA_P331_N279[3:0]
VBI_DATA_P18_N16[3:0]
0x72
0
6
VBI_DATA_P330_N278[3:0]
VBI_DATA_P17_N15[3:0]
0x71
7
VBI_DATA_P329_N277[3:0]
VBI_DATA_P16_N14[3:0]
0x70
ビット
（グレーの部分はデフォルトの状態）
MAN_LINE_PGMを
1に設定することが必要
ライン337（PAL）、ライン285（NTSC） これらのビットを有効
からデコードするVBI標準を設定
にするには
ライン24（PAL）、ライン22（NTSC）
からデコードするVBI標準を設定
MAN_LINE_PGMを
1に設定することが必要
ADV7180
ユーザ・サブマップ
アドレス
0x78
レジスタ
ビットの説明
VDP_STATUS
CC_AVL
ビット
（グレーの部分はデフォルトの状態）
7
6
5
4
3
2
1
（読出し専用）
CC_EVEN_FIELD
CGMS_WSS_AVL
コメント
注
0
クローズド・キャプションの検出なし
1
クローズド・キャプションの検出あり
CC_CLEARで
CC_AVLビットを
0
クローズド・キャプションを
奇数フィールドから検出
1
クローズド・キャプションを
偶数フィールドから検出
0
CGMS/WSSの検出なし
1
CGMS/WSSの検出あり
GS_PDC_VPS_UTC_AVL
GS_DATA_TYPE
VITC_AVL
0
VPSの検出なし
1
VPSの検出あり
0
Gemstar_1×を検出
1
Gemstar_2×を検出
0
VITCの検出なし
1
VITCの検出あり
0
CGMS_WSS_CLEAR
でCGMS_WSS_AVL
ビットをリセット
GS_PDC_VPS_UTC_
CLEARで
GS_PDC_VPS_UTC_
AVLビットをリセット
VITC_CLEARで
VITC_AVLビット
をリセット
テレテキストの検出なし
1
VDP_STATUS_CLEAR
リセット
0
予備
TTXT_AVL
0
テレテキストの検出あり
CC_CLEAR
（書込み専用）
0
CCAPレジスタの再初期設定なし
1
CCAP読出しレジスタを再初期設定
自己クリアビット
0
予備
CGMS_WSS_CLEAR
0
CGMS/WSSレジスタの再初期設定なし
1
CGMS/WSS読出しレジスタを再初期設定
自己クリアビット
0
予備
0
GS_PDC_VPS_UTC_CLEAR
GS/PDC/VPS/UTCレジスタの
自己クリアビット
再初期設定なし
1
GS/PDC/VPS/UTC読出しレジスタを
再初期設定
0
予備
VITC_CLEAR
0x79
0
VITCレジスタの再初期設定なし
1
VITC読出しレジスタを再初期設定
予備
0
CCAP_BYTE_1[7:0]
X
X
X
X
X
X
X
X
CCAPのデコード済みバイト1
CCAP_BYTE_2[7:0]
X
X
X
X
X
X
X
X
CCAPのデコード済みバイト2
VDP_CGMS_WSS_
CGMS_CRC[5:2]
DATA_0（読出し専用） 予備
X
X
X
X
CGMSのデコード済みCRCシーケンス
0
0
0
0
VDP_CGMS_WSS_
CGMS_WSS[13:8]
DATA_1（読出し専用） CGMS_CRC[1:0]
X
X
X
X
X
X
デコード済みのCGMS/WSSデータ
X
X
VDP_CCAP_DATA_0
自己クリアビット
（読出し専用）
0x7A
VDP_CCAP_DATA_1
（読出し専用）
0x7D
0x7E
CGMSのデコード済みCRCシーケンス
0x7F
VDP_CGMS_WSS_
CGMS_WSS[7:0]
DATA_2（読出し専用）
X
X
X
X
X
X
X
X
デコード済みのCGMS/WSSデータ
0x84
VDP_GS_VPS_PDC_ GS_VPS_PDC_UTC_
UTC_0（読出し専用） BYTE_0[7:0]
X
X
X
X
X
X
X
X
デコード済みのGemstar/VPS/PDC/UTC
データ
0x85
VDP_GS_VPS_PDC_ GS_VPS_PDC_UTC_
UTC_1（読出し専用） BYTE_1[7:0]
X
X
X
X
X
X
X
X
デコード済みのGemstar/VPS/PDC/UTC
データ
0x86
VDP_GS_VPS_PDC_ GS_VPS_PDC_UTC_
UTC_2（読出し専用） BYTE_2[7:0]
X
X
X
X
X
X
X
X
デコード済みのGemstar/VPS/PDC/UTC
データ
0x87
VDP_GS_VPS_PDC_ GS_VPS_PDC_UTC_
UTC_3（読出し専用） BYTE_3[7:0]
X
X
X
X
X
X
X
X
デコード済みのGemstar/VPS/PDC/UTC
データ
VDP_VPS_PDC_UTC_4
VPS_PDC_UTC_BYTE_4[7:0]
X
X
X
X
X
X
X
X
デコード済みのVPS/PDC/UTCデータ
VDP_VPS_PDC_UTC_5 VPS_PDC_UTC_BYTE_5[7:0]
X
X
X
X
X
X
X
X
デコード済みのVPS/PDC/UTCデータ
X
X
X
X
X
X
X
X
デコード済みのVPS/PDC/UTCデータ
0x88
（読出し専用）
0x89
（読出し専用）
0x8A
VDP_VPS_PDC_UTC_6 VPS_PDC_UTC_BYTE_6[7:0]
（読出し専用）
― 102 ―
REV. B
ADV7180
ユーザ・サブマップ
アドレス
0x8B
ビット
（グレーの部分はデフォルトの状態）
レジスタ
ビットの説明
7
6
5
4
3
2
1
0
コメント
VDP_VPS_PDC_UTC_7
VPS_PDC_UTC_BYTE_7[7:0]
X
X
X
X
X
X
X
X
デコード済みのVPS/PDC/UTCデータ
VPS_PDC_UTC_BYTE_8[7:0]
X
X
X
X
X
X
X
X
デコード済みのVPS/PDC/UTCデータ
VPS_PDC_UTC_BYTE_9[7:0]
X
X
X
X
X
X
X
X
デコード済みのVPS/PDC/UTCデータ
VDP_VPS_PDC_UTC_10 VPS_PDC_UTC_BYTE_10[7:0]
X
X
X
X
X
X
X
X
デコード済みのVPS/PDC/UTCデータ
X
X
X
X
X
X
X
X
デコード済みのVPS/PDC/UTCデータ
X
X
X
X
X
X
X
X
デコード済みのVPS/PDC/UTCデータ
VITC_DATA_0[7:0]
X
X
X
X
X
X
X
X
デコード済みのVITCデータ
VITC_DATA_1[7:0]
X
X
X
X
X
X
X
X
デコード済みのVITCデータ
VITC_DATA_2[7:0]
X
X
X
X
X
X
X
X
デコード済みのVITCデータ
VITC_DATA_3[7:0]
X
X
X
X
X
X
X
X
デコード済みのVITCデータ
VITC_DATA_4[7:0]
X
X
X
X
X
X
X
X
デコード済みのVITCデータ
VITC_DATA_5[7:0]
X
X
X
X
X
X
X
X
デコード済みのVITCデータ
VITC_DATA_6[7:0]
X
X
X
X
X
X
X
X
デコード済みのVITCデータ
VITC_DATA_7[7:0]
X
X
X
X
X
X
X
X
デコード済みのVITCデータ
VITC_DATA_8[7:0]
X
X
X
X
X
X
X
X
デコード済みのVITCデータ
X
X
X
X
X
X
X
X
デコード済みのVITC CRCデータ
0
0
0
0
注
（読出し専用）
0x8C
VDP_VPS_PDC_UTC_8
（読出し専用）
0x8D
VDP_VPS_PDC_UTC_9
（読出し専用）
0x8E
（読出し専用）
0x8F
VDP_VPS_PDC_UTC_11 VPS_PDC_UTC_BYTE_11[7:0]
（読出し専用）
0x90
VDP_VPS_PDC_UTC_12 VPS_PDC_UTC_BYTE_12[7:0]
（読出し専用）
0x92
VDP_VITC_DATA_0
（読出し専用）
0x93
VDP_VITC_DATA_1
（読出し専用）
0x94
VDP_VITC_DATA_2
（読出し専用）
0x95
VDP_VITC_DATA_3
（読出し専用）
0x96
VDP_VITC_DATA_4
（読出し専用）
0x97
VDP_VITC_DATA_5
（読出し専用）
0x98
VDP_VITC_DATA_6
（読出し専用）
0x99
VDP_VITC_DATA_7
（読出し専用）
0x9A
VDP_VITC_DATA_8
（読出し専用）
0x9B
VDP_VITC_CALC_CRC VITC_CRC[7:0]
（読出し専用）
0x9C
VDP_OUTPUT_SEL
予備
WSS_CGMS_CB_CHANGE
0
1
GS_VPS_PDC_UTC_CB_
CHANGE
0
1
CGMSおよびWSSデータの内容ベースの AVAILABLEは、
更新をディスエーブル
内容が変更された
CGMSおよびWSSデータの内容ベースの ときだけデータが
使用可能であるこ
更新をイネーブル
とを示すビット
Gemstar、VPS、PDC、UTCデータの
内容ベースの更新をディスエーブル
Gemstar、VPS、PDC、UTCデータの
内容ベースの更新をイネーブル
I2C_GS_VPS_PDC_UTC[1:0]
REV. B
0
0
Gemstar_1×/Gemstar_2×
0
1
VPS
1
0
PDC
1
1
UTC
― 103 ―
デコード予定の標準
ADV7180
I2Cのプログラミング例
ADV7180 LQFP-64
モード1：CVBS入力（AIN2上のコンポジット・ビデオ）
4:2:2、ITU-R BT.656、8ビット出力のP15∼P8自動検出によって、すべての規格はサポートされています。
表105. モード1：CVBS入力
レジスタ・アドレス（16進）
レジスタ値（16進）
注
00
04
17
31
01
57
41
02
3D
A2
3E
3F
0E
55
0E
6A
A0
80
81
00
INSEL＝AIN2上のCVBS入力
SFLをイネーブル
SH1を選択
ADVビデオ・エンコーダに適用するようにNEWAV_MODE、
SAV/EAVをクリア
MWEイネーブル・マニュアル・ウィンドウ、カラーキル・ス
レッショールドを2に設定
BLMの最適化
BGBの最適化
隠しスペース
ADC設定
ユーザ・スペース
モード2：Sビデオ入力（AIN3上のYとAIN6上のC）
ITU-R BT.656、8ビット出力のP15∼P8自動検出によって、すべての規格はサポートされています。
表106. モード2：Sビデオ入力
レジスタ・アドレス（16進）
レジスタ値（16進）
注
00
04
31
08
57
02
3D
A2
3E
3F
58
0E
55
0E
6A
A0
04
80
81
00
INSEL＝Y/C、Y＝AIN3、C＝AIN6
SFLをイネーブル
ADVビデオ・エンコーダに適用するようにNEWAV_MODE、
SAV/EAVをクリア
MWEイネーブル・マニュアル・ウィンドウ、カラーキル・ス
レッショールドを2に設定
BLMの最適化
BGBの最適化
強制書込み。これは適正な動作のために必須
隠しスペース
ADC設定
ユーザ・スペース
モード3：525i/625i YPrPb入力（AIN1上のY、AIN4上のPr、AIN5上のPb）
ITU-R BT.656、8ビット出力のP15∼P8自動検出によって、すべての規格はサポートされています。
表107. モード3：YPrPb入力
レジスタ・アドレス（16進）
レジスタ値（16進）
注
00
31
09
02
3D
3E
3F
0E
55
0E
A2
6A
A0
80
81
00
INSEL＝YPrPb、Y＝AIN1、Pr＝AIN4、Pb＝AIN5
ADVビデオ・エンコーダに適用するようにNEWAV_MODE、
SAV/EAVをクリア
MWEイネーブル・マニュアル・ウィンドウ
BLMの最適化
アナログ・デバイセズ推奨
隠しスペース
ADC設定
ユーザ・スペース
― 104 ―
REV. B
ADV7180
ADV7180 LFCSP-40
モード1：CVBS入力（AIN1上のコンポジット・ビデオ）
4:2:2、ITU-R BT.656、8ビット出力のP0∼P7自動検出によって、すべての規格はサポートされています。
表108. モード1：CVBS入力
レジスタ・アドレス（16進）
レジスタ値（16進）
注
00
04
17
31
00
57
41
02
3D
A2
3E
3F
0E
55
0E
6A
A0
80
81
00
INSEL＝AIN1上のCVBS入力
SFLをイネーブル
SH1を選択
ADVビデオ・エンコーダに適用するようにNEWAV_MODE、
SAV/EAVをクリア
MWEイネーブル・マニュアル・ウィンドウ、カラーキル・ス
レッショールドを2に設定
BLMの最適化
BGBの最適化
隠しスペース
ADC設定
ユーザ・スペース
モード2：Sビデオ入力（AIN1上のYとAIN2上のC）
ITU-R BT.656、8ビット出力のP0∼P7自動検出によって、すべての規格はサポートされています。
表109. モード2：Sビデオ入力
レジスタ・アドレス（16進）
レジスタ値（16進）
注
00
04
31
06
57
02
3D
A2
3E
3F
58
0E
55
0E
6A
A0
04
80
81
00
INSEL＝Y/C、Y＝AIN1、C＝AIN2
SFLをイネーブル
ADVビデオ・エンコーダに適用するようにNEWAV_MODE、
SAV/EAVをクリア
MWEイネーブル・マニュアル・ウィンドウ、カラーキル・ス
レッショールドを2に設定
BLMの最適化
BGBの最適化
強制書込み。これは適正な動作のために必須
隠しスペース
ADC設定
ユーザ・スペース
モード3：525i/625i YPrPb入力（AIN1上のY、AIN2上のPb、AIN3上のPr）
ITU-R BT.656、8ビット出力のP0∼P7自動検出によって、すべての規格はサポートされています。
表110. モード3：YPrPb入力
レジスタ・アドレス（16進）
レジスタ値（16進）
注
00
31
09
02
3D
3E
3F
0E
55
0E
A2
6A
A0
80
81
00
INSEL＝YPrPb、Y＝AIN1、Pb＝AIN2、Pr＝AIN3
ADVビデオ・エンコーダに適用するようにNEWAV_MODE、
SAV/EAVをクリア
MWEイネーブル・マニュアル・ウィンドウ
BLMの最適化
REV. B
アナログ・デバイセズ推奨
隠しスペース
ADC設定
ユーザ・スペース
― 105 ―
ADV7180
PCボード・レイアウトの推奨
事項
ADV7180は高精度の高速ミックスド・シグナル・デバイスで
す。デバイスの性能を最大限まで引き出すには、優れたPCボー
ドのレイアウトが重要となります。以下に、ADV7180を使用
したボード設計について説明します。
経験的に、グラウンド・プレーンは1 枚にしたほうが、ノイズ
性能が同等もしくは改善されることがわかっています。複数の
グラウンド・プレーンを使用すると、各グラウンド・プレーン
が小さくなり、グラウンド・ループが長くなるため、悪影響が
出るおそれがあります。
ンスを使用すると、反射の発生するおそれが大きくなります。
場合によっては、グラウンド・プレーンを別々に使用せざるを
えない場合があります。こういうときは、ADV7180の下に1枚
のグラウンド・プレーンを配置することを推奨します。分割の
場所はADV7180の下にする必要があります。この場合、電流
ループが長くなってしまうため（電流は最小抵抗のパスを通り
ます）、部品の適正な配置が重要となります。電流ループの一
例は、電源プレーン→ADV7180→デジタル出力パターン→デ
ジタル・データ・レシーバ→デジタル・グラウンド・プレーン
→アナログ・グラウンド・プレーンとなります。
電源のデカップリング
PLL
各電源ピンに0.1µFと10nFのコンデンサを接続し、デカップリ
ングすることを推奨します。基本的には、各電源ピンから約
0.5cm以内にデカップリング・コンデンサを配置するようにし
ます。また、ADV7180の実装面とは反対側のPCボード面にコ
ンデンサを配置すると、ビアによる抵抗がパス内に加わるため、
このようなコンデンサの配置は避けてください。デカップリン
グ・コンデンサは、電源プレーンと電源ピンの間に配置します。
電流は、電源プレーンからコンデンサを経由して電源ピンへ流
れるようにします。コンデンサと電源ピンの間には電源接続を
設けないでください。100nFコンデンサ・パッドの下から電源
プレーンへビアを配置することは一般に、最適な方法です（図
51参照）。
PLLループ・フィルタ部品は可能な限りELPFピンの近くに配
置します。また、PCボード上のADV7180と同じ側に配置しま
アナログ・インターフェース入力
PCボード上で入力を配線するときは、細心の注意が必要です。
パターン長は最小にし、可能な限り75Ωのパターン・インピー
ダンスを使用してください。75Ω以外のパターン・インピーダ
ビアから電源へ
VDD
10nF
100nF
GND
VREFNとVREFP
これらのピンに関連する回路は、PCボード上の同じ側で
ADV7180のできるだけ近くに配置してください。
デジタル出力（データとクロックの両方）
デジタル出力が駆動しなければならないパターン長を最小にし
てください。パターンを長くすると容量が増え、必要な電流も
増えるため、内部デジタル・ノイズが大きくなります。パター
ンを短くすると、反射のおそれも小さくなります。
ビアからGNDへ
05700-046
図51.
す。これらの部品の近くにはデジタル・パターンや高周波パ
ターンを配置しないようにしてください。データシートの推奨
値を、許容偏差10％以下で使います。
推奨の電源デカップリング
PVDDを低ノイズで安定した状態に保つことが重要です。レギュ
レーション、フィルタリング、デカップリングには特別な注意
を 払 う 必 要 が あ り ま す 。 各 ア ナ ロ グ 回 路 グ ル ー プ （ A VDD、
DVDD、DVDDIO、PVDD）には個別の安定化電源を使用することが
強く望まれます。
グラフィック・コントローラによっては、アクティブ時（アク
ティブ・ピクチャ区間）とアイドル時（水平および垂直の同期
区間）で、消費電力が大幅に異なるものがあります。このため、
アナログ電源レギュレータに加えられる電圧に大きな変化が発
生し、ひいては安定化されたアナログ供給電源に変動が生じる
ことがあります。この影響はアナログ電源の安定化により、ま
たは少なくともP VDDだけでも別のクリーンな電源（たとえば、
12V電源）を使うことで緩和されます。
さらに、ボード全体に1 枚のグラウンド・プレーンを使用する
こと推奨します。このグラウンド・プレーンは、PCボードのア
ナログ部とデジタル部の間に分離スペースを置く必要がありま
す（図52）。
30∼50Ωの直列抵抗を接続すると、反射、EMI、ADV7180内
部の電流スパイクを低減できます。直列抵抗を使う場合は、で
きるだけADV7180ピンの近くに配置します。ただし、抵抗を
近くに配置するために、ビアの追加や出力パターンを長くする
ことは避けてください。
可能であれば、各デジタル出力の駆動容量を15pF未満に制限し
てください。これは、パターンを短くし、出力を1 個のデバイ
スだけに接続することで容易に実現できます。出力の容量が大
きくなると、ADV7180内部で過渡電流が増大し、電源のデジ
タル・ノイズが大きくなります。
ADV7180 LFCSP-40は、LFCSPパッケージの底部に金属製の
露出パドルを備えています。適正な熱性能を引き出し、ノイズ
性能や機械的な強度を上げるために、露出パドルをPCボードの
グラウンドにハンダ付けする必要があります。
デジタル入力
ADV7180のデジタル入力は3.3V信号で動作するように設計さ
れているため、5V信号に耐えることはできません。デコーダに
5Vロジック信号を入力する場合は、追加部品が必要です。
アナログ部
図52.
デジタル部
05700-047
ADV7180
PCボードのグラウンド・レイアウト
― 106 ―
REV. B
ADV7180
代表的な回路接続
図53と図54に、ADV7180 LQFP-64ビデオ・デコーダとADV7180 LFCSP-40ビデオ・デコーダの接続例を示します。ADV7180の評
価用ボードの詳細な回路図については、アナログ・デバイセズのFAE（フィールド・アプリケーション・エンジニア）または最寄りの
販売代理店に問い合わせてください。
ANALOG_INPUT_1
DVDD _1.8V
0.1µF
DVDDIO
A VDD _1.8V
A IN1
36Ω
0.1µF
39Ω
ANALOG_INPUT_2
0.1µF
0.1µF
10nF
0.1µF
10nF
10nF
0.1µF
A IN2
36Ω
PVDD _1.8V
DVDDIO _3.3V
39Ω
DVDD _1.8V
0.1µF
A VDD _1.8V
10nF
20
27
36
1
A IN3
14
0.1µF
4
ANALOG_INPUT_3
10nF
P[0:7]
29
A IN2
30
A IN3
31
RESET
A IN2
PV DD
P0
P1
P2
P3
P4
P5
P6
P7
A IN3
RESET
ADV7180BCPZ
C14とC15は、PCボード上の同じ側でADV7180の
できるだけ近くに配置します。
LFCSP–40
26
0.1µF
AV DD
A IN1
DV DD
A IN1
DV DD
23
DV DDIO
39Ω
DV DDIO
36Ω
17
16
10
9
8
7
6
5
P0
P1
P2
P3
P4
P5
P6
P7
YCrCb
8ビット
656データ
VREFN
0.1µF
25
VREFP
0.1µF
LLC
PCボード上の同じ側で
ADV7180の近くに配置します。
INTRQ
13
47pF
28.63636MHz
SFL
XTAL
VS/FIELD
*
1MΩ
HS
12
47pF
11
38
2
37
39
LLC
INTRQ
SFL
VS/FIELD
HS
XTAL1
DVDDIO
4kΩ
32
ALSB
PVDD _1.8V
ALSBをハイに固定≧I2Cアドレス＝42h
ALSBをローに固定≧I2Cアドレス＝40h
外付けの
ループ・フィルタ
図53.
REV. B
A G ND
A G ND
A G ND
T E ST _ 0
10nF
1.69kΩ
PCボード上の同じ側でADV7180の
近くに配置します。
05700-048
22
* コンデンサの接続については、
アナログ・デバイセズの水晶発振器の
「アプリケーション・ノート」
を参照してください。
SDATA
28
21
24
33
SDA
19
82nF
SCLK
DG ND
DG ND
DG ND
DG ND
34
SCLK
ELPF
PWRDWN
40
3
15
35
18
POWER_DOWN
ADV7180 LFCSP-40の代表的な接続図
― 107 ―
ADV7180
10nF
39Ω
DVDDIO _3.3V
A VDD _1.8V
0.1µF
A IN3
0.1µF
0.1µF
39Ω
DVDDIO _3.3V
10nF
10nF
0.1µF
0.1µF
0.1µF
10nF
36Ω
ANALOG_INPUT_6
YC_C
36Ω
0.1µF
A IN5
35
A IN1
39Ω
36
A IN2
46
A IN3
0.1µF
47
A IN4
A IN6
39Ω
48
A IN5
49
A IN6
A IN1
DV DDIO
ANALOG_INPUT_5
Cb
A IN3
A IN4
A IN5
ADV7180BSTZ
A IN6
LQFP–64
VREFNとVREFPは、PCボード上の同じ側で
ADV7180のできるだけ近くに配置します。
39
0.1µF
VREFN
0.1µF
38
22
47pF
P0
P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
P14
P15
INTRQ
VREFP
GPO3
GPO2
GPO1
GPO0
C19の使用禁止
0.1µF
40
A IN2
P[0:7]
31
39Ω
AV DD
A IN4
XTAL
FIELD
28.63636MHz
*
1MΩ
VS
21
47pF
HS
XTAL1
SFL
51
RESET
29
POWER_DOWN
10nF
PVDD _1.8V
4
36Ω
0.1µF
0.1µF
PV DD
ANALOG_INPUT_4
Cr
10nF
A IN2
23
36Ω
0.1µF
58
ANALOG_INPUT_3
YC_Y
DVDD _1.8V
DV DD
36Ω
DVDD _1.8V
DV DD
ANALOG_INPUT_2
CVBS
A IN1
39Ω
DV DDIO
36Ω
推奨の入力配置は、
EVALボードの場合と同じであり、
INSELを直接使用できます。
0.1µF
11
ANALOG_INPUT_1
Y
RESET
NC
PWRDWN
ELPF
26
25
19
18
17
16
15
14
P0
P1
P2
P3
P4
P5
P6
P7
1
63
64
2
9
8ビット
出力モード
---
16ビット
出力モード
Y
P[8:15]
656/601YCbCr
CbCr
P[8:15]
8
7
6
5
62
61
60
59
55
56
12
13
データ・
バス
P[0:7]
P8
P9
P10
P11
P12
P13
P14
P15
INT
GPO3
GPO2
GPO1
GPO0
FIELD
VSYNC
HS
SFL
PVDD _1.8V
27、28、33、外付けの
41、42、44、
ループ・フィルタ
45、50
30
10nF
DVDDIO _3.3V
82nF
4kΩ
52
1.69kΩ
ALSB
ハイに固定：I2Cアドレス＝42
ローに固定：I2Cアドレス＝40
PCボード上の同じ側でADV7180の
近くに配置します。
* コンデンサの接続については、
アナログ・デバイセズの水晶発振器の
「アプリケーション・ノート」
を参照してください。
SDATA
A G ND
A G ND
A G ND
T E ST _ 0
33Ω
LLC
32
37
43
34
53
SDA
LLC
SCLK
DG ND
DG ND
DG ND
DG ND
54
3
10
24
57
33Ω
SCLK
20
NC＝無接続
図54.
ADV7180 LQFP-64の代表的な接続図
― 108 ―
REV. B
ADV7180
外形寸法
6.00
BSC SQ
0.60 MAX
0.60 MAX
1番ピン
識別マーク
5.75
BCS SQ
上面図
4.25
4.10 SQ
3.95
露出
パッド
（底面図）
0.50
0.40
0.30
12° MAX
40
1
0.50
BSC
10
21
20
0.25 MIN
4.50
REF
0.80 MAX
0.65 TYP
0.05 MAX
0.02 NOM
0.30
0.23
0.18
実装面
0.20 REF
適正な熱性能を引き出し、
ノイズ性能や機械的な強度を上げるために、
露出パドルをPCボードのグラウンドに
ハンダ付けする必要があります。
平坦性
0.08
101306-A
1.00
0.85
0.80
JEDEC標準MO-220-VJJD-2に準拠
図55.
D05700-0-2/07(B)-J
31
30
1番ピン
識別マーク
40ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］
6mm×6mmボディ、極薄クワッド
（CP-40-1）
寸法単位：mm
0.75
0.60
0.45
12.20
12.00 SQ
11.80
1.60
MAX
64
49
1
48
1番ピン
10.20
10.00 SQ
9.80
上面図
（ピンは下向き）
0.15
0.05
0.20
0.09
7°
3.5°
0°
実装面
16
33
32
17
0.08
平坦性
図A
図A
0.50
BSC
リード・ピッチ
0.27
0.22
0.17
反時計方向に90°回転
JEDEC標準MO-026-BCDに準拠
図56.
051706-A
1.45
1.40
1.35
64ピン薄型クワッド・フラット・パッケージ［LQFP］
10mm×10mmボディ
（ST-64-2）
寸法単位：mm
オーダー・ガイド
1
パッケージ・
オプション
モデル
温度範囲
パッケージ
ADV7180BCPZ1
−40∼＋85℃
40ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］ CP-40-1
ADV7180BSTZ1
−40∼＋85℃
64ピン薄型クワッド・フラット・パッケージ［LQFP］
EVAL-ADV7180LQEB
LQFPの評価用ボード
EVAL-ADV7180LFEB
LFCSPの評価用ボード
ST-64-2
Z＝鉛フリー製品
注：ADV7180は鉛フリーの環境配慮製品で、最新の材料と製造プロセスを用いて製造されています。各デバイスのピンのコーティン
グは純度100％のSn電気メッキです。デバイスは鉛フリー・アプリケーションに適しており、最高255℃（±5℃）の表面実装ハンダ処
理に耐えられます。
さらに、本製品は従来型のSnPbハンダ処理製品と下位互換性があります。したがって、電気メッキされたSnコーティングはSn/Pbハン
ダ・ペーストを用いて従来型リフロー温度220∼235℃でハンダ付けできます。
REV. B
― 109 ―