1.2 GHz时钟分配IC，PLL内核， 分频器，延迟调整，8路输出 AD9510 产品特性 功能框图 VS GND RSET DISTRIBUTION REF REFIN R DIVIDER REFINB N DIVIDER FUNCTION CPRSET VCP AD9510 PHASE FREQUENCY DETECTOR SYNCB, RESETB PDB PLL REF CHARGE PUMP PLL SETTINGS CLK1 低抖动、低相位噪声时钟分配 为 高 速 ADC、 DAC、 DDS、 DDC、 DUC、 混 合 信 号 前 端 (MxFE)提供时钟 高性能无线收发器 高性能仪器仪表 宽带基础设施 STATUS CLK2 CLK1B CLK2B PROGRAMMABLE DIVIDERS AND PHASE ADJUST LVPECL OUT0 /1, /2, /3... /31, /32 OUT0B LVPECL OUT1 /1, /2, /3... /31, /32 OUT1B LVPECL OUT2 /1, /2, /3... /31, /32 OUT2B SCLK SDIO SDO LVPECL SERIAL CONTROL PORT OUT3 /1, /2, /3... /31, /32 OUT3B CSB LVDS/CMOS OUT4 /1, /2, /3... /31, /32 应用 CP OUT4B LVDS/CMOS /1, /2, /3... /31, /32 OUT5 ∆T OUT5B LVDS/CMOS /1, /2, /3... /31, /32 OUT6 ∆T OUT6B LVDS/CMOS /1, /2, /3... /31, /32 OUT7 OUT7B 05046-001 低相位噪声锁相环内核 最高250 MHz的参考输入频率 可编程双模预分频器 可编程电荷泵(CP)电流 独立的CP电源(VCPS)可扩展调谐范围 两路1.6 GHz差分时钟输入 8个可编程分频器，1至32整数分频比 用于输出到输出延迟粗调的相位选择 4路独立的1.2 GHz LVPECL输出 附加的输出抖动：225 fs rms 4路独立的800 MHz低压差分信号(LVDS)或250 MHz互补金属 氧化物导体(CMOS)时钟输出 附加的输出抖动：275 fs rms 2路LVDS/CMOS输出提供精密延迟调整功能 串行控制端口 节省空间的64引脚LFCSP封装 图1. 概述 AD9510提供多路输出时钟分配功能，并集成一个片内锁相 每路输出都有一个可编程分频器，可以旁路该分频器或者 环(PLL)内核。它具有低抖动和低相位噪声特性，能够极大 设置最高32的整数分频比。一路时钟输出相对于另一路时 地提升数据转换器的性能。这款器件也适合对相位噪声和 钟输出的相位可通过分频器相位选择功能改变，用作时序 抖动要求严格的其他应用。 粗调。2路LVDS/CMOS输出具有可编程延迟元件，其满量 PLL部 分 由 可 编 程 参 考 分 频 器 (R)、 低 噪 声 鉴 频 鉴 相 器 (PFD)、精密电荷泵(CP)和可编程反馈分频器(N)组成。将 程范围最高为8 ns延迟。该精密调谐延迟模块具有5位分辨 率，提供25种可能的延迟以供各满量程设置选择(寄存器 外部压控晶体振荡器(VCXO)或压控振荡器(VCO)连接到 0x36和寄存器0x3A = 00000b至11000b)。 CLK2和CLK2B引脚时，最高达1.6 GHz的频率可以与输入 AD9510非常适合数据转换器时钟应用，利用亚皮秒抖动编 参考同步。 码信号，可实现最佳的转换器性能。 它提供8路独立的时钟输出，其中4路输出是1.2 GHz的低压 AD9510提供64引脚LFCSP封装，可以采用3.3 V单电源供电。 正发射极耦合逻辑(LVPECL)，另外4路输出可选择为LVDS 将电荷泵电源(VCP)与5.5 V电压相连时，可以使用外部VCO， (800 MHz)或CMOS (250 MHz)。 它需要更宽的电压范围。温度范围为−40°C至+85°C。 Rev. B Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2005–2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9510 目录 产品特性 ............................................................................................ 1 概述 ............................................................................................. 28 应用..................................................................................................... 1 PLL部分 ...................................................................................... 28 功能框图 ............................................................................................ 1 FUNCTION引脚 ....................................................................... 32 概述..................................................................................................... 1 分配部分..................................................................................... 32 修订历史 ............................................................................................ 2 CLK1和CLK2时钟输入............................................................ 32 技术规格 ............................................................................................ 4 分频器 ......................................................................................... 32 PLL特性 ........................................................................................ 4 延迟模块..................................................................................... 37 时钟输入....................................................................................... 5 输出 ............................................................................................. 37 时钟输出....................................................................................... 6 关断模式..................................................................................... 38 时序特性....................................................................................... 6 复位模式..................................................................................... 38 时钟输出相位噪声 ..................................................................... 8 单芯片同步 ................................................................................ 39 时钟输出附加的时间抖动 ...................................................... 11 多芯片同步 ................................................................................ 39 PLL和相位噪声与杂散分布 ................................................... 13 串行控制端口 ................................................................................. 40 串行控制端口 ............................................................................ 13 串行控制端口引脚功能描述.................................................. 40 FUNCTION引脚 ....................................................................... 14 串行控制端口通用操作 .......................................................... 40 STATUS引脚.............................................................................. 14 指令字(16位) ............................................................................. 41 电源 ............................................................................................. 15 MSB/LSB优先传输.................................................................... 41 时序图 .............................................................................................. 16 寄存器映射和描述 ........................................................................ 44 绝对最大额定值............................................................................. 17 汇总表 ......................................................................................... 44 热特性 ......................................................................................... 17 寄存器映射描述........................................................................ 46 ESD警告...................................................................................... 17 电源................................................................................................... 53 引脚配置和功能描述 .................................................................... 18 电源管理..................................................................................... 53 典型性能参数 ................................................................................. 20 应用信息 .......................................................................................... 54 术语................................................................................................... 24 在ADC时钟应用中使用AD9510输出................................... 54 典型工作模式 ................................................................................. 25 CMOS时钟分配......................................................................... 54 PLL采用外部VCXO/VCO，后接时钟分配 ........................ 25 LVPECL时钟分配 ..................................................................... 55 仅时钟分配 ................................................................................ 25 LVDS时钟分配 .......................................................................... 55 PLL采用外部VCO和带通滤波器，后接时钟分配 ........... 26 电源和接地考虑以及电源抑制 ............................................. 55 功能描述 .......................................................................................... 28 外形尺寸 .......................................................................................... 56 订购指南..................................................................................... 56 修订历史 2013年9月—修订版A至修订版B 更改“概述”部分................................................................................ 1 更改表4 .............................................................................................. 6 更改表6 ............................................................................................ 11 增加表13；重新排序 .................................................................... 17 更改图6 ............................................................................................ 18 更改“延迟模块”部分、图40和“计算延迟”部分...................... 37 更改表24中的地址0x36[5:1]和地址0x3A[5:1] ......................... 44 更改表25中的地址0x36和地址0x3A.......................................... 49 更新“外形尺寸”部分..................................................................... 56 更改“订购指南”部分..................................................................... 56 表14增加EPAD行........................................................................... 19 更改图21 .......................................................................................... 22 Rev. B | Page 2 of 56 AD9510 2005年5月—修订版0至修订版A 更改“计算延迟”部分......................................................................38 更改“产品特性”部分........................................................................1 更改“通过串行端口进行软复位”部分 .......................................41 更改表1和表2 ....................................................................................5 更改“多芯片同步”部分..................................................................41 更改表4 ...............................................................................................8 更改“串行控制端口”部分 .............................................................42 更改表5 ...............................................................................................9 更改“串行控制端口引脚描述”部分............................................42 更改表6 .............................................................................................14 更改“串行控制端口通用操作”部分............................................42 更改表8和表9 ..................................................................................15 增加“用CSB构造通信周期帧”部分.............................................42 更改表11 ...........................................................................................16 增加“通信周期—指令加数据”部分............................................42 更改表13 ...........................................................................................20 更改“写操作”部分 ..........................................................................42 更改图7和图10 ................................................................................22 更改“读操作”部分 ..........................................................................42 更改图19至图23 ..............................................................................24 更改“指令字(16位)”部分...............................................................43 更改图30和图31 ..............................................................................26 更改表20 ...........................................................................................43 更改图32 ...........................................................................................27 更改“MSB/LSB优先传输”部分.....................................................43 更改图33 ...........................................................................................28 更改表21 ...........................................................................................44 更改“VCO/VCXO时钟输入—CLK2”部分.................................29 增加图52；重新排序 .....................................................................45 更改“A和B计数器”部分 ................................................................30 更改表23 ...........................................................................................46 更改“PLL数字锁定检测”部分 ......................................................31 更改表24 ...........................................................................................49 更改“PLL模拟锁定检测”部分 ......................................................32 更改“在ADC时钟应用中使用AD9510输出”部分....................57 更改“参考丢失”部分......................................................................32 2005年4月—修订版0：初始版 更改“FUNCTION引脚”部分 ........................................................33 更改“RESETB: 58h<6:5> = 00b(默认值)”部分...........................33 更改“SYNCB: 58h<6:5> = 01b”部分 ............................................33 更改“CLK1和CLK2时钟输入”部分.............................................33 Rev. B | Page 3 of 56 AD9510 技术规格 除非另有说明，典型值的测量条件为：VS = 3.3 V ± 5%，VS ≤ VCPS ≤ 5.5 V，TA = 25°C，RSET = 4.12 kΩ，CPRSET = 5.1 kΩ。 最小值和最大值的测量条件为整个VS和TA(−40°C至+85°C)范围内。 PLL特性 表1. 参数 参考输入(REFIN) 输入频率 输入灵敏度 REFIN自偏置电压 REFINB自偏置电压 REFIN输入电阻 REFINB输入电阻 输入电容 鉴频鉴相器(PFD) PFD输入频率 PFD输入频率 PFD输入频率 防反冲脉冲宽度 防反冲脉冲宽度 防反冲脉冲宽度 电荷泵(CP) ICP 吸/源电流 高值 低值 绝对精度 CPRSET 范围 ICP 三态漏电流 吸电流与源电流匹配 ICP 与VCP ICP 与温度 RF特性(CLK2)2 输入频率 输入灵敏度 输入共模电压VCM 输入共模范围VCMR 单端输入灵敏度 输入电阻 输入电容 CLK2与REFIN延迟 预分频器(N分频器的一部分) 预分频器输入频率 P = 2 DM (2/3) P = 4 DM (4/5) P = 8 DM (8/9) P = 16 DM (16/17) P = 32 DM (32/33) PLL的CLK2输入频率 最小值 典型值 0 1.45 1.40 4.0 4.5 最大值 单位 250 150 1.60 1.50 4.9 5.4 2 1.75 1.60 5.8 6.3 100 100 45 1.5 1.3 1.3 2.9 6.0 MHz MHz MHz ns ns ns 4.8 0.60 2.5 2.7/10 1 2 1.5 2 mA mA % kΩ nA % % % 150 1.6 1.6 GHz 1.7 1.8 mV p-p V V mV p-p 150 4.0 MHz mV p-p V V kΩ kΩ pF 4.8 2 500 5.6 600 1000 1600 1600 1600 300 kΩ pF ps MHz MHz MHz MHz MHz MHz Rev. B | Page 4 of 56 测试条件/注释 REFIN的自偏置电压1 REFINB的自偏置电压1 自偏置1 自偏置1 防反冲脉冲宽度，寄存器0x0D[1:0] = 00b 防反冲脉冲宽度，寄存器0x0D[1:0] = 01b 防反冲脉冲宽度，寄存器0x0D[1:0] = 10b 寄存器0x0D[1:0] = 00b(默认设置) 寄存器0x0D[1:0] = 01b 寄存器0x0D[1:0] = 10b 可编程 CPRSET = 5.1 kΩ VCP = VCPS/2 0.5 < VCP < VCPS − 0.5 V 0.5 < VCP < VCPS − 0.5 V VCP = VCPS/2 V 频率 > 1200 MHz (LVPECL)或800 MHz (LVDS)最低 需要2分频(参见“分配”部分) 自偏置，支持交流耦合 施加200 mV p-p信号 CLK2交流耦合，CLK2B容性旁路至RF地 自偏置 PFD处的差值 参见“VCO/VCXO反馈分频器—N(P、A、B)”部分 A、B计数器输入频率 AD9510 参数 噪声特性 电荷泵/鉴频鉴相器的带内噪声 (带内指在PLL的LBW内) 最小值 典型值 最大值 单位 测试条件/注释 频率合成器相位噪底的估算方法如下： 测量VCO输出端的带内相位噪声，然后 减去20logN(其中N为N分频器的值) 50 kHz PFD频率时 2 MHz PFD频率时 10 MHz PFD频率时 50 MHz PFD频率时 PLL品质因数 −172 −156 −149 −142 −218 + 10 × log (fPFD) dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 3.5 7.5 3.5 ns ns ns 7 15 11 ns ns ns PLL数字锁定检测窗口4 锁定要求(边沿重合) 低范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 6 ns) 锁定后解锁(迟滞)4 低范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 1.3 ns、2.9 ns) 高范围(ABP 6 ns) PLL环路带宽内PFD/CP相位噪底(平坦区域中) 的估算公式；闭环工作时，此相位噪声提高 20 × log(N)3 通过寄存器0x08[5:2]选择时， STATUS引脚提供的信号 通过寄存器0x0D选择 位[5] = 1b 位[5] = 0b 位[5] = 0b 通过寄存器0x0D选择 位[5] = 1b 位[5] = 0b 位[5] = 0b REFIN和REFINB自偏置点略微偏移，以免在开路输入条件下发生震颤。 CLK2与CLK1在电气特性上相同；仅分配输入可用作差分或单端输入(参见“时钟输入”部分)。 3 例如：−218 + 10 × log(fPFD) + 20 × log(N)提供VCO输出端带内噪声值。 4 为使数字锁定检测可靠地工作，PFD频率的周期必须大于锁定后解锁的时间。 1 2 时钟输入 表2. 参数 时钟输入(CLK1、CLK2)1 输入频率 输入灵敏度 输入电平 输入共模电压 输入共模范围 单端输入灵敏度 输入电阻 输入电容 符号 最小值 典型值 最大值 单位 0 1.6 150 2 VCM VCMR 1.5 1.3 4.0 1.6 23 1.7 1.8 150 4.8 2 5.6 GHz mV p-p V p-p V V mV p-p kΩ pF CLK1和CLK2在电气特性上相同，各自均可用作差分或单端输入。 采用50 Ω终端时，其为−12.5 dBm。 3 采用50 Ω终端时，其为+10 dBm。 1 2 Rev. B | Page 5 of 56 测试条件/注释 提高压摆率(从而提高摆幅)可改善抖动性能 较大的摆幅可启动保护二极管，降低抖动性能 自偏置；支持交流耦合 施加200 mV p-p信号；直流耦合 CLK2交流耦合，CLK2B交流旁路至RF地 自偏置 AD9510 时钟输出 表3. 参数 LVPECL时钟输出 OUT0、OUT1、OUT2、 OUT3；差分 输出频率 输出高电压 输出低电压 输出差分电压 LVDS时钟输出 OUT4、OUT5、OUT6、 OUT7；差分 输出频率 差分输出电压 VOD变化 输出失调电压 VOS变化 短路电流 CMOS时钟输出 OUT4、OUT5、OUT6、OUT7 输出频率 高输出电压 低输出电压 符号 最小值 典型值 最大值 单位 VOH VOL VOD VS − 1.22 VS − 2.10 660 VS − 0.98 VS − 1.80 810 1200 VS − 0.93 VS − 1.67 965 MHz V V mV VOD 250 360 VOS 1.125 1.23 ISA, ISB VOH VOL 14 800 450 25 1.375 25 24 MHz mV mV V mV mA 250 MHz V V VS − 0.1 0.1 测试条件/注释 终端 = 50 Ω接VS − 2 V 输出电平寄存器0x3C、寄存器0x3D、 寄存器0x3E、寄存器0x3F[3:2] = 10b 参见图21 终端 = 100 Ω差分；默认值 输出电平寄存器0x40、寄存器0x41、 寄存器0x42、寄存器0x43[2:1] = 01b； 3.5 mA终端电流 参见图22 输出短路至GND 单端测量，B输出：反相、终端开路 各输出端负载为5 pF，参见图23 1 mA负载 1 mA负载 时序特性 表4. 参数 LVPECL 符号 输出上升时间 输出下降时间 传播延迟，CLK至LVPECL输出1 分频 = 旁路 分频 = 2 − 32 随温度的变化 输出偏斜，LVPECL输出 同一器件上的OUT1至OUT02 同一器件上的OUT2至OUT32 同一器件上的所有LVPECL输出2 跨多个器件的所有LVPECL输出3 跨多个器件的同一LVPECL输出3 LVDS tRP tFP tPECL 输出上升时间 输出下降时间 tSKP tSKP tSKP tSKP_AB tSKP_AB 最小值 典型值 最大值 单位 130 130 180 180 ps ps 335 375 490 545 0.5 635 695 ps ps ps/°C −5 15 90 +30 45 130 +85 80 180 275 130 ps ps ps ps ps 测试条件/注释 终端 = 50 Ω接VS − 2 V； 输出电平寄存器0x3C、寄存器0x3D、 寄存器0x3E、寄存器0x3F[3:2] = 10b 20%至80%，差分测量 80%至20%，差分测量 终端 = 100 Ω差分；输出电平寄存器0x40、 寄存器0x41、寄存器0x42、寄存器0x43[2:1] = 01b；3.5 mA终端电流 tRL tFL 200 210 350 350 Rev. B | Page 6 of 56 ps ps 20%至80%，差分测量 80%至20%，差分测量 AD9510 参数 传播延迟，CLK至LVDS输出1 OUT4、OUT5、OUT6、OUT7 分频 = 旁路 分频 = 2 − 32 随温度的变化 输出偏斜，LVDS输出 同一器件上的OUT4至OUT72 同一器件上的OUT5至OUT62 同一器件上的所有LVDS输出2 跨多个器件的所有LVDS输出3 跨多个器件的同一LVDS输出3 CMOS 输出上升时间 输出下降时间 传播延迟，CLK至CMOS输出1 分频 = 旁路 分频 = 2 − 32 随温度的变化 输出偏斜，CMOS输出 同一器件上的所有CMOS输出2 跨多个器件的所有CMOS输出3 跨多个器件的同一CMOS输出3 LVPECL至LVDS输出 输出偏斜 LVPECL至CMOS输出 输出偏斜 LVDS至CMOS输出 输出偏斜 延迟调整4 最短延迟范围5 零值 满量程 差分非线性(DNL) 积分非线性(INL) 最长延迟范围5 零值 满量程 差分非线性(DNL) 积分非线性(INL) 延迟随温度的变化 长延迟范围，8 ns6 零值 满量程 短延迟范围，1 ns6 零值 满量程 符号 tLVDS 最小值 典型值 最大值 单位 0.99 1.04 1.33 1.38 0.9 测试条件/注释 OUT5和OUT6上的延迟关闭 1.59 1.64 ns ns ps/°C +270 +155 +270 450 325 ps ps ps ps ps 681 646 865 992 ps ps 1.02 1.07 1.39 1.44 1 1.71 1.76 ns ns ps/°C tSKC tSKC_AB tSKC_AB −140 +145 +300 650 500 ps ps ps tSKP_V 0.74 0.92 1.14 ns 一切相同；逻辑类型不同 同一器件上的LVPECL至LVDS tSKP_C 0.88 1.14 1.43 ns 一切相同；逻辑类型不同 同一器件上的LVPECL至CMOS tSKV_C 158 353 506 ps 一切相同；逻辑类型不同 同一器件上的LVDS至CMOS OUT5和OUT6上的延迟关闭 tSKV tSKV tSKV tSKV_AB tSKV_AB −85 −175 −175 tRC tFC tCMOS B输出反相，终端开路 20%至80%；CLOAD = 3 pF 80%至20%；CLOAD = 3 pF OUT5和OUT6上的延迟关闭 OUT5和OUT6上的延迟关闭 0.05 0.57 0.36 0.95 0.5 0.8 0.68 1.32 ns ns LSB LSB 0.20 7.0 0.57 8.0 0.3 0.6 0.95 9.2 ns ns LSB LSB 0.35 −0.14 ps/°C ps/°C 0.51 0.67 ps/°C ps/°C 这些测量是针对CLK1而言。对于CLK2，应增加约25 ps。 是指在相同的电压和温度条件下，单个器件中任意两条相似延迟路径之间的差异。 是指在相同的电压和温度条件下，多个器件的任意两条相似延迟路径之间的差异。 4 可使用的最大延迟略小于时钟周期的一半。更长的延迟会禁用输出。 5 增量延迟；不包括传播延迟。 6 零值与满量程之间的所有延迟都可通过线性插值来估算。 1 2 3 Rev. B | Page 7 of 56 OUT5 (OUT6)；LVDS和CMOS 寄存器0x35、寄存器0x39[5:1] = 11111b 寄存器0x36、寄存器0x3A[5:1] = 00000b 寄存器0x36、寄存器0x3A[5:1] = 11000b 寄存器0x35、寄存器0x39[5:1] = 00000b 寄存器0x36、寄存器0x3A[5:1] = 00000b 寄存器0x36、寄存器0x3A[5:1] = 11000b AD9510 时钟输出相位噪声 表5. 参数 CLK1至LVPECL附加的相位噪声 CLK1 = 622.08 MHz，OUT = 622.08 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 622.08 MHz，OUT = 155.52 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 622.08 MHz，OUT = 38.88 MHz 分频比 = 16 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 491.52 MHz，OUT = 61.44 MHz 分频比 = 8 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 491.52 MHz，OUT = 245.76 MHz 分频比 = 2 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 CLK1 = 245.76 MHz，OUT = 61.44 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 最小值 典型值 最大值 单位 −125 −132 −140 −148 −153 −154 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −128 −140 −148 −155 −161 −161 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −135 −145 −158 −165 −165 −166 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −131 −142 −153 −160 −165 −165 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −125 −132 −140 −151 −157 −158 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −138 −144 −154 −163 −164 −165 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Rev. B | Page 8 of 56 测试条件/注释 仅分配部分； 不包括PLL或外部VCO/VCXO 输入压摆率 > 1 V/ns AD9510 参数 CLK1至LVDS附加的相位噪声 CLK1 = 622.08 MHz，OUT = 622.08 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 622.08 MHz，OUT = 155.52 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 491.52 MHz，OUT = 245.76 MHz 分频比 = 2 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 491.52 MHz，OUT = 122.88 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 245.76 MHz，OUT = 245.76 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 最小值 典型值 最大值 单位 −100 −110 −118 −129 −135 −140 −148 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −112 −122 −132 −142 −148 −152 −155 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −108 −118 −128 −138 −145 −148 −154 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −118 −129 −136 −147 −153 −156 −158 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −108 −118 −128 −138 −145 −148 −155 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Rev. B | Page 9 of 56 测试条件/注释 仅分配部分； 不包括PLL或外部VCO/VCXO AD9510 参数 CLK1 = 245.76 MHz，OUT = 122.88 MHz 分频比 = 2 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1至CMOS附加的相位噪声 CLK1 = 245.76 MHz，OUT = 245.76 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 245.76 MHz，OUT = 61.44 MHz 分频比 = 4 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 78.6432 MHz，OUT = 78.6432 MHz 分频比 = 1 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 >10 MHz偏移 CLK1 = 78.6432 MHz，OUT = 39.3216 MHz 分频比 = 2 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 >1 MHz偏移 最小值 典型值 最大值 单位 −118 −127 −137 −147 −154 −156 −158 测试条件/注释 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 仅分配部分； 不包括PLL或外部VCO/VCXO −110 −121 −130 −140 −145 −149 −156 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −122 −132 −143 −152 −158 −160 −162 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −122 −132 −140 −150 −155 −158 −160 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −128 −136 −146 −155 −161 −162 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Rev. B | Page 10 of 56 AD9510 时钟输出附加的时间抖动 表6. 参数 LVPECL输出附加的时间抖动 CLK1 = 622.08 MHz 任意LVPECL(OUT0至OUT3)= 622.08 MHz 分频比 = 1 CLK1 = 622.08 MHz 任意LVPECL(OUT0至OUT3)= 155.52 MHz 分频比 = 4 CLK1 = 400 MHz 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 CLK1 = 400 MHz 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 所有其他LVPECL = 100 MHz 所有LVDS(OUT4至OUT7)= 100 MHz CLK1 = 400 MHz 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 所有其他LVPECL = 50 MHz 所有LVDS(OUT4至OUT7)= 50 MHz CLK1 = 400 MHz 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 所有其他LVPECL = 50 MHz 所有CMOS(OUT4至OUT7)= 50 MHz(B输出关闭) CLK1 = 400 MHz 最小值典型值 最大值 单位 40 fs rms 测试条件/注释 仅分配部分； 不包括PLL或外部VCO/VCXO 带宽 = 12 kHz − 20 MHz (OC-12) 55 fs rms 带宽 = 12 kHz − 20 MHz (OC-3) 215 fs rms 利用ADC信噪比(SNR)方法计算， fC = 100 MHz，AIN = 170 MHz 215 fs rms 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 222 225 225 fs rms fs rms fs rms 任意LVPECL(OUT0至OUT3)= 100 MHz 分频比 = 4 所有其他LVPECL = 50 MHz 所有CMOS(OUT4至OUT7)= 50 MHz(B输出开启) LVDS输出附加的时间抖动 CLK1 = 400 MHz 264 fs rms LVDS (OUT4, OUT7) = 100 MHz 分频比 = 4 CLK1 = 400 MHz 319 fs rms LVDS (OUT5, OUT6) = 100 MHz 分频比 = 4 Rev. B | Page 11 of 56 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 仅分配部分； 不包括PLL或外部VCO/VCXO 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz AD9510 参数 CLK1 = 400 MHz LVDS (OUT4, OUT7) = 100 MHz 分频比 = 4 所有其他LVDS = 50 MHz 所有LVPECL = 50 MHz CLK1 = 400 MHz LVDS (OUT5, OUT6) = 100 MHz 分频比 = 4 所有其他LVDS = 50 MHz 所有LVPECL = 50 MHz CLK1 = 400 MHz LVDS (OUT4, OUT7) = 100 MHz 分频比 = 4 所有其他CMOS = 50 MHz(B输出关闭) 所有LVPECL = 50 MHz CLK1 = 400 MHz LVDS (OUT5, OUT6) = 100 MHz 分频比 = 4 所有其他CMOS = 50 MHz(B输出关闭) 所有LVPECL = 50 MHz CLK1 = 400 MHz LVDS (OUT4, OUT7) = 100 MHz 分频比 = 4 所有其他CMOS = 50 MHz(B输出开启) 所有LVPECL = 50 MHz CLK1 = 400 MHz 最小值典型值 最大值 单位 395 fs rms 395 367 367 548 548 fs rms fs rms fs rms fs rms fs rms LVDS (OUT5, OUT6) = 100 MHz 分频比 = 4 所有其他CMOS = 50 MHz(B输出开启) 所有LVPECL = 50 MHz CMOS输出附加的时间抖动 分频比 = 4 275 fs rms 任意CMOS(OUT4至OUT7)= 100 MHz(B输出开启) 分频比 = 4 CLK1 = 400 MHz 400 fs rms 任意CMOS(OUT4至OUT7)= 100 MHz(B输出开启) 分频比 = 4 所有LVPECL = 50 MHz 所有其他LVDS = 50 MHz CLK1 = 400 MHz 374 任意CMOS(OUT4至OUT7)= 100 MHz(B输出开启) 分频比 = 4 所有LVPECL = 50 MHz 所有其他CMOS = 50 MHz(B输出关闭) fs rms 测试条件/注释 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 仅分配部分； 不包括PLL或外部VCO/VCXO 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 Rev. B | Page 12 of 56 AD9510 参数 CLK1 = 400 MHz 最小值典型值 最大值 单位 555 fs rms 任意CMOS(OUT4至OUT7)= 100 MHz(B输出开启) 分频比 = 4 所有LVPECL = 50 MHz 所有其他CMOS = 50 MHz(B输出开启) 延迟模块附加的时间抖动1 100 MHz输出 延迟FS = 1 ns(1600 μA、1C)精密调整00000 延迟FS = 1 ns(1600 μA、1C)精密调整11000 延迟FS = 2 ns(800 μA、1C)精密调整00000 延迟FS = 2 ns(800 μA、1C)精密调整11000 延迟FS = 3 ns(800 μA、4C)精密调整00000 延迟FS = 3 ns(800 μA、4C)精密调整11000 延迟FS = 5 ns(400 μA、4C)精密调整00000 延迟FS = 5 ns(400 μA、4C)精密调整11000 延迟FS = 6 ns(200 μA、1C)精密调整00000 延迟FS = 6 ns(200 μA、1C)精密调整11000 延迟FS = 9 ns(200 μA、4C)精密调整00000 延迟FS = 9 ns(200 μA、4C)精密调整00111 1 测试条件/注释 利用ADC SNR方法计算， fC = 100 MHz，AIN = 170 MHz 干扰 干扰 增量附加的抖动1 0.61 0.73 0.71 1.2 0.86 1.8 1.2 2.1 1.3 2.7 2.0 2.8 ps ps ps ps ps ps ps ps ps ps ps ps 此值为增量。也就是说，它需要加上无延迟的LVDS或CMOS输出的抖动。要估算总抖动，应使用和方根(RSS)方法将LVDS或CMOS输出抖动与该值相加。 PLL和相位噪声与杂散分布 表7. 参数 相位噪声和杂散 VCXO = 245.76 MHz, fPFD = 1.2288 MHz, R = 25, N = 200 245.76 MHz输出 100 kHz偏移时的相位噪声 杂散 61.44 MHz输出 100 kHz偏移时的相位噪声 杂散 最小值 典型值 最大值 单位 测试条件/注释 取决于VCO/VCXO选择；在LVPECL时钟输出端测量， ABP = 6 ns；ICP = 5 mA；参考 = 30.72 MHz VCXO = Toyocom TCO-2112 245.76 <−145 <−97 dBc/Hz dBc <−155 <−97 dBc/Hz dBc 1分频 以VCXO相位噪声为主 fPFD的一次和二次谐波；低于测量本底 4分频 以VCXO相位噪声为主 fPFD的一次和二次谐波；低于测量本底 串行控制端口 表8. 参数 CSB、SCLK(输入) 输入逻辑1电压 输入逻辑0电压 输入逻辑1电流 输入逻辑0电流 输入电容 最小值 典型值 最大值 2.0 0.8 110 1 2 Rev. B | Page 13 of 56 单位 V V µA µA pF 测试条件/注释 输入内置30 kΩ下拉电阻 AD9510 参数 SDIO(用作输入时) 输入逻辑1电压 输入逻辑0电压 输入逻辑1电流 输入逻辑0电流 输入电容 SDIO、SDO(输出) 输出逻辑1电压 输出逻辑0电压 时序 时钟速率(SCLK、1/tSCLK) 高电平脉冲宽度，tPWH 低电平脉冲宽度，tPWL SDIO至SCLK建立时间，tDS SCLK至SDIO保持时间，tDH SCLK至有效SDIO和SDO时间，tDV CSB至SCLK建立和保持时间，tS、tH CSB高电平最短脉冲宽度，tPWH 最小值 典型值 最大值 2.0 0.8 10 10 2 2.7 0.4 25 16 16 2 1 6 2 3 单位 测试条件/注释 V V nA nA pF V V MHz ns ns ns ns ns ns ns FUNCTION引脚 表9. 参数 输入特性 逻辑1电压 逻辑0电压 逻辑1电流 逻辑0电流 电容 复位时序 低电平脉冲宽度 同步时序 低电平脉冲宽度 最小值 典型值 最大值 单位 2.0 0.8 110 1 2 测试条件/注释 FUNCTION引脚内置30 kΩ下拉电阻；正常工作时， 此引脚保持高电平；不要保持不连接 V V µA µA pF 50 ns 1.5 高速时钟周期 高速时钟为CLK1或CLK2，无论何者用于分配 STATUS引脚 表10. 参数 输出特性 输出高电压(VOH) 输出低电压(VOL) 最大反转率 模拟锁定检测 电容 最小值 典型值 最大值 单位 2.7 100 V V MHz 3 pF 0.4 测试条件/注释 用作数字输出(CMOS)时，在其它一些模式下， STATUS引脚不是CMOS数字输出；参见图37 适用于PLL多路复用器设置为任意分频器或计数器输出，或者设置为 PFD升/降脉冲时；也适用于模拟锁定检测模式；通常仅在调试模式 下使用；注意，当此引脚反转时，杂散可能耦合到输出 片内电容，用于计算模拟锁定检测回读的RC时间常数； 使用一个上拉电阻 Rev. B | Page 14 of 56 AD9510 电源 表11. 参数 上电默认模式功耗 功耗 最小值 典型值 最大值 单位 550 600 mW 1.1 W 功耗 1.3 W 功耗 1.5 W 完全休眠关断 35 60 mW 关断(PDB) 60 80 mW 10 23 50 80 56 115 15 27 65 92 70 150 25 33 75 110 85 190 mW mW mW mW mW mW CMOS输出关断(动态) 125 165 210 mW 延迟模块旁路 20 24 60 mW PLL部分关断 5 15 40 mW 功耗变化 CLK1、CLK2关断 分频器，DIV 2 − 32至旁路 LVPECL输出关断(PD2、PD3) LVDS输出关断 CMOS输出关断(静态) CMOS输出关断(动态) Rev. B | Page 15 of 56 测试条件/注释 上电默认状态，不包括输出负载电阻的功耗；无时钟 所有输出开启；4路LVPECL输出为800 MHz，4路LVDS 输出为800 MHz；不包括外部电阻的功耗 所有输出开启；4路LVPECL输出为800 MHz，4路CMOS 输出为62 MHz (5 pF负载)；不包括外部电阻的功耗 所有输出开启；4路LVPECL输出为800 MHz，4路CMOS 输出为125 MHz (5 pF负载)；不包括外部电阻的功耗 通过设置寄存器0x0A[1:0] = 01b且寄存器0x58[4] = 1b， 进入完全休眠模式；PLL BG和分配BG参考关断；不包 括终端功耗 通过设置寄存器0x58[6:5] = 11b，FUNCTION引脚用于 PDB操作；拉低PDB；不包括终端功耗 各分频器 每路输出；不包括终端功耗(仅PD2) 每路输出 每路输出；静态(无时钟) 每路CMOS输出，单端； 时钟速率62 MHz，5 pF负载 每路CMOS输出，单端； 时钟速率125 MHz，5 pF负载 相对于具有最大延迟的延迟模块操作(1 ns fs)， 输出时钟为25 MHz AD9510 时序图 DIFFERENTIAL tCLK1 CLK1 80% LVDS tFL 05046-065 tRL tFC 05046-066 20% tPECL 05046-002 tLVDS tCMOS 图2. CLK1/CLK1B至时钟输出时序(DIV = 1模式) 图4. LVDS时序(差分) DIFFERENTIAL SINGLE-ENDED 80% 80% LVPECL CMOS 3pF LOAD 20% tRP tFP 05046-064 20% tRC 图3. LVPECL时序(差分) 图5. CMOS时序(单端，3 pF负载) Rev. B | Page 16 of 56 AD9510 绝对最大额定值 热特性 表12. 参数 VS至GND VCP至GND VCP至VS REFIN、REFINB至GND RSET至GND CPRSET至GND CLK1、CLK1B、CLK2、CLK2B至GND CLK1至CLK1B CLK2至CLK2B SCLK、SDIO、SDO、CSB至GND OUT0、OUT1、OUT2、OUT3至GND OUT4、OUT5、OUT6、OUT7至GND FUNCTION至GND STATUS至GND 结温1 存储温度 引脚温度(10秒) 1 数值 −0.3 V至+3.6 V −0.3 V至+5.8 V −0.3 V至+5.8 V −0.3 V至VS + 0.3 V −0.3 V至VS + 0.3 V −0.3 V至VS + 0.3 V −0.3 V至VS + 0.3 V −1.2 V至+1.2 V −1.2 V至+1.2 V −0.3 V至VS + 0.3 V −0.3 V至VS + 0.3 V −0.3 V至VS + 0.3 V −0.3 V至VS + 0.3 V −0.3 V至VS + 0.3 V 150°C −65°C至+150°C 300°C 热阻采用4层板在静止空气条件下根据EIA/JESD51-7进行 测量。 表13. 热阻 封装 64引脚 LFCSP θJA 24 单位 °C/W ESD警告 对于θJA，请参见“热特性”。 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 Rev. B | Page 17 of 56 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采 取适当的ESD防范措施，以避免器件性能下降或功 能丧失。 AD9510 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 VS CPRSET GND RSET VS VS OUT0 OUT0B VS GND OUT1 OUT1B VS VS GND GND 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 AD9510 TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 VS OUT4 OUT4B VS VS OUT5 OUT5B VS VS OUT6 OUT6B VS VS OUT2 OUT2B VS NOTES 1. THE EXPOSED PADDLE ON THIS PACKAGE IS AN ELECTRICAL CONNECTION AS WELL AS A THERMAL ENHANCEMENT. FOR THE DEVICE TO FUNCTION PROPERLY, THE PADDLE MUST BE ATTACHED TO GROUND, GND. 05046-003 STATUS SCLK SDIO SDO CSB GND VS OUT7B OUT7 VS GND OUT3B OUT3 VS VS GND 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 REFIN REFINB GND VS VCP CP GND GND VS CLK2 CLK2B GND VS CLK1 CLK1B FUNCTION 图6. 表14. 引脚功能描述 引脚编号 1 2 3, 7, 8, 12, 22, 27, 32, 49, 50, 55, 62 4, 9, 13, 23, 26, 30, 31, 33, 36, 37, 40, 41, 44, 45, 48, 51, 52, 56, 59, 60, 64 5 6 10 引脚名称 REFIN REFINB GND 描述 PLL参考输入。 互补PLL参考输入。 地。 VS 电源(3.3 V) VS。 VCP CP CLK2 11 14 15 16 CLK2B CLK1 CLK1B FUNCTION 17 18 19 20 21 24 25 STATUS SCLK SDIO SDO CSB OUT7B OUT7 电荷泵电源VCPS。它必须大于或等于VS。对于需要扩展调谐范围的VCO，VCP最高可设置为5.5 V。 电荷泵输出。 用于将外部VCO/VCXO连接到反馈分频器N的时钟输入。CLK2还驱动芯片的分配部分；PLL不用时， CLK2可用作通用时钟输入。 互补时钟输入，与CLK2一起使用。 驱动芯片分配部分的时钟输入。 互补时钟输入，与CLK1一起使用。 多用途输入，可编程为复位(RESETB)、同步(SYNCB)或关断(PDB)引脚。此引脚由一个30 kΩ内部电阻 下拉。如果此引脚保持不连接(NC)，器件默认处于复位模式。为避免这种情况，应通过1 kΩ电阻将 此引脚连接到VS。 用于监控PLL状态和同步状态的输出。 串行数据时钟。 串行数据I/O。 串行数据输出。 串行端口片选。 互补LVDS/反相CMOS输出。 LVDS/CMOS输出。 Rev. B | Page 18 of 56 AD9510 引脚编号 28 29 34 35 38 39 42 43 46 47 53 54 57 58 61 63 引脚名称 OUT3B OUT3 OUT2B OUT2 OUT6B OUT6 OUT5B OUT5 OUT4B OUT4 OUT1B OUT1 OUT0B OUT0 RSET CPRSET EPAD 描述 互补LVPECL输出。 LVPECL输出。 互补LVPECL输出。 LVPECL输出。 互补LVDS/反相CMOS输出。OUT6包括一个延迟模块。 LVDS/CMOS输出。OUT6包括一个延迟模块。 互补LVDS/反相CMOS输出。OUT5包括一个延迟模块。 LVDS/CMOS输出。OUT5包括一个延迟模块。 互补LVDS/反相CMOS输出。 LVDS/CMOS输出。 互补LVPECL输出。 LVPECL输出。 互补LVPECL输出。 LVPECL输出。 电流设置电阻，接地。标称值 = 4.12 kΩ。 电荷泵电流设置电阻，接地。标称值 = 5.1 kΩ。 裸露焊盘。封装上的裸露焊盘不仅是一个散热器，而且是一个电气连接。 为使器件正常工作，该焊盘必须接地(GND)。 Rev. B | Page 19 of 56 AD9510 典型性能参数 1.3 0.8 4 LVPECL + 4 LVDS (DIV ON) 0.7 4 LVPECL + 4 LVDS (DIV BYPASSED) 1.2 POWER (W) 0.5 DEFAULT–3 LVPECL + 2 LVDS (DIV ON) 0.4 4 LVDS ONLY (DIV ON) 0.3 1.1 3 LVPECL + 4 CMOS (DIV ON) 1.0 4 LVPECL ONLY (DIV ON) 0.2 05046-060 0 0 400 OUTPUT FREQUENCY (MHz) 800 图7. 功耗与频率的关系—LVPECL、LVDS(PLL关闭) 0.8 05046-061 0.9 0.1 0 20 CLK1 (EVAL BOARD) 3GHz 40 60 80 OUTPUT FREQUENCY (MHz) 100 120 图10. 功耗与频率的关系—LVPECL、CMOS(PLL关闭) REFIN (EVAL BOARD) 5MHz 5GHz 05046-062 05046-043 3GHz 图8. CLK1史密斯图(评估板) 图11. REFIN史密斯图(评估板) CLK2 (EVAL BOARD) 3GHz 5MHz 05046-044 POWER (W) 0.6 图9. CLK2史密斯图(评估板) Rev. B | Page 20 of 56 10 0 0 –10 –10 –20 –20 –30 –30 –40 –40 –50 –50 –60 –60 –70 –70 05046-058 10 –80 CENTER 245.75MHz 30kHz/ –80 –90 SPAN 300kHz –30 –40 –50 –60 –70 05046-063 –80 –90 CENTER 1.5GHz 250kHz/ –140 –145 –150 –155 –160 –165 –170 0.1 SPAN 2.5MHz 5.0 4.5 4.5 4.0 4.0 CURRENT FROM CP PIN (mA) 5.0 PUMP DOWN PUMP UP 3.0 2.5 2.0 1.5 05046-041 1.0 0.5 0 0.5 1.0 1.5 2.0 VOLTAGE ON CP PIN (V) 2.5 1 10 PFD FREQUENCY (MHz) 100 图16. 相位噪声(折合到CP输出端)与PFD频率(fPFD )的关系 图13. PLL参考杂散：VCO 1.5 GHz，fPFD = 1 MHz 3.5 05046-057 –20 PFD NOISE REFERRED TO PFD INPUT (dBc/Hz) –10 CURRENT FROM CP PIN (mA) SPAN 300kHz –135 0 0 30kHz/ 图15. 相位噪声(LVPECL，DIV 4，fVCXO = 245.76 MHz， fOUT = 61.44 MHz，fPFD = 1.2288 MHz，R = 25，N = 200) 图12. 相位噪声(LVPECL，DIV 1，FVCXO = 245.76 MHz， fOUT = 245.76 MHz，fPFD = 1.2288 MHz，R = 25，N = 200) 100 CENTER 61.44MHz 3.0 图14. 电荷泵输出特性(VCP = 3.3 V) 3.5 PUMP DOWN 3.0 PUMP UP 2.5 2.0 1.5 1.0 05046-042 –90 05046-059 AD9510 0.5 0 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 VOLTAGE ON CP PIN (V) 图17. 电荷泵输出特性(VCP = 5.0 V) Rev. B | Page 21 of 56 4.0 4.5 5.0 AD9510 1.8 DIFFERENTIAL SWING (V p-p) 1.7 1.5 1.4 05046-056 1.3 05046-053 VERT 500mV/DIV 1.6 1.2 100 HORIZ 500ps/DIV 600 1100 1600 OUTPUT FREQUENCY (MHz) 图18. LVPECL差分输出(800 MHz) 图21. LVPECL差分输出摆幅与频率的关系 VERT 100mV/DIV 700 650 600 550 500 100 HORIZ 500ps/DIV 图19. LVDS差分输出(800 MHz) 05046-050 05046-054 DIFFERENTIAL SWING (mV p-p) 750 300 500 700 OUTPUT FREQUENCY (MHz) 900 图22. LVDS差分输出摆幅与频率的关系 3.5 2pF 3.0 OUTPUT (VPK) 2.5 10pF 2.0 1.5 1.0 0 HORIZ 1ns/DIV 05046-047 05046-055 VERT 500mV/DIV 20pF 0.5 0 100 200 300 400 OUTPUT FREQUENCY (MHz) 500 图23. CMOS单端输出摆幅与频率和负载的关系 图20. CMOS单端输出(250 MHz，10 pF负载) Rev. B | Page 22 of 56 600 –110 –120 –120 –130 –130 –140 –150 –150 –160 –160 1k 10k 100k OFFSET (Hz) 1M –170 10 10M 图24. 附加的相位噪声—LVPECL DIV1， 245.76 MHz，仅分配部分 –90 –90 –100 –100 –110 –110 L(f) (dBc/Hz) –80 –120 –130 –150 –160 –160 05046-048 –150 10k 100k OFFSET (Hz) 1M –170 10 10M –100 –110 –110 –120 –120 L(f) (dBc/Hz) –100 –130 –140 –160 –160 10k 100k OFFSET (Hz) 1M 1k 10k 100k OFFSET (Hz) 1M 10M –140 –150 1k 100 –130 –150 100 10M 图28. 附加的相位噪声—LVDS DIV2，122.88 MHz 05046-045 L(f) (dBc/Hz) 图25. 附加的相位噪声—LVDS DIV1，245.76 MHz –170 10 1M –130 –140 1k 10k 100k OFFSET (Hz) –120 –140 100 1k 图27. 附加的相位噪声—LVPECL DIV1，622.08 MHz –80 –170 10 100 05046-049 100 10M 图26. 附加的相位噪声—CMOS DIV1，245.76 MHz –170 10 05046-046 –170 10 L(f) (dBc/Hz) –140 05046-052 L(f) (dBc/Hz) –110 05046-051 L(f) (dBc/Hz) AD9510 100 1k 10k 100k OFFSET (Hz) 1M 图29. 附加的相位噪声—CMOS DIV4，61.44 MHz Rev. B | Page 23 of 56 10M AD9510 术语 相位抖动和相位噪声 时间抖动 理想情况下，在正弦波的每个周期，相位都会随着时间从 相位噪声是一种频域现象。在时域内，该效应表现为时间 0度连续均匀地变化到360度。不过，实际信号的相位随时 抖动。观察正弦波时，连续过零的时间并不固定。方波 间的变化与理想情况会有一定的偏差，这种现象称为相位 中，时间抖动表现为边沿偏离其理想(规则)的出现时间。 抖动。导致相位抖动的原因有许多，其中一个主要原因是 这两种情况下，实际时序与理想时序的偏差即为时间抖 随机噪声，其统计特征为高斯(正态)分布。 动。这些偏差是随机的，因此用均方根(rms)秒或高斯分布 这种相位抖动导致正弦波能量在频域中扩散，产生连续的 的1 Σ来规定时间抖动。 功率频谱。通常将该功率频谱报告为在给定频率偏移下相 出现在DAC或ADC采样时钟上的时间抖动会降低转换器的 对于正弦波(载波)的一系列值，其单位为dBc/Hz。该值是1 Hz 信噪比(SNR)和动态范围。抖动最低的采样时钟可使给定 带宽内包含的功率与载波频率时的功率之比(用dB表示)。 转换器发挥最高性能。 对于每次测量，还会给出相对于载波频率的偏移。 附加的相位噪声 对一定偏移频率区间(例如10 kHz到10 MHz)内所含的总功 附加的相位噪声指可归因于受测设备或子系统的相位噪声 率进行积分很有意义。这称为该频率偏移区间内的积分相 量。所有外部振荡器或时钟源的相位噪声都会被扣除。这 位噪声，它与该偏移频率区间内的相位噪声所引起的时间 样，当器件结合不同的振荡器和时钟源使用时，就可以预 抖动直接相关。 测器件对系统总相位噪声的影响程度。各元件都会贡献一 相位噪声对模数转换器(ADC)、数模转换器(DAC)和信号 定的相位噪声，但在许多情况下，某个元件的相位噪声占 输入(RF)混频器的性能有不利影响。虽然影响方式不同， 居系统总相位噪声的主要部分。 但它会降低转换器和混频器可实现的动态范围。 附加的时间抖动 附加的时间抖动指可归因于受测设备或子系统的时间抖动 量。所有外部振荡器或时钟源的时间抖动都会被扣除。这 样，当器件结合不同的振荡器和时钟源使用时，就可以预 测器件对系统总时间抖动的影响程度。各元件都会贡献一 定的时间抖动，但在许多情况下，外部振荡器和时钟源的 时间抖动占居系统时间抖动的主要部分。 Rev. B | Page 24 of 56 AD9510 典型工作模式 PLL采用外部VCXO/VCO，后接时钟分配 仅时钟分配 这是AD9510最常见的工作模式。一个外部振荡器(显示为 不需要PLL部分时，可以只使用分配部分。禁用PLL模块并 VCO/VCXO)锁相至施加于REFIN的参考输入频率。环路滤 关断不使用的时钟通道以节省功耗(参见“寄存器映射和描 波器通常是无源设计。可使用VCO或VCXO。CLK2输入内 述”部分)。 部连接到反馈分频器N。CLK2输入为PLL提供反馈路径。 若VCO/VCXO频率超过所用输出的最大频率，必须在分配 在分配模式下，CLK1和CLK2输入均可通过低抖动多路复 用器分配到输出端。 部分的对应分频器中设置适当的分频比。禁用不使用的功 能并关断不使用的时钟通道以节省功耗(参见“寄存器映射 VREF 和描述”部分)。 REFIN AD9510 R PFD N VREF R CHARGE PUMP PFD N FUNCTION FUNCTION PLL REF AD9510 CLOCK INPUT 1 LOOP FILTER CHARGE PUMP STATUS CLK1 CLK2 CLOCK INPUT 2 LVPECL DIVIDE STATUS CLK1 CLK2 LVPECL VCXO, VCO DIVIDE LVPECL LVPECL DIVIDE DIVIDE LVPECL LVPECL DIVIDE SERIAL PORT LVPECL DIVIDE LVDS/CMOS DIVIDE LVDS/CMOS DIVIDE CLOCK OUTPUTS DIVIDE ∆T LVDS/CMOS DIVIDE ∆T LVDS/CMOS DIVIDE LVDS/CMOS DIVIDE DIVIDE LVDS/CMOS ∆T LVDS/CMOS ∆T 图31. 时钟分配模式 LVDS/CMOS DIVIDE 图30. PLL和时钟分配模式 Rev. B | Page 25 of 56 05046-011 DIVIDE CLOCK OUTPUTS DIVIDE LVPECL SERIAL PORT 05046-010 REFERENCE INPUT REFIN PLL REF AD9510 PLL采用外部VCO和带通滤波器，后接时钟分配 可使用外部带通滤波器(BPF)来改善PLL输出的相位噪声和 杂散特性。该选项最适合用来优化成本，因为可选择不太 昂贵的VCO和中等价位的滤波器。注意，图中显示BPF不 在VCO至N分频器路径中，BP滤波器输出路由至CLK1。 禁用不使用的功能并关断不使用的时钟通道以节省功耗(参 见“寄存器映射和描述”部分)。 VREF PLL REF AD9510 R CHARGE PUMP PFD N FUNCTION LOOP FILTER STATUS CLK1 CLK2 VCO LVPECL BPF DIVIDE LVPECL DIVIDE LVPECL DIVIDE LVPECL SERIAL PORT DIVIDE LVDS/CMOS CLOCK OUTPUTS DIVIDE LVDS/CMOS DIVIDE ∆T DIVIDE ∆T LVDS/CMOS LVDS/CMOS DIVIDE 图32. AD9510采用VCO和BPF滤波器 Rev. B | Page 26 of 56 05046-012 REFERENCE INPUT REFIN AD9510 VS GND DISTRIBUTION REF REFIN R DIVIDER REFINB N DIVIDER FUNCTION 1.6GHz AD9510 PHASE FREQUENCY DETECTOR SYNCB, RESETB, PDB PLL REF CHARGE PUMP PLL SETTINGS CLK1 CP STATUS CLK2 CLK1B CLK2B PROGRAMMABLE DIVIDERS AND PHASE ADJUST 1.6GHz LVPECL OUT0 /1, /2, /3... /31, /32 OUT0B LVPECL OUT1 /1, /2, /3... /31, /32 OUT1B LVPECL OUT2 /1, /2, /3... /31, /32 OUT2B SCLK SDIO SDO SERIAL CONTROL PORT 1.2GHz LVPECL LVPECL OUT3 /1, /2, /3... /31, /32 OUT3B CSB LVDS/CMOS OUT4 /1, /2, /3... /31, /32 OUT4B LVDS/CMOS /1, /2, /3... /31, /32 OUT5 ∆T OUT5B 800MHz LVDS OUT6 250MHz CMOS LVDS/CMOS /1, /2, /3... /31, /32 ∆T OUT6B LVDS/CMOS /1, /2, /3... /31, /32 图33. 显示最大频率的功能框图 Rev. B | Page 27 of 56 OUT7 OUT7B 05046-013 250MHz CPRSET VCP RSET AD9510 功能描述 概述 PLL参考输入—REFIN 图33为AD9510的功能框图。芯片集可编程PLL内核与可配 REFIN/REFINB引脚可通过差分或单端信号驱动。这些引 置时钟分配系统于一体。完整的PLL要求添加适当的外部 脚内部自偏置，可通过电容交流耦合。也可以直流耦合到 VCO(或VCXO)和环路滤波器。该PLL可锁定参考输入信 这 些 输 入 。 如 果 以 单 端 方 式 驱 动 REFIN， 则 未 使 用 端 号，并按照可编程R和N分频器定义的比率，产生与输入 (REFINB)应通过适当的电容去耦到无噪声地。图34给出了 频率相关的输出。PLL可净化外部参考信号的某些抖动， REFIN的等效电路。 具体取决于环路带宽和VCO (VCXO)的相位噪声性能。 VS 10kΩ VCO (VCXO)的输出可施加于芯片的时钟分配部分，在其中 12kΩ REFIN 以1到32的整数值进行分频。输出的占空比和相对相位是 150Ω REFINB 可选的。有四路LVPECL输出(OUT0、OUT1、OUT2和 10kΩ 10kΩ 150Ω 05046-033 OUT3)，以及四路LVDS或CMOS输出(OUT4、OUT5、 OUT6和OUT7)。其中的两路输出(OUT5和OUT6)还可利用 可变延迟模块。 图34. REFIN等效电路 VCO/VCXO时钟输入—CLK2 时钟分配部分也可由外部时钟信号直接驱动，PLL则可关 CLK2差分输入用于将外部VCO或VCXO连接到PLL。仅 断。仅使用时钟分配部分时，将不存在时钟净化。输入时 CLK2输入端口具有与PLL N分频器的连接。支持最高1.6 GHz 钟信号的抖动直接传递到分配部分，可能成为时钟输出的 的频率。这些输入内部自偏置，必须通过电容交流耦合。 主要抖动。 或者，CLK2也可用作分配部分的输入。这可通过设置寄存 PLL部分 器0x45[0] = 0b来实现。默认设置是将CLK1馈送给分配部分。 AD9510由PLL部分和分配部分组成。若需要，PLL部分可 CLOCK INPUT STAGE 以与分配部分分开使用。 VS AD9510具有完整的片上PLL内核，仅需一个外部环路滤波 CLK 器和VCO/VCXO。此PLL基于ADF4106，它是一款以超低 CLKB 2.5kΩ 几乎相同，对那些熟悉ADF系列PLL的人士很有好处。不 5kΩ 同点包括REFIN和CLK2增加了差分输入，以及采用不同的 5kΩ 控制寄存器架构。另外，预分频器有所改变，允许N低至 1。AD9510 PLL实现的数字锁定检测特性与ADF4106略有不 同，改善了较高PFD速率时的功能。参见“寄存器映射描 述”部分。 2.5kΩ 05046-016 相位噪声性能而著名的PLL。AD9510 PLL的操作与ADF4106 图35. CLK1、CLK2等效输入电路 PLL参考分频器—R REFIN/REFINB输入路由至参考分频器R，后者是一个14位 计数器。通过其控制寄存器(寄存器0x0B[5:0]、寄存器0x0C [7:0])，R可编程为1到16383之间的任意值(值0表示1分频)。 R分频器的输出连接到鉴频鉴相器的输入之一。勿超过鉴 频鉴相器(PFD)的最大容许频率。这意味着，REFIN频率除 以R必须小于允许的最大PFD频率。参见图34。 Rev. B | Page 28 of 56 AD9510 VCO/VCXO反馈分频器—N(P、A、B) A和B计数器 N分频器由一个预分频器P(3位)和两个计数器A(6位)、B(13 AD9510 B计数器具有旁路模式(B = 1)，这是ADF4106所没 位 ) 组 合 而 成 。 虽 然 AD9510的 PLL与 ADF4106相 似 ， 但 有的。B计数器旁路模式仅当预分频器在FD模式下工作时 AD9510的预分频器经过重新设计，允许较低的N值。该预 有效。将1写入B计数器旁路位(寄存器0x0A[6] = 1b)即可旁 分频器具有双模(DM)和固定分频(FD)两种模式。AD9510 路B计数器。B计数器的有效范围是3到8191。复位后默认 预分频器模式如表15所示。 值为0，这是一个无效值。 表15. PLL预分频器模式 注意，当预分频器在FD模式下工作时，A计数器不使用。 模式 (FD = 固定分频， DM = 双模) FD FD P = 2 DM P = 4 DM P = 8 DM P = 16 DM P = 32 DM FD 寄存器 0x0A[4:2]的值 000 001 010 011 100 101 110 111 还应注意，A/B计数器具有自己的复位位，主要用于测 分频比 1 2 P/P + 1 = 2/3 P/P + 1 = 4/5 P/P + 1 = 8/9 P/P + 1 = 16/17 P/P + 1 = 32/33 3 在FD模式下使用预分频器时，A计数器不使用，B计数器 可能需要旁路。DM预分频器模式对可应用于CLK2的频率 试。利用R、A和B计数器共享的复位位(寄存器0x09[0])， 也可以复位A和计数器。 确定P、A、B和R的值 当AD9510在双模模式下工作时，输入参考频率fREF与VCO 输出频率fVCO相关。 fVCO = (fREF/R) × (PB + A) = fREF × N/R 当预分频器在固定分频模式下工作时，A计数器不使用， 以上公式简化为： fVCO = (fREF/R) × (PB) = fREF × N/R 设置了一些上限。参见表16。 通过组合使用双模和固定分频模式，AD9510可以实现各种 表16. 各种预分频器模式的频率限值 模式(DM = 双模) P = 2 DM (2/3) P = 4 DM (4/5) P = 8 DM (8/9) P = 16 DM P = 32 DM N值，最小值N = 1。表17显示了10 MHz参考输入如何锁定 CLK2 <600 MHz <1000 MHz <1600 MHz <1600 MHz <1600 MHz 至N的任意整数倍。注意，同一N值可以通过不同方式产 生，如表中N = 12所示。 表17.P、A、B、R—N的最小值 fREF 10 10 10 10 10 10 10 10 10 10 10 10 10 10 10 10 10 R 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 P 1 2 1 1 1 2 2 2 2 2 2 2 2 2 2 4 4 A X X X X X X 0 1 2 1 X 0 1 X 0 0 1 B 1 1 3 4 5 3 3 3 3 4 5 5 5 6 6 3 3 N 1 2 3 4 5 6 6 7 8 9 10 10 11 12 12 12 13 fVCO 10 20 30 40 50 60 60 70 80 90 100 100 110 120 120 120 130 模式 FD FD FD FD FD FD DM DM DM DM FD DM DM FD DM DM DM Rev. B | Page 29 of 56 注释 P = 1, B = 1 (旁路) P = 2, B = 1 (旁路) P = 1, B = 3 P = 1, B = 4 P = 1, B = 5 P = 2, B = 3 P/P + 1 = 2/3, A = 0, B = 3 P/P + 1 = 2/3, A = 1, B = 3 P/P + 1 = 2/3, A = 2, B = 3 P/P + 1 = 2/3, A = 1, B = 4 P = 2, B = 5 P/P + 1 = 2/3, A = 0, B = 5 P/P + 1 = 2/3, A = 1, B = 5 P = 2, B = 6 P/P + 1 = 2/3, A = 0, B = 6 P/P + 1 = 4/5, A = 0, B = 3 P/P + 1 = 4/5, A = 1, B = 3 AD9510 鉴频鉴相器(PFD)和电荷泵 0x0D[1:0] = 00b)，一般不需要更改。防反冲脉冲消除了锁 PFD接受R计数器和N计数器(N = BP + A)的输入，产生与二 相条件周围的死区，因而降低了某些杂散作用于VCO信号 者的相位和频率差成正比的输出。图36为原理示意图。PFD 的可能性。 内置一个可编程延迟元件，用来控制防反冲脉冲的宽度。 STATUS引脚 此脉冲可确保PFD传递函数中无死区，并使相位噪声和参 AD9510的输出多路复用器允许通过STATUS引脚访问芯片 考杂散最小。寄存器0x0D[1:0]中的两个位控制脉冲宽度。 的各种信合和内部点。图37所示为STATUS引脚部分的功 VP HI D1 Q1 U1 R DIVIDER 能框图。STATUS引脚的功能由寄存器0x0[5:2]控制。 CHARGE PUMP UP PLL数字锁定检测 STATUS引脚可显示两类PLL锁定检测：数字(DLD)和模拟 CLR1 PROGRAMMABLE DELAY (ALD)。需要数字锁定检测时，STATUS引脚提供CMOS电 CP U3 平信号，它可以是高电平有效或低电平有效。 ANTIBACKLASH PULSE WIDTH 数字锁定检测有两个时间窗口，由寄存器0x0D[5]选择其中 CLR2 DOWN D2 Q2 U2 HI 之一。默认值(寄存器0x0D[5] = 0b)要求PFD输入的信号边沿 重合时间在9.5 ns以内才能将DLD设为真，然后必须分开至 N DIVIDER 少15 ns才能将DLD设为假。 05046-014 GND 另一设置(寄存器0x0D[5] = 1)要求DLD为真的重合时间为 图36. PFD原理示意图和时序(锁定) 防反冲脉冲 3.5 ns，DLD为假的分开时间为7 ns。 PLL具有可编程防反冲脉冲，其宽度可通过寄存器0x0D 将1写入寄存器0x0D[6]可以禁用DLD。 [1:0]中的值来设置。默认防反冲脉冲宽度为1.3 ns(寄存器 在DLD为真时，若REFIN信号消失，DLD并不一定表示失 锁。更多信息请参见“参考丢失”部分。 SYNC DETECT 图37. STATUS引脚电路CLK1时钟输入 STATUS PIN GND 05046-015 SYNC DETECT ENABLE 0x58[0] PLL MUX CONTROL 0x08[5:2] Rev. B | Page 30 of 56 VS CONTROL FOR ANALOG LOCK DETECT MODE OFF (LOW) (DEFAULT) DIGITAL LOCK DETECT (ACTIVE HIGH) N DIVIDER OUTPUT DIGITAL LOCK DETECT (ACTIVE LOW) R DIVIDER OUTPUT ANALOG LOCK DETECT (N-CHANNEL OPEN DRAIN) A COUNTER OUTPUT PRESCALER OUTPUT (NCLK) PFD UP PULSE PFD DOWN PULSE LOSS OF REFERENCE (ACTIVE HIGH) TRISTATE ANALOG LOCK DETECT (P-CHANNEL OPEN DRAIN) LOSS OF REFERENCE OR LOCK DETECT (ACTIVE HIGH) LOSS OF REFERENCE OR LOCK DETECT (ACTIVE LOW) LOSS OF REFERENCE (ACTIVE LOW) AD9510 PLL模拟锁定检测 为使数字锁定检测输出有效，AD9510的数字锁定检测 可以选择模拟锁定检测(ALD)信号。选择ALD时，STATUS (DLD)模块要求PLL参考信号必须存在。即使参考信号丢 引脚的信号为开漏P沟道(寄存器0x08[5:2] = 1100)或开漏N沟 失，数字锁定检测指示(DLD = 真)仍有可能为真。因此， 道(寄存器0x08[5:2] = 0101b)。 不能单凭数字锁定检测信号来判断参考是否丢失。要将 模拟锁定检测信号为真(相对于所选模式)，并具有短暂的 DLD和LREF合并为STATUS引脚上的单个信号，应设置寄 假脉冲。这些假脉冲缩短为PFD的输入，重合时较近，远 离重合时则较远。 为提取可用的模拟锁定检测信号，需要一个外部电阻电容 (RC)网络来提供一个具有适当RC常数的模拟滤波器，以便 通过外部电压比较器来鉴别锁定状况。一个1 kΩ电阻与一 个小电容并联通常可满足这项要求。不过，为了获得所需 存器0x08[5:2] = [1101]，以获得失锁(DLD反转)和参考丢失 (LREF)高电平有效的逻辑“或”信号。若需该信号的低电平 有效版本，请设置寄存器0x08[5:2] = [1110]。 仅当DLD信号为高电平并持续寄存器0x07[6:5]设置的PFD 周期数之后，参考监控器才会使能。此延迟时间用PFD周 期数来表示。延迟范围是3个PFD周期(默认值)到24个PFD 周期。当参考消失时，LREF变为真，电荷泵进入三态。 的操作，可能需要进行一些试验。 模拟锁定检测功能可能会将一些杂散能量引入时钟输 出。当时钟输出需要最佳抖动/相位噪声性能时，应谨慎 使用ALD。 需要用户干预才能使器件脱离此状态。首先，必须设置寄 存器0x07[2] = 0b以禁用参考丢失电路，使电荷泵脱离三 态，并令LREF变为假。然后需要设置寄存器0x07[2] = 1， 以便重新使能参考丢失电路。 参考丢失 REFIN端的参考信号丢失时，AD9510 PLL可提供报警。参 PLL LOOP LOCKS DLD GOES TRUE LREF IS FALSE 考丢失监控器内部设置一个称为LREF的标志。在外部，此 信号可通过多种方式来在STATUS引脚上观察，具体取决 于寄存器0x08[5:2]中的PLL MUX控制设置。LREF可作为高 电平有效信号(设置寄存器0x08[5:2] = [1010])或低电平有效 WRITE 0x07[2] = 0 LREF SET FALSE CHARGE PUMP COMES OUT OF TRISTATE WRITE 0x07[2] = 1 LOR ENABLED n PFD CYCLES WITH DLD TRUE (n SET BY 0x07[6:5]) 参考丢失电路由来自VCO的信号提供时钟，这意味着必须 存在VCO信号才能检测参考丢失。 CHARGE PUMP GOES INTO TRISTATE. LREF SET TRUE. MISSING REFERENCE DETECTED CHECK FOR PRESENCE OF REFERENCE. LREF STAYS FALSE IF REFERENCE IS DETECTED. 图38. 参考丢失事件序列 Rev. B | Page 31 of 56 05046-034 信号(设置寄存器0x08[5:2] = [1111])单独进行观察。 AD9510 FUNCTION引脚 分配部分 FUNCTION引脚(16)有三个功能，具体功能通过寄存器 如上所述，AD9510分为两部分：PLL和分配。PLL部分已在 0x58[6:5]选择。此引脚由一个30 kΩ内部电阻下拉。如果此 上文讨论。若需要，分配部分可以与PLL部分分开使用。 引脚保持不连接，器件默认处于复位模式。为避免这种情 CLK1和CLK2时钟输入 况，应通过1 kΩ电阻将此引脚连接到VS。 可选择CLK1或CLK2作为分配部分的输入。CLK1输入只能 RESETB：寄存器0x58[6:5] = 00b(默认值) 驱动分配部分。设置寄存器0x45[0] = 1可选择CLK1作为分配 默认模式下，FUNCTION引脚用作RESETB，拉低时产生 部分的信号源，这是上电默认状态。 异步复位或硬复位信号。由此而来的复位操作将把默认值 CLK1和CLK2支持最高1600 MHz的输入。较高的输入压摆 写入串行控制端口缓冲寄存器，并将其载入芯片控制寄存 器。当RESETB再次变为高电平时，发出一个同步信号(参 见“SYNCB：寄存器0x58[6:5] = 01b”部分)，AD9510根据寄 存器的默认值恢复工作。 率可改善抖动性能。输入电平必须在约150 mV p-p到2 V p-p 之间。更高电平可能导致输入引脚的保护二极管接通，从 而降低抖动性能。 CLK1和CLK2等效输入电路见图35。它们是全差分且自偏 SYNCB：寄存器0x58[6:5] = 01b 置输入。信号必须通过电容交流耦合。若必须使用单端输 通过FUNCTION引脚使不同时钟输出的相位同步或对齐。 入，则应将其交流耦合到差分输入的一端，并通过电容将 该同步仅适用于符合以下条件的时钟输出： 输入的另一端旁路至无噪声交流地。 • 未关断 未选择的时钟输入(CLK1或CLK2)应关断，以消除所选时 • 未屏蔽分频器(no sync = 0b) • 未旁路(bypass = 0b) 钟输入与未选时钟输入之间发生不良串扰的可能性。 SYNCB对电平和上升沿敏感。SYNCB为低电平时，受影响 分频器 输出的设置保持在由各分频器的起始高电平位定义的预定 AD9510的8路时钟输出各自都有分频器。分频器可以旁 状态。在上升沿，经过分频器的相位偏移位所确定的预定 路，以获得与输入频率相同的输出(1倍)。分频器被旁路 快速时钟周期数(快速时钟为所选时钟输入CLK1或CLK2) 时，它将关断以节省功耗。 后，分频器开始工作。 可以选择1到32的所有整数分频比。旁路分频器时选择分 FUNCTION引脚的SYNCB应用始终有效，无论该引脚是否 频比1。 还要执行复位或关断功能。选择SYNCB功能时，FUNC- 可以配置每个分频器的分频比、相位和占空比。可选择的 TION引脚不能用作RESETB或PDB。 相位和占空比值取决于所选的分频比。 PDB：寄存器0x58[6:5] = 11b 设置分频比 FUNCTION引脚也可以用作异步完全关断(PDB)信号。即 分频比由通过串行控制端口(SCP)写入各路输出(OUT0至 使在这种完全关断模式下，仍有一些残余VS电流，因为某 OUT7)控制寄存器的值决定。这些都是偶数寄存器，从寄 些片内参考会继续运行。在PDB模式下，FUNCTION引脚 存器0x48开始，一直到寄存器0x56。各寄存器分为多个位 低电平有效。在PDB返回逻辑高电平之前，芯片将一直处 域，用于控制分频器输出保持高电平的时钟周期数 于关断状态。芯片返回到关断前编程的设置。 (HIGH_CYCLES[3:0])和分频器输出保持低电平的时钟周期 有关在PDB发起的关断期间所发生事件的更多详情，请参 数(LOW_CYCLES[7:4])。每个值均为4位，范围是0到15。 见“芯片关断或休眠模式—PDB”部分。 分频比设置公式如下： 分频比 = (HIGH_CYCLES + 1) + (LOW_CYCLES + 1) Rev. B | Page 32 of 56 AD9510 虽然第二组设置产生的分频比相同，但占空比不同。 示例1： 设置分频比 = 2 设置占空比 HIGH_CYCLES = 0 占空比与分频比相关。不同的分频比具有不同的占空比选 LOW_CYCLES = 0 项。例如，如果分频比 = 2，则可能的占空比只有50%。如 分频比 = (0 + 1) + (0 + 1) = 2 果分频比 = 4，则占空比可以是25%、50%或75%。 示例2： 占空比设置公式如下： 占空比 = (HIGH_CYCLES + 1)/((HIGH_CYCLES + 1) + (LOW_CYCLES + 1)) 设置分频比 = 8 HIGH_CYCLES = 3 LOW_CYCLES = 3 各分频比的可用占空比值参见表18。 分频比 = (3 + 1) + (3 + 1) = 8 注意，分频比8也可以通过如下设置获得： HIGH_CYCLES = 2 LOW_CYCLES = 4 分频比 = (2 + 1) + (4 + 1) = 8 表18. 占空比和分频比 地址0x48至 地址0x56 分频比 2 3 3 4 4 4 5 5 5 5 6 6 6 6 6 7 7 7 7 7 7 8 8 8 8 8 8 8 9 9 9 占空比(%) 50 67 33 50 75 25 60 40 80 20 50 67 33 83 17 57 43 71 29 86 14 50 63 38 75 25 88 13 56 44 67 LO[7:4] 0 0 1 1 0 2 1 2 0 3 2 1 3 0 4 2 3 1 4 0 5 3 2 4 1 5 0 6 3 4 2 HI[3:0] 0 1 0 1 2 0 2 1 3 0 2 3 1 4 0 3 2 4 1 5 0 3 4 2 5 1 6 0 4 3 5 地址0x48至 地址0x56 分频比 9 9 9 9 9 10 10 10 10 10 10 10 10 10 11 11 11 11 11 11 11 11 11 11 12 12 12 12 12 12 12 Rev. B | Page 33 of 56 占空比(%) 33 78 22 89 11 50 60 40 70 30 80 20 90 10 55 45 64 36 73 27 82 18 91 9 50 58 42 67 33 75 25 LO[7:4] 5 1 6 0 7 4 3 5 2 6 1 7 0 8 4 5 3 6 2 7 1 8 0 9 5 4 6 3 7 2 8 HI[3:0] 2 6 1 7 0 4 5 3 6 2 7 1 8 0 5 4 6 3 7 2 8 1 9 0 5 6 4 7 3 8 2 AD9510 地址0x48至 地址0x56 分频比 12 12 12 12 13 13 13 13 13 13 13 13 13 13 13 13 14 14 14 14 14 14 14 14 14 14 14 14 14 15 15 15 15 15 15 15 15 15 15 15 15 15 15 16 16 16 16 16 16 16 占空比(%) 83 17 92 8 54 46 62 38 69 31 77 23 85 15 92 8 50 57 43 64 36 71 29 79 21 86 14 93 7 53 47 60 40 67 33 73 27 80 20 87 13 93 7 50 56 44 63 38 69 31 LO[7:4] 1 9 0 A 5 6 4 7 3 8 2 9 1 A 0 B 6 5 7 4 8 3 9 2 A 1 B 0 C 6 7 5 8 4 9 3 A 2 B 1 C 0 D 7 6 8 5 9 4 A HI[3:0] 9 1 A 0 6 5 7 4 8 3 9 2 A 1 B 0 6 7 5 8 4 9 3 A 2 B 1 C 0 7 6 8 5 9 4 A 3 B 2 C 1 D 0 7 8 6 9 5 A 4 地址0x48至 地址0x56 分频比 16 16 16 16 16 16 16 16 17 17 17 17 17 17 17 17 17 17 17 17 17 17 17 17 18 18 18 18 18 18 18 18 18 18 18 18 18 18 18 19 19 19 19 19 19 19 19 19 19 19 Rev. B | Page 34 of 56 占空比(%) 75 25 81 19 88 13 94 6 53 47 59 41 65 35 71 29 76 24 82 18 88 12 94 6 50 56 44 61 39 67 33 72 28 78 22 83 17 89 11 53 47 58 42 63 37 68 32 74 26 79 LO[7:4] 3 B 2 C 1 D 0 E 7 8 6 9 5 A 4 B 3 C 2 D 1 E 0 F 8 7 9 6 A 5 B 4 C 3 D 2 E 1 F 8 9 7 A 6 B 5 C 4 D 3 HI[3:0] B 3 C 2 D 1 E 0 8 7 9 6 A 5 B 4 C 3 D 2 E 1 F 0 8 9 7 A 6 B 5 C 4 D 3 E 2 F 1 9 8 A 7 B 6 C 5 D 4 E AD9510 地址0x48至 地址0x56 分频比 19 19 19 20 20 20 20 20 20 20 20 20 20 20 20 20 21 21 21 21 21 21 21 21 21 21 21 21 22 22 22 22 22 22 22 22 22 22 22 23 23 23 23 23 23 23 23 23 占空比(%) 21 84 16 50 55 45 60 40 65 35 70 30 75 25 80 20 52 48 57 43 62 38 67 33 71 29 76 24 50 55 45 59 41 64 36 68 32 73 27 52 48 57 43 61 39 65 35 70 LO[7:4] E 2 F 9 8 A 7 B 6 C 5 D 4 E 3 F 9 A 8 B 7 C 6 D 5 E 4 F A 9 B 8 C 7 D 6 E 5 F A B 9 C 8 D 7 E 6 HI[3:0] 3 F 2 9 A 8 B 7 C 6 D 5 E 4 F 3 A 9 B 8 C 7 D 6 E 5 F 4 A B 9 C 8 D 7 E 6 F 5 B A C 9 D 8 E 7 F 地址0x48至 地址0x56 分频比 23 24 24 24 24 24 24 24 24 24 25 25 25 25 25 25 25 25 26 26 26 26 26 26 26 27 27 27 27 27 27 28 28 28 28 28 29 29 29 29 30 30 30 31 31 32 Rev. B | Page 35 of 56 占空比(%) 30 50 54 46 58 42 63 38 67 33 52 48 56 44 60 40 64 36 50 54 46 58 42 62 38 52 48 56 44 59 41 50 54 46 57 43 52 48 55 45 50 53 47 52 48 50 LO[7:4] F B A C 9 D 8 E 7 F B C A D 9 E 8 F C B D A E 9 F C D B E A F D C E B F D E C F E D F E F F HI[3:0] 6 B C A D 9 E 8 F 7 C B D A E 9 F 8 C D B E A F 9 D C E B F A D E C F B E D F C E F D F E F AD9510 分频器相位偏移 表19. 相位偏移—起始高/低位 根据所选的分频比，可以选择各输出的相位。这是通过将 相位偏移 (快速时钟 上升沿数) 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 适当的值写入各输出的相位和起始高/低位设置寄存器来选 择的。这些寄存器是奇数寄存器，从寄存器0x49到寄存器 0x57。每个分频器具有4位相位偏移[3:0]和一个起始高或低 位[4]。 发出同步脉冲后，相位偏移字决定等待多少个快速时钟 (CLK1或CLK2)周期后才启动时钟输出边沿。起始高/低位 决定分频器输出从低电平还是高电平开始。通过为各分频 器指定不同的相位偏移，便可设置以快速时钟周期tCLK为 增量的输出间延迟。 图39显示了4个分频器，各分频器设置为分频比DIV = 4，占 空比为50%。通过将相位偏移值从0提高到3，各输出从初 始边沿偏移tCLK的倍数。 CLOCK INPUT CLK 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 tCLK DIVIDER OUTPUTS DIV = 4, DUTY = 50% START = 0, PHASE = 0 START = 0, PHASE = 1 START = 0, PHASE = 2 START = 0, PHASE = 3 2 × tCLK 3 × tCLK 05046-035 tCLK 图39. 相位偏移(所有分频器的DIV = 4，相位设置从0提高到3) 例如： CLK1 = 491.52 MHz tCLK1 = 1/491.52 = 2.0345 ns 地址0x49和地址0x57 相位偏移[3:0] 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 起始高/低[4] 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 对于DIV = 4 相位偏移的分辨率由CLK1或CLK2的快速时钟周期(tCLK)设 相位偏移0 = 0 ns 置。因此，任何一个分频比都没有32个不同的相位偏移可 相位偏移1 = 2.0345 ns 用。对于任意分频比，不同相位偏移的数目等于分频比(见 相位偏移2 = 4.069 ns 表19)： DIV = 4 相位偏移3 = 6.104 ns 不同相位偏移是：相位 = 0、1、2、3 这四路输出也可描述为： DIV= 7 OUT1 = 0° 不同相位偏移是：相位 = 0、1、2、3、4、5、6 OUT2 = 90° DIV = 18 OUT3 = 180° 不同相位偏移是：相位 = 0、1、2、3、4、5、6、7、8、 OUT4 = 270° 设置相位偏移为“相位 = 4”所得的相对相位与第一个通道相 9、10、11、12、13、14、15、16、17 同：相位 = 0°或360°。 一般而言，4位相位偏移与起始高/低位的组合可以得到32 种相位偏移状态(见表19)。 Rev. B | Page 36 of 56 AD9510 通过计算特定分频比的相位步长，可用将相位偏移与度数 计算延迟 关联起来： 下面的值和公式用于计算延迟模块的延迟时间。 斜坡电流控制位的值(寄存器0x35或寄存器0x39 [2:0]) = IRAMP_BITS 相位步长 = 360°/(分频比) = 360°/DIV 再以上面的例子为例： IRAMP (µA) = 200 × (IRAMP_BITS + 1) DIV = 4 电容数 = 斜坡控制电容(寄存器0x35或寄存器0x39[5:3]) 中的0数 + 1(也就是说，101 = 1 + 1 = 2；110 = 2；100 = 2 + 1 = 3；001 = 2 + 1 = 3；111 = 0 + 1 = 1) 相位步长 = 360°/4 = 90° 用度表示的不同相位偏移是：相位 = 0°、90°、180°、270° DIV = 7 DELAY_RANGE (ns) = 200 × ((电容数 + 3)/(IRAMP)) × 1.3286 相位步长 = 360°/7 = 51.43° 用度表示的不同相位偏移是：相位 = 0°、51.43°、102.86°、 电容数 − 1 偏移 (ns ) = 0.34 + (1600 − I RAMP )× 10 −4 + I RAMP 154.29°、205.71°、257.15°、308.57° ×6 延迟模块 DELAY_FULL_SCALE (ns) = DELAY_RANGE × (24/31) + 偏移 OUT5和OUT6 (LVDS/CMOS)包括模拟延迟元件，通过寄 存器0x34至寄存器0x3A编程，可在经过该输出的时钟信号 FINE_ADJ = 延迟精密调整的值(寄存器0x36或寄存器 0x3A[5:1])；也就是说；11000 = 24 中产生可变时间延迟(Δt)。 CLOCK INPUT 延迟(ns) = 偏移 + DELAY_RANGE × FINE_ADJ × (1/31) 输出 ΔT AD9510提供三种不同的输出电平选择：LVPECL、LVDS LVDS CMOS FINE DELAY ADJUST (25 STEPS) FULL-SCALE: 1ns TO 8ns 和CMOS。OUT0至OUT3仅为LVPECL。OUT4至OUT7可 OUTPUT DRIVER 以选择LVDS或CMOS。各路输出均可根据需要而使能或关 05046-036 OUT5 OUT6 ONLY MUX ÷N ØSELECT 断以降低功耗。 LVPECL输出的简化等效电路参见图41。 图40. 模拟延迟(OUT5和OUT6) 3.3V 可用的延迟量由被延迟的时钟频率决定。延迟量可接近时 钟周期的一半。例如，对于10 MHz时钟，延迟元件支持的 最大延迟是整8 ns。然而，对于100 MHz时钟(50%占空比)， 最大延迟小于5 ns(或周期的一半)。 OUT OUT5和OUT6支持1 ns到8 ns的满量程延迟。要选择满量程 OUTB 延迟，应将适当的值写入寄存器0x35和寄存器0x39，以选 设置(寄存器0x36和寄存器0x3A = 00000b至11000b)，由寄存 器0x36和寄存器0x3A设置。 05046-037 择斜坡电流和电容数的组合。每个满量程有25个精密延迟 GND 图41. 简化的LVPECL输出等效电路 该路径增加的抖动大于无延迟输出的额定抖动。因此，延迟 功能主要用于为数字芯片提供时钟，如FPGA、ASIC、DUC 和DDC等，而不是用于数据转换器。满量程越长(~8 ns)，抖 3.5mA 动越高。这是因为延迟模块使用斜坡和跳变点来产生可变 OUT 延迟。斜坡越长意味着引入的噪声越高。 3.5mA 05046-038 OUTB 图42. 简化的LVDS输出等效电路 Rev. B | Page 37 of 56 AD9510 关断模式 当 大 的 电 流 。 如 果 LVPECL关 断 模 式 被 设 为 [11]， 则 芯片关断或休眠模式—PDB LVPECL输出不存在反向偏置保护，在某些终端条件下可 PDB芯片可关闭AD9525的大部分功能和电流。PDB模式使 能会受损。 能时，将FUNCTION引脚拉至逻辑低电平便会激活芯片关 与PLL关断一起使用时，AD9510的关断模式电流最低。 断。在重新拉高PDB之前，芯片将一直处于关断状态。唤 醒时，AD9510返回到关断前其寄存器中的设置，除非在 各时钟输出独立关断 PDB模式有效期间寄存器被新设置更改。 通过SCP写入相应的寄存器，可以单独关断任意时钟分配 PDB关断模式会关闭芯片上的电流，但保持LVPECL输出处 于安全关断模式所需的偏置电流除外。这是为了保护 LVPECL输出电路免受三态时某些终端和负载配置可能引起 的损害。由于这不是完全关断，因此也可称之为休眠模式。 当AD9510处于PDB关断或休眠模式时，芯片的状态如下： • PLL关闭(异步关断)。 输出。寄存器映射详细说明了各路输出的关断设置。无论 LVDS/CMOS输出的负载配置如何，均可这些输出其关断。 LVPECL输出具有多种关断模式(参见表25中的寄存器地址 3C、寄存器地址3D、寄存器地址3E和寄存器地址3F)。这 为处理不同输出终端条件提供了灵活性。当模式设置为 [10]时，LVPECL输出受到高达2 VBE + 1 V的反向偏置保护。 如果模式设置为[11]，则LVPECL输出不存在反向偏置保 • 所有时钟和同步电路关闭。 护，在某些终端条件下可能会受损。这一设置也会影响通 • 所有分频器均关闭。 过寄存器0x58[3] = 1b关断分配模块时的操作(参见“分配关 • 所有LVDS/CMOS输出关闭。 断”部分)。 • 所有LVPECL输出处于安全关断模式。 • 串行控制端口有效，芯片可以响应命令。 各电路模块独立关断 如果AD9510时钟输出必须彼此同步，则退出关断模式时需 立关断。当不需要某些芯片功能时，用户可以灵活地配置 要一个SYNC信号(参见“单芯片同步”部分)。 器件以省电。 PLL关断 AD9510的PLL部分可以选择性关断。PLL关断模式通过寄 存器0x0A[1:0]设置，分为三种，如表20所示。 [0] 0 1 0 1 复位模式 AD9510可通过多种方式来迫使芯片进入复位状态。 上电复位—VS已经施加时的启动条件 表20. 寄存器0x0A：PLL关断 [1] 0 0 1 1 AD9510的许多电路模块(CLK1、CLK2、REFIN等)可以独 VS电源接通时便会发出上电复位(POR)信号。这将把芯片 模式 正常工作 异步关断 正常工作 同步关断 初始化到默认寄存器设置所确定的上电状态，如表24的默 认值栏所示。 通过FUNCTION引脚进行异步复位 如“FUNCTION引脚”部分所述，硬复位(RESETB：寄存器 在异步关断模式下，寄存器一旦更新，器件就会关断。 0x58[6:5] = 00b(默认值))可将芯片恢复到默认设置。 在同步关断模式下，PLL关断受电荷泵控制，防止发生不 需要的跳频。寄存器更新后，器件在下一个电荷泵事件发 生时进入关断状态。 通过串行端口进行软复位 通过串口控制端口写入寄存器0x00[5] = 1b，可启动软复位。 此位置1时，芯片就会执行软复位。除寄存器0x00之外的 分配关断 内部寄存器将恢复默认值。 通过写入寄存器0x58[3] = 1以关闭分配部分的偏置电流，可 此位不会自动清0。要使器件继续工作，必须写入寄存器 以关断分配部分。如果LVPECL关断模式为正常工作[00]， 0x00[5] = 0b。 则LVPECL输出上的低阻抗负载在关断期间可能会消耗相 Rev. B | Page 38 of 56 AD9510 单芯片同步 在从AD9510上写入寄存器0x58[0] = 1可使能多芯片同步。 SYNCB—硬件SYNC 此位置1时，STATUS引脚成为SYNC信号的输出。低电平 AD9510的时钟可以随时彼此同步。时钟输出彼此之间处于 信号表示已同步状态，高电平信号表示未同步状态。 已知状态，随后便可从该状态步调一致地继续工作。同步 完成前，必须设置FUNCTION引脚用作“SYNCB：寄存器 0x58[6:5] = 01b输入(寄存器0x58[6:5] = 01b)”。迫使FUNCTION引脚变为低电平，产生SYNCB信号然后释放，便完 成同步。 寄存器0x58[1]选择快速时钟周期数，以确定被视为同步的 慢速时钟边沿的最大间隔。当寄存器0x58[1] = 0(默认值)时， 慢速时钟边沿的重合时间必须在1到1.5个高速时钟周期 内。如果慢速时钟边沿的重合时间小于此值，SYNC标志 将保持低电平。如果慢速时钟边沿的重合时间大于此值， 有关发出“SYNCB：寄存器0x58[6:5] = 01b”信号时所发生事件 SYNC标志将置位高电平。当寄存器0x58[1] = 1b时，要求重 的详细说明，请参见“SYNCB：寄存器0x58[6:5] = 01b”部分。 合时间为0.5到1个快速时钟周期。 软同步—寄存器0x58[2] 只要SYNC标志设为高电平(表示未同步状态)，同时施加于 通过寄存器0x58[2]可发出软同步信号。除极性相反外，此 两个AD9510的FUNCTION引脚的SYNCB信号就会将慢速 软同步的工作原理与SYNCB相同。此位写入1将迫使时钟 时钟拉回同步。 输出彼此之间处于已知状态。随后写入0时，时钟输出从 AD9510 该状态步调一致地继续工作。 MASTER 多芯片同步 FUNCTION (SYNCB) AD9510提供了两个或更多AD9510同步的方法。这不是主 FAST CLOCK <1GHz OUTN SLOW CLOCK <250MHz OUTM FSYNC 动同步，需要用户监控和操作。两个AD9510同步的配置如 SYNCB CLK2 REFIN AD9510 同步两个或更多AD9510需要一个快速时钟和一个慢速时 SLAVE SLOW CLOCK <250MHz 钟。快速时钟可以高达1 GHz，并且可以是驱动主AD9510 CLK1输入或主器件输出之一的时钟。快速时钟用作从 FAST CLOCK CLK1 <1GHz FSYNC OUTY SYNC DETECT AD9510分配部分的输入，并连接到CLK1输入。可以使用 FUNCTION (SYNCB) 主器件上的PLL，但不使用从器件PLL。 慢速时钟是两个芯片同步的时钟。此时钟不得快于快速时钟 的四分之一，并且不得高于250 MHz。慢速时钟从主AD9510 的一路输出获得，用作从AD9510的REFIN(或CLK2)输入。 从器件的输出之一必须将该相同频率送回从器件的CLK2 (或REFIN)输入。 Rev. B | Page 39 of 56 STATUS (SYNC) 图43. 多芯片同步 05046-039 图43所示。 AD9510 串行控制端口 AD9510串行控制端口是一种灵活的同步串行通信端口，可 在传输三个或更少字节的数据(加上指令数据)的模式中 以很方便地与多种工业标准微控制器和微处理器接口。该 (W1:W0必须设置为00、01或10，见表21)，支持CSB空闲 端口兼容大多数同步传输格式，包括Motorola SPI®和Intel® 高电平。在这些模式中，CSB可以在任何字节边界上暂时 SSR®协议。通过此串行控制端口，可以对所有配置AD9510 返回高电平，使系统控制器有时间处理下一个字节。CSB 的寄存器进行读/写操作。它支持单字节和多字节传输，以 仅可以在字节边界上进入高电平，但它可以在传输的任一 及MSB优先和LSB优先传输格式。AD9510串行控制端口可 阶段(指令或数据)进入高电平。在此期间，串行控制端口 以针对一个双向输入/输出引脚(仅SDIO)或两个单向输入/ 状态机进入等待状态，直到所有数据发送完毕。如果数据 输出引脚(SDIO/SDO)配置。 尚未发送完毕，而系统控制器决定中止传输，则必须完成 剩余传输，或者使CSB返回低电平并至少保持一个完整的 串行控制端口引脚功能描述 SCLK(串行时钟)是串行移位时钟，此引脚为输入。SCLK用 来使串行控制端口的读写操作同步。写入数据位在该时钟 SCLK周期(但少于8个SCLK周期)，使状态机复位。在非字 节边界上拉高CSB将终止串行传输并刷新缓冲器。 的上升沿记录，读出数据位则在下降沿记录。此引脚由一 在流模式中(W1:W0 = 11b)，可以连续流形式传输任意数量 个30 kΩ电阻内部下拉至地。 的数据字节，寄存器地址自动递增或递减(参见“MSB/LSB SDIO(串行数据输入/输出)是一个两用引脚，既可以仅用作 输入，也可以同时用作输入和输出。AD9510的输入/输出 优先传输”部分)。在传输最后一个字节结束时，必须拉高 CSB，从而结束流模式。 默认使用两个单向引脚，SDIO用作输入，SDO用作输出。 通信周期—指令加数据 或者，也可以写入SDO使能寄存器(寄存器0x00[7] = 1b)， AD9510的通信周期可分为两个部分。第一部分是在前16个 从而将SDIO用作双向输入/输出引脚。 SDO(串行数据输出)仅用于单向输入/输出模式(寄存器0x00 [7] = 0，默认值)，作为回读数据的独立输出引脚。AD9510 默认采用该输入/输出模式。通过写入SDO使能寄存器(寄 存器0x00[7] = 1)，可使能双向输入/输出模式(SDIO同时用 SCLK上升沿将一个16位指令字写入AD9510。该指令字向 AD9510串行控制端口提供有关数据传输(即通信周期的第 二部分)的信息，明确即将发生的数据传输是读操作还是写 操作，数据传输的字节数，以及数据传输中第一个字节的 起始寄存器地址。 作输入和输出)。 写操作 CSB(片选信号)是低电平有效控制，用来选通读写周期。 如果指令字定义了一个写操作(I15 = 0b)，则第二部分便是 当CSB为高电平时，SDO和SDIO处于高阻态。此引脚由一 个30 kΩ电阻内部下拉至地。不要让其不连接或接低电平。 有关通信周期中CSB的使用，请参见“串行控制端口通用操 将数据传输至AD9510的串行控制端口缓冲器。传输长度 (1/2/3字节或流模式)由指令字节中的2个位(W1:W0)表示。 在每个8位序列之后可以拉高CSB，以使总线空闲，但最后 一个字节之后除外，此时会结束通信周期。当总线空闲 作”部分。 时，如果CSB变为低电平，就会恢复串行传输。停止在非 SDIO (PIN 19) SDO (PIN 20) CSB (PIN 21) 字节边界会复位串行控制端口。 AD9510 SERIAL CONTROL PORT 05046-017 SCLK (PIN 18) 由于数据是写入串行控制端口缓冲区，而不是直接写入 AD9510的实际控制寄存器，因此需要额外的操作来将串行 图44. 串行控制端口 控制端口缓冲内容传输到AD9510的实际控制寄存器，从而 串行控制端口通用操作 使其生效。该更新命令包括写入寄存器0x5A[0] = 1b。此更 用CSB构造通信周期帧 每个通信周期(写操作或读操作)都通过CSB线路选通。CSB 必须变为低电平才能启动一个通信周期。完成一个通信周 期后，CSB必须变为高电平(见图52)。在各写或读周期的末 新位是自清0位(不需要写入0来清0)。由于发出更新命令之 前可以更改任意数量的数据字节，因此更新操作会同时使 能上次更新以来的所有寄存器更改。 尾(字节边界)，如果CSB未变为高电平，最后一个字节将 相位偏移或分频器同步要等到发出SYNC后才有效(参见“单 不会载入寄存器缓冲器。 芯片同步”部分)。 Rev. B | Page 40 of 56 AD9510 读操作 A12:A0：这13位选择通信周期数据传输阶段写入或读取的 如果指令字定义了一个读操作(I15 = 1b)，在接下来的N x 8个 寄存器地址(寄存器映射范围内)。AD9510未使用全部13位 SCLK周期中，数据从指令字所规定的地址逐个输出，其中N 地址空间。只需使用位[A6:A0]就能涵盖AD9510所用的全 为1至4，由W1:W0确定。回读数据在SCLK的下降沿有效。 部地址0x5A寄存器。位[A12:A7]必须始终为0b。对于多字 AD9510串行控制端口的默认模式是单向模式，因此，请求 节传输，此地址是起始字节地址。在MSB优先模式中，后 的数据出现在SDO引脚上。可以通过写入SDO使能寄存器 续字节会递增该地址。 (寄存器0x00[7] = 1b)，将AD9510设为双向模式。在双向模 MSB/LSB优先传输 式下，回读数据出现在SDIO引脚上。 AD9510指令字和字节数据可以是MSB优先或LSB优先。默 回读请求读取串行控制端口缓冲区中的数据，而不是 认设置为MSB优先。将1b写入寄存器0x00[6]可以设置LSB AD9510实际控制寄存器中的有效数据。 优先模式，它会立即生效，因为这只影响串行控制端口的 操作，而不需要执行更新。LSB优先位置1后，所有串行控 SDO CSB SERIAL CONTROL PORT UPDATE REGISTERS 0x5A[0] 当MSB优先模式有效时，指令和数据字节必须按照从MSB 到LSB的顺序写入。采用MSB优先格式的多字节数据传输 由一个包括最高有效数据字节的寄存器地址的指令字节开 始。后续数据字节必须按照从高地址到低地址的顺序传 AD9510 CORE 05046-018 SDIO CONTROL REGISTERS SCLK REGISTER BUFFERS 制端口操作立即变为LSB优先。 输。在MSB优先模式下，多字节传输周期每传输一个数据 字节，串行控制端口的内部地址产生器便递减1。 图45. AD9510串行控制端口寄存器缓冲器 与控制寄存器之间的关系 AD9510使用地址0x00到地址0x5A。虽然AD9510串行控制 当LSB_FIRST = 1b(LSB优先)时，指令和数据字节必须按照从 LSB到MSB的顺序写入。采用LSB优先格式的多字节数据传 端口同时支持8位和16位指令，但8位指令模式只能访问5 输由一个包括最低有效数据字节的寄存器地址的指令字节 个地址位(A4到A0)，因而只能使用从地址0x00到地址0x01 开始，其后是多个数据字节。多字节传输周期每传输一个 的地址空间。上电时，AD9510默认采用16位指令模式。8 字节，串行控制端口的内部字节地址产生器便递增1。 位指令模式(虽然对此串行控制端口做了规定)对AD9510没 有用处，因此不予进一步讨论。 如果MSB优先模式有效(默认)，AD9510串行控制端口的寄 存器地址将从刚才向地址0x0000写入多字节输入/输出操作 指令字(16位) 的寄存器地址开始递减。如果LSB优先模式有效，串行控 指令字的MSB为R/W，表示该指令是读操作还是写操作。 制端口的寄存器地址将从刚才向地址0x1FFF写入多字节输 接下来的两位(W1:W0)表示传输长度，单位为字节。最后 入/输出操作的寄存器地址开始递增。 13位(A12:A0)是读或写操作的起始地址。 多字节输入/输出操作期间不会跳过未使用的地址，因此， 对于写操作，指令字之后是位W1:W0所代表的数据字节 多字节输入/输出操作必须避免包括这些地址。 数，其解读参见表21。 表21. 字节传输计数 W1 0 0 1 1 W0 0 1 0 1 传输字节数 1 2 3 流模式 Rev. B | Page 41 of 56 AD9510 表22. 串行控制端口，16位指令字，MSB优先 MSB I15 I14 I13 I12 I11 I10 I9 I8 I7 I6 I5 I4 I3 I2 I1 LSB I0 R/W W1 W0 A12 = 0 A11 = 0 A10 = 0 A9 = 0 A8 = 0 A7 = 0 A6 A5 A4 A3 A2 A1 A0 CSB SCLK DON'T CARE SDIO DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 16-BIT INSTRUCTION HEADER D4 D3 D2 D1 D0 D7 REGISTER (N) DATA D6 D5 D4 D3 D2 D1 D0 DON'T CARE REGISTER (N – 1) DATA 05046-019 DON'T CARE 表46. 串行控制端口写入：MSB优先，16位指令，2字节数据 CSB SCLK DON'T CARE SDIO DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 SDO DON'T CARE REGISTER (N) DATA REGISTER (N – 1) DATA REGISTER (N – 2) DATA REGISTER (N – 3) DATA DON'T CARE 05046-020 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 16-BIT INSTRUCTION HEADER 表47. 串行控制端口读取：MSB优先，16位指令，4字节数据 tDS tS CSB DON'T CARE SDIO DON'T CARE tH tCLK tLO DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 D4 D3 D2 D1 D0 DON'T CARE 05046-021 SCLK tHI tDH 表48. 串行控制端口写入：MSB优先，16位指令，时序测量 CSB SCLK DATA BIT N 05046-022 tDV SDIO SDO DATA BIT N– 1 图49. 串行控制端口寄存器读取时序图 CSB SCLK DON'T CARE DON'T CARE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 W0 W1 R/W D0 D1 D2 D3 D4 16-BIT INSTRUCTION HEADER D5 D6 REGISTER (N) DATA 表50. 串行控制端口写入：LSB优先，16位指令，2字节数据 Rev. B | Page 42 of 56 D7 D0 D1 D2 D3 D4 D5 D6 REGISTER (N + 1) DATA D7 DON'T CARE 05046-023 SDIO DON'T CARE AD9510 tH tS CSB tCLK tHI tLO tDS SCLK SDIO BI N 05046-040 tDH BI N + 1 图51. 串行控制端口写操作时序 表23. 串行控制端口时序 参数 tDS tDH tCLK tS tH tHI tLO 描述 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 时钟周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 CSB TOGGLE INDICATES CYCLE COMPLETE tPWH CSB 16 INSTRUCTION BITS + 8 DATA BITS 16 INSTRUCTION BITS + 8 DATA BITS SCLK COMMUNICATION CYCLE 1 COMMUNICATION CYCLE 2 TIMING DIAGRAM FOR TWO SUCCESSIVE CUMMUNICATION CYCLES. NOTE THAT CSB MUST BE TOGGLED HIGH AND THEN LOW AT THE COMPLETION OF A COMMUNICATION CYCLE. 图52. 使用CSB定义通信周期 Rev. B | Page 43 of 56 05046-067 SDIO AD9510 寄存器映射和描述 汇总表 表24. AD9510寄存器映射 地址 (十六 进制) 00 参数 串行控制 端口配置 位7 (MSB) SDO无效 (双向模式) 位6 LSB_ FIRST 位5 软 复位 位4 位3 位2 位1 不用 长 指令 01 02 03 位0 (LSB) Def. Value (Hex) 10 不用 不用 不用 PLL 04 A计数器 05 B计数器 06 B计数器 07 PLL 1 不用 08 PLL 2 不用 09 PLL 3 不用 0A PLL 4 不用 0B 0C 0D R分频器 R分频器 PLL 5 35 36 37 38 39 3A 精密延迟 调整 延迟 旁路5 延迟 满量程5 延迟 精密调整5 6位A计数器[5:0] 不用 00 13位B计数器，位[7:0]，LSB[7:0] 不用 不用 00 不用 不用 LOR LOR LOCK_DEL[6:5] 使能 STATUS引脚上的PLL复用选择[5:2]信号 CP模式[1:0] PFD 极性 CP电流[6:4] 不用 复位R 复位N 复位所 计数器 计数器 有计数器 预分频器P[4:2] 关断[1:0] B 不用 旁路 14位R分频器，位[13:8]，MSB[5:0] 14位R分频器，位[13:8]，MSB[7:0] 数字 数字 不用 防反冲脉 锁定 锁定 冲宽度[1:0] 检测 检测 使能 窗口 不用 不用 不用 旁路 斜坡电容[5:3] 必须是 0 不用 延迟 旁路6 延迟 满量程6 延迟 精密调整6 不用 不用 旁路 斜坡电容[5:3] 5位精密延迟[5:1](00000b至11000b) 不用 不用 不用 不用 00 01 00 00 00 01 00 04 01 00 N分频器 (P) R分频器 R分频器 旁路精密 延迟 旁路延迟 最大延迟 满量程 最小 延迟值 旁路延迟 最大延迟 满量程 最小 延迟值 04 不用 输出 LVPECL OUT0 LVPECL OUT1 00 00 斜坡电流[2:0] PLL在 关断模式 下启动 N分频器 (A) N分频器 (B) N分频器 (B) 00 00 斜坡电流[2:0] 5位精密延迟[5:1](00000b至11000b) 不用 3B 3C 3D 00 13位B计数器，位[12:8]，MSB[4:0] 不用 0E33 34 注释 输出电平 [3:2] 输出电平 [3:2] Rev. B | Page 44 of 56 关断 [1:0] 关断 [1:0] 0A 08 关 开 AD9510 地址 (十六 进制) 3E 3F 40 参数 LVPECL OUT2 LVPECL OUT3 LVDS_CMOS OUT4 位7 (MSB) 位6 位5 不用 不用 不用 41 LVDS_CMOS OUT5 不用 42 LVDS_CMOS OUT6 不用 43 LVDS_CMOS OUT7 不用 位4 CMOS 反相驱动 器开启 CMOS 反相驱动 器开启 CMOS 反相驱动 器开启 CMOS 反相驱动 器开启 不用 44 45 CLK1 和 CLK2 时钟选择， 关断(PD) 选项 不用 REFIN PD CLKs in PD 46, 47 48 49 4A 4B 4C 4D 4E 4F 50 51 52 53 54 55 56 57 58 59 5A 位0 (LSB) 位3 位2 位1 输出电平[3:2] 关断[1:0] 输出电平[3:2] 关断[1:0] 输出电平[2:1] 逻辑 输出功率 选择 Def. Value (Hex) 08 08 02 注释 开 开 LVDS, 开启 逻辑 选择 输出电平[2:1] 输出功率 02 LVDS, 开启 逻辑 选择 输出电平[2:1] 输出功率 03 LVDS, 关闭 逻辑 选择 输出电平[2:1] 输出功率 03 LVDS, 关闭 01 输入 接收器 所有时钟 开启， 选择CLK1 高电平周期[3:0] 相位偏移[3:0] 高电平周期[3:0] 相位偏移[3:0] 高电平周期[3:0] 相位偏移[3:0] 高电平周期[3:0] 相位偏移[3:0] 高电平周期[3:0] 相位偏移[3:0] 高电平周期[3:0] 相位偏移[3:0] 高电平周期[3:0] 00 00 00 00 11 00 33 00 00 00 11 00 00 2分频 相位 = 0 2分频 相位 = 0 4分频 相位 = 0 8分频 相位 = 0 2分频 相位 = 0 4分频 相位 = 0 2分频 相位偏移[3:0] 高电平周期[3:0] 相位偏移[3:0] 00 00 00 相位 = 0 2分频 相位 = 0 同步 使能 00 FUNCTION 引脚 = RESETB 更新 寄存器 00 自清零位 CLK至 PLL PD CLK2 PD CLK1 PD 选择 CLK IN 不用 分频器 分频器0 分频器0 分频器1 分频器1 分频器2 分频器2 分频器3 分频器3 分频器4 分频器4 分频器5 分频器5 分频器6 分频器6 分频器7 分频器7 功能 FUNCTION 引脚和同步 旁路 旁路 旁路 旁路 旁路 旁路 旁路 旁路 不用 低电平周期[7:4] 不同步 强制 起始高/低 低电平周期[7:4] 不同步 强制 低电平周期[7:4] 不同步 强制 起始高/低 起始高/低 低电平周期[7:4] 不同步 强制 低电平周期[7:4] 不同步 强制 低电平周期[7:4] 不同步 强制 低电平周期[7:4] 不同步 强制 不同步 强制 低电平周期[7:4] 起始高/低 起始高/低 起始高/低 起始高/低 起始高/低 设置FUNCTION引脚 PD同步 关断 所有 参考 同步 寄存器 同步 选择 不用 更新 寄存器 结束 不用 Rev. B | Page 45 of 56 AD9510 寄存器映射描述 表25按十六进制地址列出了AD9510控制寄存器。寄存器中的特定位或位域用方括号表示。例如，[3]表示位3，[5:2]表示从 位5到位2的位域。表25逐位描述了控制寄存器的功能。更简练(但说明更少)的表格参见表24。 表25. AD9510寄存器描述 寄存器 地址(十 六进制) 位 00 00 [3:0] [4] 00 [5] 00 [6] 00 [7] 01 02 03 [7:0] [7:0] [7:0] 04 04 05 05 06 07 07 07 07 [5:0] [7:6] [4:0] [7:5] [7:0] [1:0] [2] [4:3] [6:5] 07 08 [7] [1:0] 名称 描述 串行控制端口配置 对该寄存器的任何变更都会立即生效。不必写入寄存器0x5A[0]更新寄存器。 未用。 长指令 此位设置(1)时，指令阶段为16位。此位清零(0)时，指令阶段为8位。 该器件的默认且唯一的模式是长指令(默认值 = 1b)。 软复位 此位设置(1)时，芯片执行软复位，除此寄存器0x00之外的内部寄存器恢复默认值。 此位不会自动清0。必须写入零(0)才能将其清零。 LSB_FIRST 此位设置(1)时，输入和输出数据以LSB优先的方式处理。此外，寄存器地址递增。 如果此位清零(0)，数据将以MSB优先的方式处理，寄存器地址递减(默认值 = 0b，MSB优先)。 SDO无效 设置(1)时，SDO引脚为三态，所有读取数据送至SDIO引脚。 (双向模式) 清零(0)时，SDO有效(单向模式)(默认值 = 0b)。 不用 未用。 未用。 未用。 PLL设置 A计数器 6位A计数器[5:0]。 未用。 B计数器MSB 13位B计数器的MSB[12:8]。 未用。 B计数器LSB 13位B计数器的LSB[7:0]。 未用。 LOR使能 1 = 使能参考丢失(LOR)功能(默认值 = 0b)。 未用。 LOR初始锁定 LOR初始锁定检测延迟。一旦指示锁定检测， 检测延迟 它便是开启LOR监控器前发生的鉴频鉴相器(PFD)周期数。 [6] [5] LOR初始锁定检测延迟 0 0 3个PFD周期(默认值) 0 1 6个PFD周期 1 0 12个PFD周期 1 1 24个PFD周期 Not used. Charge [1] [0] 电荷泵模式 0 0 三态(默认) 0 1 充电 1 0 放电 1 1 正常工作 Rev. B | Page 46 of 56 AD9510 寄存器 地址(十 六进制) 位 08 [5:2] 08 [6] 08 09 09 09 09 09 [7] [0] [1] [2] [3] [6:4] 09 0A [7] [1:0] 名称 PLL复用控制 鉴频鉴相器 (PFD)极性 复位所有计数器 N计数器复位 R计数器复位 描述 [5] [4] [3] [2] MUXOUT—STATUS引脚上的信号 0 0 0 0 关闭(信号变为低电平)(默认) 0 0 0 1 数字锁定检测(高电平有效) 0 0 1 0 N分频器输出 0 0 1 1 数字锁定检测(低电平有效) 0 1 0 0 R分频器输出 0 1 0 1 模拟锁定检测(N沟道，开漏) 0 1 1 0 A计数器输出 0 1 1 1 预分频器输出(NCLK) 1 0 0 0 PFD上升脉冲 1 0 0 1 PFD下降脉冲 1 0 1 0 参考丢失(高电平有效)。 1 0 1 1 三态 1 1 0 0 模拟锁定检测(P沟道，开漏) 1 1 0 1 参考丢失或失锁(DLD反转)(高电平有效) 1 1 1 0 参考丢失或失锁(DLD反转)(低电平有效) 1 1 1 1 参考丢失(低电平有效) MUXOUT是STATUS输出MUX的PLL部分。 . 0 = 负(默认)，1 = 正。 未用。 0 = 正常(默认)，1 = 复位R、A和B计数器。 0 = 正常(默认)，1 = 复位A和B计数器。 0 = 正常(默认)，1 = 复位R计数器。 未用。 电荷泵(CP) 电流设置 PLL关断 [6] [5] [4] ICP (mA) 0 0 0 0.60 0 0 1 1.2 0 1 0 1.8 0 1 1 2.4 1 0 0 3.0 1 0 1 3.6 1 1 0 4.2 1 1 1 4.8 默认值 = 000b。 这些电流假设：CPRSET = 5.1 kΩ。 实际电流可计算如下：CP_LSB = 3.06/CPRSET。 未用。 01 = 异步关断(默认)。 [1] [0] 模式 0 0 正常工作 0 1 异步关断 1 0 正常工作 1 1 同步关断 Rev. B | Page 47 of 56 AD9510 寄存器 地址(十 六进制) 位 0A [4:2] 0A 0A [5] [6] 0A 0B [7] [5:0] 0C [7:0] 0D [1:0] 0D 0D [4:2] [5] 0D 0D [6] [7] 0E33 [0] 34 38 34 38 [7:1] 名称 预分频器值 (P/P + 1) B计数器旁路 描述 [4] [3] [2] 模式 预分频器模式 0 0 0 FD 1分频 0 0 1 FD 2分频 0 1 0 DM 2/3 0 1 1 DM 4/5 1 0 0 DM 8/9 1 0 1 DM 16/17 1 1 0 DM 32/33 1 1 1 FD 3分频 DM = 双模，FD = 固定分频。 未用。 仅当预分频器在固定分频(FD)模式下工作时有效。该位置1时，B计数器为1分频。 这样便可通过预分频器设置确定N分频器的分频比。 未用。 14位参考计数器， R分频器MSB[13:8]。 R MSB 14位参考计数器， R分频器MSB[7:0]。 R LSB 防反冲脉冲宽度 [1] [0] 防反冲脉冲宽度(ns) 0 0 1.3(默认) 0 1 2.9 1 0 6.0 1 1 1.3 不用 数字锁定检测窗口 [5] 数字锁定检测窗口(ns) 数字锁定检测失锁阈值(ns) 0(默认) 9.5 15 1 3.5 7 如果PFD输入端的上升沿时间差小于锁定检测窗口时间，则数字锁定检测标志置1。 该标志将保持置1状态，直到时间差大于失锁阈值。 锁定检测禁用 0 = 锁定检测正常工作(默认)，1 = 禁用锁定检测。 未用。 未用 未用。 精密延迟调整 延迟模块控制位。 延迟控制 OUT5 旁路延迟模块并将其关断(默认值 = 1b)。 OUT6 未用。 Rev. B | Page 48 of 56 AD9510 寄存器 地址(十 六进制) 位 [2:0] 35 39 [5:3] 35 39 名称 斜坡电流 OUT5 OUT6 斜坡电容 OUT5 OUT6 描述 最慢斜坡(200 µA)设置最长满量程，大约10 ns。 [2] 0 0 0 0 1 1 1 1 选择斜坡产生电路中的电容数。 电容越多，则斜坡越慢。 [5] 0 0 0 0 1 1 1 1 [5:1] 36 3A 3C [1:0] 3D 3E 3F 3C 3D 3E 3F [3:2] 延迟精密调整 OUT5 OUT6 [1] 0 0 1 1 0 0 1 1 [4] 0 0 1 1 0 0 1 1 [0] 0 1 0 1 0 1 0 1 [3] 0 1 0 1 0 1 0 1 斜坡电流(µA) 200 400 600 800 1000 1200 1400 1600 电容数 4(默认) 3 3 2 3 2 2 1 设置斜坡满量程内的延迟；分25步。 00000 → 零延迟(默认)。 11000 → 最大延迟。 关断 LVPECL OUT0 OUT1 OUT2 OUT3 输出电平LVPECL OUT0 OUT1 OUT2 OUT3 模式 开 PD1 PD2 [1] 0 0 1 [0] 0 1 0 PD3 1 1 描述 正常工作。 仅供测试—不使用。 安全关断。 部分关断；在输出端有负载电阻时使用。 完全关断。 只能在输出端无负载电阻时使用。 输出 开 关 关 关 LVPECL输出的输出单端电平。 [3] 0 0 1 1 [2] 0 1 0 1 Rev. B | Page 49 of 56 输出电压(mV) 500 340 810(默认) 660 AD9510 寄存器 地址(十 六进制) 位 3C 3D 3E 3F 40 41 42 43 [7:4] 40 [2:1] [0] 41 42 43 40 41 42 43 [3] [4] 40 41 42 43 40 41 42 43 44 45 45 45 45 [7:0] [0] [1] [2] [3] 45 45 [4] [5] 45 46 47 [7:6] [7:0] [7:0] 名称 描述 未用。 关断 LVDS/CMOS OUT4 OUT5 OUT6 OUT7 输出电流 电平 LVDS OUT4 OUT5 OUT6 OUT7 输出和LVDS驱动器的关断位。0 = LVDS/CMOS开启(默认)，1 = LVDS/CMOS关断。 LVDS/CMOS选择 OUT4 OUT5 OUT6 OUT7 反相CMOS 驱动器 OUT4 OUT5 OUT6 OUT7 [7:5] [2] 0 0 1 1 1 = LVDS(默认)，1 = CMOS。 [1] 0 1 0 1 电流(mA) 1.75 3.5(默认) 5.25 7 仅在CMOS模式下影响输出。 0 = 禁用反相CMOS驱动器(默认)；1 = 使能反相CMOS驱动器。 未用。 时钟选择 CLK1关断 CLK2关断 预分频器 时钟关断 REFIN关断 所有时钟 输入关断 未用。 0: CLK2驱动分配部分；1: CLK1驱动分配部分(默认)。 1 = CLK1输入关断(默认值 = 0b)。 1 = CLK2输入关断(默认值 = 0b)。 1 = 关断PLL预分频器的时钟信号(默认值 = 0b)。 1 = 关断REFIN(默认值 = 0b)。 1 = 关断CLK1和CLK2输入及相关的偏置和内部时钟树(默认值 = 0b)。 未用。 未用。 未用。 Rev. B | Page 50 of 56 终端(Ω) 100 100 50 50 AD9510 寄存器 地址(十 六进制) 位 [3:0] 48 4A 4C 4E 50 52 54 56 [7:4] 48 4A 4C 4E 50 52 54 56 [3:0] 49 4B 4D 4F 51 53 55 57 [4] 49 4B 4D 4F 51 53 55 57 [5] 49 4B 4D 4F 51 53 55 57 名称 分频器高电平 OUT0 OUT1 OUT2 OUT3 OUT4 OUT5 OUT6 OUT7 分频器低电平 OUT0 OUT1 OUT2 OUT3 OUT4 OUT5 OUT6 OUT7 相位偏移 OUT0 OUT1 OUT2 OUT3 OUT4 OUT5 OUT6 OUT7 起始 OUT0 OUT1 OUT2 OUT3 OUT4 OUT5 OUT6 OUT7 强制 描述 分频器输出保持高电平的时钟周期数。 分频器输出保持低电平的时钟周期数。 相位偏移(默认值 = 0000b)。 选择起始高电平或起始低电平(默认值 = 0b)。 强制各输出处于“起始”位指定的状态(参见本表上一部分)。 此功能要求同时设置“不同步”(参见本表下一部分)(默认值 = 0b)。 OUT0 OUT1 OUT2 OUT3 OUT4 OUT5 OUT6 OUT7 Rev. B | Page 51 of 56 AD9510 寄存器 地址(十 六进制) 位 49 4B 4D 4F 51 53 55 57 58 [0] 名称 不同步 OUT0 OUT1 OUT2 OUT3 OUT4 OUT5 OUT6 OUT7 旁路分频器 OUT0 OUT1 OUT2 OUT3 OUT4 OUT5 OUT6 OUT7 同步检测使能 58 [1] 同步选择 58 [2] 软同步 58 [3] 分配参考关断 1 = 关断分配部分的参考(默认值 = 0b)。 58 [4] 同步关断 1 = 关断SYNC(默认值 = 0b)。 58 [6:5] FUNCTION 引脚选择 [6] 49 4B 4D 4F 51 53 55 57 [7] 58 59 5A [7] [7:0] [0] 5A [7:1] 结束 更新寄存器 描述 忽略芯片级同步信号(默认值 = 0b)。 旁路并关断分频器逻辑；时钟直接路由到输出(默认值 = 0b)。 1 = 使能同步检测(默认值 = 0b)。 1 = 慢速时钟不同步时间达0.5到1个高速时钟周期时设置标志。 0(默认)= 慢速时钟不同步时间达1到1.5个高速时钟周期时设置标志。 在SYNCB模式下，除极性相反外，软同步位的工作原理与FUNCTION引脚相同。 也就是说，高电平迫使所选输出处于已知状态，由高到低转换触发同步(默认值 = 0b)。 [6] [5] 功能 0 0 RESETB(默认) 0 1 SYNCB 1 0 仅供测试，不使用 1 1 PDB 未用。 未用。 此位写入1将更新所有寄存器，并在下一个SCLK上升沿将所有串行控制端口寄存器缓冲器 内容传输到控制寄存器。此位为自清零位，即不需要写入0就能恢复为0。 未用。 Rev. B | Page 52 of 56 AD9510 电源 AD9510要求采用3.3 V ± 5%电源为VS供电。“技术规格”部分 AD9510封装上的裸露金属焊盘不仅是一个散热器，而且是 中的表格给出了电源电压在该范围时AD9510的预期性能。 一个电气连接。为使器件正常工作，该焊盘必须妥善接地 VS引脚相对于GND的电压不得超过−0.3 V至+3.6 V的绝对最 (GND)。PCB充当AD9510的散热器，因此，该GND连接必 大值范围。 须提供良好的散热路径以通往更大的散热区域，如PCB上 电源走线布局和印刷电路板(PCB)接地层应遵循良好的工 的 接 地 层 。 AD9510评 估 板 (AD9510/PCBZ或 AD9510- 程惯例。用足够大的电容(>10 µF)旁路PCB上的电源。所有 VCO/PCBZ)的布局提供了一个很好的示例。 电源引脚都应通过电容(0.1 µF)充分旁路，这些电容应尽可 电源管理 能靠近器件。AD9510评估板(AD9510/PCBZ或AD9510- 可以管理AD9510的电源使用，使得电源仅满足所用功能的 VCO/PCBZ)的布局提供了一个很好的示例。 需要。不用的特性和电路可以关断以降低功耗。下列电路 AD9510是一款复杂器件，通过片内寄存器编程实现所需的 模块可以关断，或在未选用时关断(参见“寄存器映射和描 工作配置。切断外部电源时，这些寄存器无法保存其内 述”部分)： 容。这意味着，如果VS丢失足够长的时间，使得内部电压 • 不需要时，PLL部分可以关断。 消失，寄存器将失去其编程值。精心的旁路设计可防止器 • 若被旁路，任何分频器均可关断，相当于1分频。 件在正常工作期间丢失存储器内容。尽管如此，仍须确保 • 未选用时，OUT5和OUT6上的可调延迟模块可以关断。 VS电源不会中断，否则AD9510可能失去其编程设置。 • 任何输出都可以关断。不过，LVPECL输出兼有安全模 AD9510的内部偏置电流由RSET和CPRSET电阻设置。这些电 阻的值应尽可能接近“技术规格”部分作为条件给出的值 (RSET = 4.12 kΩ，CPRSET = 5.1 kΩ)。这些值是标准1%电阻 式和关闭模式。LVPECL输出端接时，只应使用安全关 断来保护LVPECL输出器件。这仍会产生一定的功耗。 • 不需要时，整个分配部分都可以关断。 值，很容易获得。由这些电阻设置的偏置电流决定AD9510 关断功能模块不会导致该模块的编程信息(在寄存器中)丢 内部模块的逻辑电平和工作条件。“技术规格”部分给出的 失。这意味着，功能模块可以随时开启和关闭，而不必对 性能数据假设使用这些电阻值。 AD9510重新编程。但是，同步会丢失。必须发出同步信号 VCP引脚是电荷泵(CP)的电源引脚。此引脚的电压(VCP)可 以实现重新同步(参见“单芯片同步”部分)。 以是VS到5.5 V，需与特定VCO/VCXO的调谐电压范围一致。 此电压不得超过6 V的绝对最大值。此外，VCP不得比VS或 GND(以较低者为准)低−0.3 V或更多。 Rev. B | Page 53 of 56 AD9510 应用信息 在ADC时钟应用中使用AD9510输出 AD9510的LVPECL和LVDS输出提供差分时钟输出，从而 高速ADC对用户提供的采样时钟的质量极为敏感。ADC可 实现最大限度提高转换器信噪比性能的时钟方案。在选择 以看作一个采样混频器，时钟上的任何噪声、失真或时间 最佳时钟/转换器解决方案时，要考虑ADC的输入需求(差 抖动都会与模数转换输出端的目标信号合并。时钟完整性 分或单端、逻辑电平、终端)。 要求随着模拟输入频率和分辨率的提高而提高，要求最苛 CMOS时钟分配 刻的是14位分辨率以上的高模拟输入频率应用。ADC的理 论信噪比(SNR)受ADC分辨率和采样时钟抖动限制。考虑 一个无限分辨率的理想ADC，步进大小和量化误差可忽略 不计，则可用SNR可以近似表示为： AD9510的四路时钟输出(OUT4至OUT7)可选择为CMOS或 LVDS电平。选择为CMOS时，这些输出可驱动时钟输入需 要CMOS电平逻辑的器件。 采用单端CMOS时钟时，应遵守以下一般原则。 1 SNR = 20 × log 2πft j 如果可能的话，应设计点对点网络，使得一个驱动器仅与 网络上的一个接收器对应。这样可以简化终端方案并降低 其中： 因网络上的阻抗不匹配而导致的响铃振荡。通常需要源端 f为需要被数字化的最高模拟频率。 的串联端接电阻提供传输线匹配和/或降低驱动器的瞬态电 tj为采样时钟的均方根抖动。 流。电阻值由电路板设计及时序要求决定；典型值为10 Ω 图53显示出采样时钟抖动与模拟频率和有效位数(ENOB)的 至100 Ω。CMOS输出受能驱动的容性负载或走线长度的限 函数关系。 制。通常，建议将走线长度控制在3英寸以内，以保持信 号上升/下降时间和信号完整性。 SNR = 20log10 18 tj = 0.1ps 12 tj = 10ps 60 tj = 100ps 40 tj = 1ns 3 10 30 5pF GND 10 图54. CMOS输出的串行端接 8 PCB走线的远端端接是第二选项。AD9510的CMOS输出无 6 法提供足够的电流，来为低阻抗远端终端提供全电压摆幅 4 1 MICROSTRIP ENOB 80 60.4Ω 1.0 INCH 14 05046-024 SNR (dB) tj = 1ps 20 CMOS 16 100 10Ω 100 (见图55)。远端端接网络必须与PCB走线的阻抗相匹配并 提供所需开关点。信号摆幅降低后仍可以满足某些应用对 FULL-SCALE SINE WAVE ANALOG INPUT FREQUENCY (MHz) 接收器输入的需求。在不太重要的网络中驱动长走线时， 图53. ENOB和SNR与模拟输入频率的关系 参见应用笔记AN-756：“采样系统与时钟相位噪声和抖动 这一点非常有用。 VPULLUP = 3.3V 的影响”和应用笔记AN-501：“孔径不确定性与ADC系统 性能”。 CMOS 许多高性能ADC均提供差分时钟输入功能，以简化在嘈杂 10Ω 50Ω OUT4, OUT5, OUT6, OUT7 SELECTED AS CMOS 100Ω 100Ω 的PCB上提供所需低抖动时钟的任务。(对嘈杂的PCB的单 端时钟进行分配可导致在采样时钟信号中产生耦合噪声。 差分分配具有共模抑制特性，可在嘈杂的环境下提供优越 的时钟性能。) Rev. B | Page 54 of 56 图55. 远端终端CMOS输出 3pF 05046-027 120 1 2πftj 05046-025 tj = 50fs AD9510 由于单端CMOS时钟的限制，在长走线上驱动高速信号 LVDS时钟分配 时，需考虑使用差分输出。AD9510同时提供LVPECL和 低压差分信号(LVDS)是AD9510的第二种差分输出选项。 LVDS输出，因此，当差分信号的固有抗扰度能够提供出 LVDS使用电流模式输出级，具有多个用户可选的电流电 色的时钟转换性能时，该器件能较好地驱动长走线。 平。此电流的正常值(默认)为3.5 mA，在100 Ω电阻条件下， 可产生350 mV输出摆幅。LVDS输出符合并超过ANSI/TIA/ LVPECL时钟分配 在 AD9510的 所 有 输 出 中 ， 低 压 正 发 射 极 耦 合 逻 辑 (LVPECL)输出提供的时钟信号抖动最低。LVPECL输出(射 EIA-644规格的要求。 推荐的LVDS输出端接电路见图58。 极开路)要求直流端接以偏置输出晶体管。图41显示了 3.3V LVPECL输出级的简化等效电路。 多数应用中，建议使用标准LVPECL远端端接，如图56所 LVDS 3.3V 100Ω 100Ω DIFFERENTIAL (COUPLED) LVDS 示。该电阻网络设计用于匹配传输线路阻抗(50 Ω)和所需的 05046-032 开关阈值(1.3 V)。 3.3V 3.3V 50Ω LVPECL 127Ω 图58. LVDS输出端接 127Ω SINGLE-ENDED (NOT COUPLED) 3.3V 有关LVDS的更多信息，请参见应用笔记AN-586：“高速模 数转换器的LVDS数据输出”。 LVPECL 电源和接地考虑以及电源抑制 50Ω 83Ω 83Ω 05046-030 VT = VCC – 1.3V 图56. LVPECL远端端接 LVPECL 200Ω 0.1nF 计一样重要。对于器件选择、放置和布线，以及电源旁路 和接地，必须采用适当的RF技术以确保性能最佳。 3.3V 0.1nF DIFFERENTIAL (COUPLED) 100Ω 200Ω 能。在这些应用电路中，PCB的实施方式和构造与电路设 LVPECL 05046-031 3.3V 很多应用寻求在不够理想的工作条件下实现高速度和高性 图57. LVPECL和并行传输线 Rev. B | Page 55 of 56 AD9510 外形尺寸 9.10 9.00 SQ 8.90 0.60 MAX 0.60 MAX 64 49 48 1 PIN 1 INDICATOR PIN 1 INDICATOR 8.85 8.75 SQ 8.65 0.50 BSC 0.50 0.40 0.30 33 32 17 0.30 0.23 0.18 0.25 MIN 0.20 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 EXCEPT FOR EXPOSED PAD DIMENSION 06-13-2012-A 0.05 MAX 0.02 NOM SEATING PLANE 16 7.50 REF 0.80 MAX 0.65 TYP 12° MAX 4.70 SQ 4.55 BOTTOM VIEW TOP VIEW 1.00 0.85 0.80 *4.85 EXPOSED PAD 图59. 64引脚引线框芯片级封装[LFCSP_VQ] 9 mm × 9 mm，超薄体 (CP-64-1) 图示尺寸单位：mm 订购指南 型号1 AD9510BCPZ AD9510BCPZ-REEL7 AD9510/PCBZ AD9510-VCO/PCBZ 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 64引脚引线框芯片级封装[LFCSP_VQ] 64引脚引线框芯片级封装[LFCSP_VQ] 无VCO、VCXO或环路滤波器的评估板 带245.76 MHz VCXO、环路滤波器的评估板 Z = 符合RoHS标准的器件。 ©2005–2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D05046-0-9/13(B) Rev. B | Page 56 of 56 封装选项 CP-64-1 CP-64-1