中文数据手册

12路LVPECL/24路CMOS输出时钟
发生器，集成2.8 GHz VCO
AD9520-0
特性
功能框图
应用
低抖动、低相位噪声时钟分配
SONET、10Ge、10GFC、同步以太网、OTU2/3/4的时钟产生
和转换
前向纠错(G.710)
为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟
高性能无线收发器
自动测试设备(ATE)和高性能仪器仪表
宽带基础设施
概述
AD9520-01提供多路输出时钟分配功能，具有亚皮秒级抖
动性能，并且片内集成锁相环(PLL)和电压控制振荡器
(VCO)。片内VCO的调谐频率范围为2.53 GHz至2.95 GHz。
也可以使用最高2.4 GHz的外部3.3 V/5 V VCO/VCXO。
1
CP
REFIN
CLK
REF2
STATUS
MONITOR
DIVIDER
AND MUXES
VCO
ZERO
DELAY
LVPECL/
CMOS
DIV/Φ
OUT0
OUT1
OUT2
DIV/Φ
OUT3
OUT4
OUT5
DIV/Φ
OUT6
OUT7
OUT8
DIV/Φ
OUT9
OUT10
OUT11
SPI/I2C CONTROL
PORT AND
DIGITAL LOGIC
EEPROM
AD9520
07213-001
REF1
REFIN
LF
PLL
OPTIONAL
SWITCHOVER
AND MONITOR
低相位噪声锁相环(PLL)
片内VCO调谐范围：2.53 GHz至2.95 GHz
可选外部3.3 V/5 V VCO/VCXO至2.4 GHz
1路差分或2路单端参考输入
支持最高250 MHz的CMOS、LVDS或LVPECL参考
参考输入接受16.62 MHz至33.3 MHz晶振
可选参考时钟倍频器
参考监控功能
自动/手动参考保持和参考切换模式，恢复式切换 参考间无
毛刺切换
从保持模式自动恢复
可选数字或模拟锁定检测
可选零延迟工作
12路1.6 GHz LVPECL输出分为4组
每组3路输出，共享一个带相位延迟的1至32分频器
加性输出抖动低至225 fs rms
分组输出的通道间偏斜：<16 ps
可以将每路LVPECL输出配置为2路CMOS输出(fOUT ≤ 250 MHz)
上电时所有输出自动同步
提供手动输出同步
SPI和I²C兼容型串行控制端口
64引脚LFCSP封装
非易失性EEPROM存储配置设置
图1.
AD9520串行接口支持SPI和I2C端口。封装内EEPROM能够
通过串行接口进行编程，其可存储用于上电和芯片复位的
用户定义寄存器设置。AD9520具有12路LVPECL输出，分
为四组。任何一路1.6 GHz LVPECL输出都可以重新配置为
两路250 MHz CMOS输出。若应用需要LVDS驱动器而非
LVPECL驱动器，请参考AD9522。
每组3路输出具有一个分频器，其分频比(从1至32)和相位
失调或粗调时间延迟均可设置。
AD9520提供64引脚LFCSP封装，可以采用3.3 V单电源供电。
外部VCO的工作电压最高可达5.5 V。独立的输出驱动器电
源可以为2.375 V至3.465 V。
AD9520-0的额定工作温度范围为−40°C至+85°C标准工业温
度范围。
AD9520在本数据手册中泛指AD9520系列的所有器件。但是，使用AD9520-0时，它仅指AD9520系列的该特定器件。
Rev. A
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AD9520-0
目录
特性.................................................................................................. 1
应用.................................................................................................. 1
概述.................................................................................................. 1
功能框图 ......................................................................................... 1
修订历史 ......................................................................................... 3
技术规格 ......................................................................................... 4
电源要求.................................................................................... 4
PLL特性 ..................................................................................... 4
时钟输入.................................................................................... 7
时钟输出.................................................................................... 7
时序特性.................................................................................... 8
时钟输出加性相位噪声(仅分配；
未使用VCO分频器) .............................................................. 10
时钟输出绝对相位噪声(使用内部VCO).......................... 11
时钟输出绝对时间抖动
(使用内部VCO的时钟产生)................................................ 11
时钟输出绝对时间抖动
(使用内部VCO的时钟净化)................................................ 11
时钟输出绝对时间抖动
(使用外部VCXO的时钟产生)............................................. 12
时钟输出加性时间抖动(未使用VCO分频器)................. 12
时钟输出加性时间抖动(使用VCO分频器) ..................... 13
串行控制端口—SPI模式 ...................................................... 13
串行控制端口—I2C模式 ...................................................... 14
PD、EEPROM、RESET和SYNC引脚 ............................... 15
串行端口设置引脚：SP1、SP0 .......................................... 15
LD、STATUS和REFMON引脚 ........................................... 15
功耗 .......................................................................................... 16
绝对最大额定值.......................................................................... 17
热阻 .......................................................................................... 17
ESD警告................................................................................... 17
引脚配置和功能描述 ................................................................. 18
典型性能参数 .............................................................................. 21
术语................................................................................................ 26
详细框图 ....................................................................................... 27
工作原理 ....................................................................................... 28
工作配置.................................................................................. 28
零延迟操作 ............................................................................. 42
时钟分配.................................................................................. 43
复位模式.................................................................................. 49
关断模式.................................................................................. 50
串行控制端口 .............................................................................. 51
SPI/I2C端口选择..................................................................... 51
I2C串行端口操作 ................................................................... 51
SPI串行端口操作 ................................................................... 54
SPI指令字(16位)..................................................................... 55
SPI MSB/LSB优先传输.......................................................... 55
EEPROM操作 .............................................................................. 58
写入EEPROM ......................................................................... 58
读取EEPROM ......................................................................... 58
EEPROM缓冲段编程 ............................................................ 59
热性能 ........................................................................................... 60
寄存器映射................................................................................... 61
寄存器映射描述.......................................................................... 64
应用信息 ....................................................................................... 77
使用AD9520进行频率规划 ................................................. 77
在ADC时钟应用中使用AD9520输出 ............................... 77
LVPECL时钟分配 .................................................................. 78
CMOS时钟分配...................................................................... 78
外形尺寸 ....................................................................................... 80
订购指南.................................................................................. 80
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AD9520-0
修订历史
2013年8月—修订版0至修订版A
更改“特性”部分、“应用”部分和“概述”部分.......................... 1
更改表2 ........................................................................................... 4
更改表3中的输入频率参数、输入灵敏度、
差分参数测试条件/注释 ............................................................. 7
更改表4中的输出差分电压、VOD参数测试条件/注释；
表4中增加源电流和吸电流参数 ............................................... 7
图2至图4重新排序........................................................................ 9
更改表15中的复位时序、低电平脉冲宽度参数 ................. 15
更改表18中PLL锁定、一路LVPECL输出使能参数、
测试条件/注释中的fOUT值......................................................... 16
更改表19中的结温；调整表19格式 ....................................... 17
更改表21中的引脚4、引脚10和引脚22描述 ........................ 18
删除图13；重新排序 ................................................................. 22
图31和图32重新排序；第35页中的图34和图35移动至
“PLL外部环路滤波器”部分；增加图33，重新排序........... 25
更改“模式0——内部VCO和时钟分配”部分......................... 28
更改“PLL配置”部分；更改“电荷泵(CP)”部分..................... 34
更改“片内VCO”部分和“PLL外部环路滤波器”部分；
增加图40；将图41和图42从“典型性能参数”部分
移动至“PLL外部环路滤波器”部分；更改“PLL基准
电压源输入”部分 ........................................................................ 35
更改“参考切换”部分.................................................................. 36
更改“预分频”部分和“A和B计数器”部分；更改表29 ......... 37
更改“电流源数字锁定检测(CSDLD)”部分 ........................... 38
更改“频率状态监控器”部分和“VCO校准”部分 .................. 41
增加表31，重新排序；更改“内部零延迟模式”部分 ......... 42
更改“时钟分频”部分；
增加“通道分频器最大频率”部分 ............................................ 45
调整表36至表39格式 ................................................................. 46
更改“相位偏移或粗调时间延迟”部分 ................................... 47
更改“LVPECL输出驱动器”部分；
更改“CMOS输出驱动器”部分.................................................. 49
更改“通过串行端口进行软复位”部分和
“通过串行端口软复位到EEPROM中的设置
(EEPROM引脚 = 0b时)”部分.................................................... 50
更改“引脚描述”部分、“SPI模式工作原理”部分和
“写操作”部分 ............................................................................... 54
更改“SPI指令字(16位)”部分..................................................... 55
更改“EEPROM工作原理”部分、
“写入EEPROM”部分和“读取EEPROM”部分........................ 58
更改“EEPROM缓冲段编程”部分和“寄存器段定义组”
部分；增加“操作代码”部分的标题........................................ 59
更改表50 ....................................................................................... 61
在“寄存器映射描述”部分增加“未使用位”；
更改表51中的地址0x000、位5；表51中增加
地址0x003；更改表52中的地址0x000、位5；
表52中增加地址0x003 ............................................................... 64
更改表54中的地址0x017 ........................................................... 66
更改表54中的地址0x018、位4和位[2:1] ............................... 67
更改表54中的地址0x01B、位[4:0].......................................... 69
更改表56中的地址0x191、位5和地址0x194、位5.............. 72
更改表56中的地址0x197、位5 ................................................ 73
更改表56中的地址0x19A、位5 ............................................... 74
更改表60 ....................................................................................... 75
更改表61中的地址0xB02、位0和地址0xB03、位0............. 76
更改“使用AD9520进行频率规划”部分.................................. 77
增加“LVPECL Y型端接”和“远端戴维宁端接”标题；
更改“CMOS时钟分配”部分...................................................... 78
2008年9月—修订版0：初始版
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AD9520-0
技术规格
除非另有说明，典型值的测量条件为：VS = VS_DRV = 3.3 V ± 5%；VS ≤ VCP ≤ 5.25 V；TA = 25°C；RSET = 4.12 kΩ; CPRSET = 5.1 kΩ。
最小值和最大值的测量条件为整个VS和TA(−40°C至+85°C)范围内。
电源要求
表1.
参数
电源引脚
VS
VS_DRV
VCP
电流设置电阻
RSET引脚电阻
CPRSET引脚电阻
最小值 典型值
最大值
单位
测试条件/注释
3.135
2.375
VS
3.465
VS
5.25
V
V
V
3.3 V ± 5%
标称值为2.5 V至3.3 V ± 5%
标称值为3.3 V至5.0 V ± 5%
4.12
5.1
kΩ
kΩ
220
nF
设置内部偏置电流；接地
设置内部电荷泵电流范围，标称值4.8 mA
；实际电流计算如下：
CP_lsb = 3.06/CPRSET；接地
内部LDO调节器的旁路电容；
LDO稳定工作所必需的；接地
BYPASS引脚电容
3.3
PLL特性
表2.
参数
VCO(片内)
频率范围
VCO增益(KVCO )
调谐电压(VT )
推频(开环)
1 kHz偏移时的相位噪声
100 kHz偏移时的相位噪声
1 MHz偏移时的相位噪声
参考输入
差模(REFIN、REFIN)
输入频率
最小值 典型值
最大值
单位
2530
2950
MHz
MHz/V
V
MHz/V
dBc/Hz
dBc/Hz
dBc/Hz
52
0.5
1
−51
−108
−127
0
输入频率(直流耦合)
输入灵敏度(交流耦合，直流偏移关闭)
输入灵敏度(交流耦合，直流偏移开启)
输入逻辑高电平，直流偏移关闭
输入逻辑低电平，直流偏移关闭
输入电流
输入电容
250
280
输入灵敏度
REFIN自偏置电压
REFIN自偏置电压
REFIN输入电阻
REFIN输入电阻
双路单端模式( REF1、REF2)
输入频率(交流耦合，直流偏移关闭)
输入频率(交流耦合，直流偏移开启)
VCP − 0.5
1.35
1.30
4.0
4.4
1.60
1.50
4.8
5.3
MHz
mV p-p
1.75
1.60
5.9
6.4
V
V
kΩ
kΩ
10
250
250
MHz
MHz
0
0.55
1.5
2.0
250
3.28
2.78
MHz
V p-p
V p-p
V
V
µA
pF
0.8
+100
−100
2
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测试条件/注释
见图8
使用内部VCO时，VT ≤ VS
f = 2550 MHz
f = 2550 MHz
f = 2550 MHz
差分模式(让未驱动的输入交流接地，
可以支持单端输入)
低于约1 MHz的频率应直流耦合；
注意匹配VCM(自偏置电压)
PLL品质因数(FOM)随压摆率增加而增加(图12)；
输入灵敏度对于交流耦合LVDS和LVPECL信号而言
足够
REFIN的自偏置电压1
REFIN的自偏置电压1
自偏置1
自偏置1
两路单端CMOS兼容型输入
压摆率必须大于50 V/μs
压摆率必须大于>50 V/μs，并且必须满足输入幅度
灵敏度要求；见输入灵敏度参数
压摆率大于50 V/μs；CMOS电平
VIH不应超过VS
VIH不应超过VS
各引脚，REFIN (REF1)/REFIN (REF2)
AD9520-0
参数
高电平/低电平脉冲宽度
晶体振荡器
晶振频率范围
最大晶体动态电阻
鉴频鉴相器(PFD)
PFD输入频率
参考输入时钟倍频器频率
防反冲脉冲宽度
最小值 典型值
1.8
最大值
单位
ns
16.62
33.33
30
MHz
Ω
100
45
50
1.3
2.9
6.0
MHz
MHz
MHz
ns
ns
ns
4.8
mA
0.60
2.5
1
1
mA
%
kΩ
nA
%
1.5
2
%
%
0.004
电荷泵(CP)
ICP吸/源电流
高值
低值
绝对精度
CPRSET范围
ICP高阻抗模式漏电流
吸电流与源电流匹配
ICP与VCP
ICP与温度
预分频器(N分频器的一部分)
预分频器输入频率
P = 1 FD
P = 2 FD
P = 3 FD
P = 2 DM (2/3)
P = 4 DM (4/5)
P = 8 DM (8/9)
P = 16 DM (16/17)
P = 32 DM (32/33)
预分频器输出频率
PLL N分频器延迟
000
001
010
011
100
101
110
111
PLL R分频器延迟
000
001
010
011
100
101
110
111
2.7
10
300
600
900
200
1000
2400
3000
3000
300
关
385
486
623
730
852
976
1101
MHz
MHz
MHz
MHz
MHz
MHz
MHz
MHz
MHz
测试条件/注释
方波为高电平/低电平的持续时间；
确定允许的输入占空比
防反冲脉冲宽度 = 1.3 ns
防反冲脉冲宽度 = 2.9 ns
寄存器 0x017[1:0] = 01b
寄存器 0x017[1:0] = 00b; 寄存器0x017[1:0] = 11b
寄存器 0x017[1:0] = 10b
CPV是CP引脚电压；VCP是电荷泵电源电压(VCP引脚)
可编程
CPRSET = 5.1 kΩ时；更改CPRSET可以获得更高的ICP
CPRSET = 5.1 kΩ时；更改CPRSET可以获得更低的ICP
电荷泵电压设置为VCP/2
0.5 V < CPV < VCP − 0.5 V；CPV为CP(电荷泵)引脚上的
电压；VCP为VCP电源引脚上的电压
0.5 V < CPV < VCP − 0.5 V
CPV = VCP/2
A、B计数器输入频率(预分频器输入频率除以P)
寄存器0x019[2:0]；见表53
ps
ps
ps
ps
ps
ps
ps
寄存器0x019[5:3]；见表54
关
365
486
608
730
852
976
1101
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ps
ps
ps
ps
ps
ps
ps
AD9520-0
参数
零延迟模式下的相位偏移
内部零延迟模式下的相位偏移
(REF至LVPECL时钟输出引脚)
内部零延迟模式下的相位偏移
(REF至LVPECL时钟输出引脚)
外部零延迟模式下的相位偏移
(REF至CLK输入引脚)
外部零延迟模式下的相位偏移
(REF至CLK输入引脚)
噪声特性
电荷泵/鉴频鉴相器2的带内相位噪声
(带内指在PLL的LBW内)
500 kHz PFD频率
1 MHz PFD频率
10 MHz PFD频率
50 MHz PFD频率
PLL品质因数(FOM)
最小值 典型值
最大值
单位
560
1060
1310
ps
测试条件/注释
REF指REFIN (REF1)/REFIN (REF2)
旁路N延迟和R延迟时
−320
+50
+240
ps
N延迟设置为110且旁路R延迟时
140
630
870
ps
旁路N延迟和R延迟时
−460
−20
+200
ps
N延迟设置为011且旁路R延迟时
PLL带内相位噪底的估算方法如下：测量VCO输出端
的带内相位噪声，然后减去20 log(N)(其中N为N分频
器的值)
−165
−162
−152
−144
−222
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
低范围(ABP 1.3 ns、2.9 ns)
3.5
ns
高范围(ABP 1.3 ns、2.9 ns)
7.5
ns
3.5
ns
低范围(ABP 1.3 ns、2.9 ns)
7
ns
高范围(ABP 1.3 ns、2.9 ns)
15
ns
高范围(ABP 6.0 ns)
11
ns
PLL数字锁定检测窗口2
锁定阈值(边沿重合)
高范围(ABP 6.0 ns)
解锁阈值(迟滞)2
1
2
3
REFIN和REFIN自偏置点略微偏移，以免在开路输入条件下发生震颤。
“带内”表示在PLL的LBW内。
为使数字锁定检测可靠地工作，PFD频率的周期必须大于锁定后解锁的时间。
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参考压摆率大于0.5 V/ns；FOM + 10 log(fPFD)为PLL环
路带宽内PFD/CP带内相位噪声(平坦区域中)的近似
值；闭环工作时，VCO输出端测得的相位噪声提高
20 log(N)；PLL品质因数随着压摆率降低而降低；见
图12
通过适当的寄存器设置选择时，信号可在LD、STATUS
和 REFMON引 脚 上 提 供 ； 锁 定 检 测 阈 值 可 通 过
CPRSET电阻值而线性改变
由寄存器0x017[1:0]和寄存器0x018[4]选择
(这是从解锁到锁定的阈值)
寄存器0x017[1:0] = 00b、01b、11b；
寄存器0x018[4] = 1b
寄存器0x017[1:0] = 00b、01b、11b；
寄存器0x018[4] = 0b
寄存器0x017[1:0] = 10b；寄存器0x018[4] = 0b
由寄存器0x017[1:0]和寄存器0x018[4]选择
(这是从锁定到解锁的阈值)
寄存器0x017[1:0] = 00b、01b、11b；
寄存器0x018[4] = 1b
寄存器0x017[1:0] = 00b、01b、11b；
寄存器0x018[4] = 0b
寄存器0x017[1:0] = 10b； 寄存器0x018[4] = 0b
AD9520-0
时钟输入
表3.
参数
时钟输入(CLK、CLK)
输入频率
最小值
最大值
单位
01
01
2.4
2.0
GHz
GHz
01
1.6
GHz
150
差分输入灵敏度
差分输入电平
输入共模电压VCM
输入共模范围VCMR
单端输入灵敏度
输入电阻
输入电容
1
典型值
1.3
1.3
3.9
mV p-p
1.57
2
1.8
1.8
150
4.7
2
5.7
典型值
最大值
V p-p
V
V
mV p-p
kΩ
pF
测试条件/注释
差分输入
高频分配(VCO分频器)
仅分配(旁路VCO分频器)；这是通道分频器支持
的频率范围(除17分频和3分频外的所有分频比)
仅分配(旁路VCO分频器)；这是所有通道分频比
支持的频率范围
在2.4 GHz下测得；压摆率大于1 V/ns时可改善抖动
性能；输入灵敏度对于交流耦合LVDS和LVPECL信
号而言足够
较大的电压摆幅可启动保护二极管，降低抖动性能
自偏置；支持交流耦合
施加200 mV p-p信号；直流耦合
CLK交流耦合；CLK交流旁路至RF地
自偏置
低于约1 MHz时，输入应直流耦合。应注意匹配VCM。
时钟输出
表4.
参数
LVPECL时钟输出
OUT0, OUT1, OUT2, OUT3, OUT4,
OUT5, OUT6, OUT7, OUT8,
OUT9, OUT10, OUT11
最大输出频率
输出高电压VOH
输出低电压VOL
输出差分电压VOD
CMOS时钟输出
OUT0A, OUT0B, OUT1A, OUT1B,
OUT2A, OUT2B, OUT3A, OUT3B,
OUT4A, OUT4B, OUT5A, OUT5B,
OUT6A, OUT6B, OUT7A, OUT7B,
OUT8A, OUT8B, OUT9A, OUT9B,
OUT10A, OUT10B, OUT11A,
OUT11B
输出频率
输出高电压VOH
输出低电压VOL
输出高电压VOH
输出低电压VOL
输出高电压VOH
输出低电压VOL
最小值
2400
VS_DRV − 1.07
VS_DRV − 1.95
660
VS_DRV − 0.96
VS_DRV − 1.79
820
VS_DRV − 0.84
VS_DRV − 1.64
950
单位
测试条件/注释
终端 = 50 Ω接VS_DRV − 2 V
差分(OUT、OUT)
MHz
使用直接至输出(见图20)；可以提供更高的频率，
但幅度无法满足VOD要求；最大输出频率受限于
VCO最大频率或CLK输入频率，取决于AD9520的
配置
V
V
mV
差分对每个引脚上的VOH – VOL，针对未切换驱动器
的默认幅度设置；使用差分对两端的差分探头测
量峰峰值幅度(驱动器切换大致为这些数值的2倍，
随频率的变化情况见图20)
单端；终端 = 10 pF
250
VS − 0.1
0.1
2.7
0.5
1.8
0.6
MHz
V
V
V
V
V
V
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见图21
1 mA load, VS_DRV = 3.3 V/2.5 V
1 mA load, VS_DRV = 3.3 V/2.5 V
10 mA load, VS_DRV = 3.3 V
10 mA load, VS_DRV = 3.3 V
10 mA load, VS_DRV = 2.5 V
10 mA load, VS_DRV = 2.5 V
AD9520-0
参数
最小值
典型值
最大值
单位
20
16
mA
mA
8
16
mA
mA
典型值
最大值
单位
130
170
ps
130
170
ps
1050
970
1.0
1280
1180
ps
ps
ps/°C
5
5
5
5
16
20
45
60
190
ps
ps
ps
ps
ps
750
715
965
890
960
890
1280
1100
ps
ps
ps
ps
终端 = 50 Ω接VS_DRV − 2 V
VS_DRV = 3.3 V
VS_DRV = 2.5 V
VS_DRV = 3.3 V
VS_DRV = 2.5 V
VS_DRV = 3.3 V和2.5 V
终端 = 开路
20%至80%；CLOAD = 10 pF；VS_DRV = 3.3 V
80%至20%；CLOAD = 10 pF；VS_DRV = 3.3 V
20%至80%；CLOAD = 10 pF；VS_DRV = 2.5 V
80%至20%；CLOAD = 10 pF；VS_DRV = 2.5 V
2.75
3.35
2
3.55
ns
ns
ps/°C
时钟分配配置
VS_DRV = 3.3 V
VS_DRV = 2.5 V
VS_DRV = 3.3 V和2.5 V
7
10
10
10
85
105
240
285
600
620
ps
ps
ps
ps
ps
ps
1.76
1.78
2.48
2.50
ns
ns
源电流
静态
动态
吸电流
静态
动态
测试条件/注释
若超过数值则可能损坏器件
若超过数值则可能损坏器件
时序特性
表5.
参数
LVPECL输出上升/下降时间
输出上升时间tRP
最小值
输出下降时间tFP
传播延迟tPECL，CLK至LVPECL输出
针对所有分频值
850
800
随温度的变化
输出偏斜，LVPECL输出1
共享同一分频器的LVPECL输出
不同分频器上的LVPECL输出
跨多个器件的所有LVPECL输出
CMOS输出上升/下降时间
输出上升时间tRC
输出下降时间tFC
输出上升时间tRC
输出下降时间tFC
传播延迟tCMOS，CLK至CMOS输出
针对所有分频值
2.1
随温度的变化
输出偏斜，CMOS输出1
共享同一分频器的CMOS输出
不同分频器上的所有CMOS输出
跨多个器件的所有CMOS输出
输出偏斜，LVPECL至CMOS输出1
共享同一分频器的输出
不同分频器上的输出
1
1.18
1.20
输出偏斜是指在相同的电压、温度条件下，任何两条相似的延迟路径之间的差异。
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测试条件/注释
终端 = 50 Ω接VS_DRV − 2 V
20%至80%，差分测量(上升/下降时间独立于VS，
在VS_DRV = 3.3 V和2.5 V下有效)
80%至20%，差分测量(上升/下降时间独立于VS，
在VS_DRV = 3.3 V和2.5 V下有效)
高频时钟分配配置
时钟分配配置
VS_DRV = 3.3 V
VS_DRV = 2.5 V
VS_DRV = 3.3 V
VS_DRV = 2.5 V
VS_DRV = 3.3 V
VS_DRV = 2.5 V
所有设置相同；逻辑类型不同
同一器件上的LVPECL至CMOS
同一器件上的LVPECL至CMOS
AD9520-0
时序图
DIFFERENTIAL
SINGLE-ENDED
80%
80%
LVPECL
CMOS
10pF LOAD
20%
tRC
图2. LVPECL时序，差分
图4. CMOS时序，单端，10 pF负载
tCLK
CLK
07213-060
tPECL
tCMOS
tFC
图3. CLK/CLK至时钟输出时序，分频比 = 1
Rev. A | Page 9 of 80
07213-063
tFP
tRP
07213-061
20%
AD9520-0
时钟输出加性相位噪声(仅分配；未使用VCO分频器)
表6.
参数
CLK至LVPECL加性相位噪声
CLK = 1 GHz，输出 = 1 GHz
分频比 = 1
10 Hz偏移
100 Hz偏移
1 kHz偏移
10 kHz偏移
100 kHz偏移
1 MHz偏移
10 MHz偏移
100 MHz偏移
CLK = 1 GHz，输出 = 200 MHz
分频比 = 5
10 Hz偏移
100 Hz偏移
1 kHz偏移
10 kHz偏移
100 kHz偏移
1 MHz偏移
>10 MHz偏移
CLK至CMOS加性相位噪声
CLK = 1 GHz，输出 = 250 MHz
分频比 = 4
10 Hz偏移
100 Hz偏移
1 kHz偏移
10 kHz偏移
100 kHz偏移
1 MHz偏移
>10 MHz偏移
CLK = 1 GHz，输出 = 50 MHz
分频比 = 20
10 Hz偏移
100 Hz偏移
1 kHz偏移
10 kHz偏移
100 kHz偏移
1 MHz偏移
>10 MHz偏移
最小值 典型值 最大值
−107
−117
−127
−135
−142
−145
−147
−150
单位
测试条件/注释
仅分配部分；不包括PLL和VCO
输入压摆率 > 1 V/ns
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
输入压摆率 > 1 V/ns
−122
−132
−143
−150
−156
−157
−157
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
仅分配部分；不包括PLL和VCO
输入压摆率 > 1 V/ns
−107
−119
−125
−134
−144
−148
−154
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
输入压摆率 > 1 V/ns
−126
−133
−140
−148
−157
−160
−163
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
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AD9520-0
时钟输出绝对相位噪声(使用内部VCO)
表7.
参数
LVPECL绝对相位噪声
最小值 典型值 最大值
VCO = 2.95 GHz；输出 = 2.95 GHz
1 kHz偏移
10 kHz偏移
100 kHz偏移
1 MHz偏移
10 MHz偏移
40 MHz偏移
VCO = 2.75 GHz；输出 = 2.75 GHz
1 kHz偏移
10 kHz偏移
100 kHz偏移
1 MHz偏移
10 MHz偏移
40 MHz偏移
VCO = 2.55 GHz；输出 = 2.55 GHz
1 kHz偏移
10 kHz偏移
100 kHz偏移
1 MHz偏移
10 MHz偏移
40 MHz偏移
单位
−46
−78
−104
−123
−139
−145
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
−49
−80
−106
−125
−140
−146
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
−51
−82
−108
−127
−140
−146
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
测试条件/注释
内部VCO；直接至LVPECL输出，
环路带宽小于1 kHz
时钟输出绝对时间抖动(使用内部VCO的时钟产生)
表8.
参数
LVPECL输出绝对时间抖动
最小值 典型值 最大值
单位
176
351
158
324
177
330
fs rms
fs rms
fs rms
fs rms
fs rms
fs rms
VCO = 2.949 GHz；LVPECL = 245.76 MHz；PLL LBW = 63 kHz
VCO = 2.703 GHz；LVPECL = 122.88 MHz；PLL LBW = 63 kHz
VCO = 2.703 GHz；LVPECL = 61.44 MHz；PLL LBW = 63 kHz
测试条件/注释
应用示例基于典型设置，参考源干
净，因此使用较宽的PLL环路带宽；
参考 = 15.36 MHz； R分频比 = 1
积分带宽 = 200 kHz至10 MHz
积分带宽 = 12 kHz至20 MHz
积分带宽 = 200 kHz至10 MHz
积分带宽 = 12 kHz至20 MHz
积分带宽 = 200 kHz至10 MHz
积分带宽 = 12 kHz至20 MHz
时钟输出绝对时间抖动(使用内部VCO的时钟净化)
表9.
最小值 典型值 最大值 单位
参数
LVPECL输出绝对时间抖动
VCO = 2.799 GHz; LVPECL = 155.52 MHz; PLL LBW = 1.8 kHz
VCO = 2.703 GHz; LVPECL = 122.88 MHz; PLL LBW = 2.1 kHz
652
607
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fs rms
fs rms
测试条件/注释
应用示例基于典型设置，参考源抖
动，因此使用较窄的PLL环路带宽；
参考 = 19.44 MHz； R分频比 = 162
积分带宽 = 12 kHz至20 MHz
积分带宽 = 12 kHz至20 MHz
AD9520-0
时钟输出绝对时间抖动(使用外部VCXO的时钟产生)
表10.
参数
LVPECL输出绝对时间抖动
LVPECL = 245.76 MHz; PLL LBW = 125 Hz
LVPECL = 122.88 MHz; PLL LBW = 125 Hz
LVPECL = 61.44 MHz; PLL LBW = 125 Hz
最小值 典型值 最大值 单位
54
77
109
79
114
163
124
176
259
fs rms
fs rms
fs rms
fs rms
fs rms
fs rms
fs rms
fs rms
fs rms
测试条件/注释
应用示例基于使用外部245.76 MHz VCXO (Toyocom
TCO-2112)的典型设置；参考 = 15.36 MHz； R分
频比 = 1
积分带宽 = 200 kHz至5 MHz
积分带宽 = 200 kHz至10 MHz
积分带宽 = 12 kHz至20 MHz
积分带宽 = 200 kHz至5 MHz
积分带宽 = 200 kHz至10 MHz
积分带宽 = 12 kHz至20 MHz
积分带宽 = 200 kHz至5 MHz
积分带宽 = 200 kHz至10 MHz
积分带宽 = 12 kHz至20 MHz
时钟输出加性时间抖动(未使用VCO分频器)
表11.
参数
LVPECL输出加性时间抖动
CLK = 622.08 MHz
任意LVPECL输出 = 622.08 MHz
分频比 = 1
CLK = 622.08 MHz
任意LVPECL输出 = 155.52 MHz
分频比 = 4
CLK = 1000 MHz
任意LVPECL输出 = 100 MHz
分频比 = 10
CLK = 500 MHz
任意LVPECL输出 = 100 MHz
分频比 = 5
CMOS输出加性时间抖动
CLK = 200 MHz
任意CMOS输出对 = 100 MHz
分频比 = 2
最小值 典型值 最大值 单位
46
fs rms
测试条件/注释
仅分配部分；不包括PLL和VCO；
在时钟信号的上升沿测量
积分带宽 = 12 kHz至20 MHz
64
fs rms
积分带宽 = 12 kHz至20 MHz
223
fs rms
根据ADC的信噪比方法计算
宽带抖动
209
fs rms
根据ADC的信噪比方法计算
宽带抖动
325
fs rms
仅分配部分；不包括PLL和VCO
根据ADC的信噪比方法计算
宽带抖动
时钟输出加性时间抖动(使用VCO分频器)
表12
参数
LVPECL输出加性时间抖动
CLK = 1.0 GHz；VCO DIV = 5；LVPECL = 100 MHz；
通道分频比 = 2；占空比校正 = 关
CLK = 500 MHz；VCO DIV = 5；LVPECL = 100 MHz；
旁路通道分频器；占空比校正 = 开
CMOS输出加性时间抖动
CLK = 200 MHz；VCO DIV = 2；CMOS = 100 MHz；
旁路通道分频器；占空比校正 = 关
CLK = 1600 MHz；VCO DIV = 2；CMOS = 100 MHz；
通道分频比 = 8；占空比校正 = 关
最小值 典型值 最大值 单位
230
fs rms
测试条件/注释
仅分配部分；不包括PLL和VCO；
使用时钟信号的上升沿
根据ADC的信噪比方法计算(宽带抖动)
215
fs rms
根据ADC的信噪比方法计算(宽带抖动)
326
fs rms
仅分配部分；不包括PLL和VCO；
使用时钟信号的上升沿
根据ADC的信噪比方法计算(宽带抖动)
362
fs rms
根据ADC的信噪比方法计算(宽带抖动)
Rev. A | Page 12 of 80
AD9520-0
串行控制端口—SPI模式
表13.
参数
CS (输入)
输入逻辑1电压
输入逻辑0电压
输入逻辑1电流
输入逻辑0电流
输入电容
SCLK(输入)，SPI模式
输入逻辑1电压
输入逻辑0电压
输入逻辑1电流
输入逻辑0电流
输入电容
SDIO(输入处于双向模式)
输入逻辑1电压
输入逻辑0电压
输入逻辑1电流
输入逻辑0电流
输入电容
SDIO、SDO(输出)
输出逻辑1电压
输出逻辑0电压
时序
时钟速率(SCLK, 1/tSCLK)
高电平脉冲宽度，tHIGH
低电平脉冲宽度，tLOW
SDIO至SCLK建立时间，tDS
SCLK至SDIO保持时间，tDH
SCLK至有效SDIO和SDO时间，tDV
CS 至SCLK建立和保持时间，tS、tC
CS 最短脉冲宽度(高电平)，tPWH
最小值 典型值 最大值 单位
2.0
0.8
3
−110
2
V
V
µA
µA
pF
测试条件/注释
CS 内置一个30 kΩ上拉电阻
负值表示内部上拉电阻导致电流流出AD9520
SPI模式下SCLK内置一个30 kΩ下拉电阻，
I2C模式下无内置电阻
2.0
0.8
110
1
2
2.0
0.8
1
1
2
2.7
0.4
25
16
16
4
0
11
2
3
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V
V
µA
µA
pF
V
V
µA
µA
pF
V
V
MHz
ns
ns
ns
ns
ns
ns
ns
AD9520-0
串行控制端口—I2C模式
表14.
参数
SDA、SCL(输入数据时)
输入逻辑1电压
输入逻辑0电压
输入电流(输入电压介于0.1 × VS和0.9 × VS之间)
施密特触发器输入的迟滞
输入滤波器必须抑制的尖峰的脉冲宽度，tSPIKE
SDA(输出数据时)
输出逻辑0电压(3 mA吸电流)
从VIHMIN到VILMAX的输出下降时间
(总线电容从10 pF到400 pF)
时序
最小值
典型值
单位
0.3 × VS
+10
V
V
µA
50
V
ns
0.4
250
V
ns
0.7 × VS
−10
0.015 × VS
20 + 0.1 Cb
时钟速率(SCL，fI2C)
停止条件与起始条件之间的总线空闲时间，tIDLE
重复起始条件的建立时间，tSET;STR
(重复)起始条件保持时间，tHLD;STR
1.3
0.6
0.6
400
kHz
µs
µs
µs
停止条件建立时间，tSET;STP
SCL时钟的低电平周期，tLOW
SCL时钟的高电平周期，tHIGH
SCL、SDA上升时间，tRISE
SCL、SDA下降时间，tFALL
数据建立时间，tSET;DAT
0.6
1.3
0.6
20 + 0.1 Cb
20 + 0.1 Cb
120
µs
µs
µs
ns
ns
ns
数据保持时间，tHLD;DAT
140
各条总线的容性负载，Cb
1
最大值
300
300
880
ns
400
pF
根据原始I2C规范，I2C主机还必须提供最短300 ns的保持时间，以便SDA信号桥接SCL下降沿的未定义区域。
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测试条件/注释
Cb = 一条总线的电容(单位pF)
注意所有I2C时序值均参考VIHMIN
(0.3 × VS)和VILMAX电平(0.7 × VS)
此周期结束后，产生第一个时钟脉冲
这与100 ns最小值的原始I²C规范略
有不同
这与0 ns最小值的原始I²C规范略有
不同1
AD9520-0
PD、EEPROM、RESET和SYNC引脚
表15.
参数
输入特性
逻辑1电压
逻辑0电压
逻辑1电流
逻辑0电流
电容
复位时序
低电平脉冲宽度
RESET 无活动到启动寄存器编程
SYNC 时序
低电平脉冲宽度
最小值
典型值
最大值
2.0
0.8
1
−110
2
单位
V
V
µA
µA
pF
测试条件/注释
这些引脚各有一个30 kΩ内部上拉电阻
负值表示内部上拉电阻导致电流流出AD9520
500
100
ns
ns
1.3
ns
高速时钟为CLK输入信号
最大值
单位
0.25 × VS
0.65 × VS
V
V
测试条件/注释
这些引脚无内部上拉/下拉电阻
VS为VS引脚上的电压
这些引脚可以悬空以获得逻辑电平½；
如果悬空，则应将一个电容接地
串行端口设置引脚：SP1、SP0
表16.
参数
SP1, SP0
逻辑电平0
逻辑电平½
最小值
逻辑电平1
0.8 × VS
典型值
0.4 × VS
V
LD、STATUS和REFMON引脚
表17.
参数
输出特性
输出高电压VOH
输出低电压VOL
最小值
典型值
最大值
单位
0.4
V
V
2.7
测试条件/注释
用作数字输出(CMOS)时；在其它一些模式下，这些引
脚不是CMOS数字输出；见表54、寄存器0x017、寄存
器0x01A和寄存器0x01B
最大反转率
100
MHz
适用于多路复用器设置为任意分频器或计数器输出，
或者设置为PFD升/降脉冲时；也适用于模拟锁定检测
模式；通常仅在调试模式下使用；注意：当任一引脚
反转时，杂散可能耦合到输出
模拟锁定检测
电容
3
pF
片内电容；用于计算模拟锁定检测回读的RC时间常
数；使用一个上拉电阻
MHz
kHz
高于此频率时，监控器指示参考存在
高于此频率时，监控器指示参考存在
REF1、REF2和VCO频率状态监控器
正常范围
扩展范围
LD引脚比较器
跳变点
迟滞
1.02
8
1.6
260
V
mV
Rev. A | Page 15 of 80
AD9520-0
功耗
表18.
参数
芯片功耗
最小值典型值最大值
单位
测试条件/注释
不包括外部电阻的功耗；所有LVPECL输出端接50 Ω至VCC − 2 V；
所有CMOS输出具有10 pF容性负载；VS_DRV = 3.3 V
上电默认
PLL锁定；一路LVPECL输出使能
1.32
0.55
1.5
0.64
W
W
无时钟；无编程；默认寄存器值
fREF = 25 MHz；fOUT = 275 MHz；VCO = 2.75 GHz；VCO分频比 = 2；
一路LVPECL输出和输出分频器使能；零延迟关闭；ICP = 4.8 mA
PLL锁定；一路CMOS输出使能
0.52
0.62
W
仅分配模式；VCO分频器开启；
一路LVPECL输出使能
仅分配模式；VCO分频器关闭；
一路LVPECL输出使能
全面运作时的最大功耗
0.39
0.46
W
0.36
0.42
W
1.5
1.7
W
PD 关断
PD 关断，最大休眠功耗
60
24
80
33
mW
mW
4
4.8
mW
32
25
15
40
30
20
mW
mW
mW
VCO开/关
PLL分频器和鉴相器开/关
LVPECL通道
LVPECL驱动器
CMOS通道
67
51
121
51
145
104
63
144
73
180
mW
mW
mW
mW
mW
CMOS驱动器开/关
通道分频器使能
零延迟模块开/关
11
40
30
24
57
34
mW
mW
mW
fREF = 25 MHz；fOUT = 62.5 MHz；VCO = 2.75 GHz；VCO分频比 = 2；
一路CMOS输出和输出分频器使能；零延迟关闭；ICP = 4.8 mA
fCLK = 2.4 GHz；fOUT = 200 MHz；VCO分频比 = 2；一路LVPECL输
出和输出分频器使能；零延迟关闭
fCLK = 2.4 GHz；fOUT = 200 MHz；旁路VCO分频器；一路LVPECL
输出和输出分频器使能；零延迟关闭
PLL开启；内部VCO = 2750 MHz；VCO分频比 = 2；所有通道分
频器开启；12路LVPECL输出(125 MHz)；零延迟开启
PD 引脚拉低；不包括终端电阻的功耗
PD 引脚拉低；PLL关断， 寄存器0x010[1:0] = 01b；关断SYNC，
寄存器0x230[2] = 1b；关断分配参考，寄存器0x230[1] = 1b
PLL工作；典型闭环配置
使能/禁用某个功能时的功耗变化
不使用VCO分频器
参考输入关闭与差分参考输入模式之间的变化
参考输入关闭与一路单端参考使能之间的变化；如果REF1和
REF2均上电，此数值应加倍
内部VCO禁用；选择CLK输入
PLL关闭至PLL开启，正常工作；无参考使能
无LVPECL输出开启至一路LVPECL输出开启；通道分频比设为1
同一通道的第二路LVPECL输出开启
无CMOS输出开启至一路CMOS输出开启；通道分频比设为1；
fOUT = 62.5 MHz、10 pF容性负载
同一通道内的其它CMOS输出开启
分频器旁路(1分频)与2分频至32分频之间的变化
VCP电源
各功能引起的功耗变化
VCO分频器开/关
REFIN(差分)关闭
REF1、REF2(单端)开/关
Rev. A | Page 16 of 80
AD9520-0
绝对最大额定值
表19.
参数
VS to GND
VCP, CP to GND
VS_DRV to GND
REFIN, REFIN to GND
RSET, LF, BYPASS to GND
CPRSET to GND
CLK, CLK to GND
CLK to CLK
SCLK/SCL, SDIO/SDA, SDO, CS to GND
OUT0, OUT0, OUT1, OUT1, OUT2, OUT2,
OUT3, OUT3, OUT4, OUT4, OUT5, OUT5,
OUT6, OUT6, OUT7, OUT7, OUT8, OUT8,
OUT9, OUT9, OUT10, OUT10, OUT11,
OUT11 to GND
SYNC, RESET, PD to GND
REFMON, STATUS, LD to GND
SP0, SP1, EEPROM to GND
结温1
存储温度范围
引脚温度(10秒)
1
额定值
−0.3 V至+3.6 V
−0.3 V至+5.8 V
−0.3 V至+3.6 V
−0.3 V至VS + 0.3 V
−0.3 V至VS + 0.3 V
−0.3 V至VS + 0.3 V
−0.3 V至VS + 0.3 V
−1.2 V至+1.2 V
−0.3 V至VS + 0.3 V
−0.3 V至VS + 0.3 V
−0.3 V至VS + 0.3 V
−0.3 V至VS + 0.3 V
−0.3 V至VS + 0.3 V
125°C
−65°C至+150°C
300°C
注意，超出上述绝对最大额定值可能会导致器件永久性
损坏。这只是额定最值，并不能以这些条件或者在任何其
它超出本技术规范操作章节中所示规格的条件下，推断器
件能否正常工作。长期在绝对最大额定值条件下工作会影
响器件的可靠性。
热阻
热阻采用JEDEC 51-5 2S2P测试板在静止空气条件下根据
JEDEC JESD51-2进行测量。详情见“热性能”部分。
表20.
封装类型
64引脚LFCSP (CP-64-4)
θJA
22
单位
°C/W
ESD警告
θJA见表20。
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ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。尽
管本产品具有专利或专有保护电路，但在遇到高能量
ESD时，器件可能会损坏。因此，应当采取适当的ESD
防范措施，以避免器件性能下降或功能丧失。
AD9520-0
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
REFIN (REF1)
REFIN (REF2)
CPRSET
VS
VS
GND
RSET
VS
OUT0 (OUT0A)
OUT0 (OUT0B)
VS_DRV
OUT1 (OUT1A)
OUT1 (OUT1B)
OUT2 (OUT2A)
OUT2 (OUT2B)
VS
引脚配置和功能描述
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
PIN 1
INDICATOR
AD9520
TOP VIEW
(Not to Scale)
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
OUT3 (OUT3A)
OUT3 (OUT3B)
VS_DRV
OUT4 (OUT4A)
OUT4 (OUT4B)
OUT5 (OUT5A)
OUT5 (OUT5B)
VS
VS
OUT8 (OUT8B)
OUT8 (OUT8A)
OUT7 (OUT7B)
OUT7 (OUT7A)
VS_DRV
OUT6 (OUT6B)
OUT6 (OUT6A)
NOTES
1. EXPOSED DIE PAD MUST BE CONNECTED TO GND.
07213-003
SDIO/SDA
SDO
GND
SP1
SP0
EEPROM
RESET
PD
OUT9 (OUT9A)
OUT9 (OUT9B)
VS_DRV
OUT10 (OUT10A)
OUT10 (OUT10B)
OUT11 (OUT11A)
OUT11 (OUT11B)
VS
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
VS
REFMON
LD
VCP
CP
STATUS
REF_SEL
SYNC
LF
BYPASS
VS
VS
CLK
CLK
CS
SCLK/SCL
图5. 引脚配置
表21. 引脚功能描述
引脚编号
1, 11, 12,
32, 40, 41,
49, 57, 60,
61
2
3
4
5
6
7
输入/
输出
I
引脚类型
电源
引脚名称
VS
描述
3.3 V电源引脚。
O
O
I
O
O
I
3.3 V CMOS
3.3 V CMOS
电源
环路滤波器
3.3 V CMOS
3.3 V CMOS
REFMON
LD
VCP
CP
STATUS
REF_SEL
8
I
3.3 V CMOS
SYNC
9
10
I
O
环路滤波器
环路滤波器
LF
BYPASS
13
14
I
I
差分时钟
输入
差分时钟
输入
CLK
参考监控器(输出)。此引脚具有多个可选输出。
锁定检测(输出)。此引脚具有多个可选输出。
电荷泵(CP)的电源；VS< VCP< 5.25 V。如果不使用PLL，VCP仍须连接到3.3 V。
电荷泵(输出)。此引脚连接外部环路滤波器；如果不使用PLL，可以不连接。
可编程状态输出。
参考选择。选择REF1(低电平)或REF2(高电平)。此引脚内置一个30 kΩ下拉
电阻。
手动同步和手动保持。此引脚启动手动同步，并用于手动保持。低电平有效。
此引脚内置一个30 kΩ上拉电阻。
环路滤波器(输入)。此引脚内部连接到VCO控制电压节点。
此引脚用于通过一个220 nF电容将LDO旁路至地。如果不使用PLL，此引脚可以
不连接。
此引脚与CLK一起构成时钟分配部分的差分输入。
CLK
此引脚与CLK一起构成时钟分配部分的差分输入。如果将单端输入连接到CLK
引脚，应在该引脚与地之间连接一个0.1 μF旁路电容。
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AD9520-0
引脚编号
15
16
输入/
输出
I
I
引脚类型
3.3 V CMOS
3.3 V CMOS
引脚名称
CS
SCLK/SCL
17
18
19, 59
20
I/O
O
I
I
3.3 V CMOS
3.3 V CMOS
GND
三电平逻辑
SDIO/SDA
SDO
GND
SP1
21
I
三电平逻辑
SP0
22
I
3.3 V CMOS
EEPROM
23
24
25
I
I
O
RESET
PD
OUT9 (OUT9A)
26
O
27, 35,
46, 54
28
I
3.3 V CMOS
3.3 V CMOS
LVPECL或
CMOS
LVPECL或
CMOS
电源
O
OUT10 (OUT10A)
29
O
30
O
31
O
33
O
34
O
36
O
37
O
38
O
39
O
42
O
43
O
44
O
45
O
LVPECL or
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
OUT9 (OUT9B)
VS_DRV
OUT10 (OUT10B)
OUT11 (OUT11A)
OUT11 (OUT11B)
OUT6 (OUT6A)
OUT6 (OUT6B)
OUT7 (OUT7A)
OUT7 (OUT7B)
OUT8 (OUT8A)
OUT8 (OUT8B)
OUT5 (OUT5B)
OUT5 (OUT5A)
OUT4 (OUT4B)
OUT4 (OUT4A)
描述
串行控制端口片选；低电平有效。此引脚内置一个30 kΩ上拉电阻。
串行控制端口时钟信号。SPI模式下此引脚内置一个30 kΩ下拉电阻，
I2C模式下为高阻抗。
串行控制端口双向串行数据输入/输出。
串行控制端口单向串行数据输出。
接地引脚。
选择SPI或I2C作为串行接口端口，在I2C模式下选择I2C从机地址。三电平逻
辑。该引脚内部偏置到开路逻辑电平。
选择SPI或I2C作为串行接口端口，在I2C模式下选择I2C从机地址。三电平逻
辑。该引脚内部偏置到开路逻辑电平。
设置此引脚为高电平，可选择在复位和/或上电时载入内部EEPROM中存储
的寄存器值。设置此引脚为低电平，则使AD9520在上电/复位时载入硬编
码的默认寄存器值(除非使用了寄存器0xB02[1]，参见“通过串行端口进行软
复位”部分)。此引脚内置一个30 kΩ下拉电阻。请注意，为了保证启动时正
确加载EEPROM，电源稳定后RESET引脚上需有一个高电平-低电平-高电平
脉冲。
芯片复位，低电平有效。此引脚内置一个30 kΩ上拉电阻。
芯片关断引脚，低电平有效。此引脚内置一个30 kΩ上拉电阻。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
输出驱动器电源引脚。作为一组，这些引脚可以设置为2.5 V或3.3 V。所有
4个引脚必须设为相同的电压。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
Rev. A | Page 19 of 80
AD9520-0
引脚编号
47
输入/
输出
O
48
O
50
O
51
O
52
O
53
O
55
O
56
O
58
O
62
O
63
I
引脚类型
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
LVPECL或
CMOS
电流设置
电阻
电流设置
电阻
参考输入
64
I
参考输入
REFIN (REF1)
GND
GND
EPAD
引脚名称
OUT3 (OUT3B)
OUT3 (OUT3A)
OUT2 (OUT2B)
OUT2 (OUT2A)
OUT1 (OUT1B)
OUT1 (OUT1A)
OUT0 (OUT0B)
OUT0 (OUT0A)
RSET
CPRSET
REFIN (REF2)
描述
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟输出。此引脚可以配置为差分LVPECL输出的一端，或者配置为单端
CMOS输出。
时钟分配电流设置电阻。应将一个4.12 kΩ电阻连接在此引脚与GND之间。
电荷泵电流设置电阻。应将一个5.1 kΩ电阻连接在此引脚与GND之间。
如果不使用PLL，则无需连接该电阻。
此引脚与REFIN一起构成PLL参考的差分输入。此引脚还可以是REF2的单端
输入。
此引脚与REFIN一起构成PLL参考的差分输入。此引脚还可以是REF1的单端
输入。
裸露焊盘必须连接到GND。
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AD9520-0
典型性能参数
350
5
3 CHANNELS—6 LVPECL
CURRENT FROM CP PIN (mA)
CURRENT (mA)
300
3 CHANNELS—3 LVPECL
250
2 CHANNELS—2 LVPECL
200
150
4
PUMP DOWN
PUMP UP
3
2
1
1 CHANNEL—1 LVPECL
1000
1500
2000
2500
3000
FREQUENCY (MHz)
0
0
0.5
1.5
2.0
2.5
3.0
3.5
5.0
VOLTAGE ON CP PIN (V)
图9. 电荷泵特性(VCP = 3.3 V)
图6. 总电流与频率的关系，CLK至输出(PLL关闭)，
LVPECL输出端接50 Ω至VS_DRV − 2 V
240
1.0
07213-111
500
07213-112
0
07213-108
100
5
3 CHANNELS—6 CMOS
CURRENT FROM CP PIN (mA)
220
CURRENT (mA)
200
180
3 CHANNELS—3 CMOS
160
140
2 CHANNELS—2 CMOS
120
4
PUMP DOWN
PUMP UP
3
2
1
100
1 CHANNEL—1 CMOS
50
100
150
200
250
FREQUENCY (MHz)
0
0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
图10. 电荷泵特性(VCP = 5.0 V)
–140
PFD PHASE NOISE REFERRED TO PFD INPUT
(dBc/Hz)
65
60
55
50
45
2.65
2.75
2.85
VCO FREQUENCY (GHz)
2.95
07213-010
KVCO (MHz/V)
1.0
VOLTAGE ON CP PIN (V)
图7. 总电流与频率的关系，CLK至输出(PLL关闭)，
CMOS输出，10 pF负载
40
2.55
0.5
图8. KVCO 与VCO频率的关系
–145
–150
–155
–160
–165
–170
0.1
1
10
100
PFD FREQUENCY (MHz)
图11. 折合到PFD输入端的PFD相位噪声与PFD频率的关系
Rev. A | Page 21 of 80
07213-013
0
07213-109
80
AD9520-0
–208
3.5
VS_DRV = 3.3V
3.0
–212
VS_DRV = 3.135V
VS_DRV = 2.5V
2.5
–214
VOH (V)
–216
–218
DIFFERENTIAL INPUT
VS_DRV = 2.35V
2.0
1.5
1.0
–220
0.5
–222
SINGLE-ENDED INPUT
0
0.2
0.4
0.6
0.8
1.0
1.2
1.4
INPUT SLEW RATE (V/ns)
0
10k
07213-114
–224
1k
100
RESISTIVE LOAD (Ω)
07213-118
PLL FIGURE OF MERIT (dBc/Hz)
–210
图15. CMOS输出VOH (静态)与RLOAD (接地)的关系
图12. PLL品质因数(FOM)与REFIN/REFIN压摆率的关系
0
1.2
–10
0.8
DIFFERENTIAL OUTPUT (V)
–20
POWER (dBm)
–30
–40
–50
–60
–70
–80
0.4
0
–0.4
–0.8
105
110
115
120
125
130
135
140
145
FREQUENCY (MHz)
–1.2
07213-116
–100
100
0
8
10 6 12
144
16 2 18
20
22
24
TIME (ns)
图13. PFD/CP杂散；122.88 MHz；PFD = 15.36 MHz；
LBW = 127 kHz；ICP = 3.0 mA；fVCO = 2703.4 MHz
07213-014
–90
图16. LVPECL输出(差分，100 MHz)
0
1.0
–10
DIFFERENTIAL SWING (V p-p)
–20
–40
–50
–60
–70
–80
0.2
–0.2
–0.6
–100
122.38
122.58
122.78
122.98
123.18
123.38
FREQUENCY (MHz)
–1.0
0
0.5
1.0
TIME (ns)
图17. LVPECL差分电压摆幅(1600 MHz)
图14. LVPECL输出频谱；122.88 MHz；PFD = 15.36 MHz；
LBW = 127 kHz；ICP = 3.0 mA；fVCO = 2703.4 MHz
Rev. A | Page 22 of 80
1.5
07213-015
–90
07213-117
POWER (dBm)
–30
0.6
AD9520-0
4.0
3.2
3.5
2.8
3.0
1.6
1.2
2.5
2.0
0.8
1.0
0.4
0.5
0
0
10
20
30
40
50
60
70
80
90
100
TIME (ns)
10pF
1.5
20pF
0
0
100
200
300
400
500
600
700
FREQUENCY (MHz)
07213-124
AMPLITUDE (V)
2pF
2.0
07213-018
AMPLITUDE (V)
2.4
图21. CMOS输出摆幅与频率和容性负载的关系
图18. CMOS输出(10 pF负载，25 MHz)
–40
–50
PHASE NOISE (dBc/Hz)
–60
–70
–80
–90
–100
–110
–120
–130
–150
1k
10k
100k
1M
10M
100M
FREQUENCY (Hz)
07213-023
–140
图22. 内部VCO相位噪声(绝对)，直接至LVPECL (2550 MHz)
图19. CMOS输出(2 pF和10 pF负载，250 MHz)
2.0
–40
–60
PHASE NOISE (dBc/Hz)
1.8
1.6
1.4
1.2
–70
–80
–90
–100
–110
–120
–130
0
0.5
1.0
1.5
2.0
2.5
FREQUENCY (GHz)
3.0
图20. LVPECL差分电压摆幅与频率的关系
–150
1k
10k
100k
1M
FREQUENCY (Hz)
10M
100M
07213-024
–140
1.0
07213-123
DIFFERENTIAL SWING (V p-p)
–50
图23. 内部VCO相位噪声(绝对)，直接至LVPECL (2750 MHz)
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AD9520-0
–40
–100
–50
–110
–70
PHASE NOISE (dBc/Hz)
PHASE NOISE (dBc/Hz)
–60
–80
–90
–100
–110
–120
–130
–120
–130
–140
–150
10k
100k
1M
10M
100M
FREQUENCY (Hz)
图24. 内部VCO相位噪声(绝对)，直接至LVPECL (2950 MHz)
–110
–110
–120
–120
–130
–140
100k
1M
10M
100M
–130
–140
–150
–160
1k
10k
100k
1M
10M
100M
–170
10
07213-128
100
FREQUENCY (Hz)
图25. 加性(残余)相位噪声，CLK至LVPECL (245.76 MHz)，1分频
–110
–110
PHASE NOISE (dBc/Hz)
–100
–130
–140
1k
10k
100k
1M
10M
100M
图28. 加性(残余)相位噪声，CLK至CMOS (50 MHz)，20分频
–100
–120
100
FREQUENCY (Hz)
–120
–130
–140
100
1k
10k
100k
FREQUENCY (Hz)
1M
10M
100M
–160
10
图26. 加性(残余)相位噪声，CLK至LVPECL (200 MHz)，5分频
100
1k
10k
100k
1M
10M
100M
FREQUENCY (Hz)
图29. 加性(残余)相位噪声，CLK至CMOS (250 MHz)，4分频
Rev. A | Page 24 of 80
07213-132
–150
–150
07213-129
PHASE NOISE (dBc/Hz)
10k
07213-131
–150
–160
10
1k
图27. 加性(残余)相位噪声，CLK至LVPECL (1600 MHz)，1分频
–100
–160
10
100
FREQUENCY (Hz)
PHASE NOISE (dBc/Hz)
PHASE NOISE (dBc/Hz)
–160
10
07213-025
–150
1k
07213-130
–140
AD9520-0
–100
–80
INTEGRATED RMS JITTER (12kHz TO 20MHz): 652 fs
–90
PHASE NOISE (dBc/Hz)
–120
–130
–140
–150
–110
–120
–130
–140
10k
100k
1M
10M
100M
FREQUENCY (Hz)
–160
1k
NOTES
1. THE LOOP FILTER USED TO GENERATE THIS PLOT IS SHOWN IN FIGURE 41.
INPUT JITTER AMPLITUDE (UI p-p)
–130
–140
1M
FREQUENCY (Hz)
10M
100M
07213-135
–150
100k
10M
100M
图32. 相位噪声(绝对)时钟净化；内部VCO (2.799 GHz)；
PFD = 120 kHz；LBW = 2.1 kHz；LVPECL输出 = 155.52 MHz
1000
10k
1M
NOTES
1. THE LOOP FILTER USED TO GENERATE THIS PLOT IS SHOWN IN FIGURE 42.
–120
PHASE NOISE (dBc/Hz)
100k
FREQUENCY (Hz)
图30. 相位噪声(绝对)时钟产生；内部VCO (2.703 GHz)；
PFD = 15.36 MHz；LBW = 63 kHz；LVPECL输出 = 122.88 MHz
–160
1k
10k
07213-034
–150
07213-033
–160
1k
–100
图31. 相位噪声(绝对)，外部VCXO(Toyocom TCO-2112，245.76 MHz)；
PFD = 15.36 MHz；LBW = 250 Hz；LVPECL输出 = 245.76 MHz
Rev. A | Page 25 of 80
OC-48 OBJECTIVE MASK
AD9520
100
fOBJ
10
1
NOTE: 375UI MAX AT 10Hz OFFSET IS THE
MAXIMUM JITTER THAT CAN BE
GENERATED BY THE TEST EQUIPMENT.
FAILURE POINT IS GREATER THAN 375UI.
0.1
0.01
0.1
1
10
100
JITTER FREQUENCY (kHz)
图33. Telcordia GR-253抖动容差曲线
1000
07213-134
PHASE NOISE (dBc/Hz)
–110
AD9520-0
术语
相位抖动和相位噪声
理想情况下，在正弦波的每个周期，相位都会随着时间从
0°连续均匀地变化到360°。不过，实际信号的相位随时间
的变化与理想情况会有一定的偏差，这种现象称为相位抖
动。导致相位抖动的原因有许多，其中一个主要原因是随
机噪声，其统计特征为高斯(正则)分布。
时间抖动
相位噪声是一种频域现象。在时域内，该效应表现为时间
抖动。观察正弦波时，连续过零的时间并不固定。方波中，
时间抖动表现为边沿偏离其理想(规则)的出现时间。这两
种情况下，实际时序与理想时序的偏差即为时间抖动。这
些偏差是随机的，因此用均方根(rms)秒或高斯分布的1 Σ来
规定时间抖动。
这种相位抖动导致正弦波能量在频域中扩散，产生连续的
功率频谱。通常将该功率频谱报告为相对于正弦波(载波)
的给定频率偏移下的一系列值，其单位为dBc/Hz。该值是
1 Hz带宽内包含的功率与载波频率时的功率之比(用dB表示)。
对于每次测量，还会给出相对于载波频率的偏移。
出现在DAC或ADC采样时钟上的时间抖动会降低转换器的
信噪比(SNR)和动态范围。抖动最低的采样时钟可使给定
转换器发挥最高性能。
对一定偏移频率区间(例如10 kHz到10 MHz)内所含的总功
率进行积分很有意义。这称为该频率偏移区间内的积分相
位噪声，它与该偏移频率区间内的相位噪声所引起的时间
抖动直接相关。
相位噪声对ADC、DAC和RF混频器的性能有不利影响。虽
然影响方式不同，但它会降低转换器和混频器可实现的动
态范围。
加性相位噪声
加性相位噪声指可归因于受测设备或子系统的相位噪声量。
所有外部振荡器或时钟源的相位噪声都会被扣除。这样，
当器件结合不同的振荡器和时钟源使用时，就可以预测器
件对系统总相位噪声的影响程度。各元件都会贡献一定的
相位噪声，但在许多情况下，某个元件的相位噪声占居系
统总相位噪声的主要部分。当有多个相位噪声源时，总相
位噪声等于各噪声源的平方和的平方根。
加性时间抖动
加性时间抖动指可归因于受测设备或子系统的时间抖动量。
所有外部振荡器或时钟源的时间抖动都会被扣除。这样，
当器件结合不同的振荡器和时钟源使用时，就可以预测器
件对系统总时间抖动的影响程度。各元件都会贡献一定的
时间抖动，但在许多情况下，外部振荡器和时钟源的时间
抖动占居系统时间抖动的主要部分。
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AD9520-0
详细框图
图34.
Rev. A | Page 27 of 80
AD9520-0
工作原理
工作配置
AD9520有多种配置方式，必须通过加载控制寄存器进行配
置(见表50至表61)。各部分或功能必须通过设置相应的一
个或多个控制寄存器中的适当位进行独立编程。设置好所
需的配置后，用户可以将这些值存储到片内EEPROM中，
器件上电时便可以采用所需的配置，而无需用户干预。
对于内部VCO和时钟分配应用，应使用表22所示的寄存器
设置。
表22. 使用内部VCO时的设置
寄存器
0x010[1:0] = 00b
0x010至0x01E
模式0：内部VCO和时钟分配
使用内部VCO和PLL时，大部分情况下都必须同时使用
VCO分频器，确保提供给通道分频器的频率不超过其额定
最大频率(见表3)。例外情况是：VCO直接模式，以及当
VCO频率不超过1600 MHz时。内部PLL利用外部环路滤波器
设置环路带宽。该外部环路滤波器对于环路稳定性也很
重要。
使用内部VCO时，必须校准VCO(寄存器0x018[0] = 1b)，确
保性能最佳。
0x1E1[1] = 1b
0x01C[2:0]
0x1E0[2:0]
0x1E1[0] = 0b
0x018[0] = 0b,
0x232[0] = 1b
0x018[0] = 1b,
0x232[0] = 1b
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描述
PLL正常工作(PLL开启)
PLL设置；选择并使能一路参考输入；根据
目标环路配置设置R、N(P、A、B)、PFD极
性和ICP
选择VCO作为时钟源
使能参考输入
设置VCO分频器
使用VCO分频器作为分配部分的时钟源
复位VCO校准并发出IO_UPDATE(上电后
首次工作时不需要，但随后需要)
启动VCO校准，发出IO_UPDATE
AD9520-0
图35. 内部VCO和时钟分配(模式0)
Rev. A | Page 29 of 80
AD9520-0
模式1：时钟分配或外部VCO <1600 MHz
当要分配的外部时钟源或外部VCO/VCXO小于1600 MHz时，
可以使用旁路VCO分频器的配置，这是模式2的唯一不同
之处。旁路VCO分频器时，时钟源的频率限制在1600 MHz
以下(受限于通道分频器支持的最大输入频率)。
配置和寄存器设置
对于外部时钟小于1600 MHz的时钟分配应用， 使用表23中
的寄存器设置。
表23. 时钟分配小于1600 MHz的设置
寄存器
0x010[1:0] = 01b
0x1E1[0] = 1b
0x1E1[1] = 0b
描述
PLL异步关断(PLL关)
旁路作为分配部分时钟源的VCO分频器
选择CLK作为时钟源
在外部VCO小于1600 MHz的情况下使用内部PLL时，必须
开启PLL。
表24. 在外部VCO小于1600 MHz时使用内部PLL的设置
寄存器
0x1E1[0] = 1b
0x010[1:0] = 00b
描述
旁路作为分配部分时钟源的VCO分频器
PLL正常工作(PLL开启)，以及寄存器
0x010至寄存器0x01E中的其它适当PLL
设置
外部VCO/VCXO需要外部环路滤波器，必须将该环路滤波
器连接在CP引脚与VCO/VCXO的调谐引脚之间。该环路滤
波 器 决 定 环 路 带 宽 和 PLL的 稳 定 性 。 针 对 所 用 的 VCO/
VCXO，务必选择正确的PFD极性。
表25. 设置PFD极性
寄存器
0x010[7] = 0b
0x010[7] = 1b
Rev. A | Page 30 of 80
描述
PFD正极性(较高的控制电压产生较高
的频率)
PFD负极性(较高的控制电压产生较低
的频率)
AD9520-0
图36. 时钟分配或外部VCO <1600 MHz(模式1)
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AD9520-0
模式2：高频时钟分配—CLK或外部VCO > 1600 MHz
内部PLL与外部VCO一起使用时，必须开启PLL。
在AD9520的上电默认配置中，PLL关断，CLK/CLK输入通
过VCO分频器(1分频/2分频/3分频/4分频/5分频/6分频)连接
到分配部分。这是一种仅分配模式，支持最高达2400 MHz
的外部输入(见表3)。能够施加于通道分频器的最大频率为
1600 MHz，因此，更高的输入频率必须降频后才能到达通
道分频器。
当PLL使能时，这种连接也支持PLL与频率小于2400 MHz的
外部VCO或VCXO一起使用。该配置不使用内部VCO，因
而将其关断。外部VCO/VCXO直接馈入预分频器。
表26所示的寄存器设置是复位操作后这些寄存器在上电时
的默认值。
表26. 时钟分配模式的默认寄存器设置
寄存器
0x010[1:0] = 01b
0x1E0[2:0] = 000b
0x1E1[0] = 0b
0x1E1[1] = 0b
描述
PLL异步关断(PLL关)
设置VCO分频比 = 2
设置VCO分频比 = 2
选择CLK作为时钟源
表27. 使用外部VCO时的设置
寄存器
0x010[1:0] = 00b
0x010 to 0x01E
0x1E1[1] = 0b
描述
PLL正常工作(PLL开启)
PLL设置；选择并使能一路参考输入；根
据目标环路配置设置R、N(P、A、B)、
PFD极性和ICP
选择CLK作为时钟源
外部VCO需要外部环路滤波器，必须将该环路滤波器连接
在CP与VCO的调谐引脚之间。该环路滤波器决定环路带宽
和PLL的稳定性。针对所用的VCO，务必选择正确的PFD
极性。
表28. 设置PFD极性
寄存器
0x010[7] = 0b
0x010[7] = 1b
Rev. A | Page 32 of 80
描述
PFD正极性(较高的控制电压产生较高的
频率)
PFD负极性(较高的控制电压产生较低的
频率)
AD9520-0
图37. 高频时钟分配或外部VCO >1600 MHz(模式2)
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AD9520-0
锁相环(PLL)
图38. PLL功能模块
AD9520片内集成PLL和VCO。PLL模块可以结合片内VCO
使 用 ， 构 成 一 个 完 整 的 锁 相 环 ， 或 者 结 合 外 部 VCO或
VCXO使用。PLL需要一个外部环路滤波器，它通常由少量
电容和电阻组成。环路滤波器的配置和元件有助于建立工
作PLL的带宽并确保其稳定性。
AD9520 PLL可用于从提供的参考频率产生时钟频率，包括
将参考频率转换为高得多的频率，以便随后进行分频和分
配。此外，PLL可以用来清除高噪声参考的抖动和相位噪
声。PLL参数和环路动态特性的确切选择取决于具体应
用。AD9520 PLL十分灵活且具深度，因而可以定制该器件
以用于许多不同的应用和信号环境。
PLL配置
AD9520 PLL的配置十分灵活，支持各种参考频率、PFD比
较频率、VCO频率、内部或外部VCO/VCXO以及环路动态
特性。上述支持是通过R分频器、N分频器、PFD极性(仅适
用于外部VCO/VCXO)、防反冲脉冲宽度、电荷泵电流、
内部VCO或外部VCO/VCXO的选择以及环路带宽的各种设
置实现的，这些设置通过可编程寄存器设置(见表50和表54)
以及外部环路滤波器的设置进行管理。成功的PLL运作和
满意的PLL环路性能高度依赖于PLL设置的正确配置，而外
部环路滤波器的设计对于PLL的正常工作至关重要。
鉴频鉴相器(PFD)
PFD接受R分频器和N分频器的输入，产生与二者的相位和
频率差成比例的输出。PFD内置一个可编程延迟元件，用
来控制防反冲脉冲的宽度。此脉冲可确保PFD传递函数中
无死区，并使相位噪声和参考杂散最小。防反冲脉冲宽度
由0x017[1:0]设置。
必须注意一项重要的限制条件，即PFD支持的最大频率。
PFD的最大输入频率是防反冲脉冲设置的函数，参见表2中
鉴频鉴相器(PFD)参数的规定。
电荷泵(CP)
电荷泵由PFD控制。PFD监控其两路输入之间的相位和频
率关系，并告知电荷泵补充或移除电荷，从而给积分节点
(环路滤波器的一部分)充电或放电。经过积分和滤波的电
荷泵电流转化为电压，通过LF引脚驱动内部VCO的调谐节
点(或外部VCO的调谐引脚)，以便提高或降低VCO频率。
电荷泵可以设置(寄存器0x010[3:2])为高阻抗模式(支持保持
工作)、正常工作模式(尝试锁定PLL环路)、充电或放电模
式(测试模式)。电荷泵电流可以在标称值0.6 mA至4.8 mA范
围内分8步设置。电荷泵电流LSB由标称值为5.1 kΩ的CPRSET
电阻设置。电荷泵电流的确切值可通过以下等式计算：
ADIsimCLK™是一款免费程序，可帮助设计和探索AD9520
的能力和特性，包括PLL环路滤波器的设计。
Rev. A | Page 34 of 80
AD9520-0
C1
62pF
C2
4.7µF
R1
2.1kΩ
LF
C3
2.2nF
BYPASS
BYPASS
CAPACITOR
FOR LDO
C12
220nF
图42. 用于时钟净化的典型PLL环路滤波器
PLL参考输入
AD9520具有一个灵活的PLL参考输入电路，通过片内保持
放大器支持一路全差分输入、两路独立的单端输入或
16.67 MHz/33.33 MHz晶体振荡器。可选的参考时钟倍频器
可用来使PLL参考频率加倍。参考输入的输入频率范围见
表2的规定。差分输入和单端输入均为自偏置，输入信号
可以轻松进行交流耦合。
差分或单端参考必须明确使能。PLL的所有参考输入在默
认情况下均关闭。
R2
CP
R1
C1
C2
差分输入和单端输入共用两个引脚：REFIN和REFIN(分别
为REF1和REF2)。所需的参考输入类型通过寄存器0x01C选
择和控制(见表50和表54)。
C3
07213-142
BYPASS
CBP = 220nF
图39. 使用内部VCO的PLL外部环路滤波器示例
使用外部VCO时，确保外部环路滤波器参考地。使用外部
VCO的PLL外部环路滤波器示例见图40。
AD9520
CLK/CLK
EXTERNAL
VCO/VCXO
R2
CP
R1
C1
C2
C3
07213-143
CHARGE
PUMP
R2
3kΩ
CP
LF
31pF
CHARGE
PUMP
C12
220nF
图41. 用于时钟产生的典型PLL环路滤波器
PLL外部环路滤波器
AD9520
LF
C3
33pF
BYPASS
C1
1.5nF
使用内部VCO时，外部环路滤波器应参考BYPASS引脚，
以实现最佳的噪声和杂散性能。图39显示PLL外部环路滤
波器示例。这种三阶设计通常具有最佳的性能。环路滤波
器必须针对所需的每种PLL配置进行计算。元件值取决于
VCO频率、KVCO、PFD频率、CP电流、所需的环路带宽
以及所需的相位裕量。环路滤波器影响相位噪声、环路建
立时间和环路稳定性。要了解环路滤波器设计，关于PLL
理论的知识是必不可少的。ADIsimCLK等工具可以帮助用
户根据应用要求计算环路滤波器。
C2
240nF
R1
820Ω
BYPASS
CAPACITOR
FOR LDO
片内VCO由片内低压差(LDO)线性电压调节器供电。LDO
为VCO提供一定的隔离，使之不受电源电压变化的影响。
BYPASS引脚应通过一个220 nF电容连接到地，确保稳定性。
此LDO采用与ADI公司anyCAP®系列调节器相同的技术，
对所用电容的类型不敏感。不支持从BYPASS引脚驱动外部
负载。
VCO
R2
390Ω
CP
07213-234
AD9520片内集成VCO，其涵盖的频率范围如表2所示。校
准程序确保VCO的工作电压在所需的VCO频段内置中。首
次设置VCO环路以及任何时候标称VCO频率发生改变时，
都必须校准VCO。但是，VCO校准后，其在温度变化时便
可在足够宽的工作范围内以及电压极限时保持锁定，无需
额外校准。更多信息参见“VCO校准”部分。
图41和图42分别显示用来产生图30和图32中曲线的典型
PLL环路滤波器。
07213-235
片内VCO
选择差分参考输入时，两端的自偏置电平略微偏移(约
100 mV，见表2)，以防输入缓冲器在参考较慢或丢失时发生
震颤。这样可提高驱动器需要提供的电压摆幅，以消除偏
移的影响。差分基准电压输入可采用交流耦合LVDS或交
流耦合LVPECL信号驱动。
单端输入可以通过直流耦合CMOS电平信号或交流耦合正
弦波或方波驱动。当单端交流耦合输入信号停止切换时，
为了防止输入缓冲器震颤，用户可以将0x018[7]设置为
1b，这会使直流偏移偏置点降低140 mV。为了提高隔离效
果并降低功耗，各单端输入可以独立关断。
图40. 使用外部VCO的PLL外部环路滤波器示例
Rev. A | Page 35 of 80
AD9520-0
当未选择差分参考输入或者PLL关断时，差分参考输入接
收器关断。当PLL关断或相应的关断寄存器置1时，单端缓
冲器关断。选择差分模式时，单端输入关断。
在差分模式下，参考输入引脚内部自偏置，因而能够通过
电容交流耦合。也可以直流耦合到这些。如果以单端信号
驱动差分REFIN，则未使用端(REFIN)应通过适当的电容去
耦到无噪声地。图43给出了REFIN的等效电路。
VS
REF1
VS
12kΩ
REFIN
150Ω
REFIN
切换去抖特性用于确保PLL不会接收到与新选定的参考远
未对齐的上升沿。为使切换去抖特性正常工作，需在切换
目标的参考输入端施加一个时钟信号。也可禁用去抖特性
(寄存器0x01C[7])。
150Ω
10kΩ
参考切换可以手动或自动进行。手动切换通过寄存器
0x01C或使用REF_SEL引脚进行。手动切换要求目标参考
输入上存在一个时钟，或者去抖特性禁用(寄存器0x01C的
位7)。若不满足该条件，则参考切换逻辑发生故障，无法
再获取PLL。
自动恢复切换依靠REFMON引脚，指示REF1消失的时间。
当REF1无效时，可通过设置寄存器0x01B = 0xF7和寄存器
0x01C = 0x26，将REFMON引脚编程为高电平，并发出REF2
切换命令。当REF1再次有效时，REFMON引脚变为低电
平，器件再次锁定至REF1。也可使用STATUS引脚实现该
功能，且REF2可用于优选参考。
85kΩ
10kΩ
考输入震颤的风险。使用参考切换时，单端参考输入应为
直流耦合的CMOS电平(AD9520直流偏移特性禁用)。或
者，这些输入可以交流耦合并且使能直流偏移。然而应注
意，当直流偏移开启时，参考输入的最小输入幅度更大。
10kΩ
VS
REF2
不支持自动非恢复切换。
85kΩ
07213-066
参考分频器R
图43. 非XTAL模式下的REFIN等效电路
晶振模式几乎与差分模式相同。用户通过将Enable XTAL
OSC位置1，并在REFIN/REFIN引脚上放置一个串联谐振
AT基本切割晶体，而使能保持放大器。
参考切换
AD9520不仅支持单路差分参考输入，而且支持双路单端
CMOS输入。在双路单端参考模式下，AD9520支持REF1(引脚
REFIN上)与REF2(引脚REFIN上)之间的自动恢复和手动
PLL参考时钟切换，该特性支持需要平滑切换备用参考的
网络和其它应用。当它与自动保持功能配合使用时，可让
AD9520获得最差情况下的基准输入切换，其输出频率干扰
低至10 ppm。
参考输入被送至参考分频器R。通过写入寄存器0x011和寄
存器0x012(R = 0和R = 1，分频比均为1)，可将14位计数器R
设为0至16,383之间的任意值。R分频器的输出进入PFD输
入之一，以便与VCO频率经N分频器分频后的结果进行比
较。施加于PFD的频率不得超过最大容许频率，最大容许
频率取决于防反冲脉冲设置(见表2)。
R分频器本身可以复位。利用R、A和B计数器共享的复位
位，可以复位R分频器。它也可以通过SYNC操作复位。
VCO/VCXO反馈分频器N—P、A、B
N分频器由一个预分频器,P,和两个计数器(A和B)组合而
成。总分频器值为：
N = (P × B) + A
其中，P可以为2、4、8、16或32。
在单端模式下，AD9520具有一个直流偏移选项。当参考输
入交流耦合并且参考时钟消失时，利用该选项可以消除参
Rev. A | Page 36 of 80
其
AD9520-0
预分频器
AD9520的预分频器支持两种工作模式：固定分频(FD)模式
(1、2或3)和双模(DM)模式。在双模模式中，预分频器除
以P和(P + 1)(2和3、4和5、8和9、16和17或32和33)。预分
频器的工作模式参见表54、寄存器0x016[2:0]。并不是所有
频率下都可以使用所有模式(见表2)。
AD9520在双模模式P/(P + 1)下工作时，输入参考频率与VCO
输出频率的关系如下：
fVCO = (fREF/R) × (P × B + A) = fREF × N/R
然而，当预分频器在FD模式1、FD模式2或FD模式3下工作
时，A计数器不使用(当A = 0时，分频比为固定值：P = 2、
4、8、16或32。)，因此上式可以简化为：
fVCO = (fREF/R) × (P × B) = fREF × N/R
通 过 使 用 DM和 FD模 式 的 组 合 ， AD9520可 以 实 现 1至
262,175之间的各种N值。
表29显示了10 MHz参考输入如何锁定N的任意整数倍。
注意，同一N值可以通过不同方式产生，如表中N = 12所示。
用户可以使用P = 2、B = 6的固定分频模式，使用A = 0、B
= 6的双模模式2/3，或者使用A = 0、B = 3的双模模式4/5。
A和B计数器
B计数器必须≥3或旁路；与R计数器不同，A = 0时，A确实
为0。
若预分频器处于双模模式下，则A计数器的值不能超过B计
数器的值。
A/B计数器的最大输入频率反映在表2规定的预分频器最大
输出频率(~300 MHz)中，这是预分频器输入频率(VCO或
CLK)除以P的结果。例如，如果VCO频率大于2400 MHz，
则不支持双模P = 8/9模式，因为输入A/B计数器的频率太高。
当AD9520 B计数器旁路(B = 1)时，A计数器应设为0，总分
频值等于预分频器设置P。这种模式下，可能的分频比为
1、2、3、4、8、16和32。这种模式仅在使用VCO/VCXO
时才有用，因为内部VCO的频率范围要求总反馈分频值大
于32。
虽然一般不需要手动复位，但A/B计数器有自己的复位
位。利用R、A和B计数器共享的复位位，也可以复位A和B
计数器。注意，这些复位位不会自清0。
R、A和B计数器：SYNC 引脚复位
通过SYNC引脚，可以同时复位R、A和B计数器。此功能
由寄存器0x019[7:6]控制(见表54)。SYNC引脚复位默认禁用。
R和N分频器延迟
R和N分频器具有可编程延迟单元，可以使能这些延迟来
调整PLL参考时钟与VCO或CLK之间的相位关系。每个延
迟由三位控制，总延迟范围约为1 ns。见表2和表54中的寄
存器0x019。
表29. 10 MHz参考输入如何锁定N的任意整数倍
fREF (MHz)
10
10
10
10
10
10
10
10
R
1
1
1
1
1
1
1
1
P
1
2
1
1
1
2
2
2
A
X1
X1
X1
X1
X1
X1
0
1
B
1
1
3
4
5
3
3
3
N
1
2
3
4
5
6
6
7
fVCO (MHz)
10
20
30
40
50
60
60
70
模式
FD
FD
FD
FD
FD
FD
DM
DM
10
10
10
10
10
10
10
10
10
1
1
1
1
1
10
1
1
10
2
2
8
8
16
32
8
16
32
2
1
6
7
7
6
0
0
0
3
4
18
18
9
47
25
15
75
8
9
150
151
151
1510
200
240
2400
80
90
1500
1510
1510
1510
2000
2400
2400
DM
DM
DM
DM
DM
DM
DM
DM
DM
1
注释
P = 1，B = 1(A和B计数器旁路)。
P = 2，B = 1(A和B计数器旁路)。
A计数器旁路。
A计数器旁路。
A计数器旁路。
A计数器旁路。
P = 2/3模式下，输入预分频器的最大频率为200 MHz。若预分频器
输入频率为200 MHz至300 MHz时要求N = 7或N = 11，则分别采用
P = 1和N = 7或11。
X = 无关位。
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AD9520-0
通过各引脚上的多路复用器选择适当的输出，可以在LD、
STATUS和REFMON引脚上提供DLD功能。当PFD输入端的
上升沿时间差小于规定的值(锁定阈值)时，数字锁定检测
电路指示锁定。当该时间差超过规定的值(解锁阈值)时，
指示失锁。注意，解锁阈值宽于锁定阈值，因而允许相位误
差在一定程度上超过锁定窗口，但锁定指示器不会震颤。
锁定检测窗口时序取决于CPRSET电阻的值和以下三个设
置：数字锁定检测窗口位(0x018[4])、防反冲脉冲宽度位
(0x017[1:0]，见表2)和锁定检测计数器(0x018[6:5])。表2中
的锁定和解锁检测值适用于标称值CPRSET = 5.11 kΩ。如果
CPRSET值增加一倍达到10 kΩ，则表2中的值也会加倍。
只有在可编程数量的连续PFD周期内，时间差一直小于锁
定检测阈值，才会指示锁定。此后锁定检测电路将继续指
示锁定，直到后续一个周期内的时间差大于解锁阈值。为
使锁定检测正常工作，PFD频率的周期必须大于解锁阈
值。锁定要求的连续PFD周期数是可编程的(寄存器0x018
[6:5])。
注意，在某些低环路带宽(<500 Hz)、高相位裕量的情况下，
DLD可能会在获取期间震颤，导致AD9520自动进入和退出
保持模式。为避免发生该问题，建议用户在LD引脚上连接
一个接地电容，以便能够使用电流源数字锁定检测
(CSDLD)模式。
模拟锁定检测(ALD)
AD9520提供模拟锁定检测(ALD)功能，LD引脚可以选择使
用该功能。ALD有两种工作模式：
• N沟道开漏锁定检测。该信号需要通过一个上拉电阻拉
至正电源VS。在较短的趋低脉冲下，输出一般为高电
平。锁定由趋低脉冲的最小占空比指示。
• P沟道开漏锁定检测。该信号需要通过一个下拉电阻拉
至GND。在较短的趋高脉冲下，输出一般为低电平。
锁定由趋高脉冲的最小占空比指示。
VS = 3.3V
AD9520
LD
R2
VOUT
C
07217-067
ALD
R1
模拟锁定检测功能需要一个RC滤波器来提供逻辑电平以指
示锁定/解锁。用户可以利用ADIsimCLK工具来帮助选择
用于ALD的合适无源元件值，以确保该功能正常工作。
电流源数字锁定检测(CSDLD)
在PLL锁定序列中，DLD信号一般要切换多次后才会保持
稳定，此时PLL完全锁定并处于稳定状态。某些应用中，
可能希望DLD在PLL完全锁定后才置位。通过使用电流源
锁定检测功能，这是可以实现的。
AD9520
110µA
DLD
LD
VOUT
C
LD PIN
COMPARATOR
REFMON
OR
STATUS
07213-068
数字锁定检测(DLD)
图45. 电流源数字锁定检测
当DLD为真时，电流源锁定检测提供110 μA的电流；当DLD
为假时，电流源锁定检测短接至地。如果将一个电容连接
到LD引脚，则在DLD为真期间，电容会以电流源所决定的
速率充电；但当DLD为假时，电容几乎立即放电。通过监
控LD引脚的电压(电容顶部)，LD只有在DLD为真并保持足
够长的时间后才会变为高电平。任何短暂的DLD假状况都
会使电荷归零。通过选择适当大小的电容，可以将锁定检
测指示延迟到PLL稳定锁定并且锁定检测不震颤时。
如需使用电流源数字锁定检测，请执行下列步骤：
• 在LD引脚上放置一个接地电容。
• 设置寄存器0x01A[5:0] = 0x04。
• 使能LD引脚比较器(寄存器0x01D[3] = 1b)。
LD引 脚 比 较 器 检 测 LD引 脚 电 压 ， 比 较 器 输 出 可 用 于
REFMON引脚控制(寄存器0x01B[4:0])或STATUS引脚控制
(寄存器0x017[7:2])。LD引脚内部比较器的跳变点和迟滞参
见表17。电容上的电压可以通过连接到LD引脚的外部比较
器检测。这种情况下，不需要使能板载LD引脚比较器。
仅当CSDLD为高电平时，用户才能异步使能各时钟输出。
要使能该特性，应将CSDLD寄存器(寄存器0x0FC和寄存器
0x0FD)中的适当使能输出位置1。
图44. 模拟锁定检测滤波器示例，使用N沟道开漏驱动器
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AD9520-0
外部VCXO/VCO时钟输入(CLK/CLK)
该差分输入用于驱动AD9520时钟分配部分，支持最高2.4 GHz
的频率。引脚内部自偏置，输入信号应通过电容交流耦合。
CLOCK INPUT
STAGE
VS
使用该模式时，应设置通道分频器忽略SYNC引脚(至少在
初始SYNC事件之后)。如果未设置分频器忽略SYNC引脚，
则拉低SYNC会关闭分配输出，将器件置于保持模式。通
道 分 频 器 0、 1、 2、 3的 忽 略 同 步 功 能 分 别 通 过 寄 存 器
0x191、0x194、0x197、0x19A的位6设置。
CLK
CLK
2.5kΩ
2.5kΩ
07213-032
5kΩ
5kΩ
B计数器(位于N分频器中)在电荷泵因参考路径PFD事件而
离开高阻态的同时复位，这有助于对齐R和N分频器的边
沿，使PLL更快建立。由于预分频器未复位，因此当B数与
R数接近时，该功能效果最佳，此时环路要消除的相位差
较小。
图46. CLK等效输入电路
CLK/CLK输入既可以只用作分配输入(PLL关闭)，也可以
用作外部VCO/VCXO的反馈输入(使用内部PLL，不使用内
部VCO)。这些输入也用作外部零延迟模式的反馈路径。
保持
AD9520 PLL具有保持功能。保持是通过将电荷泵置于高阻
态而实现的。当PLL参考时钟丢失时，此功能很有用。在
保持模式下，即使没有参考时钟，VCO也能维持一个相对
恒定的频率。如果没有此功能，电荷泵将被置于持续增强
或减弱状态，导致VCO频率大幅偏移。由于电荷泵被置于
高阻态，因此电荷泵输出或VCO调谐节点的任何泄漏都会
导致VCO频率偏移。这可以通过一个包含大容性元件的环
路滤波器来解决，因为此偏移受限于VCO控制电压的压摆
率(ILEAK/C)引起的漏电流。
该器件提供两种保持模式：使用SYNC引脚的手动保持模
式和自动保持模式。无论何种模式，首先必须使能保持功
能(0x01D[0])。
外部/手动保持模式
在手动保持模式下，用户可以将SYNC引脚拉低，使电荷
泵进入高阻态。该操作对边沿敏感，而不是对电平敏感。
电荷泵会立即进入高阻态。要使电荷泵脱离高阻态，应将
SYNC引脚拉高。然后，电荷泵在参考时钟的下一个PFD上
升沿的同时离开高阻态。这可以防止外来电荷泵事件在
SYNC变为高电平与下一个PFD事件之间的时间内发生。同
时，这还意味着，如果没有参考时钟，电荷泵将一直处于
高阻态。
自动/内部保持模式
如果使能此功能，则当环路失锁时，电荷泵自动进入高阻
态。这里有一个假设，即环路失锁的唯一原因是PLL丢失
参考时钟，因此，保持功能将电荷泵置于高阻态，使VCO
频率尽可能接近参考时钟消失前的原始频率。
保持功能检测LD引脚的逻辑电平，作为进入保持模式的一
个条件。LD的信号可以来自DLD、ALD或电流源LD模
式。可以禁用LD比较器(寄存器0x01D[3])，使得保持功能
始终检测到LD为高电平。 如果使用DLD，则当PLL重新获
取锁定时，DLD信号可能会震颤。保持功能可能会重新触
发，防止保持模式终止。建议使用电流源锁定检测模式来
避免这种情况(参见“电流源数字锁定检测(CSDLD)”部分)。
在保持模式下，只要不存在参考时钟，电荷泵就一直处于
高阻态。
像在外部保持模式下一样，B计数器(位于N分频器中)在电
荷泵因参考路径PFD事件而离开高阻态的同时复位，这有
助于对齐R和N分频器的边沿，使PLL更快建立，并降低建
立期间的频率误差。由于预分频器未复位，因此当B数与R
数接近时，该功能效果最佳，此时环路要消除的相位差
较小。
退出保持模式后，环路重新获取锁定，LD引脚必须变为高
电平(如果寄存器0x01D[3] = 1b)，它才能重新进入保持模式
(电荷泵高阻态)。
保持功能总是响应当前选定参考的状态(寄存器0x01C)。如
果环路在参考切换期间失锁(参见“参考切换”部分)，则保
持模式会被短暂触发，直到PFD的下一个参考时钟沿。
Rev. A | Page 39 of 80
AD9520-0
图47给出了自动/内部保持功能操作的流程图。
下列寄存器会影响自动/内部保持功能：
• 寄存器0x018[6:5]—锁定检测计数器。该寄存器改变所
需的边沿在锁定检测窗口内的连续PFD周期数，只有经
过该数量的PFD周期后，DLD指示器才会指示锁定。这
会影响LD引脚开始充电的时间，以及从保持事件结束
到保持功能重新激活的延迟。
• 寄存器0x018[3]—禁用数字锁定检测。要使能DLD电路，
必须将此位设为0。如果DLD功能未使能，则内部/自动
保持模式不能正常工作。
• 寄存器0x01A[5:0]—锁定检测引脚控制。使用LD引脚比
较器时，这些位设为000100b即可编程电流源锁定检测
模式。LD引脚应加载一个适当大小的电容。
• 寄存器0x01D[3]—LD引脚比较器使能。1b = 使能；0b = 禁
用。禁用时，保持功能始终检测到LD引脚为高电平。
• 寄存器0x01D[1]—外部保持控制。
• 寄存器0x01D[0]—保持使能。如果禁用保持，则外部和
自动/内部保持均被禁用。
PLL ENABLED
LOOP OUT OF LOCK. DIGITAL LOCK
DETECT SIGNAL GOES LOW WHEN THE
LOOP LEAVES LOCK, AS DETERMINED
BY THE PHASE DIFFERENCE AT THE
INPUT OF THE PFD.
NO
DLD == LOW
YES
NO
REG 0x01D[3]: LD PIN COMPARATOR ENABLE.
0b = DISABLE; 1b = ENABLE. WHEN DISABLED,
THE HOLDOVER FUNCTION ALWAYS SENSES
THE LD PIN AS HIGH.
WAS
LD PIN == HIGH
WHEN DLD WENT
LOW?
YES
CHARGE PUMP IS MADE HIGH IMPEDANCE.
PLL COUNTERS CONTINUE
OPERATING NORMALLY.
HIGH IMPEDANCE
CHARGE PUMP
在下例中，自动保持模式配置如下：
• 自动参考切换，优先使用REF1。
• 数字锁定检测：5个PFD周期，高范围窗口。
• 使用LD引脚比较器的自动保持。
YES
NO
CHARGE PUMP REMAINS HIGH IMPEDANCE
UNTIL THE REFERENCE RETURNS.
REFERENCE
EDGE AT PFD?
YES
YES
RELEASE
CHARGE PUMP
HIGH IMPEDANCE
TAKE CHARGE PUMP OUT OF
HIGH IMPEDANCE. PLL CAN NOW RESETTLE.
NO
DLD == HIGH
WAIT FOR DLD TO GO HIGH. THIS TAKES
5 TO 255 CYCLES (PROGRAMMING OF
THE DLD DELAY COUNTER) WITH THE
REFERENCE AND FEEDBACK CLOCKS
INSIDE THE LOCK WINDOW AT THE PFD.
THIS ENSURES THAT THE HOLDOVER
FUNCTION WAITS FOR THE PLL TO SETTLE
AND LOCK BEFORE THE HOLDOVER
FUNCTION CAN BE RETRIGGERED.
07213-069
YES
设置下列寄存器(除一般PLL寄存器以外)：
• 寄存器0x018[6:5] = 00b；锁定检测计数器 = 5个周期。
• 寄存器0x018[4] = 0b；数字锁定检测窗口 = 高范围。
• 寄存器0x018[3] = 1b；禁用DLD正常操作。
• 寄存器0x01A[5:0] = 000100b；将LD引脚控制设为电流源
锁定检测模式。
• 寄存器0x01C[4] = 1b；使能自动切换。
• 寄存器0x01C[3] = 0b；优先使用REF1。
• 寄存器0x01C[2:1] = 11b；使能REF1和REF2输入缓冲器。
• 寄存器0x01D[3] = 1b；使能LD引脚比较器。
• 寄存器0x01D[1] = 0b；禁用外部保持模式，使用自动/内
部保持模式。
• 寄存器0x01D[0] = 1b；使能保持。
图47. 自动/内部保持模式流程图
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AD9520-0
图47. 参考和VCO状态监控器
频率状态监控器
AD9520包括三个频率状态监控器，用于指示PLL参考(或单
端模式下的参考)和VCO/CLK输入是否降到阈值频率以下。
请注意，若选定CLK输入而非内部VCO，则VCO频率监控
器用作CLK输入频率监控器。图48显示PLL中频率状态监
控器的位置。
PLL参考监控器具有两个阈值频率：正常和扩展(见表17)。
参考频率监控阈值通过寄存器0x01A[6]设置。
VCO校准
为确保AD9520能在整个工艺和温度范围内正常工作，必须
校准片内VCO。VCO校准由一个采用REFIN分频时钟工作
的校准控制器控制。校准要求正确设置PLL以便锁定PLL环
路，并且REFIN时钟存在。REFIN时钟必须来自AD9520外
部的一个稳定时钟源。
VCO校准方式有两种：上电时自动执行和手动执行。当
EEPROM被设置为自动加载EEPROM中的预编程值时，
VCO校准将自动执行。为完成自动校准，上电时必须提供
一个有效参考。如果未能提供有效参考，用户必须手动校
准VCO。
在AD9520上电或复位后的首次初始化期间，设置寄存器
0x018[0] = 1b将启动手动VCO校准序列。这可以作为执行更
新所有寄存器操作(IO_UPDATE，寄存器0x232[0] = 1b)之前
的初始设置的一部分来完成。
初始设置完成后，就会启动VCO校准序列：复位寄存器
0x018[0] = 0b，执行一个IO_UPDATE，设置寄存器0x018[0]
= 1b，再执行另一个IO_UPDATE。一个回读位(寄存器0x01F
[6])通过返回逻辑真值(即1b)，指示VCO校准已完成。
VCO校准的操作顺序如下：
1. 将PLL寄存器编程为PLL环路所需的正确值。注意，在
VCO校准期间，VCO分频器(寄存器0x1E0[2:0])不得设
置为静态。
2. 确保存在输入参考信号。
3. 在上电或复位后的寄存器初始设置期间，设置寄存器
0x018[0] = 1b将启动VCO校准。
4. 然后，只要需要校准，就应设置寄存器0x018[0] = 0b，更
新寄存器，然后设置寄存器0x018[0] = 1b，更新寄存器。
5. 内部启动SYNC操作，使输出进入正常SYNC功能操作决
定的静止状态。
6. VCO校准到请求的VCO频率所需的设置。
7. 内部释放SYNC信号，使输出继续提供时钟。
8. PLL环路闭合。
9. PLL锁定。
VCO校准期间会执行SYNC，因此，AD9520的输出在校准
期间保持静态，防止产生不需要的频率。然而，在VCO校
准结束时，输出可能在PLL环路完全建立之前就恢复提供
时钟。
Rev. A | Page 41 of 80
AD9520-0
VCO校 准 时 钟 分 频 器 的 设 置 如 表 54所 示 (寄 存 器 0x018
[2:1])。校准分频器将PFD频率(参考频率除以R)降频至校准
时钟。校准频率等于PFD频率除以校准分频器设置。VCO
校准时钟频率越低，则完成校准所需的时间越长。
VCO校准时钟频率的计算公式如下：
fCAL_CLOCK = fREFIN/(R × cal_div)
其中：
fREFIN为REFIN信号的频率。
R为R计数器的值。
cal_div为VCO校准分频器设置的分频比(寄存器0x018[2:1])。
用户应选择适当的校准分频比，使得校准频率小于
6.25 MHz。表30给出了适当的校准分频值。
表30. 不同鉴相器频率下的VCO校准分频值
PFD速率(MHz)
<12
12至25
25至50
50至100
推荐的VCO校准分频值
任意
4, 8, 16
8, 16
16
表31. 采用不同fREFIN频率完成VCO校准的示例时间
PFD
100 MHz
1 MHz
100 kHz
• 更改PLL R、P、B、A分频器设置或者PLL参考时钟频率
改变之后。这实际上是指PLL寄存器或参考时钟改变，
导致VCO频率改变。
• 需要进行系统校准时。VCO能够在极端温度下正常工
作，即使首次校准是在相反的极端温度下进行。然而，
如有需要，可以随时启动VCO校准。
零延迟操作
零延迟操作能够使输出时钟的相位与外部PLL参考输入的
相位对齐。AD9520有两种零延迟模式：内部和外部。
AD9520的内部零延迟功能是通过将通道分频器0的输出反
馈至PLL N分频器来实现的。图49中，内部零延迟模式的信
号路由变化如蓝色线所示。
4400 × R × cal_div(PLL参考时钟周期)
R分频器
1
10
100
下列情况下应启动VCO校准：
内部零延迟模式
VCO校准需要4400个校准时钟周期，因此，用PLL参考时
钟周期表示的VCO校准时间为：
VCO校准时间 =
fREFIN (MHz)
100
10
10
导致VCO频率迅速改变，因此分配部分自动进入SYNC状
态，直到校准完成为止。所以，必须认识到输出会暂时
丢失。
校准VCO所需时间
88 µs
8.8 ms
88 ms
必须手动启动VCO校准，以便灵活地决定以何种顺序设置
寄存器，以及何时启动校准，而不是只要某些PLL寄存器
的值发生变化，就会执行校准。 例如，可以少量改变VCO
频率，而不必执行自动校准，但这样做应谨慎，用户必须
知道VCO控制电压不会超过标称最佳性能限值，数百kHz
的步进是可行的，但数MHz可能不行。此外，校准程序会
设置寄存器0x01E[2:1] = 01b，选择内部零延迟模式。在默
认内部零延迟模式下，通道分频器0的输出通过MUX3和
MUX1(图49蓝色线所示的反馈路径)返回PLL(N分频器)。
PLL使通道分频器0的输出相位/边沿与参考输入的相位/边
沿同步。如果通道分频器1、2、3用于零延迟反馈，则必
须使用外部零延迟模式。通过改变寄存器0x01E[4:3]中的
值，即可完成此设置。
由于通道分频器彼此同步，因此通道分频器的输出与参考
输入同步。PLL内的R延迟和N延迟均可以用来补偿输出驱
动器和PLL元件的传播延迟，使得时钟输出与参考输入之
间的相位偏移最小，从而实现零延迟。
Rev. A | Page 42 of 80
AD9520-0
图49. 零延迟功能
外部零延迟模式
AD9520的外部零延迟功能是通过将一路时钟输出反馈至
CLK输入，最终回到PLL N分频器来实现的。图49中，外部
零延迟模式的信号路由变化如红色线所示。
设置寄存器0x01E[2:1] = 11b，选择外部零延迟模式。在外部
零延迟模式下，12路输出时钟(OUT0至OUT11)中的一路可
以通过CLK/CLK引脚，以及通过Mux3和Mux1返回PLL(N
分频器)。反馈路径如图49中的红色线所示。
为使VCO校准正常工作，用户必须指定用于外部零延迟模
式的通道分频器。默认选择通道分频器0。更改寄存器
0x01E[4:3]中的值，选择通道分频器1、2、3用于零延迟
反馈。
PLL使反馈输出时钟的相位/边沿与参考输入的相位/边沿同
步。由于通道分频器彼此同步，因此时钟输出与参考输入
同步。PLL内的R延迟和N延迟均可以用来补偿PLL元件的
传播延迟，使得反馈时钟与参考输入之间的相位偏移最小。
时钟分配
一个时钟通道由共享一个分频器的三路LVPECL时钟输出
或六路CMOS时钟输出组成。一路时钟输出包括多个驱动
器，这些驱动器连接到多个输出引脚。时钟输出引脚提供
LVPECL或CMOS输出。
AD9520有四个时钟通道，每个通道都有自己的可编程分频
器，以便对施加于输入端的时钟频率进行分频。通道分频
器可以在1到32范围内进行整数分频。
AD9520有一个VCO分频器，它对VCO输出进行1、2、3、
4、5或6分频，然后输入各通道分频器。VCO分频器有两
方面作用。一是将通道分频器的最大输入频率限制在
1.6 GHz；二是让AD9520仅利用一个简单的后置分频器就
能产生非常低的频率。连接到CLK输入的外部时钟信号也
可以使用VCO分频器。
根据当前设定的分频比，通道分频器支持多种占空比选
择。也就是说，对于任何特定的分频比D，分频器的输出
可以在N + 1个输入时钟周期内设为高电平，在M + 1个输
入时钟周期内设为低电平(其中D = N + M + 2)。例如，5分
频输出可以在一个分频器输入周期内为高电平，在四个周
期内为低电平，或者在三个周期内为高电平，在两个周期
内为低电平。当然还有其它可能的组合。
通道分频器包括一个占空比校正功能，可以禁用该功能。
与上述可选占空比相比，该功能可以校正奇数分频引起的
非50%占空比，但它要求分频比按照M = N + 1进行设置。
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AD9520-0
此外，通道分频器支持设置粗调相位偏移或延迟。根据所
选的分频比，输出最多可以延迟15个输入时钟周期。例
如，如果通道分频器的输入频率为1 GHz，则通道分频器输
出最多可以延迟15 ns。分频器输出还可以设置为以高电平
或以低电平启动。
时，LVPECL输出可能无法满足表4中的VOD要求。
可以选择内部VCO或CLK作为直接至输出信号路由的时钟
源。要将LVPECL输出直接连接到内部VCO或CLK，用户
必须选择VCO分频器作为分配部分的来源，无论有无通道
使用它。
工作模式
时钟分配有三种工作模式，如图50所示。其中一种模式使
用 内 部 VCO， 另 外 两 种 模 式 则 旁 路 内 部 VCO并 使 用
CLK/CLK引脚提供的信号。
在模式0(内部VCO模式)下，有两条信号路径可用。在第一
条路径中，VCO信号被送至VCO分频器，然后输入各通道
分频器。在第二条路径中，用户旁路VCO和通道分频器，
将VCO信号直接送至驱动器。
选择CLK为时钟源时，如果CLK频率小于通道分频器最大
输入频率(1600 MHz)，则不必使用VCO分频器，否则就必
须使用VCO分频器以降低输入通道分频器的频率。
表32说明了如何选择VCO、CLK和VCO分频器。0x1E1
[1:0]选择通道分频器时钟源，并决定是否使用VCO分频
器。无法选择VCO而不使用VCO分频器。
表32. 工作模式
模式
2
1
0
寄存器0x1E1
Bit 1
Bit 0
0
0
0
1
1
0
1
1
通道分频器时钟源
CLK
CLK
VCO
不允许
VCO分频器
使用
不用
使用
不允许
CLK或VCO直接至LVPECL输出
可以将内部VCO或CLK(被选为VCO分频器输入的时钟源)
直接连接到LVPECL输出。这种配置可以将高达VCO最高
频率的频率直接送至LVPECL输出端。然而，在最高频率
表33. 直接将VCO分频器输入路由至输出
寄存器设置
0x1E1[1:0] = 00b
0x1E1[1:0] = 10b
0x192[1] = 1b
0x195[1] = 1b
0x198[1] = 1b
0x19B[1] = 1b
选择
CLK为时钟源；选择VCO分频器
VCO为时钟源；选择VCO分频器
直接至输出OUT0、OUT1、OUT2
直接至输出OUT3、OUT4、OUT5
直接至输出OUT6、OUT7、OUT8
直接至输出OUT9、OUT10、OUT11
时钟分频
总分频比由VCO分频器(使用时)和通道分频器组合而成。
使用VCO分频器时，从VCO或CLK到输出的总分频比为
VCO分频比(1、2、3、4、5和6)与通道分频比的乘积。表34
说明了一个通道的分频比是如何设置的。
表34. 分频比
选择CLK或
VCO
CLK或VCO
输入
CLK或VCO
输入
CLK或VCO
输入
CLK或VCO
输入
CLK(内部
VCO关闭)
CLK(内部
VCO关闭)
1
VCO
分频器
设置1
1至6
通道
分频器
设置
无关
直接至
输出设置
使能
1至6
2至32
禁用
2至6
旁路
禁用
1
旁路
禁用
旁路VCO
分频器
旁路VCO
分频器
旁路
无关
输出静态
(无效状态)
1
2至32
无关
2至32
旁路VCO分频器(0x1E1[0] = 1)不同于VCO分频比 = 1。
图50. 三种时钟分配工作模式的简图
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最终分频比
1
(1至6) ×
(2至32)
(2至6) × (1)
AD9520-0
馈入输出驱动器的通道分频器包括一个2至32分频器，该
分频器提供1至32分频，1分频是通过旁路分频器实现的。
这些分频器还提供可编程占空比，当分频比为奇数时，可
以使用占空比校正功能。相位偏移或延迟可以输入时钟周
期为增量进行选择。在所有通道分频比中，通道分频器的
输入信号频率最高可达1600 MHz。分频器的特性和设置通
过设置适当的设置和控制寄存器进行选择(见表49至表60)。
VCO分频器
VCO分频器提供内部VCO或外部CLK输入与时钟分配通道
分频器之间的分频功能，分频比可以设置为1、2、3、4、
5或6(见寄存器0x1E0[2:0])。然而，当VCO分频比设为1
时，任何一个通道输出分频器都无法旁路。
也可以将VCO分频器设置为静态，这在唯一需要的输出频
率就是VCO频率的应用中很有用。将VCO分频器设置为静
态可以提高宽带无杂散动态范围(SFDR)。如果VCO分频器
在VCO校准期间为静态，则不会有输出信号。因此，建议
用户在VCO校准期间将VCO分频器设置为非静态，然后在
VCO校准完成后，将VCO分频器设置为静态。
为实现同样的SFDR性能，推荐的替代方案是将VCO分频
比设置为1并使能VCO直接模式，这使得用户能够用所需
的值设置EEPROM，并且在VCO校准完成后无需采取进一
步措施。
通道分频器
三路LVPECL输出组成一组，每组输出由一个通道分频器
驱动，共有4个通道分频器(0、1、2和3)驱动12路LVPECL
输出(OUT0至OUT11)。表35列出了用于设置这些分频器的
分频比和其它功能的寄存器位置。分频比由M和N的值设
置。将旁路位置1可以旁路分频器(相当于1分频，分频器电
路关断)。根据禁用分频器DCC位的设置，可以使能或禁
用占空比校正功能。
表35. 输出分频器的设置DX
分频器
0
1
2
3
低周期M
M值(位)
0x190[7:4]
0x193[7:4]
0x196[7:4]
0x199[7:4]
高周期N
N值(位)
0x190[3:0]
0x193[3:0]
0x196[3:0]
0x199[3:0]
旁路
(位)
0x191[7]
0x194[7]
0x197[7]
0x19A[7]
禁用
分频器 x
DCC(位)
0x192[0]
0x195[0]
0x198[0]
0x19B[0]
通道分频器最大频率
保证所有通道分频器特性正常工作的最大频率为1.6 GHz；
该数值可在数据手册中的其他部分找到。保证所有通道分
频器特性正常工作的最大频率为1.6 GHz；该数值可在数据
手册中的其他部分找到。然而，如果避免使用3分频和17
分频设置，则最大通道分频器输入频率为2 GHz。
通道分频(0、1、2或者3)
对于每个通道(通道号x为0、1、2或3)，分频比DX由M和N
的值(每个值有4位，代表十进制0到15)设置，其中：
低电平周期数 = M + 1
高电平周期数 = N + 1
高电平和低电平周期数是指当前送至通道分频器输入端的
时钟信号(VCO分频器输出或CLK)的周期数。
当分频器被旁路时，DX = 1。
其它情况下，DX = (N + 1) + (M + 1) = N + M + 2。因此，各
通道分频器的分频比可以是1到32范围内的任何整数。
占空比和占空比校正
通道输出端时钟信号的占空比是下列某些或全部条件的
结果：
•
•
•
•
通道的M和N值
DCC使能/禁用
VCO分频器使能/旁路
CLK输入占空比(注意内部VCO具有50%的占空比)
各通道分频器的DCC功能默认使能。然而，通过将各通道
的禁用分频器DCC位置1，可以独立禁用各通道的x DCC
功能。
通道分频器的某些M和N值会导致占空比不是50%。对于偶
数分频，如果M ≠ N，则也可能产生非50%的占空比。占空
比校正功能自动将通道分频器输出的非50%占空比校正为
50%占空比。
占空比校正需要下列通道分频器条件：
• 偶数分频必须设置为M = N
• 奇数分频必须设置为M = N + 1
当未旁路或未被DCC功能校正时，各通道分频器输出的占
空比为用百分数表示的数值(N + 1)/(N + M + 2)。
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AD9520-0
表36至表39显示通道分频器和VCO分频器在各种配置下的输出占空比。
表36. 通道分频器输出占空比：VCO分频比 ≠ 1、输入占空比为50%
VCO分频器
偶数
奇数= 3
奇数 =5
偶数、奇数
偶数、奇数
DX
N+M+2
旁路通道分频器
旁路通道分频器
旁路通道分频器
偶数
奇数
禁用分频器DCC = 1b
50%
33.3%
40%
(N + 1)/(N + M + 2)
(N + 1)/(N + M + 2)
输出占空比
禁用分频器DCC = 0b
50%
50%
50%
50%，要求M = N
50%，要求M = N + 1
表37. 通道分频器输出占空比：VCO分频比 ≠ 1、输入占空比为X%
VCO分频器
偶数
奇数 =3
奇数 =5
偶数
偶数
奇数 =3
奇数 =3
奇数 =5
奇数 =5
DX
N+M+2
旁路通道分频器
旁路通道分频器
旁路通道分频器
偶数
奇数
偶数
奇数
Even
奇数
禁用分频器DCC = 1b
50%
33.3%
40%
(N + 1)/(N + M + 2)
(N + 1)/(N + M + 2)
(N + 1)/(N + M + 2)
(N + 1)/(N + M + 2)
(N + 1)/(N + M + 2)
(N + 1)/(N + M + 2)
输出占空比
禁用分频器DCC = 0b
50%
(1 + X%)/3
(2 + X%)/5
50%，要求M = N
50%，要求M = N + 1
50%，要求M = N
(3N + 4 + X%)/(6N + 9)，要求M = N + 1
50%，要求M = N
(5N + 7 + X%)/(10N + 15)，要求M = N + 1
表38. 通道分频器输出占空比：VCO分频器使能并且置1
输入时钟占空比
任意
50%
X%
DX
N+M+2
偶数
奇数
奇数
禁用分频器DCC = 1b
(N + 1)/(M + N + 2)
(N + 1)/(M + N + 2)
(N + 1)/(M + N + 2)
输出占空比
禁用分频器DCC = 0b
50%，要求M = N
50%，要求M = N + 1
(N + 1 + X%)/(2 × N + 3)，要求M = N + 1
当VCO分频比 = 1时，必须使能通道分频器。
表39. 通道分频器输出占空比：旁路VCO分频器
输入时钟占空比
任意
任意
50%
X%
DX
N+M+2
旁路通道分频器
偶数
奇数
奇数
禁用分频器DCC = 1b
同输入占空比
(N + 1)/(M + N + 2)
(N + 1)/(M + N + 2)
(N + 1)/(M + N + 2)
内部VCO的占空比为50%。因此，当VCO直接连接到输出
端时，占空比为50%。如果CLK输入直接路由到输出端，
则输出占空比与CLK输入相同。
相位偏移或粗调时间延迟
通过设置寄存器位(见表40)，可以设置各通道分频器的相
位偏移或粗调时间延迟。这些设置决定通道分频器输出的
上升沿偏移或延迟的时间，该时间用通道分频器输入频率
的周期数(连续上升沿)表示。这一延迟是相对于无延迟的
输出(即相位偏移为0)而言，延迟量由载入相位偏移(PO)寄
存器的5位加上各通道分频器的高电平启动(SH)位设置。
当高电平启动位置1时，延迟还受分频器的低电平周期数
(M)影响。
输出占空比
禁用分频器DCC = 0b
同输入占空比
50%，要求M = N
50%，要求M = N + 1
(N + 1 + X%)/(2 × N + 3)，要求M = N + 1
为使相位偏移有效，必须使用SYNC功能(参见“同步输出—
SYNC功能”部分)。
表40. 设置相位偏移和分频比
分频器
0
1
2
3
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高电平
启动(SH)
(位)
0x191[4]
0x194[4]
0x197[4]
0x19A[4]
相位偏移
(PO)
(位)
0x191[3:0]
0x194[3:0]
0x197[3:0]
0x19A[3:0]
低周期M
M值(位)
0x190[7:4]
0x193[7:4]
0x196[7:4]
0x199[7:4]
高周期N
N值(位)
0x190[3:0]
0x193[3:0]
0x196[3:0]
0x199[3:0]
AD9520-0
注意，寄存器中的存储值等于周期数减1。例如，对于分
频器0，寄存器0x190[7:4] = 0001b等于两个低电平周期(M
= 2)。
令
Δt = 延迟(秒)
Δc = 延迟(DX输入时钟信号的周期数)
TX = 分频器DX的输入时钟信号的周期(秒)
Φ = 16 × SH[4] + 8 × PO[3] + 4 × PO[2] + 2 × PO[1] + 1 ×
PO[0]
通道分频比设置为：N = 高电平周期数，M = 低电平周期数。
第一种情况
当Φ ≤ 15时，
Δt = Φ × TX
Δc = Δt/TX = Φ
通过为各分频器指定不同的相位偏移，便可设置以通道分
频器输入时钟周期为增量的输出间延迟。图51显示了设置
这样一种输出间粗调偏移的结果。
0
1
2
3
Tx
4
5
6
7
8
9
CHANNEL DIVIDER OUTPUTS
DIV = 4, DUTY = 50%
DIVIDER 2
SH = 0
PO = 2
1 × Tx
2 × Tx
07213-071
SH = 0
PO = 1
执行SYNC功能的最常见方式是使用SYNC引脚手动同步输
出，这要求在SYNC引脚上提供一个趋低信号，它保持低
电平，然后在需要同步时释放。SYNC操作的时序如图52
(使用VCO分频器)和图53(不使用VCO分频器)所示。由于
SYNC信号相对于AD9520内部时钟沿的异步特性，通道分
频器的输入存在最多1个时钟周期的不确定性。
执行SYNC功能的另一个常见方式是设置然后复位软SYNC
位(寄存器0x230[0])。设置和复位软SYNC位均要求执行更
新所有寄存器(寄存器0x232[0] = 1b)操作。
SYNC操作首先将所有未被排除(通过忽略SYNC位)的输出
设为预设状况，然后才允许输出开始同步提供时钟。预设
状况考虑到了各通道高电平启动位和相位偏移的设置，这
些设置既适用于SYNC操作正在进行时各路输出的静止状
态，也适用于SYNC操作完成后各路输出又开始提供时钟
时的状态和相对相位。在输出之间和同步之后，可以设置
相位偏移。
10 11 12 13 14 15
SH = 0
DIVIDER 0 PO = 0
DIVIDER 1
输出同步可以作为芯片上电序列的一部分来执行。
将RESET引脚拉低，然后释放(芯片复位)。
将PD引脚拉低，然后释放(芯片关断)。
每当校准VCO时，内部SYNC信号都会在校准开始时自
动置位，然后在校准完成时释放。
从SYNC上升沿到同步输出时钟开始的流水线延迟等于14
到15个通道分频器输入时钟周期加上1个VCO分频器输入
周期(见图52)，或者加上一个通道分频器输入周期(见图53)，
具体取决于是否使用VCO分频器。周期数从信号的上升沿
开始计数。此外还有从SYNC信号到内部同步逻辑的1.2 ns
(典型值)延迟，以及输出驱动器的传播延迟。对于LVPECL
驱动器，传播延迟约为100 ps；对于CMOS驱动器，传播延
迟约为1.5 ns。
第二种情况
当Φ ≥ 16时，
Δt = (Φ − 16 + M + 1) × TX
Δc = Δt/TX
CHANNEL
DIVIDER INPUT
•
•
•
•
图51. 粗调相位偏移(或延迟)的效果
同步输出—SYNC功能
AD9520的时钟输出可以彼此同步。如果某路输出不需要同
步，可以将其从同步中排除。要想同步，必须按照预设的
一组静态条件设置未排除的输出，这些条件包括给定通道
分频器的分频比和相位偏移。这样，用户就能为各通道分
频器指定不同的分频比和相位偏移。释放SYNC引脚后，
输出可以继续在预设条件下提供时钟。
AD9520的差分LVPECL输出三路一组，共分四组，各组共
享一个通道分频器。对于CMOS输出，各LVPECL差分对可
以配置为2路单端CMOS输出。同步条件适用于所有属于同
一通道分频器的驱动器。
通过将通道的忽略SYNC位置1，可以将各通道(分频器及其
输出)从SYNC操作中排除。设置忽略SYNC的通道(排除在
外的通道)在SYNC操作期间不会将其输出设为静态，而且
其输出不与包括在内的通道的输出同步。
输出同步可以通过下列方式执行：
• 将SYNC引脚拉低，然后释放(手动同步)。
• 设置然后复位以下三位中的任何一位：软SYNC位(寄存
器0x230[0])、软复位位(寄存器0x000[5] [镜像])和关断分
配参考位(寄存器0x230[1])。
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AD9520-0
CHANNEL DIVIDER
OUTPUT CLOCKING
CHANNEL DIVIDER
OUTPUT CLOCKING
CHANNEL DIVIDER OUTPUT STATIC
INPUT TO VCO DIVIDER
1
1
INPUT TO CHANNEL DIVIDER
2
3
4
5
6
7
9
8
11
10
12
13
14
SYNC PIN
OUTPUT OF
CHANNEL DIVIDER
07213-073
14 TO 15 CYCLES AT CHANNEL DIVIDER INPUT + 1 CYCLE AT VCO DIVIDER INPUT
图52. 使用VCO分频器时的SYNC时序流水线延迟(CLK或VCO为输入）
CHANNEL DIVIDER
OUTPUT CLOCKING
CHANNEL DIVIDER
OUTPUT CLOCKING
CHANNEL DIVIDER OUTPUT STATIC
INPUT TO CLK
INPUT TO CHANNEL DIVIDER
1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
SYNC PIN
OUTPUT OF
CHANNEL DIVIDER
07213-074
14 TO 15 CYCLES AT CHANNEL DIVIDER INPUT + 1 CYCLE AT CLK INPUT
图53. 不使用VCO分频器时的SYNC时序流水线延迟(仅CLK为输入）
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AD9520-0
LVPECL输出驱动器
CMOS输出驱动器
LVPECL差分电压(VOD)可在约400 mV到960 mV的范围内
进行选择，参见寄存器0x0F0至寄存器0x0FB的位1和位2。
LVPECL输出具有专用电源引脚(VS_DRV)，允许使用独立
的电源。VS_DRV可设为2.5 V或3.3 V。
用户可以将各路LVPECL输出配置为一对CMOS输出，该器
件 最 多 可 提 供 24路 CMOS输 出 。 当 一 路 输 出 被 配 置 为
CMOS输出时，CMOS输出A和CMOS输出B自动开启。对
于任意给定的差分对，CMOS输出A或CMOS输出B可以分
别独立开启或关闭。
LVPECL输出极性可以设置为同相或反相，在应用中，无
需更改电路板布局便可调整输出的相对极性。各路
LVPECL输出可以根据需要关断或上电。LVPECL输出级的
架构导致它在某些关断条件下可能会发生电气过应力和击
穿问题。
因此，LVPECL输出有两种关断模式：完全关断和安全关断。
用户也可以选择CMOS输出的相对极性，设置反相和同相
的任意组合(参见寄存器0x0F0至寄存器0x0FB)。
用户可以根据需要关断各CMOS输出以省电。CMOS输出
关断由使能CMOS输出寄存器(0x0F0[6:5]至0x0FB[6:5])分别
控制。关断时，CMOS驱动器处于三态。
VS_DRV
SW1A
R2
200Ω
R1
200Ω
OUT1/
OUT1
N1
N2
QN1
07213-035
SW1B
OUT
QN2
图55. CMOS等效输出电路
OUT
所有CMOS输出均可按需关断，降低功耗。CMOS输出关
断由使能CMOS输出位(寄存器0x0F0至寄存器0x0FB中的位
[6:5])分别控制。关断时，CMOS驱动器处于三态。
4.4mA
07213-058
SW2
图54. 简化的LVPECL输出等效电路
在完全关断模式下，所有输出驱动器同时关闭。如果输出
引脚上存在一个外部电压偏置网络(如戴维宁等效终端
等)，则不得使用这种模式，因为它会导致关断的输出上
出现直流电压。然而，当LVPECL驱动器仅采用下拉电阻
端接时，则可以使用完全关断模式。寄存器0x230[1]置1可
激活完全关断模式。
主要关断模式是安全关断模式。在关断期间，这种模式仍
能继续保护输出器件。激活安全关断模式有三种方法：将
各驱动器的关断位置1；独立关断各输出通道(属于该通道
的所有驱动器自动关断)；以及激活休眠模式。
请注意，在与LVPECL驱动器相同的输出通道群中激活
CMOS驱动器可能会降低LVPECL驱动器的性能。在抖动性
能很关键的应用中，用户应使用评估板测试所需配置，并
且可能需要采用特殊步骤，确保达到要求的性能。
复位模式
AD9520可以通过上电复位(POR)和其它几种方式使芯片
复位。
上电复位
在芯片上电期间，当VS达到约2.6 V (<2.8 V)时，会发出一个
上 电 复 位 脉 冲 ， 将 芯 片 复 位 到 EEPROM中 存 储 的 设 置
(EEPROM引脚 = 1b)或片内设置(EEPROM引脚 = 0b)。上电
时，AD9520还会在电源达到大约2.4 V的50 ms之后执行SYNC
操作，根据默认设置将输出的相位对齐。内部产生上电复
位脉冲信号后，大约需要70 ms输出才会开始切换。
Rev. A | Page 49 of 80
AD9520-0
通过RESET引脚进行硬件复位
当AD9520处于PD关断模式时，芯片的状态如下：
通过RESET引脚进行硬件复位(短暂拉低RESET可执行异步
硬 复 位 )， 可 以 将 芯 片 复 位 到 EEPROM中 存 储 的 设 置
(EEPROM引脚 = 1b)或片内设置(EEPROM引脚 = 0b)。硬复
位也会执行SYNC操作，根据默认设置将输出的相位对齐。
当EEPROM无效(EEPROM引脚 = 0b)时，发出RESET后大约
经过2 μs输出就会开始切换。当EEPROM有效(EEPROM引脚
= 1b)时，拉高RESET后大约需要20 ms输出就会切换。
•
•
•
•
通过串行端口进行软复位
串行端口控制寄存器支持软复位，方法是将寄存器0x000
的位2和位5置1。该寄存器的功能由EEPROM引脚状态决定。
•
•
•
•
•
PLL关闭(异步关断)
VCO关闭
CLK输入缓冲器关闭，但CLK输入直流偏置电路开启。
在差分模式下，参考输入缓冲器关闭，直流偏置电路仍
然开启。
在单端模式下，参考输入缓冲器关闭，直流偏置电路关闭。
所有分频器均关闭。
所有CMOS输出处于三态。
所有LVPECL输出处于安全关断模式。
串行控制端口有效，芯片可以响应命令。
PLL关断
当位2和位5置1，且EEPROM引脚为高电平时，芯片恢复
EEPROM中的设置。当位2和位5置1，且EEPROM引脚为低
电平时，芯片恢复片内默认值设置。
AD9520的PLL部分可以选择性关断。PLL关断模式通过寄
存器0x010[1:0]设置，分为两种：异步关断和同步关断。
除自清零位、位2和位5以外，寄存器0x000保持其复位前的
值。内部复位期间，输出保持静态。然而，自清零操作直
到再出现一个串行端口SCLK周期后才完成，在此之前，
AD9520保持复位状态。
在异步关断模式下，寄存器一旦更新，器件就会关断。在
同步关断模式下，PLL关断受电荷泵控制，防止发生不需
要的跳频。寄存器更新后，器件在下一个电荷泵事件发生
时进入关断状态。
通过串行端口软复位到EEPROM中的设置(EEPROM引脚
= 0时)
分配关断
若EEPROM引脚为低电平，串行端口控制寄存器允许通过
寄存器0xB02[1]将芯片复位到EEPROM中的设置。(位1自
动清零。)当EEPROM引脚为高电平时，此位不起任何作用。
Soft_EEPROM寄存器清0后，大约需要20 ms输出才会开始
切换。
通过写入寄存器0x230[1] = 1b以关闭分配部分的偏置电流，
可以关断分配部分。如果LVPECL关断模式为正常工作(寄
存器Register 0x230[1] = 0b)，则LVPECL输出上的低阻抗负
载在关断期间可能会消耗相当大的电流。如果LVPECL关
断模式被设为1b，则LVPECL输出不存在反向偏置保护，
在某些终端条件下可能会受损。
关断模式
各时钟输出独立关断
通过PD关断芯片
通过拉低PD引脚，可以使AD9520进入关断状态，从而关
闭AD9520内部的大部分功能和电流。在重新拉高PD引脚
之前，芯片将一直处于关断状态。离开关断模式后，
AD9520返回到关断前其寄存器中的设置，除非在PD引脚
为低电平期间，寄存器被新设置更改。
关断芯片会关闭芯片上的电流，但保持LVPECL输出处于
安全关断模式所需的偏置电流除外。LVPECL偏置电流用
于保护LVPECL输出电路免受三态时某些终端和负载配置
可能引起的损害。由于这不是完全关断，因此可称之为休
眠模式。AD9520含有特殊电路，可防止芯片进入或退出休
眠模式时输出上出现不良脉冲。
通过写入相应的寄存器，可以关断任意时钟分配输出，使
其进入安全关断模式。寄存器映射详细说明了各路输出的
关断设置，参见寄存器0x0F0至寄存器0x0FB的位0。
各时钟通道独立关断
通过写入相应的寄存器，可以关断任意时钟分配通道。关
断一个时钟通道与关断一个驱动器相似，但前者更省电，
因为分频器也被关断。关断时钟通道还会自动关断与之相
连的驱动器。寄存器映射详细说明了各输出通道的关断设
置，参见寄存器0x192、0x195、0x198、0x19B中的位2。
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AD9520-0
串行控制端口
AD9520串行控制端口是一种灵活的同步串行通信端口，可
以很方便地与多种工业标准微控制器和微处理器接口。该
端口兼容大多数同步传输格式，包括Philips I2C、Motorola®
SPI®和Intel® SSR协议。AD9520 I2C方案的两个规格与传统
I2C规格有差异，如表14所示。通过此串行控制端口，可以
对所有配置AD9520的寄存器进行读/写操作。
SPI/I2C端口选择
AD9520有两个串行接口：SPI和I2C。用户可以选择SPI或
I2C，具体取决于三逻辑电平(高、开路、低)输入引脚SP1
和SP0的状态。当SP1和SP0均为高电平时，SPI接口使能。
在其它情况下，I2C接口使能，它具有8个不同的I2C从机地
址(7位宽)设置，如表41所示。从机地址的4个MSB是硬件
编码1011b，3个LSB由SP1和SP0引脚编程。
I2C总线特性
表42. I2C总线定义
缩写
S
Sr
P
A
A
W
R
定义
起始
重复起始
停止
应答
不应答
写操作
读操作
对于所传输的每个数据位，都会在SCL时钟线上产生一个
脉冲。
SDA线上的数据在时钟的高电平期间不得改变。只有当
SCL线上的时钟为低电平时，数据线的状态才能改变。
表41. 串行端口模式选择
DATA LINE
STABLE;
DATA VALID
地址
I²C, 1011000b
I²C, 1011001b
I²C, 1011010b
I²C, 1011011b
I²C, 1011100b
I²C, 1011101b
I²C, 1011110b
I²C, 1011111b
SPI
CHANGE
OF DATA
ALLOWED
SDA
07213-160
SP0
低电平
开路
高电平
低电平
开路
高电平
低电平
开路
高电平
SCL
图56. 有效位传输
起始条件是SCL处于高电平时，SDA线上发生的高电平至
低电平跃迁。起始条件始终由主机产生，用于启动数据
传输。
I2C串行端口操作
AD9520 I2C端口基于I2C快速模式标准。AD9520支持两种
I2C协议：标准模式(100 kHz)和快速模式(400 kHz)。
AD9520 I2C端口是一个双线接口，由一条串行数据线(SDA)
和一条串行时钟线(SCL)构成。在I2C总线系统中，AD9520
作为从机连接到串行总线(数据总线SDA和时钟总线SCL)，
这意味着AD9520不产生时钟。AD9520采用16位(两个字节)
直接存储器寻址，而不是传统的8位(一个字节)存储器寻址。
停止条件是SCL处于高电平时，SDA线上发生的低电平至
高电平跃迁。停止条件始终由主机产生，用于结束数据
传输。
SDA
SCL
S
P
START
CONDITION
STOP
CONDITION
07213-161
SP1
低电平
低电平
低电平
开路
开路
开路
高电平
高电平
高电平
图57. 起始条件和停止条件
SDA线上的字节始终为8位长。每个字节之后必须跟随一个
应答位。字节以MSB优先方式发送。
应答位是附加到任何8位数据字节的第九个位。应答位始
终由接收器件(接收方)产生，用于通知发送方已收到该字
节。其实现方法是在每8位数据字节后的第9个时钟脉冲期
间拉低SDA线。
不应答位是附加到任何8位数据字节的第九个位。不应答
位始终由接收器件(接收方)产生，用于通知发送方未收到
该字节。其实现方法是在每8位数据字节后的第9个时钟脉
冲期间保持SDA线为高电平状态不变。
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AD9520-0
MSB
ACKNOWLEDGE FROM
SLAVE-RECEIVER
SCL
1
2
3 TO 7
8
9
1
ACKNOWLEDGE FROM
SLAVE-RECEIVER
2
3 TO 7
8
9
S
10
P
07213-162
SDA
图58. 应答位
MSB = 0
SCL
1
2
3 TO 7
8
9
1
ACKNOWLEDGE FROM
SLAVE-RECEIVER
2
3 TO 7
8
9
S
10
P
07213-163
ACKNOWLEDGE FROM
SLAVE-RECEIVER
10
P
07213-164
SDA
图59. 数据传输过程(主机写模式，使用2字节传输进行说明)
MSB = 1
SDA
ACKNOWLEDGE FROM
MASTER-RECEIVER
SCL
1
2
3 TO 7
8
9
1
NO ACKNOWLEDGE
FROM
SLAVE-RECEIVER
2
3 TO 7
S
8
9
图60. 数据传输过程(主机读模式，使用2字节传输进行说明)
数据传输过程
主机通过置位起始条件来发起数据传输。这样，随后就会
发生数据流。连接到串行总线的所有I2C从机都会响应起始
条件。
然后，主机通过SDA线发送一个8位地址字节，它由7位从
机地址(MSB优先)和一个读写(R/W)位组成。读写位决定数
据传输的方向，即数据写入还是读取从机(0b = 写，1b = 读)。
地址与所发送地址对应的外设以一个应答位响应。在选定
器件等待读写数据期间，总线上的所有其它器件保持空闲
状态。如果R/W位为0b，则主机(发送方)写入从机(接收
方)。如果R/W位为1b，则主机(接收方)读取从机(发送方)。
这些命令的格式参见“数据传输格式”部分所述。
然后，主机(写入模式)或从机(读取模式)以9个时钟脉冲
(8位数据字节后跟1个来自接收器件的应答位)的格式通过
串行总线发送数据。每次传输能够发送的字节数不受限
制。在写入模式下，紧随从机地址字节之后的前两个数据
字节是内部存储器(控制寄存器)地址字节，高位字节地址优
先。这种寻址方案的存储器地址数量最多为216 − 1 = 65,535。
两个存储器地址字节之后的数据字节是写入控制寄存器的
寄存器数据。在读取模式下，从机地址字节之后的数据字
节是从控制寄存器读取的寄存器数据。
读取或写入所有数据字节之后，停止条件随即建立。在写
入模式下，主机(发送方)在从机(接收方)最后一个数据字
节的应答位之后的第10个时钟脉冲期间置位停止条件以结
束数据传输。在读取模式下，主机(接收方)接收从机(发送
方)最后一个数据字节，但在第9个时钟脉冲期间不拉低数
据线，这称为不应答位。接收到不应答位时，从机得知数
据传输已结束，从而释放SDA线。主机随后在第10个时钟
脉冲前的低电平期间拉低数据线，然后在第10个时钟脉冲
期间拉高数据线，以置位停止条件。
重复起始(Sr)条件可以代替停止条件。此外，起始或停止
条件可以随时发生，未完整传输的字节会被丢弃。
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AD9520-0
数据传输格式
发送字节格式——发送字节协议用于设置后续命令的寄存器地址。
S
W
从机地址
A
RAM地址高位字节
A
RAM地址低位字节
A
P
写入字节格式——写入字节协议用于将寄存器地址写入RAM，从指定RAM地址开始。
S
W
从机地址
A
RAM地址高位
字节
A
RAM地址低位
字节
A
RAM数据0
A
RAM数据1
A
RAM数据2
A
P
接收字节格式——接收字节协议用于从RAM读取数据字节，从当前地址开始。
S
R
从机地址
A
RAM数据0
A
RAM数据1
A
A
RAM数据2
P
读取字节格式——发送字节和接收字节的合并格式。
S
从机
地址
W
A
RAM地址高位
字节
A
RAM地址低位
字节
A
Sr
从机
地址
R
A
RAM
数据0
A
RAM
数据1
A
RAM
数据2
A
I2C串行端口时序
SDA
tSET; DAT
tFALL
tLOW
tFALL
tHLD; STR
tRISE
tSPIKE
tRISE
tIDLE
S
tHLD; STR
tHLD; DAT
tHIGH
tSET; STR
tSET; STP
Sr
图61. I C串行端口时序
2
表43. I2C时序定义
参数
fI2C
tIDLE
tHLD; STR
tSET; STR
tSET; STP
tHLD; DAT
tSET; DAT
tLOW
tHIGH
tRISE
tFALL
tSPIKE
描述
I2C时钟频率
停止与起始条件之间的总线空闲时间
重复起始条件的保持时间
重复起始条件的建立时间
停止条件的建立时间
数据保持时间
数据建立时间
SCL时钟低电平持续时间
SCL时钟高电平持续时间
SCL/SDA上升时间
SCL/SDA下降时间
输入滤波器必须抑制的电压尖峰脉冲宽度
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P
S
07213-165
SCL
P
AD9520-0
SPI串行端口操作
引脚描述
SCLK(串行时钟)是串行移位时钟，此引脚为输入。SCLK
用来使串行控制端口的读写操作同步。写入数据位记录在
该时钟的上升沿，读出数据位在SCLK下降沿进行转换。
此引脚由一个30 kΩ电阻内部下拉至地。
SDIO(串行数据输入/输出)是一个两用引脚，既可以仅用作
输 入 (单 向 模 式 )， 也 可 以 同 时 用 作 输 入 和 输 出 (双 向 模
式)。AD9520默认采用双向I/O模式(寄存器0x000[7] = 0b)。
SDO(串行数据输出)仅用于单向I/O模式(寄存器0x000[7])，
作为回读数据的独立输出引脚。CS (片选引脚信号)是低电平
有效控制，用来选通读写周期。当CS为高电平时，SDO和
SDIO处于高阻态。此引脚由一个30 kΩ电阻内部上拉至VS。
15
16
SDIO/SDA
17
SDO
18
AD9520
SERIAL
CONTROL
PORT
07213-036
CS
SCLK/SCL
图62. 串行控制端口
SPI工作模式
SPI模式支持单字节和多字节传输，以及MSB优先和LSB优
先传输格式。AD9520串行控制端口可以针对一个双向I/O
引 脚 (仅 SDIO)或 两 个 单 向 I/O引 脚 (SDIO/SDO)配 置 。
AD9520默认采用双向模式。它不支持短指令模式(8位指令)，
仅支持长(16位)指令模式。SDIO/SDO引脚上的串行活动可
能引起数据传输过程中的PLL抖动。
要启动对AD9520的写或读操作，须将CS拉低。
当传输三个或更少字节的数据(加上指令数据)时(见表44)，
支持CS空闲高电平模式。在此模式中，CS引脚可以在任何
字节边界上暂时返回高电平，使系统控制器有时间处理下
一个字节。CS仅可以在字节边界上进入高电平，但它可以
在传输的任一阶段(指令或数据)进入高电平。
在此期间，串行控制端口状态机进入等待状态，直到所有
数据发送完毕。如果数据尚未发送完毕，而系统控制器决
定中止传输，必须完成剩余传输，或者使CS返回低电平并
至少保持一个完整的SCLK周期(但少于8个SCLK周期)，使
状态机复位。在非字节边界上拉高CS引脚将终止串行传输
并刷新缓冲器。
在流模式中(见表44)，可以连续流形式传输任意数量的数
据字节，寄存器地址自动递增或递减(见SPI MSB/LSB优先
传输部分)。在传输最后一个字节结束时，必须拉高CS，
从而结束流模式。
通信周期—指令加数据
AD9520的通信周期可分为两个部分。第一部分是在前16个
.
SCLK上升沿将一个16位指令字写入AD9520。该指令字向
AD9520串行控制端口提供有关数据传输(即通信周期的第
二部分)的信息，明确即将发生的数据传输是读操作还是写
操作，数据传输的字节数，以及数据传输中第一个字节的
起始寄存器地址。
写操作
如果指令字定义了一个写操作，则第二部分便是将数据传
输至AD9520的串行控制端口缓冲器。数据位记录在SCLK
的上升沿。
传 输 长 度 (1/2/3字 节 或 流 模 式 )由 指 令 字 节 中 的 两 位
(W1:W0)表示。当传输1、2或3字节(但不是流模式)时，在
每个8位序列之后可以拉高CS，使总线空闲，但最后一个
字节之后除外，此时会结束通信周期。当总线空闲时，如
果CS变为低电平，就会恢复串行传输。在非字节边界上拉
高CS引脚将复位串行控制端口。在写操作期间，流模式不
会跳过保留或空白字节，用户可以向保留寄存器地址写入
0x00。
由于数据是写入串行控制端口缓冲区，而不是直接写入
AD9520的实际控制寄存器，因此需要额外的操作来将串行
控制端口缓冲内容传输到AD9520的实际控制寄存器，从而
使其有效。更新寄存器操作包括设置寄存器0x232[0] = 1b
(此位为自清零位)。 更新寄存器之前，可以改变任意字节
的数据。更新寄存器会同时激活上次更新以来所有已写入
缓冲器的寄存器变化。
读操作
AD9520仅支持长指令模式。如果指令字定义了一个读操作，
在接下来的N × 8个SCLK周期，数据从指令字所规定的地址
逐个输出，其中N为1至3，由位[W1:W0]确定。 如果N = 4，
读操作将为流模式，持续至CS变为高电平。流模式不会跳
过保留或空白寄存器。回读数据在SCLK的下降沿有效。
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AD9520-0
AD9520串行控制端口的默认模式是双向模式。在双向模式
中，发送数据和回读数据均出现在SDIO引脚上。也可以将
AD9520设置为单向模式(寄存器0x000[7] = 1b和寄存器0x000[0]
= 1b)。在单向模式中，回读数据出现在SDO引脚上。
低四位([3:0])构成镜像关系。这使得LSB优先或MSB优先事
实上是一样的。这种镜像的一个例子是寄存器0x000的默
认设置，它镜像第4位和第3位。这将设置长指令模式，它
是默认且唯一支持的模式。
回读请求读取串行控制端口缓冲区或有效寄存器中的数据
(见图63)。对缓冲或有效寄存器的回读由0x004[0]控制。
AD9520的默认设置为MSB优先。
当寄存器0x000[1]和0x000[6]设置LSB优先时，它会立即生
效，因为这只影响串行控制端口的操作，而不需要执行
更新。
SDIO/SDA
SDO
SERIAL
CONTROL
PORT
UPDATE
REGISTERS
WRITE REGISTER 0x232 = 0x001
TO UPDATE REGISTERS
当MSB优先模式有效时，指令和数据字节必须按照从MSB
到LSB的顺序写入。采用MSB优先格式的多字节数据传输
由一个包括高数据字节寄存器地址的指令字节开始。后续
数据字节必须按照从高地址到低地址的顺序传输。在MSB
优先模式下，多字节传输周期每传输一个数据字节，串行
控制端口的内部地址产生器便递减1。
07213-037
SCLK/SCL
ACTIVE REGISTERS
CS
BUFFER REGISTERS
AD9520使用寄存器地址0x000至0xB03。
图63. AD9520串行控制端口缓冲寄存器与有效寄存器之间的关系
当LSB优先模式有效时，指令和数据字节必须按照从LSB到
MSB的顺序写入。采用LSB优先格式的多字节数据传输由
一个包括低数据字节寄存器地址的指令字节开始，其后是
多个数据字节。在多字节传输周期中，每传输一个字节，
串行端口的内部字节地址产生器便递增1。
SPI指令字(16位)
指令字的MSB为R/W，表示该指令是读操作还是写操作。
接下来的两位(W1:W0)表示传输长度，单位为字节。最后
13位(A12:A0)是读或写操作的起始地址。
如果MSB优先模式有效(默认)，AD9520串行控制端口的寄
存器地址将从刚才向控制寄存器0x000写入多字节I/O操作
的寄存器地址开始递减。如果LSB优先模式有效，串行控
制端口的寄存器地址将从刚才向控制寄存器0x232写入多
字节I/O操作的寄存器地址开始递增。
对于写操作，指令字之后是位[W1:W0]所代表的数据字节
数(见表44)。
表44. 字节传输计数
W1
0
0
1
1
W0
0
1
0
1
传输字节数
1
2
3
流模式
在流模式中，只要达到0x232，传输就会终止。请注意，
在多字节I/O操作期间，不会跳过不用的地址。
表45. 流模式(不跳过任何地址)
位[A12:A0]选择通信周期数据传输阶段写入或读取的寄存
器地址(寄存器映射范围内)。对于多字节传输，此地址是
起始字节地址。在MSB优先模式中，后续字节会递增该
地址。
写入模式
LSB优先
地址方向
递增
MSB优先
递减
停止序列
寄存器0x230、0x231、0x232、
停止
寄存器0x001、0x000、0x232、
停止
SPI MSB/LSB优先传输
AD9520指令字和字节数据可以是MSB优先或LSB优先。写
入0x000的任何数据都必须进行镜像，高四位([7:4])必须与
表46. 串行控制端口，16位指令字，MSB优先
MSB
I15
I14
I13
I12
I11
I10
I9
I8
I7
I6
LSB
R/W
W1
W0
A12 = 0
A11 = 0
A10 = 0
A9
A8
A7
A6
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I5
A5
I4
I3
I2
I1
I0
A4
A3
A2
A1
A0
AD9520-0
CS
SCLK DON'T CARE
SDIO DON'T CARE
R/W W1 W0 A12 A11 A10 A9
A8
A7
A6 A5
A4 A3 A2
A1 A0
D7 D6 D5
16-BIT INSTRUCTION HEADER
D4 D3
D2 D1
D0
D7
D6 D5
REGISTER (N) DATA
D4 D3 D2
D1 D0
DON'T CARE
REGISTER (N – 1) DATA
07213-038
DON'T CARE
表64. 串行控制端口写入：MSB优先，16位指令，双字节数据
CS
SCLK
DON'T CARE
SDIO
DON'T CARE
R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
SDO DON'T CARE
REGISTER (N) DATA
REGISTER (N – 1) DATA
REGISTER (N – 2) DATA
REGISTER (N – 3) DATA
DON'T
CARE
07213-039
D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0
16-BIT INSTRUCTION HEADER
表65. 串行控制端口读取：MSB优先，16位指令，4字节数据
tDH
CS
DON'T CARE
SDIO
DON'T CARE
tC
tCLK
tLOW
DON'T CARE
R/W
W1
W0
A12
A11
A10
A9
A8
A7
A6
A5
D4
D3
D2
D1
D0
DON'T CARE
07213-040
SCLK
tHIGH
tDS
tS
表66. 串行控制端口写入：MSB优先，16位指令，时序测量
CS
SCLK
DATA BIT N
07213-041
tDV
SDIO
SDO
DATA BIT N – 1
图67. 串行控制端口寄存器读取时序图
CS
SCLK DON'T CARE
A0 A1 A2 A3
A4
A5 A6
A7
A8
A9 A10 A11 A12 W0 W1 R/W D0 D1 D2 D3 D4
16-BIT INSTRUCTION HEADER
D5 D6
D7
REGISTER (N) DATA
表68. 串行控制端口写入：LSB优先，16位指令，双字节数据
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D0
D1 D2
D3 D4 D5
D6
REGISTER (N + 1) DATA
D7
DON'T CARE
07213-042
SDIO DON'T CARE
DON'T CARE
AD9520-0
tS
tC
CS
tCLK
tHIGH
SCLK
tLOW
tDS
SDIO
BIT N
BIT N + 1
图69. 串行控制端口写操作时序
表47. 串行控制端口时序
参数
tDS
tDH
tCLK
tS
tC
tHIGH
tLOW
tDV
描述
数据与SCLK上升沿之间的建立时间
数据与SCLK上升沿之间的保持时间
时钟周期
CS下降沿与SCLK上升沿之间的设置时间(通信周期开始)
SCLK上升沿与CS上升沿与之间的设置时间(通信周期结束)
SCLK应处于逻辑高电平状态的最短时间
SCLK应处于逻辑低电平状态的最短时间
SCLK至有效SDIO和SDO(见图67)
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07213-043
tDH
AD9520-0
EEPROM操作
AD9520内置一个EEPROM(非易失性存储器)。用户可以对
EEPROM进行编程，以创建并在断电时存储用户自定义寄
存器设置文件。此设置文件可以用来提供上电和芯片复位
时的默认设置。EEPROM大小为512字节。
请注意，为了保证启动时正确加载EEPROM，电源稳定后
RESET引脚上需有一个高电平-低电平-高电平脉冲。
在数据传输过程中，一般无法通过串行端口访问写入和读
取寄存器，但有一个回读寄存器STATUS_EEPROM例外。
在SPI模式下，为了通过串行端口确定数据传输状态，用户
可以读取STATUS_EEPROM位的值(1b表示进行中，0b表示
已完成)。
在I C模式下，用户可以通过外部I C主机寻址AD9520从机
端口(向AD9520发送一个地址字节)。如果AD9520以不应
答位回应，则说明未进行数据传输。如果AD9520以应答位
回应，则说明数据传输过程已完成。用户可以监控
STATUS_EEPROM寄存器，或者设置STATUS引脚来监控数
据传输状态。
2
2
写入EEPROM
回读寄存器(寄存器0xB00[0])中的STATUS_EEPROM位
用于指示EEPROM与控制寄存器之间的数据传输状态
(0b表示已完成/无效；1b表示进行中/有效)。在数据传
输开始时，EEPROM控制器将STATUS_EEPROM置1b，
数 据 传 输 结 束 时 清 0b。 当 STATUS引 脚 设 置 为 监 控
STATUS_EEPROM位的状态时，可以通过STATUS引脚
访问STATUS_EEPROM位。或者，用户也可以读取寄存
器，直接监控STATUS_EEPROM位。
6. 数据传输过程完成后(寄存器0xB00[0] = 0b)，将使能
EEPROM写 入 位 (寄 存 器 0xB02[0])清 0b， 以 禁 用 对
EEPROM的写操作。
为验证数据传输已正确完成，请确保寄存器0xB01[0] = 0b。
如果此寄存器的值为1b，则说明数据传输发生错误。一旦
EEPROM保存/加载传输完成，应等待至少10 µs再开始下一
EEPROM保存/加载传输。
读取EEPROM
下列复位相关事件可以启动将EEPROM中存储的设置恢复
到控制寄存器的过程。
当EEPROM引脚被拉高时，执行下列任一操作：
无法直接通过串行端口接口对EEPROM进行编程。要对
EEPROM进行编程并存储寄存器设置文件，请按照下述步
骤操作：
1. 将AD9520寄存器设置为所需的电路状态。
如果用户希望PLL在上电后自动锁定，则立即执行VCO
校准位(寄存器0x018[0])必须置1b。这样，VCO校准就
会在寄存器加载后自动启动。注意，在VCO校准期间必
须存在有效的输入参考信号。
2. 如有必要，设置EEPROM缓冲寄存器(参见“EEPROM缓
冲段编程”部分)。
仅在下列情况下才需要执行此步骤：用户希望使用
EEPROM来控制AD9520一些(但不是全部)寄存器的默认
设置，或者用户希望在上电或芯片复位期间控制寄存器
设置更新序列。
3. 将使能EEPROM写入位(寄存器0xB02[0])置1b，使能
EEPROM。
4. 将REG2EEPROM位(寄存器0xB03[0])置1b。
5. 将IO_UPDATE位(寄存器0x232[0])置1b，启动写入数据
到EEPROM以创建EEPROM设置文件的过程。这样，
AD9520 EEPROM控制器将把当前寄存器值、存储器地址
和指令字节从EEPROM缓冲段传输到EEPROM。
写 入 过 程 完 成 后 ， 内 部 控 制 器 将 寄 存 器 0xB03[0]
(REG2EEPROM)重置为0b。
• AD9520上电。
• 将RESET引脚拉低后释放RESET，以执行硬件芯片复位。
• 将自清零软复位位(寄存器0x000[5])置1b。
当EEPROM引脚被拉低时，将自清零SOFT_EEPROM位(寄
存器0xB02[1])置1b。AD9520随后便会启动对EEPROM的读
操作，并将读取值载入有效寄存器。
如 果 EEPROM引 脚 在 复 位 或 上 电 期 间 为 低 电 平 ， 则
EEPROM无效，AD9520转而加载默认值。
注意，如果使用EEPROM自动加载AD9520寄存器值并锁定
PLL，则在将寄存器值写入EEPROM时，立即执行VCO校
准位(寄存器0x018[0])必须置1b。这样，VCO校准就会在寄
存器加载后自动启动。在VCO校准期间必须存在有效的输
入参考信号。
为验证数据传输已正确完成，请验证寄存器0xB01[0] = 0b。
如果此寄存器的值为1b，则说明数据传输发生错误。一旦
EEPROM保存/加载传输完成，应等待至少10 µs再开始下一
EEPROM保存/加载传输。
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AD9520-0
EEPROM缓冲段编程
EEPROM缓冲段是AD9520的一个寄存器空间，在EEPROM
编程期间，它允许用户指定将哪些寄存器组存储到
EEPROM。 请 注 意 ， 该 寄 存 器 空 间 的 编 程 是 可 选 的 。
EEPROM缓冲段的上电默认值允许将寄存器0x000到寄存器
0x231的所有寄存器值存储到EEPROM。例如，如果用户只
想从EEPROM加载输出驱动器设置，而不想触及AD9520中
当前存储的PLL寄存器设置，则用户可以修改EEPROM缓
冲段，使其仅包括适用于输出驱动器的寄存器，而排除适
用于PLL配置的寄存器。
EEPROM缓冲段分为两个部分：寄存器段定义组和操作代
码。表48显示EEPROM缓冲段示例。
寄存器段定义组
请注意，AD9520寄存器映射不是连续的，而且EEPROM只
有 512字 节 长 。 寄 存 器 段 定 义 组 告 知 EEPROM控 制 器
AD9520寄存器映射是如何分段的。每个寄存器段定义组都
包含起始地址和要写入EEPROM的字节数。
寄存器段定义组用于定义EEPROM结构的连续寄存器段。
它由三个字节组成。第一个字节定义该组有多少连续的寄
存器字节。如果用户将0x000写入第一个字节，则说明该
组仅有一个字节。如果用户写入0x001，则说明该组有两
个字节。一组最多可以包括128个寄存器。后两个字节是
该组第一个寄存器的存储器地址(16位)的低位字节和高位
字节。
操作代码
有三个操作代码：IO_UPDATE、end-of-data和pseudoend-of-data。必须保证EEPROM缓冲段总是有一个end-ofdata或pseudo-end-of-data操作代码，并且IO_UPDATE操作
代码至少在end-of-data操作代码之前出现一次。
IO_UPDATE(操作代码0x80)
EEPROM控制器利用此操作代码产生IO_UPDATE信号，以
便在下载过程中用缓冲寄存器组更新活动控制寄存器组。
在最后一个寄存器段定义组结束后，至少应有一个IO_
UPDATE操作代码。这样在读取EEPROM时，当AD9520的
所有寄存器都加载完成后，至少会发生一次IO_UPDATE。
如 果 在 写 入 EEPROM期 间 不 存 在 此 操 作 代 码 ， 则 从
EEPROM加载的寄存器值不会传输到活动寄存器空间，而
且这些值在从EEPROM加载到AD9520之后不会生效。
End-of-Data(操作代码0xFF)
在上传和下载过程中，EEPROM控制器使用此操作代码终
止EEPROM与控制寄存器之间的数据传输过程。EEPROM
缓冲段中的最后一项应当是此操作代码或pseudo-end-ofdata操作代码。
Pseudo-End-of-Data(操作代码0xFE)
AD9520 EEPROM缓冲段长23字节，最多可以容纳7个寄存
器段定义组。如果用户希望定义7个以上的寄存器段定义
组，则可以使用pseudo-end-of-data操作代码。在上传过程
中，当EEPROM控制器接收到pseudo-end-of-data操作代码
时，它会暂停数据传输过程，将REG2EEPROM位清零，并
使能AD9520串行端口。然后，用户可以再次对EEPROM缓
冲段进行编程，并将REG2EEPROM位(寄存器0xB03[0])和
IO_UPDATE位(寄存器0x232[0])置1b，重新启动数据传输
过程。内部I2C主机随后开始写入EEPROM，从最后写入
操作保持的EEPROM地址开始。
该序列能够克服EEPROM缓冲段的大小限制，支持用户将
更多离散指令写入EEPROM。它还允许用户多次写入同一
寄存器，每次写入不同的值。
表48. EEPROM缓冲段示例
寄存器地址(十六进制)
启动EEPROM缓冲段
0xA00
0xA01
0xA02
0xA03
0xA04
0xA05
0xA06
0xA07
0xA08
0xA09
0xA0A
位7 (MSB)
0
0
0
位6
位5
位4
位3
位2
第一组寄存器的字节数[6:0]
第一组寄存器的地址[15:8]
第一组寄存器的地址[7:0]
第二组寄存器的字节数[6:0]
第二组寄存器的地址[15:8]
第二组寄存器的地址[7:0]
第三组寄存器的字节数[6:0]
第三组寄存器的地址[15:8]
第三组寄存器的地址[7:0]
IO_UPDATE操作代码(0x80)
End-of-data操作代码(0xFF)
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位1
位0 (LSB)
AD9520-0
热性能
表49. 64引脚LFCSP的热阻
符号
θJA
θJMA
θJMA
ΨJB
θJC
ΨJT
使用JEDEC JESD51-7加JEDEC JESD51-5 2S2P测试板测得的热特性
结至环境热阻，0.0 m/s气流，依据JEDEC JESD51-2(静止空气)
结至环境热阻，1.0 m/s气流，依据JEDEC JESD51-6(运动空气)
结至环境热阻，2.0 m/s气流，依据JEDEC JESD51-6(运动空气)
结至板特征参数，1.0 m/s气流，依据JEDEC JESD51-6(运动空气)和JEDEC JESD51-8
结至壳热阻(芯片至散热器)，依据MIL-Std 883的方法1012.1
结至封装顶部特征参数，0 m/s气流，依据JEDEC JESD51-2(静止空气)
AD9520对壳温(TCASE)做了规定。为确保TCASE不超过范围，
可以使用气流源。
θJA值供封装比较和PCB设计考虑时使用。θJA可用于计算TJ
的一阶近似值，计算公式如下：
TJ = TA + (θJA × PD)
通过下式可确定应用PCB上的结温：
TJ = TCASE + (ΨJT × PD)
其中：
TJ为结温(°C)。
TCASE为壳温(°C)，由用户在封装的顶部中央测量。
ΨJT值通过表49查找。
PD为功耗(见表18中的总功耗)。
值(°C/W)
22.0
19.2
17.2
11.6
1.3
0.1
其中，TA为环境温度(°C)。
θJC值是在需要外部散热器时，供封装比较和PCB设计考虑
时使用。
ΨJB值则供封装比较和PCB设计考虑时使用。
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AD9520-0
寄存器映射
不能用表50中未列出的寄存器地址，写入这些寄存器不起作用。写入标示为“未用”的寄存器地址也不起作用。
表50. 寄存器映射概览
地址
(十六
进制)
参数
串行端口配置
位7 (MSB)
位6
位5
位4
位3
位2
位1
位0 (LSB)
默认值
(十六
进制)
0x000
SDO有效
LSB优先/
地址递增
软复位
(自清零)
软复位
(自清零)
未用
未用
LSB优先/
地址递增
SDO有效
0x00
未用
未用
软复位
(自清零)
软复位
(自清零)
0x001
0x002
0x003
0x004
串行端口配置
(SPI模式)
串行端口配置
(I2C模式)
未用
保留
器件ID
回读控制
未用
0x00
未用
未用
保留
器件ID(只读)
未用
回读有效
寄存器
N/A
N/A
0x20
0x00
EEPROM ID
0x005
0x006
EEPROM
客户版本ID
0x007
to
0x00F
PLL
未用
0x010
0x011
0x012
0x013
0x014
PFD电荷泵
R计数器
PFD极性
电荷泵电流
未用
未用
A计数器
B计数器
0x015
0x016
PLL_CTRL_1
0x017
0x018
PLL_CTRL_2
PLL_CTRL_3
0x019
PLL_CTRL_4
0x01A
PLL_CTRL_5
使能STATUS引脚
分频器
参考频率
监控阈值
0x01B
PLL_CTRL_6
使能VCO频率
使能REF2
使能REF1
(REFIN)频率 (REFIN)频率
监控
监控
设置CP引脚
为VCP/2
未用
复位R
计数器
复位A和
B计数器
0x00
EEPROM客户版本ID (MSB)
0x00
未用
0x00
电荷泵模式
14位R计数器的位[7:0] (LSB)
14位R计数器的位[13:8] (MSB)
6位A计数器
13位B计数器的位[7:0] (LSB)
复位所有
计数器
STATUS引脚控制
锁定检测计数器
数字锁定
检测窗口
使能CMOS参考
输入直流偏移
R、A、B计数器
SYNC 引脚复位
监控
EEPROM客户版本ID (LSB)
PLL关断
0x7D
0x01
0x00
0x00
0x03
13位B计数器的位[12:8] (MSB)
B计数器旁路
预分频器P
0x00
0x06
防反冲脉冲宽度
VCO校准分频器
立即执行VCO
校准
禁用数字
锁定检测
R路径延迟
N路径延迟
0x00
0x06
0x00
LD引脚控制
0x00
REFMON引脚控制
0x00
0x01C
PLL_CTRL_7
禁用切换去抖
选择REF2
使用REF_
SEL引脚
使能自动
参考切换
继续使用REF2
使能REF2
使能REF1
使能差分参考
0x00
0x01D
PLL_CTRL_8
使能STATUS引脚
上的Status_
EEPROM
使能XTAL
OSC
使能时钟
倍频器
禁用PLL
状态寄存器
使能LD引脚
比较器
未用
使能外部保持
使能保持
0x80
0x01E
PLL_CTRL_9
外部零延迟反馈通道分频器
选择
使能外部
零延迟
使能零延迟
未用
0x00
0x01F
PLL_Readback
(只读)
VCO频率大于
阈值
REF2频率
大于阈值
REF1频率大于
阈值
数字锁定检测
N/A
未用
未用
VCO校准
完成
保持模式
激活
选择REF2
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AD9520-0
地址
(十六
参数
进制)
输出驱动器控制
位7 (MSB)
位6
0x0F0
OUT0控制
OUT0格式
0x0F1
OUT1控制
OUT1格式
0x0F2
OUT2控制
OUT2格式
0x0F3
OUT3控制
OUT3格式
0x0F4
OUT4控制
OUT4格式
0x0F5
OUT5控制
OUT5格式
0x0F6
OUT6控制
OUT6格式
0x0F7
OUT7控制
OUT7格式
0x0F8
OUT8控制
OUT8格式
0x0F9
OUT9控制
OUT9格式
0x0FA
OUT10控制
OUT10格式
0x0FB
OUT11控制
OUT11格式
0x0FC
使能CSDLD上的
输出
CSDLD en
OUT7
未用
OUT0 CMOS
配置
OUT1 CMOS
配置
OUT2 CMOS
配置
OUT3 CMOS
配置
OUT4 CMOS
配置
OUT5 CMOS
配置
OUT6 CMOS
配置
OUT7 CMOS
配置
OUT8 CMOS
配置
OUT9 CMOS
配置
OUT10 CMOS
配置
OUT11 CMOS
配置
CSDLD en
CSDLD en
OUT6
OUT5
未用
未用
0x0FD
位5
位4
位3
OUT0 极性
OUT1 极性
OUT2 极性
OUT3 极性
OUT4 极性
OUT5 极性
OUT6 极性
OUT7 极性
OUT8 极性
OUT9 极性
OUT10 极性
OUT11 极性
CSDLD en
OUT4
未用
0x 0FE
未用
至
0x 18F
LVPECL通道分频器
0x190
0x191
分频器0 (PECL)
分频器1旁路
0x192
0x193
0x194
分频器1 (PECL)
分频器2旁路
0x195
0x196
0x197
分频器2 (PECL)
分频器2旁路
0x198
0x199
0x19A
分频器3 (PECL)
分频器3旁路
0x19B
0x 19C
至
0x 1DF
未用
分频器0低周期
分频器0
分频器0
忽略
强制
SYNC
高电平
未用
分频器0
高电平
启动
分频器1低周期
分频器1
分频器1
忽略
强制
SYNC
高电平
未用
分频器1
高电平
启动
分频器2低周期
分频器2
分频器2
忽略
强制
SYNC
高电平
未用
分频器2
高电平
启动
分频器3低周期
分频器3
分频器3
忽略
强制
SYNC
高电平
未用
分频器3
高电平
启动
CSDLD en
OUT3
CSDLD en
OUT11
未用
位2
位1
OUT0 LVPECL
差分电压
OUT1 LVPECL
差分电压
OUT2 LVPECL
差分电压
OUT3 LVPECL
差分电压
OUT4 LVPECL
差分电压
OUT5 LVPECL
差分电压
vo
OUT6 LVPECL
差分电压
OUT7 LVPECL
差分电压
OUT8 LVPECL
差分电压
OUT9 LVPECL
差分电压
OUT10 LVPECL
差分电压
OUT11 LVPECL
差分电压
CSDLD en
CSDLD en
OUT2
OUT1
CSDLD en
CSDLD en
OUT10
OUT9
位0 (LSB)
OUT0 LVPECL
关断
OUT1 LVPECL
关断
OUT2 LVPECL
关断
OUT3 LVPECL
关断
OUT4 LVPECL
关断
OUT5 LVPECL
关断
OUT6 LVPECL
关断
OUT7 LVPECL
关断
OUT8 LVPECL
关断
OUT9
关断
OUT10 LVPECL
关断
OUT11LVPECL
关断
CSDLD en
OUT0
CSDLD en
OUT8
通道0关断
通道0直接
至输出
禁用分频器0
DCC
通道1关断
通道1直接
至输出
禁用分频器1
DCC
未用
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0x64
0x64
0x64
0x64
0x64
0x64
0x64
0x64
0x64
0x00
0x00
通道2关断
通道2直接
至输出
通道3关断
通道3直接
至输出
0x00
0x00
0x11
0x00
禁用分频器2
DCC
0x00
0x00
0x00
分频器3高周期
分频器3相位偏移
未用
0x64
0x33
0x00
分频器2高周期
分频器2相位偏移
未用
0x64
0x77
0x00
分频器1高周期
分频器1相位偏移
未用
0x64
0x00
分频器0高周期
分频器0相位偏移
未用
默认值
(十六
进制)
禁用分频器3
DCC
0x00
0x00
AD9520-0
地址
(十六
参数
进制)
VCO分频器和CLK输入
0x1E0
0x1E1
VCO分频器
输入CLK
0x1E2
至
0x22A
系统
未用
0x230
关断和SYNC
0x231
未用
更新所有寄存器
0x232
位7 (MSB)
未用
位6
位5
未用
未用
未用(默认值= 1b)
位3
位2
关断时钟
输入部分
未用
关断VCO时钟
接口
关断VCO
和CLK
位1
VCO分频器
选择VCO或CLK
未用
禁用上电
SYNC
未用
旁路VCO
分频器
IO_UPDATE
关断SYNC
关断分配参考
软SYNC
0x00
0x00
IO_UPDATE
(自清零)
未用
0x00
0x00
未用
0x00
0x00
0x00
0x02
0x00
0x04
0x0E
0x00
0x10
0x0E
0x00
0xF0
0x0B
0x01
0x90
0x01
0x01
0xE0
0x01
0x02
0x30
0x80
0xFF
0x00
数据传输：1字节
起始地址：地址0x000
数据传输：3字节
起始地址：地址0x004
数据传输：16字节
起始地址：地址0x010
数据传输：16字节
起始地址：地址0x0F0
数据传输：12字节
起始地址：地址0x190
数据传输：2字节
起始地址：地址0x1E0
数据传输：2字节
起始地址：地址0x230
操作： IO_UPDATE
操作：数据结束
未用
可用于其它EEPROM指令
EEPROM状态
(只读)
EEPROM错误校验
(只读)
未用
未用
未用
未用
0xB02
EEPROM控制1
未用
0xB03
EEPROM控制2
未用
Soft_EEPROM
(自清零)
未用
Rev. A | Page 63 of 80
0x00
0x20
0x00
未用
0xA00
串行端口配置
0xA01
0xA02
0xA03
EEPROM
客户版本ID
0xA04
0xA05
0xA06
PLL设置
0xA07
0xA08
0xA09
输出驱动器控制
0xA0A
0xA0B
0xA0C
LVPECL通道分频器
0xA0D
0xA0E
0xA0F
VCO分频器和
CLK输入
0xA10
0xA11
0xA12
关断和SYNC
0xA13
0xA14
0xA15
IO_UPDATE
0xA16
数据结束
0xA17
未用
至
0xAFF
EEPROM控制
0xB01
位0 (LSB)
未用
0x233
未用
至
0x9FF
EEPROM缓冲段
0xB00
位4
默认值
(十六
进制)
STATUS_
EEPROM
EEPROM
数据错误
0x00
使能EEPROM
写入
REG2EEPROM
(自清零)
0x00
0x00
0x00
AD9520-0
寄存器映射描述
表51至表61详细描述了控制寄存器的各个功能。
表51. SPI模式串行端口配置
寄存器
地址(十
六进制) 位
0x000
7
名称
SDO有效
6
LSB优先/地址递增
5
软复位
4
[3:0]
未用
镜像[7:4]
0x003
[7:0]
器件ID(只读)
0x004
[7:1]
0
未用
回读有效寄存器
描述
选择单向或双向数据传输模式。
0:SDIO引脚用于读和写；SDO为高阻态(默认)。
1:SDO用于读取；SDIO用于写入；单向模式。
SPI MSB或LSB数据方向。(I2C模式下忽略此位。)
0:数据以MSB优先方向；递减寻址(默认)。
1:数据以LSB优先方向；递增寻址。
软复位。
1(自清零)。若EEPROM引脚为高电平，软复位从EEPROM中加载寄存器值。若EEPROM引脚为低电平，
软复位加载寄存器值为片内默认值。
未用
位[3:0]应当始终是位[7:4]的镜像，这样器件处于MSB优先模式还是LSB优先模式都无所谓(参见寄存器
0x000[6])。按如下方式设置各个位：
位0 = 位7。
位1 = 位6。
位2 = 位5。
位3 = 位4。
用于唯一识别AD9520的扩展版本(AD9520-0至AD9520-5)，例如：
AD9520-0：0x20。
AD9520-1：0x60。
AD9520-2：0xA0。
AD9520-3：0x61。
AD9520-4：0xE1。
AD9520-5：0xE0。
未用
选择用于回读的寄存器库。
0:回读缓冲寄存器(默认)。
1:回读有效寄存器。
表52. I2C模式串行端口配置
寄存器
地址(十
六进制) 位
0x000 [7:6]
5
0x003
0x004
名称
未用
软复位
4
[3:0]
未用
镜像[7:4]
[7:0]
[7:1]
0
器件ID(只读)
未用
回读有效寄存器
描述
未用
软复位。
1(自清零)。若EEPROM引脚为高电平，软复位从EEPROM中加载寄存器值。若EEPROM引脚为低电平，
软复位加载寄存器值为片内默认值。
未用
位[3:0]应当始终是位[7:4]的镜像，这样器件处于MSB优先模式还是LSB优先模式都无所谓。参见表51，
寄存器0x000，位[3:0]。
用于唯一识别AD9520的扩展版本(AD9520-0至AD9520-5)。参见表51，寄存器0x003。
未用.
选择用于回读的寄存器库。
[0] = 0：回读缓冲寄存器(默认)。
1：回读有效寄存器。
表53. EEPROM客户版本ID
寄存器
地址(十
六进制) 位
0x005 [7:0]
0x006
[7:0]
名称
EEPROM客户版本
ID (LSB)
EEPROM客户版本
ID (MSB)
描述
16位EEPROM ID[7:0]。此寄存器与0x006结合使用，允许用户存储一个唯一ID，以识别EEPROM中存
储何种版本的AD9520寄存器设置。它对AD9520的操作无任何影响(默认值：0x00)。
16位EEPROM ID[15:8]。此寄存器与0x005结合使用，允许用户存储一个唯一ID，以识别EEPROM中存
储何种版本的AD9520寄存器设置。它对AD9520的操作无任何影响(默认值：0x00)。
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AD9520-0
表54. PLL
寄存器
地址
(十六
进制) 位
0x010
7
名称
PFD极性
[6:4] CP电流
[3:2] CP模式
[1:0]
0x011
[7:0]
0x012
[7:6]
[5:0]
0x013
[7:6]
[5:0]
[7:0]
0x014
0x015
[7:5]
[4:0]
0x016
7
6
5
4
3
描述
设置PFD极性。负极性仅用于(如需要)外部VCO/VCXO。
片内VCO要求正极性，[7] = 0。
0:正极性(较高的控制电压产生较高的频率，默认值)
1:负极性(较高的控制电压产生较低的频率)
电荷泵电流(CPRSET = 5.1 kΩ)。
位 位 位
6 5 4 ICP (mA)
0 0 0 0.6
0 0 1 1.2
0 1 0 1.8
0 1 1 2.4
1 0 0 3.0
1 0 1 3.6
1 1 0 4.2
1 1 1 4.8(默认)
电荷泵工作模式。
位 位
3 2 电荷泵模式
0 0 高阻态
0 1 驱动源电流(增强)
1 0 驱动吸电流(减弱)
1 1 正常工作(默认)
PLL关断
PLL工作模式。
位 位
1 0 模式
0 0 正常工作；要使用PLL，必须选择该模式。
0 1 异步关断(默认)
1 0 未用
1 1 同步关断
14位R计数器的 参考分频器LSB—最低8位。参考分频器(也称为R分频器或R计数器)为14位长。最低8位位于此寄存器中(默认：0x01)。
位[7:0] (LSB)
未用
未用
14位R计数器的 参考分频器MSB—最高6位。参考分频器(也称为R分频器或R计数器)为14位长。最高6位位于此寄存器中(默认：0x00)。
位[13:8] (MSB)
未用
未用
6位A计数器
A计数器(N分频器的一部分)。N分频器也称为反馈分频器(默认：0x00)。
13位B计数器的 B计数器(N分频器的一部分)—最低8位。N分频器也称为反馈分频器(默认：0x03)。
位[7:0] (LSB)
未用
未用
13位B计数器的 B计数器(N分频器的一部分)—最高5位。N分频器也称为反馈分频器(默认：0x00)。
位[12:8] (MSB)
设置CP引脚为 将CP引脚设为VCP电源电压的一半。
VCP/2
0：电荷泵正常工作(默认)。
1：CP引脚设为VCP/2。
复位R计数器(R分频器)。
复位R计数器
0：正常(默认)。
1：R计数器保持复位状态。
复位A和B计数器 复位A和B计数器(N分频器的一部分)。
0：正常(默认)。
1：A和B计数器保持复位状态。
复位所有计数器 复位R、A和B计数器。
0：正常(默认)。
1：R、A和B计数器保持复位状态。
B计数器旁路
B计数器旁路。仅当预分频器在FD模式下工作时有效。
0：正常(默认)。
1：B计数器设为1分频，预分频器设置决定N分频器的分频比。
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AD9520-0
寄存器
地址
(十六
进制) 位
名称
[2:0] 预分频器P
0x017
[7:2] STATUS
引脚控制
描述
预分频器：DM = 双模，FD = 固定分频。预分频器P是反馈分频器的一部分。详情参见数据手册的“VCO/VCXO反馈
分频器N—P、A和B”部分。
位 位 位
2 1 0 模式 预分频器
1分频。
0 0 0 FD
2分频。
0 0 1 FD
当A ≠ 0时，2分频和3分频；当A = 0时，2分频。
0 1 0 DM
当A ≠ 0时，4分频和5分频；当A = 0时，4分频。
0 1 1 DM
当A ≠ 0时，8分频和9分频；当A = 0时，8分频。
1 0 0 DM
当A ≠ 0时，16分频和17分频；当A = 0时，16分频。
1 0 1 DM
当A ≠ 0时，32分频和33分频；当A = 0时，32分频(默认)。
1 1 0 DM
3分频。
1 1 1 FD
选择出现在STATUS引脚上的信号。 要重新设置STATUS引脚，寄存器0x01D[7]必须为0b。
位
7
0
0
0
0
0
0
0
0
位
6
0
0
0
0
0
0
0
X
位
5
0
0
0
0
0
0
0
X
位
4
0
0
0
0
1
1
1
X
位
3
0
0
1
1
0
0
1
X
位
2
0
1
0
1
0
1
0
X
电平或
动态信号
LVL
DYN
DYN
DYN
DYN
DYN
DYN
LVL
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
LVL
DYN
DYN
DYN
DYN
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
DYN
DYN
1
1
1
1
0
0
0
1
1
0
1
0
DYN
DYN
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
1
1
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
1
0
1
0
LVL
LVL
LVL
LVL
LVL
LVL
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
0
0
1
1
1
0
1
0
1
LVL
LVL
LVL
LVL
LVL
STATUS引脚上的信号
直流地(默认)
N分频器输出(延迟后)
R分频器输出(延迟后)
A分频器输出
预分频器输出
PFD上升脉冲
PFD下降脉冲
地(直流)。用于本表中未指定的其他全部位的设置。
后续选择同样可用于REFMON和LD引脚控制。
地(直流)。
REF1时钟(差分模式下为差分参考)
REF2时钟(差分模式下不可用)
选定的PLL参考(差分模式下为差分参考)
未选定的PLL参考(差分模式下不可用)
选定参考的状态(差分参考的状态)；高电平有效。
未选定参考的状态(差分模式下不可用)；高电平有效。
REF1频率的状态(高电平有效)
REF2频率的状态(高电平有效)
(REF1频率的状态) AND (REF2频率的状态)
(DLD) AND (选定参考的状态) AND (VCO的状态)
VCO频率的状态(高电平有效)
选定参考(低电平= REF1，高电平= REF2)
DLD；高电平有效。
保持模式激活(高电平有效)
不使用。
VS(PLL电源)
REF1 clock (差分模式下为差分参考)
REF2 clock (差分模式下不可用)
Selected reference to PLL (差分模式下为差分参考)
Unselected reference to PLL (差分模式下不可用)
选定参考的状态(差分参考的状态)；低电平有效。
未选定参考的状态(差分模式下不可用)；低电平有效。
REF1频率的状态(低电平有效)
REF2频率的状态(低电平有效)
(REF1频率的状态)AND(REF2频率的状态)
(DLD) AND (选定参考的状态)AND(VC0频率的状态)
VCO频率的状态(低电平有效)
选定参考(低电平= REF2，高电平= REF1)
DLD(低电平有效)
保持模式激活(低电平有效)
不使用。
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AD9520-0
寄存器
地址
(十六
进制) 位
0x018
名称
描述
[1:0] 防反冲脉冲宽度 位 位
1 0 防反冲脉冲宽度(ns)
0 0 2.9(默认)
0 1 1.3
1 0 6.0
1 1 2.9
使能CMOS参考 使能单端CMOS输入模式下的直流偏移，防止交流耦合和输入丢失时发生震颤。
7
输入直流偏移
0：禁用直流偏移(默认)。
1：使能直流偏移。
[6:5] 锁定检测计数器 边沿在锁定检测窗口内的连续PFD周期数，只有经过该数量的PFD周期后，DLD才会指示锁定。
位 位
6 5 确定锁定的PFD周期数
0 0 5(默认)
0 1 16
1 0 64
1 1 255
数字锁定检测
如果PFD输入端的上升沿时间差小于锁定检测窗口时间，则数字锁定检测标志置1。
4
窗口
该标志将保持置1状态，直到时间差大于失锁阈值。
0：高范围(默认)。默认设置为3.5 ns。
1:低范围。
禁用数字锁定
3
数字锁定检测操作。
检测
0：锁定检测正常工作(默认)。
1:禁用锁定检测。
[2:1] VCO校准分频器 用于从PLL参考时钟产生VCO校准时钟的分频器(有关VCO校准分频器基于PFD速率的推荐设置，参见“VCO校准”部分)。
位 位
2 1 VCO校准时钟分频器
0 0 2 PFD频率小于12.5 MHz时使用该设置。PFD频率等于fREF/R。
0 1 4 PFD频率小于12.5 MHz时使用该设置。PFD频率等于fREF/R。
1 0 8 PFD频率小于50 MHz时使用该设置。
1 1 16(默认)PFD频率为任意值时均可使用该设置，但它使VCO具有最长的校准时间。
用于启动VCO校准的位。在有效寄存器中，此位必须从0切换到1。启动校准的操作顺序如下：设为0，跟随一个
立即执行VCO
0
校准
IO_UPDATE位(寄存器0x232[0])；然后置1，跟随另一个IO_UPDATE位(寄存器0x232[0])。利用该操作顺序可以完全控制
VCO校准相对于其它可能影响校准的寄存器编程的发生时间(默认值为0)。注意，在VCO校准期间，VCO分频器(寄存器
0x1E0[2:0])不得是静态的。
0x019
[7:6] R、A、B计数器
SYNC引脚复位
位 位
7 6 操作
0 0 SYNC时无操作(默认)
0
1
1
0x01A
[5:3] R路径延迟
[2:0] N路径延迟
使能STATUS引脚
7
分频器
6
参考频率监控
阈值
1
0
1
异步复位
同步复位
SYNC时无操作
R路径延迟，见表2(默认值：0x0)。
N路径延迟，见表2(默认值：0x0)。
使能STATUS引脚的4分频，这样更容易查看离开R和N分频器的低占空比信号。
0：禁用STATUS引脚的4分频(默认)。
1:使能STATUS引脚的4分频。
设置参考(REF1/REF2)频率监控器的检测阈值频率。不影响VCO频率监控器的检测阈值(见表17的REF1、REF2和VCO频率
状态监控器参数)。
0：如果频率高于1.02 MHz，则频率有效(默认)。
1:如果频率高于6 kHz，则频率有效。
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AD9520-0
寄存器
地址
(十六
进制) 位
名称
[5:0] LD引脚控制
0x01B
7
6
5
描述
选择连接到LD引脚的信号。
位
5
0
0
0
0
0
0
位
4
0
0
0
0
0
X
位
3
0
0
0
0
0
X
位
2
0
0
0
0
1
X
位
1
0
0
1
1
0
X
位
0
0
1
0
1
0
X
电平或
动态信号
LVL
DYN
DYN
HIZ
CUR
LVL
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
LVL
DYN
DYN
DYN
DYN
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
LVL
DYN
LD引脚的信号
数字锁定检测(高电平=锁定；低电平=未锁定，默认)
P沟道开漏锁定检测(模拟锁定检测)
N沟道开漏锁定检测(模拟锁定检测)
三态(高阻态)LD引脚
电流源锁定检测(当DLD为真时，110 μA)
地(直流)；针对0XXXXX未规定的所有其它情况。
后续选择与REFMON相同。
地(直流)。
REF1时钟(差分模式下为差分参考)
REF2时钟(差分模式下不可用)
选定的PLL参考(差分模式下为差分参考)
未选定的PLL参考(差分模式下不可用)
选定参考的状态(差分参考的状态)；高电平有效。
未选定参考的状态(差分模式下不可用)；高电平有效。
REF1频率的状态(高电平有效)
REF2频率的状态(高电平有效)
(REF1频率的状态) AND (REF2频率的状态)
(DLD) AND (选定参考的状态) AND (VCO的状态)
VCO频率的状态(高电平有效)
选定参考(低电平= REF1，高电平= REF2)
DLD；高电平有效。
保持模式激活(高电平有效)
不使用
VS(PLL电源)
REF1 clock (差分模式下为差分参考)
1
1
1
1
0
0
0
0
1
1
0
1
DYN
DYN
REF2 clock (差分模式下不可用)
Selected reference to PLL (差分模式下为差分参考)
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
0
0
0
0
1
1
0
0
0
1
0
1
0
1
DYN
LVL
LVL
LVL
LVL
LVL
Selected reference to PLL (差分模式下不可用)
选定参考的状态(差分参考的状态)；低电平有效。
未选定参考的状态(差分模式下不可用)；低电平有效。
REF1频率的状态(低电平有效)
REF2频率的状态(低电平有效)
(REF1频率的状态)AND(REF2频率的状态)
1 1 1 0
1
0 LVL
(DLD) AND (选定参考的状态)AND(VC0频率的状态)
1 1 1 0
1
1 LVL
VCO频率的状态(低电平有效)
1 1 1 1
0
0 LVL
选定参考(低电平= REF2，高电平= REF1)
1 1 1 1
0
1 LVL
DLD；低电平有效。
1 1 1 1
1
0 LVL
保持模式激活(低电平有效)
1 1 1 1
1
1 LVL
不使用
使能VCO频率
使能或禁用VCO频率监控。
监控
0：禁用VCO频率监控(默认)。
1:使能VCO频率监控。
使能REF2 (REFIN) 使能或禁用REF2频率监控。
频率监控
0：禁用REF2频率监控(默认)。
1:使能REF2频率监控。
使能REF1 (REFIN) 使能REF1 (REFIN)频率监控，适用于REF1(单端)和REFIN(差分)输入(由差分参考模式选择)。
0：禁用REF1 (REFIN)频率监控(默认)。
频率监控
1:使能REF1 (REFIN)频率监控。
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AD9520-0
寄存器
地址
(十六
进制) 位
名称
[4:0] REFMON引脚
控制
0x01C
7
禁用切换去抖
6
选择REF2
5
使用REF_SELZ
引脚
4
使能自动参考
切换
3
继续使用REF2
2
使能REF2
1
使能REF1
0
使能差分参考
描述
选择连接到REFMON引脚的信号。
位 位 位
位 位 电平或
4
3
2
1
0 动态信号
0
0
0
0
0 LVL
0
0
0
0
1 DYN
0
0
0
1
0 DYN
0
0
0
1
1 DYN
0
0
1
0
0 DYN
0
0
1
0
1 LVL
0
0
1
1
0 LVL
0
0
1
1
1 LVL
0
1
0
0
0 LVL
0
1
0
0
1 LVL
0
1
0
1
0 LVL
0
1
0
1
1 LVL
0
1
1
0
0 LVL
0
1
1
0
1 LVL
0
1
1
1
0 LVL
0
1
1
1
1 LVL
1
0
0
0
0 LVL
1
0
0
0
1 DYN
1
0
0
1
0 DYN
1
1
0
0
0
1
1
0
1
0
DYN
DYN
1
1
1
1
1
1
0
0
0
1
1
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
1
0
1
0
LVL
LVL
LVL
LVL
LVL
LVL
REFMON引脚的信号
直流地(默认)
REF1时钟(差分模式下为差分参考)
REF2时钟(差分模式下不可用)
选定的PLL参考(差分模式下为差分参考)
未选定的PLL参考(差分模式下不可用)
选定参考的状态(差分参考的状态)；高电平有效。
未选定参考的状态(差分模式下不可用)；高电平有效。
REF1频率的状态(高电平有效)
REF2频率的状态(高电平有效)
(REF1频率的状态) AND (REF2频率的状态)
(DLD) AND (选定参考的状态) AND (VCO的状态)
VCO频率的状态(高电平有效)
选定参考(低电平= REF1，高电平= REF2)
DLD；高电平有效。
保持模式激活(高电平有效)
不使用
VS(PLL电源)
REF1 clock (差分模式下为差分参考)
REF2 clock (差分模式下不可用)
Selected reference to PLL (差分模式下为差分参考)
Unselected reference to PLL (差分模式下不可用)
选定参考的状态(差分参考的状态)；低电平有效。
未选定参考的状态(差分模式下不可用)；低电平有效。
REF1频率的状态(低电平有效)
REF2频率的状态(低电平有效)
(REF1频率的状态)AND(REF2频率的状态)
(DLD) AND (选定参考的状态)AND(VC0频率的状态)
VCO频率的状态(低电平有效)
选定参考(低电平= REF2，高电平= REF1)
DLD；低电平有效。
保持模式激活(低电平有效)
不使用
1
1
0
1
1 LVL
1
1
1
0
0 LVL
1
1
1
0
1 LVL
1
1
1
1
0 LVL
1
1
1
1
1 LVL
禁用或使能切换去抖电路。
0：使能切换去抖电路(默认)。
1：禁用切换去抖电路。
如果寄存器0x01C[5] = 0，则选择手动模式下PLL的参考；寄存器选择的参考控制。
0：选择REF1(默认)。
1:选择REF2。
如果寄存器0x01C[4] = 0(手动)，则设置PLL参考选择的方法。
0：使用寄存器0x01C[6](默认)。
1：使用REF_SEL引脚。
自动或手动参考切换。单端参考模式必须通过寄存器0x01C[0] = 0b选择。
0：手动参考切换(默认)。
1：自动参考切换。 设置该位也会使REF1和REF2上电，并覆盖寄存器0x01C[2:1]的设置。
切换后继续使用REF2。
0：当REF1状态再次变为良好时，返回到REF1(默认)。
1：切换后继续使用REF2。不会自动返回到REF1。
此位用于开启REF2的电源。使能自动参考切换时，此位被覆盖。
0：REF2关断(默认)。
1：REF2上电。
此位用于开启REF1的电源。使能自动参考切换时，此位被覆盖。
0：REF1关断(默认)。
1：REF1上电。
选择PLL参考模式：差分或单端。 当此位置1时，寄存器0x01C[2:1]应清0。
0：单端参考模式(默认)。 1：差分参考模式。
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.
AD9520-0
寄存器
地址
(十六
进制) 位
6
名称
使能STATUS
引脚上的
Status_EEPROM
使能XTAL OSC
5
使能时钟倍频器
4
禁用PLL状态
寄存器
3
使能LD引脚
比较器
2
1
未用
使能外部保持
0
使能保持
0x01D 7
0x01E
0x01F
[7:5] 未用
[4:3] 外部零延迟反馈
通道分频器选择
2
使能外部零延迟
1
使能零延迟
0
7
6
未用
未用
VCO校准完成
(只读)
5
保持模式激活
(只读)
4
选择REF2(只读)
3
VCO频率大于
阈值(只读)
2
REF2频率大于
阈值(只读)
1
REF1频率大于
阈值(只读)
0
数字锁定检测
(只读)
描述
使能STATUS引脚上的Status_EEPROM信号。
0：STATUS引脚由0x017[7:2]选择控制。
1：选择STATUS引脚上的Status_EEPROM信号。此位覆盖寄存器0x017[7:2]的选择(默认)。
使能PLL参考输入端的晶振所需的保持放大器。
0：禁用晶振保持放大器(默认)。
1:使能晶振保持放大器。
使能PLL参考输入时钟倍频器。
0：禁用倍频器(默认)。
1：使能倍频器。
禁用PLL状态寄存器回读。
0：使能PLL状态寄存器(默认)。
1：禁用PLL状态寄存器。如果此位置1，则寄存器01F不会自动更新。
使能LD引脚电压比较器。用于LD引脚电流源锁定检测模式。当AD9520处于内部(自动)保持模式时，
可以利用LD引脚上的电压来确定PLL先前是否处于锁定状态(见图47)。否则，它可以与REFMON和
STATUS引脚一起使用，以监控此LD引脚上的电压。
0：禁用LD引脚比较器并忽略LD引脚电压；内部/自动保持控制器视此引脚为真(高电平，默认)。
1：使能LD引脚比较器(利用LD引脚电压确定PLL先前是否处于锁定状态)。
未用
通过SYNC引脚使能外部保持控制。(这将禁用内部保持模式。)
0：自动保持模式，保持由自动保持电路控制(默认)。
1:外部保持模式，保持由SYNC引脚控制。
使能内部控制的保持功能。
0：禁用保持(默认)。
1：使能保持。
未用
位 位
4
3
选择外部零延迟路径中使用哪个通道分频器
0
0
选择通道分频器0(默认)
0
1
选择通道分频器1.
1
0
选择通道分频器2.
1
1
选择通道分频器3.
选择使用何种零延迟模式。
0：如果0x01E[1] = 1，则使能内部零延迟模式(默认)。
1:如果0x01E[1] = 1，则使能外部零延迟模式。
使能零延迟功能。
0：禁用零延迟功能(默认)。
1:使能零延迟功能。
未用
未用
回读寄存器。指示VCO校准的状态。
0：VCO校准未完成。
1：VCO校准已完成。
回读寄存器。指示器件是否处于保持状态(见图47)。注意，这与保持使能不同。
0：非处于保持状态。
1：保持状态激活。
回读寄存器。指示选择哪一个PLL参考作为PLL的输入。
0：选择REF1(如果在差分模式下，则选择差分参考)。
1：选择REF2。
回读寄存器。指示VCO频率是否大于阈值(见表17的REF1、REF2和VCO频率状态监控器参数)。
0：VCO频率小于阈值。
1：VCO频率大于阈值。
回读寄存器。指示REF2的信号频率是否大于寄存器0x01A[6]设置的阈值频率。
0：REF2频率小于阈值频率。
1：REF2频率大于阈值频率。
回读寄存器。指示REF1的信号频率是否大于寄存器0x01A[6]设置的阈值频率。
0：REF1频率小于阈值频率。
1：REF1频率大于阈值频率。
回读寄存器。数字锁定检测。
0：PLL未锁定。
1：PLL已锁定。
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AD9520-0
表55. 输出驱动器控制
寄存器
地址
(十六
进制) 位
0x0F0
7
[6:5]
[4:3]
[2:1]
0x0F1
0x0F2
0x0F3
0x0F4
0x0F5
0x0F6
0x0F7
0x0F8
0x0F9
0x0FA
0x0FB
0x0FC
名称
OUT0格式
描述
选择OUT0的输出类型。
0：LVPECL(默认)。
1：CMOS。
OUT0 CMOS配置
当寄存器0x0F0[7] = 1b时，设置OUT0的CMOS输出配置。
位[6:5]
OUT0A
OUT0B
三态
三态
00
三态
开
01
开
三态
10
开
开
11(默认)
OUT0极性
设置OUT0的输出极性。
位7
位4
位3
输出类型
OUT0A
同相
LVPECL
0(默认)
X
0(默认)
反相
LVPECL
1
X
0
同相
CMOS
0
0(默认)
1
反相
CMOS
1
0
1
同相
CMOS
0
1
1
反相
CMOS
1
1
1
OUT0 LVPECL差分电压 设置LVPECL输出差分电压(VOD)。
0
OUT0 LVPECL关断
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
7
OUT1控制
OUT2控制
OUT3控制
OUT4控制
OUT5控制
OUT6控制
OUT7控制
OUT8控制
OUT9控制
OUT10控制
OUT11控制
CSDLD en OUT7
6
5
4
3
2
1
0
0x0FD [7:4]
3
2
1
0
CSDLD en OUT6
CSDLD en OUT5
CSDLD en OUT4
CSDLD en OUT3
CSDLD en OUT2
CSDLD en OUT1
CSDLD en OUT0
未用
CSDLD en OUT11
CSDLD en OUT10
CSDLD en OUT9
CSDLD en OUT8
OUT0B
反相
同相
同相
反相
反相
同相
位2
位1
VOD (mV)
400
0
0
600
1
0
780
0(默认)
1(默认)
960
1
1
LVPECL关断。
[0] = 0：正常工作(默认)。
1：安全关断。
此寄存器控制OUT1，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT2，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT3，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT4，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT5，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT6，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT7，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT8，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT9，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT10，位功能分配与寄存器0x0F0相同。
此寄存器控制OUT11，位功能分配与寄存器0x0F0相同。
仅当CSDLD为高电平时，OUT7使能。
CSDLD
位7
OUT7使能状态
信号
不受CSDLD信号影响(默认)
0
0
异步关断
0
1
如果未被其它设置关断，则异步使能OUT7。
1
1
此功能必须使用电流源数字锁定检测，并将使能LD引脚比较器位(寄存器0x01D[3])置1。
仅当CSDLD为高电平时，OUT6使能。设置与寄存器0x0FC[7]相同。
仅当CSDLD为高电平时，OUT5使能。设置与寄存器0x0FC[7]相同。
仅当CSDLD为高电平时，OUT4使能。设置与寄存器0x0FC[7]相同。
仅当CSDLD为高电平时，OUT3使能。设置与寄存器0x0FC[7]相同。
仅当CSDLD为高电平时，OUT2使能。设置与寄存器0x0FC[7]相同。
仅当CSDLD为高电平时，OUT1使能。设置与寄存器0x0FC[7]相同。
仅当CSDLD为高电平时，OUT0使能。设置与寄存器0x0FC[7]相同。
未用
仅当CSDLD为高电平时，OUT11使能。设置与寄存器0x0FC[7]相同。
仅当CSDLD为高电平时，OUT10使能。设置与寄存器0x0FC[7]相同。
仅当CSDLD为高电平时，OUT9使能。设置与寄存器0x0FC[7]相同。
仅当CSDLD为高电平时，OUT8使能。设置与寄存器0x0FC[7]相同。
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AD9520-0
表56. LVPECL通道分频器
寄存器
地址
(十六
进制) 位
名称
描述
0x190 [7:4]
分频器0低周期
[3:0]
分频器0高周期
分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。
值0x7表示分频器在8个输入时钟周期内保持低电平(默认：0x7)。
分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。
值0x7表示分频器在8个输入时钟周期内保持高电平(默认：0x7)。
旁路并关断分频器；输入送入分频器输出。
0：使用分频器(默认)。
1：旁路分频器。
忽略同步。
0：遵从芯片级SYNC信号(默认)。
1：忽略芯片级SYNC信号。
强制分频器输出为特定状态。要求同时设置忽略SYNC。注意，若通道分频器旁路，
则该位无效，但依然可反转驱动器极性。
0：分频器输出强制为低电平(默认)。
1：分频器输出强制为高电平。
选择时钟输出以高电平启动或以低电平启动。
0：低电平启动(默认)。
1：高电平启动。
相位偏移(默认：0x0)。
未用
通道0关断。
0：正常工作(默认)。
1：关断。(通过设置此位，OUT0/OUT0、OUT1/OUT1和OUT2/OUT2被置于安全关断模式。)
将OUT0、OUT1和OUT2连接到分频器0，或者直接连接到VCO或CLK。
0：OUT0、OUT1和OUT2连接到分频器0(默认)。
1： 如果0x1E1[1:0] = 10b，则VCO直接送至OUT0、OUT1和OUT2。
如果0x1E1[1:0] = 00b，则CLk直接送至OUT0、OUT1和OUT2。
如果0x1E1[1:0] = 01b，则不起作用。
占空比校正功能。
0：使能占空比校正(默认)。
1：禁用占空比校正。
分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。
值0x3表示分频器在4个输入时钟周期内保持低电平(默认：0x3)。
分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。
值0x3表示分频器在4个输入时钟周期内保持高电平(默认：0x3)。
旁路并关断分频器；输入送入分频器输出。
0：使用分频器(默认)。
1：旁路分频器。
忽略同步。
0：遵从芯片级SYNC信号(默认)。
1：忽略芯片级SYNC信号。
强制分频器输出为特定状态。要求同时设置忽略SYNC。注意，若通道分频器旁路，
则该位无效，但依然可反转驱动器极性。
0：分频器输出强制为低电平(默认)。
1：分频器输出强制为高电平。
选择时钟输出以高电平启动或以低电平启动。
0：低电平启动(默认)。
1：高电平启动。
相位偏移(默认：0x0)。
0x191 7
分频器0旁路
6
分频器0忽略SYNC
5
分频器0强制高电平
4
分频器0高电平启动
[3:0]
0x192 [7:3]
2
分频器0相位偏移
未用
通道0关断
1
通道0直接至输出
0
禁用分频器0 DCC
0x193 [7:4]
分频器1低周期
[3:0]
分频器1高周期
0x194 7
分频器1旁路
6
分频器1忽略SYNC
5
分频器1强制高电平
4
分频器1高电平启动
[3:0]
分频器1相位偏移
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AD9520-0
寄存器
地址
(十六
进制) 位
名称
描述
0x195 [7:3]
2
未用
通道1关断
未用
通道1关断。
0：正常工作(默认)。
1：关断。(通过设置此位，OUT3/OUT3、OUT4/OUT4和OUT5/OUT5被置于安全关断
模式。)
将OUT3、OUT4和OUT5连接到分频器1，或者直接连接到VCO或CLK。
0：OUT3、OUT4和OUT5连接到分频器1(默认)。
1：如果0x1E1[1:0] = 10b，则VCO直接送至OUT3、OUT4和OUT5。
如果0x1E1[1:0] = 00b，则CLK直接送至OUT3、OUT4和OUT5。
如果0x1E1[1:0] = 01b，则不起作用。
占空比校正功能。
0：使能占空比校正(默认)。
1：禁用占空比校正。
分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。
值0x1表示分频器在2个输入时钟周期内保持低电平(默认：0x1)。
分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。
值0x1表示分频器在2个输入时钟周期内保持高电平(默认：0x1)。
旁路并关断分频器；输入送入分频器输出。
0：使用分频器(默认)。
1：旁路分频器。
忽略同步。
0：遵从芯片级SYNC信号(默认)。
1：忽略芯片级SYNC信号。
强制分频器输出为特定状态。要求同时设置忽略SYNC。注意，若通道分频器旁路，
则该位无效，但依然可反转驱动器极性。
0：分频器输出强制为低电平(默认)。
1：分频器输出强制为高电平。
选择时钟输出以高电平启动或以低电平启动。
0：低电平启动(默认)。
1：高电平启动。
相位偏移(默认：0x0)。
未用
通道2关断。
0：正常工作(默认)。
1:关断。(通过设置此位，OUT6/OUT6、OUT7/OUT7和OUT8/OUT8被置于安全关断模式。)
将OUT6、OUT7和OUT8连接到分频器2，或者直接连接到VCO或CLK。
0：OUT6、OUT7和OUT8连接到分频器2(默认)。
1：如果0x1E1[1:0] = 10b，则VCO直接送至OUT6、OUT7和OUT8。
如果0x1E1[1:0] = 00b，则CLk直接送至OUT6、OUT7和OUT8。
如果0x1E1[1:0] = 01b，则不起作用。
占空比校正功能。
[0] = 0：使能占空比校正(默认)。
1：禁用占空比校正。
分频器输入的时钟周期数(减1)，在该期间内分频器输出保持低电平。
值0x0表示分频器在1个输入时钟周期内保持低电平(默认：0x0)。
分频器输入的时钟周期数(减1)，在该期间内分频器输出保持高电平。
值0x0表示分频器在1个输入时钟周期内保持高电平(默认：0x0)。
1
通道1直接至输出
0
禁用分频器1 DCC
0x196 [7:4]
分频器2低周期
[3:0]
分频器2高周期
0x197 7
分频器2旁路
6
分频器2忽略SYNC
5
分频器2强制高电平
4
分频器2高电平启动
[3:0]
0x198 [7:3]
2
分频器2相位偏移
未用
通道2关断
1
通道2直接至输出
0
禁用分频器2 DCC
0x199 [7:4]
分频器3低周期
[3:0]
分频器3高周期
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AD9520-0
寄存器地
址(十六
位
进制)
0x19A
7
0x19B
名称
分频器3旁路
6
分频器3忽略SYNC
5
分频器3强制高电平
4
分频器3高电平启动
[3:0]
[7:3]
2
分频器3相位偏移
未用
通道3关断
1
通道3直接至输出
0
禁用分频器3 DCC
描述
旁路并关断分频器；输入送入分频器输出。
0：使用分频器(默认)。
1：旁路分频器。
忽略同步。
0：遵从芯片级SYNC信号(默认)。
1：忽略芯片级SYNC信号。
强制分频器输出为特定状态。要求同时设置忽略SYNC。注意，若通道分频器旁路，
则该位无效，但依然可反转驱动器极性。
0：分频器输出强制为低电平(默认)。
1：分频器输出强制为高电平。
选择时钟输出以高电平启动或以低电平启动。
0：低电平启动(默认)。
1：高电平启动。
相位偏移(默认：0x0)。
未用
通道3关断。
0：正常工作(默认)。
1：关断。(通过设置此位，OUT9/OUT9、OUT10/OUT10和OUT11/OUT11
也被置于安全关断模式。)
将OUT9、OUT10和OUT11连接到分频器3，或者直接连接到VCO或CLK。
0：OUT9、OUT10和OUT11连接到分频器3(默认)。
1：如果0x1E1[1:0] = 10b，则VCO直接送至OUT9、OUT10和OUT11。
如果0x1E1[1:0] = 00b，则CLk直接送至OUT9、OUT10和OUT11。
如果0x1E1[1:0] = 01b，则不起作用。
占空比校正功能。
0：使能占空比校正(默认)。 1：禁用占空比校正。
表57. VCO分频器和CLK输入
寄存器地
址(十六
位
进制)
0x1E0
[2:0]
0x1E1
名称
VCO分频器
[7:5]
4
未用
关断时钟输入部分
3
关断VCO时钟接口
2
关断VCO和CLK
1
选择VCO或CLK
0
旁路VCO分频器
描述
位2
位1
位0
分频比
0
0
0
2(默认)
0
0
1
3
0
1
0
4
0
1
1
5
1
0
0
6
1
0
1
输出静态
1
1
0
1(旁路)
1
1
1
输出静态
未用
关断时钟输入部分(包括CLK缓冲器、VCO分频器和CLK树)。
0：正常工作(默认)。
1：关断。
关断VCO与时钟分配之间的接口模块。
0：正常工作(默认)。
1：关断。
关断VCO和CLK输入。
0：正常工作(默认)。
1：关断。
选择VCO或CLK作为VCO分频器的输入。
0：选择外部CLK作为VCO分频器的输入(默认)。
1：选择VCO作为VCO分频器的输入，此时不能旁路VCO分频器。要使用PLL和内部VCO，
必须将此位置1。
旁路或使用VCO分频器。0：使用VCO分频器(默认)。1：旁路VCO分频器，
此时无法选择VCO作为输入。
Rev. A | Page 74 of 80
AD9520-0
表58. 系统
寄存器
地址
(十六
进制) 位
0x230 [7:4]
3
名称
未用
禁用上电SYNC
2
关断SYNC
1
关断分配参考
0
软SYNC
描述
未用
上电同步模式。用于禁用防不良脉冲电路。
0：使能防不良脉冲电路(默认)。
1:禁用防不良脉冲电路。
关断同步功能。
0：SYNC功能正常工作(默认)。
1:关断SYNC电路。
关断分配部分的参考。
0：分配部分的参考正常工作(默认)。
1:关断分配部分的参考。
软SYNC位与SYNC引脚的工作方式相同，但该位的极性相反，即高电平将使选定的通道进入
预定静止状态，1到0跃迁将触发SYNC。
0：同SYNC高电平。
1：同SYNC低电平。
表59. 更新所有寄存器
寄存器
地址
(十六
名称
进制) 位
0x232 [7:1] 未用
0
IO_UPDATE
描述
未用
此位必须置1，才能将缓冲寄存器的内容传输到有效寄存器。这发生在下一个SCLK上升沿。
此位为自清零位，即不需要设置就能恢复为0。
1(自清零)；将所有的有效寄存器更新为缓冲寄存器的内容。
表60. EEPROM缓冲段
寄存器
地址
(十六
进制) 位
0xA00
to
0xAFF
名称
EEPROM缓冲段
描述
EEPROM缓冲段部分存储需存储读取EEPROM的起始地址和字节数。AD9520寄存器空间不是
连续的，因此，为了存储和检索EEPROM，EEPROM控制器需要使用AD9520寄存器空间的起
始地址和字节数。
EEPROM缓冲段中有两类条目：数据传输和操作代码。
对于数据传输，将命令字节的位7设为0b。其余7位是传输尺寸大小减1(即0x01表示2字节传
输)。紧随数据传输命令之后的两字节EEPROM缓冲段包含传输起始地址(MSB优先)。
对于操作代码而言，将命令字节的位7设为1b，它是EEPROM控制器的特殊指令。有两个操
作代码：IO_UPDATE和end-of-data。IO_UPDATE操作代码命令EEPROM控制器将AD9520寄存
器值传输至活动寄存器空间(功能上等同于向寄存器0x232写入0x01)。end-of-data操作代码
通知EEPROM控制器数据已完成传输，并终止传输。EEPROM缓冲段的最终字节必须包含一
个end-of-data操作代码。
EEPROM控制器使用EEPROM缓冲段寄存器的片内默认设置，将所有寄存器值传输至/自
EEPROM，完成传输后发送IO_UPDATE信号。因此，用户通常不需要改变EEPROM缓冲段。
更多信息参见“EEPROM缓冲段编程”部分。
Rev. A | Page 75 of 80
AD9520-0
表61. EEPROM控制
寄存器
地址
(十六
进制) 位
名称
0xB00 [7:1] 未用
0
STATUS_EEPROM
(只读)
0xB01 [7:1] 未用
0
EEPROM数据错误
(只读)
0xB02 [7:2] 未用
1
Soft_EEPROM
0
使能EEPROM写入
0xB03 [7:1] 未用
0
REG2EEPROM
描述
未用
该只读寄存器指示读写EEPROM期间，EEPROM与缓冲寄存器段之间的数据传输状态。
当0x01D[7]置1时，STATUS引脚也可提供此信号。
0：数据传输已完成。
1：数据传输未完成。
未用
该只读寄存器指示EEPROM与缓冲器之间的数据传输是否发生错误。
0：无错误。数据正确。
1：检测到错误数据。
未用
当EEPROM引脚接低电平时，Soft_EEPROM位置1即可利用EEPROM中保存的设置复位AD9520。
1:用EEPROM设置进行软复位(自清零)。
使能用户写入EEPROM。
0；使能EEPROM写保护。用户无法写入EEPROM(默认)。
1：禁用EEPROM写保护。用户可以写入EEPROM。一旦EEPROM保存/加载传输完成，
用户必须等待至少10 µs再开始下一EEPROM保存/加载传输。
未用
将数据从缓冲寄存器传输到EEPROM(自清零)。
1：此位置1将启动从缓冲寄存器到EEPROM的数据传输(写过程)；数据传输完毕后，I2C主机
将其复位。一旦EEPROM保存/加载传输完成，用户必须等待至少10 µs再开始下一EEPROM保存/
加载传输。
Rev. A | Page 76 of 80
AD9520-0
应用信息
对于AD9520系列产品，较低的VCO频率一般意味着抖动
性能也略胜一筹。在AD9520系列的整个VCO频率范围
(1.4 GHz至2.95 GHz)，相同输出频率下的积分抖动(12 kHz
至20 MHz偏移)之差通常小于150。如果利用VCO频率较低的
AD9520版本能够实现所需的频率，则选择频率较低的器件
可实现最佳的相位噪声和最低的抖动。然而，选择VCO频
率较高的器件可提高频率规划的灵活性。
确定起始点时，选择位于容许范围中间的标称电荷泵电流
可让设计人员提高或降低电荷泵电流，从而沿任一方向精
调PLL环路带宽。
其中：
fA为需要被数字化的最高模拟频率。
tJ为采样时钟的均方根抖动。
图70显示出采样时钟抖动与模拟频率和有效位数(ENOB)的
函数关系。
110
1
SNR = 20log 2πf t
A J
100
16
90
80
70
60
50
ADI公司提供AD9520配置工具，可根据用户输入和输出频
率确定最佳PLL配置。该工具还可根据用户的要求设计环
路滤波器。
tJ =
100
fs
200
fs
tJ =
400
fs
tJ =
1ps
tJ =
2ps
14
tJ =
8
tJ =
40
10p
s
在ADC时钟应用中使用AD9520输出
高速ADC对AD9520采样时钟的质量极为敏感。ADC可以
看作一个采样混频器，时钟上的任何噪声、失真或时间抖
动都会与模数转换输出端的目标信号合并。时钟完整性要
求随着模拟输入频率和分辨率的提高而提高，要求最苛刻
的是14位分辨率以上的高模拟输入频率应用。ADC的理论
信噪比(SNR)受ADC分辨率和采样时钟抖动限制。考虑一
12
10
6
30
10
100
fA (MHz)
除配置工具外，还提供ADIsimCLK，它是一款强大的PLL
建模工具，能极其精确地确定给定应用的最佳环路滤波器。
18
ENOB
AD9520有四个分频器：参考(或R)分频器、反馈(或N)分频
器、VCO分频器和通道分频器。当试图实现一个特别困
难、需要大量分频的分频比时，某些分频可以通过VCO分
频器或通道分频器执行，从而允许较高的鉴相器频率，并
且为环路带宽的选择提供更大的灵活性。
个无限分辨率的理想ADC，步进大小和量化误差可忽略不
s
计，则可用SNR可以近似表示为：
1k
07213-044
AD9520是一款高度灵活的PLL。选择AD9520的PLL设置和
版本时，应当注意以下几点。
SNR (dB)
使用AD9520进行频率规划
图70. SNR和ENOB与模拟输入频率的关系
如需了解更多信息，请参阅应用笔记AN-756：“采样系统
与时钟相位噪声和抖动的影响”和应用笔记AN-501：“孔径
不确定性与ADC系统性能”。
许多高性能ADC均提供差分时钟输入功能，以简化在嘈杂
的PCB上提供所需低抖动时钟的任务。(对嘈杂的PCB的单
端时钟进行分配可导致在采样时钟信号中产生耦合噪声。
差分分配具有共模抑制特性，可在嘈杂的环境下提供优越
的时钟性能。)利用AD9520差分LVPECL输出提供的时钟，
可以最大程度地提高转换器的信噪比性能。
在选择最佳时钟/转换器解决方案时，要考虑ADC的输入
需求(差分或单端、逻辑电平终端)。
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AD9520-0
LVPECL时钟分配
远端戴维宁端接
在AD9520的所有输出中，LVPECL输出提供的时钟信号抖
动最低。LVPECL输出(射极开路)要求直流端接以偏置输出
晶体管。图54显示了LVPECL输出级的简化等效电路。
远端戴维宁端接使用电阻网络提供50 Ω端接，连接到低于
LVPECL驱动器VOL的直流电压。这种情况下，AD9520的
VS_DRV应等于接收缓冲器的VS。虽然所示的电阻组合产生
VS_DRV − 2 V的直流偏置点，但实际共模电压为VS_DRV − 1.3 V，
因为有额外电流从AD9520 LVPECL驱动器流经下拉电阻。
在多数应用中，建议使用LVPECL远端戴维宁端接(见图71)
或Y型端接(见图72)。无论何种情况，接收缓冲器的VS应匹
配VS_DRV。如果不匹配，建议使用交流耦合(见图73)。
当VS_DRV = 2.5 V时，电路相同，但下拉电阻变为62.5 Ω，上
拉电阻变为250 Ω。
CMOS时钟分配
AD9520的 输 出 驱 动 器 可 以 配 置 为 CMOS驱 动 器 。 用 作
CMOS驱动器时，各路输出变为一对CMOS输出，各CMOS
输出可以独立开启或关闭，以及设置为反相或同相。这些
输出与3.3 V或2.5 V CMOS兼容。然而，各输出驱动器(包括
LVPECL)必须采用2.5 V或3.3 V电源供电。用户不能混用2.5 V
和3.3 V输出。
图71. 直流耦合的3.3 V LVPECL远端戴维宁端接
采用单端CMOS时钟时，请考虑以下准则：
图72. 直流耦合的3.3 V LVPECL Y型端接
图73. 交流耦合LVPECL和并行传输线
LVPECL Y型端接
LVPECL Y型端接是一种有效的端接方案，使用的元件最少，
并且同时提供奇数模式和偶数模式的阻抗匹配。在高频时，
对于紧密耦合的传输线路，偶数模式阻抗匹配是一个重要
的考虑。它的一个主要缺点是不能灵活地改变射极跟随器
LVPECL驱动器的驱动强度。当驱动长走线时，这可能是
一个重要考虑，但通常不是问题。如果VS_DRV = 2.5 V，则图72
所示的50 Ω接地端接电阻应变为19 Ω。
• 在与LVPECL驱动器相同的输出通道群中使用CMOS驱
动器可能会降低LVPECL驱动器的性能。可能的话，对
两个CMOS驱动器进行设置，使一个差分对的相同输出
反相，从而一个驱动器为高电平而另一个为低电平。若
某些应用的CMOS和LVPECL驱动器在同一组中，并且
要求具有最佳的抖动性能，则建议使用评估板验证
AD9520的性能。
• 如果可能的话，设计点对点连接，使得每个驱动器只与
一个接收器相对应。以这种方式连接输出引脚可以简化
终端方案并降低因输出走线的阻抗不匹配而导致的响铃
振荡。通常需要源端的串联端接电阻提供传输线匹配和/
或降低驱动器的瞬态电流。
• 电阻值由电路板设计及时序要求决定；典型值为10 Ω至
100 Ω。另外，CMOS输出还会受能驱动的容性负载或走
线长度的限制。通常，建议将走线长度控制在3英寸以
内，以保持信号上升/下降时间和信号完整性。
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图74. CMOS输出的串行端接
AD9520-0
PCB走线远端的终端是第二选项。AD9520的CMOS输出无
法提供足够的电流，来为低阻抗远端终端提供全电压摆
幅(见图75)。远端终端网络应与PCB走线的阻抗相匹配并
提供所需开关点。信号摆幅降低后仍可以满足某些应用对
接收器输入的需求。在不太重要的网络中驱动长走线时，
这一点非常有用。
由于单端CMOS时钟的限制，在长走线上驱动高速信号时，
需考虑使用差分输出。AD9520能提供LVPECL输出，因此，当
差分信号的固有抗扰度能够提供出色的时钟转换性能时，
该器件能较好地驱动长走线。
VS
10Ω
50Ω
100Ω
CMOS
100Ω
07213-077
CMOS
图75. 远端终端CMOS输出
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AD9520-0
外形尺寸
9.10
9.00 SQ
8.90
0.30
0.25
0.18
0.60 MAX
0.60
MAX
64 1
49
48
PIN 1
INDICATOR
PIN 1
INDICATOR
8.85
8.75 SQ
8.65
0.50
BSC
0.50
0.40
0.30
33
32
0.25 MIN
7.50 REF
0.80 MAX
0.65 TYP
0.05 MAX
0.02 NOM
SEATING
PLANE
16
0.20 REF
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4
06-12-2012-C
12° MAX
17
BOTTOM VIEW
TOP VIEW
1.00
0.85
0.80
6.35
6.20 SQ
6.05
EXPOSED
PAD
图76. 64引脚LFCSP_VQ[引脚架构芯片级]封装
9 mm x 9 mm , 超薄体
CP-64-4
图示尺寸单位：mm
订购指南
型号1
AD9520-0BCPZ
AD9520-0BCPZ-REEL7
AD9520-0/PCBZ
1
温度范围
−40°C至+85°C
−40°C至+85°C
封装描述
64引脚引脚架构芯片级封装(LFCSP_VQ)
64引脚引脚架构芯片级封装(LFCSP_VQ)
评估板
Z = 符合RoHS标准的器件。
I2C指最初由Philips Semiconductors(现为NXP Semiconductors)开发的一种通信协议。
©2008–2013 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D07213sc-0-8/13(A)
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封装选项
CP-64-4
CP-64-4