デバイダ、遅延調整、3出力を 内蔵する1.6GHzクロック分配IC AD9514 機能ブロック図 特長 差動クロック入力：1.6GHz プログラマブルなデバイダ：3個 分周範囲：1∼32 遅延粗調整のための位相選択 独立した1.6GHz LVPECLクロック出力×2本 ブロードバンド出力増加ジッタ：225fs rms 独立した800/250MHz LVDS/CMOSクロック出力×1本 ブロードバンド出力増加ジッタ：300/290fs rms 遅延時間：最長10ns デバイスは4レベルのロジック・ピンで設定 省スペースの32ピンLFCSP RSET VS GND AD9514 LVPECL OUT0 /1. . . /32 OUT0B LVPECL CLK OUT1 /1. . . /32 CLKB OUT1B LVDS/CMOS OUT2 t /1. . . /32 SYNCB OUT2B アプリケーション VREF S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0 05596-001 セットアップ・ロジック 低ジッタ、低位相ノイズのクロック分配 高速ADC、DAC、DDS、DDC、DUC、MxFEの 駆動用クロック 高性能ワイヤレス・トランシーバ 高性能計測機器 ブロードバンドのインフラストラクチャ 図1 ATE 概要 AD9514はマルチ出力クロック分配器で、データ・コンバータ の性能を最大限に引き出すために、設計により低ジッタと低位 相ノイズの性能を強化しています。AD9514は、位相ノイズと ジッタの条件が厳しいその他のアプリケーションにも利用でき ます。 独立したクロック出力が3本あり、そのうち2本はLVPECLです。 第 3 の出力は、 LVDS または CMOS レベルに設定できます。 LVPECL 出力は 1.6GHz まで動作できます。 3 番目の出力は、 LVDSモードでは800MHz、CMOSモードでは250MHzまで動 作できます。 各出力にはプログラマブルなデバイダがあり、1∼32までの任 意の整数で分周するように設定できます。クロック出力間の位 相はデバイダの位相選択機能を使用して変更できます。この位 相選択機能は、タイミングの粗調整として機能します。 REV. 0 アナログ・デバイセズ株式会社 LVDS/CMOS 出力は、選択可能な 3 つのフルスケール遅延値 （1.5ns、5ns、10ns）を持つ遅延回路を備えています。なお、3 つの遅延値はそれぞれ16ステップの微調整が可能です。 AD9514の動作やセットアップには、外付けコントローラは不 要です。デバイスは、4レベル・ロジックを使用して11本のピ ン（S0∼S10）によりプログラミングされます。プログラミン グ・ピンは、 1/3V S に内部的にバイアスされます。 VREF ピン は、 2/3V S のレベルを提供します。 V S （ 3.3V ）と GND （ 0V ） は、残りの2つのロジック・レベルを提供します。 AD9514は、ピコ秒未満のジッタをもつエンコード信号を使う ことによりコンバータの性能を最大化できるようなデータ・コ ンバータ駆動用クロックとしてのアプリケーションに最適で す。 AD9514は、32ピンLFCSPを採用しており、3.3Vの単電源で動 作します。温度範囲は−40∼＋85℃です。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有 に属します。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 © 2005 Analog Devices, Inc. All rights reserved. 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868 AD9514 目次 パワーオン同期. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 SYNCB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 RSET抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 VREF. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 セットアップ設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 デバイダの位相オフセット. . . . . . . . . . . . . . . . . . . . . . . . . . . 22 遅延ブロック. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 出力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 電源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 金属性の露出パドル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 電源管理. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 AD9514の出力をADCのクロック・アプリケーションに使用 する方法. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 LVPECLのクロック分配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 LVDSのクロック分配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 CMOSのクロック分配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 セットアップ・ピン（S0∼S10）. . . . . . . . . . . . . . . . . . . . . . 26 電源とグラウンドについての考慮事項、および電源電圧変 動除去比. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 位相ノイズとジッタの測定条件設定. . . . . . . . . . . . . . . . . . . 27 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 クロック入力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 クロック出力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 タイミング特性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 クロック出力の位相ノイズ. . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 クロック出力での増加時間ジッタ. . . . . . . . . . . . . . . . . . . . . . 8 SYNCBピン、VREFピン、セットアップ・ピン . . . . . . . . . 10 電源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 タイミング図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 熱特性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 機能説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 CLK、CLKB―差動クロック入力 . . . . . . . . . . . . . . . . . . . . . 18 同期. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 改訂履歴 7/05―Revision 0: Initial Version ―2― REV. 0 AD9514 仕様 特に指定のない限り、代表（typ）値は、VS＝3.3V±5%、TA＝25℃、RSET＝4.12kΩ、LVPECL VOD＝790mVのときの値です。最小 （min）値と最大（max）値は、VSとTA（−40∼＋85℃）の最大変動に対する値です。 クロック入力 表1 Min パラメータ Typ Max 単位 テスト条件／備考 クロック入力（CLK） 入力周波数1 0 1.6 入力感度1 150 入力コモンモード電圧（VCM） 1.5 入力コモンモード電圧範囲（VCMR） 1.3 1.6 4.0 入力抵抗 V セルフバイアス、ACカップリングが可能 V 200mVp-p信号を印加、DCカップリング mVp-p CLKはACカップリング、CLKBはRFグラウンド にACバイパス 4.8 kΩ セルフバイアス 5.6 2 入力容量 1 1.7 1.8 150 入力感度（シングルエンド） GHz mVp-p pF ジッタ、位相ノイズ、および伝搬遅延の仕様を満たすために、1V/nsのスルーレートが必要です。 クロック出力 表2 パラメータ Min Typ Max 単位 テスト条件／備考 終端＝50Ω∼VS−2V LVPECLクロック出力 （OUT0、OUT1）差動 出力周波数 0 出力ハイレベル電圧（VOH） VS−1.1 出力ローレベル電圧（VOL） VS−1.90 出力差動電圧（VOD） 640 1.6 GHz VS−0.96 VS−0.82 V VS−1.76 VS−1.52 V 790 960 mV 終端＝100Ω差動 LVDSクロック出力 （OUT2）差動 出力周波数 0 差動出力電圧（VOD） 250 350 1.125 1.23 25 mV 14 24 mA ΔVOD 出力オフセット電圧（VOS） ΔVOS 短絡電流（ISA、ISB） 800 MHz 450 mV 30 mV 1.375 V CMOSクロック出力 シングルエンドでの測定値、終端はオープン （OUT2）シングルエンド 相補出力オン（OUT2B） 出力周波数 0 出力ハイレベル電圧（VOH） VS−0.1 出力ローレベル電圧（VOL） REV. 0 出力をGNDに短絡 250 MHz 5pF負荷 V ＠1mA負荷 0.1 V ＠1mA負荷 ―3― AD9514 タイミング特性 CLK入力スルーレート＝1V/ns以上 表3 Min パラメータ Typ Max 単位 テスト条件／備考 終端＝50Ω∼VS−2V LVPECL 出力立上がり時間（tRP） 60 100 ps 20∼80%、差動で測定 出力立下がり時間（tFP） 60 100 ps 80∼20%、差動で測定 伝搬遅延（tPECL、CLKからLVPECL出力） 分周＝1 355 480 635 ps 分周＝2∼32 395 530 710 ps 0.5 温度による変動 ps/°C 出力スキュー（LVPECL） 同一デバイス上のOUT0からOUT1へ（tSKP1） −50 0 複数デバイス間の2つのLVPECL出力（tSKP_AB2） 2 SKP_AB ） 複数デバイス間の同一LVPECL出力（t ＋55 ps 125 ps 125 ps 終端＝100Ω差動、3.5mA LVDS 出力立上がり時間（tRL） 200 350 ps 出力立下がり時間（tFL） 210 350 ps 伝搬遅延（tLVDS、CLKからLVDS出力） 20∼80%、差動で測定 80∼20%、差動で測定 オプションの遅延をオフ 分周＝1 1.00 1.25 1.55 ns 分周＝2∼32 1.05 1.30 1.60 ns 0.9 温度による変動 ps/°C 出力スキュー（LVDS） オプションの遅延をオフ 2 SKV_AB ） 複数デバイス間のLVDS出力（t 230 ps CMOS B出力は反転、終端＝オープン 出力立上がり時間（tRC） 650 865 ps 20∼80%、CLOAD＝3pFシングルエンド 出力立下がり時間（tFC） 650 990 ps 80∼20%、CLOAD＝3pFシングルエンド 伝搬遅延（tCMOS、CLKからCMOS出力） オプションの遅延をオフ 分周＝1 1.10 1.45 1.75 ns 分周＝2∼32 1.15 1.50 1.80 ns 1 温度による変動 ps/°C 出力スキュー（CMOS） オプションの遅延をオフ 2 SKC_AB ） 複数デバイス間のCMOS出力（t 300 ps LVPECLからLVDS出力 出力遅延（tSKV_C） 560 790 950 ps 700 970 1150 ps LVPECLからCMOS出力 出力遅延（tSKV_C） 遅延調整（OUT2、LVDSとCMOS） S0＝1/3 ゼロスケール遅延時間3 温度によるゼロスケール変動 フルスケール遅延時間3 温度によるフルスケール変動 0.34 ns 0.20 ps/°C 1.7 ns −0.38 ps/°C 0.45 ns 0.31 ps/°C 5.9 ns −1.3 ps/°C S0＝2/3 ゼロスケール遅延時間3 温度によるゼロスケール変動 フルスケール遅延時間3 温度によるフルスケール変動 ―4― REV. 0 AD9514 パラメータ Min Typ Max 単位 テスト条件／備考 S0＝1 ゼロスケール遅延時間3 温度によるゼロスケール変動 フルスケール遅延時間3 2 3 ns 0.47 ps/°C 11.4 ns −5 ps/°C 直線性（DNL） 0.2 LSB 直線性（INL） 0.2 LSB 温度によるフルスケール変動 1 0.56 同じ電圧と温度で動作する単一デバイスにおける任意の2つの類似遅延パス間の差異。 同じ電圧と温度で動作する複数のデバイス間における任意の2つの類似遅延パス間の差異。 遅延増分（伝搬遅延を含まず）。 クロック出力の位相ノイズ CLK入力スルーレート＝1V/ns以上 表4 パラメータ Min Typ Max 単位 CLKからLVPECL出力の増加位相ノイズ CLK＝622.08MHz、OUT＝622.08MHz 分周＝1 ＠10Hzオフセット −125 dBc/Hz ＠100Hzオフセット −132 dBc/Hz ＠1kHzオフセット −140 dBc/Hz ＠10kHzオフセット −148 dBc/Hz ＠100kHzオフセット −153 dBc/Hz ＞1MHzオフセット −154 dBc/Hz ＠10Hzオフセット −128 dBc/Hz ＠100Hzオフセット −140 dBc/Hz ＠1kHzオフセット −148 dBc/Hz ＠10kHzオフセット −155 dBc/Hz ＠100kHzオフセット −161 dBc/Hz ＞1MHzオフセット −161 dBc/Hz ＠10Hzオフセット −135 dBc/Hz ＠100Hzオフセット −145 dBc/Hz ＠1kHzオフセット −158 dBc/Hz ＠10kHzオフセット −165 dBc/Hz ＠100kHzオフセット −165 dBc/Hz ＞1MHzオフセット −166 dBc/Hz ＠10Hzオフセット −131 dBc/Hz ＠100Hzオフセット −142 dBc/Hz ＠1kHzオフセット −153 dBc/Hz ＠10kHzオフセット −160 dBc/Hz ＠100kHzオフセット −165 dBc/Hz ＞1MHzオフセット −165 dBc/Hz CLK＝622.08MHz、OUT＝155.52MHz 分周＝4 CLK＝622.08MHz、OUT＝38.88MHz 分周＝16 CLK＝491.52MHz、OUT＝61.44MHz 分周＝8 REV. 0 ―5― テスト条件／備考 AD9514 パラメータ Min Typ Max 単位 テスト条件／備考 CLK＝491.52MHz、OUT＝245.76MHz 分周＝2 ＠10Hzオフセット −125 dBc/Hz ＠100Hzオフセット −132 dBc/Hz ＠1kHzオフセット −140 dBc/Hz ＠10kHzオフセット −151 dBc/Hz ＠100kHzオフセット −157 dBc/Hz ＞1MHzオフセット −158 dBc/Hz −138 dBc/Hz ＠100Hzオフセット −144 dBc/Hz ＠1kHzオフセット −154 dBc/Hz ＠10kHzオフセット −163 dBc/Hz ＠100kHzオフセット −164 dBc/Hz ＞1MHzオフセット −165 dBc/Hz −100 dBc/Hz ＠100Hzオフセット −110 dBc/Hz ＠1kHzオフセット −118 dBc/Hz ＠10kHzオフセット −129 dBc/Hz ＠100kHzオフセット −135 dBc/Hz @1MHzオフセット −140 dBc/Hz >10MHzオフセット −148 dBc/Hz ＠10Hzオフセット −112 dBc/Hz ＠100Hzオフセット −122 dBc/Hz ＠1kHzオフセット −132 dBc/Hz ＠10kHzオフセット −142 dBc/Hz ＠100kHzオフセット −148 dBc/Hz @1MHzオフセット −152 dBc/Hz >10MHzオフセット −155 dBc/Hz ＠10Hzオフセット −108 dBc/Hz ＠100Hzオフセット −118 dBc/Hz ＠1kHzオフセット −128 dBc/Hz ＠10kHzオフセット −138 dBc/Hz CLK＝245.76MHz、OUT＝61.44MHz 分周＝4 ＠10Hzオフセット CLKからLVDS出力の増加位相ノイズ CLK＝622.08MHz、OUT＝622.08MHz 分周＝1 ＠10Hzオフセット CLK＝622.08MHz、OUT＝155.52MHz 分周＝4 CLK＝491.52MHz、OUT＝245.76MHz 分周＝2 ＠100kHzオフセット −145 dBc/Hz @1MHzオフセット −148 dBc/Hz >10MHzオフセット −154 dBc/Hz ―6― REV. 0 AD9514 パラメータ Min Typ Max 単位 CLK＝491.52MHz、OUT＝122.88MHz 分周＝4 ＠10Hzオフセット −118 dBc/Hz ＠100Hzオフセット −129 dBc/Hz ＠1kHzオフセット −136 dBc/Hz ＠10kHzオフセット −147 dBc/Hz ＠100kHzオフセット −153 dBc/Hz @1MHzオフセット −156 dBc/Hz >10MHzオフセット −158 dBc/Hz ＠10Hzオフセット −108 dBc/Hz ＠100Hzオフセット −118 dBc/Hz ＠1kHzオフセット −128 dBc/Hz ＠10kHzオフセット −138 dBc/Hz CLK＝245.76MHz、OUT＝245.76MHz 分周＝1 ＠100kHzオフセット −145 dBc/Hz @1MHzオフセット −148 dBc/Hz >10MHzオフセット −155 dBc/Hz ＠10Hzオフセット −118 dBc/Hz ＠100Hzオフセット −127 dBc/Hz ＠1kHzオフセット −137 dBc/Hz ＠10kHzオフセット −147 dBc/Hz CLK＝245.76MHz、OUT＝122.88MHz 分周＝2 ＠100kHzオフセット −154 dBc/Hz @1MHzオフセット −156 dBc/Hz >10MHzオフセット −158 dBc/Hz ＠10Hzオフセット −110 dBc/Hz ＠100Hzオフセット −121 dBc/Hz ＠1kHzオフセット −130 dBc/Hz ＠10kHzオフセット −140 dBc/Hz ＠100kHzオフセット −145 dBc/Hz @1MHzオフセット −149 dBc/Hz >10MHzオフセット −156 dBc/Hz ＠10Hzオフセット −125 dBc/Hz ＠100Hzオフセット −132 dBc/Hz ＠1kHzオフセット −143 dBc/Hz ＠10kHzオフセット −152 dBc/Hz ＠100kHzオフセット −158 dBc/Hz @1MHzオフセット −160 dBc/Hz >10MHzオフセット −162 dBc/Hz CLKからCMOS出力の増加位相ノイズ CLK＝245.76MHz、OUT＝245.76MHz 分周＝1 CLK＝245.76MHz、OUT＝61.44MHz 分周＝4 REV. 0 ―7― テスト条件／備考 AD9514 パラメータ Min Typ Max 単位 テスト条件／備考 CLK＝78.6432MHz、OUT＝78.6432MHz 分周＝1 ＠10Hzオフセット −122 dBc/Hz ＠100Hzオフセット −132 dBc/Hz ＠1kHzオフセット −140 dBc/Hz ＠10kHzオフセット −150 dBc/Hz ＠100kHzオフセット −155 dBc/Hz @1MHzオフセット −158 dBc/Hz >10MHzオフセット −160 dBc/Hz ＠10Hzオフセット −128 dBc/Hz ＠100Hzオフセット −136 dBc/Hz ＠1kHzオフセット −146 dBc/Hz ＠10kHzオフセット −155 dBc/Hz ＠100kHzオフセット −161 dBc/Hz ＞1MHzオフセット −162 dBc/Hz CLK＝78.6432MHz、OUT＝39.3216MHz 分周＝2 クロック出力での増加時間ジッタ 表5 パラメータ Min Typ Max 単位 テスト条件／備考 fs rms BW＝12kHz−20MHz LVPECL出力での増加時間ジッタ CLK＝622.08MHz 40 LVPECL（OUT0とOUT1）＝622.08MHz OUT2オフ 分周＝1 CLK＝622.08MHz 55 fs rms LVPECL（OUT0とOUT1）＝155.52MHz BW＝12kHz−20MHz OUT2オフ 分周＝4 CLK＝400MHz 215 fs rms LVPECL（OUT0とOUT1）＝100MHz ADCのS/N比算出法で計算 OUT2オフ 分周＝4 CLK＝400MHz 215 fs rms LVPECL（OUT0、OUT1）＝100MHz ADCのS/N比算出法で計算 他のLVPECLとOUT2 LVDSは同じ周波数 分周＝4 CLK＝400MHz 225 fs rms ADCのS/N比算出法で計算 LVPECL（OUT0またはOUT1）＝100MHz 分周＝4 他のLVPECL＝50MHz 干渉 LVDS（OUT2）＝50MHz 干渉 CLK＝400MHz 230 fs rms ADCのS/N比算出法で計算 LVPECL（OUT0またはOUT1）＝100MHz 分周＝4 他のLVPECL＝50MHz 干渉 CMOS（OUT2）＝50MHz 干渉 ―8― REV. 0 AD9514 パラメータ Min Typ Max 単位 テスト条件／備考 fs rms ADCのS/N比算出法で計算 LVDS出力での増加時間ジッタ CLK＝400MHz 遅延オフ 300 LVDS（OUT2）＝100MHz OUT0は同じ周波数、OUT1はオフ 分周＝4 CLK＝400MHz 350 fs rms ADCのS/N比算出法で計算 LVDS（OUT2）＝100MHz 分周＝4 両方のLVPECL＝50MHz 干渉 CMOS出力での増加時間ジッタ CLK＝400MHz 遅延オフ 290 fs rms CMOS（OUT2）＝100MHz ADCのS/N比算出法で計算 OUT0は同じ周波数、OUT1はオフ 分周＝4 CLK＝400MHz 315 fs rms ADCのS/N比算出法で計算 CMOS（OUT2）＝100MHz 分周＝4 両方のLVPECL＝50MHz 干渉 遅延ブロックでの増加時間ジッタ1 1 100MHz出力、増分ジッタ 遅延FS＝1.5ns微調整00000 0.71 ps rms 遅延FS＝1.5ns微調整11111 1.2 ps rms 遅延FS＝5ns微調整00000 1.3 ps rms 遅延FS＝5ns微調整11111 2.7 ps rms 遅延FS＝10ns微調整00000 2.0 ps rms 遅延FS＝10ns微調整11111 2.8 ps rms この値は増分であり、遅延なしのLVDS出力やCMOS出力のジッタとは別です。合計ジッタを概算するときは、2乗和の平方根（RSS）則を使用して、この値にLVDS出力または CMOS出力のジッタを加算します。 REV. 0 ―9― AD9514 SYNCBピン、VREFピン、セットアップ・ピン 表6 パラメータ Min Typ Max 単位 テスト条件／備考 SYNCB ロジック・ハイ 2.7 V 0.40 ロジック・ロー 2 容量 V pF VREF 出力電圧 0.62VS 0.76VS V 最小∼最大（0∼1mAの負荷） S0∼S10 レベル 0 0.1VS V 0.2VS 0.45VS V 2/3 0.55VS 0.8VS V 1 0.9VS 1/3 V 電源 表7 パラメータ Min Typ パワーオン同期1 Max 単位 テスト条件／備考 35 ms 図24を参照。 2.2Vから3.1VへのVS遷移時間 295 405 550 mW すべての出力がオン。2本のLVPECL（分周＝2）、1本の LVDS（分周＝2）。クロックなし。外付け抵抗の消費電力 は含みません。 380 490 635 mW すべての出力がオン。2本のLVPECL（分周＝2）、1本の CMOS（分周＝2）。62.5MHz出力（5pF負荷）。 410 525 680 mW すべての出力がオン。2本のLVPECL、1本のCMOS（分 周＝2）。125MHz出力（5pF負荷）。 デバイダ（分周＝2から分周＝1） 15 30 45 mW 各デバイダ。クロックなし。 LVPECL出力 65 90 125 mW 各出力。クロックなし。 LVDS出力 20 50 85 mW クロックなし。 CMOS出力（静的） 30 40 50 mW クロックなし。 CMOS出力（＠62.5MHz） 80 110 140 mW シングルエンド。5pF負荷で62.5MHz出力時。 CMOS出力（＠125MHz） 110 150 190 mW シングルエンド。5pF負荷で125MHz出力時。 遅延ブロック 30 45 65 mW 1.5ns fsまでオフ、遅延ワード＝60。62.5MHzでクロック 消費電力 各部消費電力デルタ 出力。 1 パワーアップ時に出力の同期を行うために必要なVS電源の立上がり時間です。重要な要素は、VSが2.2Vから3.1Vの範囲を遷移するのに要する時間です。立上がり時間が長すぎ る場合、出力は同期しません。 ― 10 ― REV. 0 AD9514 タイミング図 tCLK CLK 差動 80% LVDS tPECL tLVDS tCMOS 図2. CLK/CLKBからクロック出力までの タイミング（分周＝1モード） 図4. LVDSのタイミング（差動） シングルエンド 差動 80% 80% LVPECL CMOS 3pF負荷 20% 図3. LVPECLのタイミング（差動） tRC tFC 図5. CMOSのタイミング （シングルエンド、3pF負荷） ― 11 ― 05596-004 tFP 05596-099 20% tRP REV. 0 tFL 05596-002 tRL 05596-003 20% AD9514 絶対最大定格 表8 左記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの 信頼性に影響を与えることがあります。 パラメータまたはピン 基準 Min Max 単位 VS GND −0.3 ＋3.6 V RSET GND −0.3 VS＋0.3 V CLK GND −0.3 VS＋0.3 V CLK CLKB −1.2 ＋1.2 V OUT0、OUT1、OUT2 GND −0.3 VS＋0.3 V FUNCTION GND −0.3 VS＋0.3 V 熱特性2 GND −0.3 VS＋0.3 V 熱抵抗 150 °C ＋150 °C 300 °C STATUS 1 ジャンクション温度 保存温度 ピン温度（10秒） −65 32ピンLFCSP3 θJA＝36.6℃/W 1 2 3 θJAについては「熱特性」を参照。 熱抵抗の測定は、EIA/JESD51-7に準拠して自然空冷の4層ボードで実施。 このパッケージの外付けパッドは、ボード上の適切な銅ランドにハンダ付けして ください。 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静 電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復 不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 ― 12 ― REV. 0 AD9514 25 S0 26 VS 28 OUT0 27 OUT0B 29 VS 30 VS 31 GND 32 RSET ピン配置と機能の説明 VS 1 露出パドルは電気的／ 熱的に接続されています CLK 2 32 25 24 24 VS 1 23 OUT1 CLKB 3 22 OUT1B AD9514 VS 4 SYNCB 5 露出パッド （底面図） GND 21 VS 上面図 （実寸ではありません） 20 VS VREF 6 18 OUT2B S9 8 17 16 図6. 9 8 05596-005 S2 15 S1 16 S3 14 S4 13 S5 12 S6 11 S7 10 S8 9 17 VS 05596-006 19 OUT2 S10 7 32ピンLFCSPのピン配置 図7. 露出パドル なお、このパッケージの露出パドルは、電気的に接続されており、同時に熱特性を強化する役割を果たします。デバイスが正常に機能 するためには、パドルを熱放散パスだけでなく電気的アース（アナログ）としても機能するPCボードのランドにハンダ付けしてくだ さい。 表9. ピン機能の説明 ピン番号 記号 機能 1、4、17、20、21、 24、26、29、30 VS 電源（3.3V） 2 CLK クロック入力 3 CLKB 相補クロック入力 5 SYNCB 出力の同期に使用。開放のままにしないこと。 6 VREF S0∼S10で4つのロジック・レベルの1つとして使用する2/3VSを提供。 7∼16、25 S10∼S0 セットアップ・セレクト・ピン。これらは4ステート・ロジックです。ロジック・レベル は、VS、GND、1/3VS、2/3VSです。VREFピンは2/3VSを与えます。各ピンは1/3VSに内 部的にバイアスされるため、そのロジック・レベルを必要とするピンは未接続（NC）の ままにします。 18 OUT2B 相補LVDS／反転CMOS出力 19 OUT2 LVDS/CMOS出力 22 OUT1B 相補LVPECL出力 23 OUT1 LVPECL出力 27 OUT0B 相補LVPECL出力 28 OUT0 LVPECL出力 31、露出パドル GND グラウンド。チップの裏の露出パドルもGNDです。 32 RSET グラウンドに接続する電流設定抵抗。公称値＝4.12kΩ REV. 0 ― 13 ― AD9514 時間ジッタ 用語の説明 位相ジッタと位相ノイズ 理想的なサイン波は、各サイクルで時間の経過とともに0∼360 度の連続的な位相進みを持つものと考えられます。しかし実際 の信号では、時間が経過するにつれ理想的な位相進みから一定 の偏差が見られます。この現象は位相ジッタと呼ばれます。位 相ジッタには多くの原因がありますが、主な原因はランダム・ ノイズです。このノイズは統計的にガウス（正規）分布として 特性化されています。 この位相ジッタにより、周波数領域でサイン波のエネルギーが 分散され、連続パワー・スペクトルが発生します。通常、この パワー・スペクトルは、一連の数値として報告されます。この 数値は、サイン波（キャリア）からの特定の周波数オフセット 位置で単位 dBc/Hz で表されます。この値は、キャリア周波数 のパワーに対する1Hz帯域幅内に含まれるパワーとの比（dB） です。各測定値は、キャリア周波数からのオフセット周波数を 伴います。 オフセット周波数のある区間内（たとえば、10kHz∼10MHzの 区間）に含まれる合計パワーを求めることは意味のあることで す。これは、その周波数オフセット区間での積分位相ノイズと 呼ばれ、そのオフセット周波数区間内の位相ノイズに起因する 時間ジッタと容易に関連づけることができます。 位相ノイズは、ADC、DAC、RFミキサーの性能に悪影響を与 え、コンバータやミキサーのダイナミック・レンジを低下させ ることになります（ただし、影響の仕方は異なります）。 位相ノイズは、周波数領域の現象です。時間領域では、同じ影 響が時間ジッタとして現れます。サイン波を観察すると、連続 するゼロ交差の時間がずれているのがわかります。方形波の場 合、時間ジッタは理想的な（正常な）時間からのエッジのずれ として現れます。いずれの場合も、タイミングが理想値からず れているのが時間ジッタです。これらの変動はランダムである ため、時間ジッタは2乗平均（rms）の単位またはガウス分布の 1シグマで規定されます。 DAC または ADC のサンプリング・クロックで発生する時間 ジッタは、コンバータのS/N比とダイナミック・レンジを低下 させます。サンプリング・クロックのジッタを最小にすると、 そのコンバータの最高性能が得られることになります。 増加位相ノイズ これは、測定中のデバイスやサブシステムから発生する位相ノ イズの大きさを表します。すべての外部発振器やクロック源の 位相ノイズは除かれています。これにより、さまざまな発振器 とクロック源を組み合わせて使用する場合に、システムの合計 位相ノイズに対するデバイスの影響が予測できます。なお、発 振器やクロック源の位相ノイズは、それぞれが合計値に寄与し ます。通常、1 つの要素から発生する位相ノイズがシステムの 位相ノイズを支配します。 増加時間ジッタ これは、測定中のデバイスやサブシステムから発生する時間 ジッタの大きさを表します。外部発振器やクロック源の時間 ジッタは除かれています。これにより、さまざまな発振器とク ロック源を組み合わせて使用する場合に、システムの合計時間 ジッタに対するデバイスの影響が予測できます。なお、発振器 やクロック源の時間ジッタは、それぞれが合計値に寄与します。 通常、外部発振器とクロック源から発生する時間ジッタがシス テムの時間ジッタを支配します。 ― 14 ― REV. 0 AD9514 代表的な性能特性 0.4 0.6 2LVPECL（デバイダがオン） 2LVPECL（デバイダがオン）＋ 1CMOS（デバイダがオン） 0.5 パワー（W） 2LVPECL（分周＝1） 0.4 1LVDS（デバイダがオン） 0.1 400 800 出力周波数（MHz） 1200 図9. CLKのスミス・チャート（評価用ボード） 0 図10. 05596-097 パワーの周波数特性（LVPECL、LVDS） ストップ5GHz 0.3 1600 図8. スタート300kHz REV. 0 2LVPECL（デバイダがオフ）＋ 1CMOS（デバイダがオフ） 05596-098 0.2 05596-096 パワー（W） 0.3 ― 15 ― 20 40 60 80 出力周波数（MHz） 100 120 パワーの周波数特性（LVPECL、CMOS） AD9514 1.8 差動振幅（Vp-p） 1.7 1.6 1.5 1.4 垂直1目盛＝500mV 図11. 05596-012 05596-095 1.3 1.2 100 600 1100 水平1目盛＝200ps 1600 出力周波数（MHz） LVPECLの差動出力（＠1600MHz） 図14. LVPECLの差動ピークtoピーク出力振幅 の周波数特性 750 差動振幅（mVp-p） 700 650 600 垂直1目盛＝100mV 図12. 05596-013 05596-010 550 500 100 300 500 水平1目盛＝500ps 700 900 出力周波数（MHz） LVDSの差動出力（＠800MHz） 図15. LVDSの差動ピークtoピーク出力振幅の 周波数特性 3.5 2pF 3.0 出力（VPK） 2.5 10pF 2.0 1.5 1.0 20pF 垂直1目盛＝500mV 図13. 05596-014 05596-011 0.5 0 0 100 水平1目盛＝1ns 200 300 400 500 600 出力周波数（MHz） CMOSのシングルエンド出力 （＠250MHz、10pF負荷） 図16. CMOSのシングルエンド出力振幅の 周波数特性と負荷 ― 16 ― REV. 0 –110 –120 –120 –130 –130 –140 –150 –150 –160 –160 10k 100k オフセット（Hz） 1M –170 10 10M –80 –90 –90 –100 –100 –110 –110 L ( f) ( dBc/Hz) –80 –120 –130 –150 –150 100 図18. 1k 10k 100k オフセット（Hz） 1M –170 10 –100 –110 –110 –120 –120 L ( f) ( dBc/Hz) –100 –160 05596-017 –160 図19. REV. 0 1k 10k 100k オフセット（Hz） 1M –170 10 10M 100 図22. 増加位相ノイズ （CMOS分周＝1、245.76MHz） ― 17 ― 1k 10k 100k オフセット（Hz） 1M 10M 増加位相ノイズ （LVDS分周＝2、122.88MHz） –140 –150 100 100 –130 –150 –170 10 10M 増加位相ノイズ （LVPECL分周＝1、622.08MHz） 図21. 増加位相ノイズ （LVDS分周＝1、245.76MHz） –140 1M –160 10M –130 10k 100k オフセット（Hz） –130 –140 –160 1k –120 –140 –170 10 100 図20. 増加位相ノイズ （LVPECL分周＝1、245.76MHz） 05596-016 L ( f) ( dBc/Hz) 図17. 1k 05596-019 100 05596-020 –170 10 L ( f) ( dBc/Hz) –140 05596-018 L ( f) ( dBc/Hz) –110 05596-015 L ( f) ( dBc/Hz) AD9514 1k 10k 100k オフセット（Hz） 1M 増加位相ノイズ （CMOS分周＝4、61.44MHz） 10M AD9514 機能説明 3.3V 3.1V 2.2V 概要 35ms （最大） AD9514には、その入力クロックを同時に3本までの出力に分配 する機能があります。 OUT0 と OUT1 は LVPECL レベルです。 OUT2はLVDSレベルまたはCMOSレベルに設定できます。各 出力には専用のデバイダがあり、その分周比は 1 （バイパス） から32までの整数値から選択できます。 VS 0V CLK クロック周波数は 一例です OUT 分周＝2 位相＝0 < 65ms 05596-094 OUT2に内蔵されているアナログ遅延ブロックは、1.5ns、5ns、 10nsのフルスケール（それぞれ16レベルの微調整が可能）の追 内部同期ノード 加遅延を付加するように設定できます。 図24. CLK、CLKB―差動クロック入力 CLKピンとCLKBピンは差動クロック入力ピンです。この入力 は 1600MHz まで機能します。ジッタ性能は 1V/ns を下回るス ルーレートだけ低下します。入力レベルはおおよそ150mVp-p から2Vp-pの間にしてください。これより大きくすると、入力 ピン上の保護ダイオードがオンになることがあります。 図23はCLKの入力等価回路を示します。この入力は完全差動で セルフバイアスされています。信号はコンデンサを使用して AC カップリングします。シングルエンド入力を使用する必要 がある場合は、差動入力の一方の側に AC カップリングするだ けで対処できます。入力のもう一方の側は、コンデンサを用い てノイズのないACグラウンドにバイパスしてください。 SYNCB 動作中にAD9514のセットアップ設定が変更された場合、出力 は非同期になることがあります。出力は、いつでも互いに再同 期することができます。同期がとられるのは、SYNCBピンが ローレベルにされて解放されたときです。クロック出力（分 周＝1 の場合を除く）は、分周と位相の設定によって決まる固 定状態に強制的に設定され、SYNCBピンがハイレベルに戻る までそこでスタティック状態に保持されます。SYNCBピンが 解放され、CLKでのクロック信号の4サイクル後に、すべての 出力のクロック同期が継続されます（分周＝1の場合を除く）。 出力が分周＝ 1 のとき、その出力は SYNCB の影響を受けませ ん。 クロック 入力段 VS パワーオン同期のタイミング 3CLKサイクル 4CLKサイクル CLK OUT 例：分周≧8 位相＝0 サンプル分周比、 位相＝0 SYNCB 図25. CLKB 2.5kΩ 05596-093 CLK SYNCBのタイミング（クロックあり） 2.5kΩ 4 CLKサイクル 5kΩ 5kΩ 図23. OUT § 前の状態に依存 SYNCB § § サンプル分周比、 位相＝0 § 前の状態と分周比に依存 最小5ns クロックの入力等価回路 図26. 同期 05596-092 05596-021 CLK SYNCBのタイミング（クロックなし） AD9514の出力を同期させるには、SYNCBピンを使用します。 パワーオン同期 VS電源がオンにされると、パワーオン同期（POS）が発行され、 同期により、特定出力のデバイダに設定された位相オフセット を考慮しながら、クロック出力の位相が合わせられます。 出力が同期して開始されます。パワーオン同期が機能するのは、 SYNCB 05596-022 VS電源が35ms以内に2.2Vから3.1Vまで領域を遷移する場合の みです。POSが機能できるのは、VSが2.2Vを超えてから65ms までです。同期がとれるのは、分周＝1でない出力のみです。 図27. ― 18 ― SYNCBの入力等価回路 REV. 0 AD9514 同期は、SYNCBピンを最小5nsの間ローレベルにすると始まり ます。コマンドの発行時点では、入力クロックは必要ありませ ん。同期は4つの入力クロック・サイクルの後で行われます。 VS 60k 同期は、クロック出力が以下の場合に適用されます。 • デバイダが分周＝1（デバイダのバイパス）でない場合 30k 出力のデバイダが分周＝1 （デバイダのバイパス）に設定され ていれば、その出力は常に入力クロックと同期しています（伝 搬遅延あり）。 通常の動作では、 SYNCB ピンはプルアップしてください。 SYNCBピンをフローティング状態にしないでください。 RSET抵抗 AD9514の内部バイアス電流は、RSET抵抗によって設定されま す 。 こ の 抵 抗 の 値 は 、「 仕 様 」 に 記 載 さ れ て い る 条 件 値 （RSET＝4.12kΩ）にできるだけ近づけてください。これは標準 の 1% 抵抗値であり、容易に入手できるはずです。この抵抗に よって設定されたバイアス電流は、AD9514の内部ブロックの ロジック・レベルと動作条件を決定します。「仕様」に記載さ れている性能値は、この抵抗値がRSETに使用されることを想定 しています。 VREF VREFピンは、2/3VSの電圧レベルを提供します。この電圧は、 セットアップ・ピン（ S0 ∼ S10 ）で使用される 4 つのロジッ ク・レベルの1つです。これらのピンは、AD9514の動作を設定 します。 VREF ピンは、必要に応じて 1 つのデバイスのセット アップ・ピンをすべて駆動できるだけの駆動能力を提供しま す。VREFピンは、他の目的に使用しないでください。 セットアップ設定 AD9514 の具体的な動作は、セットアップ・ピン（ S0 ∼ S10 ） に入力されるロジック・レベルによって設定されます。これら のピンでは、4 ステート・ロジックを使用します。ロジック・ レベルは、 V S と GND に加えて 1/3V S と 2/3V S も使用します。 1/3VSレベルは、各セットアップ・ピン（S0∼S10）の内部セ ルフバイアスによって提供されます。これは、未接続（ NC ） のままのセットアップ・ピンによって認識されるレベルです。 2/3VSレベルは、VREFピンによって提供されます。2/3VSレベ ルを必要とするすべてのセットアップ・ピンは、VREFピンに 接続してください。 図28. 05596-023 セットアップ・ピン S0∼S10 • オフにされていない場合 セットアップ・ピン（S0∼S10）の等価回路 AD9514の動作は、セットアップ・ピンに存在するロジック・ レベルの組合わせによって決定されます。表 10 と表 15 に、 AD9514のセットアップ設定を示します。4つのロジック・レベ ルはそれぞれ、0、1/3、2/3、1と呼ばれます。これらの数値は、 ロジック・レベルを定義するVS電圧の分数比を表します。表6 はセットアップ・ピンのスレッショールドを示します。 一部のセットアップ・ピンの意味は、他のピンに設定されたロ ジック・レベルに依存します。たとえば、S3∼S4ペアのピンの 影響は、 S0 ＝ 0 であるかどうかに依存します。 S0 ＝ 0 の場合、 OUT2 に対する遅延ブロックがオフであり、 S3 ∼ S4 のロジッ ク・レベルはOUT2デバイダの位相ワードを設定します。しか し、S0≠0の場合は、OUT2に対するフルスケール遅延はS0で のロジック・レベルによって設定され、S3∼S4は遅延ブロック の微調整（フルスケールの分数）を設定します。 S1とS2はともに、各出力のロジック・レベル、またはチャンネ ルがオフかどうかを決定します。OFFに設定された出力は、デ バイダを含めて、パワーダウンされます。 OUT0 と OUT1 は LVPECL です。 LVPECL 出力の差動電圧 （VOD）は、410mV、790mV、960mVという、3つのレベルを 持つことができます（可能な組合わせについては表11を参照）。 OUT2は、LVDSレベルまたはCMOSレベルに設定できます。 S5とS6の影響はS2に依存します。S2＝0（OUT2はオフ）の場 合、S5とS6はOUT1位相ワードを設定します。S2≠0の場合は、 S5とS6はOUT2の分周比を設定します。S2＝2/3の場合は、S9 とS10の値がOUT2に対する分周比をオーバーライドします。 S7 とS8 はS2 とS0 に依存します。S2 ≠1 の場合、これらのピン はOUT1の分周比を設定します。しかし、S2＝1（OUT1はオフ） でS0≠0の場合は、S7とS8はOUT2に対する位相ワードを設定 します。 S9とS10はS2に依存します。S2≠2/3の場合、これらのピンは OUT0の分周比を設定します。S2＝2/3の場合は、OUT2の分周 比を設定してS5とS6をオーバーライドします。 REV. 0 ― 19 ― AD9514 表10. S0（OUT2の遅延） 表12. S3、S4（OUT2の遅延微調整または位相） S0 遅延フルスケール 0 オフ（バイパス） 1/3 1.5ns S3 S4 2/3 5ns 0 0 0 0 1 10ns 1/3 0 1/16 1 2/3 0 1/8 2 表11. S0≠0 S1、S2（出力選択） OUT2の遅延微調整 （FSの分数） S0＝0 OUT2の位相 1 0 3/16 3 S1 S2 OUT0 LVPECL OUT1 LVPECL OUT2 LVDS/CMOS 0 1/3 1/4 4 1/3 1/3 5/16 5 0 0 OFF 410mV OFF 2/3 1/3 3/8 6 1/3 0 790mV 790mV OFF 1 1/3 7/16 7 2/3 0 410mV 410mV OFF 0 2/3 1/2 8 1 0 960mV 960mV OFF 1/3 2/3 9/16 9 0 1/3 790mV 790mV CMOS 2/3 2/3 5/8 10 1/3 1/3 410mV 410mV LVDS 1 2/3 11/16 11 2/3 1/3 410mV 410mV CMOS 0 1 3/4 12 1 1/3 790mV 790mV LVDS 1/3 1 13/16 13 0 2/3 OFF OFF OFF 2/3 1 7/8 14 1/3 2/3 OFF OFF LVDS 1 1 15/16 15 2/3 2/3 OFF OFF CMOS 1 2/3 OFF 790mV OFF 0 1 410mV OFF CMOS 1/3 1 790mV OFF LVDS 2/3 1 410mV OFF LVDS 1 1 790mV OFF CMOS ― 20 ― REV. 0 AD9514 表13. S5、S6（OUT2の分周またはOUT1の位相） S2≠0 1 S5 S6 0 0 OUT2の分周 （デューティサイクル1） S9、S10（OUT0の分周またはOUT2の分周） S2＝0 S2≠2/3 OUT1の位相 S9 S10 S2＝2/3 OUT0の分周 OUT2の分周 （デューティサイクル1） （デューティサイクル1） 1 0 0 0 1 7（43%） 1/3 0 2（50%） 1 1/3 0 2（50%） 11（45%） 2/3 0 3（33%） 2 2/3 0 3（33%） 13（46%） 1 0 4（50%） 3 1 0 4（50%） 14（50%） 0 1/3 5（40%） 4 0 1/3 5（40%） 17（47%） 1/3 1/3 6（50%） 5 1/3 1/3 6（50%） 19（47%） 2/3 1/3 8（50%） 6 2/3 1/3 8（50%） 20（50%） 1 1/3 9（44%） 7 1 1/3 9（44%） 21（48%） 0 2/3 10（50%） 8 0 2/3 10（50%） 22（50%） 1/3 2/3 12（50%） 9 1/3 2/3 12（50%） 23（48%） 2/3 2/3 15（47%） 10 2/3 2/3 15（47%） 25（48%） 1 2/3 16（50%） 11 1 2/3 16（50%） 26（50%） 0 1 18（50%） 12 0 1 18（50%） 27（48%） 1/3 1 24（50%） 13 1/3 1 24（50%） 28（50%） 2/3 1 30（50%） 14 2/3 1 30（50%） 29（48%） 1 1 32（50%） 15 1 1 32（50%） 31（48%） デューティサイクルは、クロック信号のハイレベル時間を合計周期で除算した値 です。 表14. 1 S7、S8（OUT1の分周またはOUT2の位相） S2≠1 1 表15. S7 S8 0 0 OUT1の分周 （デューティサイクル1） S2＝1でS0≠0 OUT2の位相 1 0 1/3 0 2（50%） 1 2/3 0 3（33%） 2 1 0 4（50%） 3 0 1/3 5（40%） 4 1/3 1/3 6（50%） 5 2/3 1/3 8（50%） 6 1 1/3 9（44%） 7 0 2/3 10（50%） 8 1/3 2/3 12（50%） 9 2/3 2/3 15（47%） 10 1 2/3 16（50%） 11 0 1 18（50%） 12 1/3 1 24（50%） 13 2/3 1 30（50%） 14 1 1 32（50%） 15 デューティサイクルは、クロック信号のハイレベル時間を合計周期で除算した値 です。 REV. 0 ― 21 ― デューティサイクルは、クロック信号のハイレベル時間を合計周期で除算した値 です。 AD9514 デバイダの位相オフセット OUT1やOUT2の位相は、選択した分周比と出力設定に応じて 選択できます。これにより、たとえば、OUT0とOUT1の相対 位相を設定できます。 SYNC 動作（「同期」を参照）の後、出力クロック・エッジを 開始するまでに待機すべき入力クロック（CLK）サイクル数は、 各デバイダの位相オフセット・ワードによって決まります。各 デバイダに異なる位相オフセットを設定すると、出力間の遅延 は、高速クロックの周期tCLK単位で設定できます。 位相オフセットの分解能は、 CLK の高速クロック周期（ t CLK ） によって設定されます。固有の最大位相オフセットは分周比よ りも小さく、最高15までとします。 位相オフセットは、特定の分周比に対する位相ステップの計算 により、次式で度数と関連付けられます。 位相ステップ＝360°／分周比 同じ例を使うと、 分周＝4 図29に、デバイダを分周＝4に設定した場合の4つのケースを示 します。位相オフセットを0から3までインクリメントさせると、 出力は初期エッジからtCLKの整数倍でオフセットされます。 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 位相ステップ＝360°/4＝90° 固有の位相オフセットを度数で表すと、位相＝ 0° 、 90° 、 180°、270°になります。 15 クロック入力 CLK 分周＝9 tCLK デバイダ出力 分周＝4 位相ステップ＝360°/9＝40° 位相＝0 固有の位相オフセットを度数で表すと、位相＝0°、40°、80°、 120°、160°、200°、240°、280°、320°になります。 位相＝1 遅延ブロック OUT2に内蔵されるアナログ遅延素子は、その出力を通過する クロック信号に可変遅延時間（ΔT）を与えます。 位相＝2 クロック入力 位相＝3 OUT2のみ tCLK MUX 位相オフセット（デバイダは分周＝4に設定、 位相は0∼2に設定） LVDS CMOS T 出力 ドライバ 遅延微調整 （16ステップ） フルスケール：1.5ns、5ns、10ns 例： 図30. CLK＝491.52 MHz 05596-025 図29. 分周／位相 オフセット 選択 05596-024 2 × tCLK 3 × tCLK アナログ遅延ブロック 使用可能な遅延量は、出力周波数によって決まります。遅延量 は、クロック周期の 1/2 サイクル未満に限定されます。たとえ ば、 10MHz のクロックの場合、遅延素子部で可能な最大遅延 時間 10ns まで延ばすことができます。しかし、 100MHz のク ロックの場合の最大遅延時間は 5ns （ 1/2 周期）未満となりま す。 tCLK＝1/491.52 = 2.0345ns 分周＝4の場合： 位相オフセット0＝0ns 位相オフセット1＝2.0345ns 位相オフセット2＝4.069ns AD9514では、遅延時間のフルスケール（表10を参照）によっ て設定される3つのフルスケール遅延時間（1.5ns、5ns、10ns） 位相オフセット3＝6.104ns を選択できます。これらのフルスケール遅延は、それぞれ遅延 ワード（表12を参照）によって16通りのの微調整遅延を設定で きます。 出力は次のように設定することもできます。 位相オフセット0＝0° 位相オフセット1＝90° 位相オフセット2＝180° 位相オフセット3＝270° 位相オフセットを位相＝4に設定すると、位相＝0°または360° の場合と同じ相対位相になります。 遅延ブロックでは、出力に若干のジッタが加わります。つまり、 遅延機能は主に、データ・コンバータにサンプル・クロックを 提供するためではなく、FPGA、ASIC、DUC、DDCなどのデ ジタル・チップをクロック駆動するために使用されます。遅延 ブロックではランプ・ポイントとトリップ・ポイントを使用し て可変遅延を生成するため、長いフルスケールではジッタが高 くなります。ランプが長くなれば、ノイズが発生する可能性も 高くなります。 ― 22 ― REV. 0 AD9514 遅延ブロックがOFF（バイパス）のときには、パワーダウンも 行われます。 出力 AD9514では、LVPECL、LVDS、CMOSという3種類の出力 レベルを選択できます。 OUT0/OUT0B と OUT1/OUT1B は LVPECL 差動出力です。表 11 からは、 410mV 、 790mV 、 960mVという、3つのLVPECL差動電圧振幅（VOD）を選択で きます。 OUT2/OUT2Bは、LVDS差動出力または1ペアのCMOSシング ルエンド出力として選択できます。CMOSとして選択された場 合、 OUT2 は非反転のシングルエンド出力、 OUT2B は反転さ 電源 AD9514はVSに3.3V±5%の電源を必要とします。「仕様」の表 には、この電源電圧範囲を使用したときのAD9514の性能が示 されています。 VS ピン上の電源電圧は GND 基準で− 0.3 ∼＋ 3.6Vの絶対最大範囲を決して超えないようにしてください。 PCボードのグラウンド・プレーンと電源パターンのレイアウト は、GEP（Good Engineering Practice：適切な技術的実践）に 基づいて行ってください。電源は PC ボード上で十分な容量 （＞10µF）によりバイパスします。十分なコンデンサ（0.1µF） をできるだけデバイスの近くに接続し、AD9514のすべての電 源ピンをバイパスする必要があります。AD9514評価用ボード （AD9514/PCB）のレイアウトが適切な例になります。 れたシングルエンド出力となります。 3.3V OUT 05596-026 OUTB GND 図31. LVPECL出力の簡略等価回路 3.5mA OUT 05596-027 OUTB 3.5mA 図32. LVDS出力の簡略等価回路 VS 05596-028 OUT2/ OUT2B 図33. REV. 0 CMOSの出力等価回路 ― 23 ― AD9514 金属性の露出パドル AD9514パッケージの露出金属パドルは、電気的な接続を行い、 電源管理 同時に熱特性を強化するためにあります。デバイスが正常に機 能するためには、パドルをグラウンド（ GND ）に正しく接続 する必要があります。 消費電力を削減できます。 AD9514パッケージの露出パドルは、ハンダ付けしてください。 AD9514は、その露出パドルを通じて放熱する必要があります。 PC ボードは AD9514 のヒート・シンクとして機能するため、 PCボードへの接続がPCボード上のグラウンド・プレーンなど • 分周＝1（バイパス）に設定すると、デバイダはパワーダウ 大きな放熱領域に優れた熱パスになる必要があります。これに は、最上層からグラウンド・プレーンまでに図のようにビアの グリッドが必要です（図 34 を参照）。 AD9514 の評価用ボード （ AD9514/PCB ）は、デバイスと PC ボードの適切な接続例で す。 AD9514は、場合によっては未使用の機能をオフにすることで、 節電オプションを次に示します。 ンします。 • OUT2上の調整可能な遅延ブロックは、オフ・モード（S0＝ 0）でパワーダウンします。 • 場合によっては、不要な出力をパワーダウンできます（表11 を参照）。これにより、その出力用のデバイダもパワーダウ ンします。 05596-035 GNDプレーンへのビア 図34. 露出パドルを接続するためのPCボードのランド ― 24 ― REV. 0 AD9514 アプリケーション AD9514の出力をADCのクロック・アプリ ケーションに使用する方法 高速A/Dコンバータ（ADC）は、ユーザから提供されるサンプ リング・クロックの品質にきわめて敏感です。ADCはサンプリ ング・ミキサーとみなすことができるため、クロックのノイズ や歪み、タイミング・ジッタが、A/D出力から得られる希望の 信号に混入してしまいます。クロック条件は、アナログ入力の 周波数と分解能に比例し、アナログ入力周波数が高いアプリ ケーションほど厳しくなり、14ビット以上の分解能では最も厳 しくなります。 ADC の理論的な S/N 比は、 ADC の分解能とサ ンプリング・クロックのジッタによって制限されます。ステッ プ・サイズと量子化誤差を無視できる無限分解能を持つ理想的 なADCのS/N比は、次式で近似値が得られます。 1 2πf ATJ SNR＝20×log ここで、fAは、デジタル化される最高アナログ周波数です。 Tjは、サンプリング・クロックのrmsジッタです。 図35に、アナログ周波数の関数としての所要サンプリング・ク ロック・ジッタと有効ビット数（ENOB）を示します。 多くの高性能 ADC は、ノイズの多い PC ボード上で必要な低 ジッタ・クロックを簡単に提供できるように、差動クロック入 力を備えています。（ノイズの多いPCボード上でシングルエン ド・クロックを分配すると、サンプル・クロックにノイズが混 入することがあります。差動分配にはもともと同相ノイズ除去 機能があるため、ノイズの多い環境で優れたクロック性能を提 供 で き ま す ）。 A D 9 5 1 4 は 差 動 ク ロ ッ ク 出 力 を 提 供 す る LVPECL出力とLVDS出力の両方を備えており、コンバータの S/N比性能を最大限に引き出すクロック・ソリューションが可 能になります。最適なクロッキング／コンバータ・ソリュー ションを選択するときは、ADCの入力条件（差動またはシング ルエンド、ロジック・レベル、終端）を考慮してください。 LVPECLのクロック分配 AD9514の低電圧エミッタ結合ロジック（LVPECL）の正出力 は、 AD9514 の中で最小ジッタのクロック信号を提供します。 LVPECL出力は（オープン・エミッタであるため）、出力トラ ンジスタをバイアスするための DC 終端が必要となります。図 31に、LVPECL出力段の簡略等価回路を示します。 多くのアプリケーションでは、標準のLVPECL遠端終端を推奨 します（図36）。抵抗ネットワークは、伝送線インピーダンス （50Ω）とスイッチング・スレッショールド（VS−1.3V）に合 わせて設計されています。 VS 110 1 SNR = 20log 2 f T A J 100 18 VS 50Ω 127Ω 127Ω VS 16 90 fS 400 fS 70 12 1ps 60 2ps 10 10p s 8 シングルエンド （カップリング終端なし） E NOB SNR ( dB) LVPECL 14 LVPECL 50Ω VT = VS – 1.3V 83Ω 83Ω 05596-030 TJ = 100 fS 200 80 50 6 30 10 100 図36. 05596-091 40 LVPECLの遠端終端 VS VS 0.1nF 1k fA フルスケール・サイン波アナログ周波数（MHz） LVPECL S/N比とENOB 対 アナログ入力周波数 アナログ・デバイセズのウェブサイト（www.analog.com）に 掲載されているアプリケーション・ノート「 AN-756 」と 「AN-501」を参照してください。 200Ω 図37. REV. 0 ― 25 ― 0.1nF 100Ω差動 100Ω （カップリング終端） LVPECL 200Ω パラレル伝送線を使用したLVPECL 05596-031 図35. AD9514 LVDSのクロック分配 AD9514では、CMOSレベルまたはLVDSレベルとして選択可 能な 1 つのクロック出力（ OUT2 ）を提供します。低電圧差動 信号（LVDS）は、OUT2用の差動出力オプションです。 LVDSでは電流モードの出力段を使用します。電流は3.5mAで、 100Ω抵抗の両端で350mVの出力振幅を生成します。LVDS出 力は、すべてのANSI/TIA/EIA-644仕様を満たしています。 図38に、LVDS出力の推奨終端回路を示します。 LVDS VS 100Ω差動 （カップリング終端） VS 10Ω 100Ω LVDS 50Ω 05596-032 OUT2/OUT2B CMOSとして選択 図38. 図40. LVDSの出力終端 LVDSの詳細については、ADIのウェブサイト（www.analog.com） に掲載されているアプリケーション・ノート「AN-586」を参 照してください。 CMOSのクロック分配 AD9514には、CMOSレベルまたはLVDSレベルとして選択可 能な1 本の出力（OUT2 ）が備わっています。CMOS として選 択すると、この出力は、クロック入力においてCMOSレベル・ ロジックを必要とするデバイスを駆動します。 シングルエンドCMOSクロックの使用に際しては、以下の一般 的なガイドラインに従ってください。 可能な限り、1個のドライバが1個のレシーバを駆動するように 1対1の回路を設計する必要があります。これにより終端方式が 簡素化され、回路のインピーダンス不整合によるリンギングを 最小限に抑えることができます。伝送線のマッチングを実現し、 ドライバ側での過渡電流を削減するためには、一般にソース側 で直列終端が必要となります。抵抗の値は、ボード設計とタイ ミング条件に依存します（一般に、10∼100Ωを使用）。CMOS 出力には、駆動可能な容量性負荷やパターン長の制限がありま す。一般に、信号の立上がり／立下がり時間と信号の完全性を 確保するには、3インチ未満のパターン長を推奨します。 10Ω 100Ω CMOS 100Ω 3pF 05596-034 VS 第2の方法は、PCボード・パターンの遠端での終端です。図40 に示すように、AD9514のCMOS出力は、低インピーダンス抵 抗による遠端終端に対してフル電圧振幅を可能にする十分な電 流を供給しません。遠端終端回路は、PCボードのパターン・イ ンピーダンスに整合させ、希望のスイッチング・ポイントを提 供する必要があります。アプリケーションによっては、信号振 幅が小さくなった場合でも、レシーバの入力条件を満たすこと が可能です。これは、それほど重要でない回路で長いパターン を駆動するときに便利です。 遠端終端を持つCMOS出力 シングルエンドCMOSクロッキングには制限があるため、長い パターンにわたって高速信号を駆動する際は、差動出力の使用 を検討してください。AD9514はLVPECL出力とLVDS出力を 持っており、長いパターンを駆動するのに適しています。差動 信号に固有のノイズ耐性がコンバータのクロック駆動に対して 優れた性能を提供します。 セットアップ・ピン（S0∼S10） 1/3VS（内部セルフバイアス）のロジック・レベルを必要とす るセットアップ・ピンは、互いに接続して、コンデンサを介し てグラウンドにバイパスしてください。 2/3VSのロジック・レベルを必要とするセットアップ・ピンは、 VREFピンとともに互いに接続して、コンデンサを介してグラ ウンドにバイパスしてください。 電源とグラウンドについての考慮事項、およ び電源電圧変動除去比 多くのアプリケーションでは、決して理想的とはいえない動作 条件のもとで、高速かつ高性能を追求します。このようなアプ リケーション回路では、PCボードの実装と構成は、回路設計と 同じぐらい重要となります。最適性能を保証するためには、適 切なRF技術を用いて、デバイスの選択、配置、配線、電源バイ パス、グラウンディングを行う必要があります。 60.4Ω 1.0インチ マイクロ ストリップ 5pF GND 図39. 05596-033 CMOS CMOS出力の直列終端 ― 26 ― REV. 0 AD9514 位相ノイズとジッタの測定条件設定 Wenzel 発振器 評価用ボード ZFL1000VH2 終端 アンプ OUT1B 終端 +28dB 減衰器 –12dB SIG IN 減衰器 –7dB REF IN A GIL E NT E 5500B スプリッタ ZESC-2-11 OUT1 CLK1 0° 評価用ボード ZFL1000VH2 OUT1 終端 アンプ OUT1B 終端 +28dB CLK1 図41. 可変遅延 COLBY PDL30A 10nsまで0.01nsステップ 05596-041 バラン AD9514 増加位相ノイズの測定設定 Wenzel 発振器 アナログ 信号源 評価用ボード PC AD9514 バラン Wenzel 発振器 CLK OUT1 終端 OUT1B 終端 SNR ADC CLK1 FFT 05596-042 tJ_RMS データ・キャプチャ・カード FIFO 図42. VA_RMS t J_RMS = 10 SNR 20 ADCのS/N比測定によるジッタ判定 2 (SND 2 2 2 2 BW ) ( θ QUANTIZATION + θTHERMAL + θ DNL ) [ 2π fA ここで： tj_RMSはrms時間ジッタ SNRはS/N比 SNDは信号源ノイズ密度（nV/ Hz 単位） BWはSNDフィルタ帯域幅 VAはアナログ信号源電圧 fAはアナログ周波数 θ項は量子化誤差、熱誤差、DNL誤差 REV. 0 位相ノイズ測定システム バラン AD9514 ― 27 ― 2 VA_PK ] AD9514 外形寸法 0.60 MAX 1番ピン 識別マーク 0.60 MAX 25 24 1番ピン 識別マーク 3.25 3.10 SQ 2.95 露出パッド （底面図） 0.50 0.40 0.30 17 16 9 8 0.25 MIN 3.50 REF 0.80 MAX 0.65 TYP 12° MAX 1 0.50 BSC 4.75 BSC SQ 上面図 32 D05596-0-7/05(0)-J 5.00 BSC SQ 0.05 MAX 0.02 NOM 1.00 0.85 0.80 0.30 0.23 0.18 実装面 平坦性 0.08 0.20 REF JEDEC規格MO-220-VHHD-2に準拠 図43. 32ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］ 5mm×5mmボディ、極薄クワッド（CP-32-2） 寸法単位：mm オーダー・ガイド モデル AD9514BCPZ1 AD9514BCPZ-REEL7 AD9514/PCB 1 1 温度範囲 パッケージ −40∼＋85°C 32ピン・リード・フレーム・チップ・スケール・パッケージ（LFCSP_VQ） CP-32-2 −40∼＋85°C パッケージ・ オプション 32ピン・リード・フレーム・チップ・スケール・パッケージ（LFCSP_VQ） CP-32-2 評価用ボード Z＝鉛フリー製品 ― 28 ― REV. 0