PLLコア、ドライバ、遅延調整、 8出力を内蔵する1.2GHzクロック分配IC AD9510 特長 機能ブロック図 低位相ノイズの位相ロック・ループ（PLL） コア 250MHzまでのリファレンス入力周波数 プログラマブルなデュアル・モジュラス・プリスケーラ プログラマブルなチャージ・ポンプ（CP）電流 チューニング範囲を拡張する分離されたCP電源（VCPS） 1.6GHzの差動クロック入力×2本 プログラマブルなデバイダ×8個、1∼32、すべての整数 出力間遅延粗調整用の位相選択 独立した1.2GHz LVPECL出力×4本 出力増加ジッタ：225 fs rms 独立した800/250MHz LVDS/CMOS出力×4本 出力増加ジッタ：275 fs rms 2本のLVDS/CMOS出力に遅延微調整機能 シリアル・コントロール・ポート 省スペースの64ピンLFCSPを採用 VS GND RSET CPRSET VCP AD9510 分配REF REFIN Rデバイダ REFINB Nデバイダ FUNCTION 位相 周波数 検出器 SYNCB, RESETB PDB PLL REF チャージ・ ポンプ CP PLL設定 STATUS CLK1 CLK2 CLK1B CLK2B プログラマブルな デバイダと 位相調整 LVPECL OUT0 /1, /2, /3... /31, /32 OUT0B LVPECL OUT1 /1, /2, /3... /31, /32 OUT1B LVPECL OUT2 /1, /2, /3... /31, /32 OUT2B SCLK SDIO SDO CSB OUT3 /1, /2, /3... /31, /32 OUT3B LVDS/CMOS OUT4 /1, /2, /3... /31, /32 低ジッタ低位相ノイズのクロック分配 高速なADC、DAC、DDS、DDC、DUC、MxFEのクロック駆動 高性能ワイヤレス・トランシーバ 高性能計測機器 ブロードバンドのインフラストラクチャ OUT4B LVDS/CMOS /1, /2, /3... /31, /32 OUT5 ∆T OUT5B LVDS/CMOS /1, /2, /3... /31, /32 OUT6 ∆T OUT6B LVDS/CMOS /1, /2, /3... /31, /32 OUT7 OUT7B 05046-001 アプリケーション LVPECL シリアル・ コントロール・ ポート 図1 各出力にはプログラマブルなデバイダが付いており、このデバイダはバイ 概要 AD9510は、マルチ出力クロック分配機能とPLLコアを内蔵しています。デ ータ・コンバータの性能を最大化するために、設計により低ジッタと位相ノ イズの性能を強化しています。この製品は、位相ノイズとジッタの条件が 厳しいその他のアプリケーションにも利用できます。 この位相選択機能は、タイミングの粗調整として機能します。2本の LVDS/CMOS出力には、遅延が最大10nsのフルスケール範囲を持つプ ログラマブルな遅延回路が付いています。この微調整チューニング遅延 PLL部は、プログラマブルなリファレンス・デバイダ （R） 、低ノイズ位相周波 数検出器 （PFD） 、高精度チャージ・ポンプ （CP） 、プログラマブルな帰還 デバイダ（N）から構成されています。外付けのVCXOまたはVCOを CLK2/CLK2Bピンに接続することで、1.6GHzまでの周波数を入力リファ レンスに同期化することができます。 独立したクロック出力が8本あります。4本がLVPECL （1.2GHz） で、残り の4本はLVDS （800MHz） レベルまたはCMOS （250MHz） レベルとして選 択可能です。 パスするか、または32までの任意の整数で分周するように設定できます。 クロック出力間の位相はデバイダの位相選択機能を使って変更できます。 ブロックは5ビットの分解能を持ち、設定された各遅延フルスケールから 32通りの遅延時間を選択できます。 AD9510は、ピコ秒未満のジッタを持つエンコード信号を使うことによりコ ンバータの性能を最大化できるようなデータ・コンバータ・クロック駆動アプ リケーションに最適です。64ピンLFCSPパッケージを採用し、3.3Vの単電 源で動作します。チャージ・ポンプ電源 （VCP） に5.5Vを接続すると、広い 電圧範囲を必要とする外付けVCOをサポートできます。温度範囲は−40 ∼＋85℃です。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用 に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いませ ん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもあ りません。仕様は予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 日本語データシートは、REVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 ©2005 Analog Devices, Inc. All rights reserved. REV.A アナログ・デバイセズ株式会社 本 社／東京都港区海岸1-16-1 電話03 （5402）8200 〒105-6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪府大阪市淀川区宮原3-5-36 電話06（6350）6868 （代）〒532-0003 新大阪MTビル2号 AD9510 目次 仕様 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥4 AカウンタおよびBカウンタ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥30 PLL特性 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥4 P、A、B、Rの値の決定 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥30 クロック入力 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥5 位相周波数検出器（PFD）およびチャージ・ポンプ ‥‥‥‥31 クロック出力 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥6 アンチバックラッシュ・パルス‥‥‥‥‥‥‥‥‥‥‥‥‥31 タイミング特性 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥7 STATUSピン ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥31 クロック出力位相ノイズ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥9 PLLデジタル・ロック検出 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥31 クロック出力増加時間ジッタ‥‥‥‥‥‥‥‥‥‥‥‥‥‥12 PLLアナログ・ロック検出 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥32 PLL、分配位相ノイズ、スプリアス ‥‥‥‥‥‥‥‥‥‥‥14 リファレンスの喪失‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥32 シリアル・コントロール・ポート‥‥‥‥‥‥‥‥‥‥‥‥15 FUNCTIONピン ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥33 FUNCTIONピン ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥15 RESETB： 58h<6：5>＝00b（デフォルト）‥‥‥‥‥‥‥‥33 STATUSピン ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥16 SYNCB： 58h<6：5>＝01b ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥33 電源‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥16 PDB： 58h<6：5>＝11b ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥33 タイミング図‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥17 分配部‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥33 絶対最大定格‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 CLK1およびCLK2クロック入力‥‥‥‥‥‥‥‥‥‥‥‥‥‥33 熱特性‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 デバイダ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥33 ESDに関する注意 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥18 分周比の設定‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥34 ピン配置および機能の説明‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥19 デューティサイクルの設定‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥34 用語の説明‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥21 デバイダの位相オフセット‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥38 代表的な性能特性‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥22 遅延ブロック‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥39 代表的な動作モード‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥26 遅延の計算‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥39 外付けVCXO/VCOによるPLLとそれに続くクロック分配‥‥26 出力‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥39 クロック分配専用‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥26 パワーダウン・モード‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥40 外付けVCOとバンドパス・フィルタによるPLLと それに続くクロック分配‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥27 チップ・パワーダウンまたはスリープ・モード―PDB‥‥‥40 PLLのパワーダウン ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥40 機能説明‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥29 分配部のパワーダウン‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥40 概要‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥29 個別クロック出力のパワーダウン‥‥‥‥‥‥‥‥‥‥‥‥40 PLL部 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥29 個別回路ブロックのパワーダウン‥‥‥‥‥‥‥‥‥‥‥‥40 PLLリファレンス入力―REFIN ‥‥‥‥‥‥‥‥‥‥‥‥29 リセット・モード‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥41 VCO/VCXOクロック入力―CLK2 ‥‥‥‥‥‥‥‥‥‥‥29 PLLリファレンス・デバイダ―R ‥‥‥‥‥‥‥‥‥‥‥29 パワーオン・リセット―VSを加えたときの スタートアップ状態‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥41 VCO/VCXO帰還デバイダ―N（P、A、B） ‥‥‥‥‥‥‥29 FUNCTIONピンによる非同期リセット ‥‥‥‥‥‥‥‥‥41 シリアル・ポートからのソフト・リセット‥‥‥‥‥‥‥‥41 2 REV.A AD9510 シングルチップの同期‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥41 レジスタ・マップの説明‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥49 SYNCB―ハードウェア同期 ‥‥‥‥‥‥‥‥‥‥‥‥‥41 電源‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥56 ソフト同期―レジスタ58h<2> ‥‥‥‥‥‥‥‥‥‥‥‥41 電源管理‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥56 複数チップの同期化‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥41 アプリケーション‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥57 シリアル・コントロール・ポート‥‥‥‥‥‥‥‥‥‥‥‥‥42 ADCクロック・アプリケーションへのAD9510出力の使用 ‥57 シリアル・コントロール・ポート・ピンの説明‥‥‥‥‥‥42 CMOSクロックの分配 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥57 シリアル・コントロール・ポートの全体的な動作‥‥‥‥‥42 LVPECLクロックの分配 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥58 CSBによる通信サイクルのフレーミング ‥‥‥‥‥‥‥‥42 LVDSクロックの分配 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥58 通信サイクル―命令＋データ‥‥‥‥‥‥‥‥‥‥‥‥‥42 電源とグラウンドについての考慮事項、 および電源電圧変動除去比‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥58 書込み‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥42 外形寸法‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥59 読出し‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥43 オーダー・ガイド‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥59 命令ワード（16ビット）‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥43 MSB/LSBファーストの転送 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥43 レジスタ・マップおよび説明‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥46 一覧表‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥46 改訂履歴 Changes to Calculating the Delay Section ‥‥‥‥‥‥‥‥‥‥‥38 5/05―Rev. 0 to Rev. A Changes to Soft Reset via the Serial Port Section ‥‥‥‥‥‥‥‥41 Changes to Features ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥1 Changes to Multichip Synchronization Section ‥‥‥‥‥‥‥‥‥41 Changes to Table 1 and Table 2 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥5 Changes to Serial Control Port Section ‥‥‥‥‥‥‥‥‥‥‥‥42 Changes to Table 4 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥8 Changes to Serial Control Port Pin Descriptions Section ‥‥‥‥‥42 Changes to Table 5 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥9 Changes to General Operation of Serial Changes to Table 6 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥14 Control Port Section ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥42 Changes to Table 8 and Table 9 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥15 Added Framing a Communication Cycle with CSB Section ‥‥‥‥42 Changes to Table 11 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥16 Added Communication Cycle―Instruction Plus Changes to Table 13 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥20 Data Section ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥42 Changes to Figure 7 and Figure 10 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥22 Changes to Write Section ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥42 Changes to Figure 19 to Figure 23 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥24 Changes to Read Section ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥42 Changes to Figure 30 and Figure 31 ‥‥‥‥‥‥‥‥‥‥‥‥‥26 Changes to The Instruction Word (16 Bits) Section ‥‥‥‥‥‥‥43 Changes to Figure 32 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥27 Changes to Table 20 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥43 Changes to Figure 33 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥28 Changes to MSB/LSB First Transfers Section ‥‥‥‥‥‥‥‥‥43 Changes to VCO/VCXO Clock Input―CLK2 Section ‥‥‥‥‥‥29 Changes to Table 21 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥44 Changes to A and B Counters Section ‥‥‥‥‥‥‥‥‥‥‥‥30 Added Figure 52; Renumbered Sequentially ‥‥‥‥‥‥‥‥‥‥45 Changes to PLL Digital Lock Detect Section‥‥‥‥‥‥‥‥‥‥31 Changes to Table 23 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥46 Changes to PLL Analog Lock Detect Section ‥‥‥‥‥‥‥‥‥32 Changes to Table 24 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥49 Changes to Loss of Reference Section ‥‥‥‥‥‥‥‥‥‥‥‥32 Changes to Using the AD9510 Outputs for ADC Clock Changes to FUNCTION Pin Section ‥‥‥‥‥‥‥‥‥‥‥‥‥33 Applications ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥57 Changes to RESETB: 58h<6:5> = 00b (Default) Section ‥‥‥‥‥33 4/05―Revision 0: Initial Version Changes to SYNCB: 58h<6:5> = 01b Section ‥‥‥‥‥‥‥‥‥33 Changes to CLK1 and CLK2 Clock Inputs Section ‥‥‥‥‥‥‥33 REV.A 3 AD9510 仕様 特に指定のない限りTyp値は、VS＝3.3V±5%、VS ≤ VCPS ≤ 5.5V、TA＝25℃、RSET＝4.12kΩ、CPRSET＝5.1kΩのときの値です。 の最大変動に対する値です。 最小値 （Min） と最大値 （Max） は、VSとTA（−40∼＋85℃） PLL特性 表1 パラメータ Min Typ Max 単位 テスト・レベル条件／コメント リファレンス入力 （REFIN） 入力周波数 0 入力感度 250 MHz 150 mV p-p セルフバイアス電圧 （REFIN） 1.45 1.60 1.75 V REFIN1のセルフバイアス電圧 セルフバイアス電圧 （REFINB） 1.40 1.50 1.60 V REFINB1のセルフバイアス電圧 入力抵抗 （REFIN） 4.0 4.9 5.8 kΩ セルフバイアス時1 入力抵抗 （REFINB） 4.5 5.4 6.3 kΩ セルフバイアス時1 入力容量 2 pF 位相周波数検出器 （PFD） PFD入力周波数 100 MHz PFD入力周波数 100 MHz アンチバックラッシュ・パルス幅0Dh<1：0>＝00b アンチバックラッシュ・パルス幅0Dh<1：0>＝01b PFD入力周波数 45 MHz アンチバックラッシュ・パルス幅0Dh<1：0>＝10b 0Dh<1：0>＝00b （デフォルト設定） アンチバックラッシュ・パルス幅 1.3 ns アンチバックラッシュ・パルス幅 2.9 ns 0Dh<1：0>＝01b アンチバックラッシュ・パルス幅 6.0 ns 0Dh<1：0>＝10b チャージ・ポンプ （CP） ICPシンク／ソース プログラマブル ハイレベル値 4.8 mA ローレベル値 0.60 mA 絶対精度 2.5 % CPRSET範囲 2.7/10 kΩ ICPスリーステート・リーク 1 nA シンク電流とソース電流間のマッチング 2 % CPRSET＝5.1kΩ VCP＝VCPS/2 0.5 < VCP < VCPS−0.5V ICP対VCP 1.5 % 0.5 < VCP < VCPS−0.5V ICP対温度 2 % VCP＝VCPS/2V GHz 周波数が1200MHz （LVPECL） または800MHz （LVDS） より 2 RF特性 （CLK2） 入力周波数 1.6 大きい場合、少なくとも2分周が必要 （ 「分配」の項を参照） 入力感度 150 入力コモン・モード電圧 （VCM） 1.5 入力コモン・モード範囲 （VCMR） 1.3 入力感度、シングルエンド 1.6 mV p-p 1.7 V セルフバイアス、ACカップリングをイネーブル 1.8 V 200mV p-p信号を入力 150 mV p-p CLK2 ACカップリング、CLK2Bを容量でRFグラウンドへ バイパス 入力抵抗 入力容量 CLK2対REFIN遅延 4.0 4.8 5.6 kΩ 2 pF 500 ps プリスケーラ （Nデバイダの一部） セルフバイアス PFDでの差 VCO/VCXO帰還デバイダ―N （P、A、B） の項を参照 プリスケーラ入力周波数 P = 2 DM （2/3） 600 MHz P = 4 DM （4/5） 1000 MHz P = 8 DM （8/9） 1600 MHz P = 16 DM （16/17） 1600 MHz P = 32 DM （32/33） 1600 MHz PLL用CLK2入力周波数 300 MHz 4 A、Bカウンタ入力周波数 REV.A AD9510 パラメータ Min Typ Max 単位 テスト・レベル条件／コメント ノイズ特性 チャージ・ポンプ／位相周波数検出器の シンセサイザ位相ノイズ・フロアは、VCO出力でのインバンド インバンド・ノイズ （インバンドとはPLLの 位相ノイズの測定値から20logN （NはNデバイダの値） を LBW内を意味します） 減算して計算されています。 50kHz PFD周波数 −172 dBc/Hz 2MHz PFD周波数 −156 dBc/Hz 10MHz PFD周波数 −149 dBc/Hz −142 dBc/Hz 50MHz PFD周波数 PLLのフィギュア・オブ・メリット （性能指数） −218＋ PLLループ帯域幅内のPFD/CP位相ノイズ・フロア （平坦領 10×log （fPFD） 域） の近似。クローズドループ動作時、この位相ノイズは 3増幅されます。 20×log （N） PLLデジタル・ロック検出ウィンドウ4 08h<5：2>で選択したときSTATUSピンに信号が出力 ロックの必要時間 （エッジの一致） レジスタODhで選択 ローレンジ （ABP 1.3ns、2.9ns） 3.5 ns <5> = 1b ハイレンジ （ABP 1.3ns、2.9ns） 7.5 ns <5> = 0b ハイレンジ （ABP 6ns） 3.5 ns <5> = 0b ローレンジ （ABP 1.3ns、2.9ns） 7 ns <5> = 1b ハイレンジ （ABP 1.3ns、2.9ns） 15 ns <5> = 0b ハイレンジ （ABP 6ns） 11 ns <5> = 0b 4 ロック後のアンロック時間 （ヒステリシス） レジスタODhで選択 1 REFINとREFINBのセルフバイアス・ポイントは、入力オープン状態でのチャタリングを防止するため少しオフセットさせてあります。 2 CLK2は電気的にはCLK1と同じです。分配専用入力を差動入力またはシングルエンド入力として使うことができます （ 「クロック入力」の項を参照） 。 3 たとえば、−218＋10×log （fPFD） ＋20×log （N） で、VCO出力でのインバンド・ノイズ値が得られます。 4 デジタル・ロック検出動作の信頼性を高めるためには、PFD周波数の周期は、ロック→アンロック時間より大きくする必要があります。 クロック入力 表2 パラメータ Min Typ Max 単位 1.6 GHz テスト条件／コメント 1 クロック入力 （CLK1、CLK2） 入力周波数 0 1502 入力感度 mV p-p スルーレートを大きくする （振幅を大きくする） と、ジッタ性能を 23 V p-p 振幅を大きくすると、保護ダイオードがターンオンするため、 1.7 V 改善できます。 入力レベル ジッタ性能が低下します。 入力コモン・モード電圧 （VCM） 1.5 入力コモン・モード範囲 （VCMR） 1.3 入力感度、シングルエンド 入力抵抗 入力容量 1.6 1.8 150 4.0 4.8 5.6 2 セルフバイアス、ACカップリングをイネーブル V 200mVp-p信号を入力、DCカップリング mV p-p CLK2 ACカップリング、CLK2BをRFグラウンドへACバイパス kΩ セルフバイアス pF 1 CLK1とCLK2は電気的に同等となっています。それぞれ差動入力またはシングルエンド入力として使うことができます。 2 50Ω終端で−12.5dBm。 3 50Ω終端で＋10dBm。 REV.A 5 AD9510 クロック出力 表3 パラメータ Min Typ Max 単位 LVPECLクロック出力 テスト条件／コメント 終端＝VS−2Vへ50Ω OUT0、OUT1、OUT2、OUT3：差動 出力レベル3Ch （3Dh） （3Eh） （3Fh） <3：2>＝10b 出力周波数 1200 MHz 出力ハイレベル電圧 （VOH） VS−1.22 VS−0.98 VS−0.93 V 出力ローレベル電圧 （VOL） VS−2.10 VS−1.80 VS−1.67 V 出力差動電圧 （VOD） 660 810 965 mV LVDSクロック出力 図21参照 終端＝100Ω差動、デフォルト OUT4、OUT5、OUT6、OUT7：差動 出力レベル40h （41h） （42h） （43h） <2：1>＝01b 3.5mA終端電流 出力周波数 差動出力電圧 （VOD） 250 360 1.125 1.23 デルタVOD 出力オフセット電圧 （VOS） デルタVOS 短絡電流 （ISA、ISB） 14 800 MHz 450 mV 25 mV 1.375 V 25 mV 24 mA 図22参照 出力をGNDに短絡 CMOSクロック出力 OUT4、OUT5、OUT6、OUT7 シングルエンドでの測定値、 B出力：反転、終端はオープン 出力周波数 出力ハイレベル電圧 （VOH） 出力ローレベル電圧 （VOL） 250 VS−0.1 0.1 6 MHz 各出力は5pF負荷、図23参照 V 1mA負荷 V 1mA負荷 REV.A AD9510 タイミング特性 表4 パラメータ Min Typ Max 単位 テスト条件／コメント 終端＝VS−2Vへ50Ω LVPECL 出力レベル3Ch （3Dh） （3Eh） （3Fh） <3：2>＝10b 出力立上がり時間 （tRP） 130 180 ps 20%から80%、差動で測定 出力立下がり時間 （tFP） 130 180 ps 80%から20%、差動で測定 伝搬遅延 （tPECL） 、CLKからLVPECL出力1 デバイダ＝バイパス 335 490 635 ps デバイダ＝2∼32 375 545 695 ps 温度変動 0.5 ps/℃ 出力スキュー、LVPECL出力 2 同一デバイス上のOUT1からOUT0へ （tSKP） −5 ＋30 ＋85 ps 2 同一デバイス上のOUT2からOUT3へ （tSKP） 15 45 80 ps 2 同一デバイス上のすべてのLVPECL出力 （tSKP） 90 130 180 ps 3 複数デバイス間のすべてのLVPECL出力 （tSKP_AB） 275 ps 3 複数デバイス間の同一LVPECL出力 （tSKP_AB） 130 ps LVDS 終端＝100Ω差動 出力レベル40h （41h） （42h） （43h） <2：1>＝01b 3.5mA終端電流 出力立上がり時間 （tRL） 200 350 ps 20%から80%、差動で測定 出力立下がり時間 （tFL） 210 350 ps 80%から20%、差動で測定 伝搬遅延 （tLVDS） 、CLKからLVDS出力1、 OUT5とOUT6で遅延をオフ OUT4、OUT5、OUT6、OUT7 デバイダ＝バイパス 0.99 デバイダ＝2∼32 1.04 温度変動 1.33 1.59 1.38 1.64 0.9 ns ns ps/℃ 出力スキュー、LVDS出力 OUT5とOUT6で遅延をオフ 2 同一デバイス上のOUT4からOUT7へ （tSKV） −85 ＋270 ps 2 同一デバイス上のOUT5からOUT6へ （tSKV） −175 ＋155 ps 同一デバイス上のすべてのLVDS出力 （tSKV 2 ） ＋270 ps 3 複数デバイス間のすべてのLVDS出力 （tSKV_AB） −175 450 ps 3 複数デバイス間の同一LVDS出力 （tSKV_AB） 325 ps CMOS B出力は反転、終端＝オープン 出力立上がり時間 （tRC） 681 865 ps 20%から80%、CLOAD＝3pF 出力立下がり時間 （tFC） 646 992 ps 80%から20%、CLOAD＝3pF 1.39 1.71 ns 1.44 1.76 伝搬遅延 （tCMOS） 、CLKからCMOS出力1 OUT5とOUT6で遅延をオフ デバイダ＝バイパス 1.02 デバイダ＝2∼32 1.07 温度変動 1 ns ps/℃ 出力スキュー、CMOS出力 2 同一デバイス上のすべてのCMOS出力 （tSKC） OUT5とOUT6で遅延をオフ ＋300 ps 3 複数デバイス間のすべてのCMOS出力 （tSKC_AB） −140 ＋145 650 ps 3 複数デバイス間の同一CMOS出力 （tSKC_AB） 500 ps 1.14 ns LVPECL出力 対 LVDS出力 出力スキュー （tSKP_V） すべて同じ、異なるロジック・タイプ 0.74 0.92 LVPECL出力 対 CMOS出力 出力スキュー （tSKP_C） すべて同じ、異なるロジック・タイプ 0.88 1.14 1.43 ns LVDS出力 対 CMOS出力 出力スキュー （tSKV_C） REV.A 同一デバイス上のLVPECLからLVDSへ 同一デバイス上のLVPECLからCMOSへ すべて同じ、異なるロジック・タイプ 158 353 506 7 ps 同一デバイス上のLVDSからCMOSへ AD9510 パラメータ Min Typ Max 単位 遅延調整4 テスト・レベル条件／コメント OUT5 （OUT6） 、LVDSとCMOS 最短遅延範囲5 35h （39h） <5:1> 11111b ゼロスケール 0.05 0.36 0.68 ns 36h （3Ah） <5:1> 00000b フルスケール 0.72 1.12 1.51 ns 36h （3Ah） <5:1> 11111b 直線性、DNL 0.5 LSB 直線性、INL 0.8 LSB 最長遅延範囲5 35h （39h） <5:1> 00000b ゼロスケール 0.20 0.57 0.95 ns 36h （3Ah） <5:1> 00000b フルスケール 9.0 10.2 11.6 ns 36h （3Ah） <5:1> 11111b 直線性、DNL 0.3 LSB 直線性、INL 0.6 LSB 遅延の温度変動 長い遅延範囲、10ns6 ゼロスケール 0.35 ps/℃ フルスケール −0.14 ps/℃ ゼロスケール 0.51 ps/℃ フルスケール 0.67 ps/℃ 短い遅延範囲、1ns6 1 CLK1で測定。CLK2に対しては、約25psを加算してください。 2 これは、同じ電圧と温度で動作する1つのデバイス内部における任意の2つの同様な遅延パス間の差です。 3 これは、同じ電圧と温度で動作する複数のデバイス間における任意の2つの同様な遅延パス間の差です。 4 使用可能な最大遅延は、クロック周期の1/2より少し短くなります。これより長いと、出力がディスエーブルになります。 5 遅延増分は伝搬遅延を含みません。 6 ゼロスケールとフルスケールとの間のすべての遅延は、リニア・インターポレーションにより概算できます。 8 REV.A AD9510 クロック出力位相ノイズ 表5 パラメータ Min Typ Max 単位 CLK1からLVPECL変換での増加位相ノイズ 分配部のみ。PLLまたは外付けVCO/VCXOの 1V/nsを超える入力スルーレートは含まれていません。 CLK1＝622.08MHz、OUT＝622.08MHz 分周比＝1 @10Hzオフセット 入力スルーレート>1V/ns −125 dBc/Hz @100Hzオフセット @1kHzオフセット −132 −140 dBc/Hz dBc/Hz @10kHzオフセット −148 dBc/Hz @100kHzオフセット >1MHzオフセット −153 −154 dBc/Hz dBc/Hz CLK1＝622.08MHz、OUT＝155.52MHz 分周比＝4 @10Hzオフセット −128 dBc/Hz @100Hzオフセット @1kHzオフセット −140 −148 dBc/Hz dBc/Hz @10kHzオフセット @100kHzオフセット −155 −161 dBc/Hz dBc/Hz −161 dBc/Hz @10Hzオフセット @100Hzオフセット −135 −145 dBc/Hz dBc/Hz @1kHzオフセット @10kHzオフセット −158 −165 dBc/Hz dBc/Hz @100kHzオフセット −165 dBc/Hz −166 dBc/Hz >1MHzオフセット CLK1＝622.08MHz、OUT＝38.88MHz 分周比＝16 >1MHzオフセット CLK1＝491.52MHz、OUT＝61.44MHz 分周比＝8 @10Hzオフセット −131 dBc/Hz @100Hzオフセット −142 dBc/Hz @1kHzオフセット @10kHzオフセット −153 −160 dBc/Hz dBc/Hz @100kHzオフセット >1MHzオフセット −165 −165 dBc/Hz dBc/Hz −125 dBc/Hz @100Hzオフセット @1kHzオフセット −132 −140 dBc/Hz dBc/Hz @10kHzオフセット @100kHzオフセット −151 −157 dBc/Hz dBc/Hz >1MHzオフセット −158 dBc/Hz @10Hzオフセット @100Hzオフセット −138 −144 dBc/Hz dBc/Hz @1kHzオフセット −154 dBc/Hz @10kHzオフセット @100kHzオフセット −163 −164 dBc/Hz dBc/Hz >1MHzオフセット −165 dBc/Hz CLK1＝491.52MHz、OUT＝245.76MHz 分周比＝2 @10Hzオフセット CLK1＝245.76MHz、OUT＝61.44MHz 分周比＝4 REV.A テスト条件／コメント 9 AD9510 パラメータ Min Typ Max 単位 CLK1からLVDS変換での増加位相ノイズ テスト条件／コメント 分配部のみ。PLLまたは外付けVCO/VCXOは含み ません。 CLK1＝622.08MHz、OUT＝622.08MHz 分周比＝1 @10Hzオフセット @100Hzオフセット −100 −110 dBc/Hz dBc/Hz @1kHzオフセット −118 dBc/Hz @10kHzオフセット @100kHzオフセット −129 −135 dBc/Hz dBc/Hz @1MHzオフセット >10MHzオフセット −140 −148 dBc/Hz dBc/Hz CLK1＝622.08MHz、OUT＝155.52MHz 分周比＝4 @10Hzオフセット @100Hzオフセット @1kHzオフセット −112 dBc/Hz −122 −132 dBc/Hz dBc/Hz @10kHzオフセット −142 dBc/Hz @100kHzオフセット −148 dBc/Hz @1MHzオフセット −152 dBc/Hz −155 dBc/Hz @10Hzオフセット @100Hzオフセット −108 −118 dBc/Hz dBc/Hz @1kHzオフセット @10kHzオフセット −128 −138 dBc/Hz dBc/Hz @100kHzオフセット @1MHzオフセット −145 −148 dBc/Hz dBc/Hz >10MHzオフセット −154 dBc/Hz >10MHzオフセット CLK1＝491.52MHz、OUT＝245.76MHz 分周比＝2 CLK1＝491.52MHz、OUT＝122.88MHz 分周比＝4 @10Hzオフセット −118 dBc/Hz @100Hzオフセット −129 dBc/Hz @1kHzオフセット −136 dBc/Hz @10kHzオフセット @100kHzオフセット −147 −153 dBc/Hz dBc/Hz @1MHzオフセット >10MHzオフセット −156 −158 dBc/Hz dBc/Hz −108 dBc/Hz −118 −128 dBc/Hz dBc/Hz CLK1＝245.76MHz、OUT＝245.76MHz 分周比＝1 @10Hzオフセット @100Hzオフセット @1kHzオフセット @10kHzオフセット −138 dBc/Hz @100kHzオフセット @1MHzオフセット −145 −148 dBc/Hz dBc/Hz −155 dBc/Hz >10MHzオフセット CLK1＝245.76MHz、OUT＝122.88MHz 分周比＝2 @10Hzオフセット −118 dBc/Hz @100Hzオフセット −127 dBc/Hz @1kHzオフセット @10kHzオフセット −137 −147 dBc/Hz dBc/Hz 10 REV.A AD9510 パラメータ @100kHzオフセット @1MHzオフセット >10MHzオフセット CLK1からCMOS変換での増加位相ノイズ Min Typ Max 単位 −154 −156 dBc/Hz dBc/Hz −158 dBc/Hz テスト条件／コメント 分配部のみ。PLLまたは外付けVCO/VCXOは含み ません。 CLK1＝245.76MHz、OUT＝245.76MHz 分周比＝1 @10Hzオフセット @100Hzオフセット −110 −121 dBc/Hz dBc/Hz @1kHzオフセット @10kHzオフセット −130 −140 dBc/Hz dBc/Hz @100kHzオフセット −145 dBc/Hz @1MHzオフセット >10MHzオフセット −149 −156 dBc/Hz dBc/Hz CLK1＝245.76MHz、OUT＝61.44MHz 分周比＝4 @10Hzオフセット −122 dBc/Hz @100Hzオフセット @1kHzオフセット −132 −143 dBc/Hz dBc/Hz @10kHzオフセット @100kHzオフセット −152 −158 dBc/Hz dBc/Hz @1MHzオフセット −160 dBc/Hz −162 dBc/Hz >10MHzオフセット CLK1＝78.6432MHz、OUT＝78.6432MHz 分周比＝1 @10Hzオフセット −122 dBc/Hz @100Hzオフセット @1kHzオフセット −132 −140 dBc/Hz dBc/Hz @10kHzオフセット −150 dBc/Hz @100kHzオフセット @1MHzオフセット −155 −158 dBc/Hz dBc/Hz −160 dBc/Hz @10Hzオフセット @100Hzオフセット −128 −136 dBc/Hz dBc/Hz @1kHzオフセット @10kHzオフセット −146 −155 dBc/Hz dBc/Hz >10MHzオフセット CLK1＝78.6432MHz、OUT＝39.3216MHz 分周比＝2 @100kHzオフセット −161 dBc/Hz >1MHzオフセット −162 dBc/Hz REV.A 11 AD9510 クロック出力での増加時間ジッタ 表6 パラメータ Min Typ Max 単位 LVPECL出力での増加時間ジッタ テスト条件／コメント 分配部のみ。 PLLまたは外付けVCO/VCXOは含みません。 CLK1＝622.08MHz 40 fs rms BW＝12kHz∼20MHz （OC-12） 55 fs rms BW＝12kHz∼20MHz （OC-3） 215 fs rms 任意のLVPECL （OUT0からOUT3へ） ＝622.08MHz 分周比＝1 CLK1＝622.08MHz 任意のLVPECL （OUT0からOUT3へ） ＝155.52MHz 分周比＝4 CLK1＝400MHz ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz 任意のLVPECL （OUT0からOUT3へ） ＝100MHz 分周比＝4 CLK1＝400MHz 215 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz 任意のLVPECL （OUT0からOUT3へ） ＝100MHz 分周比＝4 その他すべてのLVPECL＝100MHz 干渉源 すべてのLVDS （OUT4からOUT7へ） ＝100MHz 干渉源 CLK1＝400MHz 222 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz 任意のLVPECL （OUT0からOUT3へ） ＝100MHz 分周比＝4 その他すべてのLVPECL＝50MHz 干渉源 すべてのLVDS （OUT4からOUT7へ） ＝50MHz 干渉源 CLK1＝400MHz 225 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz 任意のLVPECL （OUT0からOUT3へ） ＝100MHz 分周比＝4 その他すべてのLVPECL＝50MHz 干渉源 すべてのCMOS（OUT4からOUT7へ） ＝50MHz（B出力オフ） 干渉源 CLK1＝400MHz 225 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz 任意のLVPECL （OUT0からOUT3へ） ＝100MHz 分周比＝4 その他すべてのLVPECL＝50MHz 干渉源 すべてのCMOS（OUT4からOUT7へ） ＝50MHz（B出力オン） 干渉源 LVDS出力での増加時間ジッタ 分配部のみ。 PLLまたは外付けVCO/VCXOは含みません。 CLK1＝400MHz 264 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz LVDS （OUT4、OUT7） ＝100MHz 分周比＝4 CLK1＝400MHz 319 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz LVDS （OUT5、OUT6） ＝100MHz 分周比＝4 12 REV.A AD9510 パラメータ CLK1＝400MHz Min Typ 395 Max 単位 テスト条件／コメント fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz LVDS （OUT4、OUT7） ＝100MHz 分周比＝4 その他すべてのLVDS＝50MHz すべてのLVPECL＝50MHz CLK1＝400MHz 干渉源 干渉源 395 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz LVDS （OUT5、OUT6） ＝100MHz 分周比＝4 その他すべてのLVDS＝50MHz 干渉源 すべてのLVPECL＝50MHz 干渉源 CLK1＝400MHz 367 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz LVDS （OUT4、OUT7） ＝100MHz 分周比＝4 その他すべてのCMOS＝50MHz （B出力オフ） すべてのLVPECL＝50MHz CLK1＝400MHz 干渉源 367 fs rms 干渉源 ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz LVDS （OUT5、OUT6） ＝100MHz 分周比＝4 その他すべてのCMOS＝50MHz （B出力オフ） すべてのLVPECL＝50MHz CLK1＝400MHz 干渉源 干渉源 548 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz LVDS （OUT4、OUT7） ＝100MHz 分周比＝4 その他すべてのCMOS＝50MHz （B出力オン） すべてのLVPECL＝50MHz CLK1＝400MHz 干渉源 548 fs rms 干渉源 ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz LVDS （OUT5、OUT6） ＝100MHz 分周比＝4 その他すべてのCMOS＝50MHz （B出力オン） すべてのLVPECL＝50MHz 干渉源 干渉源 LVDS出力での増加時間ジッタ CLK1＝400MHz 分配部のみ。 PLLまたは外付けVCO/VCXOは含みません。 275 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz 任意のCMOS（OUT4からOUT7へ） ＝100MHz（B出力オン） 分周比＝4 CLK1＝400MHz 400 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz 任意のCMOS（OUT4からOUT7へ） ＝100MHz（B出力オン） 分周比＝4 すべてのLVPECL＝50MHz その他すべてのLVDS＝50MHz CLK1＝400MHz 干渉源 干渉源 374 fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz 任意のCMOS（OUT4からOUT7へ） ＝100MHz（B出力オン） 分周比＝4 すべてのLVPECL＝50MHz 干渉源 その他すべてのCMOS＝50MHz （B出力オフ） 干渉源 REV.A 13 AD9510 パラメータ Min CLK1＝400MHz Typ Max 555 単位 テスト条件／コメント fs rms ADCのSNR算出法で計算、 FC＝100MHz、AIN＝170MHz 任意のCMOS（OUT4からOUT7へ） ＝100MHz（B出力オン） 分周比＝4 すべてのLVPECL＝50MHz その他すべてのCMOS＝50MHz （B出力オン） 干渉源 干渉源 遅延ブロックでの増加時間ジッタ1 1 増分ジッタ1 100MHz出力 遅延FS＝1ns （1600μA、1C） 微調整00000 0.61 ps 遅延FS＝1ns （1600μA、1C） 微調整11111 遅延FS＝2ns （800μA、1C） 微調整00000 0.73 0.71 ps ps 遅延FS＝2ns （800μA、1C） 微調整11111 1.2 ps 遅延FS＝3ns （800μA、4C） 微調整00000 遅延FS＝3ns （800μA、4C） 微調整11111 0.86 1.8 ps ps 遅延FS＝4ns （400μA、4C） 微調整00000 遅延FS＝4ns （400μA、4C） 微調整11111 1.2 2.1 ps ps 遅延FS＝5ns （200μA、1C） 微調整00000 1.3 ps 遅延FS＝5ns （200μA、1C） 微調整11111 遅延FS＝11ns （200μA、4C） 微調整00000 2.7 2.0 ps ps 遅延FS＝11ns （200μA、4C） 微調整00100 2.8 ps この値は増分です。すなわち、遅延のないLVDS出力またはCMOS出力のジッタに対する増加です。合計ジッタを概算するときは、2乗和の平方根 （RSS） 則を使って、LVDS出力ま たはCMOS出力のジッタをこの値に加算します。 PLLと分配位相ノイズおよびスプリアス 表7 パラメータ Min Typ Max 単位 位相ノイズおよびスプリアス テスト条件／コメント VCO/VCXOの選択に依存。LVPECLクロック出力で 測定。ABP＝6ns、ICP＝5mA、Ref＝30.72MHz VCXO＝245.76MHz、 VCXOはToyocom TCO-2112 245.76 FPFD＝1.2288MHz、R＝25、N＝200 245.76MHz出力 1分周 100kHzオフセットでの位相ノイズ <−145 dBc/Hz VCXO位相ノイズが支配的 スプリアス <−97 dBc 100kHzオフセットでの位相ノイズ <−155 dBc/Hz VCXO位相ノイズが支配的 スプリアス <−97 dBc 61.44MHz出力 FPFDの1次および2次の高調波。計測フロアより下。 4分周 14 FPFDの1次および2次の高調波。計測フロアより下。 REV.A AD9510 シリアル・コントロール・ポート 表8 パラメータ Min Typ Max 単位 CSB、SCLK （入力） テスト条件／コメント CSBとSCLKには30kΩの内部プルダウン抵抗 があります。 入力ロジック1の電圧 2.0 V 入力ロジック0の電圧 入力ロジック1の電流 110 入力ロジック0の電流 入力容量 2 0.8 V μA 1 μA pF SDIO （入力時） 入力ロジック1の電圧 入力ロジック0の電圧 2.0 0.8 V V 入力ロジック1の電流 入力ロジック0の電流 10 10 nA nA 入力容量 2 pF SDIO、SDO （出力） 出力ロジック1の電圧 2.7 V 出力ロジック0の電圧 タイミング 0.4 クロック・レート （SCLK、1/tSCLK） ハイレベルのパルス幅 （tPWH） 25 V MHz 16 ns ローレベルのパルス幅 （tPWL） 16 ns SDIOからSCLKまでのセットアップ （tDS） SCLKからSDIOまでのホールド （tDH） 2 1 ns ns SCLKからSDIOおよびSDOの有効まで （tDV） CSBからSCLKまでのセットアップとホールド （tS、tH） 6 2 ns ns CSBハイレベルの最小パルス幅 （tPPWH） 3 ns FUNCTIONピン 表9 パラメータ Min Typ Max 単位 テスト条件／コメント 入力特性 FUNCTIONピンには30kΩの内部プルダウン抵抗があ ります。このピンは通常ハイレベルに固定する必要があ ります。未接続のままにはしないでください。 ロジック1の電圧 2.0 V ロジック0の電圧 ロジック1の電流 0.8 V 1 μA 110 ロジック0の電流 容量 2 μA pF リセット・タイミング ローレベルのパルス幅 50 ns 1.5 高速クロックのサイクル数 同期タイミング ローレベルのパルス幅 高速クロックは分配に使用されているCLK1または CLK2 REV.A 15 AD9510 STATUSピン 表10 パラメータ Min Typ Max 単位 テスト条件／コメント 出力特性 デジタル出力 （CMOS） として選択された場合：STATUSピンがCMOS デジタル出力でない他のモードが存在します。図37参照。 出力ハイレベル電圧 （VOH） 2.7 V 出力ローレベル電圧 （VOL） 最大トグル・レート 0.4 100 V MHz PLL muxが任意のデバイダまたはカウンタ出力に設定された場合に、 またはPFDアップ／ダウン・パルスに適用。アナログ・ロック検出モード にも適用。通常デバッグ・モードの場合のみ。このピンのトグル中に、 スプリアスが出力に混入する可能性があることに注意してください。 アナログ・ロック検出 容量 3 pF オンチップ容量。アナログ・ロック検出リードバックのRC時定数の計算 に使用。プルアップ抵抗を使用。 電源 表11 パラメータ Min パワーアップ・デフォルト・モードの消費電力 Typ Max 単位 550 600 mW テスト条件／コメント パワーアップ・デフォルト状態。出力負荷抵抗での消費電 力は含みません。クロックなし。 消費電力 1.1 W すべての出力がオン。4本のLVPECL出力は800MHz、 4本のLVDS出力は800MHz。外付け抵抗の消費電力は 含みません。 消費電力 1.3 W すべての出力がオン。4本のLVPECL出力は800MHz、 4本のCMOS出力は62MHz （5pF負荷） 。外付け抵抗の消 費電力は含みません。 消費電力 1.5 W すべての出力がオン。4本のLVPECL出力は800MHz、 4本のCMOS出力は125MHz （5pF負荷） 。外付け抵抗の 消費電力は含みません。 フルスリープ・パワーダウン 35 60 mW 0Ah<1：0>＝01bおよび58h<4>＝1bを設定すると、最大ス リープ状態に入り、PLL BGと分配BGリファレンスの電源 がオフになります。終端での消費電力は含みません。 パワーダウン （PDB） 60 80 mW 58h<6：5>＝11bを設定し、FUNCTIONピンをPDB動作用 に設定。PDBをプルダウン。終端での消費電力は含みま せん。 各部消費電力デルタ CLK1、CLK2パワーダウン 10 デバイダ、DIV 2∼32をバイパス 15 25 mW 23 27 33 mW 各デバイダ LVPECL出力パワーダウン （PD2、PD3） 50 65 75 mW 各デバイダ。終端での消費電力は含みません （PD2のみ） 。 LVDS出力パワーダウン 92 110 mW 各出力 80 CMOS出力パワーダウン （スタティック） 56 70 85 mW 各出力。スタティック （クロックなし） 。 CMOS出力パワーダウン （ダイナミック） 115 150 190 mW 各CMOS出力、シングルエンド。 CMOS出力パワーダウン （ダイナミック） 125 165 210 mW 遅延ブロック・バイパス 20 24 60 mW PLL部パワーダウン 5 15 40 mW 5pF負荷で62MHzクロック駆動。 各CMOS出力、シングルエンド。 5pF負荷で125MHzクロック駆動。 最大遅延で1ns fsの遅延ブロック動作に対して。 出力クロックは25MHz。 16 REV.A AD9510 タイミング図 tCLK1 差動 CLK1 80% LVDS tRL tFL 05046-065 20% tPECL 05046-002 tLVDS tCMOS 図4. LVDSのタイミング、差動 図2. CLK1/CLK1Bからクロック出力までのタイミング （DIV＝1モード） シングルエンド 差動 80% 80% CMOS 3pF負荷 LVPECL tFP 05046-064 tRP tRC 図5. CMOSのタイミング、 シングルエンド、3pF負荷 図3. LVPECLのタイミング、差動 REV.A tFC 17 05046-066 20% 20% AD9510 絶対最大定格 表12 パラメータまたはピン 基準 Min Max 単位 VS GND −0.3 ＋3.6 V VCP GND −0.3 ＋5.8 V 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な 損傷を与えることがあります。この規定はストレス定格のみを指定するも のであり、この仕様の動作セクションに記載する規定値以上でのデバイ ス動作を定めたものではありません。デバイスを長時間絶対最大定格状 態に置くと、デバイスの信頼性に影響を与えることがあります。 VCP VS −0.3 ＋5.8 V REFIN、REFINB GND −0.3 VS＋0.3 V RSET GND −0.3 VS＋0.3 V CPRSET GND −0.3 VS＋0.3 V CLK1、CLK1B、CLK2、CLK2B GND −0.3 VS＋0.3 V CLK1 CLK1B −1.2 ＋1.2 V 熱抵抗 64ピンLFCSP CLK2 CLK2B −1.2 ＋1.2 V θJA＝24℃/W SCLK、SDIO、SDO、CSB GND −0.3 VS＋0.3 V OUT0、OUT1、OUT2、OUT3 GND −0.3 VS＋0.3 V OUT4、OUT5、OUT6、OUT7 GND −0.3 VS＋0.3 V FUNCTION GND −0.3 VS＋0.3 V STATUS GND −0.3 VS＋0.3 V ジャンクション温度1 保存温度 150 −65 ＋150 ピン温度 （10秒） 300 熱特性2 1 θJAについては「熱特性」 を参照。 2 熱抵抗の測定は、EIA/JESD51-7に準拠して自然空冷の4層ボードで実施。 ℃ ℃ ℃ 注意 ESD（静電放電） の影響を受けやすいデバイスです。人体や試験機器には4,000Vもの高圧の静電気が容易に蓄積され、検 知されないまま放電されることがあります。本製品は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エネルギ ーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣下や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 18 REV.A AD9510 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 VS CPRSET GND RSET VS VS OUT0 OUT0B VS GND OUT1 OUT1B VS VS GND GND ピン配置および機能の説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 1番ピン 識別マーク AD9510 上面図 （実寸ではありません） 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 VS OUT4 OUT4B VS VS OUT5 OUT5B VS VS OUT6 OUT6B VS VS OUT2 OUT2B VS 05046-003 STATUS SCLK SDIO SDO CSB GND VS OUT7B OUT7 VS GND OUT3B OUT3 VS VS GND 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 REFIN REFINB GND VS VCP CP GND GND VS CLK2 CLK2B GND VS CLK1 CLK1B FUNCTION 図6. 64ピンLFCSPのピン配置 このパッケージの露出パドルは、電気的に接続されており、同時に熱特性を強化する役割を果たします。デバイスが正常に機能するためには、パドル をグラウンド （GND） に接続する必要があります。 REV.A 19 AD9510 表13. ピン機能の説明 ピン番号 記号 説明 1 REFIN PLLリファレンス入力 2 REFINB 相補PLLリファレンス入力 3、7、8、12、22、 GND 27、32、49、50、 55、62 グラウンド 4、9、13、23、26、 VS 30、31、33、36、 37、40、41、44、 45、48、51、52、 56、59、60、64 電源 （3.3V） VS 5 VCP チャージ・ポンプ電源VCPS。VS以上の電圧である必要があります。VCPSは、拡張チューニング範囲を必要とす 6 CP 10 CLK2 るVCOに対しては5.5Vと高い電圧に設定することもできます。 チャージ・ポンプ出力 外付けVCO/VCXOを帰還デバイダNに接続するときに使うクロック入力。CLK2はチップの分配部も駆動します。 また、PLLを使用しないとき汎用クロック入力として使用することもできます。 11 CLK2B CLK2と組み合せて使う相補クロック入力 14 CLK1 チップの分配部を駆動するクロック入力 15 CLK1B CLK1と組み合せて使う相補クロック入力 16 FUNCTION リセット （RESETB） ピン、同期 （SYNCB） ピン、またはパワーダウン （PDB） ピンとして設定できる多目的入力。このピ ンは、内部で30kΩの抵抗でプルダウンされています。このピンを未接続のままにしておくと、デフォルトでデバイス がリセット状態になります。これを回避するため、このピンは1kΩ抵抗を介してVSに接続してください。 17 STATUS PLLステータスと同期ステータスのモニタに使う出力 18 SCLK シリアル・データ・クロック 19 SDIO シリアル・データI/O 20 SDO シリアル・データ出力 21 CSB シリアル・ポート・チップ・セレクト 24 OUT7B 相補LVDS/反転CMOS出力 25 OUT7 LVDS/CMOS出力 28 OUT3B 相補LVPECL出力 29 OUT3 LVPECL出力 34 OUT2B 相補LVPECL出力 35 OUT2 LVPECL出力 38 OUT6B 相補LVDS/反転CMOS出力。OUT6には遅延ブロックが含まれます。 39 OUT6 LVDS/CMOS出力。OUT6には遅延ブロックが含まれます。 42 OUT5B 相補LVDS/反転CMOS出力。OUT5には遅延ブロックが含まれます。 43 OUT5 LVDS/CMOS出力。OUT5には遅延ブロックが含まれます。 46 OUT4B 相補LVDS/反転CMOS出力 47 OUT4 LVDS/CMOS出力 53 OUT1B 相補LVPECL出力 54 OUT1 LVPECL出力 57 OUT0B 相補LVPECL出力 58 OUT0 LVPECL出力 61 RSET グラウンドへ接続する電流設定抵抗。公称値＝4.12kΩ 63 CPRSET グラウンドへ接続するチャージ・ポンプ電流設定抵抗。公称値＝5.1kΩ このパッケージの露出パドルは、電気的に接続されており、同時に熱特性を強化する役割を果たします。デバイスが正常に機能するためには、パドル をグラウンド （GND） に接続する必要があります。 20 REV.A AD9510 用語の説明 位相ジッタと位相ノイズ 理想的なサイン波は、各サイクルで時間の経過とともに0∼360度の連続 時間ジッタ 位相ノイズは周波数領域の現象です。時間領域では、同じ影響が時 的な位相進みを持つものと考えられます。しかし、実際の信号では、時 間が経過するにつれて理想的な位相進みから一定の偏差が見られま 間ジッタとして現れます。サイン波を観測すると、連続するゼロ交差の時 間がずれているのがわかります。方形波では、時間ジッタは理想的（正 す。この現象が位相ジッタと呼ばれています。位相ジッタには多くの原 常） な時間からのエッジのずれとして現れます。いずれの場合も、タイミ 因がありますが、主な原因はランダム・ノイズです。このノイズは統計的に ガウス分布 （ノーマル） として特性化されています。 ングが理論値からずれているのが時間ジッタです。これらの変動はラン ダムであるため、時間ジッタは2乗平均（rms） の単位またはガウス分布 の1シグマで規定されます。 この位相ジッタにより、周波数領域でサイン波のエネルギーが分散され、 連続パワー・スペクトルが発生します。このパワー・スペクトルは一般に、 DACまたはADCのサンプリング・クロックで発生する時間ジッタは、コン 一連の数値として報告されます。この数値は、サイン波 （キャリア） からの 与えられた周波数オフセット位置で単位dBc/Hzで表されます。この値 バータのSNRとダイナミック・レンジを低下させます。サンプリング・クロッ クのジッタを最小にすると、そのコンバータの最高性能が得られることに は、キャリア周波数のパワーに対する1Hz帯域幅内に含まれるパワーの 比 （dB） です。各測定値は、キャリア周波数からのオフセット周波数を伴 なります。 います。 増加位相ノイズ これは、被測定デバイスまたはサブシステムから発生する位相ノイズの オフセット周波数のある区間内（たとえば、10kHz∼10MHzの区間） に 大きさを表します。すべての外付け発振器またはクロック源の位相ノイズ 含まれる合計パワーを求めることは意味のあることです。これは、その 周波数オフセット区間での積分位相ノイズと呼ばれ、そのオフセット周 は除かれています。これにより、種々の発振器とクロック源を組み合せ て使う場合に、合計システム位相ノイズに対するデバイスの影響が予測 波数区間内の位相ノイズに起因する時間ジッタに容易に関連付けるこ とができます。 可能になります。多くの場合、1つの要素から発生する位相ノイズがシス テム位相ノイズを支配します。 位相ノイズはADC、DAC、RFミキサーの性能に悪影響を与え、コンバ ータとミキサーのダイナミック・レンジを低下させることになります （ただし、 増加時間ジッタ これは、被測定デバイスまたはサブシステムから発生する時間ジッタの 影響の仕方は異なります） 。 大きさを表します。すべての外付け発振器またはクロック源の時間ジッ タは除かれています。これにより、種々の発振器とクロック源を組み合せ て使う場合に合計システム時間ジッタに対するデバイスの影響が予測可 能になります。多くの場合、外付けの発振器とクロック源から発生する 時間ジッタがシステムの時間ジッタを支配します。 REV.A 21 AD9510 代表的な性能特性 1.3 0.8 4 LVPECL + 4 LVDS（デバイダがオン） 0.7 4 LVPECL + 4 LVDS（デバイダをバイパス） 1.2 パワー（W） 0.5 デフォルト – 3 LVPECL + 2 LVDS（デバイダがオン） 0.4 4LVDSのみ（デバイダがオン） 0.3 1.1 3 LVPECL + 4 CMOS（デバイダがオン） 1.0 4LVPECLのみ（デバイダがオン） 0.2 05046-060 0 0 400 05046-061 0.9 0.1 0.8 800 0 20 40 60 80 100 120 出力周波数（MHz） 出力周波数（MHz） 図7. パワーの周波数特性―LVPECL、LVDS（PLLオフ） 図10. パワーの周波数特性―LVPECL、CMOS（PLLオフ） REFIN（評価用ボード） CLK1（評価用ボード） 3GHz 5GHz 5MHz 05046-043 05046-062 3GHz 図8. CLK1のスミス・チャート （評価用ボード） 図11. REFINのスミス・チャート （評価用ボード） CLK2（評価用ボード） 3GHz 5MHz 05046-044 パワー（W） 0.6 図9. CLK2のスミス・チャート （評価用ボード） 22 REV.A 10 0 0 –10 –10 –20 –20 –30 –30 –40 –40 –50 –50 –60 –60 –70 –70 05046-058 10 –80 –90 CENTER 245.75MHz 30kHz/ 05046-059 AD9510 –80 –90 CENTER 61.44MHz SPAN 300kHz 図12. 位相ノイズ、LVPECL、DIV 1、FVCXO＝245.76MHz、 FOUT＝245.76MHz、FPFD＝1.2288MHz、R＝25、N＝200 30kHz/ SPAN 300kHz 図15. 位相ノイズ、LVPECL、DIV 4、FVCXO＝245.76MHz、 FOUT＝61.44MHz、FPFD＝1.2288MHz、R＝25、N＝200 –135 PFD入力を基準とするPFDノイズ（dBc/Hz） –10 –20 –30 –40 –50 –60 –70 05046-063 –80 –90 100 CENTER 1.5GHz 250kHz/ –140 –145 –150 –155 –160 –165 05046-057 0 –170 0.1 SPAN 2.5MHz 1 10 100 PFD周波数（MHz） 図16. PFD周波数 対 位相ノイズ（CP出力を基準とする） 5.0 5.0 4.5 4.5 4.0 4.0 ポンプ・アップ 3.0 2.5 2.0 3.5 ポンプ・ダウン 2.5 2.0 1.5 1.5 1.0 1.0 0.5 0 0 0.5 1.0 1.5 2.0 2.5 0.5 0 3.0 0 CPピンの電圧（V） 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 CPピンの電圧（V） 図14. チャージ・ポンプの出力特性（VCP＝3.3V） REV.A ポンプ・アップ 3.0 05046-042 ポンプ・ダウン CPピンの電流（mA） 3.5 05046-041 CPピンの電流（mA） 図13. PLLリファレンスのスプリアス：VCO＝1.5GHz、FPFD＝1MHz 図17. チャージ・ポンプの出力特性（VCP＝5.0V） 23 5.0 AD9510 1.80 差動振幅（Vp-p） 1.70 1.60 1.50 1.40 VERT 500mV/DIV 05046-056 05046-053 1.30 1.20 100 HORIZ 500ps/DIV 600 1100 1600 出力周波数（MHz） 図18. LVPECL差動出力（800MHz） 図21. LVPECL差動出力振幅の周波数特性 750 差動振幅（mVp-p） 700 650 600 VERT 100mV/DIV 500 100 HORIZ 500ps/DIV 05046-050 05046-054 550 300 500 700 900 出力周波数（MHz） 図19. LVDS差動出力（800MHz） 図22. LVDS差動出力振幅の周波数特性 3.5 2pF 3.0 出力（VPK） 2.5 10pF 2.0 1.5 1.0 20pF VERT 500mV/DIV 05046-047 05046-055 0.5 0 0 HORIZ 1ns/DIV 100 200 300 400 500 600 出力周波数（MHz） 図23. CMOSシングルエンド出力振幅の周波数特性と負荷 図20. CMOSシングルエンド出力（250MHz、10pF負荷） 24 REV.A –110 –120 –120 –130 –130 –140 –140 –150 –150 –160 –160 –170 10 100 1k 10k 100k 1M –170 10 10M 05046-052 L(f) (dBc/Hz) –110 05046-051 L(f) (dBc/Hz) AD9510 100 1k オフセット （Hz） –80 –90 –90 –100 –100 –110 –110 –120 –130 –130 –140 –150 –150 –160 10k 100k 1M –160 –170 10 10M 100 1k オフセット （Hz） –110 –120 –120 –130 –140 –140 –150 –160 –160 100k 1M –170 10 10M 100 1k 10k 100k 1M オフセット （Hz） オフセット （Hz） 図29. 増加位相ノイズ―CMOS DIV4、61.44MHz 図26. 増加位相ノイズ―CMOS DIV 1、245.76MHz REV.A 10M –130 –150 10k 1M 05046-046 L(f) (dBc/Hz) –110 05046-045 L(f) (dBc/Hz) –100 1k 100k 図28. 増加位相ノイズ―LVDS DIV2、122.88MHz 図25. 増加位相ノイズ―LVDS DIV 1、245.76MHz 100 10k オフセット （Hz） –100 –170 10 10M –120 –140 1k 1M 05046-049 L(f) (dBc/Hz) –80 100 100k 図27. 増加位相ノイズ―LVPECL DIV1、622.08MHz 05046-048 L(f) (dBc/Hz) 図24. 増加位相ノイズ―LVPECL DIV 1、245.76MHz；分配部のみ –170 10 10k オフセット （Hz） 25 10M AD9510 代表的な動作モード 外付けVCXO/VCOによるPLLと それに続くクロック分配 クロック分配専用 これは最も一 般 的なA D 9 5 1 0の動 作 モードです。外 付け 発 振 器 PLL部が不要な場合は、分配部のみを使うことができます。PLLブロッ クのシャットオフや未使用クロック・チャンネルのパワーダウンにより、消費 （VCO/VCXOと表示） が、REFINに入力されるリファレンス入力周波数 電力を節約することができます （ 「レジスタ・マップの説明」の項を参照） 。 に位相ロックされます。ループ・フィルタは、一般にパッシブ素子によりま す。VCOまたはVCXOを使うことができます。CLK2入力は内部で帰還 分配モードでは、CLK1入力とCLK2入力を低ジッタ・マルチプレクサ （mux） を介した出力への分配に使用できます。 デバイダNに接続されます。CLK2入力はPLLの帰還パスを提供します。 VCO/VCXO周波数が使用されている出力の最大周波数を超える場 合、適切な分周比を分配部の対応するデバイダに設定する必要があり ます。未使用機能のシャットオフや未使用クロック・チャンネルのパワー ダウンにより消費電力を節約することができます （ 「レジスタ・マップの説 明」の項を参照） 。 VREF AD9510 PLL REF REFIN R PFD N VREF FUNCTION PLL REF REFIN R PFD N FUNCTION チャージ・ ポンプ クロック 入力1 ループ・ フィルタ CLK2 クロック 入力2 LVPECL STATUS CLK1 STATUS CLK1 DIVIDE CLK2 LVPECL VCXO, VCO DIVIDE LVPECL LVPECL DIVIDE DIVIDE LVPECL LVPECL DIVIDE シリアル・ ポート LVPECL DIVIDE LVDS/CMOS DIVIDE クロック 出力 DIVIDE LVPECL LVDS/CMOS DIVIDE LVDS/CMOS クロック 出力 DIVIDE ∆T DIVIDE ∆T LVDS/CMOS DIVIDE LVDS/CMOS DIVIDE LVDS/CMOS ∆T DIVIDE LVDS/CMOS DIVIDE ∆T LVDS/CMOS DIVIDE 05046-011 シリアル・ ポート 図31. クロック分配モード 05046-010 リファレンス 入力 AD9510 チャージ・ ポンプ 図30. PLLおよびクロック分配モード 26 REV.A AD9510 外付けVCOとバンドパス・フィルタによるPLLと それに続くクロック分配 PLL出力の位相ノイズ特性とスプリアス特性を改善するために、外付け のバンドパス・フィルタを使うことができます。このオプションは、安価な VCOと中価格帯のフィルタを組み合せることにより、コストの最適化を図 ることができます。BPFがVCOとNデバイダとの間のパスの外側にあり、 BPフィルタ出力がCLK1に接続されていることに注意してください。未使 用機能のシャットオフや未使用クロック・チャンネルのパワーダウンにより、 消費電力を節約できます （ 「レジスタ・マップの説明」の項を参照） 。 VREF リファレンス 入力 AD9510 PLL REF REFIN R PFD N FUNCTION チャージ・ ポンプ ループ・ フィルタ STATUS CLK1 CLK2 VCO LVPECL BPF DIVIDE LVPECL DIVIDE LVPECL DIVIDE LVPECL シリアル・ ポート DIVIDE LVDS/CMOS クロック 出力 DIVIDE LVDS/CMOS DIVIDE ∆T DIVIDE ∆T LVDS/CMOS 05046-012 LVDS/CMOS DIVIDE 図32. VCOとBPFフィルタを使用したAD9510 REV.A 27 AD9510 VS GND RSET 分配 リファレンス REFIN Rデバイダ REFINB Nデバイダ FUNCTION AD9510 位相 周波数 検出器 PLL REF チャージ・ ポンプ SYNCB, RESETB, PDB PLL セッティング CLK1 1.6GHz CP STATUS CLK2 CLK1B CLK2B プログラマブルな デバイダと 位相調整 1.6GHz LVPECL OUT0 /1, /2, /3... /31, /32 OUT0B LVPECL OUT1 /1, /2, /3... /31, /32 OUT1B 1.2GHz LVPECL LVPECL OUT2 /1, /2, /3... /31, /32 OUT2B SCLK SDIO SDO LVPECL シリアル・ コントロール･ ポート OUT3 /1, /2, /3... /31, /32 OUT3B CSB LVDS/CMOS OUT4 /1, /2, /3... /31, /32 OUT4B LVDS/CMOS /1, /2, /3... /31, /32 OUT5 ∆T OUT5B 800MHz LVDS OUT6 250MHz CMOS LVDS/CMOS /1, /2, /3... /31, /32 ∆T OUT6B LVDS/CMOS /1, /2, /3... /31, /32 OUT7 OUT7B 05046-013 250MHz CPRSET VCP 図33. 最大周波数時の機能ブロック図 28 REV.A AD9510 機能説明 ズのないグラウンドにデカップリングする必要があります。図34に、 REFINの等価回路を示します。 概要 図33にAD9510のブロック図を示します。このチップでは、プログラマブ ルなPLLコアと設定可能なクロック分配システムが組み合せてあります。 VS 完全なPLLを構成するためには、適切な外付けVCO（またはVCXO） と 10kΩ ループ・フィルタを追加する必要があります。このPLLはリファレンス入力 信号にロックすることができ、プログラマブルなRデバイダとNデバイダで 12kΩ REFIN 150Ω 指定された比により入力周波数に関係づけられた出力を生成すること ができます。ループ帯域幅とVCO（VCXO） の位相ノイズ性能に応じて、 REFINB 10kΩ 150Ω 05046-033 10kΩ PLLは外付けリファレンス信号からある程度ジッタを除去します。 VCO （VCXO） の出力は、チップのクロック分配部に入力することができ、 図34. REFINの等価回路 ここで1∼32の任意の整数値で分周することができます。デューティサイ クルと出力の相対位相を選択することができます。4本のLVPECL出力 VCO/VCXOクロック入力―CLK2 CLK2差動入力は、外付けのVCOまたはVCXOをPLLに接続するとき （OUT0、OUT1、OUT2、OUT3） とLVDSまたはCMOSのレベル出力が 可能な4本の出力 （OUT4、OUT5、OUT6、OUT7） が用意されています。 に使用します。CLK2入力ポートのみが、PLL Nデバイダに接続されて います。この入力には1.6GHzまで入力できます。これらの入力ピンは内 部でセルフバイアスされているため、コンデンサを使ってACカップリング これらのうち2本の出力（OUT5とOUT6） では可変遅延ブロックを使用 することもできます。 する必要があります。 あるいは、クロック分配部を外付けクロック信号から直接駆動して、PLL をパワーオフにすることもできます。クロック分配部のみを使用する場合 あるいは、CLK2は分配部への入力として使うこともできます。これは、レ ジスタ45h<0>＝0bを設定すると、可能になります。CLK1は、デフォルト で分配部への入力に設定されています。 は、クロックのクリーンアップはありません。入力クロック信号のジッタは 直接分配部を通過するため、クロック出力を支配することになります。 クロック入力段 VS PLL部 AD9510は、PLL部と分配部から構成されています。必要に応じて、 CLK PLL部は分配部とは別に使用することができます。 CLKB 2.5kΩ AD9510は完全なPLLコアを内蔵しているため、必要になるのは外付け 2.5kΩ のループ・フィルタとVCO/VCXOだけです。このPLLは、優れた低位相 ノイズ性能で知られるADF4106PLLをベースにしています。AD9510 5kΩ PLLの動作はADF4106とほぼ同じで、弊社PLLのADFシリーズと同じ 利点を提供します。異なるのは、REFINとCLK2に対する差動入力の追 加や、さまざまなコントロール・レジスタ・アーキテクチャの追加などがあり 05046-016 5kΩ 図35. CLK1、CLK2の入力等価回路 ます。また、プリスケーラはN＝1が可能になるように変更されています。 AD9510 PLLはADF4106とはやや異なるデジタル・ロック検出機能を組 PLLリファレンス・デバイダ―R REFIN/REFINB入力は、14ビット・カウンタのリファレンス・デバイダRに接 み込んでいるため、高いPFDレートで機能が向上しています。 「レジス タ・マップの説明」の項を参照してください。 続されています。Rには、 コントロール・レジスタ （OBh<5：0>、OCh<7：0>） を使って、1∼16383の任意の値を設定できます （値0は1分周に対応） 。 PLLリファレンス入力―REFIN REFIN/REFINBピンは、差動信号またはシングルエンド信号で駆動で 位相周波数検出器（PFD）への最大許容周波数を超えることはできま せん。これは、REFIN周波数÷Rの値が最大許容PFD周波数未満で きます。これらのピンは内部でセルフバイアスされているため、通常はコ ンデンサを使ってACカップリングすることを推奨します。また、入力信号 なければならないということです。 が比較的低いインピーダンスを持ち、同時に内部セルフバイアス電圧に VCO/VCXO帰還デバイダ―N（P, A, B） Nデバイダは、プリスケーラP（3ビット） と、2個のカウンタのA（6ビット） およ Rデバイダの出力は、位相周波数検出器入力の1つに接続されます。 近いコモンモード電圧を備えている場合は、カップリング・コンデンサを 省いてDCデカップリングすることも可能です。REFINをシングルエンドで びB（13ビット） とを組み合せたものです。AD9510のPLLはADF4106に 駆動する場合、未使用側（REFINB） は、適切なコンデンサを使ってノイ 似ていますが、AD9510ではプリスケーラの設計を変更してNをより小さ い値に設定できるようになっています。このプリスケーラは、デュアル・モ ジュラス （DM） モードと固定分周（FD） モードを持っています。表14に AD9510のプリスケーラ・モードを示します。 REV.A 29 AD9510 表14. PLLプリスケーラ・モード モード （FD＝固定分周 DM＝デュアル・モジュラス） AカウンタおよびBカウンタ AD9510のBカウンタはバイパス・モード （B＝1） を備えています。このモー ドはADF4106にはありません。Bカウンタのバイパス・モードは、FDモー ドでプリスケーラを使用する場合にのみ有効です。Bカウンタ・バイパ 0Ah<4：2> の値 分周比 FD 000 1 FD 001 2 P＝2DM 010 P/P＋1＝2/3 P＝4DM 011 P/P＋1＝4/5 P＝8DM 100 P/P＋1＝8/9 P＝16DM 101 P/P＋1＝16/17 P＝32DM 110 P/P＋1＝32/33 A/Bカウンタは、固有のリセット・ビット （主にテスト用） を持っていることに FD 111 3 も注意してください。AカウンタとBカウンタは、Rカウンタ、Aカウンタ、B カウンタに共通のリセット・ビット （09h<0>） を使ってリセットすることもでき ス・ビット （0Ah<6>＝1b） に1を書き込むと、Bカウンタがバイパスされます。 Bカウンタの有効範囲は3∼8191です。リセット後のデフォルトは0（無効 な値） です。 プリスケーラがFDモードの場合は、Aカウンタが使用されないことに注 意してください。 プリスケーラをFD（固定分周） モードで使う場合、Aカウンタは使用され ず、Bカウンタはバイパスされることになります。DM （デュアル・モジュラス） ます。 プリスケーラ・モードでは、周波数の上限値をいくつか設定して、これを CLK2に使用できます。表15を参照。 P、A、B、Rの値の決定 AD9510をデュアル・モジュラス・モードで動作させる場合、入力リファレ 表15. ンス周波数RREFとVCOの出力周波数FVCOとの関係は以下の式で表 各プリスケーラ・モードの周波数上限値 されます。 モード（DM＝デュアル・モジュラス） CLK2 P = 2 DM (2/3) <600 MHz P = 4 DM (4/5) <1000 MHz P = 8 DM (8/9) <1600 MHz プリスケーラをFDモードで動作させる場合は、Aカウンタを使用しないた P = 16 DM <1600 MHz め、式は次のように簡単になります。 P = 32 DM <1600 MHz FVCO ＝（RREF /R）×（PB＋A）＝ RREF × N/R FVCO ＝（RREF /R）×（PB）＝ RREF × N/R AD9510は、DMモードとFDモードの組合せを使うことにより、N＝1まで のすべてのN値を実現しています。表16に、10MHzリファレンス入力が Nの任意の整数倍にロックできる方法を示します。N＝12のところで説 明するように、同じ値のNを異なる方法で実現できることに注意してくだ さい。 30 REV.A AD9510 表16. P、A、B、R―Nの最小値 FREF R P A B N FVCO モード 注 10 1 1 X 1 1 10 FD P＝1、B＝1 （バイパス） 10 1 2 X 1 2 20 FD P＝2、B＝1 （バイパス） 10 1 1 X 3 3 30 FD P＝1、B＝3 10 1 1 X 4 4 40 FD P＝1、B＝4 10 1 1 X 5 5 50 FD P＝1、B＝5 10 1 2 X 3 6 60 FD P＝2、B＝3 10 1 2 0 3 6 60 DM P/P+1＝2/3、A＝0、B＝3 10 1 2 1 3 7 70 DM P/P+1＝2/3、A＝1、B＝3 10 1 2 2 3 8 80 DM P/P+1＝2/3、A＝2、B＝3 10 1 2 1 4 9 90 DM P/P+1＝2/3、A＝1、B＝4 10 1 2 X 5 10 100 FD P＝2、B＝5 10 1 2 0 5 10 100 DM P/P+1＝2/3、A＝0、B＝5 10 1 2 1 5 11 110 DM P/P+1＝2/3、A＝1、B＝5 10 1 2 X 6 12 120 FD P＝2、B＝6 10 1 2 0 6 12 120 DM P/P+1＝2/3、A＝0、B＝6 10 1 4 0 3 12 120 DM P/P+1＝4/5、A＝0、B＝3 10 1 4 1 3 13 130 DM P/P+1＝4/5、A＝1、B＝3 位相ロック状態付近の不感帯を取り除くため、VCO信号に影響を与え 位相周波数検出器（PFD）およびチャージ・ポンプ PFDはRカウンタとNカウンタ （N＝BP＋A） から入力を受け取り、両入力 る一定のスプリアスの発生を抑えます。 の位相差と周波数差に比例した出力を生成します。図36に簡略回路 図を示します。PFDにはプログラマブルな遅延成分が含まれており、ア ンチバックラッシュ・パルスの幅を制御しています。このパルスは、PFDの STATUSピン AD9510の出力マルチプレクサは、STATUSピンからさまざまな信号とチ 伝達関数に不感帯が発生しないようにし、位相ノイズとリファレンス・ス プリアスを最小化します。レジスタ0Dh <1：0>内の2ビットがこのパルス ップの内部ポイントへのアクセスを可能とします。図37に、STATUSピン のブロック図を示します。STATUSピンの機能は、レジスタ08h<5：2>に よって制御されます。 幅を制御しています。 VP HI Rデバイダ D1 Q1 U1 PLLデジタル・ロック検出 チャージ・ ポンプ UP STATUSピンは、デジタル （DLD） とアナログ （ALD） の2種類のPLLロッ ク検出を表示できます。デジタル・ロック検出が必要な場合、STATUS ピンはCMOSレベル信号を出力します。この信号はアクティブ・ハイまた CLR1 プログラマブル 遅延 はアクティブ・ローにすることができます。 CP U3 デジタル・ロック検出には、レジスタ0Dh<5>で2種類から選択できる時間 アンチバックラッシュ・ パルス幅 HI ウィンドウがあります。デフォルトの （ODh<5>＝0b） では、PFDに対する入 力の信号エッジが9.5ns以内に一致したときにDLDが 「真」 になりますが、 CLR2 DOWN D2 Q2 U2 DLD＝ 「偽」 になるためには、その後少なくとも15nsの間隔が必要です。 GND 05046-014 Nデバイダ もう一方の設定（ODh<5>＝1） では、信号エッジが3.5ns以内に一致し たときにDLD＝「真」 となりますが、DLD＝「偽」 となるためには7nsが必 図36. PFDの簡略回路図とタイミング （ロック時） 要です。 アンチバックラッシュ・パルス レジスタ0Dh<6>に1を書き込むと、DLDはディスエーブルになります。 PLLは、プログラマブルなアンチバックラッシュ・パルス幅を持っています が、そのパルス幅はレジスタ0Dh<1：0>の値で設定されます。デフォル DLDが「真」のときにREFINの信号が消えると、DLDはロックの喪失を トのアンチバックラッシュ・パルス幅は1.3ns（0Dh<1：0>＝00b） で、通常 これを変更する必要はありません。このアンチバックラッシュ・パルスが REV.A 表示しないことがあります。詳細については、 「リファレンス損失」の項を 参照してください。 31 AD9510 オフ （ローレベル） （デフォルト） デジタル・ロック検出（アクティブ・ハイ） Nデバイダ出力 デジタル・ロック検出（アクティブ・ロー） Rデバイダ出力 アナログ・ロック検出（Nチャンネル・オープン・ドレイン） Aカウンタ出力 プリスケーラ出力（NCLK） PFDアップ・パルス PFDダウン・パルス リファレンスの喪失（アクティブ・ハイ） スリーステート アナログ・ロック検出（Pチャンネル・オープン・ドレイン） リファレンスの喪失またはロック検出（アクティブ・ハイ） リファレンスの喪失またはロック検出（アクティブ・ロー） リファレンスの喪失（アクティブ・ロー） VS アナログ・ロック検出モードの 制御 同期検出 GND 05046-015 同期検出イネーブル 58h <0> STATUS ピン PLL MUXコントロール 08h <5：2> 図37. STATUSピンの回路とCLK1クロック入力 デジタル・ロック検出出力を有効とするためには、AD9510のデジタル・ロ ック検出 （DLD） ブロックは、PLLリファレンス信号の存在を必要とします。 PLLアナログ・ロック検出 アナログ・ロック検出 （ALD）信号を選択することもできます。ALDを リファレンスの喪失信号が発生した後でも 「真」 に留まるデジタル・ロック 選択すると、STATUSピンの信号はオープン・ドレインPチャンネル （08h<5：2>＝1100） またはオープン・ドレインNチャンネル （08h<5：2>＝ 0101b） になります。 検出表示（DLD＝「真」 ） を持つことも可能です。このため、リファレンス を喪失した場合、単にデジタル・ロック検出信号だけに依存することは アナログ・ロック検出信号の「真」 には、短い「偽」パルスが重畳されて できません。DLDとLREFをSTATUSピン上で1つの信号にまとめる方 法があります。08h<5：2>＝<1101>を設定すると、ロックの喪失 （DLDの 逆） とリファレンスの喪失 （LREF） アクティブ・ハイの論理和の信号が得ら います （選択したモードに対応） 。これらの「偽」パルスはPFDへの入力 が一致に近付くと狭くなり、一致から遠ざかると広くなります。 れます。この同じ信号のアクティブ・ロー・バージョンが必要な場合は、 08h<5：2>＝<1110>を設定します。 有効なアナログ・ロック検出信号を取り出すには、外付けの電圧コンパ レータでロック状態を識別できるように、適切なRC定数のアナログ・フィ リファレンス・モニタ機能は、07h<6：5>の値で設定されたPFDサイクル ルタを構成する外付けのRC回路が必要となります。これには、小さなコ ンデンサと1kΩの抵抗を並列接続するだけで十分ですが、希望の動 数間DLD信号のハイレベルが継続した後にイネーブルになります。この 遅延はPFDサイクル数でカウントされます。この遅延は、3 PFDサイクル （デフォルト） ∼24 PFDサイクルの範囲が可能です。リファレンスが喪失 作が得られるようになるまでには何回か試してみる必要があります。 すると、LREFが「真」になり、チャージ・ポンプがスリーステートになり ます。 アナログ・ロック検出機能は、スプリアス・エネルギーをクロック出力に混 入させることがあります。クロック出力に最高のジッタ／位相ノイズ性能 が必要とされる場合は、ALDの使用を制限することも賢明です。 この状態からデバイスを抜け出させるには、ユーザの介入が必要です。 まず、07h<2>＝0bを書き込み、リファレンスの喪失回路をディスエーブル にし、チャージ・ポンプをスリーステートから抜け出させて、LREFを 「偽」 にします。次に、07h<2>＝1を書き込み、リファレンスの喪失回路を再び リファレンスの喪失 AD9510 PLLは、REFINにリファレンスの喪失警告を出力することがで イネーブルにする必要があります。 設定に応じて、STATUSピンからこの信号を複数の方法で観測するこ とができます。LREF自体は、08h<5：2>＝<1010>を設定した場合はア クティブ・ハイ信号として、08h<5：2>＝<1111>を設定した場合はアクテ ィブ・ロー信号として、それぞれ観測することができます。 07h<2>＝0を書き込む、 LREFが「偽」になる、 チャージ・ポンプが スリーステートから抜け出す、 07h<2>＝1を書き込んで LORをイネーブルにする リファレンスの喪失回路はVCO信号でクロック駆動されるため、リファレ ンスの喪失を検出するためにはVCO信号の存在が必要です。 PLLループがロックし、 DLDが「真」になり、 LREFが「偽」になる。 DLD＝「真」が n PFDサイクル継続 （nは07h<6：5>で設定） リファレンスの有無を チェックする。 リファレンスが検出されると、 LREFは「偽」のままになる。 チャージ・ポンプが スリーステートになる。 LREFが「真」になる。 リファレンスの 喪失を検出 05046-034 きます。このリファレンスの喪失監視機能は、内部でLREFと呼ばれるフ ラグを設定します。外部では、レジスタ08h<5：2>のPLL MUX制御の 図38. リファレンスの喪失時のイベント・シーケンス 32 REV.A AD9510 FUNCTIONピン 分配部 FUNCTIONピン （16） は3つの機能を持ち、これらはレジスタ58h<6：5> の値を使って選択されます。このピンは、内部で30kΩの抵抗でプルダ 前述のように、AD9510はPLLと分配の2つの動作部分に分割されてい ます。PLL部についてはすでに説明しました。必要に応じて、分配部は ウンされています。このピンを未接続のままにしておくと、デバイスはデフ ォルトでリセット状態になります。これを回避するため、このピンは1kΩの PLL部とは別に使用できます。 抵抗を介してVSに接続してください。 CLK1およびCLK2クロック入力 RESETB： 58h<6：5>＝00b（デフォルト） 分配部への入力としてCLK1またはCLK2を選択できます。CLK1入力 は、分配部のみを駆動するように接続できます。レジスタに45h<0>＝1を デフォルト・モードでは、FUNCTIONピンはRESETBとして機能し、非同 期リセットを生成するか、またはプルダウンされたときハード・リセットを生 設定すると、CLK1が分配部へのソースとして選択されます。これは、パ ワーアップ時のデフォルト状態です。 成します。このリセットにより、デフォルト値がシリアル・コントロール・ポー ト・バッファ・レジスタに書き込まれ、さらにこれらの値がチップ・コントロ ール・レジスタにロードされます。RESETB信号が再度ハイレベルになる CLK1とCLK2は、1600MHzまでの入力に対して動作します。ジッタ性 能は、入力スルーレートが高くなると向上します。入力レベルは、約 と、同期信号が発行され（ 「SYNCB： 58h<6：5>＝01b」の項を参照） 、 AD9510はレジスタのデフォルト値に従って動作を再開します。 150mVp-p∼2Vp-pの範囲である必要があります。これより大きい場合 は、入力ピンの保護ダイオードがターンオンして、ジッタ性能が低下し SYNCB： 58h<6：5>＝01b ます。 FUNCTIONピンを使用し、さまざまなクロック出力間での位相の同期ま たはアライメントを行うことができます。同期は、次のクロック出力にのみ 適用されます。 CLK1とCLK2の等価入力回路については図35を参照してください。こ れらの入力は完全差動構成となっており、セルフバイアスされています。 信号はコンデンサでACカップリングする必要があります。シングルエンド ¡クロックがパワーダウンしていない 入力を使う場合は、差動入力の片方だけをACカップリングします。他 方の入力は、コンデンサを使ってノイズのないACグラウンドへバイパス ¡デバイダがマスクされていないクロック （非同期＝0b） する必要があります。 ¡クロックがバイパスされていない （バイパス＝0b） 選択されていないクロック入力 （CLK1またはCLK2） はパワーダウンさせ、 SYNCBは、レベルおよび立上がりエッジ検出です。SYNCBがローレベ 選択されたクロック入力と非選択のクロック入力との間の不要なクロス トークを除去する必要があります。 ルの場合、影響を受ける出力は、各デバイダのスタート・ハイ・ビットで指 定される既定の状態に保持されます。立上がりエッジで、デバイダの位 相オフセット・ビット内の値で指定された高速クロック・サイクル数の経過 後にデバイダが動作を開始します （高速クロックは選択されたクロック入 デバイダ AD9510の8本の各クロック出力には、専用のデバイダが付いています。 力CLK1またはCLK2になります） 。 デバイダをバイパスして、入力と同じ同じ周波数（1×） を出力することが できます。デバイダをバイパスすると、消費電力を節約するためにパワー FUNCTIONピンのSYNCBアプリケーションは、このピンがリセットまたは ダウンされます。 パワーダウンの機能にも割り当てられているか否かに関係なく、常にアク ティブです。しかし、SYNCB機能を選択すると、FUNCTIONピンは、 1∼32のすべての整数分周比を選択することができます。デバイダをバ RESETBまたはPDBとして機能しなくなります。 イパスすると、分周比1が選択されます。 PDB： 58h<6：5>＝11b 各デバイダの分周比、位相、デューティサイクルを設定することができま FUNCTIONピンは、非同期フル・パワーダウンPDBとして機能するように 設定することもできます。このフル・パワーダウン・モードにある場合でも、 す。選択可能な位相とデューティサイクルの値は、選択された分周比に 依存します。 いくつかの内蔵リファレンスが動作を続けるため残留VS電流が流れま す。PDBモードでは、FUNCTIONピンはアクティブ・ローになります。PDB がハイレベルに戻るまで、チップはパワーダウン状態に留まります。チッ プは、パワーダウンの前にプログラミングされた設定に戻ります。 PDBにより開始されたパワーダウン時の事象については、 「チップのパワ ーダウンまたはスリープ・モード―PDB」の項を参照してください。 REV.A 33 AD9510 分周比の設定 例2： 分周比は、OUT0∼OUT7の各出力を制御するレジスタにSCPを使って 分周比＝8に設定する場合 書込んだ値により決定されます。これらは48h∼56hの偶数番号のレジ スタです。これらの各レジスタは、デバイダ出力がハイレベルを維持する ハイレベル・クロック・サイクル数＝3 クロック・サイクル数を制御するビット （ハイレベル・クロック・サイクル数 <3：0>） とデバイダ出力がローレベルを維持するクロック・サイクル数を制 ローレベル・クロック・サイクル数＝3 分周比＝ （3＋1） ＋ （3＋1） ＝8 御するビット （ローレベル・クロック・サイクル数<7：4>） から構成されてい ます。各値は4ビットで、0∼15の範囲を持っています。 分周比8は次の方法でも設定できます。 ハイレベル・クロック・サイクル数＝2 分周比は次式で設定されます。 ローレベル・クロック・サイクル数＝4 分周比 ＝（ハイレベル・クロック・サイクル数 ＋ 1） ＋ （ローレベル・クロック・サイクル数 ＋ 1） 分周比＝ （2＋1） ＋ （4＋1） ＝8 2番目の設定では分周比は等しくなりますが、デューティサイクルは異なり 例1： ます。 分周比＝2に設定する場合 デューティサイクルの設定 ハイレベル・クロック・サイクル数＝0 デューティサイクルと分周比は互いに関係しています。異なる分周比には、 異なるデューティサイクル・オプションがあります。たとえば、分周比＝2の ローレベル・クロック・サイクル数＝0 場合、唯一可能なデューティサイクルは50%です。分周比＝4の場合、 デューティサイクルは25%、50%、75%が可能です。 分周比＝ （0＋1） ＋ （0＋1） ＝2 デューティサイクルは次式で設定されます。 デューティサイクル ＝ （ハイレベル・クロック・サイクル数＋1）／（（ハイレベル・クロック・サイクル数＋1） ＋ （ローレベル・クロック・サイクル数＋1）） 各分周比に対応するデューティサイクル値については、表17を参照してく ださい。 表17. デューティサイクルおよび分周比 48h∼56h 分周比 デューティ サイクル（%） LO <7：4> HI<3：0> 2 50 0 3 67 0 3 33 4 50 4 4 48h∼56h 分周比 デューティ サイクル（%） LO <7：4> HI<3：0> 0 7 86 0 5 1 7 14 5 0 1 0 8 50 3 3 1 1 8 63 2 4 75 0 2 8 38 4 2 25 2 0 8 75 1 5 5 60 1 2 8 25 5 1 5 40 2 1 8 88 0 6 5 80 0 3 8 13 6 0 5 20 3 0 9 56 3 4 6 50 2 2 9 44 4 3 6 67 1 3 9 67 2 5 6 33 3 1 9 33 5 2 6 83 0 4 9 78 1 6 6 17 4 0 9 22 6 1 7 57 2 3 9 89 0 7 7 43 3 2 9 11 7 0 7 71 1 4 10 50 4 4 7 29 4 1 10 60 3 5 34 REV.A AD9510 48h∼56h 分周比 デューティ サイクル（%） LO <7：4> HI<3：0> 10 40 5 10 10 70 30 2 6 10 10 80 20 10 10 11 48h∼56h 分周比 デューティ サイクル（%） LO <7：4> HI<3：0> 3 14 93 0 C 6 2 14 15 7 53 C 6 0 7 1 7 7 1 15 15 47 60 7 5 6 8 90 0 8 15 40 8 5 10 55 8 4 0 5 15 15 67 33 4 9 9 4 11 11 45 64 5 3 4 6 15 15 73 27 3 A A 3 11 11 36 73 6 2 3 7 15 15 80 20 2 B B 2 11 27 7 2 15 87 1 C 11 11 82 18 1 8 8 1 15 15 13 93 C 0 1 D 11 11 91 9 0 9 9 0 15 16 7 50 D 7 0 7 12 50 5 5 16 56 6 8 12 58 4 6 16 44 8 6 12 42 6 4 16 63 5 9 12 12 67 33 3 7 7 3 16 16 38 69 9 4 5 A 12 75 2 8 16 31 A 4 12 12 25 83 8 1 2 9 16 16 75 25 3 B B 3 12 12 17 92 9 0 1 A 16 16 81 19 2 C C 2 12 8 A 0 16 88 1 D 13 13 54 46 5 6 6 5 16 16 13 94 D 0 1 E 13 13 62 38 4 7 7 4 16 17 6 53 E 7 0 8 13 13 69 31 3 8 8 3 17 17 47 59 8 6 7 9 13 77 2 9 17 41 9 6 13 13 23 85 9 1 2 A 17 17 65 35 5 A A 5 13 13 15 92 A 0 1 B 17 17 71 29 4 B B 4 13 8 B 0 17 76 3 C 14 14 50 57 6 5 6 7 17 17 24 82 C 2 3 D 14 14 43 64 7 4 5 8 17 17 18 88 D 1 2 E 14 36 8 4 17 12 E 1 14 14 71 29 3 9 9 3 17 17 94 6 0 F F 0 14 14 79 21 2 A A 2 18 18 50 56 8 7 8 9 14 86 1 B 18 44 9 7 14 14 B 1 18 61 6 A REV.A 35 AD9510 48h∼56h 分周比 デューティ サイクル（%） LO <7：4> HI<3：0> 18 39 A 18 18 67 33 5 B 18 18 72 28 18 18 18 48h∼56h 分周比 デューティ サイクル（%） LO <7：4> HI<3：0> 6 22 55 9 B B 5 22 22 45 59 B 8 9 C 4 C C 4 22 22 41 64 C 7 8 D 78 3 D 22 36 D 7 22 83 D 2 3 E 22 22 68 32 6 E E 6 18 18 17 89 E 1 2 F 22 22 73 27 5 F F 5 18 19 11 53 F 8 1 9 23 23 52 48 A B B A 19 47 9 8 23 57 9 C 19 19 58 42 7 A A 7 23 23 43 61 C 8 9 D 19 19 63 37 6 B B 6 23 23 39 65 D 7 8 E 19 68 5 C 23 35 E 7 19 32 C 5 23 70 6 F 19 74 4 D 23 30 F 6 19 19 26 79 D 3 4 E 24 24 50 54 B A B C 19 21 E 3 24 46 C A 19 19 84 16 2 F F 2 24 24 58 42 9 D D 9 20 20 50 55 9 8 9 A 24 24 63 38 8 E E 8 20 45 A 8 24 67 7 F 20 20 60 40 7 B B 7 24 25 33 52 F B 7 C 20 20 65 35 6 C C 6 25 25 48 56 C A B D 20 20 70 30 5 D D 5 25 25 44 60 D 9 A E 20 75 4 E 25 40 E 9 20 20 25 80 E 3 4 F 25 25 64 36 8 F F 8 20 21 20 52 F 9 3 A 26 26 50 54 C B C D 21 48 A 9 26 46 D B 21 21 57 43 8 B B 8 26 26 58 42 A E E A 21 21 62 38 7 C C 7 26 26 62 38 9 F F 9 21 67 6 D 27 52 C D 21 21 33 71 D 5 6 E 27 27 48 56 D B C E 21 21 29 76 E 4 5 F 27 27 44 59 E A B F 21 24 F 4 27 41 F A 22 50 A A 28 50 D D 36 REV.A AD9510 48h∼56h 分周比 デューティ サイクル（%） LO <7：4> HI<3：0> 28 54 C 28 46 28 57 28 29 48h∼56h 分周比 デューティ サイクル（%） LO <7：4> HI<3：0> E 30 50 E E E C 30 53 D F B F 30 47 F D 43 F B 31 52 E F 52 D E 31 48 F E 29 48 E D 32 50 F F 29 55 C F 29 45 F C REV.A 37 AD9510 位相オフセットを位相＝4に設定すると、最初のチャンネルと同じ相対位 相である位相＝0° または360° が得られます。 デバイダの位相オフセット 選択した分周比に応じて、各出力の位相を選択できます。各出力の位 相とスタートH/L（ハイ/ロー） ビットを設定するレジスタに該当する値を書 き込むと、この機能が選択されます。これらは、49h∼57hの奇数番号 一般に、4ビットの位相オフセットとスタートH/Lビットを組み合せると、32 通りの位相オフセット状態が可能です （表18） 。 のレジスタです。各デバイダは、4ビットの位相オフセット<3：0>とスタート HまたはLビット<4>を持っています。 表18. 同期パルスに続いて、位相オフセット・ワードは、クロック出力エッジを開 始する前の高速クロック （CLK1またはCLK2） 待機サイクル数を決定しま 位相オフセット―スタートH/Lビット 位相オフセット （高速クロックの 立上がりエッジ） 49h∼57h 位相オフセット <3：0> スタートH/L <4> 0 0 0 1 2 1 2 0 0 3 3 0 4 5 4 5 0 0 6 7 6 7 0 0 8 8 0 9 10 9 10 0 0 11 12 11 12 0 0 13 13 0 14 15 14 15 0 0 16 17 0 1 1 1 18 2 1 図39. 位相オフセット―すべてのデバイダにDIV＝4、位相0∼3を設定 19 20 3 4 1 1 たとえば： 21 22 5 6 1 1 23 24 7 8 1 1 25 9 1 26 27 10 11 1 1 位相オフセット1＝2.0345ns 28 29 12 13 1 1 位相オフセット2＝4.069ns 30 14 1 位相オフセット3＝6.104ns 31 15 1 す。スタートH/Lビットは、デバイダ出力をローレベルまたはハイレベルの いずれで開始するかを指定します。各デバイダに異なる位相オフセット を設定すると、出力間遅延を高速クロックの周期tCLK単位で設定でき ます。 図39に、4個のデバイダに対して、DIV＝4、50%デューティサイクルを設 定する例を示します。0から3へ位相オフセットをインクリメントさせると、各 出力は初期エッジからtCLKの整数倍でオフセットされます。 クロック入力 CLK 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 tCLK デバイダ出力 DIV = 4, DUTY = 50% START = 0, PHASE = 0 START = 0, PHASE = 1 START = 0, PHASE = 2 START = 0, PHASE = 3 2 × tCLK 3 × tCLK 05046-035 tCLK CLK1＝491.52MHz tCLK1＝1/491.52＝2.0345ns DIV＝4に対して 位相オフセット0＝0ns 位相オフセットの分解能は、CLK1またはCLK2の高速クロック周期 （tCLK） により設定されます。そのため、各分周比は32種類すべての固 4本の出力も次のように設定することができます。 OUT1＝0° 有の位相オフセットを持つことができません。すべての分周比について、 OUT2＝90° 固有の位相オフセット数は、次のように数値的に分周比に一致します （表18） 。 OUT3＝180° OUT4＝270° DIV＝4 固有の位相オフセットは、位相＝0、1、2、3になります。 DIV＝7 固有の位相オフセットは、位相＝0、1、2、3、4、5、6になります。 38 REV.A AD9510 DIV＝18 このパスにより、非遅延出力に対する規定値より大きいジッタが加わりま す。この遅延機能は主に、データ・コンバータではなく、FPGA、ASIC、 固有の位相オフセットは、位相＝0、1、2、3、4、5、6、7、8、9、10、 DUC、DDCのようなデジタル・チップのクロック駆動に使われることを意 味します。ジッタは、長いフルスケール （約10ns） ほど大きくなります。これ 11、12、13、14、15、16、17になります。 位相オフセットは、特定の分周比に対する位相ステップの計算により、 は、遅延ブロックがランプとトリップ・ポイントを使用して可変遅延を生成 次式で度数と関係付けられます。 しているためです。ランプが長いほど、多くのノイズが混入します。 位相ステップ ＝ 360° （ / 分周比） ＝360° / DIV 遅延の計算 次の値と式を使用し、遅延ブロックの遅延を計算します。 同じ例を使うと、 位相ステップ＝360° / 4＝90° ランプ 電 流コントロール・ビット値（レジスタ3 5 hまたはレジスタ3 9 h <2：0>）＝ Irampビット 固有の位相オフセットを度で表すと、位相＝0° 、90° 、180° 、270° に IRAMP（μA）＝ 200 ×（Irampビット ＋ 1） DIV＝4 なります。 コンデンサ数 ＝ ランプ制御コンデンサ （レジスタ35hまたはレジスタ39h <5：3>）内の0数＋1、すなわち101＝1＋1＝2； 110＝2； 100＝2＋1＝ 3；001＝2＋1＝3；111＝0＋1＝1） DIV＝7 位相ステップ＝360° / 7＝51.43° 固有の位相オフセットを度で表すと、位相＝0° 、51.43° 、102.86° 、 遅延レンジ （ns）＝ 200× （ （コンデンサ数＋3） ／ （IRAMP） ） ×1.3286 154.29° 、205.71° 、257.15° 、308.57° になります。 ( ) –4 オフセット(ns ) = 0.34 + 1600 – I RAMP × 10 + 遅延ブロック コンデンサ数 – 1 I RAMP ×6 OUT5とOUT6 （LVDS/CMOS） には、アナログ遅延要素が含まれていま す。この遅延要素を設定して （レジスタ34h∼レジスタ3Ah） 、その出力を 遅延フルスケール （ns）＝ 遅延レンジ ＋ オフセット 通過するクロック信号に可変時間遅延 （Δt） を与えることができます。 微調整 ＝ 遅延微調整値（レジスタ36hまたはレジスタ34h <5：1>、 すなわち11111＝31 遅延（ns）＝ オフセット＋ 遅延レンジ × 遅延微調整値 ×（1/31） クロック入力 出力 ∆T AD9510は、LVPECL、LVDS、CMOSの3種類の出力レベルを提供し LVDS CMOS ています。OUT0∼OUT3はLVPECL専用です。OUT4∼OUT7では、 出力ドライバ 遅延微調整 （32ステップ） フルスケール：1∼10ns LVDSまたはCMOSを選択できます。各出力は、消費電力を節約する ためにイネーブルまたはターンオフすることができます。 05046-036 OUT5、OUT6のみ MUX 分周／位相 オフセット選択 LVPECL出力の簡略等価回路を図41に示します。 図40. アナログ遅延（OUT5とOUT6） 3.3V 使用可能な遅延量は、遅延されるクロックの周波数により決定されます。 遅延量は、クロック周期の1/2サイクルに近づけることができます。たとえ ば、10MHzクロックの場合、その遅延素子部で可能な最大遅延時間 10nsまで延ばすことができます。しかし、100MHzクロック （50%デュー OUT ティサイクル） の場合の最大遅延時間は5ns （1/2周期） 未満となります。 OUTB ります。レジスタ35hとレジスタ39hに該当する値を書き込み、ランプ電流 とコンデンサ数の組合せを選択することで、フルスケール遅延を選択で GND きます。レジスタ36hとレジスタ3Ahの設定により、各フルスケールに対し て32通りの微調整遅延設定があります。 REV.A 05046-037 OUT5とOUT6において、遅延時間のフルスケール範囲は1∼10nsにな 図41. LVPECL出力の簡略等価回路 39 AD9510 表19. レジスタ0Ah：PLLパワーダウン 3.5mA <0> モード 0 0 通常動作 OUT 0 1 非同期パワーダウン OUTB 1 0 通常動作 1 1 同期パワーダウン 3.5mA 05046-038 <1> 非同期パワーダウン・モードでは、レジスタが更新されると、直ちにデバ イスがパワーダウンします。 図42. LVDS出力の簡略等価回路 同期パワーダウン・モードでは、不要な周波数ジャンプを防止するため、 PLLパワーダウンはチャージ・ポンプでゲーティングされます。レジスタが パワーダウン・モード 更新された後の次のチャージ・ポンプ・イベントの発生で、デバイスがパ ワーダウンします。 チップ・パワーダウンまたはスリープ・モード―PDB PDBチップのパワーダウン機能は、AD9510の大部分の機能と電流をタ ーンオフします。PDBモードをイネーブルにして、FUNCTIONピンにローレ ベルを入力すると、チップ・パワーダウン機能が起動されます。PDBが 分配部のパワーダウン レジスタに58h<3>＝1を書き込むと、分配部をパワーダウンさせることが ハイレベルに戻るまでチップはパワーダウン状態に留まります。ウェイクア できます。これにより、分 配 部 へのバイアスがターンオフされます。 LVPECLパワーダウン・モードが通常動作<00>の場合、そのLVPECL ップすると、PDBモードがアクティブの間にレジスタの設定値を変更しな い限り、AD9510はパワーダウン前のレジスタの設定値に戻ります。 出力に低インピーダンス負荷があると、パワーダウン時に大きな電流が 流れることがあります。LVPECLパワーダウン・モードが<11>に設定され P D B パワーダウン・モードでは、安 全なシャットダウン・モードでの ている場合、LVPECL出力は逆バイアスから保護されないため、ある LVPECL出力の維持に必要なバイアス電流を除き、チップ上の電流が 終端条件下で損傷することがあります。 シャットダウンされます。これは、スリーステート時に一定の終端構成と負 荷構成により発生する損傷からLVPECL出力回路を保護するために必 このモードをPLLパワーダウンと組み合せると、AD9510のパワーダウン 電流を最小にすることができます。 要です。これは完全なパワーダウンでないため、スリープ・モードと呼ば れます。 個別クロック出力のパワーダウン AD9510がPDBパワーダウン・モードまたはスリープ・モードに入ると、チ ップの状態は次のようになります。 SCPを使って該当するレジスタに書き込むと、8本のすべてのクロック分 配出力を個別にパワーダウンできます。レジスタ・マップに、各出力に対 する個別パワーダウン設定を示します。出力負荷構成に関係なく、 ¡PLLがオフ （非同期パワーダウン） LVDS/CMOS出力をパワーダウンさせることができます。 ¡すべてのクロックと同期回路がオフ ¡すべてのデバイダがオフ LVPECL出力には複数のパワーダウン・モードがあります （表24のレジス ¡すべてのLVDS/CMOS出力がオフ タ・アドレス3C、レジスタ・アドレス3D、レジスタ・アドレス3E、レジスタ・ア ドレス3Fを参照） 。このため、さまざまな出力終端条件を扱う際に柔軟 ¡すべてのLVPECL出力が安全なオフ・モード 性があります。モードが<10>に設定されると、LVPECL出力は2VBE＋ 1Vに逆バイアスされることから保護されます。モードが<11>に設定され ¡シリアル・コントロール・ポートがアクティブで、チップはコマンドに応答 ると、LVPECL出力は逆バイアスから保護されないので、ある終端条件 可能 で損傷を受けることがあります。レジスタに58h<3>＝1bを設定して分配 ブロックをパワーダウンしたとき、この設定は動作にも影響を与えます AD9510のクロック出力を互いに同期させる必要がある場合は、現在 （ 「分配のパワーダウン」の項を参照） 。 のパワーダウン・モードで同期が必要です （ 「シングルチップ同期」の項 を参照） 。 PLLのパワーダウン 個別回路ブロックのパワーダウン 多くのAD9510回路ブロック （CLK1、CLK2、REFINなど） を個別にパワ AD9510のPLL部は、パワーダウン・モードを選択できます。3種類の ーダウンさせることができるため、不要なチップ機能がある場合はいつ PLLパワーダウン・モードがあり、レジスタ0Ah<1：0>の値で設定できま す （表19） 。 でも消費電力を節約するモードに設定できます。 40 REV.A AD9510 複数のAD9510の同期化には、高速クロックと低速クロックが必要です。 高速クロックは最大1GHzが可能で、マスターAD9510 CLK1入力また リセット・モード AD9510には、チップを強制的にリセット状態に置く方法がいくつかあり ます。 はマスターの出力の1つを駆動するクロックになります。この高速クロック はスレーブAD9510の分配部への入力として機能し、CLK1入力に接続 されます。マスター上のPLLが使用されますが、スレーブ上のPLLは使 パワーオン・リセット―VSを加えたときのスタートアップ状態 用されません。 （POR） が発行され、チッ VS電源がターンオンすると、パワーオン・リセット プはデフォルトのレジスタ設定値により指定されるパワーオン状態に初 期化されます。これらは、表23のデフォルト値の欄に示してあります。 低速クロックは、2個のチップ間で同期化されるクロックになります。この クロックは、高速クロックの1/4以下で、かつ250MHz以上である必要が あります。低速クロックはマスターAD9510の出力の1つから取り出され、 FUNCTIONピンによる非同期リセット スレーブAD9510へのREFIN （またはCLK2） 入力として機能します。スレ ーブ出力の1つは、スレーブのCLK2 （or REFIN） 入力にこれと同じ周波 FUNCTIONピンの項で述べたように、ハード・リセットRESETB： 58h<6：5>＝00b （デフォルト） は、チップをデフォルトの設定に戻します。 数を提供する必要があります。 シリアル・ポートからのソフト・リセット シリアル・コントロール・ポートからは、レジスタ00h<5>＝1bを書込むこと スレーブAD9510上のレジスタ58h<0>＝1を書き込むと、複数チップの 同期化がイネーブルになります。このビットがセットされると、STATUSピ ンは同期信号の出力になります。ローレベル信号は同期状態を表し、 でソフト・リセットを行うことができます。このビットがセットされると、チップ はソフト・リセットを実行します。これにより、レジスタ00hを除く内部レジス ハイレベルは同期外れ状態を表します。 タにデフォルト値が設定されます。 レジスタ58h<1>は、同期状態とみなされる低速クロック・エッジの最大 間隔に該当する高速クロック・サイクル数を選択します。58h<1>＝0（デ このビットはセルフ・クリアされません。 デバイスの動作を続けるためには、 このビットに00h<5>＝0bを書き込む必要があります。 フォルト） のとき、低速クロック・エッジは高速クロックの1∼1.5サイクル以 内に一致する必要があります。低速クロック・エッジの一致がこの値より 短い場合、同期フラグはローレベルを維持します。低速クロック・エッジ シングルチップの同期 の一致がこの値より大きい場合、同期フラグはハイレベルになります。レ ジスタ58h<1>＝1bのとき、一致の値は高速クロックの0.5∼1サイクルで SYNCB―ハードウェア同期 AD9510クロックはいつでも相互に同期させることができます。クロック出 ある必要があります。 力は強制的に互いに既知の状態にされた後、その同期状態からクロッ ク駆動の継続が可能になります。同期化される前に、FUNCTIONピン 同期フラグがセット （ハイレベル） されて、同期外れ状態を表しているとき、 を、SYNCB： 58h<6：5>＝01bが入力（58h<6：5>＝01b） として機能す 両AD9510のFUNCTIONピンに同時に入力されるSYNCB信号が低速 クロックを同期化します。 るように設定する必要があります。FUNCTIONピンを強制的にローレベ ルにし、SYNCB信号を生成した後に解除することによって同期化が行 われます。 AD9510 マスター SYNCB： 58h<6：5>＝01b信号が発行されたときに発生する事象の詳 細については、 「SYNCB：58h<6：5>＝01b」の項を参照してください。 FUNCTION (SYNCB) ソフト同期―レジスタ58h<2> レジスタ58h<2>内のビットを使ってソフト同期を発行することができます。 OUTN 低速クロック <250MHz OUTM FSYNC SYNCB このソフト同期は、極性が反対であるほかはSYNCBと同様に機能しま す。このビットに1を書き込むと、クロック出力は強制的に互いに既知状 CLK2 REFIN AD9510 スレーブ 低速クロック <250MHz OUTY 期状態からクロック駆動を継続します。 高速クロック CLK1 <1GHz 同期検出 FUNCTION (SYNCB) 複数チップの同期化 AD9510には、複数のAD9510を同期化する方法が備わっています。こ STATUS (SYNC) 図43. 複数チップの同期化 れはアクティブな同期化ではなく、ユーザによる監視と介入が必要です。 図43に、2個のAD9510を同期化する方法を示します。 41 FSYNC 05046-039 態になります。続いてこのビットに0を書き込むと、クロック出力はその同 REV.A 高速クロック <1GHz AD9510 シリアル・コントロール・ポート AD9510のシリアル・コントロール・ポートは柔軟な同期シリアル通信ポー トで、多くの業界標準のマイクロコントローラやマイクロプロセッサと容易 CSBのハイレベル維持は、3バイト以下のデータ （および命令データ） が 転送されるモードでサポートされます （W1：W0を00、01、または10に設 にインターフェースできます。また、モトローラ社のSPI プロトコルや 定する必要があります。表20を参照） 。これらのモードでは、CSBがす Intel社のSSRプロトコルなどの大部分の同期転送フォーマットと互換 性があります。シリアル・コントロール・ポートでは、AD9510を設定するす べてのバイト境界で一時的にハイレベルに戻ることができるため、シス テム・コントローラが次のバイトを処理する時間を確保することができま べてのレジスタに対して読出し／書込みが可能になります。1バイト転送 または複数バイト転送、およびMSBファースト転送フォーマットまたは す。CSBはバイト境界でのみハイレベルになることができ、さらに転送内 の命令またはデータのいずれかの区間でハイレベルになることができま LSBファースト転送フォーマットをサポートしています。AD9510のシリア す。この区間に、シリアル・コントロール・ポートのステート・マシンが待ち ル・コントロール・ポートは、1本の双方向I/Oピン （SDIOのみ）用に、また は2本の単方向I/Oピン （SDIO/SDO） 用に設定できます。 状態に入り、すべてのデータが送信されるまで待ち状態を続けます。シ ステム・コントローラが全データを送信する前に転送の中止を決定した場 合、残りの転送を完了させるか、またはSCLKの1∼7サイクル間CSBを ローレベルに戻すことによって、ステート・マシンをリセットする必要があり シリアル・コントロール・ポート・ピンの説明 ます。非バイト境界でCSBをハイレベルにすると、シリアル転送が停止 SCLK（シリアル・クロック） はシリアル・シフト・クロックです。このピンは され、バッファがクリアされます。 入力です。SCLKは、シリアル・コントロール・ポートの読出しと書込みを 同期化するために使います。書込みデータ・ビットは、このクロックの立上 ストリーミング・モード （W1：W0＝11b） では、任意の数のデータ・バイトを 1つの連続ストリームで転送することができます。レジスタ・アドレスは自動 がりエッジでレジスタに取り込まれ、読出しデータ・ビットは立下がりエッ ジでレジスタに取り込まれます。このピンは、内部で30kΩの抵抗でグラ 的にインクリメントまたはデクリメントされます （ 「MSB/LSBファースト転送」 の項を参照） 。転送される最終バイトの終わりでCSBをハイレベルにし ウンドにプルダウンされています。 て、ストリーム・モードを終了する必要があります。 SDIO（シリアル・データ入出力） は2つの機能を持つピンで、入力専用 通信サイクル―命令＋データ または入出力として機能します。AD9510はデフォルトでI/O用に2本の 単方向ピン （SDIOは入力用、SDOは出力用） を備えています。しかし、 AD9510との通信サイクルには2つの部分があります。まず、16ビットの命 令ワードをAD9510に書込みます。このとき16個のSCLK立上がりエッジ SDOイネーブル・レジスタに00h<7>＝1bを書き込むことで、SDIOを双方 向I/Oピンとして使用することができます。 が 発 生します。この 命 令ワードは、データ転 送についての 情 報を AD9510シリアル・コントロール・ポートに提供します。このデータ転送は通 信サイクルの2番目の部分に該当します。この命令ワードは、次のデータ SDO（シリアル・データ出力） は、データ・リードバック用の1本の出力ピ ンとして単方向I/Oモード （00h<7>＝0、デフォルト） でのみ使用されます。 転送の読出し／書込みの識別、データ転送内のバイト数、データ転送 の先頭バイトに対する開始レジスタ・アドレスを指定します。 AD9510は、デフォルトでこのI/Oモードに設定されていますが、SDOイネ ーブル・レジスタに00h<7>＝1を書き込むことで、双方向I/Oモード 書込み 命令ワードが書込み動作 （I15＝0b） 用の場合、2番目の部分はAD9510 （SDIOを入力および出力として使用） がイネーブルになります。 のシリアル・コントロール・ポートのバッファに対するデータ転送になります。 転送長（1、2、3バイト、またはストリーミング・モード） は、命令バイト内の CSB（チップ・セレクト・バー） はアクティブ・ローで、読出しサイクルと書 込みサイクルをゲーティングします。CSBがハイレベルのとき、SDOと SDIOは高インピーダンス状態になります。このピンは、内部で30kΩの 2ビット （W1：W0） で表示されます。8ビットの各シーケンスの後でCSBを ハイレベルにしてバスを停止させることができます （ただし、サイクルが終 了する最終バイトは除きます） 。バスが停止しているときに、CSBがロー 抵抗でグラウンドにプルダウンされています。未接続のままにしないでロ ーレベルに接続しておく必要があります。通信サイクルでのCSBの使い 方については、 「シリアル・コントロール・ポートの全体的な動作」の項を レベルになると、シリアル転送が再開されます。非バイト境界で停止さ せると、シリアル・コントロール・ポートがリセットされます。 参照してください。 SDIO (PIN 19) SDO (PIN 20) CSB (PIN 21) データはシリアル・コントロール・ポートのバッファ領域に書き込まれ、 AD9510 シリアル・ コントロール・ ポート AD9510の実際のコントロール・レジスタに直接書き込まれるのではない 05046-017 SCLK (PIN 18) ため、シリアル・コントロール・ポート・バッファの内容をAD9510の実際の コントロール・レジスタに転送して、それを有効にするためには、さらに動 図44. シリアル・コントロール・ポート 作が必要です。この更新コマンドは、レジスタ5Ah<0>＝1bへの書込み で構成されています。この更新ビットはセルフ・クリアされます （クリアする ための0の書込みが不要） 。更新コマンドを発行する前に任意の数の シリアル・コントロール・ポートの全体的な動作 データ・バイトを変更できるため、最後の更新以後のレジスタ変更がす べて、この更新により同時に有効となります。 CSBによる通信サイクルのフレーミング 各通信サイクル （書込み動作または読出し動作） は、CSBラインによりゲ ーティングされます。通信サイクルを開始するときは、CSBをローレベルに 位相オフセットまたはデバイダ同期化はSYNCが発行されるまで有効に します。通信サイクルの完了時にCSBをハイレベルにする必要がありま す （図52） 。各書込みまたは読出しサイクルの終わり （バイト境界） でCSB なりません （ 「シングルチップの同期」の項を参照） 。 がハイレベルにならない場合、最終バイトはレジスタ・バッファにロードさ れません。 42 REV.A AD9510 読出し A12：A0： これらの13ビットは、レジスタ・マップ内のアドレスを選択し 命令ワードが読出し動作用の場合（I15＝1b） 、次のN×8 SCLKサイク ます。通信サイクルのデータ転送部分で、このアドレスに対して書込みま ルの間に、データが命令ワードで指定されたアドレスから出力されます （N＝1∼4、W1：W0で指定） 。リードバック・データはSCLKの立下がり たは読出しが実行されます。AD9510は、13ビット・アドレス空間をすべ て使用するわけではありません。AD9510が使用する5Ahレジスタの範 エッジで有効になります。 囲をカバーするためにはビットA6：A0のみの使用で済みます。ビット A12：A7は常に0bです。複数バイト転送の場合、このアドレスは開始バ AD9510シリアル・コントロール・ポートのデフォルト・モードは単方向モー イト・アドレスになります。MSBファースト・モードでは、後続バイトによりア ドであるため、要求されたデータはSDOピンに出力されます。SDOイネ ーブル・レジスタに00h<7>＝1bを書き込み、AD9510を双方向モードに ドレスがインクリメントされます。 設定することができます。双方向モードでは、リードバック・データは SDIOピンに出力されます。 MSB/LSBファーストの転送 AD9510命令ワードとバイト・データはMSBファーストまたはLSBファースト リードバック要求では、AD9510の実際のコントロール・レジスタ内にある アクティブ・データではなく、シリアル・コントロール・ポートのバッファ領域 で転送することができます。AD9510のデフォルトではMSBファーストで す。レジスタ00h<6>へ1bを書き込むことで、LSBファースト・モードを設定 できます。これは直ちに有効になるため （シリアル・コントロール・ポートの 内にあるデータが読み出されます。 SDIO SDO CSB レジスタの 更新5Ah <0> シリアル・ コントロール・ ポート ートの動作はLSBファーストに変更されます。 MSBファースト・モードがアクティブの場合、命令とデータ・バイトは、 AD9510 コア MSBからLSBへの順序で書き込む必要があります。MSBファースト・フ ォーマットでの複数バイトのデータ転送は、上位データ・バイトのレジス 05046-018 SCLK コントロール・レジスタ レジスタ・バッファ 動作にのみ影響するため） 、更新を実行する必要はありません。LSBフ ァースト・ビットが設定された直後に、すべてのシリアル・コントロール・ポ タ・アドレスを含む命令バイトから開始されます。後続のデータ・バイトは、 上位アドレスから下位アドレスの順で続く必要があります。MSBファース 図45. シリアル・コントロール・ポートのレジスタ・バッファと AD9510のコントロール・レジスタとの間の関係 ト・モードでは、シリアル・コントロール・ポートの内部アドレス・ジェネレー タが、複数バイト転送サイクルの各データ・バイトに対してデクリメントし ます。 AD9510は00h∼5Ahのアドレスを使います。AD9510シリアル・コントロー ル・ポートでは、8ビットと16ビットの命令を使うことができますが、8ビット の命令モードでは、5つのアドレス・ビット （A4∼A0） しかアクセスできない LSB_First＝1b（LSBファースト） の場合、命令バイトとデータ・バイトは、 ため、00h∼01Fのアドレス空間しか使用できません。AD9510はデフォ ルトで、パワーアップ時に16ビット命令モードに設定されています。8ビッ LSBからMSBへの順序で書き込む必要があります。LSBファースト・フ ト命令モード （このシリアル・コントロール・ポートに定義されていますが） ォーマットでの複数バイトのデータ転送は、下位データ・バイトのレジス タ・アドレスを含む命令バイトから開始され、複数のデータ・バイトがそ はAD9510にとってあまり有用ではないため、このデータシートではこれ 以上の説明は控えます。 の後ろに続きます。シリアル・コントロール・ポートの内部バイト・アドレス・ ジェネレータが、複数バイト転送サイクルの各バイトに対してインクリメント します。 命令ワード（16ビット） AD9510シリアル・コントロール・ポート・レジスタのアドレスは、MSBファー 命令ワードのMSBはR/ W で、読出し命令／書込み命令のいずれであ スト・モードがアクティブの場合 （デフォルト） 、複数バイトI/O動作に対して 書き込んだレジスタ・アドレスから0000hに向かってデクリメントされます。 るかを表します。次の2ビットはW1：W0で、転送バイト長を表します。最 後の13ビットはアドレス （A12：A0） で、読出しまたは書込み動作の開始 LSBファースト・モードがアクティブの場合、シリアル・コントロール・ポー ト・レジスタのアドレスは、複数バイトI/O動作に対して書込んだアドレス アドレスを表します。 から1FFFhに向かってインクリメントされます。 書込みの場合、命令ワードに続いて、データ・バイト数がW1：W0で表 されます。表20にW1：W0のデコーディングを示します。 複数バイトI/O動作時に未使用アドレスはスキップされないため、複数 表20. 転送バイト数 バイトI/O動作にこれらのアドレスが含まれないようにすることは重要 です。 W1 W0 転送バイト数 0 0 1 0 1 2 1 0 3 1 1 ストリーミング・モード REV.A 43 AD9510 表21. シリアル・コントロール・ポート、16ビット命令ワード、MSBファースト MSB LSB I15 I14 I13 I12 I11 I10 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 R/ W W1 W0 A12 = 0 A11 = 0 A10 = 0 A9 = 0 A8 = 0 A7 = 0 A6 A5 A4 A3 A2 A1 A0 CSB SDIO ドントケア R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 16ビット命令ヘッダ D4 D3 D2 D1 D0 D7 D6 D5 レジスタ （N）DATA D4 D3 D2 D1 D0 ドントケア レジスタ （N−1）DATA 05046-019 ドントケア SCLK ドントケア 図46. シリアル・コントロール・ポートの書込み―MSBファースト、16ビット命令、2バイト・データ CSB SCLK ドントケア SDIO ドントケア R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 SDO ドントケア レジスタ （N）DATA レジスタ （N−1）DATA レジスタ （N−2）DATA レジスタ （N−3）DATA ドント ケア 05046-020 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 16ビット命令ヘッダ 図47. シリアル・コントロール・ポートの読出し―MSBファースト、16ビット命令、4バイト・データ tDS tHI tS tDH ドントケア SDIO ドントケア ドントケア R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 D4 D3 D2 D1 D0 ドントケア 05046-021 SCLK tH tCLK tLO CSB 図48. シリアル・コントロール・ポートの書込み―MSBファースト、16ビット命令、 タイミング測定 CSB SCLK DATAビットN 05046-022 tDV SDIO SDO DATAビットN−1 図49. シリアル・コントロール・ポート・レジスタ読出しのタイミング図 CSB ドントケア SDIO ドントケア A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 W0 W1 R/W D0 D1 D2 D3 D4 16ビット命令ヘッダ D5 D6 レジスタ （N）DATA D7 D0 D1 D2 D3 D4 D5 D6 D7 ドントケア 05046-023 SCLK ドントケア レジスタ （N＋1）DATA 図50. シリアル・コントロール・ポートの書込み―LSBファースト、16ビット命令、2バイト・データ 44 REV.A AD9510 tS tH CSB tCLK tHI tLO tDS SCLK SDIO BI N 05046-040 tDH BI N + 1 図51. シリアル・コントロール・ポートのタイミング―書込み 表22. シリアル・コントロール・ポートのタイミング パラメータ 説明 tDS データとSCLKの立上がりエッジとの間のセットアップ・タイム tDH データとSCLKの立上がりエッジとの間のホールド・タイム tCLK クロックの周期 tS CSBとSCLKとの間のセットアップ・タイム tH CSBとSCLKとの間のホールド・タイム tHI SCLKハイレベルの最小時間 tLO SCLKローレベルの最小時間 CSBのトグルはサイクル完了を表します tPWH CSB 命令16ビット＋データ8ビット 命令16ビット＋データ8ビット SCLK 通信サイクル1 通信サイクル2 連続した2通信サイクルに対するタイミング図。1通信サイクルの完了時に、CSBはハイレベルとローレベルの間でトグルする必要が あることに注意 図52. CSB使用による通信サイクルの定義 REV.A 45 05046-067 SDIO AD9510 レジスタ・マップおよび説明 一覧表 表23. AD9510レジスタ・マップ アドレス (16進) パラメータ 00 シリアル・ コントロール・ポート 設定 01 02 03 PLL 04 Aカウンタ 05 Bカウンタ 06 Bカウンタ 07 PLL 1 08 PLL 2 09 PLL 3 0A PLL 4 0B 0C 0D Rデバイダ Rデバイダ PLL 5 OE33 ビット7 ビット6 ビット5 (MSB) SDO非アクティブ LSB ソフト・ （双方向 ファースト リセット モード） ビット4 ロング 命令 ビット3 ビット2 ビット1 未使用 デフォルト ビット0 値 (LSB) (Hex) 注 10 未使用 未使用 未使用 未使用 6ビットAカウンタ <5:0> 未使用 00 13ビットBカウンタ・ビット 12:8 (MSB) <4:0> 00 13ビットBカウンタ・ビット 7:0 (LSB) <7:0> 00 未使用 未使用 LOR Lock_Del LOR <6:5> イネーブル 未使用 CPモード <1:0> PFD STATUSピンのPLL Mux選択<5:2>信号 極性 未使用 CP電流 <6:4> 未使用 Rカウンタの Nカウンタの 全カウンタの リセット リセット リセット 未使用 プリスケーラP <4:2> パワーダウン <1:0> B 未使用 デバイダ 未使用 14ビットRデバイダ・ビット13:8 (MSB) <5:0> 14ビットRデバイダ・ビット13:8 (MSB) <7:0> 未使用 未使用 アンチバックラッシュ・ デジタル・ デジタル・ パルス幅<1:0> ロック ロック 検出 検出 イネーブル ウインドウ 未使用 00 未使用 00 00 01 00 00 00 遅延微調整 34 遅延バイパス5 35 遅延 フルスケール5 未使用 36 遅延微調整5 未使用 37 38 遅延バイパス6 39 遅延 フルスケール6 未使用 ランプ・コンデンサ <5:3> ランプ電流 <2:0> 5ビット微調遅延 <5:1> 未使用 未使用 未使用 バイパス ランプ・コンデンサ <5:3> 46 バイパス ランプ電流 <2:0> 01 00 常時 0 パワー ダウンで PLL起動 Nデバイダ (A) Nデバイダ (B) Nデバイダ (B) 00 04 01 00 Nデバイダ (P) Rデバイダ Rデバイダ 遅延 微調整を バイパス 遅延を バイパス 最大遅延 フル スケール 最小 遅延値 バイパス 遅延 最大遅延 フル スケール REV.A AD9510 アドレス (16進) パラメータ 3A 遅延微調整6 ビット7 (MSB) ビット6 ビット5 未使用 3B 出力 LVPECL OUT0 未使用 3D LVPECL OUT1 未使用 3E LVPECL OUT2 未使用 3F LVPECL OUT3 未使用 40 LVDS_CMOS OUT 4 未使用 41 LVDS_CMOS OUT 5 未使用 42 LVDS_CMOS OUT 6 未使用 43 LVDS_CMOS OUT 7 未使用 44 CLK1および CLK2 クロックの選択、 パワーダウン (PD)オプション 46, 47 未使用 CLK 入力をPD 04 パワーダウン <1:0> 出力レベル <3:2> パワーダウン <1:0> 出力レベル <3:2> パワーダウン <1:0> 出力レベル <3:2> パワーダウン <1:0> 出力レベル <3:2> CMOS ロジック 出力電力 出力レベル 反転ドライバ・ 選択 <2:1> オン ロジック 出力電力 出力レベル CMOS 反転ドライバ・ 選択 <2:1> オン ロジック 出力電力 出力レベル CMOS 反転ドライバ・ 選択 <2:1> オン 出力レベル CMOS ロジック 出力電力 反転ドライバ・ 選択 <2:1> オン 未使用 REFINの PD デフォルト 値 (Hex) 注 00 最小遅延値 0A オフ 08 オン 08 オン 08 オン 02 LVDS, オン 02 LVDS, オン 03 LVDS, オフ 03 LVDS, オフ 01 入力 レシーバ 全クロック・ オン、 CLK1を選択 ハイレベル・クロック・サイクル数 <3:0> 位相オフセット <3:0> 00 00 2分周 位相 = 0 ハイレベル・クロック・サイクル数 <3:0> 位相オフセット <3:0> 00 00 2分周 位相 = 0 ハイレベル・クロック・サイクル数 <3:0> 位相オフセット <3:0> 11 00 4分周 位相 = 0 ハイレベル・クロック・サイクル数 <3:0> 位相オフセット <3:0> 33 00 8分周 位相 = 0 ハイレベル・クロック・サイクル数 <3:0> 位相オフセット <3:0> 00 00 2分周 位相 = 0 ハイレベル・クロック・サイクル数 <3:0> 位相オフセット <3:0> 11 00 4分周 位相 = 0 ハイレベル・クロック・サイクル数 <3:0> 00 2分周 PLL への CLKを PD CLK2 をPD CLK1 をPD CLK 入力の 選択 未使用 48 49 ドライバ デバイダ0 デバイダ0 4A 4B デバイダ1 デバイダ1 4C 4D デバイダ2 デバイダ2 4E 4F デバイダ3 デバイダ3 50 51 デバイダ4 デバイダ4 52 53 デバイダ5 デバイダ5 54 デバイダ6 REV.A ビット1 未使用 3C 45 ビット4 ビット3 ビット2 5ビット微調遅延 <5:1> ビット0 (LSB) 未使用 ローレベル・クロック・サイクル数 <7:4> バイパス 強制 スタート H/L Sync なし ローレベル・クロック・サイクル数 <7:4> バイパス 強制 スタート H/L Sync なし ローレベル・クロック・サイクル数 <7:4> 強制 スタート H/L バイパス Sync なし ローレベル・クロック・サイクル数 <7:4> 強制 スタート H/L バイパス Sync なし ローレベル・クロック・サイクル数 <7:4> バイパス 強制 スタート H/L Sync なし ローレベル・クロック・サイクル数 <7:4> バイパス 強制 スタート H/L Sync なし ローレベル・クロック・サイクル数 <7:4> 47 AD9510 アドレス (16進) パラメータ 55 デバイダ6 56 57 デバイダ7 デバイダ7 58 FUNCTION FUNCTION ピンとSync 59 5A レジスタ 更新 ビット7 (MSB) バイパス ビット0 (LSB) ビット6 ビット5 ビット4 ビット3 ビット2 ビット1 強制 スタート H/L 位相オフセット <3:0> Sync なし ローレベル・クロック・サイクル数 <7:4> ハイレベル・クロック・サイクル数 <3:0> バイパス 強制 スタート H/L 位相オフセット <3:0> Sync なし 未使用 FUNCTIONピンの 設定 PD Sync 未使用 未使用 PD全 リファ レンス Sync レジスタ Sync セレクト デフォルト 値 (Hex) 注 00 位相 = 0 00 00 00 Sync イネーブル レジスタ 更新 00 2分周 位相 = 0 FUNCTION ピン = RESETB セルフ・ クリア・ ビット END 48 REV.A AD9510 レジスタ・マップの説明 表24に、AD9510のコントロール・レジスタを16進アドレスで示します。レジスタ内の特定のビットまたはビット範囲は、< >で囲んで示します。たとえば、 <3>はビット3を、<5：2>はビット5∼2の範囲を示します。表24では、コントロール・レジスタの機能をビット毎に説明しています。一覧 （説明を簡略化） につ いては、表23を参照してください。 表24. AD9510レジスタの説明 レジスタ・ アドレス （Hex） ビット 名前 説明 シリアル制御ポート接続 このレジスタに対する変更は直ちに有効になります。5Ah<0>の更新レジスタに書き込む必 要はありません。 00 <3:0> 00 <4> 未使用 ロング命令 このビットがセット （1） されると、命令は16ビットになります。このビットがクリア （0） されると、 命令は8ビットになります。このデバイスのデフォルトのモードはロング命令 （デフォルト＝1b） になります。 00 <5> ソフト・リセット このビットがセット （1） されると、チップはソフト・リセットを実行し、デフォルト値をこのレジス タ （00h） 以外の内部レジスタに設定します。このビットはセルフ・クリアされません。このレジ スタをクリアするときは、クリア （0） を書き込む必要があります。 00 <6> LSBファースト このビットがセット （1） されると、入力データと出力データはLSBファーストになります。さらに、 レジスタ・アドレス指定がインクリメントされます。このビットがクリア （0） されると、データは MSBファーストになり、レジスタ・アドレス指定がデクリメントされます（ 。デフォルト＝0b、MSB ファースト） 00 <7> SDO非アクティブ このビットがセット （1） されると、SDOピンはスリーステートになり、すべての読出しデータが （双方向モード） SDIOピンに行きます。このビットがクリア （0） されると、SDOがアクティブになります （単方向 モード） （デフォルト＝0b） 。 未使用 01 <7:0> 未使用 02 <7:0> 未使用 03 <7:0> 未使用 PLL設定 04 <5:0> 04 <7:6> 05 <4:0> 05 <7:5> 06 <7:0> 07 <1:0> 07 <2> 07 <4:3> 07 <6:5> Aカウンタ 6ビットのAカウンタ<5：0> 未使用 BカウンタMSB 13ビットのBカウンタ （MSB） <12：8> 未使用 BカウンタLSB 13ビットのBカウンタ （LSB） <7：0> 未使用 LORイネーブル 1＝リファレンスの喪失 （LOR） 機能をイネーブルにします （デフォルト＝0b） LOR初期ロック検出遅延 LOR初期ロック検出遅延。ロック検出が表示された後、これはLORモニタをターンオンさ 未使用 せる前に必要な位相周波数検出器 （PFD） サイクル数になります。 07 <7> 08 <1:0> REV.A <6> <5> LOR初期ロック検出遅延 0 0 3 PFDサイクル （デフォルト） 0 1 6 PFDサイクル 1 0 12 PFDサイクル 1 1 24 PFDサイクル 未使用 チャージ・ポンプ・モード <1> <0> チャージ・ポンプ・モード 0 0 スリーステート （デフォルト） 0 1 ポンプ・アップ 1 0 ポンプ・ダウン 1 1 通常動作 49 AD9510 レジスタ・ アドレス （Hex） 08 ビット 名前 <5:2> PLLマルチプレクサ制御 説明 <5> <4> <3> <2> MUXOUT-STATUSピン上の信号 0 0 0 0 オフ （信号はローレベル） （デフォルト） 0 0 0 1 デジタル・ロック検出 （アクティブ・ハイ） 0 0 1 0 Nデバイダ出力 0 0 1 1 デジタル・ロック検出 （アクティブ・ロー） 0 1 0 0 Rデバイダ出力 0 1 0 1 アナログ・ロック検出 （Nチャンネル、オープン・ドレイン） 0 1 1 0 Aカウンタ出力 0 1 1 1 プリスケーラ出力 （NCLK） 1 0 0 0 PFDアップ・パルス 1 0 0 1 PFDダウン・パルス 1 0 1 0 リファレンスの喪失 （アクティブ・ハイ） 1 0 1 1 スリーステート 1 1 0 0 アナログ・ロック検出 （Pチャンネル、オープン・ドレイン） 1 1 0 1 リファレンスの喪失またはロックの喪失 （DLDの反転） 1 1 1 0 1 1 1 1 （アクティブ・ハイ） リファレンスの喪失またはロックの喪失 （DLDの反転） （アクティブ・ロー） リファレンスの喪失 （アクティブ・ロー） MUXOUTはSTATUS出力MUXのPLL部分です 08 <6> 08 <7> 位相周波数検出 （PFD） 極性 0＝負 （デフォルト） 、1＝正 09 <0> 全カウンタ・リセット 0＝通常 （デフォルト） 、1＝R、A、Bの各カウンタをリセット 09 <1> Nカウンタ・リセット 0＝通常 （デフォルト） 、1＝A、Bの各カウンタをリセット 09 <2> Rカウンタ・リセット 0＝通常 （デフォルト） 、1＝Rカウンタをリセット 09 <3> 09 <6:4> 未使用 未使用 チャージ・ポンプ （CP） 電流設定 <6> <5> <4> ICP (mA) 0 0 0 0.60 0 0 1 1.2 0 1 0 1.8 0 1 1 2.4 1 0 0 3.0 1 0 1 3.6 1 1 0 4.2 1 1 1 4.8 デフォルト＝000b これらの電流はCPRSET＝5.1kΩの場合 実際の電流はCP_lsb＝3.06/CPRSETで計算可能 09 <7> 0A <1:0> 未使用 PLLパワーダウン 01＝非同期パワーダウン （デフォルト） <1> <0> モード 0 0 通常動作 0 1 非同期パワーダウン 1 0 通常動作 1 1 同期パワーダウン 50 REV.A AD9510 レジスタ・ アドレス （Hex） 0A ビット 名前 <4:2> プリスケーラ値 （P/P+1） 説明 <4> <3> <2> モード プリスケーラ・モード 0 0 0 FD 1分周 0 0 1 FD 2分周 0 1 0 DM 2/3 0 1 1 DM 4/5 1 0 0 DM 8/9 1 0 1 DM 16/17 1 1 0 DM 32/33 1 1 1 FD 3分周 DM＝デュアル・モジュラス、FD＝固定分周 0A <5> 0A <6> 未使用 Bカウンタ・バイパス プリスケーラを固定分周 （FD） モードで動作させたときのみ有効。このビットをセットすると、 Bカウンタは1分周になります。これにより、プリスケーラの設定からNデバイダの分周比を決 定できるようになります。 0A <7> 0B <5:0> 未使用 14ビット・リファレンス・ Rデバイダ （MSB） <13：8> カウンタ、MSB 0C <7:0> 14ビット・リファレンス・ Rデバイダ （MSB） <7：0> カウンタ、R LSB 0D <1:0> 0D <4:2> 0D <5> アンチバックラッシュ・パルス <1> <0> 0 0 アンチバックラッシュ・パルス幅（ns） 1.3 （デフォルト） 0 1 2.9 1 0 6.0 1 1 1.3 未使用 デジタル・ロック検出ウィンドウ <5> デジタル・ロック検出ウィンドウ （ns） デジタル・ロック検出のロックの 喪失のスレッショールド（ns） （ 0 デフォルト） 9.5 15 1 7 3.5 デジタル・ロック検出ウィンドウ PFD入力での立上がりエッジの時間差がロック検出ウィンドウ時間より小さい場合に、デジ タル・ロック検出フラグがセットされます。時間差がロックの喪失スレッショールドより大きくな るまで、フラグはセット状態に留まります。 0D <6> ロック検出ディスエーブル 0＝通常ロック検出動作 （デフォルト） 1＝ロック検出をディスエーブル 0D <7> 未使用 未使用 0E-33 未使用 遅延調整 <0> 34 （38） 34 遅延制御 遅延ブロック・コントロール・ビット。 OUT5 遅延ブロックをバイパスしてパワーダウンさせます（ 。デフォルト＝1b） 。 （OUT6） <7:1> 未使用 （38） 35 <2:0> ランプ電流 OUT5 REV.A 最低速のランプ （200μA） で、約10nsの最長フルスケールが設定されます。 51 AD9510 レジスタ・ アドレス (Hex) ビット 名前 (39) (OUT6) 説明 <2> 0 0 0 0 1 1 1 1 35 (39) <5:3> ランプ・コンデンサ OUT5 (OUT6) <1> 0 0 1 1 0 0 1 1 3C (3D) (3E) (3F) 3C (3D) (3E) <5:1> 遅延調整 OUT5 (OUT6) ランプ電流（μA） 200 400 600 800 1000 1200 1400 1600 ランプ発生回路内のコンデンサ数を選択します。 コンデンサ数大＝>低速ランプ <5> 0 0 0 0 1 1 1 1 36 (3A) <0> 0 1 0 1 0 1 0 1 <4> 0 0 1 1 0 0 1 1 <3> 0 1 0 1 0 1 0 1 コンデンサ数 4（デフォルト） 3 3 2 3 2 2 1 ランプのフルスケール以内で遅延を設定します。32ステップが可能。 00000 => ゼロ遅延（デフォルト） 11111 => 最大遅延 <1:0> パワーダウン LVPECL モード <1> <0> 説明 出力 ON PD1 PD2 0 0 1 0 1 0 通常動作 テスト専用―使用不可 安全にパワーダウン 一部パワーダウン。出力に負荷抵抗がある場合に使用 ON OFF OFF PD3 1 1 全パワーダウン 出力に負荷抵抗がない場合にのみ使用 OFF OUT0 (OUT1) (OUT2) (OUT3) <3:2> 出力レベル LVPECL OUT0 (OUT1) LVPECL出力のシングルエンド出力電圧レベル 52 REV.A AD9510 レジスタ・ アドレス (Hex) ビット 名前 (3F) (OUT2) (OUT3) 説明 <3> 0 0 1 1 3C (3D) (3E) (3F) 40 <7:4> <0> (41) (42) (43) 40 (41) (42) (43) 40 REV.A 出力電圧 (mV) 500 340 810（デフォルト） 660 未使用 パワーダウン 出力ドライバとLVDSドライバのパワーダウン・ビット 0 = LVDS/CMOSオン （デフォルト） 1 = LVDS/CMOSパワーダウン LVDS/CMOS OUT4 (OUT5) (OUT6) (OUT7) <2:1> 出力電流レベル LVDS OUT4 (OUT5) (OUT6) (OUT7) <2> <1> 電流（mA） 0 0 1.75 100 0 1 3.5（デフォルト） 100 1 0 5.25 50 1 1 7 50 <3> LVDS/CMOS選択 0 = LVDS（デフォルト） 1 = CMOS OUT4 (OUT5) (OUT6) (OUT7) <4> 反転CMOS ドライバ (41) (42) (43) 40 (41) (42) (43) 40 (41) (42) (43) 44 <2> 0 1 0 1 CMOSモードでの出力にのみ有効 0 = 反転CMOSドライバをディスエーブル （デフォルト） 1 = 反転CMOSドライバをイネーブル OUT4 (OUT5) (OUT6) (OUT7) <7:5> 未使用 <7:0> 未使用 53 終端（Ω） AD9510 レジスタ・ アドレス (Hex) ビット 名前 45 <0> クロック選択 45 45 45 <1> <2> <3> 45 45 <4> <5> 45 46 47 <7:6> <7:0> <7:0> <3:0> 48 (4A) (4C) (4E) (50) (52) (54) (56) 48 (4A) (4C) (4E) (50) (52) (54) (56) 49 (4B) (4D) (4F) (51) (53) (55) (57) 49 (4B) (4D) (4F) (51) (53) (55) (57) 説明 0: CLK2が分配セクションを駆動 1: CLK1が分配セクションを駆動（デフォルト） CLK1パワーダウン 1＝CLK1入力をパワーダウン （デフォルト＝0b） CLK2パワーダウン 1＝CLK2入力をパワーダウン （デフォルト＝0b） （デフォルト＝0b） プリスケーラ・クロック・ 1＝PLLプリスケーラへのクロック信号をシャットダウン パワーダウン REFINパワーダウン 1＝REFINをパワーダウン （デフォルト＝0b） 全クロック入力 1＝CLK1入力、 CLK2入力、 対応するバイアス、 内部クロック・ツリーをパワーダウン パワーダウン （デフォルト＝0b） 未使用 未使用 未使用 デバイダ・ハイ デバイダ出力がハイレベルを維持するクロック・サイクル数 OUT0 (OUT1) (OUT2) (OUT3) (OUT4) (OUT5) (OUT6) (OUT7) <7:4> デバイダ・ロー OUT0 (OUT1) (OUT2) (OUT3) (OUT4) (OUT5) (OUT6) (OUT7) <3:0> 位相オフセット OUT0 (OUT1) (OUT2) (OUT3) (OUT4) (OUT5) (OUT6) (OUT7) <4> スタート デバイダ出力がローレベルを維持するクロック・サイクル数 位相オフセット （デフォルト＝0000b） スタート ・ハイまたはスタート ・ローを選択 （デフォルト＝0b） OUT0 (OUT1) (OUT2) (OUT3) (OUT4) (OUT5) (OUT6) (OUT7) 54 REV.A AD9510 レジスタ・ アドレス (Hex) ビット 名前 <5> 強制 49 (4B) (4D) (4F) (51) (53) (55) (57) <6> 49 (4B) (4D) (4F) (51) (53) (55) (57) OUT0 (OUT1) (OUT2) (OUT3) (OUT4) (OUT5) (OUT6) (OUT7) Syncなし OUT0 (OUT1) (OUT2) (OUT3) (OUT4) (OUT5) (OUT6) (OUT7) 説明 個別出力をスタート （上記） で指定した状態に強制設定 この機能では、 非同期（下記） もセットされていることが必要（デフォルト＝0b） チップレベル同期信号を無視（デフォルト＝0b） <7> 49 (4B) (4D) (4F) (51) (53) (55) (57) 58 バイパス・ ドライバ OUT0 (OUT1) (OUT2) (OUT3) (OUT4) (OUT5) (OUT6) (OUT7) <0> 同期検出イネーブル 1＝同期検出をイネーブル （デフォルト＝0b） 58 <1> 同期選択 58 <2> 58 <3> 58 <4> 58 <6:5> FUNCTIONピン 選択 デバイダ・ロジックをバイパスしてパワーダウン。 クロックを出力に直接接続（デフォルト＝0b）。 1＝低速クロックが高速クロックの0.5∼1サイクルだけ同期外れの場合にフラグをセット 0（デフォルト）＝低速クロックが高速クロックの1∼1.5サイクルだけ同期外れの場合にフラグをセット ソフト同期 ソフト同期ビットは、 極性が反対であるほかはSYNCBモードでのFUNCTIONピンと同様に機能します。 すなわち、 ハイレベルで選択した出力が既知状態になり、 ハイレベルからローレベルへの遷移で同期がトリガー されます（デフォルト＝0b）。 （デフォルト＝0b） 分配部リファレンス・ 1＝分配部に対するリファレンスをパワーダウン パワーダウン 同期パワーダウン 1＝同期をパワーダウン （デフォルト＝0b） <6> 0 0 1 1 58 59 5A <7> <7:0> <0> 更新レジスタ 5A END <7:1> REV.A <5> 0 1 0 1 機能 RESETB（デフォルト） SYNCB テスト専用、 使用不可 PDB 未使用 未使用 このビットに1を書き込むと、 すべてのレジスタが更新され、 すべてのシリアル・コントロール・ポート ・レジスタ・ バッファの内容がSCLKの次の立上がりエッジでコントロール・レジスタに転送されます。 これはセルフ・クリア・ビットであるため、 クリアするための0の書込みは不要です。 未使用 55 AD9510 電源 AD9510パッケージの露出金属パドルは、電気的な接続を行い、熱特 性を強化するためにあります。デバイスが正常に機能するためには、パ AD9510はVSに3.3V±5%の電源を必要とします。 「仕様」の表には、こ の電源電圧範囲を使用したときのAD9510の性能が示されています。 VSピン上の電源電圧はGND基準で−0.3V∼＋3.6Vの絶対最大範囲 ドルをグラウンド （GND） に正しく接続する必要があります。PCボードは を決して超えないようにしてください。 AD9510に対してヒート・シンクとして機能するため、このGND接続が PCボードのグラウンド・プレーンのような大きな放熱領域への優れた熱 パスになる必 要 があります。良 い 例としてA D 9 5 1 0 評 価 用ボード （AD9510/PCBまたはAD9510-VCO/PCB） のレイアウトを参照してくだ PCボードの電源パターンとグラウンド・プレーンのレイアウトは、GEP （Good Engineering Practice: 適切な技術的実践） に基づいて行ってくだ さい。 さい。電源はPCボード上で十分な容量 （>10μF） によりバイパスします。 十分なコンデンサ（0.1μF） をできるだけデバイスの近くに接続し、 AD9510のすべての電源ピンをバイパスする必要があります。AD9510 評価用ボード （AD9510/PCBまたはAD9510-VCO/PCB） のレイアウトは 良い例になります。 電源管理 AD9510は、内蔵レジスタを使って希望の動作構成に設定できる複雑 なデバイスです。これらのレジスタは、外付け電源のシャットダウン時に 節約することができます。次の回路ブロックがパワーダウンできます。あ AD9510の消費電力は、使用中の機能に必要な電力のみを消費するよ うに管理できます。未使用の機能と回路をパワーダウンして消費電力を るいは非選択時にパワーダウンされます （ 「レジスタ・マップの説明」の項 を参照） 。 保存されません。すなわち、内部電圧が失われるほど長くVSが停止す ると、レジスタに書き込まれた値が失われることになります。バイパスを 慎重に行えば、通常状態でのメモリ損失からデバイスを保護できます。 VS電源を中断しないことが重要です。そうしないと、AD9510の書き込 ¡PLL部が不要な場合、パワーダウンさせることができます。 んだ値が失われてしまう危険があります。 ¡どのデバイダもバイパス時 （1分周） に、パワーダウンされます。 AD9510の内部バイアス電流は、RSET抵抗とCPRSET抵抗で設定されま ¡OUT5とOUT6の調整可能な遅延ブロックは、非選択時にパワーダウ ンされます。 す。抵抗は、可能な限り 「仕様」の条件に規定されている値に近いもの 。これらの値は を使用してください （RSET＝4.12kΩ、CPRSET＝5.1kΩ） 標準の1%抵抗値で簡単に入手できます。抵抗によって設定されたバ ¡任意の出力をパワーダウンさせることができます。ただし、LVPECL出 イアス電流が、AD9510の内部ブロックのロジック・レベルと動作条件を 決定します。 「仕様」 に示した性能係数は、これらの抵抗値の使用を前 力は、安全状態とオフ状態を持っています。LVPECL出力を終端した 場合は、安全なシャットダウンのみを使用して、LVPECL出力デバイス を保護する必要があります。これにより、少し消費電力が増えます。 提にしています。 の VCPピンはチャージ・ポンプ（CP） の電源ピンです。このピン （V CP ） ¡分配部全体が不要な場合、パワーダウンさせることができます。 電圧は、規定のVCO/VCXOチューニング電圧範囲に一致する必要が あるため、VS∼5.5Vが可能です。この電圧は、絶対最大電圧の6Vを 機能ブロックをパワーダウンしても、そのブロック （レジスタ内） の書込み 情報が失われることはありません。これは、AD9510の再書込みなしに 超えることはできません。VCPもVSまたはGNDのいずれか低い方から −0.3Vより下回ることはできません。 ブロックをパワーオン／パワーオフできることを意味します。ただし、同期 は失われます。再同期のためにはSYNCを発行する必要があります （ 「シングルチップ同期」の項を参照） 。 56 REV.A AD9510 アプリケーション ADCクロック・アプリケーションへの AD9510出力の使用 CMOSクロックの分配 高速A/Dコンバータ （ADC） は、ユーザが用意するサンプリング・クロック AD9510には4本のクロック出力（OUT4∼OUT7）が備わっており、 CMOSレベルまたはLVDSレベルのいずれかを選択できます。CMOSと の品質に極めて敏感です。ADCはサンプリング・ミキサーとみなすこと して選択すると、これらの出力が、クロック入力にCMOSレベル・ロジッ ができるため、クロックのノイズ、歪み、タイミング・ジッタがA/D出力から 得られる希望の信号に混入してしまいます。クロック条件はアナログ入 クを必要とするデバイスを駆動します。 力の周波数と分解能に比例し、アナログ入力周波数が高いアプリケー ションほど厳しくなり、14ビット以上の分解能では最も厳しくなります。 シングルエンドCMOSクロックを使うときは、次のガイドラインに従う必要 があります。 ADCの理論SN比は、ADCの分解能とサンプリング・クロックのジッタで 可能な限り、1個のドライバが1個のレシーバを駆動するように、1対1の 回路を設計する必要があります。これにより終端方式が簡素化され、回 制限されます。ステップ・サイズと量子化誤差を無視できる無限分解能 ビットを持つ理想ADCのSNRは次式で近似値が得られます。 路のインピーダンス不整合によるリンギングを抑えることができます。伝送 線のマッチングを実現し、 ドライバ側での過渡電流を削減するために、 1 SNR = 20 × log 2π ftj 一般にソース側で直列終端が必要となります。抵抗値は、ボード設計と タイミング条件に依存します （一般に10Ω∼100Ωを使用） 。CMOS出力 ここで、f は量子化される最高アナログ周波数、tj はサンプリング・クロ には、駆動可能な容量負荷またはパターン長の制限があります。信号 ックのrmsジッタです。図53に、アナログ周波数の関数としての所要サン プリング・クロック・ジッタと有効ビット数 （ENOB） を示します。 の立上がり時間／立下がり時間と信号の完全性を維持するために、通 常、3インチ以下のパターン長を推奨します。 tj = 50fs SNR = 20log10 120 1 2πftj CMOS 18 10Ω tj = 0.1ps マイクロストリップ 5pF tj = 1ps 14 12 tj = 10ps GND ENOB 80 図54. CMOS出力の直列終端 10 60 tj = 100ps 8 4 20 1 3 10 2つめの選択肢としては、PCボード・パターンの遠端での終端です。 6 tj = 1ns 30 AD9510のCMOS出力は、図55に示すように、低インピーダンス抵抗に よる遠端終端に対してフル電圧振幅を可能にする十分な電流を供給し 05046-024 40 05046-025 16 100 SNR (dB) 60.4Ω 1.0インチ ません。遠端終端回路はPCボードのパターン・インピーダンスに整合さ せ、希望のスイッチング・ポイントを提供する必要があります。信号振幅 100 フルスケール・サイン波アナログ入力周波数（MHz） が小さくなった場合でも、アプリケーションによってはレシーバの入力条 図53. S/N比とENOB 対 アナログ入力周波数との関係 件を満たすことも可能です。これは、それほど重要でない回路で長い パターンを駆動する際には便利です。 アナログ・デバイセズのウェブサイト （www.analog.com） に掲載されてい るアプリケーション・ノート 「AN-756」 と 「AN-501」 を参照してください。 VPULLUP = 3.3V 多くの高性能ADCは、ノイズの多いPCボードで必要な低ジッタ・クロック を提供するため差動クロック入力を持っています。 （ノイズの多いPCボー 10Ω 100Ω OUT4、OUT5、OUT6、OUT7を CMOSとして選択 が混入することがあります。差動分配にはもともと同相ノイズ除去機能が あるため、ノイズの多い環境で優れたクロック性能を提供することが可 能です。 ） AD9510は差動クロック出力を提供するLVPECL出力とLVDS 出力を持っています。このために、コンバータのSN比の性能を最大化す 100Ω 図55. 遠端終端を持つCMOS出力 るクロック・ソリューションが可能になります。最適なクロックキング／コン バータ・ソリューションを選択する際には、ADCの入力条件（差動または シングルエンド、ロジック・レベル、終端） を考慮する必要があります。 57 3pF 05046-027 ド上でシングルエンド・クロックを分配すると、サンプル・クロックにノイズ REV.A 50Ω CMOS AD9510 シングルエンドCMOSクロックキングには制約があるため、長いパターン で高速信号を駆動するときは差動出力の使用を検討してください。 LVDSクロックの分配 低電圧差動信号（LVDS） は、AD9510差動出力の2つ目のオプションで す。LVDSは、選択可能な複数の電流レベルを持つ電流モード出力段 AD9510はLVPECL出力とLVDS出力を持っており、長いパターンを駆 動するのに適しています。差動信号に固有のノイズ耐性がコンバータの を使用しています。この電流のノーマル値（デフォルト） は3.5mAで、 100Ωの抵抗で350mVの出力振幅を生成します。LVDS出力は、すべ クロック駆動に対して優れた性能を提供します。 てのANSI/TIA/EIA-644仕様を満たしているかそれを上回っています。 LVPECLクロックの分配 LVDS出力の推奨終端回路を図58に示します。 A D 9 5 1 0の低 電 圧 エミッタ結 合ロジック （ L V P E C L ）の正 出力は、 AD9510の中で最小ジッタのクロック信号を提供します。LVPECL出力 3.3V はオープン・エミッタを使用しているので、出力トランジスタをバイアスする ためのDC終端が必要となります。図41に、LVPECL出力段の簡略等 価回路を示します。 LVDS 3.3V 100Ω 差動（カップリング終端） 100Ω 05046-032 多くのアプリケーションで、標準のLVPECL遠端終端を推奨します （図 56） 。抵抗回路は、伝送線インピーダンス （50Ω） と希望のスイッチング・ スレッショルド （1.3V） に合うように設計されています。 図58. LVDSの出力終端 3.3V 3.3V 50Ω LVPECL 127Ω 127Ω シングルエンド （カップリング終端なし） LVDSの詳細については、ADIのウェブサイト （www.analog.com） に掲載 されているアプリケーション・ノート 「AN-586」 を参照してください。 3.3V LVPECL 電源とグラウンドについての考慮事項、 および電源電圧変動除去比 50Ω 83Ω 83Ω 05046-030 VT = VCC – 1.3V 多くのアプリケーションでは、決して理想的とはいえない動作条件下で 高速かつ高性能を追求します。これらの回路では、PCボードの実装と 作成が回路設計と同じくらい重要となります。最適性能を保証するため には、適切なRF技術を用いて、デバイスの選択、配置、配線、電源バ 図56. LVPECLの遠端終端 3.3V LVDS イパス、グラウンディングを行う必要があります。 3.3V 0.1nF 200Ω 差動 100Ω 0.1nF （カップリング終端） LVPECL 200Ω 05046-031 LVPECL 図57. パラレル伝送線を使用したLVPECL 58 REV.A AD9510 9.00 BSC SQ 0.60 MAX 0.60 MAX 8.75 BSC SQ 上面図 1 （底面図） 33 32 1番ピン 識別マーク *4.85 4.70 SQ 4.55 露出PAD 0.45 0.40 0.35 16 17 7.50 REF 0.80 MAX 0.65 TYP 12° MAX 64 49 48 1番ピン 識別マーク 1.00 0.85 0.80 0.30 0.25 0.18 0.05 MAX 0.02 NOM 0.50 BSC 実装面 0.20 REF *JEDEC規格MO-220-VMMDに準拠、 ただし露出パッドの寸法を除く 図59. 64ピン・リード・フレーム・チップ・スケール・パッケージ〔LFCSP〕 9mm×9mmボディ （CP-64-1） 寸法単位：mm オーダー・ガイド 1 モデル 温度範囲 パッケージ パッケージ・オプション AD9510BCPZ1 −40∼＋85℃ 64ピン・リード・フレーム・チップ・スケール・パッケージ （LFCSP） CP-64-1 AD9510BCPZ-REEL71 −40∼＋85℃ 64ピン・リード・フレーム・チップ・スケール・パッケージ （LFCSP） CP-64-1 AD9510/PCB 評価用ボード （VCOまたはVCXOまたはループ・フィルタなし） AD9510-VCO/PCB 評価用ボード （245.76MHzVCXO、ループ・フィルタ付き） Z＝鉛フリー製品 REV.A 59 D05046-0-5/05(A)-J TDS05/2006/PDF 外形寸法