2.8GHz VCO内蔵の12 LVDS/24 CMOS出力 クロック・ジェネレータ AD9522-0 機能ブロック図 特長 低位相ノイズの位相ロック・ループ(PLL) 2.53 GHz～2.95 GHz で同調する VCO を内蔵 2.4 GHz までの外付け 3.3 V/5 V VCO/VCXO をサポート リファレンス入力:差動が 1 個またはシングルエンドが 2 個 250 MHz までの CMOS、LVPECL、LVDS リファレンスが入力 可能 リファレンスに 16.62 MHz～33.3 MHz の水晶を入力可能 オプションのリファレンス・クロック・ダブラー リファレンス電圧モニター機能 復帰/非復帰切り替えが選択可能な自動およびマニュアルのリ ファレンス切り替え/ホールドオーバー・モード リファレンスをグリッチなしで切り替え ホールドオーバーからの自動回復 デジタルまたはアナログのロック検出が選択可能 オプションのゼロ遅延動作 12 個の 800 MHz LVDS 出力を 4 グループ化 3 個からなる各グループに位相遅延付きの 1～32 分周器を内蔵 小さい広帯域ジッタ増加: 242 fs rms チャンネル間スキューごとにグループ化した出力<60 ps 各 LVDS 出力は 2 個の CMOS 出力に構成可能(fOUT ≤ 250 MHz) パワーアップ時にすべての出力が自動同期 必要に応じて出力をマニュアル同期 SPI および I²C 互換シリアル・コントロール・ポート 64 ピン LFCSP 設定を不揮発性 EEPROM に保存 アプリケーション 低ジッタ低位相ノイズ・クロックの分配 SONET、10Ge、10G FC、その他の 10 Gbps プロトコルに対する クロックの発生と変換 前方誤り訂正(G.710) 高速な ADC、DAC、DDS、DDC、DUC、MxFE のクロック駆動 高性能ワイヤレス・トランシーバ ATE および高性能計装機器 ブロードバンド・インフラストラクチャ AD9522 のシリアル・インターフェースは、SPI と I²C®の両ポ ートをサポートします。内蔵 EEPROM はシリアル・インターフ ェースを介して書き込むことができ、パワーアップとチップ・ リセット時のユーザー定義レジスタ設定値を保存します。 AD9522 は、4 グループに分けた 12 個の LVDS 出力を持ってい ます。いずれの 800 MHz LVDS 出力も、2 個の 250 MHz CMOS 出力として構成することができます。 出力の各グループには、分周比(1～32)と位相(粗調整遅延)が設 定できる分周器が内蔵されています。 AD9522 は 64 ピン LFCSP パッケージを採用し、3.3 V の単電源 で動作します。外付け VCO の動作電圧は最大 5.5 V です。 AD9522 の動作は、−40°C～+85°C の標準工業温度で規定されてい ます。 概要 AD9522-01 は、ピコセコンド以下のジッタ性能を持ち、PLL と VCO を内蔵するマルチ出力クロック分配機能を提供します。内 蔵 VCO は 2.53 GHz～2.95 GHz で同調します。2.4 GHz までの外 付け 3.3 V/5 V VCO/VCXO も使用することができます。 1 図 1. AD9520-0 は、LVDS/CMOS ドライバの代わりに LVPECL/CMOS ドライバを内蔵する AD9522-0 と同等なデバイスです。 このデータシートでは、すべての AD9522 ファミリー・メンバーの意味で AD9522 を使っていますが、AD9522-0 を使用した場合は、AD9522 ファミリーの 特定のメンバーを意味します。 Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2008 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号 電話 06（6350）6868 本 AD9522-0 目次 特長 ...................................................................................................... 1 PLL リファレンス入力 ............................................................ 34 アプリケーション .............................................................................. 1 リファレンス電圧の切り替え ................................................ 35 概要 ...................................................................................................... 1 リファレンス分周器 R ............................................................ 35 機能ブロック図 .................................................................................. 1 VCO/VCXO 帰還分周器 N: P、A、B、R .............................. 35 改訂履歴 .............................................................................................. 3 デジタル・ロック検出(DLD) ................................................. 36 仕様 ...................................................................................................... 4 アナログ・ロック検出(ALD) ................................................. 36 電源条件 .......................................................................................... 4 電流ソース・デジタル・ロック検出(CSDLD) ..................... 37 PLL 特性 .......................................................................................... 4 外付け VCXO/VCO クロック入力(CLK/CLK) ...................... 37 クロック入力 .................................................................................. 7 ホールドオーバー.................................................................... 37 クロック出力 .................................................................................. 7 自動/内部ホールドオーバー・モード ................................... 38 タイミング特性 .............................................................................. 8 周波数ステータス・モニター ................................................ 40 タイミング図 .............................................................................. 8 VCO のキャリブレーション................................................... 40 クロック出力の位相ノイズ増加(分配セクション、VCO 分周 器非使用) ........................................................................................ 9 ゼロ遅延動作................................................................................ 42 クロック出力の絶対位相ノイズ(内蔵 VCO を使用) ................ 10 外部ゼロ遅延モード................................................................ 42 クロック出力の絶対時間ジッタ(内蔵 VCO を使用してクロッ クを発生) ...................................................................................... 10 クロック分配................................................................................ 43 クロック出力の絶対時間ジッタ(内蔵 VCO を使用してクロッ クをクリーンアップ)................................................................... 10 クロック周波数分周比 ............................................................ 44 内部ゼロ遅延モード................................................................ 42 動作モード ............................................................................... 43 VCO 分周器 .............................................................................. 44 クロック出力の絶対時間ジッタ(外付け VCXO を使用してク ロックを発生) .............................................................................. 11 チャンネル分周器.................................................................... 44 クロック出力の時間ジッタ増加(VCO 分周器を非使用) ......... 11 出力の同期—SYNC機能 ......................................................... 46 クロック出力の時間ジッタ増加(VCO 分周器を使用) ............. 11 LVDS 出力ドライバ ................................................................. 47 シリアル・コントロール・ポート—SPI モード ...................... 12 CMOS 出力ドライバ................................................................ 48 シリアル・コントロール・ポート—I²C モード ....................... 12 リセット・モード ........................................................................ 48 PD、SYNC、RESETの各ピン .................................................... 14 パワーオン・リセット ............................................................ 48 シリアル・ポート・セットアップ・ピン: SP1、SP0 .............. 14 RESETピンによるハードウェア・リセット ........................ 48 LD、STATUS、REFMON の各ピン ........................................... 14 シリアル・ポートからのソフト・リセット ........................ 48 消費電力 ........................................................................................ 14 シリアル・ポートを介して EEPROM ピン= 0 を設定した EEPROM 格納設定値へのソフト・リセット ......................... 48 絶対最大定格 .................................................................................... 16 パワーダウン・モード ................................................................ 48 熱抵抗............................................................................................ 16 PDによるチップ・パワーダウン ........................................... 48 ESD の注意 ................................................................................... 16 PLL のパワーダウン ................................................................ 48 ピン配置およびピン機能説明 ........................................................ 17 分配のパワーダウン................................................................ 49 代表的な性能特性 ............................................................................ 20 個別クロック出力のパワーダウン ........................................ 49 用語 .................................................................................................... 25 個別クロック・チャンネルのパワーダウン ........................ 49 詳細ブロック図 ................................................................................ 26 動作原理 ............................................................................................ 27 シリアル・コントロール・ポート ................................................ 50 動作設定 ........................................................................................ 27 モード 0:内蔵 VCO とクロック分配 ...................................... 27 モード 1:クロック分配または外付け VCO <1600 MHz ....... 29 モード 2:高周波クロック分配—CLK または外付け VCO > 1600 MHz .................................................................................. 31 SPI/I²C ポートの選択 ................................................................... 50 I²C シリアル・ポートの動作 ...................................................... 50 I2C バスの特性 ......................................................................... 50 データ転送処理........................................................................ 51 データ転送フォーマット ........................................................ 52 位相ロック・ループ(PLL) ...................................................... 33 I²C シリアル・ポートのタイミング ...................................... 52 PLL の設定 ................................................................................ 33 SPI シリアル・ポートの動作 ..................................................... 53 位相周波数検出器(PFD) .......................................................... 33 ピンの説明 ............................................................................... 53 チャージ・ポンプ(CP) ............................................................ 33 SPI モードの動作 ..................................................................... 53 内蔵 VCO .................................................................................. 33 通信サイクル―命令+データ.................................................. 53 外付け PLL ループ・フィルタ ............................................... 34 書き込み ................................................................................... 53 Rev. 0 － 2/81 － AD9522-0 読み出し.................................................................................... 53 熱性能................................................................................................ 60 SPI 命令ワード(16 ビット) .......................................................... 54 レジスタ・マップ ............................................................................ 61 SPI の MSB/LSB ファースト転送 ............................................... 54 レジスタ・マップの説明 ................................................................ 66 EEPROM の動作 ............................................................................... 57 アプリケーション情報 .................................................................... 79 EEPROM への書き込み ............................................................... 57 AD9522 を使用した周波数プランニング .................................. 79 EEPROM からの読み出し ........................................................... 57 ADC クロック・アプリケーションでの AD9522 出力の使用 79 EEPROM バッファ・セグメントへの書き込み ........................ 58 LVDS クロックの分配 ................................................................. 79 レジスタ・セクション定義グループ .................................... 58 CMOS クロックの分配 ................................................................ 80 IO_UPDATE (命令コード 0x80) .............................................. 58 外形寸法 ............................................................................................ 81 End-of-data (命令コード 0xFF) ................................................ 58 オーダー・ガイド ........................................................................ 81 Pseudo-End-of-data (命令コード 0xFE) ................................... 58 改訂履歴 10/08—Revision 0: Initial Version Rev. 0 － 3/81 － AD9522-0 仕様 特に指定がない限り、typ 値は VS = 3.3 V ± 5%、VS ≤ VCP ≤ 5.25 V、TA = 25°C、RSET = 4.12 kΩ、CPRSET = 5.1 kΩ のときの値。最小(min)と最 大(max)値は、VS と TA (−40°C～+85°C)の全変動での値。 電源条件 表 1. Parameter VS VCP RSET Pin Resistor CPRSET Pin Resistor Min 3.135 VS BYPASS Pin Capacitor Typ 3.3 Max 3.465 5.25 4.12 5.1 Unit V V kΩ kΩ 220 nF Test Conditions/Comments 3.3 V ± 5% This is nominally 3.3 V to 5.0 V ± 5% Sets internal biasing currents; connect to ground Sets internal CP current range, nominally 4.8 mA (CP_lsb = 600 µA); actual current can be calculated by CP_lsb = 3.06/CPRSET; connect to ground Bypass for internal LDO regulator; necessary for LDO stability; connect to ground PLL 特性 表 2. Parameter VCO (ON-CHIP) Frequency Range VCO Gain (KVCO) Tuning Voltage (VT) Min Typ 2530 Max Unit Test Conditions/Comments 2950 MHz MHz/V V See Figure 13 See Figure 8 VCP ≤ VS when using internal VCO MHz/V dBc/Hz dBc/Hz dBc/Hz LVDS output; fVCO = 2750 MHz; fOUT = 685MHz LVDS output; fVCO = 2750 MHz; fOUT = 685MHz LVDS output; fVCO = 2750 MHz; fOUT = 685MHz 52 0.5 Frequency Pushing (Open-Loop) Phase Noise @ 1 kHz Offset Phase Noise @ 100 kHz Offset Phase Noise @ 1 MHz Offset VCP − 0.5 1 −60 −118 −135 REFERENCE INPUTS Differential Mode (REFIN, REFIN) Input Frequency 0 Input Sensitivity Self-Bias Voltage, REFIN Self-Bias Voltage, REFIN 1.35 1.30 Input Resistance, REFIN Input Resistance, REFIN 4.0 4.4 Dual Single-Ended Mode (REF1, REF2) Input Frequency (AC-Coupled)with DC Offset Off) Input Frequency (AC-Coupledwith DC Offset On) Input Frequency (DC-Coupled) Input Sensitivity (AC-Coupled with DC Offset Off) Input Sensitivity (AC-Coupled with DC Offset On) Input Logic High, DC Offset Off Input Logic Low, DC Offset Off Input Current Input Capacitance Crystal Oscillator Crystal Resonator Frequency Range Maximum Crystal Motional Resistance 250 MHz 280 1.60 1.50 1.75 1.60 mV p-p V V Self-bias voltage of REFIN1 Self-bias voltage of REFIN1 4.8 5.3 5.9 6.4 kΩ kΩ Self-biased1 Self-biased1 250 MHz Two single-ended CMOS-compatible inputs Slew rate must be > 50 V/µs 250 MHz 0 0.55 250 3.28 MHz V p-p Slew rate must be > 50 V/µs, and input amplitude sensitivity specification must be met; see input sensitivity Slew rate > 50 V/µs; CMOS levels VIH should not exceed VS 1.5 2.78 V p-p VIH should not exceed VS 0.8 +100 V V µA pF Each pin, REFIN (REF1)/REFIN (REF2) 10 2.0 −100 2 16.62 PHASE/FREQUENCY DETECTOR (PFD) PFD Input Frequency Reference Input Clock Doubler Frequency Rev. 0 Differential mode (can accommodate single-ended input by ac grounding undriven input) Frequencies below about 1 MHz should be dc-coupled; be careful to match VCM (self-bias voltage) 0.004 33.33 30 MHz Ω 100 45 50 MHz MHz MHz － 4/81 － Antibacklash pulse width = 1.3 ns, 2.9 ns Antibacklash pulse width = 6.0 ns Antibacklash pulse width = 1.3 ns, 2.9 ns AD9522-0 Parameter Antibacklash Pulse Width Min Typ 1.3 2.9 6.0 Max Unit ns ns ns CHARGE PUMP (CP) ICP Sink/Source High Value 4.8 mA Low Value 0.60 mA Absolute Accuracy CPRSET Range ICP High Impedance Mode Leakage Sink-and-Source Current Matching 2.5 1 1 % kΩ nA % 1.5 2 % % 2.7 ICP vs. VCP ICP vs. Temperature 10 PRESCALER (PART OF N DIVIDER) Prescaler Input Frequency P = 1 FD P = 2 FD P = 3 FD P = 2 DM (2/3) P = 4 DM (4/5) P = 8 DM (8/9) P = 16 DM (16/17) P = 32 DM (32/33) Prescaler Output Frequency 300 600 900 600 1000 2400 3000 3000 300 PLL N DIVIDER DELAY 000 001 010 011 100 101 110 111 Off 385 504 623 743 866 989 1112 PLL R DIVIDER DELAY 000 001 010 011 100 101 110 111 Off 365 486 608 730 852 976 1101 MHz MHz MHz MHz MHz MHz MHz MHz MHz 0.5 V < VCP < VCP − 0.5 V; VCP is the voltage on the CP (chargepump) pin; VCP is the voltage on the VCP power supply pin 0.5 V < VCP < VCP − 0.5 V VCP = VCP/2 V A, B counter input frequency (prescaler input frequency divided by P) ps ps ps ps ps ps ps Register 0x019[5:3]; see Table 52 ps ps ps ps ps ps ps REF refers to REFIN (REF1)/REFIN (REF2) 1890 2348 3026 ps When N delay and R delay are bypassed 900 1217 1695 ps When N delay = Setting 111 and R delay is bypassed 318 677 1085 ps When N delay and R delay are bypassed −329 +33 +360 ps When N delay = Setting 011 and R delay is bypassed NOISE CHARACTERISTICS In-Band Phase Noise of the Charge Pump/Phase Frequency Detector (In-Band Means Within the LBW of the PLL) Rev. 0 Programmable With CPRSET = 5.1 kΩ; higher ICP is possible by changing CPRSET With CPRSET = 5.1 kΩ; lower ICP is possible by changing CPRSET Charge pump voltage set to VCP/2 Register 0x019[2:0]; see Table 52 PHASE OFFSET IN ZERO DELAY Phase Offset (REF-to-LVDS Clock OutputPins) in Internal Zero Delay Mode Phase Offset (REF-to-LVDS Clock OutputPins) in Internal Zero Delay Mode Phase Offset (REF-to-CLK Input Pins) in External Zero Delay Mode Phase Offset (REF-to-CLK Input Pins) in External Zero Delay Mode Test Conditions/Comments 0x017[1:0] = 01b 0x017[1:0] = 00b; 0x017[1:0] = 11b 0x017[1:0] = 10b The PLL in-band phase noise floor is estimated bymeasuring the in-band phase noise at the output of the VCO and subtracting 20 log(N) (where N is the value of the N divider) － 5/81 － AD9522-0 Parameter @ 500 kHz PFD Frequency @ 1 MHz PFD Frequency @ 10 MHz PFD Frequency @ 50 MHz PFD Frequency PLL Figure of Merit (FOM) Min Typ −165 −162 −152 −144 −222 Max Unit dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz PLL DIGITAL LOCK DETECT WINDOW2 Lock Threshold (Coincidence of Edges) Low Range (ABP 1.3 ns, 2.9 ns) High Range (ABP 1.3 ns, 2.9 ns) High Range (ABP 6.0 ns) Unlock Threshold (Hysteresis)2 3.5 7.5 3.5 ns ns ns Low Range (ABP 1.3 ns, 2.9 ns) High Range (ABP 1.3 ns, 2.9 ns) High Range (ABP 6.0 ns) 7 15 11 ns ns ns Test Conditions/Comments Reference slew rate > 0.5 V/ns; FOM + 10 log(fPFD) is anapproximation of the PFD/CP in-band phase noise (in the flat region) inside the PLL loop bandwidth; when running closedloop, the phase noise, as observed at the VCO output, is increased by 20 log(N); PLL figure of merit decreases with decreasing slew rate; see Figure 12 Signal available at the LD, STATUS, and REFMON pins when selected by appropriate register settings; lock detect window settings can be varied by changing the CPRSET resistor Selected by 0x017[1:0] and 0x018[4] (this is the threshold to go from unlock to lock) 0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 1b 0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 0b 0x017[1:0] = 10b; 0x018[4] = 0b Selected by 0x017[1:0] and 0x018[4] (this is the thresholdto go from lock to unlock) 0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 1b 0x017[1:0] = 00b, 01b, 11b; 0x018[4] = 0b 0x017[1:0] = 10b; 0x018[4] = 0b 1 REFIN とREFINのセルフ・バイアス・ポイントは、入力オープン状態でのチャタリングを防止するため少しオフセットさせてあります。 2 デジタル・ロック検出の確かな動作のためには、PFD 周波数の周期は、ロック―アンロック時間より大きい必要があります。 Rev. 0 － 6/81 － AD9522-0 クロック入力 表 3. Parameter CLOCK INPUTS (CLK, CLK) Input Frequency Min Typ 01 01 Unit Test Conditions/Comments Differential input 2.4 1.6 GHz GHz High frequency distribution (VCO divider) Distribution only (VCO divider bypassed); this is the frequency range supported by the channel divider Measured at 2.4 GHz; jitter performance is improved withslew rates > 1 V/ns Larger voltage swings can turn on the protection diodesand can degrade jitter performance Self-biased; enables ac coupling With 200 mV p-p signal applied; dc-coupled CLK ac-coupled; CLK ac-bypassed to RF ground 150 Input Sensitivity, Differential Input Level, Differential 1 Max Input Common-Mode Voltage, VCM Input Common-Mode Range, VCMR Input Sensitivity, Single-Ended 1.3 1.3 Input Resistance Input Capacitance 3.9 1.57 mV p-p 2 V p-p 1.8 1.8 V V mV p-p 5.7 kΩ pF 150 4.7 2 Self-biased 約 1MHz 以下では、入力を DC 結合する必要があります。VCM に一致させるように注意が必要です。 クロック出力 表 4. Parameter LVDS CLOCK OUTPUTS OUT0, OUT1, OUT2, OUT3, OUT4, OUT5,OUT6, OUT7, OUT8, OUT9, OUT10, OUT11 Output Frequency, Maximum Output Differential Voltage, VOD Delta VOD Output Offset Voltage, VOS Delta VOS Short-Circuit Current, ISA, ISB CMOS CLOCK OUTPUTS OUT0A, OUT0B, OUT1A, OUT1B, OUT2A, OUT2B, OUT3A, OUT3B, OUT4A, OUT4B, OUT5A, OUT5B, OUT6A, OUT6B, OUT7A, OUT7B, OUT8A, OUT8B, OUT9A, OUT9B,OUT10A, OUT10B, OUT11A, OUT11B Output Frequency Output Voltage High, VOH Output Voltage Low, VOL Output Voltage High, VOH Output Voltage Low, VOL Rev. 0 Min Typ Max 800 247 360 1.125 1.25 14 454 25 1.375 25 24 Unit Test Conditions/Comments Termination = 100 Ω across differential pair Differential (OUT, OUT) MHz The AD9522 outputs toggle at higher frequencies, but the output amplitude may not meet the VOD specification See Figure 21 mV mV V mV mA Output shorted to GND Single-ended; termination = 10 pF 250 VS − 0.1 0.1 2.7 0.5 － 7/81 － MHz V V V V See Figure 22 @ 1 mA load @ 1 mA load @ 10 mA load @ 10 mA load AD9522-0 タイミング特性 表 5. Parameter LVDS OUTPUT RISE/FALL TIMES Output Rise Time, tRP Output Fall Time, tFP PROPAGATION DELAY, tLVDS, CLK-TO-LVDS OUTPUT For All Divide Values Min 1866 1808 Variation with Temperature OUTPUT SKEW, LVDS OUTPUTS1 LVDS Outputs That Share the Same Divider LVDS Outputs on Different Dividers All LVDS Outputs Across Multiple Parts 1 Unit 150 150 350 350 ps ps 2313 2245 1 2812 2740 ps ps ps/°C 7 19 60 162 432 ps ps ps 625 625 835 800 ps ps 2400 2 2950 ps ps/°C 10 27 55 230 500 ps ps ps +152 +160 +495 +495 ps ps Test Conditions/Comments Termination = 100 Ω across differential pair 20% to 80%, measured differentially 80% to 20%, measured differentially High frequency clock distribution configuration Clock distribution configuration Termination = open 20% to 80%; CLOAD = 10 pF 80% to 20%; CLOAD = 10 pF Clock distribution configuration 1913 OUTPUT SKEW, CMOS OUTPUTS1 CMOS Outputs That Share the Same Divider All CMOS Outputs on Different Dividers All CMOS Outputs Across Multiple Parts OUTPUT SKEW, LVDS-TO-CMOS OUTPUT1 Outputs That Share the Same Divider Outputs That Are on Different Dividers Max Termination = 100 Ω across differential pair CMOS OUTPUT RISE/FALL TIMES Output Rise Time, tRC Output Fall Time, tFC PROPAGATION DELAY, tCMOS, CLK-TO-CMOS OUTPUT For All Divide Values Variation with Temperature Typ −31 −193 All settings identical; different logic type LVDS to CMOS on the same part LVDS to CMOS on the same part 出力スキューは、同じ電圧と温度で動作する間での任意の 2 つの同様な遅延パス間の差です。 タイミング図 tCLK CLK tLVDS tCMOS 07219-060 図 3.LVDS タイミング、差動 図 2.CLK/CLKからクロック出力までのタイミング、Div = 1 図 4.CMOS のタイミング、シングルエンド、10 pF 負荷 Rev. 0 － 8/81 － AD9522-0 クロック出力の位相ノイズ増加(分配セクション、VCO 分周器非使用) 表 6. Parameter CLK-TO-LVDS ADDITIVE PHASE NOISE CLK = 1.6 GHz, Output = 800 MHz Divider = 2 @ 10 Hz Offset @ 100 Hz Offset @ 1 kHz Offset @ 10 kHz Offset @ 100 kHz Offset @ 1 MHz Offset @ 10 MHz Offset @ 100 MHz Offset CLK = 1 GHz, Output = 200 MHz Divider = 5 @ 10 Hz Offset @ 100 Hz Offset @ 1 kHz Offset @ 10 kHz Offset @ 100 kHz Offset @ 1 MHz Offset >10 MHz Offset CLK-TO-CMOS ADDITIVE PHASE NOISE CLK = 1 GHz, Output = 500 MHz Divider = 2 @ 10 Hz Offset @ 100 Hz Offset @ 1 kHz Offset @ 10 kHz Offset @ 100 kHz Offset @ 1 MHz Offset >10 MHz Offset CLK = 1 GHz, Output = 50 MHz Divider = 20 @ 10 Hz Offset @ 100 Hz Offset @ 1 kHz Offset @ 10 kHz Offset @ 100 kHz Offset @ 1 MHz Offset >10 MHz Offset Rev. 0 Min Typ −100 −110 −117 −126 −134 −137 −147 −148 Max Unit Test Conditions/Comments Distribution section only; does not include PLL and VCO Input slew rate > 1 V/ns dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Input slew rate > 1 V/ns −111 −123 −132 −141 −146 −150 −156 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Distribution section only; does not include PLL and VCO Input slew rate > 1 V/ns −102 −114 −122 −129 −135 −140 −150 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz Input slew rate > 1 V/ns −125 −136 −144 −152 −157 −160 −164 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz － 9/81 － AD9522-0 クロック出力の絶対位相ノイズ(内蔵 VCO を使用) 表 7. Parameter LVDS ABSOLUTE PHASE NOISE Min VCO = 2950 MHz; Output = 737.5 MHz @ 1 kHz Offset @ 10 kHz Offset @ 100 kHz Offset @ 1 MHz Offset @ 10 MHz Offset @ 40 MHz Offset VCO = 2750 MHz; Output = 685 MHz @ 1 kHz Offset @ 10 kHz Offset @ 100 kHz Offset @ 1 MHz Offset @ 10 MHz Offset @ 40 MHz Offset VCO = 2550 MHz; Output = 632.5 MHz @ 1 kHz Offset @ 10 kHz Offset @ 100 kHz Offset @ 1 MHz Offset @ 10 MHz Offset @ 40 MHz Offset Typ Max Unit Test Conditions/Comments Internal VCO; VCO divider = 4; LVDS output and for loop bandwidths < 1 kHz −59 −90 −115 −133 −146 −149 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −60 −92 −118 −135 −148 −151 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −64 −95 −120 −137 −148 −151 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz クロック出力の絶対時間ジッタ(内蔵 VCO を使用してクロックを発生) 表 8. Parameter LVDS OUTPUT ABSOLUTE TIME JITTER Min VCO = 2949 MHz; LVDS = 245.76 MHz; PLL LBW = 55 kHz Typ Max 187 352 166 321 218 378 VCO = 2580 MHz; LVDS = 122.88 MHz; PLL LBW = 55 kHz VCO = 2580 MHz; LVDS = 61.44 MHz; PLL LBW = 55 kHz Unit fs rms fs rms fs rms fs rms fs rms fs rms Test Conditions/Comments Application example based on a typicalsetup where the reference source is clean, so a wider PLL loop bandwidth is used; reference = 15.36 MHz; R DIV = 1 Integration BW = 200 kHz to 10 MHz Integration BW = 12 kHz to 20 MHz Integration BW = 200 kHz to 10 MHz Integration BW = 12 kHz to 20 MHz Integration BW = 200 kHz to 10 MHz Integration BW = 12 kHz to 20 MHz クロック出力の絶対時間ジッタ(内蔵 VCO を使用してクロックをクリーンアップ) 表 9. Parameter Min Typ Max Unit Test Conditions/Comments fs rms fs rms Application example based on a typicalsetup where the reference source is jittery, so a narrower PLL loop bandwidth is used; reference = 19.44 MHz; R DIV = 162 Integration BW = 12 kHz to 20 MHz Integration BW = 12 kHz to 20 MHz LVDS OUTPUT ABSOLUTE TIME JITTER VCO = 2799 MHz; LVDS = 155.52 MHz; PLL LBW = 1.8 kHz VCO = 2580 MHz; LVDS = 122.88 MHz; PLL LBW = 1.8 kHz Rev. 0 617 514 － 10/81 － AD9522-0 クロック出力の絶対時間ジッタ(外付け VCXO を使用してクロックを発生) 表 10. Parameter Min Typ Max Unit Test Conditions/Comments fs rms fs rms fs rms fs rms fs rms fs rms fs rms fs rms fs rms Application example based on a typical setup using anexternal 245.76 MHz VCXO (Toyocom TCO-2112); reference = 15.36 MHz; R DIV = 1 Integration BW = 200 kHz to 5 MHz Integration BW = 200 kHz to 10 MHz Integration BW = 12 kHz to 20 MHz Integration BW = 200 kHz to 5 MHz Integration BW = 200 kHz to 10 MHz Integration BW = 12 kHz to 20 MHz Integration BW = 200 kHz to 5 MHz Integration BW = 200 kHz to 10 MHz Integration BW = 12 kHz to 20 MHz LVDS OUTPUT ABSOLUTE TIME JITTER LVDS = 245.76 MHz; PLL LBW = 125 Hz 87 108 146 120 151 207 157 210 295 LVDS = 122.88 MHz; PLL LBW = 125 Hz LVDS = 61.44 MHz; PLL LBW = 125 Hz クロック出力の時間ジッタ増加(VCO 分周器を非使用) 表 11. Parameter LVDS OUTPUT ADDITIVE TIME JITTER Min CLK = 622.08 MHz Any LVDS Output = 622.08 MHz Divide Ratio = 1 CLK = 622.08 MHz Any LVDS Output = 155.52 MHz Divide Ratio = 4 CLK = 100 MHz Any LVDS Output = 100 MHz Divide Ratio = 1 CLK = 500 MHz Any LVDS Output = 100 MHz Divide Ratio = 5 CMOS OUTPUT ADDITIVE TIME JITTER CLK = 200 MHz Any CMOS Output Pair = 100 MHz Divide Ratio = 2 Typ Max Unit 69 fs rms Test Conditions/Comments Distribution section only; does not include PLL and VCO; measured at rising edge of clock signal Integration bandwidth = 12 kHz to 20 MHz 116 fs rms Integration bandwidth = 12 kHz to 20 MHz 263 fs rms Calculated from SNR of ADC method Broadband jitter 242 fs rms Calculated from SNR of ADC method Broadband jitter 289 fs rms Distribution section only; does not include PLL and VCO Calculated from SNR of ADC method Broadband jitter クロック出力の時間ジッタ増加(VCO 分周器を使用) 表 12. Parameter LVDS OUTPUT ADDITIVE TIME JITTER CLK = 500 MHz; VCO DIV = 5; LVDS = 100 MHz;Bypass Channel Divider; Duty-Cycle Correction = On Min Typ 248 Max Unit fs rms CMOS OUTPUT ADDITIVE TIME JITTER CLK = 200 MHz; VCO DIV = 2; CMOS = 100 MHz;Bypass Channel Divider; Duty-Cycle Correction = Off CLK = 200 MHz; VCO DIV = 1; CMOS = 100 MHz;Bypass Channel Divider; Duty-Cycle Correction = Off Rev. 0 290 fs rms 288 fs rms － 11/81 － Test Conditions/Comments Distribution section only; does not include PLL and VCO; uses rising edge of clock signal Calculated from SNR of ADC method (broadband jitter) Distribution section only; does not include PLL and VCO; uses rising edge of clock signal Calculated from SNR of ADC method (broadband jitter) Calculated from SNR of ADC method (broadband jitter) AD9522-0 シリアル・コントロール・ポート—SPI モード 表 13. Parameter CS (INPUT) Input Logic 1 Voltage Input Logic 0 Voltage Input Logic 1 Current Input Logic 0 Current Min Typ Max Unit 0.8 3 −110 V V µA µA 2 pF 2.0 Input Capacitance SCLK (INPUT) IN SPI MODE Input Logic 1 Voltage Input Logic 0 Voltage Input Logic 1 Current Input Logic 0 Current Input Capacitance SDIO (WHEN AN INPUT IN BIDIRECTIONAL MODE) Input Logic 1 Voltage Input Logic 0 Voltage Input Logic 1 Current Input Logic 0 Current Input Capacitance The minus sign indicates that current is flowing out ofthe AD9522, which is due to the internal pull-up resistor SCLK has an internal 30 kΩ pull-down resistor in SPI mode, but not in I2C mode 2.0 0.8 110 1 2 2.0 0.8 1 1 2 SDIO, SDO (OUTPUTS) Output Logic 1 Voltage Output Logic 0 Voltage 2.7 TIMING Clock Rate (SCLK, 1/tSCLK) Pulse Width High, tHIGH Pulse Width Low, tLOW SDIO to SCLK Setup, tDS SCLK to SDIO Hold, tDH SCLK to Valid SDIO and SDO, tDV CS to SCLK Setup and Hold, tS, tC 16 16 4 0 CS Minimum Pulse Width High, tPWH Test Conditions/Comments CS has an internal 30 kΩ pull-up resistor 0.4 25 V V µA µA pF V V µA µA pF V V 2 MHz ns ns ns ns ns ns 3 ns 11 シリアル・コントロール・ポート—I²C モード 表 14. Parameter SDA, SCL (WHEN INPUTTING DATA) Input Logic 1 Voltage Input Logic 0 Voltage Input Current with an Input Voltage Between 0.1 × VS and 0.9 × VS Hysteresis of Schmitt Trigger Inputs Pulse Width of Spikes That Must Be Suppressed by the Input Filter, tSPIKE SDA (WHEN OUTPUTTING DATA) Output Logic 0 Voltage at 3 mA Sink Current Output Fall Time from VIHMIN to VILMAX with a BusCapacitance from 10 pF to 400 pF Min Typ Max 0.7 × VS −10 0.015 × VS 20 + 0.1 Cb Unit 50 V V µA V ns 0.4 250 V ns 0.3 × VS +10 TIMING Clock Rate (SCL, fI2C) Bus Free Time Between a Stop and Start Condition, tIDLE Setup Time for a Repeated Start Condition, tSET; STR Rev. 0 Test Conditions/Comments Cb = capacitance of one bus line in pF Note that all I2C timing valuesreferred to VIHMIN (0.3 × VS) andVILMAX levels (0.7 × VS) 400 1.3 0.6 － 12/81 － kHz µs µs AD9522-0 Parameter Hold Time (Repeated) Start Condition (After This Period, the First Clock Pulse Is Generated), tHLD; STR Setup Time for Stop Condition, tSET; STP Low Period of the SCL Clock, tLOW High Period of the SCL Clock, tHIGH SCL, SDA Rise Time, tRISE SCL, SDA Fall Time, tFALL Data Setup Time, tSET; DAT Data Hold Time, tHLD; DAT Min 0.6 0.6 1.3 0.6 20 + 0.1 Cb 20 + 0.1 Cb 120 140 Capacitive Load for Each Bus Line, Cb 1 Typ Max 300 300 Unit µs µs µs µs ns ns ns 880 ns 400 pF Test Conditions/Comments This is a minor deviation from the original I²C specification of 100 ns minimum This is a minor deviation from the original I²C specification of 0 ns minimum1 I2C 仕様に従い、SCL の立ち下がりエッジの不定領域をブリッジするため、I2C マスター・デバイスは、SDA 信号に対して最小 300 ns のホールド・タイム も確保する必要があります。 Rev. 0 － 13/81 － AD9522-0 PD、SYNC、RESETの各ピン 表 15. Parameter INPUT CHARACTERISTICS Logic 1 Voltage Logic 0 Voltage Logic 1 Current Logic 0 Current Min Typ Max Unit 0.8 1 −110 V V µA µA 2 pF 2.0 Capacitance RESET TIMING Pulse Width Low RESET Inactive to Start of Register Programming 50 100 ns ns 1.3 ns Test Conditions/Comments Each of these pins has a 30 kΩ internal pull-up resistor The minus sign indicates that current is flowing out ofthe AD9522, which is due to the internal pull-up resistor SYNC TIMING Pulse Width Low High speed clock is CLK input signal シリアル・ポート・セットアップ・ピン: SP1、SP0 表 16. Parameter Min SP1, SP0 Logic Level 0 Logic Level ½ 0.4 × VS Logic Level 1 0.8 × VS Typ Max Unit Test Conditions/Comments 0.25 × VS 0.65 × VS V V These pins do not have internal pull-up/pull-down resistors VS is the voltage on the VS pin User can float these pins to obtain Logic Level ½; if floating this pin, usershould connect a capacitor to ground V LD、STATUS、REFMON の各ピン 表 17. Parameter OUTPUT CHARACTERISTICS Min Output Voltage High, VOH Output Voltage Low, VOL 2.7 Typ Max Unit 0.4 Test Conditions/Comments When selected as a digital output (CMOS); there are othermodes in which these pins are not CMOS digital outputs;see Table 52, 0x017, 0x01A, and 0x01B MAXIMUM TOGGLE RATE 100 V V MHz ANALOG LOCK DETECT Capacitance 3 pF On-chip capacitance; used to calculate RC time constantfor analog lock detect readback; use a pull-up resistor 1.02 MHz 8 kHz Frequency above which the monitor indicates thepresence of the reference Frequency above which the monitor indicates thepresence of the reference REF1, REF2, AND VCO FREQUENCY STATUS MONITOR Normal Range Extended Range LD PIN COMPARATOR Trip Point Hysteresis 1.6 260 Applies when mux is set to any divider or counter output,or PFD up/down pulse; also applies in analog lock detectmode; usually debug mode only; beware that spurs cancouple to output when any of these pins are toggling V mV 消費電力 表 18. Parameter POWER DISSIPATION, CHIP Rev. 0 Min Typ Max Unit Test Conditions/Comments Does not include power dissipated in external resistors; all LVDSoutputs terminated with 100 Ω across differential pair; all CMOSoutputs have 10 pF － 14/81 － AD9522-0 Parameter Typ Max Unit Power-On Default PLL Locked; One LVDS Output Enabled 0.88 0.54 1.0 0.63 W W PLL Locked; One CMOS Output Enabled 0.55 0.66 W Distribution Only Mode; VCO Divider On; One LVDS Output Enabled Distribution Only Mode; VCO Divider Off; One LVDS Output Enabled Maximum Power, Full Operation 0.36 0.43 W 0.33 0.4 W 1.1 1.3 W PD Power-Down 35 50 mW PD Power-Down, Maximum Sleep 27 43 mW VCP Supply 8 2.3 mW POWER DELTAS, INDIVIDUAL FUNCTIONS VCO Divider On/Off REFIN (Differential) Off REF1, REF2 (Single-Ended) On/Off Min Power delta when a function is enabled/disabled 33 25 16 43 31 22 mW mW mW VCO On/Off PLL Dividers and Phase Detector On/Off LVDS Channel LVDS Driver CMOS Channel 60 54 118 11 120 95 67 146 15 154 mW mW mW mW mW CMOS Driver On/Off Channel Divider Enabled 16 33 30 40 mW mW Zero Delay Block On/Off 30 35 mW Rev. 0 Test Conditions/Comments capacitive loading No clock; no programming; default register values fREF = 25 MHz; fOUT = 250 MHz; VCO = 2750 MHz; VCO divider = 2; one LVDS output and output divider enabled; zero delay off; ICP = 4.8 mA fREF = 25 MHz; fOUT = 62.5 MHz; VCO = 2750 MHz; VCO divider = 2;one CMOS output and output divider enabled; zero delay off; ICP = 4.8 mA fCLK = 2.4 GHz; fOUT = 200 MHz; VCO divider = 2; one LVDS output and output divider enabled; zero delay off fCLK = 2.4 GHz; fOUT = 200 MHz; VCO divider bypassed; one LVDS output and output divider enabled; zero delay off PLL on; internal VCO = 2750 MHz; VCO divider = 2; all channeldividers on; 12 LVDS outputs @ 125 MHz; zero delay on PD pin pulled low; does not include power dissipated in termination resistors PD pin pulled low; PLL power-down, 0x010[1:0] = 01b; power-down SYNC, 0x230[2] = 1b; power-down distribution reference,0x230[1] = 1b PLL operating; typical closed-loop configuration VCO divider not used Delta between reference input off and differential referenceinput mode Delta between reference inputs off and one singled-endedreference enabled; double this number if both REF1 and REF2are powered up Internal VCO disabled; CLK input selected PLL off to PLL on, normal operation; no reference enabled No LVDS output on to one LVDS output on; channel divider set to 1 Second LVDS output turned on, same channel No CMOS output on to one CMOS output on; channel divider set to 1; fOUT = 62.5 MHz and 10 pF of capacitive loading Additional CMOS outputs within the same channel turned on Delta between divider bypassed (divide-by-1) and divide-by-2 todivide-by32 － 15/81 － AD9522-0 絶対最大定格 表 19. Parameter or Pin WithRespec t to Rating VS VCP, CP REFIN, REFIN GND GND GND −0.3 V to +3.6 V −0.3 V to +5.8 V −0.3 V to VS + 0.3 V RSET, LF, BYPASS CPRSET CLK, CLK GND GND GND −0.3 V to VS + 0.3 V −0.3 V to VS + 0.3 V −0.3 V to VS + 0.3 V CLK CLK −1.2 V to +1.2 V SCLK/SCL, SDIO/SDA, SDO, CS GND −0.3 V to VS + 0.3 V OUT0, OUT0, OUT1, OUT1, OUT2, OUT2, OUT3, OUT3, OUT4, OUT4, OUT5, OUT5, OUT6, OUT6, OUT7, OUT7, OUT8, OUT8, OUT9, OUT9, OUT10, OUT10, OUT11, OUT11 GND −0.3 V to VS + 0.3 V SYNC, RESET, PD GND −0.3 V to VS + 0.3 V REFMON, STATUS, LD SP0, SP1, EEPROM Junction Temperature1 Storage Temperature Range Lead Temperature (10 sec) GND GND −0.3 V to VS + 0.3 V −0.3 V to VS + 0.3 V 150°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 熱抵抗 熱抵抗の測定は、JEDEC JESD51-2 に準拠して自然空冷の JEDEC JESD51-5 2S2P テスト・ボードで実施。詳細については、熱性能 のセクションを参照してください。 表 20. Package Type θJA Unit 64-Lead LFCSP (CP-64-4) 22 °C/W ESD の注意 −65°C to +150°C 300°C 1 θJA については表 20 を参照してください。 Rev. 0 － 16/81 － ESD（静電放電）の影響を受けやすいデバイ スです。電荷を帯びたデバイスや回路ボード は、検知されないまま放電することがありま す。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが 高エネルギーの静電放電を被った場合、損傷 を生じる可能性があります。したがって、性 能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めし ます。 AD9522-0 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 REFIN (REF1) REFIN (REF2) CPRSET VS VS GND RSET VS OUT0 (OUT0A) OUT0 (OUT0B) VS OUT1 (OUT1A) OUT1 (OUT1B) OUT2 (OUT2A) OUT2 (OUT2B) VS ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR AD9522 TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 OUT3 (OUT3A) OUT3 (OUT3B) VS OUT4 (OUT4A) OUT4 (OUT4B) OUT5 (OUT5A) OUT5 (OUT5B) VS VS OUT8 (OUT8B) OUT8 (OUT8A) OUT7 (OUT7B) OUT7 (OUT7A) VS OUT6 (OUT6B) OUT6 (OUT6A) NOTES 1. EXPOSED DIE PAD MUST BE CONNECTED TO GND. 07219-003 SDIO/SDA SDO GND SP1 SP0 EEPROM RESET PD OUT9 (OUT9A) OUT9 (OUT9B) VS OUT10 (OUT10A) OUT10 (OUT10B) OUT11 (OUT11A) OUT11 (OUT11B) VS 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 VS REFMON LD VCP CP STATUS REF_SEL SYNC LF BYPASS VS VS CLK CLK CS SCLK/SCL 図 5.ピン配置 表 21.ピン機能の説明 入力/出 力 ピン タイプ 記号 説明 1、11、12、 27,32、35、 40、41、 46、49、 54、57、 60、61 2 I 電源 VS 3.3 V 電源ピン。 O 3.3 V CMOS REFMON リファレンス電圧モニター(出力)。このピンは、複数の選択可能な出力を持っていま す。 3 O 3.3 V CMOS LD ロック検出(出力)。このピンは、複数の選択可能な出力を持っています。 4 I 電源 VCP チャージ・ポンプの電源(CP)、VS < VCP < 5.0 V。PLL を使用しない場合は VCP を 3.3 V に接続する必要があります。 5 O ループ・フ ィルタ CP チャージ・ポンプ(出力)。このピンは外付けループ・フィルタに接続します。PLL を 使用しないときは、このピンを解放のままにすることができます。 6 O 3.3 V CMOS STATUS プログラマブルなステータス出力。 7 I 3.3 V CMOS REF_SEL リファレンス・セレクト。 REF1 (ロー・レベル)または REF2 (ハイ・レベル)を選択し ます。このピンには 30 kΩ の内部プルダウン抵抗が付いています。 8 I 3.3 V CMOS SYNC マニュアル同期とマニュアル・ホールドオーバー。このピンはマニュアル同期を開 始させ、マニュアル・ホールドオーバーに使用されます。アクティブ・ロー。この ピンには 30 kΩ の内部プルアップ抵抗が付いています。 9 I ループ・フ ィルタ LF ループ・フィルタ(入力)。内部で VCO 制御電圧ノードに接続されています。 10 O ループ・フ ィルタ BYPASS このピンを使って、220 nF のコンデンサで LDO をグラウンドへバイパスします。 PLL を使用しないときは、このピンを解放のままにすることができます。 13 I 差動クロッ CLK CLKと組み合わせて、このピンはクロック分配セクションの差動入力になります。 ピン番号 Rev. 0 － 17/81 － AD9522-0 ピン番号 入力/出 力 ピン タイプ ク入力 14 I 15 記号 説明 差動クロッ ク入力 CLK CLKと組み合わせて、このピンはクロック分配セクションの差動入力になります。シ ングルエンド入力を CLK ピンに接続する場合は、このピンとグラウンドの間に 0.1 µF のバイパス・コンデンサを接続してください。 I 3.3 V CMOS CS シリアル・コントロール・ポートのチップ・セレクト、アクティブ・ロー。このピ ンには 30 kΩ の内部プルアップ抵抗が付いています。 16 I 3.3 V CMOS SCLK/SCL シリアル・コントロール・ポートのクロック信号。SPI モードでは、このピンに内部 30 kΩ プルダウン抵抗が付いていますが、I²C モードでは高インピーダンスになります。 17 I/O 3.3 V CMOS SDIO/SDA シリアル・コントロール・ポートの双方向シリアル・データ入力/出力。 18 O 3.3 V CMOS SDO シリアル・コントロール・ポートの単方向シリアル・データ出力。 19、59 I GND GND グラウンド・ピン。 20 I 3 レベル・ ロジック SP1 SPI または I²C をシリアル・インターフェース・ポートとして選択し、I²C モードでは I²C スレーブ・アドレスを選択します。3 レベル・ロジック。このピンは内部でオー プン・ロジック・レベルにバイアスされています。 21 I 3 レベル・ ロジック SP0 SPI または I2C をシリアル・インターフェース・ポートとして選択し、I2C モードで は I2C スレーブ・アドレスを選択します。3 レベル・ロジック。このピンは内部でオ ープン・ロジック・レベルにバイアスされています。 22 I 3.3 V CMOS EEPROM このピンをハイ・レベルに設定すると、リセットおよび/またはパワーアップでロー ドする内部 EEPROM に格納されているレジスタ値が選択されます。このピンをロ ー・レベルに設定すると、AD9522 はパワーアップ/リセット時にハード・コードさ れたデフォルト・レジスタ値をロードします。このピンには 30 kΩ の内部プルダウ ン抵抗が付いています。 23 I 3.3 V CMOS RESET チップ・リセット、アクティブ・ロー。このピンには 30 kΩ の内部プルアップ抵抗 が付いています。 24 I 3.3 V CMOS PD チップ・パワーダウン、アクティブ・ロー。このピンには 30 kΩ の内部プルアップ 抵抗が付いています。 25 O LVDS また は CMOS OUT9 (OUT9A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 26 O LVDS また は CMOS OUT9 (OUT9B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 28 O LVDS また は CMOS OUT10 (OUT10A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 29 O LVDS また は CMOS OUT10 (OUT10B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 30 O LVDS また は CMOS OUT11 (OUT11A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 31 O LVDS また は CMOS OUT11 (OUT11B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 33 O LVDS また は CMOS OUT6 (OUT6A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 34 O LVDS また は CMOS OUT6 (OUT6B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 36 O LVDS また は CMOS OUT7 (OUT7A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 37 O LVDS また は CMOS OUT7 (OUT7B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 38 O LVDS また は CMOS OUT8 (OUT8A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 39 O LVDS また は CMOS OUT8 (OUT8B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 42 O LVDS また は CMOS OUT5 (OUT5B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 43 O LVDS また は CMOS OUT5 (OUT5A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 44 O LVDS また は CMOS OUT4 (OUT4B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 Rev. 0 － 18/81 － AD9522-0 ピン番号 入力/出 力 ピン タイプ 記号 説明 45 O LVDS また は CMOS OUT4 (OUT4A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 47 O LVDS また は CMOS OUT3 (OUT3B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 48 O LVDS また は CMOS OUT3 (OUT3A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 50 O LVDS また は CMOS OUT2 (OUT2B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 51 O LVDS また は CMOS OUT2 (OUT2A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 52 O LVDS また は CMOS OUT1 (OUT1B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 53 O LVDS また は CMOS OUT1 (OUT1A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 55 O LVDS また は CMOS OUT0 (OUT0B) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 56 O LVDS また は CMOS OUT0 (OUT0A) クロック出力。このピンは、差動 LVDS 出力の片側またはシングルエンド CMOS 出 力として構成することができます。 58 O 電流設定抵 抗 RSET クロック分配電流設定抵抗。このピンと GND との間に 4.12 kΩ の抵抗を接続してく ださい。 62 O 電流設定抵 抗 CPRSET チャージ・ポンプ電流設定抵抗。このピンと GND との間に 5.1 kΩ の抵抗を接続して ください。 PLL を使用しない場合は、この抵抗を省略することができます。 63 I リファレン ス入力 REFIN (REF2) REFIN と組み合わせて、このピンは PLL リファレンスの差動入力になります。ある いは、このピンは REF2 のシングルエンド入力になります。 64 I リファレン ス入力 REFIN (REF1) REFINと組み合わせて、このピンは PLL リファレンスの差動入力になります。ある いは、このピンは REF1 のシングルエンド入力になります。 GND GND 露出チップ・パッドは GND へ接続する必要があります。 EPAD Rev. 0 － 19/81 － AD9522-0 代表的な性能特性 275 5 3 CHANNELS—6 LVDS CURRENT FROM CP PIN (mA) 250 3 CHANNELS—3 LVDS 200 175 2 CHANNELS—2 LVDS 150 125 4 PUMP DOWN PUMP UP 3 2 1 1 CHANNEL—1 LVDS 75 0 200 400 600 800 1000 FREQUENCY (MHz) 0 07219-108 100 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 VOLTAGE ON CP PIN (V) 図 6.総合電流の周波数特性、CLK―出力間(PLL オフ)、チャンネル および VCO のデバイダをバイパス、LVDS 出力は差動対間で 100 Ω 終端 07219-111 CURRENT (mA) 225 図 9.チャージ・ポンプ特性、VCP = 3.3 V 5 240 CURRENT FROM CP PIN (mA) 2 CHANNELS—8 CMOS 220 180 2 CHANNELS—2 CMOS 160 140 PUMP UP 3 2 1 0 0 1 CHANNEL—1 CMOS 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 VOLTAGE ON CP PIN (V) 0 50 100 150 200 250 FREQUENCY (MHz) 図 10.チャージ・ポンプ特性、VCP = 5.0 V 図 7.総合電流の周波数特性、CLK―出力間(PLL オフ)、チャンネル および VCO の分周器をバイパス、CMOS 出力、10 pF 負荷 65 60 55 50 –140 PFD PHASE NOISE REFERRED TO PFD INPUT (dBc/Hz) 80 –145 –150 –155 –160 –165 –170 0.1 45 1 10 40 2.55 2.65 2.75 VCO FREQUENCY (GHz) 2.85 2.95 07219-010 PFD FREQUENCY (MHz) 図 11.PFD 位相ノイズ(PFD 入力基準)対 PFD 周波数 図 8.KVCO 対 VCO 周波数 Rev. 0 － 20/81 － 100 07219-013 100 07219-112 1 CHANNEL—2 CMOS 120 KVCO (MHz/V) PUMP DOWN 07219-109 CURRENT (mA) 200 4 AD9522-0 0 –10 –20 POWER (dBm) –30 –40 –50 –60 –70 –80 122.58 122.78 122.98 123.18 123.38 FREQUENCY (MHz) 図 12.PLL 係数(FOM)対 REFIN/REFINのスルーレート 07219-117 –90 –100 122.38 図 15.出力スペクトル、LVDS; 122.88 MHz; PFD = 15.36 MHz; LBW = 127 kHz; ICP = 3.0 mA; fVCO = 2,580 MHz 2.1 3.5 VS_DRV = 3.3V 3.0 1.7 2.5 1.5 2.0 VOH (V) VCO TUNING VOLTAGE (V) 1.9 1.3 VS_DRV = 3.135V VS_DRV = 2.5V VS_DRV = 2.35V 1.5 1.0 1.1 2.65 2.70 2.75 2.80 2.85 2.90 2.95 FREQUENCY (GHz) 0 10k 1k 100 RESISTIVE LOAD (Ω) 07219-118 2.60 07219-115 0.5 0.9 2.55 図 13.VCO チューニング電圧の周波数特性 図 16.CMOS 出力 VOH (スタティック)対 RLOAD (グラウンドへ接続) 0 0.4 –10 –20 0.3 DIFFERENTIAL OUTPUT (V) –30 –50 –60 –70 –80 –90 –100 0.1 0 –0.1 –0.2 –0.3 105 110 115 120 125 130 FREQUENCY (MHz) 135 140 145 07219-116 –110 100 0.2 –0.4 0 1 2 3 4 5 6 7 8 TIME (ns) 図 14.PFD/CP スプリアス; 122.88 MHz; PFD = 15.36 MHz; LBW = 127 kHz; ICP = 3.0 mA; fVCO = 2,580 MHz Rev. 0 － 21/81 － 9 10 11 12 13 14 15 07219-014 POWER (dBm) –40 図 17.LVDS 出力(差動)、100 MHz 出力、差動対間で 100 Ω 終端 0.4 1600 0.3 1400 DIFFERENTIAL SWING (mV p-p) 0.2 0.1 0 –0.1 –0.2 –0.3 7mA SETTING 1200 1000 800 DEFAULT 3.5mA SETTING 600 400 200 0 0.5 1.0 1.5 2.0 2.5 3.0 TIME (ns) 0 07219-015 –0.4 0 200 400 600 800 1000 FREQUENCY (GHz) 図 18.LVDS 差動電圧振幅、800 MHz 出力、差動対間で 100 Ω 終端 07219-123 DIFFERENTIAL SWING (V p-p) AD9522-0 図 21.LVDS 差動電圧振幅対周波数出力、差動対間で 100 Ω 終端 3.2 2.8 AMPLITUDE (V) 2.4 2.0 1.6 1.2 0.8 0 0 10 20 30 40 50 60 70 80 90 100 TIME (ns) 07219-018 0.4 図 19.CMOS 出力、10 pF 負荷、25 MHz 図 22.CMOS 出力振幅の周波数特性と容量負荷 –50 2pF LOAD 3.2 –60 2.8 PHASE NOISE (dBc/Hz) AMPLITUDE (V) –70 10pF LOAD 2.4 2.0 1.6 1.2 0.8 –80 –90 –100 –110 –120 –130 –140 0.4 1 2 3 4 5 6 7 8 9 TIME (ns) 10 –160 1k 100k 1M 10M 100M FREQUENCY (Hz) 図 20.CMOS 出力、2 pF と 10 pF の負荷、250 MHz Rev. 0 10k 図 23.内蔵 VCO 位相ノイズ(絶対)、LVDS 出力、633 MHz － 22/81 － 07219-023 0 07219-019 –150 0 AD9522-0 –50 –100 –60 –110 –80 PHASE NOISE (dBc/Hz) PHASE NOISE (dBc/Hz) –70 –90 –100 –110 –120 –130 –140 –120 –130 –140 –150 10k 100k 1M 10M 100M FREQUENCY (Hz) –160 10 07219-024 –160 1k 図 24.内蔵 VCO 位相ノイズ(絶対)、LVDS 出力、685 MHz 100 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 07219-129 –150 図 27.(残留)位相ノイズ増加、CLK―LVDS 間、200 MHz、分周比 5 –50 –100 –60 –110 –80 PHASE NOISE (dBc/Hz) PHASE NOISE (dBc/Hz) –70 –90 –100 –110 –120 –130 –120 –130 –140 –140 10k 100k 1M 10M 100M FREQUENCY (Hz) –150 10 07219-025 –160 1k 100 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 図 25.内蔵 VCO 位相ノイズ(絶対)、LVDS 出力、737 MHz 07219-130 –150 図 28.(残留)位相ノイズ増加、CLK―LVDS 間、800 MHz 分周比 1 –100 –110 –110 PHASE NOISE (dBc/Hz) PHASE NOISE (dBc/Hz) –120 –120 –130 –140 –150 –130 –140 –150 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) –170 10 100 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 図 26.(残留)位相ノイズ増加、CLK―LVDS 間、245.76 MHz 分周比 1 Rev. 0 図 29.(残留)位相ノイズ増加、CLK―CMOS 間、50 MHz 分周比 20 － 23/81 － 07219-131 100 07219-128 –160 –160 10 AD9522-0 –100 –80 INTEGRATED RMS JITTER (12kHz TO 20MHz): 146fs –90 PHASE NOISE (dBc/Hz) –120 –130 –140 –150 –110 –120 –130 –140 100 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) –160 1k 10k 100k 図 30.(残留)位相ノイズ増加、CLK―CMOS 間、250 MHz 分周比 4 10M R2 390Ω –110 CP C2 62pF –120 C1 240nF R1 820Ω LF C3 33pF BYPASS BYPASS CAPACITOR FOR LDO C12 220nF 07219-234 –130 –140 図 34.クロック発生に使用した PLL ループ・フィルタの プロット(図 31 参照) 10k 100k 1M 10M 100M FREQUENCY (Hz) 07219-033 –150 –160 1k R2 3kΩ CP C2 1.5nF 図 31.位相ノイズ(絶対)クロック発生 内蔵 VCO = 2,580 MHz; PFD = 15.36 MHz; LBW = 40 kHz LVDS 出力= 122.88 MHz –80 100M 図 33.位相ノイズ(絶対)、 外付け VCXO (Toyocom TCO-2112) = 245.76 MHz PFD = 15.36 MHz; LBW = 250 Hz LVDS 出力= 245.76 MHz –100 PHASE NOISE (dBc/Hz) 1M FREQUENCY (Hz) 07219-135 –150 07219-132 –160 10 –100 C1 4.7µF R1 2.1kΩ LF C3 2.2nF BYPASS BYPASS CAPACITOR FOR LDO INTEGRATED RMS JITTER (12kHz TO 20MHz): 617fs INTEGRATED RMS JITTER (20kHz TO 80MHz): 450fs (EXTRAPOLATED) C12 220nF 07219-235 PHASE NOISE (dBc/Hz) –110 PHASE NOISE (dBc/Hz) –90 図 35.クロック・クリーンアップに使用した PLL ループ・フィルタ のプロット(図 32 参照) –100 –110 –120 –130 –140 –160 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 07219-034 –150 図 32.位相ノイズ(絶対)クロック・クリーンアップ 内蔵 VCO = 2,799 MHz; PFD = 120 kHz; LBW = 1.92 kHz LVDS 出力= 155.52 MHz Rev. 0 － 24/81 － AD9522-0 用語 位相ジッタと位相ノイズ 理想的な正弦波は、時間に対して連続な位相持つもの、さらに 各サイクルで 0～360 度の位相進みを持つものとも理解すること ができます。しかし、実際の信号は、時間に対する理想的な位 相進みからある変動を持っています。この現象が位相ジッタと 呼ばれています。位相ジッタには多くの原因がありますが、主 な原因はランダム・ノイズです。このノイズは統計的にガウス 分布(ノーマル)で特徴づけられます。 時間ジッタ 位相ノイズは周波数領域の現象です。時間領域では、同じ影響 が時間ジッタとして現れます。正弦波を観測すると、連続する ゼロ交差の時間が変化しているように見えます。方形波では、 時間ジッタは理想時間(正常)からのエッジ変位として見えます。 両ケースとも、理想からのタイミング変動が時間ジッタです。こ れらの変動はランダムであるため、時間ジッタは 2 乗平均(rms) の単位またはガウス分配の 1 シグマで規定されます。 この位相ジッタにより、周波数領域で正弦波のエネルギが分散 されて、連続電力スペクトルが発生されます。この電力スペク トルは一般に、数列として報告されます。この数列は、正弦波 (キャリア)からの与えられた周波数オフセット位置で単位 dBc/Hz で表されます。この値は、キャリア周波数での電力に対 する 1 Hz 帯域幅内に含まれる電力の比(dB)です。各測定値に対 して、キャリア周波数からのオフセットも与えられます。 DAC または ADC のサンプリング・クロックで発生する時間ジ ッタは、コンバータの SNR とダイナミック・レンジを減少させ ます。サンプリング・クロックのジッタを最小にすると、与えら れたコンバータの最高性能が得られます。 オフセット周波数のある区間内(たとえば、10 kHz～10 MHz の 区間)に含まれる合計電力を求めることは意味のあることです。 これは、その周波数オフセット区間での積分位相ノイズと呼ば れ、そのオフセット周波数区間内の位相ノイズに起因する時間 ジッタに直接関係しています。 位相ノイズは、ADC、DAC、RF ミキサーの性能に悪影響を与えま す。コンバータとミキサーのダイナミック・レンジを小さくし ます(ただし、影響の仕方は異なります)。 Rev. 0 増加位相ノイズ これは、被測定デバイスまたはサブシステムから発生する位相 ノイズの大きさを表します。すべての外付け発振器またはクロ ック・ソースの位相ノイズは除かれています。これにより、 種々の発振器とクロック・ソースを組合せて使う場合に合計シ ステム位相ノイズに対するデバイスの影響が予測可能になりま す。多くのケースで、1 つの要素から発生する位相ノイズがシ ステム位相ノイズを支配します。位相ノイズの成分が複数ある 場合、合計は各成分の和の 2 乗平均になります。 増加時間ジッタ これは、被測定デバイスまたはサブシステムから発生する位相 ジッタの大きさを表します。すべての外付け発振器またはクロ ック・ソースの位相ジッタは除かれています。これにより、 種々の発振器とクロック・ソースを組合せて使う場合に合計シ ステム時間ジッタに対するデバイスの影響が予測可能になりま す。多くのケースで、外付けの発振器とクロック・ソースから 発生する時間ジッタがシステム時間ジッタを支配します。 － 25/81 － AD9522-0 詳細ブロック図 図 36. Rev. 0 － 26/81 － AD9522-0 動作原理 表 22.内蔵 VCO を使用する際の設定値 動作設定 AD9522 では複数の設定が可能です。これらの設定は、コント ロール・レジスタに書き込むことにより行われます(表 48～表 59 参照)。各セクションまたは各機能は、対応するコントロー ル・レジスタまたはレジスタ群の該当するビットを設定すること により、個別にプログラムする必要があります。設定を書き込ん だ後、これらの値を内蔵 EEPROM に保存して、デバイスがパワ ーアップするときその設定を自動的に使用するようにさせること ができます。 モード 0:内蔵 VCO とクロック分配 内蔵の VCO と PLL を使用する場合、VCO 分周器を使用して、 チャンネル分周器へ出力される周波数が規定の最大周波数を超 えないようにする必要があります(表 3 参照)。内蔵 PLL では、外 付けループ・フィルタを使ってループ帯域幅を設定します。外 付けループ・フィルタもループの安定性にとって重要です。 Register 0x010[1:0] = 00b 0x010 to 0x01E 0x1E1[1] = 1b 0x01C[2:0] 0x1E0[2:0] 0x1E1[0] = 0b 0x018[0] = 0b 0x232[0] = 1b 0x018[0] = 1b 0x232[0] = 1b 内蔵 VCO を使用する際、最適性能になるように VCO (0x018[0]) をキャリブレーションする必要があります。 内蔵 VCO とクロック分配アプリケーションに対しては、表 22 に示すレジスタ設定値を使用する必要があります。 Rev. 0 － 27/81 － Description PLL normal operation (PLL on) PLL settings; select and enable a reference input; set R, N (P, A, B), PFD polarity, and ICP according to the intended loop configuration VCO selected as the source Enable reference inputs Set VCO divider Use the VCO divider as the source for the distribution section Reset VCO calibration and issue IO_UPDATE (not necessary for the first time after power-up but must be done subsequently) Initiate VCO calibration, issue IO_UPDATE AD9522-0 図 37.内蔵 VCO とクロック分配(モード 0) Rev. 0 － 28/81 － AD9522-0 モード 1:クロック分配または外付け VCO <1600 MHz 表 24.内蔵 PLL と外付け VCO (< 1600 MHz)を使用する場合の設定値 分配される外付けクロック・ソースまたは外付け VCO/VCXO が 1600 MHz 未満の場合は、VCO 分周器をバイパスした設定を 使うことができます。これが、モード 2 との唯一の違いです。 VCO 分周器をバイパスすると、クロック・ソースの周波数が 1600 MHz 未満に制限されます(チャンネル分周器に許容される 最大入力周波数のため)。 Register 0x1E1[0] = 1b 設定とレジスタ設定値 外付け VCO/VCXO は外付けループ・フィルタを必要とし、こ のフィルタは CP と VCO/ VCXO のチューニング・ピンとの間に 接続する必要があります。このループ・フィルタがループ帯域 幅と PLL の安定性を決定します。使用する VCO/VCXO に一致 した PFD 極性を選択するように注意してください。 外付けクロックが 1600 MHz 未満のクロック分配アプリケーショ ンの場合、表 23 に示すレジスタ設定値を使用する必要がありま す。 表 23.クロック分配に対する設定値< 1600 MHz Register Description 0x010[1:0] = 01b 0x1E1[0] = 1b PLL asynchronous power-down (PLL off) Bypass the VCO divider as the source for the distribution section CLK selected as the source 0x1E1[1] = 0b 0x010[1:0] = 00b 表 25.PFD 極性の設定 Register 0x010[7] = 0b 0x010[7] = 1b 内蔵 PLL と外付け VCO (< 1600 MHz)の組み合わせを使う場合、 PLL はターンオンしておく必要があります。 Rev. 0 Description Bypass the VCO divider as the source for the distribution section PLL normal operation (PLL on) along with other appropriate PLL settings in 0x010 to 0x01E － 29/81 － Description PFD polarity positive (higher control voltage produces higher frequency) PFD polarity negative (higher control voltage produces lower frequency) AD9522-0 図 38.クロック分配または外付け VCO < 1600 MHz (モード 1) Rev. 0 － 30/81 － AD9522-0 モード 2:高周波クロック分配—CLK または外付け VCO > 1600 MHz 表 26.クロック分配モードのデフォルト・レジスタ設定値 Register Description AD9522 のパワーアップ・デフォルト設定では、PLL がパワー オフされ、CLK/ CLK入力が VCO 分周器(分周比 1/分周比 2/分周 比 3/分周比 4/分周比 5/分周比 6)を経由して分配セクションに接 続されるように入力が構成されています。これは、最大 2400 MHz の外付け入力を許容する唯一の分配モードです(表 3 参照)。 チャンネル分周器に指定できる最大周波数は 1600 MHz であるた め、これより高い入力周波数はチャンネル分周器の前で分周す る必要があります。 0x010[1:0] = 01b 0x1E0[2:0] = 000b 0x1E1[0] = 0b 0x1E1[1] = 0b PLL asynchronous power-down (PLL off) Set VCO divider = 2 Use the VCO divider CLK selected as the source PLL をイネーブルする場合、この接続により PLL と外付け VCO または VCXO (周波数<2400 MHz)の組み合わせの使用も可能にな ります。この設定では、内蔵 VCO は使用されないためパワーオ フされます。外付け VCO/VCXO は直接プリスケーラに接続さ れます。 表 26 に示すレジスタ設定値は、パワーアップ時またはリセット 動作でのこれらのレジスタのデフォルト値になっています。 内蔵 PLL と外付け VCO の組み合わせを使う場合、PLL はターン オンしておく必要があります。 表 27.外付け VCO を使用する際の設定値 Register 0x010[1:0] = 00b 0x010 to 0x01E 0x1E1[1] = 0b Description PLL normal operation (PLL on) PLL settings; select and enable a reference input; set R, N (P, A, B), PFD polarity, and ICP according to the intended loop configuration CLK selected as the source 外付け VCO は外付けループ・フィルタを必要とし、このフィル タは CP と VCO のチューニング・ピンとの間に接続する必要が あります。このループ・フィルタがループ帯域幅と PLL の安定 性を決定します。使用する VCO に一致した PFD 極性を選択す るように注意してください。 表 28.PFD 極性の設定 Register Description 0x010[7] = 0b PFD polarity positive (higher control voltage produces higher frequency) PFD polarity negative (higher control voltage produces lower frequency) 0x010[7] = 1b Rev. 0 － 31/81 － AD9522-0 図 39.高周波クロック分配または外付け VCO > 1600 MHz (モード 2) Rev. 0 － 32/81 － AD9522-0 位相ロック・ループ(PLL) 図 40.PLL の機能ブロック図 AD9522 には、内蔵 VCO を持つ PLL が内蔵されています。PLL ブロックは、位相ロック・ループを構成するために内蔵 VCO、 あるいは外付け VCO または VCXO と組み合わせて使うことが できます。PLL では外付けループ・フィルタが必要となり、こ のフィルタは小数のコンデンサと抵抗で構成されます。ルー プ・フィルタの構成と部品は、ループ帯域幅と動作 PLL の安定 性の設定に役立ちます。 AD9522 の PLL は、入力リファレンス周波数からクロック周波 数を発生するときに便利です。これには、リファレンス周波数 を後で分周して分配する高い周波数に変換する機能が含まれま す。さらに、PLL はノイズの多いリファレンスからジッタと位 相ノイズを除去するときにも使うことができます。PLL パラメ ータとループ・ダイナミックの実際の選択は、アプリケーショ ンに固有です。AD9522 の PLL は柔軟性と深さを持っているた め、多くのアプリケーションと信号環境で機能するようにデバ イスを調節することができます。 PLL の設定 AD9522 の PLL では柔軟な設定が可能であるため、種々のリフ ァレンス周波数、PFD 比較周波数、VCO 周波数、内蔵または外 付け VCO/VCXO、ループ動作が可能です。これは、R 分周器、N 分周器、PFD 極性(外付け VCO/VCXO の場合)、バックラッシュ 防止パルス幅、チャージ・ポンプ電流、内蔵 VCO または外付け VCO/ VCXO の選択、ループ帯域幅に対する種々の設定を行うこ とにより実施されます。これらは、プログラマブルなレジスタ 設定値(表 48 と表 52 参照)と外付けループ・フィルタのデザイ ンにより管理されます。 PLL 動作と PLL ループ性能は PLL 設定の設定値に大きく依存す るため、外付けループ・フィルタのデザインは、PLL の動作に とって重要です。 ADIsimCLK™は、PLL ループ・フィルタのデザインなどの、 AD9522 機能のデザインと補完に役立つ無償プログラムです。 ADIsimCLK バージョン 1.2 の AD9516 モデルも、AD9522 ルー プ・フィルタのモデル化に使うことができます。これは www.analog.com/clocks から提供されています。 Rev. 0 位相周波数検出器(PFD) PFD は R 分周器と N 分周器から入力を受取り、両入力の位相差 と周波数差に比例した出力を発生します。PFD にはプログラマ ブルな遅延要素が含まれており、アンチバックラッシュ・パル スの幅を制御しています。このパルスは、PFD 伝達関数内でデ ッド・ゾーンが発生しないようにし、位相ノイズとリファレン ス・スプリアスを最小にします。バックラッシュ防止パルス幅 は 0x017[1:0]により設定されます。 PFD に許容される最大周波数には注意する必要があります。 PFD の最大入力周波数は、表 2 の位相/周波数検出器(PFD)パラ メータで規定されるバックラッシュ防止パルス設定値の関数で す。 チャージ・ポンプ(CP) チャージ・ポンプは、PFD から制御されます。PFD は 2 つの入 力の間の位相と周波数の関係をモニターして、CP による積分ノ ード(ループ・フィルタに含まれます)の充電または放電を指示し ます。CP 電流は積分されフィルタされて電圧に変換されます。 この電圧が LF ピン(または外付け VCO のチューニング・ピン) を使って内蔵 VCO のチューニング・ノードを駆動し、VCO 周 波数を上または下に移動させます。(0x010[3:2])を設定すること により CP の動作を、高インピーダンス(ホールドオーバー動作)、 通常動作(PLL ループのロック)、またはポンプアップ/ポンプダウ ン(テスト・モード)に設定することができます。CP 電流は、0.6 mA～4.8 mA の公称範囲で 8 ステップで設定することができま す。CP 電流の LSB 値は、公称 5.1 kΩ の CPR 設定抵抗で設定さ れます。 内蔵 VCO AD9522 は、表 2 に示す周波数範囲をカバーする VCO を内蔵し ています。低い VCO 位相ノイズを実現することが、VCO デザ インの最優先事項です。 この VCO がカバーする広い範囲の周波数で同調させるために、 複数のチューニング・レンジが使用されています。キャリブレ － 33/81 － AD9522-0 ーション手順では、所望の VCO 周波数に対する適切なレンジを 選択します。詳細については、VCO のキャリブレーションのセ クションを参照してください。 内蔵 VCO の電源は、内蔵のロー・ドロップアウト(LDO)リニア 電圧レギュレータから供給されます。この LDO は、電源電圧レ ベルの変動から VCO をある程度アイソレーションします。 BYPASS ピンは、安定性のために 220 nF のコンデンサを使って グラウンドへ接続する必要があります。この LDO では、アナロ グ・デバイセズのレギュレータの anyCAP®ラインと同じ技術を 採用して、使用するコンデンサ・タイプに依存しないようにして います。BYPASS ピンから外付け負荷を駆動することはサポー トしていません。 外付け VCO/VCXO を使用する場合、BYPASS ピンと LF ピンは フローティングのままにしておく必要があります。この構成を 図 42 に示します。 外付け PLL ループ・フィルタ 内蔵 VCO を使う場合、最適なノイズ性能とスプリアス性能を得 るため、外付けループ・フィルタは BYPASS ピンを基準とする 必要があります。内蔵 VCO を使用した PLL の外付けループ・ フィルタ例を図 41 に示します。ループ・フィルタは、各 PLL 構 成ごとに計算する必要があります。部品値は、VCO 周波数、 KVCO、PFD 周波数、CP 電流、ループ帯域幅、位相マージンに依 存します。ループ・フィルタは、位相ノイズ、ループのセトリ ング・タイム、ループ安定性に影響を与えます。ループ・フィ ルタ・デザインの理解には、PLL 理論の知識が役立ちます。 ADIsimCLK のようなツールは、アプリケーション条件に従った ループ・フィルタの計算に役立ちます。 外付け VCO を使用する場合、外付けループ・フィルタはグラウ ンドを基準とする必要があります。外付け VCO を使用した PLL の外付けループ・フィルタ例を図 42 に示します。 AD9522 LF VCO R2 CP 差動またはシングルエンドのリファレンスは特別にイネーブルす る必要があります。すべての PLL リファレンス入力はデフォル トでオフになっています。 差動入力とシングルエンド入力は、REFIN (REF1)とREFIN (REF2) の 2 本のピンを共用しています。リファレンス入力タイプは、 0x01C を使って選択し制御します(表 48 と表 52 参照)。 差動リファレンス入力を選択すると、リファレンスが低速また は無くなったときに入力バッファのチャタリングを防止するた め、両側のセルフバイアス・レベルを少しオフセットさせます。 この電圧レベルの仕様は表 2 に示します。この入力ヒステリシ スのため、オフセットを相殺するために必要とされるドライバ の電圧振幅が大きくなります。 シングルエンド入力は、DC 結合の CMOS レベル信号または AC 結合の正弦波または方形波で駆動することができます。シング ルエンドの AC 結合入力信号がトグルしなくなったときの入力 バッファのチャタリングを防止するときは、0x018[7]に 1b を設 定する必要があります。これにより、DC オフセット・バイア ス・ポイントが 140 mV にシフトダウンされます。アイソレーシ ョンを大きくし、消費電力を削減するために、各シングルエンド 入力を独立にパワーダウンさせることができます。 差動リファレンス入力を選択しない場合または PLL がパワーダ ウンしている場合は、差動リファレンス入力回路がパワーダウ ンします。PLL がパワーダウンしている場合または該当する個 別パワーダウン・レジスタが設定された場合は、シングルエン ド・バッファがパワーダウンします。差動モードが選択される と、シングルエンド入力がパワーダウンします。 差動モードでは、リファレンス入力ピンは内部でセルフ・バイ アスされているため、コンデンサを使って AC 結合することが できます。これらの入力は DC 結合することができます。差動 REFIN を シ ン グ ル エ ン ド 信 号 で 駆 動 す る 場 合 、 未 使 用 側 (REFIN)は適切なコンデンサでノイズのないグラウンドへデカッ プリングする必要があります。図 43 に、REFIN の等価回路を示 します。 R1 BYPASS C1 C2 C3 07219-065 CHARGE PUMP ルエンド入力はセルフ・バイアスされているため、入力信号の AC 結合を容易に行うことができます。 CBP = 220nF 図 41.内蔵 VCO を使用した PLL の外付けループ・フィルタの例 AD9522 CLK/CLK EXTERNAL VCO/VCXO R2 CP R1 C1 C2 C3 07219-265 CHARGE PUMP 図 42.外付け VCO を使用した PLL の外付けループ・フィルタの例 PLL リファレンス入力 AD9522 は、フル差動入力、2 つのシングルエンド入力、または 維持アンプ付きの 16.67 MHz～33.33 MHz 水晶発振器を接続でき る柔軟な PLL リファレンス入力回路を採用しています。オプシ ョンのリファレンス・クロック・ダブラーを使うと、PLL リフ ァレンス周波数を 2 倍にすることができます。リファレンス入 力の入力周波数範囲は、表 2 に規定します。差動入力とシング Rev. 0 － 34/81 － 図 43.非 XTAL モードでの REFIN の等価回路 AD9522-0 水晶モードは、ほぼ差動モードと同じです。イネーブル XTAL OSC ビ ッ ト を セ ット し、 AT 基 本 カッ ト の直 列共 振 水晶 を REFIN/ REFIN ピンの間に接続して維持アンプをイネーブルしま す。 リファレンス電圧の切り替え AD9522 では、デュアル・シングルエンド CMOS 入力とシング ル差動リファレンス入力をサポートしています。AD9522 のデ ュアル・シングルエンド・リファレンス・モードでは、REF1 ( REFIN ピン)と REF2 (REFINピン)の間での自動とマニュアルの PLL リファレンス・クロック切り替えをサポートしています。 この機能は、ネットワークと冗長リファレンスを必要とするそ の他のアプリケーションをサポートします。 AD9522 には、シングルエンド・モードで DC オフセット・オプ ションがあります。このオプションは、AC 結合されているリフ ァレンス・クロックを喪失したときに、リファレンス入力チャタ リングの危険性を無くするためにデザインされています。リフ ァレンス切り替えを使用する場合、シングルエンド・リファレ ンス入力は DC 結合の CMOS レベルにする必要があります(ただ し AD9522 の DC オフセット機能はディスエーブル)。あるいは、 入力を AC 結合して DC オフセット機能をイネーブルすることが できます。ただし、DC オフセットをターンオンすると、リファ レンス入力の最小入力振幅が大きくなることに注意する必要が あります。 リファレンス切り替えには複数の設定可能なモードがあります。 この切り替えはマニュアルまたは自動的で行うことができます。 マニュアル切り替えは、レジスタ 0x01C または REF_SEL ピンを 使って行います。REF1 が消失したときに自動切り替えが行われ ます。切り替えグリッチ除去機能も提供されており、この機能に より、新しく選択したリファレンスから離れた位置にある立ち上 がりエッジを PLL が受信しないようにします。 2 つの自動リファレンス切り替えモードがあります(0x01C): Prefer REF1。REF1 が消失したとき、REF1 から REF2 へ切 り替わります。REF1 が回復したとき、REF2 から REF1 へ 戻ります。 Stay on REF2。REF1 が消失したとき REF2 に自動的に切り 替わりますが、REF1 が回復しても元に戻りません。リフ ァレンスは、適当な時にマニュアルで REF1 へ戻すことが できます。 自動モードでは、REF1 は REF2 からモニターされています。 REF1 が消失すると(REF1 にエッジ変化なしで、REF2 の立ち下 がりエッジが 2 個連続する)、REF1 は消失したと見なされます。 REF2 の次の立ち上がりエッジで、REF2 が PLL のリファレンス・ クロックとして使用されます。0x01C[3] = 0b (デフォルト)の場合、 REF1 が回復すると(REF1 の複数エッジ間で REF2 の 2 個の立ち 下がりエッジがなく、かつ REF1 の 4 個の立ち上がりエッジが 発生)、PLL リファレンスは REF1 に戻ります。0x01C[3] = 1b の 場合、REF1 へ戻すタイミングをユーザーから制御することがで きます。これは、デバイスをマニュアル・リファレンス選択モ ー ド (0x01C[4] = 0b) に 設 定 し て 、 レ ジ ス タ お よ び / ま た は REF_SEL ピンを使って所望のリファレンスを選択することによ り行われます。自動モードは、REF1 が再選択されたとき、再イ ネーブルすることができます。 マニュアル切り替えでは、切り替え対象のリファレンス入力にク ロックが存在すること、またはグリッチ除去機能をディスエー ブルしていること(0x01C[7])が必要です。 リファレンス分周器 R リファレンス入力はリファレンス分周器 R に接続されます。R (14 ビット・カウンタ)には、0x011 と 0x012 に書き込みを行うこ Rev. 0 とにより、0～16,383 の任意の値を設定することができます(R = 0 と R = 1 はともに分周比 1 に該当します)。R 分周器の出力は PFD の片方の入力に接続され、N 分周された VCO 周波数と比較され ます。PFD に入力される周波数は、最大許容周波数を超えるこ とはできません。この最大許容周波数はバックラッシュ防止パ ルス設定に依存します(表 2)。 R 分周器には専用のリセットがあります。R 分周器は、R、A、 B の各カウンタ間で共用されているリセット・ピンを使ってリ セットすることができます。R 分周器はSYNC動作からもリセッ トされます。 VCO/VCXO 帰還分周器 N: P、A、B、R N 分周器は、プリスケーラ(P)、A カウンタ、B カウンタを組み合 わせたものです。総合分周比は、 N = (P × B) + A ここで、P = 2、4、8、16、32。 プリスケーラ AD9522 のプリスケーラでは、1、2、3 の固定分周(FD)モードと デュアル・モジュラス(DM)モードの 2 つの動作モードが可能で す。この DM モードでは、プリスケーラ比 P: (P + 1)として 2 : 3、 4: 5、8 : 9、16: 17、または 32: 33 が可能です。プリスケーラ動 作モードは、表 52 で 0x016[2:0]として表示してあります。すべ ての周波数ですべてのモードが使用できるとはかぎりません(表 2 参照)。 AD9522 がデュアル・モジュラス・モード P/(P + 1)で動作する場 合、入力リファレンス周波数と VCO 出力周波数の関係は次式で 表されます。 fVCO = (fREF/R) × (P × B + A) = fREF × N/R ただし、プリスケーラが FD モード 1、FD モード 2、または FD モード 3 で動作する場合、A カウンタは使用されないため(A = 0)、式は次のように簡単になります。 fVCO = (fREF/R) × (P × B) = fREF × N/R A = 0 のとき、分周比は固定の P = 2、4、8、16、または 32。 AD9522 では、DM モードと FD モードの組み合わせを使うと、 N が N = 1 までのすべての値を実現することができます。表 29 に、10 MHz のリファレンス入力が N の任意の整数倍にロック できることを示します。 N の同じ値を異なる方法で実現できることに注意してください。 N = 12 のケースで説明します。P = 2 と B = 6 の固定分周モード を選択することができるので、A = 0、B = 6 のデュアル・モジ ュラス・モード 2/3 または A = 0、B = 3 のデュアル・モジュラ ス・モード 4/5 を使用することができます。 A カウンタおよび B カウンタ B カウンタは 3 以上かバイパスが可能で、R カウンタとは異な り、A = 0 は実際にはゼロになります。 A/B カウンタの最大入力周波数は、表 2 に規定する最大プリス ケーラ出力周波数(約 300 MHz)に反映されます。この値はプリス ケーラ入力周波数(VCO または CLK)を P 分周したものです。た とえば、デュアル・モジュラス P = 8/9 モードは使用できません。 これは、VCO 周波数が 2400 MHz より高い場合には、A/B カウ ンタに入力される周波数が高過ぎるためです。 AD9522 B カウンタをバイパスする場合(B = 1)、A カウンタはゼ ロに設定する必要があるため、総合分周比はプリスケーラ設定 P に一致します。このモードでの可能な分周比は、1、2、3、4、 8、16、32 になります。このモードは、外付け VCO/VCXO を使 － 35/81 － AD9522-0 R、A、B の各カウンタは、SYNCピンを使って同時にリセットす ることができます。この機能は、0x019[7:6]から制御されます(表 52 参照)。 SYNCピン・リセットはデフォルトでディスエーブル されています。 用したときのみ使用できます。これは、内蔵 VCO の周波数範囲 から、32 より大きい総合帰還分周比が必要となるためです。 マニュアル・リセットは通常不要ですが、A/B カウンタには専用 のリセット・ビットがあります。あるいは、A カウンタと B カウ ンタは、R、A、B の各カウンタ間で共用されているリセット・ ビットを使ってリセットすることもできます。これらのリセッ ト・ビットにはセルフ・クリア機能がないことに注意してくだ さい。 R と N の分周器遅延 R 分周器と N 分周器は、プログラマブルな遅延セルを内蔵して います。これらの遅延をイネーブルして、PLL リファレンス・ クロックと VCO または CLK との間の位相関係を調整すること ができます。各遅延は 3 ビットにより制御されます。合計遅延 範囲は約 1 ns です。表 2 と表 52 の 0x019 を参照してください。 R、A、B の各カウンタ: SYNCピン・リセット 表 29.10 MHz リファレンス入力を N の任意の整数倍にロックさせる方法 fREF (MHz) R P A B N fVCO (MHz) Mode Notes 10 1 1 1 1 10 FD P = 1, B = 1 (bypassed) 10 10 10 10 10 10 10 10 10 10 10 10 10 10 10 10 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 2 1 1 1 2 2 2 2 2 2 2 2 2 2 4 4 X1 X1 X1 X1 X1 X1 0 1 2 1 X1 0 1 X1 0 0 1 1 3 4 5 3 3 3 3 4 5 5 5 6 6 3 3 2 3 4 5 6 6 7 8 9 10 10 11 12 12 12 13 20 30 40 50 60 60 70 80 90 100 100 110 120 120 120 130 FD FD FD FD FD DM DM DM DM FD DM DM FD DM DM DM P = 2, B = 1 (bypassed) P = 1, B = 3 P = 1, B = 4 P = 1, B = 5 P = 2, B = 3 P and P + 1 = 2 and 3, A = 0, B = 3 P and P + 1 = 2 and 3, A = 1, B = 3 P and P + 1 = 2 and 3, A = 2, B = 3 P and P + 1 = 2 and 3, A = 1, B = 4 P = 2, B = 5 P and P + 1 = 2 and 3, A = 0, B = 5 P and P + 1 = 2 and 3, A = 1, B = 5 P = 2, B = 6 P and P + 1 = 2 and 3, A = 0, B = 6 P and P + 1 = 4 and 5, A = 0, B = 3 P and P + 1 = 4 and 5, A = 1, B = 3 1 X = don’t care。 ります。ロックに必要な PFD の連続サイクル数は設定可能です (0x018[6:5])。 デジタル・ロック検出(DLD) 各ピンのマルチプレクサを使って出力を選択することにより、 DLD 機能を LD、STATUS、REFMON の各ピンで使用することが できます。デジタル・ロック検出回路は、PFD 入力での立ち上 がりエッジの時間差が規定値(ロック・スレッショールド)より小 さくなったときに、ロックを表示します。ロックの喪失は、時 間差が規定値(アンロック・スレッショールド)を超えたとき表 示されます。アンロック・スレッショールドはロック・スレッ ショールドより広いことに注意してください。これにより、ロ ック・ウインドウを超える位相誤差の発生をロック・インジケ ータでのチャタリングなしで許容できるようになります。 ロック検出ウインドウのタイミングは、CPR 設定抵抗の値、デ ジタル・ロック検出ウインドウ・ビット(0x018[4])、バックラッ シュ防止パルス幅ビット(0x017[1:0]、表 2 参照)、ロック検出 カウンタ(0x018[6:5])に依存します。表 2 のロックとアンロック の検出値は、CPRSET = 5.11 kΩ の公称値に対するものです。 CPRSET 値を倍にして 10 kΩ にすると、表 2 の値も倍になりま す。 ロックは、ロック検出スレッショールドより小さい時間差でプ ログラマブルな連続 PFD サイクル数が発生するまで表示されま せん。ロック検出回路は、後続の 1 サイクル内でアンロック・ スレッショールドを超える時間差が発生するまでロックを表示 し続けます。ロック検出が正常に動作するためには、PFD 周波 数の周期がアンロック・スレッショールドより大きい必要があ Rev. 0 アクイジッション中に AD9522 のホールドオーバーを自動的に開 始/終了させる DLD チャタリングを発生させる、高位相マージン のケースである 500 Hz 以下の狭いループ帯域幅で、これが発生 することに注意してください。この問題を回避するため、LD ピ ンとグラウンドとの間にコンデンサを接続して、電流ソース・ デジタル・ロック検出(CSDLD)モードを使用できるようにするこ とが推奨されます。 アナログ・ロック検出(ALD) AD9522 は、LD ピンに対して選択できる ALD 機能を提供して います。ALD には次の 2 つの動作モードがあります。 N チャンネル・オープン・ドレイン・ロック検出。この信 号は正電源 VS へのプルアップ抵抗を必要とします。出力は、 短時間ノーマル・ハイでその後ロー・レベルになるパルス です。ロックは、立ち下がりパルスの最小デューティ・サ イクルで表示されます。 P チャンネル・オープン・ドレイン・ロック検出。この信 号は、GND へのプルダウン抵抗を必要とします。出力は 短時間ノーマル・ローでその後ハイ・レベルになるパルス です。ロックは、立ち上がりパルスの最小デューティ・サ イクルで表示されます。 アナログ・ロック検出機能では、ロック/アンロックを表すロジ ック・レベルを提供する RC フィルタが必要です。ADIsimCLK ツールは、ALD の動作に必要な受動部品値の選択に役立ちます。 － 36/81 － AD9522-0 VS = 3.3V AD9522 LD R1 ALD R2 できます。このピンは内部でセルフバイアスされているため、 入力信号はコンデンサを使った AC 結合にする必要があります。 VOUT CLOCK INPUT STAGE C 07219-067 VS CLK CLK 図 44. N チャンネル・オープン・ドレイン・ドライバを使用するア ナログ・ロック検出フィルタの例 2.5kΩ 2.5kΩ 電流ソース・デジタル・ロック検出(CSDLD) PLL ロック・シーケンスで、PLL が完全にロックして安定する までに DLD 信号が何回もトグルすることは通常の動作です。 PLL が完全にロックした場合にのみ DLD をアサートすることが 必要なアプリケーションも存在します。電流ソース・デジタ ル・ロック検出機能を使うと、これが可能になります。 DLD が真のとき電流ソース・ロック検出は 110 µA の電流を出 力し、DLD が偽のときグラウンドへ短絡されます。コンデンサ を LD ピンに接続すると、DLD の真区間の電流ソースで決まるレ ートで充電され、DLD が偽のときは、ほぼ瞬時に放電します。 LD ピン(コンデンサの上側)で電圧をモニターすると、DLD の真 が十分長時間続いた後に LD がハイ・レベルになります。DLD が 一時的にでも偽になると、充電がリセットされます。適切なサ イズのコンデンサを選択すると、PLL が安定にロックされて、 ロック検出のチャタリングが発生しなくなるまでロック検出表 示を遅延させることができます。 電流ソース・デジタル・ロック検出を使うときは、次の手順に従 います。 グラウンドと LD ピンの間にコンデンサを接続します。 0x01A[5:0] = 0x04 を設定します。 LD ピン・コンパレータをイネーブルします(0x01D[3] = 1)。 LD ピン・コンパレータは LD ピンの電圧を検出し、コンパレータ 出力は REFMON ピン制御(0x01B[4:0])または STATUS ピン制御 (0x017[7:2])で使用することができます。内蔵 LD ピン・コンパ レータのトリップ・ポイントとヒステリシスを表 17 に示します。 コンデンサの電圧は、LD ピンに外付けコンパレータを接続して 検出することができますが、この場合、LD ピン・コンパレータ のイネーブルは不要です。 CSDLD がハイ・レベルのときにのみ、各クロック出力を同期し てイネーブルすることができます。この機能をイネーブルすると きは、CSDLD レジスタ(0x0FC と 0x0FD)のネーブル出力の該当す るビットをセットします。 5kΩ 図 46.CLK の等価入力回路 CLK/ CLK入力は、分配専用入力(PLL オフのとき)として、また は内蔵 VCO を使用しないときに内蔵 PLL を使用する際の外付 け VCO/VCXO の帰還入力として使用することができます。ま た、これらの入力も外付けゼロ遅延モードの帰還パスとして使 用されます。 ホールドオーバー AD9522 PLL にはホールドオーバー機能があります。ホール ドオーバーは、チャージ・ポンプを高インピーダンス状態にす ることにより実現されます。この機能は、PLL リファレンス・ クロックを喪失したときに使われます。ホールドオーバー・モ ードを使うと、リファレンス・クロックがないときでも VCO は 比較的一定した周波数を維持することができます。この機能な しのときは、チャージ・ポンプを一定のポンプアップ状態または ポンプダウン状態にするため、大きな VCO 周波数シフトが発生 します。チャージ・ポンプは高インピーダンス状態になるため、 チャージ・ポンプ出力または VCO チューニング・ノードで発生 するリーク電流により VCO 周波数ドリフトが発生します。この ドリフトは VCO 制御電圧のスルーレート(ILEAK/C)により発生す るリーク電流により制限されるため、大きな容量成分を持つル ープ・フィルタを使うこと、この問題を軽減することができま す。 SYNC ピンを使うマニュアル・ホールドオーバー・モードと自 動ホールドオーバー・モードがあります。いずれの機能を使うと きも、ホールドオーバー機能をイネーブルする必要があります (0x01D[0])。 AD9522 110µA DLD LD VOUT REFMON OR STATUS 07219-068 C LD PIN COMPARATOR 図 45.電流ソース・デジタル・ロック検出 外付け VCXO/VCO クロック入力(CLK/CLK) この差動入力は、AD9522 のクロック分配セクションを駆動す るときに使います。この入力には 2.4 GHz まで入力することが Rev. 0 07219-032 5kΩ － 37/81 － AD9522-0 外部/マニュアル・ホールドオーバー・モード マニュアル・ホールドオーバー・モードをイネーブルして、 SYNC ピンがロー・レベルになったときチャージ・ポンプを高 インピーダンス状態にすることができます。この動作は、レベ ル検出ではなくエッジ検出です。チャージ・ポンプは直ちに高 インピーダンス状態になります。チャージ・ポンプを高インピ ーダンス状態から抜け出させるときは、 SYNC ピンをハイ・レ ベルにします。次に、リファレンス・クロックからの PFD の次 の立ち上がりエッジに同期してチャージ・ポンプを高インピー ダンス状態にします。これにより、 SYNC の立ち上がりと次の PFD イベントの間に余分なチャージ・ポンプ・イベントが発生 するのが防止されます。また、これは、リファレンス・クロッ クが喪失したときにも、チャージ・ポンプが高インピーダンス 状態に留まることを意味します。 B カウンタ(N 分周器内)は、リファレンス・パス PFD イベント 時にチャージ・ポンプが高インピーダンス状態を抜け出るのに 同期して、リセットされます。これは、R 分周器と N 分周器か らのエッジを一致させて、PLL のセトリングを高速化するのに 役立ちます。プリスケーラはリセットされないので、B と R の 値が近いときにこの機能は良く機能します。これは小さい位相 差でループが安定するためです。 Rev. 0 このモードを使うとき、チャンネル分周器を設定してSYNCピン (少なくとも最初のSYNCイベント)を無視する必要があります。 SYNC ピンを無視するために分周器を設定しない場合は、SYNC をロー・レベルするごとに、デバイスをホールドオーバー状態 にして、分配出力をターンオフします。チャンネル分周器によ る SYNC 無視機能は、チャンネル分周器 0、チャンネル分周器 1、 チャンネル分周器 2、チャンネル分周器 3 のそれぞれ 0x191[6]、 0x194[6]、0x197[6]、0x19A[6]に示します。 自動/内部ホールドオーバー・モード この機能をイネーブルすると、ループでロックが失われたとき、 チャージ・ポンプは自動的に高インピーダンス状態になります。 ループのロック喪失の理由として唯一想定できることは、PLL のリファレンス・クロックがなくなることにより発生すること で、その場合には、ホールドオーバー機能によりチャージ・ポ ンプを高インピーダンス状態にして、リファレンス・クロック が消失する前に VCO 周波数を元の周波数のできるだけ近くに維 持します。 自動/内部ホールドオーバー機能動作のフローチャートを図 47 に示します。 － 38/81 － AD9522-0 PLL ENABLED LOOP OUT OF LOCK. DIGITAL LOCK DETECT SIGNAL GOES LOW WHEN THE LOOP LEAVES LOCK AS DETERMINED BY THE PHASE DIFFERENCE AT THE INPUT OF THE PFD. NO DLD == LOW YES NO ANALOG LOCK DETECT PIN INDICATES LOCK WAS PREVIOUSLY ACHIEVED. (0x01D[3] = 1; USE LD PIN VOLTAGE WITH HOLDOVER. 0x01D[3] = 0; IGNORE LD PIN VOLTAGE, TREAT LD PIN AS ALWAYS HIGH.) WAS LD PIN == HIGH WHEN DLD WENT LOW? YES CHARGE PUMP IS MADE HIGH IMPEDANCE. PLL COUNTERS CONTINUE OPERATING NORMALLY. HIGH IMPEDANCE CHARGE PUMP NO CHARGE PUMP REMAINS HIGH IMPEDANCE UNTIL THE REFERENCE RETURNS. REFERENCE EDGE AT PFD? YES YES RELEASE CHARGE PUMP HIGH IMPEDANCE NO DLD == HIGH WAIT FOR DLD TO GO HIGH. THIS TAKES 5 TO 255 CYCLES (PROGRAMMING OF THE DLD DELAY COUNTER) WITH THE REFERENCE AND FEEDBACK CLOCKS INSIDE THE LOCK WINDOW AT THE PFD. THIS ENSURES THAT THE HOLDOVER FUNCTION WAITS FOR THE PLL TO SETTLE AND LOCK BEFORE THE HOLDOVER FUNCTION CAN BE RETRIGGERED. 07219-069 TAKE CHARGE PUMP OUT OF HIGH IMPEDANCE. PLL CAN NOW RESETTLE. 図 47.自動/内部ホールドオーバー・モードのフローチャート ホールドオーバー機能は、ホールドオーバーを開始する条件と して、LD ピンのロジック・レベルを検出します。LD の信号は、 DLD、ALD、または電流ソース LD (CSDLD)モードから出力す ることができます。ホールドオーバーに常に LD のハイ・レベ ルを検出させるようにする LD コンパレータ(0x01D[3])をディス エーブルすることが可能です。DLD を使用する場合、PLL が再 ロックしようとしているとき DLD 信号はチャタリングすること があります。ホールドオーバー機能は再起動できるため、ホー ルドオーバー・モードの終了を防止することができます。この 状況を回避するためには、電流ソース・ロック検出モードの使用 が推奨されます(電流ソース・デジタル・ロック検出(CSDLD)のセ クション参照)。 Rev. 0 ホールドオーバー・モードにある場合、チャージ・ポンプはリ ファレンス・クロックが喪失しているかぎり高インピーダンス 状態を維持します。 外部ホールドオーバー・モードの場合と同様に、B カウンタ(N 分周器内)は、リファレンス・パス PFD イベント時にチャー ジ・ポンプが高インピーダンス状態を抜け出るのに同期して、 リセットされます。これは、R 分周器と N 分周器からのエッジ を一致させて、PLL のセトリングを高速化するのに役立ち、セ トリング時の周波数誤差を小さくします。プリスケーラはリセ ットされないので、B と R の値が近いときにこの機能は良く機 能します。これは小さい位相差でループが安定するためです。 ホールドオーバー状態を抜け出た後、ループは再ロックし、再 度ホールドオーバーできるようになる前に、LD ピンはハイ・レ ベルになる必要があります(0x01D[3] = 1 の場合)。 － 39/81 － AD9522-0 ホールドオーバー機能は、常に選択中のリファレンス(0x01C)の 状態に応答します。ループがリファレンス切り替え時にロック を失うと(リファレンス電圧の切り替えのセクション参照)、PFD で次のリファレンス・クロック・エッジが検出されるまでの短 時間ホールドオーバーが機能します。 次の例で、自動ホールドオーバーは次により設定されます。 自動リファレンス切り替え、REF1 を選択。 デジタル・ロック検出: PFD の 5 サイクル、ハイ・レン ジ・ウインドウ。 LD ピン・コンパレータを使った自動ホールドオーバー。 次のレジスタは、自動/内部ホールドオーバー機能へ影響を与え ます。 次のレジスタが設定されます(通常の PLL レジスタの他に): 0x018[6:5]—ロック検出カウンタ。このレジスタは、DLD インジケータがロックを表示するために必要な PFD の連 続サイクル数(ロック検出ウインドウの内側にエッジが入 る)を変更します。これは、LD ピンが充電を開始するまで に要する時間、およびホールドオーバー・イベントの終わ りからホールドオーバー機能を再び開始するまでの遅延時 間に影響を与えます。 0x018[3]—デジタル・ロック検出のディスエーブル。DLD 回路をイネーブルするときは、このビットを 0 に設定する 必要があります。 DLD 機能をイネーブルしないと、内部/ 自動ホールドオーバーは正常に動作しません。 0x01A[5:0]—ロック検出ピン制御。LD ピン・コンパレー タを使用する場合に電流ソース・ロック検出モードにする ときは、このレジスタに 000100b を設定します。LD ピン に適切な値のコンデンサを接続してください。 0x01D[3]—LD ピン・コンパレータ・イネーブル。1 =イネ ーブル、0 =ディスエーブル。ディスエーブルすると、ホ ールドオーバー機能は、常に LD ピンのハイ・レベルを検 出します。 0x01D[1]—外部ホールドオーバー制御。 0x01D[0]—ホールドオーバー・イネーブル。ホールドオー バーをディスエーブルすると、外部および自動/内部ホー ルドオーバーがディスエーブルされます。 0x018[6:5] = 00b;ロック検出カウンタ= 5 サイクル。 0x018[4] = 0b;デジタル・ロック検出ウインドウ=ハイ・レ ンジ。 0x018[3] = 1b; DLD の通常動作をディスエーブル。 0x01A[5:0] = 000100b; LD ピン制御を電流ソース・ロック検 出モードに設定。 0x01C[4] = 1b;自動切り替えをイネーブル。 0x01C[3] = 0b; REF1 を選択。 0x01C[2:1] = 11b; REF1 と REF2 の入力バッファをイネーブル。 0x01D[3] = 1b; LD ピン・コンパレータをイネーブル。 0x01D[1] = 0b;外部ホールドオーバー・モードをディスエー ブルし、自動/内部ホールドオーバー・モードを使用。 0x01D[0] = 1b;ホールドオーバーをイネーブル。 周波数ステータス・モニター AD9522 は、PLL リファレンス(シングルエンド・モードの場合 は複数)と VCO がスレッショールド周波数を下回ったことを表 示するときに使う 3 つの周波数ステータス・モニターを内蔵し ています。PLL 内のこれらの位置を示す図を図 48 に示します。 PLL リファレンス・モニターには通常および拡張の 2 つのスレ ッショールド周波数があります(表 17 参照)。リファレンス周波 数モニターのスレッショールドは、0x01F で選択します。 図 48.リファレンス電圧と VCO ステータス・モニター VCO のキャリブレーション 要です。REFIN クロックは、AD9522 に外付けした安定なソー スから発生される必要があります。 AD9522 の内蔵 VCO は、製造プロセスと温度に対して正しい動 作を保証するためキャリブレーションする必要があります。 VCO のキャリブレーションは、REFIN の分周クロックで動作す るキャリブレーション・コントローラから制御されます。キャ リブレーションでは、PLL ループがロックするように PLL が正 しく設定され、かつ REFIN クロックが出力されていることが必 VCO キャリブレーションは、パワーアップ時の自動とマニュア ルの 2 つの方法で行うことができます。自動 VCO キャリブレー ションは、EEPROM 内の書き込み済みの値を自動的にロードす るように EEPROM が設定されたときに開始されて、自動的に VCO をキャリブレーションします。自動キャリブレーションを Rev. 0 － 40/81 － AD9522-0 完了するためには、パワーアップ時に有効なリファレンスを入 力する必要があります。このケース以外では、VCO をマニュア ルでキャリブレーションする必要があります。 AD9522 のパワーアップまたはリセット後の最初の初期化で、 0x018[0] = 1b の設定を行うと、マニュアル VCO キャリブレーシ ョン・シーケンスが開始されます。これは、レジスタの更新 (0x232[0] = 1b)を実行する前の初期セットアップの一部として実 行することができます。初期セットアップに続いて、0x018[0] = 0b を再設定し、レジスタ更新動作を実行し( 0x018[0] = 1b を設 定)、さらに別のレジスタ更新動作を実行して、VCO キャリブレ ーション・シーケンスを開始します。リードバック・ビット (0x01F[6])は、ロジック真( = 1b)を返して VCO キャリブレーショ ンが完了したタイミングを表示します。 VCO キャリブレーションの動作シーケンスを次に示します。 1. 2. 3. 4. 5. 6. 7. PLL レジスタに PLL ループの適切な値を書き込みます。 VCO キャリブレーション中、VCO 分周器(0x1E0[2:0])をス タティックに設定しないように注意してください。 パワーアップまたはリセット後のレジスタの初期設定では、 0x018[0] = 1b を設定して、VCO キャリブレーションを開始 します。続いて、キャリブレーションが必要な場合、 0x018[0] = 0b のレジスタ更新を設定し、0x018[0] = 1b のレ ジスタ更新を設定します。 内部で SYNC 動作が開始されるため、出力が通常の SYNC 機能動作で決定されるスタティック状態になります。 VCO は、所望の VCO 周波数に対して指定された設定に対 してキャリブレーションされます。 内部で SYNC 信号が解除されて、クロック出力が可能にな ります。 PLL ループが閉じられます。 PLL がロックします。 VCO キャリブレーション中に SYNC が実行されるため、キャリ ブレーション中 AD9522 の出力は静止して、不要な周波数の発 生が防止されますが、VCO キャリブレーションの終わりで、 PLL ループが完全に安定する前に、出力からクロックが発生し ます。 VCO キャリブレーション・クロック分周器は、表 52 のように 設定されます(0x018[2:1])。 キャリブレーション分周器は、PFD 周波数を分周して(リファレ ンス周波数÷R)、キャリブレーション・クロックを発生します。 キャリブレーションは、PFD 周波数をキャリブレーション分周 比設定値で分周した周波数で行われます。VCO キャリブレーシ ョン・クロック周波数が低いほど、キャリブレーション時間が長 くなります。 VCO キャリブレーション・クロック周波数は次式で表されます。 fCAL_CLOCK = fREFIN/(R × cal_div) ここで、 fREFIN は REFIN 信号の周波数。 R は R カウンタ値。 cal_div は VCO キャリブレーション分周器(0x018[2:1])に設定す る分周比。 キャリブレーション周波数が 6.25 MHz より低くなるように、キ ャリブレーション分周比を設定する必要があります。表 30 に、 キャリブレーション分周比の適切な値を示します。 表 30.さまざまな位相検出器周波数に対する VCO キャリブレーション分 周比 PFD Rate (MHz) Recommended VCO Calibration Divider <12 12 to 25 25 to 50 50 to 100 Any 4, 8, 16 8, 16 16 VCO キャリブレーションには、4400 キャリブレーション・クロ ック・サイクルを要します。このため、PLL リファレンス・クロ ック・サイクル数で表す VCO キャリブレーション時間は、次式 で表されます。 VCO キャリブレーション時間= 4400 × R × cal_div PLL リファレンス・クロック・サイクル 数 AD9522 では PLL 設定を変更したとき、自動的に VCO をキャリ ブレーションしません。これにより、PLL レジスタ値を変更す るごとに行う代わりに、レジスタを書き込む順序とキャリブレー ションを開始するタイミングを決めるときの柔軟性が増えます。 たとえば、その都度自動キャリブレーションを行うことなく VCO 周波数を少し変化させることができます。これは、VCO 制 御電圧が公称最適性能規定値を超えないことをユーザーが知っ ているきにのみ行うことができます。たとえば、数 100 kHz ス テップは小さすぎるが、数 MHz にはできない場合です。さらに、 キャリブレーション手順により VCO 周波数が急激に変化する場 合、分配セクションはキャリブレーションが終わるまで自動的 に SYNC 状態になります。このために、この出力の一時的な喪 失が発生することが予測されます。 VCO キャリブレーションは次の条件で開始してください。 Rev. 0 － 41/81 － PLL R、P、B、A の分周比設定を変更した後、または PLL リファレンス・クロック周波数を変更した後。これは実質 的に、PLL レジスタまたはリファレンス・クロックが変更 されるごとに、VCO 周波数が変わることを意味します。 システム・キャリブレーションが必要とされる場合。VCO は反対側の温度限界値でキャリブレーションされていても、 温度の両限界値内で正常に動作するようにデザインされて いますが、VCO キャリブレーションは必要に応じて何時 でも開始することができます。 AD9522-0 REFIN/ REFIN R DIVIDER AD9522 R DELAY PFD N DIVIDER LOOP FILTER CP N DELAY REG 0x01E[1] = 1 MUX1 MUX3 INTERNAL FEEDBACK PATH ZERO DELAY FEEDBACK CLOCK LF EXTERNAL FEEDBACK PATH REG 0x01E[0] DIVIDE BY 1, 2, 3, 4, 5, OR 6 ZERO DELAY CLK/CLK CHANNEL DIVIDER 0 OUT0 TO OUT2 CHANNEL DIVIDER 1 OUT3 TO OUT5 CHANNEL DIVIDER 2 OUT6 TO OUT8 CHANNEL DIVIDER 3 OUT9 TO OUT11 0 07219-053 1 図 49.ゼロ遅延機能 います。図 49 に、外部ゼロ遅延モードの信号経路変更を赤で示 します。 ゼロ遅延動作 ゼロ遅延動作は、出力クロックの位相と外部 PLL リファレンス 入力の位相を一致させます。AD9522 には、内部と外部の 2 つの ゼロ遅延モードがあります。 内部ゼロ遅延モード AD9522 の内部ゼロ遅延機能は、チャンネル分周器 0 の出力を PLL N 分周器へ帰還させることにより実現されています。図 49 に、内部ゼロ遅延モードの信号経路の変更を青で示します。 レジスタ 0x01E[2:1] = 01b を設定して、内部ゼロ遅延モードを選 択します。内部ゼロ遅延モードでは、チャンネル分周器 0 の出力 が Mux3 と Mux1 を経由して PLL (N 分周器)へ戻されます(図 49 で青の帰還パス)。PLL は、チャンネル分周器 0 出力の位相/エッ ジとリファレンス入力の位相/エッジを一致させます。 チャンネル分周器は相互に同期化されるため、チャンネル分周 器の出力はリファレンス入力に同期化されます。PLL 内部の R 遅延と N 遅延は、出力ドライバと PLL コンポーネントからの伝 搬遅延を補償し、クロック出力とリファレンス入力との間の位 相オフセットを小さくしてゼロ遅延を実現するように、設定す ることができます。 レジスタ 0x01E[2:1] = 01b を設定すると、外部ゼロ遅延モードが 選択されます。外部ゼロ遅延モードでは、12 個の出力クロック (OUT0～OUT11)の内の 1 個を CLK/CLKピン、Mux3、Mux1 を 経由して PLL (N 分周器)へ戻すことができます。この帰還パス を図 49 に赤で示します。 VCO キャリブレーションを動作させるためには、外部ゼロ遅延モ ードに使用するチャンネル分周器を指定する必要があります。チ ャンネル分周器 0 がデフォルトになっています。レジスタ 0x01E[4:3]の値を変えることにより、チャンネル分周器 1、チャン ネル分周器 2、またはチャンネル分周器 3 もゼロ遅延帰還に指定 することができます。 PLL は、帰還出力クロックの位相/エッジとリファレンス入力の 位相/エッジを一致させます。チャンネル分周器は相互に同期化 されるため、クロック出力はリファレンス入力に同期化されま す。PLL 内部の R 遅延と N 遅延は、PLL コンポーネントからの 伝搬遅延を補償し、クロック出力とリファレンス入力との間の 位相オフセットを小さくするように、設定することができます。 外部ゼロ遅延モード AD9522 の外部ゼロ遅延機能は、1 つのクロック出力を CLK 入力 へ帰還し、最終的に PLL N 分周器へ戻すことにより実現されて Rev. 0 － 42/81 － AD9522-0 PLL PLL LF DIVIDE BY 1, 2, 3, 4, 5, OR 6 CLK CLK LF DIVIDE BY 1, 2, 3, 4, 5, OR 6 CLK CLK CLK 1 CLK 0 DISTRIBUTION CLOCK 1 CLOCK DISTRIBUTION MODE 0 (INTERNAL VCO MODE) DIVIDE BY 1, 2, 3, 4, 5, OR 6 0 DISTRIBUTION CLOCK 1 CLOCK DISTRIBUTION 0 DISTRIBUTION CLOCK MODE 1 (CLOCK DISTRIBUTION MODE) CLOCK DISTRIBUTION MODE 2 (HF CLOCK DISTRIBUTION MODE) 07219-054 LF PLL 図 50.3 個のクロック分配動作モードの簡略化した図 クロック分配 1 つのクロック・チャンネルは、3 個の LVDS クロック出力また は共通分周器を共用する 6 個の CMOS クロック出力から構成さ れています。クロック出力は、出力ピンに接続されたドライバ か ら 構 成 さ れ てい ま す 。 クロ ッ ク 出 力 に は、 LVDS ま たは CMOS のピンがあります。 AD9522 には 4 個のクロック・チャンネルがあります。各チャン ネルには、専用のプログラマブルな分周器があり、入力に与え られたクロック周波数を分周します。チャンネル分周器は、1～ 32 の任意の整数で分周することができます。 AD9522 は、VCO 出力を 1、2、3、4、5、または 6 分周して各 チャンネル分周器へ出力する VCO 分周器を内蔵しています。 VCO 分周器には 2 つの用途があります。1 つ目は、チャンネル 分周器の最大入力周波数を 1.6 GHz に制限することです。2 つ目 は、AD9522 がシンプルなポスト分周器でのみ可能な低い周波数 を発生できるようにすることです。CLK 入力に接続されている 外部クロック信号も VCO 分周器を使用することができます。 チャンネル分周器を使うと、現在設定されている分周比に応じ て、種々のデューティ・サイクルを選択することができます。 すなわち、任意の分周比 D に対して、分周器出力を入力クロッ ク・サイクル数 N + 1 間ハイ・レベルに、入力クロック・サイ クル数 M + 1 間ロー・レベルに、それぞれ設定することができ ます(ここで、D = N + M + 2)。たとえば、分周比 5 を 1 分周器入 力サイクル間ハイ・レベルに、4 サイクル間ロー・レベルに、 あるいは分周比 5 を 3 分周器入力サイクル間ハイ・レベルに、2 サイクル間ロー・レベルに、それぞれ設定することができます。 その他の組み合わせも可能です。 チャンネル分周器はデューティ・サイクル補正機能を内蔵して おり、これはディスエーブルすることができます。上述の選択 可能なデューティ・サイクルとは対照的に、この機能は奇数分 周比で発生する非 50%のデューティ・サイクルを補正すること ができますが、分周比を M = N + 1 に設定する必要があります。 Rev. 0 さらに、チャンネル分周器を使うと、粗調整位相オフセットま たは遅延を設定することができます。選択した分周比に応じて、 出力を最大 15 入力クロック・サイクル遅延させることができま す。たとえば、チャンネル分周器入力での周波数が 1 GHz の場 合、チャンネル分周器出力を最大 15 ns 遅延させることができま す。分周器出力をハイ・レベルまたはロー・レベルからスター トさせることもできます。 動作モード 3 つのクロック分配動作モードがあり、これらを図 50 に示しま す。これらのモードの 1 つでは内蔵 VCO を使い、他の 2 つのモ ードでは内蔵 VCO をバイパスして、CLK/CLKピンに入力され た信号を使います。 モード 0 (内蔵 VCO モード)では、2 つの信号パスがあります。1 つ目のパスでは、VCO 信号が VCO 分周器へ送られ、次に個々 のチャンネル分周器へ送られます。2 つ目のパスでは、VCO と チャンネル分周器をバイパスして、VCO 信号が直接ドライバへ 送られます。 CLK をソースとして選択したとき、CLK 周波数が最大チャンネ ル分周器入力周波数(1600 MHz)より低い場合は、VCO 分周器を 使う必要はありません。その他の場合は、VCO 分周器を使って チャンネル分周器へ行く周波数を下げる必要があります。 表 31 に、VCO、CLK、VCO 分周器を選択する方法を示します。 0x1E1[1:0] を使って、チャンネル分周器のソースを選択し、 VCO 分周器の使用の有無を指定します。VCO 分周器の使用な しで VCO を選択することはできません。 表 31.動作モード 0x1E1 Mode [1] [0] 2 1 0 0 0 1 1 0 1 0 1 － 43/81 － Channel Divider Source CLK CLK VCO Not allowed VCO Divider Used Not used Used Not allowed AD9522-0 クロック周波数分周比 総合周波数分周比は、VCO 分周器(使用の場合)とチャンネル分 周器の組み合わせになります。VCO 分周器を使用する場合、 VCO または CLK から出力までの総合分周比は、VCO 分周器(1、 2、3、4、5、6)とチャンネル分周器の積になります。表 32 に、 チャンネルの周波数比の設定方法を示します。 表 32.周波数分周比 CLK or VCO Selected VCO Divider Setting1 Channel Divider Setting Resulting Frequency Division CLK or VCO input CLK or VCO input CLK or VCO input 1 to 6 2 to 6 1 2 to 32 Bypass Bypass CLK(internal VCO off) CLK (internal VCO off) VCO divider bypassed VCO divider bypassed Bypass (1 to 6) × (2 to 32) (2 to 6) × (1) Output static (illegal state) 1 2 to 32 2 to 32 1 表 33.出力分周器の DX 設定 Divider Low Cycles M High Cycles N Bypass Disable Div DCC 0 1 2 3 0x190[7:4] 0x193[7:4] 0x196[7:4] 0x199[7:4] 0x190[3:0] 0x193[3:0] 0x196[3:0] 0x199[3:0] 0x191[7] 0x194[7] 0x197[7] 0x19A[7] 0x192[0] 0x195[0] 0x198[0] 0x19B[0] チャンネル周波数分周(0、1、2、3) 各チャンネル(チャンネル番号 x は 0、1、2、3)の周波数分周比 DX は、M と N の値(10 進値 0～15 を表す 4 ビット)により設定さ れます。ここで、 ロー・サイクル数= M + 1 ハイ・サイクル数= N + 1 VCO 分周器のバイパス(0x1E1[0] = 1)は VCO 分周器= 1 と異なります。 出力ドライバに接続されるチャンネル分周器には 2～32 分周の 分周器が 1 個含まれます。この分周器は 1 分周から 32 分周まで 可能です。1 分周では分周器をバイパスします。分周器はプロ グラマブルなデューティ・サイクルも提供し、分周比が奇数の 場合にはオプションのデューティ・サイクル補正機能が付きま す。位相オフセットまたは遅延は、入力クロック・サイクルの インクリメント単位で選択することができます。チャンネル分 周器は、入力で最大 1600 MHz の信号に対して動作します。分 周器の機能と設定は、該当するセットアップ・レジスタとコン トロール・レジスタを書き込む行うことにより選択します(表 48～表 59 参照)。 VCO 分周器 VCO 分周器は、内蔵 VCO または外部 CLK 入力とクロック分配 チャンネル分周器の間での周波数分周を行います。VCO 分周器 では 1、2、3、4、5、6 の分周比を設定することができます(表 55、0x1E0[2:0])が、VCO 分周器に 1 を設定すると、バイパスで きるチャンネル出力分周器がなくなります。 また、VCO 分周器をスタティックに設定することができ、必要 とされる出力周波数が VCO 周波数だけであるアプリケーション でこの機能は便利です。VCO 分周器をスタティックにすると、 スプリアス・フリー・ダイナミック・レンジ(SFDR)が広くなり ます。VCO キャリブレーション時に VCO 分周器がスタティッ クである場合、出力信号はありません。このため、VCO キャリ ブレーション時に、VCO 分周器に非スタティック値を設定して VCO のキャリブレーションを行い、VCO キャリブレーション 後に VCO 分周器をスタティックに設定することが推奨されます。 同じ SFDR 性能を得るもう 1 つの推奨方法は、VCO 分周器に 1 を設定する方法です。この方法を使うと、EEPROM に所望の値 を書き込むだけで、VCO キャリブレーション後のアクションは 不要になります。 チャンネル分周器 チャンネル分周器は、3 個の LVDS 出力の各グループを駆動し ます。4 個のチャンネル分周器(0、1、2、3)があり、12 個の LVDS 出力(OUT0～OUT11)を駆動します。表 33 に、これらの分 周器の分周比とその他の機能の設定に使うレジスタのロケーショ ンを示します。分周比は M と N の値で設定されます。バイパ ス・ビットを設定して、分周器をバイパスすることができます (分周比 1 と同じ、分周回路はパワーダウン)。ディスエーブル分 Rev. 0 周比 DCC ビットの設定に従って、デューティ・サイクル補正機 能をイネーブル/ディスエーブルすることができます。 ハイとローのサイクル数は、チャンネル分周器の入力(VCO 分周器 out or CLK)へ現在接続されているクロック信号のサイクル数。 分周器のバイパス時は、DX = 1。 その他の場合は、DX = (N + 1) + (M + 1) = N + M + 2。これによ り、各チャンネル分周器では任意の整数 1～32 の分周比が可能 になります。 デューティ・サイクルとデューティ・サイクルの補正 チャンネル出力でのクロック信号のデューティ・サイクルは、 次の条件の一部または全部により決定されます。 チャンネルに対する M と N の値 DCC のイネーブル/ディスエーブル VCO 分周器のイネーブル/バイパス CLK 入力のデューティ・サイクル(内蔵 VCO のデューテ ィ・サイクルは 50%) DCC 機能はデフォルトで各チャンネル分周器に対してイネーブル されていますが、DCC 機能は、各チャンネルのディスエーブル 分周器 DCC ビットを設定して、そのチャンネル分周器を個別に ディスエーブルすることができます。 チャンネル分周器の M と N のある値では、デューティ・サイク ルが 50%にならなくなります。非 50%のデューティ・サイクル は、M ≠ N のとき偶数分周比でも発生します。デューティ・サ イクル補正機能は、チャンネル分周器出力での非 50%デューテ ィ・サイクルを 50%デューティ・サイクルに自動的に補正しま す。 デューティ・サイクル補正機能では次のチャンネル分周器条件 が必要です。 偶数分周比は M = N として設定する必要があります。 奇数分周比は M = N + 1 として設定する必要があります。 DCC 機能によりバイパスまたは補正されない場合、各チャンネ ル分周器出力のデューティ・サイクルは、パーセント値であら わした(N + 1)/(N + M + 2)になります。 種々の設定値に対するチャンネル分周器出力でのデューティ・ サイクルを表 34～表 37 に示します。 － 44/81 － AD9522-0 表 34.チャンネル分周器出力のデューティ・サイクル、VCO 分周器≠ 1、 入力デューティ・サイクル= 50% Even, odd N+M+2 Channel divider bypassed Channel divider bypassed Channel divider bypassed Even Even, odd Odd Even Odd = 3 Odd = 5 Disable Div DCC = 1 Disable Div DCC = 0 Any 50% 50% 50% Odd 33.3% 50% X% Odd 40% 50% (N + 1)/(N + M + 2) 50%, requires M=N 50%, requires M=N+1 Output Duty Cycle (N + 1)/(N + M + 2) DX Even N+M+2 Channel divider bypassed Channel divider bypassed Channel divider bypassed Even Even Odd Odd = 3 Even Odd = 3 Odd Odd = 5 Even Odd = 5 Odd Even Odd = 3 Odd = 5 50% Disable Div DCC = 0 50% 33.3% (1 + X%)/3 40% (2 + X%)/5 (N + 1)/ (N + M + 2) (N + 1)/ (N + M + 2) (N + 1)/ (N + M + 2) (N + 1)/ (N + M + 2) (N + 1)/ (N + M + 2) (N + 1)/ (N + M + 2) 50%, requires M = N DX Any N+M+2 Even 50% Odd X% Odd (N + 1)/ (M + N + 2) (N + 1)/ (M + N + 2) (N + 1)/ (M + N + 2) Rev. 0 DX 50%, requires M = N + 1 50%, requires M = N (3N + 4 + X%)/(6N + 9), requires M = N + 1 50%, requires M = N Start High (SH) Phase Offset (PO) Low Cycles M High Cycles N 0 1 2 3 0x191[4] 0x194[4] 0x197[4] 0x19A[4] 0x191[3:0] 0x194[3:0] 0x197[3:0] 0x19A[3:0] 0x190[7:4] 0x193[7:4] 0x196[7:4] 0x199[7:4] 0x190[3:0] 0x193[3:0] 0x196[3:0] 0x199[3:0] Δt =遅延(sec)。 Δc =遅延(DX 入力でのクロック信号のサイクル数)。 TX =分周器 DX の入力でのクロック信号の周期(sec)。 とすると、 (5N + 7 + X%)/(10N + 15), requires M = N + 1 Φ = 16 × SH[4] + 8 × PO[3] + 4 × PO[2] + 2 × PO[1] + 1 × PO[0] チャンネル分周比は、N =ハイ・サイクル数、M =ロー・サイク ル数として設定。 ケース 1 Φ ≤ 15 の場合、Δt = Φ × TXΔc = Δt/TX = Φ Disable Div DCC = 0 50%, requires M = N 50%, requires M = N + 1 (N + 1 + X%)/(2 × N + 3), requires M = N + 1 Output Duty Cycle Disable Div (N + 1 + X%)/(2 × N + 3), requires M = N + 1 Divider 表 37.チャンネル分周器出力のデューティ・サイクル、VCO 分周器をバ イパス N+M+2 50%, requires M = N + 1 各チャンネル分周器を使うと、レジスタ・ビットを設定して位 相オフセットまたは粗調整時間遅延を設定することができます (表 38 参照)。これらの設定は、分周器出力の立ち上がりエッジ をオフセットまたは遅延させる、チャンネル分周器入力周波数の サイクル数(連続立ち上がりエッジ数)を指定します。この遅延は 遅延ない出力(位相オフセットがゼロ)を基準とします。遅延の 大きさは、位相オフセット(PO)レジスタに格納されている 5 ビ ットと各チャンネル分周器のスタート・ハイ(SH)ビットの和に より設定されます。スタート・ハイ・ビットがセットされると、 遅延は分周器に設定されたロー・サイクル数(M)の影響も受けま す。 VCO 分周器= 1 のときはチャンネル分周器をイネーブルする必 要があることに注意。 Input Clock 50%, requires M = N 表 38.位相オフセットと分周比の設定 Output Duty Cycle Disable Div DCC = 1 (N + 1)/ (M + N + 2) (N + 1)/ (M + N + 2) (N + 1)/ (M + N + 2) 位相オフセットを有効にするときは SYNC 機能を使う必要があ ります(出力の同期—機能のセクション参照)。 表 36.チャンネル分周器出力のデューティ・サイクル、VCO 分周器をイ ネーブルして 1 に設定 Input Clock Duty Cycle Same as input duty cycle 位相オフセットまたは粗調整時間遅延 Output Duty Cycle Disable Div DCC = 1 Same as input duty cycle 内蔵 VCO のデューティ・サイクルは 50%です。このため、 VCO 分周比を 1 にすると、デューティ・サイクルは 50%になり ます。CLK 入力を出力へ直接接続すると、出力のデューティ・ サイクルは CLK 入力と同じになります。 表 35.チャンネル分周器出力のデューティ・サイクル、VCO 分周器≠ 1、 入力デューティ・サイクル= X% VCO Divider Any DCC = 1 Channel divider bypassed Even DX VCO Divider Duty Cycle Disable Div DCC = 0 － 45/81 － AD9522-0 ケース 2 Φ ≥ 16 の場合、Δt = (Φ − 16 + M + 1) × TXΔc = Δt/TX 各デバイダに異なる位相オフセットを設定すると、出力-出力間 遅延をチャンネル分周器入力クロック・サイクルのインクリメ ントで設定することができます。図 51 に、出力間にこのような 粗調整オフセットを設定した結果を示します。 CHANNEL DIVIDER INPUT 0 1 2 3 Tx 4 5 6 7 8 9 10 11 12 13 14 15 CHANNEL DIVIDER OUTPUTS DIV = 4, DUTY = 50% DIVIDER 1 SH = 0 PO = 1 DIVIDER 2 SH = 0 PO = 2 1 × Tx 2 × Tx 07219-071 SH = 0 DIVIDER 0 PO = 0 図 51.粗調整位相オフセット(または遅延)の効果 出力の同期—SYNC機能 AD9522 のクロック出力は互いに同期化することができます。 出力を個別に同期から除外することができます。同期機能は、 非除外出力をスタティック条件の既定セットに追加する設定か ら構成されています。これらの条件には、与えられたチャンネ ル分周器に対する分周比と位相オフセットが含まれます。この 機能を使うと、4 個のチャンネル分周器の各々に対して異なる 分周比と位相オフセットを指定することができます。SYNCピン を解除すると、出力は規定条件を使ってクロック駆動を続けるこ とができます。 出力の同期は、次の方法で実行されます。 SYNCピンをロー・レベルして次に解除します(マニュアル 同期)。 ソフト SYNC ビット(0x230[0])、ソフト・リセット・ビッ ト(0x000[5] [mirrored])、パワーダウン分配リファレンス・ ビット(0x230[1])の 3 ビットのいずれかを、セットし次に リセットします。 出力の同期は、チップのパワーアップ・シーケンスの一部 として実行することができます。 RESET ピンをロー・レベルにして次に解除します (チッ プ・リセット)。 PDピンをロー・レベルにして次に解除します(チップ・パワ ーダウン)。 Rev. 0 VCO キャリブレーションが完了するごとに、内部 SYNC 信号が開始時に自動的にアサートされ、VCO キャリブレ ーションの完了後に解除されます。 同期機能を実行する最も一般的な方法は、SYNCピンを使って出 力のマニュアル同期を行う方法です。この方法ではSYNCピンで ロー・レベルになる信号が必要で、同期が必要なときにロー・ レベルにし、その後で解除します。SYNC 動作のタイミングを 図 52 (VCO 分周器を使用)と図 53 (VCO 分周器を非使用)に示し ます。チャンネル分周器入力で、クロックの最大 1 サイクル分 の不確定性があります。これは、AD9522 内部のクロック・エ ッジを基準とする SYNC 信号同期の性質によるものです。 SYNC の立ち上がりエッジから同期化された出力クロックの開 始までのパイプライン遅延は、チャンネル分周器入力でのクロ ックの 14 ～15 サイクルに、VCO 分周器使用の有無に応じて、 VCO 分周器入力の 1 サイクル(図 52)またはチャンネル分周器入 力 1 サイクル(図 53)を加算した値になります。サイクル数は、信 号の立ち上がりエッジからカウントします。さらに、SYNC 信号 から内部同期ロジックまでの遅延 1.2 ns (typ)と出力ドライバの伝 搬遅延が加わります。ドライバの伝搬遅延は LVDS ドライバで 約 100 ps、CMOS ドライバで約 1.5 ns です。 SYNC 機能を実行するもう 1 つの一般的な方法は、0x230[0]のソ フト SYNC ビットをセットしてリセットする方法です。ソフト SYNC ビットのセットとリセットでは、全レジスタ更新動作 (0x232[0] = 1b)が有効である必要があります。 SYNC 動作では、出力の同期駆動を可能にする前に既定条件から 除外(SYNC ビット無視で指定)されていないすべての出力が対象 になります。既定条件では、各チャンネルのスタート・ハイ・ ビットと位相オフセットの設定を考慮しています。これらの設 定は、SYNC 動作が発生したときの各出力のスタティック状態 と SYNC 動作完了時にクロック駆動を再開するときの出力の状 態と相対位相を制御します。出力間で同期後に、この機能により 位相オフセットの設定が可能になります。 AD9522 の差動 LVDS 出力は各 3 個からなる 4 つのグループで 構成され、各 3 個でチャンネル分周器を共用しています。CMOS の場合、各 LVDS 差動対は 2 個のシングルエンド CMOS 出力と して構成することができます。同期条件は、チャンネル分周器 に属するすべてのドライバに適用されます。 各チャンネル(分周器と出力)は、そのチャンネルの SYNC 無視ビ ットを設定して、SYNC 動作から除外することができます。 SYNC 無視(除外チャンネル)が設定されたチャンネルは、SYNC 動作時に出力をスタティックに設定することはなく、出力は同 期対象に含まれるチャンネルの出力と同期しません。 － 46/81 － AD9522-0 図 52.VCO 分周器使用時の SYNC タイミング・パイプライン遅延—CLK または VCO が入力 図 53.VCO 分周器非使用時の SYNC タイミング・パイプライン遅延—CLK のみが入力 AD9522 の出力ドライバは、LVDS 差動出力または一対の CMOS シングルエンド出力として構成することができます。LVDS 出 力では、約 1.75 mA～約 7 mA の出力電流を選択することができ ます。 LVDS 出力極性は非反転または反転に設定することができます。 この機能により、アプリケーション内でボード・レイアウトの 変更 なしで出力 の相対極性 を調整 することが できます。各 LVDS 出力は、個別にパワーダウンして消費電力を節約するこ とができます。 3.5mA OUT OUT 3.5mA 07219-134 LVDS 出力ドライバ 図 54.LVDS 出力の簡略化した等価回路、3.5 mA (typ)の電流源 Rev. 0 － 47/81 － AD9522-0 CMOS 出力ドライバ 各 LVDS 出力を CMOS 出力対として個別に設定することもできま す。これにより、最大 24 個の CMOS 出力が使用可能です。出力 を CMOS に構成すると、CMOS 出力 A と CMOS 出力 B は自動 的にターンオンします。与えられた差動対に対して、CMOS 出 力 A または CMOS 出力 B を独立にターンオンまたはターンオフ することができます。また、反転と非反転の任意の組み合わせ に対して CMOS 出力の相対極性を選択することができます(レ ジスタ 0x0F0～レジスタ 0x0FB)。 省電力のために各 CMOS 出力をパワーダウンさせることができ ます。CMOS 出力のパワーダウンは、イネーブル CMOS 出力レ ジスタ(0x0F0[6:5]～0x0FB[6:5])から個別に制御されます。CMOS ドライバは、パワーダウンされるとスリーステートになります。 シリアル・ポートを介して EEPROM ピン= 0 を設定した EEPROM 格納設定値へのソフト・リセット シリアル・ポート・コントロール・レジスタを使うと、 0xB02[1]を使って EEPROM ピン= 1 を設定して EEPROM 格納の 設定値にチップをリセットすることがてきます。このビットは セルフ・クリア・ビットです。このビットは、EEPROM ピン= 0 のときは無効です。Soft_EEPROM レジスタがクリアされてから 出力のトグル開始まで約 20 ms を要します。 パワーダウン・モード PDによるチップ・パワーダウン VS_DRV PDピンをロー・レベルにすると、AD9522 をパワーダウン状態 にすることができます。パワーダウンでは、AD9522 内部の大 部分の機能と電流がターンオフします。PDがハイ・レベルに戻 るまでチップはパワーダウン状態に留まります。 PD ピンがロ ー・レベルのときにレジスタが変更されないかぎり、パワーダ ウン・モードから抜け出ると、AD9522 はパワーダウンの前に レジスタに書き込まれた設定値に戻ります。 07219-035 OUT1/ OUT1 図 55.CMOS 等価出力回路 リセット・モード AD9522 には、パワーオン・リセット(POR)とチップにリセット 条件を与えるその他の複数の方法があります。 パワーオン・リセット チップ・パワーアップ時に、VS が約 2.6 V (<2.8 V)に到達する とパワーオン・リセット・パルスが発行され、チップは EEPROM に格納されている設定値(EEPROM ピン= 1)または内蔵 設定値(EEPROM ピン= 0)に戻されます。パワーオン時に、 AD9522 は SYNC 動作も実行して、デフォルト設定に従って出 力位相を一致させます。出力ドライバは、内部で発生されるパ ワーアップ同期タイマーの間(約 70 ms)同期を維持します。出力 その後トグルを開始します。 RESETピンによるハードウェア・リセット RESETのハード・リセット( RESETを短時間ロー・レベルにする と、同 期 ハ ー ド・ リ セッ トが 実 行 され ま す )は、チップを EEPROM に格納されている設定値(EEPROM ピン= 1)または内蔵 設定値(EEPROM ピン= 0)に戻します。またハード・リセットは SYNC 動作も実行して、デフォルト設定に従って出力位相を一 致させます。EEPROM が非アクティブ(EEPROM ピン= 0)のとき、 RESET の発行から出力のトグル開始まで約 2 µs を要します。 EEPROM がアクティブ(EEPROM ピン= 1)のとき、RESET がハ イ・レベルになってから出力のトグル開始まで約 20 ms を要し ます。 シリアル・ポートからのソフト・リセット シリアル・ポート・コントロール・レジスタを使うと、レジス タ 0x000 のビット 2 とビット 5 を設定して、ソフト・リセット を行うことができます。ビット 5 とビット 2 をセットすると、 チッ プはソフト ・リセット ・モー ドを開始し て、チップを EEPROM に格納されている設定値(EEPROM ピン= 1)または内蔵 設定値(EEPROM ピン= 0)に戻します。ただし、レジスタ 0x000 は 除外されます。 セルフ・クリア・ビットを除き、ビット 2、ビット 5、レジスタ 0x000 は、リセット前の値を保持します。内部リセット時、出力 はスタティックになります。これらのビットはセルフ・クリ ア・ビットです。ただし、セルフ・クリア動作はさらにシリア Rev. 0 ル・ポート SCLK サイクルが発生するまで完了しないため、 AD9522 はそれまでリセット状態におかれます。 チップをパワーダウンさせると、チップ上の電流がシャットダ ウンされます。これは完全なパワーダウンでないため、スリー プ・モードと呼ばれます。AD9522 は、スリープ・モードの開始 または終了時に出力に小さなパルスが発生するのを防止する特 別な回路を内蔵しています。 AD9522 がPDパワーダウンしているとき、チップは次の状態に なります。 PLL がオフ(非同期パワーダウン)。 VCO がオフ。 CLK 入力バッファがオフ、ただし CLK 入力 DC バイアス 回路はオン。 差動モードでは、リファレンス入力バッファがオフ、DC バイアス回路もオン。 シングルエンド・モードでは、リファレンス入力バッファ がオフ、DC バイアス回路もオフ。 全分周器がオフ。 全 CMOS 出力がスリーステート。 すべての LVDS 出力がパワーダウン・モードになります。 シリアル・コントロール・ポートがアクティブで、チップ はコマンドに応答可能。 PLL のパワーダウン AD9522 の PLL セクションは、選択的にパワーダウンすること ができます。レジスタ 0x010[1:0]から設定される PLL パワーダ ウン・モードには、非同期と同期の 2 つがあります。 非同期パワーダウン・モードでは、レジスタが更新されると、 直ちにデバイスはパワーダウンされます。同期パワーダウン・ モードでは、不要な周波数ジャンプを防止するため、PLL パワ ーダウンはチャージ・ポンプでゲーティングされます。レジス タが更新された後の次のチャージ・ポンプ・イベントの発生で、 デバイスはパワーダウンします。 － 48/81 － AD9522-0 分配のパワーダウン レジスタに 0x230[1] = 1b を書き込むと、分配セクションをパワ ーダウンさせることができます。これにより、分配セクション へのバイアスがターンオフされます。LVDS パワーダウン・モ ードがノーマル動作(0b)の場合、その LVDS 出力に低インピー ダンス負荷があると、このパワーダウン時に大きな電流が流れ ます。LVDS パワーダウン・モードに 1b が設定されている場合、 LVDS 出力は逆バイアスから保護されないため、ある終端条件 で損傷することがあります。 個別クロック出力のパワーダウン 該当するレジスタに個別に書き込むことにより、すべてのクロ ック分配出力をパワーダウンさせて、セーフ・パワーダウン・ モードにすることができます。レジスタ・マップに、各出力に Rev. 0 対する個別パワーダウン設定を示します。これらの設定値は、 レジスタ 0x0F0[0]～レジスタ 0x0FB[0]に配置されています。 個別クロック・チャンネルのパワーダウン 該当するレジスタに書き込むと、すべてのクロック分配出力を 個別にパワーダウンすることができます。クロック・チャンネ ルのパワーダウンは個別ドライバのパワーダウンと同じですが、 分周器もパワーダウンされるため、節約される消費電力が大き くなります。クロック・チャンネルをパワーダウンさせると、そ れに接続されているドライバも自動的にパワーダウンします。 レジスタ・マップに、各出力チャンネルに対する個別パワーダ ウン設定を示します。これらの設定は、0x192[2]、0x195[2]、 0x198[2]、0x19B[2]に配置されています。 － 49/81 － AD9522-0 シリアル・コントロール・ポート AD9522 のシリアル・コントロール・ポートは柔軟な同期シリ アル通信ポートであり、多くの業界標準のマイクロコントロー ラやマイクロプロセッサとのインターフェースを容易に可能に します。AD9522 のシリアル・ポートは、フィリップス社の I²C プロトコル、モトローラ社の SPI®プロトコル、Intel®社の SSR プロトコルなどの大部分の同期転送フォーマットと互換性を持 っています。AD9522 の I²C は 2 つの仕様に関する従来型 I²C 仕 様から派生したもので、これらの派生についてはこのデータシ ートの表 14 に示してあります。シリアル・コントロール・ポー トを使うと、AD9522 を設定するすべてのレジスタに対するリ ード/ライト・アクセスが可能になります。 SPI/I²C ポートの選択 AD9522 には、SPI と I²C の 2 つのシリアル・インターフェース があります。3 ロジック・レベル(ハイ・レベル、オープン、ロ ー・レベル)入力ピン(SP1 と SP0)の状態に応じて、SPI または I²C を選択することができます。SP1 と SP0 がハイ・レベルのと き、SPI インターフェースがアクティブになります。その他の場 合は、I²C がアクティブになり、8 種類の I²C スレーブ・アドレ ス(7 ビット幅)設定値になります(表 39 参照)。スレーブ・アド レスの上位 4 ビットは、1011 にハードウェア固定され、下位 3 ビ ットが SP1 と SP0 により設定されます。 2 I C バスの特性 表 40.I2C バスの定義 Abbreviation S Sr P A A Definition Start Repeated start Stop Acknowledge W R Write Read No acknowledge 各転送データ・ビットに対して SCL クロック・ラインに 1 パル スが発生されます。 SDA ライン上のデータは、クロックのハイ・レベル中に変化す ることはできません。データ・ラインの状態は、SCL ラインのク ロックがロー・レベルのとき変化することができます。 表 39.シリアル・ポート・モードの選択 SP1 SP0 Address Low Low Low Open Open Open High High High Low Open High Low Open High Low Open High I²C, 1011000 I²C, 1011001 I²C, 1011010 I²C, 1011011 I²C, 1011100 I²C, 1011101 I²C, 1011110 I²C, 1011111 SPI 図 56.有効なビット転送 スタート条件は、SCL のハイ・レベル中に SDA ラインがハイ・ レベルからロー・レベルへ変化することとして定義されます。 スタート条件は、データ転送を初期化する際に常にマスターか ら発生されます。 ストップ条件は、SCL のハイ・レベル中に SDA ラインがロー・ レベルからハイ・レベルへ変化することとして定義されます。 ストップ条件は、データ転送を終了させる際に常にマスターか ら発生されます。 I²C シリアル・ポートの動作 AD9522 の I²C ポートは、I²C 高速モード規格を採用しています。 AD9522 は、標準モード(100 kHz)と高速モード(400 kHz)の I²C プ ロトコルをサポートしています。 AD9522 は、シリアル・データ・ライン(SDA)とシリアル・クロ ック・ライン(SCL)で構成される I2C 互換の 2 線式インターフェ ースを内蔵しています。I²C バス・システムでは、AD9522 はス レーブ・デバイスとしてシリアル・バス(データ・バス SDA とク ロック・バス SCL)に接続されます。すなわち、クロックは AD9522 から発生されます。AD9522 は、従来型の 8 ビット(1 バ イト)メモリ・アドレシングではなく、ダイレクト 16 ビット(2 バ イト)メモリ・アドレシングを採用しています。 Rev. 0 図 57.スタート条件とストップ条件 SDA ライン上の 1 バイトは常に 8 ビット長です。アクノリッ ジ・ビットが各バイトの後ろに続く必要があります。バイトは MSB ファーストで送信されます。 アクノリッジ・ビットは、すべての 8 ビットのデータ・ワード に追加された 9 番目のビットです。アクノリッジ・ビットは、 バイトが受信されたことをトランスミッタへ通知するために常 に受信デバイス(レシーバ)から発生されます。これは、各 8 ビ ット・データ・バイトの後ろの 9 番目のクロック・パルスの間 SDA ラインをロー・レベルにすることにより発生されます。 － 50/81 － AD9522-0 図 58.アクノリッジ・ビット 図 59.データ転送処理(マスタ・ライト・モード、説明用に 2 バイトを転送) 図 60.データ転送処理(マスタ・リード・モード、説明用に 2 バイトを転送) ナック・ビットが、8 ビットのデータ・ワードの後ろの 9 番目 のビットに追加されます。ナック・ビットは、バイトが受信さ れないことをトランスミッタへ通知するために常に受信デバイ ス(レシーバ)から発生されます。これは、各 8 ビット・デー タ・バイトの後ろの 9 番目のクロック・パルスの間 SDA ライン をハイ・レベルにすることにより発生されます。 データ転送処理 マスターは、スタート条件をアサートしてデータ転送を開始し ます。このスタート条件は、アドレス/データ・ストリームが後 ろに続くことを表示しています。シリアル・バスに接続された すべての I²C スレーブ・デバイスは、スタート条件に応答しま す。 次に、マスターは SDA ラインを介して 7 ビットのスレーブ・ア ドレス(MSB ファースト)と R/Wビットで構成される 8 ビットの アドレス・バイトを送信します。R/W ビットはデータ転送方向、 すなわちスレーブ・デバイスに対してデータの書き込みまたは 読み出しを指定します(0 =書き込み、1 =読み出し)。 送信されたアドレスに対応するアドレスを持つペリフェラルは、 アクノリッジ・ビットを送信して応答します。選択されたデバ イスが読み書きの対象となるデータを待つ間、バス上の他の全 デバイスはアイドル状態を維持します。 R/Wビットが 0 の場合 は、マスター(トランスミッタ)がスレーブ・デバイス(レシーバ) に対して書き込みを行います。R/Wビットが 1 の場合は、マス ター(レシーバ)がスレーブ・デバイス(トランスミッタ)から読み 出しを行います。 これらのコマンドのフォーマットは、データ転送フォーマット のセクションで説明します。 次に、データがシリアル・バスを介して 9 クロック・パルスと 1 データ・バイト(8 ビット)のフォーマットでマスター(書き込み モード)またはスレーブ(読み出しモード)から送信され、受信デ バイスからのアクノリッジ・ビットが後ろに続きます。1 転送で Rev. 0 送信できるバイト数には制限がありません。書き込みモードで は、スレーブ・アドレス・バイトの直後の先頭の 2 データ・バ イトは、内部メモリ(コントロール・レジスタ)アドレス・バイ トで、上位アドレス・バイトが先頭です。このアドレシング方 式では最大 216 − 1 = 65,535 個のメモリ・アドレスが可能です。 これら 2 メモリ・アドレス・バイトの後ろのデータ・バイトは、 コントロール・レジスタに書き込まれるレジスタ・データです。 読み出しモードでは、スレーブ・アドレス・バイトの後ろのデ ータ・バイトは、コントロール・レジスタから読み出されたレ ジスタ・データです。 全データ・バイトの読み出しまたは書き込みが終了すると、ス トップ条件が設定されます。書き込みモードでは、マスター(ト ランスミッタ)が(10 番目)クロック・パルスでデータ転送を終了 させるストップ条件をアサートして、その後にスレーブ・デバイ ス(レシーバ)からの、直前のデータ・バイトに対するアクノリッ ジ・ビットが続きます。読み出しモードでは、マスター・デバイ ス(レシーバ)がスレーブ・デバイス(トランスミッタ)から最後の データ・バイトを受信しますが、9 番目のクロック・パルスで ラインにロー・レベルを出力しません。これがナック・ビット と呼ばれています。ナック・ビットを受信することにより、ス レーブ・デバイスはデータ転送が終了し、SDA ラインが解放さ れたことを知ります。マスターは 10 番目のクロック・パルスの 前のロー・レベル区間でデータ・ラインをロー・レベルにし、 続いて 10 番目のクロック・パルスでデータ・ラインをハイ・レ ベルにして、ストップ状態をアサートします。 繰り返しスタート(Sr)条件をストップ条件の代わりに使用するこ とができます。さらに、スタート条件またはストップ条件は何 時でも発生することができ、一部だけ転送されたバイトは無視 されます。 － 51/81 － AD9522-0 データ転送フォーマット 送信バイト・フォーマット—送信バイト・プロトコルは後続コマンドのレジスタ・アドレスの設定に使用されます。 S Slave Address W A RAM Address High Byte A RAM Address Low Byte A P 書き込みバイト・フォーマット—書き込みバイト・プロトコルは、指定 RAM アドレスから開始される RAM にレジスタ・アドレスを書 き込むときに使用されます。 S Slave Address W A RAM Address High Byte A RAM Address Low Byte A RAM Data 0 A RAM Data 1 A RAM Data 2 A P 受信バイト・フォーマット—受信バイト・プロトコルは、現在のアドレスから開始される RAM からデータ・バイトを読み出すときに使 用されます。 S Slave Address R A RAM Data 0 A RAM Data 1 A A RAM Data 2 P 読み出しバイト・フォーマット—送信バイトと受信バイトを組み合わせたフォーマット。 S Slave Address W A RAM Address High Byte A RAM Address Low Byte A Sr Slave Address R I²C シリアル・ポートのタイミング 図 61.I²C シリアル・ポートのタイミング 表 41.I²C タイミングの定義 Parameter Description fI2C tIDLE tHLD; STR tSET; STR tSET; STP tHLD; DAT tSET; DAT tLOW tHIGH tRISE tFALL tSPIKE I²C clock frequency Bus idle time between stop and start conditions Hold time for repeated start condition Setup time for repeated start condition Setup time for stop condition Hold time for data Setup time for data Duration of SCL clock low Duration of SCL clock high SCL/SDA rise time SCL/SDA fall time Voltage spike pulse width that must be suppressed by the input filter Rev. 0 － 52/81 － A RAM Data 0 A RAM Data 1 A RAM Data 2 A P AD9522-0 SPI シリアル・ポートの動作 ピンの説明 SCLK (シリアル・クロック)はシリアル・シフト・クロックです。 このピンは入力です。SCLK は、シリアル・コントロール・ポー トの読み出しと書き込みを同期化するために使います。書き込み データ・ビットは、このクロックの立ち上がりエッジでレジス タに取込まれ、読み出しデータ・ビットは立ち下がりエッジで レジスタに取込まれます。このピンは、内部で 30 kΩ の抵抗で グラウンドにプルダウンされています。 SDIO (シリアル・データ入力/出力)は、共用ピンであり、入力専 用(単方向)または入力/出力(双方向)として機能します。AD9522 では、デフォルトとして双方向 I/O モード(0x000[7] = 0b)が設定 されます。 SDO (シリアル・データ出力)は、データ・リードバック用の 1 本 の出力ピンとして単方向 I/O モード(0x000[7] = 1b)専用で使われま す。 CS (チップ・セレクト・バー)はアクティブ・ローであり、書き 込みサイクルと書き込みサイクルをゲーティングします。CSが ハイ・レベルのとき、SDO と SDIO は高インピーダンス状態に なります。このピンは、内部で 30 kΩ の抵抗で VS にプルアッ プされています。 15 16 SDIO/SDA 17 SDO 18 AD9522 SERIAL CONTROL PORT 07219-036 CS SCLK/SCL 図 62.シリアル・コントロール・ポート SPI モードの動作 SPI モードでは、1 バイト転送または複数バイト転送、および MSB ファースト転送フォーマットまたは LSB ファースト転送フ ォーマットをサポートしています。AD9522 シリアル・コント ロール・ポートは、1 本の双方向 I/O ピン(SDIO )用に、または 2 本の単方向 I/O ピン(SDIO/SDO)用に設定することができます。 デフォルトでは、AD9522 は双方向モードに設定されています。 ショート命令モード(8 ビット命令)はサポートしていません。ロ ング(16 ビット)命令モードのみをサポートしています。 AD9522 に対する書き込みまたは読み出し動作は、 CS をロー・ レベルにすることにより開始されます。 CSハイ固定モードは、3 バイト以下のデータ(および命令データ) を転送するデータ転送でサポートされています(表 42 参照)。こ のモードでは、任意のバイト境界でCS ピンを一時的にハイ・レ ベルに戻して、システム・コントローラが次のバイトを処理する 時間を確保できるようにします。CSはバイト境界でのみハイ・レ ベルになることができ、転送のいずれかの部分(命令またはデー タ)でハイ・レベルになることができます。 この区間に、シリアル・コントロール・ポートのステート・マ シンがウエイト・ステートに入り、すべてのデータが送信され るまでウエイト・ステートを続けます。システム・コントロー ラが全データを送信する前に転送の中止を決定した場合、残り の転送を完了させるか、または SCLK の少なくとも 1 サイクル 間CSをロー・レベルに戻すことによって、ステート・マシンを リセットする必要があります。バイト境界以外でCSをハイ・レ ベルにすると、シリアル転送が停止され、バッファがクリアさ れます。 Rev. 0 ストリーミング・モード(表 42 参照)では、任意数のデータ・バ イトを 1 つの連続ストリームで転送することができます。レジ スタ・アドレスは自動的にインクリメントまたはデクリメント されます(SPI の MSB/LSB ファースト転送のセクション参照)。 転送される最終バイトの終わりでCSをハイ・レベルにして、ス トリーム・モードを終了する必要があります。 通信サイクル―命令+データ AD9522 との通信サイクルには 2 つの部分があります。先ず、16 ビットの命令・ワードを AD9522 に書き込みます。このとき 16 個の SCLK 立ち上がりエッジが発生します。この命令・ワード は、データ転送についての情報を AD9522 シリアル・コントロ ール・ポートに提供します。このデータ転送は通信サイクルの 2 番目の部分になります。この命令・ワードは、次のデータ転 送の読み出し/書き込みの識別、データ転送内のバイト数、デー タ転送の先頭バイトに対する開始レジスタ・アドレスを指定し ます。 書き込み 命令ワードが書き込み動作用の場合、2 番目の部分は AD9522 の シリアル・コントロール・ポートのバッファに対するデータ転 送になります。データ・ビットは、SCLK の立ち上がりエッジで 更新されます。 転送長(1、2、3 バイト、またはストリーミング・モード)は、命 令バイト内の 2 ビット(W1：W0)で表示されます。転送が 1、2、 または 3 バイトの場合は、8 ビットの各シーケンスの後でCSを ハイ・レベルにしてバスを停止させることができます(ただし、 サイクルが終了する最終バイトは除きます)。バスが停止してい るときに、CSがロー・レベルになると、シリアル転送が再開さ れます。バイト境界以外でCSをハイ・レベルにすると、シリア ル・コントロール・ポートがリセットされます。書き込み時、 ストリーミング・モードでは、予約済みまたはブランクのレジ スタをスキップしないため、予約済みレジスタに 0x00 を書き込 むことができます。 データはシリアル・コントロール・ポートのバッファ領域に書 き込まれて、AD9522 の実際のコントロール・レジスタに直接 書き込まれるのではないため、シリアル・コントロール・ポー ト・バッファの内容を AD9522 の実際のコントロール・レジス タに転送して、それを有効にするためには、さらに動作が必要 です。レジスタ更新動作は 0x232[0] = 1b(このビットはセルフ・ クリア・ビット)の設定から構成されています。データ・バイト 数は、レジスタ更新を実行する前に変更することができます。レ ジスタ更新は、前の更新以来バッファに書き込まれたすべての レジスタ変更を同時にアクティブにします。 読み出し AD9522 では、ロング命令モードのみをサポートします。命令 ワードが読み出し動作用の場合、次の N×8 SCLK サイクルの間 に、データが命令ワードで指定されたアドレスから出力されま す(N = 1～3、W1：W0 で指定)。N = 4 の場合、読み出し動作は ストリーミング・モードで、CSがハイ・レベルになるまで継続 されます。ストリーミング・モードでは、予約済みレジスタま たはブランク・レジスタをスキップしません。リードバック・ データは SCLK の立ち下がりエッジで有効になります。 AD9522 シリアル・コントロール・ポートのデフォルト・モー ドは双方向モードになっています。双方向モードでは、送信デ ータとリードバック・データは SDIO ピンから出力されます。 AD9522 を単方向モードに設定することもできます(0x000[7] = 1 － 53/81 － AD9522-0 と 0x000[0] = 1)。単方向モードでは、リードバック・データは SDO ピンに出力されます。 SPI の MSB/LSB ファースト転送 AD9522 の命令ワードとバイト・データは MSB ファーストまた は LSB ファーストで転送することができます。0x000 へ書き込 まれるすべてのデータはミラーされる必要があります。上位 4 ビット([7:4])は下位 4 ビット([3:0])にミラーされる必要がありま す。これにより、LSB ファーストまたは MSB ファーストのいず れが有効かに無関係になります。このミラーリングの例として、 0x000 のデフォルト設定を見ると、ビット 4 とビット 3 がミラ ーされています。これにより、デフォルトでかつ唯一のモー ド・サポートであるロング命令モードが設定されます。 リードバック要求では、シリアル・コントロール・ポート・バ ッファ内にあるデータ、またはアクティブ・レジスタ内のデー タが読み出されます(図 63 参照)。バッファまたはアクティブ・ レジスタからのリードバックは 0x004[0]から制御されます。 SDO SERIAL CONTROL PORT UPDATE REGISTERS AD9522 のデフォルトは MSB ファーストです。 0x000[1]と 0x000[6]で LSB ファーストを設定すると、これは直 ちに有効になるため(シリアル・コントロール・ポートの動作に のみ影響するため)、更新を実行する必要はありません。 MSB ファーストモードがアクティブの場合、命令とデータ・バ イトは、MSB から LSB への順序で書き込む必要があります。 MSB ファースト・フォーマットでの複数バイトのデータ転送は、 上位データ・バイトのレジスタ・アドレスを含む命令バイトか ら開始されます。後続のデータ・バイトは、上位アドレスから 下位アドレスの順で続く必要があります。MSB ファーストモー ドでは、シリアル・コントロール・ポートの内部アドレス・ジ ェネレータが、複数バイト転送サイクルの各データ・バイトに 対してデクリメントします。 07219-037 SDIO/SDA ACTIVE REGISTERS CS SCLK/SCL BUFFER REGISTERS AD9522 は 、レジスタ・アドレス 0x000 ～レジスタ・アドレ ス 0xB03 を使用しています。 WRITE REGISTER 0x232 = 0x001 TO UPDATE REGISTERS 図 63.シリアル・コントロール・ポート・バッファ・レジスタと AD9522 アクティブ・レジスタとの関係 SPI 命令ワード(16 ビット) 命令ワードの MSB は R/Wであり、読み出し命令/書き込み命令 のいずれであるかを表示します。次の 2 ビット(W1：W0)はであ り、転送バイト長を表示します。最後の 13 ビットはアドレス (A12：A0)であり、読み出しまたは書き込み動作の開始アドレ スを表示します。 LSB ファースト・モードがアクティブの場合、命令とデータ・ バイトは、LSB から MSB への順序で書き込む必要があります。 LSB 先頭フォーマットでの複数バイトのデータ転送は、下位デ ータ・バイトのレジスタ・アドレスを含む命令・バイトから開 始され、複数のデータ・バイトがその後ろに続きます。複数バ イト転送サイクルでは、シリアル・コントロール・ポートの内 部バイト・アドレス・ジェネレータが、各バイトにごとにイン クリメントされます。 書き込みの場合、命令ワードに続いて、データ・バイト数が W1：W0 で表示されます。表 42 を参照してください。 表 42.バイト転送カウント W1 W0 Bytes to Transfer 0 0 1 1 0 1 0 1 1 2 3 Streaming mode AD9522 シリアル・コントロール・ポート・レジスタのアドレ スは、MSB ファーストモードがアクティブの場合(デフォルト)、 複数バイト I/O 動作に対して書き込んだレジスタ・アドレスか ら 0x000 に向かってデクリメントされます。LSB ファースト・ モードがアクティブの場合、シリアル・コントロール・ポー ト・レジスタのアドレスは、複数バイト I/O 動作に対して書き 込んだアドレスから 0x232 に向かってインクリメントされます。 ビット[A12:A0]は、レジスタ・マップ内のアドレスを選択しま す。通信サイクルのデータ転送部分で、このアドレスに対して 書き込みまたは読み出しが実行されます。AD9522 が使用する 0x232 レジスタの範囲をカバーするためにはビット[A9:A0]だけ の使用で済みます。ビット[A12:A10]は常に 0b である必要があ ります。複数バイト転送の場合、このアドレスは開始バイト・ アドレスになります。MSB ファーストモードでは、後続バイト によりアドレスがインクリメントされます。 ストリーミング・モードは常に 0x232 に到達したときに終了し ます。マルチバイト I/O 動作で未使用アドレスはスキップされ ないことに注意してください。 表 43.ストリーミング・モード(スキップされるアドレスはありません) Write Mode Address Direction Stop Sequence LSB first MSB first Increment Decrement 0x230, 0x231, 0x232, stop 0x001, 0x000, 0x232, stop 表 44.シリアル・コントロール・ポート、16 ビット命令ワード、MSB ファースト MSB LSB I15 I14 I13 I12 I11 I10 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 R/W W1 W0 A12 = 0 A11 = 0 A10 = 0 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Rev. 0 － 54/81 － AD9522-0 CS SCLK DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 16-BIT INSTRUCTION HEADER D7 D6 D5 D4 D3 D2 D1 D0 D7 REGISTER (N) DATA D6 D5 D4 D3 D2 D1 D0 DON'T CARE REGISTER (N – 1) DATA 07219-038 SDIO DON'T CARE DON'T CARE 図 64.シリアル・コントロール・ポートの書き込み―MSB ファースト、16 ビット命令、2 バイト・データ CS SCLK DON'T CARE DON'T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 SDO DON'T CARE D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 16-BIT INSTRUCTION HEADER REGISTER (N) DATA REGISTER (N – 1) DATA REGISTER (N – 2) DATA REGISTER (N – 3) DATA DON'T CARE 07219-039 SDIO 図 65.シリアル・コントロール・ポートの読み出し―MSB ファースト、16 ビット命令、4 バイト・データ 図 66.シリアル・コントロール・ポートの書き込み―MSB ファースト、16 ビット命令、タイミング測定 図 67.シリアル・コントロール・ポート・レジスタ読み出しのタイミング図 CS SCLK DON'T CARE DON'T CARE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 W0 W1 R/W D0 D1 D2 D3 D4 16-BIT INSTRUCTION HEADER D5 D6 REGISTER (N) DATA D7 D0 D1 D2 D3 D4 D5 D6 REGISTER (N + 1) DATA 図 68.シリアル・コントロール・ポートの書き込み―LSB ファースト、16 ビット命令、2 バイト・データ Rev. 0 － 55/81 － D7 DON'T CARE 07219-042 SDIO DON'T CARE AD9522-0 tS tC CS tCLK tHIGH SCLK tLOW tDS SDIO BIT N BIT N + 1 図 69.シリアル・コントロール・ポートのタイミング―書き込み 表 45.シリアル・コントロール・ポートのタイミング Parameter tDS tDH tCLK tS Description Setup time between data and rising edge of SCLK Hold time between data and rising edge of SCLK Period of the clock Setup time between the CS falling edge and SCLK rising edge (start of communication cycle) tC Setup time between the SCLK rising edge and CS rising edge (end of communication cycle) tHIGH tLOW tDV Minimum period that SCLK should be in a logic high state Minimum period that SCLK should be in a logic low state SCLK to valid SDIO and SDO (see Figure 67) Rev. 0 － 56/81 － 07219-043 tDH AD9522-0 EEPROMの動作 AD9522 は EEPROM ( 不 揮 発 性 メ モ リ ) を 内 蔵 し て い ま す 。 EEPROM は、電源がオフのとき、ユーザー定義のレジスタ設定 値ファイルを生成して保存するときにユーザーが書き込むこと ができます。この設定値ファイルは、デフォルト設定値として パワーアップとチップ・リセットで使用することができます。 EEPROM のサイズは 512 バイトです。 データ転送処理中に、シリアル・ポートを介したレジスタの書 き込みと読み出しは、リードバック・レジスタ STATUS_EEPROM 以外では、一般に行うことはできません。 SPI モードでシリアル・ポートを介してデータ転送の状態を調 べるときは、STATUS_EEPROM の値(1 =処理中、0 =完了)を読 み出すことができます。 I²C モードでは、外部 I²C マスターを使って AD9522 スレーブ・ ポートをアドレス指定することができます(アドレス・バイトを AD9522 へ送信)。AD9522 がナック・ビットで応答する場合、 データ転送処理は完了していません。AD9522 がアクノリッ ジ・ビットで応答する場合、データ転送処理は完了しています。 STATUS_EEPROM レジスタをモニターするか、あるいはデータ 転送のステータスをモニターするように STATUS ピンを設定し ます。 6. リードバック・レジスタ STATUS_EEPROM (0xB00[0])を 使用して、EEPROM とコントロール・レジスタとの間の データ転送ステータス(0 =完了/非アクティブ; 1 =処理中/ア クティブ)が表示されます。データ転送の開始時に EEPROM コントローラが STATUS_EEPROM を 1 に設定し、 データ転送終了時に 0 にクリアします。STATUS_EEPROM をモニターするように STATUS ピンを設定した場合、 STATUS ピンを使って STATUS_EEPROM をアクセスする ことができます。あるいは、STATUS_EEPROM ビットを モニターすることができます。 データ転送処理が完了した後(0xB00[0] = 0)、イネーブル EEPROM 書き込みレジスタ(0xB02[0])に 0 を設定して、 EEPROM への書き込みをディスエーブルします。 データ転送が正常に完了したことを確認するときは、0xB01[0] = 0 を確認します。このレジスタ値が 1 のときは、データ転送エラ ーが発生したことを表します。 EEPROM からの読み出し 次のリセット関連イベントにより、EEPROM に格納されている 設定値をコントロール・レジスタへ復元する処理が起動されま す。 EEPROM への書き込み EEPROM ピンがハイ・レベルのとき、次を実行します。 EEPROM は、シリアル・ポート・インターフェースを経由して 直接書き込むことができます。EEPROM に書き込んで、レジス タ設定値ファイルを保存するときは、次を実行します。 1. 2. 1. 3. 2. 3. 4. 5. AD9522 レジスタに所望の回路状態を書き込みます。パワ ーアップ後に自動的に PLL をロックさせる場合には、 VCO キャリブレーション・ナウ・ビット(0x018[0])に 1 を 設定する必要があります。これにより、レジスタ・ロード 後に VCO キャリブレーションが自動的に開始されます。 VCO キャリブレーション中は、有効な入力リファレンス 信号が入力されている必要があることに、注意してくださ い。 必要に応じて、EEPROM バッファ・レジスタを書き込み ます(EEPROM バッファ・セグメントへの書き込みセクシ ョンを参照してください。) AD9522 レジスタの一部のデフォルト設定値を制御するた めに EEPROM を使用する場合、またはパワーアップまた はチップ・リセット時にレジスタ設定値の更新シーケンス を制御する場合にのみ、この書き込みは必要です。 イネーブル EEPROM 書き込みビット(0xB02[0])に 1 設定し て、EEPROM をイネーブルします。 REG2EEPROM ビット(0xB03[0])に 1 を設定します。 IO_UPDATE ビット(0x232[0])に 1 を設定します。これによ り。EEPROM へのデータ書き込み処理が開始されて EEPROM 設定値ファイルが生成されます。これにより、 AD9522 EEPROM コントローラがイネーブルされて、現在 のレジスタ値、メモリ・アドレス、命令バイトが EEPROM バッファ・セグメントから EEPROM へ転送され ます。書き込み処理終了後、内部コントローラは 0xB03[0] (REG2EEPROM)を 0 に戻します。 Rev. 0 AD9522 をパワーアップさせます。 RESETピンを一旦ロー・レベルにした後、RESETを解除して、 ハードウェア・チップ・リセットを実行します。 セルフ・クリア・ビットのソフト・リセット・ビット (0x000[5])に 1 を設定します。 EEPROM ピンがロー・レベルのときは、セルフ・クリア・ビッ トの Soft_EEPROM ビット(0xB02[1])に 1 を設定します。AD9522 は EEPROM の読み出しを開始して、値を AD9522 へロードしま す。 リセットまたはパワーアップ時に EEPROM ピンがロー・レベル の 場 合 、 EEPROM は 非 ア ク テ ィ ブ で あ る た め 、 代 わ り に AD9522 のデフォルト値がロードされます。 EEPROM を使って自動的に AD9522 レジスタ値をロードして PLL をロックするときは、レジスタ値を EEPROM へ書き込む際 に、VCO キャリブレーション・ナウ・ビット(0x018[0])に 1 を設 定する必要があります。これにより、VCO キャリブレーション がレジスタ・ロード後に自動的に開始されます。VCO キャリブ レーション中は、有効な入力リファレンス信号が入力されてい る必要があります。 データ転送が正常に完了したことを確認するときは、0xB01[0] = 0 を確認します。このレジスタ値が 1 のときは、データ転送エラ ーが発生したことを表します。 － 57/81 － AD9522-0 IO_UPDATE (命令コード 0x80) EEPROM バッファ・セグメントへの書き込み EEPROM バッファ・セグメントは AD9522 のレジスタ領域であ り、この領域を使って EEPROM の書き込み時に EEPROM に保存 するレジスタ・グループを指定します。通常は、ユーザーがこ のセグメントへ書き込みを行う必要はありません。代わりに、 EEPROM バッファ・セグメントに対するデフォルト・パワーア ップ値を使うと、レジスタ 0x000～レジスタ 0x231 のすべての AD9522 レジスタ値を EEPROM へ保存することができます。 たとえば、AD9522 に現在格納されている PLL レジスタ設定値を 乱さないで EEPROM から出力ドライバ設定値のみをロードする 場合には、出力ドライバを適用するレジスタのみを含み、かつ PLL 設定に適用するレジスタを除外するように EEPROM バッフ ァ・セグメントを変更することができます。 EEPROM バッファ・セグメントには、レジスタ・セクション定 義グループと命令コードの 2 つの部分があります。各レジス タ・セクション定義グループには、EEPROM に書き込まれる開 始アドレスとバイト数が格納されています。 AD9522 レジスタ・マップがアドレス 0x000～アドレス 0x232 で 連続している場合は、レジスタ・セクション定義グループは 1 つだけで、開始アドレス 0x000 で長さ 563 バイトになりますが、 この場合は異なります。AD9522 レジスタ・マップは不連続で あり、EEPROM は 512 バイト長のみです。このため、レジス タ・セクション定義グループは、AD9522 レジスタ・マップのセ グメント化方法を EEPROM コントローラに知らせます。 命令コードとしては、IO_UPDATE、end-of-data、pseudo-end-ofdata の 3 種類があります。EEPROM バッファ・セグメントは常に end-of-data または pseudo-end-of-data の命令コードを持ち、さらに end-of-data 命令コードの前に少なくとも 1 つの IO_UPDATE 命令 コードを持つていることが重要です。 レジスタ・セクション定義グループ レジスタ・セクション定義グループは、EEPROM プロファイルの 連続レジスタ・セクションを定義する際に使用されます。これは 3 バイトで構成されます。先頭バイトは、このグループ内の連続 レジスタ・バイト数を指定します。先頭バイトが 0x000 の場合、 このグループ内には 1 バイトだけ存在することを意味します。 0x001 の場合、このグループ内に 2 バイト存在することを意味 します。1 グループ内の最大レジスタ数は 128 です。 EEPROM コ ン ト ロ ー ラ は こ の 命 令 コ ー ド を 使 用 し て 、 IO_UPDATE 信号を発生し、ダウンロード処理時にバッファ・レ ジスタ・バンクからアクティブ・コントロール・レジスタ・バ ンクを更新します。 最終レジスタ・セクション定義グループの終わりの後に少なくと も 1 つの IO_UPDATE 命令コードが存在する必要があります。こ の必要な理由は、EEPROM の読み出し時にすべての AD9522 レ ジスタがロードされた後に IO_UPDATE が少なくとも 1 回発生す るようにするためです。EEPROM への書き込み時にこの命令コ ードが欠如していると、EEPROM からロードされたレジスタ値 はアクティブ・レジスタ領域へ転送されないため、これらの値 は EEPROM から AD9522 へロードされた後に機能しなくなりま す。 End-of-data (命令コード 0xFF) EEPROM コントローラはこの命令コードを使用して、アップロ ード処理とダウンロード処理での EEPROM とコントロール・レ ジスタとの間のデータ転送処理を終了させます。EEPROM バッ ファ・セグメントに現れる最後の項目は、この命令コードかま たは pseudo-end-of-data 命令コードである必要があります。 Pseudo-End-of-data (命令コード 0xFE) AD9522 の EEPROM バッファ・セグメントには、最大 7 個のレ ジスタ・セクション定義グループを格納できる 23 バイトがあり ます。7 個を超えるレジスタ・セクション定義グループを定義 するときは、pseudo-end-of-data 命令コードを使うことができま す。アップロード処理で、EEPROM コントローラが pseudo-endof-data 命令コードを受信すると、データ転送処理を停止させ、 REG2EEPROM ビットをクリアして、AD9522 シリアル・ポート をイネーブルします。EEPROM バッファ・セグメントを再度書 き込むことができ、さらに REG2EEPROM ビット(0xB03)に 1 を、 IO_UPDATE レジスタ(0x232)に 1 をそれぞれ設定して、データ転 送処理を再起動することができます。次に内部 I²C マスターが直 前の書き込みで保持された EEPROM アドレスから EEPROM の書 き込みを開始します。 このシーケンスにより、EEPROM バッファ・セグメントのサイ ズで制限されていた、EEPROM に書き込み可能なディスクリー ト命令数を増やすことができます。また、毎回異なる値で複数 回同じレジスタに書き込むことも可能になります。 次の 2 バイトは、このグループ内にある先頭レジスタのメモ リ・アドレス(16 ビット)の下位バイトと上位バイトです。 Rev. 0 － 58/81 － AD9522-0 表 46.EEPROM バッファ・セグメントの例 Reg Addr (Hex) Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Start EEPROM Buffer Segment 0xA00 0 Number of bytes [6:0] of the first group of registers 0xA01 Address [15:8] of the first group of registers 0xA02 Address [7:0] of the first group of registers 0xA03 0 Number of bytes [6:0] of the second group of registers 0xA04 Address [15:8] of the second group of registers 0xA05 Address [7:0] of the second group of registers 0xA06 0 Number of bytes [6:0] of the third group of registers 0xA07 Address [15:8] of the third group of registers 0xA08 Address [7:0] of the third group of registers 0xA09 IO_UPDATE operational code (0x80) 0xA0A End-of-data operational code (0xFF) Rev. 0 － 59/81 － Bit 0 (LSB) AD9522-0 熱性能 表 47.64 ピン LFCSP の熱パラメータ Symbol θJA θJMA θJMA ΨJB θJC ΨJT Thermal Characteristic Using a JEDEC JESD51-7 Plus JEDEC JESD51-5 2S2P Test Board Junction-to-ambient thermal resistance, 0.0 m/sec airflow per JEDEC JESD51-2 (still air) Junction-to-ambient thermal resistance, 1.0 m/sec airflow per JEDEC JESD51-6 (moving air) Junction-to-ambient thermal resistance, 2.0 m/sec airflow per JEDEC JESD51-6 (moving air) Junction-to-board characterization parameter, 1.0 m/sec airflow per JEDEC JESD51-6 (moving air) and JEDEC JESD51-8 Junction-to-case thermal resistance (die-to-heat sink) per MIL-Std 883, Method 1012.1 Junction-to-top-of-package characterization parameter, 0 m/sec airflow per JEDEC JESD51-2 (still air) AD9522 はケース温度(TCASE)に対して仕様が規定されています。 TCASE を超えないようにするため、強制空冷を使用することがで きます。 アプリケーション PCB 上でのジャンクション温度を求めるとき は次式を使います。 TJ = TCASE + (ΨJT × PD) ここで、TJ はジャンクション温度(°C)。TCASE はパッケージ上面 の中央で測定したケース温度(°C)。ΨJT は表 47 の値。PD は消費 電力(表 18 の合計消費電力) Rev. 0 Value (°C/W) 22.0 19.2 17.2 11.6 1.3 0.1 θJA の値はパッケージの比較と PCB デザイン考慮のために提供 しています。θJA は次式の TJ による一次近似に使うことができま す。 TJ = TA + (θJA × PD) ここで、TA は周囲温度(°C)。 θJC の値は、外付けヒート・シンクが必要なときに、パッケージ 比較と PCB デザイン考慮のために提供。 ΨJB の値は、パッケージ比較と PCB デザイン考慮のために提供。 － 60/81 － AD9522-0 レジスタ・マップ 表 48 に記載されていないレジスタ・アドレスは未使用であり、これらのレジスタに対する書き込みは無視されます。未使用と表示され ているレジスタ・アドレスに対する書き込みでは、特に指定がない限り 00h が書き込まれます。 表 48.レジスタ・マップの概要 Addr (Hex) Parameter Serial Port Configuration 000 Serial port config (SPI mode) Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Default Value (Hex) SDO active LSB first/ addr incr Soft reset (selfclearing) Unused Unused Soft reset (selfclearing) LSB first/ addr incr SDO active 00 Soft reset (selfclearing) Unused Unused Soft reset (selfclearing) Serial port config (I²C mode) Unused Unused 00 001 Unused N/A 002 Reserved (read-only) N/A 003 Reserved (read-only) 004 Readback control N/A Unused EEPROM ID 005 EEPROM customer 006 version ID Readback active regs 00 EEPROM customer version ID (LSB) 00 EEPROM customer version ID (MSB) 00 Unused 00 007 to 00F PLL 010 011 012 013 014 015 PFD charge pump PFD polarity Charge pump current Charge pump mode PLL power-down 14-bit R counter, Bits[7:0] (LSB) R counter A counter 7D 01 Unused 14-bit R counter, Bits[13:8] (MSB) 00 Unused 6-bit A counter 00 13-bit B counter, Bits[7:0] (LSB) B counter Unused 03 13-bit B counter, Bits[12:8] (MSB) PLL_CTRL_1 017 PLL_CTRL_2 018 PLL_CTRL_3 019 PLL_CTRL_4 01A PLL_CTRL_5 Enable STATUS pin divider Ref freq monitor threshold 01B PLL_CTRL_6 Enable VCO frequency monitor Enable REF2 (REFIN) frequency monitor Enable REF1 (REFIN) frequency monitor 01C PLL_CTRL_7 Disable switchover deglitch Select REF2 Use REF_SEL pin Enable automatic reference switchover Stay on REF2 Enable REF2 Enable REF1 Enable differential reference 00 01D PLL_CTRL_8 Enable STATUS_EEPR OM at STATUS pin Enable XTAL OSC Enable clock doubler Disable PLL status register Enable LD pin comparator Unused Enable external holdover Enable holdover 80 Rev. 0 Set CP pin to VCP/2 Reset R counter Reset A and B counters Enable CMOS reference input dc offset Lock detect counter Reset all counters B counter bypass 00 016 Prescaler P STATUS pin control R, A, B counters SYNC pin reset Digital lock detect window 06 Antibacklash pulse width Disable digital lock detect VCO calibration divider R path delay VCO calibration now N path delay 06 00 LD pin control 00 REFMON pin control － 61/81 － 00 00 AD9522-0 Addr (Hex) Parameter 01E PLL_CTRL_9 01F PLL_Readback (read-only) Bit 7 (MSB) Bit 6 Bit 5 Unused Unused VCO cal finished Bit 4 Bit 3 External zero delay feedback channel divider select Holdover active REF2 selected VCO freq > threshold Bit 2 Bit 1 Bit 0 (LSB) Default Value (Hex) Enable external zero delay Enable zero delay Unused 00 REF2 freq > threshold REF1 freq > threshold Digital lock detect N/A Output Driver Control 0F0 OUT0 control OUT0 format OUT0 CMOS configuration OUT0 polarity OUT0 LVDS differential voltage OUT0 LVDS power-down 62 0F1 OUT1 control OUT1 format OUT1 CMOS configuration OUT1 polarity OUT1 LVDS differential voltage OUT1 LVDS power-down 62 0F2 OUT2 control OUT2 format OUT2 CMOS configuration OUT2 polarity OUT2 LVDS differential voltage OUT2 LVDS power-down 62 0F3 OUT3 control OUT3 format OUT3 CMOS configuration OUT3 polarity OUT3 LVDS differential voltage OUT3 LVDS power-down 62 0F4 OUT4 control OUT4 format OUT4 CMOS configuration OUT4 polarity OUT4 LVDS differential voltage OUT4 LVDS power-down 62 0F5 OUT5 control OUT5 format OUT5 CMOS configuration OUT5 polarity OUT5 LVDS differential voltage OUT5 LVDS power-down 62 0F6 OUT6 control OUT6 format OUT6 CMOS configuration OUT6 polarity OUT6 LVDS differential voltage OUT6 LVDS power-down 62 0F7 OUT7 control OUT7 format OUT7 CMOS configuration OUT7 polarity OUT7 LVDS differential voltage OUT7 LVDS power-down 62 0F8 OUT8 control OUT8 format OUT8 CMOS configuration OUT8 polarity OUT8 LVDS differential voltage OUT8 LVDS power-down 62 0F9 OUT9 control OUT9 format OUT9 CMOS configuration OUT9 polarity OUT9 LVDS differential voltage OUT9 LVDS power-down 62 0FA OUT10 control OUT10 format OUT10 CMOS configuration OUT10 polarity OUT10 LVDS differential voltage OUT10 LVDS power-down 62 0FB OUT11 control OUT11 format OUT11 CMOS configuration OUT11 polarity OUT11 LVDS differential voltage OUT11 LVDS power-down 62 0FC Enable output on CSDLD CSDLD En OUT7 CSDLD En OUT6 CSDLD En OUT5 CSDLD En OUT4 CSDLD En OUT3 CSDLD En OUT2 CSDLD En OUT1 CSDLD En OUT0 00 0FD Enable output on CSDLD Unused Unused Unused Unused CSDLD En OUT11 CSDLD En OUT10 CSDLD En OUT9 CSDLD En OUT8 00 0FE to 18F Unused 00 LVDS Channel Dividers 190 191 192 Rev. 0 Divider 0 (PECL) Divider 0 low cycles Divider 0 bypass Divider 0 ignore SYNC Divider 0 force high Divider 0 start high Unused Unused － 62/81 － Divider 0 high cycles 77 Divider 0 phase offset 00 Channel 0 powerdown Reserved Disable Divider 0 DCC 00 AD9522-0 Addr (Hex) 193 194 Parameter Divider 1 (PECL) Bit 7 (MSB) Divider 1 bypass 195 196 197 19A Bit 5 Bit 4 Bit 3 Divider 1 ignore SYNC Divider 1 force high Divider 2 (PECL) Unused Divider 2 low cycles Divider 2 bypass Divider 2 ignore SYNC Divider 2 force high Unused Divider 3 low cycles Divider 3 bypass 19B Divider 3 ignore SYNC Divider 3 force high Bit 1 33 Divider 1 phase offset 00 Channel 1 powerdown Unused 19C to 1DF Reserved Disable Divider 1 DCC 00 Divider 2 high cycles 11 Divider 2 phase offset 00 Channel 2 powerdown Reserved Disable Divider 2 DCC 00 Divider 3 high cycles 00 Divider 3 phase offset 00 Divider 3 start high Unused Bit 0 (LSB) Divider 1 high cycles Divider 2 start high Unused Divider 3 (PECL) Bit 2 Divider 1 start high Unused 198 199 Bit 6 Divider 1 low cycles Default Value (Hex) Channel 3 powerdown Reserved Disable Divider 3 DCC Unused 00 00 VCO Divider and CLK Input 1E0 VCO divider 1E1 Input CLKs Unused Unused Unused Power down clock input section 1E2 to 22A Powerdown VCO clock interface VCO divider Powerdown VCO and CLK Select VCO or CLK 00 Bypass VCO divider Unused System 230 Power-down and SYNC Unused 231 Unused Update All Registers 232 IO_UPDATE Disable power-on SYNC 233 to 9FF 00 Powerdown SYNC Powerdown distribution reference Soft SYNC Unused Unused 0 00 00 IO_UPDATE (self-clearing) Unused EEPROM Buffer Segment A00 EEPROM Buffer Segment Register 1 00 EEPROM Buffer Segment Register 1 (default: number of bytes for Group 1) 00 00 00 A01 EEPROM Buffer Segment Register 2 EEPROM Buffer Segment Register 2 (default: Bits[15:8] of starting register address for Group 1) 00 A02 EEPROM Buffer Segment Register 3 EEPROM Buffer Segment Register 3 (default: Bits[7:0] of starting register address for Group 1) 00 A03 EEPROM Buffer Segment Register 4 EEPROM Buffer Segment Register 4 (default: number of bytes for Group 2) 02 A04 EEPROM Buffer Segment Register 5 Rev. 0 0 EEPROM Buffer Segment Register 5 (default: Bits[15:8] of starting register address for Group 2) － 63/81 － 00 AD9522-0 Addr (Hex) Parameter Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Default Value (Hex) A05 EEPROM Buffer Segment Register 6 A06 EEPROM Buffer Segment Register 7 A07 EEPROM Buffer Segment Register 8 EEPROM Buffer Segment Register 8 (default: Bits[15:8] of starting register address for Group 3) 00 A08 EEPROM Buffer Segment Register 9 EEPROM Buffer Segment Register 9 (default: Bits[7:0] of starting register address for Group 3) 10 A09 EEPROM Buffer Segment Register 10 EEPROM Buffer Segment Register 10 (default: number of bytes for Group 4) 0E A0A EEPROM Buffer Segment Register 11 EEPROM Buffer Segment Register 11 (default: Bits[15:8] of starting register address for Group 4) 00 A0B EEPROM Buffer Segment Register 12 EEPROM Buffer Segment Register 12 (default: Bits[7:0] of starting register address for Group 4) F0 A0C EEPROM Buffer Segment Register 13 EEPROM Buffer Segment Register 13 (default: number of bytes for Group 5) 0B A0D EEPROM Buffer Segment Register 14 EEPROM Buffer Segment Register 14 (default: Bits[15:8] of starting register address for Group 5) 01 A0E EEPROM Buffer Segment Register 15 EEPROM Buffer Segment Register 15 (default: Bits[7:0] of starting register address for Group 5) 90 A0F EEPROM Buffer Segment Register 16 EEPROM Buffer Segment Register 16 (default: number of bytes for Group 6) 01 A10 EEPROM Buffer Segment Register 17 EEPROM Buffer Segment Register 17 (default: Bits[15:8] of starting register address for Group 6) 01 A11 EEPROM Buffer Segment Register 18 EEPROM Buffer Segment Register 18 (default: Bits[7:0] of starting register address for Group 6) E0 A12 EEPROM Buffer Segment Register 19 EEPROM Buffer Segment Register 19 (default: number of bytes for Group 7) 01 A13 EEPROM Buffer Segment Register 20 EEPROM Buffer Segment Register 20 (default: Bits[15:8] of starting register address for Group 7) 02 A14 EEPROM Buffer Segment Register 21 EEPROM Buffer Segment Register 21 (default: Bits[7:0] of starting register address for Group 7) 30 A15 EEPROM Buffer Segment Register 22 EEPROM Buffer Segment Register 22 (default: IO_UPDATE from EEPROM) 80 A16 EEPROM Buffer Segment Register 23 EEPROM Buffer Segment Register 23 (default: end of data) FF Unused 00 A17 to AFF Rev. 0 0 0 0 0 0 EEPROM Buffer Segment Register 6 (default: Bits[7:0] of starting register address for Group 2) 04 EEPROM Buffer Segment Register 7 (default: number of bytes for Group 3) 0E － 64/81 － AD9522-0 Addr (Hex) Parameter Bit 1 Bit 0 (LSB) Unused Unused STATUS_ EEPROM 00 EEPROM error checking (read-only) Unused Unused EEPROM data error 00 B02 EEPROM Control 1 Unused Soft_EEPRO M (self-clearing) Enable EEPROM write 00 B03 EEPROM Control 2 Unused Unused REG2EEPRO M (self-clearing) 00 EEPROM Control B00 EEPROM status (read-only) B01 Rev. 0 Bit 7 (MSB) Bit 6 Bit 5 Bit 4 － 65/81 － Bit 3 Bit 2 Default Value (Hex) AD9522-0 レジスタ・マップの説明 表 49 ～表 59 に、各コントロール・レジスタ機能の詳細説明を示します。レジスタは 16 進アドレスで表示します。レジスタ内の特定の ビットまたはビット範囲に対する参照は[ ]で囲んであります。たとえば、[3]はビット 3 を、[5:2]はビット 5 ～ビット 2 のビット範囲を、 それぞれ示します。 表 49.SPI モード・シリアル・ポート設定 Reg Addr (Hex) Bit(s) Name Description 000 [7] SDO active Selects unidirectional or bidirectional data transfer mode. [7] = 0; SDIO pin used for write and read; SDO is high impedance (default). [7] = 1; SDO used for read; SDIO used for write; unidirectional mode. 000 [6] LSB first/addr incr SPI MSB or LSB data orientation. (This register is ignored in I2C mode.) [6] = 0; data-oriented MSB first; addressing decrements (default). [6] = 1; data-oriented LSB first; addressing increments. 000 [5] Soft reset Soft reset. [5] = 1 (self-clearing). Soft reset; restores default values to internal registers. This bit self clears on the next SCLK cycle after the completion of writing to this register. 000 [4] Unused 000 [3:0] Mirror[7:4] Bits[3:0] should always mirror Bits[7:4] so that it does not matter whether the part is in MSB or LSB first mode (see Register 0x000[6]). Set bits as follows: [0] = [7] [1] = [6] [2] = [5] [3] = [4] 004 [0] Readback active registers Select the register bank used for a readback. [0] = 0; read back buffer registers (default). [0] = 1; read back active registers. 表 50.I2C モード・シリアル・ポート設定 Reg Addr (Hex) 000 Bit(s) [7:6] Name Unused Description 000 [5] Soft reset Soft reset. [5] = 1 (self-clearing). Soft reset; restores default values to internal registers. This bit self clears on the next SCL cycle after the completion of writing to this register. 000 [4] Unused 000 [3:0] Mirror[7:4] Bits[3:0] should always mirror Bits[7:4] so that it does not matter whether the part is in MSB or LSB first mode (see Register 0x000[6]). Set bits as follows: [0] = [7] [1] = [6] [2] = [5] [3] = [4] 004 [0] Readback active registers Select the register bank used for a readback. [0] = 0; read back buffer registers (default). [0] = 1; read back active registers. Reg Addr (Hex) Bit(s) Name Description 005 [7:0] EEPROM customer version ID (LSB) 16-bit EEPROM ID[7:0]. This register, along with 0x006, allows the user to store a unique ID to identify which version of the AD9522 register settings is stored in the EEPROM. It does not affect AD9522 operation in any way (default: 0x00). 006 [7:0] EEPROM customer version ID (MSB) 16-bit EEPROM ID[15:8]. This register, along with 0x005, allows the user to store a unique ID to identify which version of the AD9522 register settings is stored in the EEPROM. It does not affect AD9522 operation in any way (default: 0x00). 表 51.EEPROM ID 表 52.PLL Reg. Addr (Hex) Bit(s) Name 010 [7] Rev. 0 PFD polarity Description Sets the PFD polarity. Negative polarity is for use (if needed) with external VCO/VCXO only. The on-chip VCO requires positive polarity, [7] = 0. － 66/81 － AD9522-0 Reg. Addr (Hex) Bit(s) Name Description [7] = 0; positive (higher control voltage produces higher frequency) (default). [7] = 1; negative (higher control voltage produces lower frequency). 010 010 [6:4] [3:2] CP current CP mode Charge pump current (with CPRSET = 5.1 kΩ). [6] [5] [4] ICP (mA) 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0.6 1.2 1.8 2.4 3.0 3.6 4.2 4.8 (default) Charge pump operating mode. [3] 0 0 1 1 010 [1:0] PLL powerdown [2] 0 1 0 1 Charge Pump Mode High impedance state. Force source current (pump up). Force sink current (pump down). Normal operation (default). PLL operating mode. [1] [0] Mode 0 0 1 1 0 1 0 1 Normal operation; this mode must be selected to use the PLL. Asynchronous power-down (default). Unused. Synchronous power-down. 011 [7:0] 14-bit R counter, Bits[7:0] (LSB) Reference divider LSBs—lower eight bits. The reference divider (also called the R divider or R counter) is 14 bits long. The lower eight bits are in this register (default: 0x01). 012 [5:0] 14-bit R counter, Bits[13:8] (MSB) Reference divider MSBs—upper six bits. The reference divider (also called the R divider or R counter) is 14 bits long. The upper six bits are in this register (default: 0x00). 013 [5:0] 6-bit A counter A counter (part of N divider). The N divider is also called the feedback divider (default: 0x00). 014 [7:0] 13-bit B counter, Bits[7:0] (LSB) B counter (part of N divider)—lower eight bits. The N divider is also called the feedback divider (default: 0x03). 015 [4:0] 13-bit B counter, Bits[12:8] (MSB) B counter (part of N divider)—upper five bits. The N divider is also called the feedback divider (default: 0x00). 016 [7] Set CP pin to VCP/2 Sets the CP pin to one-half of the VCP supply voltage. [7] = 0; CP normal operation (default). [7] = 1; CP pin set to VCP/2. 016 [6] Reset R counter Reset R counter (R divider). [6] = 0; normal (default). [6] = 1; hold R counter in reset. 016 [5] Reset A and B counters Reset A and B counters (part of N divider). [5] = 0; normal (default). [5] = 1; hold A and B counters in reset. 016 [4] Reset all counters Reset R, A, and B counters. [4] = 0; normal (default). [4] = 1; hold R, A, and B counters in reset. 016 [3] B counter bypass B counter bypass. This is only valid when operating the prescaler in FD mode. [3] = 0; normal (default). [3] = 1; B counter is set to divide-by-1. This allows the prescaler setting to determine the divide for the N divider. 016 [2:0] Prescaler P Prescaler: DM = dual modulus and FD = fixed divide. The Prescaler P is part of the feedback divider. [2] 0 0 0 0 Rev. 0 [1] 0 0 1 1 [0] 0 1 0 1 Mode FD FD DM DM Prescaler Divide-by-1. Divide-by-2. Divide-by-2 and divide-by-3 when A ≠ 0; divide-by-2 when A = 0. Divide-by-4 and divide-by-5 when A ≠ 0; divide-by-4 when A = 0. － 67/81 － AD9522-0 Reg. Addr (Hex) Bit(s) Name Description 1 1 1 1 017 [7:2] Rev. 0 STATUS pin control 0 0 1 1 0 1 0 1 DM DM DM FD Divide-by-8 and divide-by-9 when A ≠ 0; divide-by-8 when A = 0. Divide-by-16 and divide-by-17 when A ≠ 0; divide-by-16 when A = 0. Divide-by-32 and divide-by-33 when A ≠ 0; divide-by-32 when A = 0 (default). Divide-by-3. Selects the signal that appears at the STATUS pin. 0x01D[7] must be 0 to reprogram the STATUS pin. Level or Dynamic Signal [7] 0 0 0 0 0 0 0 0 [6] 0 0 0 0 0 0 0 X [5] 0 0 0 0 0 0 0 X [4] 0 0 0 0 1 1 1 X [3] 0 0 1 1 0 0 1 X [2] 0 1 0 1 0 1 0 X 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 LVL DYN DYN DYN 1 0 0 1 0 0 DYN 1 0 0 1 0 1 LVL 1 0 0 1 1 0 LVL 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 1 1 1 1 0 0 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 LVL LVL LVL LVL LVL LVL LVL LVL LVL LVL DYN Signal at STATUS Pin Ground, dc (default). N divider output (after the delay). R divider output (after the delay). A divider output. Prescaler output. PFD up pulse. PFD down pulse. Ground (dc); for all other cases of 0XXXXX not specified. The selections that follow are the same as for REFMON. Ground (dc). REF1 clock (differential reference when in differential mode). REF2 clock (N/A in differential mode). Selected reference to PLL (differential reference when in differential mode). Unselected reference to PLL (not available in differential mode). Status of selected reference (status of differential reference); active high. Status of unselected reference (not available in differential mode); active high. Status REF1 frequency (active high). Status REF2 frequency (active high). (Status REF1 frequency) AND (status REF2 frequency). (DLD) AND (status of selected reference) AND (status of VCO). Status of VCO frequency (active high). Selected reference (low = REF1, high = REF2). DLD; active high. Holdover active (active high). LD pin comparator output (active high). VS (PLL power supply). REF1 clock (differential reference when in differential mode). 1 1 0 0 1 0 DYN REF2 clock (not available in differential mode). 1 1 0 0 1 1 DYN Selected reference to PLL (differential reference when in differential mode). LVL DYN DYN DYN DYN DYN DYN LVL [7] [6] [5] [4] [3] [2] Level or Dynamic Signal 1 1 0 1 0 0 DYN 1 1 0 1 0 1 LVL 1 1 0 1 1 0 LVL 1 1 1 1 1 1 0 1 1 1 0 0 1 0 0 1 0 1 LVL LVL LVL Unselected reference to PLL (not available when in differential mode). Status of selected reference (status of differential reference); active low. Status of unselected reference (not available in differential mode); active low. Status of REF1 frequency (active low). Status of REF2 frequency (active low). (Status of REF1 frequency) AND (status of REF2 frequency). 1 1 1 0 1 0 LVL (DLD) AND (Status of selected reference) AND (status of VCO). 1 1 1 1 1 1 0 1 1 0 1 0 LVL LVL Status of VCO frequency (active low). Selected reference (low = REF2, high = REF1). 1 1 1 1 0 1 LVL DLD (active low). － 68/81 － Signal at STATUS Pin AD9522-0 Reg. Addr (Hex) Bit(s) Name Description 1 1 1 1 1 1 1 1 1 1 0 1 LVL LVL [0] 0 1 0 1 Antibacklash Pulse Width (ns) 2.9 (default) 1.3 6.0 2.9 Holdover active (active low). LD pin comparator output (active low). 017 [1:0] Antibacklash pulse width [1] 0 0 1 1 018 [7] Enable CMOS reference input dc offset Enables dc offset in single-ended CMOS input mode to prevent chattering when ac-coupled and input is lost. Lock detect counter Required consecutive number of PFD cycles with edges inside lock detect window before the DLD indicates a locked condition. 018 [6:5] [7] = 0; disable dc offset (default). [7] = 1; enable dc offset. [6] 0 0 1 1 018 [4] Digital lock detect window [5] 0 1 0 1 PFD Cycles to Determine Lock 5 (default) 16 64 255 If the time difference of the rising edges at the inputs to the PFD are less than the lock detect window time, the digital lock detect flag is set. The flag remains set until the time difference is greater than the loss-of-lock threshold. [4] = 0; high range (default). [4] = 1; low range. 018 [3] Disable digital lock detect Digital lock detect operation. [3] = 0; normal lock detect operation (default). [3] = 1; disable lock detect. 018 [2:1] VCO calibration divider Divider used to generate the VCO calibration clock from the PLL reference clock (see the VCO Calibration section for the recommended setting of the VCO calibration divider based on the PFD rate). [2] [1] VCO Calibration Clock Divider 0 0 1 1 0 1 0 1 2 4 8 16 (default) 018 [0] VCO calibration now Bit used to initiate the VCO calibration. This bit must be toggled from 0 to 1 in the active registers. The sequence to initiate a calibration follows: program to 0, followed by an IO_UPDATE bit (Register 0x232[0]); then program to 1, followed by another IO_UPDATE bit (Register 0x232[0]). This sequence gives complete control over when the VCO calibration occurs relative to the programming of other registers that can impact the calibration (default = 0). Note that the VCO divider (Register 0x1E0[2:0]) must not be static during VCO calibration. 019 [7:6] R, A, B counters SYNC pin reset [7] [6] Action 0 0 Do nothing on SYNC (default). 0 1 Asynchronous reset. 1 0 Synchronous reset. 1 1 Do nothing on SYNC. 019 [5:3] R path delay R path delay, see Table 2 (default: 0x0). 019 [2:0] N path delay N path delay, see Table 2 (default: 0x0). 01A [7] Enable STATUS pin divider Enables a divide-by-4 on the STATUS pin. This makes it easier to look at low duty-cycle signals out of the R and N dividers. [7] = 0; divide-by-4 disabled on the STATUS pin (default). [7] = 1; divide-by-4 enabled on the STATUS pin. 01A [6] Ref freq monitor threshold Sets the reference (REF1/REF2) frequency monitor’s detection threshold frequency. This does not affect the VCO frequency monitor’s detection threshold (see Table 17, REF1, REF2, and VCO frequency status monitor parameter). [6] = 0; frequency valid if the frequency is above 1.02 MHz (default). [6] = 1; frequency valid if the frequency is above 6 kHz. 01A [5:0] LD pin control Selects the signal that is connected to the LD pin. [5] Rev. 0 [4] [3] [2] [1] [0] Level or Dynamic Signal － 69/81 － Signal at LD Pin AD9522-0 Reg. Addr (Hex) Bit(s) Name 01B 01B 01B [7] [6] [5] Rev. 0 Description 0 0 0 0 0 0 0 0 0 0 0 X 0 0 0 0 0 X 0 0 0 0 1 X 0 0 1 1 0 X 0 1 0 1 0 X LVL DYN DYN HIZ CUR LVL 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 LVL DYN DYN DYN 1 1 0 0 0 0 1 1 0 0 0 1 DYN LVL 1 0 0 1 1 0 LVL 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 1 1 1 1 0 0 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 LVL LVL LVL LVL LVL LVL LVL LVL LVL LVL DYN Digital lock detect (high = lock; low = unlock, default). P-channel, open-drain lock detect (analog lock detect). N-channel, open-drain lock detect (analog lock detect). Tristate (high-Z) LD pin. Current source lock detect (110 µA when DLD is true). Ground (dc); for all other cases of 0XXXXX not specified. The selections that follow are the same as for REFMON. Ground (dc). REF1 clock (differential reference when in differential mode). REF2 clock (N/A in differential mode). Selected reference to PLL (differential reference when in differential mode). Unselected reference to PLL (not available in differential mode). Status of selected reference (status of differential reference); active high. Status of unselected reference (not available in differential mode); active high. Status REF1 frequency (active high). Status REF2 frequency (active high). (Status REF1 frequency) AND (status REF2 frequency). (DLD) AND (status of selected reference) AND (status of VCO). Status of VCO frequency (active high). Selected reference (low = REF1, high = REF2). DLD; active high. Holdover active (active high). N/A, do not use. VS (PLL supply). REF1 clock (differential reference when in differential mode). Level or Dynamic Signal Signal at LD Pin DYN REF2 clock (not available in differential mode). [5] 1 [4] 1 [3] 0 [2] 0 [1] 1 [0] 0 1 1 0 0 1 1 DYN 1 1 0 1 0 0 DYN 1 1 0 1 0 1 LVL 1 1 0 1 1 0 LVL 1 1 1 1 1 1 0 1 1 1 0 0 1 0 0 1 0 1 LVL LVL LVL Selected reference to PLL (differential reference when in differential mode). Unselected reference to PLL (not available when in differential mode). Status of selected reference (status of differential reference); active low. Status of unselected reference (not available in differential mode); active low. Status of REF1 frequency (active low). Status of REF2 frequency (active low). (Status of REF1 frequency) AND (status of REF2 frequency). 1 1 1 0 1 0 LVL (DLD) AND (Status of selected reference) AND (status of VCO). 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 LVL LVL LVL LVL LVL Status of VCO frequency (active low). Selected reference (low = REF2, high = REF1). DLD; active low. Holdover active (active low). N/A, do not use. Enable VCO frequency monitor Enables or disables the VCO frequency monitor. Enable REF2 (REFIN) frequency monitor Enables or disables the REF2 frequency monitor. Enable REF1 (REFIN) REF1 (REFIN) frequency monitor enabled; this is for both REF1 (single-ended) and REFIN (differential) inputs (as selected by differential reference mode). [7] = 0; disable the VCO frequency monitor (default). [7] = 1; enable the VCO frequency monitor. [6] = 0; disable the REF2 frequency monitor (default). [6] = 1; enable the REF2 frequency monitor. － 70/81 － AD9522-0 Reg. Addr (Hex) Bit(s) Name frequency monitor Description 01B Selects the signal that is connected to the REFMON pin. 01C 01C [4:0] [7] [6] REFMON pin control [5] = 0; disable the REF1 (REFIN) frequency monitor (default). [5] = 1; enable the REF1 (REFIN) frequency monitor. [4] [3] [2] [1] [0] Level or Dynamic Signal 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 LVL DYN DYN DYN 0 0 0 0 1 1 0 0 0 1 DYN LVL 0 0 1 1 0 LVL 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 LVL LVL LVL LVL LVL LVL LVL Ground, dc (default). REF1 clock (differential reference when in differential mode). REF2 clock (N/A in differential mode). Selected reference to PLL (differential reference when in differential mode). Unselected reference to PLL (not available in differential mode). Status of selected reference (status of differential reference); active high. Status of unselected reference (not available in differential mode); active high. Status REF1 frequency (active high). Status REF2 frequency (active high). (Status REF1 frequency) AND (status REF2 frequency). (DLD) AND (status of selected reference) AND (status of VCO). Status of VCO frequency (active high). Selected reference (low = REF1, high = REF2). DLD; active low. Signal at REFMON Pin Signal at REFMON Pin [4] [3] [2] [1] [0] Level or Dynamic Signal 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 0 1 0 1 LVL LVL LVL DYN Holdover active (active high). LD pin comparator output (active high). VS (PLL supply). REF1 clock (differential reference when in differential mode). 1 0 0 1 0 DYN REF2 clock (not available in differential mode). 1 0 0 1 1 DYN 1 0 1 0 0 DYN Selected reference to PLL (differential reference when in differential mode). Unselected reference to PLL (not available when in differential mode). 1 0 1 0 1 LVL 1 0 1 1 0 LVL 1 1 1 0 1 1 1 0 0 1 0 0 1 0 1 LVL LVL LVL Status of selected reference (status of differential reference); active low. Status of unselected reference (not available in differential mode); active low. Status of REF1 frequency (active low). Status of REF2 frequency (active low). (Status of REF1 frequency) AND (status of REF2 frequency). 1 1 0 1 0 LVL (DLD) AND (status of selected reference) AND (status of VCO). 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 LVL LVL LVL LVL LVL Status of VCO frequency (active low). Selected reference (low = REF2, high = REF1). DLD; active low. Holdover active (active low). LD pin comparator output (active low). Disable switchover deglitch Disables or enables the switchover deglitch circuit. Select REF2 If Register 0x01C[5] = 0, selects the reference for PLL when in manual; register selected reference control. [7] = 0; enable the switchover deglitch circuit (default). [7] = 1; disable the switchover deglitch circuit. [6] = 0; select REF1 (default). [6] = 1; select REF2. 01C [5] Use REF_SEL pin If Register 0x01C[4] = 0 (manual), sets the method of PLL reference selection. [5] = 0; use Register 0x01C[6] (default). [5] = 1; use REF_SEL pin. Rev. 0 － 71/81 － AD9522-0 Reg. Addr (Hex) Bit(s) Name 01C 01C [4] [3] Description Enable automatic reference switchover Automatic or manual reference switchover. Single-ended reference mode must be selected by Register 0x01C[0] = 0. Stay on REF2 Stays on REF2 after switchover. [4] = 0; manual reference switchover (default). [4] = 1; automatic reference switchover. Setting this bit also powers on REF1 and REF2, and overrides the settings in Register 0x01C[2:1]. [3] = 0; return to REF1 automatically when REF1 status is good again (default). [3] = 1; stay on REF2 after switchover. Do not automatically return to REF1. 01C [2] Enable REF2 This bit turns the REF2 power on. This bit is overridden when automatic reference switchover is enabled. [2] = 0; REF2 power off (default). [2] = 1; REF2 power on. 01C [1] Enable REF1 This bit turns the REF1 power on. This bit is overridden when automatic reference switchover is enabled. [1] = 0; REF1 power off (default). [1] = 1; REF1 power on. 01C [0] Enable differential reference Selects the PLL reference mode, differential or single-ended. Register 0x01C[2:1] should be cleared when this bit is set. [0] = 0; single-ended reference mode (default). [0] = 1; differential reference mode. 01D [7] Enable Enables the STATUS_EEPROM signal at the STATUS pin. STATUS_EEPRO [7] = 0; the STATUS pin is controlled by 0x017[7:2] selection. M [7] = 1; select the STATUS_EEPROM signal at STATUS pin. This bit overrides 0x017[7:2] (default). at STATUS pin 01D [6] Enable XTAL OSC Enables the maintaining amplifier needed by a crystal oscillator at the PLL reference input. [6] = 0; crystal oscillator maintaining amplifier disabled (default). [6] = 1; crystal oscillator maintaining amplifier enabled. 01D [5] Enable clock doubler Enable PLL reference input clock doubler. [5] = 0; doubler disabled (default). [5] = 1; doubler enabled. 01D [4] Disable PLL status register Disables the PLL status register readback. [4] = 0; PLL status register enabled (default). [4] = 1; PLL status register disabled. If this bit is set, Register 01F is not automatically updated. 01D [3] Enable LD pin comparator Enables the LD pin voltage comparator. This is used with the LD pin current source lock detect mode. When the AD9522 is in internal (automatic) holdover mode, this enables the use of the voltage on the LD pin to determine if the PLL was previously in a locked state (see Figure 47). Otherwise, this can be used with the REFMON and STATUS pins to monitor the voltage on the LD pin. [3] = 0; disable LD pin comparator and ignore the LD pin voltage; internal/automatic holdover controller treats this pin as true (high, default). [3] = 1; enable LD pin comparator (use LD pin voltage to determine if the PLL was previously locked). 01D [1] Enable external holdover Enables the external hold control through the SYNC pin. (This disables the internal holdover mode.) [1] = 0; automatic holdover mode, holdover controlled by automatic holdover circuit (default). [1] = 1; external holdover mode, holdover controlled by SYNC pin. 01D [0] Enable holdover Enables the internally controlled holdover function. [0] = 0; holdover disabled (default). [0] = 1; holdover enabled. 01E [4:3] External zero delay [4] feedback 0 channel 0 divider select 1 1 01E [2] Enable external zero delay [3] Select Which Channel Divider to Use in the External Zero Delay Path 0 Select Channel Divider 0 (default). 1 Select Channel Divider 1. 0 Select Channel Divider 2. 1 Select Channel Divider 3 Selects which zero delay mode to use. [2] = 0; enables internal zero delay mode if 0x01E[1] = 1 (default). [2] = 1; enables external zero delay mode if 0x01E[1] = 1. 01E [1] Enable zero delay Enables zero delay function. [1] = 0; disables the zero delay function (default). [1] = 1; enables the zero delay function. Rev. 0 － 72/81 － AD9522-0 Reg. Addr (Hex) Bit(s) Name Description 01F VCO calibration finished (read-only) Readback register. Indicates the status of the VCO calibration. Holdover active (read-only) Readback register. Indicates if the part is in the holdover state (see Figure 47). This is not the same as holdover enabled. 01F [6] [5] [6] = 0; VCO calibration not finished. [6] = 1; VCO calibration finished. [5] = 0; not in holdover. [5] = 1; holdover state active. 01F [4] REF2 selected (read-only) Readback register. Indicates which PLL reference is selected as the input to the PLL. [4] = 0; REF1 selected (or differential reference if in differential mode). [4] = 1; REF2 selected. 01F [3] VCO frequency > threshold (read-only) Readback register. Indicates if the VCO frequency is greater than the threshold (see Table 17, REF1, REF2, and VCO frequency status monitor parameter). [3] = 0; VCO frequency is less than the threshold. [3] = 1; VCO frequency is greater than the threshold. 01F [2] REF2 frequency > threshold (read-only) Readback register. Indicates if the frequency of the signal at REF2 is greater than the threshold frequency set by Register 0x01A[6]. [2] = 0; REF2 frequency is less than the threshold frequency. [2] = 1; REF2 frequency is greater than the threshold frequency. 01F [1] REF1 frequency > threshold (read-only) Readback register. Indicates if the frequency of the signal at REF1 is greater than the threshold frequency set by Register 0x01A[6]. [1] = 0; REF1 frequency is less than the threshold frequency. [1] = 1; REF1 frequency is greater than the threshold frequency. 01F [0] Digital lock detect (read-only) Readback register. Digital lock detect. [0] = 0; PLL is not locked. [0] = 1; PLL is locked. 表 53.出力ドライバ制御 Reg. Addr (Hex) Bit(s) Name Description 0F0 Selects the output type for OUT0. [7] OUT0 format [7] = 0; LVDS (default). [7] = 1; CMOS. 0F0 0F0 0F0 Rev. 0 [6:5] [4:3] [2:1] OUT0 CMOS configuration OUT0 polarity OUT0 LVDS differential voltage Sets the CMOS output configuration for OUT0 when 0x0F0[7] = 1. [6:5] OUT0A OUT0B 00 Tristate Tristate 01 On Tristate 10 Tristate On 11 (default) On On Sets the output polarity for OUT0. [7] [4] [3] Output Type OUT0A OUT0B 0 (default) X 0 LVDS Noninverting Inverting 0 X 1 LVDS Inverting Noninverting 1 0 (default) 0 (default) CMOS Noninverting Noninverting 1 0 1 CMOS Inverting Inverting 1 1 0 CMOS Noninverting Inverting 1 1 1 CMOS Inverting Noninverting Sets the LVDS output differential voltage (VOD). [2] [1] IOD (mA) 0 0 1.75 (VOD = 175 mV for 100 Ω termination across differential pair) 0 (default) 1 (default) 3.5 (VOD = 350 mV for 100 Ω termination across differential pair) 1 0 5.25 (VOD = 525 mV for 100 Ω termination across differential pair) 1 1 7.0 (VOD = 700 mV for 100 Ω termination across differential pair) － 73/81 － AD9522-0 Reg. Addr (Hex) Bit(s) Name Description 0F0 LVDS power-down. [0] OUT0 LVDS power-down [0] = 0; normal operation (default). [0] = 1; power-down. Output driver is in a high impedance state. 0F1 [7:0] OUT1 control This register controls OUT1, and the bit assignments for this register are identical to Register 0x0F0. 0F2 [7:0] OUT2 control This register controls OUT2, and the bit assignments for this register are identical to Register 0x0F0. 0F3 [7:0] OUT3 control This register controls OUT3, and the bit assignments for this register are identical to Register 0x0F0. 0F4 [7:0] OUT4 control This register controls OUT4, and the bit assignments for this register are identical to Register 0x0F0. 0F5 [7:0] OUT5 control This register controls OUT5, and the bit assignments for this register are identical to Register 0x0F0. 0F6 [7:0] OUT6 control This register controls OUT6, and the bit assignments for this register are identical to Register 0x0F0. 0F7 [7:0] OUT7 control This register controls OUT7, and the bit assignments for this register are identical to Register 0x0F0. 0F8 [7:0] OUT8 control This register controls OUT8, and the bit assignments for this register are identical to Register 0x0F0. 0F9 [7:0] OUT9 control This register controls OUT9, and the bit assignments for this register are identical to Register 0x0F0. 0FA [7:0] OUT10 control This register controls OUT10, and the bit assignments for this register are identical to Register 0x0F0. 0FB [7:0] OUT11 control This register controls OUT11, and the bit assignments for this register are identical to Register 0x0F0. 0FC [7] CSDLD En OUT7 OUT7 is enabled only if CSDLD is high. [7] CSDLD Signal OUT7 Enable Status 0 0 Not affected by CSDLD signal (default). 1 0 Asynchronous power-down. 1 1 Asynchronously enable OUT7 if not powered down by other settings. To use this feature, the user must use current source digital lock detect, and set the enable LD pin comparator bit (0x01D[3]). 0FC [6] CSDLD En OUT6 OUT6 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FC [5] CSDLD En OUT5 OUT5 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FC [4] CSDLD En OUT4 OUT4 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FC [3] CSDLD En OUT3 OUT3 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FC [2] CSDLD En OUT2 OUT2 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FC [1] CSDLD En OUT1 OUT1 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FC [0] CSDLD En OUT0 OUT0 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FD [3] CSDLD En OUT11 OUT11 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FD [2] CSDLD En OUT10 OUT10 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FD [1] CSDLD En OUT9 OUT9 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 0FD [0] CSDLD En OUT8 OUT8 is enabled only if CSDLD is high. Setting is identical to Register 0x0FC[7]. 表 54.LVDS チャンネル分周器 Reg. Addr (Hex) 190 Bit(s) [7:4] Name Divider 0 low cycles Description Number of clock cycles (minus 1) of the divider input during which divider output stays low. A value of 0x7 means the divider is low for eight input clock cycles (default: 0x7). 190 [3:0] Divider 0 high cycles Number of clock cycles (minus 1) of the divider input during which divider output stays high. A value of 0x7 means the divider is high for eight input clock cycles (default: 0x7). 191 [7] Divider 0 bypass Bypasses and powers down the divider; routes input to divider output. [7] = 0; use the divider (default). [7] = 1; bypass the divider. 191 [6] Divider 0 ignore SYNC Ignore SYNC. [6] = 0; obey chip-level SYNC signal (default). [6] = 1; ignore chip-level SYNC signal. 191 [5] Divider 0 force high Forces divider output to high. This requires that ignore SYNC also be set. [5] = 0; divider output forced to low (default). [5] = 1; divider output forced to high. 191 [4] Divider 0 start high Selects clock output to start high or start low. [4] = 0; start low (default). [4] = 1; start high. Rev. 0 － 74/81 － AD9522-0 Reg. Addr (Hex) Bit(s) Name Description 191 [3:0] Divider 0 phase offset Phase offset (default: 0x0). 192 [2] Channel 0 power-down Channel 0 powers down. [2] = 0; normal operation (default). [2] = 1; powered down. (OUT0/OUT0, OUT1/OUT1, and OUT2/OUT2 are put into the high impedance power-down mode by setting this bit.) 192 [0] Disable Divider 0 DCC Duty-cycle correction function. [0] = 0; enable duty-cycle correction (default). [0] = 1; disable duty-cycle correction. 193 [7:4] Divider 1 low cycles Number of clock cycles (minus 1) of the divider input during which the divider output stays low. A value of 0x3 means the divider is low for four input clock cycles (default: 0x3). 193 [3:0] Divider 1 high cycles Number of clock cycles (minus 1) of the divider input during which the divider output stays high. A value of 0x3 means the divider is high for four input clock cycles (default: 0x3). 194 [7] Divider 1 bypass Bypasses and powers down the divider; routes input to divider output. [7] = 0; use the divider (default). [7] = 1; bypass the divider. 194 [6] Divider 1 ignore SYNC Ignore SYNC. [6] = 0; obey chip-level SYNC signal (default). [6] = 1; ignore chip-level SYNC signal. 194 [5] Divider 1 force high Forces divider output to high. This requires that ignore SYNC also be set. [5] = 0; divider output forced to low (default). [5] = 1; divider output forced to high. 194 [4] Divider 1 start high Selects clock output to start high or start low. [4] = 0; start low (default). [4] = 1; start high. 194 [3:0] Divider 1 phase offset Phase offset (default: 0x0). 195 [2] Channel 1 power-down Channel 1 powers down. [2] = 0; normal operation (default). [2] = 1; powered down. (OUT3/OUT3, OUT4/OUT4, and OUT5/OUT5 are put into the high impedance power-down mode by setting this bit.) 195 [0] Disable Divider 1 DCC Duty-cycle correction function. [0] = 0; enable duty-cycle correction (default). [0] = 1; disable duty-cycle correction. 196 [7:4] Divider 2 low cycles Number of clock cycles (minus 1) of the divider input during which the divider output stays low. A value of 0x1 means the divider is low for two input clock cycles (default: 0x1). 196 [3:0] Divider 2 high cycles Number of clock cycles (minus 1) of the divider input during which the divider output stays high. A value of 0x1 means the divider is high for two input clock cycles (default: 0x1). 197 [7] Divider 2 bypass Bypasses and powers down the divider; routes input to divider output. [7] = 0; use the divider (default). [7] = 1; bypass the divider. 197 [6] Divider 2 ignore SYNC Ignore SYNC. [6] = 0; obey chip-level SYNC signal (default). [6] = 1; ignore chip-level SYNC signal. 197 [5] Divider 2 force high Forces divider output to high. This requires that ignore SYNC also be set. [5] = 0; divider output forced to low (default). [5] = 1; divider output forced to high. 197 [4] Divider 2 start high Selects clock output to start high or start low. [4] = 0; start low (default). [4] = 1; start high. 197 [3:0] Divider 2 phase offset Phase offset(default: 0x0). 198 [2] Channel 2 power-down Channel 2 powers down. [2] = 0; normal operation (default). [2] = 1; powered down. (OUT6/OUT6, OUT7/OUT7, and OUT8/OUT8 are put into the high impedance power-down mode by setting this bit.) 198 [0] Disable Divider 2 DCC Duty-cycle correction function. [0] = 0; enable duty-cycle correction (default). [0] = 1; disable duty-cycle correction. Rev. 0 － 75/81 － AD9522-0 Reg. Addr (Hex) Bit(s) Name Description 199 [7:4] Divider 3 low cycles Number of clock cycles (minus 1) of the divider input during which the divider output stays low. A value of 0x0 means the divider is low for one input clock cycle (default: 0x0). 199 [3:0] Divider 3 high cycles Number of clock cycles (minus 1) of the divider input during which the divider output stays high. A value of 0x0 means the divider is high for one input clock cycle (default: 0x0). 19A [7] Divider 3 bypass Bypasses and powers down the divider; routes input to divider output. [7] = 0; use the divider (default). [7] = 1; bypass the divider. 19A [6] Divider 3 ignore SYNC Ignore SYNC. [6] = 0; obey chip-level SYNC signal (default). [6] = 1; ignore chip-level SYNC signal. 19A [5] Divider 3 force high Forces divider output to high. This requires that ignore SYNC also be set. [5] = 0; divider output forced to low (default). [5] = 1; divider output forced to high. 19A [4] Divider 3 start high Selects clock output to start high or start low. [4] = 0; start low (default). [4] = 1; start high. 19A [3:0] Divider 3 phase offset Phase offset (default: 0x0). 19B [2] Channel 3 power-down Channel 3 powers down. [2] = 0; normal operation (default). [2] = 1; powered down. (OUT9/OUT9, OUT10/OUT10, and OUT11/OUT11 are put into the high impedance power-down mode by setting this bit.) 19B [0] Disable Divider 3 DCC Duty-cycle correction function. [0] = 0; enable duty-cycle correction (default). [0] = 1; disable duty-cycle correction. 表 55.VCO 分周器と CLK 入力 Reg. Addr (Hex) Bit(s) Name 1E0 [2:0] VCO divider 1E1 [4] Power-down clock input section Description [2] [1] [0] Divide 0 0 0 2 (default) 0 0 1 3 0 1 0 4 0 1 1 5 1 0 0 6 1 0 1 Output static 1 1 0 1 (bypass) 1 1 1 Output static Powers down the clock input section (including CLK buffer, VCO divider, and CLK tree). [4] = 0; normal operation (default). [4] = 1; power down. 1E1 [3] Power-down VCO clock interface Powers down the interface block between VCO and clock distribution. [3] = 0; normal operation (default). [3] = 1; power down. 1E1 [2] Power-down VCO and CLK Powers down both the CLK input and VCO. [2] = 0; normal operation (default). [2] = 1; power down. 1E1 [1] Select VCO or CLK Selects either the VCO or the CLK as the input to VCO divider. [1] = 0; select external CLK as input to VCO divider (default). [1] = 1; select VCO as input to the VCO divider; cannot bypass the VCO divider when this is selected. This bit must be set to use the PLL with the internal VCO. 1E1 [0] Bypass VCO divider Bypasses or uses the VCO divider. [0] = 0; use the VCO divider (default). [0] = 1; bypass the VCO divider; cannot select VCO as input when this is selected. Rev. 0 － 76/81 － AD9522-0 表 56.システム Reg. Addr (Hex) Bit(s) Name Description 230 [3] Disable power-on SYNC Power-on SYNC mode. Used to disable the antiruntpulse circuitry. [3] = 0; enable the antiruntpulse circuitry (default). [3] = 1; disable the antiruntpulse circuitry. 230 [2] Power-down SYNC Powers down the SYNC function. [2] = 0; normal operation of the SYNC function (default). [2] = 1; power-down SYNC circuitry. 230 [1] Power-down distribution reference Powers down the reference for the distribution section. [1] = 0; normal operation of the reference for the distribution section (default). [1] = 1; powers down the reference for the distribution section. 230 [0] Soft SYNC The soft SYNC bit works the same as the SYNC pin, except that the polarity of the bit is reversed; that is, a high level forces selected channels into a predetermined static state, and a 1-to-0 transition triggers a SYNC. [0] = 0; same as SYNC high. [0] = 1; same as SYNC low. 表 57.全レジスタの更新 Reg. Addr (Hex) Bit(s) Name 232 [0] IO_UPDATE Description This bit must be set to 1 to transfer the contents of the buffer registers into the active registers. This happens on the next SCLK rising edge. This bit is self-clearing; that is, it does not have to be set back to 0. [0] = 1 (self-clearing); update all active registers to the contents of the buffer registers. 表 58.EEPROM バッファ・セグメント Reg. Addr (Hex) Bit(s) Name A00 to [7:0] EEPROM Buffer A16 Segment Register 1 to EEPROM Buffer Segment Register 23 Description The EEPROM buffer segment section stores the starting address and number of bytes that are to bestored and read back to and from the EEPROM. Because the AD9522 register space is noncontiguous, the EEPROM controller needs to know the starting address and number of bytes in the AD9522 register space to store and retrieve from the EEPROM. In addition, there are special instructions for the EEPROM controller, operational codes (that is, IO_UPDATE and end-ofdata) that are also stored in the EEPROM buffer segment. The on-chip default setting of the EEPROM buffer segment registers is designed such that all registers are transferred to/from the EEPROM, and an IO_UPDATE is issued after transfer. See the Programming the EEPROM Buffer Segment section for more information. 表 59.EEPROM 制御 Reg. Addr (Hex) Bit(s) Name Description B00 [0] STATUS_EEPRO M(read-only) This read-only register indicates the status of the data transferred between the EEPROM and the bufferregister bank during the writing and reading of the EEPROM. This signal is also available at the STATUS pinwhen 0x01D[7] is set. [0] = 0; data transfer is done. [0] = 1; data transfer is not done. B01 [0] EEPROM data error(read-only) This read-only register indicates an error during the data transferred between the EEPROM and the buffer. [0] = 0; no error. Data is correct. [0] = 1; incorrect data detected. B02 [1] Rev. 0 Soft_EEPROM When the EEPROM pin is tied low, setting Soft_EEPROM resets the AD9522 using the settings saved in EEPROM. [1] = 1; soft reset with EEPROM settings (self-clearing). This bit self clears on the next serial port clock cycle after the completion of writing to this register. － 77/81 － AD9522-0 Reg. Addr (Hex) Bit(s) Name Description B02 Enables the user to write to the EEPROM. [0] Enable EEPROM write [0] = 0; EEPROM write protection is enabled. User cannot write to EEPROM (default). [0] = 1; EEPROM write protection is disabled. User can write to EEPROM. B03 [0] Rev. 0 REG2EEPROM Transfers data from the buffer register to the EEPROM (self-clearing). [0] = 1; setting this bit initiates the data transfer from the buffer register to the EEPROM (writing process); it is reset by the I²C master after the data transfer is done. － 78/81 － AD9522-0 アプリケーション情報 110 AD9522 を使用した周波数プランニング AD9522 は非常に柔軟な PLL です。PLL 設定値と AD9522 のバ ージョンを選択するときは、次のガイドラインを考慮する必要 があります。 16 開始点として許容範囲の中程の公称チャージ・ポンプ電流を選 択すると、チャージ・ポンプ電流を増減して、いずれかの方向 に PLL ループ帯域幅を微調整することができます。 ADIsimCLK は www.analog.com からダウンロードできる強力な PLL モデリング・ツールであり、与えられたアプリケーション に対して最適ループ・フィルタを決定する非常に正確なツール です。 ADC クロック・アプリケーションでの AD9522 出力の使用 高速な高分解能A/Dコンバータは、AD9522のサンプリング・ク ロックの品質に極めて敏感です。ADCはサンプリング・ミキサ ーと見なすことができるため、クロックのノイズ、歪み、また はタイミング・ジッタがA/D出力から得られる所望の信号に混 入してしまいます。クロック条件はアナログ入力の周波数と分 解能に比例し、アナログ入力周波数が高いアプリケーションほ ど厳しくなり、14ビット以上の分解能では最も厳しくなります。 ADCの理論SNRは、ADCの分解能とサンプリング・クロックのジ ッタで制限されます。ステップ・サイズと量子化誤差を無視で きる無限分解能ビットを持つ理想ADCのSNRは次式で近似でき ます。 1 SNR(dB) 20log 2f t A J 80 SNR (dB) 14 200 fs tJ = 400 fs tJ = 1ps tJ = 2ps 70 60 12 10 50 tJ = 10p 40 8 s 100 1k fA (MHz) 07219-044 6 30 10 図 70.SNR および ENOB 対アナログ入力周波数 www.analog.comのAN-756アプリケーション・ノートとAN-501 アプリケーション・ノートを参照してください。 多くの高性能ADCは、ノイズの多いPCBで所要低ジッタ・クロ ックを簡単に用意するため差動クロック入力を持っています。 (ノイズの多いPCB上でシングルエンド・クロックを分配すると、 サンプル・クロックにノイズが混入することがあります。差動 分配にはもともとコモン・モード除去機能があるため、ノイズ の多い環境で優れたクロック性能を提供することが可能 )。 AD9522の差動LVDS出力は、コンバータのSNR性能を最大にす るクロック・ソリューションを可能にします。 最適なクロックキング/コンバータ・ソリューションを選択する 際には、ADCの入力条件(差動またはシングルエンド、ロジッ ク・レベル、終端)を考慮する必要があります。場合によっては、 AD9522のLVDS出力の代わりにAD9520のLVPECL出力の方がコ ンバータのクロック駆動に望ましいことがあります。 LVDS クロックの分配 AD9522 は、CMOS レベルまたは LVDS レベルが選択できるク ロック出力を提供します。LVDS は、電流モード出力ステージ を使う差動出力オプションです。公称電流値は 3.5 mA であり、 100Ω の抵抗で 350 mV の出力振幅を発生します。大きな出力振 幅が必要な場合には、7 mA の出力電流も提供することができま す。LVDS 出力は、すべての ANSI/TIA/EIA-644 仕様を満足する か上回ります。 ここで、fAは量子化される最高アナログ周波数、tjはサンプリン グ・クロックのrmsジッタです。 図70 に、アナログ周波数の関数としての所要サンプリング・ク ロック・ジッタと実効ビット数(ENOB)を示します。 Rev. 0 tJ = 100 fs tJ = ENOB 90 AD9522 には、リファレンス(R)分周器、帰還(N)分周器、VCO 分周器、チャンネル分周器の 4 個の周波数分周器があります。 多くの周波数分周を必要とする特に難しい周波数分周比を実現 するときは、いくつが周波数分周は VCO 分周器またはチャンネ ル分周器で行って、高い位相検出器周波数とループ帯域幅選択 の柔軟性を実現することができます。 AD9522 ファミリーでは、一般に VCO 周波数が低いとジッタが 少し向上します。同じ出力周波数に対する積分ジッタ(12 kHz～ 20 MHz オフセット)の差は、AD9522 ファミリーの全 VCO 周波数 範囲(1.4 GHz～2.95 GHz)で 150 fs 以下です。AD9522 の低い VCO 周波数バージョンで所望の周波数プランを実現できる場合には、 低い周波数デバイスを選択すると最善の位相ノイズと最小のジ ッタを得ることができますが、高い VCO 周波数を選ぶと、周波 数プランの柔軟性が向上します。 18 1 SNR = 20log 2πf t A J 100 － 79/81 － AD9522-0 100Ω DIFFERENTIAL (COUPLES) 100Ω LVDS CMOS 07219-047 LVDS VS 60.4Ω (1.0 INCH) CMOS MICROSTRIP 図 72.CMOS 出力の直列終端 図 71.LVDS の出力終端 LVDSの詳細については、www.analog.comに掲載するアプリケ ーション・ノートAN-586を参照してください。 CMOS クロックの分配 AD9522の出力ドライバはCMOSドライバとして構成することが できます。各出力をCMOSドライバとして選択すると、CMOS 出力対になり、各々は個別にターンオンまたはターンオフでき、 さらに反転または非反転に設定できます。これらの出力は、3.3 VのCMOSと互換性を持っています。 PCB パ タ ー ン の 遠 端 で の 終 端 は 2 つ 目 の オ プ シ ョ ン で す 。 AD9522のCMOS出力は、図73に示すように、抵抗性低インピー ダンスによる遠端終端に対してフル電圧振幅を可能にする十分 な電流を供給しません。遠端終端回路はPCBパターン・インピ ーダンスにマッチングさせ、所望のスイッチング・ポイントを 提供する必要があります。小さくなった信号振幅でも、アプリ ケーションによってはレシーバ入力条件を満たすことも可能で す。これは、危険度の少ない長いパターンを駆動する際には便 利です。 VS シングルエンドCMOSクロックを使うときは、次のガイドライ ンに従う必要があります。 可能な場合には、1個のドライバが1個のレシーバを駆動するよ うに、1対1の回路をデザインする必要があります。これにより 簡単な終端方式が可能になり、出力パターンのインピーダンス 不整合によるリンギングを抑えることができます。伝送線のマ ッチングおよび/またはドライバ側での電流過渡の削減のために、 一般にソース側での直列終端が必要とされます。 Rev. 0 10Ω CMOS 10Ω 50Ω 100Ω CMOS 100Ω 07219-077 VS 抵抗値は、ボード・デザインとタイミング条件に依存します(一 般に10Ω～100Ωを使用)。CMOS出力には、駆動可能な容量負荷 またはパターン長の制限があります。信号の立ち上がり時間/立 ち下がり時間と信号インテグリティを維持するためには、一般 に、3インチ以下のパターン長が推奨されます。 07219-076 LVDS出力の推奨終端回路を図71示します。AC結合が必要な場 合は、100 Ω終端抵抗の前か後ろにデカップリング・コンデンサ を接続してください。 図 73.遠端終端を持つ CMOS 出力 シングルエンドCMOSクロックキングには制約があるため、長 いパターンで高速信号を駆動するときは差動出力の使用を検討 してください。AD9522は長いパターンを駆動するのに適してい るLVDS出力を持っており、差動信号に固有なノイズ耐性がク ロック・コンバータに対して優れた性能を提供します。 － 80/81 － AD9522-0 D07219-0-10/08(0)-J 外形寸法 図 74.64 ピン・リード・フレーム・チップ・スケール・パッケージ[LFCSP_VQ] 9 mm × 9 mm ボディ、極薄クワッド CP-64-4 寸法:mm オーダー・ガイド Model Temperature Range Package Description Package Option AD9522-0BCPZ1 AD9522-0BCPZ-REEL71 AD9522-0/PCBZ1 −40°C to +85°C −40°C to +85°C 64-Lead Lead Frame Chip Scale Package (LFCSP_VQ) 64-Lead Lead Frame Chip Scale Package (LFCSP_VQ) Evaluation Board CP-64-4 CP-64-4 1 Z = RoHS 準拠製品 Rev. 0 － 81/81 －